(57)【要約】【課題】  記憶資源を節約し、コスト高や装置規模の増大を抑制するとともに、可用性を高める。【解決手段】  供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るＦＰＧＡ部を持つ情報処理システムにおいて、伝送されて到来した前記構成データを記憶するための構成データ記憶部と、予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶部に記憶されている構成データの誤り検出を行う誤り検出実行部と、当該誤り検出実行部によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給するＦＰＧＡ制御部とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るＦＰＧＡ部を持つ情報処理システムにおいて、
伝送されて到来した前記構成データを記憶するための構成データ記憶部と、
予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶部に記憶されている構成データの誤り検出を行う誤り検出実行部と、
当該誤り検出実行部によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給するＦＰＧＡ制御部とを備えたことを特徴とする情報処理システム。
【請求項２】
請求項１の情報処理システムにおいて、
前記構成データは、前記誤り検出データが含まれた状態で伝送されることを特徴とする情報処理システム。
【請求項３】
供給を受けた構成データに応じて、ＦＰＧＡ部のゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得る情報処理方法において、
構成データ記憶部が、伝送されて到来した前記構成データを記憶し、
誤り検出実行部が、予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、前記構成データ記憶部に記憶されている構成データの誤り検出を行い、
ＦＰＧＡ制御部が、当該誤り検出実行部によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給することを特徴とする情報処理方法。
【請求項４】
供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るＦＰＧＡ部を処理する情報処理プログラムにおいて、コンピュータに、
伝送されて到来した前記構成データを記憶するための構成データ記憶機能と、
予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶機能に記憶されている構成データの誤り検出を行う誤り検出実行機能と、
当該誤り検出実行機能によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給するＦＰＧＡ制御機能とを実現させたことを特徴とする情報処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報処理システム、情報処理方法および情報処理プログラムに関し、例えば、ネットワーク経由で伝送されてきたコンフィギュレーションデータを用いてＦＰＧＡ（Field Programmable Gate Array）を制御する場合などに適用して好適なものである。
【背景技術】
【０００２】
ＦＰＧＡに関連する従来の技術として、下記の特許文献１に記載されたものがある。
【０００３】
特許文献１の技術では、１つのコンピュータシステム１００の構成は図２に示すものとなる。図２において、当該コンピュータシステム１００は、ＦＰＧＡのハードウエア構成を規定するコンフィギュレーションデータを記憶するために、２つのコンフィギュレーションデータ格納メモリ１０３，１０４を備えている。
【０００４】
このコンピュータシステム１００では、それまでコンフィギュレーションデータ格納メモリ１０３に記憶していた古いコンフィギュレーションデータＣＤ１をもとにＦＰＧＡ１０６の構成を行っていたところへ、外部ネットワーク１１２経由で新しいコンフィギュレーションデータＣＤ２が届くと、当該コンフィギュレーションデータＣＤ２は、もう１つのコンフィギュレーションデータ格納メモリ１０４に記憶する。
【０００５】
そして、ＦＰＧＡ１０６を新しく構成し直すときには、コンフィギュレーションデータ格納メモリ１０４から読み出した新コンフィギュレーションデータＣＤ２をもとに、ＦＰＧＡ１０６の再構成の操作を行う。新コンフィギュレーションデータＣＤ２が正常なものであれば、この再構成により、ＦＰＧＡ１０６が本来の新しい構成に変更され、その構成に応じた想定通りの新しい機能を発揮するようになる。
【０００６】
ただし、新コンフィギュレーションデータＣＤ２が正常なものでなければ、ＦＰＧＡ１０６が想定通りの新しい機能を発揮できない。コンピュータシステム１００が必要としているＦＰＧＡ１０６の機能が発揮できいと、コンピュータシステム１００全体が止まってしまう可能性があるため、この場合には、前記コンフィギュレーションデータ格納メモリ１０３に記憶されている旧コンフィギュレーションデータＣＤ１を読み出してＦＰＧＡ１０６を再構成し、旧コンフィギュレーションデータＣＤ１に対応する古い機能を発揮させることで、コンピュータシステム１００全体が止まってしまうことを防ぎ、可用性を高めることができる。
【特許文献１】特開２００１−２９０７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上述した特許文献１の技術の場合、新旧２つのコンフィギュレーションデータＣＤ１およびＣＤ２を記憶するために、２つのコンフィギュレーションデータ格納メモリ１０３，１０４を設けることが必要であるため、多くの記憶資源を消費し、コスト高や装置規模の増大を招く。通常、ＦＰＧＡのゲート数は膨大な数になるため、それらの各ゲートの接続関係を指定する１つのコンフィギュレーションデータのデータサイズも膨大なものとなることが避けられず、それがほぼ２倍になることによって新たに消費される記憶資源の量は多いため、記憶資源を節約する必要性は高い。
【０００８】
また、旧コンフィギュレーションデータＣＤ１にも、コンピュータシステム１００内で誤りが混入することは起こり得るため、新旧２つのコンフィギュレーションデータＣＤ１およびＣＤ２に誤りが混入する最悪のケースでは、ＦＰＧＡ１０６が機能しなくなる可能性があり、可用性の向上に限界があった。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、第１の本発明では、供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るＦＰＧＡ部を持つ情報処理システムにおいて、（１）伝送されて到来した前記構成データを記憶するための構成データ記憶部と、（２）予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶部に記憶されている構成データの誤り検出を行う誤り検出実行部と、（３）当該誤り検出実行部によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給するＦＰＧＡ制御部とを備えたことを特徴とする。
【００１０】
また、第２の本発明では、供給を受けた構成データに応じて、ＦＰＧＡ部のゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得る情報処理方法において、（１）構成データ記憶部が、伝送されて到来した前記構成データを記憶し、（２）誤り検出実行部が、予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、前記構成データ記憶部に記憶されている構成データの誤り検出を行い、（３）ＦＰＧＡ制御部が、当該誤り検出実行部によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給することを特徴とする。
【００１１】
さらに、第３の本発明では、供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るＦＰＧＡ部を処理する情報処理プログラムにおいて、コンピュータに、（１）伝送されて到来した前記構成データを記憶するための構成データ記憶機能と、（２）予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶機能に記憶されている構成データの誤り検出を行う誤り検出実行機能と、（３）当該誤り検出実行機能によって誤りが検出されなかった構成データを前記ＦＰＧＡ部に供給するＦＰＧＡ制御機能とを実現させたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、記憶資源を節約し、コスト高や装置規模の増大を抑制するとともに、可用性を高めることができる。
【発明を実施するための最良の形態】
【００１３】
（Ａ）実施形態
以下、本発明にかかる情報処理システム、情報処理方法および情報処理プログラムを通信装置に適用した場合を例に、実施形態について説明する。
【００１４】
（Ａ−１）第１の実施形態の構成
本実施形態にかかる通信装置１０の内部構成は例えば図１に示す通りである。
【００１５】
図１において、当該通信装置１０は、ホストバス１１と、コンフィギュレーションバス１２と、ＣＰＵ（中央処理装置）１３と、ブリッジ１４と、コンフィギュレーションデータ格納メモリ１５と、ＦＰＧＡコンフィギュレーション制御回路１６と、コンフィギュレーションデータチェック回路１７と、ＦＰＧＡ１８とを備えている。
【００１６】
このうちブリッジ１４は、ＬＡＮカードなどに相当し得る部分で、外部のネットワーク１９上の通信プロトコルと、ホストバス１１上で用いられる通信プロトコルの相違を吸収する。当該ブリッジ１４は通信装置１０が本来の通信を行うときにも機能するが、新たなコンフィギュレーションデータＣＤ１２を受信するときにも機能する。
【００１７】
ここで、コンフィギュレーションデータＣＤ１２は、コンフィギュレーションデータＣＤ１１の新しいバージョンに相当するコンフィギュレーションデータであるものとする。以下の説明では主として、ＦＰＧＡ１８はすでにコンフィギュレーションデータＣＤ１１に対応する構成を有している状態にあり、これから、新しく供給されたコンフィギュレーションＣＤ１２に対応する構成を得ようとするケースを想定する。
【００１８】
前記外部ネットワーク１９の伝送路の種類は、有線伝送路あってもよく、無線伝送路であってもよい。
【００１９】
ＣＰＵ１３は当該通信装置１０内の各構成要素１１、１２、１４〜１８を制御する部分である。本実施形態ではこのほか、後述するチェックサム方式の手順の一部を、当該ＣＰＵ１３が分担する。
【００２０】
コンフィギュレーションデータ格納メモリ１５は、コンフィギュレーションデータを記憶するための記憶資源である。コンフィギュレーションデータの記憶には、ＲＡＭなどの揮発性記憶手段や、ハードディスクなどの不揮発性記憶手段を用いることも可能であるが、ＥＥＰＲＯＭを用いることもできる。
【００２１】
ＦＰＧＡ１８は、膨大な数のゲートを有するゲートアレイ上でゲート間の接続関係を変更することによりハードウエア構成を変更する回路である。ハードウエア構成の変更により、ＦＰＧＡ１８の機能は変化するので、比較的、頻繁な変更が必要になる可能性の高い機能をＦＰＧＡ１８によって構成するとよい。
【００２２】
ＦＰＧＡ１８の構成は、供給されるコンフィギュレーションデータに応じて決まるため、供給されるコンフィギュレーションデータが変わるとＦＰＧＡ１８の機能が変わる。例えば、あるコンフィギュレーションデータＣＤ１１に対応した構成でＦＰＧＡ１８が有していた機能は、ＦＰＧＡ１８の構成が、別なコンフィギュレーションデータＣＤ１２に対応したものに変化すると、その変化に応じて変わる。ただし、ＦＰＧＡ１８はゲートアレイであるため、ゲートアレイ上の一部のゲートでも、その接続関係に誤りがあると、正常に機能しなくなることは当然である。正常に機能しないときのＦＰＧＡ１８の機能がどのようなものになるかはその誤りの態様によって異なるが、多くの場合、まったく動作しなくなって、有効な機能は完全に失われる。
【００２３】
ゲートアレイ上のゲート間に接続関係の誤りが生じないようにするためには、コンフィギュレーションデータが正常なものであることが必要である。コンフィギュレーションデータには、外部ネットワーク１９やホストバス１１などの伝送路上を伝送されているとき、コンフィギュレーションデータ格納メモリ１５に記憶されているとき等に、誤りが発生する可能性がある。
【００２４】
ＦＰＧＡコンフィギュレーション制御回路１６は、コンフィギュレーションデータによるＦＰＧＡ１８の再構成（再コンフィギュレーション）を制御する回路である。
【００２５】
ＦＰＧＡ１８の再構成を行うとき、当該ＦＰＧＡコンフィギュレーション制御回路１６は、コンフィギュレーションデータ格納メモリ１５からコンフィギュレーションデータ（例えば、ＣＤ１２）を受け取り、そのコンフィギュレーションデータに誤りが含まれていないことをコンフィギュレーションデータチェック回路１７でチェック（誤り検出）する。このチェックの結果、誤りが含まれていないとされたコンフィギュレーションデータのみをもとに、ＦＰＧＡ１８の再構成を行う。チェックの結果、誤りが検出された場合には、ＦＰＧＡ１８の再構成を行わない。
【００２６】
ＦＰＧＡ１８はゲートアレイであるから、再構成の操作を行わない限り、それまでのハードウエア構成を維持し、その構成に対応した機能を維持する。
【００２７】
前記コンフィギュレーションデータチェック回路１７は、前記コンフィギュレーションデータの誤り検出を行う回路である。当該コンフィギュレーションデータチェック回路１７は様々な誤り検出方式を用いることが可能であるが、ここでは、一例として、チェックサム方式を用いるものとする。
【００２８】
チェックサム方式では、コンフィギュレーションデータ（ここでは、ＣＤ１２とする）を一定のビット数のブロックに分け、各ブロックのビット列を数値として加算し、加算結果（総和）の値から所定の計算をして真のチェックサム値（ＣＶ１とする）を求めておく。
【００２９】
そして、コンフィギュレーションデータＣＤ１２を受け取る通信装置１０内のコンフィギュレーションデータチェック回路１７でも、受け取ったコンフィギュレーションデータＣＤ１２に対してこれと同様な手順でチェックサム値（ＣＶ２とする）を算出し、算出したチェックサム値ＣＶ２が、真のチェックサム値ＣＶ１と一致した場合には、誤りがないと判定し、一致しなかった場合には誤りが含まれていると判定する。ただし、この手順を実行するには、真のチェックサム値ＣＶ１を何らかの方法で通信装置１０まで届けておく必要がある。
【００３０】
このコンフィギュレーションデータチェック回路１７の内部構成は例えば図４に示すものであってよい。
【００３１】
図４において、当該コンフィギュレーションデータチェック回路１７は、演算部２１と、通知部２２とを備えている。
【００３２】
当該演算部２１は、供給を受けたコンフィギュレーションデータＣＤ１２に対し上述したチェックサム方式の手順にしたがった処理を実行して、コンフィギュレーションデータＣＤ１２の誤り検出を行う部分である。本実施形態では、この誤り検出の手順を、コンフィギュレーションデータチェック回路１７と、ＣＰＵ１３で分担して実行することにしているため、当該演算部２１では、前記誤り検出の手順のうち、今回、受信したコンフィギュレーションデータＣＤ１２のチェックサム値ＣＶ２を算出するところまでを実行する。
【００３３】
通知部２２は、算出されたこのチェックサム値ＣＶ２をＣＰＵ１３に通知する部分である。ＣＰＵ１３が読み出し操作を行うことによって当該チェックサム値ＣＶ２が通知部２２からＣＰＵ１３に伝えられるものであってよい。この通知により、ＣＰＵ１３内で、前記誤り検出の手順のうち残りの部分が実行されることになる。
【００３４】
以下、上記のような構成を有する本実施形態の動作について図３のフローチャートを参照しながら説明する。図３のフローチャートは、Ｓ１０〜Ｓ１６の各ステップを備えている。
【００３５】
前提として、上述した通り、ＦＰＧＡ１８はすでにコンフィギュレーションデータＣＤ１１に対応する構成を有している状態にあり、これから、新しく供給されたコンフィギュレーションデータＣＤ１２に対応する構成を得ようとする場合の動作を説明する。
【００３６】
（Ａ−２）第１の実施形態の動作
外部ネットワーク１９経由で通信装置１０に所定のサーバ（配信サーバ）などから受信された新コンフィギュレーションデータＣＤ１２は、コンフィギュレーションデータ格納メモリ１５に記憶される（Ｓ１０，Ｓ１１）。このコンフィギュレーションデータ格納メモリ１５が例えば不揮発性の記憶手段であって、なおかつ、コンフィギュレーションデータ専用の記憶領域または専用の記憶装置である場合などには、それまでは、前回、受信したコンフィギュレーションデータであるＣＤ１１が当該コンフィギュレーションデータ格納メモリ１５に記憶されていることになるが、ステップＳ１１で実行される当該新コンフィギュレーションデータＣＤ１２の記憶によって上書きされるため、旧コンフィギュレーションデータＣＤ１１の記憶は失われる。
【００３７】
ただし、旧コンフィギュレーションデータＣＤ１１に基づいて再構成されたＦＰＧＡ１８の構成は維持されているため、旧コンフィギュレーションデータＣＤ１１の記憶がコンフィギュレーションデータ格納メモリ１５上で失われても、旧コンフィギュレーションデータＣＤ１１に対応するＦＰＧＡ１８の機能は維持される。
【００３８】
新コンフィギュレーションデータＣＤ１２の記憶後ただちに、または、予め決められた所定の再構成のタイミングで、新コンフィギュレーションデータＣＤ１２は、コンフィギュレーションデータ格納メモリ１５から読み出され、ホストバス１１上を伝送されてＦＰＧＡコンフィギュレーション制御回路１６へ供給され、当該ＦＰＧＡコンフィギュレーション制御回路１６経由でコンフィギュレーションデータチェック回路１７に渡される（Ｓ１２）。
【００３９】
当該コンフィギュレーションデータチェック回路１７では前記チェックサム方式の手順を実行して当該新コンフィギュレーションデータＣＤ１２のチェックサム値ＣＶ２を算出してＣＰＵ１３に通知する（Ｓ１３）。
【００４０】
ＣＰＵ１３側では、新コンフィギュレーションデータＣＤ１２に関する真のチェックサム値である前記ＣＶ１を管理しているため、通知を受けた当該チェックサム値ＣＶ２と当該ＣＶ１を照合することによって、誤り検出の最終的な結果を出すことができる（Ｓ１４，Ｓ１５）。
【００４１】
照合の結果、チェックサム値ＣＶ２が真のチェックサム値ＣＶ１と一致している場合には、いま誤り検出を行っている新コンフィギュレーショＣＤ１２に誤りは含まれていないと判定できるので、ステップＳ１５がＹｅｓ側に分岐し、いつでも新コンフィギュレーションデータＣＤ１２によるＦＰＧＡ１８の再構成を実行できる準備が完了したことになる（Ｓ１６）。このあと、ＣＰＵ１３はＦＰＧＡコンフィギュレーション制御回路１６にその新コンフィギュレーションデータＣＤ１２によるＦＰＧＡ１８の再構成を実行させる。このとき新コンフィギュレーションデータＣＤ１２は前記コンフィギュレーションバス１２を介してＦＰＧＡ１８に供給される。新コンフィギュレーションデータＣＤ１２が真に誤りを含まない正常なものであれば、この再構成によって、ＦＰＧＡ１８のゲートアレイ上に正常な新たな接続関係が再構成され、ＦＰＧＡ１８は想定通りの新しい機能を発揮するようになる。
【００４２】
反対に、照合の結果、チェックサム値ＣＶ２が真のチェックサム値ＣＶ１と一致しない場合には、いま誤り検出を行っている新コンフィギュレーショＣＤ１２に誤りが含まれていると判定できるので、ステップＳ１５がＮｏ側に分岐する。この場合、ＣＰＵ１３はＦＰＧＡコンフィギュレーション制御回路１６にその新コンフィギュレーションデータＣＤ１２によるＦＰＧＡ１８の再構成を実行させないことで、ＦＰＧＡ１８がまったく機能しなくなる最悪の事態の発生を回避し、古いバージョンに対応する機能を維持する。
【００４３】
ステップＳ１５がＮｏ側に分岐した場合、通信装置１０が再送要求を出すことにより、前記配信サーバから新コンフィギュレーションデータＣＤ１２が再送され、再送された新コンフィギュレーションデータＣＤ１２に対して前記ステップＳ１１〜Ｓ１５の処理が実行される。多くの場合、新コンフィギュレーションデータＣＤ１２に含まれる誤りは、外部ネットワーク１９やホストバス１１などの伝送路を伝送される過程などで生じることが多いと考えられるため、再送により、誤りを含まない新コンフィギュレーションデータＣＤ１２が得られる可能性は高い。
【００４４】
（Ａ−３）第１の実施形態の効果
本実施形態によれば、前記特許文献１の技術に比べて、コンフィギュレーションデータを記憶するための記憶容量がほぼ半分で済むため、記憶資源を節約し、コスト高や装置規模の増大を抑制することができる。
【００４５】
また、本実施形態では、最悪の場合でも、再構成に際してＦＰＧＡ（１８）の機能が失われてしまうことがない点で、前記特許文献１の技術よりも可用性が高いといえる。
【００４６】
（Ｂ）第２の実施形態
以下では、本実施形態が第１の実施形態と相違する点についてのみ説明する。
【００４７】
本実施形態は、前記真のチェックサム値ＣＶ１が、前記配信サーバから新コンフィギュレーションデータＣＤ１２に含まれた状態で送信されてくる点が第１の実施形態と相違する。
【００４８】
（Ｂ−１）第２の実施形態の構成および動作
本実施形態の通信装置３０の内部構成は図１に示した通りであり、第１の実施形態と同じである。ただし、本実施形態では、前記コンフィギュレーションデータチェック回路１７に対応するコンフィギュレーションデータチェック回路３１の内部構成は図６に示すものとなる。
【００４９】
図６において、当該コンフィギュレーションデータチェック回路３１は、抽出回路３２と、照合回路３３と、通知部３５と、演算部３４とを備えている。
【００５０】
このうち通知部３５は前記通知部２２に対応し、演算部３４は前記演算部２１に対応するので、その詳しい説明は省略する。
【００５１】
抽出回路３２は、新コンフィギュレーションデータＣＤ１２内の所定の場所に配置されている真のチェックサム値ＣＶ１を抽出するための回路である。この場合、真のチェックサム値ＣＶ１は、前記配信サーバ側などで予め算出しておくことになる。
【００５２】
照合回路３３は、演算部３４によって算出されたチェックサム値ＣＶ２が、当該チェックサム値ＣＶ１と一致するか否かを判定する回路である。
【００５３】
本実施形態の場合、この照合をＣＰＵ１３ではなく、コンフィギュレーションデータチェック回路３１内の当該照合回路３３が実行するため、ＣＰＵ１３に伝えるのは、チェックサム値ＣＶ２ではなく、照合の結果そのものである。
【００５４】
照合の結果、両者が一致する場合の処理、一致しなかった場合の処理は第１の実施形態と同じである。
【００５５】
本実施形態の動作は図５のフローチャートに示す。図５のフローチャートはＳ２０〜Ｓ２７の各ステップを備えている。
【００５６】
このうちステップＳ２０は前記ステップＳ１０に対応し、ステップＳ２１は前記ステップＳ１１に対応し、ステップＳ２２は前記ステップＳ１２に対応し、ステップＳ２４は前記ステップＳ１３に対応し、ステップＳ２５は前記ステップＳ１４に対応し、ステップＳ２６は前記ステップＳ１５に対応し、ステップＳ２７は前記ステップＳ１６に対応するので、その詳しい説明は省略する。
【００５７】
なお、ステップＳ２２とステップＳ２４のあいだで実行されるステップＳ２３では、前記抽出回路３２が真のチェックサム値ＣＶ１を新コンフィギュレーションデータＣＤ１２内から抽出する。
【００５８】
また、前記ステップＳ２５の確認（照合）は、上述したように、ＣＰＵ１３ではなく、前記照合回路３３が実行する。
【００５９】
（Ｂ−２）第２の実施形態の効果
本実施形態によれば、第１の実施形態の効果と同等な効果を得ることができる。
【００６０】
加えて、本実施形態では、第１の実施形態で未解決であった真のチェックサム値（ＣＶ１）をどのようにして通信装置まで届けるかという問題を解決し、実現性を高めることができる。
【００６１】
（Ｃ）他の実施形態
上記第１の実施形態にかかわらず、チェックサム値ＣＶ１とＣＶ２の照合も含め、チェックサム方式の全手順をコンフィギュレーションデータチェック回路１７内で実行するようにしてもよい。その場合、コンフィギュレーションデータチェック回路１７からＣＰＵ１３へ、誤り検出の結果のみを通知することになる。これは、第２の実施形態のように新コンフィギュレーションデータＣＤ１２内に真のチェックサム値ＣＶ１が含まれた状態で送信されてこないケースにも適用可能である。
【００６２】
なお、上記第１、第２の実施形態にかかわらず、本発明では、チェックサム方式以外の様々な誤り検出方式を用いることが可能である。チェックサム方式よりも誤り検出性能の高い様々な誤り検出方式が知られている。
【００６３】
また、上記第１、第２の実施形態にかかわらず、新コンフィギュレーションデータＣＤ１２は、コンフィギュレーションデータＣＤ１１の新しいバージョンではなく、コンフィギュレーションデータＣＤ１１とまったく異なる機能を実現するためのコンフィギュレーションデータであってもよいことは当然である。
【００６４】
さらに、図１などに示した構成は変更できる可能性がある。
【００６５】
例えば、コンフィギュレーションデータＣＤ１２を、コンフィギュレーションデータ格納メモリ１５から読み出してＦＰＧＡコンフィギュレーション制御回路１６へ届けるための伝送路として、ホストバス１１とは別個の伝送路を用意してもかまわない。
【００６６】
なお、上記第１、第２の実施形態にかかわらず、通信装置（例えば、１０）の構成要素は、複数の筐体で形成された別個の装置に分配してもよい。例えば、コンフィギュレーションデータチェック回路１７の機能はＬＡＮ内の所定のサーバ（検査サーバ）などに搭載し、ＬＡＮ内の各通信装置がその検査サーバにアクセスして、受信したコンフィギュレーションデータの誤り検出を受けるようにすることも可能である。
【００６７】
また、上記第１、第２の実施形態にかかわらず、本発明は、通信機能を持たない情報処理装置にも適用できることは当然である。
【００６８】
通信機能を持たない場合、新たなコンフィギュレーションデータは、例えば、外部記憶媒体などに記憶して運搬し、当該外部記憶媒体を介して情報処理装置に提供されるものであってもよい。
【００６９】
以上の説明でハードウエア的に実現した機能の大部分はソフトウエア的に実現することが可能であり、ソフトウエア的に実現した機能のほとんどすべてはハードウエア的に実現することが可能である。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態にかかる通信装置の内部構成例を示す概略図である。
【図２】従来のコンピュータシステムの構成を示す概略図である。
【図３】第１の実施形態の動作例を示すフローチャートである。
【図４】第１の実施形態で使用するコンフィギュレーションデータチェック回路の内部構成例を示す概略図である。
【図５】第２の実施形態の動作例を示すフローチャートである。
【図６】第２の実施形態で使用するコンフィギュレーションデータチェック回路の内部構成例を示す概略図である。
【符号の説明】
【００７１】
１０，３０…通信装置、１１…ホストバス、１２…コンフィギュレーションバス、１３…ＣＰＵ、１４…ブリッジ、１５…コンフィギュレーションデータ格納メモリ、１６…ＦＰＧＡコンフィギュレーション制御回路、１７，３１…コンフィギュレーションデータチェック回路、１８…ＦＰＧＡ、１９…外部ネットワーク、ＣＤ１１，ＣＤ１２…コンフィギュレーションデータ、ＣＶ１，ＣＶ２…チェックサム値。
【図１】
2006113743.tif 000003
【図２】
2006113743.tif 000004
【図３】
2006113743.tif 000005
【図４】
2006113743.tif 000006
【図５】
2006113743.tif 000007
【図６】
2006113743.tif 000008