(57)【要約】【課題】  改善されたＦｉｎ  ＦＥＴダイオード構造及び該Ｆｉｎ  ＦＥＴダイオード構造を形成する方法を提供する。【解決手段】  Ｆｉｎ  ＦＥＴダイオード構造を形成するためのＦｉｎ  ＦＥＴダイオード構造及び方法が提供される。Ｆｉｎ  ＦＥＴダイオード構造は、拡散フィンの第１側にＰ＋ドーパントを、第２側にＮ＋ドーパントを打ち込んで、Ｐ＋Ｎ＋ダイオード構造を与えることによって形成される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
Ｆｉｎ  ＦＥＴダイオードであって、
第１側と第２側を有する拡散フィンと、
前記拡散フィンの第１側に打ち込まれたＰ＋ドーパントと、
前記拡散フィンの第２側に打ち込まれたＮ＋ドーパントと、
を備え、打ち込まれた前記Ｐ＋ドーパントと前記Ｎ＋ドーパントが、Ｐ＋Ｎ＋ダイオード構造を与える、Ｆｉｎ  ＦＥＴダイオード。
【請求項２】
前記拡散フィンから電気的に絶縁されている基板をさらに含み、前記拡散フィンは前記基板表面に対し垂直に配向されている、請求項１に記載のＦｉｎ  ＦＥＴダイオード。
【請求項３】
前記拡散フィンが半導体材料からなる、請求項１または２に記載のＦｉｎ  ＦＥＴダイオード。
【請求項４】
前記拡散フィンが、２５ナノメートル（ｎｍ）から５００ｎｍまでの範囲内の選択された幅を有する、請求項１または２に記載のＦｉｎ  ＦＥＴダイオード。
【請求項５】
前記拡散フィンの上部及び両側の端部に沿って長さ方向に延びる選択されたゲート材料のストライプを含む、請求項１または２に記載のＦｉｎ  ＦＥＴダイオード。
【請求項６】
一対のコンタクト接続部のためのランディング・サイトを与える、前記拡散フィンの第１側及び第２側に形成された一対のシリコンタブを含む、請求項１または２に記載のＦｉｎ  ＦＥＴダイオード。
【請求項７】
前記拡散フィンの第１側における前記Ｐ＋ドーパントの打ち込み又は前記拡散フィンの第２側における前記Ｎ＋ドーパントの打ち込みの少なくとも一方は斜め打ち込みである、請求項１または２に記載のＦｉｎ  ＦＥＴダイオード。
【請求項８】
基板を用意するステップと
前記基板上に第１側と第２側を有する拡散フィンを形成するステップであって、前記基板と前記拡散フィンは電気的に絶縁されており、前記拡散フィンは、前記基板表面に対し垂直に配向されるステップと、
前記拡散フィンの第１側にＰ＋ドーパントを打ち込むステップと、
前記拡散フィンの第２側にＮ＋ドーパントを打ち込むステップと、
を含み、前記２つの打ち込むステップにより、Ｐ＋Ｎ＋ダイオード構造を構成する、Ｆｉｎ  ＦＥＴダイオードを形成する方法。
【請求項９】
前記拡散フィンを形成するステップが、２５ナノメートル（ｎｍ）から５００ｎｍまでの間の範囲内の選択された幅を有する拡散フィンを形成することを含む、請求項８に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【請求項１０】
前記拡散フィンを形成するステップが、半導体材料からなる前記拡散フィンを形成することを含む、請求項８に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【請求項１１】
前記拡散フィンの第１側にＰ＋ドーパントを打ち込むステップが、前記Ｐ＋ドーパントを打ち込むための斜め打ち込みを与えるステップを含み、前記斜め打ち込みは、前記拡散フィンに階段接合を形成する、請求項８に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【請求項１２】
前記拡散フィンの第２側にＮ＋ドーパントを打ち込むステップが、前記Ｎ＋ドーパントを打ち込むための斜め打ち込みを行うステップを含み、前記斜め打ち込みは、前記拡散フィンにおいて階段接合を形成する、請求項８に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【請求項１３】
前記拡散フィンの上部及び両側の端部に沿って長さ方向に延びるポリシリコン材料のストライプを形成することを含む、請求項８に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【請求項１４】
前記拡散フィンの第１側及び第２側に一対のシリコンタブを形成することを含み、前記一対のシリコンタブは、一対のコンタクト接続部のためのランディング・サイトを与える、請求項１０に記載のＦｉｎ  ＦＥＴダイオードを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、データ処理装置の分野に関し、より詳細には、Ｆｉｎ電界効果トランジスタ（ＦＥＴ）ダイオード又はＦｉｎ  ＦＥＴダイオード構造体及び該Ｆｉｎ  ＦＥＴダイオード構造体を作成する方法に関する。
【背景技術】
【０００２】
ダイオードは、今日の平面的ＳＯＩ技術又はバルクＣＭＯＳ技術で作成されるのとほぼ同じ形で、Ｆｉｎ  ＦＥＴシリコン・オン・インシュレータ（ＳＯＩ）技術で作成することができる。今日ではデバイスはＦｉｎ構造の使用なしに作成されるので、ダイオードは、ゲート領域上のブロック拡散（ＢＮ／ＢＰ）を位置合わせするのに十分なだけ広く作成された平面的デバイスを用いて簡単に作成することができる。しかしながら、これらのダイオードは、Ｎ−ボディ・ダイオードへのＰ＋拡散によるものであり、高い直列抵抗をもつものとなる。この特性は、それらの有効性を制限し、それらのサイズを増加させる。
【０００３】
図１は、従来のダイオード設計を示す。ＳＯＩ技術においては、ポリシリコン境界リングダイオードが用いられる。この技術においては、１つのタイプのダイオード設計のみがサポートされる。ダイオードは、Ｐ＋ソース／ドレイン拡散領域とＮ−ボディ領域との間に形成される。これらのダイオードは、Ｎ−ボディ・ダイオードにＰ＋拡散したもので、高い直列抵抗をもち、有効性に限界があり、サイズが大きくなる。従来技術のダイオードの断面図が、図１に示されている。
【０００４】
改善されたダイオード特性を有するダイオード構造への必要性があり、物理的に小さいサイズを有するこうしたダイオード構造を提供することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の主要な目的は、改善されたＦｉｎ  ＦＥＴダイオード構造及び該Ｆｉｎ  ＦＥＴダイオード構造を形成する方法を提供することである。本発明の他の重要な目的は、こうしたＦｉｎ  ＦＥＴダイオード構造、及び実質的に悪影響なしに従来技術の配置の多くの欠点を克服するＦｉｎ  ＦＥＴダイオード構造を形成する方法を提供することである。
【課題を解決するための手段】
【０００６】
簡単に言えば、Ｆｉｎ  ＦＥＴダイオード構造を形成するためのＦｉｎ  ＦＥＴダイオード構造及び方法が提供される。Ｆｉｎ  ＦＥＴダイオード構造は、拡散Ｆｉｎの第１側にＰ＋ドーパントを、第２側にＮ＋ドーパントを打ち込んで、Ｐ＋Ｎ＋ダイオード構造を与えることによって形成される。
【０００７】
本発明の特徴によれば、それぞれのＮ＋及びＰ＋ドーパントを打ち込むために、斜め打ち込みが行われる。拡散Ｆｉｎは、単結晶シリコンを含むシリコンのような半導体材料からなる。Ｆｉｎ幅は、結果として得られるＰＮ接合ダイオードが、Ｐ＋／Ｎ＋階段接合と増強されたダイオード特性とを合理的に有するようなサイズにされる。Ｆｉｎ幅は、例えば、２５ナノメートル（ｎｍ）から５００ｎｍまでの範囲内の選択された幅を有する。
【０００８】
本発明は、上記の並びに他の目的及び利点と共に、図面に示された本発明の好ましい実施形態の以下の詳細な説明から最も良く理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
ここで図面を参照すると、図２においては、全体を参照番号２００で表す、好ましい実施形態に係る例示的なＦｉｎ  ＦＥＴダイオード構造が示されている。例示的なＦｉｎ  ＦＥＴダイオード構造２００は、拡散Ｆｉｎ又はＦｉｎ  ＦＥＴ半導体Ｆｉｎ２０４を支持する非導電性基板又は酸化物２０２を含む。本発明は、Ｆｉｎ  ＦＥＴ半導体Ｆｉｎ２０４が他のこうしたフィン及び基板から電気的に分離されている限り、例えば、シリコン・オン・インシュレータ（ＳＯＩ）、相補型金属酸化物半導体（ＣＭＯＳ）、ＢｉＣＭＯＳ、バイポーラ、及びシリコンゲルマニウム（ＳｉＧｅ）といった種々の半導体技術に適用可能であることを理解されたい。
【００１０】
好ましい実施形態の特徴によれば、例示的なＦｉｎ  ＦＥＴダイオード構造２００のようなダイオード構造は、Ｆｉｎ  ＦＥＴ半導体Ｆｉｎ２０４の一方の側にＰ＋ドーパント２０６を、他方の側にＮ＋ドーパント２０８を打ち込むことによって形成される。その結果、図２に示されるＰ＋Ｎ＋ダイオード構造２００が得られる。
【００１１】
半導体Ｆｉｎ２０４は、単結晶Ｓｉのようなシリコンか又は他の半導体材料で形成される。Ｆｉｎ幅は、結果として得られるＰＮ接合ダイオードが、適度なＰ＋／Ｎ＋階段接合と、可能な限り最良のダイオード特性とを有するようなサイズにされる。Ｆｉｎ幅は、フィン形状画定の制限並びにＮ及びＰノードの打ち込みエネルギーに応じて、例えば、２５ナノメートル（ｎｍ）から５００ｎｍまでの範囲内の選択された幅である。図１に示された従来のダイオードに比べて、Ｎ−領域が削除／減少されることに注目されたい。
【００１２】
通常のＦｉｎ  ＦＥＴ処理においては、Ｎ＋又はＰ＋ドレイン及びソース拡散のいずれかを形成するために、同じドーパント・タイプの２つの斜め打ち込みが行われる。これらの打ち込みは、最初にＦｉｎの一方の側に、次いで他方の側に向けられる。好ましい実施形態のＦｉｎ  ＦＥＴダイオード構造２００の形成は、この基礎的プロセスの延長である。
【００１３】
この例示的なＦｉｎ  ＦＥＴダイオード構造２００は、より理想的なダイオード特性を有し、従来のＳＯＩ技術を用いて形成された従来のダイオードより物理的に小さい。
【００１４】
また図３及び図４を参照すると、図３においては、全体を参照番号３００で表す好ましい実施形態に係る別の例示的な結果として得られるＦｉｎ  ＦＥＴダイオード構造が示され、図４においては、全体を参照番号４００で表す好ましい実施形態に係るＦｉｎ  ＦＥＴダイオード構造３００の例示的なサンプルマスク形状が示されている。
【００１５】
好ましい実施形態の特徴によれば、半導体フィン３０４からＰ＋／Ｎ＋ダイオード構造を形成するのに用いられる斜めイオン打ち込みは、Ｐ＋打ち込み３０６と付された複数の実線の矢印と、Ｎ＋打ち込み３０８と付された複数の点線の矢印により示されている。拡散フィン３０４は、図４においてＲＸ４０４と付された形状に対応する。半導体Ｆｉｎ構造３０４の上から下に及び端部間を長さ方向に延びるポリシリコン材料又はポリストライプ３１０といった絶縁ゲート材料ノード３１０は、ケイ化物形成の間にストップとして働く。ポリストライプ３１０は、図４においてＰＣ４１０と付された形状に対応する。そうではない場合、ゲート材料３１０なしでは、従来のケイ化物形成により、Ｆｉｎ  ＦＥＴダイオード構造３００の２つの側が互いにショートすることになる。Ｆｉｎ  ＦＥＴダイオード構造３００の端部における一対のシリコンタブ３１２は、ダイオードのアノード及びカソードへの一対のコンタクト接続部又は図４における形状４１２にランディング・サイトを与える。
【００１６】
図３及び図４は、固有のマスク形状４００及びプロセス・ステップを用いてＦｉｎ  ＦＥＴダイオード構造３００が形成されるものであると仮定する。固有のマスク形状４００は、Ｆｉｎ  ＦＥＴダイオード構造３００が形成される領域を、従来のトランジスタが形成される領域から分離するためにのみ用いられる。好ましい実施形態の基本的特徴は、チップの残りをマスクで隠し、Ｆｉｎ  ＦＥＴダイオード構造３００のちょうどダイオードが存在する領域を開放し、例えば、Ｆｉｎ構造３０４の一方の側の或る角度αからの打ち込みといった少なくとも１つの固有の打ち込みを行ってドレイン／ソース打ち込みを形成するか又はオーバードープし、それによりダイオードのＮ＋又はＰ＋イオン打ち込みのいずれか１つのノードを形成する。このＦｉｎ  ＦＥＴダイオード構造３００は、全てのダイオード構造が一方向にのみ形成されること、すなわち図示されるような直線ダイオード構造、及び全てが互いに平行なこうしたダイオード構造であることを要求する。ダイオードの他方のノードは、Ｐ型デバイスのドレイン／ソース打ち込み又はＮ型デバイスのドレイン／ソース打ち込みを可能にする従来のドレイン又はソース打ち込みによって、又は同じ固有のマスクの開放を用い、別のダイオード・ノードに同様に打ち込むことによって形成することができる。
【００１７】
１つ又はそれ以上の固有の打ち込み、すなわちＰ＋打ち込み３０６、Ｎ＋打ち込みを用いると、Ｆｉｎ３０４に階段接合を形成することが可能になり、それは、２つのノードを分離しているポリシリコン・ゲートを有する従来のダイオード構造の２つのノード間に通常存在する、ほんの僅かしかドープされていない真性領域を除去するものとなる。Ｆｉｎ  ＦＥＴダイオード構造３００の階段接合は、大きく減少された直列抵抗と、より一層望ましい理想的なダイオード特性を与える。好ましい実施形態のＦｉｎ  ＦＥＴダイオード構造３００は、出力ドライバ保護構造と、サーマル・ダイオード温度感知アプリケーション要求との両方に有用である。
【００１８】
また図５及び図６を参照すると、図５においては、全体を参照番号５００で表す好ましい実施形態に係る別の例示的な結果として得られるＦｉｎ  ＦＥＴダイオード構造が示され、図６においては、全体を参照番号６００で表す好ましい実施形態に係るＦｉｎ  ＦＥＴダイオード構造５００の例示的なサンプルマスク形状が示されている。
【００１９】
好ましい実施形態の特徴によれば、Ｆｉｎ  ＦＥＴダイオード構造５００は、標準的なマスク及び処理ステップを用いて形成される。標準的なマスク及び処理ステップを用いるときには、半導体フィン５０４は、Ｎ＋打ち込みブロッキング設計レベルとＰ＋打ち込みブロッキング設計レベルとの位置合わせに適応するように、より広い幅にしなければならない。Ｎ＋打ち込みブロッキング設計レベルとＰ＋打ち込みブロッキング設計レベルは、ＢＰ及びＢＮマスクと呼ばれる。より広い幅の拡散フィン５０４は、図６においてＲＸ６０４と付された形状に対応する。結果として得られるＦｉｎ  ＦＥＴダイオード構造５００のダイオード特性は妥協されるが、デバイスは、潜在的に広いダイオード表面積と、軽くドープされたボディ領域の、より広い断面のために、従来の平面的ＳＯＩダイオード構造より依然として良好である。Ｆｉｎ  ＦＥＴダイオード構造５００が、標準的なマスク及び処理ステップを用いて構成されたときには、あらゆる形状のダイオード構造を実装することができる。
【００２０】
同様に、Ｆｉｎ  ＦＥＴダイオード構造５００は、Ｆｉｎ  ＦＥＴダイオード構造５００の上から下に及び端部間を長さ方向に延びるポリストライプ５１０を含み、該ポリストライプは、ケイ化物形成の間にストップとして働く。ポリストライプ５１０は、図６においてＰＣ６１０と付された形状に対応する。Ｆｉｎ  ＦＥＴダイオード構造５００の端部における一対のシリコンタブ５１２は、ダイオードのアノード及びカソードへの一対のコンタクト接続部又は図６における形状６１２にランディング・サイトを与える。
【００２１】
図７を参照すると、全体を参照番号７００で表す、好ましい実施形態に係る例示的な曲がりくねったＦｉｎ  ＦＥＴダイオード構造が示されている。蛇行形状のＦｉｎ  ＦＥＴダイオード構造７００は、全体を参照番号７０２で表すシリコン拡散領域又はＦｉｎと、破線で示された全体を参照番号７０８で表すＢＮ／ＢＰマスクを有する全体を参照番号７０４で示すゲートとを含む。蛇行形状のＦｉｎ  ＦＥＴダイオード構造７００は、ダイオードの構成のために何らかの固有のマスク層又はプロセス・ステップを要求しないという利点をもつ。デバイスの単位長さ当たりのこれらのダイオード特性は、平面的構造において製造できるものより良いであろうが、固有のマスク形状４００及び少なくとも１つの新しい打ち込みを含む処理ステップを伴うＦｉｎ  ＦＥＴダイオード構造３００とほぼ同じくらいに良好ではない。蛇行形状のＦｉｎ  ＦＥＴダイオード構造７００は、ダイオードの２つのノード間に軽くドープされた真性領域を有することになり、それにより、好ましい実施形態に従って上述されたものについての電気的観点からは、より高い直列抵抗をもつことになり、ダイオードをあまり望ましくないものにする。
【００２２】
要するに、好ましい実施形態におけるＦｉｎの適用は、従来技術の平面的構造に対する改善であるが、最も大きい改善は、新しいマスク及び固有の１つ又はそれ以上の打ち込みによって実現することができる。
【００２３】
本発明は、図面に示された本発明の実施形態の詳細を参照しながら説明されたが、これらの詳細は、特許請求の範囲の請求項において特許請求される本発明の範囲を制限することを意図するものではない。
【図面の簡単な説明】
【００２４】
【図１】従来のダイオードを図示する断面図である。
【図２】好ましい実施形態に係る、例示的なＦｉｎ  ＦＥＴダイオード構造を示す斜視図である。
【図３】第２の例示的なＦｉｎ  ＦＥＴダイオード構造を図示する斜視図であり、実線の矢印は、好ましい実施形態に係る、Ｐ＋イオンの斜め打ち込みを示し、点線の矢印は、Ｎ＋イオンの斜め打ち込みを示す。
【図４】好ましい実施形態に係る図３のＦｉｎ  ＦＥＴダイオード構造の例示的なマスク形状を図示する立面図である。
【図５】好ましい実施形態に係る別の例示的なＦｉｎ  ＦＥＴダイオード構造を図示する斜視図である。
【図６】好ましい実施形態に係る図５のＦｉｎ  ＦＥＴダイオード構造の例示的なマスク形状を図示する立面図である。
【図７】好ましい実施形態に係るさらに別の例示的な曲がりくねったＦｉｎ  ＦＥＴダイオード構造を図示する斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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