(57)【要約】【課題】  レジスト膜厚を厚くすることなく、且つ素子分離用溝の加工での変換差を大きくすることなく、トレンチキャパシタと素子分離領域を形成することができ、素子の微細化及び特性向上に寄与する。【解決手段】  半導体装置の製造方法において、半導体基板１０にキャパシタ形成用のトレンチ２１を形成し、トレンチ２１内の上部を除く領域にキャパシタ絶縁膜２２を介してストレージノード電極２３を埋め込み、次いでトレンチ２１内の上部領域に略素子分離深さまでカラー絶縁膜２４を介して導電膜２６を埋め込み、その上に補助膜を埋め込み、次いでトレンチ２１の一部に接するように素子分離用溝３１を形成し、素子分離用溝３１内に絶縁膜３２を埋め込んだ後に補助膜を除去し、次いでトレンチ２１内の上部領域にカラー絶縁膜２５を形成した後にトレンチ２１の上部領域に導電膜２７を埋め込む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の素子形成領域の端部に設けられたキャパシタ形成のためのトレンチと、
前記トレンチ内の上部領域を除く領域に、キャパシタ絶縁膜を介して埋め込み形成されたキャパシタ用ストレージノード電極と、
前記トレンチの一部に接するように設けられた素子分離用溝と、
前記素子分離用溝内に埋め込み形成された素子分離絶縁膜と、
前記トレンチ内の上部領域の側壁に、前記キャパシタ絶縁膜の上端から略素子分離深さまで形成された第１のカラー絶縁膜と、
前記トレンチ内の上部領域の側壁に、前記第１のカラー絶縁膜よりも上方に形成された第２のカラー絶縁膜と、
前記トレンチ内の上部領域に、前記ストレージノード電極と電気的に接続するように埋め込み形成された導電膜と、
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板に、キャパシタ形成のためのトレンチを形成する工程と、
前記トレンチ内の上部領域を除く領域に、キャパシタ絶縁膜を介してキャパシタ用ストレージノード電極を埋め込み形成する工程と、
前記トレンチ内の上部領域に、前記キャパシタ絶縁膜の上部から略素子分離深さまで、側壁絶縁膜としての第１のカラー絶縁膜及び前記ストレージノード電極と電気的に接続する第１の導電膜を埋め込み形成し、且つ前記トレンチ内の前記第１の導電膜の埋め込み部分よりも更に上の領域に、前記基板と同時にエッチング可能な第１の補助膜を埋め込み形成する工程と、
前記基板及び第１の補助膜を選択的にエッチングし、前記トレンチの一部に接するように素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離絶縁膜を埋め込み形成した後に、前記第１の補助膜を除去する工程と、
前記第１の補助膜の除去により露出した前記トレンチ内の側壁に第２のカラー絶縁膜を形成する工程と、
前記第２のカラー絶縁膜が形成されたトレンチ内に、前記第１の導電膜と電気的に接続する第２の導電膜を埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の導電膜を埋め込み形成する工程の後、前記第２の導電膜と素子形成領域とを電気的に接続するための表面電極を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２の導電膜を埋め込み形成する工程の前に、素子形成領域側の第２のカラー絶縁膜の一部を除去しておき、前記第２の導電膜の埋め込みにより該導電膜を前記素子形成領域に電気的に接続させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記トレンチ内に前記第１の補助膜を埋め込み形成した後に、前記半導体基板上に形成されたマスク材料層における前記トレンチ上方の開口内に第２の補助膜を埋め込み形成し、前記基板及び第１の補助膜を選択的にエッチングする前に前記マスク材料層及び第２の補助膜を選択的にエッチングし、前記素子分離用溝内に素子分離絶縁膜を埋め込み形成した後前記第１の補助膜を除去する前に、第２の補助膜を除去することを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタを有するＤＲＡＭ等の半導体装置に係わり、特にトレンチキャパシタにおける上部構造の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、キャパシタとトランスファゲート用のＭＯＳトランジスタから構成されている。ＤＲＡＭの集積度を上げるためには、より小さな面積でより大きな容量のキャパシタを形成することが望ましい。その一つの手段として、シリコン基板に設けたトレンチを用いてキャパシタを形成するトレンチキャパシタがある（例えば、特許文献１参照）。
【０００３】
深いトレンチ（Deep Trench：ＤＴ）にキャパシタを形成したＤＲＡＭを作製する場合、一般に、ＤＴを形成後にＤＴ内の上部領域を除く領域に膜厚の薄いキャパシタ絶縁膜を介してストレージノード電極を埋め込み形成し、上部領域には比較的膜厚の厚いカラー絶縁膜を介して導電膜を埋め込み形成する。そして、素子形成領域を囲む素子分離領域（Shallow Trench Isolation：ＳＴＩ）を形成するために、レジストをマスクにして、ＤＴに接するように素子分離用溝を形成する。
【０００４】
素子分離用溝を形成する際、Ｓｉと同時にカラー絶縁膜をＲＩＥ技術を用いて加工するが、Ｓｉとカラー絶縁膜を同時にＲＩＥするエッチング条件はレジストと大きな選択比を取ることができず、厚いレジスト膜を付ける必要があり、ライン寸法が細くなるにつれレジスト倒れなどの問題が発生する。また、酸化膜などのハードマスクを用いて素子分離用溝の加工を行うと、カラー材とマスク材がほぼ同質材料になってしまい、マスク材の厚さが厚くなることによる加工の困難度が高くなることや、Ｓｉ加工時の変換差が大きくなるなどの問題がある。
【特許文献１】特開２００４−３０３９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、レジスト膜厚を厚くすることなく、且つ素子分離用溝の加工での変換差を大きくすることなく、トレンチキャパシタと素子分離領域を形成することができ、素子の微細化及び特性向上に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板の素子形成領域の端部に設けられたキャパシタ形成のためのトレンチと、前記トレンチ内の上部領域を除く領域に、キャパシタ絶縁膜を介して埋め込み形成されたキャパシタ用ストレージノード電極と、前記トレンチの一部に接するように設けられた素子分離用溝と、前記素子分離用溝内に埋め込み形成された素子分離絶縁膜と、前記トレンチ内の上部領域の側壁に、前記キャパシタ絶縁膜の上端から略素子分離深さまで形成された第１のカラー絶縁膜と、前記トレンチ内の上部領域の側壁に、前記第１のカラー絶縁膜よりも上方に形成された第２のカラー絶縁膜と、前記トレンチ内の上部領域に、前記ストレージノード電極と電気的に接続するように埋め込み形成された導電膜と、を具備してなることを特徴とする。
【０００７】
また、本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板に、キャパシタ形成のためのトレンチを形成する工程と、前記トレンチ内の上部領域を除く領域に、キャパシタ絶縁膜を介してキャパシタ用ストレージノード電極を埋め込み形成する工程と、前記トレンチ内の上部領域に、前記キャパシタ絶縁膜の上部から略素子分離深さまで、側壁絶縁膜としての第１のカラー絶縁膜及び前記ストレージノード電極と電気的に接続する第１の導電膜を埋め込み形成し、且つ前記トレンチ内の前記第１の導電膜の埋め込み部分よりも更に上の領域に、前記基板と同時にエッチング可能な第１の補助膜を埋め込み形成する工程と、前記基板及び第１の補助膜を選択的にエッチングし、前記トレンチの一部に接するように素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離絶縁膜を埋め込み形成した後に、前記第１の補助膜を除去する工程と、前記第１の補助膜の除去により露出した前記トレンチ内の側壁に第２のカラー絶縁膜を形成する工程と、前記第２のカラー絶縁膜が形成されたトレンチ内に、前記第１の導電膜と電気的に接続する第２の導電膜を埋め込み形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、トレンチ内の上部のカラー絶縁膜を２つのカラー絶縁膜で構成し、第１のカラー絶縁膜は素子分離より深い基板内部に形成し、第２のカラー絶縁膜は基板表面近傍まで形成することにより、素子分離用溝形成の際にカラー絶縁膜をエッチングする必要が無くなるため、レジスト膜厚を厚くする必要がない。さらに、レジスト膜厚を薄くできることから、Ｓｉ加工での変換差を小さくすることができる。従って、レジスト膜厚を厚くすることなく、且つ素子分離用溝の加工での変換差を大きくすることなく、トレンチキャパシタと素子分離領域を形成することができ、素子の微細化及び特性向上に寄与することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置、特にトレンチキャパシタを有するＤＲＡＭの概略構成を示す断面図である。
【００１１】
図中１０はｐ型Ｓｉ基板であり、この基板１０の表面には、ＤＲＡＭのトランスファゲートとなるＭＯＳトランジスタが形成されている。即ち、基板１０上にゲート絶縁膜１３を介してゲート電極１４が形成され、ゲート電極１４を挟んで基板１０の表面にｎ型のソース領域１５及びドレイン領域１６が形成されている。
【００１２】
基板１０には、ＤＲＡＭのキャパシタを形成するための深いトレンチ（ＤＴ）２１が形成されている。このトレンチ２１の上部を除いた領域の側壁面には、膜厚が例えば１０ｎｍのＳｉ酸化膜からなるキャパシタ絶縁膜２２が形成されている。なお、キャパシタ絶縁膜２２としては、Ｓｉ酸化膜の代わりに、ＯＮＯ膜（Ｓｉ酸化膜，Ｓｉ窒化膜，及びＳｉ酸化膜の３層構造）、ＯＮ膜（Ｓｉ酸化膜及びＳｉ窒化膜の２層構造）、更には他の高誘電体膜を使用することもできる。トレンチ２１の上部を除いた領域には、キャパシタ絶縁膜２２を介してポリＳｉ或いはａ−Ｓｉからなるストレージノード電極２３が埋め込み形成されている。
【００１３】
また、基板１０内には、トレンチ２１を囲むようにｎ型拡散層１１が形成されている。そして、このｎ型拡散層１１はストレージノード電極２３と共にキャパシタを構成することになる。なお、図では、２つのトレンチ２１が隣接して形成され、ｎ型拡散層１１はこれら２つのトレンチ２１を包囲するように形成されている。
【００１４】
トレンチ２１の上部領域の側壁には、キャパシタ絶縁膜２２よりも膜厚の厚いＳｉ酸化膜からなるカラー絶縁膜２４，２５が形成されている。ここで、カラー絶縁膜２４，２５が上下に２回に分けて形成されていることが本実施形態の特徴である。トレンチ２１の上部領域には、カラー絶縁膜２４，２５を介してポリＳｉ或いはａ−Ｓｉからなる導電膜２６，２７が埋め込み形成されている。
【００１５】
隣接するトレンチ２１の間には、素子分離（ＳＴＩ）のための浅い素子分離用溝３１が、トレンチ２１に一部接するように形成されており、この溝３１内には素子分離絶縁膜３２が埋め込み形成されている。トレンチ２１内に埋め込まれた導電膜２７の上部にはキャップ絶縁膜３３が形成されている。そして、キャップ絶縁膜３３及びカラー絶縁膜２５の素子形成領域側の一部が除去され、この部分に導電膜２７とソース領域１５とを電気的に接続するための表面接続電極３４が形成されている。ＭＯＳトランジスタとキャパシタが表面ストラップ（ＳＳ）により接続されたＤＲＡＭ構造となっている。
【００１６】
図２〜図４は、本実施形態に係わる半導体装置の製造工程を示す断面図である。なお、各々の図において、左図（X1）は右図（X2）の矢視Ａ−Ａ断面図、右図（X2）は平面図である。
【００１７】
まず、図２（ａ）に示すように、Ｓｉ基板１０上に数十ｎｍの酸化膜（図示せず）を形成し、その上にＳｉ窒化膜（マスク材料層）４１を堆積する。必要によりその上にＳｉ酸化膜を堆積させても良い。続いて、Ｓｉ窒化膜４１上にトレンチ（ＤＴ）形成用のレジストパターン（図示せず）を形成し、これをマスクとしてＳｉ窒化膜４１、基板１０を選択的にエッチングすることにより、トレンチ２１を形成する。トレンチ形成後は、Ｓｉ窒化膜４１の上のレジストや必要により堆積された酸化膜は剥離する。
【００１８】
次いで、トレンチ２１の下部領域では、前記図１に示すようにトレンチ２１内にキャパシタ絶縁膜２２を介して、例えばａ−Ｓｉ膜（ストレージノード電極）２３を埋め込む。より具体的には、トレンチ２１の側壁面にキャパシタ絶縁膜２２を形成した後に、ａ−Ｓｉ膜の堆積及びマスク材料層としてのＳｉ窒化膜４１をストッパとした研磨やエッチングなどによりトレンチ２１内にａ−Ｓｉ膜２３を埋め込み、続いて上部領域のａ−Ｓｉ膜２３及びキャパシタ絶縁膜２２を除去する。その後、トレンチ２１の上部領域では、トレンチ２１の側壁面に第１のカラー絶縁膜２４を形成する。
【００１９】
次いで、図２（ｂ）に示すように、トレンチ２１内でａ−Ｓｉ膜２３と接続するように例えばａ−Ｓｉ膜（第１の導電膜）２６を堆積し落とし込む。ここで、ａ−Ｓｉ膜２６は、後述するＳＴＩの深さ程度まで落とし込み、続いて基板表面からこの深さまでカラー絶縁膜２４を除去する。即ち、ＤＴモジュール形成の中でカラー絶縁膜２４を形成する時に、キャパシタ絶縁膜２２の上部からＳｉ基板表面まで形成せずＳＴＩの底と略同等の深さまでカラー絶縁膜２４を形成する。
【００２０】
次いで、基板上の全面に、第１の補助膜４２としてのａ−Ｓｉ膜を堆積した後に、ＣＭＰにより研磨することにより、図２（ｃ）に示すように、トレンチ２１の上部及びマスク材料層であるＳｉ窒化膜４１中の開口部分に、ａ−Ｓｉ膜を埋め込み、表面を平坦化する。ここで、補助膜４２はａ−Ｓｉに限るものではなく、ポリＳｉなどの基板Ｓｉに近い材料の膜であればよい。
【００２１】
次いで、図２（ｄ）に示すように、素子形成領域を囲む素子分離領域を形成するために、基板上にＳＴＩ形成のためのマスクとなるレジスト４３を形成する。必要により基板１０とレジスト４３との間にＳｉ酸化膜や有機膜などを堆積し、それらをマスクとしても良い。
【００２２】
次いで、図３（ｅ）に示すように、レジスト４３をマスクに用い、Ｓｉ窒化膜４１，補助膜４２，及びＳｉ基板１０を選択的にエッチングして素子分離用溝３１を形成する。この素子分離用溝３１を形成するときにＨＢｒやＣｌ2 を主ガスとし、Ｏ2 やＮ2 ，ＣＦ4 ，ＶＨＦ3 ，Ｈｅ，Ａｒ，ＳＦ6 ，ＮＦ3 などを適宜添加した条件でエッチングすることで、レジスト４３と十分な選択比を取り、寸法変換差のない加工を行うことが可能となる。
【００２３】
次いで、図３（ｆ）に示すように、素子分離用溝形成後の表面処理を行った後、素子分離用溝３１内にＳｉ酸化膜等の素子分離絶縁膜３２を埋め込む。そして、マスク材料層であるＳｉ窒化膜４１をストッパとしたＣＭＰ技術など用いて平坦化する。このとき、素子形成領域内に位置するにＤＴ穴部分にａ−ＳｉやポリＳｉなどの材料が表出する。
【００２４】
次いで、図３（ｇ）に示すように、ＤＴ穴部分のａ−Ｓｉ膜又はポリＳｉ膜を、Ｓｉ窒化膜４１やＳＴＩ材料と選択比の取れるＲＩＥやＣＤＥなどのエッチング技術を用いて、カラー絶縁膜２４の上の部分までエッチングする。この際、Ｓｉ基板１０をＨＢｒやＣｌ2 ，ＳＦ6 ，ＣＦ4 ガスにＯ2 やＮ2 ，ＮＦ3 などを添加させたガス系でできるだけ垂直にエッチングし、素子分離深さより下部のＤＴに接続させる。垂直にエッチングすることで、下部ＤＴの間口よりやや広い穴を開けることによって、ＤＴのキャパシタまでの抵抗を抑えることができる。
【００２５】
次いで、図３（ｈ）に示すように、酸化や酸化膜の堆積により、トレンチ２１の上部領域の側壁に第２のカラー絶縁膜２５を形成する。続いて、第１の導電膜２６の表面の酸化膜をＲＩＥにより除去した後に、ａ−ＳｉやポリＳｉなどの堆積及び落とし込みにより第２の導電膜２７をトレンチ２１の上部に埋め込む。これにより、Ｓｉ表面から上面が僅かに後退した第２の導電膜２７のａ−ＳｉやポリＳｉからストレージノード電極２３まで、トレンチ２１内で電気的に繋がる。また、カラー絶縁膜の上部と下部を繋げることにより、ストレージノード電極２３と素子形成領域の部分とが電気的に絶縁される。
【００２６】
次いで、図４（ｉ）に示すように、基板上の全面にキャップ絶縁膜３３を堆積する。続いて、図４（ｊ）に示すように、ＣＭＰなどで基板Ｓｉの表面までエッチバックすることにより、トレンチ２１の上面のみをキャップ絶縁膜３３で覆う。
【００２７】
次いで、図４（ｋ）に示すように、ゲート絶縁膜及びゲート電極からなるゲート部４４やソース領域及びドレイン領域(図示せず)を形成する。
【００２８】
次いで、図４（ｌ）に示すように、基板上の全面に層間絶縁膜４５を堆積し、その上にＤＴと素子形成領域とのコンタクトを作りたい部分に開口を有するレジスト４６を形成する。続いて、レジスト４６をマスクに、層間絶縁膜４５，第２のカラー絶縁膜２５、キャップ絶縁膜３３の一部を選択エッチングする。
【００２９】
次いで、キャップ絶縁膜３３及びカラー絶縁膜２５を除去した部分にａ−ＳｉやポリＳｉ等の表面接続電極３４を形成し、ＭＯＳトランジスタのソース領域１５と導電膜２７を電気的に接続することにより、前記図１に示す構造が得られる。
【００３０】
このように本実施形態によれば、トレンチ２１内の上部のカラー絶縁膜を２つのカラー絶縁膜２４，２５で構成し、第１のカラー絶縁膜２４はキャパシタ絶縁膜２２の上部からＳＴＩと略同等の深さまで形成することにより、素子分離用溝３１の形成の際はカラー絶縁膜２４をエッチングする必要がなくなる。即ち、素子分離用溝３１の形成の際にＳｉとそれと組成の近い材料のみを加工すれば良くなるため、レジスト４３の膜厚を薄くすることができる。このため、素子分離用溝形成の際のＳｉ加工での変換差を小さくすることができる。従って、素子の微細化及び特性向上をはかることができる。
【００３１】
（第２の実施形態）
図５及び図６は、本発明の第２の実施形態に係わる半導体装置、特にトレンチキャパシタを有するＤＲＡＭの製造工程を示す断面図である。なお、図１〜図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３２】
本実施形態の特徴は、Ｓｉ基板上のマスク材料層中のＤＴ穴上方の開口部分に、ａ−ＳｉやポリＳｉ膜などの基板Ｓｉに近い材料の代わりに、ＳＴＩ加工を行う時に基板Ｓｉと選択比が取れ、かつＳＴＩ材料埋め込み後にマスク材料層やＳＴＩ材料と選択比が取れる材料を埋め込み、マスク材料層やＳＴＩ材料と選択的にエッチングすることでＤＴ穴部上方のみ開口を形成することにある。
【００３３】
即ち、前記図２（ｃ）に示す工程で、トレンチ２１の上部に埋め込む第１の補助膜４２の上面をほぼ基板１０の表面にまで後退させる。そして、図５（ａ）に示すように、Ｓｉ窒化膜４１の開口に、第２の補助膜４８として、例えばＢ（ボロン）を比較的高い濃度で含む酸化膜、ＢＳＧなどを埋め込む。
【００３４】
次いで、図５（ｂ）に示すように、素子形成領域を囲む素子分離領域を形成するために、基板上にＳＴＩ形成のためのマスクとなるレジスト４３を形成する。
【００３５】
次いで、図５（ｃ）に示すように、レジスト４３をマスクに用い、Ｓｉ窒化膜４１と第２の補助膜４８を等方的にエッチングし、更にＳｉ基板１０と第１の補助膜４２を選択的にエッチングして素子分離用溝３１を形成する。このときのエッチングは、先の第１の実施形態において素子分離用溝３１を形成したときと同様の条件を用いることができる。
【００３６】
次いで、図６（ｄ）に示すように、素子分離用溝３１内にＳｉ酸化膜等の素子分離絶縁膜３２を埋め込む。そして、マスク材料層であるＳｉ窒化膜４１をストッパとしたＣＭＰ技術など用いて平坦化する。このとき素子形成領域内に位置するＤＴ部分に第２の補助膜４８が表出する。
【００３７】
次いで、図６（ｅ）に示すように、ＤＴ穴部分の上方の第２の補助膜４８を、Ｓｉ窒化膜４１やＳＴＩ材料と選択比の取れるベーパー弗酸などによるエッチング技術を用いてエッチングし、更に第１の補助膜４２をカラー絶縁膜２４の上の部分までエッチングする。
【００３８】
これ以降は、先の第１の実施形態と同様に、導電膜２７の埋め込み、キャップ絶縁膜３３の形成、ゲート部の形成、表面接続電極３４の形成などを行うことにより、前記図１と同様の構成が得られる。
【００３９】
このように本実施形態においても、第１の実施形態と同様のＤＲＡＭを作製することができ、第１の実施形態と同様の効果が得られる。これに加えて本実施形態では、Ｓｉ窒化膜４１の開口に第２の補助膜４８を埋め込むことにより、第１の実施形態よりも埋め込みやすい形のＳＴＩを形成することができる利点がある。
【００４０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、表面ストラップ（ＳＳ）により素子形成領域と導電膜を接続したが、埋め込みストラップ（Buried Strap：ＢＳ）によりこれらを接続するようにしてもよい。即ち、前記図３（ｈ）に示す工程で、カラー絶縁膜２５の上部を素子形成領域の側壁における電気的な接続が可能となる程度までエッチングし、ａ−Ｓｉ或いはポリＳｉ膜などの第２の導電膜２７を接続電極として基板Ｓｉ表面から僅かに後退させつつトレンチ２１の上部に埋め込む。そして、その後の工程を第１の実施形態と同様に行うことでＢＳ構造のＤＲＡＭを作製することができる。
【００４１】
第１の補助膜は、ａ−Ｓｉに限るものではなく、素子分離用溝の形成の際に、基板と同時にエッチング可能な材料であればよい。さらに、第２の補助膜は、素子分離用溝の加工の際に基板材料と十分な選択比が取れ、且つそれ自体のエッチングの際に素子分離絶縁膜及びマスク材料層と十分な選択比が取れる材料であればよい。また、カラー絶縁膜の膜厚や材料等は、仕様に応じて適宜変更可能である。さらに、トレンチの深さ、素子分離用溝の深さ等も、仕様に応じて適宜変更可能である。また、基板材料としてＳｉを用いたが、他の半導体材料を用いることも可能である。
【００４２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００４４】
１０…ｐ型Ｓｉ基板
１１…ｎ型拡散層
１３…ゲート絶縁膜
１４…ゲート電極
１５…ｎ型ソース領域
１６…ｎ型ドレイン領域
２１…トレンチ（ＤＴ）
２２…キャパシタ絶縁膜
２３…ストレージノード電極
２４…第１のカラー絶縁膜
２５…第２のカラー絶縁膜
２６…第１の導電膜
２７…第２の導電膜
３１…素子分離用溝
３２…素子分離絶縁膜
３３…キャップ絶縁膜
３４…表面接続電極
４１…Ｓｉ窒化膜（マスク材料層）
４２…第１の補助膜
４３，４６…レジスト
４５…層間絶縁膜
４８…第２の補助膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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