(57)【要約】【課題】  パワーダウンモード中にキャッシュおよびタグアレイをパワーダウンすることで電力を低減するキャッシュ付きメモリのためのパワーダウン方法を提供する。【解決手段】  キャッシュ付き集積回路メモリ装置のための低電力データ保持待機モード技術におけるキャッシュおよびタグのパワーダウン機能であって、キャッシュ内のデータは、パワーダウンに入ったときにキャッシュから主メモリアレイに書戻され（書戻し動作）、こうしてパワーダウン待機モード中にキャッシュ、タグ、およびキャッシュ制御ロジックの大部分をパワーダウンすることができる。パワーダウン待機から出たとき、キャッシュ、タグおよび制御回路がパワーアップされタグクリアシーケンスが実行されると直ちにキャッシュ動作が可能化される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
メモリアレイおよびこれに関連付けられたデータキャッシュを含む集積回路装置における待機電力を低減させる方法であって、
待機モードへの入りの開始の際に前記キャッシュから前記メモリアレイに前記データを書込むステップと、
前記キャッシュから前記メモリアレイへの前記データの前記書込に続き前記キャッシュをパワーダウンするステップとを含む、方法。
【請求項２】
さらに、前記キャッシュのパワーダウンと実質的に並行して前記キャッシュに対する制御ロジックをもパワーダウンするステップを含む、請求項１に記載の方法。
【請求項３】
さらに、追加的に、前記キャッシュのパワーダウンと実質的に並行して前記キャッシュに関連付けられたキャッシュタグブロックをパワーダウンするステップを含む、請求項２に記載の方法。
【請求項４】
前記キャッシュはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含み、前記方法はさらに、
前記キャッシュのパワーダウンと実質的に並行して前記ＤＲＡＭキャッシュに対するリフレッシュ動作を抑制するステップを含む、請求項１に記載の方法。
【請求項５】
さらに、前記待機モードからの抜け出しの際に前記キャッシュをパワーアップするステップを含む、請求項１に記載の方法。
【請求項６】
さらに、前記待機モードからの抜け出しの際に前記キャッシュに対する前記制御ロジックをパワーアップするステップを含む、請求項２に記載の方法。
【請求項７】
さらに、前記待機モードからの抜け出しの際に前記キャッシュタグブロックをパワーアップするステップを含む、請求項３に記載の方法。
【請求項８】
さらに、前記待機モードからの抜け出しの際に前記ＤＲＡＭキャッシュに対する前記リフレッシュ動作を可能化するステップを含む、請求項４に記載の方法。
【請求項９】
集積回路のキャッシュ付きメモリアレイを動作させる方法であって、
休止モード入りコマンドを受取るステップと、
キャッシュから前記メモリアレイにデータを書戻すステップと、
前記キャッシュから前記メモリアレイへの前記データの前記書戻しの終了の際に前記休止モードに入るステップとを含む、方法。
【請求項１０】
さらに、前記キャッシュから前記メモリアレイへの前記データの前記書戻しの終了の際に前記キャッシュをパワーダウンするステップを含む、請求項９に記載の方法。
【請求項１１】
さらに、前記キャッシュのパワーダウンの際に前記キャッシュに対するあらゆるリフレッシュ動作を抑制するステップを含む、請求項１０に記載の方法。
【請求項１２】
さらに、前記キャッシュのパワーダウンの際に前記キャッシュに対する制御ロジックをもパワーダウンするステップを含む、請求項１０に記載の方法。
【請求項１３】
さらに、前記キャッシュのパワーダウンの際にキャッシュタグブロックをもパワーダウンするステップを含む、請求項１０に記載の方法。
【請求項１４】
さらに、前記休止モード中に前記メモリアレイの中に前記データを維持するために必要とされない、前記メモリアレイについて周辺にある他の回路のうち少なくとも一部をもパワーダウンするステップを含む、請求項１０に記載の方法。
【請求項１５】
さらに、前記休止モード入りコマンドが受取られるときに前記メモリアレイがリフレッシュされている場合に前記キャッシュから前記メモリアレイへの前記データの書戻しより前に前記メモリアレイに対するリフレッシュ動作を終了するステップを含む、請求項９に記載の方法。
【請求項１６】
さらに、
前記データの前記書戻しの開始の後に前記メモリアレイに対するリフレッシュ動作が行なわれる場合に前記キャッシュから前記メモリアレイへの前記データの前記書戻しを中断するステップと、
前記リフレッシュ動作の終了の際に前記データの前記書戻しを終了するステップとを含む、請求項９に記載の方法。
【請求項１７】
さらに、前記休止モードにある間に前記メモリアレイに対する周期的なリフレッシュ動作を継続するステップを含む、請求項９に記載の方法。
【請求項１８】
さらに、前記休止モードからの抜け出しの際に前記キャッシュをパワーアップするステップを含む、請求項１０に記載の方法。
【請求項１９】
さらに、前記休止モードからの抜け出しの際に前記キャッシュに対するあらゆるリフレッシュ動作を可能化するステップを含む、請求項１１に記載の方法。
【請求項２０】
さらに、前記休止モードからの抜け出しの際に前記キャッシュに対する前記制御ロジックをパワーアップするステップを含む、請求項１２に記載の方法。
【請求項２１】
さらに、前記休止モードからの抜け出しの際に前記キャッシュタグブロックをパワーアップするステップを含む、請求項１３に記載の方法。
【請求項２２】
さらに、前記休止モードからの抜け出しの際に、前記メモリアレイについて周辺にある前記他の回路のうちの前記少なくとも一部をパワーアップするステップを含む、請求項１４に記載の方法。
【請求項２３】
さらに、
前記キャッシュタグブロックに関連付けられたタグビットをクリアするステップと、
その後に前記キャッシュに対する動作を可能化するステップとを含む、請求項２１に記載の方法。
【請求項２４】
メモリアレイおよびこれに関連付けられたデータキャッシュを含む集積回路装置であって、
待機モードへの入りの開始の際に前記キャッシュから前記メモリアレイに前記データを書込む手段と、
前記キャッシュから前記メモリアレイへの前記データの前記書込に続き前記キャッシュをパワーダウンする手段とを含む、集積回路装置。
【請求項２５】
さらに、前記キャッシュのパワーダウンと実質的に並行して前記キャッシュに対する制御ロジックをもパワーダウンする手段を含む、請求項２４に記載の集積回路装置。
【請求項２６】
さらに、追加的に、前記キャッシュのパワーダウンと実質的に並行して前記キャッシュに関連付けられたキャッシュタグブロックをパワーダウンする手段を含む、請求項２５に記載の集積回路装置。
【請求項２７】
前記キャッシュはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含み、前記装置はさらに、
前記キャッシュのパワーダウンと実質的に並行して前記ＤＲＡＭキャッシュに対するリフレッシュ動作を抑制する手段を含む、請求項２４に記載の集積回路装置。
【請求項２８】
さらに、前記待機モードからの抜け出しの際に前記キャッシュをパワーアップする手段を含む、請求項２４に記載の集積回路装置。
【請求項２９】
さらに、前記待機モードからの抜け出しの際に前記キャッシュに対する前記制御ロジックをパワーアップする手段を含む、請求項２５に記載の集積回路装置。
【請求項３０】
さらに、前記待機モードからの抜け出しの際に前記キャッシュタグブロックをパワーアップする手段を含む、請求項２６に記載の集積回路装置。
【請求項３１】
さらに、前記待機モードからの抜け出しの際に前記ＤＲＡＭキャッシュに対する前記リフレッシュ動作を可能化する手段を含む、請求項２７に記載の集積回路装置。
【請求項３２】
キャッシュ付きメモリアレイを含む集積回路装置であって、
休止モード入りコマンドを受取る手段と、
キャッシュから前記メモリアレイにデータを書戻す手段と、
前記キャッシュから前記メモリアレイへの前記データの前記書戻しの終了の際に前記休止モードに入る手段とを含む、集積回路装置。
【請求項３３】
さらに、前記キャッシュから前記メモリアレイへの前記データの前記書戻しの終了の際に前記キャッシュをパワーダウンする手段を含む、請求項３２に記載の集積回路装置。
【請求項３４】
さらに、前記キャッシュのパワーダウンの際に前記キャッシュに対するあらゆるリフレッシュ動作を抑制する手段を含む、請求項３３に記載の集積回路装置。
【請求項３５】
さらに、前記キャッシュのパワーダウンの際に前記キャッシュに対する制御ロジックをもパワーダウンする手段を含む、請求項３３に記載の集積回路装置。
【請求項３６】
さらに、前記キャッシュのパワーダウンの際にキャッシュタグブロックをもパワーダウンする手段を含む、請求項３３に記載の集積回路装置。
【請求項３７】
さらに、前記休止モード中に前記メモリアレイの中に前記データを維持するために必要とされない、前記メモリアレイについて周辺にある他の回路のうち少なくとも一部をもパワーダウンする手段を含む、請求項３３に記載の集積回路装置。
【請求項３８】
さらに、前記休止モード入りコマンドが受取られるときに前記メモリアレイがリフレッシュされている場合に前記キャッシュから前記メモリアレイへの前記データの書戻しより前に前記メモリアレイへのリフレッシュ動作を終了する手段を含む、請求項３２に記載の集積回路装置。
【請求項３９】
さらに、
前記データの前記書戻しの開始の後に前記メモリアレイに対するリフレッシュ動作が行なわれる場合に前記キャッシュから前記メモリアレイへの前記データの前記書戻しを中断する手段と、
前記リフレッシュ動作の終了の際に前記データの前記書戻しを終了する手段とを含む、請求項３２に記載の集積回路装置。
【請求項４０】
さらに、前記休止モードにある間に前記メモリアレイに対する周期的なリフレッシュ動作を継続する手段を含む、請求項３２に記載の集積回路装置。
【請求項４１】
さらに、前記休止モードからの抜け出しの際に前記キャッシュをパワーアップする手段を含む、請求項３３に記載の集積回路装置。
【請求項４２】
さらに、前記休止モードからの抜け出しの際に前記キャッシュに対するあらゆるリフレッシュ動作を可能化する手段を含む、請求項３４に記載の集積回路装置。
【請求項４３】
さらに、前記休止モードからの抜け出しの際に前記キャッシュに対する前記制御ロジックをパワーアップする手段を含む、請求項３５に記載の集積回路装置。
【請求項４４】
さらに、前記休止モードからの抜け出しの際に前記キャッシュタグブロックをパワーアップする手段を含む、請求項３６に記載の集積回路装置。
【請求項４５】
さらに、前記休止モードからの抜け出しの際に、前記メモリアレイについて周辺にある前記他の回路のうちの前記少なくとも一部をパワーアップする手段を含む、請求項３７に記載の集積回路装置。
【請求項４６】
さらに、
前記キャッシュタグブロックに関連付けられたタグビットをクリアする手段と、
その後に前記キャッシュに対する動作を可能化する手段とを含む、請求項４４に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は一般的に、埋込型キャッシュ付きメモリアレイを組込んだ集積回路（ＩＣ）メモリ装置およびその他の装置の分野に関する。より特定的には、この発明は、キャッシュ付き集積回路メモリ装置、特にキャッシュ付きダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびキャッシュ付きスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のための、低電力データ保持待機モード技術におけるキャッシュおよびタグのパワーダウン機能に関する。
【背景技術】
【０００２】
一般的に電池で電力が供給される携帯用途においてとりわけ、パワーダウンモード中における待機時の電流を極めて小さく抑えることがますます重要性を増している。このパワーダウン時の待機電流を減少させるために、特別な電力ゲート制御回路を含む周辺論理機能を不能化する設計方法がより優勢となっており、これはサブスレッショルドの電流が高い高度相補型金属酸化膜半導体（ＣＭＯＳ）技術において顕著である。キャッシュ付きＤＲＡＭにおいては、リフレッシュを隠すまたは入出力（Ｉ／Ｏ）アクセスを高速化させるためにモノリシックＤＲＡＭ内にキャッシュアレイが含まれているが、パワーダウン時の待機電流が大きくなるという問題がある。それはパワーダウン条件中にキャッシュアレイおよびこれに関連付けられたタグが、キャッシュされたデータおよびタグ状態情報を維持するためにパワーアップされるからである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のキャッシュ付きメモリにおいては、パワーダウン期間中にキャッシュ内データおよびタグ情報を維持するためにパワーダウン待機モード中にキャッシュおよびタグを必ずパワーアップしなければならない。
【課題を解決するための手段】
【０００４】
発明の概要
そこで、本願では、パワーダウンモードにある間にキャッシュおよびタグアレイをパワーダウンすることにより電力を低減させる、キャッシュ付きメモリについてのパワーダウン方法が開示される。この発明の技術によれば、パワーダウン期間中にタグおよびキャッシュをパワーダウン可能とすることにより、セルフリフレッシュのパワーダウンを実行するときなどでパワーダウン時のデータ保持モード電流が削減される。さらに、ＤＲＡＭキャッシュが用いられるときには、パワーダウン時の待機動作中にキャッシュをリフレッシュしないことでさらなる電力低減が実現できる。
【０００５】
この発明においては、キャッシュ付きメモリのためのパワーダウン方法であって、パワーダウンに入ったときにキャッシュ内のデータをキャッシュから主メモリアレイに書戻す（書戻し動作）ことにより、パワーダウン時の待機モード中にキャッシュ、タグおよびキャッシュ制御ロジックの大部分がパワーダウン可能となる方法が規定される。ＤＲＡＭキャッシュが用いられる場合、ＤＲＡＭキャッシュに対するリフレッシュサイクルを抑制することができるが、それはＤＲＡＭキャッシュが既にパワーダウンされており、このためセルフリフレッシュのパワーダウン待機中にさらなる電力の節約が実現できるからである。パワーダウン待機から出る際には、キャッシュ、タグおよび制御回路がパワーアップされタグクリアシーケンスが実行されると直ちにキャッシュ動作が可能化される。
【０００６】
本願明細書においては以下のような定義を用いることとする。
【０００７】
ＣＬＫ−入力クロック信号。すべてのコマンドは、クロック信号の上昇する（または正への）遷移の際に実行される。
【０００８】
ＺＺ−パワーダウン（休止モード）制御。休止モードに入るのは、ＺＺが「ハイ」になった後にＣＬＫ信号が最初にローからハイに遷移した際においてである。ＺＺは休止モードの間中「ハイ」にとどまることになる。休止モードから出るのは、ＺＺが「ロー」になった後にＣＬＫ信号が最初にローからハイに遷移した際においてである。
【０００９】
ＣＴＦ−クリアタグフラグ。ＣＴＦは、書戻しが終了した後（メモリアレイおよびキャッシュの一貫性が存在する）に「ハイ」になり、タグをクリアする必要があることを示す。ＣＴＦが「ロー」になるのはすべてのタグビットがクリアされた後のみである。
【００１０】
ＲＥＦＲ−リフレッシュ要求。ＲＥＦＲは活性「ハイ」および非活性「ロー」である。
【００１１】
ここで特定的に開示されるのは、メモリアレイおよびこれに関連付けられたデータキャッシュを含む集積回路装置における待機電力を低減させる方法および手段である。この方法は、待機モードへの入りの開始の際に上記キャッシュから上記メモリアレイにデータを書込むステップと、上記キャッシュから上記メモリアレイへのデータの書込に続き上記キャッシュをパワーダウンするステップとを含む。この発明のより具体的な実施例では、上記方法はさらに、上記キャッシュの上記パワーダウンと実質的に並行して上記キャッシュおよび／またはキャッシュタグブロックに対する制御ロジックをもパワーダウンするステップを含み得る。上記キャッシュがＤＲＡＭを含む場合、上記方法はさらに、上記キャッシュの上記パワーダウンと実質的に並行して上記ＤＲＡＭキャッシュに対するリフレッシュ動作を抑制するステップを含み得る。
【００１２】
さらに、ここで特定的に開示されるのは、集積回路のキャッシュ付きメモリアレイを動作させる方法および手段であって、休止モード入りコマンドを受取るステップと、キャッシュからメモリアレイにデータを書戻すステップと、上記キャッシュから上記メモリアレイへのデータの書戻しの終了の際に休止モードに入るステップとを含む。より具体的な実施例においては、上記方法は、上記キャッシュから上記メモリアレイへのデータの書戻しの終了の際に上記キャッシュをパワーダウンするステップを含む。
【００１３】
以下の好ましい実施例の説明を添付の図面とともに参照することにより、この発明についての上述およびその他の特徴および目的ならびにこれを達成する態様がより明らかとなり、この発明それ自体が最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
代表的な実施例の説明
まず図１を参照して、或る数のメモリアレイおよびこれに関連付けられたキャッシュアレイを組込んだ、代表例としてのキャッシュ付きメモリ１００の機能ブロック図が示される。ここに示す特定の実施例においては、メモリ１００（これはＤＲＡＭもしくはＳＲＡＭメモリＩＣであっても、または埋込型のＤＲＡＭまたはＳＲＡＭメモリを組込んだ装置であってもよい）は或る数のＤＲＡＭメモリアレイ１０２を含み、その各々が図示のように或る数のＤＲＡＭアレイ１０４1〜１０４Nを含む。
【００１５】
ＤＲＡＭメモリアレイ１０２には、１つ以上のキャッシュアレイ１０８を含むキャッシュ１０６が関連付けられかつ結合される。入出力バス１１０でメモリ１００に読書きされ
るデータは、キャッシュ１０６を介してＤＲＡＭメモリアレイ１０２に結合される。
【００１６】
ＤＲＡＭメモリアレイ１０２の機能は、ＤＲＡＭアドレス／制御（ＡＤＲ／ＣＴＬ）バス１１４で入力される信号に応じてＤＲＡＭ制御部１１２により制御される。これに類似の態様で、キャッシュ１０６は、キャッシュアドレス／制御バス１１８で入力される信号に応じてキャッシュ制御部１１６により制御される。キャッシュ制御部１１６に関連付けられたオンチップのタグブロック１２０は、キャッシュ１０６に現在どのデータブロックが維持されているかについての指示を維持するためのものである。
【００１７】
次に、図２を併せて参照して、休止モードに入る際におけるクロック（ＣＬＫ）、休止モード（ＺＺ）、クリアタグフラグ（ＣＴＦ）およびリフレッシュ要求（ＲＥＦＲ）の各信号を示すタイミング図であってリフレッシュ要求が非活性状態にあるものが例示される。この例示においては、ＲＥＦＲコマンドは非活性（たとえば「ロー」）で、ＺＺコマンドのアサートに続いてＣＬＫ信号が正へ遷移すると、キャッシュ１０６からＤＲＡＭメモリアレイ１０２への書戻し動作が行なわれる。この書戻し動作が終了した後、ＲＥＦＲ信号はなお非活性でＣＴＦがセットされる。ＣＴＦが活性状態にセットされた後、メモリ１００はＣＬＫ信号が次に正へ遷移した際にパワーダウン休止モードに入り、ＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１２０がパワーダウンされる。ＤＲＡＭキャッシュアレイ１０８が用いられる場合、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され（masked）、その他メモリ１００で必要とされていない周辺回路もまたこのときにすべてパワーダウンされ得る。
【００１８】
次に、図３を併せて参照して、休止モードに入る際における先の図と同じ信号を示す上記と類似のタイミング図であって、リフレッシュ要求が活性状態になるものが例示される。本図においては、ＲＥＦＲ信号が活性であるときにリフレッシュ動作が終了させられ、ＺＺコマンドのアサートに続いてＣＬＫ信号が正へ遷移すると、休止モード入りコマンドが実行される。リフレッシュ動作が終了すると、キャッシュ１０６からＤＲＡＭメモリアレイ１０２への書戻しを始めることができ、これはタグブロック１２０において適当なタグビットがセットされているすべての場所について行なわれる。書戻し動作が終了した後、かつＲＥＦＲ信号が非活性状態にあるときにＣＴＦ信号がセットされる。ＣＴＦ信号のセットに続いてＣＬＫ信号が次に正へ遷移した際、メモリ１００はパワーダウン休止モードに入る。このとき、ＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１２０もまたパワーダウンされる。この例でもやはり、ＤＲＡＭキャッシュアレイ１０８が用いられる場合には、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され、その他メモリ１００で必要とされていない周辺回路もまたこのときにすべてパワーダウンされ得る。
【００１９】
次に、図４を併せて参照して、休止モードに入る際における先の図と同じ信号を示す上記に関連したタイミング図であって、リフレッシュ要求がキャッシュからの書戻し中に活性になるものが例示される。ＺＺ信号のアサートに続いてＣＬＫ信号が正へ遷移すると、ＲＥＦＲ信号は「ロー」（たとえば非活性）で、タグブロック１２０においてタグビットがセットされたすべての場所についてキャッシュ１０６からＤＲＡＭメモリアレイ１０２への書戻し動作が直ちに開始される。それから、この例においては、ＲＥＦＲ信号のアサートに続いてＣＬＫ信号が正へ遷移した際に書戻し動作が停止されてリフレッシュ動作が開始され、バーストリフレッシュが実行される。その後、ＲＥＦＲ信号の非活性化に続いてＣＬＫ信号が正へ遷移した際、タグブロック１２０においてタグビットがセットされた場所についての書戻し動作が再開される。書戻し動作が終了すると、ＲＥＦＲ信号は「ロー」でＣＴＦ信号がセットされ、ＣＬＫ信号が次に正へ遷移した際にメモリ１００がパワーダウン休止モードに入る。上記と同様に、ＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１２０もまたこのときパワーダウンされる。ＤＲＡＭキャッシュ
アレイ１０８が用いられる場合、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され、その他メモリ１００で必要とされていない周辺回路もまたこのときにすべてパワーダウンされ得る。
【００２０】
次に、図５を併せて参照して、休止モードに入る際における先の図と同じ信号を示すさらなる関連のタイミング図であって、書戻し動作が終了したときにリフレッシュ要求が活性になるものが例示される。ここでもやはり、ＺＺ信号のアサートに続いてＣＬＫ信号が正へ遷移すると、ＲＥＦＲ信号は「ロー」（たとえば非活性）で、タグブロック１２０においてタグビットがセットされた場所すべてについてキャッシュ１０６からＤＲＡＭメモリアレイ１０２への書戻し動作が直ちに開始される。この例においては、ＲＥＦＲ信号のアサートに続いてＣＬＫ信号が正へ遷移した際に書戻し動作が終了し、このときにバーストリフレッシュ動作が実行される。書戻し動作は終了しておりＲＥＦＲ信号が非活性化されているときにＣＴＦ信号がアサートされ、メモリ１００はＣＬＫ信号が次に正へ遷移した際にパワーダウン休止モードに入る。この例でも上記の例と同様に、ＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１０２はこのときパワーダウンされ、ＤＲＡＭキャッシュアレイ１０８が用いられる場合、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され、その他メモリ１００で必要とされていない周辺回路がこのときにすべてパワーダウンされ得る。
【００２１】
以上の各図においては、休止モード中におけるセルフリフレッシュのバーストリフレッシュサイクルの実行および休止モードから出るのに必要な条件が一般的に例示される。休止モードに入る際における最も重要な機能は、キャッシュ１０６に書込まれたデータを主メモリアレイ１０２に書戻す書戻しサイクルの実行である。書戻し動作が終了しキャッシュ１０６と主メモリ１０２との間にデータの一貫性がある場合、キャッシュ１０６およびタグブロック１２０をパワーダウンすることができる。ＺＺが「ハイ」、ＣＴＦが「ハイ」でかつＲＥＦＲが「ロー」である間でクロック信号が最初にローからハイへ遷移した後にパワーダウン状態に入る。
【００２２】
次に、図６を併せて参照して、休止モード中における先の図と同じ信号を示すタイミング図であって、隠れリフレッシュ動作を有するものが例示される。ＺＺおよびＣＴＦの両方が「ハイ」で、「ＲＥＦＲ」がアサートされるとき、ＣＬＫが次に正へ遷移した際にＤＲＡＭメモリアレイ１０２は、メモリ１００の以前にパワーダウンされたあらゆる周辺回路とともにパワーアップされる（ただしキャッシュ１０６およびタグブロック１２０はパワーアップされない）。図示のように、このパワーアップ動作のための余裕を与えるために、単一のＣＬＫサイクル待ち時間に入ってもよい。この遅延期間の後、バーストリフレッシュ動作がＤＲＡＭメモリアレイ１０２に対して実行されるが、キャッシュ１０６には実行されない。このとき、パワーダウン休止モード中の隠れリフレッシュが終了すると、リフレッシュ動作から出る。これと実質的に並行して、ＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１２０がパワーダウンされ、そして、ＤＲＡＭキャッシュアレイ１０８が用いられる場合、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され、その他メモリ１００で必要とされていない周辺回路がこのときにすべてパワーダウンされ得る。
【００２３】
この図は特定的に隠れリフレッシュ動作のある休止モードを例示しており、これは、（ＤＲＡＭキャッシュ１０６を採用した場合）すべてのメモリアレイがリフレッシュされるわけではない点を除き、休止モード中における通常のセルフリフレッシュサイクルと等価である。キャッシュ１０６はパワーダウンされているため、キャッシュ１０６のリフレッシュサイクルはセルフリフレッシュのパワーダウン中には実行されない。
【００２４】
次に、図７を併せて参照して、休止モードから出る際における先の図と同じ信号を示す
タイミング図であって、リフレッシュ要求が非活性であるものが例示される。ＺＺがアサートされており、ＣＴＦがセットされておりかつＲＥＦＲが「ロー」であるときに、メモリ１００はパワーダウン休止モードにあり、ここでＤＲＡＭメモリアレイ１０２、キャッシュ１０６およびタグブロック１２０はパワーダウンされており、そして、ＤＲＡＭキャッシュアレイ１０８が用いられている場合、ＤＲＡＭキャッシュアレイ１０８に対するリフレッシュ動作はいずれも覆い隠され、その他メモリ１００で必要とされていない周辺回路もまたすべてパワーダウンされる。ＺＺ信号のデアサートに続いてＣＬＫ信号が正へ遷移した際、パワーダウン休止モードから出て、キャッシュ１０６、タグブロック１２０、ＤＲＡＭメモリアレイ１０２およびあらゆる必要とされていない周辺回路であって以前にパワーダウンされていたものが再びパワーアップされる。再びすべての回路が完全にパワーアップされると、メモリ１００に対する通常の「読出」および「書込」の動作がキャッシュ１０６の動作を除き再び可能にされる。このとき、タグブロック１２０内のタグビットがクリアされ、そして、ＣＴＦ信号のデアサートに続きＣＬＫ信号が正へ遷移した際、タグビットのクリア動作は終了し、メモリ１００装置の動作はキャッシュ１０６の動作を含めて完全に可能にされる。
【００２５】
次に、図８を併せて参照して、休止モードから出る際における先の図と同じ信号を示す関連のタイミング図であって、リフレッシュ要求が活性である最中のものが例示される。この例示においては、ＺＺ信号、ＣＴＦ信号およびＲＥＦＲ信号はすべてアサートされており、リフレッシュ要求が活性であり、メモリアレイ１０２がパワーアップされ（キャッシュ１０６およびタグブロック１２０はパワーアップされない）かつすべての必要な周辺回路がパワーアップされバーストリフレッシュサイクルが実行されていることを示している。ＺＺ信号のデアサートに続いてＣＬＫ信号が正へ遷移した際、キャッシュ１０６およびタグブロック１２０は、既にパワーアップされていないすべての周辺回路とともにパワーアップされる。メモリ１００の回路がすべてパワーアップされると、キャッシュ１０６の動作を除き通常の「読出」および「書込」の動作を行なうことができる。このとき、タグビットはクリアされ、そして、ＣＴＦ信号のデアサートに続いてＣＬＫ信号が正へ遷移した際、クリア動作が終了してメモリアレイ１０２およびキャッシュ１０６の両方に対して「読出」および「書込」の動作を行なうことができる。この時点で、オンチップ条件により許可されていればリフレッシュ動作が可能にされ、ＲＥＦＲ信号のデアサートに続きＣＬＫ信号が正へ遷移した際にバーストリフレッシュが終了する。ＺＺ信号のデアサートに続くＣＬＫ信号の正への遷移を起点として図示する期間の間中、リフレッシュサイクルの開始は不可能である。
【００２６】
本図および直前の図はともに休止モードから出るプロセスを例示するものである。この発明についての例示および記載した実施例は、パワーダウンから出る際に２つの主動作が行なわれることを意図している。第１の動作は、キャッシュ１０６およびタグブロック１２０を含めすべての回路をパワーアップする動作である。第２の動作はすべてのタグビットをクリアする動作である。これら２つの動作が終了すると、キャッシュ１０６の動作を含めてメモリ１００装置の完全な動作が可能となる。
【００２７】
以上、この発明の原理を具体的に示した信号および、これをアサートおよびデアサートするための対応する状態との関連で説明したが、以上の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に、以上の開示の教示により当業者にはその他の変形例が示唆されるであろうことが認められる。このような変形例は、それ自体既に公知でありかつここに既に記載した特徴の代わりにまたはこれに加えて用いられ得る他の特徴をも含み得る。本願においては、特許請求の範囲を特定の特徴の組合せについて作成してあるが、ここにおける開示の範囲が、当業者に明らかとなるであろうような明示的または黙示的に開示されたあらゆる新規の特徴もしくはあらゆる新規の特徴の組合せ、またはこれらを任意に普遍化もしくは変
形したものをも含んでおり、またそれはこのようなものがいずれかの請求項で現在請求される同じ発明に関するものであるか否かにはかかわらず、かつこの発明が直面するのと同じ技術的課題のいずれかまたはすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、本願またはその他ここから導き出されるあらゆる出願についての手続き中にも、このような特徴および／またはこのような特徴の組合せについて新たな請求項を作成する権利をここに留保する。
【図面の簡単な説明】
【００２８】
【図１】或る数のメモリアレイおよびこれに関連付けられたキャッシュアレイを組込んだ、代表例としてのキャッシュ付きＤＲＡＭメモリの機能ブロック図である。
【図２】休止モードに入る際におけるクロック（ＣＬＫ）、休止モード（ＺＺ）、クリアタグフラグ（ＣＴＦ）およびリフレッシュ要求（ＲＥＦＲ）の各信号を示すタイミング図であってリフレッシュ要求が非活性状態にあるものである。
【図３】休止モードに入る際における先の図と同じ信号を示す類似のタイミング図であって、リフレッシュ要求が活性状態になるものである。
【図４】休止モードに入る際における先の図と同じ信号を示す関連のタイミング図であって、リフレッシュ要求がキャッシュからの書戻し中に活性になるものである。
【図５】休止モードに入る際における先の図と同じ信号を示すさらなる関連のタイミング図であって、書戻し動作が終了したときにリフレッシュ要求が活性になるものである。
【図６】休止モード中における先の図と同じ信号を示すタイミング図であって、隠れリフレッシュ動作を有するものである。
【図７】休止モードから出る際における先の図と同じ信号を示すタイミング図であって、リフレッシュ要求が非活性であるものである。
【図８】休止モードから出る際における先の図と同じ信号を示す関連のタイミング図であって、リフレッシュ要求が活性である最中のものである。
【符号の説明】
【００２９】
１００  キャッシュ付きメモリ、１０２  ＤＲＡＭメモリアレイ、１０４1〜１０４N  ＤＲＡＭアレイ、１０６  キャッシュ、１０８  キャッシュアレイ、１１０  入出力バス、１１２  ＤＲＡＭ制御部、１１４  ＤＲＡＭアドレス／制御バス、１１６  キャッシュ制御部、１１８  キャッシュアドレス／制御バス、１２０  オンチップのタグブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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