(57)【要約】【課題】  本発明の目的は、フィルタ係数テーブル、乗算器などを必要とせず、小さな回路規模で実現でき、また、低サンプリング周波数で動作が可能で、これにより消費電力を低減できるダウンサンプリング装置、及びダウンサンプリング方法を提供する。【解決手段】  三角窓掛けビット拡張部４３は、２．８２２４ＭＨｚ、１ビット信号に三角窓関数を掛けて７ビットにビット拡張する。足し合せ＋間引き回路部４４は、三角窓掛けビット拡張部４３からの２．８２２４ＭＨｚ、７ビット信号を累積加算し、この累積加算された信号をサンプリング周波数８８．２ｋＨｚでダウンサンプリングし、８８．２ｋＨｚの１４ビット信号を得る。ここで、三角窓掛けビット拡張部４３で入力端子４２から入力された２．８２２４ＭＨｚ、１ビット信号に三角窓関数の重み付けをしたものが、足し合せ＋間引き回路部４４において累積加算されることにより畳み込み積分が行われる。【選択図】図１
2006113153.tif 000002
【特許請求の範囲】
【請求項１】
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張手段と、
前記三角窓掛けビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き手段と
を備えることを特徴とする１ビット信号のダウンサンプリング装置。
【請求項２】
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張手段と、
前記三角窓掛けビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き手段と、
前記足し合せ＋間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段と
を備えることを特徴とする１ビット信号のダウンサンプリング装置。
【請求項３】
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、
前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算手段と、
前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段と
を備えることを特徴とする１ビット信号のダウンサンプリング装置。
【請求項４】
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、
前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算手段と、
前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段と、
前記間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段と
を備えることを特徴とする１ビット信号のダウンサンプリング装置。
【請求項５】
前記演算手段は前記１ビット信号を入力して前記三角窓関数で重み付けされたマルチビット信号を出力することを特徴とする請求項３又は４に記載の１ビット信号のダウンサンプリング装置。
【請求項６】
前記演算手段は、
前記１ビット信号のサンプル周波数と同じ周波数でカウントアップ／カウントダウンするアップ／ダウンカウンタと、前記アップ／ダウンカウンタの出力の２の補数を出力する２の補数器と、前記１ビット信号により前記アップ／ダウンカウンタの出力又は前記２の補数器の出力のいずれかを選択して出力する選択手段とを備え、
前記累積加算手段は、
前記選択手段の出力と前記累積加算手段の出力を加算する加算手段と、
前記加算手段の出力を前記１ビット信号のサンプル周波数に同期して取り込んで前記累積加算手段の出力とするＤタイプフリップフロップを備えたことを特徴とする請求項３乃至５のいずれか一項に記載の１ビット信号のダウンサンプリング装置。
【請求項７】
少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置において、
前記サブウーハースピーカ装置は、
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張手段と、
前記三角窓掛けビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いダウンサンプル周期でサンプリングする足し合せ＋間引き手段と、
前記足し合せ＋間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段と
を備えることを特徴とするマルチチャンネルオーディオ装置。
【請求項８】
少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置において、
前記サブウーハースピーカ装置は、
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、
前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算する累積加算手段をＮ組と、
前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段
を備えることを特徴とするマルチチャンネルオーディオ装置。
【請求項９】
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張工程と、
前記三角窓掛けビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程と
を備えることを特徴とする１ビット信号のダウンサンプリング方法。
【請求項１０】
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張工程と、
前記三角窓掛けビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程と、
前記足し合せ＋間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程と
を備えることを特徴とする１ビット信号のダウンサンプリング方法。
【請求項１１】
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、
前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、
前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程と
を備えることを特徴とする１ビット信号のダウンサンプリング方法。
【請求項１２】
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、
前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、
前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程と
前記間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程と
を備えることを特徴とする１ビット信号のダウンサンプリング方法。
【請求項１３】
前記演算工程は前記１ビット信号を入力して前記三角窓関数で重み付けされたマルチビット信号を出力することを特徴とする請求項１１又は１２に記載の１ビット信号のダウンサンプリング方法。
【請求項１４】
前記演算工程は、
前記１ビット信号のサンプル周波数と同じ周波数でカウントアップ／カウントダウンするアップ／ダウンカウント工程と、前記アップ／ダウンカウント工程で得られた出力の２の補数を出力する２の補数値出力工程と、前記１ビット信号により前記アップ／ダウンカウント工程で得られた出力又は前記２の補数値出力工程で得られた出力のいずれかを選択して出力する選択工程とを備え、
前記累積加算工程は、
前記選択工程で得られた出力と前記累積加算工程で得られた出力を加算する加算工程と、
前記加算工程で得られた出力を前記１ビット信号のサンプル周波数に同期して取り込んで前記累積加算工程の出力とするＤタイプフリップフロップを備えたことを特徴とする請求項１１乃至１３のいずれか一項に記載の１ビット信号のダウンサンプリング方法。
【請求項１５】
少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置の音声再生方法において、
前記サブウーハースピーカ装置における音声再生方法は、
１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行う三角窓掛けビット拡張工程と、
前記三角窓掛けビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程と、
前記足し合せ＋間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程と
を有することを特徴とするマルチチャンネルオーディオ装置の音声再生方法。
【請求項１６】
少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置の音声再生方法において、
前記サブウーハースピーカ装置における音声再生方法は、
１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、
前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、
前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程と
を有することを特徴とするマルチチャンネルオーディオ装置の音声再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１ビット信号のダウンサンプリング装置、ダウンサンプリング方法、マルチチャンネルオーディオ装置、及びマルチチャンネルオーディオ装置の音声再生方法に係り、特に回路規模の削減が可能で、また消費電力を低減するのに好適な１ビット信号のダウンサンプリング装置、ダウンサンプリング方法、マルチチャンネルオーディオ装置、及びマルチチャンネルオーディオ装置の音声再生方法に関する。
に関する。
【背景技術】
【０００２】
スーパーオーディオＣＤ（ＳＡＣＤ）方式で記録した光ディスクからの１ビットディジタル信号や、アナログ信号をΔΣ変調方式で変調した１ビットディジタル信号をマルチチャンネルオーディオ装置に入力してスピーカ出力するホームシアターシステムが、ディジタルアンプの回路構成がシンプルに実現できることなどの特徴を有しているため、最近多く採用されるようになってきた。
【０００３】
図１０は、従来の１ビットディジタル信号を用いるマルチチャンネルオーディオ装置のスピーカ装置構成を示したものである。例えば、５．１チャンネルのマルチチャンネルオーディオ装置は、フロント左右スピーカ装置、センタースピーカ装置、リヤ左右スピーカ装置、サブウーハースピーカ装置の６つのスピーカ装置を備える。各スピーカ装置の制御回路７〜１２は、図１０に示すように、１ビット出力ΔΣ変調器１０４、電力スイッチング回路１０５、ローパスフィルタ１０６からなり、入力端子１３〜１８からは４４．１ｋＨｚ、マルチビット信号が入力され、入力端子１９〜２４からは２．８２２４ＭＨｚ、１ビット信号が入力される。入力された４４．１ｋＨｚ、マルチビット信号は、１ビット出力ΔΣ変調器１０４で２．８２２４ＭＨｚ、１ビット信号に変調される。１ビット出力ΔΣ変調器１０４の１ビット出力と入力端子１９から入力された２．８２２４ＭＨｚ、１ビット信号のいずれかが電力スイッチング回路１０５の入力として選択され、１ビット信号は電力スイッチング回路１０５で電力増幅され、ローパスフィルタ１０６を通して高域ノイズ成分が除かれ、スピーカ１〜６から音声として出力される。
【０００４】
従来の１ビットディジタル信号を入力するマルチチャンネルオーディオ装置は、例えば各スピーカ装置に入力されるオーディオ信号として２．８２２４ＭＨｚ、１ビット信号が採用されている。このオーディオ信号はＳＡＣＤ記録媒体から再生された１ビットディジタル信号、アナログ信号をΔΣ変調器などを通して出力される１ビットディジタル信号、あるいはサンプリング周波数４４．１ｋＨｚのマルチビット信号をΔΣ変調器を通すことによって得られた１ビットディジタル信号などである。
【０００５】
１ビットディジタル信号は、量子化ビット数は１ビットの２値しか持たないが、周波数を十分高くすることにより、ダイナミックレンジが確保される。サンプリング周波数はマルチビット記録方式であるＰＣＭ方式の４４．１ｋＨｚに対し、６４倍の２．８２２４ＭＨｚが主に採用され、更に高品質にするため５．６４４８Ｍｚも採用されつつある。このように、高品質を確保するためサンプリング周波数が高まる一方、サンプリング周波数の上昇により消費電力も大きくなっている。
【０００６】
この１ビットディジタル信号を入力して再生する従来技術として、特開２０００−１４９４２４号公報（特許文献１）に開示されたものがある。
【特許文献１】特開２０００−１４９４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、可聴範囲の音声周波数は２０Ｈｚ〜２０ｋＨｚ程度であるが、サブウーハースピーカ装置について考えると、ウーハー成分としては２０Ｈｚ〜２００Ｈｚ程度の周波数成分しか必要がない。音域より高い高調波成分がある程度必要であるとしても、通常可聴範囲上限２０ｋＨｚとウーハー成分上限２００Ｈｚの比率からすれば、サンプリング周波数２．８２２４ＭＨｚ、或いは５．６４４８Ｍｚを１／１００程度にダウンサンプリングしても十分ウーハー成分を再生できる。したがって、サンプリング周波数を低くして、消費電力を少なくすることが望まれる。
【０００８】
ダウンサンプリングする従来技術として、１ビットディジタル信号のサンプリング周波数をダウンサンプリングしてマルチビットディジタル信号を得るものが上記特許文献１に開示されている。図１１は特許文献１に開示されたダウンサンプリングを説明する図（特許文献１の図４）である。特許文献１に開示された技術は、ＦＩＲフィルタの演算、及び間引きを行うダウンサンプリングである。
【０００９】
図１１において、３６からの１ビット入力信号と３７からのミュート信号を、３８からの切り換え信号により切換スイッチ２５を切換え制御して、加算器２６で加算することにより減衰した値を得るようになっている。また、フォーマット部２７は上記加算器２６からの２ビット信号を４ビットのオフセットバイナリー３値にフォーマットする。この信号は、３９からの６４ｆｓ、４ビット信号と切り換える切換スイッチ２８を通り、２の補数に変換するオフセットバイナリー変換部２９、移動平均フィルタ３０、ゲイン設定部３１、ＦＩＲフィルタ３２，３３，３４を通ってｆｓ、２１／２４ビットを端子３５に得るようになっている。ここでＦＩＲフィルタ３２は、８ｆｓ、２０ビットを４ｆｓ、２１ビットにダウンサンプリング／デシメーションするようになっている。
【００１０】
上記特許文献１に開示された従来のダウンサンプリングする技術は、ＦＩＲフィルタの演算、間引きを行うものであり、フィルタ係数テーブル、乗算器、加算器、アキュムレータなどを必要とし、回路規模が大きくなり、動作周波数も２２ＭＨｚ程度が必要となり、消費電力の低減も困難であった。
【００１１】
本発明の目的は、上記課題を解決し、フィルタ係数テーブル、乗算器などを必要とせず、小さな回路規模で実現でき、また、低サンプリング周波数で動作が可能で、これにより消費電力を低減できるダウンサンプリング装置、及びダウンサンプリング方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の請求項１に係る発明の要旨は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張手段と、前記ビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き手段とを備えることを特徴とする１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項２に係る発明の要旨は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張手段と、前記ビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き手段と、前記足し合せ＋間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段とを備えることを特徴とする１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項３に係る発明の要旨は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算手段と、前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段とを備えることを特徴とする１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項４に係る発明の要旨は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算手段と、前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段と、前記間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段とを備えることを特徴とする１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項５に係る発明の要旨は、前記演算手段は前記１ビット信号を入力して前記三角窓関数で重み付けされたマルチビット信号を出力することを特徴とする請求項３又は４に記載の１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項６に係る発明の要旨は、前記演算手段は、前記１ビット信号のサンプル周波数と同じ周波数でカウントアップ／カウントダウンするアップ／ダウンカウンタと、前記アップ／ダウンカウンタの出力の２の補数を出力する２の補数器と、前記１ビット信号により前記アップ／ダウンカウンタの出力又は前記２の補数器の出力のいずれかを選択して出力する選択手段とを備え、前記累積加算手段は、前記選択手段の出力と前記累積加算手段の出力を加算する加算手段と、前記加算手段の出力を前記１ビット信号のサンプル周波数に同期して取り込んで前記累積加算手段の出力とするＤタイプフリップフロップを備えたことを特徴とする請求項３乃至５のいずれか一項に記載の１ビット信号のダウンサンプリング装置に存する。
また、本発明の請求項７に係る発明の要旨は、少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置において、前記サブウーハースピーカ装置は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張手段と、前記ビット拡張手段の出力を累積加算して前記１ビット信号のサンプル周期より長いダウンサンプル周期でサンプリングする足し合せ＋間引き手段と、前記足し合せ＋間引き手段の出力をΔΣ変調して１ビット信号に変換するΔΣ変調手段とを備えることを特徴とするマルチチャンネルオーディオ装置に存する。
また、本発明の請求項８に係る発明の要旨は、少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置において、前記サブウーハースピーカ装置は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持つ三角窓関数で重み付けを行うＮ組の演算手段と、前記演算手段の出力を前記１ビット信号のサンプル周期で累積加算する累積加算手段をＮ組と、前記累積加算手段の出力を前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き手段を備えることを特徴とするマルチチャンネルオーディオ装置に存する。
また、本発明の請求項９に係る発明の要旨は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張工程と、前記ビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程とを備えることを特徴とする１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１０に係る発明の要旨は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張工程と、前記ビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程と、前記足し合せ＋間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程とを備えることを特徴とする１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１１に係る発明の要旨は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程とを備えることを特徴とする１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１２に係る発明の要旨は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程と前記間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程とを備えることを特徴とする１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１３に係る発明の要旨は、前記演算工程は前記１ビット信号を入力して前記三角窓関数で重み付けされたマルチビット信号を出力することを特徴とする請求項１１又は１２に記載の１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１４に係る発明の要旨は、前記演算工程は、前記１ビット信号のサンプル周波数と同じ周波数でカウントアップ／カウントダウンするアップ／ダウンカウント工程と、前記アップ／ダウンカウント工程で得られた出力の２の補数を出力する２の補数値出力工程と、前記１ビット信号により前記アップ／ダウンカウント工程で得られた出力又は前記２の補数値出力工程で得られた出力のいずれかを選択して出力する選択工程とを備え、前記累積加算工程は、前記選択工程で得られた出力と前記累積加算工程で得られた出力を加算する加算工程と、前記加算工程で得られた出力を前記１ビット信号のサンプル周波数に同期して取り込んで前記累積加算工程の出力とするＤタイプフリップフロップを備えたことを特徴とする請求項１１乃至１３のいずれか一項に記載の１ビット信号のダウンサンプリング方法に存する。
また、本発明の請求項１５に係る発明の要旨は、少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置の音声再生方法において、前記サブウーハースピーカ装置における音声再生方法は、１ビット信号を入力して三角窓関数で重み付けを行うと共にビット拡張を行うビット拡張工程と、前記ビット拡張工程で得られた出力を累積加算して前記１ビット信号のサンプル周期より長いサンプル周期でダウンサンプリングする足し合せ＋間引き工程と、前記足し合せ＋間引き工程で得られた出力をΔΣ変調して１ビット信号に変換する工程とを有することを特徴とするマルチチャンネルオーディオ装置の音声再生方法に存する。
また、本発明の請求項１６に係る発明の要旨は、少なくともサブウーハースピーカ装置を含む複数のスピーカ装置を備えたマルチチャンネルオーディオ装置の音声再生方法において、前記サブウーハースピーカ装置における音声再生方法は、１ビット信号を入力して前記１ビット信号のサンプル周期より長い周期を持ち、かつ三角窓関数の周期のＮ分の１の周期ずつずれた周期で三角窓関数による重み付けを行うＮ組の演算工程と、前記演算工程で得られたＮ組の出力をそれぞれ前記１ビット信号のサンプル周期で累積加算するＮ組の累積加算工程と、前記累積加算工程で得られたＮ組の出力を順次選択して前記三角窓関数の周期のＮ分の１の周期でダウンサンプリングする間引き工程とを有することを特徴とするマルチチャンネルオーディオ装置の音声再生方法に存する。
【発明の効果】
【００１３】
本発明によれば、１ビット信号のダウンサンプリングを、フィルタ係数テーブル、乗算器などを必要としない小さな回路規模で実現できる。また、低サンプリング周波数で動作が可能となり消費電力を低減できる。これにより、小型、低消費を実現する１ビット信号のダウンサンプリング装置、ダウンサンプリング方法、及びマルチチャンネルオーディオ装置の特にサブウーハースピーカ装置の音声再生方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明を実施するための最良の形態を、図面を参照して具体的に説明する。
【００１５】
（第１の実施の形態）
図１は本発明によるサブウーハースピーカ装置１２’、ダウンサンプリング装置４５の基本的な構成を示した図である。
４０は２．８２２４ＭＨｚ、１ビット信号を、８８．２ｋＨｚ、１４ビット信号にダウンサンプリングするダウンサンプリング制御回路であり、４１は８８．２ｋＨｚ、１４ビット信号を８８．２ｋＨｚ、１ビット信号に変換する２次ΔΣ変調器である。
【００１６】
入力端子４２から入力された２．８２２４ＭＨｚ、１ビット信号は、ダウンサンプリング制御回路４０、２次ΔΣ変調器４１を通って８８．２ｋＨｚにダウンサンプリングされた１ビット信号に変換される。信号線１８’より後段は、図１０に示したサブウーハスピーカ装置内に有する回路と同様の電力スイッチング回路１０５’、ローパスフィルタ回路１０６’、サブウーハースピーカ６’を備えた構成を使用することができるが、信号線１８’から入力される信号は、従来の２．８２２４ＭＨｚ、１ビット信号から本実施の形態による８８．２ｋＨｚ、１ビット信号に変わっている。
【００１７】
本実施の形態では、従来のＦＩＲフィルタに代えて、三角窓を掛けてビット拡張する三角窓掛けビット拡張部４３と、三角窓掛けビット拡張部４３の出力を累積加算しサンプリング周波数を間引く足し合せ＋間引き回路部４４を備える。三角窓掛けビット拡張部４３は、２．８２２４ＭＨｚ、１ビット信号に三角窓関数を掛けて７ビットにビット拡張する。また、足し合せ＋間引き回路部４４は、三角窓掛けビット拡張部４３からの２．８２２４ＭＨｚ、７ビット信号を累積加算し、この累積加算された信号をサンプリング周波数８８．２ｋＨｚでダウンサンプリングし、８８．２ｋＨｚの１４ビット信号を得る。ここで、三角窓掛けビット拡張部４３で入力端子４２から入力された２．８２２４ＭＨｚ、１ビット信号に三角窓関数の重み付けをしたものが、足し合せ＋間引き回路部４４において累積加算されることにより畳み込み積分が行われている。
【００１８】
図２はダウンサンプリング制御回路４０の更に詳細な構成を示した図である。
三角窓掛けビット拡張部４３はＵＤＣ（アップ／ダウンカウンタ）４６、４７と、２の補数器４８、４９と、セレクタ５０、５１を備えている。また、足し合せ＋間引き回路部４４は加算器５２、５３と、ＤＦＦ（Ｄタイプのフリップフロップ）５４、５５と、セレクタ５６と、ＤＦＦ（Ｄタイプのフリップフロップ）５７を備えている。また、５８は三角窓掛けビット拡張部４３と足し合せ＋間引き回路部４４に制御信号ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、及び２．８２２４ＭＨｚのクロック信号を供給するコントロール回路である。ＤＦＦ５７の出力５９は２次ΔΣ変調器４１に接続されている。なお、ＵＤＣ４６、４７、ＤＦＦ５４、５５に入力される２．８２２４ＭＨｚクロック信号と、ＤＦＦ５７に入力される８８．２ｋＨｚクロック信号ｈと、入力端子４２から入力される２．８２２４ＭＨｚ、１ビット信号は同期が取られている。
【００１９】
次に、ダウンサンプリング制御回路４０の動作を図３を参照して説明する。
ＵＤＣ４６、４７には２．８２２４ＭＨｚのクロックが入力されており、信号ｃ、ｄによってカウントアップ、カウントダウンが制御される。図３において、信号ａはＵＤＣ４６のディジタル出力をアナログ的に表現したもので、三角窓関数を表している。同様に信号ｂはＵＤＣ４７のディジタル出力をアナログ的に表現したもので、三角窓関数を表している。また、信号ｃはＵＤＣ４７のアップカウント／ダウンカウントを制御する信号でコントロール回路５８からＵＤＣ４７に入力される。信号ｄはＵＤＣ４７のアップカウント／ダウンカウントを制御する信号でコントロール回路５８からＵＤＣ４７に入力される。信号ｃ、ｄは１の状態のときＵＤＣ４６、４７をアップカウント、０の状態のときダウンカウントを指示する信号となる。なお、信号ｃ、ｄは１、０逆の論理とすることもできる。また、信号ｃはコントロール回路５８からの信号ｄをインバータ１００を通して得ることができるが、コントロール回路５８から個別に入力するように構成することもできる。
【００２０】
図３に示すように、ＵＤＣ４６、４７は、三角窓関数の１周期を２．８２２４ＭＨｚのクロックで６４サンプリングするようにアップカウント／ダウンカウントする。したがって、三角窓関数の周波数は４４．１ｋＨｚとなり、また、６４のサンプリングを行う三角窓関数としているので、ＵＤＣ４６、４７の最大カウント値は３２（１０進数）となり、符号も含めて７ビット幅の出力となる。
【００２１】
セレクタ５０には、ＵＤＣ４６の出力と、ＵＤＣ４６の出力を基に２の補数を出力する２の補数器４８の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ５０は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ４６の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器４８の出力を選択出力する。したがって、セレクタ５０の出力には、２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００２２】
また同様に、セレクタ５１には、ＵＤＣ４７の出力と、ＵＤＣ４７の出力を基に２の補数を出力する２の補数器４９の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ５１は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ４７の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器４９の出力を選択出力する。ＵＤＣ４７はＵＤＣ４６に対し３２サンプリング分遅れて、図３に示すようにカウントアップ／ダウンされる。したがって、セレクタ５１の出力は、セレクタ５０の出力に対して３２サンプリング分ずれた２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００２３】
加算器５２は、セレクタ５０の７ビット信号出力とＤＦＦ５４の出力が入力されて加算される。ＤＦＦ５４の出力が加算器５２に帰還して加算されるので加算器５２はセレクタ５０の出力を累積加算することになり、結果としてＤＦＦ５４の出力には、入力端子４２からの１ビット信号を三角窓関数で重み付けして畳み込み積分した値が２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ５４の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ５４はＵＤＣ４６がダウンカウントして０になった時点と同期して信号ｅでリセットされる。
【００２４】
また同様に、加算器５３は、セレクタ５１の出力とＤＦＦ５５の出力が入力されて加算される。ＤＦＦ５５の出力が加算器５３に帰還して加算されるので加算器５３はセレクタ５１の出力を累積加算することになり、結果としてＤＦＦ５５の出力には、入力端子４２からの１ビット信号を三角窓関数で重み付けして畳み込み積分した値が、ＤＦＦ５４の出力に対して３２サンプリング分ずれた値として、２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ５５の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ５５はＵＤＣ４７がダウンカウントして０になった時点に同期して信号ｆでリセットされる。
【００２５】
セレクタ５６は信号ｇによりＤＦＦ５４又はＤＦＦ５５の出力が選択される。信号ｇは図３に示すようにＵＤＣ４６がダウンカウントするタイミングでＤＦＦ５４の出力が選択され、ＵＤＣ４７がダウンカウントするタイミングでＤＦＦ５５の出力が選択されるようになっている。
【００２６】
ＤＦＦ５７には８８．２ｋＨｚのクロック信号ｈが、図３に示すようにＵＤＣ４６、４７がダウンカウントして０になる直前の値をサンプルするよう入力される。したがって、ＤＦＦ５７の出力には８８．２ｋＨｚにダウンサンプリングされた１４ビット信号が得られる。
【００２７】
なお、信号ｇはクロック信号ｈでＤＦＦ５７がデータをセットできればよく、したがって図３に示したようにＵＤＣ４６、４７のダウンカウントの全期間が１である必要は無い。また、ＤＦＦ５７は制御電源が投入されたときにリセット信号ｉにより初期リセットされる。
【００２８】
図４は、２次ΔΣ変調器４１のより詳細な構成を示した図である。６０、６１、６２は加算器、６３は量子化器、６４、６５は１サンプリングだけ遅延する機能を持つ１サンプリング遅延素子である。６６、６７は係数器である。これらの構成要素で次数が２次のΔΣ変調器を構成している。
【００２９】
図５は、図４に示した２次ΔΣ変調器４１の周波数特性を示したもので、サンプリング周波数ｆｓが４４．１ｋＨｚと、８８．２ｋＨｚのものを示している。サンプリング周波数ｆｓが高いほどノイズレベルは小さくなっている。サンプリング周波数ｆｓ＝４４．１ｋＨｚの特性で、横軸Frequency（周波数）２００Ｈｚに対し縦軸Log-SPECTRUM（ノイズレベル）は−１００ｄＢでありウーハ成分の２０〜２００Ｈｚに対し十分小さく抑えることができている。また、ΔΣ変調器の特性としてΔΣ変調の次数を高くする程ノイズが高周波側に押しやられるノイズシェーピングの効果があることは良く知られている。このノイズシェーピングの効果により図５のノイズフロアは右肩上がりの特性となっている。この高周波側のノイズは後段のローパスフィルタ回路１０６’により容易に減衰させることができる。
【００３０】
次に、ダウンサンプリング装置４５の周波数特性について説明する。
図６は、８８．２ｋＨｚでサンプリングした図３における三角窓関数のスペクトラム形状を示したものである。０〜８８．２ｋＨｚの帯域を占めるメインローブの他に、漸次小さくなる８８．２ｋＨｚ幅のサイドローブが分布する。また、サンプリング周波数８８．２ｋＨｚでダウンサンプリングすると折り返し成分が生じる。２０〜２００Ｈｚのウーハ成分はこの折り返し成分の影響を受けるので次にこれについて説明する。
【００３１】
図７は、８８．２ｋＨｚを中心とする折り返し成分により０Ｈｚ付近に生じる影響を説明するため、図６の８８．２ｋＨｚ付近のスペクトラムを折り返して拡大したものである。８８．２ｋＨｚを中心とする折り返し成分の０Ｈｚ付近のスペクトラムは丁度メインローブと第１番目のサイドローブの境目のノッチ部分に対応しており、図７のようになることが分かる。この折り返し成分をみると、周波数０〜２００Ｈｚで−１０５ｄＢ以下となっており、２０〜２００Ｈｚのウーハ成分はサイドローブの影響を殆ど受けないことが分かる。更に、８８．２ｋＨｚのｎ倍（ｎ：整数）の周波数を中心とする他の折り返し成分もあるが、同様に０Ｈｚにノッチ部分が対応し、更に三角窓関数のサイドローブ減衰特性によりその影響は小さくなっている。
【００３２】
一方、２０〜２００Ｈｚのウーハ成分はメインローブの０ｄＢ付近の帯域を占めているので減衰は殆ど無視できる。更に、ダウンサンプリング装置４５の１ビット信号出力に含まれる量子化ノイズは、２次ΔΣ変調器４１により量子化ノイズが高周波側にシェーピングされる。
【００３３】
以上のように、ダウンサンプリング装置４５の特性は、２０Ｈｚ〜２００Ｈｚのウーハ成分に対し減衰が殆どなく、また、ダウンサンプリングしたことによる折り返し成分の影響も殆どない周波数特性を得ることができる。
【００３４】
（第２の実施の形態）
図８は、本発明の第２の実施の形態を示した図である。第１の実施の形態がＵＤＣ４６、２の補数器４８、セレクタ５０、加算器５２、ＤＦＦ５４で構成される第１の回路部分と、ＵＤＣ４７、２の補数器４９、セレクタ５１、加算器５３、ＤＦＦ５５で構成される第２の回路部分の２つの回路部が３２サンプル分ずれて動作するようになっているのに対し、本実施の形態は上記第１の回路部分、第２の回路部分に相当する回路部が４つの回路部で構成され、それぞれが６４サンプルで動作すると共に、１６サンプル分ずつずれて動作するようになっている点が異なっている。
【００３５】
図８において、三角窓掛けビット拡張部４３’はＵＤＣ（アップ／ダウンカウンタ）７０〜７３と、２の補数器７４〜７７と、セレクタ７８〜８１を備えている。また、足し合せ＋間引き回路部４４’は加算器８２〜８５と、ＤＦＦ（Ｄタイプのフリップフロップ）８６〜８９と、セレクタ９０と、ＤＦＦ（Ｄタイプのフリップフロップ）９１を備えている。また、９２は三角窓掛けビット拡張部４３’と足し合せ＋間引き回路部４４’に制御信号Ｓ５〜Ｓ１８、及び２．８２２４ＭＨｚのクロック信号を供給するコントロール回路である。ＤＦＦ９１の出力９４は２次ΔΣ変調器４１に接続されている。
なお、ＵＤＣ７０〜７３、ＤＦＦ８６〜８９に入力される２．８２２４ＭＨｚクロック信号と、９１に入力される１７６．４ｋＨｚクロック信号と、入力端子４２から入力される２．８２２４ＭＨｚ、１ビット信号は同期が取られている。
【００３６】
次に、本実施形態のダウンサンプリング制御回路４０’の動作を図９を参照して説明する。
ＵＤＣ７０〜７３には２．８２２４ＭＨｚのクロックが入力されており、信号Ｓ５〜Ｓ８によってカウントアップ、カウントダウンが制御される。図９において、信号Ｓ１はＵＤＣ７０のディジタル出力をアナログ的に表現したものである。同様に信号Ｓ２〜Ｓ４はＵＤＣ７１〜７３のディジタル出力をアナログ的に表現したものである。
【００３７】
また、信号Ｓ５はＵＤＣ７０のアップカウント／ダウンカウントを制御する信号でコントロール回路９２からインバータ１０１を通してＵＤＣ７０に入力される。信号Ｓ６はＵＤＣ７１のアップカウント／ダウンカウントを制御する信号でコントロール回路９２からＵＤＣ７１に入力される。信号Ｓ７はＵＤＣ７２のアップカウント／ダウンカウントを制御する信号でコントロール回路９２からインバータ１０２を通してＵＤＣ７２に入力される。信号Ｓ８はＵＤＣ７３のアップカウント／ダウンカウントを制御する信号でコントロール回路９２からＵＤＣ７３に入力される。信号Ｓ５〜Ｓ８は１の状態のときアップカウント、０の状態のときダインカウントを指示する信号となる。
【００３８】
図９に示すように、ＵＤＣ７０〜７３は、三角窓関数の１周期を２．８２２４ＭＨｚのクロックで６４サンプリングするようにアップカウント／ダウンカウントする。したがって、三角窓関数の周波数は４４．１ｋＨｚとなり、また、６４のサンプリングを行う三角窓関数としているので、ＵＤＣ４６、４７の最大カウント値は３２（１０進数）となり、符号も含めて７ビット幅の出力となる。
【００３９】
セレクタ７８には、ＵＤＣ７０の出力と、ＵＤＣ７０の出力を基に２の補数を出力する２の補数器７４の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ７８は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ７０の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器７４の出力を選択出力する。したがって、セレクタ７８の出力には、２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００４０】
また同様に、セレクタ７９には、ＵＤＣ７１の出力と、ＵＤＣ７１の出力を基に２の補数を出力する２の補数器７５の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ７９は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ７１の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器７５の出力を選択出力する。ＵＤＣ７１はＵＤＣ７０に対し３２サンプリング分遅れて、図９に示すようにカウントアップ／ダウンされる。したがって、セレクタ７９の出力は、セレクタ７８の出力に対して３２サンプリング分ずれた２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００４１】
また同様に、セレクタ８０には、ＵＤＣ７２の出力と、ＵＤＣ７２の出力を基に２の補数を出力する２の補数器７６の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ８０は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ７２の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器７６の出力を選択出力する。したがって、セレクタ８０の出力には、２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。ＵＤＣ７２はＵＤＣ７０に対し１６サンプリング分遅れて、図９に示すようにカウントアップ／ダウンされる。したがって、セレクタ８０の出力は、セレクタ７８の出力に対して１６サンプリング分ずれた２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００４２】
また同様に、セレクタ８１には、ＵＤＣ７３の出力と、ＵＤＣ７３の出力を基に２の補数を出力する２の補数器７７の出力が入力され、入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号により、セレクタ８１は、２．８２２４ＭＨｚの１ビット信号が１のときＵＤＣ７３の出力を選択出力し、２．８２２４ＭＨｚの１ビット信号が０のとき２の補数器７７の出力を選択出力する。ＵＤＣ７３はＵＤＣ７０に対し４８サンプリング分遅れて、図９に示すようにカウントアップ／ダウンされる。したがって、セレクタ８１の出力は、セレクタ７８の出力に対して４８サンプリング分ずれた２．８２２４ＭＨｚの１ビット信号を三角窓関数で重み付けした７ビット信号が得られる。
【００４３】
加算器８２は、セレクタ７８の７ビット信号出力とＤＦＦ８６の出力が入力されて加算される。ＤＦＦ８６の出力が加算器８２に帰還して加算されるので加算器８２はセレクタ７８の出力を累積加算することになり、結果としてＤＦＦ８６の出力には入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号をＵＤＣ７０で発生した三角窓関数で重み付けして畳み込み積分した値が２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ８６の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ８６はＵＤＣ７０がダウンカウントして０になった時点に同期して信号Ｓ９でリセットされる。
【００４４】
また同様に、加算器８３は、セレクタ７９の出力とＤＦＦ８７の出力が入力されて加算される。ＤＦＦ８７の出力が加算器８３に帰還して加算されるので加算器８３はセレクタ７９の出力を累積加算することになり、結果として入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号をＵＤＣ７１で発生した三角窓関数で重み付けして畳み込み積分した値が、ＤＦＦ８６の出力に対して３２サンプリング分ずれた値として２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ８７の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ８７はＵＤＣ７１がダウンカウントして０になった時点と同期して信号Ｓ１０でリセットされる。
【００４５】
加算器８４は、セレクタ８０の７ビット信号出力とＤＦＦ８８の出力が入力されて加算される。ＤＦＦ８８の出力が加算器８４に帰還して加算されるので加算器８４はセレクタ８０の出力を累積加算することになり、結果としてＤＦＦ８８の出力には入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号をＵＤＣ７２で発生した三角窓関数で重み付けして畳み込み積分した値が２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ８８の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ８８はＵＤＣ７２がダウンカウントして０になった時点に同期して信号Ｓ１１でリセットされる。
【００４６】
また同様に、加算器８５は、セレクタ８１の出力とＤＦＦ８９の出力が入力されて加算される。ＤＦＦ８９の出力が加算器８５に帰還して加算されるので加算器８５はセレクタ８１の出力を累積加算することになり、結果としてＤＦＦ８９の出力には入力端子４２から入力された２．８２２４ＭＨｚの１ビット信号をＵＤＣ７３で発生した三角窓関数で重み付けして畳み込み積分した値が、ＤＦＦ８９の出力に対して３２サンプリング分ずれた値として２．８２２４ＭＨｚのクロック毎に得られる。ＤＦＦ８９の出力は７ビット信号を６４サンプリングして累積加算した値となるので１４ビット幅の信号となる。なお、ＤＦＦ８９はＵＤＣ７３がダウンカウントして０になった時点と同期して信号Ｓ１２でリセットされる。
【００４７】
セレクタ９０は信号Ｓ１３〜Ｓ１６によりＤＦＦ８６〜８９のいずれかの出力が選択される。なお、信号Ｓ１３〜Ｓ１６は２ビット構成のセレクト信号としても良い。信号Ｓ１３〜Ｓ１６は図９に示すようにＵＤＣ７０〜７３がダウンカウントするそれぞれのタイミングでＤＦＦ８６〜８９の出力が選択されるようになっている。
ＤＦＦ９１には１７６．４ｋＨｚのクロック信号Ｓ１７が、図９に示すようにＵＤＣ７０〜７３がダウンカウントして０になる直前の値をサンプルするよう入力される。したがって、ＤＦＦ９１の出力には１７６．４ｋＨｚにダウンサンプリングされた１４ビット信号が得られる。
【００４８】
なお、信号Ｓ１３〜Ｓ１６はクロック信号Ｓ１７でＤＦＦ９１がデータをセットできればよく、したがって図９に示したようにＵＤＣ７０〜７３のダウンカウントの全期間が１である必要は無い。また、ＤＦＦ９１は制御電源が投入されたときにリセット信号Ｓ１８により初期リセットされる。
【００４９】
次に、本実施の形態による制御回路９５の周波数特性について説明する。
図６は図９に示した三角窓関数Ｓ１〜Ｓ４のスペクトラム形状を示したものである。０〜８８．２ｋＨｚの帯域を占めるメインローブの他に、漸次小さくなる８８．２ｋＨｚ幅のサイドローブが分布する。また、サンプリング周波数１７６．４ｋＨｚでダウンサンプリングすると折り返し成分が生じる。２０〜２００Ｈｚのウーハ成分はこの折り返し成分の影響を受けるので次にこれについて説明する。
【００５０】
サンプリング周波数が第１の実施の形態の２倍になっているので、折り返し成分の中心周波数の間隔も２倍となるが、１７６．４ｋＨｚを中心とする折り返し成分の０Ｈｚ付近のスペクトラムは、第１の実施の形態と同様に丁度第１番目のサイドローブと第２番目のサイドローブの境目のノッチ部分に対応しており、図７と同様に折り返し成分の影響は小さい。本実施の形態は第１番目のサイドローブと第２番目のサイドローブの境目のノッチ部分に対応するので、第１の実施の形態よりも折り返し成分の影響は少ない。
【００５１】
以上のように、本実施の形態によれば、ダウンサンプリング装置の特性は、第１の実施の形態より特性が改善し、２０Ｈｚ〜２００Ｈｚのウーハ成分に対し減衰が殆どなく、また、ダウンサンプリングしたことによる折り返し成分の影響も殆どない周波数特性を得ることができる。
【００５２】
（その他の実施の形態）
上記第１の実施の形態において、三角窓関数を２つ用意し、三角窓関数１周期を６４サンプル、ＤＦＦ９１の出力を８８．２ｋＨｚとし、また、第２の実施の形態において、三角窓関数を４つ用意し、三角窓関数１周期を６４サンプル、ＤＦＦ９１の出力を１７６．４ｋＨｚとしたが、本発明はこれに限定されない。例えば第２の実施の形態において、三角窓関数１周期を６４サンプルに代えて１２８サンプルとし、ＤＦＦ９１の出力を８８．２ｋＨｚとすることもできる。この場合ＵＤＣ７０〜７３の最大カウント値は６４（１０進数）となり、符号も含めて８ビット幅の出力となり、ダウンサンプリング装置の出力は１６ビットとなる。
また、実施の形態として２次ΔΣ変調器４１を使用しているが、ΔΣ変調器の次数は２次に限定はされない。
また、本発明は上記実施の形態で例示したものに限定されることなく、本発明の要旨を変更しない範囲で適用できることは言うまでもない。
【産業上の利用可能性】
【００５３】
本発明は、１ビット信号を使って音声、映像などを再生する装置に限らず、１ビット信号を使って信号を伝送する装置に広く利用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明によるダウンサンプリング装置の基本回路構成を示す図である。
【図２】本発明による、第１の実施の形態のダウンサンプリング制御回路を示す図である。
【図３】本発明による、第１の実施の形態のダウンサンプリング制御回路の動作を説明する図である。
【図４】本発明による、第１の実施の形態の２次ΔΣ変調器を示す図である。
【図５】本発明による、第１の実施の形態の２次ΔΣ変調器の周波数特性を説明する図である。
【図６】本発明による、第１の実施の形態の三角窓関数の周波数特性を示す図である。
【図７】本発明による、第１の実施の形態の三角窓関数の折り返し成分の周波数特性を示す図である。
【図８】本発明による、第２の実施の形態のダウンサンプリング制御回路を示す図である。
【図９】本発明による、第２の実施の形態のダウンサンプリング制御回路の動作を説明する図である。
【図１０】従来のマルチチャンネルオーディオ装置のスピーカ装置を示す図である。
【図１１】従来技術のダウンサンプリングを説明する図である。
【符号の説明】
【００５５】
４０・・・ダウンサンプリング制御回路
４１・・・２次ΔΣ変調器
４２・・・入力端子
４３・・・三角窓掛けビット拡張部
４４・・・足し合せ＋間引き回路部
４５・・・ダウンサンプリング装置
４６、４７、７０〜７３・・・ＵＤＣ（アップ／ダウンカウンタ）
４８、４９、７４〜７７・・・２の補数器
５０、５１、５６、７８〜８１、９０・・・セレクタ
５２、５３、８２〜８５・・・加算器
５４、５５、５７、８６〜８９、９１・・・ＤＦＦ（Ｄタイプ・フリップフロップ）
５８、９２・・・コントロール回路
６０、６１、６２・・・加算器
６３・・・量子化器
６４、６５・・・１サンプリング遅延素子
６６、６７・・・係数器
１００、１０１、１０２・・インバータ・
１０４・・・１ｂｉｔ出力ΔΣ変調器
１０５、１０５’・・・電力スイッチング回路
１０６、１０６’・・・ローパスフィルタ回路
【図１】
2006113153.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006113153.tif 000009
【図８】
2006113153.tif 000010
【図９】
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【図１０】
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【図１１】
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