(57)【要約】【課題】トレンチ埋め込み法による細条並列ｐｎ層を備える半導体装置において、耐圧構造部よりも活性領域で先にアバランシェ降伏が発生し、アバランシェ耐量が高く、高信頼性の耐圧特性を有する半導体装置の提供。【解決手段】第１導電型の低抵抗基板層上に積層された第１導電型ドリフト層に、前記低抵抗基板層に達する深さに複数形成され平面が細条形状の並列トレンチを埋める第２導電型半導体エピタキシャル層とを備え、前記並列トレンチ間の前記第１導電型半導体層と前記第２導電型半導体エピタキシャル層との集合体により細条並列ｐｎ層を構成してなる半導体装置において、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体層の不純物濃度よりも１．１５倍以上である半導体装置とする。【選択図】        図１
2006324432.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の低抵抗基板層上に積層された第１導電型半導体層に、前記低抵抗基板層に達する深さに複数形成され平面が細条形状の並列トレンチと、該並列トレンチを埋める第２導電型半導体エピタキシャル層とを有し、前記並列トレンチ間の第１導電型半導体層と前記第２導電型半導体エピタキシャル層との集合体により細条並列ｐｎ層を構成してなる半導体装置において、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体層の不純物濃度よりも１．１５倍以上であることを特徴とする半導体装置。
【請求項２】
前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体層の不純物濃度よりも１．１５倍以上、１．２４倍以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型半導体層がエピタキシャル成長により形成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記細条並列ｐｎ層が中心部に活性領域、該中心部を取り囲む外周部に耐圧構造部を備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記細条並列ｐｎ層の表面にゲートとソースを有するＭＯＳゲート構造を備え、前記第１導電型の低抵抗基板層をドレインとすることを特徴とする請求項４記載の半導体装置。
【請求項６】
第１導電型の低抵抗基板層上に第１導電型半導体エピタキシャル層を堆積形成し、該層の表面から前記低抵抗基板層に達する深さに平面が細条形状の並列トレンチを複数形成し、該並列トレンチを埋める第２導電型半導体エピタキシャル層を堆積させ、前記並列トレンチ間の第１導電型半導体エピタキシャル層と前記第２導電型半導体エピタキシャル層との集合体によりなる細条並列ｐｎ層を構成してなる半導体装置の製造方法において、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体エピタキシャル層の不純物濃度よりも１．１５倍以上にしたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等に適用可能で、高耐圧化と大電流容量化が可能な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板の両主面間、すなわち基板の厚さ（縦）方向に主電流が流れる縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときにｐｎ接合への逆バイアス電圧による空乏層が伸びる方向とが同じである。このため、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、オン状態のときに半導体基板の厚さ（縦）方向に流れる電流は、前記基板中で相対的に最も高抵抗のドリフト層の厚さによってオン抵抗が決まるので、ドリフト層を薄くすれば、ドリフト抵抗が低くなって縦型ＭＯＳＦＥＴの実質的なオン抵抗が下がり、ドリフト層を厚くすれば、オン抵抗は大きくなる。
その一方で、縦型ＭＯＳＦＥＴは、オフ状態でｐｎ主接合の逆バイアス電圧（耐圧）ににより拡がる空乏層幅を許容するドリフト層幅（厚さ）を必要とするので、高耐圧にするにはドリフト層をさらに厚くする必要がある。しかし、前述のようにドリフト層を厚くするとオン抵抗は大きくなり、損失が増加するので、同時に前記両特性を改良できないという問題を有することになる。この現象は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。オン抵抗と耐圧間の前述のような関係をトレードオフ関係と称している。このようなトレードオフ関係を解消して両方の特性を同時に改善することは容易ではないが、改善への要望も強い。
【０００３】
上述したトレードオフ関係を解消する一案として、ドリフト層を、不純物濃度を高めた薄板状のｎ型半導体層とｐ型半導体層とを交互に繰り返し密着配置してなる並列ｐｎ接合集合体を電流経路に平行となるように複数並べた細条並列ｐｎ層により構成されるようにした超接合半導体装置が公知である。このような構造の超接合半導体装置は、オン状態では高不純物濃度の細条並列ｐｎ層により、低オン抵抗が得られ、オフ状態では、空乏層が、細条並列ｐｎ層の縦方向に伸びる各ｐｎ接合から細条の幅方向に容易に広がりきり、厚いドリフト層全体を容易に空乏化するため、高耐圧化を図ることができる。すなわち、この超接合半導体装置によれば、低オン抵抗と高耐圧の両特性を改善できるので、前記トレードオフ関係を解消できる。
従来、前述した細条並列ｐｎ層を備える前記超接合半導体装置の具体的な製造方法として、基板上へのｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返し行って細条並列ｐｎ層を形成する方法（以下、多段エピタキシャル成長法とする）が公知である（たとえば、特許文献１、特許文献２参照。）。また、別の製造方法として、ｎ型半導体層に並列トレンチを形成し、その並列トレンチをｐ型半導体のエピタキシャル成長層で埋めて細条並列ｐｎ層を形成する方法（以下、トレンチ埋め込み法とする）が提案されている（たとえば、特許文献３参照。）。
【０００４】
前記トレンチ埋め込み法は、前記多段エピタキシャル成長法よりもエピタキシャル成長回数が少ないので、コストを低く抑えることができるという利点がある。しかし、トレンチ埋め込み法で作製した超接合半導体装置では、耐圧を確保するために、活性領域だけでなくエッジ構造部に設けられる周辺耐圧構造についても、トレンチ埋め込み法で作製する必要があるので、従来の多段エピタキシャル成長法では可能であった活性領域と周辺耐圧構造とで、不純物濃度に差を設けて耐圧を向上させる構造または方法を採用することは容易ではない。
この点について、以下、詳細に説明する。以下の説明では、ＭＯＳＦＥＴは、すべてｎチャネル型とする。また、ドリフト層中の細条並列ｐｎ層は、基板の厚さ方向に薄板状に伸びる細条形状のｎ半導体層とｐ半導体層とが交互に面を接した並列形状（基板の表面側から見ると並列ストライプという言い方が適切）の集合体を有する。なお、本明細書では、細条並列ｐｎ層のｎ半導体層（または、ｐ半導体層）の深さ方向に伸びる方向を細条並列ｐｎ層のストライプに平行な方向と言い、それに直交する方向を細条並列ｐｎ層のストライプに垂直な方向と言うこととする。
【０００５】
下記特許文献１には、エッジ構造部の細条並列ｐｎ層において、活性領域よりも不純物濃度を低くしたり、ストライプのピッチを狭くしたり、ピッチを狭くするとともに不純物濃度を低くしたり、ピッチを広げるとともに不純物濃度を低くした構造が開示されている。さらに、特許文献１に開示された構造では、活性領域における細条並列ｐｎ層のｐ半導体層とｎ半導体層の総不純物量は互いに等しく、かつエッジ構造部、すなわち非活性領域における細条並列ｐｎ層のｐ半導体層とｎ半導体層の総不純物量も互いに等しい構造が示されている。
また、上記特許文献２には、エッジ構造部の細条並列ｐｎ層を上層部と下層部の２層に分割し、上層部の細条並列ｐｎ層についてのみ、不純物濃度を低くしたり、ストライプのピッチを狭くしたり、ピッチを狭くするとともに不純物濃度を低くしたり、ピッチを広げるとともに不純物濃度を低くした構造が開示されている。これら特許文献１および特許文献２に開示された超接合半導体装置は多段エピタキシャル成長法により作製されることができる。なぜなら、多段エピタキシャル成長法では、選択イオン注入時のドーズ量や、イオン打ち込み時の窓幅の比などを変えることによって、不純物濃度を変化させることができるので、エッジ構造部の細条並列ｐｎ層の不純物濃度だけを他に比べて相対的に低くすることは容易となるからである。
【０００６】
一般に、半導体装置において、安定した耐圧を確保するためには、必ず、周辺耐圧構造を設ける必要がある。前記特許文献１，２に記載の多段エピタキシャル法により前記安定した耐圧を確保する周辺耐圧構造を形成すると、コストがかかりすぎるという問題がある。そこで、本発明者らは、特許文献３に開示されていてコスト面では有利と思われるトレンチ埋め込み法により、特許文献１に開示されているような周辺耐圧構造を形成できるようにするための技術について検討した。その結果、活性領域と非活性領域の細条並列ｐｎ層の幅については、形成するトレンチの幅と配置間隔（ピッチ）を変えることで制御可能であるが、不純物濃度に差を設けることは一回の埋め込みでは不可能であり、埋め込み回数を増やすことはコスト的に問題がある。
【特許文献１】特開２００１−２９８１９０号公報
【特許文献２】特開２００３−２２４２７３号公報
【特許文献３】特開２００１−１９６５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、トレンチ幅の制御に関しても、非活性領域のトレンチ幅が過度に狭くなると、非活性領域のｐ半導体層の不純物濃度が低くなり過ぎるため、ｐ半導体層の外側に空乏層を広げる効果が弱くなってしまう。そのため、空乏層の伸びが悪く、耐圧を確保しにくいという不都合が生じる。また、非活性領域のトレンチ幅が過度に狭くなると、トレンチの形成が困難になるとともに、トレンチのアスペクト比が高くなり過ぎるため、エピタキシャル成長によりトレンチを埋め込むことが困難になるという新たな問題が発生する。
また、特許文献２に開示されているような周辺耐圧構造を、トレンチ埋め込み法で形成する技術について検討した結果、非活性領域の細条並列ｐｎ層を上下に二分した上層部のｐ半導体層およびｎ半導体層のみの不純物濃度を変えることは、１回のトレンチ形成と１回のエピタキシャル成長による埋め込みでは不可能である。これは、トレンチ形成前の基板濃度が一様であることと、トレンチ埋め込み時の濃度が一様になってしまうことが原因である。
【０００８】
本発明は、上述した事情に鑑みなされたものであり、本発明の目的は、ドリフト層にトレンチ埋め込み法により形成される細条並列ｐｎ層を活性領域と共に耐圧構造部にも備える半導体装置において、逆バイアスによる電界を緩和する耐圧構造部とすることにより、耐圧構造部よりも活性領域で先にアバランシェ降伏が発生し、アバランシェ耐量が高く、高信頼性の耐圧特性を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の本発明によれば、前記発明の目的は、第１導電型の低抵抗基板層上に積層された第１導電型半導体層に、前記低抵抗基板層に達する深さに複数形成され平面が細条形状の並列トレンチと、該並列トレンチを埋める第２導電型半導体エピタキシャル層とを有し、前記並列トレンチ間の前記第１導電型半導体層と前記第２導電型半導体エピタキシャル層との集合体により細条並列ｐｎ層を構成してなる半導体装置において、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体層の不純物濃度よりも１．１５倍以上である半導体装置とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体層の不純物濃度よりも１．１５倍以上、１．２４倍以下である特許請求の範囲の請求項１に記載の半導体装置とすることが好ましい。
【００１０】
特許請求の範囲の請求項３記載の本発明によれば、第１導電型半導体層がエピタキシャル成長により形成される特許請求の範囲の請求項１または２記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記細条並列ｐｎ層が中心部に活性領域、該中心部を取り囲む外周部に耐圧構造部を備える特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置とすることが好適である。
特許請求の範囲の請求項５記載の本発明によれば、前記細条並列ｐｎ層の表面にゲートとソースを有するＭＯＳゲート構造を備え、前記第１導電型の低抵抗基板層をドレインとする特許請求の範囲の請求項４記載の半導体装置とすることがいっそう好ましい。
特許請求の範囲の請求項６記載の本発明によれば、第１導電型の低抵抗基板層上に第１導電型半導体エピタキシャル層を堆積形成し、該層の表面から前記低抵抗基板層に達する深さに平面が細条形状の並列トレンチを複数形成し、該並列トレンチを埋める第２導電型半導体エピタキシャル層を堆積させ、前記並列トレンチ間の第１導電型半導体エピタキシャル層と前記第２導電型半導体エピタキシャル層との集合体によりなる細条並列ｐｎ層を構成してなる半導体装置の製造方法において、前記第２導電型半導体エピタキシャル層の不純物濃度が前記第１導電型半導体エピタキシャル層の不純物濃度よりも１．１５倍以上にした半導体装置の製造方法とすることにより、前記発明の目的は達成される。
【発明の効果】
【００１１】
本発明によれば、ドリフト層にトレンチ埋め込み法により形成された細条並列ｐｎ層を活性領域と共に耐圧構造部にも備える半導体装置において、逆バイアスによる電界を緩和する耐圧構造部とすることにより、耐圧構造部よりも活性領域で先にアバランシェ降伏が発生し、アバランシェ耐量が高く、高信頼性の耐圧特性を有する半導体装置を提供することができる
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、本発明の好適な実施例を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋は、それぞれ同基板内の同導電型の層より相対的に高不純物濃度であることを表す。＋＋はさらに高濃度であることを表す。
なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の説明では、細条並列ｐｎ層のストライプに垂直な方向に伸びる辺に沿う部分を、単に「ストライプに垂直な部分」と表現し、細条並列ｐｎ層のストライプに平行な方向に伸びる辺に沿う部分を、単に「ストライプに平行な部分」と表現する。
（実施例１）
本発明の半導体装置にかかる最良の実施の形態として縦形ＭＯＳＦＥＴを挙げて実施例１として説明する。図１（ａ）は、活性領域及び耐圧構造部（非活性領域）を示す基板の部分平面図、図１（ｂ）は図１（ａ）中のＡ−Ａ線に沿って切断した半導体基板の断面図である。なお、図１（ａ）では活性領域及び耐圧構造部全体の四分の一を斜線部分で表し、また、見やすくするため、図１（ａ）では表面構造を除いた細条並列ｐｎ層のみを示している。ちなみに、図１（ｂ）では、その除いた表面構造を含めた断面図としている。
【００１３】
本実施例１のｎチャネル縦形ＭＯＳＦＥＴは、基板裏側のドレイン電極１８が導電接触した低抵抗のｎ＋＋ドレイン層１１と、そのｎ＋＋ドレイン層１１上全面に積層され、ドリフト層となるｎ半導体エピタキシャル層とその表面からのエッチングにより形成される並列トレンチに埋め込まれた並列ｐ半導体エピタキシャル層２０ｂ、２２ｂと、このｐ半導体エピタキシャル層２０ｂと前記トレンチ間に残された並列ｎ半導体エピタキシャル層２０ａ、２２ａとの集合体から形成される細条並列ｐｎ層２０、２２を備え、この細条並列ｐｎ層２０、２２のうち、中心部の活性領域の細条並列ｐｎ層部分２２の表面層には、選択的に形成されるｐベース領域（ｐウェル）１３と、そのｐベース領域１３内の表面側に選択的に形成された高不純物濃度のｎ＋ソース領域１４と、該ｎ＋ソース領域１４と前記細条ｎ半導体エピタキシャル層２２ａ表面とに挟まれたｐベース領域１３の表面上にゲート絶縁膜１５を介して設けられたドープドポリシリコン等のゲート電極層１６と、表面側に設けられる電極間を絶縁するための層間絶縁膜１９に開けたコンタクト孔を介してｐベース領域１３及びｎ＋ソース領域１４に跨って導電接触するソース電極１７とからなる２重拡散型ＭＯＳゲート構造が形成され、前記中心部の活性領域２２を取り囲む外周に位置する耐圧構造部の細条並列ｐｎ層部分２０の表面上には、表面保護及び安定化のために、熱酸化膜（絶縁膜）２３が成膜されている。なお、前記ゲート電極層１６には図示しない部分で金属膜のゲート配線が導電接触している。また、ソース電極１７は層間絶縁膜１９を挟んでゲート電極層１６を覆い、酸化膜２３上に延長されており、耐圧構造部におけるフィールドプレートとしても機能している。
【００１４】
ドリフト層を構成する細条並列ｐｎ層２０、２２は、明確にするために再度説明すると、活性領域では、半導体基板の厚み方向に薄板状縦形の細条ｎドリフト電流路領域２２ａと基板の厚み方向に薄板状縦形のドリフトｐ型領域２２ｂとを交互に繰り返して細条並列ｐｎ層の集合体が形成されるようにした構造である。本実施例１では、細条ｎドリフト電流路領域２２ａは、その上端が基板表面に達し、その下端がｎ＋＋ドレイン層１１に接している。また、ドリフトｐ型領域２２ｂは、その上端がｐベース領域１３のウェル底面に接し、その下端がｎ＋＋ドレイン層１１に接している。また、本実施例１では、ドリフトｐ型領域２２ｂの不純物濃度が細条ｎドリフト電流路領域２２ａの不純物濃度より高くされていることが特徴のひとつである。なお、細条ｎドリフト電流路領域２２ａ及びドリフトｐ型領域２２ｂとの間に１つのｐｎ接合を有する部分（矢印Ｐ１）を更に薄い細条並列ｐｎ層でそれぞれ分割形成しても構わない。
【００１５】
一方非活性領域である耐圧構造部（素子外周部）でも、前記と同様の形状を有する細条並列ｐｎ層が形成されている。さらに、活性領域と同様に耐圧構造部でも、ドリフトｐ型領域２０ｂの不純物濃度が細条ｎドリフト電流路領域２０ａの不純物濃度より高くされている。また、耐圧構造部の細条並列ｐｎ層２０のｐｎ繰り返しピッチ（矢印Ｐ２）は前記ピッチ（矢印Ｐ１）と同じであるが、耐圧構造部の不純物量を活性領域の不純物量よりも少なく、高抵抗とすることも耐圧構造部における電界集中の緩和の観点から好ましい。なお、耐圧構造部の細条並列ｐｎ層部分２０の薄板面は活性領域の細条並列ｐｎ層部分２２の薄板面と略平行となっているが、直交又は斜交していても構わない。
耐圧構造部の細条並列ｐｎ層部分２０の外側は、基板の厚み方向に配置される薄板状縦形のｎ型低抵抗チャネルストッパ領域２４が取り囲んでいるので、図１（ａ）に示すように、最外側のｐ型領域２０ｂの薄板面に接する２辺と、細条並列ｐｎ層２０外側端面２０Ｂに直交する２辺とを有する。またｎ型低抵抗チャネルストッパ領域２４は、上端がチャネルストッパ電極２５に接し、その下端がドレイン層１１に接し、同電位に接続されている。
【００１６】
次に本実施例１の動作について説明する。ゲート電極層１６に所定の正の電位を印加すると、ゲート電極層１６直下のｐベース領域１３の表面層に誘起されるｎ反転層を通ってソース領域１４から電子が細条ｎドリフト電流路領域２２ａに注入され、ｎ＋＋ドレイン層１１に達するとドレイン電極１８とソース電極１７との間が導通してオン状態となる。
ゲート電極層１６への正の電位を取り去ると、ｐベース領域１３の表面層に誘起される前記ｎ反転層が消滅し、ドレイン電極１８とソース電極１７との間の電流が遮断されるので、ＭＯＳＦＥＴはオフ状態となる。更に、このオフ状態の際、逆バイアス電圧（ドレインに正、ソースに負の電圧）が印加されると、ｐベース領域１３と細条ｎドリフト電流路領域２２ａとの間のｐｎ接合Ｊａからそれぞれｐベース領域１３と細条ｎドリフト電流路領域２２ａに空乏層が広がって空乏化すると共に、細条ドリフトｐ領域２２ｂはｐベース領域１３を介してソース電極１７に電気的に接続し、細条ｎドリフト電流路領域２２ａはｎ＋＋ドレイン層１１を介してドレイン電極１８に電気的に接続しているため、細条ドリフトｐ領域２２ｂと細条ｎドリフト電流路領域２２ａとの間のｐｎ接合Ｊｂからの空乏層が細条ドリフトｐ領域２２ｂと細条ｎドリフト電流路領域２２ａの双方に拡張するので、ドリフト層の空乏化が早まる。特に本実施例１では、前述のように、ドリフトｐ型領域２２ｂ、２２ｂの不純物濃度が細条ｎドリフト電流路領域２０ａ、２２ａの不純物濃度より所定の範囲で高くされているので、耐圧構造部での電界集中が活性領域よりも緩和される結果、活性領域でアバランシェ降伏が発生するようになり、耐圧の安定化、アバランシェ耐量の向上効果が得られるようになる。従って、活性化領域におけるドリフト層の細条並列ｐｎ層２２の高耐圧の信頼性が十分確保されるので、ドリフト層の不純物濃度を高く設定でき、大電流化も確保できる。
【００１７】
本実施例１では活性領域と同様に耐圧構造部にも細条並列ｐｎ層部分２０が形成されている。この耐圧構造部のｐ型領域２０ｂのうち、活性領域の細条ドリフトｐ領域２２ｂから延長した領域２０ｂはｐベース領域１３を介してソース電極１７に電気的に接続し、細条ドリフトｐ領域２２ｂとは接続しないｐ型領域２０ｂは浮遊状態であって言わば深部ガードリングとして機能し、また耐圧構造部の各ｎ型領域２０ａはｎ＋＋ドレイン層１１を介してドレイン電極１８に電気的に接続しているため、耐圧構造部２０のｐｎ接合Ｊｂから拡張した空乏層によって、基板厚み全長に亘り概ね空乏化される。このため、表面ガードリング構造やフィールドプレート構造のように耐圧構造部２０の表面側を空乏化させるだけではなく、基板深部までも空乏化させることができるので、耐圧構造部２０の電界強度を大幅緩和でき、高耐圧を確保できる。それ故、超接合半導体素子の高耐圧化を実現できる。
【００１８】
特に、本実施例１では、耐圧構造部と活性領域共の細条並列ｐｎ層のうち、トレンチに埋め込まれたｐ型半導体エピタキシャル層の不純物濃度が、トレンチ形成前にドリフト層として形成されたｎ型半導体エピタキシャル層の不純物濃度よりも１．１５倍以上としたことに特徴がある。このようにすることにより、耐圧構造部での逆バイアス印加による電界集中を緩和することができ、非活性領域よりも活性領域で先にアバランシェ降伏を発生させることにより、高信頼性の耐圧特性を有する半導体装置を可能にする。
この点に関して行った実験について、下記図２、３、４を用いて説明する。図２は前記細条並列ｐｎ層について、ｐ半導体エピタキシャル層に対するｎ半導体エピタキシャル層の不純物濃度比と耐圧との関係を示す図である。図３は、図２の拡大図であり、図４は耐圧構造部の表面にフィールド酸化膜２３を介して負電荷（マイナスチャージ）の影響を受ける場合の、ｐ半導体エピタキシャル層に対するｎ半導体エピタキシャル層の不純物濃度比と耐圧との関係を示す図である。この場合、前記図２、３、４の縦軸の耐圧は、ドリフト層における活性領域（■で示す）と非活性領域（耐圧構造部）（●で示す）とで、それぞれアバランシェ降伏の発生する電圧（すなわち、半導体材料固有のバンドギャップ幅で決まるアバランシェ降伏を起こす臨界電界強度）を示し、耐圧の低い方の領域の耐圧が素子の耐圧を決定するので、この低い方の耐圧が高い方が良く、さらに、低い方のアバランシェ降伏の発生する領域が耐圧構造部よりも活性領域である方が電界の集中度が低くや熱の放散も良いので、アバランシェ耐量、耐圧の信頼性の点から好ましいことを前提としている。この観点から、図２を見ると、ｐ層濃度（ｐ半導体エピタキシャル層の不純物濃度）のｎ層濃度（ｎ半導体エピタキシャル層の不純物濃度）に対する比が１．１５未満では非活性領域（耐圧構造部）の耐圧で素子耐圧が決まるので、好ましくなく、前記不純物濃度比が１．１５以上で、図３の拡大図を見ると、活性領域の耐圧が非活性領域（耐圧構造部）の耐圧よりも低くなって好ましいことが判る。図４は前記不純物濃度比の上限を示す図であり、前記不純物濃度比が１．２５を超えると、非活性領域（耐圧構造部）の表面のフィールド酸化膜２３を介して影響を及ぼす負電荷（マイナスチャージ）によって空乏層がチャネルストッパ領域に達し、その近傍で電界集中が生じて耐圧が再び非活性領域（耐圧構造部）側で決まるようになり、本発明の目的である耐圧安定性向上の観点から外れることを示している。
【００１９】
なお、この際、同時に耐圧構造部の細条並列ｐｎ層の不純物量を活性領域の細条並列ｐｎ層の不純物量よりも不純物量（不純物濃度）が少なく、高抵抗とすることも好ましい。
また本実施例１では、耐圧構造部の細条並列ｐｎ層２０の外周には薄板状縦形のｎ型低抵抗チャネルストッパ領域２４が配置されていることから、耐圧構造部の細条並列ｐｎ層２０の外側のｐｎ繰り返し端面（横断面）２０Ｂを覆っているので、ｐｎ接合縦断面がチップのダイシング面として露出せず、漏れ電流を抑制し、耐圧を確保する機能を有する。
次に、上記実施例１の製造方法を説明する。図５に示すように、ｎ＋＋ドレイン層１１として、不純物濃度２×１０１８ｃｍ−３のｎ型低抵抗半導体基板の（１００）面上にドリフト層として、厚さが約５０μｍで、不純物濃度は、６．０×１０１５ｃｍ−３程度のｎ型高抵抗のエピタキシャル成長層３１を積層する。
【００２０】
ついで、ｎ型半導体エピタキシャル成長層３１の表面に、トレンチ形成用のエッチングマスクとして酸化膜（または窒化膜などの絶縁膜）３２を厚さ２．４μｍで形成する。
ついで、フォトリソグラフィーにより酸化膜３２のパターニングを行い、ストライプ状（細条）の酸化膜マスクパターンを形成する。酸化膜３２の開口幅をたとえば５μｍとし、かつマスク部の酸化膜３２の幅をたとえば５μｍとする。つまり、５μｍおきに５μｍ幅の平行なストライプ状の酸化膜マスクと開口部が並列に配置されるパターンとなる。
ついで、トレンチエッチングをよく知られたＲＩＥ法を用いて行い、図６に示すように、ｎ型半導体エピタキシャル成長層３１に、たとえば、約５０μｍの深さで、開口幅が５μｍのトレンチ３３を形成する。その際、形成されたトレンチ側面の面方位が、（０１０）面またはこれと等価な面となるように、トレンチ３３を形成する。
【００２１】
ついで、図７に示すように、このような面方位を有するトレンチ３３の内部にボロンドープのｐ型半導体エピタキシャル成長層３４を埋め込む。ｐ型半導体エピタキシャル成長層３４の不純物濃度は、たとえば７．０×１０１５ｃｍ−３程度である。さらに、トレンチ形成後の酸化膜３２の表面よりも上になるまでｐ型エピタキシャル成長層３４を成長させる。その後、図８に示すように、ＣＭＰ（化学機械研磨）などの研磨工程により酸化膜３２をストップ膜としてｐ型エピタキシャル成長層３４を研摩する。
研磨を行う際には、まず、トレンチのマスクとした酸化膜３２を研磨ストッパとして利用して研磨を行い、酸化膜３２の表面よりも上まで成長したｐ型半導体エピタキシャル成長層３４部分を除去する。
ついで、図９に示すように、酸化膜３２をエッチングにより除去する。その後、図１０に示すように、表面のミラー研磨を行って、酸化膜３２の除去によりできた表面にできた凹凸をなくす。特に限定しないが、たとえば、研磨量は１．０μｍ程度である。これは、酸化膜３２を研磨ストッパとして研磨を行った後に残った酸化膜３２の厚さが０．５μｍ程度であるからである。したがって、最終的な細条並列ｐｎ層の深さ方向の長さは４９μｍ程度となる。
【００２２】
このようにして、図１０に示すように、ｎ型半導体エピタキシャル成長層３１よりなるｎ半導体エピタクシャル層２と、ｐ型半導体エピタキシャル成長層３４よりなる細条並列ｐｎ層を有する超接合半導体用の半導体基板ができあがる。
この超接合半導体基板を用いて、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造およびドレイン電極などを形成する。なお、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造などを作製するプロセスについては、周知であるので、説明を省略する。
以上において、本発明は、上述した実施例に限らず、種々変更可能である。たとえば、厚さや幅などの寸法および濃度は一例であり、本発明はそれらの数値に限定されるものではない。また、細条並列ｐｎ層上に、ＭＯＳＦＥＴ以外の素子、たとえばＩＧＢＴやバイポーラトランジスタ等を作製してもよい。また、上述した実施例では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００２３】
以上のように、本発明は、大電力用半導体装置に有用であり、特に、細条並列ｐｎ層をドリフト層に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１の半導体装置にかかり、（ａ）は半導体装置の部分平面図、（ｂ）は（ａ）のＡ−Ａ線での部分断面図である。
【図２】本発明にかかる細条並列ｐｎ層の不純物濃度比と耐圧の関係図である。
【図３】図２の部分拡大図である。
【図４】本発明にかかり、耐圧構造部に負電荷の影響がある場合の不純物濃度比と耐圧の関係図である。
【図５】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その１）である。
【図６】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その２）である。
【図７】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その３）である。
【図８】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その４）である。
【図９】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その５）である。
【図１０】本発明の半導体装置の製造方法を示す半導体基板の製造工程段階図（その６）である。
【符号の説明】
【００２５】
１１              第１導電型の低抵抗基板層（ｎ＋＋ドレイン層）
１３              ｐベース層
１４              ｎ＋ソース層
１５              ゲート絶縁膜
１６              ゲート電極
１７              ソース電極
１８              ドレイン電極
１９              層間絶縁膜
２０              耐圧構造部の細条並列ｐｎ層
２０ａ            第１導電型半導体層（ｎ型半導体エピタキシャル成長層）
２０ｂ            第２導電型半導体層（ｐ型半導体エピタキシャル成長層）
２２              活性領域の細条並列ｐｎ層
２２ａ            第１導電型半導体層（ｎ型半導体エピタキシャル成長層）
２２ｂ            第２導電型半導体層（ｐ型半導体エピタキシャル成長層）
２３              フィールド酸化膜
２４              チャネルストッパ領域
２５              チャネルストッパ電極
３１              ドリフト層（第１導電型半導体層）
３２              マスク酸化膜
３３              トレンチ
３４              （ｐ型半導体エピタキシャル成長層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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