(57)【要約】【課題】スクライブライン上の最下層の絶縁膜表面に複数の凹部を形成することで、下層の絶縁膜とその上層の絶縁膜との密着性を高めて、研磨時におけるスクライブライン上の絶縁膜剥がれを防止することを可能とする。【解決手段】基板１１上に複数層の絶縁膜（第１絶縁膜２１、第２絶縁膜２３）を形成する工程を備えた半導体装置の製造方法において、前記絶縁膜のうち、最下層の絶縁膜（第１絶縁膜２１）のスクライブライン１３上に複数の凹部２２を形成する工程と、前記絶縁膜のうち、第２層より上層の絶縁膜（第２絶縁膜２３）を形成する際に、前記凹部２２が前記第２層より上層の各絶縁膜（第２絶縁膜２３）表面に転写されて形成される。【選択図】図１
2006339465.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数層の絶縁膜を形成する工程を備えた半導体装置の製造方法において、
前記絶縁膜のうち、最下層の絶縁膜のスクライブライン上に複数の凹部を形成する工程と、
前記絶縁膜のうち、第２層より上層の絶縁膜を形成する工程とを備え、
前記第２層より上層の絶縁膜を形成する際に、前記凹部が前記第２層より上層の各絶縁膜表面に転写されて形成される
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数層の絶縁膜に配線を形成するための配線用凹部を形成する工程と、
前記配線用凹部を埋め込むように前記絶縁膜の最上層の絶縁膜上に配線材料膜を形成する工程と、
前記最上層の絶縁膜上の余剰な前記配線材料膜を除去して前記配線用凹部の内部に配線を形成する工程と
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線材料膜を除去する際に、前記最上層の絶縁膜表面を研磨することで、前記最上層の絶縁膜表面に転写形成された凹部とともに、凹部に埋め込まれた前記配線材料膜を除去する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記最上層の絶縁膜表面に転写形成された凹部とともに、凹部に埋め込まれた前記配線材料膜を除去した後、
再び、最下層の絶縁膜のスクライブライン上に複数の凹部を形成して前記凹部を絶縁膜表面に転写形成するように複数層の絶縁膜を形成する工程と、
前記複数層の絶縁膜に配線を形成するための配線用凹部を形成する工程と、
前記配線用凹部の内部に配線を形成する工程と、
前記最上層の絶縁膜表面に転写形成された凹部とともに、凹部に埋め込まれた前記配線材料膜を除去する工程と
を繰り返し行う
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
基板上に複数層の絶縁膜が形成された半導体装置において、
前記絶縁膜のうち、最下層の絶縁膜のスクライブライン上に複数の凹部を有し、
前記絶縁膜のうち、第２層より上層の各絶縁膜表面に前記凹部が転写されて形成されていて、
前記絶縁膜のうち、最上層の絶縁膜表面は転写されて形成された前記凹部が除去されている
ことを特徴とする半導体装置。
【請求項６】
前記複数層の絶縁膜に形成された配線を形成するための配線用凹部と、
前記配線用凹部の内部に埋め込まれた配線材料膜からなる配線と
を備えたことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記配線用凹部は、配線溝、もしくは配線溝と接続孔とからなり、
前記配線は前記配線溝に形成された溝配線、もしくは前記配線溝に形成された溝配線と前記接続孔に形成されたプラグとからなる
ことを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅溝配線を形成する際の銅の研磨時におけるスクライブラインでの低誘電率膜に起因する膜剥がれを防止することが容易な半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
半導体デバイスの高集積化に伴い、トランジスタおよび他の半導体素子を縮小化して実装密度を高める傾向にある。このため、種々の微細加工技術が研究、開発されており、既にデザインルールにおいてはサブミクロンオーダーになっている。特に近年、ＬＳＩの高集積化によりその内部配線の微細化、多層化により、配線のＲＣ信号遅延がＬＳＩ自信の動作速度を決定する主要因になるとともに、アルミニウム配線よりも電気抵抗が低く、信頼性の高い材料の必要性が高まってきた。これらの課題を解決する手段の一つとして、銅配線技術が検討され、一部実用化されている。
【０００３】
しかしながら、銅はドライエッチングにより加工を行うことが難しいので、絶縁膜に形成した配線形状の溝に銅を埋め込んで配線を形成する、いわゆる溝配線技術が検討されている。その一つにダマシン法によるプロセスが知られている。ダマシン法とは、絶縁膜上に配線溝を形成した後にバリアメタルと銅を堆積し、化学的機械的研磨（以下、ＣＭＰと略す）によって配線溝部だけにバリアメタルを介して銅を残し、不要な部分の銅とバリアメタルとを除去して、埋め込み型の銅配線を形成する技術である（例えば、特許文献１参照。）。
【０００４】
上記溝配線技術の一例を、図８〜図９の製造工程断面図によって以下に説明する。
【０００５】
図８（１）に示すように、例えば、トランジスタ、キャパシタ等の半導体素子、下層配線等が形成された基板１１１上に低誘電率（Ｌｏｗ−ｋ）膜１２１と酸化シリコン膜１２２を順に形成する。
【０００６】
次に、図８（２）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、チップ領域１１２における上記酸化シリコン膜１２２に配線溝１２３を形成するとともに、上記酸化シリコン膜１２２をエッチングマスクに用いて上記低誘電率膜１２１に配線溝１２３を延長形成する。
【０００７】
次に、図８（３）に示すように、上記配線溝１２３の内面を含む上記酸化シリコン膜１２２上にバリアメタル層１２４を例えばスパッタリング法によって形成し、さらに銅のシード層（図示せず）を例えばスパッタリング法によって形成する。続いて、上記配線溝１２３を埋め込むように上記酸化シリコン膜１２２上に銅１２５を例えばめっき法によって堆積する。その後、化学的機械研磨（ＣＭＰ）法によって、酸化シリコン膜１２２上の余剰な銅１２５およびバリアメタル層１２４を除去して、酸化シリコン膜１２２表面を露出させる。
【０００８】
この結果、図９（４）に示すように、チップ領域１１２の配線溝１２３に、バリアメタル層１２４を介して銅１２５からなる溝配線１２６が形成される。
【０００９】
上記配線形成プロセスでは、配線の高密度化によって生じる電気信号の遅延を抑制するために、低誘電率膜１２１が層間膜として採用されている（例えば、特許文献２、非特許文献１参照。）。
【００１０】
しかしながら、密着性が弱い低誘電率膜（Ｌｏｗ−ｋ膜）を積層した銅配線構造は、銅を研磨した際に剥がれが発生しやすい。特に、図１０に示すように、スクライブライン１３１上における低誘電率膜１２１上の酸化シリコン膜１２２が剥がれやすいという問題があった。
【００１１】
その対策として、銅のダミーパターンを形成することにより剥がれの問題が改善されることが分かっている。しかし、スクライブラインに銅のダミーパターンを形成すると、ダイシング時に銅のダミーパターンが起因するダイシング用ディスクに刃こぼれが発生する。このため、スクライブラインには銅のダミーパターンを形成することができないため、スクライブライン上の低誘電率膜を起点として膜剥がれが発生するという問題は解決されていなかった。
【００１２】
【特許文献１】特許第３０５７０５４号公報
【特許文献２】特開２００１−４４１８９号公報
【非特許文献１】西岡康隆著  「ＣＤ制御に基づいた有機Ｌｏｗ−ｋ／Ｃｕインテグレーション技術」、グローバルネット株式会社主催“ｋ＜２．５に向けたＬｏｗ−ｋ膜ダマシンプロセスの基礎理論と配線応用技術”p．４−１−１〜４−１−８、２００２年２月２０日
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、溝配線を形成する際の銅を研磨（例えばＣＭＰ）する際に、スクライブライン上の低誘電率膜を起点として膜剥がれが発生するという点である。
【００１４】
本発明は、密着性の弱い界面の下層に凹部を形成し、上層と下層の凹凸を噛み合わせる構造を作ることによって、銅の研磨時における膜剥がれの防止を可能にすることを課題とする。
。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、基板上に複数層の絶縁膜を形成する工程を備えた半導体装置の製造方法において、前記絶縁膜のうち、最下層の絶縁膜のスクライブライン上に複数の凹部を形成する工程と、前記絶縁膜のうち、第２層より上層の絶縁膜を形成する工程とを備え、前記第２層より上層の絶縁膜を形成する際に、前記凹部が前記第２層より上層の各絶縁膜表面に転写されて形成されることを特徴とする。
【００１６】
本発明の半導体装置の製造方法では、最下層の絶縁膜のスクライブライン上に複数の凹部を形成し、その凹部を上層の各絶縁膜表面に転写形成することから、各凹部が形成された絶縁膜に対してその上層の絶縁膜はその下層の絶縁膜に形成された凹部内を埋め込むように形成されているため、凹部が形成された下層の絶縁膜とその凹部を埋め込むように形成された上層の絶縁膜との密着性が高められる。
【００１７】
本発明の半導体装置は、基板上に複数層の絶縁膜が形成された半導体装置において、前記絶縁膜のうち、最下層の絶縁膜のスクライブライン上に複数の凹部を有し、前記絶縁膜のうち、第２層より上層の各絶縁膜表面に前記凹部が転写されて形成されていて、前記絶縁膜のうち、最上層の絶縁膜表面は転写されて形成された前記凹部が除去されていることを特徴とする。
【００１８】
本発明の半導体装置では、最下層の絶縁膜のスクライブライン上に複数の凹部が形成され、上層の各絶縁膜表面にその凹部が転写形成されていることから、各凹部が形成された絶縁膜に対してその上層の絶縁膜はその下層の絶縁膜に形成された凹部内を埋め込むように形成されているため、凹部が形成された下層の絶縁膜とその凹部が埋め込まれるように形成された上層の絶縁膜との密着性が高められている。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法は、最下層の絶縁膜のスクライブライン上に形成した複数の凹部を上層の各絶縁膜表面に転写形成することから、各凹部が形成された下層の絶縁膜とその凹部を埋め込むように形成した上層の絶縁膜との密着性が高められるので、最上層の絶縁膜上を研磨しても各絶縁膜界面で剥がれを発生することが無い。これによって、絶縁膜にいわゆる低誘電率膜を用いたとしても、スクライブライン上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【００２０】
本発明の半導体装置は、最下層の絶縁膜のスクライブライン上に複数の凹部が形成され、上層の各絶縁膜表面にその凹部が転写形成されていることから、各凹部が形成された下層の絶縁膜とその凹部を埋め込むように形成されている上層の絶縁膜との密着性が高められるので、最上層の絶縁膜上を研磨しても各絶縁膜界面で剥がれを発生することが無い。これによって、絶縁膜にいわゆる低誘電率膜を用いたとしても、スクライブライン上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【発明を実施するための最良の形態】
【００２１】
研磨時のスクライブライン上での絶縁膜の剥がれを防止するという目的を、スクライブライン上の絶縁膜に複数の凹部を形成し、その凹部を上層の各層の絶縁膜に転写形成することで、凹部が形成された下層の絶縁膜と、凹部を埋め込むように形成された上層の絶縁膜との密着性を高め、研磨時におけるスクライブライン上での絶縁膜の剥がれの防止を実現した。
【００２２】
本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図１〜図３の製造工程断面図および図３の平面レイアウト図によって説明する。
【００２３】
図１（１）に示すように、例えば、トランジスタ、キャパシタ等の半導体素子、下層配線等が形成された基板１１上に第１絶縁膜２１を形成する。この第１絶縁膜２１は、例えば誘電率が３．０以下のいわゆる低誘電率（Ｌｏｗ−ｋ）膜を用いる。このような低誘電率膜には、ポリアリールエーテル、ポリイミド等の有機絶縁膜、ポーラスシリカのような多孔質絶縁膜、炭素（Ｃ）を含むＳｉＣ系絶縁膜、ＳｉＯＣ系絶縁膜等が挙げられる。
【００２４】
次に、上記第１絶縁膜２１の例えばスクライブライン１３上に複数の凹部２２を形成する。例えば、図３（１）に示すように、上記凹部２２は、１辺の長さが０.５μｍ〜４μｍ（この実施例では一例として２μｍ）の正方形とし、深さが５ｎｍ〜２０ｎｍとして、例えば辺の長さの２倍程度のピッチ（この実施例では４μｍピッチ）で千鳥状に配置して形成する。
【００２５】
また、図３（２）に示すように、上記凹部２２は、例えば短辺の長さが０.５μｍ〜４μｍの長方形とし、深さが５ｎｍ〜２０ｎｍとして、辺の長さの２倍程度のピッチで千鳥状に配置することもできる。
【００２６】
上記凹部２２の形成は、通常のリソグラフィー技術とエッチング技術（例えばドライエッチング）を用いることができる。なお、第１絶縁膜２１が有機絶縁膜で形成されていて、通常のレジストエッチングマスクを用いることが困難となる場合には、レジストの代わりに酸化シリコン膜や窒化シリコン膜等の無機エッチングマスクを用いることも可能である。エッチングにより凹部２２を形成した後、上記エッチングで用いたマスクを除去する。
【００２７】
次に、図１（２）に示すように、上記第１絶縁膜２１上に第２絶縁膜２３を形成する。この第２絶縁膜２３は、例えば、酸化シリコン膜で形成する。この成膜では、上記凹部２２の形状が上記第２絶縁膜２３表面に転写され、第２絶縁膜２３表面にも凹部２４が形成されている。
【００２８】
次に、図１（３）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、チップ領域１２における上記第２絶縁膜２３に配線用凹部となる配線溝２５を形成するとともに、上記第２絶縁膜２３をエッチングマスクに用いて上記第１絶縁膜２１に配線溝２５を延長形成する。
【００２９】
次に、図２（４）に示すように、上記配線溝２５の内面を含む上記第２絶縁膜２３上にバリアメタル層２６を例えばスパッタリング法によって形成し、さらに銅のシード層（図示せず）を例えばスパッタリング法によって形成する。続いて、上記配線溝２５を埋め込むように上記第２絶縁膜２３上に配線の主材料である配線材料膜となる導電膜２７を形成する。この導電膜２７は、例えばめっき法によって銅を堆積して形成する。その後、化学的機械研磨（ＣＭＰ）法によって、第２絶縁膜２３上の余剰な導電膜２７およびバリアメタル層２６を除去して、第２絶縁膜２３表面を露出させる。その際、第２絶縁膜２３の表面が、例えば５０ｎｍ程度の厚さが研磨除去されるように、上記ＣＭＰを行う。これによって、スクライブライン上の第２絶縁膜２３に形成された凹部２４に埋め込まれたバリアメタル層２６、導電膜２７が除去される。
【００３０】
この結果、図２（５）に示すように、チップ領域１２の配線溝２５に、バリアメタル層２６を介して導電膜２７からなる溝配線２８が形成される。
【００３１】
上記ＣＭＰを行った際に、第２絶縁膜２３表面に形成された凹部２４が除去されて、第２絶縁膜２３表面が平坦化されるように研磨する。上記凹部２２は、深さが５ｎｍ〜２０ｎｍで形成されているため、第２絶縁膜２３表面に転写形成された凹部２４の深さも５ｎｍ〜２０ｎｍ程度となる。したがって、第２絶縁膜２３表面の研磨量を３０ｎｍ〜５０ｎｍ程度に設定すれば、上記第２絶縁膜２３表面に形成された凹部２４およびその内部に埋め込まれたバリアメタル層２６および導電膜２７を除去することができ、第２絶縁膜２３表面を平坦化することができる。なお、溝配線２８の高さは、この研磨量を見込んで設定しておく必要がある。
【００３２】
本発明の半導体装置の製造方法は、最下層の絶縁膜である第１絶縁膜２１のスクライブライン１３上に複数の凹部２２を形成し、その凹部２２を上層の第２絶縁膜２３表面に転写形成することから、凹部２２が形成された第１絶縁膜２１に対してその上層の第２絶縁膜２３は凹部２２内を埋め込むように形成されているため、凹部２２が形成された第１絶縁膜２１と第２絶縁膜２３との密着性が高められる。このため、第２絶縁膜２３上の導電膜２７を研磨しても第２絶縁膜２３は第１絶縁膜２１との界面で剥がれを発生することが無い。これによって、第１絶縁膜２１にいわゆる低誘電率膜を用いたとしても、スクライブライン１３上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【００３３】
上記半導体装置の製造方法において、スクライブライン１３上のみに凹部２２を形成するのではなく、密着性の弱い界面の下層の絶縁膜、例えば第１絶縁膜２１全面に凹部２２を形成することもできる。このように、凹部２２を形成しても差し支えない領域に凹部２２を形成することによって、チップ有効領域内に銅のダミーパターンを形成することをしないで、ＣＭＰ時の剥がれを防止することができる。
【００３４】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図４〜図５の製造工程断面図によって説明する。
【００３５】
図４（１）に示すように、例えば、トランジスタ、キャパシタ等の半導体素子、下層配線等が形成された基板１１上に第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば誘電率が３．０以下のいわゆる低誘電率（Ｌｏｗ−ｋ）膜を用いる。このような低誘電率膜には、ポリアリールエーテル、ポリイミド等の有機絶縁膜、ポーラスシリカのような多孔質絶縁膜、炭素（Ｃ）を含むＳｉＣ系絶縁膜、ＳｉＯＣ系絶縁膜等が挙げられる。
【００３６】
次に、上記第１絶縁膜４１の例えばスクライブライン１３上に複数の凹部４２を形成する。上記凹部４２は、前記図３によって説明したのと同様な配置を取ることができる。
【００３７】
上記凹部４２の形成は、通常のリソグラフィー技術とエッチング技術（例えばドライエッチング）を用いることができる。なお、第１絶縁膜４１が有機絶縁膜で形成されていて、通常のレジストエッチングマスクを用いることが困難となる場合には、レジストの代わりに酸化シリコン膜や窒化シリコン膜等の無機エッチングマスクを用いることも可能である。エッチングにより凹部４２を形成した後、上記エッチングで用いたマスクを除去する。
【００３８】
次に、図４（２）に示すように、上記第１絶縁膜４１上に第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば、前記第１絶縁膜４１とは異なる材質の低誘電率膜で形成される。この成膜では、上記凹部４２の形状が上記第２絶縁膜４３表面に転写され、第２絶縁膜４３表面にも凹部４４が形成されている。
【００３９】
次に、上記第２絶縁膜４３上に第３絶縁膜４５を形成する。この第３絶縁膜４５は、例えば、酸化シリコン膜で形成する。この成膜では、上記凹部４４の形状が上記第３絶縁膜４５表面に転写され、第３絶縁膜４５表面にも凹部４６が形成されている。
【００４０】
次に、図４（３）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、チップ領域１２における上記第３絶縁膜４５および第２絶縁膜４３に配線用凹部となる配線溝４７を形成するとともに、上記第１絶縁膜４１に上記配線溝４７の底部より配線用凹部となる接続孔４８を形成する。上記配線溝４７、接続孔４８の形成方法は、既知の方法を採用することができ、接続孔４８が先に形成される方法であっても、配線溝４７が先に形成される方法であっても、接続孔４８と配線溝４７とが同時に形成される方法であってもよく、各種方法を採用することができる。
【００４１】
次に、図５（４）に示すように、上記配線溝４７および接続孔４８の各内面を含む上記第３絶縁膜４５上にバリアメタル層５１を例えばスパッタリング法によって形成し、さらに銅のシード層（図示せず）を例えばスパッタリング法によって形成する。続いて、上記配線溝４８を埋め込むように上記第３絶縁膜４５上に配線の主材料である配線材料膜となる導電膜５２を形成する。この導電膜５２は、例えばめっき法によって銅を堆積して形成する。その後、化学的機械研磨（ＣＭＰ）法によって、第３絶縁膜４５上の余剰な導電膜５２およびバリアメタル層５１を除去して、第３絶縁膜４５表面を露出させる。その際、第３絶縁膜４５の表面が、例えば５０ｎｍ程度の厚さが研磨除去されるように、上記ＣＭＰを行う。これによって、スクライブライン上の第３絶縁膜４５に形成された凹部４６に埋め込まれたバリアメタル層５１、導電膜５２が除去される。
【００４２】
この結果、図５（５）に示すように、チップ領域１２の配線溝４７にバリアメタル層５１を介して導電膜５２からなる溝配線５３が形成されるとともに、上記接続孔４９にバリアメタル層５１を介して導電膜５２からなるプラグ５４が形成される。
【００４３】
本発明の半導体装置の製造方法は、最下層の絶縁膜である第１絶縁膜４１のスクライブライン１３上に複数の凹部４２を形成し、その凹部４２を上層の第２絶縁膜４３表面、さらに上層の第３絶縁膜４５表面に転写形成することから、凹部４２が形成された第１絶縁膜４１に対してその上層の第２絶縁膜４３は凹部４２内を埋め込むように形成され、凹部４４が形成された第２絶縁膜４３に対してその上層の第３絶縁膜４５は凹部４４内を埋め込むように形成されているため、凹部４２が形成された第１絶縁膜４１と第２絶縁膜４３との密着性、凹部４４が形成された第２絶縁膜４３と第３絶縁膜４５との密着性が高められる。このため、第３絶縁膜４５上の導電膜５２を研磨しても、第２絶縁膜２３は第１絶縁膜２１との界面で剥がれを発生することが無く、第３絶縁膜４５は第２絶縁膜４３との界面で剥がれを発生することが無い。これによって、例えば第１絶縁膜４１もしくは第２絶縁膜４３にいわゆる低誘電率膜を用いたとしても、スクライブライン１３上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【００４４】
上記半導体装置の製造方法において、スクライブライン１３上のみに凹部４２を形成するのではなく、密着性の弱い界面の下層の絶縁膜、例えば第１絶縁膜４１全面に凹部４２を形成することもできる。このように、凹部４２を形成しても差し支えない領域に凹部４２を形成することによって、チップ有効領域内に銅のダミーパターンを形成することをしないで、ＣＭＰ時の剥がれを防止することができる。
【００４５】
また、上記説明したように、スクライブライン１３上以外の領域に凹部４２を形成しても、導電膜５２を研磨除去する際に、第３絶縁膜４５の表面が、例えば５０ｎｍ程度の厚さが研磨除去されることによって、スクライブライン１３上の第３絶縁膜４５に形成された凹部４６に埋め込まれたバリアメタル層５１、導電膜５２が除去される。したがって、上記凹部４２は、基板全面に形成することも可能となる。例えば配線溝４８が形成される領域に凹部４２が形成されたとしても、配線溝４８に影響を及ぼすことはない。
【００４６】
次に、本発明の半導体装置に係る一実施の形態の第１例を、図６の概略構成断面図によって説明する。
【００４７】
図６に示すように、例えば、トランジスタ、キャパシタ等の半導体素子、下層配線等が形成された基板１１上に第１絶縁膜２１が形成されている。この第１絶縁膜２１は、例えば誘電率が３．０以下のいわゆる低誘電率（Ｌｏｗ−ｋ）膜が用いられている。このような低誘電率膜には、ポリアリールエーテル、ポリイミド等の有機絶縁膜、ポーラスシリカのような多孔質絶縁膜、炭素（Ｃ）を含むＳｉＣ系絶縁膜、ＳｉＯＣ系絶縁膜等が挙げられる。
【００４８】
上記第１絶縁膜２１の例えばスクライブライン１３上には複数の凹部２２が形成されている。この凹部２２は、例えば、前記図３（１）もしくは（２）で説明したように、１辺の長さが０.５μｍ〜４μｍ（この実施例では一例として２μｍ）の正方形とし、深さが５ｎｍ〜２０ｎｍとして、例えば辺の長さの２倍程度のピッチ（この実施例では４μｍピッチ）で千鳥状に配置されている。また、上記凹部２２は、例えば短辺の長さが０.５μｍ〜４μｍの長方形とし、深さが５ｎｍ〜２０ｎｍとして、辺の長さの２倍程度のピッチで千鳥状に配置されていてもよい。この凹部２２は、任意の直線上に少なくとも一個以上の凹部２２が形成されていることが好ましい。このように配置することによって、研磨時のあらゆる方向からの荷重に対して膜剥がれの防止効果が高められる。
【００４９】
上記第１絶縁膜２１上には第２絶縁膜２３が形成されている。この第２絶縁膜２３は、例えば、酸化シリコン膜で形成されている。さらに、チップ領域１２における上記第２絶縁膜２３、第１絶縁膜２１には配線用凹部となる配線溝２５が形成されている。この配線溝２５内には、バリアメタル層２６を介して配線材料膜となる導電膜２７からなる溝配線２８が形成されている。上記導電膜は例えば銅で形成されている。
【００５０】
また、第２絶縁膜２３表面は、第２絶縁膜２３表面に形成されていた凹部（図示せず）が除去されていて、第２絶縁膜２３表面が平坦化されるように研磨されている。上記凹部２２は、深さが５ｎｍ〜２０ｎｍで形成されているため、第２絶縁膜２３表面に転写形成された凹部（図示せず）の深さも５ｎｍ〜２０ｎｍ程度となる。したがって、第２絶縁膜２３表面の研磨量を３０ｎｍ〜５０ｎｍ程度に設定すれば、上記第２絶縁膜２３表面に形成された凹部（図示せず）およびその内部に埋め込まれたバリアメタル層２６および導電膜２７を除去することができ、第２絶縁膜２３表面は平坦化された状態となる。
【００５１】
なお、上記半導体装置は、一例として、前記図１〜図２によって説明した半導体装置の製造方法によって形成することができる。
【００５２】
上記図６によって説明した半導体装置では、第１絶縁膜２１のスクライブライン１３上に複数の凹部２２が形成され、第２絶縁膜２３表面にその凹部（図示せず）が転写形成されていることから、各凹部２２が形成された第１絶縁膜２１に対して第２絶縁膜２３は凹部２２内を埋め込むように形成されているため、凹部が形成された下層の絶縁膜とその凹部が埋め込まれるように形成された上層の絶縁膜との密着性が高められている。これによって、第２絶縁膜２３上を研磨しても、第２、第１絶縁膜２３、２１界面で剥がれを発生することが無い。よって、絶縁膜にいわゆる低誘電率膜を用いたとしても、スクライブライン１３上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【００５３】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図７の概略構成断面図によって説明する。
【００５４】
図７に示すように、例えば、トランジスタ、キャパシタ等の半導体素子、下層配線等が形成された基板１１上に第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば誘電率が３．０以下のいわゆる低誘電率（Ｌｏｗ−ｋ）膜で形成されている。このような低誘電率膜には、ポリアリールエーテル、ポリイミド等の有機絶縁膜、ポーラスシリカのような多孔質絶縁膜、炭素（Ｃ）を含むＳｉＣ系絶縁膜、ＳｉＯＣ系絶縁膜等が挙げられる。
【００５５】
上記第１絶縁膜４１の例えばスクライブライン１３上には、複数の凹部４２が形成されている。上記凹部４２は、前記図３によって説明したのと同様な配置を取ることができる。
【００５６】
上記第１絶縁膜４１上には第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば、前記第１絶縁膜４１とは異なる材質の低誘電率膜で形成されている。また、上記凹部４２の形状は上記第２絶縁膜４３表面に転写されていて、第２絶縁膜４３表面に凹部４４が形成されている。
【００５７】
さらに上記第２絶縁膜４３上には第３絶縁膜４５が形成されている。この第３絶縁膜４５は、例えば、酸化シリコン膜で形成されている。また、上記凹部４４の形状は上記第３絶縁膜４５表面にも転写されていて、第３絶縁膜４５表面に凹部（図示せず）が形成されていた。
【００５８】
上記チップ領域１２における上記第３絶縁膜４５および第２絶縁膜４３には、配線用凹部となる配線溝４７が形成されているとともに、上記第１絶縁膜４１には上記配線溝４７の底部より配線用凹部となる接続孔４８が形成されている。上記配線溝４８にはバリアメタル層５１を介して導電膜５２からなる溝配線５３が形成されているとともに、上記接続孔４９にはバリアメタル層５１を介して導電膜５２からなるプラグ５４が形成されている。
【００５９】
また、第３絶縁膜４５表面は、第３絶縁膜４５表面に形成されていた凹部（図示せず）が除去されていて、第３絶縁膜４５表面が平坦化されるように研磨されている。上記凹部４２は、深さが５ｎｍ〜２０ｎｍで形成されているため、第３絶縁膜４５表面に転写形成された凹部（図示せず）の深さも５ｎｍ〜２０ｎｍ程度となる。したがって、第３絶縁膜４５表面の研磨量を３０ｎｍ〜５０ｎｍ程度に設定すれば、上記第３絶縁膜４５表面に形成された凹部（図示せず）およびその内部に埋め込まれたバリアメタル層５１および導電膜５２を除去することができ、第３絶縁膜４５表面は平坦化された状態となっている。
【００６０】
本発明の半導体装置では、最下層の第１絶縁膜４１のスクライブライン１３上に複数の凹部４２が形成され、上層の各第２、第３絶縁膜４３、４５表面にその凹部４２が転写形成されていて、第２絶縁膜４３は凹部４２を埋め込むように、第３絶縁膜４５は凹部４４内を埋め込むように形成されている。このため、凹部４２を介して第１絶縁膜４１と第２絶縁膜４３との密着性が高められ、凹部４４を介して第２絶縁膜４３と第３絶縁膜４５との密着性が高められている。よって、第３絶縁膜４５上を研磨しても各絶縁膜界面、特にスクライブライン１３上の各絶縁膜界面で剥がれを発生することが無い。これによって、絶縁膜にいわゆる低誘電率膜を用いたとしても、スクライブライン上で膜剥がれが発生しなくなるので、信頼性の向上が図れるという利点がある。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る凹部の一配置例を示した平面レイアウト図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図６】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図７】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図８】従来の溝配線技術の一例を示した製造工程断面図である。
【図９】従来の溝配線技術の一例を示した製造工程断面図である。
【図１０】スクライブライン上における低誘電率膜の膜剥がれを示した概略構成断面図である。
【符号の説明】
【００６２】
１１…基板、１３…スクライブライン、２１…第１絶縁膜、２２…凹部、２３…第２絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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