(57)【要約】【課題】  各アドレスパルス幅をより短くすることによって駆動のアドレス期間をより短くする。【解決手段】  誘電体で被われた第１及び第２電極と、その第１及び第２電極と交差する方向に設けられ、かつ、誘電体で被われた第３電極（Ａ）とを、各セルに備えたプラズマディスプレイパネル（１０）の駆動方法は、表示対象セルをアドレスする際に、その表示対象セルの第２電極と第３電極の間に放電を発生させないパルス幅の準備アドレスパルス（Ｖａｐ，Ｖｙｐ）と、放電を発生させるパルス幅の主要アドレスパルス（Ｖａ，Ｖｙ）とを連続して印加する。【選択図】  図５
2006039439.tif 000002
【特許請求の範囲】
【請求項１】
誘電体で被われた第１及び第２電極と、前記第１及び第２電極と交差する方向に設けられ、かつ、誘電体で被われた第３電極とを、各セルに備えたプラズマディスプレイパネルの駆動方法であって、
表示対象セルをアドレスする際に、
前記表示対象セルの第２電極と第３電極の間に放電を発生させないパルス幅の準備アドレスパルスと、放電を発生させるパルス幅の主要アドレスパルスとを連続して印加することを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項２】
前記準備アドレスパルスは、前記主要アドレスパルスより小さいパルス幅を有することを特徴とする、請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記準備アドレスパルスは、前記第２及び第３電極にそれぞれ印加される互いに逆極性のパルスの組合せからなることを特徴とする、請求項１に記載のＰＤＰ駆動装置。
【請求項４】
誘電体で被われた第１及び第２電極と、前記第１及び第２電極と交差する方向に設けられ、かつ、誘電体で被われた第３電極とを、各セルに備え、行方向及び列方向のセル群によって画面が構成されたプラズマディスプレイパネルの駆動方法であって、
前記行方向に並ぶセル群を順に選択してアドレスする際に、
前記画面を構成する全セルの第２電極と第３電極の間に、放電を発生させないパルス幅の準備アドレスパルスを一斉に印加する第１の操作と、
前記行方向に並ぶセル群のうち表示対象セルの第２電極と第３電極の間に、放電を発生させるパルス幅の主要アドレスパルスを行毎に順次印加する第２の操作と、
を加えることによって、表示対象セルにアドレス用の放電を生じさせることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項５】
前記準備アドレスパルスは、１つ以上の行のセル群毎に異なる波高値又はパルス幅を有することを特徴とする、請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
誘電体で被われた第１及び第２電極と、前記第１及び第２電極と交差する方向に設けられ、かつ、誘電体で被われた第３電極とを、各セルに備え、行方向及び列方向のセル群によって画面が構成されたプラズマディスプレイパネルの駆動方法であって、
前記画面を複数の行からなる複数のグループに分割し、かつ前記複数のグループのアドレス期間を時間的に互いに異ならせ、各グループのアドレス期間において各グループの全セルの第２電極と第３電極の間に、放電を発生させないパルス幅の準備アドレスパルスを一斉に印加する第１の操作と、
グループにおける各行の表示対象の第２電極と第３電極の間に、放電を発生させるパルス幅の主要アドレスパルスを行毎に順次印加する第２の操作と、
を加えることによって、表示対象セルにアドレス用の放電を生じさせることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項７】
各グループにおける準備アドレスパルスは、他のグループにおける準備アドレスパルスとは異なる波高値又はパルス幅を有することを特徴とする、請求項６に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）の駆動に関し、特にＰＤＰのアドレス期間におけるアドレスパルスの印加に関する。
【背景技術】
【０００２】
高山、他によって公開された特開２００２−２７８５１０号公報には、表示面を構成するセル群の壁電圧を均等にするリセット、スキャン電極およびサステイン電極からなる表示電極群と交差するアドレス電極群の電位を表示データに応じて制御するアドレッシング、およびそのセル群に表示放電を生じさせるための維持電圧を印加する点灯維持を行うＰＤＰの駆動において、アドレス電極をグループ分けし、リセットにおける放電発光による輝度が放電特性の異なるどうしの間で均等になるように、アドレス電極のグループ（Ｒ、ＧおよびＢ）毎に異なる電位制御を行うことが記載されている。ここで、この文献を参照して組み込む。
【特許文献１】特開２００２−２７８５１０号公報
【０００３】
ＰＤＰにおいては、アドレス期間において直交する複数のアドレス電極Ａと複数のスキャン電極Ｙの間で選択的にアドレス放電させて、表示のために放電させる選択セルと放電させない非選択セルを決め、表示サステイン期間ＴＳにおいてスキャン電極Ｙと維持電極Ｘの間の放電を起こさせる。従って、このアドレス放電は高い精度が要求される。例えば、放電発光させるべき或るセルにおいてアドレス放電が発生しなければ、そのセルは発光しない。また、放電発光させないセルにおいてアドレス放電が発生すると、そのセルは不必要に発光する。従って、アドレス放電の精度が低いと表示品質が低下する。既知の方法ではアドレス放電の精度を高くするために、アドレス電圧を高くし、またはアドレスパルス幅を広くする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、アドレス電圧を高くすると、高耐圧ドライバや放熱の機構の導入が必要になり、ＰＤＰのコストが高くなる。また、アドレスパルス幅を広くすると、表示放電のための時間が制限され、輝度および階調数の低下を生じさせる。その改善のためにアドレス電極を上下二分割して、アドレスドライバの数を増やすと、ＰＤＰのコストが高くなる。
【０００５】
発明者たちは、放電開始電圧が印加されてから放電が開始されるまでに放電遅延時間があること、および放電空間に空間電荷が存在すると放電開始電圧の低下および放電遅延時間が短縮されることに着目した。
【０００６】
本発明の目的は、ＰＤＰにおいて各アドレスパルス幅をより短くすることによって駆動のアドレス期間をより短くすることである。
【０００７】
本発明の別の目的は、ＰＤＰにおいて駆動の表示期間をより長くすることである。
【０００８】
本発明のさらに別の目的は、ＰＤＰにおいてより高い表示品質を実現することである。
【課題を解決するための手段】
【０００９】
本発明の特徴によれば、誘電体で被われた第１及び第２電極と、その第１及び第２電極と交差する方向に設けられ、かつ、誘電体で被われた第３電極とを、各セルに備えたプラズマディスプレイパネルの駆動方法は、表示対象セルをアドレスする際に、その表示対象セルの第２電極と第３電極の間に放電を発生させないパルス幅の準備アドレスパルスと、放電を発生させるパルス幅の主要アドレスパルスとを連続して印加する。ここでは、最良の形態の説明における狭義の準備アドレスパルスおよび準備スキャンパルスを総称して準備アドレスパルスと呼び、狭義の主要アドレスパルスおよび主要スキャンパルスを総称して主要アドレスパルスと呼ぶ。
【００１０】
本発明の別の特徴によれば、行方向及び列方向のセル群によって画面が構成されたプラズマディスプレイパネルの駆動方法は、その行方向に並ぶセル群を順に選択してアドレスする際に、その画面を構成する全セルの第２電極と第３電極の間に、放電を発生させないパルス幅の準備アドレスパルスを一斉に印加する第１の操作と、その行方向に並ぶセル群のうち表示対象セルの第２電極と第３電極の間に、放電を発生させるパルス幅の主要アドレスパルスを行毎に順次印加する第２の操作と、を加えることによって、表示対象セルにアドレス用の放電を生じさせる。
【００１１】
本発明のさらに別の特徴によれば、プラズマディスプレイパネルの駆動方法は、その画面を複数の行からなる複数のグループに分割し、かつその複数のグループのアドレス期間を時間的に互いに異ならせ、各グループのアドレス期間において各グループの全セルの第２電極と第３電極の間に、放電を発生させないパルス幅の準備アドレスパルスを一斉に印加する第１の操作と、グループにおける各行の表示対象の第２電極と第３電極の間に、放電を発生させるパルス幅の主要アドレスパルスを行毎に順次印加する第２の操作と、
を加えることによって、表示対象セルにアドレス用の放電を生じさせる。
【発明の効果】
【００１２】
本発明によれば、ＰＤＰにおける駆動のアドレス期間をより短くでき、それによって表示期間をより長くでき、それによって輝度および階調数を向上できＰＤＰにおいてより高い表示品質を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を、図面を参照して説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１４】
図１は本発明の実施形態による表示装置６０の構成を示している。表示装置６０は、ｍ×ｎ個のセルからなる表示面を有する３電極放電型のＰＤＰ１０と、縦横に並ぶセルを選択的に発光させるためのドライブユニット５０とを具えており、例えばテレビジョン受像機、コンピュータ・システムのモニタ等に利用される。
【００１５】
ＰＤＰ１０では、表示放電を生じさせるための電極対を構成する表示電極ＸおよびＹが平行に配置され、これら表示電極ＸおよびＹと交差するようにアドレス電極Ａが配列されている。表示電極Ｘはサステイン（維持）電極であり、表示電極Ｙはスキャン（走査）電極である。表示電極ＸおよびＹは、典型的には画面の行方向または水平方向に延び、アドレス電極Ａは列方向または垂直方向に延びている。
【００１６】
ドライブユニット５０は、ドライバ制御回路５１、データ変換回路５２、電源回路５３、Ｘ電極ドライバ回路またはＸドライバ回路６１、Ｙ電極ドライバ回路またはＹドライバ回路６４、およびアドレス電極ドライバ回路またはＡドライバ回路６８を含んでおり、場合によってＲＯＭを含み得る集積回路の形態で実装される。ドライブユニット５０には、ＴＶチューナまたはコンピュータのような外部装置からＲ，ＧおよびＢの３原色の発光強度を示すフィールドデータＤｆが各種の同期信号とともに入力される。フィールドデータＤｆはデータ変換回路５２の中のフィールドメモリに一時的に記憶される。データ変換回路５２は、フィールドデータＤｆを階調表示のためのサブフィールドデータＤｓｆに変換してＡドライバ回路６８に供給する。サブフィールドデータＤｓｆは、１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフィールドＳＦにおける各セルの発光の要否、より正確にはアドレス放電の要否を表す。
【００１７】
Ｘドライバ回路６１は、ＰＤＰ表示面を構成する複数のセルの壁電圧を均等にするために表示電極Ｘに初期化のための電圧を印加するリセット回路６２と、セルに表示放電を生じさせるために表示電極Ｘにサステインパルスを印加するサステイン回路６３とを含んでいる。Ｙドライバ回路６４は、表示電極Ｙに初期化のための電圧を印加するリセット回路６５と、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路６６と、セルに表示放電を生じさせるために表示電極Ｙにサステインパルスを印加するサステイン回路６７とを含んでいる。Ａドライバ回路６８は、表示データに応じてサブフィールドデータＤｓｆによって指定されたアドレス電極Ａにアドレスパルスを印加する。
【００１８】
ドライバ制御回路５１は、パルスの印加およびサブフィールドデータＤｓｆの転送を制御する。電源回路５３はユニット内の所要部分に駆動電力を供給する。
【００１９】
図２はＰＤＰ１０のセル構造の一例を示している。ＰＤＰ１０は一対の基板構体（ガラス基板上にセル構成要素を設けた構造体）１００および２０からなる。前面側のガラス基板１１の内面に、ｎ行ｍ列の表示面ＥＳの各行に一対ずつ表示電極ＸおよびＹが配置されている。表示電極ＸおよびＹは、面放電ギャップを形成する透明導電膜４１とその端縁部に重ねられた金属膜４２とからなり、誘電体層１７および保護膜１８が被覆されている。背面側のガラス基板２１の内面に１列に１本ずつアドレス電極Ａが配列されており、これらアドレス電極Ａは誘電体層２４で被覆されている。誘電体層２４の上に放電空間を列毎に区画する隔壁２９が設けられている。隔壁のパターンはストライプのパターンである。誘電体層２４の表面および隔壁２９の側面を被覆するカラー表示用の蛍光体層２８Ｒ，２８Ｇおよび２８Ｂは、放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。色配列は各列のセルを同色とするＲ，ＧおよびＢの繰り返しパターンである。
【００２０】
１つのピクチャ（画面）は典型的には約１６．７ｍｓの１フレーム期間で構成されており、インターレース型走査では１フレームが２つのフィールドで構成され、プログレッシブ型走査では１フレームが１つのフィールドで構成されている。ＰＤＰ１０による表示では、２値の発光制御によってカラー再現を行うために、典型的にはそのような１フィールド期間の入力画像の時系列の１つのフィールドＦを所定数ｑのサブフィールドＳＦに分割する。典型的には、各フィールドＦをｑ個のサブフィールドＳＦの集合に置き換える。しばしば、これらサブフィールドＳＦに順に２0，２1，２2，．．．２q-1の重みを付けて各サブフィールドＳＦの表示放電の回数を設定する。但し、サブフィールドＳＦの重み付けは前記のような２の乗数に限定されるものではない。サブフィールド単位の発光／非発光の組合せでＲ，ＧおよびＢの各色毎にＮ（＝１＋２1＋２2＋．．．＋２q-1 ）段階の輝度設定を行うことができる。このようなフィールド構成に合わせてフィールド転送周期であるフィールド期間Ｔｆをｑ個のサブフィールド期間Ｔｓｆに分割し、各サブフィールドＳＦに１つのサブフィールド期間Ｔｓｆを割り当てる。さらに、サブフィールド期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および発光のための表示またはサステイン期間ＴＳに分ける。典型的には、リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳにおけるパルス数は重みが大きいほど多く、表示期間ＴＳの長さは重みが大きいほど長い。この場合、サブフィールド期間Ｔｓｆの長さも、該当するサブフィールドＳＦの重みが大きいほど長い。但し、リセット期間ＴＲおよびアドレス期間ＴＡの長さは、それに限定されることなく、サブフィールド毎に異なっていてもよい。
【００２１】
図３は、Ｘドライバ回路６１、Ｙドライバ回路６４およびＡドライバ回路６８の出力駆動電圧波形の概略的な通常の駆動シーケンスを示している。この図において、表示電極ＸおよびＹの添字ｊは任意の行の位置を示し、アドレス電極Ａの添字ｉは任意の列の位置を示す。なお、図示の波形は一例であり、振幅、極性およびタイミングを様々に変更することができる。
【００２２】
リセット期間ＴＲ、アドレス期間ＴＡおよびサステイン期間ＴＳの順序は、ｑ個のサブフィールドＳＦにおいて同じであり、駆動シーケンスはサブフィールドＳＦ毎に繰り返される。各サブフィールドＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｙ１およびＰｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形（鈍波）パルスである。最初に印加されるパルスＰｒｘ１およびＰｒｙ１は、前サブフィールドＳＦにおける発光／非発光に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２およびＰｒｙ２を印加することにより、壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。なお、表示電極ＸおよびＹの片方にのみパルスを印加して初期化を行うことができるが、図示のように表示電極ＸおよびＹの双方に互いに１対の逆極性のパルスを印加することによってドライバ回路素子の低耐圧化を図ることができる。セルに加わる駆動電圧は、表示電極ＸおよびＹに印加されるパルスの振幅を加算した合成電圧である。
【００２３】
アドレス期間ＴＡにおいては、発光させるセルのみに発光維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）毎に選択行に対応した１つの表示電極Ｙに負極性のスキャンパルス−Ｖｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡにのみアドレスパルスＶａを印加する。つまり、選択行ｊのｍ列分のサブフィールドデータＤｓｆに基づいてアドレス電極Ａ1〜Ａmの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じる。そのアドレス放電がトリガとなって、その後の表示電極Ｘ−Ｙ間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２４】
サステステイン期間ＴＳにおいては、最初に全ての表示電極Ｙに対して所定極性（図の例では正極性）のサステインパルスＰｓを印加する。その後、表示電極Ｘと表示電極Ｙとに対して交互にサステインパルスＰｓを印加する。サステインパルスＰｓの振幅は維持電圧Ｖｓである。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルにおいて面放電が生じる。サステインパルスＰｓの印加回数は、上述したようにサブフィールドＳＦの重みに対応する。なお、サステイン期間ＴＳ全体にわたって不要な対向放電を防止するために、アドレス電極ＡをサステインパルスＰｓと同極性の電圧Ｖａｓにバイアスする。
【００２５】
本発明の実施形態によるＰＤＰドライブユニット５０は、アドレス期間ＴＡにおけるパルスの印加の形態に特徴を有する。アドレス期間ＴＡをより短くすることによって、サステイン期間ＴＳをより長くし、それによって表示品質をより高くすることができる。
【００２６】
図４は、実測によるスキャンパルスとアドレス放電の光パルスの時間的関係を示している。この図におけるアドレス放電の光パルスは観測できる数セル分の光の総和なので、不正確であり、この図における放電の遅れは、実際にスキャンパルスが印加されてから、スキャンパルスの電圧が降下を開始するまでの時間を示す。電圧ドロップは、放電電流が流れる証拠を示すので、電圧降下の開始は、そのスキャン電極Ｙの１ライン上のどこかのセルの放電が開始したことを示している。電圧降下は１ライン分のバラツキを吸収するので、光パルスよりは正確である。
【００２７】
ＰＤＰにおける放電は、電極間への電圧の印加から放電の開始までに所定の長さの時間の遅延を伴う。ＰＤＰにおける放電から発光までの過程は、（１）放電空間への電界の印加、電子の加速、および電子とガス原子の衝突からなる放電遅延または放電予備段階と、（２）ガス原子の励起および電離、および発光からなる放電および発光段階と、で構成される。予備段階では、セル内の放電空間に空間電荷のようなプライミング粒子が生成されるが、放電現象は生じない。その理由は、その予備段階では、電子等の荷電粒子が充分には加速されておらず、それが気体原子と衝突しても電離衝突または電子なだれが生じないからである。そのプライミング粒子が生成された後の放電および発光段階においてその放電および発光が開始する。従って、そのプライミング粒子が予め生成されていれば、その発光段階における放電開始の電圧が低下しまたは放電の立ち上がりが早くなる。
【００２８】
本発明の実施形態によれば、全てのまたは複数のアドレス電極Ａに対して予備段階の予備または準備アドレスパルスを同時に印加することによって、放電および発光段階における各主要アドレスパルスの幅を短くし、それによって準備および主要アドレスパルス幅の合計の長さをより短くする。
【００２９】
そのため、主要アドレスパルスおよび主要スキャンパルスの印加の前に準備アドレスパルスおよび準備スキャンパルスを予め印加することによって、放電遅延時間内で行われる放電現象の予備段階を予め生じさせているので、その後の主要アドレスパルスおよび主要スキャンパルスにおける放電遅延の時間が短縮される。好ましい実施の形態の説明では、説明のために、アドレス電極に印加される狭義の準備アドレスパルスおよび狭義の主要アドレスパルスとスキャン電極に印加される準備スキャンパルスおよび主要スキャンパルスとを区別しているが、準備アドレスパルスおよび準備スキャンパルスを総称して広義の準備アドレスパルスと呼び、主要アドレスパルスおよび主要スキャンパルスを総称して広義の主要アドレスパルスと呼ぶこともあり、また、アドレスパルスおよびスキャンパルスを総称して広義のアドレスパルスと呼ぶこともある。また、準備アドレスパルスおよび準備スキャンパルスでアドレス電極上およびスキャン電極上に形成された壁電荷を引き離して放電空間に空間電荷を供給するので、セル内の空間電荷が豊富になり、プライミング効果によって放電の統計的な遅れの改善も期待される。即ち、主要アドレスパルスおよび主要スキャンパルスの幅を通常のものより短縮することが可能となる。
【００３０】
図５Ａは、ＰＤＰ１０の全体においてアドレス電極およびスキャン電極にアドレスパルスＶａ’およびスキャンパルスＶｙ’が順次印加される通常のタイム・チャートを示している。
【００３１】
図５Ｂは、本発明の実施形態による、ＰＤＰ１０の全体においてアドレス電極およびスキャン電極に一斉に準備アドレスパルスＶａｐおよび準備スキャンパルスＶｙｐをそれぞれ印加し、その後で主要アドレスパルスＶａ１，Ｖａ２．．．Ｖａｎおよび主要スキャンパルスＶｙ１，Ｖｙ２．．．Ｖａｎが順次印加されるタイム・チャートを示している。図５Ｂにおいて、準備アドレスパルスＶａｐおよび準備スキャンパルスＶｙｐの各々の幅Ｔｐ１は放電遅延時間以下になっており、従って準備アドレスパルスＶａｐおよび準備スキャンパルスＶｙｐによって放電が生じることはない。主要アドレスパルスＶａ１，Ｖａ２．．．Ｖａｎおよび主要スキャンパルスＶｙ１，Ｖｙ２．．．Ｖａｎの幅Ｔ１，Ｔ２．．．Ｔｎは互いに等しく、主要アドレスパルスＶａ１，Ｖａ２．．．Ｖａｎの高さは互いに等しく、主要スキャンパルスＶｙ１，Ｖｙ２．．．Ｖａｎの高さは互いに等しくすればよい。後で説明するように、アドレス期間ＴＡにおいて、主要アドレスパルスＶａ１，Ｖａ２．．．Ｖａｎおよび主要スキャンパルスＶｙ１，Ｖｙ２．．．Ｖａｎの幅はＴ１，Ｔ２．．．Ｔｎは、徐々に大きくなってもよい。或いは、アドレス期間ＴＡにおいて、主要アドレスパルスＶａ１，Ｖａ２．．．Ｖａｎおよび主要スキャンパルスＶｙ１，Ｖｙ２．．．Ｖａｎの高さは、徐々に大きくなってもよい。
【００３２】
図６は、ＰＤＰ１０のスキャン電極Ｙをｋ本のライン（ｋ＝１以上の整数）を１ブロックとするｎ／ｋ個のブロック１〜ｎ／ｋにグループ化し、ブロック１〜ｎ／ｋの各々においてアドレス電極およびスキャン電極に一斉に準備アドレスパルスＶａｐ１〜Ｖａｐ（ｎ／ｋ）および準備スキャンパルスＶｙｐ１〜Ｖｙｐ（ｎ／ｋ）をそれぞれ印加し、その後で主要アドレスパルスＶａおよび主要スキャンパルスＶｙが順次印加されるタイム・チャートを示している。例えば、スキャン電極Ｙを、ＰＤＰ１０の上から１番目〜（ｎ／２）番目のブロック１と、（ｎ／２）＋１〜ｎ番目のブロック２とにグループ化してもよい（ｎは偶数）。
【００３３】
図７は、ｎ個のスキャン電極Ｙを、ＰＤＰ１０の上から偶数番目の第１のブロックと、奇数番目の第２のブロックとにグループ化し、第１のブロックにおいてアドレス電極Ａおよびスキャン電極Ｙに一斉に準備アドレスパルスＶａｐ１および準備スキャンパルスＶｙｐ１をそれぞれ印加し、その後で主要アドレスパルスＶａおよび主要スキャンパルスＶｙを順次印加し、次いで第２のブロックにおいてアドレス電極Ａおよびスキャン電極Ｙに一斉に準備アドレスパルスＶａｐ２および準備スキャンパルスＶｙｐ２をそれぞれ印加し、その後で主要アドレスパルスＶａおよび主要スキャンパルスＶｙを順次印加するタイム・チャートを示している。
【００３４】
例えば、アドレスパルスの波高値はＶａ＝８０Ｖ、スキャンパルスの波高値はＶｙ＝−１７０Ｖ、準備アドレスパルスの波高値はＶａｐ≦８０Ｖ、および準備スキャンパルスの波高値はＶｙｐ≧−１７０Ｖである。
【００３５】
アドレス電極およびスキャン電極の準備アドレスパルスおよび準備スキャンパルスの極性の向きは、その主要アドレスパルスおよび主要スキャンパルスと同等である。
【００３６】
また、それぞれの波高値Ｖａｐ、Ｖｙｐは次の式を満たす必要がある。
（｜Ｖａｐ｜＋｜Ｖｙｐ｜）≦（｜Ｖａ｜＋｜Ｖｙ｜）
【００３７】
準備アドレスパルスおよび準備スキャンパルスで放電が発生しないように、それらのパルス幅は放電形成遅れ時間以内に設定する必要がある。ＰＤＰ１０全体のセルのバラツキを考慮すると、そのパルス幅は、概ね５００ｎｓ以内、より好ましくは３００ｎｓ以内である。主要アドレスパルスおよび主要スキャンパルスのパルス幅は、典型的には準備アドレスパルスおよび準備スキャンパルスの幅より長く、約１μｓであることが好ましい。
【００３８】
通常、アドレスパルスおよびスキャンパルスの幅は１〜３３μｓである。これに対して、本発明の実施形態によれば、各ブロックにおける最初の準備アドレスパルスと次の主要アドレスパルスの幅の和０．３μ＋１．０μｓ＝１．３μｓは通常の最初のアドレスパルスの幅と同等であるが、本発明の実施形態による第２の主要アドレスパルス以降の主要アドレスパルスの各々の幅は通常のものより０．３μｓ短く、１つのブロックでは相当短くできる。
【００３９】
図６において、１ブロックのスキャン電極Ｙの本数ｋは、準備パルスを与えてからプライミング効果の持続する時間の上限値Ｔｍａｘをスキャンパルスの幅で割った整数値となるように決定するのが理想的である。しかし、１ブロックの電極の本数ｋは、回路の構成を容易にするために１つのＹドライバ回路６４の出力ビット数となるように決定してもよい。選択された１つのブロックの電極に準備パルスを供給するとき、次の式に示されているように、その他のブロックに準備パルスが供給されないように、その他のブロックのスキャン電極の電位をアドレス放電時の待機電位（半選択電位、即ち図３のＶｓｃの電位）に設定するのが好ましい。
選択されたブロックの電位（｜Ｖａｐ｜＋｜Ｖｙｐ｜）＞他のブロックの電位（｜Ｖａｐ｜＋｜Ｖｓｃ｜）
【００４０】
図８は、図６の変形であって、１つのフィールド内の連続するブロックにおいて準備アドレスパルスＶａｐ１，Ｖａｐ２，Ｖａｐ３．．．および準備スキャンパルスＶｙｐ１，Ｖｙｐ２，Ｖｙｐ３．．．の高さをブロック毎にΔＶずつ徐々に大きくした場合のタイム・チャートを示している。この場合、各ブロック１，２，３．．．の主要アドレスパルスＶａ１，Ｖａ２，Ｖａ３．．．および主要スキャンパルスＶｙ１，Ｖｙ２，Ｖｙ３．．．の高さは、好ましくは図示のように、それぞれ各ブロックの準備アドレスパルスＶａｐ１，Ｖａｐ２，Ｖａｐ３．．．および準備スキャンパルスＶｙｐ１，Ｖｙｐ２，Ｖｙｐ３．．．の高さと同じになるようにしてもよいし、あるいは徐々に大きくすることなく全てのブロックを通して同じにしてもよい。
【００４１】
図９は、図６の別の変形であって、１つのフィールド内の後続のブロックにおいて準備アドレスパルスＶａｐ１，Ｖａｐ２，Ｖａｐ３．．．および準備スキャンパルスＶｙｐ１，Ｖｙｐ２，Ｖｙｐ３．．．の幅Ｔｐ１，Ｔｐ２，Ｔｐ３．．．をΔｔずつ徐々に大きくした場合のタイム・チャートを示している。この場合、各ブロック１，２，３．．．の主要アドレスパルスＶａおよび主要スキャンパルスＶｙの幅は、互いに等しくてよい。
【００４２】
一般的に、リセット期間ＴＲ後の時間の経過とともに壁電荷が自然に減少し、放電遅れ時間がより大きくなる傾向がある。従って、これを補償するために、図８および９に示されているように、ブロック１の後のブロック２、３．．．ｎ／ｋでは、準備アドレスパルスＶａｐ１および準備スキャンパルスＶｙｐ１のパルス幅Ｔｐ１および波高値に比べて準備アドレスパルスＶａｐ２および準備スキャンパルスＶｙｐ２のパルス幅Ｔｐ２および／または波高値をより大きくし、準備アドレスパルスＶａｐ２および準備スキャンパルスＶｙｐ２のパルス幅Ｔｐ２および波高値に比べて準備アドレスパルスＶａｐ３および準備スキャンパルスＶｙｐ３のパルス幅Ｔｐ３および／または波高値をより大きくしてゆき、即ち、後の順番のブロックほど準備アドレスパルスＶａｐおよび準備スキャンパルスＶｙｐのパルス幅および／または波高値をより大きくするとよい。例えば、スキャン電極Ｙを５つのブロックにグループ化する場合、第１のブロックにおける準備アドレスパルスおよび準備スキャンパルスの幅を１１０ｎｓとし、後続のブロックではΔｔ＝１０ｎｓずつ増やして、第５のブロックにおける準備アドレスパルスおよび準備スキャンパルスの幅を１５０ｎｓとする。例えば、その５つのブロックの場合、準備スキャンパルスの波高値を−１６６Ｖとし、後続のブロックではΔＶ＝１Ｖずつ増やして、第５のブロックにおける準備アドレスパルスおよび準備スキャンパルスの波高値を−１７０Ｖとする。
【００４３】
図５Ｂにおいて、アドレス期間ＴＡにおいて、準備アドレスパルスＶａｐの後の主要アドレスパルスＶａ１、Ｖａ２、Ｖａ３．．．Ｖａｎ、および準備スキャンパルスＶｙｐの後の主要スキャンパルスＶｙ１、Ｖｙ２、Ｖｙ３．．．Ｖｙｎのそれぞれの高さを徐々にΔＶずつ大きくし、および／またはそのパルス幅Ｔ１，Ｔ２．．．Ｔｎを徐々にΔｔずつ大きくてもよい。代替構成として、準備パルスを与えてからプライミング効果の持続する時間の上限値Ｔｍａｘを超えるタイミングの主要アドレスパルスおよび主要スキャンパルスの高さおよび／または幅を徐々に大きくしてもよい。
【００４４】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明の実施形態による表示装置の構成を示している。
【図２】図２は、ＰＤＰのセル構造の一例を示している。
【図３】図３は、Ｘドライバ回路、Ｙドライバ回路およびＡドライバ回路の概略的な通常の出力駆動電圧波形を示している。
【図４】図４は、実測によるスキャンパルスとアドレス放電の光パルスの時間的関係を示している。
【図５】図５Ａは、ＰＤＰの全体においてアドレス電極およびスキャン電極にアドレスパルスおよびスキャンパルスが順次印加される通常のタイム・チャートを示している。図５Ｂは、本発明の実施形態による、ＰＤＰの全体においてアドレス電極およびスキャン電極に一斉に準備アドレスパルスおよび準備スキャンパルスをそれぞれ印加し、その後で主要アドレスパルスおよび主要スキャンパルスが順次印加されるタイム・チャートを示している。
【図６】図６は、ＰＤＰのスキャン電極を、ｋ本のラインを１ブロックとする複数のブロックにグループ化し、各ブロックにおいてアドレス電極およびスキャン電極に一斉に準備アドレスパルスおよび準備スキャンパルスをそれぞれ印加し、その後で主要アドレスパルスＡおよび主要スキャンパルスＹが順次印加されるタイム・チャートを示している。
【図７】図７は、ｎ個のスキャン電極を、ＰＤＰの上から偶数番目の第１のブロックと、奇数番目の第２のブロックとにグループ化し、第１のブロックにおいてアドレス電極Ａおよびスキャン電極Ｙに一斉に準備アドレスパルスおよび準備スキャンパルスをそれぞれ印加し、その後で主要アドレスパルスおよび主要スキャンパルスを順次印加し、次いで第２のブロックにおいてアドレス電極およびスキャン電極に一斉に準備アドレスパルスおよび準備スキャンパルスをそれぞれ印加し、その後で主要アドレスパルスおよび主要スキャンパルスを順次印加するタイム・チャートを示している。
【図８】図８は、図６の変形であって、１つのフィールド内の連続するブロックにおいて準備アドレスパルスおよび準備スキャンパルスの高さをブロック毎に徐々に大きくした場合のタイム・チャートを示している。
【図９】図９は、図６の別の変形であって、１つのフィールド内の後続のブロックにおいて準備アドレスパルスおよび準備スキャンパルスの幅徐々に大きくした場合のタイム・チャートを示している。
【符号の説明】
【００４６】
６０  表示装置
１０  ＰＤＰ
５０  ドライブユニット
５１  ドライバ制御回路
５２  データ変換回路
５３  電源回路
６１  Ｘドライバ回路
６２  リセット回路
６３  サステイン回路
６４  Ｙドライバ回路
６５  リセット回路
６６  スキャン回路
６７  サステイン回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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