(57)【要約】【課題】  シリコンドットに密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供する。【解決手段】  本発明の不揮発性メモリ素子は、完全空乏型の薄膜ＳＯＩ表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを備える。【選択図】    図７
2006086206.tif 000002
【特許請求の範囲】
【請求項１】
完全空乏型の薄膜ＳＯＩ表面に形成されたトンネル酸化膜と、
該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、
該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、
該酸化膜の表面に形成されたゲート電極と
を有することを特徴とする不揮発性メモリ素子。
【請求項２】
上記薄膜ＳＯＩの膜厚を２〜１０ｎｍの範囲とすることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項３】
完全空乏型の薄膜ＳＯＩの表面に形成された第１のトンネル酸化膜と、
前記薄膜ＳＯＩの下面に形成された第２のトンネル酸化膜と、
前記第１のトンネル酸化膜表面に、所定の密度で形成された複数の第１のシリコンドットと、
前記第２のトンネル酸化膜表面に、所定の密度で形成された複数の第２のシリコンドットと、
前記第１のシリコンドットを挟んで、前記第１のトンネル酸化膜上に形成された第１の酸化膜と、
前記第２のシリコンドットを挟んで、前記第１のトンネル酸化膜上に形成された第２の酸化膜と、
前記第１の酸化膜の表面に形成された第１のゲート電極と、
前記第２の酸化膜の表面に形成された第２のゲート電極と
を有することを特徴とする不揮発性メモリ素子。
【請求項４】
前記薄膜ＳＯＩの膜厚を２〜２０ｎｍとすることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
所定の幅の薄膜ＳＯＩの露出された全面に形成されたトンネル酸化膜と、
該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、
該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、
該酸化膜の表面に形成されたゲート電極と
を有することを特徴とする不揮発性メモリ素子。
【請求項６】
前記薄膜ＳＯＩの幅を２〜２０ｎｍとすることを特徴とする請求項５に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ結晶（微結晶、本発明ではシリコンドット）を浮遊（フローティング）ゲートに用いた不揮発性メモリ（特にフラッシュメモリ）素子に関する。
【背景技術】
【０００２】
最近、デジタルカメラやメモリスティックの組込用の記憶媒体（不揮発性メモリ）として、再書き込みが可能なフラッシュメモリが多用されるようになり、取り扱うデータが画像及び動画などであるため、解像度が上昇するに連れて、より大容量のフラッシュメモリが必要となってきている。
ところが、メモリ素子のトランジスタの構造から、製造プロセス・ルールが９０ｎｍ以下になると、同技術の使用は現実的でなくなるという。
【０００３】
すなわち、上記ルールで形成されるサイズの浮遊ゲート方式メモリにおいては、保持時間を確保する観点から、浮遊ゲートとシリコン基板との間の酸化膜を薄くすることができず、そのため、ゲート長も短くすることができない。したがって、メモリセルの面積が大きくなるため、チップ全体の面積も大きくなり価格が上昇してしまう。
また、信頼性を確保するためにますます酸化膜を薄くできない状況となっている。
【０００４】
このため、図２０のフローティングゲートに換えて、図２１に示すようなシリコンドット（またはナノ結晶あるいは微結晶）に対して、電子を注入してデータを書き込むメモリ素子が開発されている（例えば、非特許文献１参照）。
これにより、２つの酸化膜層の間に所定の大きさのシリコンドットを形成し、このシリコンドットに電荷（電子）を注入するようにした、これにより、以下の効果を得ることが可能となった。
【０００５】
ａ．シリコンドットとシリコン基板との間の酸化膜に欠陥があったとしても、全てのシリコンドット下部に欠陥がある確率は少なく、全てのシリコンドットから電荷が抜けてしまう確率は非常に小さい。一方、図２０の浮遊ゲートの場合、浮遊ゲートとシリコン基板との酸化膜に一カ所でも欠陥があるとそこから浮遊ゲートに蓄積された電荷が抜けてしまうことになる。
ｂ．図２０の浮遊ゲートを使用した場合、トンネル酸化膜の一番流れやすい領域（電界が最も強くなる部分）にトンネル電流（ＦＮ電流： Fowler-Nordheim-Current）が集中的に流れるため欠陥が生成されやすくなるが、図２１のシリコンドットを用いる場合、シリコンドット各々が直下のトンネル酸化膜を介して電荷を注入することになるので、トンネル電流が流れる領域が分散されるため、欠陥が出来にくいことになる。
【０００６】
上述したように、トンネル酸化膜に欠陥が生成されにくく、製造時に欠陥が存在したとしても、この欠陥の影響を受けるのは一部のシリコンドットのみとなるため、信頼性と電荷保持の信頼性を確保することが可能となる。
また、トンネルの酸化膜の欠陥にある程度の耐性を有するため、シリコンドットの下部のトンネル酸化膜の薄膜化を行うことができ、トンネル酸化膜を薄くすることで、書き込みに必要な電圧を低下させる低電圧化を可能とすることができる。また、酸化膜が薄いのでゲート長を短くすることができ、セル面積を小さくできる。
【非特許文献１】Appl．Phys．Lett.，Vol．68，No.10，4 March 1996
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に示す不揮発性メモリは、シリコンドットがＭＯＳＦＥＴのゲート酸化膜中に設けた複数のシリコン微結晶に対して一括に電子を注入・放出し、しきい値電圧をシフトさせて情報を記憶する。
しかしながら、特許文献１に示す不揮発性メモリは、シリコンドットが量子の閉じ込めやクーロンブロッケードの効果によって電子の注入が制限されるため、記憶に寄与できる電子が少なくなり、結果としてしきい値電圧シフトが小さくなるという欠点を有している。
【０００８】
これまで、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくするため、シリコンドットの密度を高くして、しきい値電圧の変化に寄与する電子を増加させるための手法が提案されてきている。
しかし、シリコンドットの密度を増加させるためには、単純に増加させることが困難であり、特殊な製造装置や工程が必要となり、製造コストが増大してしまう。
また、チャネル幅に注目し、幅を細くしてしきい値電圧シフトを大きくする方法も提案されているが、シリコンドットとチャネルとの位置関係により、しきい値電圧の特性が大きくばらつく問題がある。
【０００９】
本発明は、このような事情に鑑みてなされたもので、シリコンドットの密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載の不揮発性メモリ素子は、完全空乏型の薄膜ＳＯＩ表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを有することを特徴とする。
【００１１】
請求項２記載の不揮発性メモリ素子は、請求項１記載の不揮発性メモリ素子であって、前記薄膜ＳＯＩの膜厚を２〜１０ｎｍの範囲とすることを特徴とする。
【００１２】
請求項３記載の不揮発性メモリ素子は、完全空乏型の薄膜ＳＯＩの表面に形成された第１のトンネル酸化膜と、前記薄膜ＳＯＩの下面に形成された第２のトンネル酸化膜と、前記第１のトンネル酸化膜表面に、所定の密度で形成された複数の第１のシリコンドットと、前記第２のトンネル酸化膜表面に、所定の密度で形成された複数の第２のシリコンドットと、前記第１のシリコンドットを挟んで、前記第１のトンネル酸化膜上に形成された第１の酸化膜と、前記第２のシリコンドットを挟んで、前記第１のトンネル酸化膜上に形成された第２の酸化膜と、前記第１の酸化膜の表面に形成された第１のゲート電極と、前記第２の酸化膜の表面に形成された第２のゲート電極とを有することを特徴とする。
【００１３】
請求項４記載の不揮発性メモリ素子は、請求項３記載の不揮発性メモリ素子であって、前記薄膜ＳＯＩの膜厚を２〜２０ｎｍとすることを特徴とする。
【００１４】
請求項５記載の不揮発性メモリ素子は、所定の幅の薄膜ＳＯＩの露出された全面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを有することを特徴とする。
【００１５】
請求項６記載の不揮発性メモリ素子は、請求項５に記載の不揮発性メモリ素子であって、前記薄膜ＳＯＩの幅を２〜２０ｎｍとすることを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、シリコンドット（シリコン微結晶）を記憶ノードとする半導体メモリデバイス（フラッシュメモリなど）において、
(1)  完全空乏型の薄膜ＳＯＩを用いることにより、ソース-ドレイン間リーク電流を低下させ、 記憶時と消去時とにおけるしきい値電圧の差（しきい値電圧シフト）を、大きくすることが可能
(2)  請求項３及び請求項５の構成において、薄膜ＳＯＩを介して対向するシリコンドットに蓄積された電荷が発生する電位により、シリコンドットとＳＯＩとの電位差が小さくなり、シリコンドットに記憶した情報（蓄積された電荷）を抜け難くし、このため保持される時間を長くすることが可能
という効果が得られる。
【発明を実施するための最良の形態】
【００１７】
本発明が完全空乏型の薄膜ＳＯＩ（Ｓilicon-on-Insulator：シリコン基板の所定の深さに酸化膜が埋め込まれている）を不揮発性メモリ素子として使用する理由を以下に示す。
図１（ａ）はバルクのシリコン基板上に形成したトランジスタの断面を示す概念図である。この場合、トランジスタのゲート長を短くすると、短チャンネル効果によりシリコン基板のチャンネルから離れたシリコン基板内にリーク電流が流れ、ゲートによるトランジスタのオンオフ制御が行いにくくなる。
【００１８】
図１（ｂ）は部分空乏型のＳＯＩに形成したトランジスタの断面を示す概念図である。この場合、バルク基板よりはリーク電流が少なくなるが、それでも埋込み酸化膜直上部分のＳＯＩにリーク電流が流れる。
図１（ｃ）は完全空乏型の薄膜ＳＯＩであり、図１（ｂ）のＳＯＩに比較して、埋込酸化膜上のＳＯＩの厚さが非常に薄い。
【００１９】
このため、リーク電流を含めた電流経路がゲート電極に近く、ゲート電極の電圧による電界の支配力が薄膜全体に及び、ゲート電界の支配力が強いので、短チャンネル効果に強く、リーク電流を低減することができる。
したがって、図１（ｃ）の薄膜ＳＯＩを利用することにより、リーク電流を低減することにより、図２に示すようにシリコンドットが存在している場合、シリコンドットに電荷（電子）を注入する前後において、トランジスタのしきい値電圧を大きく変化させることが可能となる。
この例では、グラフにおける破線がシリコンドットがトンネル酸化膜（厚さ３ｎｍ）と酸化膜の間に存在しているものである。矢印Ａは、ゲート電圧を正の方向に徐々に上げていった場合であり、そのまま１０Ｖまで電圧を上昇させ、次に電圧を次第に下げていった場合が矢印Ｂである。矢印Ｂの特性は矢印Ａと一致せず、同じゲート電圧で比較すると矢印Ｂの方が電流が小さいため、矢印Ｂでは、あきらかにしきい値電圧が上昇したことがわかる。
【００２０】
一方、グラフにおける実線は、トンネル酸化膜上に単に酸化膜を積層したトランジスタの特性を示すが、シリコンドットがあるものに比較すると、電圧上昇後も全くしきい値電圧の変化が無い。  この結果から、薄膜ＳＯＩにおいて、シリコンドットを電荷を蓄積する記憶ノードとした場合、十分な書き込み前後のしきい値電圧の差を得ることができる。このとき、トンネル酸化膜表面に形成されるシリコンドット（ＬＰＣＶＤ（減圧ＣＶＤ）で形成）の走査電子顕微鏡写真を図３に示す。シリコンドットの径は約８ｎｍであり、密度は２〜４×１０１１ｃｍ−２である（本実施例のシリコンドットは全てこのサイズと密度であるが、本発明はさらに密度が高い場合にも有効である）。
【００２１】
次に、図４のトランジスタの断面を示す概念図を参照して、トランジスタの構造について説明する。図４（ａ）はシングルゲートのＳＯＩトランジスタであり、図４（ｂ）はダブルゲートのＳＯＩトランジスタであり、図４（ｃ）はＦｉｎＦＥＴ（電界効果トランジスタ）である。
以下、トランジスタと言う場合は、ＳＯＩ基板上に作成したＭＯＳＦＥＴ（金属-酸化膜-半導体電界効果トランジスタ）を指すこととする。
【００２２】
図４（ａ）のように、トランジスタのボディ（ＳＯＩ層）が厚い場合、チャネルの電子は厚さ方向に自由に広がりを持つことができるため、ゲート電極の電界の影響が弱い領域で湧き出しやすくなる。
しかしながら、図４（ｂ）のように、ボディ（すなわちゲート直下のＳＯＩ層の部分）を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をゲート電圧の電界の制御下に置くことができる。
【００２３】
さらに、図４（ｃ）のように、ボディの下にもう一つのゲートを設けた構造がダブルゲートトランジスタである。ＳＯＩボディを上下からゲート電極で挟む構造となっており、ゲート電極の電界の影響をさらに強くすることができる。その結果、リーク電流が大幅に減少し、短チャンネル効果に強くなる。
さらに、図４（ｄ）のような、ＦｉｎＦＥＴ構造にすることにより、チャネルは両側からゲート電極に挟まれる構造になるため、チャネルにおけるゲートによる制御が容易となり、図４（ｃ）のダブルゲートに比較すると製造が容易であり、生産性を向上させることが可能である。図５は、ＦｉｎＦＥＴ構造を示す概念図であり、破線部分の断面（Spacer-defined-finsの部分）が図４（ｄ）となっている。
【００２４】
以下、本発明の一実施形態によるシリコンドットをデータを記憶するノードとした不揮発メモリ素子を図面を参照して説明する。
図６は従来のシリコンドットメモリ素子の断面構造の概念図であり、図７は薄膜ＳＯＩを基板として作成した薄膜ＳＯＩシリコンドット（シリコン微結晶）メモリ素子の断面構造の概念図であり、図８は薄膜ＳＯＩを基板として作成したダブルゲート構造の薄膜ＳＯＩシリコンドットメモリ素子の断面構造の概念図であり、図９はＳＯＩを基板として作成したＦｉｎＦＥＴ構造の薄膜ＳＯＩシリコンドットメモリ素子の断面構造の概念図である。
【００２５】
図６においては、バルクのシリコン基板９９表面にトンネル酸化膜３を形成し、このトンネル酸化膜３表面に所定の密度で複数のシリコンドット１を形成し、このシリコンドット１を挟んで、上記トンネル酸化膜３上に酸化膜４を形成して、この酸化膜４の表面にゲート５（ゲート電極）を形成して作成された不揮発性メモリ素子である。
【００２６】
図７は、完全空乏型の厚さ数ナノメートルの薄膜ＳＯＩ・２表面に、トンネル酸化膜３を形成し、このトンネル酸化膜３表面に所定の密度で複数のシリコンドット１を形成し、このシリコンドット１を挟んで、上記トンネル酸化膜３上に酸化膜４を形成して、この酸化膜４の表面にゲート５（ゲート電極）を形成して作成された不揮発性メモリ素子である。この図７の薄膜ＳＯＩの膜厚は、２〜１０ｎｍの範囲で形成されている。
【００２７】
図８は、完全空乏型の薄膜ＳＯＩ・２の表面に、トンネル酸化膜６（第１のトンネル酸化膜）と、上記薄膜ＳＯＩ・２の下面に形成されたトンネル酸化膜７（第２のトンネル酸化膜）とを各々形成し、第１のトンネル酸化膜６表面に、複数の第１のシリコンドット８を所定の密度で形成し、同様に第２のトンネル酸化膜７表面に、複数の第２のシリコンドット９を所定の密度で形成する。
【００２８】
そして、第１のシリコンドット８を挟んで、この第１のトンネル酸化膜６上に酸化膜１０（第１の酸化膜）を形成し、また、第２のシリコンドット９を挟んで、第２のトンネル酸化膜７上に酸化膜１１（第２の酸化膜）を形成し、第１の酸化膜１０の表面にゲート１２（第１のゲート電極；Top Gate）を形成し、第２の酸化膜１１の表面にゲート１３（第２のゲート電極；Bottom Gate）を形成して作成された不揮発性メモリ素子である。この図８の薄膜ＳＯＩ・２の厚さは２〜２０ｎｍの範囲で形成されている。
【００２９】
図９は、所定の幅の薄膜ＳＯＩ・２の露出された全面にトンネル酸化膜３を形成し、このトンネル酸化膜３表面に複数のシリコンドット１を所定の密度で形成し、このシリコンドット１を挟んで、トンネル酸化膜３上に酸化膜４を形成し、この酸化膜４の表面にゲート５（ゲート電極）を形成して作成されている。図８の薄膜ＳＯＩ・２の幅は２〜２０ｎｍの範囲で形成されている。
【００３０】
上述したように、図６は従来のシリコンドットメモリ素子であり、一般にトランジスタ（ＭＯＳＦＥＴ）のチャネルを流れる電子は、ゲート酸化膜界面から数ナノメートルの距離に重心がある。
一方、シリコンドット（シリコン微結晶）と、チャネルにおけるの電子との距離が近づくと、シリコンドット内の電子によるチャネルポテンシャルの変調幅が広がって、トランジスタのしきい値電圧のシフトを大きくすることができる。
【００３１】
本発明の第１の実施形態においては、従来のバルク基板に換えて、図７に示す薄膜ＳＯＩ基板を用いている。
このため、形成されるチャネルが厚さ方向に薄くなるため、チャネルを流れる電子の重心がシリコンドットの近くを通過するため、シリコンドットに蓄積された電子が、より効率的にチャネルポテンシャルを変調でき、しきい値電圧のシフトを大きくすることができる。
【００３２】
一方、本発明の第２の実施形態においては、図８に示すように、チャネルが形成されるＳＯＩ層を両側から挟むダブルゲート（ゲート１２，１３）の構造が用いられている。この構造において、ＳＯＩ層の膜厚を数ナノメートルの厚さの領域に限定することで、チャネルとなる領域全体を微結晶の電子の影響が強い範囲に留めることができる。こうして微結晶の電子がチャネルポテンシャルを変調できる幅が拡大し、より大きなしきい値電圧シフトを得ることができる。
【００３３】
さらに、本発明の第３の実施形態においては、図９のようなチャネル構造が用いられている。このチャネル構造は、一般にＦｉｎＦＥＴと呼ばれるＭＯＳＦＥＴ構造であり、このチャネル構造をシリコンドットを用いた不揮発性メモリ素子に応用するものである。
【００３４】
シリコンドットに蓄積される電子が３次元的に閉じ込められているため、各シリコンドットから発生するポテンシャル形状は、クーロンポテンシャルに近い。
この場合、シリコンドット内の電子がチャネル内の電子に及ぼすポテンシャルは、互いの距離に反比例にするため、シリコンドットとチャネル内の電子との距離が十分近づけば、しきい値電圧シフトの増大として観測される。
【００３５】
ここで、ＭＯＳＦＥＴ（トランジスタ）のボディが厚い場合（図６に示すバルク構造または図７の構造でＳＯＩ層が厚い場合に相当）、チャネル内の電子は厚さ方向に自由に広がりを持つことができ、シリコンドットから遠いため、ゲートの電界の影響が弱い領域で電子が湧き出しやすくなる。
このため、図７に示すように、ボディ（すなわちＳＯＩ層の膜厚）を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をシリコンドットの電子の影響が強い範囲に留めることができる。
【００３６】
このようにして、シリコンドットに蓄積された電子が、チャネルのポテンシャルを変調できる幅を拡大することにより、大きなしきい値電圧シフトを得ることができる。
さらに，図８及び図９に示すのような構造にすると、チャネルは両側からシリコンドットに挟まれる構造になるため、チャネルポテンシャルがより大きく変調され、しきい値電圧シフトが大きくなる。
【００３７】
特に図９の場合は，チャネル幅が細いことに寄るボトルネック効果も加わってしきい値電圧シフトはさらに大きくなる。
また、図７，図８および図９の構造においては、シリコンドットから電子が放出されにくくなるので保持時間も長くなる。
さらに、図７，図９の構造ともに，既存のLSI製造プロセスをそのまま用いることができるので，実用化が容易である。しかも，しきい値電圧シフトと保持時間の改善率が大きいため，利用価値は極めて高い。
また、本発明においては、電子を局在させる事が重要であり、ゲート酸化膜内にキャリアを局所的にトラップさせるＭＯＮＯＳ構造等にも適用できる。
【００３８】
次に、第１の実施例（図７）及び第２の実施例（図８）の書き込み時及び消去時のしきい値電圧の比較を図１０に示す。メモリ素子（シリコンドットメモリ素子）のトンネル酸化膜の厚さは３ｎｍである。
また、ＳＯＩ層の厚さＴsoiは、シングルゲート（ＳＧ；第１の実施例）のメモリ素子が１５ｎｍであり、ダブルゲート（ＤＧ；第２の実施例）のメモリ素子が１５，８，４ｎｍの３種類で行われている。
書き込みには、それぞれのメモリ素子において、ソース（Ｓ）を接地し、ドレイン（Ｄ）に１００ｍＶを印加し、そしてゲートに対して１５Ｖの電圧を５００ｍｓのパルスとして印加した。
【００３９】
消去時には、それぞれのメモリ素子において、ソース（Ｓ）及びドレイン（Ｄ）を接地し、そしてゲートに対して−１５Ｖの電圧を５００ｍｓのパルスとして印加した。
図１０から判るように、膜厚Ｔsoiが１５ｎｍの場合においての第１及び第２の実施例の特性の違いとして、ダブルゲート（ＤＧ）の方が書き込み時にリーク電流が大きく下がり、しきい値の消去時との差が大きくなっていることがわかる。
また、ダブルゲートにおけるＴsoiを薄くするに従い、ゲート電圧のチャネル制御の特性が向上して、しきい値の変化が大きくとれていることが判り、同様なシリコンドットの電荷の蓄積においても、記憶特性を向上させることができる。
【００４０】
次に、図１１にゲートに印加する書き込みパルスの幅としきい値電圧との変化を示すグラフである（図１０のシリコンドットメモリ素子にてテストを行っている）。
図１１において、書き込み電圧を１５Ｖで、書き込みパルスの幅を変化させている。
ＳＯＩの膜厚Ｔsoiが１５ｎｍの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は短いパルス幅でも、しきい値電圧の変化が得られることがわかる。
【００４１】
次に、図１２にゲートに印加する書き込み電圧としきい値電圧との変化を示すグラフである（図１０のシリコンドットメモリ素子にてテストを行っている）。
図１２において、書き込みパルス幅を５００ｍｓで、書き込み電圧を変化させている。
ＳＯＩの膜厚Ｔsoiが１５ｎｍの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は低い電圧においても、しきい値電圧の変化が得られることがわかる。
【００４２】
図１０〜図１２で示したように、シリコンドットメモリ素子において、シングルゲートの場合に比較し、ダブルゲートの場合にはゲートによるチャネルのリーク電流の制御性が向上して、同じ書き込み電圧であれば短い時間でしきい値電圧のシフトが大きくなり、同じ書き込み時間であれば低い書き込み電圧となり、メモリ素子の書き込み及び消去時におけるしきい値電圧のシフトの特性が向上する。
また、同じダブルゲートにおいても、ＳＯＩ層の厚さが薄くなるほど上述したように、メモリ素子の書き込み及び消去時におけるしきい値電圧のシフトの特性が向上している。
【００４３】
次に、図１３に書き込み後のしきい値電圧の電圧の時間変化を示すグラフである（図１０のシリコンドットメモリ素子にてテストを行っている）。
図１３において、書き込みパルス幅を５００ｍｓで、書き込み電圧を１５Ｖで書き込んだ後、時間経過におけるしきい値電圧の変化の測定を行った。
ＳＯＩの膜厚Ｔsoiが１５ｎｍの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は、しきい値電圧の変化が少なく、かつ書き込み直後のしきい値電圧が高いほど、時間経過によるしきい値電圧の変化（すなわち、シリコンドットに蓄積された電荷の抜け）が少ないことがわかる。
【００４４】
次に、シングルゲートＳＯＩの場合（図７）におけるＳＯＩ厚の薄膜化の効果を示す。図１４にシングルゲートＳＯＩにおける書き込み後のしきい値電圧と実効チャネル幅との対応を示すグラフである。
図１４において、黒い四角はＳＯＩ層の厚さが６ｎｍの試料であり、白抜きの丸はＳＯＩ層の厚さが６０ｎｍの試料を示し、各々実効チャネル幅をゲートへの印加電圧１０Ｖ，５００ｍｓのパルス幅で書き込んで、しきい値電圧の測定を行った。
【００４５】
ＳＯＩ層の膜厚Ｔsoiが６ｎｍの場合、膜厚Ｔsoiが６０ｎｍの場合に比較して、試験範囲の実効チャンネル長範囲全般にわたり、しきい値電圧の変化が大きい。
これは、ＳＯＩ層の膜厚が薄くなるほど、ドレイン電流が流れるチャンネル（電流経路）が、シリコンドットにより近くなるため、ゲートによる電流の制御特性が向上するためと考えられる。
【００４６】
また、ＳＯＩ層の膜厚が厚いとしても、実効チャネル幅が狭ければ、しきい値の電圧の変化は大きいがグループＡ（GropA；チャンネル長１０±７．５ｎｍ、すなわち、２．５〜１７．５ｎｍ）のようにばらつきが大きいという欠点がある。
一方、このばらつきを考慮した場合、グループＢ（GropB；チャンネル長５０±７．５ｎｍ、すなわち、５２．５〜５７．５ｎｍ）のように、ＳＯＩ層の厚さが薄く、実効チャネル幅の広い方がしきい値の変化が安定してデバイスとして用いたとき有利であると考えられる。
【００４７】
次に、図１５に、チャネル幅が広い場合におけるＦｉｎＦＥＴ構造（図９）を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである。
トンネル酸化膜の厚さ３ｎｍであり、ＳＯＩ層の厚さが６０ｎｍであり、実効チャネル幅が５０ｎｍのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み（＋電圧）及び消去の電圧（−電圧）を±１０Ｖ，±１５，±２０の３種類について変化させ、各々５００ｍｓのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
【００４８】
次に、図１６に、チャネル幅が狭い場合におけるＦｉｎＦＥＴ構造（図９）を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである。
トンネル酸化膜の厚さ３ｎｍであり、ＳＯＩ層の厚さが６０ｎｍであり、実効チャネル幅が２．５ｎｍのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み（＋電圧）及び消去の電圧（−電圧）を±１０Ｖ，±１５，±２０の３種類について変化させ、各々５００ｍｓのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
【００４９】
上述した図１５と図１６とを比較すると、同じ条件で書き込み及び読み出しを行っているが、チャネル幅の狭い方のメモリ素子のしきい値変化のシフト量が大きく、チャネル幅が広いと、シリコンドットメモリ素子に対してＦｉｎＦＥＴ構造を適用する効果があまり無いことが判る。
したがって、チャネル幅が狭いと、ゲートによるチャネル電流の制御性が向上して、チャネル内部のリーク電流を抑えることが可能となり、しきい値電圧のシフト量を大幅に増加させて、ダブルゲートの適用の効果を引き出すことができる。
【００５０】
次に、図１７に、チャネル幅が広い場合におけるＦｉｎＦＥＴ構造（図９）を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである。
トンネル酸化膜の厚さ３ｎｍであり、ＳＯＩ層の厚さが６０ｎｍであり、実効チャネル幅が５０ｎｍのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み（＋電圧）及び消去の電圧（−電圧）を±１０Ｖ（白抜きの四角），±２０（黒塗りの丸）の２種類について変化させ、各々５００ｍｓのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
【００５１】
次に、図１８に、チャネル幅が狭い場合におけるＦｉｎＦＥＴ構造（図９）を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである。
トンネル酸化膜の厚さ３ｎｍであり、ＳＯＩ層の厚さが６０ｎｍであり、実効チャネル幅が２．５ｎｍのサイズのメモリ素子で、書き込み及び消去を行った。
【００５２】
ここで、書き込み（＋電圧）及び消去の電圧（−電圧）を±１０Ｖ（白抜きの四角），±２０（黒塗りの丸）の２種類について変化させ、各々５００ｍｓのパルス幅にて、ゲートに対して印加している。
当然のことながら、図１７と同様に、印加電圧の大きいほうが書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
さらに、この図１８からは書き込み後のしきい値電圧が大きいほど、シフト量の時間変化が少ない（すなわち、シリコンドットからの蓄積された電荷の抜けが少ない）ことが判る。
【００５３】
上述したように、チャネル幅が広いと、ゲートのチャンネル制御性が悪く、チャネル内部のリーク電流を抑止することが十分できず、一定以上のしきい値の変化が起こりにくい。
一方、チャネル幅を狭くすることにより、ＦｉｎＦＥＴ構造もダブルゲートと同じく、ゲートがチャンネルを挟み込む構造であるため、すでに述べたダブルゲートの場合と同様に、ゲートに挟み込まれたＳＯＩ層の膜厚を薄くすることとなるので、ドレイン電流が流れるチャンネル（電流経路）が、シリコンドットにより近くなり、ゲートによる電流の制御特性が向上するためと考えられる。
【００５４】
また、ダブルゲートやＦｉｎＦＥＴのように、チャンネルが形成されるＳＯＩ層を挟み込むように形成されている構造の場合、ゲートに挟み込まれているチャンネル形成層（すなわちＳＯＩ層）の厚さを薄くすると、シングルゲートに比較して、一旦、書き込んだ後の時間経過によるしきい値のシフト量の変化が少ない理由として以下の効果が考えられる。
図１９に示すように、シングルゲートと、ゲートに挟み込まれているＳＯＩ層の厚さが厚いダブルゲート及びＦｉｎＦＥＴとの場合、書き込まれたシリコンドットの電位と、基板（ｓｕｂ．）の電位との差が大きく（Ｌａｒｇｅ）、これに対応した電位差が発生して、シリコンドットから蓄積された電荷が引き抜かれることとなる。
【００５５】
一方、ダブルゲート及びＦｉｎＦＥＴともに、ゲートに挟み込まれているＳＯＩ層の厚さが薄い場合、互いにＳＯＩ層を介してシリコンドットが対向して存在することとなる。
したがって、この対向するシリコンドットの電位がほぼ同一であるとを考えると、ＳＯＩ層の電位とシリコンドットの電位との差は小さく（Ｓｍａｌｌ）なる。
したがって、ダブルゲート及びＦｉｎＦＥＴにおけるシリコンドットとＳＯＩ層との間の電位差は、シングルゲートにおけるシリコンドットと基板との間の電位差に比較して大幅に小さいものとなり、シリコンドットに蓄積された電荷は抜けにくくなると考えられる。
【図面の簡単な説明】
【００５６】
【図１】バルクのシリコン基板上に形成したトランジスタ、部分空乏型のＳＯＩに形成したトランジスタ、完全空乏型の薄膜ＳＯＩに形成したトランジスタ各々の断面構造を示す概念図である。
【図２】シリコンドットが存在している場合、シリコンドットに電子を注入する前後のしきい値電圧の変化を説明するグラフである（縦軸がドレイン電流であり、横軸がゲート電圧）。
【図３】本実施例におけるＬＰＣＶＤで形成したシリコンドットの走査電子顕微鏡写真です。
【図４】シングルゲートのＳＯＩ，ダブルゲートのＳＯＩ，ＦｉｎＦＥＴの各トランジスタの断面構造を示す概念図である。
【図５】本発明の第３の実施例（図４（ｃ））に用いたＦｉｎＦＥＴ構造を示す概念図である。
【図６】従来のシリコンドットメモリ素子のチャネル幅方向の断面構造の概念図である。
【図７】本発明の第１の実施例（シングルゲート）のシリコンドットのチャネル幅方向の断面構造の概念図である。
【図８】本発明の第２の実施例（ダブルゲート）のシリコンドットのチャネル幅方向に対し垂直方向における断面構造の概念図である。
【図９】本発明の第３の実施例（ＦｉｎＦＥＴ）のシリコンドットのチャネル幅方向の断面構造の概念図である。
【図１０】シリコンドットメモリのシングルゲートとダブルゲートとの場合の書き込み時及び消去時におけるしきい値電圧の変化を比較するグラフである（縦軸がドレイン電流であり、横軸がゲート電圧）である。
【図１１】シリコンドットメモリのシングルゲートとダブルゲートとの場合のゲートに印加する書き込みパルスの幅と、書き込み及び消去時のしきい値電圧の変化との対応を示すグラフである（縦軸がしきい値電圧であり、横軸が書き込みパルスの幅）である。
【図１２】シリコンドットメモリのシングルゲートとダブルゲートとの場合のゲートに印加する書き込み電圧と書き込み後のしきい値電圧シフトとの対応を示すグラフである（縦軸がしきい値電圧シフトであり、横軸が書き込み電圧）。
【図１３】シリコンドットメモリのシングルゲートとダブルゲートとの場合の書き込み後のしきい値電圧シフトの電圧の時間変化を示すグラフである（縦軸がしきい値電圧シフトであり、横軸が経過時間）。
【図１４】薄膜ＳＯＩのシングルゲートの場合の書き込み後のしきい値電圧と実効チャネル幅との対応を示すグラフである（縦軸がしきい値電圧であり、横軸が実効チャンネル長）。
【図１５】ＦｉｎＦＥＴ構造を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである（縦軸がドレイン電流であり、横軸がゲート電圧）である。
【図１６】ＦｉｎＦＥＴ構造を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである（縦軸がドレイン電流であり、横軸がゲート電圧）である。
【図１７】ＦｉｎＦＥＴ構造を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである（縦軸が正規化された、消去時と書き込み時とのしきい値電圧のシフト量であり、横軸が書き込み後の経過時間）。
【図１８】ＦｉｎＦＥＴ構造を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである（縦軸が正規化された、消去時と書き込み時とのしきい値電圧のシフト量であり、横軸が書き込み後の経過時間）。
【図１９】ダブルゲート及びＦｉｎＦＥＴともに、ゲートに挟み込まれているＳＯＩ層の厚さが薄い場合に、しきい値電圧シフト量の時間変化が少ない理由を説明する概念図である。
【図２０】従来のフローティング（浮遊）ゲートを用いた不揮発性のメモリの断面構造を示す概念図である。
【図２１】従来のバルク基板上に形成した、シリコンドットを用いた不揮発性のメモリの断面構造を示す概念図である。
【符号の説明】
【００５７】
１，８，９…シリコンドット（シリコン微結晶）
２…ＳＯＩ（絶縁膜上のシリコン）層
３，６，７…トンネル酸化膜
４，１０，１１…酸化膜
５，１２，１３…ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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