(57)【要約】【課題】  半導体集積回路装置を製造する場合に必要となる母体数を低減でき、広いニーズに対応ができる半導体集積回路装置を提供する。【解決手段】  中央にＣＰＵ４、その周囲にゲートアレイ部６等を設けた下部側半導体集積回路基板としてのＩＰ混載ゲートアレイ部２の上面に設けたバンプパッド３には、ニーズに応じてＳＲＡＭ９ａ等のメモリ素子をバンプにより選択的に接続可能な構造にして、少ない母体数で、ＩＰ混載ゲートアレイ装置１を製造可能にした。【選択図】  図１
2006324430.tif 000002
【特許請求の範囲】
【請求項１】
ゲートアレイ部又は複合ロジック部が形成された半導体集積回路基板と、
前記半導体集積回路基板上に設けられた接続部と、
前記接続部を介して選択的に接続され、所定の機能を有するＩＰ（Intellectual Property）部と、
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記半導体集積回路基板は、前記ＩＰ部と別の機能を有する第２のＩＰ部が、前記ゲートアレイ部又は前記複合ロジック部と一体的に、又は前記ＩＰ部とは別の機能を有する第３のＩＰ部が、前記接続部を介して選択的に接続可能であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体集積回路基板には、前記第２のＩＰ部が形成され、前記第２のＩＰ部の周囲に前記ゲートアレイ部又は前記複合ロジック部が形成されることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記ＩＰ部は、前記半導体集積回路基板上に形成され、この中央に配置されたＣＰＵ（Central Processing Unit）を含み、前記ＣＰＵの周囲に前記ゲートアレイ部又は前記複合ロジック部が設けられることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記接続部を介して複数の前記ＩＰ部が選択的に接続される前記半導体集積回路基板には、さらに別の機能を有するＩＰ部を設けた半導体集積回路素子が積層構造で搭載されることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＰ（Intellectual Property）部を備えたゲートアレイ部等により形成される半導体集積回路装置に関する。
【背景技術】
【０００２】
最近においては、特定用途向け集積回路としてのＡＳＩＣ（Application Specific Integrated Circuit）が広い分野で採用される状況にある。  
このようなＡＳＩＣの従来例として、例えば特開２００２−２８９８１７号公報においては、複数のトランジスタを用いたゲートアレイ部と、所定の機能を有するＩＰ（Intellectual Property）を備えた半導体集積回路装置が開示されている。  
上記公報においては、共通の半導体基板上にＩＰ部とゲートアレイ部とを形成することにより、顧客、市場による広いニーズ（要望）に対応できるようにしている。  
一方、ＩＰとしての例えばメモリ素子としてのＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）、ＤＲＡＭ（Dynamic RAM），ＳＲＡＭ（Static Random Access Memory）や、ゲートアレイ部のゲート規模に関するニーズは、さまざまであり、いずれの仕様も十分に満足させようとすると、それら各々の規模の組み合わせ分だけ、上層のマスク処理を残した半完成品として開発すべき母体の数が多く必要となる。  
つまり、顧客、市場のニーズに沿ったＡＳＩＣを製造する場合、予めＩＰ部分の回路を標準化して、下層アルミの２〜３層までを同じ標準マスクを用いて製造できるようにしておき、上層アルミの数層部分に対しては設計により変更可能にして、ニーズに合った製品を迅速に供給できるようにしている。この場合、ＥＥＰＲＯＭ等のＩＰは、標準マスク部分でその機能が決まってしまう為、その種類、規模等を変えたものを数多く開発しておくことが必要になる。
【０００３】
上記従来例は、ＩＰを備えたゲートアレイ部により顧客からの広いニーズに対応できるが、その場合においても、上層アルミにて各種メモリのビット構成は変更できるものの、メモリ容量までは変更できない。また、ゲートアレイ部の回路規模も同様に変更することができない。このため、顧客等に対する広いニーズに対応するためには、以下のように多数の母体を開発することが必要になる。  
例えばＩＰとして１つのＣＰＵ（Central Processing Unit）で対応できるとし、このＣＰＵと共に種類、容量が異なるメモリ素子及びゲートアレイ部を備えた顧客のニーズに対応したＩＰ混載の半導体集積回路装置を提供することを考える。
【０００４】
ＣＰＵは、いずれの母体にも１個搭載されるとし、ゲート規模が１０種類、ＳＲＡＭの容量が１０種類、ＥＥＰＲＯＭの容量が１０種類、ＤＲＡＭの容量が１０種類の各々の組み合わせを搭載したＩＰを備えたゲートアレイ部のニーズがある事を考えると１０Ｘ１０Ｘ１０Ｘ１０で１００００種類の母体を準備する必要がある。  
このように膨大な種類の母体を開発するには、膨大な資材及び資金と膨大な開発技術者を必要とするので、その母体数を少なく出来る技術或いは装置が望まれる。
【特許文献１】特開２００２−２８９８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述した点に鑑みてなされたもので、半導体集積回路装置を製造する場合に必要となる母体数を低減でき、広いニーズに対応することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、ゲートアレイ部又は複合ロジック部が形成された半導体集積回路基板と、前記半導体集積回路基板上に設けられた接続部と、前記接続部を介して選択的に接続され、所定の機能を有するＩＰ（Intellectual Property）部と、を具備した半導体集積回路装置が提供される。
【発明の効果】
【０００７】
本発明によれば、半導体集積回路基板に所定の機能を有するＩＰ部を接続部を介して選択的に接続可能とすることにより、半導体集積回路装置の製造に必要となる母体数を低減でき、広いニーズに対応することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を説明する。  
【実施例１】
【０００９】
図１ないし図３は本発明の実施例１に係り、図１は本発明の半導体集積回路装置の実施例１に係るＩＰ混載ゲートアレイ装置の構成を平面図で示し、図２は図１の側面図を示し、図３は図１のＩＰ混載ゲートアレイ装置を製造するために予め用意されるＩＰ混載ゲートアレイ母体等を示す。  
図１及び図２に示す本発明の実施例１に係るＩＰ混載ゲートアレイ装置１は、例えば２段階のＭＣＰ（Multi Chip Package）構造であり、下部側の半導体集積回路基板部（ＩＣ基板部と略記）或いは下部側のＩＣチップとしてのＩＰ混載ゲートアレイ部２を有する。  このＩＰ混載ゲートアレイ部２の上面には、その上面に複数種のＩＣ部を選択的に接続可能とする接続部としてバンプパッド３が設けてある。  
このＩＰ混載ゲートアレイ部２は、半導体基板の略中央付近には大規模半導体製造工程により製造される所定の機能を有するＩＰとして、プログラムに応じて多用途に対応可能な機能を備えたＣＰＵ（Central Processing Unit）４と、このＣＰＵ４の周囲に、複数のトランジスタ５を敷き詰めるように設けて形成されるゲートアレイ部６と、このゲートアレイ部６の周囲で、このＩＰ混載ゲートアレイ部２における例えば長方形状の縁に沿って形成された入出力バッファ部７とを備えている。
【００１０】
この入出力バッファ部７は、複数のバッファからなり、各バッファ毎に図示しない入出力端子パッドが配置され、各入出力端子パッドはその外部の外部端子（図示せず）とボンディング等によって電気的に接続される。  
また、中央に配置されたＣＰＵ４における例えば長手方向の両側と、その両側に設けられたゲートアレイ部６との間には、上部側チップを接続するためのバンプパッド３が複数設けてあり、このバンプパッド３はそれぞれ入出力バッファ８と接続されている。なお、入出力バッファ８は、ゲートアレイ部６或いはＣＰＵ４と電気的に接続される。  
そして、この下部側チップとしてのＩＰ混載ゲートアレイ部２には、その上面に設けたバンプパッド３において、各種の機能を持つＩＰを含む上部側チップ、図示の具体例では情報記憶の機能を持つメモリ素子のＩＰの例としてＳＲＡＭ９ａ、ＥＥＰＲＯＭ１０ｂ、ＤＲＡＭ１１ｂ等がバンプ１３（図２参照）によって電気的に接続、かつ機械的に固着される構造にしている。
【００１１】
このため、バンプパッド３は、例えばＣＰＵ４の長手方向の上下両側に所定の距離隔てて対向するように形成され、対向するバンプバッド３間の距離は、上部側チップの接続部としてのバッド間の距離となるように設定されている。  
なお、バンプパッド３及び入出力バッファ８は、図１では紙面の都合上、少ない数で示しているが、図示により１つのバンプパッド３及び入出力バッファ８で、実際には４〜１０個のバンプパッド３及び入出力バッファ８のペアが対応する。  
また、図１及び図２に示すＩＰ混載ゲートアレイ装置１を構成する下部側チップとしてのＩＰ混載ゲートアレイ部２は、顧客などからのニーズに対応して、図３に示すように例えばゲートアレイ部６の規模（及びこれに対応した数のバンプパッド３）が異なる複数のＩＰ混載ゲートアレイ母体２Ａ、２Ｂ、…、２Ｎから選択使用される。これらのＩＰ混載ゲートアレイ母体２Ａ、２Ｂ、…、２Ｎは、それぞれに対応して予め開発したマスクを用いることにより、用意することができる。
【００１２】
つまり、本実施例においては、図３のように、ゲートアレイ部６の（トランジスタ５で形成される）ゲート数の規模が異なる複数のＩＰ混載ゲートアレイ母体２Ａ〜２Ｎを予め開発して用意できるようにしている。  
そして、顧客等からのニーズに対応して、半導体基板に対してウェハーの下地工程を行って形成したＩＰ混載ゲートアレイ母体２Ｉ（Ｉ＝Ａ〜Ｎ）を選択し、そのＩＰ混載ゲートアレイ母体２Ｉのゲートアレイ部６等に対して上層側のアルミに対する配線工程を行い、またメモリ素子の種類、記憶容量等のニーズに応じて、対応するメモリ素子を選択的に実装することができるようにしている。  
つまり、顧客等からのニーズに応じて、そのニーズに対応できるゲートアレイ数のＩＰ混載ゲートアレイ母体２Ｉを用い、またこれに搭載されるメモリ素子の種類、記憶容量（記憶規模）等に応じて対応するものを選択的に実装する。
【００１３】
このような構成とすることにより、少ない母体数のＩＰ混載ゲートアレイ母体２Ａ〜２Ｎを用意することにより、低コストで広範囲のニーズに対応できるようにしている。また、このようにＩＰ混載ゲートアレイ母体２Ａ、２Ｂ、…、２Ｎのみを開発しておけば、広いニーズに対応できるので、開発に要する人材等を低減できると共に、低コスト化することが可能になる。  
図１及び図２では、１つのＩＰ混載ゲートアレイ装置１を示しているが、これは図３に示すようにニーズに対応したゲートアレイ数の例えばＩＰ混載ゲートアレイ母体２Ｂを用いたものであり、かつこのＩＰ混載ゲートアレイ母体２Ｂに対して指定されたメモリ素子として例えばＳＲＡＭ９ａ〜９ｍ、ＥＥＰＲＯＭ１０ａ〜１０ｍ、ＤＲＡＭ１１ａ〜１１ｍからそれぞれ９ａ、１０ｂ、１１ｂを搭載した１例を示している。ここで、ａ〜ｍは、複数を示しており、ＳＲＡＭ、ＥＥＰＲＯＭ等は、ニーズに応じて選択する。
【００１４】
なお、図３において、符号１２ａ〜１２ｍは、例えばフラッシュメモリ、或いはＲＯＭ（Read Only Memory）、強誘電体メモリ等であり、図示の例ではＩＰ混載ゲートアレイ装置１に搭載されていないが、ニーズにより搭載されることもある。  
このような構成による本実施例による作用を以下に説明する。  
本実施例においては、顧客等のニーズに対応するＩＰ混載ゲートアレイ装置を製造する場合、図３に示すようにゲートアレイ数の規模の異なるＩＰ混載ゲートアレイ母体２Ａ〜２Ｎを製造に使用できるように予め開発しておく。
【００１５】
この場合、顧客のニーズとしては、ＣＰＵ４の指定の他に、ゲートアレイ数の規模、搭載されるべきメモリ素子として、ＳＲＡＭ、ＥＥＰＲＯＭ、ＤＲＡＭ等の種類及びその記憶容量等が指定される。  
これに対応するため、従来例ではＩＰ混載ゲートアレイ母体として、これらを組み合わせた母体数が必要であった。つまり、ＩＰ混載ゲートアレイ母体としてゲートアレイ数の規模が異なるものを例えばＮ個、ＳＲＡＭの記憶容量が異なるものを例えばＭ個、…、とした場合、これらの組み合わせの数、Ｎ×Ｍ×…となる膨大な母体数が必要であった。    これに対して、本実施例では、ＣＰＵ４を搭載し、ゲートアレイ数の規模が異なるＩＰ混載ゲートアレイ母体２Ａ〜２Ｎを用意し、メモリ素子として指定された種類及び記憶容量のものを選択して実装すれば対応できることになる。
【００１６】
従って、本実施例によれば、低コストで顧客等の広範囲のニーズに容易かつ柔軟に対応することができる。また、本実施例によれば、ＩＰ混載ゲートアレイ母体２Ａ〜２Ｎとして少ない数、用意すれば対応できるので、短期間にニーズに対応したものを提供することもできる。  
次に実施例１の第１変形例を説明する。  
上記説明では、上側側チップを接続する接続手段としてバンプ１３を採用していたが、図４及び図５に示すようにボンディングワイヤ２３を採用してＩＰ混載ゲートアレイ装置２１を製造しても良い。  
このＩＰ混載ゲートアレイ装置２１は、ＩＰ混載ゲートアレイ部２２と、このＩＰ混載ゲートアレイ部２２の上面に配置される絶縁板２４（図５参照）と、この絶縁板２４が介挿された状態でその上に配置される上部側チップとしての例えばＲＡＭ９ａ、ＥＥＰＲＯＭ１０ｂ、ＤＲＡＭ１１ｂとを有し、これら上部側チップとＩＰ混載ゲートアレイ部２２とはボンディングワイヤ２３により接続される。
【００１７】
ＩＰ混載ゲートアレイ部２２は、図１及び図２に示したＩＰ混載ゲートアレイ部２において、ＣＰＵ４とその周囲のゲートアレイ部６との間に対向して配置される１対のバンプパッド３及び入出力バッファ８の一方を、より離間するように配置してボンディングパッド２５及び入出力バッファ８として用いることができるようにしている。  
図４の場合には、紙面の下側のボンディングパッド２５及び入出力バッファ８は、図１の場合のバンプパッド３及び入出力バッファ８をそのまま用いて形成されている。これに対して、上側のボンディングパッド２５及び入出力バッファ８のように、図１の場合のバンプパッド３及び入出力バッファ８をさらに上側に（下側からより）離間した位置に設けても良い。
【００１８】
そして、上部側チップとしての例えばＲＡＭ９ａ等に設けられた接続部としてのパッド２６を上面にして、該パッド２６とこれに近接するボンディングパッド２５とはボンディングワイヤ２５で電気的に接続される。  
図４に示す例では、上側のボンディングパッド２５及び入出力バッファ８は、ゲートアレイ部６の内側に設けられている。その他の構成は、実施例１で説明したものと同様の構成であり、その説明を省略する。  
本変形例の場合にも、ＩＰ混載ゲートアレイ部２１としてゲートアレイ数の規模が異なるＩＰ混載ゲートアレイ母体を複数用意しておくことにより、顧客などによる広範囲のニーズに簡単に対応することができる。つまり、本変形例は、実施例１とは接続手段が異なるのみであり、実施例１とほぼ同様の効果を有する。
【００１９】
次に実施例１の第２変形例を説明する。  
顧客等による広範囲のニーズに対応するためには、例えば図６（Ａ）に示すようにゲートアレイ数の大きいＩＰ混載ゲートアレイ母体２Ｍを用意する必要があるが、その場合においても面積サイズを抑制できるとより有効なものとなる。  
このため、例えば図６（Ｂ）に示すように、図６（Ａ）に示すＩＰ混載ゲートアレイ母体２Ｍから、その一部となるバンプパッド３及び入出力バッファ８を含むゲートアレイ部６Ｂ（図６（Ａ）で２点鎖線で示す）程度小さくしたＩＰ混載ゲートアレイ母体２Ｍ′と、このゲートアレイ部６Ｂに相当するゲートアレイ母体６Ｂ′を、ＩＰ混載ゲートアレイ母体２Ｍの代わりに開発して用意する。なお、図６（Ｂ）においては、ゲートアレイ母体６Ｂ′は、その底面側にゲートアレイ部６が形成された状態で示している（ゲートアレイ母体２Ｍ′の上面に矢印で示すように搭載する場合の向きの状態で示している）。
【００２０】
そして、ＩＰ混載ゲートアレイ母体２Ｍ′をＩＰ混載ゲートアレイ母体２Ｍの場合よりもゲートアレイ規模が小さいＩＰ混載ゲートアレイ母体２Ｍ′として使用することもできるし、このＩＰ混載ゲートアレイ母体２Ｍ′のみではゲートアレイ数が足りないような場合には、ゲートアレイ母体６Ｂ′も同時に使用する。  
この場合には、図６（Ｂ）の２点鎖線で示すようにＩＰ混載ゲートアレイ母体２Ｍ′上のバンプハッド３部分にゲートアレイ母体６Ｂ′をバンプ接続して搭載すれば良い。この場合、実際に搭載する場合には、それぞれ配線工程を行った後、搭載（実装）する。なお、ゲートアレイ母体６Ｂ′を搭載する場合においても、ゲートアレイ母体６Ｂ′が搭載される部分の例えば左側には、図１等で示したメモリ素子等を搭載することができる。  
本変形例によれば、実施例１の場合よりもさらにＩＰ混載ゲートアレイ母体数を削減することができる。  
また、本変形例によれば、実施例１の効果を有すると共に、さらに面積サイズを小さくすることができる。
【００２１】
次に実施例１の第３変形例を図７及び図８を参照して説明する。  
図７及び図８は、第３変形例のストラクチャードＡＳＩＣ装置３１の平面図及び側面図をそれぞれ示す。このストラクチャードＡＳＩＣ装置３１は、例えば図１及び図２に示したＩＰ混載ゲートアレイ装置１におけるＩＰ混載ゲートアレイ部２におけるゲートアレイ部６を複合ロジック部３６に置換したＩＰ混載複合ロッジク部（或いはＩＰ混載ストラクチャードＡＳＩＣ）３２を採用している。  
つまり、複合ロジック部３６は、図１のゲートアレイ部６を構成するトランジスタ５の代わりに、図７に示す例えばナンド回路や、アンド回路、ノア回路及びオア回路等を組み合わせた複合ロジックセル３４により構成されている。その他の構成は、実施例１と同様の構成である。
【００２２】
本変形例の場合においても、実施例１の図３に示したＩＰ混載ゲートアレイ母体２Ａ〜２Ｎの代わりに複数のＩＰ混載複合ロッジク母体（或いはＩＰ混載ストラクチャードＡＳＩＣ母体）を用意しておけば、広範囲の要望に対応することができる。つまり、本変形例も実施例１とほぼ同様の効果を有する。  
なお、複合ロジックセル３４は、図７に示したナンド回路等に限定されるものでなく、他のロジック回路を採用したものでも良い。  
なお、例えば実施例１では、ＩＰとして広範囲に使用されるＣＰＵ４をゲートアレイ部６と共に一体的に形成した例で説明したが、ＣＰＵ４の代わりにＳＲＡＭ等のメモリ素子のＩＰをゲートアレイ部６と共に一体的に形成した場合にも適用することができる。
【実施例２】
【００２３】
次に図９及び図１０を参照して本発明の実施例２を説明する。図９は本発明の半導体集積回路装置の実施例２に係るＩＰ混載ゲートアレイ装置の構成を平面図で示し、図１０は図９の側面図を示す。なお、図９は、その一部を断面、具体的には中央付近のＥＥＰＲＯＭ１０ｂ′部分では、貫通孔４４を示す断面で模式的に示している。  
図９及び図１０に示す実施例２に係るＩＰ混載ゲートアレイ装置４１は、例えば実施例１のＩＰ混載ゲートアレイ装置１において、上部側チップの上にさらにＩＰチップを積層した３段のＭＣＰ構造にしている。  
図９に示す例では、ＥＥＰＲＯＭ１０ｂ′の上面に、メモリ素子として例えばフラッシュメモリ４３がバンプ１３により接続されている。  
この場合、フラッシュメモリ４３を接続することができるように、その下側のＥＥＰＲＯＭ１０ｂ′には、アルミ等の金属が埋め込まれた貫通孔（或いは導通部）４４（図１０参照）が設けてある。
【００２４】
この貫通孔４４の下端をＩＰ混載ゲートアレイ部２の上面のバンプパッド３とバンプ１３により接続することにより、この貫通孔４４の上端は、バンプパッド３に導通する状態となり、この上端部分はバンプパッド３に相当する部分が形成される。そして、この部分において、上記のようにメモリ素子としてのフラッシュメモリ４３がバンプ１３により接続される。  
その他の構成は、実施例１において説明したものと同様の構成であり、その説明を省略する。  
本実施例によれば、実施例１で説明したのと同様に少ないＩＰ混載ゲートアレイ母体数により広範囲の要望に対応できる。  
また、本実施例によれば、面積サイズが大きくなることを抑制でき、小型化することができる。  
なお、図示しないが、本実施例においてもゲートアレイ部分を複合ロジック部分に置き換えてストラクチャードＡＳＩＣ装置を構成する場合に適用することもできることは明らかである。
【実施例３】
【００２５】
次に図１１及び図１２を参照して本発明の実施例３を説明する。図１１は本発明の半導体集積回路装置の実施例３に係るＩＰ混載ゲートアレイ装置の構成を平面図で示し、図１２は図１１の側面図を示す。  
本実施例のＩＰ混載ゲートアレイ装置５１は、下部側チップとしてのゲートアレイ装置５２と、このゲートアレイ装置５２の上面に搭載されるＣＰＵ５３、ＳＲＡＭ５４及び強誘電体メモリ５５とから構成される。  
本実施例のＩＰ混載ゲートアレイ装置５１は、例えば実施例１の下部側チップとしてのＩＰ混載ゲートアレイ装置２において、ＩＰとしてのＣＰＵ４を一体的には設けない構造のゲートアレイ部５２を採用している。
【００２６】
そして、このゲートアレイ部５２の上面における例えば中央には、ＣＰＵ５３を接続するための接続部としてのバンプパッド５６及び入出力バッファ５７が設けられ、その両側にはメモリ素子等を接続するためのバンプパッド３及び入出力バッファ８が設けられ、これらの周囲にはトランジスタ５を敷き詰めたゲートアレイ部６が設けてある。  
なお、図示の例では、ＣＰＵ５３接続用に、例えば正方形の枠に沿った配列でバンプパッド５６及び入出力バッファ５７を設けているが、これに限定されるものでなく、他のバンプパッド３及び入出力バッファ８のように２本の平行線に沿って形成するようにしても良い。  
また、上記ゲートアレイ部６の縁を囲むようにして入出力バッファ１２が設けてある。  このゲートアレイ部５２の上面には、顧客等からのニーズに応じて例えば図１２に示すようにバンプ１３によりＣＰＵ５３，ＳＲＡＭ５４及び強誘電体メモリ５５が接続される。
【００２７】
本実施例においては、ＩＰ混載ゲートアレイ装置５１の製造に用いる母体として、ＩＰとしてのＣＰＵ５３を設けてないものとすることにより、顧客等からのＣＰＵに対するより広いニーズにも対応できるようにしている。  
つまり、顧客等からのニーズとしてＩＰ混載ゲートアレイ装置におけるＣＰＵ部分の能力がより高いものが求められるような場合には、ゲートアレイ部５２と一体的にＣＰＵを製造するタイプのものでは対応しにくい場合があり得ることが予想される。  
このような場合においても、ゲートアレイ部分に、ＣＰＵ部分を後から搭載できる構造にしておくことにより、例えば既存に開発されているＣＰＵ４よりも機能的により高い能力を有する上位互換などのＣＰＵを搭載できるようにし、必要とされる仕様を満たすＩＰ混載ゲートアレイ装置５１をより柔軟に提供することができるようにしている。
【００２８】
また、ＣＰＵ部分においても、比較的に短いスパンでその機能がより高くなる上位互換のものが次々とリリースされる状況にあるため、ＣＰＵをゲートアレイ部に選択的に搭載できる構造とすることにより、市場の変化に迅速に対応することができるメリットもある。  
このように本実施例によれば、実施例１の効果を有すると共に、ＩＰ混載ゲートアレイ装置として、より高い能力のＣＰＵが求められるような場合にも柔軟に対応ができる。
【００２９】
本実施例は、ゲートアレイ部５２を複合ロジック部に置換したストラクチャードＡＳＩＣ装置にも適用することができる。  
また、ゲートアレイ部５２の一部を複合ロジック部に置換した構造のＩＰ混載ＡＳＩＣ装置を実現することもできる。
【００３０】
図１３及び図１４は本実施例の変形例を示す。  
本変形例のＩＰ混載ゲートアレイ装置５１′は、実施例３において、図６に示したゲートアレイ母体６Ｂ′の概念を適用したものである。このＩＰ混載ゲートアレイ装置５１′は、ゲートアレイ部５２′の上面に、例えば実施例３のようにＣＰＵ５３、ＳＲＡＭ５４を搭載可能にすると共に、ゲートアレイ部５２′の上面に、ＩＰとしての強誘電体メモリ５５を直接搭載しないで、ＩＰ以外の半導体集積回路部としてのゲートアレイ部６１を介して搭載する構造にしている。
【００３１】
このため、ゲートアレイ部６１は、ゲートアレイ部５２′のバンプパッド３に接続されるバンプパッド３が設けてあると共に、さらにゲートアレイ部５２′のバンプパッド３に接続されることによりゲートアレイ部６１の上面のバンプパッドとしての役割を持つようにする貫通孔（導通部）４４も設けてある。そして、この貫通孔４４の上面に、例えば強誘電体メモリ５５をバンプ１３で接続することができるようにしている。その他の構成は、実施例３の場合と同様である。  
本変形例では、実施例３の場合において、さらにゲートアレイ部５２のゲートアレイ規模よりも、さらに大きなものが必要とされる場合には、ゲートアレイ部６１を積層するように搭載することにより、面積サイズを殆ど大きくすることなく対応できる。
【００３２】
また、ゲートアレイ部６１を介して、その上部側にメモリ素子等を積層構造で搭載可能とする導通手段としての貫通孔（導通部）４４を設ける構造とすることにより、ＩＰとしてのメモリ素子に導通手段を設ける場合よりも低コストで実現できる。その他は、実施例３とほぼ同様の効果を有する。  
なお、ゲートアレイ部６１の上面にＩＰとしての例えば強誘電体メモリ５５をバンプ１３により接続しているが、ＩＰ以外の例えばゲートアレイ部、複合ロジック部等の半導体集積回路素子を搭載しても良い。つまり、ゲートアレイ部６１の上面には、ＩＰを含む任意の半導体集積回路素子を搭載することができる。  
また、本変形例におけるゲートアレイ部５２′を複合ロジック部に置換した構成に適用することもできる。
【００３３】
なお、本発明におけるＩＰ（或いはＩＰ部）としては、上述したＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、強誘電体メモリの他に、ＰＬＬ（Phase Locked Loop）回路、ＤＳＰ（Digital Signal Processor）、ＵＡＲＴ（Universal Asynchronous Receiver Transceiver）、ＵＳＢ（Universal Serial Bus）コントローラ、ＰＣＩ（Peripheral Component Interconnect）コントローラ、ＪＰＥＧ（Joint Photographic Experts Group）、ＭＰＥＧ（Moving Picture Expert Group）等を選択あるいは同時に組み込むような場合にも適用できる。  
また、上述した実施例等を部分的に組み合わせる等して構成される実施例等も本発明に属する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１に係るＩＰ混載ゲートアレイ装置を示す平面図。
【図２】図１における側面図。
【図３】図１のＩＰ混載ゲートアレイ装置を製造するために予め用意されるＩＰ混載ゲートアレイ母体等を示す説明図。
【図４】実施例１の第１変形例に係るＩＰ混載ゲートアレイ装置を示す平面図。
【図５】図４の正面図。
【図６】実施例１の第２変形例におけるＩＰ混載ゲートアレイ装置母体を示す平面図。
【図７】実施例１の第３変形例におけるＩＰ混載ゲートアレイ装置を示す平面図。
【図８】図７の側面図。
【図９】本発明の実施例２に係るＩＰ混載ストラクチャードＡＳＩＣ装置を示す平面図。
【図１０】図９における一部を断面で示す側面図。
【図１１】本発明の実施例３に係るＩＰ混載ゲートアレイ装置を示す平面図。
【図１２】図１１の側面図。
【図１３】実施例３の変形例におけるＩＰ混載ゲートアレイ装置を示す平面図。
【図１４】図１３の一部を断面で示す側面図。
【符号の説明】
【００３５】
１…ＩＰ混載ゲートアレイ装置
２…ＩＰ混載ゲートアレイ部
２Ａ〜２Ｎ…ＩＰ混載ゲートアレイ母体
３…バンプパッド
４…ＣＰＵ
５…トランジスタ
６…ゲートアレイ部
７、８…入出力バッファ
９ａ…ＳＲＡＭ
１０ｂ…ＥＥＰＲＯＭ
１１ｂ…ＤＲＡＭ
１３…バンプ
【図１】
2006324430.tif 000003
【図２】
2006324430.tif 000004
【図３】
2006324430.tif 000005
【図４】
2006324430.tif 000006
【図５】
2006324430.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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