(57)【要約】【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置。【解決手段】半導体基板１１と、第１絶縁膜３０と、第１絶縁膜を貫通する複数の第１及び第２プラグ３４及び３６と、導電性水素バリア膜３２と、強誘電体キャパシタ構造体４０と、強誘電体キャパシタ構造体を覆って設けられている第１絶縁性水素バリア膜４１と、第２絶縁膜４３と、第２絶縁膜上に延在している局部配線４５と、局部配線を覆う第２絶縁性水素バリア膜４７と、第３絶縁膜５０と、第３絶縁膜を貫通して導電性水素バリア膜に接続されている第３プラグ５２と、第３絶縁膜上に延在している第１配線層５４とを具えている。【選択図】図１
2006339194.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域及びロジック回路領域を有する半導体基板と、
前記メモリセルアレイ領域及び前記ロジック回路領域に設けられている第１絶縁膜と、
前記メモリセルアレイ領域で前記第１絶縁膜を貫通する複数の第１プラグと、
前記ロジック回路領域で前記第１絶縁膜を貫通する複数の第２プラグと、
前記第１絶縁膜上に、複数の前記第１プラグの頂面を個別に覆っている複数の導電性水素バリア膜と、
前記メモリセルアレイ領域内である複数の前記導電性水素バリア膜のうちの一部上に設けられており、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、
前記メモリセルアレイ領域の前記第１絶縁膜上に、前記強誘電体キャパシタ構造体及び前記導電性水素バリア膜を覆って設けられており、前記上部電極の一部分を露出する第１開口部、及び前記導電性水素バリア膜の一部分を露出する第２開口部を有する第１絶縁性水素バリア膜と、
前記第１絶縁性水素バリア膜上に設けられており、前記第１絶縁性水素バリア膜の端縁部を閉環状に露出させて露出部とする、前記第１開口部と連通する第３開口部及び前記第２開口部と連通する第４開口部を有する第２絶縁膜と、
前記第２絶縁膜上に延在しており、前記第３開口部から露出する前記上部電極及び前記第４開口部から露出する前記導電性水素バリア膜、前記上部電極同士並びに前記導電性水素バリア膜同士を接続する複数の局部配線と、
前記露出部、複数の前記局部配線、前記第２絶縁膜を覆って、前記メモリセルアレイ領域上に設けられている第２絶縁性水素バリア膜と、
前記第２絶縁性水素バリア膜及び前記ロジック回路領域を覆う第３絶縁膜と、
前記ロジック回路領域に設けられており、前記第３絶縁膜を貫通して前記第２プラグと電気的に接続されている第３プラグと、
前記第３絶縁膜上に延在しており、前記第３プラグと接続されている複数の配線部を含む第１配線層と
を具えていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記導電性水素バリア膜は、さらに前記第２プラグの頂面を覆って設けられていることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記導電性水素バリア膜は、チタンアルミニウムナイトライドの膜であることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域、及びロジック回路素子が設けられているロジック回路領域を有する半導体基板を準備する工程と、
前記メモリセルアレイ領域上及び前記ロジック回路領域上に、第１絶縁膜を形成する工程と、
前記メモリセルアレイ領域に、前記第１絶縁膜を貫通する複数の第１プラグを形成し、前記ロジック回路領域に、前記第１絶縁膜を貫通する複数の第２プラグを形成する工程と、
前記第１絶縁膜上に、前記第１プラグの頂面を個別に覆う導電性水素バリア膜を形成する工程と、
複数の前記導電性水素バリア膜の一部上に、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、
前記メモリセルアレイ領域の前記第１絶縁膜上に、前記強誘電体キャパシタ構造体及び前記導電性水素バリア膜を覆う第１絶縁性水素バリア膜を形成する工程と、
前記第１絶縁性水素バリア膜上に、前記第１絶縁性水素バリア膜の端縁部を閉環状に露出させる露出部とする、第２絶縁膜を形成する工程と、
前記第１絶縁性水素バリア膜及び前記第２絶縁膜を貫通し、前記上部電極の一部分を露出する第１メモリセルコンタクトホール、及び前記第１絶縁性水素バリア膜及び前記第２絶縁膜を貫通し、前記導電性水素バリア膜の一部分を露出する第２メモリセルコンタクトホールを形成する工程と、
前記第２絶縁膜上に延在し、前記上部電極及び前記導電性水素バリア膜、前記上部電極同士並びに前記導電性水素バリア膜同士を接続する複数の局部配線を形成する工程と、
前記メモリセルアレイ領域に、前記露出部、複数の前記局部配線、前記第２絶縁膜を覆う第２絶縁性水素バリア膜を形成する工程と、
前記第２絶縁性水素バリア膜上及び前記ロジック回路領域を覆う第３絶縁膜を形成する工程と、
前記ロジック回路領域に、前記第３絶縁膜を貫通して前記第２プラグと電気的に接続される第３プラグを形成する工程と、
前記第３絶縁膜上に延在し、前記第３プラグと接続される複数の配線部を含む第１配線層を形成する工程と
を具えていることを特徴とする強誘電体メモリ装置の製造方法。
【請求項５】
前記導電性水素バリア膜を形成する工程は、さらに第２プラグの頂面を覆う膜を形成する工程であることを特徴とする請求項４に記載の強誘電体メモリ装置の製造方法。
【請求項６】
前記強誘電体キャパシタ構造体を形成する工程のうち、前記下部電極を形成する工程は、前記第２プラグの頂面を覆う前記導電性水素バリア膜上にも成膜する工程であることを特徴とする請求項５に記載の強誘電体メモリ装置の製造方法。
【請求項７】
前記導電性水素バリア膜を形成する工程は、チタンアルミナイトライドの膜を形成する工程であることを特徴とする請求項４〜６のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有する強誘電体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
強誘電体メモリの一例として、強誘電体層を含むキャパシタの上部電極と、素子と接続されているＷ（タングステン）−プラグとの接続を局部配線により接続する構成が知られている（非特許文献１参照）。
【０００４】
また、強誘電体層を含むキャパシタの下部電極と、素子と接続されているＷ（タングステン）−プラグとを直接的に接続する構成が知られている（非特許文献２参照）。
【０００５】
ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００６】
また、強誘電体層を含むキャパシタ形成後には、一般に、強誘電体層のダメージを回復する目的で、酸素雰囲気下で加熱処理が行われるが、このとき、プラグの表面が露出していると酸素によりプラグが酸化されて導通不良を起こしてしまう場合がある。
【０００７】
いわゆる強誘電体メモリの上部電極に至るコンタクトを通じて水素又は水分が拡散することに起因する、強誘電体膜（層）のダメージを低減することを目的として、かかるコンタクトの形成後に、導電性水素バリア膜を形成する半導体装置の製造方法が知られている（特許文献１参照。）。
【０００８】
また、メモリセルキャパシタの特性の水素や還元性雰囲気による劣化を抑制及び防止する目的で、メモリセルキャパシタの上側を覆う第１水素バリア膜及びメモリセルキャパシタの下側を覆う第２水素バリア膜を設ける半導体記憶装置及びその製造方法が開示されている（特許文献２参照。）。
【０００９】
さらに、プラグの酸化による導通不良を防止する目的で、半導体装置の容量上配線を、強誘電体容量素子の下部電極と同一工程で形成される導電体を介してプラグと接続する構成が知られている（特許文献３参照。）。
【非特許文献１】IEDM Digest of Technical papers. 1997, pp613-616（特にＦｉｇ.１参照）
【非特許文献２】IEDM Digest of Technical papers. 2002, pp539-542（特にＦｉｇ.３参照）
【特許文献１】特開２００２−２５２３３６号公報
【特許文献２】特開２００３−６８９８７号公報
【特許文献３】特開２００１−２５０９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した特許文献１及び２に開示されているように、強誘電体層を含むキャパシタの上側又は下側を覆う水素バリア膜を形成したとしても、例えば、キャパシタの上部電極に接続される局部配線を経て、水素が強誘電体層に至り、強誘電体層を劣化させる場合がある。上述した非特許文献１に記載されているような局部配線を有する強誘電体メモリにおいては、かかる局部配線には大電流が流れないため、一般的にＴｉＮ（窒化チタニウム）が配線材料として適用される。
【００１１】
このＴｉＮ配線はある程度の量の水素を吸収して保持することができる。しかしながら、許容量を超えると吸収した水素を放出してしまう。すなわち、例えばプラグを形成する際に発生するキャパシタ外に不可避的に存在する水素は、ＴｉＮ配線に水素バリア外に露出する部分がある場合には、キャパシタの上側及び下側を水素バリア膜で覆ったとしても、ＴｉＮ配線により強誘電体キャパシタに導かれる。結果として、強誘電体層が劣化してしまう。
【００１２】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、水素、水分、還元性雰囲気等による強誘電体層の劣化、加えてプラグの酸化による導通不良を効果的に防止することができる構成を具える強誘電体メモリを提供することにある。
【課題を解決するための手段】
【００１３】
これらの目的の達成を図るため、この発明の強誘電体メモリ装置は、下記のような構成を具えている。
【００１４】
すなわち、強誘電体メモリ装置は、メモリセルアレイ領域及びロジック回路領域を有する半導体基板を具えている。
【００１５】
強誘電体メモリ装置は、メモリセルアレイ領域上及びロジック回路領域上に設けられている第１絶縁膜を具えている。
【００１６】
強誘電体メモリ装置は、メモリセルアレイ領域で第１絶縁膜を貫通する複数の第１プラグと、ロジック回路領域で第１絶縁膜を貫通する複数の第２プラグとを具えている。
【００１７】
強誘電体メモリ装置は、第１絶縁膜上に、複数の第１プラグの頂面を個別に覆っている複数の導電性水素バリア膜を具えている。
【００１８】
強誘電体メモリ装置は、メモリセルアレイ領域内である複数の導電性水素バリア膜のうちの一部上に設けられており、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を具えている。
【００１９】
強誘電体メモリ装置は、メモリセルアレイ領域の第１絶縁膜上に、強誘電体キャパシタ構造体及び導電性水素バリア膜を覆って設けられており、上部電極の一部分を露出する第１開口部、及び導電性水素バリア膜の一部分を露出する第２開口部を有する第１絶縁性水素バリア膜を具えている。
【００２０】
強誘電体メモリ装置は、第１絶縁性水素バリア膜上に設けられており、第１絶縁性水素バリア膜の端縁部を閉環状に露出させて露出部とする、第１開口部と連通する第３開口部及び第２開口部と連通する第４開口部を有する第２絶縁膜を具えている。
【００２１】
強誘電体メモリ装置は、第２絶縁膜上に延在しており、第３開口部から露出する上部電極及び第４開口部から露出する導電性水素バリア膜、上部電極同士並びに導電性水素バリア膜同士を接続する複数の局部配線を具えている。
【００２２】
強誘電体メモリ装置は、露出部、複数の局部配線、第２絶縁膜を覆って、メモリセルアレイ領域上に設けられている第２絶縁性水素バリア膜を具えている。
【００２３】
強誘電体メモリ装置は、第２絶縁性水素バリア膜及びロジック回路領域を覆う第３絶縁膜を具えている。
【００２４】
強誘電体メモリ装置は、ロジック回路領域に設けられており、第３絶縁膜を貫通して第２プラグと電気的に接続されている第３プラグを具えている。
【００２５】
強誘電体メモリ装置は、第３絶縁膜上に延在しており、第３プラグと接続されている複数の配線部を含む第１配線層を具えている。
【００２６】
ここでいうロジック回路は、例えば、強誘電体メモリセルに関連する演算処理及び動作制御を行う回路である。ロジック回路には、強誘電体メモリセルの電気的な動作を制御するデコード回路等が含まれる。
【００２７】
また、この発明の強誘電体メモリ装置の製造方法は、主として下記のような工程を含んでいる。
【００２８】
すなわち、複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域、及びロジック回路素子が設けられているロジック回路領域を有する半導体基板を準備する。
【００２９】
メモリセルアレイ領域上及びロジック回路領域上に、第１絶縁膜を形成する。メモリセルアレイ領域に、第１絶縁膜を貫通する複数の第１プラグを形成し、ロジック回路領域に、第１絶縁膜を貫通する複数の第２プラグを形成する。
【００３０】
第１絶縁膜上に、第１プラグの頂面を個別に覆う導電性水素バリア膜を形成する。
【００３１】
複数の導電性水素バリア膜の一部上に、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体を形成する。
【００３２】
メモリセルアレイ領域の第１絶縁膜上に、強誘電体キャパシタ構造体及び導電性水素バリア膜を覆い、上部電極の一部分を露出する第１開口部、及び導電性水素バリア膜の一部分を露出する第２開口部を有する第１絶縁性水素バリア膜を形成する。
【００３３】
第１絶縁性水素バリア膜上に、第１絶縁性水素バリア膜の端縁部を閉環状に露出させる露出部とする、第１開口部と連通する第３開口部、及び第２開口部と連通する第４開口部を有する第２絶縁膜を形成する。
【００３４】
第２絶縁膜上に延在し、第３開口部から露出する上部電極及び第４開口部から露出する導電性水素バリア膜、上部電極同士並びに導電性水素バリア膜同士を接続する複数の局部配線を形成する。
【００３５】
メモリセルアレイ領域に、露出部、複数の局部配線、第２絶縁膜を覆う第２絶縁性水素バリア膜を形成する。
【００３６】
第２絶縁性水素バリア膜上及びロジック回路領域を覆う第３絶縁膜を形成する。ロジック回路領域に、第３絶縁膜を貫通して第２プラグと電気的に接続される第３プラグを形成する。
【００３７】
第３絶縁膜上に延在し、第３プラグと接続される複数の配線部を含む第１配線層を形成する。
【発明の効果】
【００３８】
この発明の強誘電体メモリ装置の構成によれば、局部配線は、その上側及び下側にそれぞれ存在し、端縁が互いに接続されることで全体として閉じた袋状とされる複数の水素バリア膜により仕切られる領域内に封止、すなわちカプセル化されている。従って、例えばタングステンプラグの形成といった製造工程に起因して装置内に不可避的に存在する水素を、局部配線が強誘電体層に導くおそれがなくなる。すなわち、強誘電体層が劣化するおそれがなくなる。従って、電気的特性の劣化がない、強誘電体キャパシタを具える高性能な強誘電体メモリ装置を提供することができる。
【００３９】
また、全てのプラグの頂面上にも導電性の水素バリア膜を設ける構成とすれば、製造工程に起因するプラグの酸化を防止することができる。すなわち、プラグの導通不良を防止することができる。
【００４０】
この発明の強誘電体メモリ装置の製造方法によれば、簡易な工程で、上述した構成の強誘電体メモリ装置を効率的に製造することができる。
【００４１】
また、全てのプラグを導電性水素バリア膜で覆う構成とする場合でも工程増がなく、効率的な強誘電体メモリ装置の製造を行うことができる。
【発明を実施するための最良の形態】
【００４２】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００４３】
（第１の実施の形態）
〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の一構成例につき説明する。
【００４４】
図１は、この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【００４５】
この発明の強誘電体メモリ装置１００は、後述する絶縁性水素バリア膜の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。
【００４６】
図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１、このメモリセルアレイ領域１に隣接するロジック回路領域２が区画されている。
【００４７】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００４８】
メモリセルアレイ領域１にはメモリセル素子１０が設けられている。また、ロジック回路領域２にはロジック回路素子２０が設けられている。これらメモリセル素子１０とロジック回路素子２０とは、従来公知の素子分離工程により形成された素子分離構造、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜５により、互いに素子分離されている。
【００４９】
メモリセルアレイ領域１は、ロジック回路領域２と隣接している。メモリセルアレイ領域１には、後述する強誘電体層及びメモリセル素子を含むメモリセルがマトリクス状に複数配設されるが、２つの強誘電体積層構造体（キャパシタ）を含む領域を図示して説明する。
【００５０】
メモリセル素子１０は、例えばスイッチトランジスタ等であり、従来公知の構成を有している。例えばトランジスタの構成要素として、図示例ではメモリセル素子拡散領域１２のみを示してあるが、メモリセルセル素子１０は、図示しないゲート電極等を有している。
【００５１】
メモリセル素子拡散領域１２は、例えば従来公知の条件で、任意好適なイオンが打ち込まれているイオン拡散領域である。
【００５２】
ロジック回路領域２は、メモリセルアレイ領域１に隣接している。ロジック回路領域２には、ロジック回路素子２０が形成されている。
【００５３】
ロジック回路素子２０は、メモリセル素子１０と同様に、トランジスタ等の素子を含んでいる。ロジック回路素子２０は、メモリセルアレイに接続されて、メモリセルの動作を制御する、デコーダ回路等を含んでいる。
【００５４】
ロジック回路素子２０は、例えば、トランジスタの構成要素として、ロジック回路素子拡散領域２２、ロジック回路素子ゲート電極２４を有している。
【００５５】
ロジック回路素子拡散領域２２は、例えば、従来公知の条件で、任意好適なイオンが打ち込まれているイオン拡散領域である。ロジック回路素子ゲート電極２４は、従来公知の例えばメタル電極である。
【００５６】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上には、第１絶縁膜３０が設けられている。すなわち、メモリセル素子１０及びロジック回路素子２０が形成されている基板１１の上側全面に、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＯ3−ＴＥＯＳ膜とも称する。）とするのがよい。
【００５７】
この第１絶縁膜３０には、メモリセルアレイ領域１に設けられている第１コンタクトホール３４Ｘ及びロジック回路領域２に設けられている第２コンタクトホール３６Ｘが設けられている。第１コンタクトホール３４Ｘは、第１絶縁膜３０の表面３０ａからメモリセル素子１０（メモリセル素子拡散領域１２）に至っている。第２コンタクトホール３６Ｘは、第１絶縁膜３０の表面３０ａからロジック回路素子２０（ロジック回路素子拡散領域２２、ロジック回路素子ゲート電極２４）に至っている。
【００５８】
第１コンタクトホール３４Ｘ内は、例えばタングステン（Ｗ）により埋め込まれ、第１プラグ３４とされている。
【００５９】
第２コンタクトホール３６Ｘ内も、同様に導電性材料により埋め込まれ、第２プラグ３６とされている。
【００６０】
第１絶縁膜３０上には、導電性水素バリア膜３２が設けられている。この導電性水素バリア膜３２は、好ましくは、例えばチタンアルミニウムナイトライド（ＴｉＡｌＮ）の膜とするのがよい。導電性水素バリア膜３２は、第１及び第２プラグ３４及び３６それぞれの頂面３４ａ及び３６ｂ上に、個別にこれらを覆い、かつ第１絶縁膜３０の表面３０ａに至る形状の複数のパターンにパターニングされて設けられている。詳細は後述するが、このように、第２プラグ３６の頂面３６ａ上にも導電性水素バリア膜３２を形成すれば、第２プラグ３６の酸化を防止することができる。従って、この領域の導電性水素バリア膜３２は、酸化防止膜３２’とも称される。
【００６１】
メモリセルアレイ領域１内の複数の導電性水素バリア膜３２上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、複数の導電性水素バリア膜３２のうちの一部に設けられている。図示例では、強誘電体キャパシタ構造体４０は、３つの第１プラグ３４の頂面３４ａ上にそれぞれ独立して設けられている導電性水素バリア膜３２のうち、中央に位置する導電性水素バリア膜３２を除く両側の導電性水素バリア膜３２上に設けてある。
【００６２】
強誘電体キャパシタ構造体４０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層された構造を有している。
【００６３】
下部電極４２は、好ましくは、例えば、導電性水素バリア膜３２の直上に設けられるイリジウム（Ｉｒ）層、次いで酸化イリジウム（ＩｒＯ2）層、さらにプラチナ（Ｐｔ）層を順次に積層した積層電極とするのがよい。強誘電体層４４は、好ましくは、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。上部電極４６は、好ましくは、例えば、プラチナ（Ｐｔ）により形成するのがよい。
【００６４】
強誘電体キャパシタ構造体４０が載せられている導電性水素バリア膜３２は、強誘電体キャパシタ構造体４０の平面的な輪郭、すなわち下部電極４２の平面的な形状に合わせて形成されている。
【００６５】
第１絶縁性水素バリア膜４１は、メモリセルアレイ領域１にある導電性水素バリア膜３２及びキャパシタ構造体４０の露出面を覆い、かつ第１絶縁膜３０の表面３０ａ上にまたがって、設けられている。第１絶縁性水素バリア膜４１は、好ましくは、例えば、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）の膜とするのがよい。
【００６６】
第１絶縁性水素バリア膜４１は、メモリセルアレイ領域１にマトリクス状に設けられている複数個の強誘電体キャパシタ構造体４０を一体として覆うように設けられている。すなわち、第１絶縁性水素バリア膜４１は、メモリセルアレイ領域１全面に設けられている。
【００６７】
この第１絶縁性水素バリア膜４１及び既に説明した導電性水素バリア膜３２により、強誘電体キャパシタ構造体４０は囲まれて封止される。
【００６８】
第１絶縁性水素バリア膜４１には、上部電極４６の一部分を露出させる第１開口部４１ａと強誘電体キャパシタ構造体４０が設けられていない導電性水素バリア膜３２の一部分を露出させる第２開口部４１ｂが設けられている。
【００６９】
第１絶縁性水素バリア膜４１上には、第２絶縁膜４３が設けられている。第２絶縁膜４３は、例えば、従来公知のＣＶＤ法により形成されるシリコン酸化膜とするのがよい。第２絶縁膜４３は、第１絶縁性水素バリア膜４１の端縁部４１ｃを露出させて設けられている。以下、端縁部４１ｃを露出部（４１ｃ）とも称する。従って、第２絶縁膜４３から露出する端縁部４１ｃは、第１絶縁性水素バリア膜４１の平面的な輪郭の端縁に沿った一続きの閉じた環状の形状を有している。
【００７０】
第２絶縁膜４３には、第１絶縁性水素バリア膜４１の第１開口部４１ａと連通する第３開口部４３ａ及び第２開口部４１ｂと連通する第４開口部４３ｂが設けられている。すなわち、第３開口部４３ａは上部電極４６に至り、第４開口部４３ｂは導電性水素バリア膜３２の上面３２ａに至っている。以下、第１開口部４１ａ及び第３開口部４３ａを総じて第１メモリセルコンタクトホール４８、及び第２開口部４１ｂ及び第４開口部４３ｂを総じて第２メモリセルコンタクトホール４９とも称する。
【００７１】
第２絶縁膜４３上には、複数の配線部を含む局部配線４５が設けられている。局部配線４５は、メモリセルアレイ領域１内のみに設けられている配線層である。この局部配線４５は、好ましくは、例えば、窒化チタン（ＴｉＮ）を材料とする配線とするのがよい。
【００７２】
局部配線４５を構成する複数の配線部は、強誘電体キャパシタ構造体４０の上部電極４６同士又は上部電極４６及び導電性水素バリア膜３２、すなわち強誘電体キャパシタ構造体４０が設けられていない第１プラグ３４を電気的に接続している。図示例では、２つの強誘電体キャパシタ構造体４０の上部電極４６と、これらの間に位置する導電性水素バリア膜３２とを一続きに電気的に接続する配線部を示してある。従って、局部配線４５が含む配線部の形状（配線パターン）は、所望の接続関係に応じた任意好適なものとすることができる。
【００７３】
局部配線４５の配線部は、上述した第１メモリセルコンタクトホール４８と、第２メモリセルコンタクトホール４９とを埋め込むように延在させてある。このようにして、局部配線４５は、上部電極４６同士又は上部電極４６及び導電性水素バリア膜３２を電気的に接続する。
【００７４】
局部配線４５上には、局部配線４５及び局部配線４５が延在している第２絶縁膜４３を覆う第２絶縁性水素バリア膜４７が設けられている。第２絶縁性水素バリア膜４７は、メモリセルアレイ領域１内に設けられていて、その端縁部４７ａは、第２絶縁膜４３から露出する第１絶縁性水素バリア膜４１の端縁部４１ｃに一致している。すなわち、第２絶縁性水素バリア膜４７の端縁部４７ａは、第２絶縁膜４３から露出する端縁部４１ｃに接して接続されている。
【００７５】
第２絶縁膜４３及びこの第２絶縁膜４３上に延在している局部配線４５は、第１及び第２開口部４１ａ及び４１ｂが設けられている部分を除き、第１及び第２絶縁性水素バリア膜４１及び４７により囲まれる。また、強誘電体キャパシタ構造体４０は、第１及び第２開口部４１ａ及び４１ｂが設けられている部分を除き、第１絶縁性水素バリア膜４１及び導電性水素バリア膜３２により囲まれる。
【００７６】
このとき、局部配線４５及び第２絶縁膜４３の上側は第２絶縁性水素バリア膜４７により完全に覆われており、端縁部４７ａは、第１絶縁性水素バリア膜４１の端縁部４１ｃに隙間なく接続されており、導電性水素バリア膜３２は、強誘電体キャパシタ構造体４０の下側を完全に覆っており、かつその端縁部は第１絶縁性水素バリア膜４１に隙間なく接続されている。
【００７７】
結果として、強誘電体キャパシタ構造体４０、第２絶縁膜４３及び局部配線４５は、導電性水素バリア膜３２、第１及び第２絶縁性水素バリア膜４１及び４７の３つの構成要素により囲まれて封止されることになる。
【００７８】
従って、このような構成とすれば、局部配線４５が、水素を発生する膜（層）に接触することがない。すなわち、局部配線４５がこれに接続されている強誘電体キャパシタ構造体４０の特に強誘電体層４４に水素を導いてしまうおそれがなくなる。
【００７９】
第３絶縁膜５０は、第１及び第２絶縁性水素バリア膜４１及び４７を含むメモリセルアレイ領域１、及び第１絶縁膜３０上に設けられている導電性水素バリア膜３２、すなわち酸化防止膜３２’を含むロジック回路領域２を覆って設けられている。この第３絶縁膜５０は、メモリセルアレイ領域１、ロジック回路領域２上にわたって設けられている。第３絶縁膜５０は、好ましくは、例えば、シリコン酸化膜とするのがよい。
【００８０】
この第３絶縁膜５０には、第３コンタクトホール５２Ｘが設けられている。第３コンタクトホール５２Ｘは、ロジック回路領域２に設けられている。第３コンタクトホール５２Ｘは、第３絶縁膜５０の表面５０ａから、酸化防止膜３２’の上面３２’ａの一部分に至って、設けられている。
【００８１】
第３コンタクトホール５２Ｘは、タングステン等の導電性材料により埋め込まれて第３プラグ５２とされている。第３プラグ５２の頂面５２ａは、第３絶縁膜５０の表面５０ａと同一面に揃っている。
【００８２】
第３プラグ５２の頂面５２ａ及び第３絶縁膜５０の表面５０ａ上には、第１配線層５４が設けられている。第１配線層５４は複数の配線部５４ａを含んでいて、第３プラグ５２に電気的に接続されている。
【００８３】
第１配線層５４は、好ましくは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）といった金属配線とするのがよい。
【００８４】
この第１配線層５４を第１層目として、この第１配線層５４より上側に、第２、第３の配線層を含む多層配線構造が設けられる。
【００８５】
例えば、第４絶縁膜６０は、第１配線層５４を覆って第３絶縁膜５０上に設けられている。この第４絶縁膜６０の表面から第１配線層５４に至るヴィアホール６２Ｘが設けられている。ヴィアホール６２Ｘ内は、タングステン等の導電性材料により埋め込まれて第４プラグ６２とされている。第４プラグ６２の頂面６２ａは、第４絶縁膜６０の表面と同一面に揃えられている。
【００８６】
頂面６２ａ上及び第４絶縁膜６０上には複数の配線部を含む第２配線層６４が設けられている。すなわち、第２配線層６４は、第４プラグ６２により、下層の第１配線層５４と接続されている。
【００８７】
〈変形例〉
図２を参照して、この発明の強誘電体メモリ装置のさらなる構成例につき説明する。
【００８８】
図２は、この発明の強誘電体メモリ装置（変形例）の一部分を切断した部分的な切り口を示す模式的な図である。
【００８９】
この例の強誘電体メモリ装置２００は、第２酸化防止膜４２Ｘが設けられていることを特徴としている。これ以外の他の構成要素については、図１を参照して既に説明した構成例と実質的に何ら変わるところがない。従って、図２において同一番号を付して、その詳細な説明は省略する。
【００９０】
第２酸化防止膜４２Ｘは、酸化防止膜３２’上に設けられている。第２酸化防止膜４２Ｘは、下部電極４２と同一の材料により形成すればよい。
【００９１】
このような構成としても、強誘電体キャパシタ構造体４０の水素による劣化を防止しつつ、第２プラグ３６の酸化を効果的に防止することができる。
【００９２】
〈強誘電体メモリ装置の製造方法〉
次に、図３、図４及び図５を参照して、上述した強誘電体メモリ装置１００の製造方法例について説明する。
【００９３】
なお、この発明の製造方法の一実施例の説明では、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、図１及び２と同様に１つの強誘電体メモリのさらに一部の部分領域を図示して説明する。
【００９４】
この発明の強誘電体メモリ装置の従来の強誘電体メモリ装置又は強誘電体メモリと同様の構成要素については、その製造工程と同様にして実施することができる。
【００９５】
図３（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を、切断した切り口で示す概略的な製造工程図である。
【００９６】
図４（Ａ）及び（Ｂ）は、図３（Ｃ）に続く、製造工程図である。
【００９７】
図５（Ａ）及び（Ｂ）は、図４（Ｂ）に続く製造工程図である。
【００９８】
図３（Ａ）に示すように、まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１、このメモリセルアレイ領域１に隣接するロジック回路領域２を１組として、マトリクス状に複数組を区画しておく。
【００９９】
半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込み、また同時に、ロジック回路領域２にも、同様にロジック回路素子２０を作り込む。
【０１００】
具体的には、例えば、ＬＯＣＯＳ法によりフィールド酸化膜５、すなわち、素子分離構造を形成する。
【０１０１】
次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。また、ロジック回路領域２にも同様に、かつ同時にロジック回路素子２０を作り込む。
【０１０２】
次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１及びロジック回路素子２０が作り込まれているロジック回路領域２を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。
【０１０３】
具体的には、第１絶縁膜３０の成膜工程は、例えばオゾン（Ｏ3）を用い、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うのがよい。
【０１０４】
次いで、第１絶縁膜３０に、第１及び第２コンタクトホール３４Ｘ及び３６Ｘを形成する。これらのコンタクトホールは、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。
【０１０５】
次に、第１及び第２コンタクトホール３４Ｘ及び３６Ｘを、例えばタングステン（Ｗ）といった導電性材料を用いて、常法に従って埋め込み、エッチバック工程を行って、第１及び第２プラグ３４及び３６を形成する。
【０１０６】
図３（Ｂ）に示すように、第１絶縁膜３０上全面に、導電性水素バリア膜３２を成膜する。この成膜工程は、従来公知のスパッタ工程により、常法に従って行えばよい。この導電性水素バリア膜３２は、好ましくは、例えばチタンアルミニウムナイトライド（ＴｉＡｌＮ）の膜とし、その膜厚を、好ましくは５０ｎｍ程度とするのがよい。
【０１０７】
次いで、メモリセルアレイ領域１内であって、かつ導電性水素バリア膜３２上に、常法に従って、強誘電体キャパシタ構造体４０を形成する。
【０１０８】
具体的には、既に説明した膜材料を用いて、下部電極４２、強誘電体層４４及び上部電極４６を、順次に成膜して積層する。
【０１０９】
図３（Ｃ）に示すように、導電性水素バリア膜３２を、常法に従ってパターニングする。このパターニングは、第１及び第２プラグ３４及び３６それぞれの頂面３４ａ及び３６ａ上に、これらを覆うように、かつ第１絶縁膜３０の表面３０ａの周囲まで広がった形状にパターニングする。このとき、強誘電体キャパシタ構造体４０が設けられている部分については、強誘電体キャパシタ構造体４０の下部電極４２の平面的な輪郭に合わせてパターニングする。
【０１１０】
この工程により、メモリセルアレイ領域１の導電性水素バリア膜３２及びロジック回路領域２の酸化防止膜３２’が形成される。
【０１１１】
ここで、強誘電体層４４の劣化を回復するためのいわゆる回復アニール工程を行う。この工程は、例えば、酸素雰囲気下、８００℃で１分間程度加熱処理することにより行われる。この発明の製造工程では、この回復アニール工程を行う際には、第１及び第２プラグ３４及び３６の頂面３４ａ及び３６ａは露出せず、導電性水素バリア膜３２により保護されている。従って、回復アニール工程によるプラグの酸化を防止することができる。
【０１１２】
また、第１絶縁膜３０上全面に設けられている導電性水素バリア膜３２のパターニング工程に先立って、第２プラグ３６の上側（直上）である導電性水素バリア膜３２の部分領域に、下部電極４２の形成工程と同一工程で、下部電極４２と同一の材料からなる第２酸化防止膜４２Ｘ（図２参照。）を形成しておくこともできる。
【０１１３】
図４（Ａ）に示すように、第１絶縁性水素バリア膜４１を形成する。第１絶縁性水素バリア膜４１は、メモリセルアレイ領域１にある導電性水素バリア膜３２及び強誘電体キャパシタ構造体４０の露出面を覆い、かつこの強誘電体キャパシタ構造体４０の周囲の、第１絶縁膜３０の表面３０ａ上に至る範囲にまで形成する。第１絶縁性水素バリア膜４１は、好ましくは、例えば、膜厚５０ｎｍの酸化アルミニウムの膜として、常法に従って、従来公知のスパッタ法又はＣＶＤ法により堆積すればよい。
【０１１４】
強誘電体キャパシタ構造体４０は、この第１絶縁性水素バリア膜４１及び導電性水素バリア膜３２により、全体が被覆されて、封止される。
【０１１５】
図４（Ｂ）に示すように、第２絶縁膜４３を成膜する。この第２絶縁膜４３は、メモリセルアレイ領域１及びロジック回路領域２の全面上にわたって形成する。すなわち、第２絶縁膜４３は、強誘電体キャパシタ構造体４０を覆う第１絶縁性水素バリア膜４１及びロジック回路領域２の酸化防止膜３２’を覆うように成膜する。
【０１１６】
第２絶縁膜４３は、常法に従うＣＶＤ法により、シリコン酸化膜として堆積すればよい。
【０１１７】
次に、第２絶縁膜４３の表面から強誘電体キャパシタ構造体４０に至る、第１及び第２メモリセルコンタクトホール４８及び４９（第１開口部４１ａ及び第２開口部４１ｂ、及びこれらと連通する第３開口部４３ａ及び第４開口部４３ｂ）を、常法に従うホトリソグラフィ工程及びエッチング工程により形成する。
【０１１８】
図５（Ａ）に示すように、第２絶縁膜４３上に、複数の配線部を含む局部配線４５を形成する。局部配線４５の形成は、窒化チタン（ＴｉＮ）を材料として、２００ｎｍ程度の膜厚として堆積し、常法に従うホトリソグラフィ工程及びエッチング工程により任意好適な配線パターンを有する局部配線として形成すればよい。
【０１１９】
次に、第２絶縁膜４３の一部分を、ホトリソグラフィ工程及びエッチング工程により除去する。具体的には、ロジック回路領域２内の第２絶縁膜４３を、酸化防止膜３２’が露出するまで（第１絶縁膜３０の表面３０ａが露出するまで）除去する。これと同時に、メモリセルアレイ領域１内の第２絶縁膜４３の部分領域を、第１絶縁性水素バリア膜４１の端縁部４１ｃが露出まで除去する。このとき、露出させる端縁部４１ｃの幅は、好ましくは、端縁から例えば１５０ｎｍ程度とすればよい。露出させた端縁部４１ｃの平面形状は、閉じた環状の形状とされる。
【０１２０】
次いで、第２絶縁性水素バリア膜４７を形成する。第２絶縁性水素バリア膜４７は、局部配線４５と、残存している第２絶縁膜４３部分を覆うように、かつその端縁部４７ａが、第２絶縁膜４３から露出する第１絶縁性水素バリア膜４１の端縁部４１ｃに一致するようパターニングする。すなわち、第２絶縁性水素バリア膜４７の端縁部４７ａは、第２絶縁膜４３から露出する端縁部４１ｃに接して接続される。
【０１２１】
このようにすれば、局部配線４５は、上部電極４６との接触領域を除き、その他の領域部分は第１絶縁性水素バリア膜４１、第２絶縁性水素バリア膜４７により実質的に封止されていて、かつ上部電極４６との接触領域は、強誘電体キャパシタ構造体４０を覆う導電性水素バリア膜３２及び第１絶縁性水素バリア膜４１により封止される。結果として、局部配線４５は、これら導電性水素バリア膜３２、第１絶縁性水素バリア膜４１、及び第２絶縁性水素バリア膜４７により封止、すなわちカプセル化されるので、水素を発生する膜（層）に接触することがない。従って、製造工程において発生する水素を、局部配線４５が、これに接続されている強誘電体キャパシタ構造体４０の特に強誘電体層４４に導いてしまうおそれがなくなる。
【０１２２】
第２絶縁性水素バリア膜４７は、好ましくは、例えば膜厚５０ｎｍ程度の酸化アルミニウムの膜として、常法に従って、従来公知のスパッタ法又はＣＶＤ法により堆積し、常法に従うホトリソグラフィ工程及びエッチング工程によりパターニングすればよい。
【０１２３】
次いで、第３絶縁膜５０を形成する。第３絶縁膜５０は、メモリセルアレイ領域１、ロジック回路領域２上にわたる領域に形成する。第３絶縁膜５０は、常法に従うＣＶＤ法によりシリコン酸化膜として成膜し、平坦化すればよい。
【０１２４】
図５（Ｂ）に示すように、ロジック回路領域２の第３絶縁膜５０に、第３コンタクトホール５２Ｘを形成する。この工程は、常法に従うホトリソグラフィ工程及びエッチング工程により第３絶縁膜５０の表面５０ａから、酸化防止膜３２’の表面３２’ａの一部分に至るように開口すればよい。
【０１２５】
次に、第３コンタクトホール５２Ｘを、第１及び第２プラグ３４及び３６と同様の工程により、タングステン等の導電性材料により埋め込んで第３プラグ５２とする。
【０１２６】
次いで、複数の配線部５４ａを含む第１配線層５４を形成する。第１配線層５４は、好ましくは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）といった金属材料を用いて、従来公知の成膜工程、ホトリソグラフィ工程及びエッチング工程により、所望の配線パターンにパターニングすればよい。
【０１２７】
この第１配線層５４を第１層目として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返すことにより、所望の多層配線構造を形成すればよい。
【０１２８】
例えば、第１配線層５４を覆って第３絶縁膜５０上に第４絶縁膜６０を形成する。第４絶縁膜６０は、第３絶縁膜５０と同様の条件で形成すればよい。この第４絶縁膜６０の表面から第１配線層５４に至るヴィアホール６２Ｘを形成する。ヴィアホール６２Ｘを埋め込んで第４プラグ６２を形成する。
【０１２９】
頂面６２ａ上及び第４絶縁膜６０上には複数の配線部を含む第２配線層６４を形成する。第２配線層６４は、第１配線層５４と同様にして形成すればよい。さらに、第２配線層６４を覆う第５絶縁膜７０を第３絶縁膜５０と同様の材料及び工程により形成する。
【０１３０】
然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、個片化する。
【０１３１】
このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚のウェハ１１から製造することができる。
【図面の簡単な説明】
【０１３２】
【図１】この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【図２】変形例の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【図３】（Ａ）図、（Ｂ）図及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を、切断した切り口で示す概略的な製造工程図である。
【図４】（Ａ）図及び（Ｂ）図は、図３（Ｃ）に続く、製造工程図である。
【図５】（Ａ）図及び（Ｂ）図は、図４（Ｂ）に続く製造工程図である。
【符号の説明】
【０１３３】
１：メモリセルアレイ領域
２：ロジック回路領域
５：フィールド酸化膜
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
２０：ロジック回路素子
２２：ロジック回路素子拡散領域
２４：ロジック回路素子ゲート電極
３０：第１絶縁膜
３０ａ、５０ａ：表面
３２：導電性水素バリア膜
３２’：酸化防止膜
３２ａ、３２’ａ：上面
３４：第１プラグ
３４ａ：頂面
３４Ｘ：第１コンタクトホール
３６：第２プラグ
３６ａ：頂面
３６Ｘ：第２コンタクトホール
４０：強誘電体キャパシタ構造体
４１：第１絶縁性水素バリア膜
４１ａ：第１開口部
４１ｂ：第２開口部
４１ｃ：端縁部（露出部）
４２：下部電極
４２Ｘ：第２酸化防止膜
４３：第２絶縁膜
４３ａ：第３開口部
４３ｂ：第４開口部
４４：強誘電体層
４５：局部配線
４６：上部電極
４７：第２絶縁性水素バリア膜
４７ａ：端縁部
４８：第１メモリセルコンタクトホール
４９：第２メモリセルコンタクトホール
５０：第３絶縁膜
５２：第３プラグ
５２ａ：頂面
５２Ｘ：第３コンタクトホール
５４：第１配線層
５４ａ：配線部
６０：第４絶縁膜
６２：第４プラグ
６２ａ：頂面
６２Ｘ：ヴィアホール
６４：第２配線層
７０：第５絶縁膜
１００、２００：強誘電体メモリ装置
【図１】
2006339194.tif 000003
【図２】
2006339194.tif 000004
【図３】
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【図４】
2006339194.tif 000006
【図５】
2006339194.tif 000007