(57)【要約】【課題】ソースとドレインの各セルが格子状に配置された、小型で低オン抵抗の横型ＭＯＳトランジスタからなる半導体装置であって、ソース−ドレイン間におけるリーク不良が抑制され、製品歩留りが高い半導体装置およびその製造方法を提供する。【解決手段】絶縁分離トレンチ２に取り囲まれ、絶縁分離トレンチ２上に形成されたＬＯＣＯＳ３の端部を外周とする、半導体基板１０のトランジスタ形成領域ＴＲ内に、横型ＭＯＳトランジスタのソース（Ｓ）とドレイン（Ｄ）の各セルが、格子状に配置されてなる半導体装置１００であって、トランジスタ形成領域ＴＲ内のＬＯＣＯＳ３の端部から離れた中央部に配置されるソース（Ｓ）もしくはドレイン（Ｄ）の少なくとも一方のセルが、最大幅１０μｍ以下である半導体装置とする。【選択図】        図３
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【特許請求の範囲】
【請求項１】
絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、
横型ＭＯＳトランジスタのソースとドレインの各セルが、格子状に配置されてなる半導体装置であって、
前記トランジスタ形成領域内の前記ＬＯＣＯＳの端部から離れた中央部に配置される前記ソースもしくはドレインの少なくとも一方のセルが、最大幅１０μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記トランジスタ形成領域内に配置されるソースとドレインの全てのセルが、最大幅１０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタ形成領域の面積が、１．０×１０６μｍ２以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トランジスタ形成領域の面積が、２．８×１０４μｍ２以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記トランジスタ形成領域の面積が、５．８×１０２μｍ２以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記絶縁分離トレンチの前記トランジスタ形成領域側の端面から、前記ＬＯＣＯＳの端部までの距離が、２５μｍ以上であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ソースセルが、
前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域と、
前記第１ｐ型領域および第２ｐ型領域内に形成され、前記横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域とを有してなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ＬＯＣＯＳの端部に隣接するセルが、ソースセルのみからなり、
前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記第２ｐ型領域が取り除かれてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記高濃度ｎ型領域が取り除かれてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２ｐ型領域が、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成されてなることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体基板が、ＳＯＩ構造の半導体基板であり、
ＳＯＩ層の厚さが、１４μｍ以上であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、
横型ＭＯＳトランジスタのソースとドレインの各セルが、配置されてなり、
前記トランジスタ形成領域内に形成されるソースセルもしくはドレインセルの少なくとも一方が、最大幅１０μｍ以下のセルを含む半導体装置の製造方法であって、
前記ソースセルが、
前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域を有してなり、
前記第２ｐ型領域を、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成することを特徴とする半導体装置の製造方法。
【請求項１３】
絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、
横型ＭＯＳトランジスタのソースとドレインの各セルが、配置されてなり、
前記トランジスタ形成領域内に形成されるソースセルもしくはドレインセルの少なくとも一方が、最大幅１０μｍ以下のセルを含む半導体装置の製造方法であって、
前記ソースセルが、
前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域を有してなり、
前記第２ｐ型領域をイオン注入により形成した後、１１００℃以上で熱処理することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁分離トレンチに取り囲まれた領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが配置されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁分離トレンチに取り囲まれた領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが配置されてなる半導体装置およびその製造方法が、例えば、特開平８−２１３６０４号公報（特許文献１）と特開平１０−３１３０６４号公報（特許文献２）に開示されている。
【０００３】
図１０に、特許文献２と同様の、従来の半導体装置の代表例を示す。図１０（ａ）は、半導体装置９０の模式的な上面図であり、図１０（ｂ）は、図１０（ａ）における一点鎖線Ａ−Ａでの模式的な断面図である。
【０００４】
図１０（ａ），（ｂ）に示す半導体装置９０は、絶縁分離トレンチ２に取り囲まれた領域内に、横型ＭＯＳトランジスタのソース（Ｓ）とドレイン（Ｄ）の各セルが配置されてなる半導体装置である。
【０００５】
図１０（ａ）に示すように、半導体装置９０のソースとドレインの各セルは、実線で示した絶縁分離トレンチ２上に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）３の端部を外周とする、トランジスタ形成領域ＴＲ内に、格子状に配置されている。図１０（ａ）に示す半導体装置９０は４×４のセルで構成され、内側のソースセルＳとドレインセルＤは交互に配置されているが、サージ耐量を大きくするために、ＬＯＣＯＳ３の端部に隣接するセルはソースセルＳのみで構成されている。従来の半導体装置においては、各セルの幅は、１２μｍ程度の値に設定される。また、従来の半導体装置においては、絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離は、７μｍ程度の値に設定される。尚、図中の点Ｃは、トランジスタ形成領域ＴＲの中心点を示している。
【０００６】
半導体装置９０は、図１０（ｂ）に示すように、埋め込み絶縁膜１ａを有するＳＯＩ（Silicon On Insulator）構造の半導体基板１０に形成されている。埋め込み絶縁膜１ａ上のＳＯＩ層１ｂの厚さは、通常、１０μｍ程度に設定される。
【０００７】
半導体装置９０の横型ＭＯＳトランジスタは、横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS）で、図１０（ｂ）に示すように、ソースセルＳのチャネルとなる第１ｐ型領域（チャネルＰ）４内には、第２ｐ型領域（ＡＤＢａｓｅ）５が形成されている。ＡＤＢａｓｅ５は、通常、５×１０１５／ｃｍ２程度の高ドーズ量でボロンをイオン注入した後、１０５０℃の熱処理でドライブインして形成する。また、第１ｐ型領域４および第２ｐ型領域５内に、横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域６が形成されている。
【特許文献１】特開平８−２１３６０４号公報
【特許文献２】特開平１０−３１３０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１０（ａ），（ｂ）に示す半導体装置９０は、ソースセルＳとドレインセルＤの大きさを小さくしていくと、小型で低オン抵抗のＬＤＭＯＳとすることができる。しかしながら、ソースセルＳとドレインセルＤの大きさを小さくしていくと、ソース−ドレイン間でリーク不良が多発して、製品歩留りが低下してしまう。また、上記のソース−ドレイン間のリーク不良は、トランジスタ形成領域ＴＲ内に配置されるセル数が少ない半導体装置ほど多発し、歩留り低下が顕著となる。
【０００９】
そこで本発明は、ソースとドレインの各セルが格子状に配置された、小型で低オン抵抗の横型ＭＯＳトランジスタからなる半導体装置であって、ソース−ドレイン間におけるリーク不良が抑制され、製品歩留りが高い半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが、格子状に配置されてなる半導体装置であって、前記トランジスタ形成領域内の前記ＬＯＣＯＳの端部から離れた中央部に配置される前記ソースもしくはドレインの少なくとも一方のセルが、最大幅１０μｍ以下であることを特徴としている。
【００１１】
当該半導体装置においては、中央部に配置された最大幅１０μｍ以下のセル部分により、従来に較べて小型化できると共に、当該横型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００１２】
一方、ソースからドレインに渡る結晶欠陥があると、この結晶欠陥によって、ソース−ドレイン間にリーク不良が発生する。従って、最大幅１０μｍ以下の小さなセルでは、大きなセルに較べて、小さな結晶欠陥があってもリーク不良となり易い。しかしながら、上記半導体装置においては、最大幅１０μｍ以下の小さなセル部分が、絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部から離れた、トランジスタ形成領域内の中央部に配置されるため、絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響を受け難い。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができる。
【００１３】
請求項２に記載の発明は、前記トランジスタ形成領域内に配置されるソースとドレインの全てのセルが、最大幅１０μｍ以下であることを特徴としている。
【００１４】
当該半導体装置においては、トランジスタ形成領域内に配置される全てのセルが最大幅１０μｍ以下となっているため、前述した小型化とオン抵抗の低減効果を、最大限に発揮させることができる。
【００１５】
請求項３に記載のように、前記トランジスタ形成領域の面積は、１．０×１０６μｍ２以下であってよい。請求項４に記載のように、前記トランジスタ形成領域の面積が、２．８×１０４μｍ２以下であってもよい。また、請求項５に記載のように、前記トランジスタ形成領域の面積が、５．８×１０２μｍ２以下であってもよい。
【００１６】
トランジスタ形成領域の面積が１．０×１０６μｍ２程度の比較的大きな半導体装置では、例えば６μｍ角のセルを用いた場合、１６５×１６５セルを格子状に配置することができる。当該半導体装置は、許容電流が大きい反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が相対的に小さい。
【００１７】
トランジスタ形成領域の面積が２．８×１０４μｍ２程度になると、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が次第に重要になる。当該半導体装置では、例えば６μｍ角のセルを用いた場合、２８×２８セルを格子状に配置することができる。
【００１８】
トランジスタ形成領域の面積が５．８×１０２μｍ２程度の小さな半導体装置では、例えば６μｍ角のセルを用いた場合、４×４セルを格子状に配置することができる。当該半導体装置は、小型である反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が大きい。
【００１９】
請求項６に記載の発明は、上記半導体装置において、前記絶縁分離トレンチの前記トランジスタ形成領域側の端面から、前記ＬＯＣＯＳの端部までの距離が、２５μｍ以上であることを特徴としている。
【００２０】
当該半導体装置におけるトランジスタ形成領域は、絶縁分離トレンチの端面から２５μｍ以上離れるため、絶縁分離トレンチからの応力も低減して、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００２１】
請求項７に記載のように、上記半導体装置において、前記ソースセルは、前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域と、前記第１ｐ型領域および第２ｐ型領域内に形成され、前記横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域とを有してなるように構成することができる。
【００２２】
この場合には、請求項８に記載のように、前記ＬＯＣＯＳの端部に隣接するセルが、ソースセルのみからなり、前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記第２ｐ型領域が取り除かれてなるように構成することができる。
【００２３】
当該半導体装置では、ＬＯＣＯＳの端部に隣接するセルをソースセルのみとすることで、ドレインからサージが入った場合に、ＬＯＣＯＳの端部から離れた中央部に配置されるセルで分散させることができ、サージ耐量を大きくすることができる。
【００２４】
尚、ボロン（Ｂ）等のｐ型不純物が導入された領域では、イオン注入ダメージや応力によって結晶欠陥が発生し易いが、当該半導体装置では、ＬＯＣＯＳの端部に隣接するソースセルで第２ｐ型領域が取り除かれている。このため、絶縁分離トレンチやＬＯＣＯＳからの応力が大きなＬＯＣＯＳの端部に隣接するセルであっても、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００２５】
また、請求項９に記載のように、上記半導体装置では、前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記高濃度ｎ型領域も同時に取り除かれてなるように構成してもよい。
【００２６】
この場合には、ＬＯＣＯＳの端部に隣接するソースセルにおいて、チャネルが形成されない。このため、絶縁分離トレンチやＬＯＣＯＳからの応力が大きなＬＯＣＯＳの端部に隣接するセルであってもリーク不良が発生せず、製品歩留りを向上することができる。
【００２７】
請求項１０に記載のように、上記半導体装置においては、前記第２ｐ型領域を、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成してもよい。
【００２８】
この場合には第２ｐ型領域のｐ型不純物濃度が低いため、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００２９】
また、前記半導体基板がＳＯＩ構造の半導体基板である場合には、請求項１１に記載のように、ＳＯＩ層の厚さを１４μｍ以上とすることが好ましい。
【００３０】
これによれば、ＬＯＣＯＳの端部に隣接するセルであっても、ＳＯＩ層が厚いために絶縁分離トレンチやＬＯＣＯＳからの応力が緩和されて、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００３１】
請求項１２と１３に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００３２】
請求項１２に記載の発明は、絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが、配置されてなり、前記トランジスタ形成領域内に形成されるソースセルもしくはドレインセルの少なくとも一方が、最大幅１０μｍ以下のセルを含む半導体装置の製造方法であって、前記ソースセルが、前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域を有してなり、前記第２ｐ型領域を、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成することを特徴としている。
【００３３】
これにより、請求項１０に記載の半導体装置が製造される。尚、当該半導体装置により得られる効果は前述したとおりであり、その説明は省略する。
【００３４】
請求項１３に記載の発明は、絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが、配置されてなり、前記トランジスタ形成領域内に形成されるソースセルもしくはドレインセルの少なくとも一方が、最大幅１０μｍ以下のセルを含む半導体装置の製造方法であって、前記ソースセルが、前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域を有してなり、前記第２ｐ型領域をイオン注入により形成した後、１１００℃以上で熱処理することを特徴としている。
【００３５】
前述したように、ボロン（Ｂ）等のｐ型不純物を高ドーズ量でイオン注入すると、イオン注入ダメージや応力によって、結晶欠陥が発生しやすい。しかしながら、上記製造方法においては、イオン注入後の１１００℃以上の高温熱処理によって、イオン注入ダメージを回復することができ、イオン注入による応力も低減することができる。従って、これにより、第２ｐ型領域における結晶欠陥の発生を抑制することができ、ソース−ドレイン間のリーク不良も低減されて、製品歩留りを向上することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３７】
最初に、図１０（ａ），（ｂ）に示す半導体装置９０のソースセルＳとドレインセルＤの大きさを小さくした場合において、ソース−ドレイン間でリーク不良が多発する原因に関する調査結果を示す。
【００３８】
図１は、ソースセルＳとドレインセルＤの大きさを６μｍ角に設定し、それぞれ、１６５×１６５セル，２８×２８セルおよび４×４セルからなる半導体装置について、トランジスタ形成領域ＴＲの中心点Ｃでの応力を測定し、トランジスタ形成領域ＴＲの面積に対してプロットした図である。応力測定には、ラマン分光測定を用いている。
【００３９】
１６５×１６５セルは、トランジスタ形成領域ＴＲの面積が約１．０×１０６μｍ２である。２８×２８セルは、トランジスタ形成領域ＴＲの面積が約２．８×１０４μｍ２である。また、４×４セルは、トランジスタ形成領域ＴＲの面積が約５．８×１０２μｍ２である。
【００４０】
図１に示すように、トランジスタ形成領域ＴＲの面積が約２．８×１０４μｍ２以下の２８×２８セルより小さな半導体装置では、中心点Ｃでの応力が、約５０ＭＰａから１５０ＭＰａまで急激に増大している。
【００４１】
図２（ａ），（ｂ）は、それぞれ、図１の２８×２８セルと４×４セルからなる半導体装置について、絶縁分離トレンチ端面からの距離に対する応力分布を測定した結果である。尚、絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離は、図１０（ａ），（ｂ）の半導体装置９０と同様に、７μｍに設定している。各グラフの横軸の矢印で示したＣ点は、それぞれ、２８×２８セルと４×４セルが配置されるトランジスタ形成領域ＴＲの中心点である。また、図２（ａ），（ｂ）の応力分布の測定も、ラマン分光測定を用いている。
【００４２】
図２（ａ）に示すように、２８×２８セルからなる半導体装置では、絶縁分離トレンチ端面からの距離が２５μｍ以下になると、絶縁分離トレンチに近づくに従って、応力が７０ＭＰａから１５０ＭＰａまで急激に増大している。また、図２（ｂ）に示すように、４×４セルからなる半導体装置では、トランジスタ形成領域ＴＲの全域に渡って、約１５０ＭＰａの大きな応力が発生している。
【００４３】
トランジスタ形成領域の面積が１．０×１０６μｍ２程度の比較的大きな半導体装置では、上記のように、例えば６μｍ角のセルを用いた場合、１６５×１６５セルを格子状に配置することができる。当該半導体装置は、許容電流が大きい反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が相対的に小さい。
【００４４】
トランジスタ形成領域の面積が２．８×１０４μｍ２程度になると、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が次第に重要になる。当該半導体装置では、例えば６μｍ角のセルを用いた場合、２８×２８セルを格子状に配置することができる。
【００４５】
トランジスタ形成領域の面積が５．８×１０２μｍ２程度の小さな半導体装置では、例えば６μｍ角のセルを用いた場合、４×４セルを格子状に配置することができる。当該半導体装置は、小型である反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が大きい。
【００４６】
図１と図２（ａ），（ｂ）に示す結果より、絶縁分離トレンチ端面からの距離が２５μｍ以下になると絶縁分離トレンチに近づくに従って応力が急激に増大するため、このように大きな応力発生領域では、結晶欠陥が発生し易いと考えられる。従って、大きな応力発生領域において結晶欠陥が多発すると、小さな結晶欠陥があってもセルサイズを小さく設定しているため、リーク不良となってしまう。
【００４７】
上記問題を解決するために、本発明の半導体装置は、以下に示す実施形態の半導体装置とする。
【００４８】
図３は、本発明の半導体装置を説明するための図で、図３（ａ）は、半導体装置１００の模式的な上面図であり、図３（ｂ）は、図３（ａ）における一点鎖線Ｂ−Ｂでの模式的な断面図である。尚、図３（ａ），（ｂ）の半導体装置１００において、図１０（ａ），（ｂ）の半導体装置９０と同様の部分については、同じ符号を付した。
【００４９】
図３（ａ），（ｂ）に示す半導体装置１００は、図１０（ａ），（ｂ）に示す半導体装置９０と同様に、絶縁分離トレンチ２に取り囲まれた領域内に、横型ＭＯＳトランジスタのソース（Ｓ）とドレイン（Ｄ）の各セルが配置されてなる半導体装置である。図３（ａ）に示すように、半導体装置１００のソースとドレインの各セルは、実線で示した絶縁分離トレンチ２上に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）３の端部を外周とする、トランジスタ形成領域ＴＲ内に、格子状に配置されている。図３（ａ）に示す半導体装置１００は４×４のセルで構成され、内側のソースセルＳとドレインセルＤは交互に配置されているが、サージ耐量を大きくするために、ＬＯＣＯＳ３の端部に隣接するセルはソースセルＳのみで構成されている。尚、図中の点Ｃは、トランジスタ形成領域ＴＲの中心点を示している。
【００５０】
また、半導体装置１００は、図３（ｂ）に示すように、埋め込み絶縁膜１ａを有するＳＯＩ（Silicon On Insulator）構造の半導体基板１０に形成されている。半導体装置１００の横型ＭＯＳトランジスタは、横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS）で、図３（ｂ）に示すように、ソースセルＳのチャネルとなる第１ｐ型領域（チャネルＰ）４内には、第２ｐ型領域（ＡＤＢａｓｅ）５が形成されている。また、第１ｐ型領域４および第２ｐ型領域５内に、横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域６が形成されている。
【００５１】
以上のように、図３（ａ），（ｂ）に示す半導体装置１００は、図１０（ａ），（ｂ）に示す半導体装置９０と同様の構造を有しているが、以下に示す各パラメータが、従来と異なる値に設定される。
【００５２】
最初に、本発明の半導体装置においては、トランジスタ形成領域ＴＲ内のＬＯＣＯＳ３の端部から離れた中央部に配置されるソース（Ｓ）もしくはドレイン（Ｄ）の少なくとも一方のセルを、最大幅Ｌ０が１０μｍ以下のセルとする。図３（ａ），（ｂ）の半導体装置１００では、トランジスタ形成領域ＴＲ内に配置される４×４の全てのセルを、最大幅（一辺の長さ）Ｌ０が６μｍの正方形セルとしている。これによって、図３（ａ），（ｂ）の半導体装置１００は、図１０（ａ），（ｂ）の半導体装置９０と較べて、トランジスタ形成領域ＴＲの面積が小さくなると共に、トランジスタ形成領域ＴＲ内に形成されている横型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００５３】
次に、最大幅１０μｍ以下のセルを用いると、前述したように、ソース−ドレイン間でリーク不良が多発して、製品歩留りが低下してしまう。これを防止する第１の方法として、図３（ａ），（ｂ）の半導体装置１００における絶縁分離トレンチ２のトランジスタ形成領域ＴＲ側の端面からＬＯＣＯＳの端部までの距離Ｌ１を、２５μｍ以上とする。これによって、図３（ａ），（ｂ）の半導体装置１００におけるトランジスタ形成領域ＴＲは、絶縁分離トレンチ２の端面から２５μｍ以上離れるため、図２（ｂ）に示したように絶縁分離トレンチ２からの応力も低減して、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００５４】
図４は、図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を変えた場合の製品歩留りを調べた結果である。尚、図中のｎ数は、リーク試験に供したサンプルの数である。
【００５５】
図４に示すように、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を２５μｍ以上に設定することで、１００％の製品歩留りを得ることができる。
【００５６】
ソース−ドレイン間のリーク不良を防止する第２の方法として、図３（ａ），（ｂ）の半導体装置１００において、第２ｐ型領域５を、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成してもよい。
【００５７】
ボロン（Ｂ）等のｐ型不純物が導入された領域では、イオン注入ダメージや応力によって結晶欠陥が発生し易い。しかしながら、ドーズ量２×１０１４／ｃｍ２以下のイオン注入により形成した第２ｐ型領域５では、ｐ型不純物濃度が低いため、結晶欠陥の発生を抑制することができる。従って、これによっても、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００５８】
図５は、図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は従来の７μｍに設定し、ドーズ量を変えて、第２ｐ型領域５をイオン注入により形成した場合の製品歩留りを調べた結果である。
【００５９】
図５に示すように、従来の５×１０１５／ｃｍ２程度の高ドーズ量で第２ｐ型領域５を形成すると、歩留りが９８％以下に低下するが、２×１０１４／ｃｍ２のドーズ量で第２ｐ型領域５を形成すると、１００％の製品歩留りを得ることができる。
【００６０】
また、イオン注入により形成した第２ｐ型領域５を、従来より高温の１１００℃以上で熱処理しても効果的である。
【００６１】
前述したように、ボロン（Ｂ）等のｐ型不純物を高ドーズ量でイオン注入すると、イオン注入ダメージや応力によって、結晶欠陥が発生しやすい。しかしながら、イオン注入後に１１００℃以上の高温で熱処理することによって、イオン注入ダメージを回復することができ、イオン注入による応力も低減することができる。従って、これによっても、第２ｐ型領域５における結晶欠陥の発生を抑制することができ、ソース−ドレイン間のリーク不良も低減されて、製品歩留りを向上することができる。
【００６２】
図６は、トランジスタ形成領域ＴＲの面積（セル数）が異なる各半導体装置について、５×１０１５／ｃｍ２の高ドーズ量で第２ｐ型領域５を形成した後、熱処理温度を変えて、製品歩留りを調べた結果である。
【００６３】
図６に示すように、従来の１０５０℃の熱処理においてトランジスタ形成領域ＴＲの面積の小さな（セル数の少ない）半導体装置で発生していた歩留り低下が、１１００℃の熱処理によって回復していることがわかる。
【００６４】
また、図３（ａ），（ｂ）に示す半導体装置１００において、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は従来の７μｍに設定し、ＬＯＣＯＳ３の端部に隣接するソースセルＳの第２ｐ型領域５を取り除いてもよい。
【００６５】
図７は、上記第２ｐ型領域５を取り除いた半導体装置の例で、図７（ａ）は、半導体装置１０１の模式的な上面図であり、図７（ｂ）は、図７（ａ）における一点鎖線Ｄ−Ｄでの模式的な断面図である。
【００６６】
図７に示す半導体装置１０１は、図３の半導体装置１００と同様に、ＬＯＣＯＳ３の端部に隣接するセルがソースセルＳのみからなる。これにより、ドレインＤからサージが入った場合に、ＬＯＣＯＳ３の端部から離れた中央部に配置されるセルで分散させることができ、サージ耐量を大きくすることができる。
【００６７】
また、半導体装置１０１では、図７（ｂ）に示すように、ＬＯＣＯＳ３の端部に隣接するソースセルＳにおいて、図３（ｂ）に示す第２ｐ型領域５が取り除かれている。このため、絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が大きなＬＯＣＯＳ３の端部に隣接するセルであっても、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、この場合にも１００％の製品歩留りを得ることができる。
【００６８】
さらに、図７（ａ），（ｂ）に示す半導体装置１０１において、ＬＯＣＯＳ３の端部に隣接するソースセルＳの高濃度ｎ型領域６を取り除いてもよい。
【００６９】
図８は、上記高濃度ｎ型領域６を取り除いた半導体装置の例で、図８（ａ）は、半導体装置１０２の模式的な上面図であり、図８（ｂ）は、図８（ａ）における一点鎖線Ｅ−Ｅでの模式的な断面図である。
【００７０】
図８（ａ），（ｂ）に示す半導体装置１０２では、ＬＯＣＯＳ３の端部に隣接するセルは、高濃度ｎ型領域６が取り除かれているため、ソースとして機能せず、第１ｐ型領域４ではチャネルが形成されない。このため、絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が大きなＬＯＣＯＳ３の端部に隣接するセルであっても、リーク不良が発生せず、この場合にも１００％の製品歩留りを得ることができる。
【００７１】
尚、図３および図７，８に示した半導体装置１００〜１０２においては、トランジスタ形成領域ＴＲ内に配置された全てのセルが、最大幅１０μｍ以下の６μｍに設定されていた。しかしながら、本発明の半導体装置はこれに限らず、トランジスタ形成領域ＴＲ内のＬＯＣＯＳ３の端部から離れた中央部に配置されるソース（Ｓ）もしくはドレイン（Ｄ）の少なくとも一方のセルが、最大幅１０μｍ以下となるようにして、ＬＯＣＯＳ３の端部に隣接するセルは、従来のように、最大幅が１０μｍより大きなセルとしてもよい。
【００７２】
上記半導体装置においては、中央部に配置された最大幅１０μｍ以下のセル部分により、従来に較べて小型化できると共に、当該横型ＭＯＳトランジスタのオン抵抗を低減することができる。一方、ソースからドレインに渡る結晶欠陥があると、この結晶欠陥によって、ソース−ドレイン間にリーク不良が発生する。従って、最大幅１０μｍ以下の小さなセルでは、大きなセルに較べて、小さな結晶欠陥があってもリーク不良となり易い。しかしながら、上記半導体装置においては、最大幅１０μｍ以下の小さなセル部分が、絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部から離れた、トランジスタ形成領域内の中央部に配置されるため、絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響を受け難い。従って、上記半導体装置においても、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができる。尚、トランジスタ形成領域ＴＲ内に配置される全てのセルを最大幅１０μｍ以下した場合には、上記した小型化とオン抵抗の低減効果を最大限に発揮させることができる。
【００７３】
ソース−ドレイン間のリーク不良を防止する第３の方法として、図３（ａ），（ｂ）の半導体装置１００において、ＳＯＩ層１ｂの厚さｔを１４μｍ以上としてもよい。
【００７４】
これにより、ＬＯＣＯＳ３の端部に隣接するセルであっても、ＳＯＩ層１ｂが厚いために絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が緩和されて、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
【００７５】
図９は、４×４セルおよび１６５×１６５セルからなる各半導体装置について、ＳＯＩ層１ｂの厚さを変えて、製品歩留りを調べた結果である。尚、試験に供した４×４セルおよび１６５×１６５セルからなる各半導体装置において、従来と同様に、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は７μｍｎに設定し、第２ｐ型領域５は５×１０１５／ｃｍ２のドーズ量でイオン注入により形成した後、１０５０℃で熱処理している。
【００７６】
図９に示すように、４×４セルおよび１６５×１６５セルからなるいずれの半導体装置においても、ＳＯＩ層１ｂの厚さｔを従来の１０μｍから１４μｍ以上に厚く設定することで、１００％の製品歩留りを得ることができる。
【００７７】
以上のようにして、上記した本発明の半導体装置およびその製造方法は、ソースとドレインの各セルが格子状に配置された、小型で低オン抵抗の横型ＭＯＳトランジスタからなる半導体装置であって、ソース−ドレイン間におけるリーク不良が抑制され、製品歩留りが高い半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００７８】
【図１】１６５×１６５セル，２８×２８セルおよび４×４セルからなる半導体装置について、トランジスタ形成領域の中心点での応力を測定し、トランジスタ形成領域の面積に対してプロットした図である。
【図２】（ａ），（ｂ）は、それぞれ、図１の２８×２８セルと４×４セルからなる半導体装置について、絶縁分離トレンチ端面からの距離に対する応力分布を測定した結果である。
【図３】本発明の半導体装置を説明するための図で、（ａ）は、半導体装置１００の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｂ−Ｂでの模式的な断面図である。
【図４】図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を変えた場合の製品歩留りを調べた結果である。
【図５】図３（ａ），（ｂ）に示す半導体装置１００について、ドーズ量を変えて、第２ｐ型領域５をイオン注入により形成した場合の製品歩留りを調べた結果である。
【図６】トランジスタ形成領域ＴＲの面積（セル数）が異なる各半導体装置について、熱処理温度を変えて、製品歩留りを調べた結果である。
【図７】第２ｐ型領域を取り除いた半導体装置の例で、（ａ）は、半導体装置１０１の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｄ−Ｄでの模式的な断面図である。
【図８】高濃度ｎ型領域を取り除いた半導体装置の例で、（ａ）は、半導体装置１０２の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｅ−Ｅでの模式的な断面図である。
【図９】４×４セルおよび１６５×１６５セルからなる各半導体装置について、ＳＯＩ層の厚さを変えて、製品歩留りを調べた結果である。
【図１０】従来の半導体装置の代表例で、（ａ）は、半導体装置９０の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの模式的な断面図である。
【符号の説明】
【００７９】
９０，１００〜１０２  半導体装置
ＴＲ  トランジスタ形成領域
Ｓ  ソース（セル）
Ｄ  ドレイン（セル）
Ｌ０  セルの最大幅
Ｌ１  絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離
１０  （ＳＯＩ構造）半導体基板
１ａ  埋め込み絶縁膜
２  絶縁分離トレンチ
３  ＬＯＣＯＳ
４  第１ｐ型領域（チャネルＰ）
５  第２ｐ型領域（ＡＤＢａｓｅ）
６  高濃度ｎ型領域
ｔ  ＳＯＩ層の厚さ
【図１】
2006339530.tif 000003
【図２】
2006339530.tif 000004
【図３】
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【図４】
2006339530.tif 000006
【図５】
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【図６】
2006339530.tif 000008
【図７】
2006339530.tif 000009
【図８】
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【図９】
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【図１０】
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