(57)【要約】【課題】シリサイド抵抗の低減と接合リークの抑制との両立を実現する半導体装置とその製造方法を提供することを目的とする。【解決手段】半導体基板１０１上にフィールド酸化膜１０２を形成し、活性領域にゲート酸化膜１０３及びゲート電極１０４を形成する。次に、ゲート電極１０４に対して自己整合的に低濃度拡散層１０５を形成する。次に、半導体基板１０１の全面にシリコン酸化膜１０６ａを堆積し、全面エッチバックを施してサイドウォールスペーサ１０６を形成する。このとき、サイドウォールスペーサ１０６は、ゲート電極１０４に挟まれた領域において小さく形成されている。次に、サイドウォールスペーサ１０６に対して自己整合的な高濃度拡散層１０７を形成する。次に、半導体基板１０１の全面にＮｉ膜１０８を堆積し、ＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された隣接する複数のゲート電極と、
前記ゲート電極に自己整合的に形成された低濃度拡散層と、
前記ゲート電極の側面に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサに自己整合的に形成された高濃度拡散層と、
前記ゲート電極及び前記高濃度拡散層の上部に形成された金属シリサイド膜とを備え、
前記ゲート電極に挟まれた領域の拡散層上に形成された前記サイドウォールスペーサは、前記ゲート電極に挟まれた領域以外の領域の拡散層上に形成された前記サイドウォールスペーサよりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記サイドウォールスペーサは、シリコン酸化膜又はシリコン窒化膜からなることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート電極に挟まれた領域の拡散層上における前記サイドウォールスペーサは、シリコン窒化膜からなる第１のサイドウォールスペーサからなり、前記ゲート電極に挟まれた領域以外の領域の拡散層上における前記サイドウォールスペーサは、前記第１のサイドウォールスペーサと、シリコン酸化膜からなる第２のサイドウォールスペーサとからなることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ゲート電極に挟まれた領域の拡散層上における前記サイドウォールスペーサは、シリコン酸化膜からなる第１のサイドウォールスペーサと、シリコン窒化膜からなる第２のサイドウォールスペーサとからなり、前記ゲート電極に挟まれた領域以外の領域の拡散層上における前記サイドウォールスペーサは、前記第１のサイドウォールスペーサと、前記第２のサイドウォールスペーサと、シリコン酸化膜からなる第３のサイドウォールスペーサとからなることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２のサイドウォールの膜厚は前記第１のサイドウォールの膜厚よりも薄いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記ゲート電極に挟まれた領域の拡散層上に形成された前記サイドウォールスペーサの間隔は、１２０ｎｍ以上、且つ、１７０ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置において、
前記ゲート電極に挟まれた領域の拡散層上に形成された前記サイドウォールスペーサの幅は、５ｎｍ以上、且つ、３０ｎｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体装置において、
前記金属シリサイド膜の膜厚は、１４ｎｍ以上、且つ、３５ｎｍ以下であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか一つに記載の半導体装置において、
前記金属シリサイド膜は、ニッケルシリサイド膜、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜からなることを特徴とする半導体装置。
【請求項１０】
半導体基板上に素子分離絶縁膜を形成する工程（ａ）と、
前記素子分離絶縁膜に囲まれた活性領域にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上に隣接する複数のゲート電極を形成する工程（ｃ）と、
前記ゲート電極に自己整合的に低濃度拡散層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極の側面にサイドウォールスペーサを形成する工程（ｅ）と、
前記サイドウォールスペーサに自己整合的に高濃度拡散層を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記半導体基板の全面に金属膜を堆積する工程（ｇ）と、
前記工程（ｇ）の後に、前記半導体基板に熱処理を施して前記ゲート電極及び前記高濃度拡散層の上部に金属シリサイド膜を形成する工程（ｈ）とを備え、
前記工程（ｅ）では、前記ゲート電極に挟まれた領域の拡散層上の前記サイドウォールスペーサを、前記ゲート電極に挟まれた領域以外の領域の拡散層上の前記サイドウォールスペーサよりも小さく形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、前記半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、
前記工程（ｅ１）では、プラズマＣＶＤ法によりゲート電極に挟まれた領域における絶縁膜の膜厚が薄くなるように絶縁膜を堆積し、前記工程（ｅ２）ではＣＨＦ3−Ｏ2系ドライエッチング法によりエッチバックを行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、前記半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、
前記工程（ｅ１）では、ＳｉＨ4−Ｏ2系上圧ＣＶＤ法、ＴＥＯＳ−Ｏ3系ＣＶＤ法、ＳｉＨ4−Ｎ2Ｏ系プラズマＣＶＤ法のいずれか一つ、又は二つ以上を組み合わせることによりゲート電極に挟まれた領域における絶縁膜の膜厚が薄くなるように絶縁膜を堆積し、前記工程（ｅ２）ではＣＨＦ3−Ｏ2系ドライエッチング法によりエッチバックを行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、前記半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、
前記工程（ｅ１）では、減圧ＣＶＤ法により絶縁膜の堆積を行い、前記工程（ｅ２）では、ＣＨＦ3−Ｏ2系ドライエッチング法によりエッチバックを行って酸素流量に対してＣＨＦ3流量を大きくすることで前記ゲート電極の粗密差によるエッチング特性の最適化を図ることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、前記半導体基板全面をエッチバックしてサイドウォールスペーサを形成する工程（ｅ２）と、前記ゲート電極に挟まれた領域の拡散層上における前記サイドウォールスペーサのみをエッチバックして前記ゲート電極に挟まれた領域の拡散層上における前記サイドウォールスペーサの幅を小さくする工程（ｅ３）とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、前記ゲート電極に挟まれた領域の拡散層上における前記絶縁膜をエッチバックして擬似サイドウォールスペーサを形成する工程（ｅ２）と、前記擬似サイドウォールスペーサを含む前記半導体基板の全面にエッチバックを施して前記サイドウォールスペーサを形成する工程（ｅ３）とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１、１２、１４、及び１５のいずれか一つに記載の半導体装置の製造方法において、
前記絶縁膜はシリコン酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記絶縁膜を非シリサイドトランジスタ領域におけるエッチングマスクとして用いることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３〜１５のいずれか一つに記載の半導体装置の製造方法において、
前記絶縁膜はシリコン窒化膜からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１〜１５のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ｅ１）の前に、前記ゲート電極の側面にシリコン窒化膜からなる第１のサイドウォールスペーサを形成する工程（ｏ）を有し、前記絶縁膜はシリコン酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１〜１５のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ｅ１）の前に、前記ゲート電極の側面にシリコン酸化膜からなる第１のサイドウォールスペーサを形成する工程（ｐ）と、前記第１のサイドウォールスペーサを覆う第２のサイドウォールスペーサを形成する工程（ｑ）とを有し、前記絶縁膜はシリコン酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１０〜２０のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記ゲート電極に挟まれた領域の拡散層上の前記サイドウォールスペーサの間隔が１２０ｎｍ以上、且つ、１７０ｎｍ以下となるように前記サイドウォールを形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１０〜２１のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記ゲート電極に挟まれた領域の拡散層上の前記サイドウォールスペーサの幅が５ｎｍ以上、且つ、３０ｎｍ以下となるように前記サイドウォールを形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１０〜２２のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ｇ）では、前記金属シリサイド膜の膜厚が、１４ｎｍ以上、且つ、３５ｎｍ以下となるように前記金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１０〜２３に記載の半導体装置の製造方法において、
前記金属シリサイド膜は、ニッケルシリサイド膜、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリサイド膜を有する半導体装置及びその製造方法に関し、特にサリサイド技術に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化と高速化に対応する為に、ホットキャリア耐性の向上を目的にＬＤＤ構造と、ゲート電極及びソース／ドレイン電極をシリサイド化し低抵抗化するサリサイド技術が採用されている（特許文献１参照）。従来、シリサイド膜としてチタンシリサイド膜を採用していたが、通常シリサイド膜は多結晶でありシリコンとは大きく異なる熱膨張係数を持っているため、シリサイド膜は高温熱処理時に凝集を起こし、断線し易くなっていた。そこで、少しでも断線が起き難いようにコバルトシリサイド膜を用いる技術が提案され、量産プロセスに導入された（特許文献２参照）。しかし、近年半導体デバイスの微細化が進みゲート電極の幅が５０ｎｍ前後になり、しかもＳＲＡＭ面積としては０．５μｍ２前後という縮小化が進んでいる。そのため、従来のコバルトシリサイド膜に代わってシリコン消費量の少ないニッケルシリサイド膜が検討されている（特許文献３参照）。ここで、ニッケルシリサイド膜を用いた場合には、縮小化に伴い、ソース／ドレインの接合もさらに浅くなり、ゲート電極だけではなく、接合に対するシリサイド膜の検討がますます重要となる。
【０００３】
以下、従来のシリサイド膜を有する半導体装置及びその製造方法について説明する。図１７は、従来のシリサイド膜を有する半導体装置の製造方法の各工程を示す断面図である。
【０００４】
まず、図１７（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１上にフィールド酸化膜２を形成する。次に、熱酸化法により、フィールド酸化膜２に囲まれた活性領域にゲート酸化膜３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極４を形成する。その後、イオン注入により、半導体基板１表面にゲート電極４に対して自己整合的な低濃度拡散層５を形成する。
【０００５】
次に、図１７（ｂ）に示すように、ＣＶＤ法により、半導体基板１の全面を覆うように、厚さ１００ｎｍのシリコン酸化膜６ａを堆積する。
【０００６】
次に、図１７（ｃ）に示すように、異方性の強いドライエッチング法により、シリコン酸化膜６ａに対して全面エッチバックを施し、サイドウォールスペーサ６を形成する。
【０００７】
次に、図１７（ｄ）に示すように、イオン注入により、半導体基板１にサイドウォールスペーサ６に対して自己整合的な高濃度拡散層７を形成する。
【０００８】
次に、図１７（ｅ）に示すように、スパッタ法により、半導体基板１の全面を覆うように、ニッケル（Ｎｉ）膜８を厚さ１０ｎｍ堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。
【０００９】
次に、図１７（ｆ）に示すように、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置により、半導体基板１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜８の選択除去を行う。次に、ＲＴＡ装置により、半導体基板１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、高濃度拡散層７上及びゲート電極４上にのみ自己整合的にニッケルシリサイド膜９を形成する。
【特許文献１】特開平８−４６１８９号公報
【非特許文献２】Ｐｒｏｃ．ＩＥＥＥ ＶＭＩＣ Ｃｏｎｆ．２６７（１９９２）
【非特許文献３】ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ．Ｄｉｇｅｓｔ，Ｐ．４５−４８，２０００．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のシリサイド膜を有する半導体装置及びその製造方法には以下のような問題が発生する。
【００１１】
従来のシリサイド膜を有する半導体装置では、図１７（ｃ）〜（ｆ）に示すように、ゲート電極４に挟まれた領域の拡散層上は、サイドウォールスペーサ６が近接して対向するために狭くなる。そのため、図１７（ｅ）に示すＮｉ膜８を堆積する工程において、図１８に示すように、ゲート電極４に挟まれた領域の拡散層上において成膜されるＮｉ膜８の膜厚Ｔ１が、ゲート電極４に挟まれた領域以外の拡散層上において成膜されるＮｉ膜８の膜厚Ｔ２に比べて非常に薄くなる。これにより、ゲート電極４に挟まれた領域の拡散層上において、Ｎｉ膜８の段差被覆性（カバレジ）が低下する。このため、ゲート電極４に挟まれた領域の拡散層上において、図１７（ｆ）に示す工程でシリサイド化が十分に行われず、シリサイド抵抗が上昇する。
【００１２】
図１９は、厚さ１０ｎｍのＮｉ膜を堆積した場合のゲート電極に挟まれた領域の拡散層上において成膜されるＮｉ膜の膜厚Ｔとサイドウォールスペーサ間隔Ｌとの関係を示すグラフである。ゲート電極に挟まれた領域以外の領域の拡散層上では、サイドウォールスペーサ間隔を考慮しなくてよいため、堆積したＮｉ膜の膜厚と同じ膜厚のＮｉ膜が成膜される。しかしながら、図１９に示すように、ゲート電極では狭まれた領域の拡散層上では、サイドウォールスペーサ間隔Ｌが狭くなるにつれて、成膜されるＮｉ膜の膜厚Ｔは薄くなる。特に、サイドウォールスペーサの間隔Ｌが１２０ｎｍ以下となると、成膜されるＮｉ膜の膜厚Ｔは急激に薄くなる。
【００１３】
昨今の半導体装置の微細化に伴い、ゲート長６５ｎｍＣＭＯＳでは、ゲート間隔は１８０ｎｍ、サイドウォール幅は５５ｎｍ、サイドウォールスペーサ間隔は７０ｎｍとなっている。そうすると、図１９から明らかなように、ゲート電極に挟まれた領域の拡散層上において成膜されるＮｉ膜の膜厚Ｔは、堆積したＮｉ膜の膜厚の約半分となる。
【００１４】
ここで、成膜されるＮｉ膜の膜厚とニッケルシリサイド膜の膜厚との関係について説明する。ニッケルシリサイド膜は、成膜されるＮｉ膜の膜厚の約２．５倍の膜厚になる。そうすると、サイドウォールスペーサ間隔７０ｎｍの半導体装置に１０ｎｍのＮｉ膜を堆積した場合、ゲート電極に挟まれた領域以外の領域の拡散層上では、成膜されるＮｉ膜の膜厚は１０ｎｍとなり、ニッケルシリサイド膜の膜厚は２５ｎｍとなる。一方、ゲート電極に挟まれた領域の拡散層上では、成膜されるＮｉ膜の膜厚は５ｎｍとなり、ニッケルシリサイドの膜厚は１２．５ｎｍとなる。このとき、シリサイド膜厚が１４ｎｍ以下、すなわち、成膜されるＮｉ膜の膜厚が５．６ｎｍ以下になるとシリサイド抵抗の上昇が特に顕著になると考えられるため、ゲート電極に挟まれた領域の拡散層上において、シリサイド抵抗の上昇が問題になる。
【００１５】
次に、ゲート電極に挟まれた領域の拡散層上において成膜されるＮｉ膜の膜厚を厚くするために、堆積するＮｉ膜の膜厚を厚くすることを考えてみる。図２０は、図１７（ｅ）に示すＮｉ膜８を堆積する工程において、堆積するＮｉ膜８の膜厚を１６ｎｍにした場合に形成される半導体装置の断面図である。図２０に示すように、堆積するＮｉ膜８の膜厚を１６ｎｍとした場合には、カバレジが低下していてもＮｉ膜８を厚く成膜することができ、ゲート電極４に挟まれた領域の拡散層上において形成されるニッケルシリサイド膜９の膜厚Ｍ１は厚くなる。このとき、成膜されるＮｉ膜の膜厚は８ｎｍであり、形成されるニッケルシリサイド膜９の膜厚Ｍ１は、２０ｎｍである。そのため、低抵抗なシリサイド抵抗が実現される。しかしながら、堆積するＮｉ膜８の膜厚を１６ｎｍとした場合には、ゲート電極４に挟まれた領域以外の拡散層上においてもＮｉ膜８が厚く成膜され、ゲート電極４に挟まれた領域以外の拡散層上において形成されるニッケルシリサイド膜９の膜厚Ｍ２も厚くなる。このとき、成膜されるＮｉ膜の膜厚は１６ｎｍ、形成されるニッケルシリサイド膜９の膜厚Ｍ２は４０ｎｍであり、プロセス設計されたニッケルシリサイド膜の膜厚以上に大変厚く形成されることとなる。そうすると、ゲート電極４に挟まれた領域に形成されたニッケルシリサイド膜９の接合までの距離Ｄ１は十分大きく取られている一方で、ゲート電極４に挟まれた領域以外の領域に形成されたニッケルシリサイド膜９の接合までの距離Ｄ２は設計値以下になってしまう。このとき、シリサイド膜厚が３５ｎｍ以上、すなわち、成膜されるＮｉ膜の膜厚が１４ｎｍ以上となると接合リークの発生が特に顕著となると考えられるため、ゲート電極４に挟まれた領域以外の領域において、接合リークの発生が問題となる。
【００１６】
ここで、シリサイド抵抗と接合リークとの関係について考えてみる。図２１は、成膜されるＮｉ膜の膜厚Ｔとシリサイド膜から接合までの距離Ｄとの関係を示すグラフである。以下の説明において、Ｔｔｈ(1)、Ｄｔｈ(1)は、それぞれ接合リークが発生するときのＮｉ膜厚とシリサイド膜から接合までの距離を示し、Ｔｔｈ(2)、Ｄｔｈ(2)は、それぞれシリサイド抵抗が急激に上昇するときのＮｉ膜厚とシリサイド膜から接合までの距離を示すものとする。また、図２１において、Ｔ１、Ｄ１は、それぞれゲート電極に挟まれた領域の拡散層上において成膜されるＮｉ膜の膜厚とシリサイド膜から接合までの距離を示し、Ｔ２、Ｄ２は、それぞれゲート電極に挟まれた領域以外の拡散層上において成膜されるＮｉ膜の膜厚とシリサイド膜から接合までの距離を示している。ここで、Ｔ１はＴ２よりも小さくなるため、常にＴ２＞Ｔ１の関係が成り立つ。
【００１７】
接合リークが発生しないようにプロセス設計を行うと、Ｎｉ膜の膜厚Ｔは、Ｄｔｈ(1)におけるＮｉ膜厚Ｔｔｈ(1)よりも十分薄くする必要がある。つまり、Ｔｔｈ(1)＞Ｔ２＞Ｔ１を成り立たせる必要がある。一方、Ｔ１を薄くしすぎると、上述のようにシリサイド抵抗が上昇するという問題が発生するため、Ｔ１はシリサイド抵抗の上昇が顕著とならない程度の膜厚、すなわち、Ｔ２＞Ｔ１＞Ｔｔｈ(2)としておかなければならない。以上のことから、シリサイド抵抗と接合リークはトレードオフの関係にあり、シリサイド膜を有する半導体装置は、シリサイド膜の膜厚を厚くして低抵抗化を図りながら、接合リークの発生を抑制する必要がある。
【００１８】
本発明は、シリサイド抵抗の低減と接合リークの発生の抑制との両立を実現する半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る半導体装置は、半導体基板上に形成された素子分離絶縁膜と、素子分離絶縁膜に囲まれた活性領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された隣接する複数のゲート電極と、ゲート電極に自己整合的に形成された低濃度拡散層と、ゲート電極の側面に形成されたサイドウォールスペーサと、サイドウォールスペーサに自己整合的に形成された高濃度拡散層と、ゲート電極及び高濃度拡散層の上部に形成された金属シリサイド膜とを備え、ゲート電極に挟まれた領域の拡散層上に形成されたサイドウォールスペーサは、ゲート電極に挟まれた領域以外の領域の拡散層上に形成されたサイドウォールスペーサよりも小さい。
【００２０】
これにより、ゲート電極に挟まれた領域の拡散層上においてニッケルシリサイド膜の膜厚が十分厚く形成され、ゲート電極に挟まれた領域以外の領域の拡散層上及びゲート電極上においてニッケルシリサイド膜の接合までの距離が十分確保されるため、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができる。
【００２１】
また、本発明に係る半導体装置では、サイドウォールスペーサは、シリコン酸化膜又はシリコン窒化膜からなる。
【００２２】
また、本発明に係る半導体装置では、ゲート電極に挟まれた領域の拡散層上におけるサイドウォールスペーサは、シリコン窒化膜からなる第１のサイドウォールスペーサからなり、ゲート電極に挟まれた領域以外の領域の拡散層上におけるサイドウォールスペーサは、第１のサイドウォールスペーサと、シリコン酸化膜からなる第２のサイドウォールスペーサとからなる。
【００２３】
また、本発明に係る半導体装置では、ゲート電極に挟まれた領域の拡散層上におけるサイドウォールスペーサは、シリコン酸化膜からなる第１のサイドウォールスペーサと、シリコン窒化膜からなる第２のサイドウォールスペーサとからなり、ゲート電極に挟まれた領域以外の領域の拡散層上におけるサイドウォールスペーサは、第１のサイドウォールスペーサと、第２のサイドウォールスペーサと、シリコン酸化膜からなる第３のサイドウォールスペーサとからなる。
【００２４】
また、本発明に係る半導体装置では、第２のサイドウォールの膜厚は第１のサイドウォールの膜厚よりも薄い。
【００２５】
また、本発明に係る半導体装置では、ゲート電極に挟まれた領域の拡散層上に形成されたサイドウォールスペーサの間隔は、１２０ｎｍ以上、且つ、１７０ｎｍ以下である。
【００２６】
また、本発明に係る半導体装置では、ゲート電極に挟まれた領域の拡散層上に形成されたサイドウォールスペーサの幅は、５ｎｍ以上、且つ、３０ｎｍ以下である。
【００２７】
また、本発明に係る半導体装置では、金属シリサイド膜の膜厚は、１４ｎｍ以上、且つ、３５ｎｍ以下である。
【００２８】
また、本発明に係る半導体装置では、金属シリサイド膜は、ニッケルシリサイド膜、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜からなる。
【００２９】
本発明に係る半導体装置の製造方法は、半導体基板上に素子分離絶縁膜を形成する工程（ａ）と、素子分離絶縁膜に囲まれた活性領域にゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜の上に隣接する複数のゲート電極を形成する工程（ｃ）と、ゲート電極に自己整合的に低濃度拡散層を形成する工程（ｄ）と、工程（ｄ）の後に、ゲート電極の側面にサイドウォールスペーサを形成する工程（ｅ）と、サイドウォールスペーサに自己整合的に高濃度拡散層を形成する工程（ｆ）と、工程（ｆ）の後に、半導体基板の全面に金属膜を堆積する工程（ｇ）と、工程（ｇ）の後に、半導体基板に熱処理を施してゲート電極及び高濃度拡散層の上部に金属シリサイド膜を形成する工程（ｈ）とを備え、工程（ｅ）では、ゲート電極に挟まれた領域の拡散層上のサイドウォールスペーサを、ゲート電極に挟まれた領域以外の領域の拡散層上のサイドウォールスペーサよりも小さく形成する。
【００３０】
これにより、ゲート電極に挟まれた領域の拡散層上においてニッケルシリサイド膜の膜厚が十分厚く形成され、ゲート電極に挟まれた領域以外の領域の拡散層上及びゲート電極上においてニッケルシリサイド膜の接合までの距離が十分確保されるため、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができる。
【００３１】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、工程（ｅ１）では、プラズマＣＶＤ法によりゲート電極に挟まれた領域における絶縁膜の膜厚が薄くなるように絶縁膜を堆積し、工程（ｅ２）ではＣＨＦ３−Ｏ２系ドライエッチング法によりエッチバックを行う。
【００３２】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、工程（ｅ１）では、ＳｉＨ４−Ｏ２系上圧ＣＶＤ法、ＴＥＯＳ−Ｏ３系ＣＶＤ法、ＳｉＨ４−Ｎ２Ｏ系プラズマＣＶＤ法のいずれか一つ、又は二つ以上を組み合わせることによりゲート電極に挟まれた領域における絶縁膜の膜厚が薄くなるように絶縁膜を堆積し、工程（ｅ２）ではＣＨＦ３−Ｏ２系ドライエッチング法によりエッチバックを行う。
【００３３】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、半導体基板の全面に対してエッチバックを行う工程（ｅ２）とを有しており、工程（ｅ１）では、減圧ＣＶＤ法により絶縁膜の堆積を行い、工程（ｅ２）では、ＣＨＦ３−Ｏ２系ドライエッチング法によりエッチバックを行って酸素流量に対してＣＨＦ３流量を大きくすることでゲート電極の粗密差によるエッチング特性の最適化を図る。
【００３４】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、半導体基板全面をエッチバックしてサイドウォールスペーサを形成する工程（ｅ２）と、ゲート電極に挟まれた領域の拡散層上におけるサイドウォールスペーサのみをエッチバックしてゲート電極に挟まれた領域の拡散層上におけるサイドウォールスペーサの幅を小さくする工程（ｅ３）とを有することを特徴とする。
【００３５】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、半導体基板の全面に絶縁膜を堆積する工程（ｅ１）と、ゲート電極に挟まれた領域の拡散層上における絶縁膜をエッチバックして擬似サイドウォールスペーサを形成する工程（ｅ２）と、擬似サイドウォールスペーサを含む半導体基板の全面にエッチバックを施してサイドウォールスペーサを形成する工程（ｅ３）とを有する。
【００３６】
また、本発明に係る半導体装置の製造方法は、絶縁膜はシリコン酸化膜からなる。
【００３７】
また、本発明に係る半導体装置の製造方法は、絶縁膜を非シリサイドトランジスタ領域におけるエッチングマスクとして用いる。
【００３８】
また、本発明に係る半導体装置の製造方法は、絶縁膜はシリコン窒化膜からなる。
【００３９】
また、本発明に係る半導体装置の製造方法は、工程（ｅ１）の前に、ゲート電極の側面にシリコン窒化膜からなる第１のサイドウォールスペーサを形成する工程（ｏ）を有し、絶縁膜はシリコン酸化膜からなる。
【００４０】
また、本発明に係る半導体装置の製造方法は、工程（ｅ１）の前に、ゲート電極の側面にシリコン酸化膜からなる第１のサイドウォールスペーサを形成する工程（ｐ）と、第１のサイドウォールスペーサを覆う第２のサイドウォールスペーサを形成する工程（ｑ）とを有し、絶縁膜はシリコン酸化膜からなる。
【００４１】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、ゲート電極に挟まれた領域の拡散層上のサイドウォールスペーサの間隔が１２０ｎｍ以上、且つ、１７０ｎｍ以下となるようにサイドウォールを形成する。
【００４２】
また、本発明に係る半導体装置の製造方法は、工程（ｅ）では、ゲート電極に挟まれた領域の拡散層上のサイドウォールスペーサの幅が５ｎｍ以上、且つ、３０ｎｍ以下となるようにサイドウォールを形成する。
【００４３】
また、本発明に係る半導体装置の製造方法は、工程（ｇ）では、金属シリサイド膜の膜厚が、１４ｎｍ以上、且つ、３５ｎｍ以下となるように金属シリサイド膜を形成する。
【００４４】
また、本発明に係る半導体装置の製造方法では、金属シリサイド膜は、ニッケルシリサイド膜、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜からなる。
【発明の効果】
【００４５】
本発明の半導体装置及びその製造方法によれば、ゲート電極に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔を大きく形成することができるため、シリサイド抵抗の低減と接合リークの発生の抑制との両立を実現することが出来る。
【発明を実施するための最良の形態】
【００４６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について説明する。図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。本発明の第１の実施形態に係る半導体装置は、図１に示すように、半導体基板１０１上に形成されたフィールド絶縁膜１０２と、フィールド絶縁膜１０２に囲まれた活性領域に形成されたゲート酸化膜１０３と、ゲート酸化膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４に対して自己整合的に形成された低濃度拡散層１０５と、ゲート酸化膜１０３及びゲート電極１０４の側面に形成されたサイドウォールスペーサ１０６と、サイドウォールスペーサ１０６に対して自己整合的に形成された高濃度拡散層１０７と、ゲート電極１０４の上部及び拡散層の上部に形成されたニッケルシリサイド膜１０９とを有する。ここで、ゲート間隔１８０ｎｍにおけるサイドウォールスペーサ間隔は、１２０ｎｍ以上、且つ、１７０ｎｍ以下であり、ゲート電極１０４に挟まれた領域におけるサイドウォールスペーサ１０６の幅は、５ｎｍ以上、且つ、３０ｎｍ以下であり、ゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサ１０６の幅は、約５５ｎｍである。また、ゲート電極１０４に挟まれた領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２０ｎｍであり、ゲート電極１０４に挟まれた領域以外の領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２５ｎｍである。
【００４７】
第１の実施形態に係る半導体装置は、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００４８】
なお、第１の実施形態において、サイドウォールスペーサ１０６は、シリコン酸化膜又はシリコン窒化膜からなる。サイドウォールスペーサ１０６としてシリコン窒化膜を用いた場合には、後の洗浄工程における膜減りを抑制することができる。また、第１の実施形態において、金属シリサイド膜としてニッケルシリサイド膜１０９を用いたが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を用いてもよい。
【００４９】
（第１の実施形態に係る第１の半導体装置の製造方法）
以下、第１の実施形態に係る第１の半導体装置の製造方法について説明する。図２（ａ）〜図３（ｂ）は、本発明の第１の実施の形態に係る第１の半導体装置の製造方法の各工程を示す断面図である。
【００５０】
まず、図２（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。
【００５１】
次に、図２（ｂ）に示すように、ＴＥＯＳ−Ｏ３系ＣＶＤ法により、半導体基板１０１の全面に厚さ１００ｎｍのシリコン酸化膜１０６ｃを堆積する。ここで、ＴＥＯＳ−Ｏ３系ＣＶＤは、ＴＥＯＳ流量５００ｍｇｍ、Ｏ３流量５５００ｍｇｍ、Ｈｅ（キャリア）流量１５００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。
【００５２】
次に、図２（ｃ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、サイドウォールスペーサ１０６を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１００ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１００Ｗの条件で行う。
【００５３】
次に、図２（ｄ）に示すように、フォトリソグラフィー法により、ゲート電極１０４に挟まれた領域に開口部を有するフォトレジスト８０１を堆積する。
【００５４】
次に、図２（ｅ）に示すように、ＨＦ系ウェットエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、ゲート電極１０４に挟まれた領域に露出するサイドウォールスペーサ１０６の幅を小さくする。このとき、ゲート電極１０４に挟まれた領域においてサイドウォールスペーサ間隔は大きくなる。その後、アッシングによりフォトレジスト８０１を除去する。
【００５５】
次に、図２（ｆ）に示すように、イオン注入により、サイドウォールスペーサ１０６に対して自己整合的な高濃度拡散層１０７を形成する。
【００５６】
次に、図３（ａ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、高濃度拡散層１０７上のゲート電極１０４に挟まれた領域では、サイドウォールスペーサ１０６が小さく形成されているため、この領域におけるＮｉ膜１０８のカバレッジは十分確保され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【００５７】
次に、図３（ｂ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【００５８】
第１の実施形態に係る第１の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００５９】
なお、図２（ｂ）に示す工程において、サイドウォールスペーサ１０６としてシリコン窒化膜を用いてもよい。これにより、後の洗浄工程における膜減りを抑制することができる。また、図２（ｅ）に示す工程において、サイドウォールスペーサ１０６の除去にドライエッチングを用いてもよい。また、図３（ｂ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【００６０】
（第１の実施形態に係る第２の半導体装置の製造方法）
以下、第１の実施形態に係る第２の半導体装置の製造方法について説明する。図４（ａ）〜図５（ｂ）は、本発明の第１の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図である。
【００６１】
まず、図４（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。
【００６２】
次に、図４（ｂ）に示すように、ＴＥＯＳ−Ｏ３系ＣＶＤ法により、半導体基板１０１の全面に厚さ１００ｎｍのシリコン酸化膜１０６ａを堆積する。ここで、ＴＥＯＳ−Ｏ３系ＣＶＤは、ＴＥＯＳ流量５００ｍｇｍ、Ｏ３流量５５００ｍｇｍ、Ｈｅ（キャリア）流量１５００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。
【００６３】
次に、図４（ｃ）に示すように、フォトリソグラフィー法により、シリコン酸化膜１０６ａ上に、ゲート電極１０４に挟まれた領域に開口部を有するフォトレジスト８０１を堆積する。
【００６４】
次に、図４（ｄ）に示すように、ドライエッチング法により、ゲート電極１０４に挟まれた領域に露出したシリコン酸化膜１０６ａにエッチバックを施して、擬似サイドウォールスペーサ１０６ｂを形成する。ここで、ドライエッチングは、ＣＨＦ３流量６０ｓｃｃｍ、酸素流量１０ｓｃｃｍ、圧力１６Ｐａ、パワー１２０Ｗの条件で行う。その後、アッシングによりフォトレジスト８０１を除去する。
【００６５】
次に、図４（ｅ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、サイドウォールスペーサ１０６を形成する。ここで、ドライエッチングは、ＣＨＦ３流量６０ｓｃｃｍ、酸素流量１０ｓｃｃｍ、圧力１６Ｐａ、パワー１２０Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、擬似サイドウォールスペーサ１０６ｂに対して再度エッチバックを施しているため、サイドウォールスペーサ１０６は小さく形成され、サイドウォールスペーサ間隔は大きくなる。
【００６６】
次に、図４（ｆ）に示すように、イオン注入により、サイドウォールスペーサ１０６に対して自己整合的な高濃度拡散層１０７を形成する。
【００６７】
次に、図５（ａ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上ではサイドウォールスペーサ１０６が小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【００６８】
次に、図５（ｂ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【００６９】
第１の実施形態に係る第２の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００７０】
なお、図４（ｂ）に示す工程において、サイドウォールスペーサ１０６としてシリコン窒化膜を用いてもよい。これにより、後の洗浄工程における膜減りを抑制することができる。また、図５（ｂ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【００７１】
（第１の実施形態に係る第３の半導体装置の製造方法）
以下、第１の実施形態に係る第３の半導体装置の製造方法について説明する。図６（ａ）〜（ｆ）は、本発明の第１の実施形態に係る第３の半導体装置の製造方法の各工程を示す断面図である。
【００７２】
まず、図６（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。
【００７３】
次に、図６（ｂ）に示すように、プラズマＣＶＤ法により、半導体基板１０１の全面を覆うように、厚さ１００ｎｍのシリコン酸化膜１０６ａを堆積する。ここで、プラズマＣＶＤは、ＳｉＨ４流量０．４ｓｌｍ、Ｎ２Ｏ流量７．３ｓｌｍ、パワー１．１ｋＷ、圧力１．６Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。このとき、シリコン酸化膜１０６ａは、ゲート電極１０４に挟まれた領域の拡散層上において段差被覆性を抑えた成膜特性を実現することができる。
【００７４】
次に、図６（ｃ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、サイドウォールスペーサ１０６を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１２０ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力８Ｐａ、パワー１０８Ｗの異方性の強い条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上ではシリコン酸化膜１０６ａが薄く成膜されているため、サイドウォールスペーサ１０６は小さく形成され、サイドウォールスペーサ間隔は大きくなる。
【００７５】
次に、図６（ｄ）に示すように、イオン注入により、サイドウォールスペーサ１０６に対して自己整合的な高濃度拡散層１０７を形成する。
【００７６】
次に、図６（ｅ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上ではサイドウォールスペーサ１０６が小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【００７７】
次に、図６（ｆ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【００７８】
第１の実施形態に係る第３の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００７９】
なお、図６（ｂ）に示す工程において、プラズマＣＶＤは、ＳｉＨ４流量０．８ｓｌｍ、酸素流量０．８ｓｌｍ、窒素（キャリア）流量２０ｓｌｍ、圧力７６０Ｔｏｒｒ、成膜温度４００℃の条件による常圧ＣＶＤ法、またはＴＥＯＳ流量５３０ｍｇｍ、Ｏ３流量５５０ｍｇｍ、Ｈｅ（キャリア）流量１０００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件によるＴＥＯＳ−Ｏ３系ＣＶＤ法のいずれか、若しくは、これら３つの組み合わせを用いてもよい。また、図６（ｆ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【００８０】
（第１の実施形態に係る第４の半導体装置の製造方法）
以下、第１の実施形態に係る第４の半導体装置の製造方法について説明する。図７（ａ）〜（ｆ）は、本発明の第１の実施形態に係る第４の半導体装置の製造方法の各工程を示す断面図である。
【００８１】
まず、図７（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。
【００８２】
次に、図７（ｂ）に示すように、減圧ＣＶＤ法により、半導体基板１０１の全面に厚さ１００ｎｍのシリコン窒化膜１０６ｃを堆積する。ここで、減圧ＣＶＤ法には、ＳｉＣｌ２、Ｈ２及びＮＨ３を用いる。
【００８３】
次に、図７（ｃ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、サイドウォールスペーサ１０６を形成する。ここで、ドライエッチングは、ＣＨＦ３流量９５ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１２０Ｗの条件で行う。このとき、酸素流量に対してＣＨＦ３流量を大きくしながら圧力を下げてゲート電極１０４の粗密差によるエッチング特性の最適化を図ることにより、ゲート電極１０４に挟まれた領域の拡散層上ではサイドウォールスペーサ１０６は小さく形成され、サイドウォールスペーサ間隔は大きくなる。
【００８４】
次に、図７（ｄ）に示すように、イオン注入により、サイドウォールスペーサ１０６に対して自己整合的な高濃度拡散層１０７を形成する。
【００８５】
次に、図７（ｅ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、高濃度拡散層１０７上のゲート電極１０４に挟まれた領域の拡散層上ではサイドウォールスペーサ１０６が小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【００８６】
次に、図７（ｆ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【００８７】
第１の実施形態に係る第４の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００８８】
また、第１の実施形態に係る第４の半導体装置の製造方法によれば、サイドウォールスペーサ１０６としてシリコン窒化膜を用いているため、後の洗浄工程における膜減りを抑制することができる。
【００８９】
なお、図７（ｆ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【００９０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について説明する。図８は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本発明の第２の実施形態に係る半導体装置は、図８に示すように、半導体基板１０１上に形成されたフィールド絶縁膜１０２と、フィールド絶縁膜１０２に囲まれた活性領域に形成されたゲート酸化膜１０３と、ゲート酸化膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４に対して自己整合的に形成された低濃度拡散層１０５と、ゲート酸化膜１０３及びゲート電極１０４の側面に形成された第１のサイドウォールスペーサ２０１と、ゲート電極１０４に挟まれた領域以外の拡散層上において第１のサイドウォールスペーサ２０１を覆うように形成された第２のサイドウォールスペーサ２０２と、第１のサイドウォールスペーサ２０１及び第２のサイドウォールスペーサ２０２に対して自己整合的に形成された高濃度拡散層１０７と、ゲート電極１０４の上部及び拡散層の上部に形成されたニッケルシリサイド膜１０９とを有する。ここで、ゲート電極１０４に挟まれた領域には、第１のサイドウォールスペーサ２０１のみが形成され、ゲート電極１０４に挟まれた領域以外の領域には、第１のサイドウォールスペーサ２０１と第２のサイドウォールスペーサ２０２が形成されている。また、ゲート間隔１８０ｎｍにおけるサイドウォールスペーサ間隔は、１２０ｎｍ以上、且つ、１７０ｎｍ以下であり、ゲート電極１０４に挟まれた領域におけるサイドウォールスペーサの幅、すなわち、第１のサイドウォールスペーサの幅は、５ｎｍ以上、且つ、３０ｎｍ以下であり、ゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールの幅、すなわち、第１のサイドウォール２０１と第２のサイドウォール２０２を合計した幅は、約５５ｎｍである。また、ゲート電極１０４に挟まれた領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２０ｎｍであり、ゲート電極１０４に挟まれた領域以外の領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２５ｎｍである。
【００９１】
第２の実施形態に係る半導体装置は、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【００９２】
なお、第２の実施形態において、第１のサイドウォールスペーサ２０１は、シリコン窒化膜からなり、第２のサイドウォールスペーサ２０２はシリコン酸化膜からなる。これにより、後の洗浄工程における膜減りを抑制することができる。
【００９３】
また、第２の実施形態において、金属シリサイド膜としてニッケルシリサイド膜１０９を用いたが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を用いてもよい。
【００９４】
（第２の実施形態に係る第１の半導体装置の製造方法）
以下、第２の実施形態に係る第１の半導体装置の製造方法について説明する。図９（ａ）〜図１０（ｂ）は、本発明の第２の実施形態に係る第１の半導体装置の製造方法の各工程を示す断面図である。
【００９５】
まず、図９（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。さらに、ＣＶＤ法及びドライエッチング法により、ゲート酸化膜１０３及びゲート電極１０４の側面を覆うシリコン窒化膜からなる第１のサイドウォールスペーサ２０１を形成する。このとき、第１のサイドウォールスペーサ２０１の膜厚は、ゲート電極１０４間で挟まれた拡散層領域に適した厚さに形成される。
【００９６】
次に、図９（ｂ）に示すように、ＴＥＯＳ−Ｏ３系ＣＶＤ法により、半導体基板１０１の全面に厚さ７０ｎｍのシリコン酸化膜２０２ａを堆積する。ここで、ＴＥＯＳ−Ｏ３系ＣＶＤは、ＴＥＯＳ流量５００ｍｇｍ、Ｏ３流量５５００ｍｇｍ、Ｈｅ（キャリア）流量１５００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。
【００９７】
次に、図９（ｃ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、第２のサイドウォールスペーサ２０２を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１００ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１００Ｗの条件で行う。
【００９８】
次に、図９（ｄ）に示すように、フォトリソグラフィー法により、ゲート電極１０４に挟まれた領域に開口部を有するフォトレジスト８０１を堆積する。
【００９９】
次に、図９（ｅ）に示すように、ＨＦ系ウェットエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、ゲート電極１０４に挟まれた領域に露出する第２のサイドウォールスペーサ２０２の幅を小さくする。このとき、シリコン窒化膜からなる第１のサイドウォールスペーサ２０１とシリコン酸化膜からなる第２のサイドウォールスペーサ２０２は選択比が高いため、ゲート電極１０４に挟まれた領域に第１のサイドウォールスペーサ２０１のみを残すことができる。また、ゲート電極１０４に挟まれた領域では、第１のサイドウォールスペーサ２０１のみとなるため、サイドウォールスペーサ間隔は大きくなる。その後、アッシングによりフォトレジスト８０１を除去する。
【０１００】
次に、図９（ｆ）に示すように、イオン注入により、第１のサイドウォールスペーサ２０１及び第２のサイドウォールスペーサ２０２に対して自己整合的な高濃度拡散層１０７を形成する。
【０１０１】
次に、図１０（ａ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、高濃度拡散層１０７上のゲート電極１０４に挟まれた領域の拡散層上では、第１のサイドウォールスペーサ２０１のみとなっており、サイドウォールスペーサが小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【０１０２】
次に、図１０（ｂ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【０１０３】
第２の実施形態に係る第１の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【０１０４】
また、第２の実施形態に係る第１の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１としてシリコン窒化膜を用いているため、後の洗浄工程における膜減りを抑制することができる。
【０１０５】
さらに、第２の実施形態に係る第１の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１の大きさによりゲート電極１０４に挟まれた領域におけるサイドウォールの大きさを調整することができ、第２のサイドウォールスペーサ２０２の大きさによりゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサの大きさを調整することができるため、ソース・ドレイン領域及びＮｉ膜１０８のカバレッジを容易に設定することができる。
【０１０６】
なお、図１０（ｂ）に示す工程おいて、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【０１０７】
（第２の実施形態に係る第２の半導体装置の製造方法）
以下、第２の実施形態に係る第２の半導体装置の製造方法について説明する。図１１（ａ）〜図１２（ｂ）は、本発明の第２の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図である。
【０１０８】
まず、図１１（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。さらに、ＣＶＤ法及びドライエッチング法により、ゲート酸化膜１０３及びゲート電極１０４の側面を覆うシリコン窒化膜からなる第１のサイドウォールスペーサ２０１を形成する。このとき、第１のサイドウォールスペーサ２０１の膜厚は、ゲート電極１０４間で挟まれた拡散層領域に適した厚さに形成される。
【０１０９】
次に、図１１（ｂ）に示すように、ＴＥＯＳ−Ｏ３系ＣＶＤ法により、半導体基板１０１の全面に厚さ７０ｎｍのシリコン酸化膜２０２ａを堆積する。ここで、ＴＥＯＳ−Ｏ３系ＣＶＤは、ＴＥＯＳ流量５００ｍｇｍ、Ｏ３流量５５００ｍｇｍ、Ｈｅ（キャリア）流量１５００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。
【０１１０】
次に、図１１（ｃ）に示すように、フォトリソグラフィー法により、シリコン酸化膜２０２ａの上に、ゲート電極１０４に挟まれた領域に開口部を有するフォトレジスト８０１を形成する。
【０１１１】
次に、図１１（ｄ）に示すように、ＨＦ系ウェットエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、ゲート電極１０４に挟まれた領域に露出するシリコン酸化膜２０２ａを除去し、擬似サイドウォールスペーサ２０２ｂを形成する。ここで、シリコン窒化膜からなる第１のサイドウォールスペーサ２０１とシリコン酸化膜２０２ａは選択比が高いため、ゲート電極１０４に挟まれた領域に第１のサイドウォールスペーサ２０１のみを残すことができる。その後、アッシングによりフォトレジスト８０１を除去する。
【０１１２】
次に、図１１（ｅ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、第２のサイドウォールスペーサ２０２を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１００ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１００Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域では、第２のサイドウォールスペーサ２０２は除去されており、第１のサイドウォールスペーサ２０１のみとなるため、サイドウォールスペーサ間隔は大きくなる。
【０１１３】
次に、図１１（ｆ）に示すように、イオン注入により、第１のサイドウォールスペーサ２０１と第２のサイドウォールスペーサ２０２に対して自己整合的な高濃度拡散層１０７を形成する。
【０１１４】
次に、図１２（ａ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、第１のサイドウォールスペーサ２０１のみとなっており、サイドウォールスペーサが小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【０１１５】
次に、図１２（ｂ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【０１１６】
第２の実施形態に係る第２の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【０１１７】
また、第２の実施形態に係る第２の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１としてシリコン窒化膜を用いているため、後の洗浄工程における膜減りを抑制することができる。
【０１１８】
さらに、第２の実施形態に係る第２の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１の大きさによりゲート電極１０４に挟まれた領域におけるサイドウォールの大きさを調整することができ、第２のサイドウォールスペーサ２０２の大きさによりゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサの大きさを調整することができるため、ソース・ドレイン領域及びＮｉ膜１０８のカバレッジを容易に設定することができる。
【０１１９】
なお、図１１（ｄ）に示す工程において、シリコン酸化膜２０２ａの除去にドライエッチングを用いてもよい。
【０１２０】
また、図１２（ｂ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【０１２１】
（第２の実施形態に係る第３の半導体装置の製造方法）
以下、第２の実施形態に係る第３の半導体装置の製造方法について説明する。図１３（ａ）〜（ｆ）は、本発明の第２の実施の形態に係る第３の半導体装置の製造方法の各工程を示す断面図である。
【０１２２】
まず、図１３（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。さらに、ＣＶＤ法及びドライエッチング法により、ゲート酸化膜１０３及びゲート電極１０４の側面を覆うシリコン窒化膜からなる第１のサイドウォールスペーサ２０１を形成する。このとき、第１のサイドウォールスペーサ２０１の膜厚は、ゲート電極１０４間で挟まれた拡散層領域に適した厚さに形成される。
【０１２３】
次に、図１３（ｂ）に示すように、プラズマＣＶＤ法により、半導体基板１０１の全面を覆うように、厚さ１００ｎｍのシリコン酸化膜２０２ａを堆積する。ここで、プラズマＣＶＤは、ＳｉＨ４流量０．４ｓｌｍ、Ｎ２Ｏ流量７．３ｓｌｍ、パワー１．１ｋＷ、圧力１．６Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。このとき、シリコン酸化膜２０２ａは、ゲート電極１０４に挟まれた領域の拡散層上において段差被覆性を抑えた成膜特性を実現することができる。
【０１２４】
次に、図１３（ｃ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、第２のサイドウォールスペーサ２０２を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１２０ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力８Ｐａ、パワー１０８Ｗの異方性の強い条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上ではシリコン酸化膜２０２ａが薄く成膜されているため、サイドウォールスペーサ間隔は大きくなる。
【０１２５】
次に、図１３（ｄ）に示すように、イオン注入により、第１のサイドウォールスペーサ２０１及び第２のサイドウォールスペーサ２０２に対して自己整合的な高濃度拡散層１０７を形成する。
【０１２６】
次に、図１３（ｅ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、ゲート電極１０４に挟まれた領域の拡散層上ではサイドウォールスペーサが小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【０１２７】
次に、図１３（ｆ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、ゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【０１２８】
第２の実施形態に係る第３の半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【０１２９】
また、第２の実施形態に係る第３の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１としてシリコン窒化膜を用いているため、後の洗浄工程における膜減りを抑制することができる。
【０１３０】
さらに、第２の実施形態に係る第３の半導体装置の製造方法によれば、第１のサイドウォールスペーサ２０１の大きさによりゲート電極１０４に挟まれた領域におけるサイドウォールの大きさを調整することができ、第２のサイドウォールスペーサ２０２の大きさによりゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサの大きさを調整することができるため、ソース・ドレイン領域及びＮｉ膜１０８のカバレッジを容易に設定することができる。
【０１３１】
なお、図１３（ｂ）に示す工程において、プラズマＣＶＤは、ＳｉＨ４流量０．８ｓｌｍ、酸素流量０．８ｓｌｍ、窒素（キャリア）流量２０ｓｌｍ、圧力７６０Ｔｏｒｒ、成膜温度４００℃の条件による常圧ＣＶＤ法、またはＴＥＯＳ流量５３０ｍｇｍ、Ｏ３流量５５０ｍｇｍ、Ｈｅ（キャリア）流量１０００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件によるＴＥＯＳ−Ｏ３系ＣＶＤ法のいずれか、若しくは、これら３つの組み合わせを用いてもよい。
【０１３２】
また、図１３（ｂ）及び（ｃ）に示す工程において、図７（ｂ）及び（ｃ）に示す半導体装置の製造方法（第１の実施形態に係る第４の半導体装置の製造方法）のように、減圧ＣＶＤ法により、半導体基板１０１の全面に厚さ１００ｎｍのシリコン窒化膜１０６ｃを堆積し、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、サイドウォールスペーサ１０６を形成してもよい。ここで、ドライエッチングは、ＣＨＦ３流量９５ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１２０Ｗの条件で行う。このとき、酸素流量に対してＣＨＦ３流量を大きくしながら圧力を下げてゲート電極１０４の粗密差によるエッチング特性の最適化を図ることにより、ゲート電極１０４に挟まれた領域の拡散層上では第２のサイドウォールスペーサ２０２は除去される。
【０１３３】
また、図１３（ｆ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【０１３４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について説明する。図１４は、本発明の第３の実施形態に係る半導体装置を示す断面図である。本発明の第３の実施形態に係る半導体装置は、図１４に示すように、半導体基板１０１上に形成されたフィールド絶縁膜１０２と、フィールド絶縁膜１０２に囲まれた活性領域に形成されたゲート酸化膜１０３と、ゲート酸化膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４に対して自己整合的に形成された低濃度拡散層１０５と、ゲート酸化膜１０３及びゲート電極１０４の側面に形成された第１のサイドウォールスペーサ３０１と、第１のサイドウォールスペーサ３０１を覆うように形成された第２のサイドウォールスペーサ３０２と、ゲート電極１０４に挟まれた領域以外の領域において第２のサイドウォールスペーサ３０２を覆うように形成された第３のサイドウォールスペーサ３０３と、第１のサイドウォールスペーサ３０１、第２のサイドウォールスペーサ３０２及び第３のサイドウォールスペーサ３０３に対して自己整合的に形成された高濃度拡散層１０７と、ゲート電極１０４の上部及び拡散層の上部に形成されたニッケルシリサイド膜１０９とを有する。ここで、ゲート電極１０４に挟まれた領域には、第１のサイドウォールスペーサ３０１及び第２のサイドウォールスペーサ３０２のみが形成され、ゲート電極１０４に挟まれた領域以外の領域には、第１のサイドウォールスペーサ３０１、第２のサイドウォールスペーサ３０２及び第３のサイドウォールスペーサ３０３が形成されている。また、第２のサイドウォールスペーサ３０２は可能な限り薄く形成され、第２のサイドウォールスペーサ３０２の膜厚は第１のサイドウォールスペーサ３０１の膜厚よりも薄く形成されている。また、ゲート間隔１８０ｎｍにおけるサイドウォールスペーサ間隔は、１２０ｎｍ以上、且つ、１７０ｎｍ以下であり、ゲート電極１０４に挟まれた領域におけるサイドウォールスペーサの幅、すなわち、第１のサイドウォールスペーサ３０１と第２のサイドウォールスペーサ３０２を合計した幅は、５ｎｍ以上、且つ、３０ｎｍ以下であり、ゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサの幅、すなわち、第１のサイドウォールスペーサ３０１、第２のサイドウォールスペーサ３０２と第３のサイドウォールスペーサ３０３を合計した幅は、約５５ｎｍである。また、ゲート電極１０４に挟まれた領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２０ｎｍであり、ゲート電極１０４に挟まれた領域以外の領域の拡散層上におけるニッケルシリサイド膜１０９の膜厚は、約２５ｎｍである。
【０１３５】
第３の実施形態に係る半導体装置は、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【０１３６】
なお、第３の実施形態において、第１のサイドウォールスペーサ３０１は、シリコン酸化膜からなり、第２のサイドウォールスペーサ３０２はシリコン窒化膜からなり、第３のサイドウォールスペーサ３０３はシリコン酸化膜からなる。これにより、後の洗浄工程における膜減りを抑制することができる。
【０１３７】
また、第３の実施形態において、金属シリサイド膜としてニッケルシリサイド膜１０９を用いたが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を用いてもよい。
【０１３８】
また、第３の実施形態に係る半導体装置の製造方法は、基本的に図９（ａ）〜図１０（ｂ）に示す半導体装置の製造方法（第２の実施形態に係る第１の半導体装置の製造方法）と同じであり、形成されるサイドウォールスペーサの層が３層になるだけであるので、図示及び説明を省略する。また、第３の実施形態においても、図１１（ａ）〜図１２（ｂ）に示す半導体装置の製造方法（第２の実施形態に係る第２の半導体装置の製造方法）や、図１３（ａ）〜（ｆ）に示す半導体装置の製造方法（第２の実施形態に係る第３の半導体装置の製造方法）を適用することができる。
【０１３９】
（第４の実施形態）
以下、第４の実施形態に係る半導体装置の製造方法について説明する。図１５（ａ）〜１６（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。図１５（ａ）〜１６（ｄ）において、左側はシリサイドトランジスタ領域を示し、右側は非シリサイドトランジスタ領域を示している。
【０１４０】
まず、図１５（ａ）に示すように、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、半導体基板１０１上にフィールド酸化膜１０２を形成する。次に、熱酸化法により、フィールド酸化膜１０２に囲まれた活性領域にゲート酸化膜１０３を厚さ５ｎｍ程度成長させる。次に、ＣＶＤ法により、ゲート酸化膜１０３上にポリシリコン膜（図示せず）を厚さ１６０ｎｍ程度成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターニングして、ゲート電極１０４を形成する。その後、イオン注入により、ゲート電極１０４に対して自己整合的な低濃度拡散層１０５を形成する。次に、ＣＶＤ法及びドライエッチング法により、ゲート酸化膜１０３及びゲート電極１０４の側面を覆うシリコン窒化膜からなる第１のサイドウォールスペーサ４０１を形成する。このとき、第１のサイドウォールスペーサ４０１の膜厚は、ゲート電極１０４間で挟まれた拡散層領域に適した厚さに形成される。
【０１４１】
次に、図１５（ｂ）に示すように、イオン注入により、非シリサイドトランジスタ領域において、第１のサイドウォールスペーサ４０１に対して自己整合的な第１の高濃度拡散層１０７ａを形成する。
【０１４２】
次に、図１５（ｃ）に示すように、ＴＥＯＳ−Ｏ３系ＣＶＤ法により、半導体基板１０１の全面に厚さ７０ｎｍのシリコン酸化膜４０２ａを堆積する。ここで、ＴＥＯＳ−Ｏ３系ＣＶＤは、ＴＥＯＳ流量５００ｍｇｍ、Ｏ３流量５５００ｍｇｍ、Ｈｅ（キャリア）流量１５００ｓｃｃｍ、圧力１０Ｔｏｒｒ、サセプタ温度４００℃の条件で行う。
【０１４３】
次に、図１５（ｄ）に示すように、フォトリソグラフィー法により、非シリサイドトランジスタ領域において、シリコン酸化膜４０２ａの上にフォトレジスト８０２を形成する。
【０１４４】
次に、図１５（ｅ）に示すように、ドライエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、シリサイドトランジスタ領域に第２のサイドウォールスペーサ４０２を形成する。ここで、ドライエッチングは、ＣＨＦ３流量１００ｓｃｃｍ、酸素流量５ｓｃｃｍ、圧力１０Ｐａ、パワー１００Ｗの条件で行う。その後、アッシングによりフォトレジスト８０２を除去する。
【０１４５】
次に、図１５（ｆ）に示すように、フォトリソグラフィー法により、半導体基板１０１の全面に、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域の拡散層上に開口部を有するフォトレジスト８０３を堆積する。
【０１４６】
次に、図１６（ａ）に示すように、ＨＦ系ウェットエッチング法により、半導体基板１０１の全面に対してエッチバックを施して、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域に露出する第２のサイドウォールスペーサ４０２の幅を小さくする。このとき、シリコン窒化膜からなる第１のサイドウォールスペーサ４０１とシリコン酸化膜からなる第２のサイドウォールスペーサ４０２は選択比が高いため、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域に第１のサイドウォールスペーサ４０１のみを残すことができる。また、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域では、第１のサイドウォールスペーサ４０１のみとなるため、サイドウォールスペーサ間隔は大きくなる。その後、アッシングによりフォトレジスト８０３を除去する。
【０１４７】
次に、図１６（ｂ）に示すように、イオン注入により、シリサイドトランジスタ領域において、第１のサイドウォールスペーサ４０１及び第２のサイドウォールスペーサ４０２に対して自己整合的な第２の高濃度拡散層１０７ｂを形成する。
【０１４８】
次に、図１６（ｃ）に示すように、スパッタ法により、半導体基板１０１の全面を覆うように、厚さ１０ｎｍのＮｉ膜１０８を堆積する。ここで、スパッタは、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で行う。このとき、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域の拡散層上では、第１のサイドウォールスペーサ４０１のみとなっており、サイドウォールスペーサが小さく形成され、Ｎｉ膜１０８は約８ｎｍ成膜される。
【０１４９】
次に、図１６（ｄ）に示すように、ＲＴＡ装置により、半導体基板１０１の全面に対して３３０℃６０秒の１回目のＲＴＡ処理を行う。その後、未反応のＮｉ膜１０８の選択除去を行う。この未反応のＮｉ膜１０８の除去には、例えば、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液を用いる。次に、ＲＴＡ装置により、半導体基板１０１の全面に対して４５０℃６０秒の２回目のＲＴＡ処理を行い、シリサイドトランジスタ領域におけるゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。このとき、シリサイドトランジスタ領域におけるゲート電極１０４に挟まれた領域の拡散層上では、Ｎｉ膜１０８のカバレッジが十分確保されているため、ニッケルシリサイド膜１０９は、約２０ｎｍ形成される。
【０１５０】
第４の実施形態に係る半導体装置の製造方法によれば、ゲート電極１０４に挟まれた領域の拡散層上においてサイドウォールスペーサ間隔が十分確保されるため、堆積するＮｉ膜１０８に対する成膜されるＮｉ膜１０８の膜厚比が１に近くなり、Ｎｉ膜１０８のスパッタにおける工程マージンが大きくなる。一方、堆積するＮｉ膜１０８の膜厚は厚くしていないので、ゲート電極１０４に挟まれた領域以外の領域の拡散層上において、ニッケルシリサイド膜１０９が接合までの距離が設計値以下となるような厚さに形成されることはない。これにより、ゲート電極１０４に挟まれた領域の拡散層上においてニッケルシリサイド膜１０９の膜厚が十分厚く形成され、ゲート電極１０４に挟まれた領域以外の領域の拡散層上及びゲート電極１０４上においてニッケルシリサイド膜１０９の接合までの距離が十分確保される。したがって、シリサイド抵抗の上昇を防ぐことができ、且つ、接合リークの発生を抑制することができて、歩留まりが向上する。
【０１５１】
また、第４の実施形態に係る半導体装置の製造方法によれば、非シリサイドトランジスタ領域を覆うシリコン酸化膜４０２ａを第２のサイドウォール膜４０２として用いることができるので、半導体装置の形成プロセスを簡略化することができる。
【０１５２】
また、第４の実施形態に係る半導体装置の製造方法によれば，非シリサイドトランジスタ領域においてゲート電極１０４に挟まれた領域の拡散層上におけるシリコン酸化膜４０２ａのカバレッジを向上させることができるため、非シリサイドトランジスタ領域におけるプロテクション効果を上げることができる。
【０１５３】
また、第４の実施形態に係る半導体装置の製造方法によれば、第１のサイドウォールスペーサ４０１としてシリコン窒化膜を用いているため、後の洗浄工程における膜減りを抑制することができる。
【０１５４】
また、第４の実施形態に係る半導体装置の製造方法によれば、第１のサイドウォールスペーサ４０１の大きさによりゲート電極１０４に挟まれた領域におけるサイドウォールの大きさを調整することができ、第２のサイドウォールスペーサ４０２の大きさによりゲート電極１０４に挟まれた領域以外の領域におけるサイドウォールスペーサの大きさを調整することができるため、ソース・ドレイン領域及びＮｉ膜１０８のカバレッジを容易に設定することができる。
【０１５５】
なお、図１６（ｄ）に示す工程において、ゲート電極１０４の上部及び拡散層の上部にニッケルシリサイド膜１０９を形成したが、チタンシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜、ジルコニウムシリサイド膜のいずれか又はこれらの積層膜を形成してもよい。
【０１５６】
また、第４の実施形態においても、図１１（ａ）〜図１２（ｂ）に示す半導体装置の製造方法（第２の実施形態に係る第２の半導体装置の製造方法）や、図１３（ａ）〜（ｆ）に示す半導体装置の製造方法（第２の実施形態に係る第３の半導体装置の製造方法）を適用することができる。
【産業上の利用可能性】
【０１５７】
本発明はシリサイド膜を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１５８】
【図１】第１の実施形態に係る半導体装置を示す断面図
【図２】第１の実施形態に係る第１の半導体装置の製造方法の各工程を示す断面図
【図３】第１の実施形態に係る第１の半導体装置の製造方法の各工程を示す断面図
【図４】第１の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図
【図５】第１の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図
【図６】第１の実施形態に係る第３の半導体装置の製造方法の各工程を示す断面図
【図７】第１の実施形態に係る第４の半導体装置の製造方法の各工程を示す断面図
【図８】第２の実施形態に係る半導体装置を示す断面図
【図９】第２の実施形態に係る第１の半導体装置の製造方法の各工程を示す断面図
【図１０】第２の実施形態に係る第１の半導体装置の製造方法の各工程を示す断面図
【図１１】第２の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図
【図１２】第２の実施形態に係る第２の半導体装置の製造方法の各工程を示す断面図
【図１３】第２の実施形態に係る第３の半導体装置の製造方法の各工程を示す断面図
【図１４】第３の実施形態に係る半導体装置を示す断面図
【図１５】第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図１６】第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図１７】従来の半導体装置の製造方法の各工程を示す断面図
【図１８】従来の半導体装置の製造方法における工程（ｅ）を示す断面図
【図１９】Ｎｉ膜の膜厚Ｔとサイドウォールスペーサ間隔Ｌとの関係を示すグラフ
【図２０】１６ｎｍ膜厚のＮｉ膜を堆積した場合における半導体装置を示す断面図
【図２１】Ｎｉ膜の膜厚Ｔとシリサイド膜から接合までの距離Ｄとの関係を示すグラフ
【符号の説明】
【０１５９】
１０１  半導体基板
１０２  フィールド絶縁膜
１０３  ゲート酸化膜
１０４  ゲート電極
１０５  低濃度拡散層
１０６  サイドウォールスペーサ
１０６ａ  シリコン酸化膜
１０６ｂ  擬似サイドウォールスペーサ
１０６ｃ  シリコン窒化膜
１０７ａ  高濃度拡散層
１０７ｂ  高濃度拡散層
１０８  Ｎｉ膜
１０９  ニッケルシリサイド膜
２０１  第１のサイドウォールスペーサ
２０２  第２のサイドウォールスペーサ
２０２ａ  シリコン酸化膜
２０２ｂ  擬似サイドウォールスペーサ
３０１  第１のサイドウォールスペーサ
３０２  第２のサイドウォールスペーサ
３０３  第３のサイドウォールスペーサ
３０３ａ  シリコン酸化膜
３０３ｂ  擬似のサイドウォールスペーサ
４０１  第１のサイドウォールスペーサ
４０２  第２のサイドウォールスペーサ
４０２ａ  シリコン酸化膜
８０１  フォトレジスト
８０２  フォトレジスト
８０３  フォトレジスト
【図１】
2006339327.tif 000003
【図２】
2006339327.tif 000004
【図３】
2006339327.tif 000005
【図４】
2006339327.tif 000006
【図５】
2006339327.tif 000007
【図６】
2006339327.tif 000008
【図７】
2006339327.tif 000009
【図８】
2006339327.tif 000010
【図９】
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【図１０】
2006339327.tif 000012
【図１１】
2006339327.tif 000013
【図１２】
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【図１３】
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【図１４】
2006339327.tif 000016
【図１５】
2006339327.tif 000017
【図１６】
2006339327.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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