(57)【要約】【課題】チャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層を有して高性能化に対応でき、容易に形成できる半導体装置とその製造方法を提供する。【解決手段】トランジスタ領域においてチャネル形成領域を有する半導体層（１２ａ，１２ｂ）の一方の面に、チャネル形成領域に対応する位置においてゲート絶縁膜（１４ａ，１４ｂ）を介してゲート電極（１５ａ，１５ｂ）が形成されており、半導体層中においてチャネル形成領域に接続するようにソース・ドレイン領域（１６ａ，１６ｂ）が形成されており、チャネル形成領域に対応する位置において半導体層を挟んでゲート電極と対向するように、半導体層の他方の面上に半導体層に応力を印加する応力調整層（２１，２３）が形成されている構成とする。【選択図】図１
2006324426.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ領域においてチャネル形成領域を有する半導体層と、
前記チャネル形成領域に対応する位置において前記半導体層の一方の面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層中において前記チャネル形成領域に接続するように形成されたソース・ドレイン領域と、
前記チャネル形成領域に対応する位置において、前記半導体層を挟んで前記ゲート電極と対向するように、前記半導体層の他方の面上に形成され、前記半導体層に応力を印加する応力調整層と
を有する半導体装置。
【請求項２】
前記応力調整層が、少なくとも前記チャネル形成領域から前記ソース・ドレイン領域にかかる領域までを被覆して形成されている
請求項１に記載の半導体装置。
【請求項３】
前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタがｐチャネルトランジスタであり、前記応力調整層が前記半導体層に圧縮する応力を印加する層である
請求項１に記載の半導体装置。
【請求項４】
前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタがｎチャネルトランジスタであり、前記応力調整層が前記半導体層に引っ張りの応力を印加する層である
請求項１に記載の半導体装置。
【請求項５】
前記トランジスタ領域と異なる領域において、前記半導体層にアライメントマークが形成されている
請求項１に記載の半導体装置。
【請求項６】
前記トランジスタ領域に、前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタが複数個集積して形成されており、
前記応力調整層が、複数個の前記トランジスタに対応する領域を全面に被覆して形成されている
請求項１に記載の半導体装置。
【請求項７】
トランジスタ領域においてチャネル形成領域を有する半導体層の一方の面上に、前記チャネル形成領域に対応する位置において、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層中において前記チャネル形成領域に接続するようにソース・ドレイン領域を形成する工程と、
前記チャネル形成領域に対応する位置において、前記半導体層を挟んで前記ゲート電極と対向するように、前記半導体層の他方の面上に前記半導体層に応力を印加する応力調整層を形成する工程と
を有する半導体装置の製造方法。
【請求項８】
前記半導体層が第１基板に支持された状態で、前記ゲート電極を形成する工程と、前記ソース・ドレイン領域を形成する工程とを行い、
前記半導体層の前記一方の面上に第２基板を貼り合わせる工程と、前記第１基板を除去して前記半導体層の前記他方の面を露出させる工程とをさらに有し、
前記半導体層が前記第２基板に支持された状態で、前記応力調整層を形成する工程を行う
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記応力調整層を形成する工程において、少なくとも前記チャネル形成領域から前記ソース・ドレイン領域にかかる領域までを被覆して、前記応力調整層を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタがｐチャネルトランジスタであり、
前記応力調整層を形成する工程において、前記半導体層に圧縮する応力を印加する層を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタがｎチャネルトランジスタであり、
前記応力調整層を形成する工程において、前記半導体層に引っ張りの応力を印加する層を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記半導体層に素子分離絶縁膜を形成する工程をさらに有し、
前記素子分離絶縁膜を形成する工程においては、前記トランジスタ領域と異なる領域において前記半導体層にアライメントマークをさらに形成する
請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記トランジスタ領域に、前記チャネル形成領域、前記ゲート電極及び前記ソース・ドレイン領域を有するトランジスタが複数個集積して形成し、
前記応力調整層を形成する工程において、複数個の前記トランジスタに対応する領域を全面に被覆して前記応力調整層を形成する
請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、チャネル方向に引っ張り歪を有するｎＭＯＳトランジスタ、あるいはチャネル方向に圧縮歪を有するｐＭＯＳトランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、圧縮歪あるいは引っ張り歪をもつＳｉ層を利用してトランジスタを形成することにより、Ｓｉ層中におけるキャリア（電子あるいはホール）の移動度が向上し、高性能化できることが知られている。このような歪をもつＳｉ層を歪Ｓｉ層と称する。
【０００３】
ｎＭＯＳにおいては引っ張り歪をもつＳｉ層を利用し、Ｓｉ層の格子間隔を広げることでキャリアの移動度は向上する。反対に、ｐＭＯＳにおいては圧縮歪をもつＳｉ層を利用し、Ｓｉ層の格子間隔を狭める方がキャリアの移動度は向上する。さらなる移動度の向上のためには、３６０度方向にＳｉ層の格子間隔を広げるよりも、ｐＭＯＳではチャネル方向のみＳｉ層の格子間隔を狭め、ｎＭＯＳではチャネル方向のみＳｉ層の格子間隔を広げることが望ましい。
【０００４】
非特許文献１には、ゲート電極あるいはゲート電極の側壁をマスクとしてＳｉ基板をエッチングした後に、ソース・ドレインの位置にＳｉＧｅ層を選択的にエピタキシャル成長させて、Ｓｉよりも格子間隔の大きなＳｉＧｅからの圧縮歪を利用して、ｐＭＯＳトランジスタを形成する技術が開示されている。また、非特許文献１では、ｎＭＯＳ側には、窒化シリコン膜からなるライナー膜を形成することにより、引っ張り歪をもつＳｉ層としている。
【非特許文献１】T. Ghai et al.,“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IEDM Tech Dig.,pp.978-980,(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の構成では、トランジスタの種類（ｐＭＯＳ，ｎＭＯＳ）によりストレスを掛ける方法が異なり、ＣＭＯＳ（complementary MOS）トランジスタとして全体の能力を向上させる場合、製作工程が非常に複雑になってしまう。
【０００６】
本発明は上記の事情に鑑みてなされたものであり、チャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層を有して高性能化に対応でき、容易に形成できる半導体装置と、その製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の半導体装置は、トランジスタ領域においてチャネル形成領域を有する半導体層と、前記チャネル形成領域に対応する位置において前記半導体層の一方の面上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層中において前記チャネル形成領域に接続するように形成されたソース・ドレイン領域と、前記チャネル形成領域に対応する位置において、前記半導体層を挟んで前記ゲート電極と対向するように、前記半導体層の他方の面上に形成され、前記半導体層に応力を印加する応力調整層とを有する。
【０００８】
上記の本発明の半導体装置は、トランジスタ領域においてチャネル形成領域を有する半導体層の一方の面に、チャネル形成領域に対応する位置においてゲート絶縁膜を介してゲート電極が形成されており、半導体層中においてチャネル形成領域に接続するようにソース・ドレイン領域が形成されており、チャネル形成領域に対応する位置において半導体層を挟んでゲート電極と対向するように、半導体層の他方の面上に半導体層に応力を印加する応力調整層が形成されている。
【０００９】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、トランジスタ領域においてチャネル形成領域を有する半導体層の一方の面上に、前記チャネル形成領域に対応する位置において、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層中において前記チャネル形成領域に接続するようにソース・ドレイン領域を形成する工程と、前記チャネル形成領域に対応する位置において、前記半導体層を挟んで前記ゲート電極と対向するように、前記半導体層の他方の面上に前記半導体層に応力を印加する応力調整層を形成する工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法は、トランジスタ領域においてチャネル形成領域を有する半導体層の一方の面上に、チャネル形成領域に対応する位置において、ゲート絶縁膜を介してゲート電極を形成し、半導体層中においてチャネル形成領域に接続するようにソース・ドレイン領域を形成する。次に、チャネル形成領域に対応する位置において、半導体層を挟んでゲート電極と対向するように、半導体層の他方の面上に半導体層に応力を印加する応力調整層を形成する。
【発明の効果】
【００１１】
本発明の半導体装置は、半導体層にトランジスタが形成されている半導体装置において、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層が形成されているので高性能化に対応でき、しかも応力調整層がゲート電極と対向するように形成されているので、容易に形成できる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層を形成するので高性能化に対応でき、しかも応力調整層をゲート電極と対向するように形成するので、容易に形成できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【００１４】
第１実施形態
図１は本実施形態に係る半導体装置の模式断面図である。
例えばシリコンあるいはガラスからなる支持基板２０上に、有機材料あるいはＳＯＧ（spin on glass）酸化シリコンからなる貼り合わせ絶縁層１９と再配線用絶縁層１７が積層して形成されており、その上層にＳＯＩ（semiconductor on insulator）構造のシリコンからなる半導体層１２が形成されている。半導体層１２は、例えば９０ｎｍ世代では６２ｎｍ程度の膜厚である。
トランジスタ領域における半導体層１２は、例えば酸化シリコンのＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１３により素子分離されており、例えば、ｎチャネルトランジスタのチャネル形成領域を有するｐ型半導体層１２ａと、ｐチャネルトランジスタのチャネル形成領域を有するｎ型半導体層１２ｂに区分されている。
【００１５】
ｐ型半導体層１２ａの再配線用絶縁層１７と積層している側である面（一方の面）に、ｐ型半導体層１２ａ中のチャネル形成領域に対応する位置において、再配線用絶縁層１７に埋め込まれるようにして、酸化シリコンのゲート絶縁膜１４ａを介して導電層からなるゲート電極１５ａが形成されている。
また、ゲート電極１５ａの両側部におけるｐ型半導体層１２ａ中において、チャネル形成領域に接続するようにｎ型のソース・ドレイン領域１６ａが形成されている。
以上のようにして、チャネル形成領域を有するｐ型半導体層１２ａ、ゲート絶縁膜１４ａ、ゲート電極１５ａ、ソース・ドレイン領域１６ａなどからｎチャネルＭＯＳトランジスタＴＲａが構成されている。
【００１６】
また、上記と同様に、ｎ型半導体層１２ｂの再配線用絶縁層１７と積層している側である面（一方の面）に、ｎ型半導体層１２ｂ中のチャネル形成領域に対応する位置において、再配線用絶縁層１７に埋め込まれるようにして、酸化シリコンのゲート絶縁膜１４ｂを介して導電層からなるゲート電極１５ｂが形成されている。
また、ゲート電極１５ｂの両側部におけるｎ型半導体層１２ｂ中において、チャネル形成領域に接続するようにｐ型のソース・ドレイン領域１６ｂが形成されている。
以上のようにして、チャネル形成領域を有するｎ型半導体層１２ｂ、ゲート絶縁膜１４ｂ、ゲート電極１５ｂ、ソース・ドレイン領域１６ｂなどからｐチャネルＭＯＳトランジスタＴＲｂが構成されている。
【００１７】
また、再配線用絶縁層１７中には、ゲート電極（１５ａ，１５ｂ）より下方において、ゲート電極（１５ａ，１５ｂ）やソース・ドレイン領域（１６ａ，１６ｂ）などに接続する再配線層１８が埋め込まれている。
【００１８】
さらに、ｎチャネルトランジスタＴＲａに対して、チャネル形成領域に対応する位置においてｐ型半導体層１２ａを挟んでゲート電極１５ａと対向するように、ｐ型半導体層１２ａの再配線用絶縁層１７と積層している側とは反対側の面（他方の面）上に、例えばＳｉＮなどからなり、ｐ型半導体層１２ａに引っ張りの応力を印加する応力調整層２３が形成されている。
例えば、応力調整層２３は、少なくともｐ型半導体層１２ａのチャネル形成領域からソース・ドレイン領域１６ａにかかる領域までを被覆して形成されている。
【００１９】
また、ｐチャネルトランジスタＴＲｂに対して、チャネル形成領域に対応する位置においてｎ型半導体層１２ｂを挟んでゲート電極１５ｂと対向するように、n型半導体層１２ｂの再配線用絶縁層１７と積層している側とは反対側の面（他方の面）上に、例えばＴｉＮ，ＴａＮ，ＳｉＮなどからなり、ｎ型半導体層１２ｂに圧縮する応力を印加する応力調整層２１が形成されている。
例えば、応力調整層２１は、少なくともｎ型半導体層１２ｂのチャネル形成領域からソース・ドレイン領域１６ｂにかかる領域までを被覆して形成されている。
【００２０】
上記の半導体層１２には、トランジスタ領域と異なる領域において、半導体層１２にアライメントマーク１３ａが形成されている。アライメントマーク１３ａは、例えばＳＴＩ型の素子分離絶縁膜と同じ構造の絶縁膜を複数所定のパターンで近接させることで構成されている。
【００２１】
上記の応力調整層（２１，２３）を被覆して全面に、例えば酸化シリコンからなる保護層２４が形成されており、さらに必要に応じて、例えば保護層２４と半導体層１２を貫通して再配線層１８に接続するように上層配線２５が形成されている。
【００２２】
上記の本実施形態に係る半導体装置は、半導体層にトランジスタが形成されている半導体装置において、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層が形成されているので高性能化に対応でき、しかも応力調整層がゲート電極と対向するように形成されているので、後述の方法などにより容易に形成できる。
【００２３】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばシリコンなどからなる第１支持基板１０上に酸化シリコン絶縁膜１１を介してシリコンからなるＳＯＩ構造の半導体層１２が形成されてなるＳＯＩ基板を形成し、所定のパターンでＳＴＩ型の素子分離絶縁膜１３を形成する。
このとき、トランジスタ領域と異なる領域において、ＳＴＩ型の素子分離絶縁膜と同じ構造の絶縁膜を複数所定のパターンで近接させて、半導体層に１２アライメントマーク１３ａをさらに形成する。
【００２４】
次に、図２（ｂ）に示すように、半導体層１２に所定の導電性不純物を導入して、ｎチャネルトランジスタのチャネル形成領域を有するｐ型半導体層１２ａと、ｐチャネルトランジスタのチャネル形成領域を有するｎ型半導体層１２ｂとに区分する。
さらに、例えば熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、ゲート絶縁膜（１４ａ、１４ｂ）を形成し、例えばポリシリコンを堆積してパターン加工することでゲート電極（１５ａ，１５ｂ）を形成する。
また、ゲート電極（１５ａ、１５ｂ）をマスクとして、ｐ型半導体層１２ａにはｎ型導電性不純物を導入し、ｎ型半導体層１２ｂにはｐ型導電性不純物を導入して、ソース・ドレイン領域（１６ａ，１６ｂ）をそれぞれ形成する。
【００２５】
以上のようにして、チャネル形成領域を有するｐ型半導体層１２ａ、ゲート絶縁膜１４ａ、ゲート電極１５ａ、ソース・ドレイン領域１６ａなどからｎチャネルＭＯＳトランジスタＴＲａを形成し、また、チャネル形成領域を有するｎ型半導体層１２ｂ、ゲート絶縁膜１４ｂ、ゲート電極１５ｂ、ソース・ドレイン領域１６ｂなどからｐチャネルＭＯＳトランジスタＴＲｂを形成する。
上記の各工程では、例えば、アライメントマーク１３ａを基準として位置合わせして行う。
【００２６】
次に、図３（ａ）に示すように、半導体層１２の一方の面上に、ゲート電極（１５ａ，１５ｂ）の上層に、酸化シリコンからなる再配線用絶縁層１７を形成し、この再配線用絶縁層１７中に埋め込んで、ゲート電極（１５ａ，１５ｂ）やソース・ドレイン領域（１６ａ，１６ｂ）などに接続する再配線層１８を形成する。
これには、絶縁層で絶縁しながら、配線となる導電層を数層パターン形成して積層させることで形成することができる。
【００２７】
次に、図３（ｂ）に示すように、再配線用絶縁層１７上に、有機材料あるいはＳＯＧなどからなる貼り合わせ絶縁層１９を形成する。
【００２８】
次に、図４（ａ）に示すように、貼り合わせ絶縁層１９上に、シリコンあるいはガラスなどからなる第２支持基板（支持基板）２０を貼り合わせる。図面上、図４（ａ）は図３（ｂ）に対して上下を逆にして示している。
【００２９】
次に、図４（ｂ）に示すように、半導体層１２の表面が露出するまで、第１支持基板１０側から研削などを行い、第１支持基板１０及び酸化シリコン絶縁膜１１を除去する。
この研削においては、本実施形態のようにＳＯＩ基板を用いている場合には、酸化シリコン絶縁層１１と半導体層（１２ａ，１２ｂ）とで選択比を取りながら精度良く除去する。
これにより、半導体層１２の再配線用絶縁層１７側とは反対側の他方の面を露出させる。
【００３０】
上記のように第１支持基板１０及び酸化シリコン絶縁膜１１を除去する工程においては、研削などではなく、例えばｐ基板の場合には深さ方向にｐ型不純物の濃度が変化する基板を用いることで、濃度に依存して変化するたウェットエッチングレートを利用して、半導体層を薄膜化することによってもよい。
【００３１】
次に、図５（ａ）に示すように、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ（atomic layer deposition）法などにより、ＴｉＮ，ＴａＮ，ＳｉＮなどを所定の膜厚で体積させ、ｎ型半導体層１２ｂに圧縮する応力を印加するための応力調整層２１を半導体層１２の他方の面上に全面に形成する。
【００３２】
例えば、上記の圧縮する応力を印加する負のストレス値を持つ応力調整層のストレス値及び成膜条件は、例えば以下の通りである。
組成：ＴｉＮ
ストレス値：−２．０ＧＰａ
成膜方法：スパッタリング法
ターゲット：Ｔｉ
ＤＣパワー：１２ＫＷ
ガス：Ａｒ  １０ｓｃｃｍ，Ｎ2  ６０ｓｃｃｍ
膜厚：５０ｎｍ
【００３３】
組成：ＴａＮ
ストレス値：−２．１ＧＰａ
成膜方法：スパッタリング法
ターゲット：Ｔａ
DCパワー：１５ＫＷ
Ｂｉａｓパワー：２５０Ｗ
ガス：Ａｒ  ６ｓｃｃｍ，Ｎ2  ２０ｓｃｃｍ
膜厚：５０ｎｍ
【００３４】
組成：ＳｉＮ
ストレス値：−２．０ＧＰａ
成膜方法：プラズマＣＶＤ法
成膜温度：５５０℃
ＨＦパワー：２００Ｗ
ＬＦパワー：２５０Ｗ
成膜圧力：２．０Ｐａ
ＳｉＨ4流量：２４０ｓｃｃｍ
ＮＨ3流量：３２００ｓｃｃｍ
膜厚：２００ｎｍ
【００３５】
次に、図５（ｂ）に示すように、応力調整層２１の上層にレジスト膜２２をパターン形成し、所定の条件のエッチング加工を施し、応力調整層２１をパターン加工する。例えば、ＴｉＮはＣｌ2系、ＴａＮはＣＦ4系、ＳｉＮはＢＣｌ3系のエッチングガスで行う。
エッチングの後、レジスト膜２２を除去する。
【００３６】
次に、図６（ａ）に示すように、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法などにより、ＳｉＮなどを所定の膜厚で体積させ、ｐ型半導体層１２ａに引っ張りの応力を印加するための応力調整層２３を半導体層１２の他方の面上に全面に形成する。
【００３７】
例えば、上記の引っ張りの応力を印加する正のストレス値を持つ応力調整層のストレス値及び成膜条件は、例えば以下の通りである。
【００３８】
組成：ＳｉＮ
ストレス値：+１．２ＧＰａ
成膜方法：プラズマＣＶＤ法
成膜温度：５５０℃
ＨＦパワー：４０Ｗ
ＬＦパワー：０Ｗ
成膜圧力：６．０Ｐａ
ＳｉＨ4流量：２５ｓｃｃｍ
ＮＨ3流量：１６００ｓｃｃｍ
膜厚：２００ｎｍ
【００３９】
さらに、応力調整層２３の上層にレジスト膜をパターン形成し、所定の条件のエッチング加工を施し、応力調整層２３をパターン加工する。例えばＳｉＮはＢＣｌ3系のエッチングガスで行う。
【００４０】
上記の応力調整層（２１，２３）のパターン加工工程では、例えば、アライメントマーク１３ａを基準として位置合わせして行う。
【００４１】
上記において、例えば、負のストレス値を持つ応力調整層２１と正のストレス値を持つ応力調整層２３をそれぞれＳｉＮで形成する場合、上記のエッチングにおいてはドライエッチングの時間によってエッチングを制御することができる。
【００４２】
また、上記の時間による制御が困難な場合には、例えば、負のストレス値を持つ応力調整層２１をＴｉＮまたはＴａＮなどで形成し、正のストレス値を持つ応力調整層２３をＳｉＮで形成することで、上記のエッチングにおいて容易に選択比を持たせることができる。
【００４３】
また、上記の応力調整層（２１，２３）の形成においては、例えば、少なくともチャネル形成領域からソース・ドレイン領域にかかる領域までを被覆するようにして形成する。
【００４４】
次に、図６（ｂ）に示すように、例えばプラズマＣＶＤ法などにより全面に酸化シリコンの保護層２４を形成する。
次に、必要に応じて保護層２４と半導体層１２を貫通して再配線層１８に達する開口部を形成し、再配線層１８に接続するように上層配線２５を形成して、図１に示す構成の半導体装置とすることができる。
この後は、ウェハ表面あるいは裏面に電極取り出し孔などを開口し、取り出し電極などを形成して所望の半導体装置とすることができる。
【００４５】
本実施形態の半導体装置によれば、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層を形成するので高性能化に対応でき、しかも応力調整層をゲート電極と対向するように形成するので、容易に形成できる。
【００４６】
第２実施形態
図７は本実施形態に係る半導体装置の模式断面図である。
例えばシリコンあるいはガラスからなる支持基板４６上に、有機材料あるいはＳＯＧ（spin on glass）酸化シリコンからなる貼り合わせ絶縁層４５と再配線用絶縁層Ｉが積層して形成されており、その上層にＳＯＩ（semiconductor on insulator）構造のシリコンからなる半導体層（３２ａ，３２ｂ）が形成されている。半導体層（３２ａ，３２ｂ）は、例えば９０ｎｍ世代では６２ｎｍ程度の膜厚である。
トランジスタ領域における半導体層（３２ａ，３２ｂ）は、例えば酸化シリコンのＳＴＩ型の素子分離絶縁膜３３により素子分離されており、例えば、ｎチャネルトランジスタ領域Ａではチャネル形成領域を有するｐ型半導体層３２ａに、ｐチャネルトランジスタ領域Ｂではチャネル形成領域を有するｎ型半導体層３２ｂに区分されている。
【００４７】
ｐ型半導体層３２ａの再配線用絶縁層Ｉと積層している側である面（一方の面）に、ｐ型半導体層３２ａ中のチャネル形成領域に対応する位置において、再配線用絶縁層Ｉに埋め込まれるようにして、酸化シリコンのゲート絶縁膜３４ａを介して導電層からなるゲート電極３５ａが形成されている。
ゲート電極３５ａの両側部にはサイドウォール絶縁膜３６ａが形成されている。
また、ゲート電極３５ａの両側部におけるｐ型半導体層３２ａ中において、チャネル形成領域に接続するように、例えば濃度の異なる複数のｎ型不純物領域からなるｎ型のソース・ドレイン領域３７ａが形成されている。
以上のようにして、チャネル形成領域を有するｐ型半導体層３２ａ、ゲート絶縁膜３４ａ、ゲート電極３５ａ、ソース・ドレイン領域３７ａなどからｎチャネルＭＯＳトランジスタＴＲａが構成されている。
ここで、ｎチャネルトランジスタ領域Ａには上記の構成のｎチャネルＭＯＳトランジスタＴＲａが複数個（図面上３個）集積して形成されている。
【００４８】
また、上記と同様に、ｎ型半導体層３２ｂの再配線用絶縁層Ｉと積層している側である面（一方の面）に、ｎ型半導体層３２ｂ中のチャネル形成領域に対応する位置において、再配線用絶縁層Ｉに埋め込まれるようにして、酸化シリコンのゲート絶縁膜３４ｂを介して導電層からなるゲート電極３５ｂが形成されている。
ゲート電極３５ｂの両側部にはサイドウォール絶縁膜３６ｂが形成されている。
また、ゲート電極３５ｂの両側部におけるｎ型半導体層３２ｂ中において、チャネル形成領域に接続するように、例えば濃度の異なる複数のｐ型不純物領域からなるｐ型のソース・ドレイン領域３７ｂが形成されている。
以上のようにして、チャネル形成領域を有するｎ型半導体層３２ｂ、ゲート絶縁膜３４ｂ、ゲート電極３５ｂ、ソース・ドレイン領域３７ｂなどからｐチャネルＭＯＳトランジスタＴＲｂが構成されている。
ここで、ｐチャネルトランジスタ領域Ｂには上記の構成のｐチャネルＭＯＳトランジスタＴＲｂが複数個（図面上３個）集積して形成されている。
【００４９】
また、再配線用絶縁層１７中には、ゲート電極（１５ａ，１５ｂ）より下方において、ゲート電極（３５ａ，３５ｂ）やソース・ドレイン領域（３７ａ，３７ｂ）などに接続する再配線層Ｗが埋め込まれている。
ここで、上記の再配線層Ｗは、第１配線３８、第２配線４０、第３配線４２及び第４配線４４などから構成され、再配線用絶縁層Ｉは、第１絶縁層３９、第２絶縁層４１及び第３絶縁層４３などから構成される。
【００５０】
さらに、ｎチャネルトランジスタ領域Ａに対して、チャネル形成領域に対応する位置においてｐ型半導体層３２ａを挟んでゲート電極３５ａと対向するように、ｐ型半導体層３２ａの再配線用絶縁層Ｉと積層している側とは反対側の面（他方の面）上でｎチャネルトランジスタ領域Ａを全面に被覆するように、例えばＳｉＮなどからなり、ｐ型半導体層３２ａに引っ張りの応力を印加する応力調整層４９が形成されている。
【００５１】
また、ｐチャネルトランジスタ領域Ｂに対して、チャネル形成領域に対応する位置においてｎ型半導体層３２ｂを挟んでゲート電極３５ｂと対向するように、n型半導体層３２ｂの再配線用絶縁層Ｉと積層している側とは反対側の面（他方の面）上でｐチャネルトランジスタ領域Ｂを全面に被覆するように、例えばＴｉＮ，ＴａＮ，ＳｉＮなどからなり、ｎ型半導体層３２ｂに圧縮する応力を印加する応力調整層４７が形成されている。
【００５２】
上記の半導体層（３２ａ，３２ｂ）には、不図示の領域においてアライメントマークが形成されていてもよい。
さらに、上記の応力調整層（４７，４９）を被覆して全面に、保護層などが形成されていてもよい。
【００５３】
上記の本実施形態に係る半導体装置は、半導体層にトランジスタが形成されている半導体装置において、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層が形成されているので高性能化に対応でき、しかも応力調整層がゲート電極と対向するように形成されているので、後述の方法などにより容易に形成できる。
【００５４】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図８（ａ）に示すように、例えばシリコンなどからなる第１支持基板３０上に酸化シリコン絶縁膜３１を介してシリコンからなるＳＯＩ構造の半導体層が形成されてなるＳＯＩ基板を形成し、所定のパターンでＳＴＩ型の素子分離絶縁膜３３を形成し、ｎチャネルトランジスタ領域ＡＲａにおいては、ｐ型半導体層３２ａ、ゲート絶縁膜３４ａ、ゲート電極３５ａ、ソース・ドレイン領域３７ａなどからなるｎチャネルＭＯＳトランジスタＴＲａを複数個（図面上３個）集積して形成する。一方、ｐチャネルトランジスタ領域ＡＲｂにおいても同様に、ｎ型半導体層３２ｂ、ゲート絶縁膜３４ｂ、ゲート電極３５ｂ、ソース・ドレイン領域３７ｂなどからなるｐチャネルＭＯＳトランジスタＴＲｂを複数個（図面上３個）集積して形成する。
【００５５】
次に、図８（ｂ）に示すように、第１配線３８、第２配線４０、第３配線４２及び第４配線４４と第１絶縁層３９、第２絶縁層４１及び第３絶縁層４３を交互に積層させながら、各配線をパターン形成することで、再配線層Ｗと再配線用絶縁層Ｉを形成する。
【００５６】
次に、図９に示すように、再配線用絶縁層Ｉ上に、有機材料あるいはＳＯＧなどからなる貼り合わせ絶縁層４５を形成し、その上層にシリコンあるいはガラスなどからなる第２支持基板（支持基板）４６を貼り合わせる。
【００５７】
次に、図１０（ａ）に示すように、半導体層（３２ａ，３２ｂ）の表面が露出するまで、第１支持基板３０側から研削などを行い、第１支持基板３０及び酸化シリコン絶縁膜３１を除去する。図面上、図１０（ａ）は図９に対して上下を逆にして示している。
これにより、半導体層（３２ａ，３２ｂ）の再配線用絶縁層Ｉ側とは反対側の他方の面を露出させる。
【００５８】
上記のように第１支持基板３０及び酸化シリコン絶縁膜３１を除去する工程においては、研削などではなく、例えばｐ基板の場合には深さ方向にｐ型不純物の濃度が変化する基板を用いることで、濃度に依存して変化するウェットエッチングレートを利用して、半導体層を薄膜化することによってもよい。
【００５９】
次に、図１０（ｂ）に示すように、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法などにより、ＴｉＮ，ＴａＮ，ＳｉＮなどを所定の膜厚で体積させ、ｎ型半導体層３２ｂに圧縮する応力を印加するための応力調整層４７を半導体層（３２ａ，３２ｂ）の他方の面上に全面に形成する。
【００６０】
次に、図１１（ａ）に示すように、応力調整層４７の上層にレジスト膜４８をパターン形成し、所定の条件のエッチング加工を施し、ｐチャネルトランジスタ形成領域ＡＲｂを全面に被覆するように残して、応力調整層４７をパターン加工する。
次に、図１１（ｂ）に示すように、レジスト膜４８を除去する。
【００６１】
次に、図１２（ａ）に示すように、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法などにより、ＳｉＮなどを所定の膜厚で体積させ、ｐ型半導体層３２ａに引っ張りの応力を印加するための応力調整層４９を半導体層３２ａの他方の面上及び応力調整層４７上に全面に形成する。
【００６２】
次に、図１２（ｂ）に示すように、応力調整層４９の上層にレジスト膜５０をパターン形成し、所定の条件のエッチング加工を施し、ｎチャネルトランジスタ形成領域ＡＲａを全面に被覆するように残して、応力調整層４９をパターン加工する。
次に、レジスト膜５０を除去して、図７に示す構成の半導体装置とすることができる。
この後は、ウェハ表面あるいは裏面に電極取り出し孔などを開口し、取り出し電極などを形成して所望の半導体装置とすることができる。
【００６３】
本実施形態の半導体装置によれば、半導体層にチャネル方向に引っ張り歪あるいは圧縮歪などを付与する応力調整層を形成するので高性能化に対応でき、しかも応力調整層をゲート電極と対向するように形成するので、容易に形成できる。
【００６４】
非特許文献１に記載の従来の半導体装置の製造方法では、ソース・ドレイン部分をドライエッチングで穴を開ける工程や、あけた部分に単結晶ＳｉＧｅを成膜する工程が必要である。このドライエッチングでは粗密依存が発生し、穴の深さ、広さにばらつきが生じてしまう。また、ＳｉＧｅの成長では、穴を開けたＳｉの最表面の結晶性により所望の単結晶ＳｉＧｅが成長しにくく、ドライエッチングでダメージを受けたＳｉの結晶の回復技術、ダメージ層の除去技術が必要になる。一方、本実施形態の半導体装置の製造方法では、上記のような技術を用いることがないので安定した処理を行うことができる。
【００６５】
また、上記の従来方法では、薬液処理（特にＨＦ）処理が必要で、ダメージ層の除去技術・単結晶ＳｉＧｅ成長前処理には多くのＨＦ処理が必要となり、ＳＴＩ素子分離絶縁膜やその他のＳｉＯ2膜がエッチングされ、所望の形状を維持できなくなってしまうという問題が起きてしまう。一方、本実施形態の半導体装置の製造方法では、ウェハ裏面にはＳｉ以外存在せず、上記のような問題が発生しない。
【００６６】
本発明は上記の実施形態に限定されない。
例えば、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの一方のみを有する構成でもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタを備える半導体装置に適用できる。
本発明の半導体装置の製造方法は、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタを備える半導体装置を製造するのに適用できる。
【図面の簡単な説明】
【００６８】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）及び図２（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図３】図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図６】図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図７】図７は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の第２実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図９】図９は本発明の第２実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は本発明の第２実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第２実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は本発明の第２実施形態に係る半導体装置の製造工程を示す模式断面図である。
【符号の説明】
【００６９】
１０…第１支持基板、１１…酸化シリコン絶縁膜、１２…半導体層、１２ａ…ｐ型半導体層、１２ｂ…ｎ型半導体層、１３…素子分離絶縁膜、１３ａ…アライメントマーク、１４ａ，１４ｂ…ゲート絶縁膜、１５ａ，１５ｂ…ゲート電極、１６ａ，１６ｂ…ソース・ドレイン領域、１７…再配線用絶縁層、１８…再配線層、１９…張り合わせ用絶縁層、２０…（第２）支持基板、２１，２３…応力調整層、２４…保護層、２５…上層配線、３０…第１支持基板、３１…酸化シリコン絶縁膜、３２ａ…ｐ型半導体層、３２ｂ…ｎ型半導体層、３３…素子分離絶縁膜、３４ａ，３４ｂ…ゲート絶縁膜、３５ａ，３５ｂ…ゲート電極、３６ａ，３６ｂ…サイドウォール絶縁膜、３７ａ，３７ｂ…ソース・ドレイン領域、３８…第１配線、３９…第１絶縁層、４０…第２配線、４１…第２絶縁層、４２…第３配線、４３…第３絶縁層、４４…第４配線、Ｉ…再配線用絶縁層、Ｗ…再配線層、４５…張り合わせ用絶縁層、４６…（第２）支持基板、４７，４９…応力調整層、４８，５０…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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