(57)【要約】【課題】  ナノ構造体が所望の位置において基板の主表面に対して垂直な方向以外の所望の方向に沿って形成された電子素子およびその製造方法を提供する。【解決手段】  電子素子は、Ｓｉ基板１０の上方に形成されたＦｅ触媒層４と、Ｆｅ触媒層４の露出面４ａに接続されたＣＮＴ（Carbon Nano-Tube）６群とを備えている。露出面４ａは、Ｆｅ触媒層４の側面である。この構造によれば、Ｆｅ触媒層４の形成位置およびＳｉ基板１０の主表面とＦｅ触媒層４の側面との間の角度を変更することによって、所望の位置において所望の方向に沿ってＣＮＴ６群を成長させることができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の主表面に略平行に延びるように形成された触媒層と、
前記触媒層の上面を覆う触媒作用を有しない被膜層と、
前記触媒層の側面に一端が接続されたナノ構造体とを備えた、電子素子。
【請求項２】
前記ナノ構造体が、少なくとも前記触媒層の側面の近傍においては、前記触媒層の側面から前記触媒層の側面に対して略垂直な方向に沿って延びている、請求項１に記載の電子素子。
【請求項３】
前記触媒層の側面は、前記触媒層を厚さ方向に貫通するホールによって構成され、
前記ホールは、前記基板へ近づくほど横断面の大きさが小さくなり、
前記ナノ構造体が複数の導電性ナノ構造体を有するナノ構造体群からなり、
前記ナノ構造体群が前記触媒層の側面から前記ホールの中心に向かって延びている、請求項１に記載の電子素子。
【請求項４】
前記ナノ構造体が複数の導電性ナノ構造体を有するナノ構造体群からなり、
前記ナノ構造体群の先端に導電性の薄膜被膜層が形成されており、
前記薄膜被膜層によって前記ナノ構造体群を構成するナノ構造体同士が接続された、請求項１に記載の電子素子。
【請求項５】
前記薄膜被膜層が環状であり、
前記ナノ構造体群は、前記主表面に対し略垂直な方向に沿って延びている、請求項４に記載の電子素子。
【請求項６】
前記薄膜被膜層は、前記触媒層の直上の層と同じ組成の物質からなる、請求項４に記載の電子素子。
【請求項７】
前記触媒層の直上または直下の層として、Ａｌ、Ｔｉ、Ｓｉ、およびＭｏからなる群より選択された１または２以上の物質を含む層が形成された、請求項１に記載の電子素子。
【請求項８】
前記触媒層がＦｅ、Ｃｏ、およびＮｉからなる群より選択された１または２以上の物質を含む、請求項１に記載の電子素子。
【請求項９】
前記触媒層の膜厚が０.１ｎｍ以上１００ｎｍ以下である、請求項１に記載の電子素子。
【請求項１０】
前記ナノ構造体が複数のナノ構造体群からなり、
前記ナノ構造体群が一層構造である、請求項１に記載の電子素子。
【請求項１１】
前記ナノ構造体がカーボンを含む、請求項１に記載の電子素子。
【請求項１２】
前記ナノ構造体がカーボンナノチューブおよびカーボンナノファイバーのうち少なくともいずれか一方を含む、請求項１１に記載の電子素子。
【請求項１３】
前記ナノ構造体は導電性を有しており、
前記触媒層はカソード電極に電気的に接続されており、
前記ナノ構造体が電界放出型の電子源の電子放出部として用いられる、請求項１に記載の電子素子。
【請求項１４】
前記ナノ構造体は半導体であり、
前記ナノ構造体が電界効果トランジスタのチャネル部として用いられる、請求項１に記載の電子素子。
【請求項１５】
基板の主表面に沿って延びるように触媒層を形成するステップと、
前記触媒層の上面の少なくとも一部を覆う被膜層を形成するステップと、
前記触媒層および前記被膜層を有する積層膜の側面を露出させるステップと、
前記触媒層の側面上のみにナノ構造体を成長させるステップとを備えた、電子素子の製造方法。
【請求項１６】
前記触媒層の側面を露出させるステップにおいては、前記触媒層のエッチングによって前記触媒層の側面が形成される、請求項１５に記載の電子素子の製造方法。
【請求項１７】
前記触媒層の膜厚を制御することによって、前記ナノ構造体の径を制御する、請求項１５に記載の電子素子の製造方法。
【請求項１８】
前記触媒層の側面と前記主表面とがなす角度を制御することによって、前記ナノ構造体の成長方向を制御する、請求項１５に記載の電子素子の製造方法。
【請求項１９】
前記ナノ構造体が複数のナノ構造体を有するナノ構造体群からなり、
前記触媒層の側面が露出した後で、前記触媒層の側面上に薄膜被膜層を形成するステップをさらに備え、
前記ナノ構造体を成長させるステップにおいて、前記触媒層の側面と前記薄膜被膜層との間に前記ナノ構造体群を成長させる、請求項１５に記載の電子素子の製造方法。
【請求項２０】
前記薄膜被膜層の膜厚は、０.１ｍ以上５０ｎｍ以下である、請求項１９に記載の電子素子の製造方法。
【請求項２１】
前記薄膜被膜層の膜厚は、１ｎｍ以上３０ｎｍ以下である、請求項２０に記載の電子素子の製造方法。
【請求項２２】
前記薄膜被膜層の膜厚は、２ｎｍ以上１０ｎｍ以下である、請求項２１に記載の電子素子の製造方法。
【請求項２３】
前記触媒層の側面は、ホールの底面に形成されたサブトレンチ部である、請求項１５に記載の電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ構造体群を用いた電子素子およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、ナノ構造体としては、カーボンナノチューブ（以下、「ＣＮＴ」という。）がよく知られている。ＣＮＴは、シート状のカーボン膜（グラファイト）が筒状に丸められたものである。また、ＣＮＴは、その直径が１ｎｍ以下の小さなものから直径が数１００ｎｍ程度の大きいものまであり、その形態は、直線状およびコイル状など様々なものが知られている。また、ＣＮＴ以外のナノ構造体としては、円錐状カーボン層が多数重なった構造のカーボンナノファイバー（以下、「ＣＮＦ」という。）等が挙げられる。これらのナノ構造体は、いずれも、細長いという特徴を有している。また、それらのナノ構造体の様々な電子素子への適用のための研究が盛んになっている。
【０００３】
次に、ナノ構造体として、前述のＣＮＴまたはＣＮＦのようなカーボンを構成元素とするナノ構造体が用いられた電子素子を説明する。
【０００４】
ＣＮＴまたはＣＮＦは、熱ＣＶＤ（Chemical Vapor Deposition）法によって、触媒金属上に自己整合的に形成されることが知られている。熱ＣＶＤ法においては、Ｆｅなどの触媒金属に対してメタンまたはアセチレンなどのカーボンを含有したガスが供給される。この方法を用いた電子素子の製造方法は、盛んに研究されている。また、ＣＮＴは、そのチューブ構造を構成する炭素同士の結合形態に応じて、導体または半導体の性質を有する。
【０００５】
ＣＮＴの導体の性質が利用された電子素子の一例としては、フィールドエミッションディスプレイ等の電子源がある。電子源は、ＣＮＴの長さ方向の電気伝導性を利用して、先鋭なＣＮＴの先端から電子を放出する電子素子である。そのため、カソード電極からゲートおよびアノード電極へ向かって延びるようにＣＮＴを形成することが必要である。
【０００６】
一方、半導体の性質が利用された電子素子の一例としては、電界効果トランジスタがある。電界効果トランジスタにおいては、Appl.Phys.Lett., vol.７３,(１９９８),p２４４７-２４４９（非特許文献１）に開示されているように、ＣＮＴは、ソース電極およびドレイン電極の双方に接続され、チャネル部として用いられる。
【０００７】
ＣＮＴの導体の性質が利用される場合およびＣＮＴの半導体の性質が利用される場合のいずれにおいても、電子素子としてＣＮＴを使用するためには、その成長方向および成長位置を適切に制御する必要がある。
【０００８】
前述の触媒金属を用いる熱ＣＶＤ法によれば、ＣＮＴの成長位置は触媒金属の形成位置に対応する。そのため、ＣＮＴの成長位置を制御し易い。したがって、熱ＣＶＤ法はＣＮＴの形成方法として有効であると考えられている。
【特許文献１】特開２００３−８１６２２号公報（４、９-１０、２７など）
【特許文献２】特開２００２−１５０９２４号公報（９８-１００、１４３-１４４、１９８-２１３、２４０-２４１など）
【非特許文献１】Appl.Phys.Lett., Vol.73,(1998),p2447-2449
【非特許文献２】Appl.Phys.Lett., Vol.81,(2002),ｐ2261-2263
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述の熱ＣＶＤ法においては、触媒金属の形成位置はリソグラフィ技術によって制御されるため、触媒金属のパターンサイズおよびパターン形成位置等が制限されてしまう。
【００１０】
また、ＣＮＴの成長方向に関しては、プラズマを用いて基板に対して垂直な方向に沿ってＣＮＴを成長させる技術の研究が進められている。しかしながら、熱ＣＶＤ法においては、基板の主表面にほぼ垂直な方向においてＣＮＴを成長させる方法が主として用いられており、任意の方向へＣＮＴを成長させる方法は確立されていない。
【００１１】
たとえば、特開２００３−８１６２２号公報（特許文献１）には、基板に形成された段差部の側面に触媒微粒子を接触させることによって、ＣＮＴを基板の主表面に平行な方向に沿って成長させる方法が開示されている。その方法においては、基板の主表面に触媒微粒子が接触するときに生じる表面マイグレーションを利用している。そのため、基板の主表面を非常に清浄な状態にすることによって、主表面が均質な表面エネルギーを有する状態を維持することが必要である。したがって、前述の方法を用いる場合には、高度な成膜技術が必要になる。また、ＣＮＴの成長起点は、段差部の側面に制約されてしまう。
【００１２】
また、特開２００２−１５０９２４号公報（特許文献２）においても、パターン化された電極の側面から基板の主表面に平行な方向にＣＮＴを成長させる方法が開示されている。この方法においては、パターン化された電極の側面に触媒微粒子を接触させている。そのため、所望の側面のみに触媒粒子を付着させることが必要になる。したがって、ＣＮＴを成長させる必要がない部分を覆うレジストパターンを形成するか、または、ＣＮＴを成長させる必要がない部分にはＣＮＴを成長させない材料を用いる必要があるなどの制約が生じてしまう。
【００１３】
一方、ＣＮＴの成長位置に関しては、ナノメートルオーダーでの制御が必要となる。たとえば、トランジスタの製造のために２つの電極を１本のＣＮＴで接続する場合においては、ＡＦＭ短針などを用いて、ＣＮＴを１本ずつ２つの電極の間に配置していく方法を採用することは可能である。しかしながら、多くのトランジスタを集積させる電子素子の製造方法として、前述の方法を用いることは現実的ではない。
【００１４】
例えば、HommmaらによるAppl.Phys.Lett., vol.81,（2002）,p2261（非特許文献２）においては、近接した２つの電極同士の間でのＣＮＴの架橋成長を実現することが可能であることが開示されている。しかしながら、前述の文献においては、ＣＮＴの架橋方向を制御することができることまでは開示されていない。また、前述の文献において用いられている方法によれば、ＣＮＴの架橋確率は５０％程度であり、さらに、電極上に微細なパターンの触媒金属を形成するために高度なリソグラフィ技術が必要になってしまう。
【００１５】
本発明は、上述の問題に鑑みなされたものであり、その目的は、ナノ構造体が任意の成長位置において基板の主表面に対して垂直な方向以外の所望の方向に沿って形成された電子素子およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の電子素子は、基板と、基板の主表面に略平行に延びるように形成された触媒層と、触媒層の上面を覆う触媒作用を有しない被膜層と、触媒層の側面に一端が接続されたナノ構造体とを備えている。この構造によれば、ナノ構造体が所望の成長位置において基板の主表面に対して垂直な方向以外の所望の方向に沿って形成された電子素子を製造することが可能になる。また、触媒層の厚さとほぼ同じ厚さの狭小幅のナノ構造体群を容易に形成することも可能になる。
【００１７】
本発明の電子素子の製造方法は、基板の主表面に沿って延びるように触媒層を形成するステップと、触媒層の上面の少なくとも一部を覆う被膜層を形成するステップと、触媒層および被膜層を有する積層膜の側面を露出させるステップと、触媒層の側面上のみに導電性のナノ構造体を成長させるステップとを備えている。この方法によれば、基板の主表面と触媒層の側面との間の角度を変更することによって、所望の位置において所望の方向に沿ってナノ構造体を成長させることができる。
【００１８】
なお、本発明の触媒層の側面とは、触媒層のうちの基板の主表面に沿って延びる面積の大きな面以外の面であって、上層および下層に挟まれた触媒層の側壁として露出している外側面または内側面である。したがって、触媒層の側面は、基板の主表面に対して垂直な面および基板の主表面と所定の角度で交差する面の全てを含むものとする。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の実施の形態の電子素子およびその製造方法を説明する。
【００２０】
実施の形態１．
図１〜図５を用いて、本発明の実施の形態１の電子素子およびその製造方法を説明する。図１に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に所望のパターンの膜厚２００ｎｍのＣｒ電極層２を形成する。その後、所望のパターンのレジスト膜を形成した後、ＳｉＯ2絶縁層１およびレジスト膜上に膜厚１００ｎｍのＴｉ電極層３を形成する。次に、スパッタ法によりＴｉ電極層３上に膜厚１ｎｍのＦｅ触媒層４を形成する。続いて、レジスト膜とともにレジスト膜上のＴｉ電極層３およびＦｅ触媒層４を除去するリフトオフプロセスを行なうことによって、所望のパターンのＴｉ電極層３およびＦｅ触媒層４を形成する。次に、ＳｉＯ2絶縁層１、Ｃｒ電極層２、Ｔｉ電極層３、および、Ｆｅ触媒層４を覆うように、膜厚３００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate Grass）上側絶縁層５を形成する。その後、ＴＥＯＳ上側絶縁層５上に所定のパターンのレジスト膜を形成する。次に、そのレジスト膜をマスクとして、ＴＥＯＳ上側絶縁層５、Ｆｅ触媒層４、およびＴｉ電極層３を順次エッチングする。その後、レジスト膜を除去する。それにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構造が図１に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴＥＯＳ上側絶縁層５が本発明の積層膜であり、ＴＥＯＳ上側絶縁層５が触媒作用を有していない本発明の被膜層である。
【００２１】
次に、熱ＣＶＤ法を用いて、Ｆｅ触媒層４の露出面４ａ上に導電性を有するＣＮＴ６を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、Ｓｉ基板１０が８００℃になるように熱せられる。この時、ＣＮＴ６は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、ＣＮＴ６は、基板１０の主表面に対して平行な方向に沿って延びるように成長する。なお、ＣＮＴ６の成長長さをＣＶＤ処理時間によって制御することにより、ＣＮＴ６がＣｒ電極層２に接触することが防止される。なお、露出面４ａは本発明の触媒層の側面であり、本実施の形態においては、ＣＮＴ６群は、露出面４ａ上のみにおいて成長する。つまり、Ｆｅ触媒層４の上面にはＣＮＴ６群は成長しない。この点に関しては、以下の実施の形態２〜６のそれぞれにおいて、本実施の形態と同様である。
【００２２】
前述のような本実施の形態の電子素子の製造方法によれば、図２および図３に示すように、Ｆｅ触媒層４の露出面４ａがＳｉ基板１０の主表面に対して垂直であるため、Ｓｉ基板１０の主表面に対して平行な方向に沿って延びるＣＮＴ６が形成される。その結果、ＣＮＴ６群が電子放出部であり、Ｃｒ電極層２がアノード電極であり、Ｔｉ電極層３がカソード電極である電界放出型の電子放源が得られる。
【００２３】
図３は、図２のＩＩＩ−ＩＩＩ線断面図である。また、図４は、図２のＩＶ-ＩＶ線断面図である。本実施の形態の電子素子においては、図３および図４に示すように、複数のＣＮＴ６からなるＣＮＴ６群がナノ構造体群として形成されている。
【００２４】
また、図４から、ＣＮＴ６群は、Ｃｒ電極層２側から見れば、幅１ｎｍの直線領域（触媒層４の露出面４ａ）に沿って成長していることが容易に分かる。したがって、ＣＮＴ６群の成長領域を触媒層４の膜厚を用いて制御することができる。また、上述のＣＮＴ６群の成長方法を用いれば、ＣＮＴ６群を微細な線状の領域に沿って形成することが可能になる。
【００２５】
触媒層４の膜厚は、１００ｎｍ以下であれば、本実施の形態の電子素子を良好に機能させることができる。ただし、触媒層４の膜厚が概ね１０ｎｍ以下であれば、Ｓｉ基板１０の主表面に対して垂直な方向においては、１層構造のＣＮＴ６群が、触媒層４の露出面４ａ上に成長する。つまり、１次元的に配置されたＣＮＴ６群を形成することができる。
【００２６】
また、触媒層４の膜厚が概ね１０ｎｍ以下であれば、その膜厚の制御によってＣＮＴ６の太さを制御することが可能になる。そのため、たとえば、触媒層４の膜厚を１ｎｍにすれば、太さが概ね１ｎｍで揃って整列したＣＮＴ６群を形成することが可能になる。なお、図５に示すように、触媒層４がＳｉ基板１０の主表面に対して平行に延びるものではない場合においても、膜厚が均一になるように触媒層４を形成すれば、ＣＮＴ６群は触媒層４の側面である露出面４ａが延びる方向に沿って一列に並んで成長する。そのため、必ずしも触媒層４の全て部分がＳｉ基板１０の主表面に対して平行に延びるように形成されていなくてもよい。つまり、触媒層４の少なくとも一部が基板１０の主表面に平行であればよい。ただし、ＣＮＴ６の最小径が０.１ｎｍ程度であると考えられるため、触媒層４の膜厚は、０.１ｎｍ以上であることが望ましい。
【００２７】
また、Ｓｉ基板１０および絶縁層１の材料として、それぞれ、ＳｉおよびＳｉＯ2が用いられているが、それらの材料としては、ＣＶＤ時の温度に耐え得る材料であれば、他の材料が用いられてもよい。また、アノード電極２の材料としては、ＣＶＤ時の温度に耐え得るものであって、導電性を有している材料であれば、如何なる材料が用いられてもよい。
【００２８】
カソード電極３は、本実施の形態においては、触媒層４の下側に形成されているが、前述のＴＥＯＳ上側絶縁層５の位置に、ＴＥＯＳ上側絶縁層５の代わりに、カソード電極を形成することが可能であるため、カソード電極は、必ずしも、触媒層４の下側に形成されてなくてもよい。つまり、Ｆｅ触媒層４に電気的に接触していれば、カソード電極３は、Ｆｅ触媒層４の上側または下側のいずれに形成されてもよい。
【００２９】
また、カソード電極３がＦｅ触媒層４の上側および下側のいずれに形成される場合においても、カソード電極３の材料として、Ｃｒ、Ｔａ、Ａｕ、またはＡｇ等のように、導電性が高い金属材料を用いることが考えられる。しかしながら、それらの導電性が高い金属材料上にはＣＮＴが成長し難いため、それらの金属材料をカソード電極３として用いることは好ましくない。したがって、前述のような金属材料を用いる必要がある場合においては、それらの金属材料と触媒層４との間にＡｌ、Ｓｉ、またはＴｉ等のＣＮＴが成長し易い薄膜導電層を挿入することが好ましい。
【００３０】
また、触媒層４の材料としては、Ｆｅ、ＣＯ、およびＮｉのうち少なくとも１種の元素を含む金属材料のように、ＣＮＴの成長に適した材料であれば、如何なる材料が用いられてもよい。
【００３１】
また、本実施の形態においては、電子源としてＣＮＴ群が用いられているが、導電性のナノ構造体群であれば、ＣＮＴ群以外のナノ構造体群が用いられてもよい。また、ＣＮＴの成長のためのガス種および温度、ならびに、触媒層の材料、厚さ、および形成方法に関しても、本発明の目的が達成されるのであれば、上述の組み合わせ以外の組み合わせが採用されてもよい。
【００３２】
実施の形態２．
次に、図６および図７を用いて、本発明の実施の形態２の電子素子およびその製造方法を説明する。図６に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に所定のパターンを有するレジスト膜を形成する。その後、前述のレジスト膜およびＳｉＯ2絶縁層１上に膜厚１ｎｍのＦｅ触媒層４を形成する。次に、レジスト膜とともにレジスト膜上のＦｅ触媒層４を除去するためにリフトオフプロセスを行ない、所定のパターンのＦｅ触媒層４を形成する。その後、ＳｉＯ2絶縁層１の主表面およびＦｅ触媒層４を覆うように膜厚３００ｎｍのＴｉ電極層７を形成する。次に、Ｔｉ電極層７上に所定のパターンを有するレジスト膜を形成する。その後、レジスト膜をマスクとして、Ｔｉ電極層７およびＦｅ触媒層４を順次エッチングする。次に、レジスト膜を除去することにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構図が図６に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴｉ電極層７が本発明の積層膜であり、Ｔｉ電極層７が触媒作用を有していない本発明の被膜層である。
【００３３】
次に、熱ＣＶＤ法を用いることにより、Ｆｅ触媒層４の露出面４ａ上に半導体のＣＮＴ６群を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、基板が８００℃になるように熱せられる。
【００３４】
この時、ＣＮＴ６群は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、図７に示すように、ＣＮＴ６群はＳｉ基板１０の主表面に対して平行な方向に沿って成長する。その結果、２本のＴｉ電極層（ソース電極およびドレイン電極）７同士を接続するＣＮＴ６群が形成される。この後、図７に示す構造の全主表面を覆うようにＳｉＯ2絶縁層を形成した後、ＳｉＯ2絶縁層上にゲート電極を形成することにより、電界効果トランジスタが得られる。なお、ＣＮＴ６群は、電界効果トランジスタのチャネル部として機能する。
【００３５】
本実施の形態の電子素子の製造方法によれば、ＣＮＴ６群が下層の主表面（ＳｉＯ2絶縁層１の主表面）に沿うように成長するため、対向する電極同士のＣＮＴ群による接続が容易になる。
【００３６】
実施の形態３．
図８および図９を用いて、本発明の実施の形態３の電子素子およびその製造方法を説明する。図８に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に膜厚１００ｎｍのＣｒ電極層２を形成する。次に、レジスト膜を用いて、Ｃｒ電極層２のパターニングを行なう。その後、ＳｉＯ2絶縁層１上に膜厚２００ｎｍのＴｉ電極層３を形成する。なお、本実施の形態においては、前述のように、Ｃｒ電極層２の膜厚は、Ｔｉ電極層３の膜厚よりも小さい。次に、Ｔｉ電極層３上に膜厚５ｎｍのＦｅ触媒層４を形成する。その後、レジスト膜を除去する。次に、ＳｉＯ2絶縁層１の主表面、Ｃｒ電極層２、Ｔｉ電極層３、およびＦｅ触媒層４を覆うように、膜厚３００ｎｍのＴＥＯＳ上側絶縁層５を形成する。その後、レジスト膜のパターニングを行なう。レジスト膜を用いて、ＴＥＯＳ上側絶縁層５、Ｆｅ触媒層４、およびＴｉ電極層３を順次エッチングする。このエッチングによって、逆テーパー形状、すなわち、Ｔｉ電極層３および触媒層４からなるパターンの上面が底面より大きくなる形状が得られる。その後、レジスト膜を除去することにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構造が図８に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴＥＯＳ上側絶縁層５が本発明の積層膜であり、ＴＥＯＳ上側絶縁層５が触媒作用を有していない本発明の被膜層である。
【００３７】
次に、熱ＣＶＤ法を用いることにより、Ｆｅ触媒層４の露出面４ａ上に半導体のＣＮＴ６群を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、基板が８００℃になるように熱せられる。この時、ＣＮＴ６群は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、図９に示すように、ＣＮＴ６群はＳｉＯ2絶縁層１の表面に向かって成長する。その後、ＣＮＴ６群は、ＳｉＯ2絶縁層１の表面に到達しそうになると、その成長方向を変更し、ＳｉＯ2絶縁層１の表面に沿うように成長する。その後、ＣＮＴ６群は、Ｃｒ電極層２へ到達し、電界効果トランジスタを構成するソース電極とドレイン電極（Ｃｒ電極層２およびＴｉ電極層３）とが、触媒層４およびＣＮＴ６群を介して電気的に接続される。これにより、ＣＮＴ６群は、電界効果トランジスタのチャネル部として機能する。
【００３８】
本実施の形態の電子素子の製造方法によれば、触媒層４の側面である露出面４ａとＳｉ基板１０の主表面との間の交差角度を変更することによってＣＮＴ６の成長方向を制御することができる。そのため、ＣＮＴの成長の起点となる触媒層４の露出面４ａの高さ方向の位置とＣＮＴの成長の終点となるＣｒ電極層２の露出面２ａの高さ方向の位置とが異なる場合においても、触媒層４とＣｒ電極層２との接続を良好に行なうことが可能になる。
【００３９】
なお、本実施の形態の電子素子の製造方法においては、触媒層４の側面を逆テーパー形状にすることによって、ＣＮＴをＳｉＯ2絶縁層１の表面に近づくように成長させる方法が用いられているが、触媒層４の側面をテーパー形状にすることによって、ＳｉＯ2絶縁層１の表面から遠ざかるようにＣＮＴ群を成長させる方法が用いられてもよい。
【００４０】
実施の形態４．
図１０〜図１３を用いて、本発明の実施の形態４の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。
【００４１】
電界放出型の電子源の電子放出部として、ＣＮＴを用いる場合においては、まず、基板上に、カソード電極、層間絶縁層、およびゲート電極をこの順番で形成する。その後、ゲート電極上にレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、レジスト膜のパターンを形成する。その後、そのレジスト膜をマスクとして、ゲート電極および層間絶縁層をエッチングし、カソード電極を露出させる。次に、真空蒸着法などにより、カソード電極上に触媒金属を形成する。その後、レジスト膜をリフトオフする。それにより、ゲート電極および層間絶縁層を貫通するように形成されたホールの底面に露出するカソード電極上に触媒が形成された構造が得られる。その後、ＣＶＤ法によって、ホール内の触媒が形成されている部分のみにＣＮＴ群を成長させる。このような電子素子の製造方法において、本実施の形態の電子素子の製造方法において、具体的には、以下のような工程が実行される。
【００４２】
図１０に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に、パターニングされたカソード電極を形成する。カソード電極を形成する工程においては、まず、ＳｉＯ2絶縁層１上に膜厚３００ｎｍのＴｉ下側電極層１２を形成する。次に、Ｔｉ下側電極層１２上に膜厚５ｎｍのＦｅ触媒層１３を形成する。その後、Ｆｅ触媒層１３上に膜厚１００ｎｍのＴｉ上側電極層１４を形成する。なお、本実施の形態においては、Ｔｉ下側電極層１２、Ｆｅ触媒層１３、およびＴｉ上側電極層１４からなる３層をカソード電極１１１と呼ぶ。
【００４３】
その後、Ｔｉ上側電極層１４上にＴＥＯＳ層間絶縁層１５を形成する。ＴＥＯＳ層間絶縁層１５上にＴｉゲート電極１６を形成する。その後、Ｔｉゲート電極１６上にパターニングされたレジスト膜１７を形成することによって、図１０に示す構造が得られる。なお、レジスト膜１７には、円形のホールパターンが形成されている。
【００４４】
次に、レジスト膜１７をマスクとして、Ｔｉゲート電極１６、ＴＥＯＳ層間絶縁層１５、Ｔｉ上側電極層１４、Ｆｅ触媒層１３、およびＴｉ下側電極層１２のエッチングを行なう。それにより、図１１に示すように、Ｔｉゲート電極１６、ＴＥＯＳ層間絶縁層１５、Ｔｉ上側電極層１４、Ｆｅ触媒層１３を貫通し、Ｔｉ下側電極層１２に至るホール１００が形成される。その後、レジスト膜１７を除去する。
【００４５】
前述のＴｉ上側電極層１４およびＦｅ触媒層１３のエッチング時に、カソード電極１１１の露出面２３４がテーパー形状になるようにエッチングを行なう。つまり、ホール１００の側面は、上下が逆さまに設置された裁頭円錐の側面の一部である。それにより、図１１に示すように、ホール１００の底面の近傍に、側面としての露出面１３ａを有するＦｅ触媒層１３が形成される。図１１に示す構造を上方から見た構造が、図１２に示されている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＴｉ上側電極層１４が本発明の積層膜であり、Ｔｉ上側電極層１４が触媒作用を有していない本発明の被膜層である。
【００４６】
図１２に示すように、触媒層１３の露出面１３ａは、レジスト膜１７の開口パターンの円形と同心円状に形成されている。その後、レジスト膜１７を除去する。次に、熱ＣＶＤ法によって、Ｆｅ触媒層１３の露出面１３ａ上に導電性のＣＮＴ６群を成長させる。それにより、ＣＮＴ６群は、図１３に示すように、ホール１００を構成する裁頭円錐の中心軸に向かって成長する。つまり、ＣＮＴ６群は、図１２において示される同心円の中心点に向かって成長する。
【００４７】
本実施の形態の電子素子の製造方法を用いることにより、新たなプロセスを追加することなく、ホール１００内のＣＮＴ６群の成長領域を限定することができるため、ＣＮＴ６群の密度の大きくなり過ぎることが防止される。すなわち、ＣＮＴ６群を構成するＣＮＴの本数を所定値以下に制限することができる。その結果、ＣＮＴ６群の先端での電界集中が生じ易くなるため、低いゲート電圧でＣＮＴ６群の先端から電子を放出させることができる。また、ＣＮＴ６群は、その成長方向がＦｅ触媒層１３の露出面１３ａのテーパー形状によって制御されて、ホール１００の中心に向かって成長するため、ＣＮＴ６群がゲート電極に接触してしまうという不具合が生じ難くなる。
【００４８】
実施の形態５．
次に、図１４および図１５を用いて、本発明の実施の形態５の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。本実施の形態の電子素子の製造方法においては、図１１に示す構造が形成されるまでは、実施の形態４の電子素子の製造方法と同様の工程が実行される。ただし、本実施の形態の電子素子の製造方法においては、カソード電極層を構成する上側電極層１４としてはＡｌ膜が用いられている。つまり、Ｔｉ下側電極層１２、Ｆｅ触媒層１３、およびＡｌ上側電極層１４からなるカソード電極１１１が用いられている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＡｌ上側電極層１４が本発明の積層膜であり、Ａｌ上側電極層１４が触媒作用を有していない本発明の被膜層である。
【００４９】
また、本実施の形態の電子素子の製造方法において形成される図１４に示す構造は、実施の形態４の電子素子の製造方法において形成される図１１に示す構造と同様に、ホール１００の底面の近傍にＦｅ触媒層１３の側面が露出し、露出面１３ａが形成される。その後、本実施の形態の電子素子の製造方法においては、図１１に示す構造と同様の構造からレジスト膜１７を除去した後の構造を６３０℃の窒素雰囲気中でアニールする。それにより、Ａｌ上側電極層１４が溶融する。このアニール工程の後において図１１に示す構造の温度が低下するときに、溶融したＡｌ上側電極層１４は、再凝集によって層状態に戻る。ただし、Ａｌ上側電極層１４は溶融したことにより、図１４に示すように、カソード電極１１１の露出面２３４を覆うようにＡｌからなる導電性の薄膜被膜層１８が形成される。導電性の薄膜被膜層１８は、上下逆さまの裁頭円錐の側面に沿うように形成されており、露出面２３４に対応した形状になっている。
【００５０】
この図１４に示す構造体を用いて、ＣＶＤを行なうことによって、図１５に示すように、笠部としての導電性の薄膜被膜層１８を被った導電性のＣＮＴ６群が得られる。すなわち、複数のＣＮＴ６の先端同士が笠部を構成する導電性の薄膜被膜層１８によって互いに接続された構造が得られる。図１５に示すＣＮＴ６群は、円筒状に形成されている。つまり、ＣＮＴ６群は、纏まった状態で、Ｓｉ基板の主表面に対して垂直な方向に延びるように成長する。
【００５１】
前述のアニールの方法、温度、および時間を制御すれば、露出面２３４上に形成される導電性の薄膜被膜層１８の厚さを変化させることができる。本実施の形態においては、導電性の薄膜被膜層１８の膜厚は、０.１ｎｍ以上５０ｎｍ以下であればよいが、１ｎｍ以上３０ｎｍ以下であればより好ましく、２ｎｍ以上１０ｎｍ以下であればさらに好ましい。その理由としては、次のようなものである。
【００５２】
導電性の薄膜被膜層１８の膜厚が大きい場合には、Ｆｅ触媒層１３へ原料ガスが到達し難くなるため、ＣＮＴ６群の成長が阻害され易くなる。一方、導電性の薄膜被膜層１８は、その膜厚が小さい場合には、膜状になり難い。そのため、導電性の薄膜被膜層１８が、複数のＣＮＴ６の先端同士を接続する笠部の役割を果たさなくなるために、導電性の薄膜被膜層１８によってＣＮＴ６群を纏まった状態で所定の方向に沿って成長させることができるという効果が得られなくなる。したがって、導電性の薄膜被膜層１８の膜厚は、上述のようなものであることが望ましい。
【００５３】
なお、本実施の形態においては、アニール処理によって、上側電極層１４を溶融させて、露出面２３４上に導電性の薄膜被膜層１８を形成する方法を用いているが、Ｆｅ触媒層１３の露出面２３４を前述の膜厚で規定された導電性の薄膜で覆うことができれば、いかなる方法が用いられてもよい。さらに、薄膜被膜層１８は、ＣＮＴ６群が纏まった状態で所定の方向に沿って成長した後にエッチングなどで除去されるのであれば、導電性を有していなくてもよい。
【００５４】
薄膜被膜層１８を形成する方法として、たとえば、熱水処理のように、Ａｌの水酸化物を露出面２３４上に形成する方法を用いてもよい。また、レジスト膜１７を除去する前に、図１１に示す構造の主表面の全体上にＡｌ薄膜を形成し、その後、露出面２３４上のＡｌ薄膜以外のＡｌ薄膜をリフトオフする法を用いてもよい。その場合、カソード電極１１１を構成する上側電極層１４と導電性の薄膜被膜層１８とを異なる材料を用いて形成することが可能になる。そのため、材料選択の幅が広がる。また、導電性の薄膜被膜層１８と、カソード電極１１１を構成するＴｉ下側電極層１２、Ｆｅ触媒層１３、およびＡｌ上側電極層１４との密着性を低減させることができる。したがって、導電性の薄膜被膜層１８は、ＣＮＴ６群によって持ち上げられ易くなり、笠になり易くなる。
【００５５】
本実施の形態において示された方法は、一例であり、ホール１００の形状は、上下逆さまの裁頭円錐に限定されるものではなく、側面が開放されておらず内周面となっている形状であれば、上下逆さまの裁頭角錐であっても、前述の上下逆さまの裁頭円錐形状のホールによって得られる効果と同様の効果を得ることができる。つまり、Ｓｉ基板１０へ近づくほど横断面の大きさが小さくなるホールの内周面によって触媒層の側面が構成されていれば、いかなる形態の側面が採用されてもよい。
【００５６】
前述のような電子素子の製造方法によれば、ＣＮＴ６群は、纏まって成長し易くなるため、複数のＣＮＴ６の成長方向を一方向に限定し易くなる。また、本実施の形態によれば、円形のパターンの導電性の薄膜被膜層１８が形成され、成長するＣＮＴ６群がその円形パターンの導電性の薄膜被膜層１８を持ち上げるように成長するため、ＣＮＴ６群は円筒状になる。そのため、本実施の形態のＣＮＴ６群の先端とゲート電極と間の距離は、実施の形態４のそれよりも小さくなるため、低いゲート電圧で電子放出素子を動作させることが可能になる。
【００５７】
実施の形態６．
最後に、図１６〜図２０を用いて、本発明の実施の形態６の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。
【００５８】
本実施の形態の電子素子の製造方法においては、実施の形態４の電子素子の製造方法と同様の方法により、図１０に示すエッチング前のレジスト膜１７のパターニングまでの工程を実行する。
【００５９】
次に、ホール１００の形成時において、プラズマエッチング法を用いて、図１６に示すように、ホール１００の底面がサブトレンチ部３１を有するように、ＴＥＯＳ層間絶縁層１５およびＴｉゲート電極１６等のエッチングを行なう。それにより、ホール１００が形成される。本実施の形態においても、ホール１００は、上下逆さまの裁頭円錐の側面の一部である。また、サブトレンチ部３１とは、ホール１００の底面の周縁部において、ホール１００の主たる底面３２よりも下側に削られた部分である。
【００６０】
したがって、サブトレンチ部３１は、ホールの底面３２より先にカソード電極１１１に到達することになる。通常、サブトレンチ部３１は、エッチング時に形成される堆積膜が薄く、スパッタレートが高い部分に形成されるため、サブトレンチ部３１ではカソード電極１１１のエッチレートが大きくなる。その結果、図１７に示すように、ホール１００の底面３２に露出するカソード電極１１１の一部（サブトレンチ部３１）のみにおいて触媒層１３までエッチングが行われる。それにより、触媒層１３の側面が露出し、図１７に示すようなＶ字状の断面を構成する露出面１３ａが形成される。
【００６１】
この後、ＣＶＤ法によって、触媒層１３の露出面１３ａ上に導電性のＣＮＴ６群を成長させると、図１８に示すように、ＣＮＴ６群は、ホール１００を構成する上下逆さまの裁頭円錐形の中心軸とほぼ一致する中心軸を有する円筒形状になる。これは、ＣＮＴ６群が、成長の前半においては、図１９に示すように、触媒層１３の露出面１３ａに対して垂直な方向に成長し、成長の後半においては、図２０に示すように、束状になって、Ｓｉ基板１０の主表面に対して垂直な方向に沿って成長するためである。なお、成長の後半においては、ＣＮＴ６の先端同士が接近し、ＣＮＴ６同士の間に引力が生じている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＴｉ上側電極層１４が本発明の積層膜であり、Ｔｉ上側電極層１４が触媒作用を有していない本発明の被膜層である。
【００６２】
本実施の形態の電子素子の製造方法を用いることにより、新たなプロセスを追加することなく、ホール１００内のＣＮＴ６群の成長領域を限定することができる。そのため、ＣＮＴ６群の密度が低減される。すなわち、１つのホール１００内のＣＮＴ６群の本数が低減される。その結果、ＣＮＴ６群の先端での電界集中が生じ易くなり、低いゲート電圧で電子をＣＮＴ６群の先端から放出させることが可能になる。
【００６３】
また、本実施の形態においては、プラズマエッチングによって形成される露出面１３ａとＳｉ基板１０の主表面との間の交差角については述べられていない。しかしながら、エッチング条件を変更し、ホール１００のテーパー面のＳｉ基板１０の主表面との間の交差角が制御されてもよい。これによって、サブトレンチ部３１からゲート電極１６のエッジ部９１までのＳｉ基板１０の主表面と平行な方向の距離が変更される。その結果、ＣＮＴ６群によって構成される円筒状の壁とゲート電極との間のＳｉ基板１０の主表面と平行な方向の距離ｄが変更される。
【００６４】
また、本実施の形態の電子素子の製造方法においては、エッチング時に形成されるサブトレンチ部３１を利用する方法として、サブトレンチ部３１がＡｌ上側電極層１４に到達した後の段階であってホール１００の底面３２がＴＥＯＳ層間絶縁層１５内にある段階で、エッチング方法がドライエッチングからウエットエッチングへ変更されてもよい。また、ホール１００の形状は、上下逆さまの裁頭円錐形状に限定されるものではなく、上下逆さまの裁頭角錐形状等の他の形状であっても、前述の効果と同様の効果が得られる。
【００６５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】実施の形態１の電子素子の製造方法を説明するための断面図である。
【図２】実施の形態１の電子素子の構造を説明するための断面図である。
【図３】図２のＩＩＩ−ＩＩＩ線断面図である。
【図４】図２のＩＶ−ＩＶ線断面図である。
【図５】実施の形態１の他の例の電子素子を説明するための断面図である。
【図６】実施の形態２の電子素子の製造方法を説明するための断面図である。
【図７】実施の形態２の電子素子の構造を説明するための断面図である。
【図８】実施の形態３の電子素子の製造方法を説明するための断面図である。
【図９】実施の形態３の電子素子の構造を説明するための断面図である。
【図１０】実施の形態４の電子放出素子の製造方法を説明するための断面図である。
【図１１】実施の形態４の電子放出素子の製造方法を説明するための断面図である。
【図１２】図１１に示す構造の上面図である。
【図１３】実施の形態４の電子放出素子の構造を説明するための断面図である。
【図１４】実施の形態５の電子放出素子の製造方法を説明するための断面図である。
【図１５】実施の形態５の電子放出素子の構造を説明するための断面図である。
【図１６】実施の形態６の電子放出素子の製造方法を説明するための断面図である。
【図１７】実施の形態６の電子放出素子の製造方法を説明するための断面図である。
【図１８】実施の形態６の電子放出素子の構造を説明するための断面図である。
【図１９】実施の形態６のＣＮＴ群の成長開始時の状態を示す断面図である。
【図２０】実施の形態６のＣＮＴ群の成長完了時の状態を示す断面図である。
【符号の説明】
【００６７】
１  ＳｉＯ2絶縁層、２  Ｃｒ電極層、３  Ｔｉ電極層、４  Ｆｅ触媒層、５  ＴＥＯＳ上側絶縁層、６  ＣＮＴ、７  Ｔｉ電極層、１０  Ｓｉ基板、１２  Ｔｉ下側電極層、１３  Ｆｅ触媒層、１４  Ｔｉ（Ａｌ）上側電極層、１５  ＴＥＯＳ層間絶縁層、１６  ゲート電極、１７  レジスト膜、１８  導電性の薄膜被膜層、３１  サブトレンチ部、３２  底面、９１  エッジ部、１００  ホール、１１１  カソード電極層、２３４  露出面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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