(57)【要約】【課題】  回路の論理機能を低電圧で変更することが可能な半導体装置を提供する。【解決手段】  スイッチの切り換えによって論理機能を変更可能な可変論理ユニットを備えた半導体装置に対し、このスイッチ部分を、例えば、信号線Ｄ１とＤ２の間のスイッチとなるＭＯＳトランジスタＭ３と、このＭ３のオンまたはオフ状態を保持するコンデンサＣ１と、コンデンサＣ１に保持させる情報を設定するＭＯＳトランジスタＭ１，Ｍ２および相変化素子ＰＣ１などから構成する。そして、このような構成において、ＭＯＳトランジスタＭ３のオンまたはオフは、制御線ＤＬなどから低電圧にてセット状態またはリセット状態に書き込まれた相変化素子ＰＣ１の状態に応じて定められる。【選択図】  図１
2006313999.tif 000002
【特許請求の範囲】
【請求項１】
論理機能が可変な回路ユニットを含む半導体装置であって、
前記回路ユニットは、
相変化素子と、
前記相変化素子の電気的な抵抗の状態に対応してオン状態又はオフ状態を取りうるスイッチとを含み、
前記スイッチのオン状態又はオフ状態に基づいて前記回路ユニットの論理機能が設定されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記回路ユニットは、それぞれ論理機能が可変な複数の回路ブロックから構成され、
前記複数の回路ブロック間の接続関係を前記スイッチを用いて設定することで前記回路ユニットの論理機能が設定されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記回路ユニットは、
複数の入力信号の組み合わせを設定し、前記設定に応じたＡＮＤ演算結果を出力するＡＮＤ演算部と、
前記出力されたＡＮＤ演算結果の組み合わせを設定し、前記設定に応じたＯＲ演算結果を出力するＯＲ演算部とを含み、
前記ＡＮＤ演算部および前記ＯＲ演算部における前記組み合わせの設定に前記スイッチが用いられることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、更に、
前記複数の回路ブロックのそれぞれにおける処理量を監視する機能と、
前記監視した結果に基づいて、前記複数の回路ブロックの論理機能および前記複数の回路ユニット間の接続関係を再構築する機能とを有することを特徴とする半導体装置。
【請求項５】
プロセッサと、
相変化素子を含むメモリセルから構成され、前記プロセッサにおける処理プログラムが格納される不揮発性メモリユニットと、
論理機能が可変な回路ユニットとを含む半導体装置であって、
前記回路ユニットは、
相変化素子と、
前記相変化素子の電気的な抵抗の状態に対応してオン状態又はオフ状態を取りうるスイッチとを含み、
前記回路ユニットの論理機能は、前記回路ユニット内の前記相変化素子の抵抗の状態によって変更可能であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記プロセッサ、前記不揮発性メモリユニットおよび前記回路ユニットは、１つの半導体チップ上に設けられることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記プロセッサ、前記不揮発性メモリユニットおよび前記回路ユニットは、それぞれ異なる半導体チップ上に形成され、
前記複数の半導体チップは、１つのパッケージ内に格納されることを特徴とする半導体装置。
【請求項８】
第１制御線および第２制御線と、
制御ノードの電圧によってオン状態またはオフ状態が制御される第１トランジスタと、
前記第１制御線と前記第２制御線の間に直列に接続された第２トランジスタおよび第１相変化素子と、
前記第２トランジスタと前記第１相変化素子との接続ノードと前記第１トランジスタの制御ノードとの間に設けられた第３トランジスタと、
前記第１トランジスタの制御ノードの電圧を保持する記憶回路とを有し、
前記第１制御線、前記第２制御線および前記第２トランジスタを用いて前記第１相変化素子の状態を設定し、前記第１相変化素子の状態に対応したデータを前記第３トランジスタを介して前記記憶回路に設定することで、前記第１トランジスタを状態設定および保持が可能な不揮発性スイッチとして機能させることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記記憶回路は、コンデンサであることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記記憶回路は、フリップフロップであることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、更に、
前記第２トランジスタの制御ノードと前記第３トランジスタの制御ノードに共通に接続された第３制御線を有することを特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、更に、
前記第２トランジスタの制御ノードに接続された第３制御線と、
前記第３トランジスタの制御ノードに接続された第４制御線とを有することを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、更に、
前記第１制御線と前記第２制御線の間に直列に接続された第４トランジスタおよび第２相変化素子と、
前記第４トランジスタと前記第２相変化素子との接続ノードと前記第１トランジスタの制御ノードとの間に設けられた第５トランジスタとを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にプログラマブルに論理機能を設定可能な可変論理ユニット、及び記憶情報の書き換え可能な不揮発性メモリユニットを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）若しくはＦＰＬＤ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）のように称される可変論理ユニットを用いて演算回路を構成する技術が記載されている。また、非特許文献１には、ＦＰＧＡの記憶セルにＥＥＰＲＯＭやフラッシュメモリなどの電気的に書き換え可能な不揮発性記憶素子を用いる技術が記載されている。
【０００３】
一方、非特許文献２に記載のような、「相変化メモリ」と呼ばれる技術の開発が進んでいる。これは、書き換え可能なＣＤやＤＶＤなどの光ディスクでも利用されている相変化膜、相変化素子を記憶素子に使う技術で、相変化素子がアモルファス状態にあるか、結晶状態にあるかで、‘０’と‘１’を記憶する。光ディスクでは、高い出力のレーザーで局所的に加熱し、アモルファス状態や結晶状態を作ることで書き込みを行う。一方、相変化メモリでは、書き込みは電流パルスで局所的に加熱することで行い、読み出しは状態の変化による電気抵抗値の変化を検出して行う。
【０００４】
そして、このような相変化メモリの読み書き動作を実現するため、相変化素子の一端はトランジスタの出力に設けられたヒータ部分に接続され、他端は電流を流すための金属に接続される。このようにすれば、トランジスタで選択された部分にのみ電流を流すことができる。書き換え動作には、リセット動作およびセット動作と呼ばれるものがある。リセット動作は、一旦相変化素子に大電流を流して加熱し溶解させ、その後電流を切って、急冷させる動作（アモルファス状態となり、電気的には抵抗が高い）である。セット動作は、リセット動作時の電流よりは小さな電流を一定時間流し続け、その間の熱で相変化素子を結晶化させる動作（結晶化状態では電気的には抵抗が低い）である。読み出しは、トランジスタをオンさせて、この時の相変化素子の抵抗の大小をこのトランジスタに流れる電流で読み取る。
【特許文献１】特開平１０−１１１７９０号公報
【非特許文献１】「Ｉｎｔｅｒｆａｃｅ」、株式会社ＣＱ出版社、２００１年１１月号、ｐ．６７−６８
【非特許文献２】「オボニック・ユニファイド・メモリ−単体メモリや組み込みアプリケーションに向けたハイパフォーマンス不揮発性メモリ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ−Ａ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｎｏｎ  ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｓｔａｎｄ  Ａｌｏｎｅ  Ｍｅｍｏｒｙ  ａｎｄ  Ｅｍｂｅｄｄｅｄ  Ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｍ．Ｇｉｌｌ，Ｔ．Ｌｏｗｒｅｙ，Ｊ．Ｐａｒｋ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、２００２年２月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のような可変論理ユニットの技術について、本発明者が検討した結果、下記（１）〜（３）のようなことが明らかとなった。
【０００６】
（１）前述したように可変論理ユニットの記憶セルには、ＥＥＰＲＯＭやフラッシュメモリなどを用いることができるが、一般にこれらの素子の書き換えには、１０Ｖ程度又はそれ以上の電圧が必要である。一方、半導体装置に供給される電源電圧は、世代と共に下がっており、最近は１Ｖ近傍となっている。また、ＭＯＳ型トランジスタの耐圧も微細化の世代と共に低下している。よって、従来技術の１０Ｖ程度の電圧の使用は好ましくなく、低電圧で書き換えが可能な記憶セルが必要である。
【０００７】
（２）ＣＰＵが半導体装置に混載又はひとつのパッケージに封入された時、ＣＰＵの動作プログラムや制御データを格納するために大容量かつ低電圧で動作する記憶セルが必要とされている。しかしながら、従来技術では、ＥＥＰＲＯＭやフラッシュメモリなどを用いているため、前述したように低電圧動作を行なうことができない。
【０００８】
（３）例えば、可変論理ユニットの記憶セルをＥＥＰＲＯＭやフラッシュメモリのみで構成した場合、小面積化が可能となるが、記憶セルの書き換えを高速に行うことができない。一方、可変論理ユニットの記憶セルをＳＲＡＭで構成し、このＳＲＡＭへの初期データのロード手段およびＳＲＡＭからの終了データのバックアップ手段としてＥＥＰＲＯＭやフラッシュメモリを用いる場合、このロードおよびバックアップ時に時間を要する恐れがある。また、一度ロードした後は、ＳＲＡＭを用いて高速に書き換えることは可能であるが、ＳＲＡＭを用いることやそのバックアップ手段となるＥＥＰＲＯＭやフラッシュメモリが必要なことから小面積化が困難となる。そこで、小面積で高速動作が可能な記憶セルが求められる。
【０００９】
本発明は、このような課題を解決するためのものであり、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体装置は、論理機能が可変な回路ユニットを含み、当該回路ユニットは、相変化素子と、当該相変化素子の電気的な抵抗の状態に対応してオン状態又はオフ状態を取りうるスイッチとを含み、前記回路ユニットの論理機能は、前記スイッチのオン状態又はオフ状態に基づいて設定されるものとなっている。
【００１２】
このように、回路ユニットの論理機能を相変化素子によって設定可能にすることで、低電圧で論理機能の設定および変更が可能となるため、半導体装置の低電圧化または低消費電力化が実現できる。また、回路ユニットの論理機能の設定を、例えばフラッシュメモリのみで実現する場合と比べて、その設定変更に要する時間を短縮でき、例えばＳＲＡＭとフラッシュメモリで実現する場合と比べて、小面積化が可能となる。
【００１３】
ここで、前記回路ユニットは、例えば、それぞれ論理機能が可変な複数の回路ブロックを備え、この複数の回路ブロック間の接続関係を前記スイッチを用いて設定可能な構成とすることができる。このような構成を用いると、大規模で、低電圧動作が可能な可変論理ユニットを容易に構築することが可能となる。また、大規模な可変論理ユニットに対し、その小面積化や高速化を図ることもできる。
【００１４】
また、本発明の半導体装置は、プロセッサと、相変化素子を含むメモリセルから構成され、プロセッサにおける処理プログラムが格納される不揮発性メモリユニットと、論理機能が可変な回路ユニットとを含むものとなっている。そして、前記回路ユニットは、相変化素子と、当該相変化素子の電気的な抵抗の状態に対応してオン状態又はオフ状態を取りうるスイッチとを含み、この回路ユニットの論理機能は、回路ユニット内の相変化素子の抵抗の状態によって変更可能な構成となっている。
【００１５】
このように、プロセッサで用いるメモリと、論理機能が可変な回路ユニットで用いるメモリとを共に相変化素子で構成した半導体装置を実現することで、フラッシュメモリなどを用いる場合と比較して半導体装置の低電圧化が可能となり、半導体装置の信頼性を向上させることなども可能となる。
【００１６】
また、本発明の半導体装置は、第１制御線および第２制御線と、制御ノードの電圧によってオン状態またはオフ状態が制御される第１トランジスタと、第１制御線と第２制御線の間に直列に接続された第２トランジスタおよび第１相変化素子と、第２トランジスタと第１相変化素子との接続ノードと第１トランジスタの制御ノードとの間に設けられた第３トランジスタと、第１トランジスタの制御ノードの電圧を保持する記憶回路とを有するものとなっている。そして、第１制御線、第２制御線および第２トランジスタを用いて第１相変化素子の状態を設定し、第１相変化素子の状態に対応したデータを第３トランジスタを介して記憶回路に設定することで、前記第１トランジスタを状態設定および保持が可能なオン／オフスイッチとして機能させる。なお、このオン／オフスイッチは、例えば、論理機能を可変にするためのスイッチとして使用される。また、前記記憶回路は、例えば、コンデンサまたはフリップフロップなどで構成することができる。
【００１７】
このような構成を用いることで、低電圧で状態設定が可能な不揮発性のスイッチを実現できる。また、小面積で、高速な切り換えが可能なスイッチを実現できる。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、可変論理機能を含む半導体装置の低電圧化が可能となる。また、可変論理機能を含む半導体装置の小面積化または高速化が可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は、本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の構成の一例を示す回路図である。図１に示すスイッチ部ＲＣ１は、例えば３つのＭＯＳトランジスタＭ１,Ｍ２,Ｍ３と、相変化素子ＰＣ１と、コンデンサＣ１などで構成される。ＭＯＳトランジスタＭ２は、そのソース／ドレインの一方が制御線ＤＬに接続され、他方がノードＮ１に接続され、ゲートが制御線ＲＷに接続される。相変化素子ＰＣ１は、その一端がＮ１に接続され、他端が制御線ＳＬに接続される。つまり、ＭＯＳトランジスタＭ２と相変化素子ＰＣ１は、制御線ＤＬと制御線ＳＬとの間に直列に接続され、その接続点がノードＮ１となっている。
【００２１】
ＭＯＳトランジスタＭ１は、そのソース／ドレインの一方がノードＮ１に接続され、他方がノードＮ２に接続され、ゲートがＭ２と同様ＲＷに接続される。ＭＯＳトランジスタＭ３は、そのソース／ドレインの一方が信号線Ｄ１に接続され、他方が信号線Ｄ２に接続され、ゲートがノードＮ２に接続される。そして、このノードＮ２と基準電位ノードＧＮＤとの間にはコンデンサＣ１が設けられる。
【００２２】
このような構成を用いると、ＭＯＳトランジスタＭ３のゲートノードＮ２の電位によって、Ｄ１とＤ２との間を電気的に接続したり、切り離すことができる。すなわち、ＭＯＳトランジスタＭ３を不揮発性のスイッチとして機能させることができる。そして、この機能を組み合わせることによって、後述するように様々な回路の機能を切り替えることが可能となる。なお、このＭＯＳトランジスタＭ３のゲートに与える情報を記憶しているのが、コンデンサＣ１であり、ここに情報を与えるのがＭＯＳトランジスタＭ１であり、その情報は、Ｍ２とＰＣ１の等価的な抵抗の比で決められる。
【００２３】
ここで、相変化素子ＰＣ１は、背景技術の欄で述べたように、抵抗の高い状態と低い状態を取ることができる。そうすると、この相変化素子の状態によって、Ｎ１に発生する電圧が異なり、このスイッチの状態を変えることができる（詳細な動作は後述）。なお、必要に応じて、Ｎ２とＭＯＳトランジスタＭ３との間にスイッチを設けて、これを制御し所望の時のみ、コンデンサＣ１に蓄えられている情報をＭＯＳトランジスタＭ３に与える構成とすることもできる。
【００２４】
図２は、本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の他の構成の一例を示す回路図である。図１との違いは、ＭＯＳトランジスタＭ１側のノードＮ２とＭＯＳトランジスタＭ３側のノードＮ３との間に、コンデンサＣ１の代わりにフリップフロップ回路が挿入されている点である。この回路によって、ノードＮ２に現われた信号を保持することができ、このＮ２の反転信号がＮ３に現われ、これによってＭＯＳトランジスタＭ３を制御することができる。
【００２５】
そして、スイッチとなるＭＯＳトランジスタＭ３の状態によって、Ｄ１とＤ２との間を電気的に接続するか否かを選択することができる。この機能によって、後に述べるように、これを組み合わせることによって論理機能が可変であるユニットなどを構成することができる。なお、必要に応じて、Ｎ３とＭＯＳトランジスタＭ３との間にスイッチを設けて、これを制御し所望の時のみ、フリップフロップの状態をＭＯＳトランジスタＭ３に与える構成とすることもできる。
【００２６】
図３は、図１のスイッチ部における動作の一例を示す波形図である。すなわち、論理機能の切り替えの際に必要となる、相変化素子を用いたスイッチの制御動作の一例を示している。相変化素子ＰＣ１の状態に対応して、図１又は図２に示すノードＮ１と制御線ＳＬとの間に、電気的に抵抗が高い状態と低い状態とが存在する。抵抗が高い状態は、相変化素子ＰＣ１がアモルファス状態であり、この状態をＲｅｓｅｔ状態、この状態へ変化させる動作をＲｅｓｅｔ動作と呼ぶ。また、抵抗が低い状態は、ＰＣ１がポリ結晶の状態であり、この状態をＳｅｔ状態、この状態へ変化させる動作をＳｅｔ動作と呼ぶ。これらの動作は以下のようにして行なう。
【００２７】
図３に示すように、まず、Ｒｅｓｅｔ動作においては、例えば、制御線ＤＬを２Ｖとする。ＳＬは０Ｖである。すなわち、ＤＬとＳＬとの電圧差が２Ｖであり、この間に直列に接続されたＭＯＳトランジスタＭ２と、相変化素子ＰＣ１とがある。この状態で、ＭＯＳトランジスタＭ２のゲートでもある制御線ＲＷを３Ｖとする。こうすると、ＭＯＳトランジスタＭ２に電流が流れ、また相変化素子ＰＣ１にも電流が流れ、その時に発生する熱によって相変化素子が融解する。この時、ＭＯＳトランジスタＭ２と相変化素子ＰＣ１との抵抗の値によって、Ｎ２の電圧はＶ１となる。
【００２８】
この後、ＲＷを立ち下げて、電流の供給、つまりは熱の供給を絶ち、時間ｔ１という短い時間で急冷する。すると、相変化素子ＰＣ１は、アモルファス状態に変化し、高抵抗状態となる。この後、制御線ＤＬは０Ｖに戻す。この時、ノードＮ２はＶ１のままとなっている。このため、Ｒｅｓｅｔ動作の終わりに、再度ＲＷを立ち上げて、この電圧を０Ｖにしておく。
【００２９】
次に、Ｓｅｔ動作においては、制御線ＤＬを２Ｖ、ＳＬを０Ｖとする。ここで、ＭＯＳトランジスタＭ２のゲートでもある制御線ＲＷを２Ｖとする。こうすると、Ｍ２に電流が流れるが、ＲＷが２Ｖと低いので、Ｒｅｓｅｔ動作の時ほど大きな電流ではなく、よって発熱も少ない。この状態を時間ｔ２の間保持する。この保持している間に、相変化素子ＰＣ１では結晶化が行なわれる。この時、ＭＯＳトランジスタＭ２と相変化素子ＰＣ１との抵抗の値によって、Ｎ２の電圧はＶ２となる。結晶化が終了したら、制御線ＲＷ、及び制御線ＤＬを立ち下げる。この動作によって、相変化素子ＰＣ１は、ポリの結晶化状態となり、抵抗は低くなる。よって、先程のＲｅｓｅｔ状態とは電気的に異なる状態を実現することができるのである。なお、端子Ｎ２はＶ２のままとなっている。このため、Ｓｅｔ動作の終わりに、再度ＲＷを立ち上げて、この電圧を０Ｖにしておく。
【００３０】
以上が、Ｒｅｓｅｔ動作及びＳｅｔ動作であり、必要な状態であり、対応した情報に合わせてこの動作を行なっておく。なお、動作のさせ方によっては信頼度を向上させるためなどの理由で、例えばＳｅｔ状態が必要な状態であっても、予めＲｅｓｅｔ動作を行なってから、Ｓｅｔ動作を行なう場合もある。
【００３１】
通常の動作（Ｎｏｒｍａｌ）の時には、制御線ＤＬを１Ｖとする。ＳＬは０Ｖである。ここで、制御線ＲＷに２Ｖを印加する。こうすると、先程の、Ｒｅｓｅｔ動作によるＲｅｓｅｔ状態又はＳｅｔ動作によるＳｅｔ状態に応じた相変化素子ＰＣ１の抵抗と、ＭＯＳトランジスタＭ２との抵抗比に応じた電圧Ｖ３がＮ１に発生する。ここで、電圧Ｖ３は、Ｒｅｓｅｔ状態では高電位、Ｓｅｔ状態では低電位（ほぼ０Ｖ）となる。そして、この電圧Ｖ３がＭＯＳトランジスタＭ１を介して、コンデンサＣ１の一端であり、ＭＯＳトランジスタＭ３のゲートであるノードＮ２に現われるのである。したがって、Ｒｅｓｅｔ状態では、スイッチとなるＭＯＳトランジスタＭ３がＯＮとなり、Ｓｅｔ状態では、Ｍ３がＯＦＦとなる。
【００３２】
なお、コンデンサＣ１には、一般的にリーク電流があるため、この電位は変化していく。このため、一定の時間間隔毎に制御線ＤＬに電圧を設定し、制御線ＲＷを立ち上げることで、コンデンサＣ１の信号電圧を回復させる動作（所謂リフレッシュ動作）が必要である。図３の例では、Ｖ３の電圧が０Ｖへ向かって減少していく例を示している。
【００３３】
また、図２の回路の動作に関しても、Ｒｅｓｅｔ動作とＳｅｔ動作は前述した図１の回路の動作と同じである。図１の回路の動作との差は、フリップフロップがあるので、通常動作（Ｎｏｒｍａｌ）の時にリフレッシュ動作が不要となる点である。
【００３４】
図４は、本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の更に他の構成例を示す回路図である。ここでは、図１および図２の構成と異なり、ノードＮ１を、直接ＭＯＳトランジスタＭ３のゲートに接続している。この方式によれば、制御線ＤＬおよび制御線ＲＷに所望の電圧を設定した状態で通常動作を行うことになる。この構成を用いると、図１および図２の構成に比べて更に小面積化が実現可能となる。
【００３５】
以上、図１，図２および図４に示したような構成を用いることで、小面積で高速動作が可能なスイッチ部を実現できる。更に、相変化素子を用いているため、低電圧動作（低消費電力動作）も実現可能となる。
【００３６】
図５は、本発明の一実施の形態による半導体装置において、その断面構成例の概略を示す説明図である。一般に半導体素子では、ＩＯ回路などでは比較的高い電圧が外部から印加され、例えばデコーダ回路や他の論理回路ではそれよりも低い電圧が印加される。この構成例では、これに応じて、比較的高い電圧が印加される部分には、酸化絶縁膜の厚いＭＯＳトランジスタを使用する。これが、トランジスタ領域ＭＰ＿ＩＯとＭＮ＿ＩＯであり、これらの酸化絶縁膜部分がそれぞれＳＩＯ４とＳＩＯ３である。また、低い電圧が印加される部分には酸化絶縁膜の薄いＭＯＳトランジスタを使用する。これが、トランジスタ領域ＭＰ＿ＣＯＲＥとＭＮ＿ＣＯＲＥであり、これらの酸化絶縁膜部分がそれぞれＳＩＯ２とＳＩＯ１である。
【００３７】
また、図１等で前述したＭＯＳトランジスタＭ２などは、トランジスタ領域ＭＮ＿ＭＥＭに形成され、その酸化絶縁膜部分はＳＩＯ０である。このＳＩＯ０は、ＳＩＯ１と同じ膜厚とするとより小さなセル面積を容易に実現できるようになり、またＳＩＯ３と同じ膜厚とすると扱える電圧範囲を広くすることができる。相変化素子ＰＣは、この図では、ＭＮ＿ＭＥＭのソース／ドレイン領域（ｎ＋）の片側より、コンタククト層ＣＮＴとメタル第１層ＭＬ１ともうひとつコンタクト層ＣＮＴに片面を接し、メタル第２層ＭＬ２に多面を接して、この２層に挟まれた形となっている。ＭＮ＿ＭＥＭのソース／ドレイン領域（ｎ＋）の他方は、メタル第３層ＭＬ３まで接続されている。
【００３８】
各トランジスタは、この図では、素子分離絶縁膜ＦＩで分離されており、各々のゲートは、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ）で作製されている。また、この図では示していないが、シリサイド又はサリサイド（セルフアラインでのシリサイド）を用いて、ソース／ドレイン領域又は、ゲートとソース／ドレイン領域の抵抗を下げる場合もある。
【００３９】
図６は、本発明の一実施の形態によるスイッチ部と可変論理ユニットなどで使用されるスイッチとの対応関係を説明する図である。図６（ａ）では、信号線ＣＮと、それに直交する信号線ＲＮと、それらの信号線を接続するスイッチＳＷが示されている。このような接続の形態が、可変論理ユニットなどでは多く使用される。このスイッチＳＷは、これまでの説明で示した回路で実現することができる。
【００４０】
すなわち図６（ｂ）に示すように、図１〜図４でスイッチ部ＲＣ１として示した回路がスイッチＳＷに対応し、ＲＣ１の中のＭＯＳトランジスタＭ３の信号線Ｄ１と信号線Ｄ２を、この信号線ＣＮと信号線ＲＮとに接続すれば良い。以降の説明において、スイッチＳＷは、このＲＣ１を例とするような回路であり、“相変化スイッチ”と呼ぶことにする。このスイッチが閉じている状態とは、Ｄ１とＤ２とが電気的に導通している状態であり、開いている状態とは電気的に非導通の状態であり、この２つの状態は相変化素子の状態によって実現できることは、図１〜図４で述べたとおりである。
【００４１】
図７は、図６の相変化スイッチを含む相変化スイッチアレーの構成例を示す図であり、（ａ）、（ｂ）には、相変化スイッチアレーのそれぞれ異なる記載方法を示している。図７（ａ）に示す相変化スイッチアレーＳＷ＿ＡＲＹでは、図６の相変化スイッチＳＷがアレー状に配置され、複数の相変化スイッチＳＷ１１〜ＳＷｍｎを含む構成となっている。例えば、ＳＷ１１は、縦方向信号線ＣＮ１と横方向信号線ＲＮ１とを選択的に接続分離可能なスイッチであり、ＳＷｍｎは、縦方向信号線ＣＮｎと横方向信号線ＲＮｍとを選択的に接続分離可能なスイッチである。このような相変化スイッチアレーＳＷ＿ＡＲＹを図７（ｂ）のように示す場合もある。この図のように、ＣＮ１〜ＣＮｎのｎ列、ＲＮ１〜ＲＮｍのｍ行に相変化スイッチＳＷを配置した構成によって、任意のＣＮ１〜ＣＮｎと任意のＲＮ１〜ＲＮｍとを接続することができる。
【００４２】
図８は、本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの構成例を示す図である。図８においては、機能が可変な回路ユニットＲＣＰ１、又は可変論理ユニットの例としてＡＮＤ／ＯＲ回路が例示されている。すなわち、回路ユニットＲＣＰ１は、ＡＮＤ演算を行うＡＮＤ（アンド）面ＡＮＤ＿ＡＲＹと、ＯＲ演算を行うＯＲ（オアー）面ＯＲ＿ＡＲＹとを有し、それぞれの中に相変化スイッチアレーＳＷ＿ＡＲＹを備えた構成となっている。
【００４３】
およそ一般的な論理演算は、所望の信号を組み合わせてＡＮＤ演算を行い、これらのＡＮＤ演算結果を組み合わせてＯＲ演算することによって所望の結果を導出することができる。したがって、図８の例に示すような回路を用意すれば、この組み合わせを実現することができる。
【００４４】
すなわち、この図の例では、入力信号Ａ，Ｂ，Ｃ，Ｄに対して、ＡＮＤ＿ＡＲＹ内部の相変化スイッチアレーＳＷ＿ＡＲＹによって、どの信号に対してＡＮＤ演算を行うかが選択される。そして、選択の組み合わせによって複数のＡＮＤ演算が行われ、それぞれのＡＮＤ演算結果に対応した信号がＯＲ＿ＡＲＹに入力される。ＯＲ＿ＡＲＹにおいても、同様に、複数のＡＮＤ演算結果に対応する信号の中からどの信号に対してＯＲ演算を行うかを相変化スイッチアレーＳＷ＿ＡＲＹによって選択することができる。したがって、このＯＲ演算の結果である出力信号Ｆ１〜Ｆ４は、入力信号Ａ，Ｂ，Ｃ，Ｄに対して、所望の積和演算を行った結果となる。このようにして、相変化素子を用いた相変化スイッチＳＷを操作することによって、回路ユニットＲＣＰ１を所望の論理演算を行う装置に組み替えることができ、機能可変な論理演算回路を実現できるのである。
【００４５】
図９は、本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの他の構成例を示す図である。図９に示す機能可変な回路ユニットＲＣＰ２では、複数の回路ブロックＣＡ１１〜ＣＡ３４がマトリクス状に並び、かつ各々の回路ブロックが近接した回路ブロックのみと接続されるシステムが示されている。例えば、ＣＡ２２は、ＣＡ１２，ＣＡ２１，ＣＡ２３，ＣＡ３２のみと接続されている。このようなシステムにおいて、各回路ブロックＣＡに相変化スイッチＳＷを設け、機能を変更することによって、高速かつ多くの機能を実現できるＬＳＩを作ることができる。以下、図９のＣＡ１１〜ＣＡ３４を代表してＣＡｉｊと表し、この回路ブロックＣＡｉｊを例えばどう構成するかについて述べていく。
【００４６】
図１０は、図９の回路ブロックにおいて、それに含まれる各回路ブロックＣＡｉｊの詳細な構成例を示す図である。図１０のＣＡｉｊは、例えば、機能の一覧を格納したルックアップテーブルＬＵＴと、一時的な命令を保持するフリップフロップＦＦと、これらに従って演算を行う演算回路ＭＵＸと、４方との信号のやり取りを制御する接続領域ＣＮＣＴ＿ＡＲＥＡなどから構成される。そして、これらのＬＵＴや、ＦＦなどにも相変化メモリや相変化スイッチＳＷを用いることができる。このような構成とすることで、演算を行う回路ブロックＣＡｉｊで機能可変な論理演算が可能となる。
【００４７】
図１１は、図９の回路ユニットにおいて、それに含まれる各回路ブロックＣＡｉｊの他の詳細な構成例を示す図である。図１１のＣＡｉｊには、信号処理を担当する回路ブロックＰＲＯと、他の回路ブロックＣＡｉｊと通信を行い、他のブロックとのデータの授受や例えばひとつの仕事を分割した場合にこれらの進捗を監視するといったような制御を行う回路ブロックＡＵＲとが含まれる。ここで、これらＰＲＯ及びＡＵＲに相変化スイッチＳＷを設け機能を変更できるようにしている。また、各々のＰＲＯ及びＡＵＲは、近接する他の４つの回路ブロック内のＰＲＯ及びＡＵＲとそれぞれ接続されている。ＰＲＯは信号処理を主に行う回路ブロックであるが、ここでは、以下、ＡＵＲについてもっと詳細に見ていく。
【００４８】
図１２は、図１１の回路ブロックＣＡｉｊにおいて、それに含まれる回路ブロックＡＵＲの詳細な構成例を示す図である。図１２のＡＵＲは、近接する他の４つの回路ブロック内を接続するために、４種の入力と出力を持つ。この図では、この入力信号をＩＮ，ＩＥ，ＩＳ，ＩＷで示し、出力信号をＯＮ，ＯＥ，ＯＳ，ＯＷで示している。このＡＵＲの内部構造は、出力信号ＯＮ，ＯＥ，ＯＳ，ＯＷを出力する回路ブロックＭＢ４，ＭＢ１，ＭＢ２，ＭＢ３からなり、各々回路ブロックには、入力信号ＩＮ，ＩＥ，ＩＳ，ＩＷが入力される。すなわち、各出力信号が、すべての入力信号からの演算によって発生される。例えば、出力信号ＯＳは、４つの入力信号ＩＮ，ＩＥ，ＩＳ，ＩＷを回路ブロックＭＢ２によって演算することで発生される。このような対称な構造を取ることによって、自由度の高い演算を行うことができるのである。
【００４９】
次に、図１２の回路ブロックＭＢ１，ＭＢ２，ＭＢ３，ＭＢ４のそれぞれをＭＢｉとして、その構成の一例を説明する。図１３は、図１２の回路ブロックＡＵＲにおいて、それに含まれる回路ブロックＭＢｉの詳細な構成例を示す図である。図１３のＭＢｉは、例えば、Ｌ１〜Ｌ４の論理セルと、Ｓ１〜Ｓ５で示された相変化スイッチセルとで構成される。各Ｓ１〜Ｓ５は、それぞれに含まれる複数の相変化スイッチＳＷによって、Ｓ１への入力のうち、例えばひとつをその出力に接続する機能を有している。
【００５０】
また、論理セルＬ１には、入力信号ＩＮ，ＩＥが入力され、論理セルＬ３には、入力信号ＩＳ，ＩＷとが入力され、Ｌ１とＬ３の出力が、相変化スイッチセルＳ１〜Ｓ４によってＬ２およびＬ４に選択的に接続され、このＬ２およびＬ４の出力が、相変化スイッチセルＳ５によって更に選択的に接続され出力信号Ｏとなる。このＯとは、図１２で示した出力信号ＯＮ，ＯＥ，ＯＳ，ＯＷの何れかを示している。このように、相変化スイッチを用いて機能を変更できる回路により、入力信号ＩＮ，ＩＥ，ＩＳ，ＩＷから出力信号Ｏの信号を発生することができる。
【００５１】
次に、図１３の論理セルＬ１〜Ｌ４のそれぞれをＬｉとして、その構成の一例を説明する。図１４は、図１３の回路ブロックＭＢｉにおいて、それに含まれる論理セルＬｉの詳細な構成例を示す図である。図１４の論理セルＬｉは、例えば、２つの入力信号Ｉ１，Ｉ２のＡＮＤ（ＮＡＮＤ）かＯＲ（ＮＯＲ）かＮＯＴかを切り換えることができる回路例となっている。この切り換えは、相変化スイッチＳＷによって行う。
【００５２】
ところで、ＡＵＲは、もっと一般的にＡＮＤ、ＯＲ面を用いて構成することもできる。図１５は、図１１の回路ブロックＣＡｉｊにおいて、それに含まれる回路ブロックＡＵＲの他の詳細な構成例を示す図である。図１５では、４種の入力信号と出力信号に対し、入力信号をＡ，Ｂ，Ｃ，Ｄで、出力信号をＦ１，Ｆ２，Ｆ３，Ｆ４で示している。これら４つの入力信号が、図８で述べたような相変化スイッチアレーＳＷ＿ＡＲＹを含むＡＮＤ／ＯＲ面に入力され、これによる演算結果が出力信号Ｆ１，Ｆ２，Ｆ３，Ｆ４として出力される。このように、入力信号Ａ，Ｂ，Ｃ，Ｄから所望の演算を行う機能を相変化スイッチを用いて実現することで、所望のＡＵＲの機能を実現することが可能となる。
【００５３】
以上、回路ブロックがマトリクス状に並び、かつ各々の回路ブロックが近接した回路ブロックのみと接続されるシステムの構成例を示した。このシステムは、各々の回路ブロックが近接した回路ブロックのみと接続されることによって構成できるので、非常に大きなシステムを容易に構成できる。また、このシステムで機能を変更することは、後に述べるようにプログラムで或いは外から命令によって、或いは外からの情報自身、又はこれと所望の出力情報との差に基づく内部発生プログラム・命令によって行うことができる。
【００５４】
図１６は、本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの更に他の構成例を示す図である。図１６の回路ユニットＲＣＰ３において、Ａ１は相変化スイッチによって機能を変えることができる回路ブロックであり、図８、図１０および図１１そのもの又はこれらを複数組み合わせたものである。これらの中の相変化スイッチを制御する制御回路がＣＴＲであり、Ａ１での演算における入出力回路がＩＮＦであり、ＭＥＭはメモリ、ＰＲＣはそれ自ら演算を行いながらも、全体を統合するプロセッサであり、外部との入出力バスがＩＯである。なお、メモリＭＥＭはこのようにＩＮＦへ接続し、各々のＡ１で共用して使用する方法でも良いが、他に各Ａ１内部に分散して配置する方法でも良い。このように、図１６の構成例を用いることで、ＩＯからのデータと命令とに従い、Ａ１の接続方法、各々の機能を変えること可能となる。
【００５５】
図１７は、図１６の回路ユニットを変形した構成の一例を示す図である。図１７に示す回路ユニットＲＣＰ４と図１６の回路ユニットＲＣＰ３との差は、このマトリクスを構成する各々の回路ブロックがそれぞれ回路構成が異なっていても良い点と、ＳＨＦＬと示した回路機能の切り換えを内部で行う制御回路を追加した点である。まず、各々の回路ブロックでは、それぞれ回路構成が異なっているため、この図で示したＡ１１〜Ａｉｊは、それぞれ回路構成が異なる回路ブロックであり、これらの各々の機能、これらの間の接続の方法はＣＴＲで制御される。これらを切り換える手段は相変化スイッチを用いて行う。これによって、各々の機能を切り換えると共に、これらの接続方法を切り換えることができるため、より高度に機能を切り換えることができるのである。
【００５６】
次に、ＳＨＦＬの機能を説明する。図１８は、図１７の回路ユニットにおいて、それに含まれる回路ブロックＳＨＦＬの機能の一例を説明する図である。この図では、図１７に含まれるいずれかの回路ブロックＡ２２，Ａａｂ，Ａｘｙにおける、データ処理量の時間変化を模式的に示している。この例では、Ａ２２のみが、時間のｔ１〜ｔ２の間でのデータ処理量が大きいが、他のＡａｂとＡｘｙではこれと比較して処理量が小さい。つまり、回路ブロックＡ２２に処理が集中しているのである。この時、Ａ２２では消費電力が大きく、発熱も大きく、また、処理可能量を超えてしまう場合がある。この状態が続くと全体の処理効率が低下してしまう。一方、このような状態に一度入り込むと、この状態が続く場合が多い。そこで、これを避けるために制御回路ＳＨＦＬを設けている。
【００５７】
このＳＨＦＬは、各回路ブロックの電流量や、データの量から各回路ブロックの活性度をモニタしており、例えば回路ブロックＡ２２に過度な処理量が加わる場合、再度機能を再編成しなおす。これは、他の回路ブロックに単純に処理の半分を回し、これらを統合する機能を他の回路ブロック、又は問題としている回路ブロック内部に付加することで実現しても良い。これを行うことにより、図１８の例では、ｔ２以降は処理量が分散される。
【００５８】
図１９は、本発明の一実施の形態による半導体装置において、相変化スイッチをＦＰＧＡに適用した際の回路ユニットの構成の一例を示す概略図である。図１９に示す回路ユニットＲＣＰ５は、ＦＰＧＡユニットを想定した構成となっており、複数の論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２がマトリクス状に配置された構成となっている。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２のそれぞれには、これまでに述べたような相変化スイッチＳＷが設けられ、これらの状態に応じて所望の機能が設定可能となっている。
【００５９】
例えば、論理セルＬ１１〜Ｌ３３は、ノア、ナンドなどの論理機能を相変化スイッチＳＷよって設定することで、所望の機能に変更が可能である。接続セルＣ１１〜５２は、相変化スイッチＳＷの設定によって、対応する論理セルＬ１１〜Ｌ３３と配線との接続関係が変更可能である。スイッチセルＳ１１〜Ｓ２２は、相変化スイッチＳＷの設定によって、配線間の接続が変更可能である。従来技術においては、不揮発性メモリとＭＯＳトランジスタ回路で構成したスイッチでこれらが変更可能にされるが、低電圧動作ができないという欠点があった。しかしながら、相変化スイッチを用いることで、低電圧動作を行うことが可能となる。
【００６０】
図２０は、本発明の一実施の形態による半導体装置において、図１９とは異なる回路ユニットの構成の一例を示す概略図である。この回路ユニットＲＣＰ６は、論理セルＬ１１〜Ｌ２２と相互結線ブロックＣＢとを有する。論理セルＬ１１〜Ｌ２２及び相互結線ブロックＣＢの夫々には、相変化スイッチＳＷが設けられ、これらの状態に応じて所望の機能を設定可能となっている。論理セルＬ１１〜Ｌ２２は、例えば、レジスタや演算器などの論理機能が設定される。相互結線ブロックＣＢでは、論理セルＬ１１〜Ｌ２２に設定される機能回路の相互接続を切り換えることが可能とされる。この構成は、一般に、ＣＰＬＤ（Ｃｏｍｐｌｉｃａｔｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる構成に対応される。切り換え可能な相互結線ブロックＣＢ周辺に配線が集中しているので、配線遅延が小さくほぼ一定になるというメリットがある。
【００６１】
図２１は、本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。図２１に示す半導体装置は、例えば、これまでに述べたような相変化スイッチを用いた回路ユニットＲＣＰ（相変化スイッチを用いたＦＰＧＡ、又は他の可変論理を用いた回路ユニット）を含んでいる。同図に示される半導体装置は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。この半導体装置は、例えばマイコン部ＭＣ、これまでに述べた相変化スイッチにより機能を切り換えられる回路ユニットとしてのＲＣＰ、入出力回路ＩＯ、及び周辺回路部ＰＥＲＩ、周辺バスであるＰバス（Ｐ＿ＢＵＳ）を有する。
【００６２】
マイコン部ＭＣは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、不揮発性メモリユニットとしての相変化メモリＰＣＭ及び揮発性メモリユニットであるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有し、内部バス（Ｉ＿ＢＵＳ）に共通接続される。周辺回路部ＰＥＲＩはＰ＿ＢＵＳに接続され、ＩＯはＰ＿ＢＵＳ及びＩ＿ＢＵＳに接続される。ＩＯは、図示を省略する外部バスや外部周辺回路との間のインタフェースとなる。ＲＣＰは、Ｉ＿ＢＵＳとＩＯに接続される。その他の周辺回路部ＰＥＲＩは、特に制限されないがタイマやカウンタ等を備える。
【００６３】
これによれば、ＣＰＵによる処理プログラム等を格納する不揮発性メモリとしての相変化メモリＰＣＭと、ＣＰＵによる通常のプログラマブルマイコンと、相変化スイッチを用いた高速なＦＰＧＡを同一チップに形成でき、その処理速度と自由度を大きく向上できる。更に、チップ内にフラッシュメモリ等の高電圧を要する回路が存在しないため、低電圧で動作可能なチップを実現できる。
【００６４】
図２２は、図２１の半導体装置において、その詳細な構成の一例を示すブロック図である。図２２において、ユーザデバッグインタフェースＵＤＩは、ユーザがデバックを行うための入出力回路であり図示を省略するデバックシステムと接続される。ユーザブレイクコントローラＵＢＣは、システムデバッグ時にブレークポイント制御を行なうコントローラである。ＤＥ−ＲＡＭは、デバッグ時にエミュレーションメモリなどに利用されるＲＡＭである。それらはＣＰＵ、相変化メモリＰＣＭ及びＲＡＭと共にＩバス（Ｉ＿ＢＵＳ）に接続される。インターラプトコントローラＩＮＴＣは、ＣＰＵへの割込み制御を行なう。ダイレクトメモリアクセスコントローラＤＭＡＣは、ＣＰＵに代わってメモリアクセス制御を行なう。
【００６５】
相変化スイッチＳＷを備えた論理機能が可変な回路ユニットＲＣＰは、Ｉ＿ＢＵＳに接続される。Ｄ／ＡとＡ／Ｄは、それぞれ、デジタル信号からアナログ信号への変換回路、及びアナログ信号からデジタル信号への変換回路である。ＳＣＩは、入出力回路の一つを構成するシリアルインタフェース回路である。外部バスインタフェース（ＥＸ＿Ｂｕｓ＿Ｉ／Ｆ）は、外部バスとのインタフェースを行なう入出力回路であり、バスステートコントローラＢＵＳ＿ＣＬを介してＩ＿ＢＵＳに接続される。ＢＵＳ＿ＣＬは、周辺バスコントローラＰＢＵＳ＿ＣＬを介してＰバス（Ｐ＿ＢＵＳ）に接続される。クロックパルスジェネレータＣＰＧは、ＰＬＬシンセサイザなどを含み、内部の基準クロック信号を発生する。ウオッチドッグタイマＷＤＴは、ＣＰＵの暴走を監視する。
【００６６】
図２３は、本発明の一実施の形態による半導体装置において、図２１とは異なる構成の一例を示すブロック図である。同図に示される半導体装置は、図２１の構成に対して回路ユニットＲＣＰに対する書き込み許可回路ＷＲＩＴ＿ＣＬが付加されている。これは、このＲＣＰで機能を変更する許可を外部から与えるためである。この回路によって、機能変更を行うか否かの判断を行うことができるので、既に相変化スイッチＳＷを用いて作成された特定機能を保護したり、或いはこの書き込み許可回路ＷＲＩＴ＿ＣＬが動作したことをＩＯより外部に出し、ＲＣＰが使用されたことを検知することができる。これは課金などの情報に使用される。
【００６７】
ＷＲＩＴ＿ＣＬは、これに対処するものであり、例えば、相変化メモリＰＣＭ内に、ユーザ開放領域（ＵＳＥＲ＿ＡＲＥＡ）、ユーザ非開放領域（Ｓｅｃｕｒｉｔｙ＿ＡＲＥＡ）および鍵データ格納領域（ＫＥＹ＿ＡＲＥＡ）等を設けることなどで、ＩＯ等を介して特定のパスワードが入力されたときＲＣＰ内の相変化スイッチＳＷに対する変更を許可する機能、２種類のパスワードがあり、各々書き込みを許可する領域或いは範囲を異ならせる機能等を実現する。また、パスワードを設けずに、ユーザが書き込み可能部分のみにアクセスできるようにする機能であってもよい。パスワード又は鍵としては、コマンドを入力しても良いし、或いはベンダ側の領域に対しては特定の端子に特定の信号を与えた時のみ許されたり、更に、パッケージにチップが封入された後はこの特定の端子にユーザが触れることができない構造にしてもよい。
【００６８】
図２４は、本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。図２４には、回路ユニットＲＣＰ及び相変化メモリＰＣＭのプログラムに高周波ブロック（ＲＦ）を用いる例が示される。ＲＦは、例えば２．４ＧＨｚ帯などの高周波を用いて、無線ネットワーク又はこの無線ネットワークと繋がる他のネットワークを通して、ＲＣＰ又はＰＣＭに対して設定又はプログラムの変更を行う。これによって、半導体装置を出荷した後、或いは回路基板に実装された後、新たな機能の追加や、バグの修正などに便利である。また、無線ネットワークで変更許可を与える、又は変更があったことを知らせるために、図２３で述べたような書き込み許可回路ＷＲＩＴ＿ＣＬを設けても良い。
【００６９】
図２５は、本発明の一実施の形態による半導体装置において、その外形の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。図２５では、ＭＣＭ（マルチチップモジュール）によって半導体装置を構成した例が示されている。すなわち、図２５の半導体装置は、例えば、相変化スイッチを備えて機能を切り替えることが出来るＣＰＵチップ（ＣＰＵ＿ＣＨＩＰ）と、相変化スイッチを備えた機能可変なＲＣＰチップ（ＲＣＰ＿ＣＨＩＰ）と、相変化スイッチを備えたＲＦチップ（ＲＦ＿ＣＨＩＰ）と、メモリチップ（ＤＲＡＭ＿ＣＨＩＰ）などが高密度実装基板上に搭載されている。これによれば、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。
【００７０】
図２６は、本発明の一実施の形態による半導体装置において、その外形の他の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。図２６では、ＭＣＰ（マルチチップパッケージ）によって半導体装置を構成した例が示されている。すなわち、図２６の半導体装置は、例えば、相変化スイッチを備えて機能を切り替えることが出来るＣＰＵチップ（ＣＰＵ＿ＣＨＩＰ）と、相変化スイッチを備えた機能可変なＲＣＰチップ（ＲＣＰ＿ＣＨＩＰ）などがスタック状に搭載されている。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
【００７１】
図２７は、本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。図２７に示す半導体装置は、ＳＯＣ（システムオンチップ）型のシステムＬＳＩなどと称される構成になっている。その構成は、例えば、相変化メモリ及び相変化スイッチを用いたＲＣＰ＋ＣＰＵ部と、ＳＲＡＭやＤＲＡＭを用いたメモリ部分（Ｍｅｍｏｒｙ）と、暗号処理アクセラレータブロック（Ｅｎｃｒｙｐｔｉｏｎ）と、モデム機能ブロック（Ｍｏｄｕｌａｔｏｒ）と、ＪＡＶＡ（登録商標）アクセラレータブロック（Ｊａｖａ（登録商標））と、音声・動画像のＣＯＤＥＣ処理アクセラレータブロック（ＡＶＣＯＤＥＣ）と、センサなどに用いるブロック（ＳＥＮＳＯＲ）と、高周波ブロック（ＲＦ）と、入出力インタフェースブロック（Ｉ／Ｏ）などを含んでいる。
【００７２】
相変化メモリ及び相変化スイッチを用いたＲＣＰ＋ＣＰＵ部では、ＣＰＵによるソフト処理とＲＣＰによるハード処理の両方がプログラマブルに機能設定可能であり、この構成が１個の半導体基板上で実現される。このため、今後のマルチメディア処理の高速化に容易に対応することができる。
【００７３】
図２８は、本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。図２８に示す半導体装置は、例えば、携帯電話機などの携帯機器システムとなっている。その構成は、例えば、アンテナＡＴＮ、パワーアンプＰＡ、高周波ブロックＲＦ、プロセッサＰＲＣ、Ａ／Ｄ変換器およびＤ／Ａ変換器、マイクおよびスピーカーＳＰＫＲ、液晶ディスプレイＬＣＤ、ＬＣＤドライバ（ＬＣＤ＿ＤＲＶ）、ＲＯＭ、ＲＡＭ、ＩＣカードインタフェース（ＩＣ＿ＣＡＲＤ＿ＩＦ）及びフラッシュメモリカードインタフェース（ＦＬＡＳＨ＿ＣＡＲＤ＿ＩＦ）などを含んでいる。プロセッサＰＲＣは、相変化メモリ及び相変化スイッチを用いたＣＰＵや前述したＲＣＰによって構成される。したがって、ＣＰＵによるソフト処理とＲＣＰによるハード処理の両方がプログラマブルに機能設定可能であるから、市場の変化、規格の変化、サービスの変化に迅速に対応可能になる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、図１〜図４においては、相変化素子を含みスイッチ部の構成およびその動作を例示したが、用途などに応じてその構成を種々変形することが可能である。以下にその一例を説明する。
【００７６】
図２９は、図２のスイッチ部を変形した構成の一例を示す回路図である。図２９に示すスイッチ部ＲＣ１は、図２の構成と異なり、ＭＯＳトランジスタＭ１，Ｍ２のゲートに、それぞれ異なる制御線ＲＷ，ＰＲＷが接続されている。前述した図２の構成を用いると、ＭＯＳトランジスタＭ１，Ｍ２のゲートに共通の制御線ＲＷを接続することで、信号数を減らすことが可能となる。一方、図２９のようにそれぞれ異なる制御線ＲＷ，ＰＲＷを接続すると、信号数は増加するが、例えば回路ユニット（回路ブロック）の機能を変更する際の高速化などを図ることが可能となる。
【００７７】
すなわち、特に図１７等で説明したような、回路ユニットの機能を逐次変更しながら所望の動作を行うＬＳＩなどにおいて、図３０に示すように、次の相変化スイッチの状態を、予めバックグラウンドで設定しておくことが可能となる。図３０は、図２９のスイッチ部における動作の一例を示す波形図である。
【００７８】
図３０では、まず、制御線ＰＲＷを駆動することで、相変化素子ＰＣ１に対して例えばリセット動作（Ｒｅｓｅｔ）が行われ、次いで、制御線ＰＲＷと制御線ＲＷを駆動することで、フリップフロップにデータが設定される（Ｎｏｒｍａｌ（１））。そして、この設定データでＭＯＳトランジスタＭ３を駆動（ここではＭ３がＯＦＦ）している間（Ｎｏｒｍａｌ（１）の間）に、次の設定データに対応する書き込み（ここでは、セット動作（Ｓｅｔ））を相変化素子に対して予め行っておく。その後、所望の時間において制御線ＰＲＷと制御線ＲＷを駆動することで、次の設定データをフリップフロップに設定し（Ｎｏｒｍａｌ（２））、この設定データでＭＯＳトランジスタＭ３を駆動（ここではＭ３がＯＮ）する。
【００７９】
このように、バックグラウンドで相変化素子ＰＣ１の書き換えを行うことで、相変化スイッチの切り換えを高速化することが可能となる。また、このバックグランドでの書き換えに際しても、低電圧で行うことができるため、当該スイッチ部またはその他の回路に対して発生するノイズなども特に問題とならず、容易に書き換えを行うことができる。
【００８０】
図３１は、図１のスイッチ部を変形した構成の一例を示す回路図であり、図３２は、図２のスイッチ部を更に変形した構成の一例を示す回路図である。これらのスイッチ部ＲＣ１は、図１および図２の構成と異なり、相変化素子を２つ備えた構成となっている。
【００８１】
すなわち、図３１に示すスイッチ部ＲＣ１では、ＭＯＳトランジスタＭ２１と相変化素子ＰＣ１１が制御線ＤＬと制御線ＳＬの間に直列に接続され、Ｍ２１とＰＣ１１の接続点のノードＮ１１がＭＯＳトランジスタＭ１１のソース／ドレインの一方に接続されている。更に、これと同様に、ＭＯＳトランジスタＭ２２と相変化素子ＰＣ１２が制御線ＤＬと制御線ＳＬの間に直列に接続され、Ｍ２２とＰＣ１２の接続点のノードＮ１２がＭＯＳトランジスタＭ１２のソース／ドレインの一方に接続されている。
【００８２】
そして、これらのＭＯＳトランジスタＭ１１，Ｍ１２のソース／ドレインの他方はノードＮ２に共通に接続され、このノードＮ２には、コンデンサＣ１とＭＯＳトランジスタＭ３のゲートが接続される。なお、ＭＯＳトランジスタＭ１１，Ｍ１２のゲートは、それぞれ制御線ＲＷ１，ＲＷ２に接続され、ＭＯＳトランジスタＭ２１，Ｍ２２のゲートは、それぞれ制御線ＰＲＷ１，ＰＲＷ２に接続される。また、図３２の構成は、図３１のコンデンサＣ１をフリップフロップに置き換えた構成となっている。
【００８３】
このような構成を用いると、例えば、図３０で述べた動作と同様に、いずれか一方の相変化素子ＰＣ１１，ＰＣ１２をバックグラウンドで書き換え、これらを切り換えながら、スイッチとなるＭＯＳトランジスタＭ３を駆動することが可能となる。更に、例えば、電源をＯＦＦにした際に、現状の設定データと次の設定データの両方を記憶しておくこともでき、また、２つの相変化素子を交互に書き換えながら使用することで、相変化素子の書き換え寿命を伸ばすことなども可能となる。
【００８４】
図３３は、図３１のスイッチ部における動作の一例を示す波形図であり、図３４は、図３３に続く動作の一例を示す波形図である。図３３および図３４においては、例えば相変化素子ＰＣ１１に対してリセット動作またはセット動作が行われ、その相変化素子ＰＣ１１の状態に対応するデータがコンデンサＣ１に設定される（Ｎｏｒｍａｌ（１））。そして、その設定データでＭＯＳトランジスタＭ３を駆動している間（Ｎｏｒｍａｌ（１）の間）に、相変化素子ＰＣ１２のリセット動作またはセット動作を行う。その後、所望の時間で、コンデンサＣ１のデータを、相変化素子ＰＣ１２に対応するデータに切り換え（Ｎｏｒｍａｌ（２））、その設定データでＭＯＳトランジスタＭ３を駆動する。更に、Ｎｏｒｍａｌ（２）の間に、相変化素子ＰＣ１１に対するリセット動作またはセット動作を行う。
【００８５】
図３５は、図３２のスイッチ部を変形した構成の一例を示す回路図である。図３５に示すスイッチ部ＲＣ１は、図３２の構成に対して、その制御線ＤＬを、制御線ＤＬ１と制御線ＤＬ２に分離し、ＭＯＳトランジスタＭ２１，Ｍ２２にそれぞれ制御線ＤＬ１，ＤＬ２を対応させた構成となっている。この構成を用いると、例えば相変化素子ＰＣ１１のデータをフリップフロップに設定する動作と相変化素子ＰＣ１２に対してデータを書き込む動作とを同じ時間帯で行うようなことが可能となるため、スイッチの切り換えサイクルを更に高速化することが可能となる。
【産業上の利用可能性】
【００８６】
本発明の半導体装置は、特に、相変化メモリを利用したスイッチを用いて回路の接続および機能を変更するシステムオンチップ形態のシステムＬＳＩまたはマイクロコンピュータなどに適用して特に有益なものであり、これに限らず、ＦＰＧＡ等を代表とする機能を変更可能なＬＳＩ全般に対して適用可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の構成の一例を示す回路図である。
【図２】本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の他の構成の一例を示す回路図である。
【図３】図１のスイッチ部における動作の一例を示す波形図である。
【図４】本発明の一実施の形態による半導体装置において、それに含まれるスイッチ部の更に他の構成例を示す回路図である。
【図５】本発明の一実施の形態による半導体装置において、その断面構成例の概略を示す説明図である。
【図６】本発明の一実施の形態によるスイッチ部と可変論理ユニットなどで使用されるスイッチとの対応関係を説明する図である。
【図７】図６の相変化スイッチを含む相変化スイッチアレーの構成例を示す図であり、（ａ）、（ｂ）には、相変化スイッチアレーのそれぞれ異なる記載方法を示している。
【図８】本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの構成例を示す図である。
【図９】本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの他の構成例を示す図である。
【図１０】図９の回路ユニットにおいて、それに含まれる各回路ブロックＣＡｉｊの詳細な構成例を示す図である。
【図１１】図９の回路ユニットにおいて、それに含まれる各回路ブロックＣＡｉｊの他の詳細な構成例を示す図である。
【図１２】図１１の回路ブロックＣＡｉｊにおいて、それに含まれる回路ブロックＡＵＲの詳細な構成例を示す図である。
【図１３】図１２の回路ブロックＡＵＲにおいて、それに含まれる回路ブロックＭＢｉの詳細な構成例を示す図である。
【図１４】図１３の回路ブロックＭＢｉにおいて、それに含まれる論理セルＬｉの詳細な構成例を示す図である。
【図１５】図１１の回路ブロックＣＡｉｊにおいて、それに含まれる回路ブロックＡＵＲの他の詳細な構成例を示す図である。
【図１６】本発明の一実施の形態による半導体装置において、それに含まれる機能が可変な回路ユニットの更に他の構成例を示す図である。
【図１７】図１６の回路ユニットを変形した構成の一例を示す図である。
【図１８】図１７の回路ユニットにおいて、それに含まれる回路ブロックＳＨＦＬの機能の一例を説明する図である。
【図１９】本発明の一実施の形態による半導体装置において、相変化スイッチをＦＰＧＡに適用した際の回路ユニットの構成の一例を示す概略図である。
【図２０】本発明の一実施の形態による半導体装置において、図１９とは回路ユニットの構成の一例を示す概略図である。
【図２１】本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。
【図２２】図２１の半導体装置において、その詳細な構成の一例を示すブロック図である。
【図２３】本発明の一実施の形態による半導体装置において、図２１とは異なる構成の一例を示すブロック図である。
【図２４】本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。
【図２５】本発明の一実施の形態による半導体装置において、その外形の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図２６】本発明の一実施の形態による半導体装置において、その外形の他の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図２７】本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。
【図２８】本発明の一実施の形態による半導体装置において、図２１等とは更に異なる構成の一例を示すブロック図である。
【図２９】図２のスイッチ部を変形した構成の一例を示す回路図である。
【図３０】図２９のスイッチ部における動作の一例を示す波形図である。
【図３１】図１のスイッチ部を変形した構成の一例を示す回路図である。
【図３２】図２のスイッチ部を更に変形した構成の一例を示す回路図である。
【図３３】図３１のスイッチ部における動作の一例を示す波形図である。
【図３４】図３３に続く動作の一例を示す波形図である。
【図３５】図３２のスイッチ部を変形した構成の一例を示す回路図である。
【符号の説明】
【００８８】
Ｄ１，Ｄ２，ＣＮ，ＣＮ１〜ｎ，ＲＮ，ＲＮ１〜ｍ  信号線
ＤＬ，ＤＬ１，ＤＬ２，ＲＷ，ＲＷ１，ＲＷ２，ＳＬ，ＰＲＷ，ＰＲＷ１，ＰＲＷ２  制御線
Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２  ＭＯＳトランジスタ
Ｃ１  コンデンサ
ＰＣ１，ＰＣ１１，ＰＣ１２  相変化素子
ＲＣ，ＲＣ１  スイッチ部
ＭＰ＿ＩＯ，ＭＮ＿ＩＯ  ＩＯ用トランジスタ
ＭＰ＿ＣＯＲＥ，ＭＮ＿ＣＯＲＥ  コア用トランジスタ
ＭＮ＿ＭＥＭ  メモリセル用トランジスタ
ＭＬ１，ＭＬ２，ＭＬ３  メタル層
ＳＩＯ０〜４  酸化絶縁膜
ＣＮＴ  コンタククト層
ｎ＋，ｐ＋  拡散層
ＮＷＥＬＬ，ＰＷＥＬＬ  ウェル
ＦＩ  素子分離用絶縁膜
Ｐｏｌｙ−Ｓｉ  ポリシリコン膜
ＳＷ，ＳＷ１１〜ＳＷｍｎ  相変化スイッチ
ＳＷ＿ＡＲＹ  相変化スイッチアレー
ＡＮＤ＿ＡＲＹ  アンド面
ＯＲ＿ＡＲＹ  ＯＲ面
Ａ，Ｂ，Ｃ，Ｄ，ＩＳ，ＩＮ，ＩＷ，ＩＥ，Ｉ１，Ｉ２  入力信号
Ｆ１〜Ｆ４，ＯＳ，ＯＮ，ＯＷ，ＯＥ，Ｏ，Ｏ１，Ｏ２  出力信号
ＲＣＰ，ＲＣＰ１〜６  回路ユニット
ＣＡ１１〜３４，ＣＡｉｊ，ＰＲＯ，ＡＵＲ，ＭＢ１〜４，Ａ１，Ａ１１〜Ａｉｊ  回路ブロック
ＣＮＣＴ＿ＡＲＥＡ  接続領域
ＬＵＴ  ルックアップテーブル
ＦＦ  フリップフロップ
ＭＵＸ  演算回路
Ｌ１〜Ｌ４，Ｌ１１〜Ｌ３３，Ｌｉ  論理セル
Ｓ１〜Ｓ５  スイッチセル
Ｃ１１〜Ｃ５２  接続セル
ＣＴＲ，ＳＨＦＬ  制御回路
ＩＮＦ，ＩＯ  入出力回路
ＭＥＭ  メモリ
ＰＲＣ，ＣＰＵ  プロセッサ
ＣＢ  相互結線ブロック
ＭＣ  マイコン部
ＰＣＭ  相変化メモリ
ＲＡＭ  揮発性メモリ
Ｉ＿ＢＵＳ，Ｐ＿ＢＵＳ  バス
ＰＥＲＩ  周辺回路部
ＵＤＩ  ユーザデバッグインタフェース
ＵＢＣ  ユーザブレイクコントローラ
ＤＥ−ＲＡＭ  デバック用ＲＡＭ
ＩＮＴＣ  インターラプトコントローラ
ＤＭＡＣ  ダイレクトメモリアクセスコントローラ
Ｄ／Ａ  デジタル−アナログ変換回路
Ａ／Ｄ  アナログ−デジタル変換回路
ＳＣＩ  シリアルインタフェース回路
ＥＸ＿Ｂｕｓ＿Ｉ／Ｆ  外部バスインタフェース
ＢＵＳ＿ＣＬ  バスステートコントローラ
ＰＢＵＳ＿ＣＬ  周辺バスコントローラ
ＣＰＧ  クロックパルスジェネレータ
ＷＤＴ  ウオッチドッグタイマ
ＷＲＩＴ＿ＣＬ  書き込み許可回路
ＲＦ  高周波ブロック
ＡＴＮ  アンテナ
ＰＡ  パワーアンプ
ＳＰＫＲ  マイクおよびスピーカー
ＬＣＤ  液晶ディスプレイ
ＬＣＤ＿ＤＲＶ  ＬＣＤドライバ
ＩＣ＿ＣＡＲＤ＿ＩＦ  ＩＣカードインタフェース
ＦＬＡＳＨ＿ＣＡＲＤ＿ＩＦ  フラッシュメモリカードインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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