(57)【要約】【課題】  半導体層の不純物含有領域における不純物（ドーパント）濃度の不均一性に起因して発生する特性不良を低減することができる半導体素子の製造方法、半導体素子、半導体装置及び表示装置を提供する。【解決手段】  不純物含有領域が形成された半導体層、ゲート絶縁膜及びゲート電極が積層された構造を有する半導体素子の製造方法であって、上記製造方法は、半導体層、ゲート絶縁膜、下層金属膜及び上層金属膜を形成する工程と、上層金属膜をエッチングして上層ゲート電極を形成する工程と、下層金属膜及びゲート絶縁膜を介して半導体層に不純物を注入して不純物含有領域を形成する工程とを含む半導体素子の製造方法。【選択図】    図１
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【特許請求の範囲】
【請求項１】
不純物含有領域が形成された半導体層、ゲート絶縁膜及びゲート電極が積層された構造を有する半導体素子の製造方法であって、
該製造方法は、半導体層、ゲート絶縁膜、下層金属膜及び上層金属膜を形成する工程と、
上層金属膜をエッチングして上層ゲート電極を形成する工程と、
下層金属膜及びゲート絶縁膜を介して半導体層に不純物を注入して不純物含有領域を形成する工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記上層ゲート電極形成工程は、下層金属膜に対する上層金属膜の選択比が４以上の条件で上層金属膜をエッチングすることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記下層金属膜の膜厚は、１０ｎｍ以上、４０ｎｍ以下であることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項４】
前記ゲート絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１〜３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記上層ゲート電極形成工程は、エッチングガスを用いて行うことを特徴とする請求項１〜４のいずれかに記載の半導体素子の製造方法。
【請求項６】
前記下層金属膜は、窒化タンタル又はタンタルを含み、
前記上層金属膜は、高融点金属を主成分とする金属化合物を含み、
前記エッチングガスは、六フッ化硫黄ガス又は四フッ化炭素ガス、酸素ガス、及び、塩素ガスを含むことを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記エッチングガスは、六フッ化硫黄ガスの流量が１０ｓｃｃｍ以上、５００ｓｃｃｍ以下であることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記エッチングガスは、酸素ガスの流量が５ｓｃｃｍ以上、２００ｓｃｃｍ以下であることを特徴とする請求項６又は７記載の半導体素子の製造方法。
【請求項９】
前記エッチングガスは、酸素ガスに対する六フッ化硫黄ガスの流量比が１．０以上、３．０以下であることを特徴とする請求項６〜８のいずれかに記載の半導体素子の製造方法。
【請求項１０】
前記エッチングガスは、塩素ガスの流量が５ｓｃｃｍ以上、２００ｓｃｃｍ以下であることを特徴とする請求項６〜９のいずれかに記載の半導体素子の製造方法。
【請求項１１】
前記上層ゲート電極形成工程は、誘導結合プラズマエッチング装置を用いて行うことを特徴とする請求項１〜１０のいずれかに記載の半導体素子の製造方法。
【請求項１２】
前記誘導結合プラズマエッチング装置は、コイルパワー密度が０．５０Ｗ／ｃｍ２以上、２．００Ｗ／ｃｍ２以下であることを特徴とする請求項１１記載の半導体素子の製造方法。
【請求項１３】
前記誘導結合プラズマエッチング装置は、バイアスパワー密度が０．０５Ｗ／ｃｍ２以上、０．２０Ｗ／ｃｍ２以下であることを特徴とする請求項１１又は１２記載の半導体素子の製造方法。
【請求項１４】
前記誘導結合プラズマエッチング装置は、チャンバ内の気圧が０．６５Ｐａ以上、４．０Ｐａ以下であることを特徴とする請求項１１〜１３のいずれかに記載の半導体素子の製造方法。
【請求項１５】
前記半導体素子の製造方法は、更に、下層金属膜をエッチングして下層ゲート電極を形成する工程を含み、
該下層ゲート電極形成工程は、上層ゲート電極をマスクとして行うことを特徴とする請求項１〜１４のいずれかに記載の半導体素子の製造方法。
【請求項１６】
請求項１〜１５のいずれかに記載の半導体素子の製造方法を用いて製造されることを特徴とする半導体素子。
【請求項１７】
前記半導体素子は、薄膜トランジスタであることを特徴とする請求項１６記載の半導体素子。
【請求項１８】
請求項１６又は１７記載の半導体素子を含んで構成されることを特徴とする半導体装置。
【請求項１９】
請求項１６又は１７記載の半導体素子を含んで構成されることを特徴とする表示装置。
【請求項２０】
前記表示装置は、液晶表示装置であることを特徴とする請求項１９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法、半導体素子、半導体装置及び表示装置に関する。より詳しくは、正スタガ型薄膜トランジスタ等の半導体素子の製造方法、該製造方法を用いて製造される半導体素子、該半導体素子を含んで構成される半導体装置及び表示装置に関するものである。
【背景技術】
【０００２】
半導体素子は、半導体の電気特性を利用した能動素子であり、中でも、３端子能動素子である薄膜トランジスタ（ＴＦＴ）は、表示装置等においてスイッチング素子として用いられている。近年では、半導体層としてポリシリコン（ｐ−Ｓｉ）層を備えるポリシリコンＴＦＴ（ｐ−ＳｉＴＦＴ）を用いることにより、自己整合構造の採用によるＴＦＴの高性能化及び駆動回路の内蔵化等が図られている。更に、ｐ−ＳｉＴＦＴの高性能化を図るべく、低比抵抗及び高耐熱性等の観点から、ゲート電極としてタングステン（Ｗ）層を備える半導体装置が開示されている（例えば、特許文献１参照）。更には、ゲート電極と半導体層との密着性を向上させる等の観点から、ゲート電極として半導体層に向かってタングステン層、窒化タンタル層の順に積層された積層体を備える半導体装置も開示されている（例えば、特許文献２参照。）。
【０００３】
以下に、特許文献２に係る正スタガ型ｐ−ＳｉＴＦＴの製造方法について説明する。
まず、図９（ａ）に示すように、ガラス基板７上に、ベースコート膜６、ｐ−Ｓｉ層５、ゲート絶縁膜４、下層金属膜３、上層金属膜２及びフォトレジスト層１を順に形成する。次に、図９（ｂ）に示すように、フォトレジスト層１をマスクとして、上層金属膜２のエッチングを行い、上層ゲート電極１２を形成する（第１のゲートエッチング工程）。このとき、後の工程で形成する層間絶縁膜のステップカバレッジを向上させるべく、上層ゲート電極１２は順テーパ状に形成している。次に、図９（ｃ）に示すように、上層ゲート電極１２をマスクとして、下層金属膜３のエッチングを行い、下層ゲート電極１３を形成し、２層構造のゲート電極１０が完成する（第２のゲートエッチング工程）。
【０００４】
次に、図９（ｄ）に示すように、フォトレジスト層１を剥離した後、ゲート電極１０をマスクとしてゲート絶縁膜４を介してｐ−Ｓｉ層５に不純物を注入し、不純物含有領域５ａを形成する（スルードーピング工程）。最後に、図９（ｅ）に示すように、層間絶縁膜９、ソース電極８ａ及びドレイン電極８ｂを形成することにより、正スタガ型ｐ−ＳｉＴＦＴが完成する。
【０００５】
しかしながら、特許文献２記載の製造方法によれば、ゲート絶縁膜４に対する下層金属膜３の選択比が小さく、第２のゲートエッチング工程後のゲート絶縁膜４に膜厚ばらつきが発生したため、その後、スルードーピング工程においてゲート絶縁膜４を介してｐ−Ｓｉ層５に不純物（ドーパント）を注入しても、ドーパントはｐ−Ｓｉ層５の所定の領域に均一に分布しておらず、注入部分の高抵抗化、信頼性の低下、ドライバー動作不良、及び、コンタクト抵抗の増加等といった特性不良が発生していた。
【特許文献１】特開２００１−３５８０８号公報
【特許文献２】特開２００３−２０９２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、半導体層の不純物含有領域における不純物（ドーパント）濃度の不均一性に起因して発生する特性不良を低減することができる半導体素子の製造方法、半導体素子、半導体装置及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、不純物含有領域が形成された半導体層、ゲート絶縁膜及びゲート電極が積層された構造を有する半導体素子の製造方法について種々検討したところ、ゲート絶縁膜に対するゲート金属膜（ゲート電極を形成するための金属膜）の選択比に着目した。そして、ゲート絶縁膜に対するゲート金属膜の選択比が小さいため、従来の製造方法では、ゲート絶縁膜を介して不純物を均一に注入しにくいことを確認した。
【０００８】
そこで、本発明者は更に検討を行ったところ、ゲート電極の構造を下層ゲート電極及び上層ゲート電極を含んでなる積層構造とし、下層金属膜（下層ゲート電極を形成するための金属膜）に対する上層金属膜（上層ゲート電極を形成するための金属膜）の選択比に着目した。そして、下層金属膜（例えば、窒化タンタル）に対する上層金属膜（例えば、タングステン）の選択比は、エッチング条件を適切に設定することにより、ゲート絶縁膜に対するゲート金属膜の選択比よりも容易に高めることができることを見いだした。
【０００９】
そして、半導体層、ゲート絶縁膜、下層金属膜及び上層金属膜を形成する工程と、上層金属膜をエッチングして上層ゲート電極を形成する工程とを含むことにより、ゲート絶縁膜は膜厚分布に影響を受けず、下層金属膜は、膜厚分布に対する影響が、従来の製造方法においてゲート絶縁膜が受ける影響よりも小さいため、上層ゲート電極形成領域を除く半導体層形成領域で下層金属膜及びゲート絶縁膜の膜厚合計を均一にすることができることを見いだした。その結果、更に、下層金属膜及びゲート絶縁膜を介して半導体層に不純物を注入して不純物含有領域を形成する工程を含むことにより、半導体層への不純物のドーピングを面内で均一に行うことができ、半導体層の不純物含有領域における不純物（ドーパント）濃度の不均一性に起因して発生する特性不良を低減することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１０】
すなわち、本発明は、不純物含有領域が形成された半導体層、ゲート絶縁膜及びゲート電極が積層された構造を有する半導体素子の製造方法であって、上記製造方法は、半導体層、ゲート絶縁膜、下層金属膜及び上層金属膜を形成する工程（積層体形成工程）と、上層金属膜をエッチングして上層ゲート電極を形成する工程（上層ゲート電極形成工程）と、下層金属膜及びゲート絶縁膜を介して半導体層に不純物を注入して不純物含有領域を形成する工程（不純物含有領域形成工程）とを含む半導体素子の製造方法である。上記半導体素子は、ゲート電極が下層ゲート電極及び上層ゲート電極を含んでなるものであり、本発明は、そのような半導体素子の製造方法である。なお、上記不純物とは、真性半導体の抵抗を低減させるために、真性半導体にドープされる材質のことである。また、上記不純物含有領域とは、不純物を真性半導体にドープすることにより、真性半導体の母体元素の一部が不純物元素に置換された領域のことである。
【００１１】
本発明の半導体素子の製造方法によれば、上記積層体形成工程を行うことにより、半導体層を覆うように形成されたゲート絶縁膜上にゲート電極を形成するための下層金属膜及び上層金属膜を形成することができる。次に、上記上層ゲート電極形成工程を行うことにより、上層金属膜をエッチングしてゲート電極の上部を構成する上層ゲート電極を形成することができる。このとき、ゲート絶縁膜は膜厚分布に影響を受けず、下層金属膜は、膜厚分布に対する影響が、従来の製造方法においてゲート絶縁膜が受ける影響よりも小さいため、上層ゲート電極形成領域を除く半導体層形成領域で下層金属膜及びゲート絶縁膜の膜厚合計を均一にすることができる。その結果、更に上記不純物含有領域形成工程を含むことにより、下層金属膜及びゲート絶縁膜を介して半導体層に不純物を面内で均一にドーピングすることができる。したがって、本発明の半導体素子の製造方法によれば、不純物含有領域における不純物（ドーパント）濃度の不均一性に起因して発生する特性不良を低減することができ、歩留まりを向上させることができる。
【００１２】
本発明の半導体素子の製造方法としては、上記積層体形成工程、上記上層ゲート電極形成工程及び上記不純物含有領域形成工程を必須工程として含むものである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。したがって、例えば、上記積層体形成工程と上記上層ゲート電極形成工程との間に、上記上層ゲート電極形成工程にて上記上層金属膜をエッチングするときにマスクとして機能するフォトレジスト層を上記上層金属膜上に形成する工程を含む形態もまた、本発明の半導体素子の製造方法に含まれる。
【００１３】
なお、上記上層ゲート電極形成工程において下層金属膜がエッチングされるのをより低減することで上記上層ゲート電極形成工程後の下層金属膜及びゲート絶縁膜の膜厚合計の均一性を向上させ、上記不純物含有領域形成工程において不純物をより均一にドープさせる観点から、上記上層ゲート電極形成工程は、下層金属膜に対する上層金属膜の選択比がゲート絶縁膜に対する下層金属膜の選択比よりも大きい条件で行われることが好ましく、上記下層金属膜に対する上層金属膜の選択比は４以上であることがより好ましい。また、同様の観点から、上記下層金属膜の膜厚は、１０ｎｍ以上、４０ｎｍ以下であることが好ましく、上記ゲート絶縁膜の膜厚は、１００ｎｍ以下であることが好ましい。更に、上記ゲート絶縁膜の膜厚は、下層ゲート電極を形成するために下層金属膜をエッチングする工程において半導体層を露出させないために、３０ｎｍ以上であることが好ましく、半導体素子の性能を向上させるために、７０ｎｍ以下であることがより好ましい。そして、不純物をドープさせる際のチャネリング現象を防止する観点から、上記上層金属膜の膜厚は、３４０ｎｍ以上、５００ｎｍ以下であることが好ましい。
【００１４】
なお、上記下層金属膜の膜厚のより好ましい下限は、２０ｎｍであり、より好ましい上限は、３０ｎｍである。また、上記ゲート絶縁膜の膜厚のより好ましい下限は、５０ｎｍである。更に、上記上層金属膜の膜厚のより好ましい下限は、３６０ｎｍであり、より好ましい上限は、４００ｎｍである。
【００１５】
また、上記下層金属膜及び上層金属膜の形態としては、それぞれに関し、複数層からなる形態が挙げられるが、製造上の観点から、単層からなる形態が好ましい。また、複数の熱工程におけるヒロック等の塑性変形の抑制、及び、ドライエッチング法による配線形成の容易性の観点から、上記下層ゲート電極及び上層ゲート電極を構成する金属は、融点が２０００℃以上の高融点金属であることが好ましい。更に、本発明の作用効果を効果的に得る観点から、上記上層ゲート電極形成工程は、エッチングガスを用いて行うことが好ましい。そして、上記不純物含有領域形成工程は、上層ゲート電極をマスクとして行うことが好ましい。
【００１６】
本発明の半導体素子の製造方法の好ましい形態としては、（１）上記下層金属膜は、窒化タンタル又はタンタルを含み、上記上層金属膜は、高融点金属を主成分とする金属化合物を含み、上記エッチングガスは、六フッ化硫黄ガス又は四フッ化炭素ガス、酸素ガス、及び、塩素ガスを含む形態、（２）上記（１）の形態において、上記エッチングガスは、六フッ化硫黄ガスの流量が１０ｓｃｃｍ以上、５００ｓｃｃｍ以下である形態、（３）上記（１）又は（２）の形態において、上記エッチングガスは、酸素ガスの流量が５ｓｃｃｍ以上、２００ｓｃｃｍ以下である形態、（４）上記（１）〜（３）のいずれかの形態において、上記エッチングガスは、酸素ガスに対する六フッ化硫黄ガスの流量比が１．０以上、３．０以下である形態、（５）上記（１）〜（４）のいずれかの形態において、上記エッチングガスは、塩素ガスの流量が５ｓｃｃｍ以上、２００ｓｃｃｍ以下である形態が挙げられる。なお、本明細書中、ｓｃｃｍとは、１．０１３×１０５Ｐａ、０℃における１分間当たりのガス流量の単位を表し、１ｓｃｃｍ＝１０−６ｍ３／ｍｉｎである。
【００１７】
上記（１）の形態によれば、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比をより高めることができ、上記不純物含有領域形成工程を行う前に、下層金属膜及びゲート絶縁膜の膜厚合計の均一性をより向上させることができるため、本発明の作用効果をより効果的に得ることができる。なお、上記高融点金属としては、融点が２０００℃以上の金属が好ましく、例えばタングステン、モリブデン等が挙げられる。また、上記金属化合物は、主成分として、高融点金属を５０質量％以上含むことが好ましい。
【００１８】
上記（２）の形態については、六フッ化硫黄ガスの流量は、上記上層ゲート電極形成工程において充分なエッチング速度を得るために、１０ｓｃｃｍ以上であることが好ましく、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、５００ｓｃｃｍ以下であることが好ましい。なお、六フッ化硫黄ガスの流量のより好ましい下限は、１００ｓｃｃｍであり、より好ましい上限は、２５０ｓｃｃｍである。六フッ化硫黄ガスの流量の更に好ましい下限は、１５０ｓｃｃｍであり、より好ましい上限は、２００ｓｃｃｍである。
【００１９】
上記（３）の形態については、酸素ガスの流量は、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、５ｓｃｃｍ以上であることが好ましい。また、２００ｓｃｃｍを超えると、上記上層ゲート電極形成工程において反応性生成物が多く発生するおそれがあることから、酸素ガスの流量は２００ｓｃｃｍ以下であることが好ましい。なお、酸素ガスの流量のより好ましい下限は、５０ｓｃｃｍであり、より好ましい上限は、１００ｓｃｃｍである。また、酸素ガスの流量の更に好ましい下限は、６０ｓｃｃｍであり、更に好ましい上限は、８０ｓｃｃｍである。
【００２０】
上記（４）の形態については、酸素ガスに対する六フッ化硫黄ガスの流量比が１．０未満であると、反応性生成物が多く発生するおそれがあり、３．０を超えると、下層金属膜に対する上層金属膜の選択比を充分に得られなくなるおそれがある。なお、酸素ガスに対する六フッ化硫黄ガスの流量比のより好ましい下限は、１．５であり、より好ましい上限は、２．０である。
【００２１】
上記（５）の形態については、塩素ガスの流量は、上記上層ゲート電極形成工程後の下層金属膜の膜厚均一性を充分に得るために、５ｓｃｃｍ以上であることが好ましく、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、２００ｓｃｃｍ以下であることが好ましい。なお、塩素ガスの流量のより好ましい下限は、２０ｓｃｃｍであり、より好ましい上限は、１００ｓｃｃｍである。また、塩素ガスの流量の更に好ましい下限は、３０ｓｃｃｍであり、更に好ましい上限は、７０ｓｃｃｍである。
【００２２】
上記上層ゲート電極形成工程は、誘導結合プラズマ（ＩＣＰ）エッチング装置を用いて行われることが好ましい。ＩＣＰエッチング装置を用いれば、プラズマを容易に制御することができるため、本発明の作用効果をより容易に得ることができる。なお、上記ＩＣＰエッチング装置は、チャンバの上部を構成する石英板が、その上にアンテナコイルを配置し、かつマッチボックスを介してＲＦ（Ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）電源に接続されており、上記石英板に対して対向配置され、チャンバの下部を構成し、かつ被エッチング処理基板を配置するための下部電極が、マッチボックスを介して別のＲＦ電源に接続された構造を有する。したがって、上記アンテナコイルに印加するＲＦパワー密度（コイルパワー密度）と上記下部電極に印加するＲＦパワー密度（バイアスパワー）とを独立に調節することにより、プラズマ密度と自己バイアス電圧とを独立に制御することが可能である。また、被エッチング処理物の材料に応じて、印加するＲＦパワー密度の周波数を異ならせることも可能である。
【００２３】
上記ＩＣＰエッチング装置の好ましい形態としては、（Ａ）コイルパワー密度が０．５０Ｗ／ｃｍ２以上、２．００Ｗ／ｃｍ２以下である形態、（Ｂ）バイアスパワー密度が０．０５Ｗ／ｃｍ２以上、０．２０Ｗ／ｃｍ２以下である形態、（Ｃ）チャンバ内の気圧が０．６５Ｐａ以上、４．０Ｐａ以下である形態、（Ｄ）上記（Ａ）と（Ｂ）とを組み合わせた形態、（Ｅ）上記（Ａ）と（Ｃ）とを組み合わせた形態、（Ｆ）上記（Ｂ）と（Ｃ）とを組み合わせた形態、及び、（Ｇ）上記（Ａ）〜（Ｃ）を組み合わせた形態が挙げられる。
【００２４】
上記（Ａ）の形態については、コイルパワー密度は、上記上層ゲート電極形成工程において反応性生成物が発生するのを抑制するために、０．５０Ｗ／ｃｍ２以上であることが好ましく、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、２．００Ｗ／ｃｍ２以下であることが好ましい。なお、コイルパワー密度のより好ましい下限は、０．８０Ｗ／ｃｍ２であり、より好ましい上限は、１．９５Ｗ／ｃｍ２である。
【００２５】
上記（Ｂ）の形態については、バイアスパワー密度は、上記上層ゲート電極形成工程において反応性生成物が発生するのを抑制するために、０．０５Ｗ／ｃｍ２以上であることが好ましく、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、０．２０Ｗ／ｃｍ２以下であることが好ましい。なお、バイアスパワー密度のより好ましい下限は、０．０６Ｗ／ｃｍ２であり、より好ましい上限は、０．１６Ｗ／ｃｍ２である。
【００２６】
上記（Ｃ）の形態については、チャンバ内の気圧は、上記上層ゲート電極形成工程において下層金属膜に対する上層金属膜の選択比を充分に得るために、４．０Ｐａ以下であることが好ましく、上記上層ゲート電極形成工程において上層ゲート電極のアンダーカットを防ぐために、３．０Ｐａ以下であることがより好ましい。また、上記上層ゲート電極形成工程後の上層ゲート電極の膜厚均一性を充分に得るために、０．６５Ｐａ以上であることが好ましい。なお、チャンバ内の気圧のより好ましい下限は、０．８Ｐａであり、より好ましい上限は、２．０Ｐａである。また、チャンバ内の気圧の更に好ましい下限は、０．９Ｐａであり、更に好ましい上限は、１．９Ｐａである。
また、上記（Ｄ）〜（Ｇ）の形態についても同様である。なお、上記（Ａ）〜（Ｇ）の形態において、ＩＣＰエッチング装置を構成する下部電極の温度は、２０℃以上、４０℃以下であることが好ましく、チャンバ壁等の上記下部電極以外の部分の温度は、生成物の付着を抑制する観点から、８０℃以上であることが好ましい。
【００２７】
上記半導体素子の製造方法は、更に、下層金属膜をエッチングして下層ゲート電極を形成する工程を含み、上記下層ゲート電極形成工程は、上層ゲート電極をマスクとして行うことが好ましい。これにより、下層ゲート電極形成工程において下層ゲート電極の線幅シフト量を低減することができるため、素子特性のばらつきを低減することができる。また、下層ゲート電極形成工程においてフォトリソプロセスを用いないため、製造コストの削減を図ることができる。
【００２８】
本発明の半導体素子の製造方法は、（ａ）上記上層ゲート電極形成工程において、下層金属膜を残すこと、（ｂ）下層金属膜に対する上層金属膜の選択比、若しくは、ゲート絶縁膜に対するゲート金属膜（例えば、下層金属膜）の選択比を４以上にすること、（ｃ）ゲート金属膜をエッチングする際に、酸素ガスに対する六フッ化硫黄ガスの流量比が１．０以上、３．０以下であるエッチングガスを用いることの、（ａ）〜（ｃ）の点において、従来技術に対する技術的意義を有するものである。したがって、本発明は、上記（ａ）〜（ｃ）のいずれか一つの特徴を有していればよい。すなわち、上述した本発明においては、上記（ａ）の点を必須とするが、上記（ｂ）又は（ｃ）の点のみを必須とする半導体素子の製造方法もまた、本発明の一つである。これら（ａ）〜（ｃ）の点を組み合わせることによって、好ましい形態とすることができる。また、上記（ａ）〜（ｃ）の形態は、ＩＣＰエッチング装置を用いる形態と組み合わせることによって、より好ましい形態とすることができる。
【００２９】
本発明はまた、上記半導体素子の製造方法を用いて製造される半導体素子でもある。本発明の半導体素子によれば、ドーパント濃度の不均一性に起因して発生する特性不良を低減することができる。上記半導体素子の好ましい形態としては、薄膜トランジスタである形態が挙げられ、より好ましい形態としては、例えば、同一のドーパントを同一又は略同一の濃度で含む第１の不純物含有領域及び第２の不純物含有領域が形成された半導体層、ゲート絶縁膜、下層ゲート電極及び上層ゲート電極がこの順に積層され、第１の不純物含有領域がソース電極に接続され、第２の不純物含有領域がドレイン電極に接続された構造を有する形態が挙げられ、更に好ましい形態としては、下層ゲート電極及び上層ゲート電極の線幅制御性を向上させ、半導体素子特性の面内ばらつきを低減する観点から、下層ゲート電極及び上層ゲート電極がテーパ状でない形態が挙げられる。
【００３０】
本発明は更に、上記半導体素子を含んで構成される半導体装置でもある。本発明の半導体装置によれば、半導体素子の特性不良、更には半導体素子特性の面内ばらつきを低減することができるため、半導体装置の歩留まりを向上させることができる。上記半導体装置の好ましい形態としては、例えば、複数の上記半導体素子が接続された形態、複数の上記半導体素子が配線を介して回路を構成する形態等が挙げられる。なお、上記半導体装置の大面積化については、ＩＣＰエッチング装置を用いて上記上層ゲート電極形成工程を行うことにより、容易に対応することができる。
【００３１】
本発明はそして、上記半導体素子を含んで構成される表示装置でもある。本発明の表示装置によれば、半導体素子の特性不良、更には半導体素子特性の面内ばらつきを低減することができるため、表示装置の歩留まりを向上させることができる。上記表示装置の好ましい形態としては、液晶表示装置である形態が挙げられ、上記表示装置のより好ましい形態としては、ゲート配線、ソース配線、上記半導体素子及び画素電極を含んで構成され、上記半導体素子は、同一のドーパントを同一又は略同一の濃度で含む第１の不純物含有領域及び第２の不純物含有領域が形成された半導体層、ゲート絶縁膜、下層ゲート電極及び上層ゲート電極がこの順に積層され、上記第１の不純物含有領域がソース電極に接続され、かつ上記第２の不純物含有領域がドレイン電極に接続された構造を有するものであり、上記ゲート電極は、上記ゲート配線に接続され、上記ソース電極は、上記ソース配線に接続され、上記ドレイン電極は、上記画素電極に接続された構造を有するアクティブマトリクス基板を含んで構成される形態が挙げられる。なお、上記表示装置の大面積化については、ＩＣＰエッチング装置を用いて上記上層ゲート電極形成工程を行うことにより、容易に対応することができる。
【発明の効果】
【００３２】
本発明の半導体素子の製造方法によれば、半導体層、ゲート絶縁膜、下層金属膜及び上層金属膜を形成する工程と、上層金属膜をエッチングして上層ゲート電極を形成する工程とを行うことにより、上記上層ゲート電極形成工程後の下層金属膜及びゲート絶縁膜の膜厚合計を面内で均一にすることができる結果、更に、下層金属膜及びゲート絶縁膜を介して半導体層に不純物を注入して不純物含有領域を形成する工程を行うことにより、半導体層への不純物のドーピングを面内で均一に行うことができるため、不純物含有領域におけるドーパント濃度の不均一性に起因して発生する特性不良を低減することができる。
【発明を実施するための最良の形態】
【００３３】
以下に実施例を掲げ、本発明を更に詳細に説明するが、本発明はこの実施例に限定されるものではない。
【００３４】
〔実施例１〕
図１は、本発明の実施例１に係る正スタガ型ｐ−ＳｉＴＦＴ（半導体素子）の製造工程フローを示す断面模式図である。
まず、図１（ａ）に示すように、ガラス基板７上に、ベースコート膜６、ポリシリコン（ｐ−Ｓｉ）層（半導体層）５、酸化シリコン（ＳｉＯ２）膜（ゲート絶縁膜）４、窒化タンタル（ＴａＮ）膜（下層金属膜）３、タングステン（Ｗ）膜（上層金属膜）２、及び、フォトレジスト層１を順に形成した（積層体形成工程）。
【００３５】
なお、ガラス基板７の材質としては、液晶用精密ガラスを用いたがこれに限定されない。ベースコート膜６としては、下層が窒化シリコン（ＳｉＮｘ）からなり、上層が酸化シリコンからなる２層構造を採用したが、これに限定されず、例えば下層が酸窒化シリコン（ＳｉＮＯ）からなり、上層が酸化シリコンからなる２層構造も用いることができる。半導体層５の材質としては、ポリシリコンに限定されず、例えば連続粒界結晶（ＣＧ）シリコン等も用いることができる。また、本実施例では、半導体層５の膜厚を５０ｎｍとしたが、これに限定されない。ゲート絶縁膜４の材質としては、酸化シリコンに限定されない。また、本実施例では、ゲート絶縁膜４の膜厚を７０ｎｍとしたが、これに限定されない。本実施例によれば、ゲート絶縁膜４の膜厚を、例えば７０ｎｍよりも小さくすることにより、ｐ−ＳｉＴＦＴの性能を向上させることも可能である。下層金属膜３の材質としては、窒化タンタルに限定されない。また、本実施例では、下層金属膜３の膜厚を３０ｎｍとしたが、本発明の作用効果を得られる限り、特に限定されない。上層金属膜２の材質としては、タングステンに限定されない。また、本実施例では、上層金属膜２の膜厚を３６０ｎｍとしたが、本発明の作用効果を得られる限り、特に限定されない。本実施例では、フォトレジスト層１の膜厚を１．４μｍとしたが、これに限定されない。
【００３６】
次に、図１（ｂ）に示すように、誘導結合プラズマ（ＩＣＰ）エッチング装置を用いて、フォトレジスト層１をマスクとして、タングステン膜２のエッチングを行った（上層ゲート電極形成工程）。エッチングガスとしては、六フッ化硫黄（ＳＦ６）ガス、酸素（Ｏ２）ガス及び塩素（Ｃｌ２）ガスからなるガスを用い、ＳＦ６ガス、Ｏ２ガス及びＣｌ２ガスの流量はそれぞれ、１００ｓｃｃｍ、８０ｓｃｃｍ及び４０ｓｃｃｍとした。また、ＩＣＰエッチング装置については、コイルパワー密度を１．９５Ｗ／ｃｍ２とし、バイアスパワー密度を０．１５Ｗ／ｃｍ２とし、チャンバ内の気圧を１．３Ｐａ、ＩＣＰエッチング装置を構成する下部電極の温度を２０℃とした。これにより、図２の走査型電子顕微鏡（ＳＥＭ）写真に示すように、タングステンからなる上層ゲート電極１２を形成することができるとともに、窒化タンタル膜３の膜厚均一性を２８．７％で確保することができた。
【００３７】
次に、図１（ｃ）に示すように、フォトレジスト層１を剥離した後、上層ゲート電極１２をマスクとして窒化タンタル膜３及び酸化シリコン膜４を介してポリシリコン層５にリン（Ｐ）を注入してｎ型ポリシリコン領域（不純物含有領域）５ａを形成した（不純物含有領域形成工程）。なお、本実施例では、ドーピングの方法としてＮイオン注入法を用いたが、これに限定されず、例えば、Ｌｏｆｆドーピング法、プラズマドーピング（ＰＤ）法及びＮＤドーピング法等を用いて、不純物のドーピングを行ってもよい。また、不純物としてリン（Ｐ）をドーズ量１０１５／ｃｍ３で注入したが、これに限定されない。
【００３８】
次に、図１（ｄ）に示すように、ＩＣＰエッチング装置を用いて、上層ゲート電極１２をマスクとして窒化タンタル膜３のエッチングをして下層ゲート電極１３を形成した（下層ゲート電極形成工程）。このとき、レジストシフトが起こらなかったため、下層ゲート電極１３の線幅シフトを低減することができた。また、ポリシリコン層５が露出しない限り、酸化シリコン膜４の上部はエッチングされてもよく、不要な窒化タンタル膜３を充分に除去することができた。これにより、２層構造のゲート電極１０が完成した。
最後に、図１（ｅ）に示すように、層間絶縁膜９、ソース電極８ａ及びドレイン電極８ｂを形成することにより、正スタガ型ｐ−ＳｉＴＦＴが完成した。
【００３９】
〔実験例１〕
本実験例では、（ｉ）六フッ化硫黄（ＳＦ６）ガスの流量、（ｉｉ）、酸素（Ｏ２）ガスの流量、（ｉｉｉ）塩素（Ｃｌ２）ガスの流量、（ｉｖ）コイルパワー密度、（ｖ）バイアスパワー密度、及び、（ｖｉ）チャンバ内の気圧と、タングステン（Ｗ）膜、窒化タンタル（ＴａＮ）膜及び酸化シリコン（ＳｉＯ２）膜の（ａ）エッチング速度、（ｂ）エッチング均一性、及び、（ｃ）選択性との関係を調べた。その結果を図３〜８に示す。
なお、タングステン膜としては、３２×４０ｃｍ、膜厚４００ｎｍのものを用い、窒化タンタル膜としては、３２×４０ｃｍ、膜厚２００ｎｍのものを用い、酸化シリコン膜としては、３２×４０ｃｍ、膜厚３００ｎｍのものを用いた。また、エッチング装置には、ワイエイシイ株式会社（ＹＡＣ  Ｃｏｒｐｏｒａｔｉｏｎ）製ＩＣＰエッチング装置を用いた。
【００４０】
（ｉ）ＳＦ６ガスの流量（図３）
図３（ａ）に示すように、ＳＦ６ガスの流量が大きいほど、タングステン膜及び窒化タンタル膜のエッチング速度は単調に大きくなる傾向にあり、タングステン膜の方が、窒化タンタル膜よりもその上がり度合が大きい。また、図３（ｂ）に示すように、ＳＦ６ガスの流量が大きいほど、タングステン膜及び窒化タンタル膜のエッチング均一性は単調に減少する傾向にある。更に、図３（ｃ）に示すように、ＳＦ６ガスの流量が大きいほど、選択比（Ｗ／ＴａＮ）は単調に減少する傾向にある。
【００４１】
（ｉｉ）Ｏ２ガスの流量（図４）
図４（ａ）に示すように、Ｏ２の流量が大きいほど、タングステン膜のエッチング速度は単調に大きくなる傾向にあるのに対し、窒化タンタル膜のエッチング速度は単調に小さくなる傾向にある。また、図４（ｂ）に示すように、タングステン膜のエッチング均一性は、Ｏ２の流量が大きいほど、単調に小さくなる傾向にあるのに対し、窒化タンタル膜のエッチング均一性は、縦軸に該エッチング均一性、横軸にＯ２ガスの流量をとったとき、上に凸の略放物線を描く傾向にある。更に、図４（ｃ）に示すように、Ｏ２の流量が大きいほど、選択比（Ｗ／ＴａＮ）は単調に大きくなる傾向にある。
【００４２】
（ｉｉｉ）Ｃｌ２ガスの流量（図５）
図５（ａ）に示すように、Ｃｌ２の流量が大きいほど、タングステン膜のエッチング速度は単調に小さくなる傾向にあるのに対し、窒化タンタル膜のエッチング速度はあまり変化しない。また、図５（ｂ）に示すように、タングステン膜のエッチング均一性は、Ｃｌ２の流量に対してあまり変化しないのに対し、窒化タンタル膜のエッチング均一性は、縦軸に該エッチング均一性、横軸にＣｌ２ガスの流量をとったとき、上に凸の略放物線を描く傾向にある。更に、図５（ｃ）に示すように、Ｃｌ２の流量が大きいほど、選択比（Ｗ／ＴａＮ）は単調に小さくなる傾向にある。
【００４３】
（ｉｖ）コイルパワー密度（図６）
図６（ａ）に示すように、コイルパワー密度が大きいほど、タングステン膜及び窒化タンタル膜のエッチング速度は単調に大きくなる傾向にある。また、図６（ｂ）に示すように、タングステン膜のエッチング均一性は、コイルパワー密度が大きいほど、単調に小さくなる傾向にあるのに対し、窒化タンタル膜のエッチング均一性は、単調に大きくなる傾向にある。更に、図６（ｃ）に示すように、選択比（Ｗ／ＴａＮ）は、縦軸に該エッチング均一性、横軸にコイルパワー密度をとったとき、上に凸の略放物線を描く傾向にある。
【００４４】
（ｖ）バイアスパワー密度（図７）
図７（ａ）に示すように、バイアスパワー密度が大きいほど、タングステン膜及び窒化タンタル膜のエッチング速度は単調に大きくなる傾向にある。また、図７（ｂ）に示すように、タングステンのエッチング均一性は、バイアスパワー密度に対しあまり変化しないのに対し、窒化タンタル膜のエッチング均一性は、縦軸に該エッチング均一性、横軸にバイアスパワー密度をとったとき、下に凸の略放物線を描く傾向にある。更に、図７（ｃ）に示すように、選択比（Ｗ／ＴａＮ）は、バイアスパワー密度が大きいほど、単調に小さくなる傾向にある。
【００４５】
（ｖｉ）チャンバ内の気圧（図８）
図８（ａ）に示すように、チャンバ内の気圧が大きいほど、タングステン膜のエッチング速度は単調に小さくなる傾向にあるのに対し、窒化タンタル膜のエッチング速度は単調に大きくなる傾向にある。また、図８（ｂ）に示すように、タングステン膜のエッチング均一性は、縦軸に該エッチング均一性、横軸にチャンバ内の気圧をとったとき、上に凸の略放物線を描く傾向にあるのに対し、窒化タンタル膜のエッチング均一性は、下に凸の略放物線を描く傾向にある。更に、図８（ｃ）に示すように、チャンバ内の気圧が大きいほど、選択比（Ｗ／ＴａＮ）は単調に小さくなる傾向にある。
【図面の簡単な説明】
【００４６】
【図１】（ａ）〜（ｅ）は、本発明の実施例１に係る正スタガ型ｐ−ＳｉＴＦＴ（半導体素子）の製造工程フローを示す断面模式図である。
【図２】上層ゲート電極形成工程後の様子を示す走査型電子顕微鏡（ＳＥＭ）写真である（実施例１）。
【図３】（ａ）は、六フッ化硫黄（ＳＦ６）ガスの流量とエッチング速度との関係を示す図であり、（ｂ）は、ＳＦ６ガスの流量とエッチング均一性との関係を示す図であり、（ｃ）は、ＳＦ６ガスの流量と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図４】（ａ）は、酸素（Ｏ２）ガスの流量とエッチング速度との関係を示す図であり、（ｂ）は、Ｏ２ガスの流量とエッチング均一性との関係を示す図であり、（ｃ）は、Ｏ２ガスの流量と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図５】（ａ）は、塩素（Ｃｌ２）ガスの流量とエッチング速度との関係を示す図であり、（ｂ）は、Ｃｌ２ガスの流量とエッチング均一性との関係を示す図であり、（ｃ）は、Ｃｌ２ガスの流量と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図６】（ａ）は、コイルパワー密度とエッチング速度との関係を示す図であり、（ｂ）は、コイルパワー密度とエッチング均一性との関係を示す図であり、（ｃ）は、コイルパワー密度と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図７】（ａ）は、バイアスパワー密度とエッチング速度との関係を示す図であり、（ｂ）は、バイアスパワー密度とエッチング均一性との関係を示す図であり、（ｃ）は、バイアスパワー密度と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図８】（ａ）は、チャンバ内の気圧とエッチング速度との関係を示す図であり、（ｂ）は、チャンバ内の気圧とエッチング均一性との関係を示す図であり、（ｃ）は、チャンバ内の気圧と選択比（Ｗ／ＴａＮ）との関係を示す図である（実験例１）。
【図９】（ａ）〜（ｅ）は、特許文献２に係る正スタガ型ｐ−ＳｉＴＦＴの製造方法の製造工程フローを示す断面模式図である。
【符号の説明】
【００４７】
１：フォトレジスト層
２：タングステン膜（上層金属膜）
３：窒化タンタル膜（下層金属膜）
４：酸化シリコン膜（ゲート絶縁膜）
５：ポリシリコン層（半導体層）
５ａ：ｎ型ポリシリコン領域（不純物含有領域）
５ｂ：チャネル領域
６：ベースコート膜
７：ガラス基板
８ａ：ソース電極
８ｂ：ドレイン電極
９：層間絶縁膜
１０：ゲート電極
１１：リン（不純物）
１２：タングステン層（上層ゲート電極）
１３：窒化タンタル層（下層ゲート電極）
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図２】
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