(57)【要約】【課題】  電流ループの利得を最適化する制御装置を提供することを課題とする。【解決手段】  スイッチング電源１用の制御装置６は、インダクタ４に流れる電流をスイッチング周期毎に検出する電流検出手段１４を有する。乗算手段１５は、電流検出信号に電流制御利得Ｋａｍｐを乗算して信号ＰＩＳを生成する。演算手段１１は、電圧検出信号ＶＳに対して、スイッチング周波数の２分の１の周波数を有する矩形波信号ＲＳを加算すると共に、信号ＰＩＳを減算して、制御信号ＣＳを生成する。利得調整手段１７は、ΔＰＩＳ／ΔＤ（ΔＰＩＳは信号ＰＩＳのスイッチング周期毎の変化量、ΔＤは駆動パルス信号の時比率のスイッチング周期毎の変化量）が所定の定数になるように電流制御利得を調整する。【選択図】  図１
2006158183.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電源を制御するスイッチング電源用制御装置であって、
前記スイッチング電源は、所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行うスイッチング素子と、前記スイッチング素子の出力を平滑化する平滑回路とを含んでおり、この平滑回路は、前記スイッチング素子に接続されたインダクタを含んでおり、
前記スイッチング電源用制御装置は、
前記スイッチング電源の出力電圧を検出し、この出力電圧に応じた電圧検出信号を生成する電圧検出手段と、
前記インダクタに流れる電流を前記スイッチング周期毎に検出して、前記電流に応じた電流検出信号を生成する電流検出手段と、
前記スイッチング周波数の２分の１の周波数を有する矩形波信号を生成する矩形波信号発生手段と、
前記電流検出信号に電流制御利得を乗算して、利得乗算電流検出信号を生成する乗算手段と、
前記電圧検出信号に対して前記矩形波信号を加算するとともに前記利得乗算電流検出信号を減算して、制御信号を生成する演算手段と、
前記制御信号の大きさに応じた時比率を有する駆動パルス信号を生成し、その駆動パルス信号を前記スイッチング素子に供給して前記スイッチング素子を駆動する駆動信号生成手段と、
前記利得乗算電流検出信号および前記時比率に基づいて前記電流制御利得を調整する利得調整手段と、
を備え、
前記駆動信号生成手段は、ΔＤ／ΔＣＳ（ここで、ΔＤは前記時比率の前記スイッチング周期毎の変化量、ΔＣＳは前記制御信号の前記スイッチング周期毎の変化量）が定数ａになるように前記駆動パルス信号を生成し、
前記利得調整手段は、ΔＰＩＳ／ΔＤ＝−１／２ａ（ここで、ΔＰＩＳは前記利得乗算電流検出信号の前記スイッチング周期毎の変化量）を満たすように前記電流制御利得を調整する、スイッチング電源用制御装置。
【請求項２】
平滑回路に接続されることによりスイッチング電源を構成するスイッチング電源用制御装置であって、
前記平滑回路はインダクタを含んでおり、
前記スイッチング電源用制御装置は、
所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行い、前記インダクタに接続されるべきスイッチング素子と、
前記スイッチング電源の出力電圧を検出し、この出力電圧に応じた電圧検出信号を生成する電圧検出手段と、
前記インダクタに流れる電流を前記スイッチング周期毎に検出して、前記電流に応じた電流検出信号を生成する電流検出手段と、
前記スイッチング周波数の２分の１の周波数を有する矩形波信号を生成する矩形波信号発生手段と、
前記電流検出信号に電流制御利得を乗算して、利得乗算電流検出信号を生成する乗算手段と、
前記電圧検出信号に対して前記矩形波信号を加算するとともに前記利得乗算電流検出信号を減算して、制御信号を生成する演算手段と、
前記制御信号の大きさに応じた時比率を有する駆動パルス信号を生成し、その駆動パルス信号を前記スイッチング素子に供給して前記スイッチング素子を駆動する駆動信号生成手段と、
前記利得乗算電流検出信号および前記時比率に基づいて前記電流制御利得を調整する利得調整手段と、
を備え、
前記駆動信号生成手段は、ΔＤ／ΔＣＳ（ここで、ΔＤは前記時比率の前記スイッチング周期毎の変化量、ΔＣＳは前記制御信号の前記スイッチング周期毎の変化量）が定数ａになるように前記駆動パルス信号を生成し、
前記利得調整手段は、ΔＰＩＳ／ΔＤ＝−１／２ａ（ここで、ΔＰＩＳは前記利得乗算電流検出信号の前記スイッチング周期毎の変化量）を満たすように前記電流制御利得を調整する、スイッチング電源用制御装置。
【請求項３】
前記スイッチング素子は、オン抵抗を有しており、
前記電流検出手段は、前記オン抵抗の両端の電圧を検出することにより前記インダクタに流れる電流を検出する、
請求項１または２に記載のスイッチング電源用制御装置。
【請求項４】
前記利得乗算電流検出信号は、前記スイッチング周期毎に立ち上がりと立ち下がりとを交互に繰り返し、
前記時比率は、前記利得乗算電流検出信号の立ち上がりに同期して減少し、前記利得乗算電流検出信号の立ち下がりに同期して増加する、
請求項１〜３のいずれかに記載のスイッチング電源用制御装置。
【請求項５】
前記駆動信号生成手段は、所定の振幅および前記スイッチング周波数で振動するランプ信号を生成するランプ信号発生手段を含んでおり、
前記定数ａは、前記ランプ信号の振幅の逆数である、請求項１〜４のいずれかに記載のスイッチング電源用制御装置。
【請求項６】
前記利得調整手段は、
（１／２ａ）・Ｄ＿Ａ＋ＰＩＳ＿Ａ（ここで、Ｄ＿Ａは、前記矩形波信号のハイ期間における前記時比率、ＰＩＳ＿Ａは、前記矩形波信号のハイ期間における前記利得乗算電流検出信号の大きさ）を計算し、その計算結果を示す第１結果信号を生成する第１の演算手段と、
（１／２ａ）・Ｄ＿Ｂ＋ＰＩＳ＿Ｂ（ここで、Ｄ＿Ｂは、前記矩形波信号のロー期間における前記時比率、ＰＩＳ＿Ｂは、前記矩形波信号のロー期間における前記利得乗算電流検出信号の大きさ）を計算し、その計算結果を示す第２結果信号を生成する第２の演算手段と、
前記第１結果信号と前記第２結果信号とを比較し、その比較の結果を示す第１比較信号を生成する第１の比較手段と、
前記駆動パルス信号から前記Ｄ＿Ａおよび前記Ｄ＿Ｂを検出する時比率検出手段と、
検出された前記Ｄ＿Ａと検出された前記Ｄ＿Ｂとを比較し、その比較の結果を示す第２比較信号を生成する第２の比較手段と、
前記第１および第２比較信号に応じて前記電流制御利得を増加または減少して、前記電流制御利得を決定する利得決定手段と、
を含んでいる、請求項１〜５のいずれかに記載のスイッチング電源用制御装置。
【請求項７】
前記利得乗算電流検出信号はアナログ信号であり、
前記利得調整手段は、
前記利得乗算電流検出信号をデジタル化して、デジタル利得乗算信号を生成するアナログ−デジタル変換器と、
前記デジタル利得乗算信号から前記ΔＰＩＳを検出する第１のデジタル検出回路と、
前記駆動パルス信号から前記ΔＤを検出する第２のデジタル検出回路と、
検出された前記ΔＰＩＳおよびΔＤを用いて、ΔＰＩＳ／ΔＤを算出するデジタル除算器と、
算出されたΔＰＩＳ／ΔＤと−１／２ａとを比較し、その比較の結果を示す出力信号を生成するデジタル比較器と、
前記デジタル比較器の出力信号に基づいてΔＰＩＳ／ΔＤが−１／２ａに近づくように前記電流制御利得を増加または減少し、この増加または減少された電流制御利得を示すデジタル利得信号を生成するデジタル利得決定回路と、
前記デジタル利得信号をアナログ化して、アナログ利得信号を生成するデジタル−アナログ変換器と、
を含んでおり、
前記乗算手段は、前記アナログ利得信号と前記電流検出信号を受け、両者の積に相当する出力信号を前記利得乗算電流検出信号として生成する、
請求項１〜５のいずれかに記載のスイッチング電源用制御装置。
【請求項８】
所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行うスイッチング素子と、
前記スイッチング素子の出力を平滑化して、当該スイッチング電源の出力電圧を生成する平滑回路と、
前記スイッチング素子のスイッチングを制御する制御装置と、
を備えるスイッチング電源であって、
前記平滑回路は、前記スイッチング素子に接続されたインダクタを含んでおり、
前記制御装置は、
前記スイッチング電源の出力電圧を検出し、この出力電圧に応じた電圧検出信号を生成する電圧検出手段と、
前記インダクタに流れる電流を前記スイッチング周期毎に検出して、前記電流に応じた電流検出信号を生成する電流検出手段と、
前記スイッチング周波数の２分の１の周波数を有する矩形波信号を生成する矩形波信号発生手段と、
前記電流検出信号に電流制御利得を乗算して、利得乗算電流検出信号を生成する乗算手段と、
前記電圧検出信号に対して前記矩形波信号を加算するとともに前記利得乗算電流検出信号を減算して、制御信号を生成する演算手段と、
前記制御信号の大きさに応じた時比率を有する駆動パルス信号を生成し、その駆動パルス信号を前記スイッチング素子に供給して前記スイッチング素子を駆動する駆動信号生成手段と、
前記利得乗算電流検出信号および前記時比率に基づいて前記電流制御利得を調整する利得調整手段と、
を備え、
前記駆動信号生成手段は、ΔＤ／ΔＣＳ（ここで、ΔＤは前記時比率の前記スイッチング周期毎の変化量、ΔＣＳは前記制御信号の前記スイッチング周期毎の変化量）が定数ａになるように前記駆動パルス信号を生成し、
前記利得調整手段は、ΔＰＩＳ／ΔＤ＝−１／２ａ（ここで、ΔＰＩＳは前記利得乗算電流検出信号の前記スイッチング周期毎の変化量）を満たすように前記電流制御利得を調整する、スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モード制御により位相進み補償を行うスイッチング電源用制御装置およびスイッチング電源に関する。
【背景技術】
【０００２】
スイッチング電源は、小型軽量かつ高効率等の特長を有しており、各種機器に組み込まれているマイコンやパソコン等の電源として幅広く利用されている。これらパソコン等では、低電圧化および高速処理化が進み、消費電流が増加する一方である。そのため、スイッチング電源では、パソコン等における処理負荷に応じて、負荷電流が急激に増大したりあるいは減少したりする。また、スイッチング電源は、広い入力電圧範囲に対応が容易という特長を有しており、世界数カ国で対応可能な電源や、入力電圧の仕様設定が広い電源としても利用されている。スイッチング電源では、このような負荷電流や入力電圧の変化に対して安定した出力電圧を保障する必要がある。さらに、負荷電流や入力電圧の急激な変化に応じて出力電圧が過渡応答を示す場合でも、安定した状態に迅速に回復することが求められている。
【０００３】
特に、ＶＲＭ[Voltage Regulator Module]やＰＯＬ[Point Of Load]等のマイクロプロ
セッサやＤＳＰ[Digital Signal Processor]等の、クロック周波数が高く、低電圧のＬＳＩ[Large Scale Integration]を駆動するスイッチング電源は、負荷電流の急激な変動に対
応するために、高速応答性が要求される。しかし、出力回路としてＬＣフィルタ回路を備えるスイッチング電源では、ＬＣフィルタ回路の影響により位相遅れが発生する。
【０００４】
スイッチング電源は、コントローラＩＣ[Integrated Circuit]等の制御装置を備えていて、この制御装置によりＦＥＴ[Field Effect Transistor]等のスイッチング素子をオン／オフしてもよい。この制御装置は、スイッチング電源の出力電圧をフィードバックして電圧ループを構成し、その出力電圧に基づいて、スイッチング素子をオン／オフするためのパルス幅変調［ＰＷＭ：Pulse Width Modulation］信号を生成する。下記の非特許文献１には、ＬＣフィルタ回路のインダクタに流れる電流をフィードバックして電流ループを構成し、インダクタに流れる電流を用いた電流モード制御により位相進み補償を行う制御装置が開示されている。電流ループでは、検出した電流に一定の電流制御利得を乗算した値がフィードバックされる。この電流制御利得には最適値が存在する。また、下記の非特許文献２には、インダクタに流れる電流を、スイッチング素子がオンしたときのオン抵抗の両端電圧に基づいて検出することが記載されている。
【非特許文献１】「An Accurate and Practical Small-Signal Model for Current-Mode Control」、Ridley Engineering inc.、１９９９年
【非特許文献２】Data Sheet of HIP6301 PWM controller, intersil corporation,２００２年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、スイッチング素子のオン抵抗を用いて電流を検出する場合、このオン抵抗の抵抗値が電流ループの利得に影響する。そのため、オン抵抗の抵抗値にバラツキや温度変化等があると、電流ループの利得が最適値から変動し、制御系が不安定となる。その結果、出力電圧の変動が大きくなり、出力電圧が発振する恐れがある。電流ループの利得が大きくなると、高周波領域においてゲイン余裕が不足し、出力電圧の制御が不安定になる。一方、電流ループの利得が小さくなると、高周波領域において位相余裕が不足し、位相進み効果が低下して、出力電圧の制御が不安定となる。
【０００６】
そこで、本発明は、電流ループの利得を最適化するスイッチング電源制御装置及びスイッチング電源を提供することを課題とする。
【課題を解決するための手段】
【０００７】
一つの側面において、本発明は、スイッチング電源を制御するスイッチング電源用制御装置に関する。スイッチング電源は、所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行うスイッチング素子と、スイッチング素子の出力を平滑化する平滑回路とを含んでいる。平滑回路は、スイッチング素子に接続されたインダクタを含んでいる。このスイッチング電源用制御装置は、スイッチング電源の出力電圧を検出し、この出力電圧に応じた電圧検出信号を生成する電圧検出手段と、インダクタに流れる電流をスイッチング周期毎に検出して、その電流に応じた電流検出信号を生成する電流検出手段と、スイッチング周波数の２分の１の周波数を有する矩形波信号を生成する矩形波信号発生手段と、電流検出信号に電流制御利得を乗算して、利得乗算電流検出信号を生成する乗算手段と、電圧検出信号に対して矩形波信号を加算するとともに利得乗算電流検出信号を減算して、制御信号を生成する演算手段と、制御信号の大きさに応じた時比率を有する駆動パルス信号を生成し、その駆動パルス信号をスイッチング素子に供給してスイッチング素子を駆動する駆動信号生成手段と、利得乗算信号および時比率に基づいて電流制御利得を調整する利得調整手段とを備えている。駆動信号生成手段は、ΔＤ／ΔＣＳ（ここで、ΔＤは時比率のスイッチング周期毎の変化量、ΔＣＳは制御信号のスイッチング周期毎の変化量）が定数ａになるように駆動パルス信号を生成する。利得調整手段は、ΔＰＩＳ／ΔＤ＝−１／２ａ（ここで、ΔＰＩＳは利得乗算電流検出信号のスイッチング周期毎の変化量）を満たすように電流制御利得を調整する。
【０００８】
別の側面において、本発明は、平滑回路に接続されることによりスイッチング電源を構成するスイッチング電源用制御装置に関する。平滑回路はインダクタを含んでいる。このスイッチング電源用制御装置は、所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行い、インダクタに接続されるべきスイッチング素子と、スイッチング電源の出力電圧を検出し、この出力電圧に応じた電圧検出信号を生成する電圧検出手段と、インダクタに流れる電流をスイッチング周期毎に検出して、その電流に応じた電流検出信号を生成する電流検出手段と、スイッチング周波数の２分の１の周波数を有する矩形波信号を生成する矩形波信号発生手段と、電流検出信号に電流制御利得を乗算して、利得乗算電流検出信号を生成する乗算手段と、電圧検出信号に対して矩形波信号を加算するとともに利得乗算電流検出信号を減算して、制御信号を生成する演算手段と、制御信号の大きさに応じた時比率を有する駆動パルス信号を生成し、その駆動パルス信号をスイッチング素子に供給してスイッチング素子を駆動する駆動信号生成手段と、利得乗算電流検出信号および時比率に基づいて電流制御利得を調整する利得調整手段とを備えている。駆動信号生成手段は、ΔＤ／ΔＣＳ（ここで、ΔＤは時比率のスイッチング周期毎の変化量、ΔＣＳは制御信号のスイッチング周期毎の変化量）が定数ａになるように駆動パルス信号を生成する。利得調整手段は、ΔＰＩＳ／ΔＤ＝−１／２ａ（ここで、ΔＰＩＳは利得乗算電流検出信号のスイッチング周期毎の変化量）を満たすように電流制御利得を調整する。
【０００９】
上記のスイッチング電源用制御装置は、スイッチング電源の出力電圧に基づいて駆動パルス信号を生成するための電圧ループと、スイッチング電源内のインダクタを流れる電流に基づいて位相進み補償を行うための電流ループを備えている。出力電圧に応じた電圧検出信号に、１／２スイッチング周波数を有する矩形波信号を加えて生成した制御信号に基づいて駆動パルス信号を生成しているので、矩形波信号のハイ期間と矩形波信号のロー期間とで駆動パルス信号のパルス幅が変動し、それに伴い時比率も変動する。矩形波信号のハイ期間とロー期間はそれぞれ１スイッチング周期に等しいから、この駆動パルス信号の時比率はスイッチング周期毎に変化する。この駆動パルス信号に応じて平滑回路のインダクタに流れる電流が変動し、この電流変動に応じて利得乗算電流検出信号がスイッチング周期毎に変化する。利得調整手段が、ΔＰＩＳ／ΔＤ＝−１／２ａを満足するように電流制御利得を調整するので、電流ループの利得を最適な値、すなわち十分な位相進み効果が得られ、かつ制御系が安定化するような値に収束させることができる。スイッチング素子がオン抵抗を有していて、その抵抗値が素子のバラツキや温度変化等によって変わっても、オン抵抗値の変化を打ち消すように電流制御利得が自動調整され、電流ループの利得が最適な値になる。電流ループの利得が最適化されることによって、制御装置における電流ループ制御による位相進み効果が十分に得られ、高いスイッチング周波数に対する制御に対応することが可能になる。したがって、スイッチング電源において、制御系が安定化し、出力電圧の変動が大きくなることなく、高速応答にも対応可能となる。また、スイッチング電源における過電流検出において、スイッチング素子のオン抵抗の抵抗値に関係なく、過電流検出が可能となる。また、スイッチング電源の負荷の動作等に起因して負荷電流がスイッチング周期毎に交互に増加および減少を繰り返す場合でも、同じスイッチング周期毎にΔＰＩＳ／ΔＤを検出して電流制御利得を調整するので、安定した電流ループ制御が可能である。
【００１０】
なお、駆動パルス信号は、スイッチング電源のスイッチング素子をオン／オフするための信号であり、例えば、ＰＷＭ信号である。スイッチング電源の出力電圧に応じた電圧検出信号は、出力電圧に基づいてフィードバック制御を行うための信号であり、例えば、検出した出力電圧と目標電圧とを差分増幅した信号である。駆動パルス信号の時比率は、駆動パルス信号の一周期に占めるスイッチング素子をオンさせる期間の割合（つまり、スイッチング動作の一周期に占めるオン期間の割合）である。電流制御利得の調整には、駆動パルス信号の時比率を直接使用してもよいし、時比率を反映する他のパラメータ、例えば駆動パルス信号のパルス幅を使用してもよい。
【００１１】
スイッチング素子は、オン抵抗を有していてもよい。電流検出手段は、オン抵抗の両端の電圧を検出することにより、インダクタに流れる電流を検出してもよい。
【００１２】
利得乗算電流検出信号は、スイッチング周期毎に立ち上がりと立ち下がりとを交互に繰り返してもよい。時比率は、利得乗算電流検出信号の立ち上がりに同期して減少し、利得乗算電流検出信号の立ち下がりに同期して増加してもよい。
【００１３】
駆動信号生成手段は、所定の振幅およびスイッチング周波数で振動するランプ信号を生成するランプ信号発生手段を含んでいてもよい。定数ａは、ランプ信号の振幅の逆数であってもよい。
【００１４】
利得調整手段は、（１／２ａ）・Ｄ＿Ａ＋ＰＩＳ＿Ａ（ここで、Ｄ＿Ａは、矩形波信号のハイ期間における時比率、ＰＩＳ＿Ａは、矩形波信号のハイ期間における利得乗算電流検出信号の大きさ）を計算し、その計算結果を示す第１結果信号を生成する第１の演算手段と、（１／２ａ）・Ｄ＿Ｂ＋ＰＩＳ＿Ｂ（ここで、Ｄ＿Ｂは、矩形波信号のロー期間における時比率、ＰＩＳ＿Ｂは、矩形波信号のロー期間における利得乗算電流検出信号の大きさ）を計算し、その計算結果を示す第２結果信号を生成する第２の演算手段と、第１結果信号と第２結果信号とを比較し、その比較の結果を示す第１比較信号を生成する第１の比較手段と、駆動パルス信号からＤ＿ＡおよびＤ＿Ｂを検出する時比率検出手段と、検出されたＤ＿Ａと検出されたＤ＿Ｂとを比較し、その比較の結果を示す第２比較信号を生成する第２の比較手段と、第１および第２比較信号に応じて電流制御利得を増加または減少して、電流制御利得を決定する利得決定手段とを含んでいてもよい。
【００１５】
利得乗算電流検出信号はアナログ信号であってもよい。利得調整手段は、利得乗算電流検出信号をデジタル化して、デジタル利得乗算信号を生成するアナログ−デジタル変換器と、デジタル利得乗算信号からΔＰＩＳを検出する第１のデジタル検出回路と、駆動パルス信号からΔＤを検出する第２のデジタル検出回路と、検出されたΔＰＩＳおよびΔＤを用いて、ΔＰＩＳ／ΔＤを算出するデジタル除算器と、算出されたΔＰＩＳ／ΔＤと−１／２ａとを比較し、その比較の結果を示す出力信号を生成するデジタル比較器と、デジタル比較器の出力信号に基づいてΔＰＩＳ／ΔＤが−１／２ａに近づくように電流制御利得を増加または減少し、この増加または減少された電流制御利得を示すデジタル利得信号を生成するデジタル利得決定回路と、デジタル利得信号をアナログ化して、アナログ利得信号を生成するデジタル−アナログ変換器と、を含んでいてもよい。乗算手段は、アナログ利得信号と電流検出信号を受け、両者の積に相当する出力信号を利得乗算電流検出信号として生成してもよい。
【００１６】
本発明の更に別の態様は、スイッチング電源に関する。このスイッチング電源は、所定のスイッチング周期および所定のスイッチング周波数でスイッチングを行うスイッチング素子と、スイッチング素子の出力を平滑化して、このスイッチング電源の出力電圧を生成する平滑回路と、スイッチング素子のスイッチングを制御する制御装置とを備えている。平滑回路は、スイッチング素子に接続されたインダクタを含んでいる。制御装置は、上述した電圧検出手段、電流検出手段、矩形波信号発生手段、乗算手段、演算手段、駆動信号生成手段、および利得調整手段を備えている。
【００１７】
このスイッチング電源では、制御装置によって電流制御利得が自動調整され、それにより電流ループの利得が最適化される。したがって、このスイッチング電源は、十分に位相進み補償された駆動パルス信号を用いてスイッチング素子をオン／オフすることができる。この結果、このスイッチング電源では、位相進み補償によって高速応答が可能となり、制御系も安定化する。
【発明の効果】
【００１８】
本発明によれば、電流モード制御により位相進み補償を行う際に電流制御利得を自動調整することによって、電流ループの利得を最適化し、十分な位相進み効果を得るとともに制御系を安定化することができる。したがって、スイッチング素子のオン抵抗を用いて電流を検出する場合でも、オン抵抗値の変動を補償して、出力電圧の制御を安定化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２０】
第１実施形態
本実施の形態では、本発明に係るスイッチング電源を降圧型のＤＣ／ＤＣコンバータに適用し、本発明に係るスイッチング電源用制御装置を、ＤＣ／ＤＣコンバータのスイッチング素子を制御するためのＰＷＭ信号を生成するコントローラＩＣに適用する。本実施の形態に係るコントローラＩＣは、電流モード制御により位相進み補償を行う。
【００２１】
図１を参照して、ＤＣ／ＤＣコンバータ１の構成について説明する。図１は、ＤＣ／ＤＣコンバータの構成を示す図である。
【００２２】
ＤＣ／ＤＣコンバータ１は、直流の入力電圧Ｖｉを直流の出力電圧Ｖｏ（＜Ｖｉ）に変換する電源回路である。ＤＣ／ＤＣコンバータ１は、様々な用途で使用でき、例えば、ＶＲＭやＰＯＬとして使用される。また、ＤＣ／ＤＣコンバータ１は、ＰＷＭ制御によりスイッチング素子をオン／オフするスイッチングレギュレータである。入力電圧Ｖｉは、可変であり、入力電圧範囲（例えば、５〜１２Ｖ）が設定されている。出力電圧Ｖｏは、負荷Ｌに応じて所定の目標電圧（例えば、１Ｖ）が設定されている。負荷Ｌは、例えば、コンピュータやルータ等の通信機器等におけるＣＰＵ、ＭＰＵ、ＤＳＰが相当し、高いクロック周波数（例えば、数ＧＨｚ）で動作し、処理負荷に応じて負荷電流が大きく変動する負荷である。
【００２３】
ＤＣ／ＤＣコンバータ１は、主な構成要素として、スイッチング素子であるハイサイドＦＥＴ２およびローサイドＦＥＴ３、ならびにインダクタ４、コンデンサ５およびコントローラＩＣ６を備えている。ハイサイドＦＥＴ２は、コントローラＩＣ６からのパルス幅変調（ＰＷＭ：Pulse Width Modulation）信号ＰＳがハイ信号のときにオンになる。一方、ローサイドＦＥＴ３にはＰＷＭ信号ＰＳが反転されて入力される。したがって、ＰＷＭ信号ＰＳがロー信号のとき、ローサイドＦＥＴ３にハイ信号が入力され、それによりローサイドＦＥＴ３がオンになる。インダクタ４およびコンデンサ５は、ＬＣフィルタ回路を構成しており、これは平滑回路２５として機能する。ＦＥＴ２，３のスイッチング動作によって、入力電圧Ｖｉに等しい振幅を有するパルス状電圧が平滑回路２５に出力され、平滑回路２５がそのパルス状電圧を平均化する。コントローラＩＣ６は、出力電圧Ｖｏが目標電圧となるように、出力電圧Ｖｏおよびインダクタ４に流れる電流Ｉに基づいて電流モード制御によりＰＷＭ信号を生成し、ＦＥＴ２，３の状態（すなわち、オン状態またはオフ状態）を制御する。
【００２４】
以下では、図１に加えて図２を参照しながら、コントローラＩＣ６を詳細に説明する。図２は、コントローラＩＣ６の動作を説明するためのタイミングチャートであり、（ａ）が差動増幅回路からの電圧信号、（ｂ）が乗算器からの利得乗算信号、（ｃ）がコンパレータからのＰＷＭ信号、（ｄ）が矩形波信号発生回路からの矩形波信号、（ｅ）が電流制御利得調整回路によって決定される電流制御利得、（ｆ）が電流ループ回路の利得を示している。
【００２５】
コントローラＩＣ６は、主に、差動増幅回路１０、加算器１１、ランプ信号発生回路１２、コンパレータ１３、電流検出回路１４、乗算器１５、矩形波信号発生回路１６、電流制御利得調整回路１７を備えている。これらの構成要素は、電圧ループ回路６ａ、電流ループ回路６ｂ、および利得最適化回路６ｃを構成している。電圧ループ回路６ａには、出力電圧Ｖｏがフィードバックされる。電圧ループ回路６ａは、その出力電圧Ｖｏに基づいてＰＷＭ信号ＰＳを生成する。電流ループ回路６ｂには、インダクタ４に流れる電流Ｉがフィードバックされる。電流ループ回路６ｂは、この電流Ｉを用いて位相進み補償を行う。利得最適化回路６ｃは、電流ループの利得を最適値（本実施形態では１）とするために、電流制御利得を自動調整する。
【００２６】
差動増幅回路１０は、スイッチング電源１の出力電圧Ｖｏを検出する回路であり、差動増幅器１０ａ、直流電圧源１０ｂ、抵抗１０ｃ〜１０ｅ、コンデンサ１０ｆを備える。差動増幅器１０ａの非反転入力端子には、直流電圧源１０ｂが接続され、目標電圧Ｖｒｅｆが入力される。抵抗１０ｃは、一端に出力電圧Ｖｏが入力され、他端に抵抗１０ｄの一端が接続される。抵抗１０ｄの他端はグランドに接続される。差動増幅器１０ａの反転入力端子は、抵抗１０ｃと抵抗１０ｄとの間のノードに接続されており、出力電圧Ｖｏを抵抗１０ｃと抵抗１０ｄによって分圧した電圧が反転入力端子に入力される。差動増幅器１０ａの出力端子は、その出力端子に直列に接続された抵抗１０ｅとコンデンサ１０ｆとを介して反転入力端子に接続される。差動増幅回路１０は、出力電圧Ｖｏと目標電圧Ｖｒｅｆとの差分電圧を所定の増幅度で増幅し、電圧信号ＶＳを出力する（図２（ａ）参照）。この電圧信号ＶＳは出力電圧Ｖｏを反映している。以下では、ＶＳを電圧検出信号と呼ぶことにする。差動増幅回路１０の増幅度は、高周波領域では（抵抗１０ｅの抵抗値／抵抗１０ｃの抵抗値）で表される比例増幅度であり、低周波領域では（１／［ｊω×コンデンサ１０ｆの容量×抵抗１０ｃの抵抗値］）で表される積分増幅度である。
【００２７】
加算器１１には、差動増幅回路１０からの電圧検出信号ＶＳ、矩形波信号発生回路１６からの矩形波信号ＲＳおよび乗算器１５からの利得乗算信号ＰＩＳが入力される。加算器１１は、電圧検出信号ＶＳに矩形波信号ＲＳと利得乗算信号ＰＩＳの反転信号とを加算して、制御信号ＣＳを生成する。
【００２８】
ランプ信号発生回路１２は、ランプ信号ＲＰＳを生成する。ランプ信号ＲＰＳの電圧レベルは、ＰＷＭ信号ＰＳのオン信号の立ち上がりに応答して０Ｖにリセットされ、０Ｖから一定の増加率で増加する。このランプ信号ＲＰＳの振幅は、例えば、１Ｖである。
【００２９】
コンパレータ１３は、ＦＥＴ２，３を駆動するためのＰＷＭ信号を生成する駆動信号生成手段である。コンパレータ１３の非反転入力端子には、加算器１１からの制御信号ＣＳが入力され、反転入力端子には、ランプ信号発生回路１２からのランプ信号ＲＰＳが入力される。コンパレータ１３は、ランプ信号ＲＰＳと制御信号ＣＳとを比較し、ランプ信号ＲＰＳが制御信号ＣＳ以下のときはハイ信号を出力し、ランプ信号ＲＰＳが制御信号ＣＳを超えるときはロー信号を出力する。このハイ信号とロー信号からなる信号が、ＦＥＴ２，３をスイッチング制御するためのＰＷＭ信号ＰＳである（図２（ｃ）参照）。ハイ信号の立ち上がり時期は周期的であるのに対し、ハイ信号の立ち下がり時期は制御信号ＣＳに応じて変化する。このＰＷＭ信号ＰＳの周波数が、スイッチング周波数（例えば、数１００ｋ〜１ＭＨｚ）である。
【００３０】
電圧ループ回路６ａは、この差動増幅回路１０、加算器１１、ランプ信号発生回路１２およびコンパレータ１３によって構成され、出力電圧Ｖｏに基づいて、出力電圧Ｖｏの分圧が目標電圧ＶｒｅｆになるようにＰＷＭ信号ＰＳを生成する。上述のように、出力電圧Ｖｏに応じた電圧検出信号ＶＳに対しては、電流ループ回路６ｂからの利得乗算電流検出信号ＰＩＳが減算されるとともに、利得最適化回路６ｃからの矩形波信号ＲＳ（後述する）が加算される。
【００３１】
電流検出回路１４は、ローサイドＦＥＴ３がオンしている各期間の終了直前（すなわち、スイッチング周期毎）に、インダクタ４に流れる電流Ｉを検出する。電流検出回路１４は、コンデンサを含んでおり、ローサイドＦＥＴ３のオン抵抗（ドレイン電極とソース電極間の抵抗）の両端電圧（ドレイン電圧）に比例した電流を一定期間にわたって、そのコンデンサに充電（積分）する。そして、電流検出回路１４は、その充電した電流を平均化した値（コンデンサの電圧値）を、ローサイドＦＥＴ３のオン期間の終了直前に電流検出信号ＩＳとして出力する。この電流検出信号ＩＳの値は、ローサイドＦＥＴ３の次のオン期間の終了直前まで保持され、ＰＷＭ信号ＰＳの次のハイ信号の立ち下がり時期を（結果として、ＰＷＭ信号ＰＳのパルス幅および時比率も）決定するために利用される。ちなみに、ローサイドＦＥＴ３のオン期間の終了直前に検出を行うのは、ハイサイドＦＥＴ２のオン期間が可変なので、ハイサイドＦＥＴ２のオン期間が長くなった場合でも確実に電流検出を可能とするためである。
【００３２】
乗算器１５には、電流検出回路１４からの電流検出信号ＩＳと、電流制御利得調整回路１７からの電圧信号、すなわち電流制御利得信号とが入力される。この電流制御利得信号の電圧レベルは、電流ループの制御に使用される利得、すなわち電流制御利得Ｋａｍｐに等しい。乗算器１５の出力電圧ＰＩＳは、電流検出信号ＩＳと電流制御利得信号との積に等しい。すなわち、乗算器１５は、電流検出信号ＩＳに電流制御利得Ｋａｍｐを乗算して、出力信号ＰＩＳを生成する。以下では、このＰＩＳを利得乗算電流検出信号と呼ぶことにする。
【００３３】
なお、図２（ｂ）の折れ線は、インダクタ４を流れる電流Ｉに比例する電圧に、電流制御利得Ｋａｍｐを乗算して得られる電圧を示している。利得乗算電流検出信号ＰＩＳの大きさは、この折れ線状の電圧から１スイッチング周期毎に検出される値である。図２（ｂ）では、ＰＩＳ信号の様々な値が丸印および四角印で示されている。丸印は矩形波信号ＲＳの立ち上がりに同期し、四角印は矩形波信号ＲＳの立ち下がりに同期している。
【００３４】
電流ループ回路６ｂは、この電流検出回路１４、乗算器１５、加算器１１、ランプ信号発生回路１２およびコンパレータ１３によって構成されており、インダクタ４に流れる電流Ｉに応じて位相進み補償を行う。位相進み補償は、インダクタ４およびコンデンサ５からなるＬＣフィルタ回路によって生成される位相遅れを、制御信号ＣＳの位相を進ませることによって補償する。この電流ループ回路６ｂに用いられる電流制御利得Ｋａｍｐは、電流ループ回路６ｂの利得が１になるように、利得最適化回路６ｃにおいて自動調整される。電流ループ回路６ｂの利得が１であれば、位相遅れが最も適切に補償される。この点については後で詳細に説明する。
【００３５】
以下では、図３〜図９を参照しながら、電流ループ回路６ｂの利得および電流制御利得Ｋａｍｐについて説明する。電流ループ回路６ｂは、図３に示すブロック図で表すことができる。図３において、ΔＶＳは差動増幅回路１０の出力（電圧検出信号ＶＳ）の変化量、ΔＲＳは矩形波信号発生回路１６の出力（矩形波信号ＲＳ）の変化量、ΔＣＳは加算器１１の出力（制御信号ＣＳ）の変化量、ΔＤはコンパレータ１３の出力（ＰＷＭ信号ＰＳ）の時比率Ｄの変化量、ΔＩはインダクタ４を流れる電流Ｉの変化量、ΔＰＩＳは乗算器１５の出力（利得乗算電流検出信号ＰＩＳ）の変化量を表す。ＰＷＭ信号の時比率Ｄは、ＰＷＭ信号ＰＳの一周期に占めるハイサイドＦＥＴ２のオン期間の割合であり、ＰＷＭ信号ＰＳの一周期におけるパルス幅を反映する。時比率Ｄはデューティ比と呼ばれることもある。電流検出回路１４がスイッチング周期毎に電流Ｉを検出するので、現在から１スイッチング周期前にインダクタ４を流れる電流Ｉが、現在のスイッチング周期における時比率Ｄに（したがって、ＰＷＭ信号ＰＳのパルス幅にも）反映される。すなわち、電流ループ回路６ｂは、時比率Ｄの１スイッチング周期遅れの累積を帰還していると近似できる。電流ループ回路６ｂの伝達関数Ｐｃｌは、以下に示す式（１）によって表され、式（１）を展開すると式（２）となる。
【数１】
2006158183.tif 000003
【００３６】
Ａはランプ信号ＲＰＳの振幅であり、Ｋａｍｐは電流制御利得であり、ＲｏｎはローサイドＦＥＴ３のオン抵抗の抵抗値であり、ＶｉはＤＣ／ＤＣコンバータ１の入力電圧であり、Ｌはインダクタ４のインダクタンスであり、ＦｓｗはＤＣ／ＤＣコンバータ１のスイッチング周波数である。乗算係数ａは、Ａの逆数であり、制御信号ＣＳの大きさに対するＰＷＭ信号ＰＳの時比率Ｄの比、すなわちＤ／ＣＳに等しい。ａ・ｋｉ・ｋは、電流ループ回路６ｂの利得である。式（２）は、１次のＩＩＲ[Infinite Impulse Response]ハイパスフィルタを表す式であり、位相進みを示している。このＩＩＲハイパスフィルタの発振条件は、以下に示す式（３）で表される。
【数２】
2006158183.tif 000004
【００３７】
式（３）から、ａ・ｋｉ・ｋが２より大きくなると発振することが判る。また、ａ・ｋｉ・ｋが０になると、式（２）からＰｃｌはａ（一定値）となり、このＩＩＲハイパスフィルタによる位相進み効果が得られなくなる。ここで、ａ・ｋｉ・ｋの値を１、０．５、１．５とした場合の電流ループ回路６ｂの伝達関数Ｐｃｌのゲイン特性と位相特性を図４〜図６に示す。図４は、図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝１の場合の伝達関数の特性を示すグラフであり、（ａ）がゲイン特性を示し、（ｂ）が位相特性を示している。図５は、図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝０．５の場合の伝達関数の特性を示すグラフであり、（ａ）がゲイン特性を示し、（ｂ）が位相特性を示している。図６は、図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝１．５の場合の伝達関数の特性を示すグラフであり、（ａ）がゲイン特性を示し、（ｂ）が位相特性を示している。なお、ゲイン特性を示す図では、縦軸がゲイン［ｄＢ］であり、横軸は周波数［Ｈｚ］である。また、位相特性を示す図では、縦軸が位相［°］であり、横軸は周波数［Ｈｚ］である。
【００３８】
図４から判るように、ａ・ｋｉ・ｋが１の場合、高周波領域では、ゲイン特性および位相特性ともに余裕があり、十分な位相進み効果が得られ、かつ制御系も安定化する。しかし、図５から判るように、ａ・ｋｉ・ｋが０．５の場合、高周波領域では、位相余裕が不足し（図５（ｂ）の一点鎖線の円内の位相特性を参照）、位相進み効果が低下する。また、図６から判るように、ａ・ｋｉ・ｋが１．５の場合、高周波領域では、ゲイン余裕が不足し（図６（ａ）の一点鎖線の円内のゲイン特性を参照）、出力電圧の変動が大きくなり、制御系が不安定となる。そこで、電流ループ回路６ｂに十分な位相進み効果を発揮させ、かつ制御系を安定化させる（ひいては、発振を防止する）ためには、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが、次の式（４）を満たすことが最低限の条件となる。
【数３】
2006158183.tif 000005
【００３９】
式（４）を満たすことが最低限の条件であるが、十分な位相進み効果と制御の安定化とが得られる最適な利得ａ・ｋｉ・ｋは１である。そこで、利得最適化回路６ｃは、電流ループ回路６ｂの利得ａ・ｋｉ・ｋを１に最適化する制御を行う。そのために、利得最適化回路６ｃでは、ΔＶＳにスイッチング周波数Ｆｓｗの１／２の周波数（以下、「１／２スイッチング周波数」と呼ぶ）を有する矩形波を注入する。ΔＶＳに矩形波を注入すると、ＰＷＭ信号ＰＳのパルス幅が変動（したがって、時比率Ｄも変動）し、インダクタ４に流れる電流Ｉに（したがって、利得乗算電流検出信号ＰＩＳにも）、１／２スイッチング周波数で脈動が発生する。利得最適化回路６ｃでは、この脈動を利用して、電流ループ回路６ｂの利得ａ・ｋｉ・ｋを最適化している。
【００４０】
ΔＣＳとΔＰＩＳとの間の伝達関数Ｇは、以下に示す式（５）で表される。ΔＣＳには、スイッチング周波数Ｆｓｗの１／２の周波数を有する矩形波が注入されている。その周波数に注目すると、式（５）におけるｚ−１は、式（６）に示すように、−１となる。したがって、ΔＣＳに１／２スイッチング周波数の矩形波を注入した場合、伝達関数Ｇは、式（７）となる。この式は、ΔＣＳに１／２スイッチング周波数の矩形波を注入したことによってΔＰＩＳがどのように変化するかを表す。
【数４】
2006158183.tif 000006
【００４１】
図７は、式（７）における電流ループ回路６ｂの利得ａ・ｋｉ・ｋと伝達関数Ｇとの関係を表すグラフである。図７からも判るように、利得ａ・ｋｉ・ｋを１とするためには、下記の式（８）に示すように、伝達関数Ｇを−１／２にする必要がある。式（８）を変形すると、式（９）に示す式となる。一方、乗算係数ａは制御信号ＣＳに対する時比率Ｄの比なので、ΔＤは、式（１０）に示すように、ΔＣＳに乗算係数ａを乗算した値となる。したがって、式（９）と式（１０）から式（１１）の関係が成立する。この式（１１）を変形すると、式（１２）となる。つまり、スイッチング周波数Ｆｓｗの１／２の周波数で脈動する（すなわち、スイッチング周期毎に変化する）ΔＰＩＳ／ΔＤが、乗算係数ａの２倍の値の逆数のマイナス値であれば、伝達関数Ｇが−１／２となり、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが、最適値である１になる。
【数５】
2006158183.tif 000007
【００４２】
式（１２）を満たすように電流制御利得Ｋａｍｐを調整するために、利得最適化回路６ｃは、乗算器１５、矩形波信号発生回路１６、および電流制御利得調整回路１７を備えた構成になっている。
【００４３】
図８は、利得乗算電流検出信号の変化量ΔＰＩＳおよびＰＷＭ信号の時比率の変化量ΔＤを説明するためのタイミングチャートであり、（ａ）は、インダクタ電流Ｉに比例する電圧に電流制御利得Ｋａｍｐを乗算した信号、（ｂ）が矩形波信号ＲＳ、（ｃ）がＰＷＭ信号ＰＳ、（ｄ）が利得乗算電流検出信号ＰＩＳ、（ｅ）がＰＷＭ信号の時比率Ｄを示している。図８（ａ）には、スイッチング周期毎に更新される利得乗算電流検出信号の値も、丸印および四角印で示されている。
【００４４】
矩形波信号発生回路１６は、スイッチング周波数Ｆｓｗの１／２の周波数を有する矩形波信号ＲＳを発生する（図８（ｂ）を参照）。この矩形波信号ＲＳは、５０％の時比率（ディーティ比）と、極めて小さい振幅電圧を有する（例えば、１０ｍＶの振幅）。この矩形波信号ＲＳは、加算器１１によって差動増幅回路１０の出力である電圧検出信号ＶＳに注入されるので、ＰＷＭ信号ＰＳのオン期間の立ち下がり時期に影響を与える。矩形波信号ＲＳのハイ期間ではＰＷＭ信号ＰＳのオン期間ＰＷ＿Ａが長くなり、矩形波信号ＲＳのロー期間ではＰＷＭ信号ＰＳのオン期間ＰＷ＿Ｂが短くなる（図８（ｂ）、（ｃ）を参照）。図８（ｃ）においてΔＰＷは、矩形波信号ＲＳに起因するＰＷＭ信号のパルス幅の変化量を示している。矩形波信号ＲＳによるＰＷＭ信号ＰＳのパルス幅の変動によって、インダクタ４に流れる電流Ｉが変動し、利得乗算電流検出信号ＰＩＳが、スイッチング周波数の１／２の周波数で脈動する（図８（ｄ）を参照）。この信号ＰＩＳは、スイッチング周期毎に立ち上がりと立ち下がりとを交互に繰り返す矩形波である。したがって、矩形波信号ＲＳのハイ期間のときの利得乗算電流検出信号ＰＩＳの電圧と矩形波信号ＲＳのロー期間のときの利得乗算電流検出信号ＰＩＳの電圧とに差が生じる（図８（ａ）、（ｂ）、（ｄ）を参照）。この差が、ΔＰＩＳであり、利得乗算電流検出信号ＰＩＳのスイッチング周期毎の変化量を示す。
【００４５】
また、矩形波信号ＲＳのハイ期間のときのＰＷＭ信号ＰＳのオン期間ＰＷ＿Ａと矩形波信号ＲＳのロー期間のときのＰＷＭ信号ＰＳのオン期間ＰＷ＿Ｂとの差がΔＰＷであり、これは、ＰＷＭ信号ＰＳのパルス幅のスイッチング周期毎の変化量を示す。パルス幅の変化に伴って、ＰＷＭ信号の時比率Ｄもスイッチング周波数の１／２の周波数で脈動する（図８（ｂ）、（ｃ）、（ｅ）を参照）。ここで、ΔＤは、時比率Ｄのスイッチング周期毎の変化量を示す。なお、図８（ｅ）ではΔＤが一定であるが、出力電圧Ｖｏの目標電圧が変更されたときなど、ＰＷＭ制御によって時比率Ｄが徐々に変更されることがあるので、ΔＤが常に一定というわけではない。
【００４６】
以下では、図９および図１０を参照しながら、電流制御利得調整回路１７の構成および動作を説明する。図９は、電流制御利得調整回路１７の詳細な回路図である。図１０は、電流制御利得調整回路１７の動作を説明するためのタイミングチャートであり、（ａ）が矩形波信号、（ｂ）がＰＷＭ信号、（ｃ）が最大ＰＷＭ信号、（ｄ）が利得乗算電流検出信号、（ｅ）が加算信号、（ｆ）が時比率信号、（ｇ）が第１クロック信号、（ｈ）が第２クロック信号、（ｉ）が第３クロック信号を示している。
【００４７】
電流制御利得調整回路１７は、式（１２）を満たすように電流制御利得Ｋａｍｐを調整する。式（１２）におけるΔＰＩＳは、下記の式（１３）に示すように、矩形波信号ＲＳのハイ期間のときの利得乗算信号ＰＩＳの電圧値（ＰＩＳ＿Ａ）の平均値と矩形波信号ＲＳのロー期間のときの利得乗算信号ＰＩＳの電圧値（ＰＩＳ＿Ｂ）の平均値との差に相当する（図１０（ａ）、（ｄ）を参照）。
【数６】
2006158183.tif 000008
【００４８】
また、式（１２）のΔＤは、下記の式（１４）に示すように、矩形波信号ＲＳがハイ期間のときのＰＷＭ信号ＰＳの時比率Ｄ＿Ａの平均値と、矩形波信号ＲＳがロー期間のときのＰＷＭ信号ＰＳの時比率Ｄ＿Ｂの平均値との差に相当する（図１０（ａ）、（ｂ）を参照）。なお、時比率Ｄ＿Ａは、矩形波信号ＲＳがハイ期間のときのＰＷＭ信号ＰＳのオン期間（ＰＷ＿Ａ）を反映し、時比率Ｄ＿Ｂは、矩形波信号ＲＳがロー期間のときのＰＷＭ信号ＰＳのオン期間（ＰＷ＿Ｂ）を反映する。
【数７】
2006158183.tif 000009
【００４９】
式（１１）に式（１３）および式（１４）を代入すると式（１５）の関係となり、式（１５）を変形すると式（１６）となる。式（１６）から平均値の記号（オーバーライン）を取ると、式（１７）になる。
【数８】
2006158183.tif 000010
【００５０】
電流制御利得調整回路１７は、式（１７）を満たすように電流制御利得Ｋａｍｐを調整する。具体的には、各制御ループにおいて、式（１７）の左辺と右辺との差が小さくなるように電流制御利得Ｋａｍｐが調整され、その制御ループの回数を重ねることにより式（１６）が満たされる。
【００５１】
図１１は、式（１７）の左辺と右辺との大小関係、および電流制御利得Ｋａｍｐのアップ／ダウンを示す表である。まず、図１１の行１０１として示されるように、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａが右辺の（１／２ａ）・Ｄ＿Ｂよりも大きく、かつ左辺のＰＩＳ＿Ａが右辺の（１／２ａ）・Ｄ＿Ｂよりも小さく、その結果、左辺と右辺とが等しい例を考える。この場合、電流ループ制御は安定しており、電流ループの利得が最適化されているので、電流制御利得Ｋａｍｐを調整する必要はない。しかし、行１０２に示されるように、左辺の（１／２ａ）・Ｄ＿Ａが大きく、かつＰＩＳ＿Ａが小さく、右辺の（１／２ａ）・Ｄ＿Ｂ）が小さく、かつＰＩＳ＿Ｂが小さい場合、式（１７）の左辺が右辺より大きくなる。これは、右辺のＰＩＳ＿Ｂが、安定時のＰＩＳ＿Ｂから減少すると、式（１７）の左辺が右辺より大きくなることを意味する。左辺と右辺を等しくするためには、電流制御利得Ｋａｍｐを増加させて、ＰＩＳ＿ＢをＰＩＳ＿Ａより十分に大きくする必要がある。一方、行１０３に示されるように、左辺の（１／２ａ）・Ｄ＿Ａが大きく、かつＰＩＳ＿Ａが小さく、右辺の（１／２ａ）・Ｄ＿Ｂ）が小さく、かつＰＩＳ＿Ｂが特に大きい場合、式（１７）の右辺が左辺より大きくなる。これは、右辺のＰＩＳ＿Ｂが、安定時のＰＩＳ＿Ｂから更に増大すると、式（１７）の右辺が左辺より大きくなることを意味する。左辺と右辺を等しくするためには、電流制御利得Ｋａｍｐを減少させて、ＰＩＳ＿ＢをＰＩＳ＿Ａに近づける必要がある。
【００５２】
次に、行１０４に示されるように、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａが右辺の（１／２ａ）・Ｄ＿Ｂより小さく、かつ左辺のＰＩＳ＿Ａが右辺のＰＩＳ＿Ｂより大きく、その結果、式（１７）の左辺と右辺とが等しい例を考える。この場合も、電流ループ制御は安定しており、電流ループの利得が最適化されているので、電流制御利得Ｋａｍｐを調整する必要はない。しかし、行１０５に示されるように、左辺の（１／２ａ）・Ｄ＿Ａが小さく、かつＰＩＳ＿Ａが小さく、右辺の（１／２ａ）・Ｄ＿Ｂ）が大きく、かつＰＩＳ＿Ｂが小さい場合、式（１７）の右辺が大きくなる。これは、左辺のＰＩＳ＿Ａが、安定時のＰＩＳ＿Ａから減少すると、式（１７）の右辺が左辺より大きくなることを意味する。左辺と右辺を等しくするためには、電流制御利得Ｋａｍｐを増加させて、ＰＩＳ＿ＡをＰＩＳ＿Ｂより十分に大きくする必要がある。一方、行１０６に示されるように、左辺の（１／２ａ）・Ｄ＿Ａが小さく、かつＰＩＳ＿Ａが特に大きく、右辺の（１／２ａ）・Ｄ＿Ｂが大きく、かつＰＩＳ＿Ｂが小さい場合、式（１７）の左辺が大きくなる。これは、左辺のＰＩＳ＿Ａが、安定時のＰＩＳ＿Ａから更に増大すると、式（１７）の左辺が右辺より大きくなることを意味する。左辺と右辺を等しくするためには、電流制御利得Ｋａｍｐを減少させて、ＰＩＳ＿ＡをＰＩＳ＿Ｂに近づける必要がある。
【００５３】
そこで、電流制御利得調整回路１７は、式（１７）の左辺と右辺に相当する値を各々検出し、それらの値を比較する。さらに、電流制御利得調整回路１７は、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａと右辺の（１／２ａ）・Ｄ＿Ｂとを各々検出し、両者を比較する。そして、電流制御利得調整回路１７は、その２つの比較結果に基づいて、図１１に示される関係に従って電流制御利得Ｋａｍｐをアップ／ダウンする。このような動作を実現するために、電流制御利得調整回路１７は、図９に示すように、直流電圧源１７ａ、スイッチ１７ｂおよび１７ｃ、加算器１７ｄ、電圧制御電流源１７ｅおよび１７ｆ、コンデンサ１７ｇおよび１７ｈ、リセットスイッチ１７ｉおよび１７ｊ、サンプルホールド回路１７ｋ，１７ｌ，１７ｍおよび１７ｎ、コンパレータ１７ｏおよび１７ｐ、アップダウンカウンタ１７ｑ、ならびにＤ／Ａコンバータ１７ｒを備えている。式（１７）の左辺が右辺に近づくように電流制御利得Ｋａｍｐを毎回±１ずつアップ／ダウンするので、式（１７）を平均化した式（１６）が満たされる。
【００５４】
スイッチ１７ｂには、乗算器１５が接続され、利得乗算電流検出信号ＰＩＳが入力される。スイッチ１７ｂは、最大ＰＷＭ信号ＰＳ０に基づいてオン／オフする（図１０の（ｃ）を参照）。最大ＰＷＭ信号ＰＳ０は、ＰＷＭ信号ＰＳと同じ周波数を有しており、時比率の所定の最大値Ｄｍａｘに対応する期間にわたってハイ信号であり、それ以外の期間ではロー信号である。スイッチ１７ｂは、最大ＰＷＭ信号ＰＳ０がハイ期間のときに利得乗算電流検出信号ＰＩＳの電圧を出力し、最大ＰＷＭ信号ＰＳ０がロー期間のときに０Ｖを出力する。
【００５５】
スイッチ１７ｃには、直流電圧源１７ａが接続される。直流電圧源１７ａは、時比率の最大値Ｄｍａｘを２ａで除算した値の電圧を発生する。スイッチ１７ｃは、ＰＷＭ信号ＰＳに応じてオン／オフする（図１０の（ｂ）を参照）。スイッチ１７ｃは、ＰＷＭ信号ＰＳがハイ期間のときに、直流電圧源１７ａで発生する電圧を出力し、ＰＷＭ信号ＰＳがロー期間のときに、０Ｖを出力する。このスイッチ１７ｃから出力される信号を、時比率信号ＳＤと呼ぶことにする（図１０（ｆ）を参照）。図１０（ｆ）の時比率信号ＳＤの四角形状の斜線部分の各面積のうち、矩形波信号ＲＳのハイ期間における面積が式（１７）の左辺の（１／２ａ）・Ｄ＿Ａに相当し、矩形波信号ＲＳのロー期間における面積が右辺の（１／２ａ）・Ｄ＿Ｂに相当する。
【００５６】
加算器１７ｄには、スイッチ１７ｂとスイッチ１７ｃとが接続されており、したがって、スイッチ１７ｂから出力される信号とスイッチ１７ｃから出力される信号（時比率信号ＳＤ）とが入力される。加算器１７ｄは、入力される２つの信号を加算し、加算信号ＳＩを出力する（図１０（ｅ）を参照）。加算信号ＳＩのハッチングを施した階段形状の部分の各面積のうち、矩形波信号ＲＳのハイ期間における面積が式（１７）の左辺のＰＩＳ＿Ａ＋（１／２ａ）・Ｄ＿Ａに相当し、矩形波信号ＲＳのロー期間における面積が右辺のＰＩＳ＿Ｂ＋（１／２ａ）・Ｄ＿Ｂに相当する。
【００５７】
電圧制御電流源１７ｅ，１７ｆは、入力される電圧に比例した電流を出力する電流源である。電圧制御電流源１７ｅは、加算器１７ｄから加算信号ＳＩを受け、加算信号ＳＩの電圧に比例した電流を出力する。電圧制御電流源１７ｆは、スイッチ１７ｃから時比率信号ＳＤを受け、時比率信号ＳＤの電圧に比例した電流を出力する。
【００５８】
コンデンサ１７ｇの一端には電圧制御電流源１７ｅが接続され、他端にはグランドが接続されている。また、コンデンサ１７ｇには、リセットスイッチ１７ｉが並列に接続されている。リセットスイッチ１７ｉは、第１クロック信号ＣＬＫ１に応じてオン／オフする。第１クロック信号ＣＬＫ１は、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前毎に（したがって、スイッチング周期毎に）、ハイ信号を瞬間的に出力する。したがって、リセットスイッチ１７ｉは、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前毎に一瞬、オンされ、それ以外の期間はオフされている。コンデンサ１７ｇは、リセットスイッチ１７ｉがオフされているときに電圧制御電流源１７ｅから出力される電流を充電し、リセットスイッチ１７ｉがオンしたときに、その充電した電流を放電する。したがって、コンデンサ１７ｇの一端の電圧は、図１０（ｅ）の加算信号ＳＩの斜線部の面積に比例した値となった後、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前毎に０Ｖにされる。
【００５９】
コンデンサ１７ｈの一端には電圧制御電流源１７ｆが接続され、他端にはグランドが接続されてきる。また、コンデンサ１７ｈには、リセットスイッチ１７ｊが並列に接続されている。リセットスイッチ１７ｊも、第１クロック信号ＣＬＫ１に基づいてオン／オフする。したがって、リセットスイッチ１７ｊでは、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前毎に瞬間的にオンされ、それ以外の期間はオフされている。コンデンサ１７ｇは、リセットスイッチ１７ｊがオフされているときに電圧制御電流源１７ｆから出力される電流を充電し、リセットスイッチ１７ｊがオンしたときに、その充電した電流を放電する。したがって、コンデンサ１７ｈの一端の電圧は、図１０（ｆ）の時比率信号ＳＤの斜線部の面積に比例した値となった後、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前毎に０Ｖにされる。
【００６０】
サンプルホールド回路１７ｋには、コンデンサ１７ｇの一端が接続されており、この一端の電圧が入力される。また、サンプルホールド回路１７ｋには、第２クロック信号ＣＬＫ２も入力される（図１０（ｈ）を参照）。第２クロック信号ＣＬＫ２は、矩形波信号ＲＳがハイ信号からロー信号に立ち下がる直前、かつ第１クロック信号ＣＬＫ１のハイ信号の直前毎に（すなわち、スイッチング周期の２倍の周期毎に）瞬間的に発生するハイ信号から構成されている。サンプルホールド回路１７ｋは、第２クロック信号ＣＬＫ２のハイ信号を受けると、コンデンサ１７ｇの一端の電圧をサンプリングし、この電圧値を第２クロック信号ＣＬＫ２の次のハイ信号を受けるまで保持する。したがって、サンプルホールド回路１７ｋには、矩形波信号ＲＳのハイ期間のときの加算信号ＳＩのハッチング部の面積に比例した電圧が保持される（図１０（ａ）、（ｅ）を参照）。この保持される値が、式（１７）の左辺の値に相当する。
【００６１】
サンプルホールド回路１７ｌには、コンデンサ１７ｇの一端が接続されており、この一端の電圧が入力される。また、サンプルホールド回路１７ｌには、第３クロック信号ＣＬＫ３も入力される（図１０（ｉ）を参照）。第３クロック信号ＣＬＫ３は、矩形波信号ＲＳがロー信号からハイ信号に立ち上がる直前、かつ第１クロック信号ＣＬＫ１のハイ信号の直前毎に（すなわち、スイッチング周期の２倍の周期毎に）瞬間的に発生するハイ信号から構成されている。サンプルホールド回路１７ｌは、第３クロック信号ＣＬＫ３のハイ信号を受けると、コンデンサ１７ｇの一端の電圧をサンプリングし、この電圧値を第３クロック信号ＣＬＫ３の次のハイ信号を受けるまで保持する。したがって、サンプルホールド回路１７ｌには、矩形波信号ＲＳのロー期間のときの加算信号ＳＩのハッチング部の面積に比例した電圧が保持される（図１０（ａ）、（ｅ）を参照）。この保持される値が、式（１７）の右辺に相当する。
【００６２】
サンプルホールド回路１７ｍには、コンデンサ１７ｈの一端が接続されており、この一端の電圧が入力される。また、サンプルホールド回路１７ｍは、第２クロック信号ＣＬＫ２が入力される（図１０（ｈ）を参照）。サンプルホールド回路１７ｍは、第２クロック信号ＣＬＫ２のハイ信号を受けると、コンデンサ１７ｈの一端の電圧をサンプリングし、この電圧値を第２クロック信号ＣＬＫ２の次のハイ信号を受けるまで保持する。したがって、サンプルホールド回路１７ｍには、矩形波信号ＲＳのハイ期間のときの時比率信号ＳＤのハッチング部の面積に比例した電圧が保持される（図１０（ａ）、（ｆ）を参照）。この保持される値が、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａに相当する。
【００６３】
サンプルホールド回路１７ｎには、コンデンサ１７ｈの一端が接続されており、この一端の電圧が入力される。また、サンプルホールド回路１７ｎは、第３クロック信号ＣＬＫ３が入力される（図１０（ｉ）を参照）。サンプルホールド回路１７ｎは、第３クロック信号ＣＬＫ３のハイ信号を受けると、コンデンサ１７ｈの一端の電圧をサンプリングし、この電圧値を第３クロック信号ＣＬＫ３の次のハイ信号を受けるまで保持する。したがって、サンプルホールド回路１７ｎには、矩形波信号ＲＳのロー期間のときの時比率信号ＳＤのハッチング部の面積に比例した電圧が保持される（図１０（ａ）、（ｆ）を参照）。この保持される値が、式（１７）の右辺の（１／２ａ）・Ｄ＿Ｂに相当する。
【００６４】
コンパレータ１７ｏの非反転入力端子にはサンプルホールド回路１７ｋの保持値が入力され、反転入力端子にはサンプルホールド回路１７ｌの保持値が入力される。コンパレータ１７ｏは、サンプルホールド回路１７ｋの保持値とサンプルホールド回路１７ｌの保持値とを比較し、サンプルホールド回路１７ｋの保持値がサンプルホールド回路１７ｌの保持値より大きい場合にはハイ信号を出力し、サンプルホールド回路１７ｌの保持値がサンプルホールド回路１７ｋの保持値より大きい場合にはロー信号を出力する。このハイ信号とロー信号からなる信号が、第１比較信号ＣＰ１であり、式（１７）の左辺と右辺との大小比較の結果を示す。つまり、第１比較信号ＣＰ１は、式（１７）の左辺が右辺より大きい場合にはハイ信号となり、右辺が左辺より大きい場合にはロー信号となる。
【００６５】
コンパレータ１７ｐの非反転入力端子にはサンプルホールド回路１７ｍの保持値が入力され、反転入力端子にはサンプルホールド回路１７ｎの保持値が入力される。コンパレータ１７ｐは、サンプルホールド回路１７ｍの保持値とサンプルホールド回路１７ｎの保持値とを比較し、サンプルホールド１７ｍの保持値がサンプルホールド１７ｎの保持値より大きい場合にはハイ信号を出力し、サンプルホールド１７ｎの保持値がサンプルホールド１７ｍの保持値より大きい場合にはロー信号を出力する。このハイ信号とロー信号からなる信号が、第２比較信号ＣＰ２であり、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａと右辺の（１／２ａ）・Ｄ＿Ｂとの大小比較の結果を示す。つまり、第２比較信号ＣＰ２は、（１／２ａ）・Ｄ＿Ａが（１／２ａ）・Ｄ＿Ｂより大きい場合にはハイ信号となり、（１／２ａ）・Ｄ＿Ｂが（１／２ａ）・Ｄ＿Ａより大きい場合にはロー信号となる。
【００６６】
アップダウンカウンタ１７ｑには、コンパレータ１７ｏからの第１比較信号ＣＰ１とコンパレータ１７ｐからの第２比較信号ＣＰ２が入力される。また、アップダウンカウンタ１７ｑには、第１クロック信号ＣＬＫ１も入力される。そして、アップダウンカウンタ１７ｑは、第１クロック信号ＣＬＫ１のハイ信号を受けるたびに、第１比較信号ＣＰ１のハイ信号／ロー信号と第２比較信号ＣＰ２のハイ信号／ロー信号に基づいて、図１１に示す関係に従って電流制御利得Ｋａｍｐを増加または減少させる。具体的には、アップダウンカウンタ１７ｑでは、第１比較信号ＣＰ１がハイ信号かつ第２比較信号ＣＰ２がハイ信号、または第１比較信号ＣＰ１がロー信号かつ第２比較信号ＣＰ２がロー信号の場合には、電流制御利得Ｋａｍｐを増加させ、第１比較信号ＣＰ１がハイ信号かつ第２比較信号ＣＰ２がロー信号、または第１比較信号ＣＰ１がロー信号かつ第２比較信号ＣＰ２がハイ信号の場合には、電流制御利得Ｋａｍｐを減少させる。電流制御利得Ｋａｍｐの初期値としては、比較的小さい値が設定される。したがって、電流制御利得Ｋａｍｐは、通常、増加または減少しながら、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが１に近づくにしたがって大きな値になっていく（図２（ｅ）、（ｆ）を参照）。アップダウンカウンタ１７ｑから出力される電流制御利得Ｋａｍｐは、デジタル値であり、第１クロック信号ＣＬＫ１が立ち上がる毎に１だけ増加または減少する。
【００６７】
なお、Ｋａｍｐは、アップダウンカウンタ１７ｑの出力値の上限および下限を超えて増減されることはない。例えば、アップダウンカウンタ１７ｑの出力が９ｂｉｔの場合、アップダウンカウンタ１７ｑの出力が０ならば、図１１に従ってＫａｍｐを減少させる場合あっても、出力は０のまま保持される。逆に、アップダウンカウンタ１７ｑの出力が５１１ならば、図１１に従ってＫａｍｐを増加させる場合でも、出力は５１１のまま保持される。
【００６８】
Ｄ／Ａコンバータ１７ｒは、アップダウンカウンタ１７ｑからデジタル値の電流制御利得Ｋａｍｐ（例えば、０〜５１１）を受けて、アナログ値（例えば、８９ｍＶ〜６００ｍＶ）に変換する。そして、Ｄ／Ａコンバータ１７ｒは、このアナログ値の電流制御利得Ｋａｍｐを乗算器１５に出力する。この場合、８９ｍＶが出力の下限、６００ｍＶが出力の上限になる。こうして、Ｄ／Ａコンバータ１７ｒの出力電圧が電流制御利得信号としてアナログ乗算器１５に供給される。乗算器１５の出力電圧、すなわち利得乗算電流検出信号ＰＩＳは、電流制御利得調整回路１７に供給され、電流制御利得Ｋａｍｐの制御に使用される。
【００６９】
このように、利得最適化回路６ｃは、乗算器１５および電流制御利得調整回路１７によってループを形成しており、式（１２）の関係が成立するように電流制御利得Ｋａｍｐを自動調整し、電流ループ回路６ｂの利得ａ・ｋｉ・ｋを１に最適化する。式（１２）の関係が成立すると、伝達関数Ｇが−１／２になり、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが１に収束する。したがって、ＦＥＴ２，３のオン抵抗の抵抗値が、素子のバラツキや温度変化等のために変わっても、電流ループの利得が自動的に最適化される。この結果、電流ループ制御による位相進み効果を十分に得ると共に、制御系を安定化することができる。
【００７０】
また、利得最適化回路６ｃは、矩形波信号ＲＳの周波数をスイッチング周波数の１／２とすることによって、非常に簡単な構成となっている。さらに、電流制御利得調整回路１７は、デジタル値で電流制御利得Ｋａｍｐを調整するので、大容量のコンデンサ等を必要とせず、また、コントローラＩＣ６に外付けされる部品も必要としない。したがって、コントローラＩＣ６は小型化が可能である。
【００７１】
以下では、図１および図９を参照して、ＤＣ／ＤＣコンバータ１およびコントローラＩＣ６の動作を説明する。なお、コントローラＩＣ６における動作説明では、図２および図１０のタイミングチャートを参照する。
【００７２】
ＤＣ／ＤＣコンバータ１に入力電圧Ｖｉが入力されると、ＤＣ／ＤＣコンバータ１は、コントローラＩＣ６からのＰＷＭ信号ＰＳに応じてＦＥＴ２，３を交互にオン／オフする。さらに、ＤＣ／ＤＣコンバータ１では、インダクタ４およびコンデンサ５からなる平滑回路によって、ハイサイドＦＥＴ２のオン期間にパルスとなって出力する入力電圧Ｖｉが平均化され、出力電圧Ｖｏが生成される。ＤＣ／ＤＣコンバータ１は、この出力電圧ＶｏをコントローラＩＣ６にフィードバックする。さらに、インダクタ４に流れる電流ＩもコントローラＩＣ６にフィードバックされる。
【００７３】
出力電圧Ｖｏがフィードバックされると、その出力電圧Ｖｏと目標電圧Ｖｒｅｆとが差動増幅される。また、ローサイドＦＥＴ３がオンからオフに切り換わる直前毎に、ローサイドＦＥＴ３のオン抵抗の両端電圧に基づいてインダクタ４に流れる電流Ｉが検出され、その検出した電流検出信号ＩＳに電流制御利得Ｋａｍｐが乗算される。そして、コントローラＩＣ６は、差動増幅した電圧信号ＶＳに対して矩形波信号ＲＳを加算するとともに利得乗算電流検出信号ＰＩＳを減算し（図２（ａ）、（ｂ）、（ｄ）を参照）、制御信号ＣＳを生成する。さらに、コントローラＩＣ６では、制御信号ＣＳをランプ信号ＲＰＳと比較し、制御信号ＣＳがランプ信号ＲＰＳ以下である期間をハイ信号とし、制御信号ＣＳがランプ信号ＲＰＳを超える期間をロー信号として有するＰＷＭ信号ＰＳを生成する（図２（ｃ）を参照）。このように、電流ループ制御により利得乗算電流検出信号ＰＩＳを加味してＰＷＭ信号ＰＳを生成するので、位相進み効果が得られ、高速応答が可能である。
【００７４】
電流制御利得調整回路１７は、利得乗算電流検出信号ＰＩＳおよびＰＷＭ信号ＰＳを受けるとともに、直流電圧源１７ａを用いて、時比率の最大値Ｄｍａｘに相当する電圧を２ａで除算した電圧を発生する。そして、式（１７）の左辺ＰＩＳ＿Ａ＋（１／２ａ）・Ｄ＿Ａに相当する成分と右辺ＰＩＳ＿Ｂ＋（１／２ａ）・Ｄ＿Ｂに相当する成分からなる加算信号ＳＩが生成される（図１０（ｅ）参照）。電流制御利得調整回路１７は、この加算信号ＳＩから左辺ＰＩＳ＿Ａ＋（１／２ａ）・Ｄ＿Ａの成分と右辺ＰＩＳ＿Ｂ＋（１／２ａ）・Ｄ＿Ｂの成分とを分離し、各成分をデジタルの電圧値としてサンプルホールド１７ｋ，１７ｌで各々保持する。また、電流制御利得調整回路１７は、式（１７）の左辺の（１／２ａ）・Ｄ＿Ａに相当する成分と右辺の（１／２ａ）・Ｄ＿Ｂに相当する成分からなる時比率信号ＳＤを生成する（図１０（ｆ）参照）。この時比率信号ＳＤから左辺の（１／２ａ）・Ｄ＿Ａの成分と右辺の（１／２ａ）・Ｄ＿Ｂの成分とを分離し、各成分をデジタルの電圧値としてサンプルホールド１７ｍ，１７ｎで各々保持する。
【００７５】
電流制御利得調整回路１７は、コンパレータ１７ｏを用いてＰＩＳ＿Ａ＋（１／２ａ）・Ｄ＿Ａの成分（電圧値）とＰＩＳ＿Ｂ＋（１／２ａ）・Ｄ＿Ｂの成分（電圧値）とを比較し、ハイ信号またはロー信号からなる第１比較信号ＣＰ１を生成する。この比較は、図１０（ｅ）における階段状のハッチング部の各面積を対象としており、矩形波信号ＲＳがハイ信号のときの面積と、矩形波信号がロー信号のときの面積とを比較することに相当する。また、電流制御利得調整回路１７は、コンパレータ１７ｐを用いて（１／２ａ）・Ｄ＿Ａの成分（電圧値）と（１／２ａ）・Ｄ＿Ｂの成分（電圧値）とを比較し、ハイ信号またはロー信号からなる第２比較信号ＣＰ２を生成する。この比較は、図１０（ｆ）における四角形状のハッチング部の各面積を対象としており、矩形波信号ＲＳがハイ信号のときの面積と、矩形波信号ＲＳがロー信号のときの面積とを比較することに相当する。
【００７６】
さらに、電流制御利得調整回路１７は、アップダウンカウンタ１７ｑを用いて、コンパレータ１７ｏの第１比較信号ＣＰ１とコンパレータ１７ｐの第２比較信号ＣＰ２に基づいて電流制御利得Ｋａｍｐを増減する。そして、電流制御利得調整回路１７は、デジタル値の電流制御利得Ｋａｍｐをアナログ値の電流制御利得Ｋａｍｐに変換し、電流制御利得信号として乗算器１５に出力する。
【００７７】
つまり、電流制御利得調整回路１７は、利得乗算電流検出信号ＰＩＳのスイッチング周期毎の変化量であるΔＰＩＳと、ＰＷＭ信号の時比率Ｄのスイッチング周期毎の変化量であるΔＤを検出し、ΔＰＩＳ／ΔＤが−１／２ａになるように（すなわち、式（１２）を満たすように）、電流制御利得Ｋａｍｐを調整している。スイッチング周波数の１／２の周波数を有する矩形波信号ＲＳを電圧信号ＶＳに加算しているので、ＰＷＭ信号ＰＳのパルス幅が（したがって、時比率も）１／２スイッチング周波数で振動し、それに応じて、インダクタ４に流れる電流Ｉ（ひいては、利得乗算電流検出信号ＰＩＳ）も変化する。この際、矩形波信号ＲＳのハイ期間とロー期間との間で、時比率Ｄが変化しているにもかかわらず利得乗算電流検出信号ＰＩＳがあまり変化していない場合、電流制御利得Ｋａｍｐが理想値よりも小さいことになる。したがって、電流制御利得調整回路１７は電流制御利得Ｋａｍｐを大きくする。一方、矩形波信号ＲＳのハイ期間とロー期間との間で、時比率Ｄの変化に比べて利得乗算電流検出信号ＰＩＳが大きく変化した場合、電流制御利得Ｋａｍｐが理想値よりも大きいことになる。したがって、電流制御利得調整回路１７は電流制御利得Ｋａｍｐを小さくする。
【００７８】
このようにして、電流制御利得Ｋａｍｐが徐々に調整され（図２（ｅ）を参照）、矩形波信号ＲＳを含む制御信号ＣＳから利得乗算電流検出信号ＰＩＳへの伝達関数Ｇが−１／２に近づく。伝達関数Ｇが−１／２に近づくにつれて、図７のグラフから判るように、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが１に近づく（図２（ｆ）を参照）。
【００７９】
やがて、電流制御利得Ｋａｍｐが理想的な値になり（図２（ｅ）参照）、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが１に収束する（図２（ｆ）参照）。この際、伝達関数Ｇは−１／２に収束し、ＰＷＭ信号ＰＳから利得乗算電流検出信号ＰＩＳへの伝達関数は−１／２ａに収束し、制御信号ＣＳから利得乗算電流検出信号ＰＩＳへの伝達関数は−１／２に収束している。その結果、電流ループ回路６ｂによる位相進み効果が十分に発揮されると共に、制御系が安定化する。また、ローサイドＦＥＴ３のオン抵抗の抵抗値Ｒｏｎに素子としてのバラツキや温度変化があっても、電流制御利得Ｋａｍｐが抵抗値Ｒｏｎの変化を打ち消すように調整されるので、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが変動することはなく、制御系が不安定になることはない。
【００８０】
コントローラＩＣ６によれば、１／２スイッチング周波数の矩形波信号ＲＳを電圧信号ＶＳに注入し、ΔＰＩＳ／ΔＤが１／２ａになるように電流制御利得Ｋａｍｐを自動調整することにより、電流ループ回路６ｂの利得ａ・ｋｉ・ｋを１に最適化することができる。そのため、ローサイドＦＥＴ３のオン抵抗値Ｒｏｎが変動した場合でも、制御系が安定し、十分な位相進み効果が得られ、高速応答に対応することも可能である。制御系が安定しているので、出力電圧Ｖｏの変動も抑えられ、勿論、出力電圧Ｖｏが発振するようなこともない。
【００８１】
さらに、コントローラＩＣによれば、スイッチング周期毎に立ち上がりおよび立ち下がりを交互に繰り返すΔＰＩＳおよびΔＤを用いて、ΔＰＩＳ／ΔＤが−１／２ａになるように制御を行うので、負荷Ｌにおける動作等に起因して負荷電流がスイッチング周期毎に増加および減少を交互に繰り返す場合でも、安定した電流ループ制御が可能となる。ちなみに、スイッチング電源を運用する際、温度上昇の防止等を目的として負荷Ｌの動作を周期的に停止させる場合があり、この停止させる頻度をスイッチング周波数の１／２とし、停止させる時間をスイッチング周期に等しくする場合がある。この場合、負荷電流が１／２スイッチング周波数で振動する。
【００８２】
また、コントローラＩＣ６は、利得乗算電流検出信号ＰＩＳを用いて高精度に電流を検出することができるので、ＦＥＴ２，３のオン抵抗の値に関係なく、過電流を検出することができる。この結果、ＤＣ−ＤＣコンバータ１を過電流から適切に保護することが可能となる。
【００８３】
第２実施形態
本実施形態に係るスイッチング電源は、第１実施形態に係るＤＣ／ＤＣコンバータ１において電流制御利得調整回路１７を電流制御利得調整回路１８で置き換えた構成を有している。他の構成は、ＤＣ／ＤＣコンバータ１と同じである。
【００８４】
図１２は、電流制御利得調整回路１８の構成図である。電流制御利得調整回路１８は、利得乗算電流検出信号ＰＩＳおよびＰＷＭ信号ＰＳに基づいて電流制御利得Ｋａｍｐを調整する。電流制御利得調整回路１８は、Ａ／Ｄコンバータ１８ａ、デジタル演算回路１８ｂ，およびＤ／Ａコンバータ１８ｃを有している。本実施形態は、デジタル演算回路１８ｂを用いることで、上記（１２）式の左辺を直接的に算出し、それを右辺と比較して電流制御利得Ｋａｍｐを調整する。
【００８５】
デジタル演算回路１８は、ΔＰＩＳ検出回路１８ｄ、ΔＤ検出回路１８ｅ、除算回路１８ｆ、比較回路１８ｇ、およびアップダウンカウンタ１８ｈを含んでいる。これらの回路１８ｄ〜１８ｈは、いずれもデジタル回路である。ΔＰＩＳ検出回路１８ｄは、乗算器１５から利得乗算電流検出信号ＰＩＳを受け、上記のΔＰＩＳを求める。ΔＤ検出回路１８ｅは、コンパレータ１３からＰＷＭ信号ＰＳを受け、上記のΔＤを求める。除算回路１８ｆは、回路１８ｄおよび１８ｅからΔＰＩＳおよびΔＤを受け、ΔＰＩＳ／ΔＤを算出する。比較回路１８ｇは、この算出されたΔＰＩＳ／ΔＤを−１／２ａと比較し、ΔＰＩＳ／ΔＤが−１／２ａ以下のときはハイ信号、ΔＰＩＳ／ΔＤが−１／２ａを超えるときはロー信号を出力する。アップダウンカウンタ１８ｈは、比較回路１８ｇの出力信号に基づいて、ΔＰＩＳ／ΔＤが−１／２ａに近づくように電流制御利得Ｋａｍｐを増加または減少させる。Ｄ／Ａコンバータ１８ｃは、このようにして決定されたデジタル値のＫａｍｐをアナログ値に変換し、電流制御利得信号として乗算器１５に供給する。
【００８６】
このように、電流制御利得調整回路１８は、上記（１２）式を満たすように電流制御利得Ｋａｍｐを徐々に調整するので、それに応じて、電流ループ回路６ｂの利得ａ・ｋｉ・ｋが最適値である１に近づく。したがって、本実施形態は、第１実施形態と同様の効果を奏する。
【００８７】
第３実施形態
図１３は、本実施形態に係るＤＣ／ＤＣコンバータの構成図である。本実施形態は、コントローラＩＣ３０内がスイッチング素子であるＦＥＴ２、３を含んでいる点で、コントローラＩＣ６がＦＥＴ２、３を含まない第１実施形態と異なる。本実施形態に係るＤＣ／ＤＣコンバータの構成要素は、第１実施形態の構成要素と同じである。したがって、本実施形態は、第１実施形態と同様の効果を奏する。
【００８８】
ＦＥＴ２，３がコントローラＩＣ３０内に実装されているので、コントローラＩＣ３０に平滑回路２５を接続するだけで、スイッチング電源であるＤＣ／ＤＣコンバータ１を得ることができる。つまり、コントローラＩＣ３０を使用することでＤＣ／ＤＣコンバータ１を容易に製造することができる。
【００８９】
以上、本発明に係る実施の形態について説明したが、本発明は上記実施の形態に限定されることなく様々な形態で実施される。
【００９０】
例えば、デジタル回路（ハードウエア）によって本発明の制御装置を構成する場合は、マイクロコンピュータ等に組み込まれるプログラム（ソフトウエア）により制御装置における各手段を実現してもよい。この各手段を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合もあるし、コンピュータに組み込まれた状態でコンピュータと共に流通する場合もある。
【００９１】
上記の実施形態では、本発明をＤＣ／ＤＣコンバータに適用しているが、本発明はＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、上記の実施の形態ではトランスを有しない非絶縁型かつ降圧型のコンバータに本発明を適用したが、本発明は、トランスを有する絶縁型のコンバータにも適用可能であり、また、昇圧型または昇降圧型のコンバータにも適用可能である。
【００９２】
上記の実施形態では、ハイサイドＦＥＴ用のオン信号の立ち上がり時期が固定されているので、ローサイドＦＥＴのオン期間の終了直前毎にインダクタ電流を検出している。しかしながら、ローサイドＦＥＴ用のオン信号の立ち上がり時期が固定されている場合には、ローサイドＦＥＴのオン期間の開始直後毎に電流を検出するなど、インダクタ電流の検出時期を変える必要がある。
【００９３】
上記の実施形態では、駆動パルス信号の時比率を直接使用して上記（１２）式を満たすような電流制御利得の調整を行う。しかし、駆動パルス信号の時比率を直接使用する代わりに、時比率を反映する他のパラメータ、例えば駆動パルス信号のパルス幅、を使用して、（１２）式を満たすように電流制御利得を調整してもよい。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態に係るＤＣ／ＤＣコンバータの構成図である。
【図２】図１のコントローラＩＣにおけるタイミングチャートであり、（ａ）が差動増幅回路からの電圧信号であり、（ｂ）が乗算器からの利得乗算電流検出信号であり、（ｃ）がコンパレータからのＰＷＭ信号であり、（ｄ）が矩形波信号発生回路からの矩形波信号であり、（ｅ）が電流制御利得調整回路からの電流制御利得であり、（ｆ）が電流ループ回路の利得である。
【図３】図１のＤＣ／ＤＣコンバータにおいて利得を最適化するための電流ループを示すブロック図である。
【図４】図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝１の場合の伝達関数の特性であり、（ａ）がゲイン特性を示す図であり、（ｂ）が位相特性を示す図である。
【図５】図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝０．５の場合の伝達関数の特性であり、（ａ）がゲイン特性を示す図であり、（ｂ）が位相特性を示す図である。
【図６】図３の電流ループにおいて利得ａ・ｋｉ・ｋ＝１．５の場合の伝達関数の特性であり、（ａ）がゲイン特性を示す図であり、（ｂ）が位相特性を示す図である。
【図７】図３の電流ループの利得ａ・ｋｉ・ｋと伝達関数Ｇとの関係を示すグラフである。
【図８】利得乗算電流検出信号の変化量ΔＰＩＳおよびＰＷＭ信号の変化量ΔＤを説明するためのタイミングチャートであり、（ａ）が利得乗算電流検出信号であり、（ｂ）が矩形波信号であり、（ｃ）がＰＷＭ信号である。
【図９】電流制御利得調整回路の詳細な回路図である。
【図１０】図１の電流制御利得調整回路におけるタイミングチャートであり、（ａ）が矩形波信号であり、（ｂ）がＰＷＭ信号であり、（ｃ）が最大ＰＷＭ信号であり、（ｄ）が利得乗算信号であり、（ｅ）が加算信号であり、（ｆ）が時比率信号であり、（ｇ）が第１クロック信号であり、（ｈ）が第２クロック信号であり、（ｉ）が第３クロック信号である。
【図１１】式（１７）の左辺と右辺の大小関係および電流制御利得のアップ／ダウンを示す表である。
【図１２】第２実施形態で使用される電流制御利得調整回路の構成図である。
【図１３】第３実施形態に係るＤＣ／ＤＣコンバータの構成図である。
【符号の説明】
【００９５】
１…ＤＣ／ＤＣコンバータ、２…ハイサイドＦＥＴ、３…ローサイドＦＥＴ、４…インダクタ、５…コンデンサ、６…コントローラＩＣ、６ａ…電圧ループ回路、６ｂ…電流ループ回路、６ｃ…利得最適化回路、１０…差動増幅回路、１０ａ…差動増幅器、１０ｂ…直流電圧源、１０ｃ〜１０ｅ…抵抗、１０ｆ…コンデンサ、１１…加算器、１２…ランプ信号発生回路、１３…コンパレータ、１４…電流検出回路、１５…乗算器、１６…矩形波信号発生回路、１７…電流制御利得調整回路、１７ａ…直流電圧源、１７ｂ，１７ｃ…スイッチ、１７ｄ…加算器、１７ｅ，１７ｆ…電圧制御電流源、１７ｇ，１７ｈ…コンデンサ、１７ｉ，１７ｊ…リセットスイッチ、１７ｋ，１７ｌ，１７ｍ，１７ｎ…サンプルホールド、１７ｏ，１７ｐ…コンパレータ、１７ｑ…アップダウンカウンタ、１７ｒ…Ｄ／Ａコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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