(57)【要約】【課題】  製造時の素子のバラツキの影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供する。【解決手段】  上記課題を解決するために、本発明に係るパルスカウント検波回路１は、入力されたＦＭ信号を所定の時間だけ遅延させる遅延回路２と、ＦＭ信号と遅延回路２から出力されるＦＭ信号とからパルス信号を生成する演算回路３と、演算回路３から得られたパルス信号を音声信号に変換する音声信号変換回路４と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＦＭ信号から音声信号を得るパルスカウント検波回路であって、
リングオシレータが有するインバータ回路に周波数制御電圧を印加して該インバータ回路のバイアス電流を制御することにより、前記リングオシレータの出力信号の位相と所定の基準信号の位相とを同期させるＰＬＬ回路と、
前記リングオシレータと同じインバータ回路を多段に接続してなる遅延回路であって、該インバータ回路のバイアス電流を制御する遅延時間制御電圧に応じて遅延時間が決まる遅延回路と、
前記ＦＭ信号と、前記遅延回路を介して得るＦＭ信号と、について排他論理和を実施してパルス信号を生成する演算回路と、
該演算回路で生成したパルス信号から音声信号を得る音声信号変換回路と、
を備え、
前記周波数制御電圧を、前記遅延時間制御電圧として使用することを特徴とするパルスカウント検波回路。
【請求項２】
リングオシレータが有するインバータ回路に周波数制御電圧を印加して該インバータ回路のバイアス電流を制御することにより、前記リングオシレータの出力信号の位相と所定の基準信号の位相とを同期させるＰＬＬ回路を有する無線受信機に使用され、ＦＭ信号から音声信号を得るパルスカウント検波回路であって、
前記リングオシレータと同じインバータ回路を多段に接続してなる遅延回路であって、該インバータ回路のバイアス電流を制御する遅延時間制御電圧に応じて遅延時間が決まる遅延回路と、
前記ＦＭ信号と、前記遅延回路を介して得るＦＭ信号と、について排他論理和を実施してパルス信号を生成する演算回路と、
該演算回路で生成したパルス信号から音声信号を得る音声信号変換回路と、
を備え、
前記周波数制御電圧を、前記遅延時間制御電圧として使用することを特徴とするパルスカウント検波回路。
【請求項３】
前記インバータ回路は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを直列に接続し、互いのゲート間を接続したインバータ回路であることを特徴とする請求項１又は２に記載のパルスカウント検波回路。
【請求項４】
前記音声信号変換回路は、抵抗とコンデンサからなる積分回路であることを特徴とする請求項３に記載のパルスカウント検波回路。
【請求項５】
前記遅延回路を構成するインバータ回路と、前記リングオシレータを構成するインバータ回路と、は近接して配置されていることを特徴とする請求項４に記載のパルスカウント検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラジオ等の無線受信機に使用されるパルスカウント検波回路に関する。
【背景技術】
【０００２】
ラジオ等の無線受信機において、ＦＭ信号から音声信号を抽出するための回路としてパルスカウント検波回路が広く使用されるようになってきている。
図３は、ＦＭ信号から音声信号を抽出するパルスカウント検波回路３０の構成例を示している。
【０００３】
図３に示すパルスカウント検波回路３０は、入力されたＦＭ信号を所定の時間だけ遅延させる遅延回路３１と、ＦＭ信号と遅延回路３１により所定の時間だけ遅延されたＦＭ信号とからパルス信号を生成する演算回路（ＥＸ−ＯＲ回路）３と、演算回路３から得られたパルス信号を音声信号に変換する音声信号変換回路（積分回路）４と、を備える。
【０００４】
また、図４は、図３の回路における主要部（ａ）〜（ｃ）の信号波形を示している。
（ａ）はパルスカウント検波回路３０に入力されるＦＭ信号の波形であり、（ｂ）は遅延回路３１から出力されるＦＭ信号の波形である。また、（ｃ）は演算回路３１から出力されるパルス信号の波形を示している。
【０００５】
図４に示すように、遅延回路３１から出力されるＦＭ信号は、所定の時間（図４に示すＷｐ）だけ遅延している。そして、入力されたＦＭ信号と遅延回路３１から出力されたＦＭ信号とは、演算回路３によって排他論理和（ＥＸ−ＯＲ）がとられ、（ｃ）に示すパルス信号が生成される。
【０００６】
そして、パルス信号は、音声信号変換回路１７によって音声信号に変換されることとなる。
ここで、遅延回路３１としては、従来から抵抗ＲとコンデンサＣを組み合わせたＲＣ回路で構成された回路が使用されている。
【特許文献１】特開平０７−２６４０２４号公報
【特許文献２】特開平１１−０２７０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＲＣ回路によって構成された遅延回路は製造時の抵抗ＲやコンデンサＣ等の素子のバラツキによって図４に示した遅延時間Ｗｐが一定にならないという問題が生じる。
遅延時間Ｗｐが変動すると、音声信号変換回路４が積分回路であるために音声信号の振幅も変動してしまい音声品質が低下してしまうという問題がある。
【０００８】
以上の問題に関して、特許文献１では、安定した発信回路を実現することによって高精度な遅延パルス信号を得ることが可能となる遅延回路について開示されている。また、特許文献２では、広帯域特性と高い復調効率とを両立させるためのＦＭ復調回路について開示されている。
【０００９】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、遅延回路における製造時の素子のバラツキの影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係るパルスカウント検波回路は、ＦＭ信号から音声信号を得るパルスカウント検波回路であって、リングオシレータが有するインバータ回路に周波数制御電圧を印加して該インバータ回路のバイアス電流を制御することにより、前記リングオシレータの出力信号の位相と所定の基準信号の位相とを同期させるＰＬＬ回路と、前記リングオシレータと同じインバータ回路を多段に接続してなる遅延回路であって、該インバータ回路のバイアス電流を制御する遅延時間制御電圧に応じて遅延時間が決まる遅延回路と、前記ＦＭ信号と、前記遅延回路を介して得るＦＭ信号と、について排他論理和を実施してパルス信号を生成する演算回路と、該演算回路で生成したパルス信号から音声信号を得る音声信号変換回路と、を備え、前記周波数制御電圧を、前記遅延時間制御電圧として使用する。
【００１１】
本発明に係るパルスカウント検波回路は、ＰＬＬ回路が有するリングオシレータに使用されるインバータ回路と同じインバータ回路を遅延回路に使用し、遅延回路のインバータ回路に印加する遅延時間制御電圧として、リングオシレータのインバータ回路に印加する周波数制御電圧を使用している。
【００１２】
一方、周波数制御電圧は、所定の基準信号の位相とリングオシレータの出力信号の位相とを同期するようにＰＬＬ回路が生成する制御電圧なので、所定の基準信号に応じて周波数制御電圧、すなわち遅延時間制御電圧が決定される。
【００１３】
また、遅延回路における遅延時間は、遅延時間制御電圧によって決まるので、結局、遅延回路における遅延時間は、所定の基準信号によって決定される。したがって、製造時の素子（例えば、インバータ回路）のバラツキの影響を受けることなく遅延回路の遅延時間を決定することが可能となるので、安定したパルス信号を演算回路で生成することができる。したがって、遅延回路を構成する素子の製造時のバラツキの影響を受けることなくＦＭ信号から音声信号を抽出することが可能となる。
【００１４】
また、本発明に係るパルスカウント検波回路は、リングオシレータが有するインバータ回路に周波数制御電圧を印加して該インバータ回路のバイアス電流を制御することにより、前記リングオシレータの出力信号の位相と所定の基準信号の位相とを同期させるＰＬＬ回路を有する無線受信機に使用され、ＦＭ信号から音声信号を得るパルスカウント検波回路であって、前記リングオシレータと同じインバータ回路を多段に接続してなる遅延回路であって、該インバータ回路のバイアス電流を制御する遅延時間制御電圧に応じて遅延時間が決まる遅延回路と、前記ＦＭ信号と、前記遅延回路を介して得るＦＭ信号と、について排他論理和を実施してパルス信号を生成する演算回路と、該演算回路で生成したパルス信号から音声信号を得る音声信号変換回路と、を備え、前記周波数制御電圧を、前記遅延時間制御電圧として使用するものであっても同様の効果を奏する。
【発明の効果】
【００１５】
以上のように、本発明によると、遅延回路における製造時の素子のバラツキの影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図１及び図２に基づいて説明する。なお、本実施形態に係るパルスカウント検波回路は、ｐチャンネルとｎチャンネルＭＯＳトランジスタを製造できるＣＭＯＳプロセスにより半導体回路基盤上に成形される。
【００１７】
図１は、本発明に係るパルスカウント検波回路１を使用するための構成例を示す図である。
図１に示す本実施例に係るパルスカウント検波回路１は、入力されたＦＭ信号を所定の時間だけ遅延させる遅延回路２と、ＦＭ信号と遅延回路２から出力される所定の時間だけ遅延されたＦＭ信号とからパルス信号を生成する演算回路３と、演算回路３から得られたパルス信号を音声信号に変換する音声信号変換回路４と、を備える。
【００１８】
遅延回路２は、３個のインバータ回路２ａ〜２ｃが直列に接続された回路である。ＦＭ信号がインバータ回路２ａを通過することによって得られる遅延時間をΔｔ［ｓ］とすると、遅延回路２によるＦＭ信号の遅延時間Ｗｐは３×Δｔ［ｓ］となる。
【００１９】
また、演算回路３は、一般的な論理演算回路で構成されるＥＸ−ＯＲ回路であり、音声信号変換回路４は、抵抗ＲとコンデンサＣで構成される積分回路である。
ここで、ＦＭ信号が各インバータ回路２ａ〜２ｃを通過することによって得られる遅延時間Δｔ［ｓ］は、各インバータ回路２ａ〜２ｃに与えるバイアス電流によって制御される。すなわち、遅延回路２によるＦＭ信号の遅延時間Ｗｐは、各インバータ回路２ａ〜２ｃに与えるバイアス電流によって制御することができる。
【００２０】
そこで、本実施例に係る遅延回路２は、各インバータ回路２ａ〜２ｃに与えるバイアス電流を制御する制御電圧（以下、「遅延時間制御電圧」という）として、図１に示すＰＬＬ回路５の電圧発生器９で生成するリングオシレータ６の制御電圧（以下、「周波数制御電圧」という）を使用している。
【００２１】
すなわち、電圧発生器９で生成される周波数制御電圧が、遅延回路２の各インバータ回路２ａ〜２ｃと、リングオシレータ６の各インバータ回路６ａ〜６ｎに印加される。
ここで、図１に示すＰＬＬ回路５は、周波数制御電圧に応じて発振周波数が変化するＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）であるリングオシレータ６と、このリングオシレータ６からのクロック信号を分周する分周器７と、基準信号の位相と分周器７の出力信号の位相とを比較して位相差信号を生成する位相比較器８と、この位相差信号を直流化してリングオシレータ６へ印加する周波数制御電圧を生成する電圧発生器９と、を備えている。
【００２２】
リングオシレータ６は、遅延回路２を構成するインバータ回路２ａ〜２ｃと同じインバータ回路６ａ〜６ｎ（ｎは奇数）で構成されるリングオシレータ６である。
なお、インバータ回路２ａとインバータ回路６ａが「同じ」とは、互いに同じ特性を備えることを意味し、同一の入力信号に対して同一の遅延時間を与えることを意味する。これは、例えば、インバータ回路を構成するＭＯＳトランジスタを同じチャネル幅及びチャネル長にすることによって実現できる。さらに、半導体回路基盤上に互いに近接して配置してもよい。
【００２３】
以上に説明したＰＬＬ回路５は一般的なＰＬＬ回路と同様の構成なので、ＰＬＬ回路５を構成するリングオシレータ６、分周器７、位相比較器８、及び電圧発生器９の詳細な動作については省略する。
【００２４】
今、ＰＬＬ回路５が周波数ｆ［ｋＨｚ］の基準信号に同期しているとすると、この時のリングオシレータ６を構成する各インバータ回路６ａ〜６ｎで生じる遅延時間Δｔ［ｓ］は、リングオシレータ６を構成するインバータ回路の数をＮとすると、（１／ｆ）×（１／Ｎ）［ｓ］となる。
【００２５】
一方、遅延回路２を構成するインバータ回路２ａ〜２ｃは、リングオシレータ６を構成するインバータ回路６ａ〜６ｎと同じインバータ回路を使用し、かつ同じバイアス電流が与えられている。したがって、遅延回路２を構成する各インバータ回路２ａ〜２ｃで生じる遅延時間Δｔも、（１／ｆ）×（１／Ｎ）［ｓ］となり、遅延回路２による遅延時間Ｗｐは、３×（１／ｆ）×（１／Ｎ）［ｓ］となる。
【００２６】
以上に説明したように、遅延回路２による遅延時間Ｗｐは、ＰＬＬ回路５で同期した基準信号の周波数（すなわち、リングオシレータ６の発信周波数）ｆ［ｋＨｚ］によって決まることとなるので、製造時の素子（例えば、インバータ回路）のバラツキによって遅延時間Ｗｐが変動することを防止することが可能となる。
【００２７】
その結果、音声信号変換回路４で積分されて出力される音声信号の振幅にバラツキが生じることを防止することが可能となる。すなわち、遅延回路における製造時の素子のバラツキの影響を受けることなくＦＭ信号から音声信号を抽出することが可能となる。
【００２８】
図２は、本実施例に係る遅延回路２の具体的な回路構成例を示している。
図２に示す遅延回路２は、ｐ型ＭＯＳトランジスタＱ０とｎ型ＭＯＳトランジスタＱ１とで構成されるインバータ回路２ａ〜２ｃと、各インバータ回路２ａ〜２ｃに供給するバイアス電流を制御するｐ型ＭＯＳトランジスタＱ２と、で構成される。
【００２９】
インバータ回路２ａ〜２ｃは、図１で示したリングオシレータ６を構成するインバータ回路６ａ〜６ｎと同じインバータ回路である。
ＭＯＳトランジスタＱ２のゲートには、図１に示したＰＬＬ回路５の電圧発生器９で生成される遅延時間制御電圧が入力される。そして、この遅延時間制御電圧に応じたバイアス電流が各インバータ回路２ａ〜２ｃに供給されることによって、遅延時間制御電圧に応じた遅延時間が決定される。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るパルスカウント検波回路の実施例を示す図である。
【図２】本実施例に係る遅延回路の具体的な回路構成例を示している。
【図３】パルスカウント検波回路の従来例を示す図である。
【図４】図３の回路における主要部の信号波形を示す図である。
【符号の説明】
【００３１】
１      ・・・  パルスカウント検波回路
２      ・・・  遅延回路
３      ・・・  演算回路（ＥＸ−ＯＲ回路）
４      ・・・  音声信号変換回路（積分回路）
５      ・・・  ＰＬＬ回路
６      ・・・  リングオシレータ
７      ・・・  分周器
８      ・・・  位相比較器
９      ・・・  電圧発生器
【図１】
2006324734.tif 000003
【図２】
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【図３】
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【図４】
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