(57)【要約】【課題】    ＩＧＦＥＴの微細化を実現することができ、かつＩＧＦＥＴの動作速度の高速化を実現することができる半導体装置を提供する。【解決手段】  半導体装置１において、半導体活性領域３と、半導体活性領域３に配設されたＩＧＦＥＴ４と、半導体活性領域３の側面周囲を取り囲み、ＩＧＦＥＴ４のチャネル形成領域５に接する側面部分１０Ｃの誘電率ｋが、中央部分１０Ｂ及び底面部分１０Ｄの誘電率ｋに比べて低い素子間分離領域１０とを備える。【選択図】        図１
2006324423.tif 000002
【特許請求の範囲】
【請求項１】
半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲み、前記絶縁ゲート型電界効果トランジスタのチャネル形成領域に接する側面部分の誘電率が、中央部分及び底面部分の誘電率に比べて低い素子間分離領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲む素子間分離用トレンチと、
前記素子間分離用トレンチの側壁の一部に底面を除いて配設され、低い誘電率を有する第１の絶縁体、及び前記素子間分離用トレンチ内部に前記第１の絶縁体を介在して埋設され、高い誘電率を有する第２の絶縁体を備えた素子間分離領域と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記素子間分離領域の前記側面部分又は前記第１の絶縁体は、前記半導体活性領域表面から前記絶縁ゲート型電界効果トランジスタの主電極領域の底面よりも深い位置まで配設されたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記素子間分離領域の前記側面部分又は前記第１の絶縁体は、前記半導体活性領域の側面周囲に沿った全域に配設されたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第２の絶縁体の誘電率は、酸化シリコンの誘電率に比べて高いことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第２の絶縁体には、酸化シリコンの誘電率に比べて誘電率を高める元素が含まれることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜の誘電率は、酸化シリコンの誘電率に比べて高いことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【請求項８】
前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜には、酸化シリコンの誘電率に比べて誘電率を高める元素が含まれることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第２の絶縁体に含まれる元素は、Ｈｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、又はＬａ、Ｃｅ、Ｐｒのいずれかのランタノイド元素の１つ若しくは複数であることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜に含まれる元素は、Ｈｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、又はＬａ、Ｃｅ、Ｐｒのいずれかのランタノイド元素の１つ若しくは複数であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記素子間分離領域の前記側面部分は空洞であることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記素子間分離領域の前記側面部分又は前記第１の絶縁体の誘電率は、前記絶縁ゲート型電界効果トランジスタのゲート絶縁膜の前記半導体活性領域表面近傍の誘電率に比べて低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項１３】
基板表面部分に配設された半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲み、前記半導体活性領域の誘電率から側面の誘電率を差し引いた値が、前記基板の誘電率から底面の誘電率を差し引いた値に比べて大きい素子間分離領域と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトランジスタ間に配設された素子間分離領域を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の集積回路を構築する電界効果トランジスタ１００は、図４１及び図４２に示すように、シリコン基板１０１の活性領域に配置されている。電界効果トランジスタ１００の周囲には素子間分離領域１０３が配設され、素子間分離領域１０３は電界効果トランジスタ１００とその他の素子との間を電気的に分離する。活性領域はシリコン基板１０１の表面部分に配設されたウエル領域１０２により構成されている。導電型がｐ型に設定されたウエル領域１０２の主面部にはｎチャネル導電型電界効果トランジスタ１００が配設され、ｎ型に設定されたウエル領域１０２の主面部にはｐチャネル導電型電界効果トランジスタ１００が配設される。
【０００３】
素子間分離領域１０３は、その占有面積を縮小する目的において、トレンチ素子分離構造を採用している。この素子間分離領域１０３は、素子間分離用トレンチ１０３Ａと、この素子間分離用トレンチ１０３Ａ内部に埋め込まれた充填材１０３Ｂとを備えている。充填材１０３Ｂには一般的に酸化シリコンが使用されている。
【０００４】
電界効果トランジスタ１００は、チャネル形成領域１０４として使用されるウエル領域１０２と、ウエル領域１０２の表面上のゲート絶縁膜１０５と、ゲート絶縁膜１０５上のゲート電極１０６と、ソース領域Ｓ及びドレイン領域Ｄとして使用される一対の主電極１０７とを備えている。ゲート絶縁膜１０５は、薄膜化に伴うリーク電流を減少するために高誘電体材料により形成されている。ゲート電極１０６は高融点金属材料により形成されている。
【０００５】
このような構造を有する電界効果トランジスタ１００においては、リーク電流を減少するとともに、ゲート絶縁膜１０５の膜厚を実効的に薄膜化することができるので、トランジスタサイズの微細化を実現することができる。更に、ゲート電極１０６が高融点金属材料により形成されているので、ゲート電極１０６の内部の空乏化を防止することができ、又ゲート電極１０６の抵抗値を減少してスイッチング速度の高速化を実現することができる。結果として、短チャネル効果を抑制しつつ、微細化を実現することができ、かつ動作速度の高速化を実現することができる電界効果トランジスタ１００を構築することができる。
【０００６】
この種の電界効果トランジスタ１００の構造については、例えば下記非特許文献１及び下記非特許文献２に開示されている。
【非特許文献１】A.Yagishita et al., Electron Devices vol.47, no.5(2000), pp.1028-34.
【非特許文献２】A.Yagishita et al., Electron Devices vol.48, no.8 (2001), pp.1604-11.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の電界効果トランジスタ１００を備えた半導体装置においては、以下の点について配慮がなされていなかった。
【０００８】
電流駆動能力の増強、チャネル形成領域１０４の電位に対するゲート電極１０６の電位の制御性向上、及びリーク電流の減少を目的として、電界効果トランジスタ１００のゲート絶縁膜１０５には高誘電体材料が使用されている。高誘電体材料には、酸化シリコンの誘電率に比べて高い誘電率を有する、窒化酸化シリコン、窒化シリコン、金属酸化物等が使用されている。
【０００９】
チャネル形成領域１０４とゲート電極１０６との間の容量結合の強さは、ゲート絶縁膜１０５の膜厚とゲート絶縁膜１０５の誘電率とに依存する。一般的に、容量結合の強さは「酸化膜換算膜厚」を利用して算出されている。「酸化膜換算膜厚」とは、ゲート絶縁膜１０５の幾何学的な意味の膜厚と酸化シリコンの誘電率（３．９）との積を実際に使用するゲート絶縁膜１０５の形成材料の誘電率によって割った値であり、酸化シリコンの膜厚に換算した値である。ゲート絶縁膜１０５を高誘電体材料により形成すれば、チャネル形成領域１０４の電位に対するゲート電極の電位の制御性が高くなり、かつゲート絶縁膜１０５の膜厚を厚く設定することができる。
【００１０】
一方、素子間分離領域１０３の充填材１０３Ｂには、特に電界効果トランジスタ１００のように性能向上を要求されていないので、前述のように酸化シリコンやそれと同程度の誘電率を有する絶縁材料が使用されている。絶縁材料にはテトラエチルオルソシリケート（ＴＥＯＳ）等が使用されている。
【００１１】
電界効果トランジスタ１００のチャネル幅の変化に対する閾値電圧の変動の依存性を示すシミュレーション結果を図４３に示す。シミュレーションは、ゲート電極１０６のゲート長が１００ｎｍ、ゲート絶縁膜１０５の酸化膜換算膜厚が１ｎｍに設定されたｎチャネル導電型電界効果トランジスタ１００の主電極１０７（Ｄ）に１Ｖのドレイン電圧を印加した条件下において実施された。横軸はチャネル幅（ｎｍ）であり、チャネル幅は２０ｎｍ〜５００ｎｍまでの間において変化させてある。縦軸は閾値電圧の変動（ｍＶ）である。閾値電圧の変動は、チャネル幅が５００ｎｍに設定された電界効果トランジスタ１００の閾値電圧を、該当するチャネル幅に設定された電界効果トランジスタ１００の閾値電圧から差し引いた値である。ゲート絶縁膜１０５の誘電率ｋが３．９（酸化シリコン）、１９．５（３．９×５）、３９．０（３．９×１０）の３通りについて、閾値電圧の変動の依存性を算出した。
【００１２】
同図４３に示すように、電界効果トランジスタ１００おいては、チャネル幅が狭くなるに従って閾値電圧に低下が見られ、更にゲート絶縁膜１０５の酸化膜換算膜厚を一定に保持し誘電率ｋを高めると、チャネル幅が狭くなるに従って閾値電圧の変動が大きくなる。すなわち、電界効果トランジスタ１００において、ゲート絶縁膜１０５の酸化膜換算膜厚を一定に保持しつつ誘電率ｋを高めると、チャネル幅が狭くなるに従って閾値電圧の変動が大きくなり、微細化を実現することが難しくなる。
【００１３】
このような現象は下記理由によるものであると推察することができる。電界効果トランジスタ１００（活性領域）及び素子間分離領域１０３を含むシリコン基板１０１表面部分のチャネル幅方向に沿った電位分布を図４４に示す。この電位分布は、電界効果トランジスタ１００のチャネル幅を１００ｎｍ、ドレイン電圧を１Ｖ、ゲート電極１０６に印加されるゲート電圧を閾値電圧とする条件下において、計算された結果である。横軸はシリコン基板１０１表面のチャネル幅方向の位置（ｎｍ）である。横軸において、電界効果トランジスタ１００のチャネル形成領域１０４の中央は基準位置「０」であり、この基準位置「０」を中心として左側は基準位置「０」からの距離をマイナス表記として示し、右側は基準位置「０」からの距離をプラス表記として示す。つまり、横軸において、−５０ｎｍ〜＋５０ｎｍの範囲内は電界効果トランジスタ１００のチャネル形成領域１０４（活性領域）であり、−５０ｎｍを越える範囲及び＋５０ｎｍを越える範囲は素子間分離領域１０３である。縦軸は電位（Ｖ）である。
【００１４】
同図４４に示すように、素子間分離領域１０３表面に発生する電位は、電界効果トランジスタ１００のチャネル形成領域１０４（活性領域）に発生する電位に比べて高い。更に、素子間分離領域１０３とチャネル形成領域１０４との境界（−５０ｎｍ、＋５０ｎｍの位置）に発生する電位は、チャネル形成領域１０４の中央（基準位置「０」）に発生する電位に比べて高い。
【００１５】
これはｎチャネル導電型電界効果トランジスタ１００の場合であるが、チャネル形成領域１０４内の素子間分離領域１０３との境界付近は導通状態になり易い。ｐチャネル導電型電界効果トランジスタ１００の場合には、チャネル形成領域１０４内の素子間分離領域１０３との境界付近に発生する電位は低くなる。すなわち、いずれのチャネル導電型電界効果トランジスタ１００においても、境界付近に発生する電位はチャネル形成領域１０４の中央に発生する電位に比べてゲート電極１０６に印加される電位に近くなる。この結果、電界効果トランジスタ１００のチャネル幅が狭くなると、チャネル幅全体に占める、素子間分離領域１０３との境界付近に発生する電位が高い領域の割合が増大し、電界効果トランジスタ１００の閾値電圧が急激に低下する。
【００１６】
電界効果トランジスタ１００において電気力線１１０の発生状態を図４５に示す。チャネル形成領域１０４のチャネル幅寸法（活性領域寸法）に対して、同一方向のゲート電極１０６のゲート長寸法はアライメント余裕等を考慮して大きく設定されているので、ゲート電極１０６からチャネル形成領域１０４に向かって発生する電気力線１１０は、広い領域から狭い領域に集中する。ゲート絶縁膜１０５の酸化膜換算膜厚を一定に保持して誘電率を高めると、幾何学的な意味においてゲート絶縁膜１０５の膜厚は厚くなる。この結果、素子間分離領域１０３との境界付近においてチャネル形成領域１０４（活性領域）に発生する電気力線１１０の集中は著しくなり、この領域において導通状態になり易くなる。すなわち、ゲート絶縁膜１０５の酸化膜換算膜厚を一定に保持して誘電率を高めると、電界効果トランジスタ１００において、チャネル形成領域１０４のチャネル幅（活性領域のチャネル幅方向）が狭まるに従って、閾値電圧の変動が大きくなる。
【００１７】
このため、チャネル幅を縮小し、電界効果トランジスタ１００の微細化を実現することができないので、半導体装置の集積度を向上することができない。更に、微細化を実現することができないので、電界効果トランジスタ１００のスイッチング速度を速くすることが難しく、半導体装置の動作速度の高速化を実現することができない。
【００１８】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、絶縁ゲート型電界効果トランジスタ（以下、単に、「ＩＧＦＥＴ（insulated gate field effect transistor）」という。）の微細化を実現することができ、かつＩＧＦＥＴの動作速度の高速化を実現することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明の実施の形態に係る第１の特徴は、半導体装置において、半導体活性領域と、半導体活性領域に配設されたＩＧＦＥＴと、半導体活性領域の側面周囲を取り囲み、ＩＧＦＥＴのチャネル形成領域に接する側面部分の誘電率が、中央部分及び底面部分の誘電率に比べて低い素子間分離領域とを備える。
【００２０】
本発明の実施の形態に係る第２の特徴は、半導体装置において、半導体活性領域と、半導体活性領域に配設されたＩＧＦＥＴと、半導体活性領域の側面周囲を取り囲む素子間分離用トレンチと、素子間分離用トレンチの側壁の一部に底面を除いて配設され、低い誘電率を有する第１の絶縁体、及び素子間分離用トレンチ内部に第１の絶縁体を介在して埋設され、高い誘電率を有する第２の絶縁体を備えた素子間分離領域とを備える。
【００２１】
本発明の実施の形態に係る第３の特徴は、半導体装置において、基板表面部分に配設された半導体活性領域と、半導体活性領域に配設されたＩＧＦＥＴと、半導体活性領域の側面周囲を取り囲み、半導体活性領域の誘電率から側面の誘電率を差し引いた値が、基板の誘電率から底面の誘電率を差し引いた値に比べて大きい素子間分離領域とを備える。
【発明の効果】
【００２２】
本発明によれば、ＩＧＦＥＴの微細化を実現することができ、かつＩＧＦＥＴの動作速度の高速化を実現することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
（第１の実施の形態）
［半導体装置の構造］
図１（Ａ）及び図１（Ｂ）に示すように、本発明の第１の実施の形態に係る半導体装置１は、半導体活性領域３と、半導体活性領域３に配設されたＩＧＦＥＴ４と、半導体活性領域３の側面周囲を取り囲み、ＩＧＦＥＴ４のチャネル形成領域５に接する側面部分１０Ｃの誘電率が、中央部分１０Ｂ及び底面部分１０Ｄの誘電率に比べて低い素子間分離領域１０とを備えている。
【００２５】
半導体活性領域３は、第１の実施の形態においてウエル領域であり、基板２の主面部分に配設されている。基板２には例えばｐ型単結晶シリコン基板が使用され、ＩＧＦＥＴ４がｎチャネル導電型を有する場合に半導体活性領域３はｐ型に設定されている。なお、ここでは説明しないが、半導体活性領域３がｎ型に設定されている場合、この半導体活性領域３にはｐチャネル導電型を有するＩＧＦＥＴ４が配設される。
【００２６】
素子間分離領域１０は、第１の実施の形態において占有面積を縮小するためにトレンチ構造を採用している。すなわち、素子間分離領域１０は、基板２表面（実際には、半導体活性領域３表面）からその深さ方向に向かって掘り下げられた素子間分離用トレンチ１０Ａと、この素子間分離用トレンチ１０Ａ内部に埋設された充填材としての中央部分１０Ｂ、側面部分１０Ｃ及び底面部分１０Ｄとを備えている。この素子間分離領域１０を構築する側面部分１０Ｃは素子間分離用トレンチ１０Ａの側壁の一部に底面を除いて配設されている。この側面部分１０Ｃは、中央部分１０Ｂ及び底面部分１０Ｄを構成する第２の絶縁体の誘電率に比べて、誘電率が低い第１の絶縁体により構成されている。素子間分離領域１０の中央部分１０Ｂ及び底面部分１０Ｄは、第１の絶縁体に比べて誘電率が高い第２の絶縁体により構成されている。換言すれば、半導体活性領域３の誘電率から素子間分離領域１０の側面部分１０Ｃ（第１の絶縁体）の誘電率を差し引いた値が、基板２の誘電率から底面部分１０Ｄの誘電率を差し引いた値に比べて大きく設定されている。
【００２７】
ＩＧＦＥＴ４は、半導体活性領域（ｐ型ウエル領域）３に配設され、チャネル形成領域５と、半導体活性領域３上のゲート絶縁膜６と、ゲート絶縁膜６上のゲート電極７と、ゲート電極７のチャネル長方向の両側において半導体活性領域３の主面部に配設されたソース領域（Ｓ）及びドレイン領域（Ｄ）として使用される一対の主電極８とを備えている。第１の実施の形態において、ＩＧＦＥＴ４とは、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）及びＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）をいずれも含む意味において使用される。
【００２８】
なお、第１の実施の形態並びに後述する実施の形態に係る説明に使用する図面は模式的図面であり、実際にはＩＧＦＥＴ４の主電極８に例えばアルミニウム合金配線が接続されているが、これらの配線の図示は省略している。
【００２９】
［ＩＧＦＥＴの電気的特性］
ＩＧＦＥＴ４の閾値電圧はチャネル幅寸法の縮小に伴い低下する。この原因は、半導体活性領域３の素子間分離領域１０近傍の表面周辺の電位が半導体活性領域３の表面中央の電位に比べてゲート電極７に印加される電位に近くなることに起因する。半導体活性領域３の表面周辺の電位がゲート電極７に印加される電位に近くなる理由は、素子間分離領域１０の表面の電位が半導体活性領域３の表面中央の電位に比べてゲート電極に印加される電位に近くなるからである。ここで、素子間分離領域１０の表面の電位がどのように決まるかについて考察する。
【００３０】
図１（Ｂ）に示すように、製造プロセス上のアライメント余裕寸法を確保するために、ＩＧＦＥＴ４のゲート電極７は、そのチャネル幅方向の端部を素子間分離領域１０の表面上に重ね合わせている。また、ＩＧＦＥＴ４がメモリ素子やメモリ素子のトランスファゲート素子等として使用される場合には、ゲート電極７とワード線とが同一導電層において一体に形成され、ワード線は素子間分離領域１０の表面上に重ね合わされる。
【００３１】
このような構造を有するＩＧＦＥＴ４においては、図２に示すように、素子間分離領域１０に重なるゲート電極７と基板２との間に、静電容量ＣGIとそれに電気的に直列接続された静電容量をＣSIとが生成される。静電容量ＣGIはＩＧＦＥＴ４のゲート電極７（又はワード線）と素子間分離領域１０との間のゲート絶縁膜６を誘電体膜とする静電容量である。静電容量をＣSIはゲート絶縁膜６と基板２との間の素子間分離領域１０の充填材を誘電体膜とする静電容量である。素子間分離領域１０の表面の電位は、近似的には、ゲート電極７と基板２との間に発生する電位差を、静電容量ＣGIと静電容量ＣSIとによって容量分割した電位に相当する。
【００３２】
ＩＧＦＥＴ４のゲート絶縁膜６を酸化シリコンにより形成し、素子間分離領域１０を酸化シリコンからなる充填材のみにより充填した場合、ゲート絶縁膜６に比べて充填材には厚みがあるので、静電容量ＣSIは静電容量ＣGIに比べて極めて小さくなる。つまり、素子間分離領域１０の表面の電位は、半導体活性領域３の表面の電位に比べてゲート電極７の電位に近い値になる。静電容量ＣGIを相対的に小さくするか、又は静電容量ＣSIを相対的に大きくすれば、素子間分離領域１０の表面の電位をゲート電極７の電位に近づけることが抑えられ、この結果としてＩＧＦＥＴ４のチャネル幅寸法に対する閾値電圧の依存性を抑えることができる。
【００３３】
ところが、静電容量ＣGIを小さくすると、ゲート電極７と半導体活性領域３との間に生成される結合容量が弱まり、半導体活性領域３の電位に対するゲート電極７の制御性が低下する。これに対して、静電容量ＣSIを大きくすると、半導体活性領域３の電位に対するゲート電極７の制御性を維持しつつ、素子間分離領域１０の表面の電位をゲート電極７の電位に近づくことを抑え、結果としてチャネル幅に対する閾値電圧の依存性を抑制することができる。
【００３４】
但し、素子間分離領域１０の全体を誘電率が高い材料によって充填した場合には、ゲート絶縁膜６を貫く電気力線による主電極８とチャネル形成領域５との間に生成される容量結合に基づき、ゲート長寸法を縮小すると素子特性が変動する。この素子特性の変動はゲート絶縁膜６の高誘電率化に伴い顕著になる、ことが下記非特許文献に記載されている。B. Cheng, et al., “The Impact of High-k Gate Dielectrics and Metal Gate Electrodes on Sub-100 nm MOSFET’s”, in IEEE Trans. Electron Devices vol. 46 no. 7 (1999) pp.1537-1544。つまり、ＩＧＦＥＴ４にはゲート長寸法の縮小により素子特性が変動する短チャネル効果が発生し、この短チャネル効果は素子間分離領域１０の全体を高誘電率化することによって顕著になる。
【００３５】
［ＩＧＦＥＴのゲート絶縁膜及び素子間分離領域の材料］
第１の実施の形態に係る半導体装置１においては、前述の図１（Ａ）及び図１（Ｂ）に示すように、素子間分離領域１０の側面部分１０Ｃつまり第１の絶縁体の誘電率が中央部分１０Ｂ及び底面部分１０Ｄつまり第２の絶縁体の誘電率に比べて低く設定されている。このように構成される半導体装置１においては、ＩＧＦＥＴ４の短チャネル効果を抑制しつつ、ＩＧＦＥＴ４のチャネル幅に対する閾値電圧の依存性を抑制することができる。結果として、ＩＧＦＥＴ４の微細化を実現することができ、半導体装置１の集積度を向上することができる。また、ＩＧＦＥＴ４の微細化を実現することができるので、ＩＧＦＥＴ４のスイッチング動作速度の高速化を実現することができ、半導体装置１の回路動作速度の高速化を図ることができる。
【００３６】
更に、ＩＧＦＥＴ４において、チャネル幅に対する閾値電圧の依存性は、酸化シリコンに比べて誘電率が高い材料によりゲート絶縁膜６を形成した場合に顕著に現れる。従って、第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４のゲート絶縁膜６は酸化シリコンに比べて誘電率の高い材料により形成されている。誘電率の高い材料としては、下記（１）及び（２）に分類した元素群のうち、１つの元素群の１つの元素、若しくは１つの元素群内の複数の元素、若しくは１つの元素群の少なくとも１つの元素及び他の１つの元素群の少なくとも１つの元素の複数の元素を含む、酸化物、又は窒化物、又は珪素化合物を使用することができる。
【００３７】
（１）Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）
（２）Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジウム）のいずれかのランタノイド元素、又はそれ以外のランタノイド系列の元素
第１の実施の形態に係るＩＧＦＥＴ４においては、Ｈｆ元素が含まれた酸化物、特にＨｆＯ2（二酸化ハフニウム）がゲート絶縁膜６として使用されている。勿論、Ｈｆの価数やＯ（酸素）の価数が異なる酸化ハフニウムをゲート絶縁膜６として使用することができる。
【００３８】
一方、第１の実施の形態に係る半導体装置１において、素子間分離領域１０の側面部分１０Ｃの誘電率が中央部分１０Ｂ及び底面部分１０Ｄの誘電率に比べて低く設定されている理由は、素子間分離領域１０を貫く電気力線による主電極８とチャネル形成領域５との間の容量結合を抑制するためである。従って、側面部分１０Ｃにおいて、低い誘電率が実効的に必要な領域は、素子間分離領域１０の表面から主電極（ソース領域Ｓ及びドレイン領域Ｄ）８の接合深さまでの領域であり、図１（Ａ）及び図３に示すように、この領域に第１の絶縁体１０１が配設されている。第１の絶縁体１０１の上面は素子間分離領域１０の表面に一致し、第１の絶縁体１０１の底面はＩＧＦＥＴ４の主電極８の接合深さと一致するか、この接合深さから素子間分離用トレンチ１０Ａの底面の深さ未満までの範囲内に設定されている。
【００３９】
素子間分離領域１０の中央部分１０Ｂ及び底面部分１０Ｄは第２の絶縁体１０２により形成されており、側面部分１０Ｃの第１の絶縁体１０１の誘電率は第２の絶縁体１０２の誘電率に比べて低くなっている。第１の絶縁体１０１は第１の実施の形態において酸化シリコンにより形成されている。第２の絶縁体１０２は、前述のＩＧＦＥＴ４のゲート絶縁膜６において説明した元素を含む酸化物、窒化物又は珪素化合物により形成されている。
【００４０】
［ＩＧＦＥＴの閾値電圧ミュレーション結果］
第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４のチャネル幅の変化に対する閾値電圧の変動の依存性を示すシミュレーション結果を図４に示す。シミュレーションは、ゲート電極７のゲート長が１００ｎｍ、ゲート絶縁膜６の酸化膜換算膜厚が１ｎｍに設定されたｎチャネル導電型ＩＧＦＥＴ４の主電極８（ドレイン領域Ｄ）に１Ｖのドレイン電圧ＶＤを印加した条件下において実施された。横軸はチャネル幅（ｎｍ）であり、チャネル幅は２０ｎｍ〜５００ｎｍまでの間において変化させてある。縦軸は閾値電圧の変動（ｍＶ）である。閾値電圧の変動は、チャネル幅が５００ｎｍに設定されたＩＧＦＥＴ４の閾値電圧を、該当するチャネル幅に設定されたＩＧＦＥＴ４の閾値電圧から差し引いた値である。ゲート絶縁膜６の誘電率ｋが３．９（試料（ａ））と誘電率ｋが３９．０（試料（ｂ）及び試料（ｃ））との２通りについて、閾値電圧の変動の依存性を算出した。
【００４１】
更に、試料（ａ）においては、ゲート絶縁膜６の誘電率ｋが３．９に設定されるとともに、素子間分離領域１０に充填される充填材の誘電率ｋが３．９に設定されている。試料（ｂ）においては、ゲート絶縁膜６の誘電率ｋが３９に設定されるとともに、素子間分離領域１０に充填される充填材の誘電率ｋが３．９に設定されている。試料（ｃ）においては、ゲート絶縁膜６の誘電率ｋが３９に設定されるとともに、素子間分離領域１０の側面部分１０Ｃの第１の絶縁体１０１の厚さを１ｎｍ、誘電率ｋを３．９に設定し、それ以外の中央部分１０Ｂ及び底面部分１０Ｄの第２の絶縁体１０２の誘電率ｋを３９に設定している。
【００４２】
同図４から明らかなように、試料（ａ）〜試料（ｃ）のＩＧＦＥＴ４はいずれもチャネル幅の縮小に伴い閾値電圧が減少する傾向を示すものの、試料（ｃ）のＩＧＦＥＴ４は、特にチャネル幅寸法が５０ｎｍ〜２０ｎｍの範囲において、チャネル幅の縮小に伴う閾値電圧の減少率が小さい特性を示す。すなわち、第１の実施の形態に係る半導体装置１は、狭チャネル幅を有するＩＧＦＥＴ４において、安定な閾値電圧を確保することができる。
【００４３】
図５は、試料（ａ）〜試料（ｃ）のＩＧＦＥＴ４において、チャネル幅の変化に対するドレイン電流の変動の依存性を示すシミュレーション結果を示す。横軸はチャネル幅（ｎｍ）であり、図４に示す横軸と同様にチャネル幅は２０ｎｍ〜５００ｎｍまでの間において変化させてある。縦軸はドレイン電流（ｍＡ／μｍ）である。ここでは、ゲート電極７に印加されるゲート電圧ＶＧ、主電極（ドレイン領域Ｄ）８に印加されるドレイン電圧ＶＤをともに１Ｖとした場合の電流値を示してあり、ＩＧＦＥＴ４のチャネル幅方向の単位長さ当たりの電流値に規格化して示している。
【００４４】
同図５に示すように、試料（ｃ）のＩＧＦＥＴ４は最も大きなドレイン電流を得ることができる。すなわち、第１の実施の形態に係る半導体装置１は、狭チャネル幅を有するＩＧＦＥＴ４において、安定な閾値電圧を確保することができるとともに、電流駆動能力を増強することができる。
【００４５】
［半導体装置の第１の製造方法］
次に、前述の第１の実施の形態に係る半導体装置１の第１の製造方法を図１、図３、及び図６乃至図１０を用いて説明する。まず最初に基板２を準備する（図６参照。）。基板２には例えばｐ型単結晶シリコン基板が使用される。
【００４６】
次に、基板２の表面上（主面上）に犠牲膜２０を形成する（図６参照。）。犠牲膜２０は、半導体活性領域３の表面を保護するとともに、素子間分離領域１０の第１の絶縁体１０１の表面形状を平坦化し、第１の絶縁体１０１の表面の高さと基板２（半導体活性領域３）の表面の高さとを一致させるために形成される。犠牲膜２０には、例えばＣＶＤ（化学的気相成長）法により成膜された酸化シリコン膜を実用的に使用することができる。
【００４７】
図６に示すように、素子間分離領域１０の形成領域において、犠牲膜２０、基板２の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ１０Ａを形成する。エッチングにはＲＩＥ（反応性イオンエッチング）法等の異方性エッチングが使用される。
【００４８】
図７に示すように、素子間分離用トレンチ１０Ａ内部において、第２の絶縁体１０２を充填材として充填し、素子間分離領域１０の底面部分１０Ｄを形成する。第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて誘電率ｋが高い例えばＨｆＯ２が使用される。第２の絶縁体１０２は、犠牲膜２０の表面上を含む基板２の全面に例えばＣＶＤ法により成膜され、ＣＭＰ（ケミカル メカニカル ポリッシング）法により平坦化研磨した後、ＲＩＥ法により素子間分離用トレンチ１０Ａの内部において上部の一部を取り除くことによって形成されている。ここで、素子間分離用トレンチ１０Ａの内部において第２の絶縁体１０２を取り除く寸法は、素子間分離用トレンチ１０Ａの側壁に沿って形成する第１の絶縁体１０１（側面部分１０Ｃ）の厚さに相当する。
【００４９】
図８に示すように、犠牲膜２０の表面上、素子間分離用トレンチ１０Ａの側壁上、素子間分離用トレンチ１０Ａの内部に充填された底面部分１０Ｄの表面上を含む基板２の全面に第１の絶縁体１０１を形成する。第１の絶縁体１０１にはＣＶＤ法により成膜された酸化シリコン膜が使用される。引き続き、ＲＩＥ法等の異方性エッチングを用い、第１の絶縁体１０１の全面をエッチングする。エッチングは第１の絶縁体１０１の成膜膜厚分に相当する分行われ、素子間分離用トレンチ１０Ａの側壁にのみ第１の絶縁体１０１を残存させることができる（図９参照。）。この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成することができる。
【００５０】
次に、犠牲膜２０の表面上、素子間分離領域１０の内部の底面部分１０Ｄの表面上及び素子間分離領域１０の内部の側面部分１０Ｃの表面上を含む基板２の全面に第２の絶縁体１０２を形成する。第２の絶縁体１０２は、底面部分１０Ｄを形成した第２の絶縁体１０２と同様の例えばＨｆＯ２を使用し、ＣＶＤ法により成膜される。図９に示すように、基板２の全面をＣＭＰ法により平坦化研磨し、余分な第２の絶縁体１０２を除去するとともに、犠牲膜２０を除去することにより、第２の絶縁体１０２により素子間分離領域１０の中央部分１０Ｂを形成することができる。この中央部分１０Ｂを形成した結果、素子間分離用トレンチ１０Ａ、底面部分１０Ｄ（第２の絶縁体１０２）、側面部分１０Ｃ（第１の絶縁体１０１）及び中央部分１０Ｂ（第２の絶縁体１０２）により構築される素子間分離領域１０を完成させることができる。
【００５１】
次に、基板２の表面部において、素子間分離領域１０により周囲を囲まれた領域内に半導体活性領域（ｐ型ウエル領域）３を形成する（図１０参照。）。例えば、１００ｋｅＶの加速エネルギ、２．０×１０12 atoms／cm2 の不純物密度の条件下において、Ｂ（硼素）イオンをイオン注入法により基板２の主面部に注入し、１０５０℃の温度において３０秒間の熱処理を行うことにより、半導体活性領域３を形成することができる。
【００５２】
図１０に示すように、半導体活性領域３の表面部分において、ＩＧＦＥＴ４の閾値電圧を調節するために、チャネル形成領域５を形成する。例えば、３０ｋｅＶの加速エネルギ、１．０×１０12 atoms／cm2 の不純物密度の条件下において、Ｂイオンをイオン注入法により半導体活性領域３の主面部に注入し、この後の熱処理によりＢイオンを活性化することにより、チャネル形成領域５を形成することができる。
【００５３】
次に、半導体活性領域３の表面上及び素子間分離領域１０の表面上を含む基板２の全面に、ゲート絶縁膜６、ゲート電極７のそれぞれを順次積層して形成する（図１及び図３参照。）。ゲート絶縁膜６には、例えばＣＶＤ法により成膜した、酸化シリコンの誘電率ｋに比べて高い誘電率ｋを有するＨｆＯ２膜を実用的に使用することができる。ゲート電極７には、例えばＣＶＤ法により成膜した高融点金属膜、具体的にはＷ（タングステン）膜を実用的に使用することができる。引き続き、図示しないフォトリソグラフィ技術により形成したマスクを使用し、ＲＩＥ法によりゲート電極７、ゲート絶縁膜６のそれぞれにパターンニングを行う。
【００５４】
前述の図１（Ａ）、図１（Ｂ）及び図３に示すように、ゲート電極７のゲート幅方向の両側において、半導体活性領域３の主面部にソース領域Ｓ及びドレイン領域Ｄとして使用される一対の主電極８を形成する。例えば、１ｋｅＶの加速エネルギ、１．０×１０15 atoms／cm2 の不純物密度の条件下において、Ａｓ（砒素）イオンをイオン注入法により半導体活性領域３の主面部に注入し、この後の熱処理によりＡｓイオンを活性化することにより、主電極８を形成することができる。この主電極８を形成することにより、ＩＧＦＥＴ４を完成させることができる。このような条件下において、主電極８の接合深さは２０ｎｍになる。
【００５５】
そして、図示しないが、ＩＧＦＥＴ４の主電極８に電気的に接続される配線や層間絶縁膜を形成することにより、第１の実施の形態に係る半導体装置１を完成させることができる。
【００５６】
［第１の実施の形態の効果］
このように構成される第１の実施の形態に係る半導体装置１においては、側面部分１０Ｃを誘電率ｋが低い第１の絶縁体１０１により形成され、中央部分１０Ｂ及び底面部分１０Ｄを誘電率ｋが高い第２の絶縁体１０２により形成された素子間分離領域１０を備えたので、素子間分離領域１０の表面電位がＩＧＦＥＴ４のゲート電極７の電位に近づくことを抑制し、チャネル幅の変動に対する閾値電圧の変動を抑制することができるとともに、素子間分離領域１０を貫く電気力線による主電極８とチャネル形成領域５との間の容量結合を抑制し、短チャネル効果の影響を減少することができる。従って、ＩＧＦＥＴ４の微細化を実現することができ、かつＩＧＦＥＴ４の動作速度の高速化を実現することができる半導体装置１を提供することができる。
【００５７】
［第１の変形例］
前述の第１の実施の形態に係る半導体装置１は、単一構造を有するｎチャネル導電型ＩＧＦＥＴ４、又はｐチャネル導電型ＩＧＦＥＴ４を搭載した例を説明したが、本発明は、ｎチャネル導電型ＩＧＦＥＴ４、ｐチャネル導電型ＩＧＦＥＴ４の双方を同一基板２に搭載する相補型ＩＧＦＥＴを備えた半導体装置１に適用してもよい。
【００５８】
［第２の変形例］
前述の第１の実施の形態に係る半導体装置１は、ＩＧＦＥＴ４を絶縁分離する素子間分離領域１０とした例を説明したが、本発明は、バイポーラトランジスタ、単一電子トランジスタ等の能動素子、又は抵抗体、ダイオード、インダクタ、キャパシタ等の受動素子との絶縁分離に素子間分離領域１０を使用してもよい。更に、本発明は、強誘電体を用いた素子や磁性体を用いた素子との絶縁分離に素子間分離領域１０を使用してもよい。
【００５９】
また、本発明は、ＭＥＭＳ（マイクロ エレクトロ メカニカル システム）、ＯＥＩＣ（オプト エレクトリカル インテグレーテッド サーキット）等に搭載されるＩＧＦＥＴ４等の素子の絶縁分離に素子間分離領域１０を使用してもよい。更に、本発明は、ＦＩＮ型素子、ゲート素子、トライゲート素子、ゲートオールアラウンド素子、柱状構造を有する素子の絶縁分離に素子間分離領域１０を使用してもよい。
【００６０】
［第３の変形例］
前述の第１の実施の形態に係る半導体装置１は、基板２の表面上にＩＧＦＥＴ４を形成したいわゆるバルク素子を絶縁分離する素子間分離領域１０について説明したが、本発明は、基板２にＳＯＩ（silicon on insulator）基板又はＳＯＳ（silicon on sapphire）基板にＩＧＦＥＴ４等のＳＯＩ素子を搭載し、これらのＳＯＩ素子の絶縁分離に素子間分離領域１０を使用してもよい。更に、本発明は、チャネル形成領域５の両側に一対のゲート電極を配設するダブルゲートＳＯＩ素子の絶縁分離に素子間分離領域１０を使用してもよい。
【００６１】
また、ＳＯＩ素子を採用する場合、ＩＧＦＥＴ４は、チャネル形成領域５を完全空乏化、部分空乏化のいずれかになるように不純物密度を調節してもよい。完全空乏化になるように不純物密度を調節した場合、ＩＧＦＥＴ４において、チャネル形成領域５中のキャリア移動度を高め、電流駆動能力を向上するこができ、更に寄生パイポーラ効果を抑制することができる。逆に、部分空乏化になるように不純物密度を調節した場合、ＩＧＦＥＴ４において、閾値電圧の制御を容易に行うことができる。
【００６２】
［第４の変形例］
前述の第１の実施の形態に係る半導体装置１において、ｐ型半導体領域を形成する不純物にＢを使用し、ｎ型半導体領域を形成する不純物にＡｓを使用した例を説明したが、本発明は、ｐ型半導体領域を形成する不純物にＢ以外のＧａ（ガリウム）、Ｉｎ（インジウム）等のIII族元素を使用し、ｎ型半導体領域を形成する不純物にＡｓ以外のＰ（燐）、Ｓｂ（アンチモン）等のV族元素を使用してもよい。不純物の注入は例えばＢＦ2 等の化合物の形により行うことができる。
【００６３】
更に、不純物は、イオン注入法による注入でなく、固相拡散、気相拡散等の拡散法により導入してもよい。また、本発明においては、半導体領域に不純物を導入する方法ではなく、不純物を含む半導体領域を堆積若しくは成長させることができる。
【００６４】
［第５の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４の主電極８はシングル拡散構造により構成されているが、本発明は、主電極８をダブル拡散構造、エクステンション構造、ハロー構造等を有するＩＧＦＥＴ４を構成してもよい。更に、本発明は、ＩＧＦＥＴ４の主電極８をシリサイド構造としてもよく、又ソース領域Ｓ、ドレイン領域Ｄのそれぞれの表面上に選択成長させた金属層を有する構造としてもよい。この種の構造を有するＩＧＦＥＴ４においては、主電極８の抵抗値を減少することができるので、動作速度の高速化をより一層向上することができる。
【００６５】
また、前述の第１の実施の形態に係る半導体装置１の製造方法において、ＩＧＦＥＴ４のゲート電極７を形成した後に主電極８が形成されているが、本発明は、主電極８を形成した後にゲート絶縁膜６、ゲート電極７のそれぞれを形成してもよい。但し、ゲート電極７に対して主電極８を自己整合により形成し、ＩＧＦＥＴ４の微細化を促進する場合等においては、ゲート電極７を形成した後に主電極８を形成するプロセスの採用が好ましい。逆に、耐熱性に優れていない（例えば融点が低い）ゲート絶縁膜材料やゲート電極材料を使用する場合においては、不純物を導入し不純物を活性化して主電極８を形成した後にゲート絶縁膜６やゲート電極７を形成するプロセスを採用する。
【００６６】
［第６の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４のゲート電極７に高融点金属膜を使用したが、本発明は、不純物を含有する半導体薄膜によりゲート電極７を形成してもよい。不純物の導入方法は、前述のように、イオン注入法、固体拡散法、気相拡散法のいずれの方法でもよい。半導体薄膜に高密度において不純物を導入すれば、ゲート電極７の抵抗値を減少することができ、ＩＧＦＥＴ４のスイッチング動作速度を高速化することができる。
【００６７】
また、相補型ＩＧＦＥＴにおいては、ｎチャネル導電型ＩＧＦＥＴ４のゲート電極７にｎ型不純物を導入する工程を主電極８のｎ型不純物を導入する工程と兼用し、ｐチャネル導電型ＩＧＦＥＴ４のゲート電極７にｐ型不純物を導入する工程を主電極８のｐ型不純物を導入する工程と兼用することにより、半導体装置１の製造プロセスの工程数を削減することができる。
【００６８】
更に、ゲート電極７の例えば下層の一部を多結晶シリコン膜等の半導体薄膜とした場合には、チャネル形成領域５の表面との間において仕事関数の制御を容易に行うことができるので、ＩＧＦＥＴ４の閾値電圧の調整を容易に行うことができる。ここで、半導体薄膜とは、前述の多結晶シリコン膜の他に、単結晶シリコン膜、非晶質シリコン膜等が含まれる。また、ゲート電極７としては、半導体薄膜に限らず、Ｗ、Ｍｏ（モリブデン）、Ｔａ（タンタル）等の高融点金属膜、高融点金属膜以外のＡｌ（アルミニウム）等の金属、高融点金属やそれ以外の金属を含む化合物膜の単層膜、若しくは半導体薄膜上に高融点金属膜、金属、化合物膜のいずれかを積層した複合膜を使用することができる。ゲート電極７を半導体薄膜以外の高融点金属膜等により形成することより、ゲート電極７の抵抗値を減少することができるので、ＩＧＦＥＴ４のスイッチング動作速度を高速化することができる。また、高融点金属膜等により形成されるゲート電極７は酸化反応が進みにくいので、ゲート電極７とゲート絶縁膜６との界面の制御を容易に行うことができる。
【００６９】
［第７の変形例］
前述の第１の実施の形態に係る半導体装置１においては、ＩＧＦＥＴ４のゲート電極７の表面上が露出されているが、実用的にはゲート電極７の表面上には保護膜が形成されている。この保護膜には、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等の絶縁膜が使用される。特に、半導体装置１の製造プロセスにおいては、ゲート電極７を保護し、又汚染物質の混入や放出を防止するために、保護膜の形成は必要である。
【００７０】
［第８の変形例］
前述の第１の実施の形態に係る半導体装置１の製造プロセスにおいては、ＩＧＦＥＴ４のゲート電極７は、その電極材料を形成した後に、異方性エッチングによりパターンニングすることにより形成しているが、本発明は、例えばダマシンプロセスのような埋め込み方法等を用いてゲート電極７を形成してもよい。すなわち、本発明は、下地膜に予め溝を形成し、この溝に埋め込むようにゲート電極７を形成してもよい。ダミーゲートを用いたダマシンプロセスにおいては、主電極８に対してゲート電極７を自己整合により形成することができるので、ＩＧＦＥＴ４の微細化を実現することができる。
【００７１】
［第９の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４のゲート電極７のゲートの長さ方向の寸法は特に限定していない。つまり、ゲート長方向において、ゲート電極７は、その下部（半導体活性領域３側の一部）、その上部（配線側の残りの一部）のそれぞれの寸法を等しくする必要はなく、下部の寸法に比べて上部の寸法を大きく設定してもよい。この場合、ゲート長方向に沿って切ったゲート電極７の断面形状は、アルファベットの「Ｔ」文字形状になり、オーバーハング形状になる。ゲート電極７の下部のゲート長寸法が最小加工寸法に設定される場合には、上部のオーバーハング形状によりゲート電極７の断面積を増加することができるので、ゲート電極７の抵抗値を減少することができる。
【００７２】
また、ゲート電極７の上面は半導体活性領域３の表面に平行であるが、本発明は、ゲート電極７の上面を半導体活性領域３に対して傾斜させたり、ゲート電極７の上面を曲面にしたりしてもよい。
【００７３】
［第１０の変形例］
本発明は、ＩＧＦＥＴ４のゲート電極７の側壁にサイドウォールスペーサを形成してもよい。サイドウォールスペーサは、ＩＧＦＥＴ４のエクステンション構造を構築する場合、サリサイド化構造を構築し主電極８とゲート電極７との間の短絡を防止する場合に有効である。
【００７４】
［第１１の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４のゲート絶縁膜６にはＨｆＯ2  が使用されているが、本発明は、これに限定されるものではない。本発明においては、ゲート絶縁膜６として、酸化シリコン、窒化シリコン、酸化窒化シリコン等の単層膜若しくはそれらを組み合わせて積層した複合膜を使用することができる。更に、ゲート絶縁膜６は強誘電体により形成してもよい。
【００７５】
また、ゲート絶縁膜６は、Ｏ、Ｎ（窒素）等の組成元素の濃度が膜中の厚さ方向に均一に設定されていても、不均一に設定されていてもよい。特に、ゲート絶縁膜６において、チャネル形成領域５側を酸化シリコンにより形成した場合には、チャネル形成領域５中のキャリアの移動度を向上することができるので、ＩＧＦＥＴ４の電流駆動能力を増強することができる。更に、酸化シリコンはキャリアのトラップ準位が少ないので、ＩＧＦＥＴ４の経時的な閾値電圧の変動を抑制することができる。
【００７６】
一方、ゲート絶縁膜６において、チャネル形成領域５側を窒化シリコンにより形成した場合には、ゲート電極７中に導入された不純物のチャネル形成領域５側への漏れを抑制することができる。
【００７７】
なお、ゲート絶縁膜６、素子間分離領域１０の第１の絶縁体１０１、第２の絶縁体１０２はＣＶＤ法により成膜される場合に限れるものではなく、蒸着法、スパッタリング法、エピタキシャル成長法等により成膜することができる。
【００７８】
［第１２の変形例］
前述の第１の実施の形態に係る半導体装置１において、素子間分離領域１０の側面部分１０Ｃには誘電率ｋが低い酸化シリコンからなる第１の絶縁体１０１が使用されているが、本発明は、誘電率ｋが低い第１の絶縁体１０１として酸化シリコンに限定されるものではない。例えば、第１の絶縁体１０１には、Ｆ（弗素）を含有する酸化シリコン、Ｃ（炭素）を含有する酸化シリコン等の、酸化シリコンの誘電率ｋに比べて更に低い誘電率ｋを有する絶縁材料を使用することができる。このような低い誘電率ｋを有する絶縁材料を第１の絶縁体１０１として素子間分離領域１０を構築することにより、素子間分離領域１０を貫く電気力線による主電極８とチャネル形成領域４との間に生成される容量結合を更に有効的に抑制することができる。従って、ＩＧＦＥＴ４の短チャネル効果の影響をより一層減少することができる。なお、第１の絶縁体１０１は必ずしも堆積法により成膜される場合に限られるものではなく、酸化法により成膜することができる。
【００７９】
［第１３の変形例］
本発明は、前述の第１の実施の形態に係る半導体装置１の製造プロセスにおいて、素子間分離領域１０の素子間分離用トレンチ１０Ａを形成した後、この素子間分離用トレンチ１０Ａの断面形状を変化してもよい。図１（Ａ）に示す素子間分離領域１０の素子間分離用トレンチ１０Ａの断面形状は、基板２の表面から深さ方向に向かう、開口寸法に比べて深さ寸法が長い長方形形状において形成されている。このような断面形状を有する素子間分離用トレンチ１０Ａを形成した後に、素子間分離用トレンチ１０Ａの側壁及び底面に熱酸化膜を形成すれば、側壁と底面との角部に曲面（丸み）を生成することができる。すなわち、素子間分離用トレンチ１０Ａの角部において、電界集中の発生を防止することができる。
【００８０】
同様に、本発明は、ＩＧＦＥＴ４のゲート電極７の断面形状を変えてもよい。具体的には、ゲート電極７を形成した後に、熱酸化処理、薬液処理、反応性気体中に曝す処理等の後処理を行い、ゲート電極７の断面形状特に下側角部の形状に曲面を生成する。この結果、ゲート電極７の角部において、電界集中の発生を防止することができる。
【００８１】
［第１４の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４の主電極８に電気的に接続されその上層に配設される層間絶縁膜については特に説明していないが、層間絶縁膜は低い誘電率ｋを有する絶縁材料により形成することが好ましい。つまり、層間絶縁膜の誘電率ｋが低い場合には、ＩＧＦＥＴ４に付加される寄生容量を減少することができるので、ＩＧＦＥＴ４のスイッチング動作速度の高速化を実現することができる。
【００８２】
［第１５の変形例］
前述の第１の実施の形態に係る半導体装置１において、ＩＧＦＥＴ４の主電極８にはアルミニウム合金配線が接続される例を説明したが、本発明は、この例に限定されるものではなく、例えばＣｕ（銅）配線であってもよい。Ｃｕは抵抗値が小さいので、半導体装置１において信号伝達速度の高速化を実現することができる。
【００８３】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置１の第１の製造方法の変形例を説明するものである。
【００８４】
［半導体装置の第２の製造方法］
第２の実施の形態に係る半導体装置１の第２の製造方法を図１１乃至図１３を用いて説明する。まず最初に基板２を準備し、前述の第１の製造方法と同様に、基板２の表面部分において素子間分離用トレンチ１０Ａを形成する（図１１参照。）。
【００８５】
次に、素子間分離用トレンチ１０Ａの内部が埋設されるように、基板２の全面に第２の絶縁体１０２を成膜する。この第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて高い誘電率ｋを有する例えばＨｆ2 が使用される。引き続き、ＣＭＰ法を用いて平坦化研磨を行い、図１１に示すように、基板２の表面上の余分な第２の絶縁体１０２を除去するとともに、素子間分離用トレンチ１０Ａの内部に第２の絶縁体１０２を埋設し、第２の絶縁体１０２により底面部分１０Ｄ及び中央部分１０Ｂを形成する。
【００８６】
図１２に示すように、素子間分離領域１０の形成領域において、第２の絶縁体１０２に側面部分１０Ｃを形成するためのトレンチ１０Ｅを形成する。トレンチ１０Ｅは、例えばフォトリソグラフィ技術により形成されたマスクを用いてＲＩＥ等の異方性エッチングを行うことにより形成することができる。トレンチ１０Ｅの開口寸法及び深さは素子間分離用トレンチ１０Ａの開口寸法及び深さに比べて小さい。
【００８７】
図１３に示すように、トレンチ１０Ｅの内部に低い誘電率ｋを有する第１の絶縁体１０１を埋設し、この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成する。第１の絶縁体１０１は、例えばＣＶＤ法により成膜した後、ＣＭＰ法により基板２の表面上及び素子間分離領域１０の中央部分１０Ｂの表面上の余分な第１の絶縁体１０１を除去することにより、トレンチ１０Ｅの内部に埋設することができる。側面部分１０Ｃが形成されることにより、素子間分離領域１０を完成させることができる。
【００８８】
引き続き、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、第２の実施の形態に係る半導体装置１を完成させることができる。
【００８９】
このように構成される第２の実施の形態に係る半導体装置１においては、前述の第１の実施の形態に係る半導体装置１により得られる効果と同様の効果を得ることができる。
【００９０】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係る半導体装置１の第１の製造方法の変形例を説明するものである。
【００９１】
［半導体装置の第３の製造方法］
第３の実施の形態に係る半導体装置１の第３の製造方法を図１４乃至図１９を用いて説明する。まず最初に基板２を準備し、前述の第１の製造方法と同様に、基板２の全面に犠牲膜２１を形成する。犠牲膜２１は、ＣＶＤ法により成膜され、素子間分離領域１０を構築する第２の絶縁体１０２に対してエッチング選択比を確保することができる、例えば窒化シリコン膜により形成する（図１４参照。）。
【００９２】
図１４に示すように、素子間分離領域１０の形成領域において、犠牲膜２１をパターンニングするとともに、引き続き基板２の表面部分を除去し、素子間分離用トレンチ１０Ａを形成する。犠牲膜２１のパターンニング及び素子間分離用トレンチ１０Ａの形成にはＲＩＥ等の異方性エッチングが使用される。
【００９３】
図１５に示すように、パターンニングされた犠牲膜２１をエッチングマスクとして用い、湿式処理により素子間分離用トレンチ１０Ａの側壁及び底面の一部をエッチングする。このエッチングにより、素子間分離用トレンチ１０Ａの開口寸法が、犠牲膜２１端面からその内側に向かって広がり（サイドエッチングされ）、素子間分離用トレンチ１０Ａの開口端から犠牲膜２１がオーバーハング形状に突出する。同時に、素子間分離用トレンチ１０Ａの側面と底面との角部に曲面が生成される。
【００９４】
次に、素子間分離用トレンチ１０Ａの内部が埋設されるように、基板２の全面に第２の絶縁体１０２を成膜する。この第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて高い誘電率ｋを有する例えばＨｆＯ2 が使用される。引き続き、ＣＭＰ法を用いて平坦化研磨を行い、図１６に示すように、基板２の表面上の余分な第２の絶縁体１０２を除去するとともに、素子間分離用トレンチ１０Ａの内部に第２の絶縁体１０２を埋設し、第２の絶縁体１０２により底面部分１０Ｄ及び中央部分１０Ｂを形成する。
【００９５】
図１７に示すように、犠牲膜２１を選択的に除去する。犠牲膜２１の除去には湿式処理が使用される。犠牲膜２１の除去により、犠牲膜２１の膜厚に相当する段差が第２の絶縁体１０２に生成される。
【００９６】
図１８に示すように、素子間分離領域１０の形成領域において、ＲＩＥ等の異方性エッチングにより第２の絶縁体１０２の膜厚を均等に後退させる。前述のように、第２の絶縁体１０２には犠牲膜２１の膜厚に相当する段差が生成されているので、中央部分１０Ｂの表面の位置が半導体活性領域３の表面の位置まで後退すると、素子間分離用トレンチ１０Ａの側壁と中央部分１０Ｂとの間にトレンチ１０Ｅを生成することができる。
【００９７】
図１９に示すように、トレンチ１０Ｅの内部に低い誘電率ｋを有する第１の絶縁体１０１を埋設し、この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成する。第１の絶縁体１０１は、例えばＣＶＤ法により成膜した後、ＣＭＰ法により基板２の表面上及び素子間分離領域１０の中央部分１０Ｂの表面上の余分な第１の絶縁体１０１を除去することにより、トレンチ１０Ｅの内部に埋設することができる。側面部分１０Ｃが形成されることにより、素子間分離領域１０を完成させることができる。
【００９８】
引き続き、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、第３の実施の形態に係る半導体装置１を完成させることができる。
【００９９】
このように構成される第３の実施の形態に係る半導体装置１においては、前述の第１の実施の形態に係る半導体装置１により得られる効果と同様の効果を得ることができる。
【０１００】
（第４の実施の形態）
本発明の第４の実施の形態は、前述の第１の実施の形態に係る半導体装置１の素子間分離領域１０の変形例を説明するものである。
【０１０１】
［半導体装置の構造］
第４の実施の形態に係る半導体装置１は、図２０に示すように、素子間分離領域１０の側面部分１０Ｃが隙間１０３により構成されている。つまり、隙間１０３には、酸化シリコンの誘電率ｋに比べて更に誘電率ｋが低い空気、不活性ガス等の気体が存在する。
【０１０２】
このように構成される第４の実施の形態に係る半導体装置１においては、素子間分離領域１０の側面部分１０Ｃの誘電率ｋを更に低くすることができるので、素子間分離領域１０を貫く電気力線による主電極８とチャネル形成領域５との間の容量結合を更に弱めることができ、ＩＧＦＥＴ４の短チャネル効果の影響をより一層減少することができる。
【０１０３】
［半導体装置の第４の製造方法］
第４の実施の形態に係る半導体装置１の第４の製造方法は、前述の第１の製造方法の図１０に示すチャネル形成領域５を形成する工程の後に、第１の製造方法と同様に、ゲート絶縁膜６、ゲート電極７のそれぞれを順次形成する（図１及び図３参照。）。
【０１０４】
次に、素子間分離領域１０の側面部分１０Ｃである第１の絶縁体１０１を選択に除去し、図２０に示すように、素子間分離領域１０に隙間１０３を形成する。第１の絶縁体１０１の除去には例えば湿式処理を実用的に使用することができる。隙間１０３を形成することにより、第４の実施の形態に係る素子間分離領域１０を完成させることができる。
【０１０５】
前述の第１の製造方法と同様に、前述の図１（Ｂ）及び図３に示すように、半導体活性領域３の主面部にソース領域Ｓ及びドレイン領域Ｄとして使用される一対の主電極８を形成する。主電極８を形成することにより、ＩＧＦＥＴ４を完成させることができる。
【０１０６】
そして、層間絶縁膜、配線等のそれぞれを順次形成することにより、第４の実施の形態に係る半導体装置１を完成させることができる。
【０１０７】
このように構成される第４の実施の形態に係る半導体装置１においては、前述の第１の実施の形態に係る半導体装置１により得られる効果と同様の効果を得ることができる。
【０１０８】
（第５の実施の形態）
本発明の第５の実施の形態は、前述の第１の実施の形態に係る半導体装置１の素子間分離領域１０の変形例を説明するものである。
【０１０９】
［半導体装置の構造］
図２１に示すように、第５の実施の形態に係る半導体装置１の素子間分離領域１０は、誘電率ｋが低い第１の絶縁体１０１からなる側面部分１０Ｃを、半導体活性領域３の表面と一致する位置から素子間分離用トレンチ１０Ａの底面と一致する位置までの間の全域に配設している。すなわち、側面部分１０Ｃは、素子間分離用トレンチ１０Ａの側壁の全域に配設されている。
【０１１０】
このように構成される第５の実施の形態に係る半導体装置１においては、素子間分離領域１０の素子間分離用トレンチ１０Ａの側壁の全域に渡って低い誘電率ｋを有する側面部分１０Ｃを配設することができるので、素子間分離領域１０を貫く電気力線による主電極８とチャネル形成領域５との間の容量結合を更に弱めることができ、ＩＧＦＥＴ４の短チャネル効果の影響をより一層減少することができる。
【０１１１】
［半導体装置の第５の製造方法］
第５の実施の形態に係る半導体装置１の第５の製造方法を図２２乃至図２４を用いて説明する。まず最初に基板２を準備し、前述の第１の製造方法と同様に、基板２の表面上に犠牲膜２０を形成する（図２２参照。）。
【０１１２】
図２２に示すように、素子間分離領域１０の形成領域において、犠牲膜２０、基板２の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ１０Ａを形成する。
【０１１３】
図２３に示すように、犠牲膜２０の表面上、素子間分離用トレンチ１０Ａの側壁上、素子間分離用トレンチ１０Ａの底面上を含む基板２の全面に第１の絶縁体１０１を形成する。第１の絶縁体１０１にはＣＶＤ法により成膜された酸化シリコン膜が使用される。引き続き、ＲＩＥ法等の異方性エッチングを用い、第１の絶縁体１０１の全面をエッチングする。エッチングは第１の絶縁体１０１の成膜膜厚分に相当する分行われ、素子間分離用トレンチ１０Ａの側壁にのみその全域に渡って第１の絶縁体１０１を残存させることができる（図２４参照。）。この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成することができる。
【０１１４】
図２４に示すように、素子間分離用トレンチ１０Ａの内部において、この素子間分離用トレンチ１０Ａの側壁に既に形成された第１の絶縁体１０１を介して、第２の絶縁体１０２を充填材として充填し、素子間分離領域１０の底面部分１０Ｄ及び中央部分１０Ｂを形成する。第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて誘電率ｋが高い例えばＨｆＯ２が使用される。引き続き、ＣＭＰ法により第２の絶縁体１０２及び犠牲膜２０を平坦化研磨して余分な第２の絶縁体１０２及び犠牲膜２０を除去する。この結果、素子間分離用トレンチ１０Ａ、底面部分１０Ｄ（第２の絶縁体１０２）、側面部分１０Ｃ（第１の絶縁体１０１）及び中央部分１０Ｂ（第２の絶縁体１０２）により構築される素子間分離領域１０を完成させることができる。
【０１１５】
次に、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、ＩＧＦＥＴ４を完成させることができ、更に半導体装置１を完成させることができる。
【０１１６】
このように構成される第５の実施の形態に係る半導体装置１においては、前述の第１の実施の形態に係る半導体装置１により得られる効果と同様の効果を得ることができる。更に、第５の製造方法においては、素子間分離用トレンチ１０Ａの側壁の全域に渡って側面部分１０Ｃの第１の絶縁体１０１を形成し、底面部分１０Ｄ及び中央部分１０Ｂの第２の絶縁体１０２を１回の充填工程において形成することができるので、製造工程数を削減することができる。
【０１１７】
（第６の実施の形態）
本発明の第６の実施の形態は、前述の第４の実施の形態に係る半導体装置１の素子間分離領域１０の構造と第５の実施の形態に係る半導体装置１の素子間分離領域１０の構造とを組み合わせた例を説明するものである。
【０１１８】
［半導体装置の構造］
第６の実施の形態に係る半導体装置１は、図２５に示すように、素子間分離領域１０の側面部分１０Ｃを素子間分離用トレンチ１０Ａの側壁の全域に渡って配設し、更に側面部分１０Ｃを隙間１０３により構成している。
【０１１９】
このように構成される第６の実施の形態に係る半導体装置１においては、前述の第４の実施の形態に係る半導体装置１により得られる効果と第５の実施の形態に係る半導体装置１により得られる効果とを組み合わせた効果を得ることができる。
【０１２０】
［半導体装置の第６の製造方法］
第６の実施の形態に係る半導体装置１の第６の製造方法は、前述の第５の製造方法の図２４に示す工程後に、前述の第１の製造工程の図１０に示すチャネル形成領域５を形成し、この後、第１の製造方法と同様に、ゲート絶縁膜６、ゲート電極７のそれぞれを順次形成する（図１及び図３参照。）。
【０１２１】
次に、素子間分離領域１０の側面部分１０Ｃである第１の絶縁体１０１を選択に除去し、図２５に示すように、素子間分離領域１０に隙間１０３を形成する。第１の絶縁体１０１の除去には例えば湿式処理を実用的に使用することができる。隙間１０３を形成することにより、第６の実施の形態に係る素子間分離領域１０を完成させることができる。
【０１２２】
前述の第１の製造方法と同様に、前述の図１（Ｂ）及び図３に示すように、半導体活性領域３の主面部にソース領域Ｓ及びドレイン領域Ｄとして使用される一対の主電極８を形成する。主電極８を形成することにより、ＩＧＦＥＴ４を完成させることができる。
【０１２３】
そして、層間絶縁膜、配線等のそれぞれを順次形成することにより、第６の実施の形態に係る半導体装置１を完成させることができる。
【０１２４】
（第７の実施の形態）
本発明の第７の実施の形態は、前述の第１の実施の形態に係る半導体装置１の素子間分離領域１０の構造を変えて製造プロセスを簡略化した例を説明するものである。
【０１２５】
［半導体装置の構造］
第７の実施の形態に係る半導体装置１は、図２６に示すように、素子間分離領域１０の側面部分１０Ｃの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第１の実施の形態に係る半導体装置１の構造と同様である。
【０１２６】
［半導体装置の第７の製造方法］
第７の実施の形態に係る半導体装置１の第７の製造方法を図２７乃至図３２を用いて説明する。まず最初に基板２を準備し（図２７参照。）し、図２７に示すように、素子間分離領域１０の形成領域において、基板２の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ１０Ａを形成する。第７の製造方法においては、前述の第１の製造方法とは異なり、犠牲膜２０を形成していない。
【０１２７】
図２８に示すように、素子間分離用トレンチ１０Ａ内部において、第２の絶縁体１０２を充填材として充填し、素子間分離領域１０の底面部分１０を形成する。第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて誘電率ｋが高い例えばＨｆＯ２が使用される。
【０１２８】
図２９に示すように、基板２の表面上、素子間分離用トレンチ１０Ａの側壁上、素子間分離用トレンチ１０Ａの内部に充填された底面部分１０Ｄの表面上を含む基板２の全面に第１の絶縁体１０１を形成する。第１の絶縁体１０１にはＣＶＤ法により成膜された酸化シリコン膜が使用される。引き続き、ＲＩＥ法等の異方性エッチングを用い、第１の絶縁体１０１の全面をエッチングする。エッチングは第１の絶縁体１０１の成膜膜厚分に相当する分行われ、図３０に示すように、素子間分離用トレンチ１０Ａの側壁にのみ第１の絶縁体１０１を残存させることができる。基本的には、サイドウォールスペーサの形成方法と同様である。この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成することができる。
【０１２９】
次に、基板２の表面上、素子間分離領域１０の内部の底面部分１０Ｄの表面上及び素子間分離領域１０の内部の側面部分１０Ｃの表面上を含む基板２の全面に第２の絶縁体１０２を形成する。第２の絶縁体１０２は、底面部分１０Ｄを形成した第２の絶縁体１０２と同様の例えばＨｆＯ２を使用し、ＣＶＤ法により成膜される。図３１に示すように、基板２の全面をＣＭＰ法により平坦化研磨し、余分な第２の絶縁体１０２を除去することにより、第２の絶縁体１０２により素子間分離領域１０の中央部分１０Ｂを形成することができる。この中央部分１０Ｂを形成した結果、素子間分離用トレンチ１０Ａ、底面部分１０Ｄ（第２の絶縁体１０２）、側面部分１０Ｃ（第１の絶縁体１０１）及び中央部分１０Ｂ（第２の絶縁体１０２）により構築される素子間分離領域１０を完成させることができる。
【０１３０】
次に、基板２の表面部において、素子間分離領域１０により周囲を囲まれた領域内に半導体活性領域（ｐ型ウエル領域）３を形成する（図３２参照。）。そして、図３２に示すように、半導体活性領域３の表面部分において、ＩＧＦＥＴ４の閾値電圧を調節するために、チャネル形成領域５を形成する。
【０１３１】
この後、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、前述の図２６に示すＩＧＦＥＴ４並びに半導体装置１を完成させることができる。
【０１３２】
第７の製造方法においては、素子間分離領域１０の側面部分１０Ｃを形成する際に犠牲膜２０を形成しないので、この工程に相当する分、製造工程数を削減することができる。
【０１３３】
（第８の実施の形態）
本発明の第８の実施の形態は、前述の第５の実施の形態に係る半導体装置１の構造と第７の実施の形態に係る半導体装置１の構造とを組み合わせた例を説明するものである。
【０１３４】
［半導体装置の構造］
第８の実施の形態に係る半導体装置１は、図３３に示すように、素子間分離領域１０の側面部分１０Ｃを素子間分離用トレンチ１０Ａの側壁の全域に渡って配設しつつ、素子間分離領域１０の側面部分１０Ｃの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第１の実施の形態に係る半導体装置１の構造と同様である。
【０１３５】
［半導体装置の第８の製造方法］
第８の実施の形態に係る半導体装置１の第８の製造方法を図３４乃至図３７を用いて説明する。まず最初に基板２を準備し、図３４に示すように、素子間分離領域１０の形成領域において、基板２の表面の一部をエッチングにより除去し、素子間分離用トレンチ１０Ａを形成する。
【０１３６】
図３５に示すように、基板２の表面上、素子間分離用トレンチ１０Ａの側壁上、素子間分離用トレンチ１０Ａの底面上を含む基板２の全面に第１の絶縁体１０１を形成する。第１の絶縁体１０１にはＣＶＤ法により成膜された酸化シリコン膜が使用される。引き続き、ＲＩＥ法等の異方性エッチングを用い、第１の絶縁体１０１の全面をエッチングする。エッチングは第１の絶縁体１０１の成膜膜厚分に相当する分行われ、図３６に示すように、素子間分離用トレンチ１０Ａの側壁にのみその全域に渡って第１の絶縁体１０１を残存させることができる。この第１の絶縁体１０１により素子間分離領域１０の側面部分１０Ｃを形成することができる。
【０１３７】
図３７に示すように、素子間分離用トレンチ１０Ａの内部において、この素子間分離用トレンチ１０Ａの側壁に既に形成された第１の絶縁体１０１を介して、第２の絶縁体１０２を充填材として充填し、素子間分離領域１０の底面部分１０Ｄ及び中央部分１０Ｂを形成する。第２の絶縁体１０２には酸化シリコンの誘電率ｋに比べて誘電率ｋが高い例えばＨｆＯ２が使用される。引き続き、ＣＭＰ法により第２の絶縁体１０２を平坦化研磨して余分な第２の絶縁体１０２を除去する。この結果、素子間分離用トレンチ１０Ａ、底面部分１０Ｄ（第２の絶縁体１０２）、側面部分１０Ｃ（第１の絶縁体１０１）及び中央部分１０Ｂ（第２の絶縁体１０２）により構築される素子間分離領域１０を完成させることができる。
【０１３８】
次に、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、ＩＧＦＥＴ４を完成させることができ、更に半導体装置１を完成させることができる。
【０１３９】
このように構成される第８の実施の形態に係る半導体装置１においては、前述の第５の実施の形態に係る半導体装置１により得られる効果と第７の実施の形態に係る半導体装置１により得られる効果とを組み合わせた効果を得ることができる。
【０１４０】
（第９の実施の形態）
本発明の第９の実施の形態は、前述の第１の実施の形態に係る半導体装置１の素子間分離領域１０の変形例を説明するものである。特に、第９の実施の形態に係る半導体装置１においては、素子間分離領域１０の素子間分離用トレンチ１０Ａよりも外側、つまり半導体活性領域３に側面部分１０Ｃが配設されている。
【０１４１】
［半導体装置の第９の製造方法］
第９の実施の形態に係る半導体装置１の第９の製造方法を図３８乃至図４０を用いて説明する。まず最初に基板２を準備し、素子間分離領域１０の形成領域において、基板２の表面の一部をエッチングにより除去し、素子間分離用トレンチ１０Ａを形成する（図３８参照。）。
【０１４２】
図３８に示すように、素子間分離用トレンチ１０Ａ内部に第２の絶縁体１０２を埋設し、この第２の絶縁体１０２により素子間分離領域１０の底面部分１０Ｄ及び中央部分１０Ｂを形成する。
【０１４３】
図３９に示すように、熱酸化法により、基板２の表面を選択的に酸化し、酸化膜２３を生成する。酸化膜２３は基板２の表面上に形成されるが、同時に素子間分離用トレンチ１０Ａの側壁に沿った第２の絶縁体１０２と基板２との間の界面において酸化が進行し、素子間分離領域１０の側面部分１０Ｃとなる第１の絶縁体１０４を形成することができる。この第１の絶縁体１０４は、基板２側のＳｉ（珪素）と酸素との結合により成長し、いわゆるバーヅピークのように形成される。つまり、素子間分離領域１０の側面部分１０Ｃが基板２（半導体活性領域３）のＳｉを利用して形成されている。
【０１４４】
図４０に示すように、ＣＭＰ法により余分な酸化膜２３を除去する。この酸化膜２３の除去により、素子間分離領域１０を完成させることができる。この後、前述の第１の製造方法の図１０に示す工程以降の工程を行うことにより、ＩＧＦＥＴ４を完成させることができ、更に半導体装置１を完成させることができる。
【０１４５】
このように構成される第９の実施の形態に係る半導体装置１においては、前述の第１の実施の形態に係る半導体装置１により得られる効果と同様の効果を得ることができる。更に、第９の製造方法においては、素子間分離領域１０の側面部分１０Ｃを熱酸化法により簡易に形成することができるので、製造工程数を大幅に削減することができる。
【０１４６】
（その他の実施の形態）
本発明は、前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更することができる。
【図面の簡単な説明】
【０１４７】
【図１】（Ａ）は本発明の第１の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図（図１（Ｂ）に示すＦ１−Ｆ１切断線により切った断面図）である。
【図２】図１（Ａ）に示すＩＧＦＥＴの閾値電圧特性を説明する模式図である。
【図３】図１（Ｂ）に示すＩＧＦＥＴのＦ３−Ｆ３切断線により切った断面図である。
【図４】図１（Ａ）に示すＩＧＦＥＴのチャネル幅の変化と閾値電圧の変動との関係を示す図である。
【図５】図１（Ａ）に示すＩＧＦＥＴのチャネル幅の変化とドレイン電流の変動との関係を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図７】第２の工程断面図である。
【図８】第３の工程断面図である。
【図９】第４の工程断面図である。
【図１０】第５の工程断面図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図１２】第２の工程断面図である。
【図１３】第３の工程断面図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図１５】第２の工程断面図である。
【図１６】第３の工程断面図である。
【図１７】第４の工程断面図である。
【図１８】第５の工程断面図である。
【図１９】第６の工程断面図である。
【図２０】本発明の第４の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図である。
【図２１】本発明の第５の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図である。
【図２２】本発明の第５の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図２３】第２の工程断面図である。
【図２４】第３の工程断面図である。
【図２５】本発明の第６の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図である。
【図２６】本発明の第７の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図である。
【図２７】本発明の第７の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図２８】第２の工程断面図である。
【図２９】第３の工程断面図である。
【図３０】第４の工程断面図である。
【図３１】第５の工程断面図である。
【図３２】第６の工程断面図である。
【図３３】本発明の第８の実施の形態に係る半導体装置に搭載されたＩＧＦＥＴの断面構成図である。
【図３４】本発明の第８の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図３５】第２の工程断面図である。
【図３６】第３の工程断面図である。
【図３７】第４の工程断面図である。
【図３８】本発明の第９の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図３９】第２の工程断面図である。
【図４０】第３の工程断面図である。
【図４１】本発明の先行技術に係るトランジスタの平面図である。
【図４２】図４１に示すトランジスタの断面図（Ｆ４２−Ｆ４２切断線の断面図）である。
【図４３】図４１及び図４２に示す電界効果トランジスタのチャネル幅の変化と閾値電圧の変動との関係を示す図である。
【図４４】図４１及び図４２に示す電界効果トランジスタ及び素子間分離領域を含むシリコン基板１０１表面部分の電位分布を示す図である。
【図４５】図４１及び図４２に示す電界効果トランジスタの電気力線を示す図である。
【符号の説明】
【０１４８】
１  半導体装置
２  基板
３  半導体活性領域（ウエル領域）
４  ＩＧＦＥＴ
５  チャネル形成領域
６  ゲート絶縁膜
７  ゲート電極
１０  素子間分離領域
１０Ａ  素子間分離用トレンチ
１０Ｂ  側面部分（第１の絶縁体）
１０Ｃ  中央部分（第２の絶縁体）
１０Ｄ  底面部分
１０Ｅ  トレンチ
【図１】
2006324423.tif 000003
【図２】
2006324423.tif 000004
【図３】
2006324423.tif 000005
【図４】
2006324423.tif 000006
【図５】
2006324423.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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