(57)【要約】【課題】  自動配置配線において用いられる標準セルに対して、電源電圧を供給する電源配線のＩＲ−Ｄｒｏｐを抑えるために形成される電源容量を、標準セルの外部ではなく内部に形成し、面積増大を防止する。【解決手段】  Ｐチャネルトランジスタ領域１０２及びＮチャネルトランジスタ領域１０３からなる標準セル１０１において、Ｐチャネルトランジスタ領域１０２のＰチャネル機能トランジスタ形成領域１０４に対向し、Ｎチャネルトランジスタ領域１０３のＮチャネル機能トランジスタ形成領域１０５を除く隙間領域に電源容量形成領域１０６を形成し、配線抵抗１１４を配線抵抗１１５へと削減する。【選択図】    図１
2006086331.tif 000002
【特許請求の範囲】
【請求項１】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、
前記Ｐチャネル機能トランジスタ形成領域と対向し、且つ前記Ｎチャネルトランジスタ領域内であって前記Ｎチャネル機能トランジスタ形成領域以外の領域、及び前記Ｎチャネル機能トランジスタ領域と対向し、且つ前記Ｐチャネルトランジスタ領域内であって前記Ｐチャネル機能トランジスタ形成領域以外の領域の少なくとも一方の領域内に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項２】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、
前記Ｐチャネル機能トランジスタ形成領域と前記Ｎチャネル機能トランジスタ形成領域とにより囲まれた領域に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項３】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、
前記Ｐチャネル機能トランジスタ形成領域と前記Ｎチャネル機能トランジスタ形成領域と、前記標準セルの端部とに囲まれた領域に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項４】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、
複数の前記機能トランジスタ形成領域以外の隙間領域に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項５】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有すると共に、
基板コンタクトが形成される基板コンタクト形成領域を有し、
前記基板コンタクト形成領域と、前記Ｐチャネル機能トランジスタ形成領域及び前記Ｎチャンネル機能トランジスタ形成領域の少なくとも一方の領域とにより囲まれた領域に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項６】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、
前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有すると共に、
基板コンタクトが形成される基板コンタクト形成領域を有し、
前記基板コンタクト形成領域と、前記Ｐチャネル機能トランジスタ形成領域及び前記Ｎチャンネル機能トランジスタ形成領域の少なくとも一方の領域と、前記標準セルの端部とにより囲まれた領域に電源容量素子が形成される
ことを特徴とする標準セル。
【請求項７】
請求項１、２、３、４、５又は６記載の標準セルにおいて、
前記電源容量素子は、前記機能トランジスタと同一構造のＰチャネル又はＮチャネルのＭＯＳトランジスタのゲート電極及びその基板との間に形成され、前記ゲート電極には前記基板電位の逆電位が印加される
ことを特徴とする標準セル。
【請求項８】
請求項７記載の標準セルにおいて、
前記電源容量素子を形成するＰチャネル又はＮチャネルの前記ＭＯＳトランジスタのソース領域及びドレイン領域の少なくとも一方の電位は、前記基板電位と同電位である
ことを特徴とする標準セル。
【請求項９】
請求項７記載の標準セルにおいて、
前記電源容量素子を形成するＰチャネル又はＮチャネルの前記ＭＯＳトランジスタのソース領域及びドレイン領域の少なくとも一方と、Ｐチャネル又はＮチャネルの前記機能トランジスタのソース領域とは、共通領域である
ことを特徴とする標準セル。
【請求項１０】
請求項１、２、３、４、５又は６記載の標準セルにおいて、
前記標準セルに電源電位又は接地電位を供給する電源配線と、前記電源容量素子は、前記機能トランジスタと同一構造のＰチャネル又はＮチャネルのＭＯＳトランジスタのゲート電極、ソース電極又はドレイン電極との間に形成される接続配線のうち、少なくとも１つは、前記電源配線と垂直配置される
ことを特徴とする標準セル。
【請求項１１】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルを複数個備えた半導体集積回路において、
前記各標準セルのＰチャネルトランジスタ領域は、Ｐチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記各標準セルのＮチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、
Ｐチャネル又はＮチャネルの前記トランジスタ領域が対向する配置の複数の前記標準セルのうち、少なくとも１つの標準セルは、Ｐチャネル又はＮチャネルの前記トランジスタ領域内のＰチャネル又はＮチャネルの前記機能トランジスタ形成領域以外の隙間領域に電源容量素子を備える
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１記載の半導体集積回路において、
前記隙間領域は、前記Ｐチャネルトランジスタ領域と対向する前記Ｎチャネルトランジスタ領域内の前記Ｎチャネル機能トランジスタ形成領域以外の隙間領域、及び、前記Ｎチャネルトランジスタ領域と対向する前記Ｐチャネルトランジスタ領域内の前記Ｐチャネルト機能ランジスタ形成領域以外の隙間領域の少なくとも一方の領域内に前記電源容量素子が形成される
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１１又は１２記載の半導体集積回路において、
所定の前記標準セルは基板コンタクトが形成される基板コンタクト形成領域を有し、
前記基板コンタクト形成領域とＰチャネル又はＮチャネルの前記機能トランジスタ形成領域とにより囲まれた領域内に前記電源容量素子が形成される
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１１又は１２記載の半導体集積回路において、
所定の前記標準セルは、基板コンタクトが形成される基板コンタクト形成領域を有し、
Ｐチャネル又はＮチャネルのＰチャネル又はＮチャネルの前記機能トランジスタ形成領域と前記半導体集積回路の端部とにより囲まれた領域内に前記電源容量素子が形成される
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１１又は１２記載の半導体集積回路において、
所定の前記標準セルは、基板コンタクトが形成される基板コンタクト形成領域を有し、
前記基板コンタクト形成領域とＰチャネル又はＮチャネルの前記機能トランジスタ形成領域と前記半導体集積回路の端部とにより囲まれた領域内に前記電源容量素子が形成される
ことを特徴とする半導体集積回路。
【請求項１６】
自動配置配線によるＬＳＩ設計に使用され、Ｐチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有するＰチャネルトランジスタ領域及びＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有するＮチャネルトランジスタ領域を有する標準セルのレイアウト作成方法において、
配置された前記標準セル内に、Ｐチャネル及びＮチャネルの前記機能トランジスタ形成領域以外の領域であって、電源容量素子の形成が可能な隙間領域を検出する電源容量形成領域検出ステップと、
前記電源容量形成領域検出ステップにおいて検出した前記隙間領域の少なくとも一つに前記電源容量素子を形成する電源容量形成ステップとを含む
ことを特徴とする標準セルのレイアウト作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路に使用される標準セルに係り、特に、電源容量を内部に備えた標準セル及びこれを備えた半導体集積回路並びに標準セルのレイアウト作成方法に関するものである。
【背景技術】
【０００２】
近年の大規模な半導体集積回路では、例えば、動作周波数の向上や低消費電力等の高性能な半導体集積回路を短期間で設計するために、標準セルを用いた自動配置配線が広く用いられている。また、前記標準セルでは、インバーター回路や、ＮＡＮＤ回路、ＯＲ回路等の論理セルや、フリップフロップ回路やラッチ回路等の順序セル等が含まれる。ここで、このような標準セルの回路を構成するために使用するトランジスタを機能トランジスタと表す。
【０００３】
次に、自動配置配線による半導体集積回路の従来の設計方法の一例を図１３に示す。自動配置配線では、まず前もって、ネットリストに使われる可能性のある標準セルのレイアウト作成工程Ｓ１３０１を行う。また、ここで、標準セルのレイアウト作成工程Ｓ１３０１の際に、標準セルの機能トランジスタを含まず、電源配線に電源容量成分（以下、電源容量と表す。）のみを構成したセル（以下、電源容量セルと表す。）の作成も含まれる。
【０００４】
また、この工程Ｓ１３０１とは別に半導体集積回路を設計する場合に必要なネットリストを、機能記述されたＲＴＬ(Ｒｅｓｉｓｔｏｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ)から、工程Ｓ１３０３のタイミング制約情報及び消費電力情報を用いて、工程Ｓ１３０２の論理合成を行う。ここではセル（標準セルやカスタムセル等）のマッピングとネットリストの最適化が行われる。この場合のマッピングに使用される標準セルは、工程Ｓ１３０１で作成した標準セルが選択される。このようにして論理合成工程Ｓ１３０２が行なわれたネットリストを基に、マスク上に標準セルの配置工程Ｓ１３０４を行う。次に配線工程Ｓ１３０５で各標準セルの接続関係を満足するように標準セル間の配線が行なわれる。このような工程Ｓ１３０４及び工程Ｓ１３０５を仕様（例えば、タイミングや消費電力等）に合致するまで繰り返す。最後に工程Ｓ１３０６によって、配置されていた標準セル間の隙間領域を検出し、この検出された隙間領域に、工程Ｓ１３０７の電源容量セル挿入が行なわれる。このようにして工程Ｓ１３０８の半導体集積回路が完成する。
【０００５】
次に、従来のＩＲ-Ｄｒｏｐ削減手法について説明する。自動配置配線に使用される標準セルでは、前記標準セル内の機能トランジスタが動作する際に、電源電位を供給する電源配線から、動作に必要な一定電圧を印加することで、標準セルのタイミングを一意に決めることができる。しかしながら、このような電源配線は抵抗成分を持ち、電流が標準セル内の機能トランジスタに流れることにより、過渡的に電圧が変化するため、常に一定電圧を印加できるわけではない。（以下、このような変化をＩＲ-Ｄｒｏｐと表す。また、瞬時の最大のＩＲ-ＤｒｏｐをピークのＩＲ-Ｄｒｏｐと表す。）特に、半導体集積回路内の同じ電源配線に、同一のタイミングで動作する標準セルが連なって構成される場合、同じ電源配線からこれらの標準セルへ流れる電流が多くなることから、ＩＲ-Ｄｒｏｐが顕著となる。そのため、半導体集積回路内における標準セルのタイミングが一意に決まらず、論理的に誤動作する可能性が高まる。そのような中で、半導体集積回路内で急激なＩＲ-Ｄｒｏｐを抑える目的で、半導体集積回路内に使用される電源配線に電源容量を接続し、ＩＲ-Ｄｒｏｐを抑えることが公知の技術となっている。
【０００６】
次に、自動配置配線で用いられる電源容量セルについて説明する。自動配置配線では、電源容量セルを半導体集積回路で使用する標準セルとして、あらかじめ準備しておき、半導体集積回路内の標準セルが配置されていない隙間領域に、前記電源容量セルを挿入する方法が広く用いられている。しかしながら、ＩＲ-Ｄｒｏｐが原因で論理的に誤動作する可能性がある標準セルは、前述のように同じ電源配線に複数の標準セルが連なっている場合に、顕著に発生する。またこのように誤動作する可能性のある標準セルは、半導体集積回路のタイミングが最も厳しい信号の経路（以下、クリティカルパスと表す）上に存在する場合が多い。特に、クリティカルパスでは、標準セル間を接続する配線負荷を小さくするために、標準セル間は、なるべく狭くなるように密集して配置される。このように密集した箇所のＩＲ-Ｄｒｏｐを抑えるために必要な電源容量セルは、標準セルが密に配置されている領域に割り込ませなければならない。従って、標準セル及び電源容量セルが配置された半導体集積回路では、電源容量セルの配置領域を確保する分だけ、半導体集積回路の面積が増大してしまうという課題がある。また、同様に従来技術では、標準セルの電流量を計算し、最低限必要な電源容量セルを挿入する方法があるが、この手法においても、電源容量セルの挿入領域を確保する必要があるため、半導体集積回路の面積が電源容量セルの面積分増大してしまうという課題が存在している。
【０００７】
次に、図１４(ａ)〜(ｄ)を用いて、ＭＯＳトランジスタで構成した従来の電源容量について説明を行う。ここで、図１４（ａ）は従来のＮチャネルトランジスタを用いた電源容量である。図１４(ａ)において、１４０１は電源電位を供給する電源配線であり、１４０２は接地電位を供給する電源配線である。電源容量はこのような電源配線１４０１及び１４０２間に容量を設ける構成とする。また、１４０３はコンタクト、１４０４はゲート電極であり、１４０５は電源容量のドレイン領域もしくはソース領域である。さらに、図１４（ｂ）は、図１４(ａ)のＮチャネルトランジスタ生成可能領域を１４ａ−１４ａ線で切断した電源容量の断面図である。図１４（ｂ）において、電源容量のゲート電極１４０４は、電源電位を供給する電源配線１４０１とコンタクト１４０３により接続され、電源容量のドレイン領域もしくはソース領域１４０５は、接地電位を供給する電源配線１４０２とコンタクト１４０３により接続される。このような、電源電位もしくは接地電位との接続により、１４０７にチャネル領域が形成される。ここで、第１の基板１４０９は接地電位に接続されており、ゲート電極１４０４とチャネル領域１４０７との間に絶縁体であるゲート酸化膜１４０６があるため、ゲート電極１４０４とチャネル領域１４０７との間に電源容量１４０８が形成される。
【０００８】
また、図１４（ｃ）は従来のＰチャネルトランジスタを用いた電源容量である。図１４(ｃ)において、１４０１は電源電位を供給する電源配線であり、１４０２は接地電位を供給する電源配線である。電源容量はこのような電源配線１４０１及び１４０２に対して容量を設ける構成とする。ここでまた、１４０３はコンタクト、１４０４はゲート電極であり、１４０５は電源容量のドレイン領域もしくはソース領域である。さらに、図１４（ｄ）は、図１４(ｃ)のＰチャネルトランジスタ生成可能領域を１４ｂ−１４ｂ線で切断した電源容量の断面図である。図１４（ｄ）において、電源容量のゲート電極１４０４は接地電位を供給する電源配線１４０２とコンタクト１４０３により接続され、電源容量のドレイン領域もしくはソース領域１４０５は、電源電位を供給する電源配線１４０１とコンタクト１４０３により接続される。このような、電源電位もしくは接地電位の接続により、１４０７にチャネル領域が形成される。ここで、基板１４１０は電源電位に接続されており、ゲート電極１４０４とチャネル領域１４０７との間に絶縁体であるゲート酸化膜１４０６があるため、ゲート電極１４０４とチャネル領域１４０７との間に電源容量１４０８が形成される。
【０００９】
上記従来の技術において、本発明に最も類似したもので、電源容量を用いた半導体装置及びレイアウト方法についての技術が特許文献１に記載されている。以下、従来技術の標準セルについて図１５を用いて説明する。図１５(ａ)において、１５０１は標準セル、１５０２は機能トランジスタ領域、１５０３は機能トランジスタ領域、１５０４は電源容量形成領域、１５０５は電源電位を供給する電源配線、１５０６は接地電位を供給する電源配線、１５０７は機能トランジスタの左端部、１５０８は機能トランジスタの左端部、１５０９は第１の電源配線抵抗、１５１０は、電源配線抵抗であり、上記電源容量形成領域１５０４には、電源容量が形成されている。ここで、前述のように機能トランジスタが動作すると、機能トランジスタに電流が流れるため、電源配線の持つ抵抗により標準セル内にＩＲ-Ｄｒｏｐが発生する。具体的には、標準セルの電源容量形成領域１５０４内に電源容量が形成されていると、電源容量から機能トランジスタ１５０２、又は機能トランジスタ１５０３へ、標準セルの電源電位を供給する電源配線１５０５、又は接地電位を供給する電源配線１５０６を通じて電流が流れる。
【００１０】
以上のような構成により、半導体集積回路で使用される標準セル間に電源容量を備えた電源容量セル（電源容量形成領域１５０４）を設置し、標準セルのＩＲ-Ｄｒｏｐを削減することが可能な構成となっている。しかしながら、標準セルに接する電源容量形成領域１５０４内に形成された電源容量から、機能トランジスタの左端部１５０８への電流経路には、電源配線抵抗１５０９が含まれるため、電源容量から機能トランジスタへの電流が減少してしまう。
【００１１】
また、図１５(ｂ)は、従来の標準セルを配置した半導体集積回路である。ここで、１５１１は半導体集積回路、１５１２ａ〜１５１２ｆは機能トランジスタ領域、１５１３は電源容量形成領域、１５１４ａ〜１５１４ｄは電源容量未形成領域、１５１５〜１５２０は標準セルである。ここで、半導体集積回路１５１１において、標準セル１５１５は、機能トランジスタ領域１５１２ａ内の機能トランジスタと、電源容量形成領域１５１３内の電源容量とを有し、前記電源容量は標準セル１５１５内の機能トランジスタ領域１５１２ａばかりでなく、標準セル１５１６内の機能トランジスタ領域１５１２ｂに対してもＩＲ-Ｄｒｏｐ削減に効果がある構成となる。
【００１２】
ここで、標準セルのサイズについて説明する。自動配置配線で用いられる標準セルでは、標準セル間の電源配線等の接続を容易にするために、標準セルの高さ方向もしくは横方向のいずれか一方は固定とし、また他方は任意のサイズで設計することが多く用いられる。ここでは、標準セルの高さ方向のサイズを固定とし、横方向のサイズを可変にした場合についての説明を行う。
【００１３】
次に、標準セルが配置された半導体集積回路のサイズについて説明する。標準セルが配置された半導体集積回路の横方向のサイズは、半導体集積回路の左端及び右端に配置された標準セルの配置位置によって特定することができる。また、標準セルの横方向のサイズは、内部に存在する機能トランジスタが形成される領域によって特定することができる。従って、標準セルが配置された半導体集積回路の横方向のサイズは、半導体集積回路の右端及び左端に配置された標準セル内の機能トランジスタが形成される領域によって特定することができる。さらに、標準セルが配置された半導体集積回路の縦方向のサイズは、縦方向に並べられた標準セルの個数によって決まる。ここで、前述のように標準セルの高さ方向を固定のサイズとした場合は、標準セルが配置された半導体集積回路の高さ方向のサイズは一意に決まる。
【特許文献１】特開２００２−１１０７９８号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１５（ａ）記載の従来の標準セルでは、標準セル１５０１の機能トランジスタ１５０２及び機能トランジスタ１５０３を構成する部分と電源容量形成領域１５０４を構成する部分とが乖離された標準セル１５０１となっているため、標準セル１５０１内の電源容量形成領域１５０４に電源容量を構成する場合、その電源容量を形成する領域分だけ、標準セルの面積が増加するという課題がある。
【００１５】
更に、従来の構成では、電源容量形成領域１５０４内の電源容量が、標準セルの外部に配置した構成と等価の構成を有しているため、例えば、電源容量形成領域１５０４内の電源容量から標準セル１５０１内の機能トランジスタの左端部１５０７への電源配線抵抗１５０９間と、同じく、電源容量形成領域１５０４内の電源容量から標準セル１５０１内の機能トランジスタの左端部１５０８への電源配線抵抗１５１０間との比較を行うと、機能トランジスタ領域と電源容量形成領域１５０４との間に比べて、機能トランジスタ領域と電源容量形成領域１５０４との間にはトランジスタが形成されていない隙間領域があり、この分だけ、配線抵抗が無駄に上乗せされていることになる。すなわち、機能トランジスタの左端部１５０８のピークのＩＲ−Ｄｒｏｐを削減する効果が減少してしまうという課題が生ずる。
【００１６】
また、従来技術のように標準セル内に電源容量を備えた前記標準セルを半導体集積回路に用いた場合、半導体集積回路全体の面積が増加してしまうという課題がある。
【００１７】
本発明は、上記従来の課題を解決するものであり、電源容量素子からＰチャネル機能トランジスタ又はＮチャネル機能トランジスタへの距離を削減することにより、ＩＲ−Ｄｒｏｐの原因となる抵抗を削減することを第１の目的とし、また、電源容量の形成により標準セル及び半導体集積回路の面積の増加を防ぐことを第２の目的とする。
【課題を解決するための手段】
【００１８】
上記第１及び第２の目的を達成するために、本発明の標準セル及びこれを備えた半導体集積回路並びに標準セルのレイアウト作成方法では、自動配置配線によるＬＳＩ設計において、標準セル内の機能トランジスタ間にできる隙間領域を検出し、この標準セル内の隙間領域に電源容量を構成することにより、独立した電源容量形成領域を不要とし、標準セルのサイズは電源容量が構成されていない場合と同一である標準セルを提供する。
【００１９】
具体例を図１５（ｂ）に示す。図１５（ｂ）は複数の標準セル１５１５〜１５２０から構成された半導体集積回路１５１１を示しており、１５１２ａ〜ｆは機能トランジスタ形成領域を、１５１３は従来の電源容量形成領域を、また、１５１４ａ〜ｄは本願発明の電源容量形成領域を示す。標準セル１５１６内のように、非矩形の機能トランジスタ領域１５１２ｂに囲まれた電源容量未形成領域１５１４ａ、また、同様に標準セル１５１７と第４の標準セル１５１８間の、電源容量未形成領域１５１４ｂ、さらに、第５の標準セル１５１９のように、機能トランジスタ領域１５１２ｅの上下の幅が異なるために形成される電源容量未形成領域１５１４ｃ、さらに、第６の標準セル１５２０内の上下の機能トランジスタ領域１５１２ｆ間、又は第４の標準セル１５１８内の機能トランジスタ領域１５１２ｄと第６の標準セル１５２０内の上部の機能トランジスタ領域１５１２ｆとの間に示される従来の電源容量未形成領域１５１４ｄに対しても、電源容量を形成する。
【００２０】
また、標準セル内部に備える電源容量をＭＯＳトランジスタで構成し、このＭＯＳトランジスタのゲート電極に対して供給する逆電位として基板電位を用いる標準セルを提供する。
【００２１】
さらに、電源容量を構成するＭＯＳトランジスタのソース領域又はドレイン領域を、機能トランジスタの電源配線に接続されているソース領域と共用する電源容量を含む標準セルを提供する。
【００２２】
また、自動配置配線で設計された半導体集積回路において、標準セルを配置した後、前記半導体集積回路に電源容量が構成され、前記半導体集積回路のサイズは前記電源容量が構成されていない場合と同一である半導体集積回路を提供する。
【００２３】
すなわち、請求項１記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、前記Ｐチャネル機能トランジスタ形成領域と対向し、且つ前記Ｎチャネルトランジスタ領域内であって前記Ｎチャネル機能トランジスタ形成領域以外の領域、及び前記Ｎチャネル機能トランジスタ領域と対向し、且つ前記Ｐチャネルトランジスタ領域内であって前記Ｐチャネル機能トランジスタ形成領域以外の領域の少なくとも一方の領域内に電源容量素子が形成されることを特徴とする。
【００２４】
請求項２記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、前記Ｐチャネル機能トランジスタ形成領域と前記Ｎチャネル機能トランジスタ形成領域とにより囲まれた領域に電源容量素子が形成されることを特徴とする。
【００２５】
請求項３記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、前記Ｐチャネル機能トランジスタ形成領域と前記Ｎチャネル機能トランジスタ形成領域と、前記標準セルの端部とに囲まれた領域に電源容量素子が形成されることを特徴とする。
【００２６】
請求項４記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、複数の前記機能トランジスタ形成領域以外の隙間領域に電源容量素子が形成されることを特徴とする。
【００２７】
請求項５記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有すると共に、基板コンタクトが形成される基板コンタクト形成領域を有し、前記基板コンタクト形成領域と、前記Ｐチャネル機能トランジスタ形成領域及び前記Ｎチャンネル機能トランジスタ形成領域の少なくとも一方の領域とにより囲まれた領域に電源容量素子が形成されることを特徴とする。
【００２８】
請求項６記載の発明の標準セルは、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルにおいて、前記Ｐチャネルトランジスタ領域はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記Ｎチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有すると共に、基板コンタクトが形成される基板コンタクト形成領域を有し、前記基板コンタクト形成領域と、前記Ｐチャネル機能トランジスタ形成領域及び前記Ｎチャンネル機能トランジスタ形成領域の少なくとも一方の領域と、前記標準セルの端部とにより囲まれた領域に電源容量素子が形成されることを特徴とする。
【００２９】
請求項７記載の発明は、請求項１、２、３、４、５又は６記載の標準セルにおいて、前記電源容量素子は、前記機能トランジスタと同一構造のＰチャネル又はＮチャネルのＭＯＳトランジスタのゲート電極及びその基板との間に形成され、前記ゲート電極には前記基板電位の逆電位が印加されることを特徴とする。
【００３０】
請求項８記載の発明は、請求項７記載の標準セルにおいて、前記電源容量素子を形成するＰチャネル又はＮチャネルの前記ＭＯＳトランジスタのソース領域及びドレイン領域の少なくとも一方の電位は、前記基板電位と同電位であることを特徴とする。
【００３１】
請求項９記載の発明は、請求項７記載の標準セルにおいて、前記電源容量素子を形成するＰチャネル又はＮチャネルの前記ＭＯＳトランジスタのソース領域及びドレイン領域の少なくとも一方と、Ｐチャネル又はＮチャネルの前記機能トランジスタのソース領域とは、共通領域であることを特徴とする。
【００３２】
請求項１０記載の発明は、請求項１、２、３、４、５又は６記載の標準セルにおいて、前記標準セルに電源電位又は接地電位を供給する電源配線と、前記電源容量素子は、前記機能トランジスタと同一構造のＰチャネル又はＮチャネルのＭＯＳトランジスタのゲート電極、ソース電極又はドレイン電極との間に形成される接続配線のうち、少なくとも１つは、前記電源配線と垂直配置されることを特徴とする。
【００３３】
請求項１１記載の発明の半導体集積回路は、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネルトランジスタ領域及びＮチャネルトランジスタ領域を有する標準セルを複数個備えた半導体集積回路において、前記各標準セルのＰチャネルトランジスタ領域は、Ｐチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有し、前記各標準セルのＮチャネルトランジスタ領域はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有し、Ｐチャネル又はＮチャネルの前記トランジスタ領域が対向する配置の複数の前記標準セルのうち、少なくとも１つの標準セルは、Ｐチャネル又はＮチャネルの前記トランジスタ領域内のＰチャネル又はＮチャネルの前記機能トランジスタ形成領域以外の隙間領域に電源容量素子を備えることを特徴とする。
【００３４】
請求項１２記載の発明は、請求項１１記載の半導体集積回路において、前記隙間領域は、前記Ｐチャネルトランジスタ領域と対向する前記Ｎチャネルトランジスタ領域内の前記Ｎチャネル機能トランジスタ形成領域以外の隙間領域、及び、前記Ｎチャネルトランジスタ領域と対向する前記Ｐチャネルトランジスタ領域内の前記Ｐチャネルト機能ランジスタ形成領域以外の隙間領域の少なくとも一方の領域内に前記電源容量素子が形成されることを特徴とする。
【００３５】
請求項１３記載の発明は、請求項１１又は１２記載の半導体集積回路において、所定の前記標準セルは基板コンタクトが形成される基板コンタクト形成領域を有し、前記基板コンタクト形成領域とＰチャネル又はＮチャネルの前記機能トランジスタ形成領域とにより囲まれた領域内に前記電源容量素子が形成されることを特徴とする。
【００３６】
請求項１４記載の発明は、請求項１１又は１２記載の半導体集積回路において、所定の前記標準セルは、基板コンタクトが形成される基板コンタクト形成領域を有し、Ｐチャネル又はＮチャネルのＰチャネル又はＮチャネルの前記機能トランジスタ形成領域と前記半導体集積回路の端部とにより囲まれた領域内に前記電源容量素子が形成されることを特徴とする。
【００３７】
請求項１５記載の発明は、請求項１１又は１２記載の半導体集積回路において、所定の前記標準セルは、基板コンタクトが形成される基板コンタクト形成領域を有し、前記基板コンタクト形成領域とＰチャネル又はＮチャネルの前記機能トランジスタ形成領域と前記半導体集積回路の端部とにより囲まれた領域内に前記電源容量素子が形成されることを特徴とする。
【００３８】
請求項１６記載の発明の標準セルのレイアウト方法は、自動配置配線によるＬＳＩ設計に使用され、Ｐチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域を有するＰチャネルトランジスタ領域及びＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域を有するＮチャネルトランジスタ領域を有する標準セルのレイアウト作成方法において、配置された前記標準セル内に、Ｐチャネル及びＮチャネルの前記機能トランジスタ形成領域以外の領域であって、電源容量素子の形成が可能な隙間領域を検出する電源容量形成領域検出ステップと、前記電源容量形成領域検出ステップにおいて検出した前記隙間領域の少なくとも一つに前記電源容量素子を形成する電源容量形成ステップとを含むことを特徴とする。
【００３９】
以上により、請求項１〜１６記載の発明では、標準セル内において、機能トランジスタが形成される領域以外の隙間領域に電源容量素子を形成するので、面積を増加することなく電源容量素子を構成することができ、また、電源容量素子と機能トランジスタとの距離を削減することが可能である。
【００４０】
また、請求項９記載の発明では、標準セル内の機能トランジスタのソース領域と、電源容量素子のＭＯＳトランジスタのソース又はドレイン領域とを一つの共通領域として共用するので、更に面積の削減を実現することが可能である。
【発明の効果】
【００４１】
以上のように請求項１〜１６に記載の発明によれば、標準セル内に電源容量素子が形成されており、標準セルのサイズは電源容量素子が形成されていない場合と同一にできると共に、電源容量素子を標準セル内の機能トランジスタの近傍に配置でき、電源容量素子と機能トランジスタ間の電源配線抵抗を従来よりも小さく構成することができるため、ピークのＩＲ-Ｄｒｏｐを効果的に抑えることが可能となる。
【００４２】
また、請求項９記載の発明によれば、機能トランジスタのソース領域と、ＭＯＳトランジスタを用いた電源容量素子のソース又はドレインとを共通の領域として素子面積を小さく設定できるので、更に面積の削減を実現することが可能である。
【００４３】
特に、請求項１１〜１５に記載の発明によれば、上記のような標準セルを半導体集積回路に用いることにより、ピークのＩＲ-Ｄｒｏｐを削減した上で、面積増加が無い半導体集積回路が実現できる。また、自動配置配線で機能トランジスタのみで構成された標準セルを配置後に、修正を伴うことなく、機能トランジスタが構成されていない領域に対して、電源容量素子を追加形成することができる。更に、電源容量素子を半導体集積回路内の機能トランジスタの近傍に配置でき、電源容量と前記機能トランジスタ間の電源配線抵抗を従来よりも小さく構成することができるため、半導体集積回路のピークのＩＲ-Ｄｒｏｐを効果的に抑えることができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００４５】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示す標準セルである。説明を簡単にするために、標準セル内の電源配線、信号配線に関しては割愛して記述する。
【００４６】
まずここで、標準セルのサイズについて説明する。ＬＳＩの設計において自動配置配線で用いられる標準セルでは、標準セル間の電源配線等の接続を容易にするために、標準セルの高さ方向もしくは横方向のいずれか一方は固定とし、また他方は任意のサイズで設計することが多く用いられる。本実施の形態においては、標準セルは、高さ方向のサイズを固定とし、横方向のサイズを可変にした場合について説明を行う。
【００４７】
次に、標準セルが配置された半導体集積回路のサイズについて説明する。標準セルが配置された半導体集積回路の横方向のサイズは、半導体集積回路の左端及び右端に配置された標準セルの配置位置によって特定することができる。また、標準セルの横方向のサイズは、内部に存在する機能トランジスタが形成される領域によって特定することができる。従って、標準セルが配置された半導体集積回路の横方向のサイズは、半導体集積回路の右端及び左端に配置された標準セル内の機能トランジスタが形成される領域によって特定することができる。さらに、標準セルが配置された半導体集積回路の縦方向のサイズは、縦方向に並べられた標準セルの個数によって決まる。ここで、前述のように標準セルの高さ方向を固定のサイズとした場合は、標準セルが配置された半導体集積回路の高さ方向のサイズは一意に決まる。
【００４８】
図１（ａ）及び(ｂ)は請求項１記載の標準セルの一つの実施の形態である。図１（ａ）において、１０２は、Ｐチャネルトランジスタ領域、１０３はＮチャネルトランジスタ領域、１０４はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域、１０５はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域、１０６は電源容量を形成する電源容量形成領域であり、電源容量形成領域１０６の全てもしくは、一部に電源容量素子が形成されている。ここで、１０１は、Ｐチャネル機能トランジスタ形成領域１０４を含むＰチャネルトランジスタ領域１０２と、Ｎチャネル機能トランジスタ形成領域１０５及び電源容量形成領域１０６を含むＮチャネルトランジスタ領域１０３とを含む標準セルである。
【００４９】
また、図１（ｂ）において、１０８は、Ｐチャネルトランジスタ領域、１０９はＮチャネルトランジスタ領域、１１０はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域、１１１はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域、１１２は電源容量を形成する電源容量形成領域であり、電源容量形成領域１１２の全てもしくは、一部に電源容量素子が形成されている。ここで、１０７は、Ｐチャネル機能トランジスタ形成領域１１０及び電源容量形成領域１１２を含むＰチャネルトランジスタ領域１０８と、Ｎチャネル機能トランジスタ形成領域１１１を含むＮチャンネルトランジスタ領域１０９とを含む標準セルである。
【００５０】
以上のように構成された標準セルについて、以下に説明を行う。図１（ａ）において、標準セル１０１はＰチャネル及びＮチャネル機能トランジスタを形成するために、Ｐチャネルトランジスタ領域１０２内にＰチャネル機能トランジスタ形成領域１０４と、Ｎチャネルトランジスタ領域１０３内にＮチャネル機能トランジスタ形成領域１０５を備える。ここで、前記標準セル１０１は、Ｐチャネル機能トランジスタ形成領域１０４の横方向のサイズの方が、Ｎチャネル機能トランジスタ形成領域１０５の横方向のサイズと比べて大きいため、標準セル１０１の横方向のサイズはＰチャネル機能トランジスタ形成領域１０４の横方向のサイズで決定される。さらに、標準セル１０１に電源容量形成領域１０６を設けているが、これはＰチャネル機能トランジスタ形成領域１０４の横方向のサイズの範囲内、すなわち、電源容量は、Ｐチャネル機能トランジスタ形成領域１０４に対向するＮチャネルトランジスタ領域１０３であってＮチャネル機能トランジスタ形成領域１０５ではない隙間領域に設けられているため、電源容量を設けたことによる標準セル１０１のサイズの増加が無い標準セルの構成となる。
【００５１】
また、同様に、標準セル１０７はＰチャネル及びＮチャネル機能トランジスタを形成するために、Ｐチャネルトランジスタ領域１０８内にＰチャネル機能トランジスタ形成領域１１０と、Ｎチャネルトランジスタ領域１０９内にＮチャネル機能トランジスタ形成領域１１１とを備える。ここで、前記標準セル１０７は、Ｎチャネル機能トランジスタ形成領域１１１の横方向のサイズの方が、Ｐチャネル機能トランジスタ形成領域１１０の横方向のサイズと比べて大きいため、標準セル１０７の横方向のサイズはＮチャネル機能トランジスタ形成領域１１１の横方向のサイズで決定される。さらに、標準セル１０７に電源容量形成領域１１２を設けているが、これはＮチャネル機能トランジスタ形成領域１１１の横方向のサイズの範囲内、すなわち、電源容量は、Ｎチャネル機能トランジスタ形成領域１１１に対向するＰチャネルトランジスタ領域であって、Ｐチャネル機能トランジスタ形成領域１１０ではない隙間領域に設けられているため、電源容量を設けたことによる標準セル１０７のサイズの増加が無い標準セルの構成となる。
【００５２】
以上のような構成を持つことによる、本発明の効果を以下に示す。本実施の形態のように、標準セルの横方向のサイズの範囲内に、電源容量形成領域１０６もしくは、電源容量形成領域１１２を設け、電源容量形成領域１０６もしくは電源容量形成領域１１２の全てもしくは一部に電源容量を設けたことによって標準セル１０１のサイズの増加がない標準セルを実現できる。
【００５３】
また、本実施の形態で提案する標準セルを半導体集積回路に使用することで、電源容量を追加することによる半導体集積回路の面積増加がない構成となる。
【００５４】
従来の標準セルでは、標準セルの外部に電源容量が配置された場合と等価の構成、すなわち、便宜上、図１を用いて説明すると、図１（ａ）では、対向しているＰチャネルトランジスタ領域１０２及びＮチャネルトランジスタ領域１０３の隣に、また、図１（ｂ）では、対向しているＰチャネルトランジスタ領域１０８及びＮチャネルトランジスタ領域１０９の隣に位置し、対向する両トランジスタ領域により構成される標準セルの高さと同じ高さの範囲にわたる領域である電源容量形成領域１１３に電源容量が設けられる。ここで、図１（ａ）において、従来の電源容量を形成する領域１１３に設けられた電源容量から、Ｐチャネル機能トランジスタ形成領域１０４の機能トランジスタへの電流は、電源配線抵抗１１４によって減少する。しかしながら、本実施の形態では、従来の電源容量を形成する領域１１３よりも、Ｐチャネル機能トランジスタ形成領域１０４内の機能トランジスタ近くの電源容量形成領域１０６に電源容量が形成されているため、電源配線抵抗１１４よりも小さい電源配線抵抗１１５が作用する。従って、Ｐチャネル機能トランジスタ形成領域１０４の機能トランジスタと電源容量形成領域１１３の電源容量との間の電源配線抵抗１１４よりも電源配線抵抗を削減することができ、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。同様に、図１（ｂ）においても、従来の電源容量を形成する領域１１３に設けられた電源容量から、Ｐチャネル機能トランジスタ形成領域１１０の機能トランジスタへの電流は、電源配線抵抗１１４によって減少する。しかしながら、本発明では、従来の電源容量を形成する領域１１３よりも、標準セルの内側の領域１１５に電源容量が形成されているため、電源配線抵抗１１４よりも小さい電源配線抵抗１１５が作用する。従って、Ｐチャネル機能トランジスタ形成領域１１０の機能トランジスタと電源容量形成領域１１３の電源容量との間の電源配線抵抗１１４よりも電源配線抵抗を削減でき、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【００５５】
なお、Ｎチャネル機能トランジスタ形成領域１０５又はＰチャネル機能トランジスタ形成領域１１０の機能トランジスタの端部が、電源容量を形成するＭＯＳトランジスタの電源配線に接続されているソース領域である場合、電源容量のソースもしくはドレイン領域と、機能トランジスタの端部にある電源に接続されているソース領域とを共通にできる。このような構成によれば、標準セル内の電源容量のソース領域が削減できるため、電源容量形成領域が広くなり、機能トランジスタのソース領域を共通にしない場合に比べ、電源容量のソース領域と機能トランジスタのソース領域を共通にしたサイズの分だけ、電源容量を大きく構成できる。
【００５６】
（第２の実施の形態）
次に図２を用いて、本発明における実施の形態の標準セルについて説明する。本実施の形態は、２つのＰチャネルトランジスタ領域と１つのＮチャネルトランジスタ領域とを合わせた３つ以上のトランジスタ領域を有する標準セルに対して本発明を適用したものである。
【００５７】
図２において、２０１は標準セルであり、２０２はＰチャネルトランジスタ領域、２０３、２０４はＰチャネル機能トランジスタが形成されるＰチャネル機能トランジスタ形成領域、２０５はＮチャネルトランジスタ領域、２０６はＮチャネル機能トランジスタが形成されるＮチャネル機能トランジスタ形成領域、２０７、２０９は電源容量を形成する電源容量形成領域、２０８は標準セルの左端部である。また、標準セル２０１では、２つのＰチャネルトランジスタ領域２０２と、１つのＮチャネルトランジスタ領域２０５との合わせて３つの領域を形成している。さらに、標準セル２０１では、Ｐチャネルトランジスタ領域２０２内のＰチャネル機能トランジスタ形成領域２０３と、Ｎチャネルトランジスタ領域２０５内のＮチャネル機能トランジスタ形成領域２０６とで囲まれた矩形形状の電源容量形成領域２０７と、Ｐチャネルトランジスタ領域２０２内のＰチャネル機能トランジスタ形成領域２０４とＮチャネルトランジスタ領域２０５内のＮチャネル機能トランジスタ形成領域２０６と標準セル２０１の左端部２０８とで囲まれた矩形形状電源容量形成領域２０９とが形成され、電源容量形成領域２０７及び電源容量形成領域２０９の全てもしくは一部に電源容量が形成されている。
【００５８】
以上のように構成された標準セル２０１について、更に詳しい説明を行う。標準セル２０１の横方向のサイズは、左右方向共に全ての機能トランジスタの最大となるＮチャネル機能トランジスタ形成領域２０６によって決まる。この場合、例えば、図２に示すように、Ｐチャネル機能トランジスタ形成領域２０３は矩形形状であるが、Ｎチャネル機能トランジスタ形成領域２０６は凹んだ形状であり、凹んだ形状の内部に存在するＮチャネル機能トランジスタ形成領域２０６の３辺と、Ｐチャネル機能トランジスタ形成領域２０３の下辺の計４辺の全てもしくは一部を接するように囲まれた電源容量形成領域２０７に電源容量を設けることにより、標準セルの横方向のサイズが変化しない標準セルの構成となる。
【００５９】
また、同様に、Ｐチャネル機能トランジスタ形成領域２０４の上辺とＮチャネル機能トランジスタ形成領域２０６の２辺と標準セルの左端部２０８との計４辺の全てもしくは一部を接するように囲まれた電源容量形成領域２０９に電源容量を設けた場合も標準セルの横方向のサイズが変化しない標準セルの構成となる。
【００６０】
以上のような構成を持つことによる本発明の効果を以下に示す。本実施の形態の様に、標準セルの横方向のサイズの範囲内に、電源容量形成領域２０７及び電源容量形成領域２０９を設け、電源容量形成領域２０７及び電源容量形成領域２０９の全てもしくは一部に電源容量を設けたことによって標準セル２０１のサイズの増加がない標準セルを実現できる。
【００６１】
また、本実施の形態の標準セル２０１を半導体集積回路に使用することで、電源容量を追加することによる半導体集積回路の面積増加がない構成となる。
【００６２】
さらに、従来の標準セルでは、標準セルの外部に電源容量が配置された場合と等価の構成を有するため図２を利用して説明すると、従来の電源容量を形成する領域２１０は標準セル２０１の図中右側方に配置される。ここで、従来の電源容量を形成する領域２１０に設けられた電源容量から、Ｎチャネル機能トランジスタ形成領域２０６の左側部に配置されている機能トランジスタへの電流は、図中に示した電源配線抵抗２１１によって減少する。しかしながら、本実施の形態では、Ｎチャネル機能トランジスタ形成領域２０６内の凹み部に電源容量形成領域２０７が形成されているため、従来の電源容量を形成する領域２１０よりも、電源容量−機能トランジスタ間の距離が小さくなる。図２の例では、電源配線抵抗２１１よりも小さい電源配線抵抗２１２が作用することを示している。従って、機能トランジスタと電源容量との間の電源配線抵抗２１１よりも電源配線抵抗を削減することができ、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【００６３】
尚、本実施の形態では、電源容量素子が、電源容量形成領域２０７に形成されている場合について説明したが、電源容量形成領域２０９に形成されている電源容量素子についても同様の効果を得ることができる。
【００６４】
また、本実施の形態では、上からＰチャネルトランジスタ領域２０２、Ｎチャネルトランジスタ領域２０５、Ｐチャネルトランジスタ領域２０２という順番でトランジスタ領域を有した標準セル２０１に関して説明したが、標準セルとして、上からＮチャネルトランジスタ領域、Ｐチャネルトランジスタ領域、Ｎチャネルトランジスタ領域という順番で構成される標準セルにおいても、本発明を適用できる。
【００６５】
（第３の実施の形態）
続いて、図３を用いて、本発明の第３の実施の形態を示す標準セルについて説明する。
【００６６】
図３において、３０１は標準セル、３０２、３０３、３０５は機能トランジスタが形成される機能トランジスタ形成領域であり、このうち、機能トランジスタ形成領域３０２及び３０３は同じトランジスタ領域に含まれる同種であり、機能トランジスタ形成領域３０５とは異なる機能トランジスタ形成領域である。３０４、３０６は電源容量を形成する電源容量形成領域、である。ここで、電源容量形成領域３０４は、機能トランジスタ形成領域３０２と機能トランジスタ形成領域３０３との間に形成され、電源容量形成領域３０６は、機能トランジスタ形成領域３０２と機能トランジスタ形成領域３０５の間及び機能トランジスタ形成領域３０３と機能トランジスタ形成領域３０５の間に形成されている領域である。また、電源容量形成領域３０４及び電源容量形成領域３０６の全てもしくは、一部に電源容量が形成されている。さらに、３０７は従来の電源容量を形成する領域、３０８は電源配線抵抗、３０９は電源配線抵抗である。
【００６７】
以上のように構成された標準セルについて、以下に説明を行う。標準セル３０１は機能トランジスタを構成するために、３０２、３０３、３０５の機能トランジスタが形成される領域を備える。ここで、前記標準セル３０１の横方向のサイズは、左右の両方向に対して最大となる機能トランジスタ形成領域３０５によって決まる。そのため、機能トランジスタ形成領域３０２と機能トランジスタ形成領域３０３の間の電源容量形成領域３０４内に電源容量を設けているが、機能トランジスタ形成領域３０２と機能トランジスタ形成領域３０３は機能トランジスタ形成領域３０５のサイズの範囲内に設けられているため、電源容量形成領域３０４に電源容量を設けたことによって、標準セル３０１の横方向のサイズが増加がない標準セルの構成となる。
【００６８】
以上のような構成を持つことによる、本発明の効果を以下に示す。本実施の形態のように、標準セルの横方向のサイズの範囲内に、電源容量形成領域３０４及び電源容量形成領域３０６を設けることにより、電源容量形成領域３０４及び電源容量形成領域３０６の全てもしくは一部に電源容量を設けた場合においても標準セル３０１のサイズの増加がない標準セルを実現できる。
【００６９】
また、本発明で提案する標準セルを半導体集積回路に使用することで、電源容量を追加することによる半導体集積回路の面積増加がない構成となる。
【００７０】
また、従来の標準セルでは、標準セルの外部に電源容量が配置された場合と等価の構成を有するため、従来の電源容量を形成する領域３０７に電源容量が設けられている。ここで、従来の電源容量を形成する領域３０７に設けられた電源容量から、領域３０２の機能トランジスタへの電流は、電源配線抵抗３０８によって減少する。しかしながら、本発明では、従来の電源容量を形成する領域３０７よりも、領域３０２内の機能トランジスタの近くに電源容量が形成されているため、電源配線抵抗３０８よりも小さい電源配線抵抗３０９が作用する機能トランジスタ近傍の領域に電源容量が設けられている。従って、機能トランジスタと電源容量との間の電源配線抵抗３０８よりも電源配線抵抗を削減でき、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【００７１】
さらに、従来の標準セルでは、標準セルの外部に電源容量が配置された場合と等価の構成を有するため、機能トランジスタ形成領域３０２と機能トランジスタ形成領域３０３の間に電源容量を形成できる領域を有したとしても、電源容量を形成する領域３０４と対向する機能トランジスタ形成領域３０５が存在するため、電源容量を設けることができなかった。これに対し本実施の形態では、従来技術で構成できない電源容量形成領域３０４に対して、電源容量を構成できる。
【００７２】
なお、機能トランジスタ形成領域３０２の上辺と機能トランジスタ形成領域３０５下辺の間に位置する電源容量形成領域３０６及び機能トランジスタ形成領域３０３の上辺と機能トランジスタ形成領域３０５下辺の間に位置する電源容量形成領域３０６に電源容量を設けても、標準セル３０１のサイズの変化はなく本実施の形態を適用できる。
【００７３】
（第４の実施の形態）
次に、図４を用いて、本発明の第４の実施の形態を示す標準セルについて説明する。
【００７４】
図４において、４０１は標準セルであり、４０２、４０５は互いに異なる種類の機能トランジスタが形成される機能トランジスタ形成領域であり、４０３は基板コンタクトを形成する基板コンタクト形成領域、４０４、４０７、４０９は電源容量を形成する電源容量形成領域、４０６は標準セルの左端部、４０８は標準セルの右端部である。この中で、基板コンタクト形成領域４０３内にある基板コンタクトは、標準セル４０１内のトランジスタの基板電位を安定させるために設けられる。また、基板コンタクトでは、トランジスタの基板の電位と、電源電位もしくは接地電位のいずれか一方と接続させるためのコンタクト、拡散領域、電源配線を有する。さらに、機能トランジスタ形成領域４０２と基板コンタクト形成領域４０３で囲まれた電源容量形成領域４０４が形成され、機能トランジスタ形成領域４０５と標準セルの左端部４０６に囲まれた電源容量形成領域４０７が形成され、機能トランジスタ形成領域４０５と基板コンタクト形成領域４０３と標準セルの右端部４０８に囲まれた電源容量形成領域４０９が形成される。また、電源容量形成領域４０４、電源容量形成領域４０７及び電源容量形成領域４０９の全てもしくは一部に電源容量が形成されている。さらに、４１０は従来の電源容量を形成する領域、４１１は電源配線抵抗、４１２は電源配線抵抗である。
【００７５】
以上のように構成された標準セルについて、以下に説明を行う。標準セル４０１の横方向のサイズは、機能トランジスタ形成領域４０５によって決まる。従って、非矩形の形状を有する機能トランジスタ形成領域４０２は基板コンタクト形成領域４０３に対して凹んだ構成となり、基板コンタクト形成領域４０３の下辺と、機能トランジスタ形成領域４０２の凹部の食い込んだ部分の３辺で形成される右辺及び左辺の計４辺の全てもしくは、一部を接するように囲まれた電源容量形成領域４０４は、機能トランジスタ形成領域４０５の横方向のサイズの範囲内であり、電源容量形成領域４０４に電源容量を設けることによって標準セル４０１の横方向のサイズが変化しない標準セルの構成となる。また、同様に標準セル４０１の横方向のサイズは機能トランジスタ形成領域４０５によって決まるため、標準セルの左端４０６に対して機能トランジスタ形成領域４０５が凹んだ構成となり、機能トランジスタ形成領域４０５食い込み部の３辺と標準セルの左端部４０６の１辺で形成される計４辺の全てもしくは一部が接する領域に囲まれた電源容量形成領域４０７は、機能トランジスタ形成領域４０５の横方向のサイズの範囲内であり、電源容量形成領域４０７に電源容量を設けることによって、標準セル４０１の横方向のサイズが変化しない標準セルの構成となる。さらに、標準セル４０１の横方向のサイズは機能トランジスタ形成領域４０５によって決まるため、基板コンタクト形成領域４０３の上辺と、標準セルの右端部４０８の１辺と領域の１辺で形成される計４辺の全てもしくは一部が接する領域に囲まれた電源容量形成領域４０９は、機能トランジスタ形成領域４０５の横方向のサイズの範囲内であり、電源容量形成領域４０９に電源容量を設けることによって、標準セル４０１の横方向のサイズが変化しない標準セルの構成となる。
【００７６】
以上のような構成を持つことにより、本実施の形態の効果を説明する。本実施の形態の様に、標準セルの横方向のサイズの範囲内に、電源容量形成領域４０４、電源容量形成領域４０７、及び電源容量形成領域４０９を設け、電源容量形成領域４０４、電源容量形成領域４０７、及び電源容量形成領域４０９の全てもしくは一部に電源容量を設けたことによって標準セル３０１のサイズの増加がない標準セルを実現できる。
【００７７】
また、本発明で提案する標準セルを半導体集積回路に使用することで、電源容量を追加することによる半導体集積回路の面積増加がない半導体集積回路の構成となる。
【００７８】
また、機能トランジスタの形状が非矩形の場合に対しても、本実施の形態のように本発明を適用できる。
【００７９】
また、基板コンタクト形成領域４０３の上層には機能トランジスタの電源電位もしくは接地電位を供給する電源配線がある。そのため、基板コンタクト形成領域４０３近傍の電源容量形成領域４０４及び電源容量形成領域４０９に電源容量を設けることにより、基板コンタクト形成領域４０３の上層に存在する電源配線と電源容量を接続する電源配線の距離が、基板コンタクト形成領域４０３の近傍に配置しない場合に比べ短くなる。そのため、基板コンタクト近傍に配置しない場合に比べ、電源容量から機能トランジスタへの電源配線抵抗が削減され、標準セルのＩＲ-Ｄｒｏｐを削減する効果が増す。
【００８０】
従来の標準セルでは、標準セルの外部に電源容量が配置された場合と等価の構成を有し、図４では従来の電源容量を形成する領域４１０に電源容量が設けられている。ここで、従来の電源容量を形成する領域４１０に設けられた電源容量から、機能トランジスタ形成領域４０２の左側に配置している機能トランジスタへの電流は、電源配線抵抗４１１によって減少する。しかしながら、本発明では、従来の電源容量を形成する領域３１０よりも、機能トランジスタ形成領域４０２内の機能トランジスタの近くに電源容量が形成されているため、電源配線抵抗４１１よりも小さい電源配線抵抗４１２が作用する機能トランジスタ近傍の領域に電源容量が設けられている。従って、機能トランジスタと電源容量との間の電源配線抵抗４１１よりも電源配線抵抗を削減でき、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【００８１】
（第５の実施の形態）
続いて、図５（ａ）〜（ｄ）を用いて、本発明の第５の実施の形態を示す標準セルについて説明する。
【００８２】
図５（ａ）、（ｂ）において、５５０はＰチャネルトランジスタを生成可能なＰチャネルトランジスタ領域、５５１はＮチャネルトランジスタを生成可能なＮチャネルトランジスタ領域であり、５０１は電源電位を供給する電源配線、５０２は接地電位を供給する電源配線、５０３はＮチャネルトランジスタの基板電位、５０４はＮチャネルトランジスタで構成した電源容量である。また、図５（ａ）の電源容量５０４の切断部５ａ−５ａでの断面図が図５(ｂ)であり、５０５及び５０６はＭＯＳトランジスタにおけるソース領域もしくはドレイン領域、５０７はゲート酸化膜、５０８は電源容量のゲート電極、５０９はコンタクト、５１２は基板、５１３は容量を示す。また同様に、図５（ｃ）において、５５０はＰチャネルトランジスタを生成可能なＰチャネルトランジスタ領域、５５１はＮチャネルトランジスタを生成可能なＮチャネルトランジスタ領域であり、５１１はＰチャネルトランジスタで構成した電源容量である。また、図５（ｄ）は図５（ｃ）の電源容量５１１の切断部５ｂ−５ｂでの断面図であり、５１０はＰチャネルトランジスタの基板電位である。
【００８３】
以上のように構成された標準セル内の電源容量５０４及び電源容量５１１について、以下に説明を行う。図５(ａ)において、電源電位を供給する電源配線５０１にコンタクト５０９を介して接続される電源容量のゲート電極５０８と、Ｎチャネルトランジスタの基板電位５０３とは、電源容量のゲート電極５０８が電源電位であり、基板電位５０３が接地電位であるため、逆電位の関係にある。さらに、両者の間には、絶縁体であるゲート酸化膜５０７が存在するため、電源容量のゲート電極５０８と基板５１２との間に容量５１３が形成される。また、同様に図５(ｃ)において、接地電位を供給する電源配線５０２にコンタクト５０９を介して接続される電源容量のゲート電極５０８と、５１０のＰチャネルトランジスタの基板電位とは逆電位の関係にある。さらに、両者の間に絶縁体であるゲート酸化膜５０７が存在するため、電源容量のゲート電極５０８と基板５１２との間に容量５１３が形成される。以上に示す容量５１３が、本発明の標準セル内に構成される電源容量の構成である。また、前記電源容量をＭＯＳトランジスタのゲート電極に電源配線を接続することのみで形成できるため、５０５及び５０６の電源容量のソース領域もしくはドレイン領域と接続する電源配線５１４及び、ソース領域とドレイン領域と接続するコンタクト５１５を削減できる構成となる。
【００８４】
以上のような構成を持つことによる、本実施の形態の効果を説明する。標準セルにおいて、信号配線が標準セルの面積を決めている場合、標準セル内の５０５及び５０６の電源容量のソース領域もしくはドレイン領域と接続する電源配線５１４及び、その電源配線５１４と、ソース領域及びドレイン領域と接続するコンタクト５１５の領域が不用のため、標準セルの信号配線領域に割り当てることができ、標準セルの省面積化が実現できる。
【００８５】
（第６の実施の形態）
次に、図６（ａ）〜（ｄ）を用いて、本発明の第６の実施の形態を示す標準セルについて説明する。
【００８６】
図６(ａ)及び図６（ｃ）は本実施の形態における標準セルである。図６（ａ）において、６５０はＰチャネルトランジスタを生成可能なＰチャネルトランジスタ領域、６５１はＮチャネルトランジスタを生成可能なＮチャネルトランジスタ領域であり、６０１は電源電位を供給する電源配線、６０２は接地電位を供給する電源配線、６０３はＮチャネルトランジスタの基板電位、６０４はＮチャネルトランジスタで構成した電源容量である。また、図６(ｂ)は、図６（ａ）のＮチャネルトランジスタで構成した電源容量６０４の切断部６ａ−６ａでの断面図であり、６０５及び６０６は電源容量のソース領域もしくはドレイン領域、６０７はゲート酸化膜、６０８は電源容量のゲート電極、６０９はゲート電極と電源電位とを接続するコンタクト、６１０は電源容量のソース又はドレイン領域と接地電位とを接続するコンタクト、６１３はチャネル領域、６１４は容量、６１７は基板である。また、図６（ｃ）において、６５０はＰチャネルトランジスタを生成可能なＰチャネルトランジスタ領域、６５１はＮチャネルトランジスタを生成可能なＮチャネルトランジスタ領域であり、６１１はＰチャネルトランジスタ基板電位、６１２はＰチャネルトランジスタで構成した電源容量である。また、図６（ｃ）のＰチャネルトランジスタで構成した電源容量６１２の切断部６ｂ−６ｂでの断面図が図６(ｄ)である。図６(ｄ)において、６１５はゲート電位と接地電位とを接続するコンタクト、６１６は電源容量のソース又はドレイン領域と電源電位とを接続するコンタクトである。
【００８７】
以上のように、図６（ａ）及び(ｂ)記載の標準セル内のＮチャネルトランジスタで構成された電源容量について、以下説明を行う。電源電位を供給する電源配線６０１とコンタクト６０９を通して、接続する電源容量のゲート電極６０８と、Ｎチャネルトランジスタの基板電位６０３とは逆電位の関係にある。さらに、電源容量のゲート電極６０８と基板６１７の間には、絶縁体であるゲート酸化膜６０７が存在するため、電源容量のゲート電極６０８と基板６１７との間に容量６１４が形成される。さらに、電源容量のソース領域もしくはドレイン領域６０５が接地電位を供給する電源配線６０２とコンタクト６１０を介して接続されているため、基板６１７内にチャネル領域６１３が形成される。そのため、電源容量のゲート電極６０８と基板６１７との間に容量６１４が形成される。
【００８８】
また同様に、図６（ｃ）及び(ｄ)記載の標準セル内のＰチャネルトランジスタで構成された電源容量について、以下に説明を行う。接地電位を供給する電源配線６０２とコンタクト６１５を介して、接続する電源容量のゲート電極６０８と、Ｐチャネルトランジスタの基板電位６１１とは逆電位の関係にある。さらに、電源容量のゲート電極６０８と基板６１７との間には、絶縁体であるゲート酸化膜６０７が存在するため、電源容量のゲート電極６０８と基板６１７との間に容量６１４が形成される。さらに、電源容量のソース領域もしくはドレイン領域６０５が電源電位を供給する電源配線６０１とコンタクト６１６を介して接続されているため、基板６１７内にチャネル領域６１３が形成される。そのため、電源容量のゲート電極６０８と基板６１７との間に容量６１４が形成される。
【００８９】
以上のように、本実施の形態によれば、標準セルにおいて、信号配線が標準セルの面積を決めている場合、標準セル内の電源容量のソース領域もしくはドレイン領域と接続する電源配線６１８及び、ソース領域とドレイン領域と接続するコンタクト６１９の領域を、標準セルの信号配線領域に割り当てることができ、標準セルの省面積化が実現できる。
【００９０】
また、電源容量のソース領域もしくはドレイン領域６０５に電源電位を供給する電源配線６０１又は接地電位を供給する電源配線６０２に電気接続されているため、基板６１７内にチャネル領域６１３が形成され、電源配線に接続する電源容量値を高く形成できるため、標準セル内の、ＩＲ-Ｄｒｏｐを効果的に削減することが可能である。
【００９１】
（第７の実施の形態）
次に、図７（ａ）及び（ｂ）を用いて、本発明の第７の実施の形態を示す標準セルについて説明する。
【００９２】
図７において、７５０はＰチャネルトランジスタを生成可能なＰチャネルトランジスタ領域、７５１はＮチャネルトランジスタを生成可能なＮチャネルトランジスタ領域である。破線で囲んだ７０１は電源容量が形成される電源容量形成領域、点線で囲んだ７０２は機能トランジスタが形成される機能トランジスタ形成領域、７０３は機能トランジスタの電源配線に接続されているソース領域と電源容量のソース領域もしくはドレイン領域の共通部、７０４は、電源容量のソース領域又はドレイン領域である。また、Ｎチャネルトランジスタで構成した電源容量が図７(ａ)であり、Ｐチャネルトランジスタで構成した電源容量が図７(ｂ)である。
【００９３】
図７(ａ)及び、図７(ｂ)の標準セル内に構成される電源容量について、以下に説明を行う。図７(ａ)及び、図７(ｂ)内の機能トランジスタ形成領域７０２内に存在する、機能トランジスタの電源配線に接続されているソース領域と、電源容量形成領域７０１内の電源容量のソース領域もしくはドレイン領域７０４とは同電位であるため、両者を接続することが可能である。そこで、電源容量形成領域７０１内の電源容量のソース領域もしくはドレイン領域７０４と機能トランジスタ形成領域７０２内の機能トランジスタの電源配線に接続されているソース領域とを共通領域とした共通部７０３を構成する。
【００９４】
以上のように、本実施の形態によれば、電源容量形成領域７０１内の電源容量のソース領域もしくはドレイン領域７０４と機能トランジスタ形成領域７０２内の機能トランジスタの電源配線に接続されたソース領域とを共有化することにより、電源容量のソース領域もしくはドレイン領域７０４を削減できる。以上のように削減された領域に、電源容量形成領域７０１内の電源容量のソース領域もしくはドレイン領域７０４と機能トランジスタ形成領域７０２内の機能トランジスタの電源配線に接続されたソース領域とを共有化していないものよりも大きな電源容量を構成することができる。また、共通部７０３を共通化することにより、電源容量のソース領域もしくはドレイン領域７０４から、機能トランジスタの電源配線に接続されたソース領域への電源配線抵抗が削減でき、電源容量形成領域７０１内の電源容量のソース領域もしくはドレイン領域７０４と機能トランジスタ形成領域７０２内の機能トランジスタの電源配線に接続されたソース領域とを共有化していないものよりも、効果的なＩＲ-Ｄｒｏｐ削減ができる。
【００９５】
（第８の実施の形態）
続いて、図８を用いて、本発明の第８の実施の形態を示す標準セルについて説明する。
【００９６】
図８において、８０１は電源電位を供給する電源配線、８０２は接地電位を供給する電源配線、８０３は電源容量に接続する電源配線である。
【００９７】
以上のように構成された、標準セル内の電源容量に関して以下に説明を行う。電源容量に接続する電源配線８０３では、電源電位を供給する電源配線８０１と、接地電位を供給する電源配線８０２に示される標準セルの電源配線に対して、垂直に電源容量に接続するよう電源配線８０３が配置される。
【００９８】
以上のように、本実施の形態によれば、電源容量に接続する電源配線８０３と、電源電位を供給する電源配線８０１と接地電位を供給する電源配線８０２で示される標準セルの電源配線とを垂直に電源配線を配置することにより、電源容量に接続する電源配線８０３の長さが短くなるため、電源容量へ接続する電源配線の電源配線抵抗が小さくなり、電源容量と標準セルの電源配線を屈折して配置したものよりも電源容量によるＩＲ-Ｄｒｏｐの削減効果を高めることができる。
【００９９】
（第９の実施の形態）
次に、図９（ａ）及び（ｂ）を用いて、本発明の第９の実施の形態を示す。
【０１００】
図９(ａ)は自動配置配線方法の一つの実施の形態であり、図９（ｂ）は複数の標準セルから構成される半導体集積回路の一つの実施の形態である。図９（ａ）において、自動配置配線による半導体集積回路設計を行うためには、まず前もって工程Ｓ９０１において、ネットリストに使われる可能性のある標準セルのレイアウト作成を行う。次に、この工程とは別に、半導体集積回路を設計する場合に必要なネットリストを、機能記述されたＲＴＬ(Ｒｅｓｉｓｔｏｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ)から、工程Ｓ９０３において、タイミング情報及び消費電力情報などネットリストの最適化に必要な情報を付与し、工程Ｓ９０２において論理合成を行う。論理合成工程Ｓ９０２ではセルのマッピング及び、タイミング情報及び消費電力情報等を付与する工程Ｓ９０３における指標を基にネットリストの最適化が行なわれる。また、論理合成工程Ｓ９０２では、標準セルのレイアウト作成工程Ｓ９０１で作成した標準セルが選択される。このようにして工程Ｓ９０２において論理合成が行なわれたネットリストから工程Ｓ９０４において標準セルの配置が行なわれる。次に、各標準セルの接続関係を満足するように工程Ｓ９０５において標準セル間の配線が行なわれる。次に、従来のように標準セルと標準セルとの隙間領域を検出するのではなく、工程Ｓ９０６（電源容量形成領域検出ステップ）において、標準セルが配置された半導体集積回路内で、機能トランジスタ領域と機能トランジスタ領域との隙間領域である電源容量形成可能領域を検出し、Ｓ９０７の電源容量形成工程で半導体集積回路内に電源容量を構成する。このような電源容量形成工程Ｓ９０７において、従来技術では、半導体集積回路に標準セルが隙間領域なく配置されている場合に対して、標準セルが配置されている領域とは別に電源容量を形成するための領域が別途必要となるため、半導体集積回路の面積が増加してしまう。これに対して、機能トランジスタ領域と機能トランジスタ領域との隙間領域を検出することにより、標準セルが隙間領域なく配置されている半導体集積回路に対しても、機能トランジスタ領域間の隙間領域を利用して電源容量を構成することにより、面積増加がない半導体集積回路を構成できる。以上のような工程を仕様（例えば、タイミングや消費電力など）に合致するまで繰り返し、標準セルが半導体集積回路に配置された後、半導体集積回路の面積増加なく電源容量を構成する。
【０１０１】
以上のような自動配置配線方法において、標準セルの配置工程Ｓ９０４もしくは、配線工程Ｓ９０５後まで進み、電源容量形成工程Ｓ９０７で形成される半導体集積回路の構成に関して以下に説明する。
【０１０２】
図９（ｂ）は本実施の形態における電源容量が構成された半導体集積回路の一例を示す。図９（ｂ）において、９０９は半導体集積回路、９１０ａ〜ｈは機能トランジスタが形成されている機能トランジスタ形成領域、半導体集積回路９０９から領域９１０ａ〜ｈを除いた９１１は電源容量を形成することが可能な電源容量形成領域、９１２〜９１７は標準セルである。また、半導体集積回路９０９には、電源容量が形成されていない機能トランジスタのみで構成されている９１２及び９１６の標準セルが配置されている。さらに、半導体集積回路９０９内の機能トランジスタ形成領域９１０ａ〜ｈを除く領域である電源容量形成領域９１１の、全てもしくは一部に電源容量が形成されている。さらに、９２０は従来の電源容量を形成する領域、９２１は従来の電源配線抵抗、９２２は電源配線抵抗である。
【０１０３】
ここでは半導体集積回路に電源容量を配置する前の工程において、機能トランジスタのみで形成された９１２〜９１７の標準セルが配置された半導体集積回路９０９について説明を行う。半導体集積回路９０９の右横方向のサイズは、半導体集積回路９０９の最右端に配置されている標準セル９１２内の機能トランジスタ形成領域の最右辺９１８よりも右側の領域に電源容量を構成していなければ、半導体集積回路９０９の右側へのサイズの増加はない。さらに、半導体集積回路９０９の左横方向のサイズは、半導体集積回路９０９に配置されている標準セル９１４内の領域の最左辺９１９よりも、左側の領域に電源容量を構成していなければ、半導体集積回路９０９の左横方向へのサイズの増加はない。従って、半導体集積回路９０９の最左辺９１９よりも右側の領域で、最右辺９１８よりも左側の領域である電源容量形成領域９１１に電源容量を設けても、半導体集積回路９０９の横方向へのサイズの増加がない半導体集積回路の構成となる。
【０１０４】
さらに、標準セルが配置された半導体集積回路の縦方向のサイズは、縦方向に並べられた標準セルの個数によって決まるため、半導体集積回路９０９は標準セル９１２と標準セル９１３、標準セル９１４と第４の標準セル９１５、及び第５の標準セル９１６と第６の標準セル９１７によって決まる。そのため、半導体集積回路の縦方向のサイズは、標準セル９１３の下端よりも上側で、標準セル９１２の上端よりも下側の領域である電源容量形成領域９１１に電源容量を設けても、半導体集積回路９０９の高さ方向へのサイズの増加がない半導体集積回路の構成となる。
【０１０５】
なお、本実施の形態で例証した自動配置配線方法で、標準セルの配置の後に配線処理を行う処理を含ませたが、電源容量を構成する工程が、標準セルの配置９０４工程後であれば、いかなる工程で電源容量を配置しても良い。
【０１０６】
以上の構成を持つことによる、本実施の形態の効果に関して説明する。従来技術において、標準セルが隙間領域なく配置された半導体集積回路９０９に対して電源容量を形成する場合は、標準セル９１２及び標準セル９１３の隣に電源容量を形成した構成と等価な構成となり、半導体集積回路の面積を増加させる必要があった。これに対し本実施の形態では、標準セルが隙間領域なく配置された半導体集積回路９０１に対して、半導体集積回路９０１のサイズを決めている最左辺９１９より右側の領域で、機能トランジスタ形成領域の最右辺９１８よりも左側の領域で、且つ標準セル９１３の下端よりも上側、標準セル９１２の上端よりも下側で示される電源容量形成領域９１１の全てもしくは一部に電源容量を設けたことによって半導体集積回路９０９のサイズの増加がない半導体集積回路を実現できる。
【０１０７】
また、従来技術では、図１５(ｂ)の半導体集積回路１５１１における電源容量形成領域１５１３のように、半導体集積回路内の標準セル１５１５〜１５２０の隣に電源容量を形成した構成と等価な構成となる。これに対し、図１５（ｂ）にも示すように、標準セル内の電源容量未形成領域１５１４ａ〜ｄに電源容量を設けることができる。これにより、図１５（ａ）に示した標準セルでは、例えば、機能トランジスタ１５０３の右側にできた隙間領域に電源容量を形成した場合、電源配線抵抗１５１０は、破線で示した矢印の経路をとるため、配線の抵抗値を低く抑えることが可能となる。
【０１０８】
さらに、配線の抵抗値について図９（ｂ）を用いて説明すると、従来の半導体集積回路では、半導体集積回路内に配置された標準セルの隣に電源容量が配置された場合と等価の構成を有するため、従来の電源容量を形成する領域９２０に電源容量が設けられている。ここで、従来の電源容量を形成する領域９２０に設けられた電源容量から、標準セル９１２内の機能トランジスタが形成されている領域９１０に配置している機能トランジスタへの電流は、電源配線抵抗９２１によって減少する。しかしながら、本発明では、従来の電源容量を形成する領域９２０よりも、標準セル９１２内の機能トランジスタが形成されている領域９１０に配置している機能トランジスタの近くに電源容量が形成されているため、電源配線抵抗９２１よりも小さい電源配線抵抗９２２が作用する機能トランジスタ近傍の領域に電源容量が設けられている。従って、機能トランジスタと電源容量との間の電源配線抵抗９２１よりも電源配線抵抗を削減でき、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【０１０９】
（第１０の実施の形態）
続いて、図１０を用いて、本発明の第１０の実施の形態を示す半導体集積回路について説明する。
【０１１０】
図１０において、１００１は半導体集積回路、１００２は全てのＰチャネルトランジスタ領域１０５０内の機能トランジスタが形成されているＰチャネル機能トランジスタ形成領域、１００３は全てのＮチャネルトランジスタ領域１０５１内の機能トランジスタが形成されているＮチャネル機能トランジスタ形成領域、１００４は電源容量を形成する電源容量形成領域、１００５はＰチャネルトランジスタ領域１０５０内のＰチャネル機能トランジスタが形成されているＰチャネル機能トランジスタ形成領域、１００６はＮチャネルトランジスタ領域内のＮチャネル機能トランジスタが形成されているＮチャネル機能トランジスタ形成領域、１００７及び１００８は電源容量素子を形成する電源容量形成領域であり、これら電源容量形成領域１００４、電源容量形成領域１００７、及び電源容量形成領域１００８の全てもしくは、一部に電源容量が形成されている。１００９〜１０１２はそれぞれＰチャネルトランジスタ領域１０５０及びＮチャネルトランジスタ領域１０５１からなる標準セルである。さらに、１０１６は従来の電源容量を形成する領域、１０１７は従来の電源容量から標準セル１０１１内のＰチャネル機能トランジスタへ接続する電源配線の電源配線抵抗、１０１８は標準セル１０１１内のＰチャネルトランジスタ領域１０５０に形成された電源容量から、同じＰチャネルトランジスタ領域１０５０内のＰチャネル機能トランジスタへ接続される電源配線の電源配線抵抗を示している。
【０１１１】
以上のように構成された半導体集積回路について、以下に説明を行う。図１０において、電源容量が配置される前の半導体集積回路１００１の横方向のサイズは、機能トランジスタのみが形成されている標準セル１００９と標準セル１０１０、及び標準セル１０１１と標準セル１０１２によって決まる。ここで、機能トランジスタのみで形成された標準セル１００９は、Ｐチャネルトランジスタ領域内の領域１００２の横方向のサイズとＮチャネルトランジスタ領域内の機能トランジスタを形成する領域１００３の横方向のサイズと比べて、Ｐチャネルトランジスタ領域内の第１の領域１００２の横方向のサイズの方が大きいため、標準セル１００９は、Ｐチャネルトランジスタ領域内の第１の領域１００２の横方向のサイズで決定している。さらに、標準セル１００９内に、電源容量形成領域１００４を設けているが、これは、Ｐチャネルトランジスタ領域内のＰチャネル機能トランジスタ形成領域１００２の横方向のサイズの範囲内に設けられているため、電源容量形成領域１００４に電源容量を設けたことによって、標準セルの横方向のサイズの増加がない。
【０１１２】
また、同様に機能トランジスタのみで形成された標準セル１０１０において、Ｎチャネルトランジスタ領域１０５１内のＮチャネル機能トランジスタ形成領域１００６の横方向のサイズとＰチャネルトランジスタ領域１０５０内のＰチャネル機能トランジスタ形成領域１００５の横方向のサイズとを比べて、Ｎチャネル機能トランジスタ形成領域１００６の横方向のサイズの方が大きいため、標準セル１０１０は、Ｎチャネル機能トランジスタ形成領域１００６の横方向のサイズで決定している。さらに、標準セル１０１０内に、電源容量形成領域１００７を設けているが、これは、Ｎチャネル機能トランジスタ形成領域１００６の横方向のサイズの範囲内に設けられているため、電源容量形成領域１００７に電源容量を設けたことによって、標準セル１０１０の横方向のサイズの増加がない。同様に、標準セル１０１１及び、標準セル１０１２にも適用でき、電源容量形成領域１００８に電源容量を設けても、標準セル１０１１及び標準セル１０１２の横方向のサイズの増加がない。つまり、半導体集積回路は、標準セル１００９〜１０１２によって構成され、電源容量形成領域１００４、電源容量形成領域１００７、及び電源容量形成領域１００８の全てもしくは、一部に電源容量を形成しても、半導体集積回路１００１の横方向のサイズの増加がない半導体集積回路の構成となる。
【０１１３】
以上により、半導体集積回路１００１は、標準セル１００９〜１０１２によって構成されているので、半導体集積回路１００１は、電源容量形成領域１００４、電源容量形成領域１００７、及び電源容量形成領域１００８の全てもしくは一部に電源容量を形成しても、半導体集積回路１００１の横方向のサイズの増加がない構成となる。
【０１１４】
また、従来の半導体集積回路では、半導体集積回路内に配置された標準セルの隣に電源容量が配置された場合と等価の構成を有するため、従来の電源容量を形成する領域１０１６に電源容量が設けられている。ここで、従来の電源容量を形成する領域１０１６に設けられた電源容量から、標準セル１０１１内のＰチャネル機能トランジスタ形成領域１００２に配置しているＰチャネル機能トランジスタへの電流は、電源配線抵抗１０１７によって減少する。しかしながら、本実施の形態では、従来の電源容量を形成する領域１０１６よりも、標準セル１０１１内のＰチャネル機能トランジスタ形成領域１００２に配置しているＰチャネル機能トランジスタの近くに電源容量が形成されているため、電源配線抵抗は電源配線抵抗１０１７よりも小さい電源配線抵抗１０１８となる。従って、機能トランジスタと電源容量との間の電源配線抵抗１０１７よりも電源配線抵抗を削減でき、効果的にピークのＩＲ-Ｄｒｏｐを抑えることが可能である。
【０１１５】
さらに、本実施の形態においても、第９の実施の形態において示したのと同様に、面積増加を防ぎつつ、電源容量を配置できるという効果が得られる。
【０１１６】
なお、本実施の形態では説明を簡単にするために標準セルの配置後に、機能トランジスタのみで形成された標準セル内の領域に電源容量を形成する場合について説明を行なったが、例えば、Ｎチャネルトランジスタのみで形成された標準セル１０１３もしくは、Ｐチャネルトランジスタのみで構成された標準セル１０１４もしくは、非矩形の標準セル１０１５に対しても、同様にＰチャネルトランジスタ領域内のＰチャネル機能トランジスタ形成領域と対向するＮチャネルトランジスタ領域、もしくは前記Ｎチャネルトランジスタ領域内のＮチャネル機能トランジスタ形成領域と対向するＰチャネルトランジスタ領域の少なくとも一方に電源容量を構成できる。
【０１１７】
（第１１の実施の形態）
次に、図１１を用いて、本発明の第１１の実施の形態を示す半導体集積回路について説明する。
【０１１８】
図１１において、１１０１は半導体集積回路、１１０９は半導体集積回路１１０１を構成する一つのトランジスタ領域、１１０２及び１１０３はトランジスタ領域１１０９内における機能トランジスタ形成領域、１１０４は、トランジスタ領域１１０９以外のトランジスタ領域における機能トランジスタ形成領域、１１０５は、トランジスタ領域１１０９内において電源容量を形成する電源容量形成領域、１１０６は、トランジスタ領域１１０９以外の電源容量を形成するその他の電源容量形成領域である。半導体集積回路１１０１では電源容量形成領域１１０５及び電源容量形成領域１１０６の全て、又は、その一部に電源容量が形成されている。
【０１１９】
以上のように構成された半導体集積回路について、以下説明を行う。半導体集積回路１１０１は、機能トランジスタを構成するために、機能トランジスタ形成領域１１０２及び１１０３とその他の機能トランジスタ形成領域１１０４とを備える。ここで、半導体集積回路１１０１の横方向のサイズの左辺はトランジスタ領域１１０９の左端部１１０７、右辺は同じトランジスタ領域１１０９の右端部１１０８によって決まる。従って、機能トランジスタ形成領域１１０２よりも右横方向に位置する電源容量形成領域１１０５又は１１０６に電源容量を設けたとしても、何れのトランジスタ領域も左端部１１０７が増加することがないため、半導体集積回路１１０１が左横方向に広がることはない。また、同様に、機能トランジスタ形成領域１１０３よりも左横方向に位置する電源容量形成領域１１０５又は１１０６に電源容量を設けたとしても、何れのトランジスタ領域も左端部１１０８が増加することがないため、半導体集積回路１１０１が左方向に広がることはない。つまり、機能トランジスタ形成領域１１０２と１１０３との間の電源容量形成領域１１０５に電源容量を設けても、また、その他の電源容量形成領域１１０６に電源容量を設けても半導体集積回路１１０１の面積増加が無い構成となる。
【０１２０】
以上のような構成を持つことにより、本実施の形態の効果を図１５（ｂ）を用いて説明する。図１５（ｂ）記載の従来の標準セルが配置された半導体集積回路１５１１の構成では、電源容量形成領域１５１３を標準セルの外部に配置した構成と等価の構成を有するため、標準セル１５１７と標準セル１５１８との間の電源容量未形成領域１５１４を有したとしても、標準セル１５１７内の機能トランジスタとこれに隣接する標準セル１５１８内の機能トランジスタとが共に、電源容量未形成領域１５１４ｂに対して、上下に対向するように配置されているため、電源容量を設けることができなかった。これに対し本実施の形態では、このような機能トランジスタ間の電源容量未形成領域１５１４ｂに対して電源容量を構成することができる。
【０１２１】
また、図１１においては、従来技術では、電源容量を構成するために、電源容量形成領域１１０５の上下に対向する領域に機能トランジスタ領域１１０４を有するため、電源容量を半導体集積回路１１０１の外部に配置しなければならなかった。これに対し本実施の形態では、電源容量形成領域１１０５内に設けられた電源容量は、機能トランジスタ形成領域１１０２及び１１０３の間に存在するため、従来技術よりも小さな半導体集積回路面積で電源容量を形成することができる。
【０１２２】
さらに、本実施の形態においても、第９の実施の形態において示したのと同様に、面積増加を防ぎつつ、電源容量を配置できるという効果が得られる。
【０１２３】
なお、トランジスタ領域１１０９以外のトランジスタ領域における機能トランジスタ形成領域１１０４に電源容量形成領域１１０６に電源容量を設けても、半導体集積回路の横方向のサイズを決めている機能トランジスタ形成領域１１０２及び１１０３の左端又は右端を超えることはないので、半導体集積回路１１０１の面積増加が無い半導体集積回路の構成となる。
【０１２４】
（第１２の実施の形態）
次に、図１２を用いて、本発明の第１２の実施の形態を示す半導体集積回路について説明する。
【０１２５】
図１２において、１２０１は半導体集積回路であり、標準セル１２１８及び標準セル１２１９から構成される。１２０２〜１２０７は、何れも機能トランジスタが形成される機能トランジスタ形成領域であり、このうち、機能トランジスタ形成領域１２０２、１２０３及び１２０５は標準セル１２１８に、また、機能トランジスタ形成領域１２０４、１２０及び１２０７は標準セル１２１９に備えられる。
【０１２６】
更に、標準セル１２１８内において、機能トランジスタ形成領域１２０２及び１２０５は同一種類のトランジスタ領域にあり、機能トランジスタ形成領域１２０３を含むトランジスタ領域とは異なる。また、標準セル１２１９内において、機能トランジスタ形成領域１２０６及び１２０７は同一種類のトランジスタ領域にあり、機能トランジスタ形成領域１２０４を含むトランジスタ領域とは異なる。
【０１２７】
また、１２０９〜１２１３は何れも電源容量を形成する電源容量形成領域であり、このうち、電源容量形成領域１２０９は基板コンタクト形成領域１２０８と機能トランジスタ形成領域１２０２とにより囲まれる隙間領域に、電源容量形成領域１２１０は機能トランジスタ形成領域１２０３内の隙間領域に、電源容量形成領域１２１１は基板コンタクト形成領域１２０８と機能トランジスタ形成領域１２０４とにより囲まれる隙間領域に、電源容量形成領域１２１２は基板コンタクト形成領域１２０８と機能トランジスタ形成領域１２０５とにより囲まれる隙間領域に、また、電源容量形成領域１２１３は基板コンタクト形成領域１２０８と機能トランジスタ形成領域１２０６と機能トランジスタ形成領域１２０７とにより囲まれる隙間領域に形成される。これら電源容量形成領域１２０９〜１２１３の全て又は一部に電源容量が形成されている。
【０１２８】
また、１２１４は第３の領域の右端部、１２１５は領域の左端部、１２１６は半導体集積回路１２０１の右端部、１２１７は半導体集積回路１２０１の左端部である。
【０１２９】
以上のように構成された半導体集積回路１２０１について、以下に説明を行う。半導体集積回路１２０１は、機能トランジスタ形成領域１２０２〜１２０７と、基板コンタクト形成領域１２０８とを備える。ここで、半導体集積回路１２０１の横方向のサイズの左端部１２１７は、機能トランジスタ形成領域１２０３の左端部１２１５により決まり、右端部１２１６は機能トランジスタ形成領域１２０４の右端部１２１４によって決まる。従って、非矩形の形状を有する機能トランジスタ形成領域１２０２は、凹んだ部分の内側で形成される３辺と、基板コンタクト形成領域１２０８の下辺との計４辺に接するように囲まれた隙間領域を利用した電源容量形成領域１２０９に電源容量を設けたことによって、半導体集積回路１２０１の横方向のサイズは増加しない。また、同様に半導体集積回路１２０１の左辺は機能トランジスタ形成領域１２０３の左端部１２１５によって決まるため、非矩形の機能トランジスタ形成領域１２０３の凹んだ部分の内側で形成される３辺と、半導体集積回路１２０１の左端の１辺で形成される計４辺に囲まれた隙間領域を利用した電源容量形成領域１２１０に電源容量を設けたことによって半導体集積回路１２０１の横方向のサイズは増加しない。さらに、半導体集積回路１２０１の右辺は機能トランジスタ形成領域領域１２０４の右端部１２１４によって決まるため、非矩形の機能トランジスタ形成領域１２０４の凹んだ部分の内側で形成される２辺と基板コンタクト形成領域１２０８の上辺と半導体集積回路１２０１の右辺とで形成される計４辺に囲まれた隙間領域を利用して電源容量形成領域１２１１に電源容量を設けたことによって半導体集積回路１２０１の横方向のサイズは増加しない。以上のように、半導体集積回路１２０１の横方向のサイズを決める領域の左端部１２１５と、機能トランジスタ形成領域１２０４の右端部１２１４とに挟まれた機能トランジスタ以外の隙間領域である電源容量形成領域１２０９〜１２１３に電源容量を設けたとしても、半導体集積回路１２０１の横方向のサイズは増加しない。
【０１３０】
以上のような構成を持つことによる本実施の形態の効果を説明する。機能トランジスタの形状が非矩形の場合に対しても本発明を適用できる。また、基板コンタクト形成領域１２０８の上層には機能トランジスタの電源電位もしくは接地電位を供給する電源配線がある。そのため、基板コンタクト形成領域１２０８の近傍の電源容量形成領域１２０９〜１２１３の全て又はいずれか一つに電源容量を設けることにより、基板コンタクト形成領域１２０８の上層に存在する電源配線と電源容量を接続する電源配線の長さが、基板コンタクト形成領域１２０８の近傍に配置しない場合に比べ短くなる。そのため、電源容量から機能トランジスタへの電源配線抵抗が削減され、標準セルのＩＲ-Ｄｒｏｐを削減する効果が増す。
【０１３１】
さらに、本実施の形態においても、第９の実施の形態において示したのと同様に、面積増加を防ぎつつ、電源容量を配置できるという効果が得られる。
【０１３２】
なお、機能トランジスタ形成領域１２０２の右辺の一部と機能トランジスタ形成領域１２０５の上辺の一部と、基板コンタクトの下辺の一部とが接する領域に囲まれた電源容量形成領域１２１３に電源容量を設けたことによって、半導体集積回路１２０１の横方向のサイズは増加しない。このような分離した機能トランジスタ形成領域と、基板コンタクト形成領域とで囲まれた構成の半導体集積回路にも本発明を適用できる。
【産業上の利用可能性】
【０１３３】
本発明に係る標準セル及びこれを備えた半導体集積回路並びに標準セルのレイアウト作成方法は、面積の増加を伴わず、標準セル及び半導体集積回路の設計で問題となるＩＲ-Ｄｒｏｐを削減し、効果的な電源容量の配置を実現できるので、電源容量を備える半導体集積回路、又は電源容量を備える標準セルから構成されるＬＳＩ及び、ＬＳＩの自動配置配線による作成に有用である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１の実施の形態において、（ａ）は、Ｎチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、また、（ｂ）はＰチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図である。
【図２】本発明の実施の形態における標準セルの構成図である。
【図３】本発明の第３の実施の形態における標準セルの構成図である。
【図４】本発明の第４の実施の形態における標準セルの構成図である。
【図５】本発明の第５の実施の形態において、（ａ）はＮチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、（ｂ）は（ａ）の電源容量の断面図、（ｃ）はＰチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、また、（ｄ）は（ｃ）の電源容量の断面図である。
【図６】本発明の第６の実施の形態において、（ａ）はＮチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、（ｂ）は（ａ）の電源容量の断面図、（ｃ）はＰチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、また、（ｄ）は（ｃ）の電源容量の断面図である。
【図７】本発明の第７の実施の形態において、（ａ）はＮチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図、また、（ｂ）Ｐチャネルトランジスタ領域に電源容量を形成した標準セルを示した構成図である。
【図８】本発明の第８の実施の形態における標準セルの構成図である。
【図９】本発明の第９の実施の形態において、（ａ）は自動配置配線方法を示すフロー図、また、（ｂ）は半導体集積回路の構成図である。
【図１０】本発明の第１０の実施の形態における半導体集積回路の構成図である。
【図１１】本発明の第１１の実施の形態における半導体集積回路の構成図である。
【図１２】本発明の第１２の実施の形態における半導体集積回路の構成図である。
【図１３】従来の自動配置配線方法のフロー図である。
【図１４】従来の電源容量構造において、（ａ）はＮチャネルトランジスタを用いた電源容量を示した構成図、（ｂ）は（ａ）の電源容量の断面図、（ｃ）はＰチャネルトランジスタを用いた電源容量を示した構成図、また、（ｄ）は（ｃ）の電源容量の断面図である。
【図１５】（ａ）は従来の標準セルの構造図、また、（ｂ）は従来の標準セルを配置した半導体集積回路の構造図である。
【符号の説明】
【０１３５】
１０２、１０８、２０２                Ｐチャネルトランジスタ領域
１０３、１０９、２０５                Ｎチャネルトランジスタ領域
１０４、１０５、１１０
、１１１、２０３、２０４
、２０６、３０２、３０３
、３０５、４０２、４０５
、７０２、１１０２、１１０３
、１１０４、１２０２、１２０３
、１２０４、１２０５、１２０６
、１２０７                        機能トランジスタ形成領域
１０６、１１２、２０７
、２０９、３０４、３０６
、４０４、４０７、４０９
、７０１、９１１、１００４、
、１００７、１００８、１１０５
、１１０６、１２０９、１２１０
、１２１１、１２１２、１２１３
、１５０４、１５１３              電源容量形成領域
２０１、３０１、４０１
、９１２、９１３、９１４
、９１５、９１６、９１７
、１００９、１０１０、１０１１
、１０１２                        標準セル
２０８、４０６                        標準セルの左端部
４０３                                基板コンタクト形成領域
４０８                                標準セルの右端部
５０１、６０１、８０１                電源電位を供給する電源配線
５０２、６０２、８０２                接地電位を供給する電源配線
５０３                                Ｎチャネルトランジスタの基板電位
５０４                                Ｎチャネルトランジスタで構成した電源容量
５０５、５０６                        電源容量のソース領域もしくはドレイン領域
５０８、６０８                        電源容量のゲート電極
５１０                                Ｐチャネルトランジスタの基板電位
５１１                                Ｐチャネルトランジスタで構成した電源容量
６０３                                Ｎチャネルトランジスタの基板電位
６０４                                Ｎチャネルトランジスタで構成した電源容量
６１１                                Ｐチャネルトランジスタの基板電位
６１２                                Ｐチャネルトランジスタで構成した電源容量
７０３                                機能トランジスタの電源配線に接続
されているソース領域と電源容量のソース
領域もしくはドレイン領域の共通部
８０３                                電源容量セルに接続する電源配線
９０９、１００１、１１０１
、１２０１                        半導体集積回路
９１０                                機能トランジスタが形成されている領域
９１８                                複数の機能トランジスタ領域に対する最右辺
９１９                                複数の機能トランジスタ領域に対する最左辺
１１０７、１２１５                    機能トランジスタ領域の左端部
１１０８、１２１４                    機能トランジスタ領域の右端部
１２０８                              基板コンタクトを形成する領域
１２１６                              半導体集積回路の右端部
１２１７                              半導体集積回路の左端部
【図１】
2006086331.tif 000003
【図２】
2006086331.tif 000004
【図３】
2006086331.tif 000005
【図４】
2006086331.tif 000006
【図５】
2006086331.tif 000007
【図６】
2006086331.tif 000008
【図７】
2006086331.tif 000009
【図８】
2006086331.tif 000010
【図９】
2006086331.tif 000011
【図１０】
2006086331.tif 000012
【図１１】
2006086331.tif 000013
【図１２】
2006086331.tif 000014
【図１３】
2006086331.tif 000015
【図１４】
2006086331.tif 000016
【図１５】
2006086331.tif 000017