(57)【要約】【課題】ある特定回路において、起動時に２つのクロックを互いに同期させる。【解決手段】装置は、クロック１０６を受け入れる分周器を備える。前記分周器１０４は、分周モード信号によって、Ｎ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値は１である。前記装置はまた、スリップ信号１１２に応答するパルス発生器１００を備え、分周器の出力１０８によって駆動され、前記分周モード信号１０２を前記分周器１０４に対して提供する。【選択図】図１
2006254451.tif 000002
【特許請求の範囲】
【請求項１】
クロック１０６を受け入れ且つ分周する分周器１０４であって、分周モード信号１０２によってＮ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値が１であることからなる、分周器と、
スリップ信号１１２に応答し、分周器出力１０８によって駆動され、及び前記分周モード信号１０２を前記分周器１０４に対して提供する、パルス発生器１００
とを備える、装置。
【請求項２】
前記Ｎ分周因子を有する前記分周器１０４は、自己初期化する分周器である、請求項１に記載の装置。
【請求項３】
前記分周器１０４は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モードが第２の値を有する時には別の状態に加えて前記Ｎ個の状態を有するステートマシンを備える、請求項１に記載の装置。
【請求項４】
前記分周器１０４は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モードが第２の値を有する時にはＮ個よりも１個少ない状態を有するステートマシンを備える、請求項１に記載の装置。
【請求項５】
前記分周器１０４は、直列に結合された再循環メモリ素子２００、フィードバックメモリ素子２０２、及び終端メモリ素子２０４を備え、
前記フィードバックメモリ素子の出力と、前記終端メモリ素子の出力とが、論理的に組み合わされて、前記再循環メモリ素子２００に対する入力が提供されることからなる、請求項１に記載の装置。
【請求項６】
前記分周モード信号１０２と前記フィードバックメモリ素子の出力との前記論理的な組み合わせは、前記分周モード信号１０２の状態に依存して、前記分周器１０４における前記フィードバックメモリ素子の出力２０６の影響を、マスクし且つマスク解除する、請求項５に記載の装置。
【請求項７】
前記分周モード信号１０２は、前記分周器１０４の出力の単一サイクルに等しい継続時間を有するパルスである、請求項１に記載の装置。
【請求項８】
前記パルス発生器１００は、前記分周器１０４の出力に応答する第１及び第２のフリップフロップを備え、
前記第１及び第２のフリップフロップの出力は、論理的に組み合わされて、前記分周モード信号１０２が生成されることからなる、請求項７に記載の装置。
【請求項９】
分周器の出力１１０を、Ｎの分周因子を有する安定した多重クロック１０６として設定し、該分周器は、Ｎの分周因子によって動作している時には自己初期化している状態になっており、
前記分周器１０４の出力が、前記クロック１０６の特定の反復するエッジと同期がとられる場合を判定し、
スリップ信号１１２を開始し、
前記分周器に、Ｍの因子で分周させ、ここで（Ｎ−Ｍ）の絶対値は１であり、
決定し、開始し、及び分周させる前記ステップを、前記分周器の出力と前記クロックとの同期が取られるまで繰り返す
といったステップを含むことからなる、前記クロックと前記クロックによって駆動された前記分周器の出力とを同期させるための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周器に関し、特にスリップによる分周器に関する。
【背景技術】
【０００２】
ある特定回路は、異なるクロックを用いる。該クロックにおいて、一方のクロックの周波数は、他方のクロックの周波数の整数倍である。この場合には、クロックと、何倍かにクロックを分周する分周器回路とを提供することが一般的である。従って、分周器の出力を、回路内において、第２のクロックとして使用することができる。いくつかの状況においては、互いに同期がとられることが、クロックにとって望ましい。とりわけ、より低い周波数のクロックのエッジが、より高い周波数のクロックの特定エッジに関連した時間内に配置されることが望ましい。同期をとるために定められた特定エッジのうちの１つが、２つのクロックが正常に同期が取られているか又は取られていないかどうかに依存して、「１」又は「０」の論理値を提供する回路内において判定される。
【特許文献１】米国特許出願第１１／０５８，７６７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、起動時には、２つのクロック間の位相差は、既知では無く、すなわち予測がつかない。従って、２つのクロックを互いに同期させるための装置及び方法の必要性がある。
【課題を解決するための手段】
【０００４】
本発明の一実施例は、
クロック１０６を受け入れ且つ分周する分周器１０４であって、分周モード信号１０２によってＮ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値が１であることからなる、分周器と、
スリップ信号１１２に応答し、分周器出力１０８によって駆動され、及び前記分周モード信号１０２を前記分周器１０４に対して提供する、パルス発生器１００
とを備える、装置である。
【発明の効果】
【０００５】
ある特定回路において、信号のスリップを用いることで、起動時に２つのクロックを互いに同期させることができる。
【実施例】
【０００６】
本教示の理解を、添付の図面に関連して、下記の詳細な説明から得ることができる。
【０００７】
具体的に図１に関して、本教示による装置のブロック図が示されている。該装置において、パルス発生器１００が、分周モード出力１０２を有する。該分周モード出力１０２は、分周器１０４を駆動する。分周器１０４は、Ｎによる分周（又はＮでの分周、又はＮ値で周波数を分割すること）と、Ｍによる分周（又はＭでの分周、又はＭ値で周波数を分割すること）とを選択可能である。ここで、（Ｎ−Ｍ）の絶対値は１である。Ｎ分周因子とＭ分周因子との選択は、分周モード１０２の論理値に基づく。分周モード１０２は、標準的には、論理「ハイ」すなわち「１」値であり、それによって、分周器１０４が、Ｎで分周される。分周モードが論理「ロー」すなわち「０」値の時には、分周器１０４は、Ｍで分周される。周波数ｆを有するクロック信号１０６は、分周器１０４によって受信される。第１の分周器出力信号１０８が、パルス発生器１００にクロック信号を提供する。第２の分周器出力信号１１０が、分周器１０４の外部出力を提供する。いくつかの実施形態において、第１及び第２の分周器出力信号１０８、１１０は、同じ信号とすることができる。他の実施形態において、第１及び第２の分周器出力信号１０８、１１０は、互いに対して位相シフトされるか、又は反転されるか、又はその両方が実施されて、様々な位相シフト量が達成される。第１及び第２の分周器出力信号１０８と１１０との両方は、分周モード１０２の値に依存して、ｆ／Ｎで表された、Ｎで分周したクロック信号１０６の周波数か、又はｆ／Ｍで表された、Ｍで分周したクロック信号１０６の周波数を有する。スリップ信号１１２によって、パルス発生器１００が、ローに向かうパルスを、その出力１０２において開始する。従って、スリップ信号１１２によって、分周器１０４が、１分周器サイクルについて、クロック信号１０６をＭで分周する。従って、スリップ信号１１２によって、結果として、クロック信号１０６に対して位相シフトされた（位相がずらされた）分周器出力信号１１０が、Ｍで分周した周波数サイクルの終わりに生じる。スリップ信号１１２の単一の遷移によって、結果として、クロック１０６の単一サイクル分の、分周器出力１１０に対するクロック１０６の位相シフトが生じる。分周器信号１１０が、クロック信号１０６との所望の同期を有する地点にシフトされるまで、スリップ処理を繰り返すことができる。
【０００８】
具体的に図２に関して、本教示による分周器１０４の実施形態の回路図が示されている。示された実施形態は、５による分周／６による分周の、分周器である。具体的に開示したものとは別の分周因子を分周器が有するように、本教示を構成することもできる。図２内に示された分周器が、５による分周の分周器モード状態にある時には、分周器１０４は、自己初期化（セルフ・イニシャライジング）している。「自己初期化」とは、ある状態が、時間が経過すると予測可能に繰り返され（「画定された状態」）、且つ、全ての他の状態（「画定されていない状態」）が、最終的には、時間が経過すると予測可能に繰り返す状態のうちの１つの状態に遷移する回路の特性のことを言う。有利なことに、自己初期化する分周器は、正常動作を開始するためのリセット信号を必要としない。本教示と互換性がある、自己初期化する、Ｎによる分周の分周器の実施形態は、２００５年２月１６日にファイリングされた、本発明者による、「自己初期化する分周器：Self-Initializing Frequency Divider」と題する、共通に所有された米国特許出願第１１／０５８，７６７号において開示されており、該特許の教示は、参照により本明細書に組み込まれ、且つ、本明細書内において「自己初期化する分周器の特許出願」として参照される。図２の分周器は、直列に結合された３つのメモリ素子、すなわち再循環メモリ素子２００、フィードバックメモリ素子２０２、及び終端メモリ素子２０４を備える。全ての３つのメモリ素子２００、２０２、２０４とが、クロック１０６によって駆動される。フィードバックメモリ素子出力２０６は、ＡＮＤゲート２０８へと提供され、該ＡＮＤゲート２０８はまた、分周モード信号１０２を受信する。終端メモリ素子出力１１０は、ＮＯＲゲート２１０を介して再循環メモリ素子２００にフィードバックされる。前記ＮＯＲゲートの出力２１２は、再循環メモリ素子入力部２１２に提供される。
【０００９】
分周モード１０２が、論理「１」である時には、ＡＮＤゲート２０８は、分周器回路１０４の機能が解除される。従って、再循環メモリ素子２００内への入力は、終端メモリ素子出力１１０とフィードバックメモリ素子出力２０６との択一的な組み合わせの作用である。図２内に示された分周器についての状態は、再循環メモリ素子出力２１４、フィードバックメモリ素子出力２０６、及び終端メモリ素子出力１１０として画定される。従って、分周器メモリ素子出力２１４、２０６、１１０についての真理値表は、下記のようになる。
【００１０】
【表１】
2006254451.tif 000003
【００１１】
表１は、５による分周の分周器のステートマシンを示す。本明細書内において参照される自己初期化する分周器の特許出願内において説明されるように、５による分周のステートマシンについての、それらの画定されていない状態は、画定された状態のうちの１つに最終的には遷移する。
【００１２】
更に図２に関して、分周モード１０２が論理「０」である時には、ＡＮＤゲート２０８によって、分周モード信号１０２が、分周器回路１０４に影響を与える。分周モード１０２が論理「０」である分周器１０４に関するメモリ素子出力２１４、２０６、１１０についての真理値表は、従って、下記のようになる。
【００１３】
【表２】
2006254451.tif 000004
【００１４】
表１と表２とを比較することによってわかるように、分周モード１０２が論理「１」である時には、分周器回路１０４は、５つの画定された状態を有し、５による分周として動作する。分周モード１０２が論理「０」である時には、分周器回路１０４は、６つの画定された状態を有し、６による分周である。特に、全てのメモリ素子出力が論理「１」値を有する特別な状態が、分周モードが論理「０」である時には分周器回路として画定され、分周モードが論理「１」である時には分周器回路として画定されない。論理「０」の分周モード１０２は、フィードバックメモリ素子２０２からのフィードバックを妨げ、それにより、フィードバックメモリ素子出力２０６が、クロック１０６の２周期分の代りに３周期分にまで、ハイである時間が延長される（又はクロック１０６の２クロック周期分の代りに３クロック周期分にまでハイである時間が延長される）。この特質を用いて、分周器回路１０４が標準的には５による分周として動作する時に、該回路１０４を、１分周器クロックサイクルについて、６による分周に導くことができ、次いで、５による分周動作に戻すことができる。そのようにすることで、５による分周サイクルが、共通クロック１０６の単一周期分、共通クロック１０６に対して位相「スリップ」させられる。
【００１５】
具体的に図３に関して、本教示によるパルス発生器１００が示されている。該パルス発生器１００は、スリップ信号１１２のうちの「ロー」から「ハイ」へと向かう遷移のものを受容し、分周モード信号１０２として、「ハイ」から「ロー」へと向かうパルスを提供する。パルス発生器１００は、直列に結合された第１及び第２のフリップフロップ３００、３０２を備える。該第１及び第２のフリップフロップの各々は、分周器出力１０８によってクロック動作させられる。図２及び図３に示された実施形態において、パルス発生器をクロック動作させるために使用される分周器出力１０８は、フィードバックメモリ素子出力２０６を反転させたものである。第１のフリップフロップ出力３０４が、第２のフリップフロップ出力の反転３０６と共に組み合わされて、ネゲートされ、すなわちＮＡＮＤ作用を受けて、ローに向かうパルス、すなわち分周モード信号１０２に達する。
【００１６】
具体的に図４に関して、図２及び図３において示された実施形態に関する論理エッジの関係を示すタイミング図が示されている。終端メモリ素子出力１１０を、例示的な目的のために４２０としてラベル付けされている、クロックの常に５つ目の特定エッジと、同期をとることが望ましい。本例示の目的のために、終端メモリ素子出力１１０は、分周器出力信号が回路をクロック動作させる（図示せず）ように考慮されている。外部回路（図示せず）は、本教示にとって重要ではなく、且つ、本教示の範囲外である。しかしながら、分周器の特定の用途に依存して、メモリ素子出力２１４か、２０６か、１１０か、又はそれらの反転、のうちの任意の１つを、分周器出力として使用することもできる。例示の目的のためにまた、分周器出力信号サイクルが、終端メモリ素子出力１１０の立ち上がりエッジによって画定されている。当業者であれば理解されるように、メモリ素子出力２１４、２０６、１１０のうちの任意の１つの立ち下がりエッジによって、あるサイクルを画定することもできる。本例示の目的のために更にまた、フィードバックメモリ素子出力の反転１０８が、パルス発生器回路１００を駆動している。
【００１７】
先行する、５による分周の分周器サイクル４００中に、スリップ信号１１２が、クロック１０６の単一サイクル分だけ、分周器出力の位相をスリップさせるために開始される。スリップ信号１１２がハイになると、フィードバックメモリ素子出力の反転１０８の次の立ち上がり遷移において、論理１が、第１のフリップフロップ３００内へとクロック動作させられる（４１０を参照）。第１のフリップフロップの出力における論理１によって、分周モード信号１０２が、その標準的にはハイの状態から、論理０へと遷移させられる（４１２を参照）。分周モード信号１０２は、フィードバックメモリ素子出力の反転１０８の次の立ち上がり遷移まで、ローのままとなる（４１４を参照）。図３を入念に見ることで当業者であれば理解されるように、別のスリップサイクルが意図されていない場合には、スリップ信号１１２は、フィードバックメモリ素子出力の反転１０８の次の立ち上がり遷移の前に、ロー状態に戻るように遷移すべきである（４１４を参照）。分周モード信号１０２がローになると、ＡＮＤゲート２０８が、従ってフィードバックメモリ素子出力２０６の効果が、分周器回路１０４から機能的に排除される。このことによって、「１１０」状態の後に論理「０」の代りに論理「１」が、再循環メモリ素子２００内へとクロック動作させられる（４１８を参照）。従って、５による分周の分周器設定が画定される時の「０１１」状態の代りに、６による分周の分周器設定が画定される時の「１１１」状態が、「１１０」状態の後に、分周器回路１０４内へとクロック動作させられる。依然として６による分周の分周器の設定中において、次の状態の「０１１」が、分周器回路１０４内へとクロック動作させられる。フィードバックメモリ素子出力の反転１０８の次の遷移によって、分周モード信号１０２は、その標準的にはハイである状態へと遷移させられて（４１４を参照）、提供されるスリップ信号１１２は、フィードバックメモリ素子出力の反転１０８の遷移に先行して、その標準的なロー状態に戻される（４２０を参照）。代替として、スリップ信号１１２は、追加の連続する、６による分周のサイクルのために、ハイのままとすることができる。５による分周設定と６による分周設定との全ての残りの状態は、同様である。従って、ある特別な状態が、分周器サイクル内へと挿入されることによって、クロック１０６に対する分周器出力１１０の位相が調整される。全ての後続の分周器サイクル４０４は、該サイクルにクロック１０６の追加のサイクルを挿入するためのスリップ信号が再び開始されるまで、５による分周パターンが継続する。当業者であれば理解されるように、そのスリップ処理を、クロック１０６と分周器出力１１０との間の適正な同期が検出されるまで、繰り返すことができる。適切に同期がとられると、スリップ信号１１２とパルス発生器１００とは、クロック１０６と分周器出力１１０とが、再同期を必要としない限り、もはや必要としない。
【００１８】
具体的に図５に関して、クロック１０６の特定の反復するエッジ４２０を、分周器出力１１０のエッジと同期をとるための反復する処理のフローチャートが示されている。そのプロセスの第１のステップにおいて、分周器出力１１０は、Ｎの分周因子を有する、安定した多重クロック１０６として設定される（５００）。分周器出力１１０が、クロック１０６の所望の反復するエッジ４２０と、適正に同期がとられる場合には、そのプロセスは終了する。同期が検出されない場合には（５０４）、パルス発生器１００が、スリップ信号１１２を開始させ、それによって、分周器１０４が、クロック１０６の１サイクルについて、Ｍで分周させられる（５０６）。ここで、（Ｎ−Ｍ）の絶対値は１である。一例として、分周器１０４が、クロック１０６を５によって分周する場合には、スリップ信号１１２によって、分周器１０４が、クロック１０６の単一サイクルについて、６によってクロック１０６を分周させる。そのスリップサイクルの後に、従って、分周器出力１１０は、単一クロックサイクル分だけ、クロックに対して位相調整される。同期がとれた場合には、そのプロセスは終了する（５０８）。同期が検出されない場合には（５０４）、新規のスリップ信号が開始させられて、クロック１０６の別の単一サイクル分だけ、分周器出力１１０に対して、クロック１０６の位相が調整される。当業者であれば理解されるように、５つのスリップサイクル５０６によって、結果として、分周器出力１１０に対する、クロック１０６の特定の反復するエッジ４２０の、３６０度のシフトが生じる。従って、Ｎの分周因子に関して、同期をとるためにわずかＮ−１のスリップサイクルしか必要とされない。
【００１９】
本教示による、スリップによる分周器の別の実施形態において、分周器回路６００は、Ｎによる分周の分周因子を有し、そのスリップサイクルは、（Ｎ−１）による分周である。ある特定の例において、分周器６００は、５による分周／４による分周である。従って、クロック１０６に対する分周器出力１１０の位相シフトは、図２〜図４に関して示し且つ説明したようにクロック１０６の１サイクル分だけ周期を延長する代りに、分周器出力１１０の周期にわたってクロック１０６の単一サイクル分だけ分周器の周期を短くすることによって起きる。具体的に図６に関して、代替の実施形態が、図３において示されたのと同様のパルス発生器回路１００を用いている。しかしながら、分周モード信号１０２は、インバータ素子６０２において反転させられる。分周モード信号１０２は、従って、標準的にはローであり、そのスリップサイクルは、図２の回路内におけるようなローに向かうパルスの代りに、ハイへと向かうパルスによって開始される。分周モード信号１０２が「ロー」である時には、分周器６００は、５による分周である。分周モード信号１０２が「ハイ」である時には、それによって、分周器６００が、単一分周器サイクルについて、４によって分周させられる。図６において、分周器６００は、再循環、フィードバック、及び終端のメモリ素子２００、２０２、及び２０４をそれぞれ備える。終端メモリ素子出力１１０は、ＡＮＤゲート６０４において、分周モード信号１０２の反転と共に組み合わされる。従って、分周モード信号がローである時には、分周モード信号１０２の反転は、「ハイ」であり、終端メモリ素子出力１１０は、再循環メモリ素子２００への入力に影響を及ぼす。分周モード信号１０２の反転と、終端メモリ素子出力１１０との組み合わせの出力、すなわちＡＮＤゲート出力６０６は、フィードバックメモリ素子出力２０６と択一的に組み合わされて、ＮＯＲゲート６０８において反転させられる。分周モード信号１０２が「ハイ」である時には、その反転したものは、「ロー」であり、回路から終端メモリ素子出力１１０の影響を排除する。
【００２０】
更に図６に関して、分周モード信号１０２が「ロー」である時には、ＡＮＤゲート６０４への入力は、常に論理「１」であり、終端メモリ素子出力１１０は、分周器回路６００の要素であり、分周器回路６００についての真理値表は、次のようになる。
【００２１】
【表３】
2006254451.tif 000005
【００２２】
表３は、分周器の画定された状態だけを示す。特許文献１において開示されているように、画定されていない状態は最終的には、安定し且つ繰り返し可能な自己初期化する分周器について画定された状態のうちの１つに遷移する。
【００２３】
分周モード信号１０２が「ハイ」である時には、ＡＮＤゲート６０４への入力は、常に論理「０」であり、終端メモリ素子出力１１０は、分周器回路６００の要素ではなく、分周器回路６００についての真理値表は、次のようになる。
【００２４】
【表４】
2006254451.tif 000006
【００２５】
表３及び表４とを比較すると明らかであるように、図６に示される回路は、分周モード信号１０２の論理値に依存して、５で分周するか、又は４で分周する。具体的には、論理状態「０００」は、５による分周の設定について画定された状態であり、４による分周の設定についての画定された状態ではない。この実施形態において、分周モード信号１０２の反転によって、分周器が、該分周器の１サイクルについて「０００」論理状態をスキップさせられる。より短い分周器サイクルの終了時において、従って、５による分周の分周器の終端メモリ素子出力１１０の位相が、クロック１０６に対して１クロックサイクル、シフトさせられる。
【００２６】
具体的に図７に関して、図６において示された実施形態に関する論理エッジの関係を示すタイミング図が示されている。終端メモリ素子出力１１０の立ち上がりエッジを、クロック４２０の常に５つ目の特定エッジと、同期をとることが望ましい。先行する、５による分周のサイクル７００中、スリップ信号１１２が、ローからハイへと向かうパルスによって開始される。スリップ信号１１２は、フィードバックメモリ素子出力の反転１０８の立ち上がりエッジの前の任意の時間に遷移することができる。該スリップ信号１１２は、ある特定の実施形態において、パルス発生器１００を駆動する。スリップ信号１１２の遷移は、フィードバックメモリ素子出力２０６の立ち下がりエッジにおいてか、又はフィードバックメモリ素子出力の反転１０８の立ち上がりエッジにおいて、パルス発生器によって実現され、それによって、分周モード信号１０２が、「ハイ」から「ロー」に遷移させられる。図６の実施形態において、分周モード信号１０２は、分周器回路６００に提供される前に、反転させられる。従って、終端メモリ素子出力１００からのフィードバックは、分周モード信号１０２が標準的には「ハイ」である時には、回路から排除される（又は無効にされる）。分周モード信号が、「ロー」に遷移する時には（４１２）、分周器６００の論理状態は「００１」である。「００１」の論理状態は、５による分周設定と４による分周設定との両方について画定される。参照番号７０８を参照されたい。分周モード信号１０２の「ハイ」により、ＡＮＤゲート６０４は、終端メモリ素子出力１１０からのフィードバックを排除する。「００１」状態の後の、次の状態は、５による分周の設定において「０００」論理状態であり、４による分周の設定において「１００」である。分周モード信号１０２が「ロー」であるため、分周器６００は、４による分周の設定状態にある。従って、「００１」状態７０８の後に、分周器６００によって実現される論理状態は、論理状態「１００」であり（７１０）、論理状態「０００」ではない。分周モード信号１０２がローである時には、従って、分周器６００は、「０００」論理状態を通り越すようにスキップして、サイクル内において４つの論理状態だけを提供する。４による分周のサイクルが、７０２として示されている。示された実施形態におけるスリップ信号１１２は、反転されたフィードバックメモリ素子出力信号１０８の次の立ち上がりエッジに先行して、「ロー」論理状態へと戻るように遷移し、パルス発生器１００は、４１４において、分周モード信号１０２をその標準的には「ハイ」の出力に回復させる。分周モード信号１０２が「ハイ」になると、論理状態「０００」が画定されて、分周器６００は、サイクル７０４及び７０６として示された反復する、５による分周の動作を再開させる。図７に例示されるタイミングにおいて、４２０として示された、クロック１０６の所望の反復する５つ目のエッジが、１クロックサイクル分だけ、終端メモリ素子出力１１０の立ち上がりエッジの前において、開始する。クロック１０６の１サイクル分だけ、分周器の１サイクルを短くした後に、反復する５つ目のエッジ４２０は、分周器６００の残りのサイクル７０４、７０６について、終端メモリ素子出力１１０に位置が合わされる。
【００２７】
本教示による実施形態は、特許請求の範囲において請求された特定の例を示すことを目的として記載されている。添付の特許請求の範囲内において考慮される本教示を与えられた当業者であれば、他の実施形態及び適用例を思いつくであろう。具体的には、５による分周／６による分周並びに５による分周／４による分周とは異なる分周因子を有する分周器も、本教示の範囲内であり、該分周器を、クロック１０６の常にＮ番目の特定エッジが、Ｎによる分周の分周器のエッジに同期させられる時には、使用することができる。ドモルガンの定理に従って構成された図の図２及び図６において示された分周器設定と等価な分周器設定もまた、本教示の範囲内である。
【００２８】
以下において、本発明の構成要件の組み合わせからなる例示的な実施形態を示す。
１．クロックを受け入れ且つ分周する分周器であって、分周モード信号によってＮ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値が１であることからなる、分周器と、
スリップ信号に応答し、分周器出力によって駆動され、及び前記分周モード信号を前記分周器に対して提供する、パルス発生器
とを備える、装置。
２．前記Ｎ分周因子を有する前記分周器は、自己初期化する分周器である、上記１に記載の装置。
３．前記分周器は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モードが第２の値を有する時には別の状態に加えて前記Ｎ個の状態を有するステートマシンを備える、上記１に記載の装置。
４．前記分周器は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モードが第２の値を有する時にはＮ個よりも１個少ない状態を有するステートマシンを備える、上記１に記載の装置。
５．前記Ｎ＝５であり、及び前記Ｍ＝６である、上記１に記載の装置。
６．前記Ｎ＝５であり、及び前記Ｍ＝４である、上記１に記載の装置。
７．前記分周器は、直列に結合された再循環メモリ素子、フィードバックメモリ素子、及び終端メモリ素子を備え、
前記フィードバックメモリ素子の出力と、前記終端メモリ素子の出力とが、論理的に組み合わされて、前記再循環メモリ素子に対する入力が提供されることからなる、上記１に記載の装置。
８．前記分周モード信号と前記フィードバックメモリ素子の出力との前記論理的な組み合わせは、前記分周モード信号の状態に依存して、前記分周器における前記フィードバックメモリ素子の出力の影響を、マスクし且つマスク解除する、上記７に記載の装置。
９．前記分周モード信号は、前記分周器の出力の単一サイクルに等しい継続時間を有するパルスである、上記１に記載の装置。
１０．前記パルス発生器は、前記分周器の出力に応答する第１及び第２のフリップフロップを備え、
前記第１及び第２のフリップフロップの出力は、論理的に組み合わされて、前記分周モード信号が生成されることからなる、上記９に記載の装置。
１１．分周モード信号の状態に依存して、Ｎか又はＭでクロック信号を分周するよう構成された分周器を備え、Ｎでの前記分周の構成は、自己初期化する分周器であり、（Ｎ−Ｍ）の絶対値は１であることからなる、装置。
１２．スリップ信号に応答し且つ前記分周器の出力によって駆動され、且つ、前記分周モード信号を分周器に提供するパルス発生器を更に備える、上記１１に記載の装置。
１３．前記分周器は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モード信号が第２の値を有する時には別の状態に加えてＮ個の状態を有するステートマシンを備える、上記１１に記載の装置。
１４．前記分周器は、前記分周モード信号が第１の値を有する時にはＮ個の状態を有し且つ前記分周モードが第２の値を有する時にはＮ個よりも１個少ない状態を有するステートマシンを備える、上記１１に記載の装置。
１５．前記分周器は、直列に結合された再循環メモリ素子、フィードバックメモリ素子、及び終端メモリ素子を備え、
前記フィードバックメモリ素子の出力と、前記終端メモリ素子の出力とが、論理的に組み合わされて、前記再循環メモリ素子に対する入力が提供されることからなる、上記１１に記載の装置。
１６．前記Ｎ＝５であり、及び前記Ｍ＝６である、上記１１に記載の装置。
１７．前記Ｎ＝５であり、及び前記Ｍ＝４である、上記１１に記載の装置。
１８．前記分周モード信号と前記フィードバックメモリ素子の出力との前記論理的な組み合わせは、前記分周モード信号の状態に依存して、前記分周器における前記フィードバックメモリ素子の出力の影響を、マスクし且つマスク解除する、上記１１に記載の装置。
１９．前記分周モード信号は、前記分周器の出力の単一サイクルに等しい継続時間を有するパルスである、上記１１に記載の装置。
２０．前記パルス発生器は、前記分周器の出力に応答する第１及び第２のフリップフロップを備え、
前記第１及び第２のフリップフロップの出力は、論理的に組み合わされて、前記分周モード信号が生成されることからなる、上記１９に記載の装置。
２１．分周器の出力を、Ｎの分周因子を有する安定した多重クロックとして設定し、該分周器は、Ｎの分周因子によって動作している時には自己初期化している状態になっており、
前記分周器の出力が、前記クロックの特定の反復するエッジと同期がとられる場合を判定し、
スリップ信号を開始し、
前記分周器に、Ｍの因子で分周させ、ここで（Ｎ−Ｍ）の絶対値は１であり、
決定し、開始し、及び分周させる前記ステップを、前記分周器の出力とクロックとの同期が取られるまで繰り返す
といったステップを含むことからなる、前記クロックと前記クロックによって駆動される前記分周器の出力とを同期させるための方法。
２２．前記Ｎが、前記Ｍよりも大きい、上記２１に記載の方法。
２３．前記Ｍが、前記Ｎよりも大きい、上記２１に記載の方法。
【図面の簡単な説明】
【００２９】
【図１】本教示による装置の実施形態のブロック図である。
【図２】本教示による分周器の回路図である。
【図３】本教示によるパルス発生器の回路図である。
【図４】図３のパルス発生器からの分周モード信号に応答する、図２の分周器のタイミング図である。
【図５】本教示による方法のフローチャートである。
【図６】本教示による分周器の代替の実施形態である。
【図７】図３のパルス発生器からの分周モード信号に応答する、図６の分周器のタイミング図である。
【符号の説明】
【００３０】
１００  パルス発生器
１０２  分周モード信号
１０４  分周器
１０６  クロック
１０８  分周器出力
１１０  分周器の出力
１１２  スリップ信号
２００  再循環メモリ素子
２０２  フィードバックメモリ素子
２０４  終端メモリ素子
２０６  フィードバックメモリ素子の出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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