(57)【要約】【課題】  簡単な構成で、しかも安定性と高速応答性を両立させたレベルシフト回路を備えた半導体集積回路装置を提供する。【解決手段】  第１電圧レベルの入力信号に対応して相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴのドレインに、上記第１電圧レベルよりも大きな第２電圧がソースに供給され、交差接続されたゲートとドレインがそれぞれ接続された第２導電型の第３と第４ＭＯＳＦＥＴを設けてレベルシフト動作を行わせる。、上記第１ＭＯＳＦＥＴのドレインにゲートが接続され、上記第２ＭＯＳＦＥＴと並列形態にされた第１導電型の第５ＭＯＳＦＥＴを設けると共に、上記１ＭＯＳＦＥＴのドレイン及び第５ＭＯＳＦＥＴのゲートと上記第２電圧との間にキャパシタを設けて初期化動作を行わせ、上記第１又は第２ＭＯＳＦＥＴのドレインから上記第２電圧レベルに対応した出力信号を得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電圧レベルの入力信号に対応して相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴと、
上記第１電圧レベルよりも大きな第２電圧がソースに供給され、ゲートとドレインが交差接続され、上記ドレインが上記第１と第２ＭＯＳＦＥＴのドレインにそれぞれ接続された第２導電型の第３と第４ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレインにそのゲートが接続され、上記第２ＭＯＳＦＥＴと並列形態にされた第１導電型の第５ＭＯＳＦＥＴと、
上記１ＭＯＳＦＥＴのドレイン及び第５ＭＯＳＦＥＴのゲートと上記第２電圧との間に設けられたキャパシタとを備え、
上記第１又は第２ＭＯＳＦＥＴのドレインから上記第２電圧レベルに対応した出力信号を得る第１レベルシフト回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１電圧を動作電圧とし、上記入力信号を受けて反転入力信号を形成する第１インバータ回路を更に備え、
上記入力信号と上記反転入力信号は、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートに供給されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記キャパシタは、そのゲートが上記第１ＭＯＳＦＥＴのドレインと第５ＭＯＳＦＥＴのゲートに接続され、ソース及びドレインに上記第２電圧が供給される第２導電型の第６ＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記第１ＭＯＳＦＥＴのドレインとそれに対応した上記第３ＭＯＳＦＥＴのドレインとの間には，上記入力信号をゲートに受ける第２導電型の第７ＭＯＳＦＥＴが設けられ、
上記第２ＭＯＳＦＥＴのドレインとそれに対応した上記第４ＭＯＳＦＥＴのドレインとの間には，上記入力信号をゲートに受ける第２導電型の第８ＭＯＳＦＥＴが設けられ、
上記第３ＭＯＳＦＥＴのゲートは、上記第２ＭＯＳＦＥＴと第８ＭＯＳＦＥＴの共通接続されたドレインに接続され、
上記第４ＭＯＳＦＥＴのゲートは、上記第１ＭＯＳＦＥＴと第７ＭＯＳＦＥＴの共通接続されたドレインに接続されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第５ＭＯＳＦＥＴは、上記第１、第２ＭＯＳＦＥＴに比べて小さなチャネル幅を持ち、小さな電流供給能力を持つように形成され、
上記第６ＭＯＳＦＥＴは、上記第３、第４ＭＯＳＦＥＴと同等のサイズで形成されてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記出力信号は、上記第２電圧を動作電圧とする第２インバータ回路を通して伝えられることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第１乃至第８ＭＯＳＦＥＴと上記第２インバータ回路を構成するＭＯＳＦＥＴは、上記第２電圧に対応した高耐圧構造とされ、
上記第１インバータ回路は、上記第１電圧に対応した低耐圧構造とされてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項６において、
上記第１電圧に対応した内部信号を第２電圧に対応した出力信号に変換する第２レベルシフト回路と、
出力制御信号と、上記第２レベルシフト回路の出力信号とを受けて外部端子から出力信号を送出させる３状出力バッファ回路を更に備え、
上記出力制御信号は、上記入力信号を受ける上記第１レベルシフト回路で形成されるものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記外部端子と上記第２電圧との間には、制御信号によってスイッチ制御される第２導電型の第９ＭＯＳＦＥＴを更に備え、
上記第９ＭＯＳＦＥＴをスイッチ制御する制御信号は、上記第１電圧レベルに対応した制御信号を受けて、上記第２電圧レベルに変換する第３レベルシフト回路によって形成されるものであり、
上記第３レベルシフト回路は、上記第１レベルシフト回路と同様な回路により構成されるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば１．５Ｖのような低振幅信号を３．３Ｖのような高振幅信号に変換するレベルシフト回路を備えてなるものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、高速化・省電力化のためＬＳＩチップ内部の使用電圧（ＶＤＤ）は年々低下する傾向がある。一方、ＬＳＩチップ間の伝送で使用される電圧レベル（ＶＣＣ）は、様々な要因によりＬＳＩ内部より高いレベルであることが多い。そのため、ＬＳＩ内部からの信号をＬＳＩの外へ出力する際は、信号の電圧レベルをＶＤＤよりＶＣＣに上げ、外部からＬＳＩに信号を入力する際には電圧レベルをＶＣＣからＶＤＤに落とす必要がある。
【０００３】
本願発明をなした後の公知例調査によって、本願発明に関連するとものとして特開平１０−１６３８５４号公報、特開２００３−２７３７２４公報、特開２００３−０１７９９６公報、特開平０５−００７１５１号公報の存在が報告された。これらの公報に記載された先行技術は、いずれも高電圧側にラッチ形態のＭＯＳＦＥＴを配置してレベル変換を行うものであり、電源投入時等においてレベル変換された出力信号を所定レベルに初期化させるというものである。
【特許文献１】特開平１０−１６３８５４号公報
【特許文献２】特開２００３−２７３７２４公報
【特許文献３】特開２００３−０１７９９６公報
【特許文献４】特開平０５−００７１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
引用文献１〜３ではキャパシタを用い、引用文献４では抵抗を用いて上記ラッチ部に流れる電流をアンバランスにして、上記電源投入時にラッチ部が一方に安定するように初期化している。しかしながら、この構成では、安定性を優先するならば上記キャパシタの容量値の差を大きくしたり、抵抗値を小さくしたりすることになるが、レベル変換動作において入力信号の変化に対応した出力信号の立ち上がり又は立ち下がりのいずれかを遅くしてしまうという弊害を伴う。また、上記抵抗を用いる回路では、更にレベル変換動作中に抵抗に定常的に電流が流れてしまうという状態が生じる。
【０００５】
内部回路を１．５Ｖのような低振幅信号の回路で構成し、外部に設けられる周辺装置とは３．３Ｖのような信号振幅での信号を授受するシステムＬＳＩのような半導体集積回路装置では、入出力回路部において多数のレベルシフト回路を必要とする。このため、レベルシフト回路としては、その占有面積が極力小さくすることが回路のレイアウト設計の上で重要となっている。しかしながら、上記のように初期化を確実にするためには大きな占有面積の素子が必要となってレイアウト設計を困難にする。
【０００６】
本発明の目的は、簡単な構成で、しかも安定性と高速応答性を両立させたレベルシフト回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電圧レベルの入力信号に対応して相補的にスイッチ制御される第１導電型の第１及び第２ＭＯＳＦＥＴのドレインに、上記第１電圧レベルよりも大きな第２電圧がソースに供給され、交差接続されたゲートとドレインがそれぞれ接続された第２導電型の第３と第４ＭＯＳＦＥＴを設けてレベルシフト動作を行わせる。上記第１ＭＯＳＦＥＴのドレインにゲートが接続され、上記第２ＭＯＳＦＥＴと並列形態にされた第１導電型の第５ＭＯＳＦＥＴを設けるとともに、上記１ＭＯＳＦＥＴのドレイン及び第５ＭＯＳＦＥＴのゲートと上記第２電圧との間にキャパシタを設けて初期化動作を行わせる。上記第１又は第２ＭＯＳＦＥＴのドレインから上記第２電圧レベルに対応した出力信号を得る。
【発明の効果】
【０００８】
簡単な構成により安定性と高速応答性を両立させたレベルシフト動作が可能になる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るレベルシフト回路の一実施例の回路図が示されている。入力信号ＩＮは、電源電圧ＶＤＤに対応した低振幅レベルとされる。この実施例のレベルシフト回路は、上記入力信号ＩＮを上記電源電圧ＶＤＤよりも高い電源電圧ＶＣＣに対応した高振幅レベルの出力信号ＯＵＴにレベル変換する。上記入力信号ＩＮは、ＰチャネルＭＯＳＦＥＴＱＰ１とＮチャネルＭＯＳＦＥＴＱＮ１のゲート及び上記電源電圧ＶＤＤで動作するインバータ回路であるＰチャネルＭＯＳＦＥＴＱＰ５とＮチャネルＭＯＳＦＥＴＱＮ５のゲートに伝えられる。このインバータ回路（ＱＰ５とＱＮ５）の出力信号は、ＰチャネルＭＯＳＦＥＴＱＰ３とＮチャネルＭＯＳＦＥＴＱＮ２のゲートに伝えられる。上記ＰチャネルＭＯＳＦＥＴＱＰ１及びＱＰ３のソースと上記電源電圧ＶＣＣとの間にはＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４がそれぞれ接続される。そして、上記ＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４は、上記ＭＯＳＦＥＴＱＰ１及びＱＰ３を通してゲートとドレインとが交差接続されてラッチ形態とされる。
【００１０】
上記ＮチャネルＭＯＳＦＥＴＱＮ１、ＱＮ２及びＱＮ５のソースには、回路の接地電位ＶＳＳが与えられ、上記ＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４のソースには、上記高い電源電圧ＶＣＣが与えられる。また、上記ＰチャネルＭＯＳＦＥＴＱＰ５のソースは、上記低い電源電圧ＶＤＤが与えられる。そして、上記ＭＯＳＦＥＴＱＮ１とＱＰ１の共通接続されたノードＮ２から得られる一方のレベル変換信号が、上記高い電源電圧ＶＣＣで動作するインバータ回路であるＰチャネルＭＯＳＦＥＴＱＰ６とＮチャネルＭＯＳＦＥＴＱＮ６及びＰチャネルＭＯＳＦＥＴＱＰ７とＮチャネルＭＯＳＦＥＴＱＮ７を通して増幅されて出力信号ＯＵＴが形成される。
【００１１】
この実施例では、高い電源電圧ＶＣＣが供給され、遅れて低い電源電圧ＶＤＤが供給されない状態でもレベル変換出力を一方のレベルに安定させるために、ＮチャネルＭＯＳＦＥＴＱＮ３とキャパシタＣ１が設けられる。上記ＭＯＳＦＥＴＱＮ３は、ドレインとソースが上記ＮチャネルＭＯＳＦＥＴＱＮ２のドレインとソースにそれぞれ接続されて、並列形態とされる。つまり、ラッチ部の２つのノードＮ１とＮ２のうち、ノードＮ１と回路の接地電位との間に上記ＭＯＳＦＥＴＱＮ３が設けられて、ラッチをアンバランスにする。このようなＭＯＳＦＥＴＱＮ３によるラッチノードのアンバランスをより効果的に作用させるために、上記ＭＯＳＦＥＴＱＮ３のゲートは、他方のノードＮ２に接続されるとともに、かかるノードＮ２と高電源電圧ＶＣＣとの間にはキャパシタＣ１が設けられる。
【００１２】
上記キャパシタＣ１は、配線手段又はＭＯＳＦＥＴのゲート電極を含めた多層の導電性ポリシリコン層を持つ半導体集積回路装置では、２つの導電型ポリシリコン層の間に設けられた層間絶縁膜を誘電体膜としたキャパシタを利用することができる。また、多層の金属配線層を持つ半導体集積回路装置では、同様に２つの金属配線層の間に設けられた層間絶縁膜を誘電体膜としたキャパシタを利用することができる。また、後述するようなＭＯＳＦＥＴのゲート容量を利用できる。
【００１３】
上記のようなレベルシフト動作において、ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ７のゲート絶縁膜及びドレインとソース間にＶＣＣレベルのような高い電圧が供給される。また、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２には、ゲートとソース間に上記高電圧ＶＣＣが供給され、ＮチャネルＭＯＳＦＥＴＱＮ３は、上記ＰチャネルＭＯＳＦＥＴと同様にゲート絶縁膜及びドレインとソース間にＶＣＣレベルのような高い電圧が供給される。このため、これらのＭＯＳＦＥＴは、ゲート絶縁膜が厚く形成される等のような高耐圧仕様の素子構造とされる。これに対して、ＮチャネルＭＯＳＦＥＴＱＮ５及びＰチャネルＭＯＳＦＥＴＱＰ５は、上記電源電圧ＶＤＤのような低い電圧しか供給されない。そのために、ゲート絶縁膜が相対的に薄くされる等のような低耐圧電圧仕様の素子構造とされる。
【００１４】
この実施例では、特に制限されないが、上記電源電圧ＶＣＣは３．３Ｖとされ、上記電源電圧ＶＤＤは１．５Ｖ（又は１．２Ｖ）のような低電圧とされる。このように大きなレベル差を持ち、しかも低電圧ＶＤＤの電圧が低くなることに伴ってＮチャネルＭＯＳＦＥＴＱＮ１又はＱＮ２に流れる比較的小さな電流においても、上記ＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４からなるラッチ回路を反転させることができるようにするために、上記入力信号ＩＮ及びその反転信号をゲートに受けるＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ３を上記ＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４に直列に接続させる。これにより、入力信号ＩＮの変化に対応して、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＮ１及びＱＰ３とＱＮ２に流れる電流が相補的に変化してラッチ回路の反転を容易にするものである。
【００１５】
図２には、この発明に係るレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、前記図１のキャパシタＣ１としてＰチャネルＭＯＳＦＥＴＱＰ８が用いられる。つまり、ＰチャネルＭＯＳＦＥＴＱＰ８のゲートを上記ノードＮ２に接続し、そのソース及びドレインを共通接続して電源電圧ＶＣＣを供給する。またＰチャネルＭＯＳＦＥＴＱＰ８の基板も電源電圧ＶＣＣを供給する。これより、ＭＯＳＦＥＴＱＰ８のゲート容量を前記キャパシタＣ１として利用するものである。他の構成は、前記図１と同様であるので、その説明を省略する。
【００１６】
前記図１及び図２の実施例において、ＭＯＳＦＥＴＱＮ３は、チャネル幅がＭＯＳＦＥＴＱＮ１及びＱＮ２に比べて約１／１０程度に小さく形成される。このような小さなサイズのＭＯＳＦＥＴＱＮ３により、上記電源投入等でのレベル変換出力を一方のレベルに確実に安定させることができるのは、高い電源電圧ＶＣＣと、ＭＯＳＦＥＴＱＮ３の増幅動作を利用することができるからである。つまり、ＭＯＳＦＥＴＱＮ３のゲートには、上記電源電圧ＶＤＤが未投入状態でのＭＯＳＦＥＴＱＮ１、ＱＮ２のゲート電圧に比べて高い電源電圧ＶＣＣに対応した高い電圧を供給することができる。
【００１７】
上記ノードＮ２には、ＭＯＳＦＥＴＱＮ１のドレイン容量、ＭＯＳＦＥＴＱＮ６のゲート容量及び配線容量等からなる寄生容量が接地電位ＶＳＳとの間に存在するので、上記キャパシタＣ１又はＭＯＳＦＥＴＱＰ８のゲート容量でのカップリングによって電源電圧ＶＣＣまでは高くできないが、その半分以上の高い電圧にすることは容易にできる。インバータ回路ＱＰ６とＱＮ６において、そのロジックスレッショルド電圧をＶＣＣ／２にする場合、ＰチャネルＭＯＳＦＥＴＱＰ６は、ＮチャネルＭＯＳＦＥＴＱＮ６に比べて約２倍の大きなサイズにされる。したがって、ＭＯＳＦＥＴＱＰ８をインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱＰ６の約２倍サイズで形成すれば、これらのＭＯＳＦＥＴＱＰ８及びＱＰ６の合成ゲート容量は、ＮチャネルＭＯＳＦＥＴＱＮ６のゲート容量の６倍も大きくなるので、前記のような配線容量やドレイン容量等他の寄生容量が存在しても確実にＶＣＣに近い電圧にすることができる。
【００１８】
低い電源電圧ＶＤＤが供給されていない状態で、高い電源電圧ＶＣＣが徐々に立ち上がりはじめると、ＭＯＳＦＥＴＱＰ８及びＱＰ６の合成ゲート容量の作用により、ノードＮ１に比べノードＮ２の方が早く電位が徐々に上昇する。ノードＮ２の電位がＭＯＳＦＥＴＱＮ３の閾値電圧より高くなると、ＭＯＳＦＥＴＱＮ３は動作しはじめ、ＭＯＳＦＥＴＱＮ１及びＱＮ２に流れる電流に比べ、ＭＯＳＦＥＴＱＮ３に流れる電流が大きくなり、ラッチノードＮ１をロウレベルにする。ＮチャネルＭＯＳＦＥＴＱＮ３の閾値電圧より高い電圧で、ノードＮ１に比べノードＮ２の電位が高い状態が出来ると、かかるノードＮ１とＮ２のレベル差は、ラッチ形態のＭＯＳＦＥＴＱＰ２とＱＰ４を正帰還増幅動作で増幅され、その増幅動作を助長するようにＮチャネルＭＯＳＦＥＴＱＮ３に流れる電流も増大するので、最終的にはラッチノードＮ１はＶＳＳに、ラッチノードＮ２はＶＣＣに安定するものとなる。キャパシタＣ１は、ノードＮ１の電圧上昇よりも早く、ＭＯＳＦＥＴＱＮ３のゲートノードＮ２を閾値電圧以上に上昇させるために補助的に利用される。
【００１９】
図３には、この発明に係るレベルシフト回路の動作を説明するためのシミュレーション波形図が示されている。図３（Ａ）は、電源電圧ＶＣＣの立ち上がりと図１のノードＮ３及びＮ４の電位の波形図が示されている。ノードＮ３及びＮ４は、インバータ回路（ＱＮ５，ＱＰ５）の入力と出力、つまりはレベルシフト動作を行う上記ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２のゲート電極に対応している。上記電源電圧ＶＣＣの立ち上がりのとき、電源電圧ＶＤＤは未投入状態である。同図には、ワーストケースとして何等の理由によってノードＮ３の電位がノードＮ４の電位よりも高い状態を示している。つまり、電源電圧ＶＣＣの投入時にＮチャネルＭＯＳＦＥＴＱＮ１のゲート電圧が、ＮチャネルＭＯＳＦＥＴＱＮ２のゲート電圧よりも高い状態とされて、ＭＯＳＦＥＴＱＮ１に流れる電流がＭＯＳＦＥＴＱＮ２に流れる電流よりも大きな状態となっている。
【００２０】
図３（Ｂ）は、電源電圧ＶＣＣの立ち上がりと図１のノードＮ１及びＮ２の電位の波形図が示されている。そして、図３（Ｃ）は、電源電圧ＶＣＣの立ち上がりと図１のノードＮ５及びＮ６の電位の波形図が示されている。上記ノードＮ５は、上記レベルシフト変換された信号を増幅するインバータ回路（ＱＮ６、ＱＰ６）の出力端子に対応している。上記ノードＮ６は、インバータ回路（ＱＮ７，ＱＰ７）の出力端子に対応している。
【００２１】
上記（Ａ）のようにＮチャネルＭＯＳＦＥＴＱＮ１のゲート電圧が、ＮチャネルＭＯＳＦＥＴＱＮ２のゲート電圧よりも高いワーストケースの場合でも、（Ｂ）のように上記キャパシタＣ１（ＭＯＳＦＥＴＱＰ８）による容量結合によって、ノードＮ２の電位が電源電圧ＶＣＣの立ち上がりに対応して電源電圧ＶＣＣに追従させて持ち上げられる。このノードＮ２の電位上昇により、一方ではＭＯＳＦＥＴＱＮ３に電流が流れてＰチャネルＭＯＳＦＥＴＱＰ２のゲート電位をより強力にロウレベルに引き抜いてそこに流れる電流を増大させる。また、他方においてＰチャネルＭＯＳＦＥＴＱＰ４のゲート電圧を上昇させて、そこに流れる電流を制限する。これらの結果、ＰチャネルＭＯＳＦＥＴＱＰ２がオン状態に、ＰチャネルＭＯＳＦＥＴＱＰ４がオフ状態になるように初期化することができる。したがって、上記インバータ回路（ＱＮ６、ＱＰ６）の出力端子のノードＮ５は、回路の接地電位のようなロウレベルとなり、インバータ回路（ＱＮ７，ＱＰ７）の出力端子のノードＮ６は電源電圧ＶＣＣに対応したハイレベルになる。
【００２２】
この後に、電源電圧ＶＤＤが供給されると、入力信号ＩＮ及びインバータ回路（ＱＮ５，ＱＰ５）の出力信号によって、入力信号ＩＮに対応したレベルシフト動作が開始される。このようなレベルシフト動作において、入力信号ＩＮがハイレベルのとき、ＭＯＳＦＥＴＱＮ１がオン状態に、ＭＯＳＦＥＴＱＮ２がオフ状態にされる。このとき、ＮチャネルＭＯＳＦＥＴＱＮ３は、ノードＮ２がロウレベルになり上記ＭＯＳＦＥＴＱＮ２と同じくオフ状態にされている。したがって、入力信号ＩＮがハイレベルからロウレベルに変化して上記ＭＯＳＦＥＴＱＮ１がオフ状態に、上記ＭＯＳＦＥＴＱＮ２がオン状態に切り換えられる際に、上記ＭＯＳＦＥＴＱＮ３は何等影響を与えない。つまり、上記ＭＯＳＦＥＴＱＮ２のオン状態により、ＰチャネルＭＯＳＦＥＴＱＰ２をオン状態にして、ノードＮ２の電位が上昇してＮチャネルＭＯＳＦＥＴＱＮ３がオン状態になる。
【００２３】
逆に、入力信号ＩＮがロウレベルからハイレベルに変化して上記ＭＯＳＦＥＴＱＮ１がオン状態に、上記ＭＯＳＦＥＴＱＮ２がオフ状態に切り換えられる際に、上記ＭＯＳＦＥＴＱＮ３はオン状態になっているが、上記ＭＯＳＦＥＴＱＮ１のオン状態により、上記ＭＯＳＦＥＴＱＮ３がオフ状態となるものである。したがって、上記ＭＯＳＦＥＴＱＮ３のオン状態は、上記ＮチャネルＭＯＳＦＥＴＱＮ１のオン状態への切り換えを抑制するようには作用しない。強いて上げれば、ＮチャネルＭＯＳＦＥＴＱＮ３に流れる電流は、ＰチャネルＭＯＳＦＥＴＱＰ２のオフ状態への切り換え、つまりはノードＮ１の電位上昇を遅らせるように作用するが、前記のように小さなサイズで形成されているので、このときにオン状態になるＰチャネルＭＯＳＦＥＴＱＰ３からノードＮ１に流れる電流が圧倒的に大きいのでＰチャネルＭＯＳＦＥＴＱＰ２のオフ状態も高速に行うことができる。
【００２４】
また、キャパシタＣ１又はＭＯＳＦＥＴＱＰ８は、上記のようにレベル変換された信号の伝達経路に挿入されていること、及び上記のようにＰチャネルＭＯＳＦＥＴＱＰ６の約２倍のサイズ程度であるので、上記レベル変換動作自体の速度を落とすことにはならない。このようにして、本願発明のレベルシフト回路においては、小さな占有面積の素子を用いつつ、安定性と高速応答性を両立させたレベルシフト動作を実現することができる。
【００２５】
図４には、この発明に係るレベルシフト回路の更に他の一実施例の回路図が示されている。この実施例では、前記キャパシタＣ１又はＰチャネルＭＯＳＦＥＴＱＰ８が、高抵抗Ｒ１に置き換えられる。この抵抗Ｒ１により、上記ＮチャネルＭＯＳＦＥＴＱＮ３のゲート電圧をＶＣＣに対応した高い電圧にすることができるので、前記同様に電源電圧ＶＣＣが投入され、電源電圧ＶＤＤが未投入において、前記同様な初期化を行うようにすることができる。
【００２６】
上記抵抗Ｒ１は、高抵抗値にされているので電源電圧ＶＤＤが投入された正常状態では、ノードＮ２の電位は、ＮチャネルＭＯＳＦＥＴＱＮ１がオン状態のときに、そのときのオン抵抗値との抵抗比によって決まるが、ほぼ回路の接地電位ＶＳＳとなるように上記オン抵抗値に比べて抵抗Ｒ１の抵抗値は最低でも約２０倍以上に大きくされる。このような大きな抵抗値の抵抗Ｒ１及び前記のような小さなサイズのＭＯＳＦＥＴＱＮ３の組み合わせにより、小さな占有面積の素子を用いつつ、安定性と高速応答性を両立させたレベルシフト動作を実現することができる。
【００２７】
図５には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例のＬＳＩは、高速化・省電力化のためＬＳＩチップ内部の使用電圧（ＶＤＤ）は１．５Ｖ又は１．２Ｖのように低くされる。一方、ＬＳＩチップ間の伝送で使用される電圧レベル（ＶＣＣ）は、既存のシステムに搭載可能とする等のために３．３Ｖのような高い電圧にされる。そのため、ＬＳＩの周辺部は、ＶＣＣで動作する回路が設けられるＶＣＣエリアとされ、内部はＶＤＤで動作するＶＤＤエリアとされる。このＶＤＤエリアの回路で形成された信号をＬＳＩの外へ出力する際は、Ｉ／Ｏ部に含まれる出力回路には、信号レベルをＶＤＤよりＶＣＣに上げるために前記実施例のレベルシフト回路が組み込まれる。
【００２８】
この実施例は、マイクロコンピュータユニット（以下、マイコンＬＳＩという）に向けらており、同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。この実施例のマイコンＬＳＩは、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けた以下のような周辺回路が搭載されている。
【００２９】
ＣＰＵは前記中央処理装置であり、ＤＳＰはデータシグナルプロセッサである。ＵＲＡＭはユーザーＲＡＭであり、ＸＹＲＡＭは画像処理用のＸＹメモリである。ＢＳＣはバスステートコントローラであり、ＭＢＳＣはメディアバスステートコントローラである。ＣＰＧはクロックパルス発振器であり、ＤＬＬは、クロックパルスを生成するディレイロックドループである。ＬＣＤＣはＬＣＤコントローラであり、ＪＰＵはＪＰＥＧプロセッシングユニットである。ＶＰＵはビディオプロセッシングユニットであり、上記ＸＹメモリＸＹＲＡＭを使用して画像処理を行う。ＶＯＵはビディオ出力ユニットである。ＢＥＵはブレンドエンジンユニットであり、ＣＥＵはキャプチャエンジンユニットであり、ＶＥＵはビデオエンジンユニットである。これらの内部回路は、低電源電圧ＶＤＤで動作させられる。
【００３０】
特に制限されないが、ＬＳＩ内部回路においても、ＶＣＣで動作する内部論理回路を設けるようにしてもよい。つまり、内部回路として上記ＶＤＤで動作する内部論理回路とＶＣＣで動作する内部回路とを混在して設けるようにしてもよい。この場合には、異なる電圧ＶＤＤとＶＣＣで動作する上記内部論回路間にレベルシフト回路を設けて信号の伝達を行うことが必要とされる。このような内部回路間に設けられるレベルシフト回路としても初期化を必要するものには前記図１、図２又は図４のようなレベルシフト回路を用いることができる。
【００３１】
図６には、前記図５のＩ／Ｏ部に含まれるトライステート出力回路の一実施例の回路図が示されている。トライステート出力回路は、Ｎチャネル出力ＭＯＳＦＥＴＱＮ９とＰチャネル出力ＭＯＳＦＥＴＱＰ９をノア（ＮＯＲ）ゲート回路Ｇ１とナンド（ＮＡＮＤ）ゲート回路Ｇ２の出力信号でそれぞれ駆動して、内部データ信号ｉと出力制御信号ｏｅｎの組み合わせに対応して、以下のようなハイレベル出力、ロウレベル出力及び出力ハイインピーダンスからなる３つの出力状態の出力動作を行う。
【００３２】
すなわち、内部回路で形成された出力制御信号ｏｅｎがハイレベルとなりレベル変換された出力制御信号ＯＥＮがロウレベル（論理０）であるときには、ノアゲート回路Ｇ１に上記出力制御信号ＯＥＮが供給されて、ナンドゲート回路Ｇ２にインバータ回路ＩＮＶ１で形成された反転信号が供給されので、ゲート回路Ｇ１及びＧ２がゲートを開いて、レベル変換されたデータ信号Ｉに対応してＮチャネル出力ＭＯＳＦＥＴＱＮ９又はＰチャネル出力ＭＯＳＦＥＴＱＰ９をオン状態にしてロウレベル（ＶＳＳ）又はハイレベル（ＶＣＣ）を出力する。また、上記出力制御信号ｏｅｎがロウレベルとなりレベル変換された出力制御信号ＯＥＮがハイレベル（論理１）となると、ノアゲート回路Ｇ１及びナンドゲート回路Ｇ２がゲートを閉じて、それぞれの出力信号が上記データ信号Ｉの信号レベルには無関係にそれぞれロウレベル／ハイレベルに固定される。この結果、Ｎチャネル出力ＭＯＳＦＥＴＱＮ９及びＰチャネル出力ＭＯＳＦＥＴＱＰ９がオフ状態にされて出力ハイインピーダンスにされる。
【００３３】
この実施例では、上記内部データ信号ｉと出力制御信号ｏｅｎは、電源電圧ＶＤＤで動作する低振幅信号とされ、それをレベルシフト回路ＬＶＣ１とＬＶＣ２を介して高電源電圧ＶＣＣに対応した信号レベルＩ，ＯＥＮに増幅して、上記ゲート回路Ｇ１とＧ２を制御して前記トライステート出力動作が行われる。この場合、出力制御信号ｏｅｎをレベル変換して上記信号ＯＥＮを形成するレベルシフト回路ＬＶＣ２としては、同図で点線で示すように初期化が行われる前記図１、図２又は図４に示したレベルシフト回路が用いられる。これに対して、データ信号ｉをレベル変換して上記信号Ｉを形成するレベルシフト回路ＬＶＣ１としては、前記のような初期化回路（ＭＯＳＦＥＴＱＮ３、キャパシタＣ１）が省略されたレベルシフト回路とされる。
【００３４】
それ故、電源電圧ＶＣＣが投入されて、電源電圧ＶＤＤが未投入のときには上記レベルシフト回路ＬＶＣ１の出力信号Ｉは、ハイレベル（ＶＣＣ）又はロウレベル（ＶＳＳ）のいずれか一方にされる。これに対して、出力制御信号ｏｅｎをレベル変換するレベルシフト回路ＬＶＣ２の出力信号ＯＥＮは、上記初期化回路によってハイレベル（ＶＣＣ）に初期化される。これにより、上記電源電圧ＶＣＣが投入されて、ＶＤＤが未投入状態では上記信号Ｉがハイレベル又はロウレベルのいずれにも無関係に、上記信号ＯＥＮのハイレベル（論理１）によって、ノアゲート回路Ｇ１の出力信号をロウレベル（論理０）にしてＰチャネル出力ＭＯＳＦＥＴＱＮ９をオフ状態にし、ナンドゲート回路Ｇ２の出力信号をハイレベルにしてＰチャネル出力ＭＯＳＦＥＴＱＰ９をオフ状態にする。
【００３５】
この実施例のように、レベル変換された信号Ｉ及びＯＥＮを高電圧ＶＣＣで動作する上記トライステート回路に供給するものでは、前記のような初期化機能を持つレベルシフト回路を用いなくとも、上記ゲート回路Ｇ１、Ｇ２及びインバータ回路ＩＮＶ１がそれぞれ高電圧ＶＣＣで動作するものであり、上記３つの状態のいずれかに安定する。したがって、高電圧ＶＣＣが投入されて低電圧ＶＤＤが未投入のときに上記半導体集積回路装置ＬＳＩ自体では何等問題が生じない。つまり、前記公報に記載されているように、レベル変換された信号をＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートにそれぞれ供給する場合のような貫通電流を流してしまうというような問題は生じない。
【００３６】
しかし、かかる半導体集積回路装置ＬＳＩがシステムに搭載されて、上記高電源電圧ＶＣＣが投入されて、電源電圧ＶＤＤが未投入のときに出力端子ＰＡＤを通した接続先の他デバイスの出力状態がロウレベルのときには、上記半導体集積回路装置ＬＳＩの電源投入時に上記出力端子ＰＡＤがハイレベルになるとショートしてしまい過大な電流がＰチャネル出力ＭＯＳＦＥＴＱＰ９に流れる事になる。逆に、接続先のバスラインが他デバイスの出力によりハイレベルの状態時には接続先のデバイスから上記出力端子ＰＡＤを通して出力ＭＯＳＦＥＴＱＮ９に過大な電流が流れることなる。本願発明では、上記出力回路をレベルシフト回路の初期化動作によって、接続先デバイスの状態の如何にかかわらず上記不所望な過大電流を流すことがないようにすることができる。また、接続先のデバイスに対して無意味な信号を入力してしまうことがないので、接続先のデバイスでの誤動作も防止することができる。
【００３７】
上記低電圧ＶＤＤは、上記高電圧ＶＣＣを降圧回路で降圧して形成することができる。したがって、上記降圧回路を半導体集積回路装置ＬＳＩに内蔵する場合や、半導体集積回路装置ＬＳＩの外部に設ける場合のいずれにおいても、高電圧ＶＣＣが投入されてから降圧回路が動作を開始して低電圧ＶＤＤを形成するものであるので、低電圧ＶＤＤが立ち上がるまで時間がかかる。このため、上記高電圧ＶＣＣが投入され、ＶＤＤが未投入の状態は必然的に発生するものである。したがって、上記のような初期化機能を持つレベルシフト回路を用いた場合には、上記の過大電流が流れることを防止する、あるいは誤動作を防止することができる。また、上記初期化回路は、上記のような小さなＭＯＳＦＥＴとキャパシタ又は抵抗の組み合わせにより構成できるものであるので、前記図５の多数Ｉ／Ｏ部を持つ半導体集積回路装置ＬＳＩにおけるＩ／Ｏのレイアウト設計を容易する。ちなみに、携帯電話機に向けた半導体集積回路装置ＬＳＩでは、約２５０個程度のＩ／Ｏ部を持つものであり、それぞれにレベルシフト回路ＬＶＣが組み込まれるので、上記初期化回路の簡素化は重要な意味を持つ。
【００３８】
図７には、前記図５のＩ／Ｏ部に含まれるトライステート出力回路の他の一実施例の回路図が示されている。この実施例では、前記図６と同様なトライステート出力回路に高いオン抵抗値を持つようにされたプルアップＭＯＳＦＥＴＱＰ１０が設けられる。つまり、出力端子（ＰＡＤ）と電源電圧ＶＣＣとの間にＰチャネルＭＯＳＦＥＴＱＰ１０が設けられる。このＭＯＳＦＥＴＱＰ１０のゲートには、プルアップ制御信号ｐｕｐｎをレベルシフト回路ＬＶＣ３の出力信号ＰＵＰＮが供給されてスイッチ制御される。例えばシステム全体がスタンバイ状態になった場合のように、この実施例のトライステート出力回路及び上記ＰＡＤに接続されるバスラインの接続先デバイスの出力回路が共に出力ハイインピーダンス状態となり、上記バスラインがフローティングになってしまい、入力回路に中間電圧が供給されてしまうという不都合が生じる。このような復号を回避するために、上記スタイバイ状態等のときに上記プルアップ制御信号ｐｕｐｎをハイレベルにし、レベル変換された信号ＰＵＰＮをロウレベルにして上記ＭＯＳＦＥＴＱＰ１０をオン状態にして、バスラインをウィークリィにハイレベルにキープするという動作を行う。
【００３９】
この実施例では、上記レベルシフト回路ＬＶＣ３として、初期化回路を持つレベルシフト回路ＬＶＣ２と同じ回路が用いられる。これにより、上記電源電圧ＶＣＣが投入されて電源電圧ＶＤＤが未投入のときにレベルシフト回路ＬＶＣ３の出力信号ＰＵＰＮがハイレベルに初期化されて、上記ＰチャネルＭＯＳＦＥＴＱＰ１０をオフ状態にすることができる。この理由は、上記のような電源投入時においてシステムを構成する半導体集積回路装置ＬＳＩの出力状態を出力ハイインピーダンスにすることが仕様として決められているものに特に有効なものとなる。
【００４０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、低電圧ＶＤＤのレベルが、ＮチャネルＭＯＳＦＥＴＱＮ１，ＱＮ２のしきい値電圧との関係で、ＰチャネルＭＯＳＦＥＴＱＰ２とＱＰ４からなるラッチを反転させるのに十分な電流を流すことができるものでは、上記ＰチャネルＭＯＳＦＥＴＱＰ１、ＱＰ３を省略することができる。トライステート出力回路を構成するゲート回路は、前記ノアゲート回路及びナンドゲート回路の組み合わせの他、入力される信号ＩとＯＥＮのレベル又は論理に対応して種々の実施形態を採ることができる。この発明は、レベルシフト回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００４１】
【図１】この発明に係るレベルシフト回路の一実施例を示す回路図である。
【図２】この発明に係るレベルシフト回路の他の一実施例を示す回路図である。
【図３】この発明に係るレベルシフト回路の動作を説明するためのシミュレーション波形図である。
【図４】この発明に係るレベルシフト回路の更に他の一実施例を示す回路図である。
【図５】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図６】図５のＩ／Ｏ部に含まれるトライステート出力回路の一実施例を示す回路図である。
【図７】図５のＩ／Ｏ部に含まれるトライステート出力回路の他の一実施例を示す回路図である。
【符号の説明】
【００４２】
ＱＰ１〜ＱＰ１０…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ９…ＮチャネルＭＯＳＦＥＴ、Ｃ１…キャパシタ、Ｒ１…抵抗、Ｇ１…ノアゲート回路、Ｇ２…ナンドゲート回路、ＩＮＶ１…インバータ回路、
ＣＰＵ…中央処理装置、ＤＳＰ…データシグナルプロセッサ、ＵＲＡＭ…ユーザーメモリ、ＸＹＲＡＭ…ＸＹメモリモリ、ＢＳＣ…バスステートコントローラ、ＭＢＳＣ…メディアバスステートコントローラ、ＣＰＧ…クロックパルス発振器、ＤＬＬ…ディレイロックドループ、ＬＣＤＣ…ＬＣＤコントローラ、ＪＰＵ…ＪＰＥＧプロセッシングユニット、ＶＰＵ…ビディオプロセッシングユニット、ＶＯＵ…ビディオ出力ユニット、ＢＥＵ…ブレンドエンジンユニット、ＣＥＵ…キャプチャエンジンユニット、ＶＥＵ…ビディオエンジンユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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