(57)【要約】【課題】  半導体装置の性能を向上させる。【解決手段】  半導体チップ２に２つの縦型のパワーＭＩＳＦＥＴが形成され、半導体チップ２の裏面に形成された共通のドレイン用電極がドレイン端子５に導電性の接合材を介して電気的に接続され、半導体チップ２の表面に形成されたソース用電極１３ａ，１３ｂとゲート用電極１４ａ，１４ｂとがソース端子３ａ，３ｂとゲート端子４ａ，４ｂとにバンプ電極１６を介してそれぞれ電気的に接続され、封止樹脂部６で封止されている。各端子の封止樹脂部６からの露出部は、内側にゲート端子４ａ，４ｂの露出部が配置し、その外側にソース端子３ａ，３ｂの露出部が配置している。ソース端子４ａ，４ｂは、半導体チップ２の表面上に延在し、半導体チップ２の表面のゲート用電極１４ａ，１４ｂ形成領域以外の領域にまんべんなく配置されたソース用電極１３ａ，１３ｂとバンプ電極１６を介して接続されている。【選択図】  図５
2006324320.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成された第１および第２電界効果トランジスタと、
前記第１電界効果トランジスタのソースおよびゲートにそれぞれ電気的に接続され、前記半導体基板の前記主面上に形成された第1ソース用電極および第1ゲート用電極と、
前記第２電界効果トランジスタのソースおよびゲートにそれぞれ電気的に接続され、前記半導体基板の前記主面上に形成された第２ソース用電極および第２ゲート用電極と、
前記第１および第２電界効果トランジスタのドレインに電気的に接続され、前記半導体基板の裏面に形成されたドレイン用電極と、
前記半導体基板上の前記第１ソース用電極に電気的に接続された第１ソース用導体部と、
前記半導体基板上の前記第１ゲート用電極に電気的に接続された第１ゲート用導体部と、
前記半導体基板上の前記第２ソース用電極に電気的に接続された第２ソース用導体部と、
前記半導体基板上の前記第２ゲート用電極に電気的に接続された第２ゲート用導体部と、
前記半導体基板の前記裏面上の前記ドレイン用電極に電気的に接続されたドレイン用導体部と、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部と前記ドレイン用導体部の一部と前記半導体基板とを覆う封止部を有し、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部と前記ドレイン用導体部とは、それぞれ一部が前記封止部から露出し、
前記封止部からの前記第１ソース用導体部の露出部、前記第１ゲート用導体部の露出部、前記第２ゲート用導体部の露出部および前記第２ソース用導体部の露出部が、一方向から順に配列し、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部は、それぞれ他の一部が前記半導体基板の前記主面上に延在し、
前記第１ソース用導体部のうちの前記半導体基板の前記主面上に延在する部分が、前記第１ゲート用導体部の前記封止部から露出した部分から前記封止部内の部分に向かう方向の延長方向にも存在し、
前記第２ソース用導体部のうちの前記半導体基板の前記主面上に延在する部分が、前記第２ゲート用導体部の前記封止部から露出した部分から前記封止部内の部分に向かう方向の延長方向にも存在していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ゲート用導体部と前記第２ゲート用導体部との間を通る線に対して、前記第１ソース用導体部と前記第２ソース用導体部とが対称な平面配置を有することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部とは、リードフレームにより形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部とは、銅を主成分とする導電体からなることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１ゲート用導体部の前記封止部から露出した部分から前記封止部内の部分に向かう方向の延長方向で、前記半導体基板上の前記第１ソース用電極とその上に延在する前記第１ソース用導体部とが接続され、
前記第２ゲート用導体部の前記封止部から露出した部分から前記封止部内の部分に向かう方向の延長方向で、前記半導体基板上の前記第２ソース用電極とその上に延在する前記第２ソース用導体部とが接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体基板上の前記第１ソース用電極と前記第１ソース用導体部の前記半導体基板上に延在する部分とが、バンプ電極を介して電気的に接続され、
前記半導体基板上の前記第１ゲート用電極と前記第１ゲート用導体部の前記半導体基板上に延在する部分とが、バンプ電極を介して電気的に接続され、
前記半導体基板上の前記第２ソース用電極と前記第２ソース用導体部の前記半導体基板上に延在する部分とが、バンプ電極を介して電気的に接続され、
前記半導体基板上の前記第２ゲート用電極と前記第２ゲート用導体部の前記半導体基板上に延在する部分とが、バンプ電極を介して電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記半導体基板上の前記第１ソース用電極と前記第１ソース用導体部とを接続するバンプ電極は、前記半導体基板の前記主面に複数列配置され、
前記半導体基板上の前記第２ソース用電極と前記第２ソース用導体部とを接続するバンプ電極は、前記半導体基板の前記主面に複数列配置されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記半導体基板上の前記第１ソース用電極と前記第１ソース用導体部とを接続するバンプ電極の一部と、前記半導体基板上の前記第１ゲート用電極と前記第１ゲート用導体部とを接続するバンプ電極とが同じ列上に配置され、
前記半導体基板上の前記第２ソース用電極と前記第２ソース用導体部とを接続するバンプ電極の一部と、前記半導体基板上の前記第２ゲート用電極と前記第２ゲート用導体部とを接続するバンプ電極とが同じ列上に配置されていることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置であって、
前記半導体基板の前記主面の前記第１および第２ゲート用電極およびその近傍領域以外の領域のほぼ全体に、前記第１および第２ソース用電極と前記第１および第２ソース用導体部とを接続するバンプ電極が間隔を空けて配置されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記半導体基板上の前記第１ソース用電極、第１ゲート用電極、第２ソース用電極および前記第２ゲート用電極が、前記第１ソース用導体部、前記第１ゲート用導体部、前記第２ソース用導体および前記第２ゲート用導体部の前記半導体基板上に延在する部分と、それぞれ導電性の接合材を介して接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記半導体基板の前記主面の前記第１および第２ゲート用電極およびその近傍領域以外の領域のほぼ全体に、前記第１および第２ソース用電極が形成され、前記接合材を介して前記第１および第２ソース用導体部に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記封止部は、樹脂材料を含有する樹脂封止部であることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置であって、
前記第１および第２電界効果トランジスタは、それぞれトレンチ型ゲート構造またはプレーナ型ゲート構造を有する縦型または横型のパワーＭＩＳＦＥＴからなることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記半導体装置は、バッテリの充放電スイッチ素子として使用されることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置であって、
前記封止部からの前記第１ソース用導体部の露出部、前記第１ゲート用導体部の露出部、前記第２ゲート用導体部の露出部、前記第２ソース用導体部の露出部および前記ドレイン用導体部の露出部が、前記半導体装置の外部端子として機能することを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置であって、
前記半導体装置は、複数の配線を有する配線基板に搭載可能であり、
前記封止部からの前記第１ソース用導体部の露出部、前記第１ゲート用導体部の露出部、前記第２ゲート用導体部の露出部および前記第２ソース用導体部の露出部は、それぞれ前記配線基板の配線と電気的に接続可能であることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記封止部からの前記第１ソース用導体部の露出部、前記第１ゲート用導体部の露出部、前記第２ゲート用導体部の露出部および前記第２ソース用導体部の露出部と、前記配線基板の配線とは、半田を介して接続可能であることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置であって、
前記封止部からの前記第１および第２ソース用導体部の露出部と接続する前記配線基板の配線の幅が、前記封止部からの前記第１および第２ゲート用導体部の露出部と接続する前記配線基板の配線の幅よりも大きいことを特徴とする半導体装置。
【請求項１９】
半導体基板と、
前記半導体基板の主面上に形成された第１および第２電界効果トランジスタと、
前記第１電界効果トランジスタのソースおよびゲートにそれぞれ電気的に接続され、前記半導体基板の前記主面上に形成された第1ソース用電極および第1ゲート用電極と、
前記第２電界効果トランジスタのソースおよびゲートにそれぞれ電気的に接続され、前記半導体基板の前記主面上に形成された第２ソース用電極および第２ゲート用電極と、
前記第１および第２電界効果トランジスタのドレインに電気的に接続され、前記半導体基板の裏面に形成されたドレイン用電極と、
前記半導体基板上の前記第１ソース用電極に電気的に接続された第１ソース用導体部と、
前記半導体基板上の前記第１ゲート用電極に電気的に接続された第１ゲート用導体部と、
前記半導体基板上の前記第２ソース用電極に電気的に接続された第２ソース用導体部と、
前記半導体基板上の前記第２ゲート用電極に電気的に接続された第２ゲート用導体部と、
前記半導体基板の前記裏面上の前記ドレイン用電極に電気的に接続されたドレイン用導体部と、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部と前記ドレイン用導体部の一部と前記半導体基板とを覆う封止部を有し、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部と前記ドレイン用導体部とは、それぞれ一部が前記封止部から露出し、
前記封止部からの前記第１ソース用導体部の露出部、前記第１ゲート用導体部の露出部、前記第２ゲート用導体部の露出部および前記第２ソース用導体部の露出部が、一方向から順に配列し、
前記第１および第２ソース用導体部と前記第１および第２ゲート用導体部とは、それぞれ他の一部が前記半導体チップの前記第１主面上に延在し、
前記第１ソース用導体部のうちの前記半導体チップの前記第１主面上に延在する部分が、前記第１ゲート用導体部のうちの前記半導体チップの前記第１主面上に延在する部分の隣り合う２辺にそれぞれ対向する辺を有し、
前記第２ソース用導体部のうちの前記半導体チップの前記第１主面上に延在する部分が、前記第２ゲート用導体部のうちの前記半導体チップの前記第１主面上に延在する部分の隣り合う２辺にそれぞれ対向する辺を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、バッテリの充放電スイッチ素子として使用される電界効果トランジスタを有する半導体装置などに適用して有効な技術に関する。
【背景技術】
【０００２】
ノートＰＣや携帯電話に代表される携帯機器では、電力を供給するバッテリにエネルギ密度の高いＬｉイオン（以下、Ｌｉ＋と記す）電池が一般に用いられている。このＬｉ＋電池にはスイッチ素子としてパワーＭＩＳＦＥＴが接続されており、充電と放電とを制御してＬｉ＋電池を制御している。
【０００３】
特開２００４−３５６４９９号公報（特許文献１）には、半導体チップに形成されたＬｉ＋電池パックの保護回路として機能するパワーＭＯＳＦＥＴにおいて、一方向から順にソースパッド、ゲートパッド、ゲートパッド、ソースパッドのパッド配置とし、このパッド配置に合わせて、リードフレームのリードピンでは、１ピンから順にソースピン、ゲートピン、ゲートピン、ソースピンのピン配置とし、それらパッドとピンの間をワイヤで接続する技術が記載されている。
【０００４】
特開２０００−３０７０１７号公報（特許文献２）には、ＭＯＳＦＥＴが、半導体ペレットと、ＭＯＳＦＥＴ要素を電気的に外部に引き出すゲート用、ソース用インナリードと、各インナリードに接続されたアウタリードと、放熱性能を高めるヘッダと、半導体ペレット、インナリード群、ヘッダの一部を樹脂封止した樹脂封止体とを備えたものが記載されている。そして、半導体ペレットにはインナリードがバンプから形成された接続部で機械的かつ電気的に接続され、半導体ペレットの反対側には樹脂封止体から露出したヘッダがドレイン用接続部で接続され、アウタリードがガル・ウイング形状に屈曲されている。
【特許文献１】特開２００４−３５６４９９号公報
【特許文献２】特開２０００−３０７０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
近年、ノートＰＣなどでは、ＣＰＵおよびＧＰＵなどの消費電力の増大に伴い、バッテリからＰＣに供給する電流が増大している。バッテリの充放電のスイッチで使用されるパワーＭＩＳＦＥＴは、オン抵抗とこの電流の二乗の積で損失が発生するため、電流が増大すると発熱量が増加する。このため、オン抵抗が大きい場合は、放熱性を高めた設計を施す必要が生じ、バッテリ全体またはバッテリ保護回路のコストの増大や大型化などを招いてしまう。このため、パワーＭＩＳＦＥＴのオン抵抗の更なる低減が求められている。また、ノートＰＣなどの小型化に伴い、バッテリが占めるスペースも小さくなってきたので、バッテリのスイッチ素子として使用される半導体装置の小型化も要求されている。
【０００７】
Ｌｉ＋電池パックでは、Ｌｉ＋セル（Ｌｉ＋電池）にドレインを共通とした充放電用の２つのパワーＭＩＳＦＥＴがスイッチ素子として接続されて使用される。パワーＭＩＳＦＥＴを形成した半導体チップを樹脂封止した半導体パッケージを２つ用意してＬｉ＋電池パックのスイッチ素子として使用した場合、Ｌｉ＋電池パックが大型化してしまう。このため、１つの半導体チップに２つのパワーＭＩＳＦＥＴ素子を形成し、この半導体チップを樹脂封止して半導体パッケージを形成し、この半導体パッケージをＬｉ＋電池パックのスイッチ素子として使用することにより、スイッチ素子が１つの半導体パッケージで構成できるので、Ｌｉ＋電池パックを小型化することができる。
【０００８】
図３６は、本発明者が検討した比較例の半導体装置３２０を実装基板３２３に実装して形成したＬｉ＋電池保護回路を示す要部平面図である。
【０００９】
図３６のＬｉ＋電池保護回路では、充放電用の２つのパワーＭＯＳＦＥＴＱ１１，Ｑ１２が１つの半導体チップ３２１に形成されており、この半導体チップ３２１はリードフレーム３２２のアイランド３２２ａ上に搭載されてパッケージによって包まれている。リードフレーム３２２のリードピン３２２ｂは一方向から順にソース端子Ｓ１、ゲート端子Ｇ１、ソース端子Ｓ２、ゲート端子Ｇ２の配置となっており、１つの半導体チップ３２１に２素子が入る場合は、上記端子配置が一般的に用いられている。なお、ソース端子Ｓ１およびゲート端子Ｇ１はパワーＭＯＳＦＥＴＱ１１に電気的に接続された端子であり、ソース端子Ｓ２およびゲート端子Ｇ２はパワーＭＯＳＦＥＴＱ１２に電気的に接続された端子である。さらに上記端子配置に合わせてパワーＭＯＳＦＥＴＱ１１，Ｑ１２のパッド配置および実装基板３２３上の配線パターン３２４のレイアウトが決められている。
【００１０】
しかしながら、図３６のＬｉ＋電池保護回路では、上記ピン配置を用いた場合、実装基板３２３上のソース端子Ｓ２が接続される配線パターン３２４の一部が細くなり、基板配線抵抗が増加する。この基板配線抵抗の増加により配線損失が増加し、発熱によるＬｉ＋電池パックの短寿命化などの問題が生ずる可能性がある。さらにソース端子Ｓ２が接続される配線パターン３２４を引き出した後、基板配線抵抗を低減するためにこの配線パターン３２４を太くする必要があり、実装基板３２３の面積が増加するという問題もある。
【００１１】
図３７は、本発明者が検討した他の比較例の半導体装置２０１の平面透視図である。
【００１２】
図３７の比較例の半導体装置２０１は、半導体チップ２０２と、ソース端子２０３ａ，２０３ｂ、ゲート端子２０４ａ，２０４ｂおよびドレイン端子２０５と、これらを封止する封止樹脂部（図示せず）とを備えている。半導体チップ２０２には、第１および第２のパワーＭＩＳＦＥＴの２つのパワーＭＩＳＦＥＴが形成されている。
【００１３】
半導体チップ２０２の表面には、パッド電極として、第１のパワーＭＩＳＦＥＴのソースに電気的に接続されたソース用電極２１３ａと、第１のパワーＭＩＳＦＥＴのゲートに電気的に接続されたゲート用電極２１４ａと、第２のパワーＭＩＳＦＥＴのゲートに電気的に接続されたゲート用電極２１４ｂと、第２のパワーＭＩＳＦＥＴのソースに電気的に接続されたソース用電極２１３ｂとが形成されている。半導体チップ２０２のソース用電極２１３ａ，２１３ｂおよびゲート用電極２１４ａ，２１４ｂは、それぞれ、ソース端子２０３ａ，２０３ｂおよびゲート端子２０４ａ，２０４ｂにボンディングワイヤ２０７を介して電気的に接続されている。また、半導体チップ２０２の裏面の全面には、第１および第２のパワーＭＩＳＦＥＴのドレインに電気的に接続された共通のドレイン用電極（図示せず）が形成され、ドレイン端子２０５に導電性の接合材を介して接合されて電気的に接続されている。
【００１４】
このような構成を有する比較例の半導体装置２０１では、一方向から順にソース用電極２１３ａ、ゲート用電極２１４ａ、ゲート用電極２１４ｂおよびソース用電極２１３を配置し、半導体チップ２０２のソース用電極２１３ａ，２１３ｂを外側に、ゲート用電極２１４ａ，２１４ｂを内側に配置している。これにより、外部端子として、ソース端子２０３ａ，２０３ｂを外側に、ゲート端子２０４ａ，２０４ｂを内側に配置することができる。従って、比較例の半導体装置２０１を実装する実装基板において、ソース端子２０３ａ，２０３ｂを接続するソース用配線パターンが、ゲート端子２０４ａ，２０４ｂを接続するゲート用配線パターンの外側に配置されて、そのレイアウトの自由度が増すことから、ソース用配線パターンを太く形成することができる。これにより、ソース用配線パターンの基板配線抵抗が低減し、配線損失を低減することができる。さらに半導体装置２０１を実装する実装基板における配線パターンのレイアウトが簡単となり、小さい面積で配線パターンがレイアウトできるので、実装基板の面積を小さくすることができる。これにより、上記図３６の場合に説明した問題点を改善できる。
【００１５】
比較例の半導体装置２０１では、半導体チップ２０２のソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤ２０７の数を多くすることで、ソース抵抗を低減することができる。しかしながら、図３７に示される領域２２１，２２２，２２３，２２４には、ソース用電極２１３ａ，２１３ｂを設けていない。たとえ領域２２１，２２２，２２３，２２４にも延在するようにソース用電極２１３ａ，２１３ｂを設けたとしても、領域２２１，２２２，２２３，２２４とソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤの長さが長くなり、領域２２１，２２２，２２３，２２４とソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤはソース抵抗の低減にはほとんど寄与しない。また、ソース端子２０３ａ，２０３ｂへのボンディングワイヤ２０７の接続可能本数は、ソース端子２０３ａ，２０３ｂのボンディング可能面積により決まるため、図３７のように、ソース端子２０３ａ，２０３ｂから近い位置にあるソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを全てのボンディングワイヤ２０７で接続した方がソース抵抗を低減するには有利である。
【００１６】
また、領域２２２，２２４にまで延在するようにソース用電極２１３ａ，２１３ｂを設けて、領域２２２，２２４とソース端子２０３ａ，２０３ｂとをボンディングワイヤで接続した場合、そのボンディングワイヤが、ゲート用電極２１４ａ，２１４ｂとゲート端子２０４ａ，２０４ｂとを接続するボンディングワイヤとクロスして互いに接触する可能性が生じてしまう。これは、半導体装置の製造歩留まりを低下させる。
【００１７】
このため、比較例の半導体装置２０１のように、ソース端子２０３ａ，２０３ｂを、ソース端子２０３ａ，２０３ｂから近い位置にあるソース用電極２１３ａ，２１３ｂにのみ、ボンディングワイヤ２０７を介して接続する。従って、比較例の半導体装置２０１では、半導体チップ２０２の表面の領域２２１，２２２，２２３，２２４を有効に使用することができず、領域２２１，２２２，２２３，２２４はデッドスペースになってしまい、ソース抵抗の低減やオン抵抗の低減には限界がある。このため、ソース抵抗やオン抵抗を更に低減でき、半導体装置の性能や信頼性をより向上できる技術が望まれる。
【００１８】
本発明の目的は、半導体装置のオン抵抗を低減できる技術を提供することにある。
【００１９】
本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、第１および第２電界効果トランジスタのソースにそれぞれ電気的に接続された第１および第２ソース用電極と、第１および第２電界効果トランジスタのゲートにそれぞれ電気的に接続された第１および第２ゲート用電極とが表面に形成され、第１および第２電界効果トランジスタのドレインに電気的に接続されたドレイン用電極が裏面に形成された半導体チップと、前記第１および第２ソース用電極に電気的に接続された第１および第２ソース用導体部と、第１および第２ゲート用電極に電気的に接続された第１および第２ゲート用導体部と、それらの少なくとも一部を封止するを封止部とを有し、封止部からの第１ソース用導体部の露出部、第１ゲート用導体部の露出部、第２ゲート用導体部の露出部および第２ソース用導体部の露出部が一方向から順に配列し、第１ソース用導体部のうちの半導体チップの表面上に延在する部分が、第１ゲート用導体部の封止部から露出した部分から封止部内の部分に向かう方向の延長方向にも存在し、第２ソース用導体部のうちの半導体チップの表面上に延在する部分が、第２ゲート用導体部の封止部から露出した部分から封止部内の部分に向かう方向の延長方向にも存在しているものである。
【００２３】
また、本発明は、第１および第２電界効果トランジスタのソースにそれぞれ電気的に接続された第１および第２ソース用電極と、第１および第２電界効果トランジスタのゲートにそれぞれ電気的に接続された第１および第２ゲート用電極とが表面に形成され、第１および第２電界効果トランジスタのドレインに電気的に接続されたドレイン用電極が裏面に形成された半導体チップと、前記第１および第２ソース用電極に電気的に接続された第１および第２ソース用導体部と、第１および第２ゲート用電極に電気的に接続された第１および第２ゲート用導体部と、それらの少なくとも一部を封止するを封止部とを有し、封止部からの第１ソース用導体部の露出部、第１ゲート用導体部の露出部、第２ゲート用導体部の露出部および第２ソース用導体部の露出部が一方向から順に配列し、第１ソース用導体部のうちの半導体チップの表面上に延在する部分が、第１ゲート用導体部のうちの半導体チップの表面上に延在する部分の隣り合う２辺にそれぞれ対向する辺を有し、第２ソース用導体部のうちの半導体チップの表面上に延在する部分が、第２ゲート用導体部のうちの半導体チップの表面上に延在する部分の隣り合う２辺にそれぞれ対向する辺を有しているものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
半導体装置のオン抵抗を低減できる。
【００２６】
また、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３０】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。
【００３１】
図１は、本発明の一実施の形態である半導体装置１を用いたＬｉ＋電池パックの回路図である。図２は、本発明の一実施の形態である半導体装置１の上面図（平面図）、図３は、半導体装置１の下面図（裏面図）、図４および図５は、半導体装置１の平面透視図、図６〜図９は、半導体装置１の断面図（側面断面図）である。なお、図４は、封止樹脂部６を透視したときの半導体装置１の上面図に対応し、図５は、封止樹脂部６、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂを透視したときの半導体装置１の上面図に対応する。また、図５のＡ−Ａ線に対応する位置での半導体装置１の断面が図６に対応し、図５のＢ−Ｂ線に対応する位置での半導体装置１の断面が図７に対応し、図５のＣ−Ｃ線に対応する位置での半導体装置１の断面が図８に対応し、図５のＤ−Ｄ線に対応する位置での半導体装置１の断面が図９に対する。
【００３２】
図１に示されるように、Ｌｉ＋電池パック（Ｌｉ＋バッテリパック）２１では、Ｌｉ＋セル（Ｌｉ＋電池）２２にドレインＤを共通とした充放電用の２つのパワーＭＩＳＦＥＴＱ１，Ｑ２（第１および第２電界効果トランジスタ）が接続されている。パワーＭＩＳＦＥＴＱ１，Ｑ２は１つの半導体チップ２内に形成されて、１つの半導体パッケージ（すなわち半導体装置１）に包まれている。さらにパワーＭＩＳＦＥＴＱ１，Ｑ２には制御用ＩＣ２３が接続されており、これらＬｉ＋セル２２、半導体装置１および制御用ＩＣ２３は１つのＬｉ＋電池保護回路実装基板（後述する実装基板５１に対応）上に固定されている。なお図１中、ＳはパワーＭＩＳＦＥＴＱ１，Ｑ２のソース、ＧはパワーＭＯＳＦＥＴＱ１，Ｑ２のゲート、ＤはパワーＭＩＳＦＥＴＱ１，Ｑ２のドレインを示す。
【００３３】
Ｌｉ＋セル２２の充電時または放電時には、２つのパワーＭＩＳＦＥＴＱ１，Ｑ２をオン状態とし、Ｌｉ＋セル２２に対して充電も放電も行わないときには、２つのパワーＭＩＳＦＥＴＱ１，Ｑ２の一方または両方をオフ状態とする。このようなパワーＭＩＳＦＥＴＱ１，Ｑ２の制御は、制御用ＩＣ２３により行われる。このように、２つのパワーＭＩＳＦＥＴＱ１，Ｑ２をスイッチ素子（スイッチング素子）として用いてＬｉ＋電池の充電と放電とを制御して、Ｌｉ＋電池の制御を行うことができる。
【００３４】
図２〜図９に示されるように、本実施の形態の半導体装置１は、半導体チップ（半導体基板）２と、導電体によって形成されたソース端子３ａ，３ｂ（第１および第２ソース用導体部）、ゲート端子４ａ，４ｂ（第１および第２ゲート用導体部）およびドレイン端子５（ドレイン用導体部）と、これらを封止する封止樹脂部（封止部、封止樹脂）６とを備えている。
【００３５】
封止樹脂部６は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂部６を形成することができる。封止樹脂部６により、ソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５の一部と半導体チップ２とが封止され、保護される。封止樹脂部６は、互いに反対側に位置する２つの主面である上面（表面、第１面）６ａおよび裏面（底面、下面、第２面）６ｂを有しており、封止樹脂部６の裏面６ｂ、すなわち半導体装置１の裏面（底面、下面）１ｂが、半導体装置１の実装面である。
【００３６】
半導体チップ（半導体基板）２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。半導体チップ２は封止樹脂部６内に封止されている。
【００３７】
本実施の形態では、半導体チップ２としては、例えばトレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された半導体チップなどを用いることができる。半導体チップ２には、図１のパワーＭＩＳＦＥＴＱ１，Ｑ２に対応する２つの縦型のパワーＭＩＳＦＥＴ（電界効果トランジスタ）が形成されている。
【００３８】
図１０は、半導体チップ２のチップレイアウトを示す平面図（上面図）である。なお、図１０では、半導体チップ２は、図５の半導体チップ２を時計回りに９０°回転させた向きで図示されている。本実施の形態の半導体チップ２は、図１のパワーＭＩＳＦＥＴＱ１に対応する縦型のパワーＭＩＳＦＥＴ（第１電界効果トランジスタ）が形成された第１ＭＩＳＦＥＴ領域１０ａと、図１のパワーＭＩＳＦＥＴＱ２に対応する縦型のパワーＭＩＳＦＥＴ（第２電界効果トランジスタ）が形成された第２ＭＩＳＦＥＴ領域１０ｂとを有している。第１ＭＩＳＦＥＴ領域１０ａに形成された縦型のパワーＭＩＳＦＥＴと、第２ＭＩＳＦＥＴ領域１０ｂに形成された縦型のパワーＭＩＳＦＥＴとは、半導体チップ２の両側に並んで配置されており、素子分離用の絶縁膜などにより互いに電気的に分離されている。
【００３９】
半導体チップ２は、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）２ａおよび裏面（表面２ａとは反対側の主面）２ｂを有している。図１０に示されるように、半導体チップ２の表面２ａには、第１ＭＩＳＦＥＴ領域１０ａに形成されたパワーＭＩＳＦＥＴ（Ｑ１）のソースに電気的に接続されたソース用電極１３ａ（第１ソース用電極）と、第２ＭＩＳＦＥＴ領域１０ｂに形成されたパワーＭＩＳＦＥＴ（Ｑ２）のソースに電気的に接続されたソース用電極１３ｂ（第２ソース用電極）とが形成されている。また、半導体チップ２の表面２ａには、第１ＭＩＳＦＥＴ領域１０ａに形成されたパワーＭＩＳＦＥＴ（Ｑ１）のゲートに電気的に接続されたゲート用電極１４ａ（第１ゲート用電極）と、第２ＭＩＳＦＥＴ領域１０ｂに形成されたパワーＭＩＳＦＥＴ（Ｑ２）のゲートに電気的に接続されたゲート用電極１４ｂ（第２ゲート用電極）とが形成されている。また、半導体チップ２の裏面２ｂの全面には、第１ＭＩＳＦＥＴ領域１０ａに形成されたパワーＭＩＳＦＥＴ（Ｑ１）のドレインと第２ＭＩＳＦＥＴ領域１０ｂに形成されたパワーＭＩＳＦＥＴ（Ｑ２）のドレインとに電気的に接続されたドレイン用電極１５が形成されている。
【００４０】
ソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂは、半導体チップ２の表面保護膜（後述する絶縁膜１１７）に形成された開口部２４から露出した導電体膜（導電体膜パターン）２５ａ，２５ｂ，２５ｃ，２５ｄにより形成されている。導電体膜２５ａ，２５ｂ，２５ｃ，２５ｄは、表面保護膜の下の同層の導電体膜（後述するアルミニウム膜１１６に対応）により形成されている。図１０には、ゲート用電極１４ａを形成する導電体膜２５ａと、ソース用電極１３ａを形成する導電体膜２５ｂと、ゲート用電極１４ｂを形成する導電体膜２５ｃと、ソース用電極１３ｂを形成する導電体膜２５ｄのパターン形状が点線で示されている。導電体膜２５ａおよび導電体膜２５ｂは、それぞれ、第１ＭＩＳＦＥＴ領域１０ａに形成されたパワーＭＩＳＦＥＴ（Ｑ１）のゲートおよびソースに電気的に接続され、導電体膜２５ｃおよび導電体膜２５ｄは、それぞれ、第２ＭＩＳＦＥＴ領域１０ｂに形成されたパワーＭＩＳＦＥＴ（Ｑ２）のゲートおよびソースに電気的に接続されている。
【００４１】
図１０にも示されるように、第１ＭＩＳＦＥＴ領域１０ａでは、同じ（共通の）導電体膜２５ｂ上に複数の開口部２４が形成され、それらの複数の開口部２４から露出する導電体膜２５ｂにより複数のソース用電極１３ａが形成されている。また、第２ＭＩＳＦＥＴ領域１０ｂでは、同じ（共通の）導電体膜２５ｄ上に複数の開口部２４が形成され、それらの複数の開口部２４から露出する導電体膜２５ｄにより複数のソース用電極１３ｂが形成されている。従って、半導体チップ２の表面２ａにおいて、ソース用電極１３ａ，１３ｂは、それぞれ複数設けられており、複数のソース用電極１３ａが半導体チップ２の第１ＭＩＳＦＥＴ領域１０ａに配置され、複数のソース用電極１３ｂが半導体チップ２の第２ＭＩＳＦＥＴ領域１０ｂに配置されている。また、半導体チップ２の表面２ａにおいて、ゲート用電極１４ａ，１４ｂは、それぞれ１つずつ設けられており、１つのゲート用電極１４ａが半導体チップ２の第１ＭＩＳＦＥＴ領域１０ａに配置され、１つのゲート用電極１４ｂが半導体チップ２の第２ＭＩＳＦＥＴ領域１０ｂに配置されている。各ソース用電極１３ａ，１３ｂおよび各ゲート用電極１４ａ，１４ｂ上には、バンプ電極（突起状電極）１６が形成されている。バンプ電極１６は、例えば金（Ａｕ）バンプである。他の形態として、バンプ電極１６を半田バンプとすることもできる。また、半導体チップ２の裏面２ｂの全面に１つのドレイン用電極１５が設けられている。第１ＭＩＳＦＥＴ領域１０ａに形成されたパワーＭＩＳＦＥＴ（Ｑ１）のドレインと第２ＭＩＳＦＥＴ領域１０ｂに形成されたパワーＭＩＳＦＥＴ（Ｑ２）のドレインとは、ドレイン電極１５に供給される共通の電位となる。
【００４２】
半導体チップ２の表面２ａにおいて、ソース用電極１３ａおよびゲート用電極１４ａの配置（配列）と、ソース用電極１３ｂおよびゲート用電極１４ｂの配置（配列）とは、第１ＭＩＳＦＥＴ領域１０ａと第２ＭＩＳＦＥＴ領域１０ｂとの間を通る線２０ａに対して線対称な関係になっている。すなわち、第１ＭＩＳＦＥＴ領域１０ａにおけるバンプ電極１６の配列と、第２ＭＩＳＦＥＴ領域１０ｂにおけるバンプ電極１６の配列とは、第１ＭＩＳＦＥＴ領域１０ａと第２ＭＩＳＦＥＴ領域１０ｂとの間を通る線２０ａに対して線対称な関係になっている。この線２０ａは、半導体チップ２を二分する線に対応する。
【００４３】
ソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５はいずれも導電体からなり、例えば、銅（Ｃｕ）または銅合金などの銅を主成分とする導電体材料からなる。銅を主成分とする導電体材料によりソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５を形成すれば、ソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５の低抵抗化と低コスト化が可能になる。例えば銅板のような導電体板を加工することで、ソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５を形成することができる。半導体チップ２は、半導体チップ２の裏面２ｂ側に位置するドレイン端子５と、半導体チップ２の表面２ａ側に位置するソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂとの間に配置されている。ソース端子３ａ、ソース端子３ｂ、ゲート端子４ａ、ゲート端子４ｂおよびドレイン端子５の間は、それぞれ封止樹脂部６によって絶縁されている。
【００４４】
半導体装置１は２つのソース端子３ａ，３ｂ（ソース用端子、ソース用リード、ソース用導電板、ソース用導体部）を有している。各ソース端子３ａ，３ｂは、一部が封止樹脂部６の側面から突出して露出し、他の一部（部分３１ａ，３２ａ）が封止樹脂部６内に封止されて半導体チップ２の表面２ａ上に延在している。半導体チップ２の複数のソース用電極１３ａは、ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａの下面３１ｂに、複数のバンプ電極１６を介して接合されて電気的に接続されている。半導体チップ２の複数のソース用電極１３ｂは、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａの下面３２ｂに、複数のバンプ電極１６を介して接合されて電気的に接続されている。
【００４５】
また、半導体装置１は２つのゲート端子４ａ，４ｂ（ゲート用端子、ゲート用リード、ゲート用導電板、ゲート用導体部）を有している。各ゲート端子４ａ，４ｂは、一部が封止樹脂部６の側面から突出して露出し、他の一部（部分３３ａ，３４ａ）が封止樹脂部６内に封止されて半導体チップ２の表面２ａ上に延在している。半導体チップ２のゲート用電極１４ａは、ゲート端子４ａのうちの半導体チップ２の表面２ａ上に延在する部分３３ａの下面３３ｂに、バンプ電極１６を介して接合されて電気的に接続されている。半導体チップ２のゲート用電極１４ｂは、ゲート端子４ｂのうちの半導体チップ２の表面２ａ上に延在する部分３４ａの下面３４ｂに、バンプ電極１６を介して接合されて電気的に接続されている。
【００４６】
また、半導体装置１は１つのドレイン端子（ドレイン用端子、ドレイン用リード、ドレイン用導電板、ドレイン用導体部）５を有している。半導体チップ２の裏面２ｂのドレイン電極１５は、銀（Ａｇ）ペーストまたは半田などの導電性の接合材（接着材）１８を介して、ドレイン端子５の上面３５ａに接合（接着）されて電気的に接続されている。ドレイン端子５の下面３５ｂ（上面３５ａとは逆側の面）は、封止樹脂部６の裏面６ｂで露出している。
【００４７】
本実施の形態の半導体装置１では、一方向から順にソース端子３ａ、ゲート端子４ａ、ゲート端子４ｂおよびソース端子３ｂが順に配置されている。すなわち、内側にゲート端子４ａ，４ｂが配置され、その両側にソース端子３ａ，３ｂが配置された状態となっている。図４にも示されるように、ゲート端子４ａとゲート端子４ｂとの間を通る線２０ｂに対して線対称となるように、線２０ｂの両側の一方にソース端子３ａおよびゲート端子４ａがゲート端子４ａを内側として配置され、線２０ｂの両側の他方にゲート端子４ｂおよびソース端子３ｂがゲート端子４ｂを内側として配置されている。また、ゲート端子４ａとゲート端子４ｂとの間を通る線２０ｂに対して、ソース端子３ａとソース端子３ｂとが対称な平面配置を有している。また、ソース端子３ａとソース端子３ｂとは、線２０ｂに対して線対称な平面形状を有しており、ゲート端子４ａとゲート端子４ｂとは、線２０ｂに対して線対称な平面形状を有している。この線２０ｂは、半導体装置１を二分する線に対応し、上記の線２０ａと平面的に重なる線である。
【００４８】
ソース端子３ａ，３ｂは、一部が封止樹脂部６内に封止され、他の一部が封止樹脂部６側面から突出して露出しており、封止樹脂部６内に封止されて半導体チップ２の表面２ａ上に延在する部分３１ａ，３２ａに、半導体チップ２のソース用電極１３ａ，１３ｂがバンプ電極１６を介して接続されている。ゲート端子４ａ，４ｂは、一部が封止樹脂部６内に封止され、他の一部が封止樹脂部６の側面から突出して露出しており、封止樹脂部６内に封止されて半導体チップ２の表面２ａ上に延在する部分３３ａ，３４ａに、半導体チップ２のゲート用電極１４ａ，１４ｂがバンプ電極１６を介して接続されている。
【００４９】
ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａは、ゲート端子４ａの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ａに対応）を含んでいる。換言すれば、ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａは、ゲート端子４ａのうちの半導体チップ２の表面２ａ上に延在する部分３３ａの隣り合う２辺（図４の辺６７ａ，６７ｂに対応）にそれぞれ対向する辺（図４の辺６８ａ，６８ｂに対応）を有している。この領域６６ａにおいても、半導体チップ２のソース用電極１３ａとその上に延在するソース端子３ａ（の部分３１ａ）とがバンプ電極１６を介して接合されて電気的に接続されている。
【００５０】
また、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａは、ゲート端子４ｂの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ｂに対応）を含んでいる。換言すれば、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａが、ゲート端子４ｂのうちの半導体チップ２の表面２ａ上に延在する部分３４ａの隣り合う２辺（図４の辺６９ａ，６９ｂに対応）にそれぞれ対向する辺（図４の辺７０ａ，７０ｂに対応）を有している。この領域６６ｂにおいても、半導体チップ２のソース用電極１３ｂとその上に延在するソース端子３ｂ（の部分３２ａ）とがバンプ電極１６を介して接合されて電気的に接続されている。
【００５１】
従って、本実施の形態の半導体装置１では、半導体チップ２の表面２ａにおいて、ゲート用電極１４ａ，１４ｂおよびその近傍以外の領域のほぼ全体に、ソース用電極１３ａ，１３ｂとソース端子３ａ，３ｂとを接続するバンプ電極１６を間隔を空けてまんべんなく配置することができる。そして、それら複数のバンプ電極１６を、半導体チップ２の表面２ａのゲート用電極１４ａ，１４ｂおよびその近傍以外の領域（領域６６ａ，６６ｂを含む）上に延在するソース端子３ａ，４ａに接続することができる。このため、ソース抵抗を低減でき、半導体装置１のオン抵抗を低減することができる。
【００５２】
図６〜図９にも示されるように、ソース端子３ａは、封止樹脂部６から突出している部分（露出部）で折り曲げられており、封止樹脂部６から突出した側の端部３１ｃ近傍の下面によりソース端子３ａの端子面３１ｄが形成されている。また、ソース端子３ｂは、封止樹脂部６から突出している部分（露出部）で折り曲げられており、封止樹脂部６から突出した側の端部３２ｃ近傍の下面によりソース端子３ｂの端子面３２ｄが形成されている。また、ゲート端子４ａは、封止樹脂部６から突出している部分（露出部）で折り曲げられており、封止樹脂部６から突出した側の端部３３ｃ近傍の下面によりゲート端子４ａの端子面３３ｄが形成されている。また、ゲート端子４ｂは、封止樹脂部６から突出している部分（露出部）で折り曲げられており、封止樹脂部６から突出した側の端部３４ｃ近傍の下面によりゲート端子４ｂの端子面３４ｄが形成されている。これら端子面３１ｄ，３２ｄ，３３ｄ，３４ｄは、ドレイン端子５の下面３５ｂとほぼ同一平面上に位置するようになっている。なお、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端部３１ｃ，３２ｃ，３３ｃ，３４ｃは、半導体装置１を製造する際の切断工程により生じた端部（端面、側面）である。
【００５３】
ドレイン端子５は、その側面および上面３５ａの一部が封止樹脂部６内に封止されており、封止樹脂部６内において、ドレイン端子５の上面３５ａ上に半導体チップ２の裏面２ｂのドレイン用電極１５が接続されている。また、ドレイン端子５の下面３５ｂは、封止樹脂部６の裏面６ｂで露出されている。また、ドレイン端子５の封止樹脂部６内に封止された側とは逆側の端部３５ｃ近傍は、封止樹脂部６の側面から突出して露出されている。なお、ドレイン端子５の端部３５ｃは、半導体装置１を製造する際の切断工程により生じた端部（端面、側面）である。また、ドレイン端子５にはレジンロック用の開口部（スリット）３５ｄが形成されており、この開口部３５ｄ内を封止樹脂部６が充填された状態とすることで、封止樹脂部６からドレイン端子５が抜けにくくすることができる。開口部３５ｄの代わりに、Ｖ字型の溝など非貫通型のレジンロックを設けることもできる。
【００５４】
このように、封止樹脂部６の裏面６ｂに対応する半導体装置１の裏面（底面）１ｂ側で、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂとが露出している。これら各端子の露出部（すなわちソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂ）が半導体装置１の外部端子（端子、外部接続端子、外部接続用端子）として機能する。このため、半導体装置１ｂの裏面１ｂで露出するソース端子３ａ，３ｂの端子面３１ｄ，３２ｄ、ゲート端子４ａ，４ｂの端子面３３ｄ，３４ｄおよびドレイン端子５の下面３５ｂは、実質的に同一面上に形成されていることがより好ましい。半導体装置１の裏面１ｂ側で、外部端子として、ソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂとが露出しているので、半導体装置１の裏面１ｂ側が半導体装置１の実装面となる。また、ドレイン端子５は、半導体装置１の放熱用の部材としても機能することができ、半導体チップ２で生じた熱を、ドレイン端子５を介して、半導体装置１を実装した実装基板（後述する実装基板５１に対応）側に放熱することもできる。
【００５５】
また、本実施の半導体装置では、上記のように、一方向から順にソース端子３ａ、ゲート端子４ａ、ゲート端子４ｂおよびソース端子３ｂが順に配置されているので、樹脂封止部６からのソース端子３ａの露出部（の端子面３１ｄ）、ゲート端子４ａの露出部（の端子面３３ｄ）、ゲート端子４ｂの露出部（の端子面３４ｄ）およびソース端子３ｂの露出部（の端子面３２ｄ）も、一方向から順に配置（配列）されている。このため、内側にゲート端子４ａ，４ｂの露出部（の端子面３３ｄ，３４ｄ）が配置され、その両側にソース端子３ａ，３ｂの露出部（の端子面３１ｄ，３２ｄ）が配置された状態となっている。
【００５６】
次に、本実施の形態の半導体装置１の製造工程について説明する。図１１は、本実施の形態の半導体装置１の製造工程を示す工程フロー図である。図１２〜図１４は、本実施の形態で用いられる半導体チップ２の製造工程中の要部断面図である。図１５〜図２１は、本実施の形態の半導体装置１の製造工程を示す要部平面図または要部断面図である。図１５〜図２１のうち、図１５、図１７および図１９は平面図（要部平面図）であり、図１６、図１８、図２０および図２１は断面図（要部断面図）である。なお、図１６、図１８、図２０および図２１は、図１５のＥ−Ｅ線に対応する位置での断面、すなわち、図６と同じ断面に対応する。また、図１５と図１６とは同じ工程段階に対応し、図１７と図１８とは同じ工程段階に対応し、図１９と図２０とは同じ工程段階に対応する。なお、図１５および図１７と図１９とは、表裏反対向きとなっている（図１５および図１７は図３と同じ向きに対応し、図１９は図２と同じ向きに対応する）。
【００５７】
半導体装置１を製造するには、まず、半導体チップ２およびリードフレーム（導電体部材）４１，４２を準備する（ステップＳ１）。
【００５８】
半導体チップ２の製造工程の一例を図１２〜図１４を用いて説明する。
【００５９】
半導体チップ２を製造するには、まず、図１２に示されるように、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１０１ａの主面上に、ｎ−型単結晶シリコンからなるエピタキシャル層１０１ｂを成長させて、半導体基板（半導体ウエハ、いわゆるエピタキシャルウエハ）１０１を形成する。
【００６０】
半導体基板１０１は、上記パワーＭＩＳＦＥＴＱ１に対応する縦型のパワーＭＩＳＦＥＴが形成される領域１００Ａと、上記パワーＭＩＳＦＥＴＱ２に対応する縦型のパワーＭＩＳＦＥＴが形成される領域１００Ｂとを有している。領域１００Ａは、上記第１ＭＩＳＦＥＴ領域１０ａに相当し、領域１００Ｂは、上記第２ＭＩＳＦＥＴ領域１０ｂに相当する。
【００６１】
次に、半導体基板１０１の主面に絶縁膜（酸化シリコン膜）を形成した後、この絶縁膜をパターン化するなどして、絶縁膜１０２（ＳｉＯ２プレート）を形成する。半導体基板１０１の領域１００Ａと領域１００Ｂとの間は、絶縁膜１０２により電気的に分離される。これにより、領域１００Ａに形成される縦型のパワーＭＩＳＦＥＴと領域１００Ｂに形成される縦型のパワーＭＩＳＦＥＴとを、電気的に分離することができる。
【００６２】
次に、半導体基板１０１の主面にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型ウエル１０３を形成する。
【００６３】
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて半導体基板１０１をドライエッチングすることにより、トレンチゲート形成用の溝すなわちゲート用トレンチ１０４を形成する。ゲート用トレンチ１０４の深さはｐ型ウエル１０３よりも深く、かつエピタキシャル層１０１ｂの底部よりは浅くなる寸法である。
【００６４】
次に、例えば熱酸化法などを用いて、ゲート用トレンチ１０４の内壁面（側面および底面）上などに比較的薄いゲート絶縁膜（酸化シリコン膜）１０５を形成する。
【００６５】
次に、半導体基板１０１の主面上に、例えば低抵抗の多結晶シリコン膜などからなる導体膜（ゲート電極材料膜）を形成する。それから、ゲート配線形成領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を上記導体膜上に形成し、このフォトレジストパターンをエッチングマスクとして用いて、上記導体膜をエッチバックすることにより、ゲート用トレンチ１０４内に埋め込まれた低抵抗の多結晶シリコンなどからなるゲート部１０６と、ゲート部１０６と一体的に形成されたゲート配線部１０６ａとを形成する。
【００６６】
次に、図１３に示されるように、半導体基板１０１の主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、チャネル領域１０７を形成する。それから、半導体ウエハ１の主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ソース領域１０８を形成する。
【００６７】
次に、半導体基板１０１の主面上に絶縁膜１１２を形成し、フォトリソグラフィ技術およびエッチング技術を用いてパターン化する。この際、絶縁膜１１２には半導体基板１０１の主面を露出するコンタクトホール１１３と、ゲート配線部１０６ａの一部を露出するスルーホール１１４とが形成される。
【００６８】
次に、コンタクトホール１１３から露出する半導体基板１０１をエッチングして孔１１５を形成する。それから、コンタクトホール１１３および孔１１５から露出する半導体基板１０１に、例えばｐ型の不純物（例えばホウ素（Ｂ））をイオン注入するによって、ｐ＋型の半導体領域を形成する。
【００６９】
次に、半導体基板１０１の主面上に、例えばチタンタングステン膜（図示せず）を必要に応じて形成した後、その上にアルミニウム膜（またはアルミニウム合金膜）１１６をスパッタリング法などによって形成する。それから、チタンタングステン膜およびアルミニウム膜１１６の積層膜をフォトリソグラフィ技術およびエッチング技術を用いてパターン化する。パターニングされたアルミニウム膜１１６により、領域１００Ａにゲート電極（ゲート配線）１１６ａおよびソース配線１１６ｂが形成され、領域１００Ｂにゲート電極（ゲート配線）１１６ｃおよびソース配線１１６ｄが形成される。なお、ゲート電極１１６ａが上記導電体膜２５ａに対応し、ソース配線１１６ｂが上記導電体膜２５ｂに対応し、ゲート電極１１６ｃが上記導電体膜２５ｃに対応し、ソース配線１１６ｄが上記導電体膜２５ｄに対応する。
【００７０】
ゲート電極（ゲート配線）１１６ａは、領域１００Ａに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ１）のゲートに電気的に接続されたアルミニウム膜１１６からなり、ソース配線１１６ｂは、領域１００Ａに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ１）のソースに電気的に接続されたアルミニウム膜１１６からなる。また、ゲート電極（ゲート配線）１１６ｃは、領域１００Ｂに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ２）のゲートに電気的に接続されたアルミニウム膜１１６からなり、ソース配線１１６ｄは、領域１００Ｂに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ２）のソースに電気的に接続されたアルミニウム膜１１６からなる。
【００７１】
次に、半導体基板１０１の主面上に、例えばポリイミド系の樹脂などからなる表面保護のための絶縁膜（保護膜）１１７を形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜１１７をパターン化し、ゲート電極１１６ａ，１１６ｃおよびソース配線１１６ｂ，１１６ｄの一部が露出するような開口部１１８（上記開口部２４に対応）を形成してボンディングパッドを形成する。領域１００Ａにおいて、絶縁膜１１７の開口部１１８から露出するゲート電極１１６ａが、半導体チップ２の上記ゲート用電極１４ａとなり、絶縁膜１１７の開口部１１８から露出するソース配線１１６ｂが上記ソース用電極１３ａとなる。また、領域１００Ｂにおいて、絶縁膜１１７の開口部１１８から露出するゲート電極１１６ｃが、半導体チップ２の上記ゲート用電極１４ｂとなり、絶縁膜１１７の開口部１１８から露出するソース配線１１６ｄが上記ソース用電極１３ｂとなる。
【００７２】
次に、半導体基板１０１の裏面を研削または研磨して薄くする。その後、半導体基板１０１の裏面に例えばニッケル、チタン、ニッケルおよび金を蒸着法などによって被着することにより、ドレイン電極１１９を形成する。このドレイン電極１１９が、半導体チップ２の上記ドレイン用電極１５となる。
【００７３】
このようにして、トレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴのような半導体素子が半導体基板１０１にされる。すなわち、半導体基板１０１の領域１００Ａに上記パワーＭＩＳＦＥＴＱ１に対応する縦型のパワーＭＩＳＦＥＴが形成され、半導体基板１０１の領域１００Ｂに上記パワーＭＩＳＦＥＴＱ２に対応する縦型のパワーＭＩＳＦＥＴが形成される。領域１００Ａに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ１）と領域１００Ｂに形成された縦型のパワーＭＩＳＦＥＴ（Ｑ２）とは、絶縁膜１０２により互いに電気的に分離されているが、いずれのドレインもドレイン電極１１９（ドレイン用電極１５）に電気的に接続されており、ドレインが共通となっている。
【００７４】
次に、図１４に示されるように、絶縁膜１１７の開口部１１８から露出するゲート電極１１６ａ上（すなわちゲート用電極１４ａ，１４ｂ上）と、絶縁膜１１７の開口部１１８から露出するソース配線１１６ｂ上（すなわちソース用電極１３ａ，１３ｂ上）とに、金（Ａｕ）バンプのようなバンプ電極１２１を形成する。金バンプからなるバンプ電極１２１は、例えばワイヤボンディングツールなどを用いて形成することができる。バンプ電極１２１が上記バンプ電極１６に対応する。バンプ電極１２１として半田バンプを形成することもできる。
【００７５】
その後、半導体基板１０１は、ダイシングソーなどを用いて切断またはダイシングされて、個片化された半導体チップ２に分離される。このようにして、トレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴＱ１，Ｑ２が形成された半導体チップ（半導体基板）２が製造される。なお、縦型ＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。また、ここでは、ｎチャネル型のパワーＭＩＳＦＥＴを形成する場合について説明したが、ｎ型とｐ型の導電型を逆にするなどして、ｐチャネル型のパワーＭＩＳＦＥＴを形成することもできる。
【００７６】
また、半導体装置１の製造に用いられるリードフレーム４１，４２は、導電体からなる導電体部材であり、例えば銅（Ｃｕ）または銅合金などの金属材料により形成されている。図１５および図１６に示されるように、リードフレーム４１は、ソース端子３ａ，３ｂとなるソース端子部４３ａ，４３ｂと、ゲート端子４ａ，４ｂとなるゲート端子部４４ａ，４４ｂとを有しており、これらは一体的に形成されている。また、リードフレーム４２は、ドレイン端子５となるドレイン端子部４５を有している。リードフレーム４１，４２は、金属板（銅板など）を例えば成形（プレス加工）またはエッチングなどにより所定の形状に加工するなどにより、製造することができる。なお、リードフレーム４１，４２は、実際には上記した各部によって構成される単位フレームを複数個連設した構成になっている。
【００７７】
半導体チップ２およびリードフレーム４１，４２が準備された後、図１５および図１６に示されるように、リードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂに、半導体チップ２の表面２ａのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを、バンプ電極１６を介して接続する（ステップＳ２）。すなわち、リードフレーム４１に半導体チップ２がフリップチップ接続される。
【００７８】
ステップＳ２では、まず、リードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂと、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂ上のバンプ電極１６とが平面的に重なるように、半導体チップ２の裏面２ｂ側を上方に向けた状態で半導体チップ２をリードフレーム４１上に配置する。そして、バンプ電極１６が金バンプの場合は、半導体チップ２のバンプ電極１６をリードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂに圧着するなどして接合する。バンプ電極１６が半田バンプの場合は、半導体チップ２をリードフレーム４１上に配置した後、半田リフロー処理を行って、バンプ電極１６をリードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂに接合する。これにより、半導体チップ２の表面２ａのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂが、リードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂに、それぞれバンプ電極１６を介して接合されて電気的に接続される。
【００７９】
次に、図１７および図１８に示されるように、半導体チップ２の裏面２ｂ上に銀（Ａｇ）ペーストなどの接合材（接着材）１８を配置（塗布）してから、半導体チップ２の裏面２ｂ上に接合材１８を介してリードフレーム４２を配置する。すなわち、半導体チップ２の裏面２ｂのドレイン用電極１５上に接合材１８を介してリードフレーム４２のドレイン端子部４５が配置されるように、リードフレーム４１および半導体チップ２上にリードフレーム４２を配置する。接合材１８の粘着性（接着性）により、半導体チップ２にリードフレーム４２が仮固定される。その後、加熱処理などにより接合材１８を硬化する。これにより、リードフレーム４２のドレイン端子部４５が、半導体チップ２の裏面２ｂのドレイン用電極１５に、硬化した導電性の接合材１８を介して接合されて電気的に接続される（ステップＳ３）。
【００８０】
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行って、封止樹脂部４６を形成し、半導体チップ２を封止樹脂部４６によって封止する（ステップＳ４）。
【００８１】
ステップＳ４では、封止樹脂部４６の裏面からリードフレーム４２のドレイン端子部４５の下面４５ｂが露出するように、封止樹脂部４６を形成する。これは、ステップＳ４のモールド工程で、リードフレーム４２のドレイン端子部４５の下面４５ｂがモールド用金型に接触（密着）した状態で金型のキャビティ内に封止樹脂部４６形成用の材料（封止樹脂材料）を注入し、注入した封止樹脂材料を硬化して封止樹脂部４６を形成することで実現できる。封止樹脂部４６を形成するための封止樹脂材料は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ樹脂などを用いることができる。封止樹脂部４６の形成後、必要に応じて封止樹脂部４６のバリの除去を行うこともできる。その後、必要に応じてめっき処理を行って、リードフレーム４１，４２の封止樹脂部４６から露出する部分（導電体からなる部分）上にめっき層（図示せず）を形成することもできる。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
【００８２】
次に、リードフレーム４１，４２を所定の位置で切断する（ステップＳ５）。例えば、図１９において、２点鎖線で示される切断線４７に沿ってリードフレーム４１，４２を切断し、封止樹脂部４６から突出するリードフレーム４１，４２を除去する。その後、封止樹脂部４６から突出するソース端子３ａ，３ｂおよびゲート端子部４４ａ，４４ｂを折り曲げ加工する。これにより、図２１に示されるように、個片に分割された半導体装置１が得られる（製造される）。図２１に示される半導体装置１は、図１〜図７に示される半導体装置１に対応する。
【００８３】
封止樹脂部４６が半導体装置１の封止樹脂部６となる。また、リードフレーム４１から切断されて分離されたソース端子部４３ａ，４３ｂが半導体装置１のソース端子３ａ，３ｂとなり、リードフレーム４１から切断されて分離されたゲート端子部４４ａ，４４ｂが半導体装置１のゲート端子４ａ，４ｂとなり、リードフレーム４２から切断されて分離されたドレイン端子部４５が半導体装置１のドレイン端子５となる。
【００８４】
図２２は、本実施の形態の半導体装置１を実装基板５１上に実装した状態を示す要部断面図であり、図２３はその要部平面図（上面図）である。なお、図２３は平面図であるが、図面を見易くするために配線パターン５２にはハッチングを付してある。
【００８５】
図２２および図２３に示されるように、半導体装置１は、複数の配線を有する実装基板（配線基板）５１上に実装（搭載）可能である。半導体装置１を実装基板５１に実装する際には、半導体装置１の裏面１ｂ側が実装基板５１への実装面となり、半導体装置１の裏面１ｂ側で露出する外部接続端子、すなわちソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂとが、実装基板５１の配線パターン（配線、端子、導体パターン）５２と導電性の接合材５３を介して接合され、電気的に接続される。接合材５３は、例えば半田などからなる。従って、半導体装置１における封止樹脂部６からの各端子３ａ，３ｂ，４ａ，４ｂ，５の露出部（すなわちソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂ）は、それぞれ実装基板５１の配線パターン５２と電気的に接続可能である。
【００８６】
半導体装置１を実装基板５１に実装するには、まず、実装基板５１の配線パターン５２上に半田ペーストを塗布してから、半導体装置１を実装基板５１上に配置する。この際、半導体装置１のソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとドレイン端子５の下面３５ｂとがそれぞれ実装基板５１の配線パターン５２に平面的に重なるようにし、半導体装置１の裏面１ｂ側が実装基板５１に対向する向きで、半導体装置１を実装基板５１上に配置する。それから、半田リフロー処理を行って、半田ペーストを溶融、固化して、固化した接合材５３（半田）とし、半導体装置１を実装基板５１に実装することができる。また、実装基板５１上には、制御用ＩＣ２３も実装され、制御用ＩＣ２３と半導体装置１とは配線パターン５２を介して電気的に接続されて、制御用ＩＣ２３により半導体装置１が制御される。
【００８７】
半導体装置１の裏面１ｂでは、外部端子として一方向から順にソース端子３ａの端子面３１ｄ、ゲート端子４ａの端子面３３ｄ、ゲート端子４ｂの端子面３４ｄおよびソース端子３ｂの端子面３２ｄが配置されており、これら端子面３１ｄ，３２ｄ，３３ｄ，３４ｄの配置に合わせて、実装基板５１上の配線パターン５２のレイアウトが行われている。従って、実装基板５１上の配線パターン５２では、一方向から順にソース用配線パターン６３ａ、ゲート用配線パターン６４ａ、ゲート用配線パターン６４ｂ、ソース用配線パターン６３ｂが配置されたレイアウトとなっている。なお、配線パターン５２のうちのソース用配線パターン６３ａに半導体装置１のソース端子３ａの端子面３１ｄが接合材５３を介して接合されて電気的に接続され、配線パターン５２のうちのソース用配線パターン６３ｂに半導体装置１のソース端子３ｂの端子面３２ｄが接合材５３を介して接合されて電気的に接続される。また、配線パターン５２のうちのゲート用配線パターン６４ａに半導体装置１のゲート端子４ａの端子面３３ｄが接合材５３を介して接合されて電気的に接続され、配線パターン５２のうちのゲート用配線パターン６４ｂに半導体装置１のゲート端子４ｂの端子面３４ｄが接合材５３を介して接合されて電気的に接続される。また、配線パターン５２のうちのドレイン用配線パターン６５に半導体装置１のドレイン端子５の下面３５ｂが接合材５３を介して接合されて電気的に接続される。
【００８８】
本実施の形態においては、半導体装置１の裏面１ｂ側において、一方向から順にソース端子３ａの端子面３１ｄ、ゲート端子４ａの端子面３３ｄ、ゲート端子４ｂの端子面３４ｄおよびソース端子３ｂの端子面３２ｄを配置し、ゲート端子４ａ，４ｂの端子面３３ｄ，３４ｄを内側に、ソース端子３ａ，３ｂの端子面３１ｄ，３２ｄを外側に配置している。このため、ソース端子３ａ，３ｂの端子面３１ｄ，３２ｄを接続するソース用配線パターン６３ａ，６３ｂがゲート用配線パターン６４ａ，６４ｂの外側に配置されて、そのレイアウトの自由度が増すことから、ソース用配線パターン６３ａ，６３ｂを太く形成することができる。すなわち、ソース用配線パターン６３ａ，６３ｂの幅Ｗ１，Ｗ２をゲート用配線パターン６４ａ，６４ｂの幅Ｗ３，Ｗ４よりも大きくする（Ｗ１，Ｗ２＞Ｗ３，Ｗ４）ことができる。従って、ソース用配線パターン６３ａ，６３ｂの基板配線抵抗を低減でき、配線損失を低減することができる。さらに配線パターン５２のレイアウトが簡単となり、本実施の形態を適用しなかった場合に比べて相対的に小さい面積で配線パターン５２がレイアウトできるので、実装基板５１の面積をより小さくすることができる。
【００８９】
次に、本実施の形態の半導体装置１の効果について、より詳細に説明する。
【００９０】
図１に示されるように、Ｌｉ＋電池パック２１では、Ｌｉ＋セル（Ｌｉ＋電池）２２にドレインＤを共通とした充放電用の２つのパワーＭＩＳＦＥＴＱ１，Ｑ２がスイッチ素子（スイッチング素子）として接続されて使用される。本実施の形態とは異なり、パワーＭＩＳＦＥＴを形成した半導体チップを樹脂封止した半導体パッケージを２つ用意してＬｉ＋電池パックのスイッチ素子として使用した場合、Ｌｉ＋電池パックが大型化してしまう。このため、本実施の形態のように、１つの半導体チップ２に２つのパワーＭＩＳＦＥＴＱ１，Ｑ２を形成し、この半導体チップ２を樹脂封止して半導体パッケージ（半導体装置１）を形成し、この半導体装置１をＬｉ＋電池パック２１（バッテリ）の充放電スイッチ素子として使用することにより、スイッチ素子が１つの半導体装置１で構成できるので、Ｌｉ＋電池パック２１を小型化することができる。
【００９１】
図３７は、本発明者が検討した比較例の半導体装置２０１の平面透視図であり、封止樹脂部（図示せず）を透視したときの比較例の半導体装置２０１の上面図に対応しており、上記図４にほぼ対応するものである。
【００９２】
図３７の比較例の半導体装置２０１は、半導体チップ２０２と、ソース端子２０３ａ，２０３ｂ、ゲート端子２０４ａ，２０４ｂおよびドレイン端子２０５と、これらを封止する封止樹脂部（図示せず）とを備えている。半導体チップ２０２には、パワーＭＩＳＦＥＴＱ１，Ｑ２に対応する２つの縦型のパワーＭＩＳＦＥＴが形成されている。
【００９３】
半導体チップ２０２の表面には、パッド電極として、パワーＭＩＳＦＥＴＱ１のソースに電気的に接続されたソース用電極２１３ａと、パワーＭＩＳＦＥＴＱ１のゲートに電気的に接続されたゲート用電極２１４ａと、パワーＭＩＳＦＥＴＱ２のゲートに電気的に接続されたゲート用電極２１４ｂと、パワーＭＩＳＦＥＴＱ２のソースに電気的に接続されたソース用電極２１３ｂとが形成されている。また、半導体チップ２０２の裏面の全面には、パワーＭＩＳＦＥＴＱ１，Ｑ２のドレインに電気的に接続されたドレイン用電極（図示せす）が形成されている。半導体チップ２０２のソース用電極２１３ａ，２１３ｂおよびゲート用電極２１４ａ，２１４ｂは、それぞれ、ソース端子２０３ａ，２０３ｂおよびゲート端子２０４ａ，２０４ｂにボンディングワイヤ２０７を介して電気的に接続されている。また、半導体チップ２０２の裏面のドレイン用電極は、ドレイン端子２０５に導電性の接合材を介して接合されて電気的に接続されている。
【００９４】
このような構成を有する比較例の半導体装置２０１では、一方向から順にソース用電極２１３ａ、ゲート用電極２１４ａ、ゲート用電極２１４ｂおよびソース用電極２１３を配置し、半導体チップ２０２のソース用電極２１３ａ，２１３ｂを外側に、ゲート用電極２１４ａ，２１４ｂを内側に配置する。これにより、外部端子として、ソース端子２０３ａ，２０３ｂを外側に、ゲート端子２０４ａ，２０４ｂを内側に配置することができる。従って、比較例の半導体装置２０１を実装する実装基板において、ソース端子２０３ａ，２０３ｂを接続するソース用配線パターンが、ゲート端子２０４ａ，２０４ｂを接続するゲート用配線パターンの外側に配置されて、そのレイアウトの自由度が増すことから、ソース用配線パターンを太く形成することができる。これにより、ソース用配線パターンの基板配線抵抗が低減し、配線損失を低減することができる。さらに半導体装置２０１を実装する実装基板における配線パターンのレイアウトが簡単となり、小さい面積で配線パターンがレイアウトできるので、実装基板の面積を小さくすることができる。
【００９５】
比較例の半導体装置２０１では、半導体チップ２０２のソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤ２０７の数を多くすることで、ソース抵抗を低減することができる。しかしながら、比較例の半導体装置２０１のようにボンディングワイヤ２０７を介してソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを接続する場合、半導体チップ２０２から離間されて配置されたソース端子２０３ａ，２０３ｂに比較的近い位置にのみソース用電極２１３ａ，２１３ｂを設け、図３７に示される領域２２１，２２２，２２３，２２４には、ソース用電極２１３ａ，２１３ｂを設けない。ここで、領域２２１は、半導体チップ２０１の表面における、ソース端子２０３ａからソース用電極２１３ａへの延長方向の領域に対応し、領域２２２は、半導体チップ２０１の表面における、ソース端子２０３ｂからソース用電極２１３ｂへの延長方向の領域に対応する。また、領域２２３は、半導体チップ２０１の表面における、ゲート端子２０４ａからゲート用電極２１４ａへの延長方向の領域に対応し、領域２２４は、半導体チップ２０１の表面における、ゲート端子２０４ｂからゲート用電極２１４ｂへの延長方向の領域に対応する。
【００９６】
比較例の半導体装置２０１において、たとえ領域２２１，２２２，２２３，２２４にも延在（存在）するようにソース用電極２１３ａ，２１３ｂを設けたとしても、領域２２１，２２２，２２３，２２４にはボンディングワイヤ２０７を接続するのは困難である。その理由は、領域２２１，２２２，２２３，２２４はソース端子２０３ａ，２０３ｂから離れているため、領域２２１，２２２，２２３，２２４とソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤの長さが長くなり、たとえ領域２２１，２２２，２２３，２２４とソース端子２０３ａ，２０３ｂとをボンディングワイヤで接続したとしても、ソース抵抗の低減にはほとんど寄与しないためである。また、ソース端子２０３ａ，２０３ｂへのボンディングワイヤ２０７の接続可能本数は、ソース端子２０３ａ，２０３ｂのボンディング可能面積により決まる。ボンディングワイヤ２０７の接続可能本数が限られている場合は、ソース端子２０３ａ，２０３ｂから近い位置にあるソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを全てのボンディングワイヤ２０７で接続した方がソース抵抗を低減するには有利である。
【００９７】
また、領域２２２，２２４にまで延在するようにソース用電極２１３ａ，２１３ｂを設けたとしても、領域２２２，２２４とソース端子２０３ａ，２０３ｂとをボンディングワイヤ２０７で接続するのは困難である。これは、領域２２２，２２４とソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤがあると、それが、ゲート用電極２１４ａ，２１４ｂとゲート端子２０４ａ，２０４ｂとを接続するボンディングワイヤとクロスして互いに接触してしまう可能性が生じてしまうためである。
【００９８】
このため、比較例の半導体装置２０１のように、ソース端子２０３ａ，２０３ｂを、ソース端子２０３ａ，２０３ｂから近い位置にあるソース用電極２１３ａ，２１３ｂにのみ、ボンディングワイヤ２０７を介して接続することになる。従って、比較例の半導体装置２０１では、半導体チップ２０２の表面の領域２２１，２２２，２２３，２２４を有効に使用することができず、領域２２１，２２２，２２３，２２４はデッドスペースになってしまい、オン抵抗の低減には限界がある。
【００９９】
それに対して、本実施の形態では、図２〜図９に示されるように、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂをソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂにボンディングワイヤを用いることなく、バンプ電極１６を介して電気的に接続している。
【０１００】
本実施の形態では、半導体チップ２の表面２ａの第１ＭＩＳＦＥＴ領域１０ａ側において、ゲート端子４ａに相対的に近い位置にゲート用電極１４ａおよびその上のバンプ電極１６を設け、それ以外の領域に、ソース用電極１３ａおよびその上のバンプ電極１６をまんべんなく配置させている。また、半導体チップ２の表面２ａの第２ＭＩＳＦＥＴ領域１０ｂ側において、ゲート端子４ｂに相対的に近い位置にゲート用電極１４ｂおよびその上のバンプ電極１６を設け、それ以外の領域に、ソース用電極１３ｂおよびその上のバンプ電極１６をまんべんなく配置させている。そして、ゲート用電極１４ａ，１４ｂおよび、ソース用電極１３ａ，１３ｂを、それぞれの上に延在するゲート端子４ａ，４ｂおよびソース端子３ａ，３ｂとバンプ電極１６を介して接続している。
【０１０１】
本実施の形態では、半導体チップ２のソース用電極１３ａとソース端子３ａとを複数のバンプ電極１６を介して電気的に接続し、半導体チップ２のソース用電極１３ｂとソース端子３ｂとを複数のバンプ電極１６を介して電気的に接続しているので、ソース抵抗を低減することができる。
【０１０２】
また、本実施の形態では、半導体チップ２の表面２ａのゲート用電極１４ａ，１４ｂ形成領域以外のほとんどの領域上に、低抵抗の導電板からなるソース端子３ａ，３ｂを延在させ、半導体チップ２のソース用電極１３ａ，１３ｂを、それぞれの上に延在するソース端子３ａ，３ｂに複数のバンプ電極１６を介して接続している。低抵抗の導電板からなるソース端子３ａ，３ｂは、ボンディングワイヤのような細線状の部材ではないので、バンプ電極１６とソース端子３ａ，３ｂとの接続位置の違いによる抵抗差はほとんど生じない。このため、半導体チップ２において、比較例の半導体装置２０１で説明した領域２２１，２２２，２２３，２２４に対応する位置にソース用電極１３ａ，１３ｂおよびその上のバンプ電極１６を設けることで、そのバンプ電極１６をバンプ電極１６上に延在するソース端子３ａ，３ｂに接続し、ソース抵抗をさらに低減させることができる。すなわち、領域２２１，２２２，２２３，２２４に対応する位置に設けたソース用電極１３ａ，１３ｂおよびバンプ電極１６であっても、ソース抵抗の低減に十分に寄与することができる。これにより、ソース抵抗をより低減することができる。
【０１０３】
また、比較例の半導体装置２０１のようにボンディングワイヤを用いた場合には、領域２２２，２２４にソース用電極２１３ａ，２１３ｂを延在させてそこにボンディングワイヤを接続すると、ソース用電極２１３ａ，２１３ｂとソース端子２０３ａ，２０３ｂとを接続するボンディングワイヤが、ゲート用電極２１４ａ，２１４ｂとゲート端子２０４ａ，２０４ｂとを接続するボンディングワイヤとクロスして互いに接触する可能性が生じる。これは、半導体装置の製造歩留まりを低下させてしまう。
【０１０４】
それに対して、本実施の形態では、ゲート用電極１４ａ，１４ｂおよび、ソース用電極１３ａ，１３ｂを、それぞれの上に延在するゲート端子４ａ，４ｂおよびソース端子３ａ，３ｂとバンプ電極１６を介して接続している。このため、ゲート用電極１４ａ，１４ｂおよびゲート端子４ａ，４ｂ間を接続する部材（バンプ電極１６）とソース用電極１３ａ，１３ｂおよびソース端子３ａ，３ｂ間を接続する部材（バンプ電極１６）とが接触するのを防止することができる。
【０１０５】
このため、本実施の形態の半導体装置１では、半導体チップ２の表面２ａの第１ＭＩＳＦＥＴ領域１０ａ側において、ゲート端子４ａ以外の領域に、比較例の半導体装置２０１で説明した領域２２２に対応する領域（図４に示される領域６６ａ）を含めて、ソース用電極１３ａをまんべんなく設けることができ、そのソース用電極１３ａを複数のバンプ電極１６を介してソース端子３ａに電気的に接続することができる。同様に、半導体チップ２の表面２ａの第２ＭＩＳＦＥＴ領域１０ｂ側において、ゲート端子４ｂ以外の領域に、比較例の半導体装置２０１で説明した領域２２４に対応する領域（図４に示される領域６６ｂ）を含めて、ソース用電極１３ｂをまんべんなく設けることができ、そのソース用電極１３ｂを複数のバンプ電極１６を介してソース端子３ｂに電気的に接続することができる。
【０１０６】
本実施の形態では、ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａは、ゲート端子４ａの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ａに対応）を含んでいる。この領域６６ａにおいても、半導体チップ２のソース用電極１３ａが、その上に延在するソース端子３ａ（の部分３１ａ）とバンプ電極１６を介して接合されて電気的に接続されている。また、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａは、ゲート端子４ｂの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ｂに対応）を含んでいる。この領域６６ｂにおいても、半導体チップ２のソース用電極１３ｂが、その上に延在するソース端子３ｂ（の部分３２ａ）とバンプ電極１６を介して接合されて電気的に接続されている。
【０１０７】
例えば、半導体チップ２のソース用電極１３ａとソース端子３ａとを接続するバンプ電極１６は、半導体チップ２の表面２ａ（の第１ＭＩＳＦＥＴ領域１０ａ側）に複数列配置されており、半導体チップ２のソース用電極１３ａとソース端子３ａとを接続するバンプ電極１６の一部と、半導体チップ２のゲート用電極１４ａとゲート端子４ａとを接続するバンプ電極１６とが同じ列上に配置されている。また、半導体チップ２のソース用電極１３ｂとソース端子３ｂとを接続するバンプ電極１６は、半導体チップ２の表面２ａ（の第２ＭＩＳＦＥＴ領域１０ｂ側）に複数列配置されており、半導体チップ２のソース用電極１３ｂとソース端子３ｂとを接続するバンプ電極１６の一部と、半導体チップ２のゲート用電極１４ｂとゲート端子４ｂとを接続するバンプ電極１６とが同じ列上に配置されている。従って、本実施の形態の半導体装置１では、半導体チップ２の表面２ａにおいて、ゲート用電極１４ａ，１４ｂおよびその近傍以外の領域のほぼ全体に、ソース用電極１３ａ，１３ｂとソース端子３ａ，３ｂとを接続するバンプ電極１６が間隔を空けてまんべんなく配置されている。そして、それら複数のバンプ電極１６を、半導体チップ２の表面２ａのゲート用電極１４ａ，１４ｂおよびその近傍以外の領域（領域６６ａ，６６ｂを含む）上に延在するソース端子３ａ，４ａに接続する。
【０１０８】
このように、本実施の形態の半導体装置１では、半導体チップ２の表面２ａの領域を有効に使用することができ、半導体チップ２の表面２ａに上記半導体装置２０１における領域２２１，２２２，２２３，２２４のようなデッドスペースが生じてしまうのを防止することができる。このため、半導体装置１のソース抵抗をより低減することが可能になり、オン抵抗をより低減することができる。
【０１０９】
図２４は、本実施の形態の半導体装置１および比較例の半導体装置２０１のオン抵抗の一例を示す表である。図２４に示されるように、本実施の形態の半導体装置１は、比較例の半導体装置２０１に比べて、半導体装置単体（実装前の状態）のオン抵抗を３０％程度低減することができる。このように、本実施の形態の半導体装置１では、ソース抵抗を低減してオン抵抗を低減できるので、半導体装置１の発熱量を低減することが可能となり、半導体装置の性能や信頼性を向上させることができる。また、半導体装置１の発熱量を少なくすることができるので、バッテリ全体またはバッテリ保護回路の設計が容易になり、またコストの低減や小型化にも有利となる。
【０１１０】
また、ソース端子３ａ，３ｂ、バンプ電極１６およびソース用電極１３ａ，１３ｂを介して半導体チップ２に形成されたパワーＭＩＳＦＥＴＱ１，Ｑ２のソースへそれぞれソース電位を供給する。本実施の形態の半導体装置１では、半導体チップ２の表面２ａにおいて、ゲート端子４ａ，４ｂ以外の領域に、ソース用電極１３ａ，１３ｂおよびその上のバンプ電極１６をまんべんなく設けることができる。従って、供給されるソース電位が半導体チップ２の平面的な位置により変動するのを防止することができる。
【０１１１】
また、本実施の形態では、上記のように、半導体チップ２の表面２ａにおいて、ソース用電極１３ａおよびゲート用電極１４ａの配置（配列）と、ソース用電極１３ｂおよびゲート用電極１４ｂの配置（配列）とは、第１ＭＩＳＦＥＴ領域１０ａと第２ＭＩＳＦＥＴ領域１０ｂとの間を通る線２０ａ，２０ｂに対して線対称な関係になっている。このため、半導体チップ２のソース用電極１３ａとソース端子３ａとの接続位置（バンプ電極１６の位置）と、半導体チップ２のソース用電極１３ｂとソース端子３ｂとの接続位置（バンプ電極１６の位置）とは、第１ＭＩＳＦＥＴ領域１０ａと第２ＭＩＳＦＥＴ領域１０ｂとの間を通る線２０ａ，２０ｂに対して線対称な関係になっている。このため、ソース端子３ａ，３ｂから半導体チップ２に形成されたパワーＭＩＳＦＥＴＱ１，Ｑ２のソースへ同じソース電位を供給する場合、パワーＭＩＳＦＥＴＱ１，Ｑ２へのソース電位の印加状態を同じにすることができる。このため、パワーＭＩＳＦＥＴＱ１，Ｑ２を均等なトランジスタ素子として使用することが可能になる。
【０１１２】
また、本実施の形態では、半導体チップ２に形成したパワーＭＩＳＦＥＴＱ１，Ｑ２をトレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴにより構成した場合について説明した。他の形態として、半導体チップ２に形成したパワーＭＩＳＦＥＴＱ１，Ｑ２を、プレーナ型ゲート構造を有するパワーＭＩＳＦＥＴにより構成することもでき、また、半導体チップ２のパワーＭＩＳＦＥＴＱ１，Ｑ２を、横型のパワーＭＩＳＦＥＴにより形成することもできる。従って、半導体チップ２（の第１ＭＩＳＦＥＴ領域１０ａおよび第２ＭＩＳＦＥＴ領域１０ｂ）に形成したパワーＭＩＳＦＥＴＱ１，Ｑ２は、それぞれトレンチ型ゲート構造またはプレーナ型ゲート構造を有する縦型または横型のパワーＭＩＳＦＥＴにより構成することができる。
【０１１３】
（実施の形態２）
上記実施の形態１では、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂをソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂにバンプ電極１６を介して電気的に接続している。本実施の形態では、半導体チップ２ｃのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂをソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂに、導電性の接合材７１を介して電気的に接続している。
【０１１４】
図２５は、本実施の形態の半導体装置１ｃの平面透視図、図２６および図２７は、半導体装置１ｃの断面図（側面断面図）である。なお、図２５は、封止樹脂部６、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂを透視したときの半導体装置１ｃの上面図に対応し、上記実施の形態１の図５に対応するものである。また、図２５のＦ−Ｆ線に対応する位置での半導体装置１ｃの断面が図２６に対応し、図２５のＧ−Ｇ線に対応する位置での半導体装置１ｃの断面が図２７に対応する。
【０１１５】
本実施の形態の半導体装置１ｃに用いられる半導体チップ２ｃの表面２ａには、上記実施の形態１よりも相対的に大面積の開口部２４で導電体膜２５ｂ，２５ｄを露出することで、上記実施の形態１よりも相対的に大面積のソース用電極１３ａ，１３ｂが、それぞれ１つずつ設けられている。すなわち、半導体チップ２の表面２ａにおいて、ゲート用電極１４ａ，１４ｂおよびその近傍以外の領域のほぼ全体にソース用電極１３ａ，１３ｂが設けられている。同様に、半導体チップ２ｃの表面２ａには、上記実施の形態１よりも相対的に大面積の開口部２４で導電体膜２５ａ，２５ｃを露出することで、上記実施の形態１よりも相対的に大面積のゲート用電極１３ａ，１３ｂが、それぞれ１つずつ設けられている。なお、上記実施の形態１の半導体チップ２と同様に、ソース用電極１３ａおよびゲート用電極１４ａとは、半導体チップ２ｃの表面２ａの第１ＭＩＳＦＥＴ領域１０ａ側に設けられ、ソース用電極１３ｂおよびゲート用電極１４ｂとは、半導体チップ２ｃの表面２ａの第２ＭＩＳＦＥＴ領域１０ｂ側に設けられる。また、本実施の形態では、ソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂ上にはバンプ電極１６は形成されていない。半導体チップ２ｃの他の構成は、上記実施の形態１の半導体チップ２とほぼ同様であるので、ここではその説明は省略する。
【０１１６】
本実施の形態の半導体装置１ｃでは、半導体チップ２ｃのソース用電極１３ａは、ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａの下面３１ｂに、導電性の接合材７１を介して接合されて電気的に接続されている。また、半導体チップ２ｃのソース用電極１３ｂは、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａの下面３２ｂに、導電性の接合材７１を介して接合されて電気的に接続されている。また、半導体チップ２ｃのゲート用電極１４ａは、ゲート端子４ａのうちの半導体チップ２の表面２ａ上に延在する部分３３ａの下面３３ｂに、導電性の接合材７１を介して接合されて電気的に接続されている。また、半導体チップ２ｃのゲート用電極１４ｂは、ゲート端子４ｂのうちの半導体チップ２の表面２ａ上に延在する部分３４ａの下面３４ｂに、導電性の接合材７１を介して接合されて電気的に接続されている。接合材７１には、例えば銀ペーストのような導電性のペースト材などを用いることができる。他の形態として、接合材７１として半田を用いることも可能である。
【０１１７】
半導体装置１ｃの他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明を省略する。
【０１１８】
本実施の形態の半導体装置１ｃを製造するには、上記実施の形態１のステップＳ１において、バンプ電極１２１を形成しないこと以外は半導体チップ２とほぼ同様にして半導体チップ２ｃを形成する。そして、上記実施の形態１のステップＳ２において、リードフレーム４１のソース端子部４３ａ，４３ｂおよびゲート端子部４４ａ，４４ｂに、半導体チップ２の表面２ａのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを、導電性のペースト材のような接合材７１を介して接合する。接合材７１の硬化は、ステップＳ３の前またはステップＳ３で接合材１８を硬化する際に行うことができる。これらの工程以外は、上記実施の形態１とほぼ同様にして、本実施の形態１の半導体装置１ｃを製造することができる。
【０１１９】
また、半導体装置１ｃは、上記実施の形態１の半導体装置１と同様に、実装基板５１に実装することができ、用いる実装基板５１も上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【０１２０】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１２１】
すなわち、本実施の形態においても、上記実施の形態１と同様に、ソース端子３ａのうちの半導体チップ２の表面２ａ上に延在する部分３１ａは、ゲート端子４ａの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ａに対応）を含んでいる。この領域６６ａにおいても、半導体チップ２のソース用電極１３ａとソース端子３ａとが接合材７１を介して接合されて電気的に接続されている。また、ソース端子３ｂのうちの半導体チップ２の表面２ａ上に延在する部分３２ａは、ゲート端子４ｂの、封止樹脂部６から露出した部分から封止樹脂部６内の部分に向かう方向の延長方向にも存在しており、該延長方向の領域（図４に示される領域６６ｂに対応）を含んでいる。この領域６６ｂにおいても、半導体チップ２のソース用電極１３ｂとソース端子３ｂとが接合材７１を介して接合されて電気的に接続されている。従って、本実施の形態の半導体装置１ｃでは、半導体チップ２の表面２ａにおいて、ゲート用電極１４ａ，１４ｂおよびその近傍以外の領域（領域６６ａ，６６ｂを含む）のほぼ全体にソース用電極１３ａ，１３ｂを設けることができ、それを、半導体チップ２の表面２ａのゲート用電極１４ａ，１４ｂおよびその近傍以外の領域（領域６６ａ，６６ｂを含む）上に延在するソース端子３ａ，４ａに接合材７１で接続することができる。このため、ソース抵抗を低減でき、半導体装置１のオン抵抗を低減することができる。また、接合材７１を介して半導体チップ２ｃのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂとソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂとを接続するので、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂと半導体チップ２ｃのソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂとの接続面積をより大きくするでき、半導体装置１ｃのソース抵抗やオン抵抗をより低減することができる。
【０１２２】
また、本実施の形態と上記実施の形態１とを組み合わせることも可能である。すなわち、ソース用電極１３ａ，１３ｂおよびソース端子３ａ，３ｂ間の接続とゲート用電極１４ａ，１４ｂおよびゲート端子４ａ，４ｂ間の接続とを、一方をバンプ電極１６を介した接続とし、他方を接合材７１を介した接続とすることもできる。
【０１２３】
（実施の形態３）
上記実施の形態１では、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの一部が封止樹脂部６の側面から突出し、それが外部端子として機能していた。すなわち、上記実施の形態１の半導体装置１は、リード型の半導体パッケージであった。本実施の形態の半導体装置１ｄは、封止樹脂部６からソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂが突出しておらず、ノンリード型（リードレス型）の半導体パッケージである。
【０１２４】
図２８は、本実施の形態の半導体装置１ｄの下面図（裏面図）、図２９および図３０は、半導体装置１ｄの断面図（側面断面図）である。図２８〜図３０は、それぞれ上記実施の形態１の図３、図６および図７に対応するものである。また、図２８のＨ−Ｈ線に対応する位置での半導体装置１ｄの断面が図２９に対応し、図２８のＪ−Ｊ線に対応する位置での半導体装置１ｄの断面が図３０に対応する。
【０１２５】
図２８〜図３０に示されるように、本実施の形態の半導体装置１ｄでは、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂおよびドレイン端子５が封止樹脂部６から突出していない。ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂは、それぞれ封止樹脂部６内で折り曲げられた状態となっており、ドレイン端子５だけでなく、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂのそれぞれの下面の一部が封止樹脂部６の裏面６ｂで露出した状態となっている。封止樹脂部６の裏面におけるソース端子３ａ，３ｂ、ゲート端子４ａ，４ｂおよびドレイン端子５の露出面が、半導体装置１ｄの外部端子（すなわち端子面）となり、例えば半導体装置１ｄを上記実装基板５１に実装する際には、配線パターン５２と半田などを介して接合され、電気的に接続される。
【０１２６】
半導体装置１ｄの他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明を省略する。
【０１２７】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。また、本実施の形態の半導体装置１ｄは、封止樹脂部６の裏面６ｂにおける各端子３ａ，３ｂ，４ａ，４ｂの露出面が外部端子となるので、半導体装置１ｄの面実装が可能になる。
【０１２８】
また、本実施の形態においても、上記実施の形態２のように、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを導電性の接合材７１を介してソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂに接合して電気的に接続することもできる。
【０１２９】
（実施の形態４）
上記実施の形態１では、封止樹脂部６の裏面６ｂでドレイン端子５が露出していた。本実施の形態の半導体装置１ｅは、封止樹脂部６の裏面６ｂでは、いずれの端子も露出していない。
【０１３０】
図３１は、本実施の形態の半導体装置１ｅの下面図（裏面図）、図３２は、半導体装置１ｅの断面図（側面断面図）である。図３１および図３２は、それぞれ上記実施の形態１の図３および図６に対応するものである。また、図３１のＫ−Ｋ線に対応する位置での半導体装置１ｅの断面が図３２に対応する。
【０１３１】
図３１および図３２に示されるように、本実施の形態の半導体装置１ｅでは、封止樹脂部６は、ドレイン端子６の下面３５ｂを覆うように形成されている。このため、封止樹脂部６の裏面６ｂでは、ドレイン端子５は露出していない。すなわち、封止樹脂部６の裏面６ｂでは、いずれの端子（ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂおよびドレイン端子５）も露出していない。
【０１３２】
本実施の形態の半導体装置１ｅでは、ドレイン端子５は、その一部が封止樹脂部６から突出して折り曲げられた状態となっている。図３１では、ドレイン端子５の一部からなる複数の部分７３が封止樹脂部６の側面から突出しているが、それら複数の部分７３は、封止樹脂部内６で共通の導体部７４に連結して一体化している。ドレイン端子５の封止樹脂部６から突出した部分７３は、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂと同様に折り曲げられている。このため、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの端子面３１ｄ，３２ｄ，３３ｄ，３４ｄとともに、ドレイン端子５の封止樹脂部６から突出して折り曲げられた部分の下面（端子面）７３ｄが、外部端子としての端子面となる。
【０１３３】
半導体装置１ｅの他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明を省略する。
【０１３４】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１３５】
また、本実施の形態においても、上記実施の形態２のように、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを導電性の接合材７１を介してソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂに接合して電気的に接続することもできる。
【０１３６】
（実施の形態５）
図３３は、本実施の形態の半導体装置１ｆの断面図（側面断面図）であり、上記実施の形態１の図６に対応するものである。
【０１３７】
上記実施の形態１では、ドレイン端子５は、封止樹脂部６の裏面６ｂで露出しているが、封止樹脂部６の上面６ａでは露出していない。図３３に示されるように、本実施の形態の半導体装置１ｆは、封止樹脂部６の裏面６ｂと上面６ａの両面で、ドレイン端子５（の下面３５ｂと上面７６の一部）が露出している。
【０１３８】
半導体装置１ｆの他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明を省略する。
【０１３９】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、封止樹脂部６の裏面６ｂと上面６ａの両面で、ドレイン端子５が露出しているので、半導体装置１ｆの放熱性をより向上させることができる。
【０１４０】
また、本実施の形態においても、上記実施の形態２のように、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを導電性の接合材７１を介してソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂに接合して電気的に接続することもできる。
【０１４１】
（実施の形態６）
図３４は、本実施の形態の半導体装置１ｇの平面透視図であり、上記実施の形態１の図４に対応し、封止樹脂部６を透視したときの半導体装置１ｇの上面図が示されている。
【０１４２】
本実施の形態の半導体装置１ｇでは、ソース端子３ａ，３ｂの封止樹脂部６から突出している部分の寸法（幅）Ｗ５を、ゲート端子４ａ，４ｂの封止樹脂部６から突出している部分の寸法（幅）Ｗ６りも大きくしている（Ｗ５＞Ｗ６）。
【０１４３】
半導体装置１ｅの他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明を省略する。
【０１４４】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。また、本実施の形態では、ソース端子３ａ，３ｂの封止樹脂部６から突出している部分の寸法（幅）Ｗ５を、ゲート端子４ａ，４ｂの封止樹脂部６から突出している部分の寸法（幅）Ｗ６よりも大きくしているので、ソース抵抗をより低減することが可能になる。このため、半導体装置のオン抵抗の低減に有利となる。
【０１４５】
また、本実施の形態においても、上記実施の形態２のように、半導体チップ２のソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂを導電性の接合材７１を介してソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂに接合して電気的に接続することもできる。
【０１４６】
また、本実施の形態を、上記実施の形態３〜５に適用することもできる。
【０１４７】
（実施の形態７）
図３５は、本実施の形態の半導体装置の平面図であるが、ソース用電極１３ａ，１３ｂおよびゲート用電極１４ａ，１４ｂ以外の構成要素は図示を省略し、封止樹脂部６の形成領域を点線で加えてある。
【０１４８】
本実施の形態では、ソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂの封止樹脂部６内となる領域に、開口部（レジンロック用開口部）７８を設けており、この開口部７８内にも封止樹脂部６が充填されるようになっている。このため、封止樹脂６を形成した後、封止樹脂部６からソース端子３ａ，３ｂおよびゲート端子４ａ，４ｂが抜けにくくなる。これにより、半導体装置の信頼性をより向上させることができる。また、開口部７８の代わりに、あるいは開口部７８に追加して、Ｖ字型の溝など非貫通型のレジンロックを設けることもできる。
【０１４９】
本実施の形態は、上記実施の形態１〜６に適用することができる。
【０１５０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５１】
本発明は、バッテリの充放電スイッチ素子として使用される電界効果トランジスタを有する半導体装置などに適用して好適なものである。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施の形態１の半導体装置を用いたＬｉ＋電池パックの回路図である。
【図２】本発明の実施の形態１の半導体装置の上面図である。
【図３】本発明の実施の形態１の半導体装置の下面図である。
【図４】本発明の実施の形態１の半導体装置の平面透視図である。
【図５】本発明の実施の形態１の半導体装置の平面透視図である。
【図６】本発明の実施の形態１の半導体装置の断面図である。
【図７】本発明の実施の形態１の半導体装置の断面図である。
【図８】本発明の実施の形態１の半導体装置の断面図である。
【図９】本発明の実施の形態１の半導体装置の断面図である。
【図１０】本発明の実施の形態１の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。
【図１１】本発明の実施の形態１の半導体装置の製造工程を示す工程フロー図である。
【図１２】本発明の実施の形態１の半導体装置に用いられる半導体チップの製造工程中の要部断面図である。
【図１３】図１２に続く半導体チップの製造工程中の要部断面図である。
【図１４】図１３に続く半導体チップの製造工程中の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置の製造工程中の平面図である。
【図１６】図１５と同じ半導体装置の製造工程中の断面図である。
【図１７】図１５に続く半導体装置の製造工程中の平面図である。
【図１８】図１７と同じ半導体装置の製造工程中の断面図である。
【図１９】図１７に続く半導体装置の製造工程中の平面図である。
【図２０】図１９と同じ半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】本発明の実施の形態１の半導体装置を実装基板上に実装した状態を示す要部断面図である。
【図２３】本発明の実施の形態１の半導体装置を実装基板上に実装した状態を示す要部平面図である。
【図２４】本発明の実施の形態１の半導体装置および比較例の半導体装置のオン抵抗の一例を示す表である。
【図２５】本発明の実施の形態２の半導体装置の平面透視図である。
【図２６】本発明の実施の形態２の半導体装置の断面図である。
【図２７】本発明の実施の形態２の半導体装置の断面図である。
【図２８】本発明の実施の形態３の半導体装置の下面図である。
【図２９】本発明の実施の形態３の半導体装置の断面図である。
【図３０】本発明の実施の形態３の半導体装置の断面図である。
【図３１】本発明の実施の形態４の半導体装置の下面図である。
【図３２】本発明の実施の形態４の半導体装置の断面図である。
【図３３】本発明の実施の形態５の半導体装置の断面図である。
【図３４】本発明の実施の形態６の半導体装置の平面透視図である。
【図３５】本発明の実施の形態７の半導体装置の平面である。
【図３６】比較例の半導体装置を実装基板に実装して形成したＬｉ＋電池保護回路を示す要部平面図である。
【図３７】他の比較例の半導体装置の平面透視図である。
【符号の説明】
【０１５３】
１  半導体装置
１ｂ  裏面
１ｃ，１ｄ，１ｅ，１ｆ，１ｇ  半導体装置
２  半導体チップ
２ａ  表面
２ｂ  裏面
２ｃ  半導体チップ
３ａ，３ｂ  ソース端子
４ａ，４ｂ  ゲート端子
５  ドレイン端子
６  封止樹脂部
６ａ  上面
６ｂ  裏面
１０ａ  第１ＭＩＳＦＥＴ領域
１０ｂ  第２ＭＩＳＦＥＴ領域
１３ａ，１３ｂ  ソース用電極
１４ａ，１４ｂ  ゲート用電極
１５  ドレイン用電極
１６  バンプ電極
１８  接合材
２０ａ，２０ｂ  線
２１  Ｌｉ＋電池パック
２２  Ｌｉ＋セル
２３  制御用ＩＣ
２４  開口部
２５ａ，２５ｂ，２５ｃ，２５ｄ  導電体膜
３１ａ，３２ａ，３３ａ，３４ａ  部分
３１ｂ，３２ｂ，３３ｂ，３４ｂ，３５ｂ  下面
３１ｃ，３２ｃ，３３ｃ，３４ｃ，３５ｃ  端部
３１ｄ，３２ｄ，３３ｄ，３４ｄ  端子面
３５ａ  上面
３５ｄ  開口部
Ｇ１，Ｇ２  ゲート端子
Ｑ１，Ｑ２，Ｑ１１，Ｑ１２  パワーＭＩＳＦＥＴ
Ｓ１，Ｓ２  ソース端子
４１，４２  リードフレーム
４３ａ，４３ｂ  ソース端子部
４４ａ，４４ｂ  ゲート端子部
４５  ドレイン端子部
４５ｂ  下面
４６  封止樹脂部
５１  実装基板
５２  配線パターン
５３  接合材
６３ａ，６３ｂ  ソース用配線パターン
６４ａ，６４ｂ  ゲート用配線パターン
６５  ドレイン用配線パターン
６６ａ，６６ｂ  領域
６８ａ，６８ｂ，６８ｃ，６８ｄ，６９ａ，６９ｂ，７０ａ，７０ｂ  辺
７１  接合材
７３  部分
７４  導体部
７６  上面
７８  開口部
１００Ａ，１００Ｂ  領域
１０１  半導体基板
１０１ａ  半導体基板
１０１ｂ  エピタキシャル層
１０２  絶縁膜
１０３  ｐ型ウエル
１０４  ゲート用トレンチ
１０５  ゲート絶縁膜
１０６  ゲート部
１０６ａ  ゲート配線部
１０７  チャネル領域
１０８  ソース領域
１１２  絶縁膜
１１３  コンタクトホール
１１４  スルーホール
１１５  孔
１１６  アルミニウム膜
１１６ａ，１１６ｃ  ゲート電極
１１６ｂ，１１６ｄ  ソース配線
１１７  絶縁膜
１１８  開口部
１１９  ドレイン電極
１２１  バンプ電極
２０１  半導体装置
２０２  半導体チップ
２０３ａ，２０３ｂ  ソース端子
２０４ａ，２０４ｂ  ゲート端子
２０５  ドレイン端子
２０７  ボンディングワイヤ
２１３ａ，２１３ｂ  ソース用電極
２１４ａ，２１４ｂ  ゲート用電極
２２１，２２２，２２３，２２４  領域
３２０  半導体装置
３２１  半導体チップ
３２２  リードフレーム
３２２ｂ  リードピン
３２３  実装基板
３２４  配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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