(57)【要約】【課題】２値化画像データを、組合せ回路のみでランレングス符号に即時符号化する。【解決手段】２値化された画像データを、ラインバッファ１に格納する。１ラインデータについて、同一極性データが何回連続するかを、収束連鎖型論理積回路（樹状AND回路網）で構成されたランレングス判定前処理部２で判定する。同一極性データの一致出力が何回連続するかを、ランレングス判定回路３で判定する。ブランク画素決定回路４とブランクランレングス判定前処理部５とブランクランレングス判定回路６とブランク数決定回路７で、２画素目から該当画素までに何画素のブランク画素（対応するランレングス符号がない画素）が存在するかを表わす信号を出力する。これらの出力信号に基づいて、コード決定回路８でMH符号を生成し、ランレングス符号を、ビデオメモリ９に格納する。【選択図】図１
2006086676.tif 000002
【特許請求の範囲】
【請求項１】
２値化された画像データを受領する画像データ受領手段と、前記画像データ受領手段によって受領された画像データを一時格納する画像データ一時格納手段と、前記画像データ受領手段によって受領された画像データのうち、「０」または「１」のデータが何回連続するかを、収束連鎖型論理積回路を用いた組合せ回路により判定してランレングスを表すデータを出力する判定手段と、前記ランレングスを表すデータを、ＭＨ符号のメイクアップ符号あるいはターミネイト符号である符号化データに変換する符号化手段と、前記符号化手段により変換された符号化データを格納する符号化データ格納手段とを具備することを特徴とする画像処理装置。
【請求項２】
前記判定手段は、前記画像データを入力して、収束連鎖型論理積回路を用いて、ランの存在を意味する信号を生成するランレングス判定前処理部と、前記画像データと前記ランレングス判定前処理部の出力信号を入力して、同一極性データの一致出力が何回連続するかを判定するランレングス判定回路と、前記ランレングス判定回路からの信号を受けて、各画素にランレングスコードが対応するか否かを決定するブランク画素決定回路と、前記ブランク画素決定回路からの信号を受けて、ランレングスコードが対応しないブランク画素の連なりであるブランクランが存在するか否かを判定するブランクランレングス判定前処理部と、前記ブランク画素決定回路と前記ブランクランレングス判定前処理部からの出力を受けて、ブランクランの存在を意味する信号の中から、ブランク画素が何回連続するかを判定するブランクランレングス判定回路と、前記ブランク画素決定回路と前記ブランクランレングス判定前処理部と前記ブランクランレングス判定回路からの信号を受けて、２画素目から該当画素までに、何画素のブランク画素が存在するかを表わす信号を出力するブランク数決定回路とを備えることを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特に、画像データを高速に圧縮符号化する画像処理装置に関する。
【背景技術】
【０００２】
一般的に、ファクシミリ装置、デジタル複写機、プリンタ装置などの画像処理装置や画像形成装置は、画像データをデジタルデータとして取り扱っている。同様に、画像表示装置においても、デジタル形式の画像データを表示するものがある。このような画像表示装置には、表示用の画像データを蓄積するビデオメモリが備えられている。このビデオメモリは、表示データをビットマップデータとして格納するので、エントロピー的冗長度がメモリを浪費することになる。例えば、640×480dotのVGA（Video Graphics Array）画面のモノクロ表示であれば、背景色となる白データまたは黒データが何ラインも続く場合、そのままビットマップデータとして格納すると、640×（ライン数）のメモリを占有することになる。このような表示用に限らず、一般に画像データの情報量は膨大であり、そのままの状態で取り扱って画像データを格納しようとすると、ビデオメモリに格納するデータ量が膨大となり、多くのメモリを必要とするので、コスト的に負担がかかってしまうことになる。
【０００３】
画像データを格納する場合、符号化圧縮してデータ量を削減し、その符号化した状態で画像データを取り扱う符号化方式がある。例えば、MH符号化方式またはMMR符号化方式、自然画像用としてJPEG、JBIGなどの変換符号化方式、算術符号化方式を含んだ圧縮方式などがある。
【０００４】
また、２値化された画像データを対象とする画像表示装置の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定してエントロピー符号化する即時符号化方式で、ビデオメモリに表示画像を格納して、復号化時には画像情報をランレングスより上記処理の逆変換によって元のビットマップデータに復号化し、表示データを形成する画像表示装置もある。
【０００５】
特許文献１に開示された符号化装置は、連続して画像データ列を入力し、白画素や黒画素のランレングスを高速に算出するものである。図21に示すように、ｍビット毎に画像データの画素変化点を検出し、最大ｎ個のｍビットのランに分解し、ｎ個のランの長さを並列に算出し、積算記憶回路と加算回路によって、画像データ列のランの長さを画像データが入力された順に出力する。すなわち、変化点検出回路で、ｍビットの画像データ列を入力し、画素が変化する画素変化点を出力する。ラン分解回路で、変化点検出回路の出力を入力とし、ｍビットの画像データ列を最大ｎ個のランに分解する。ランレングス算出回路で、ラン分解回路の出力を入力し、ｎ個のランの長さを並列に算出する。ランレングス積算記憶回路で、ｍビット毎に連続してランの長さを算出し、現データ列の最後のランの長さを記憶する。ランレングス加算回路で、直前に入力された画像データ列の最後のランの長さと現データ列の先頭のランの長さとを加算する。
【０００６】
特許文献２に開示されたランレングス符号化装置は、ランレングス変換テーブルのメモリ容量を削減し、かつメモリ空間を効率的に使用するとともに、ランレングス変換処理を高速に実行することができるものである。図22に示すように、テーブル参照アドレスは、先頭ビットが０から始まる単位ビット列を、アドレス情報の一部として持つ。この単位ビット列のランレングス値が、ランレングス変換テーブルに格納されている。ランレングス符号化テーブルには、ランレングス値に対応したランレングス符号が格納されている。ランレングス変換テーブルを参照し、単位ビット列を、この単位ビット列に対応するランレングス値からなる単位ランレングス値列に変換する。この単位ランレングス値列を、ランレングス符号化テーブルを参照して、ランレングス符号に変換する。先頭ビットが１から始まる単位ビット列を、０から始まる単位ビット列との対称性を利用して削除しているため、従来のテーブル参照アドレスの約半分のメモリ容量に低減できる。また、ランレングス値列の後にデータが無いことを示す０を格納して、ランレングス変換処理を高速化している。
【特許文献１】特開2000-261675号公報
【特許文献２】特開2001-102937号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の符号化圧縮方式には、以下のような問題がある。判断処理や演算処理を行っており、符号化の処理が複雑である。例えば、算術符号化方式であるQM-Coderは、プロセスが複雑で処理速度が遅い。符号化あるいは復号化の際に、多くの処理時間を必要とする。
【０００８】
従来の冗長度を改善する符号化方式では、同じデータパターンの連なり（ラン）の長さであるランレングスを、逐次計数して符号化を行う。そのため、ハードウェア化した符号化装置であっても、１つのランレングスを決定するのに、数クロックあるいは数十クロックもの時間を必要とする。このような従来の符号化復号化方式を、ビデオメモリへの表示データ（画像データ）の格納に適用すると、ビットマップデータとして格納し、編集する方式に比べると、何十倍あるいは何千倍もの処理時間が必要となり、描画速度を遅らせることとなる。
【０００９】
特許文献１記載の方法では、ラン分解回路の出力を入力して、ｎ個のランの長さを並列に算出するために、ｎ個の加算処理回路が必要であり、それだけでも膨大な規模の回路構成になってしまう。また、特許文献２記載の方法では、ソフトウェアの処理を併用しているので、複数ステップを費やして逐次演算処理している。そのため、処理スピードの問題は改善できない。
【００１０】
２値化された画像データを対象とする画像処理装置の符号化復号化装置において、画像データのパターン一致比較処理を並列処理し、さらに、一致比較結果からランレングスを判定して、エントロピー符号化を即時実行する方法があるが、画像データからMH符号に変換する処理を即時実行する方法はない。
【００１１】
本発明の目的は、上記従来の問題を解決して、２値化された画像データを、MH符号のメイクアップ符号およびターミネイト符号に即時符号化する組合せ回路を実現することである。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明では、画像処理装置を、２値化された画像データを受領する画像データ受領手段と、画像データ受領手段によって受領された画像データを一時格納する画像データ一時格納手段と、画像データ受領手段によって受領された画像データのうち、「０」または「１」のデータが何回連続するかを、収束連鎖型論理積回路を用いた組合せ回路により判定してランレングスを表すデータを出力する判定手段と、ランレングスを表すデータを、MH符号のメイクアップ符号あるいはターミネイト符号である符号化データに変換する符号化手段と、符号化手段により変換された符号化データを格納する符号化データ格納手段とを具備する構成とした。
【発明の効果】
【００１３】
上記のように、ソフトウェアの介在を必要とせずに、収束連鎖型論理積回路を用いた組合せ回路のみで、MH符号のメイクアップ符号およびターミネイト符号に即時符号化する構成としたことにより、符号化圧縮処理を短時間で実行して、処理時間を削減することができる。組合せ回路で構成されているので、１クロックで変換を完了できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図１〜図20を参照しながら詳細に説明する。
【実施例】
【００１５】
本発明の実施例は、２値化された画像データを受領してラインバッファに一時格納し、「０」または「１」のデータが何回連続するかを、収束連鎖型論理積回路を用いた組合せ回路のみで判定して、ランレングスを表すデータを生成し、MH符号のメイクアップ符号およびターミネイト符号に即時符号化して、ビデオメモリに格納する画像処理装置である。
【００１６】
本実施例の画像データの符号化方式は、１ライン分のデータを一括して符号化するものである。一般的な画像処理装置において、200dpiでA4サイズ原稿を読み取る場合は、MH符号の１ラインのデータの最大値は1728画素と想定されるが、本実施例では、基本動作の説明を簡単にするために、一度に扱うデータ幅（１ラインのデータ）を８bitとし、符号化の最小単位を１bitとする。
【００１７】
図１は、本発明の実施例における画像表示装置の全体の構成を示すブロック図である。図１において、ラインバッファ１は、画像読取装置によって２値化された画像データを８bitずつ一時格納する手段である。ランレングス判定前処理部２は、隣接する画素の論理積をとり、さらに隣接する論理積出力同士の論理積をとる回路である。ランレングス判定回路３は、ランの存在を意味する信号の中から、同一極性データの一致出力が何回連続するかを判定する回路である。ブランク画素決定回路４は、各画素にランレングスコードが存在するか否かを決定する回路である。ブランクランレングス判定前処理部５は、ブランクの連なり（ブランクラン）が存在するか否かを判定する回路である。ブランクランレングス判定回路６は、ブランクランの存在を意味する信号の中から、ブランク画素が何回連続するかを判定する回路である。ブランク数決定回路７は、２画素目から該当画素までに、何画素のブランク画素が存在するかを表わす信号を出力する回路である。ランレングス判定前処理部２〜ブランク数決定回路７で、ランレングスを表すデータを出力する判定手段を構成している。コード決定回路８は、ランレングス判定出力からMH符号を出力する符号化手段である。ビデオメモリ９は、MH符号のメイクアップ符号およびターミネイト符号を格納するメモリである。
【００１８】
図２は、ラインバッファを示す図である。PC01が１画素目であり、PC08が８画素目である。図３は、ランレングス判定前処理部を示す図である。図４と図５は、ランレングス判定回路３の内部回路構成を示す図である。図６と図７は、ブランク画素決定回路を示す図である。図８は、ブランクランレングス判定前処理部を示す図である。図９は、ブランクランレングス判定回路を示す図である。
【００１９】
図10は、３画素までのブランク画素を調べる内部回路NCODE3SELの構成および真理値表を示す図である。図11は、４画素までのブランク画素を調べる内部回路NCODE4SELの構成および真理値表を示す図である。図12は、５画素までのブランク画素を調べる内部回路NCODE5SELの構成および真理値表を示す図である。図13は、６画素までのブランク画素を調べる内部回路NCODE6SELの構成および真理値表を示す図である。図14は、７画素までのブランク画素を調べる内部回路NCODE7SELの構成および真理値表を示す図である。
【００２０】
図15は、CODE1を決定する内部回路ENCODE1SELの構成およびENCODE1LATCHの構成を示す図である。図16は、CODE1を決定する内部回路ENCODE1SELの真理値表である。図17は、CODE5を決定する内部回路ENCODE5SELの構成およびENCODE5LATCHの構成を示す図である。図18は、CODE5を決定する内部回路ENCODE5SELの真理値表である。図19は、CODE8を決定する内部回路ENCODE8SELの構成およびENCODE8LATCHの構成を示す図である。図20は、CODE8を決定する内部回路ENCODE8SELの真理値表である。
【００２１】
上記のように構成された本発明の実施例における画像処理装置の動作を説明する。最初に、図１を参照しながら、画像処理装置の機能と動作の概要を説明する。画像読取装置によって２値化された画像データを８bitずつ、図示していない画像データ受領手段で受領して、ラインバッファ１に一時格納する。画像データの８bitについて、ランレングス判定前処理部２で、隣接する画素の論理積をとり、さらに隣接する論理積出力同士の論理積をとり、ランの存在を意味する信号を出力する。その信号の中から、同一極性データの一致出力が何回連続するかを、ランレングス判定回路３で判定する。ブランク画素決定回路４で、各画素にランレングスコードが存在するか否かを決定する。ブランクランレングス判定前処理部５で、ブランク画素の連なり（ブランクラン）が存在するか否かを判定する。ブランクランレングス判定回路６で、ブランクランの存在を意味する信号の中から、ブランク画素が何回連続するかを判定する。ブランク数決定回路７で、２画素目から該当画素までに、何画素のブランク画素が存在するかを表わす信号を出力する。これらのランレングス判定出力から、コード決定回路８で、MH符号のターミネイト符号を生成して出力する。MH符号のターミネイト符号を、ビデオメモリ９に格納する。このようにして、ランレングスを表す符号のみがビデオメモリ９に格納される。ラインバッファ１の画像データが64ビット以上の場合は、メイクアップ符号も生成され格納される。
【００２２】
次に、図１と図２と図３を参照しながら、ランレングス判定の前処理について説明する。画像読取装置によって２値化された原稿の画像データは、一旦、図２に示す８bitの一時格納手段（ラインバッファ１）に格納される。１ラインの画像データは、符号化の最小単位である１bitずつ（PC01〜PC08）、図３（ａ）に示すランレングス判定前処理部の一方に入力される。PC01〜PC08の各反転信号（PC11〜PC18）が、図３（ｂ）に示すランレングス判定前処理部の他方に入力される。
【００２３】
図３に示すランレングス判定前処理部２は、隣接する画素のAND（論理積）をとり、さらに、そのAND出力の隣接する出力とANDをとる回路である。この回路は、１段階進む毎にAND回路が１つ減少し、最後に、それぞれ１つのAND出力であるRL801，RL811を得るようになっている。なお、本実施例では、図３に示すような回路を、収束連鎖型論理積回路と呼ぶことにする。各段のAND出力は、同じ極性データの連なり（ラン）が存在することを意味している。例えば、2L01が「真」のときは、画素データが「11xxxxxx」であることを表す。「x」は「0」または「1」を表す。6L01が「真」のときは、画素データが「111111xx」であることを表す。RL801が「真」のときは、画素データが「11111111」であることを表す。2L11が「真」のときは、画素データが「00xxxxxx」であることを表す。6L11が「真」のときは、画素データが「000000xx」であることを表す。RL811が「真」のときは、画素データが「00000000」であることを表す。しかし、図３の回路の段階では、その同一極性データの連なりであるランの長さ（ランレングス）を判別することはできない。以上のようにして得られた、ランの存在を意味するランレングス判定前処理部の各段のAND出力は、図１に示すランレングス判定回路３に入力される。
【００２４】
次に、図４と図５を参照しながら、ランレングス判定方法を説明する。図４と図５に、ランレングス判定回路３の内部回路構成を示す。図４に示すランレングス判定回路は、ラインバッファ１のデータPC01〜PC08と、図３（ａ）の前処理部から出力される信号2L01〜2L07，3L01〜3L06，4L01〜4L05，5L01〜5L04，6L01〜6L03，7L01〜7L02を入力する。図３（ｂ）の前処理部出力も同様に、図５に示すランレングス判定回路に入力される。
【００２５】
ランレングス判定回路３は、入力されたランの存在を意味する信号の中から、同一極性データの一致出力が何回連続するかを判定する。この判定は、単独で「真」である部分を判別することにより行われる。基本的に３入力のAND回路で、注目する同じ極性データの連なり（ラン）が「真」であり、隣接するランが「偽」であるとき、同じ極性データの連なりであるランの長さ（ランレングス）が確定するようになっている。例えば、RL101が「真」のときは、画素データが「10xxxxxx」であることを表す。RL102が「真」のときは、画素データが「010xxxxx」であることを表す。RL701が「真」のときは、画素データが「11111110」であることを表す。
【００２６】
図４と図５に示す回路のランレングス判定出力、RL101，RL111，RL201，RL211，RL301，RL311，RL401，RL411，RL501，RL511，RL601，RL611，RL701，RL711、および、図３に示す回路の出力、RL801，RL811を、「１画素目のランレングス判定結果」とする。すなわち、これらの信号が「真」のとき、１画素目からランが始まることを示している。同様に、RL102，RL112，RL202，RL212，RL302，RL312，RL402，RL412，RL502，RL512，RL602，RL612，RL702，RL712を、「２画素目のランレングス判定結果」とする。以下同様に、RL108，RL118を、「８画素目のランレングス判定結果」とする。
【００２７】
「１画素目のランレングス判定結果」の中で、同時に「真」となるランレングス判定出力は存在しない。また、他の極性のランレングス判定結果に対する「１画素目のランレングス判定結果」も、同時に「真」となることはない。「２画素目のランレングス判定結果」〜「８画素目のランレングス判定結果」についても同様である。すなわち、任意の画素の唯一の極性の中の唯一のランレングス判定出力が「真」になる。このようにして、ランレングスが確定する。得られたランレングス判定出力は、図１に示すコード決定回路８およびブランク画素決定回路４に入力される。
【００２８】
２画素目の画素データが、それより上位の１画素目のランレングス判定結果が「真」であるものに対応する画素データに含まれる場合、２画素目のランレングス判定結果は全て「偽」となり、２画素目に対応する符号は無いことになる。例えば、２画素目の画素データが「１」であり、１画素目のランレングス判定結果RL201が「真」であれば、画素データは「110xxxxx」であるので、２画素目のランレングス判定結果は全て「偽」となる。３画素目〜８画素目のデータについても同様である。
【００２９】
ここまでの判定結果では、格納する符号の数は決まっていないので、符号化する段階で、毎回ブランク画素を除外して、ランレングスコードを抽出しなければならない。そのために、ブランク画素の分布を示す信号を、図１のコード決定回路８に入力する。ブランク画素は、対応するランレングスコードが存在しない画素のことであり、ランの２番目以降の画素に相当する。
【００３０】
次に、図６〜図９を参照しながら、ブランク画素の決定方法を説明する。図１のランレングス判定回路３の出力を、ブランク画素決定回路４に入力する。ブランク画素決定回路４は、図６と図７に示す回路で構成されている。ランレングス判定回路３の出力を、図６に示す各回路に入力する。図６の各回路の出力は、該当画素に対応するランレングスコードが存在する場合に「真」となる。例えば、RLN02が「真」の場合は、画素データが「01xxxxxx」であることを示している。すなわち、ランが２画素目から始まっていることを示している。RLN07が「真」の場合は、画素データが「xxxxx01x」であることを示している。すなわち、ランが７画素目から始まっていることを示している。図６に示す回路の出力は、図７の各回路に入力される。
【００３１】
図７に示す回路の出力nBMRL2〜nBMRL8は、該当画素から始まるランがなく、対応するランレングスコードが存在しない場合に「真」となる。つまり、その画素が、上位の画素のランレングスコードに対応する画素に含まれていて、ブランク画素であることを示している。nBMRL2〜nBMRL8が「偽」の場合は、その画素に対応するランレングスコードが存在することを意味する。例えば、nBMRL2が「真」の場合は、画素データが「00xxxxxx」または「11xxxxxx」であり、２画素目からはランが始まっていないことを示している。
【００３２】
図７の出力nBMRL2〜nBMRL8を、図１のブランクランレングス判定前処理部５に入力する。ブランクランレングス判定前処理部５の回路構成は、図８に示す収束連鎖型論理積回路と収束連鎖型論理和回路の通りである。図８に示す回路の出力は、ランレングス判定前処理部２と同様、ブランク画素の連なり（ブランクラン）が存在することを意味している。この出力を、図１のブランクランレングス判定回路６に入力する。
【００３３】
図８に示す回路の出力のうちで、NCOR22は、２、３画素目の少なくとも一方にブランク画素が存在することを示している。同様に、NCOR32は、２〜４画素目の少なくとも１つにブランク画素が存在することを示している。NCOR42は、２〜５画素目の少なくとも１つにブランク画素が存在することを示している。NCOR52は、２〜６画素目の少なくとも１つにブランク画素が存在することを示している。NCOR62は、２〜７画素目の少なくとも１つにブランク画素が存在することを示している。NCOR72は、２〜８画素目の少なくとも１つにブランク画素が存在することを示している。これらの出力は、図１のコード決定回路８に入力される。ブランクランレングス判定回路６は、図９に示すような回路である。ランレングス判定回路３と同様、入力されたブランクランの存在を意味する信号の中から、ブランク画素が何回連続するかを判定するものである。例えば、BRL1_3が「真」のときは、３画素目からブランク画素が１つあることを示している。BRL2_3が「真」のときは、３画素目からブランク画素が２つ連続することを示している。
【００３４】
次に、図10〜図14を参照しながら、ブランク画素数の決定方法を説明する。図１のブランク数決定回路７に、ブランク画素決定回路４の出力と、ブランクランレングス判定前処理部５の出力と、ブランクランレングス判定回路６の出力を入力し、最終的な符号の並びを確定するために必要な処理を行う。ブランク数決定回路７は、図10〜図14に示す回路で構成されている。ブランク数決定回路７は、２画素目から該当画素までに、何画素のブランク画素が存在するかを表わす信号NCODE3_1〜NCODE7_6を出力する。例えば、NCODE3_1は、３画素目までに１画素だけブランク画素が存在することを意味しており、NCODE7_6では、７画素目までに６画素のブランク画素が存在することを表わしている。
【００３５】
図10は、３画素目までのブランク画素を表す信号NCODE3_1およびNCODE3_2を決定する論理回路NCODE3SEL（10）と、その真理値表である。ここで、NCODE3SEL（10）に入力される信号のなかで、NCODE2_1は、nBMRL2と同じ意味である。つまり、２画素目までに１画素だけブランク画素が存在していることを示す信号である。
【００３６】
図11は、４画素目までのブランク画素を表す信号NCODE4_1、NCODE4_2およびNCODE4_3を決定する論理回路NCODE4SEL（11）とその真理値表である。図12は、５画素までのブランク画素を表す信号NCODE5_1、NCODE5_2、NCODE5_3およびNCODE5_4と真理値表を決定する論理回路NCODE5SEL（12）を表す。図13は、６画素までのブランク画素を表す信号NCODE6_1〜NCODE6_5と真理値表を決定する論理回路NCODE6SEL（13）を表す。図14は、７画素までのブランク画素を表す信号NCODE7_1〜NCODE7_6と真理値表を決定する論理回路NCODE7SEL（14）を表す。
【００３７】
次に、図15〜図20を参照しながら、コード決定方法を説明する。図１のコード決定回路８に、以上説明したラインバッファ１、ランレングス判定回路３、ブランク画素決定回路４、ブランクランレングス判定前処理部５、ブランク数決定回路７の各出力を入力する。よって、符号化データCODE1〜CODE8を得る。本実施例のコード決定回路８は、図15〜図20に示す回路で構成されている。
【００３８】
図15は、CODE1を決定する論理回路（ENCODE1SEL（15）およびENCODE1LATCH（16））であり、図16は、その真理値表である。図17は、CODE5を決定する論理回路（ENCODE5SEL（17）およびENCODE5LATCH（18））、図18は、その真理値表である。図19は、CODE8を決定する論理回路（ENCODE8SEL（19）およびENCODE8LATCH（20））、図20は、その真理値表である。CODE2〜CODE4、CODE6およびCODE7を決定する回路は、入力される信号が異なるだけで、構成としては、図17と図18に示す回路と同等のものであるので、説明を省略する。１画素目に対応する符号であるCODE1は必ず出力される。２画素目〜８画素目に対応する符号、CODE2〜CODE8は、該当画素がブランク画素であれば、出力されない。このようにして、ランの先頭画素に対応するランレングスを表す符号のみがビデオメモリ９に格納される。
【００３９】
図15〜図20に示す回路で、コード決定回路８が構成されていることから分かるように、コード決定回路８からは、MH符号が出力される。ここでは、８画素までの回路を例に説明しているので、ラン長１〜８までに対応するターミネイト符号が出力されている。実際の用途では、長さ64以上のランであれば、メイクアップ符号を出力する構成とする。メイクアップ符号を出力する手段も、同様な方法で構成可能である。本実施例では、８bitのラインバッファを用いてランレングスを確定する方法を説明したが、実際の装置では、例えば、1728bitのラインバッファを用いる。
【００４０】
上記のように、本発明の実施例では、画像処理装置を、２値化された画像データを受領してラインバッファに一時格納し、「０」または「１」のデータが何回連続するかを、収束連鎖型論理積回路を用いた組合せ回路のみで判定して、ランレングスを表すデータを生成し、MH符号のメイクアップ符号およびターミネイト符号に即時符号化して、ビデオメモリに格納する構成としたので、符号化圧縮処理を短時間で実行して、処理時間を削減することができる。
【産業上の利用可能性】
【００４１】
本発明の画像処理装置は、画像データを高速にMH符号に圧縮符号化する画像処理装置として最適である。また、画像データ以外のデジタルデータを圧縮する装置としても利用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例における画像処理装置の全体構成を示すブロック図、
【図２】本発明の実施例における画像処理装置のラインバッファの構成を示す図、
【図３】本発明の実施例における画像処理装置のランレングス判定前処理部を示す図、
【図４】本発明の実施例における画像処理装置のランレングス判定回路の半分を示す図、
【図５】本発明の実施例における画像処理装置のランレングス判定回路の残り半分を示す図、
【図６】本発明の実施例における画像処理装置のブランク画素決定回路の前半部を示す図、
【図７】本発明の実施例における画像処理装置のブランク画素決定回路の後半部を示す図、
【図８】本発明の実施例における画像処理装置のブランクランレングス判定前処理部を示す図、
【図９】本発明の実施例における画像処理装置のブランクランレングス判定回路を示す図、
【図１０】本発明の実施例における画像処理装置の３画素までのブランクを調べる内部回路NCODE3SELの構成および真理値表を示す図、
【図１１】本発明の実施例における画像処理装置の４画素までのブランクを調べる内部回路NCODE4SELの構成および真理値表を示す図、
【図１２】本発明の実施例における画像処理装置の５画素までのブランクを調べる内部回路NCODE5SELの構成および真理値表を示す図、
【図１３】本発明の実施例における画像処理装置の６画素までのブランクを調べる内部回路NCODE6SELの構成および真理値表を示す図、
【図１４】本発明の実施例における画像処理装置の７画素までのブランクを調べる内部回路NCODE7SELの構成および真理値表を示す図、
【図１５】本発明の実施例における画像処理装置のCODE1を決定する内部回路ENCODE1SELの構成およびENCODE1LATCHの構成を示す図、
【図１６】本発明の実施例における画像処理装置のCODE1を決定する内部回路ENCODE1SELの真理値表、
【図１７】本発明の実施例における画像処理装置のCODE5を決定する内部回路ENCODE5SELの構成およびENCODE5LATCHの構成を示す図、
【図１８】本発明の実施例における画像処理装置のCODE5を決定する内部回路ENCODE5SELの真理値表、
【図１９】本発明の実施例における画像処理装置のCODE8を決定する内部回路ENCODE8SELの構成およびENCODE8LATCHの構成を示す図、
【図２０】本発明の実施例における画像処理装置のCODE8を決定する内部回路ENCODE8SELの真理値表、
【図２１】従来の符号化装置の機能説明図、
【図２２】従来のランレングス符号化装置の機能説明図である。
【符号の説明】
【００４３】
１・・・ラインバッファ、２・・・ランレングス判定前処理部、３・・・ランレングス判定回路、４・・・ブランク画素決定回路、５・・・ブランクランレングス判定前処理部、６・・・ブランクランレングス判定回路、７・・・ブランク数決定回路、８・・・コード決定回路、９・・・ビデオメモリ、10・・・論理回路NCODE3SEL、11・・・論理回路NCODE4SEL、12・・・論理回路NCODE5SEL、13・・・論理回路NCODE6SEL、14・・・論理回路NCODE7SEL、15・・・論理回路ENCODE1SEL、16・・・論理回路ENCODE1LATCH、17・・・論理回路ENCODE5SEL、18・・・論理回路ENCODE5LATCH、19・・・論理回路ENCODE8SEL、20・・・論理回路ENCODE8LATCH。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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