(57)【要約】【課題】安定したヒステリシス特性を保証し、後段の回路へ不要なパルス波形を伝達しないようにすること。【解決手段】このヒステリシス入力回路において、ヒステリシス回路１０は３つのインバータ４０，４２，４４で構成されている。このヒステリシス回路１０内のノードＮBは、伝送制御部１２の変位検出部１４の入力端子に接続されている。変位検出部１４は、ノードＮBの電圧ＶBに応じてヒステリシス回路１０内の出力反転動作開始のタイミングおよび変位完了タイミングを検出し、信号伝送路上のインバータ５０の活性化／非活性化を制御する。【選択図】  図５
2006180557.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子に入力端が接続され、第１のノードに出力端が接続される第１のインバータと、
上記第１のノードに入力端が接続され、第２のノードに出力端が接続される第２のインバータと、
上記第２のノードに入力端が接続され、上記第１のノードに出力端が接続される第３のインバータと、
上記第２のノードに入力端が接続され、第３のノードに出力端が接続される第４のインバータと、
上記第２のノードに入力端が接続され、第４のノードに出力端が接続される第５のインバータと、
第１の電源端子と出力端子との間に直列に接続される第１および第２のトランジスタと、
第２の電源端子と上記出力端子との間に直列に接続される第３および第４のトランジスタと
を有し、
上記第１のトランジスタと上記第４のトランジスタのゲート端子が上記第３のノードに接続され、
上記第２のトランジスタと上記第３のトランジスタのゲート端子が上記第４のノードに接続され、
上記第４のインバータのしきい値電圧と上記第５のインバータのしきい値電圧とが異なるヒステリシス型入力回路。
【請求項２】
上記第４のインバータのしきい値電圧が上記第５のインバータのしきい値電圧よりも低い請求項１に記載のヒステリシス型入力回路。
【請求項３】
上記第１および第２のトランジスタがｐＭＯＳトランジスタであり、上記第３および第４のトランジスタがｎＭＯＳトランジスタであり、上記第２のトランジスタのドレイン端子と上記第４のトランジスタのドレイン端子との接続中点が上記出力端子に接続される請求項１または請求項２に記載のヒステリシス型入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号を入力する入力回路に係わり、より詳細には入出力伝達特性にヒステリシスを持たせたヒステリシス型入力回路に関する。
【背景技術】
【０００２】
図１５に、ディジタル回路に用いられている従来のヒステリシス型入力回路の基本構成を示す。図１７に、この入力回路における各部の波形を示す。
【０００３】
このヒステリシス型入力回路に含まれるヒステリシス回路１００は、たとえば図１６に示すようなヒステリシス型の入出力伝達特性を有している。より詳細には、入力信号Ｓinの電圧Ｖinについて一定値の低めのトリップポイントＬＴＰ（Lower Trip Point）と一定値の高めのトリップポイントＵＴＰ（Upper Trip Point）とが存在する。入力電圧ＶinがＬレベルの安定値または最小値ＬＶin（通常０ボルト）からＨレベルの安定値または最大値ＨＶinまで立ち上がるときはＵＴＰがしきい値となり、入力電圧ＶinがＵＴＰよりも低いうちはまだ出力電圧ＶaがＨレベルのままで、入力電圧ＶinがＵＴＰを超える時に出力電圧Ｖaは一瞬にＨレベルからＬレベルに反転する。入力電圧ＶinがＨレベルの安定値ＨＶinからＬレベルの安定値ＬＶinまで立ち下がるときはＬＴＰがしきい値となり、入力電圧ＶinがＬＴＰよりも高いうちはまだ出力電圧ＶaがＬレベルのままで、入力電圧ＶinがＬＴＰを割る時に出力電圧Ｖaは一瞬にＬレベルからＨレベルに反転する。
【０００４】
このように、ヒステリシス回路１００は、入力電圧ＶinのＬレベルからＨレベルへの立ち上がりに対してはＵＴＰで出力電圧ＶaをＨレベルからＬレベルに反転させる第１の出力反転動作を行い、入力電圧ＶinのＨレベルからＬレベルへの立ち下がりに対してはＬＴＰで出力電圧ＶaをＬレベルからＨレベルに反転させる第２の出力反転動作を行う。そして、第１の出力反転動作を行うときの回路内の状態（第１の状態）と第２の出力反転動作を行うときの回路内の状態（第２の状態）とは異なっており、第１の出力反転動作を行った後は第２の状態へ変移し、第２の出力反転動作を行った後は第１の状態へ変移する。この変移は一瞬ではなく、完了するまでに遅延時間がある。
【０００５】
一般のヒステリシス型入力回路では、図１５に示すように、ヒステリシス回路１００の出力側に波形整形またはライン駆動用のインバータ１０２が１段または複数段（図示の例では３段：１０２Ａ，１０２Ｂ，１０２Ｃ）カスケード接続で設けられる。この場合、ヒステリシス回路１００において入力電圧ＶinがＬＴＰまたはＵＴＰで出力電圧ＶaがＬレベルからＨレベルへまたはＨレベルからＬレベルへ変わる時は、後段のインバータ、特に一番手前のインバータ１０２Ａの反転しきい値Ｖｔaを通過することになり、これに応動してインバータ１０２Ａの出力電圧Ｖbの論理レベルが反転し、後段のインバータ１０２Ｂ，１０２Ｃにおいてもそれぞれ同様の出力反転動作が連鎖的に行われ、最終段のインバータ１０２Ｃの出力には定常またはＤＣ（直流）状態で入力信号Ｓinの電圧Ｖinと同じ論理レベルの電圧Ｖdを有する二値信号Ｓoutが得られる。
【０００６】
このヒステリシス型入力回路においては、図１７に示すように、ＬＴＰとＵＴＰとの間で入力信号Ｓinの立ち上がり波形または立ち下がり波形にグリッチＧ1，Ｇ2が乗っていても上記のようなヒステリシス回路１００のヒステリシス入出力特性によってそのようなグリッチＧ1，Ｇ2がマスクされ、出力側の信号Ｓoutにノイズのパルスが現れないようにすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような従来のヒステリシス型入力回路では、入力信号Ｓinの立ち上がり波形または立ち下がり波形にＬＴＰまたはＵＴＰ近傍を行き来するグリッチ（たとえば図１７に示すグリッチＧ3）が乗っていると、該グリッチＧ3に対応したノイズパルスが後段の信号伝送路上に伝達されるおそれがある。図１８につき、そのようなグリッチ原因のノイズパルスが発生する仕組みを説明する。
【０００８】
図１８において、入力電圧Ｖinがその立ち下がりの途中でＬＴＰを割った時点ｔ1でヒステリシス回路１００が第２の出力反転動作を行い、これに応動して後段のインバータ１０２Ａ，１０２Ｂ，１０２Ｃが連鎖的に各々の出力反転動作を行い、出力信号Ｓoutの電圧ＶdはそれまでのＨレベルからＬレベルに変わる。ヒステリシス回路１００は、上記のように時点ｔ1で第２の出力反転動作を行うと、それまでの状態つまり第２の状態から次にＵＴＰで第１の出力反転動作を可能とする状態つまり第１の状態への変移を開始する。
【０００９】
ところが、図示のようなグリッチＧ3の場合は、いったんＬＴＰを割った入力電圧Ｖinがその直後に上昇に転じるため、いったん反転しきい値Ｖｔaを超えた出力電圧Ｖaが下降に転じる。グリッチＧ3の上昇変化が大きいと、入力電圧ＶinがＵＴＰより低いのにも拘わらず、出力電圧Ｖaが反転しきい値Ｖｔaを割ってしまう。つまり、ＵＴＰで第１の出力反転動作が行われたときと同じ結果がヒステリシス回路１００の出力に現れる。別な見方をすると、図１８に示すように入力電圧Ｖinの上昇変化がＵＴＰへ向って変移（上昇）途中の浮動トリップポイントＵＴＰ'を追い越すと、第１の出力反転動作と同等の変則的な出力反転動作が行われ、出力電圧Ｖaが反転しきい値Ｖｔaを割ってしまう。そうすると、これに応動して後段のインバータ１０２Ａ，１０２Ｂ，１０２Ｃが連鎖的に各々の出力反転動作を行い、不所望なタイミングで出力信号Ｓoutの電圧ＶdがＬレベルからＨレベルに戻ってしまう。
【００１０】
そして、ヒステリシス回路１００では、ＵＴＰ'で変則的な出力反転動作を行った時点ｔ2から今度は第２の状態へと変移の方向が逆転する。しかし、図示のグリッチＧ3の場合は、入力電圧Ｖinが浮動トリップポイントＵＴＰ'を追い越した直後に引き返すように下降し、この下降変化がＬＴＰへ向って変移（下降）途中の浮動トリップポイントＬＴＰ'を追い越すと、この時点ｔ3で第２の出力反転動作と同等の変則的な出力反転動作が行われ、出力電圧Ｖaが反転しきい値Ｖｔaを再び超える。そうすると、これに応動して後段のインバータ１０２Ａ，１０２Ｂ，１０２Ｃが連鎖的に各々の出力反転動作を行い、出力信号Ｓoutの電圧ＶdがＨレベルからＬレベルに戻る。こうして、グリッチＧ3に対応した不要なパルスまたはグリッチパルスｎｐが図示しない後段の回路へ伝達されてしまう。
【００１１】
インバータ１０２Ａ，１０２Ｂ，１０２Ｃの動作が遅ければ、グリッチのような微小かつ高速の変化に追従できないため、それらのインバータでグリッチパルスをマスクすることも可能である。しかしながら、近年の半導体プロセス技術の進歩によってトランジスタは高速化しており、グリッチパルスを通して後段ないし内部の回路へ伝達してしまう可能性が高くなっている。
【００１２】
本発明は、上記のような従来技術の問題点を解決するものであり、入力信号の電圧波形に如何なるグリッチが乗っていても常に安定したヒステリシス特性を保証し、後段の回路へ不要なパルス波形を伝達しないようにしたヒステリシス型入力回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明のヒステリシス型入力回路は、信号入力端子に入力端が接続され、第１のノードに出力端が接続される第１のインバータと、上記第１のノードに入力端が接続され、第２のノードに出力端が接続される第２のインバータと、上記第２のノードに入力端が接続され、上記第１のノードに出力端が接続される第３のインバータと、上記第２のノードに入力端が接続され、第３のノードに出力端が接続される第４のインバータと、上記第２のノードに入力端が接続され、第４のノードに出力端が接続される第５のインバータと、第１の電源端子と出力端子との間に直列に接続される第１および第２のトランジスタと、第２の電源端子と上記出力端子との間に直列に接続される第３および第４のトランジスタとを有し、上記第１のトランジスタと上記第４のトランジスタのゲート端子が上記第３のノードに接続され、上記第２のトランジスタと上記第３のトランジスタのゲート端子が上記第４のノードに接続され、上記第４のインバータのしきい値電圧と上記第５のインバータのしきい値電圧とが異なる構成とした。
【００１４】
上記の構成においては、第１、第２および第３のインバータにより所定のトリップポイントを有するヒステリシス回路が形成され、第４および第５のインバータにより該ヒステリシス回路内の動作状態が監視される。そして、第４および第５のインバータの出力に応じて第１〜第４のトランジスタが動作することにより、正規の出力反転動作から変移完了までの間に入力信号の電圧がグリッチ等で変動して該ヒステリシス回路内のノード電位が影響を受けても、後段回路への影響（伝達）を絶ち切り、変移が完了して安定してから該ヒステリシス回路の出力信号を後段回路へ伝達することができる。
【００１５】
上記ヒステリシス型入力回路において、好ましくは、上記第４のインバータのしきい値電圧が上記第５のインバータのしきい値電圧よりも低いものであってよい。
【００１６】
また、好ましい一態様によれば、上記第１および第２のトランジスタがｐＭＯＳトランジスタであり、上記第３および第４のトランジスタがｎＭＯＳトランジスタであり、上記第２のトランジスタのドレイン端子と上記第４のトランジスタのドレイン端子との接続中点が上記出力端子に接続される。
【発明の効果】
【００１７】
本発明のヒステリシス型入力回路によれば、上記のような構成と作用により、入力信号の電圧波形に如何なるグリッチやノイズが乗っていても常に安定したヒステリシス特性を保証し、後段の回路へ不要なパルス波形を伝達しないようにすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図１〜図１４を参照して本発明の好適な実施形態を説明する。
【００１９】
図１および図２に本発明のヒステリシス型入力回路の基本構成を示す。本発明のヒステリシス型入力回路は、図３または図４に示すようなヒステリシス型の入出力伝達特性を有するヒステリシス回路１０と、このヒステリシス回路１０の出力反転動作ないし状態間の変移のタイミングに応じて出力側の信号伝達を制御する伝送制御部１２とを備える。ヒステリシス回路１０は、二値の論理レベル（Ｈレベル／Ｌレベル）を有するディジタル信号Ｓin（入力電圧Ｖin）を入力し、二値の論理レベルを有する出力電圧Ｖoutを出力する。
【００２０】
ヒステリシス回路１０の入出力特性においては、入力電圧Ｖinについて一定値の低めのトリップポイントＬＴＰと一定値の高めのトリップポイントＵＴＰとが存在し、出力電圧Ｖoutについて一定の反転しきい値ＶｔAが存在する。
【００２１】
図３の入出力特性では、入力電圧ＶinがＬレベルの安定値または最小値ＬＶin（通常０ボルト）からＨレベルの安定値または最大値ＨＶinまで立ち上がるときはＵＴＰがしきい値となり、入力電圧ＶinがＵＴＰよりも低いうちはまだ出力電圧ＶoutがＨレベル（＞ＶｔA）のままで、入力電圧ＶinがＵＴＰを超える時に出力電圧Ｖoutは一瞬にＨレベルからＬレベル（＜ＶｔA）に変わる。入力電圧ＶinがＨレベルの安定値ＨＶinからＬレベルの安定値ＬＶinまで立ち下がるときはＬＴＰがしきい値となり、入力電圧ＶinがＬＴＰよりも高いうちはまだ出力電圧ＶoutがＬレベルのままで、入力電圧ＶinがＬＴＰを割る時に出力電圧Ｖoutは一瞬にＬレベルからＨレベルに変わる。定常状態では、入力電圧Ｖinの論理レベルを反転させた出力電圧Ｖoutが得られる。
【００２２】
図４の入出力特性の場合は、入力電圧ＶinがＬレベルの安定値ＬＶinからＨレベルの安定値ＨＶinまで立ち上がるときはＵＴＰがしきい値となり、入力電圧ＶinがＵＴＰよりも低いうちはまだ出力電圧ＶoutがＬレベルのままで、入力電圧ＶinがＵＴＰを超える時に出力電圧Ｖoutは一瞬にＬレベルからＨレベルに変わる。入力電圧ＶinがＨレベルの安定値ＨＶinからＬレベルの安定値ＬＶinまで立ち下がるときはＬＴＰがしきい値となり、入力電圧ＶinがＬＴＰよりも高いうちはまだ出力電圧ＶoutがＨレベルのままで、入力電圧ＶinがＬＴＰを割る時に出力電圧ＶAは一瞬にＨレベルからＬレベルに変わる。定常状態では、入力電圧Ｖinと同一の論理レベルを有する出力電圧Ｖoutが得られる。
【００２３】
このように、図３および図４のいずれの入出力特性においても、ヒステリシス回路１０は、入力電圧ＶinのＬレベルからＨレベルへの立ち上がりに対してはＵＴＰで出力電圧ＶoutをＨレベル→Ｌレベル（図３）またはＬレベル→Ｈレベル（図４）に変える第１の出力反転動作を行い、入力電圧ＶinのＨレベルからＬレベルへの立ち下がりに対してはＬＴＰで出力電圧ＶoutをＬレベル→Ｈレベル（図３）またはＬレベル→Ｈレベル（図４）に変える第２の出力反転動作を行う。そして、第１の出力反転動作を行うときのヒステリシス回路１０内の状態（第１の状態）とＬＴＰで第２の出力反転動作を行うときのヒステリシス回路１０内の状態（第２の状態）とは異なっており、ＵＴＰで第１の出力反転動作を行った後は第２の状態へ変移し、ＬＴＰで第２の出力反転動作を行った後は第１の状態へ変移する。この変移は一瞬ではなく、完了するまでに幾らかの時間遅れがある。
【００２４】
伝送制御部１２は、ヒステリシス回路１０内で上記のような第１または第２の出力反転動作が行われる度にその直後に第２の状態への変移または第１の状態への変移が実質的に完了するタイミング（以下、「変移完了タイミング」と称する。）を検出する変移検出部１４を有している。
【００２５】
図１の基本構成では、伝送制御部１２が、ヒステリシス回路１０の出力側の信号伝送路１６上に信号伝達を制御するためのゲート回路１８を備える。この場合の変移検出部１４は、ヒステリシス回路１０内の出力ノード以外の所定ノードの電位にしたがって、第１または第２の出力反転動作が開始したタイミングと変移完了タイミングとを検出してよい。ゲート回路１８は、変移検出部１４からのタイミング検出信号を受け、出力反転動作開始のタイミングから変移完了タイミングまでの間は信号伝送路１６を実質的に遮断して後段回路への信号の伝達を禁止または遅らせ、変移完了タイミング後に信号伝送路１６をイネーブル状態にして後段回路への信号伝達を再開してよい。
【００２６】
図２の基本構成では、伝送制御部１２が、ヒステリシス回路１０の出力側の信号伝送路１６を駆動する駆動回路２０を備える。この場合の変移検出部１４は、ヒステリシス回路１０内の出力ノードの電位つまり出力信号Ｖoutにしたがって変移完了タイミングを検出してよい。駆動回路２０は、変移検出部１４からのタイミング検出信号を受けて、変移完了タイミング後にヒステリシス回路１０の出力信号Ｖoutに応答して後段側の信号伝送路１６上の電位をＨレベルまたはＬレベルのいずれかに駆動する。
【００２７】
図１および図２の基本構成は本発明の一例であり、他の形態も可能である。たとえば、図１の基本構成において伝送制御部１２のゲート回路１８を駆動回路２０に置き換えることも可能である。
【００２８】
本発明のヒステリシス型入力回路においては、入力電圧ＶinがひとたびＬＴＰまたはＵＴＰで正規の出力反転動作を開始すれば、その後に次の安定状態への変移が実質的に完了するまではその変移時間中に入力電圧Ｖinに如何なるグリッチ（特に、ＬＴＰまたはＵＴＰ近傍で行き来するグリッジ）が含まれていてもそれを完全に無視またはマスクし、後段回路へ意図しないパルスが伝達されるのを確実に防止することができる。
【実施例１】
【００２９】
図５に、本発明の一実施例によるヒステリシス型入力回路３０の回路構成を示す。この入力回路３０は、たとえば、図６に示すようなディジタルＩＣの半導体チップ３４において中心部のコア回路３６の周囲のＩＯ回路３８内に設けられ、外部からのディジタル信号Ｓinを入力するレシーバ回路として機能する。
【００３０】
図５において、この実施例におけるヒステリシス回路１０は、３つのインバータ４０，４２，４４で構成されている。これらのインバータ４０，４２，４４は、本発明における「第１のインバータ」、「第２のインバータ」、「第３のインバータ」にそれぞれ相当する。
【００３１】
インバータ４０は、入力端子に入力信号Ｓinを入力し、出力端子がノードＮAに接続されている。インバータ４２は、入力端子がノードＮAに接続され、出力端子がノードＮBに接続されている。インバータ４４は、入力端子がノードＮBに接続され、出力端子がノードＮAに接続されている。
【００３２】
インバータ４４はｐＭＯＳトランジスタ４６とｎＭＯＳトランジスタ４８とからなる。ｐＭＯＳトランジスタ４６は、ソース端子が正極側の電源電圧ＶDD1の端子に接続され、ドレイン端子がノードＮAに接続され、ゲート端子がノードＮBに接続されている。ｎＭＯＳトランジスタ４８は、ソース端子が負極側の電源電圧ＶSS（通常グランド電位）の端子に接続され、ドレイン端子がノードＮAに接続され、ゲート端子がノードＮBに接続されている。後述するように、これらｐＭＯＳトランジスタ４６およびｎＭＯＳトランジスタ４８のそれぞれの電流駆動能力は、ヒステリシス回路１０のヒステリシス特性に関係する。
【００３３】
図７に、この実施例におけるヒステリシス回路１０の入出力特性を示す。この入出力特性は図３のタイプ（入出力反転タイプ）である。実線の曲線ＭOは、ヒステリシス回路１０においてインバータ４４を除いた（したがって、インバータ４２も除いた）場合の入出力特性、つまりインバータ４０の入出力特性である。この入出力特性ＭOにおけるトリップポイントＴＰOはインバータ４０の反転しきい値に相当する。一点鎖線の曲線ＭPは、ヒステリシス回路１０においてインバータ４４のｎＭＯＳトランジスタ４８だけを除いた場合の入出力特性である。この入出力特性ＭPにおけるトリップポイントはヒステリシス回路１０の高めのトリップポイントＵＴＰであり、このぶんのヒステリシス幅（ＵＴＰ−ＴＰO）はｐＭＯＳトランジスタ４６の電流駆動能力によって決まる。二点鎖線の曲線ＭNは、ヒステリシス回路１０においてインバータ４４のｐＭＯＳトランジスタ４６だけを除いた場合の入出力特性である。この入出力特性ＭNにおけるトリップポイントはヒステリシス回路１０の低めのトリップポイントＬＴＰであり、このぶんのヒステリシス幅（ＴＰO−ＬＴＰ）はｎＭＯＳトランジスタ４８の電流駆動能力によって決まる。
【００３４】
図７の入出力特性によれば、入力電圧ＶinがＬレベルの安定値ＬＶinからＨレベルの安定値ＨＶinまで立ち上がるときは、出力電圧ＶAがＡ→Ｂ→Ｃ→Ｄ→Ｅと変化する。この場合、入力電圧ＶinがＵＴＰに達するまでは入出力特性ＭP上で出力電圧ＶAが変化する（Ａ→Ｂ→Ｃ）。そして、入力電圧ＶinがＵＴＰに達した前後で、出力電圧ＶAがＨレベルから反転しきい値ＶｔAを通過してＬレベルに急激に下降し、入出力特性ＭPから入出力特性ＭNに飛び移る（Ｃ→Ｄ）。その後は、入出力特性ＭN上で出力電圧ＶAは安定値ＬＶAまで下降する（Ｄ→Ｅ）。なお、反転しきい値ＶｔAは、出力電圧またはノード電圧ＶAを入力するインバータ４２，５０（図５）で出力反転動作が行われるときのしきい値である。
【００３５】
入力電圧ＶinがＨレベルの安定値ＨＶinからＬレベルの安定値ＬＶinまで立ち下がるときは、出力電圧ＶAがＥ→Ｄ→Ｆ→Ｂ→Ａと変化する。この場合、入力電圧ＶinがＵＴＰに達するまでは入出力特性ＭN上で出力電圧ＶAが変化する（Ｅ→Ｄ→Ｆ）。そして、入力電圧ＶinがＬＴＰに達した前後で、出力電圧ＶAがＬレベルから反転しきい値ＶｔAを通過してＨレベルに急激に上昇して、入出力特性ＭNから入出力特性ＭPに飛び移る（Ｆ→Ｂ）。その後は、入出力特性ＭP上で出力電圧ＶAは安定値ＨＶAまで上昇する（Ｂ→Ａ）。
【００３６】
この実施例のヒステリシス回路１０において、ＵＴＰで出力電圧ＶAをＨレベルからＬレベルに反転させる第１の出力反転動作が行われるときの状態つまり第１の状態は、インバータ４４でｐＭＯＳトランジスタ４６が導通状態でｎＭＯＳトランジスタ４８が非導通状態のときである。一方、ＬＴＰで出力電圧ＶAをＬレベルからＨレベルに反転させる第２の出力反転動作が行われるときの状態つまり第２の状態は、インバータ４４でｐＭＯＳトランジスタ４６が非導通状態でｎＭＯＳトランジスタ４８が導通状態のときである。
【００３７】
そして、ＵＴＰで第１の出力反転動作（ＶA：Ｈ→Ｌ）を行った後は第２の状態（インバータ４４でｐＭＯＳトランジスタ４６が非導通状態でｎＭＯＳトランジスタ４８が導通状態）へ変移し、この変移は入出力特性ＭN上のＥ点付近（安定値）に近づいたとき、つまりノードＮBの電位がＶDD1に限りなく近づいたときに完了する。また、ＬＴＰで第２の出力反転動作（ＶA：Ｌ→Ｈ）を行った後は第１の状態（インバータ４４でｐＭＯＳトランジスタ４６が導通状態でｎＭＯＳトランジスタ４８が非導通状態）へ変移し、この変移は入出力特性ＭP上のＡ点付近（安定値）に近づいたとき、つまりノードＮBの電位がＶSSに限りなく近づいたときに完了する。
【００３８】
別の観点からみると、ＵＴＰで第１の出力反転動作（ＶA：Ｈ→Ｌ）が行われると、ヒステリシス回路１０におけるトリップポイントの有効動作点がＵＴＰからＬＴＰに変移する。この変移は、第２の出力反転動作と同等の変則的な出力反転動作を可能とする浮動ＬＴＰ'がＵＴＰの位置（値）からＬＴＰの位置（値）まで移動（下降）することによって行われ、ＬＴＰ'がＬＴＰに達した時に完了する。このようなトリップポイント有効動作点のＵＴＰからＬＴＰへの変移は、上記のような第１の出力反転動作直後の第２の状態への変移に対応している。
【００３９】
また、ＬＴＰで第２の出力反転動作（ＶA：Ｈ→Ｌ）が行われると、ヒステリシス回路１０におけるトリップポイントの有効動作点がＬＴＰからＵＴＰに変移する。この変移は、第１の出力反転動作と同等の変則的な出力反転動作を可能とする浮動ＵＴＰ'がＬＴＰの位置（値）からＵＴＰの位置（値）まで移動（上昇）することによって行われ、ＵＴＰ'がＵＴＰに達した時に完了する。このようなトリップポイント有効動作点のＬＴＰからＵＴＰへの変移は、上記のような第２の出力反転動作直後の第１の状態への変移に対応している。
【００４０】
図５において、ヒステリシス回路１０内のノードＮBは、伝送制御部１２の変移検出部１４の入力端子に接続されている。変移検出部１４は、ノードＮBの電位ＶBに応じてヒステリシス回路１０内の出力反転動作開始のタイミングおよび変移完了タイミングを検出することができる。
【００４１】
図１の基本構成にしたがえば、伝送制御部１２のゲート回路１８は、ヒステリシス回路１０の出力ノードＮAに接続された信号伝送路上に設けられてよく、たとえばＩＯ電源系（ＶDD1：たとえば１．８Ｖ）のインバータ５０の中またはその前段または後段に設けられてよい。この実施例では、さらに、インバータ５０の後段にコア電源系（ＶDD2：たとえば１．１Ｖ）のインバータ５２，５４が２段カスケード接続で設けられている。また、信号伝送路上の適当な位置たとえばインバータ５０とインバータ５２との間に信号伝送路のフローティング状態を防止するためのノードキーパ回路５６を設けてもよい。
【００４２】
図８に、伝送制御部１２の変移検出部１４およびゲート回路１８の一構成例を示す。変移検出部１４は、それぞれの入力端子がヒステリシス回路１０のノードＮBに接続された一対のインバータ６０，６２と、両インバータ６０，６２のそれぞれの出力電圧ＶX，ＶYについて排他的論理和を演算するイクスクルーシブ・オア（ＥＸＯＲ）回路６４と、このＥＸＯＲ回路６４の出力を反転するインバータ６６とを有する。
【００４３】
インバータ６０，６２は、図９の（Ａ），（Ｂ）にそれぞれ示すような入出力特性を有している。図９の（Ａ）において、インバータ６０の入出力特性（実線の曲線Ｋ60）におけるしきい値ＴＣ60は、通常のインバータ入出力特性（一点鎖線の曲線ＫO）のしきい値ＴＣOよりも相当低く、ヒステリシス回路１０のＬＴＰ付近の値（好ましくはＬＴＰよりも小さい値）に設定されている。このような相当低めのしきい値ＴＣ60を有するインバータ入出力特性Ｋ60は、インバータ６０を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタの電流駆動能力のバランスを調整することで（ｎＭＯＳ側をｐＭＯＳ側よりも大きくすることで）実現できる。
【００４４】
他方、図９の（Ｂ）において、インバータ６２の入出力特性（実線の曲線Ｋ62）におけるしきい値ＴＣ62は、通常のインバータ入出力特性（一点鎖線の曲線ＫO）のしきい値ＴＣOよりも相当高く、ヒステリシス回路１０のＵＴＰ付近の値（好ましくはＵＴＰよりも大きい値）に設定されている。このような相当高めのしきい値ＴＣ62を有するインバータ入出力特性Ｋ62は、インバータ６２を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタの電流駆動能力のバランスを調整することで（ｐＭＯＳ側をｎＭＯＳ側よりも大きくすることで）実現できる。
【００４５】
図８の構成例では、ゲート回路１８がトランスミッション・ゲートで構成されている。このトランスミッション・ゲート１８は、変移検出部１４の出力がＨレベルのときにオンしてノードＮA上の電圧信号ＶAをスルーでインバータ５０の入力端子に伝達する。変移検出部１４の出力がＬレベルのときは、トランスミッション・ゲート１８がオフしてハイインピーダンス状態でノードＮA上の電圧信号ＶAを遮断する。
【００４６】
図１０に、本実施例における伝送制御部１２の構成を示す。この実施例の構成は、図２の基本構成に対応するもので、変移検出部１４を上記インバータ６０，６２のみで構成し、駆動回路２０をインバータ５０で構成している。ここで、インバータ６０，６２は、本発明における「第４のインバータ」、「第５のインバータ」にそれぞれ相当する。
【００４７】
また、インバータ５０は、正極側の電源電圧ＶDD1の端子と出力側ノードＮCとの間に直列接続された２つのｐＭＯＳトランジスタ７０，７２と、出力側ノードＮCと負極側の電源電圧ＶSsの端子との間に直列接続された２つのｎＭＯＳトランジスタ７４，７６とからなる。ｐＭＯＳトランジスタ７０およびｎＭＯＳトランジスタ７４のゲート端子にインバータ６０の出力端子が接続され、ｐＭＯＳトランジスタ７２およびｎＭＯＳトランジスタ７６のゲート端子にインバータ６２の出力端子が接続されている。ここで、ｐＭＯＳトランジスタ７０，７２は本発明における「第１のトランジスタ」、「第２のトランジスタ」にそれぞれ相当し、ｎＭＯＳトランジスタ７４，７６は本発明における「第３のトランジスタ」、「第４のトランジスタ」にそれぞれ相当する。
【００４８】
この実施例においては、ヒステリシス回路１０のノードＮBがモニタノードと出力ノードとを兼ねて変移検出部１４（インバータ６０，６２）の入力端子に接続される。伝送制御部１２は、構成部品が少ないうえ、動作の遅延時間が短いという利点がある。
【００４９】
次に、図１１および図１２の波形図につき、この実施例のヒステリシス型入力回路３０における作用を説明する。
【００５０】
図１１に、入力電圧ＶinのＨレベルからＬレベルへの立ち下がりにグリッチが乗っていない場合の作用を示す。この場合は、入力電圧ＶinがＬＴＰ（約０．８Ｖ）を割ったあたりで、ヒステリシス回路１０におけるノードＮBの電位ＶBが電源電圧ＶDD1のレベル（１．８Ｖ）から下がり始めそのまま電源電圧ＶSSのレベル（０Ｖ）に向って急激に降下する。ノードＮAの電位ＶAもＶSSレベル付近からＶDD1のレベル（１．８Ｖ）に向かって急上昇し、途中でＬレベルからＨレベルに反転する。ヒステリシス回路１０のインバータ４４では、それまでのｎＭＯＳトランジスタ４８がオンでｐＭＯＳトランジスタ４６がオフの状態（第２の状態）からｎＭＯＳトランジスタ４８がオフでｐＭＯＳトランジスタ４６がオンの状態（第１の状態）へ変移する。
【００５１】
伝送制御部１２では、ヒステリシス回路１０のノードＮBの電位ＶBを変移検出部１４のインバータ６０，６２が入力する。入力電圧ＶinがＨレベルからＬレベルへ立ち下がる前は、ノードＮBの電位ＶBがＶDD1レベルに保持されているため、インバータ６０，６２の出力はいずれもＬレベルである。したがって、図８の構成例では、変移検出部１４においてＥＸＯＲ回路６４の出力がＬレベルで、インバータ６６の出力がＨレベルになっている。このため、信号伝送路上のトランスミッション・ゲート１８がオンしており、ノードＮAの電圧ＶAがインバータ５０に入力または伝達されている。また、図１０の実施例の場合は、インバータ５０において両ｐＭＯＳトランジスタ７０，７２が共にオンし両ｎＭＯＳトランジスタ７４，７６が共にオフしており、出力側ノードＮCをＶDD1のレベルに駆動している。
【００５２】
上記のように入力電圧ＶinのＨレベルからＬレベルへの立ち下がりに応じてヒステリシス回路１０のノード電位ＶBがインバータ６２のしきい値ＴＣ62（約１．４Ｖ）を割ると、このタイミングでインバータ６２の出力電圧ＶYがＶSSレベル（０Ｖ）からＶDD1レベル（１．８Ｖ）に向かって急激に立ち上がる。
そうすると、図８の構成例の場合は、変移検出部１４においてＥＸＯＲ回路６４の出力がＨレベルからＬレベルに変わり、インバータ６６の出力がＬレベルからＨレベルに変わる。これにより、信号伝送路上でトランスミッション・ゲート１８がオフし、ノードＮAの電圧ＶAのインバータ５０への伝達を阻止または禁止する。
【００５３】
また、図１０の実施例の場合は、インバータ６０の出力ＶXがＬレベルのままでインバータ６２の出力ＶYがＬレベルからＨレベルに変わったことで、インバータ５０ではｐＭＯＳトランジスタ７０とｎＭＯＳトランジスタ７６とがオンしｐＭＯＳトランジスタ７２とｎＭＯＳトランジスタ７４とがオフした状態に変わる。これにより、出力側ノードＮCはハイインピーダンス状態となる。
【００５４】
ヒステリシス回路１０のノード電位ＶBが更に下降してインバータ６０のしきい値ＴＣ60（約０．４Ｖ）を割ると、このタイミングでインバータ６０の出力電圧ＶXがＶSSレベル（０Ｖ）からＶDD1レベル（１．８Ｖ）に向かって急激に立ち上がる。これにより、両インバータ６０，６２の出力電圧ＶX，ＶYが共にＨレベルになる。
【００５５】
そうすると、図８の構成例の場合は、変移検出部１４においてＥＸＯＲ回路６４の出力がＨレベルからＬレベルに変わり、インバータ６６の出力がＬレベルからＨレベルに変わる。これにより、信号伝送路上でトランスミッション・ゲート回路１８がオンし、ノードＮAの電圧ＶAのインバータ５０への伝達を再開する。こうして、ノードＮAの電圧ＶAがトランスミッション・ゲート１８を介してインバータ５０に入力されると、既にＶAが反転しきい値ＶｔA（約１．０Ｖ付近）を超えているのでインバータ５０は直ちに出力反転動作を行って出力電圧ＶCをそれまでのＶDD1レベル（１．８Ｖ）からＶSSレベル（０Ｖ）へ反転させる。これに応動して、後段のコア電源系インバータ５２，５４も連鎖的にそれぞれの出力反転動作を行って、インバータ５２の出力電圧ＶDはＶSSレベル（０Ｖ）からＶDD2レベル（１．１Ｖ）へ反転し、インバータ５４の出力電圧ＶEはＶDD2レベル（１．１Ｖ）からＶSSレベル（０Ｖ）へ反転する。なお、図１１では、説明の便宜上、図８の構成例における変移検出部１４の遅延時間を無視している。
【００５６】
図１０の実施例の場合は、上記のように両インバータ６０，６２の出力電圧ＶX，ＶYが共にＨレベルになると、インバータ５０において両ｐＭＯＳトランジスタ７０，７２が共にオフして両ｎＭＯＳトランジスタ７４，７６が共にオンした状態となり、出力側ノードＮCをＶSSのレベルに駆動する。これに応動して、後段のコア電源系インバータ５２，５４も連鎖的にそれぞれの出力反転動作を行って、インバータ５２の出力電圧ＶDはＶDD2レベル（１．１Ｖ）からＶSSレベル（０Ｖ）へ反転し、インバータ５４の出力電圧ＶEはＶSSレベル（０Ｖ）からＶDD2レベル（１．１Ｖ）へ反転する。
【００５７】
図１２に、入力電圧ＶinのＨレベルからＬレベルへの立ち下がりにＬＴＰ近傍で行き来するグリッチＧが乗っている場合の作用を示す。この場合も、入力電圧ＶinがＬＴＰ（約０．８Ｖ）を通過したあたりで、ヒステリシス回路１０におけるノードＮBの電位ＶBがＶDD1レベル（１．８Ｖ）から急下降し、ノードＮAの電位ＶAがＶDD1レベル（１．８Ｖ）に向かって急上昇する。しかし、ジグザグのグリッチＧにより、入力電圧ＶinがＬＴＰを割った直後にいったん上昇に転じてまた直ぐに下降に戻り、そのままＶSSレベル（０Ｖ）まで下がる。そのようなグリッチＧまたはＶinのジグザグ波形に追従して、ノードＮBの電位ＶBは、最初の急下降を途中で止めて引き返すようにいったんＶDD1レベル（１．８Ｖ）付近まで上昇し、それから再び下降に転じてそのままＶSSレベル（０Ｖ）まで下がる。また、ノードＮAの電位ＶAは、最初の急上昇を途中で止めて引き返すようにいったん下降し、それから再び上昇に転じてそのままＶDD1レベル（１．８Ｖ）まで上がる。
【００５８】
伝送制御部１２では、ヒステリシス回路１０内でノードＮBの電位ＶBが最初にインバータ６２のしきい値ＴＣ62（約１．４Ｖ）を割ると、この時点でインバータ６２の出力電圧ＶYがＶSSレベル（０Ｖ）付近から急激に立ち上がる。しかし、上記のように、直後にノードＮBの電位ＶBが下降から上昇に転じてしきい値ＴＣ62（約１．４Ｖ）を超えるため、インバータ６２の出力電圧ＶYは急上昇から一転して急下降し、ＶSSレベル（０Ｖ）に戻る。
【００５９】
図８の構成例の場合、インバータ６２の出力電圧ＶYがＬレベルからＨレベルに反転すると、トランスミッション・ゲート１８がオフし、ノードＮAの電位ＶAの伝達を遮断する。しかし、直ぐにインバータ６２の出力電圧ＶYがＨレベルからＬレベルに戻るため、トランスミッション・ゲート１８がオンし、ノードＮAの電位ＶAの伝達を再開する。この時、電位ＶAは反転しきい値ＶｔA以下に戻っており、インバータ５０は出力電圧ＶCをそれまでと同じＨレベルに維持する。図１０の実施例の場合は、インバータ６２の出力電圧ＶYがＬレベルからＨレベルに反転すると、インバータ５０の出力側ノードＮCが一瞬だけハイインピーダンス状態となる。そして、直ぐにインバータ６２の出力電圧ＶYがＨレベルからＬレベルに戻ると、インバータ５０も以前の状態に戻り、出力側ノードＮCをＶDD1レベル（１．８Ｖ）に駆動する。
【００６０】
そして、ノードＮBの電位ＶBが再度下降に転じてそのままＶSSレベル（０Ｖ）まで下がるとき、途中でインバータ６２のしきい値ＴＣ62（約１．４Ｖ）を割ると、そのタイミングで再度インバータ６２が出力反転動作を行って出力電圧ＶYをＬレベルからＨレベルへ反転させる。次いで、ノードＮBの電位ＶBがインバータ６０のしきい値ＴＣ60（約０．４Ｖ）を割ると、そのタイミングでインバータ６０が出力反転動作を行って出力電圧ＶXをＬレベルからＨレベルへ反転させる。
【００６１】
図８の構成例では、再度インバータ６２の出力電圧ＶYがＬレベルからＨレベルに反転すると、これに応動してトランスミッション・ゲート１８がオフし、ノードＮAの電位ＶAの伝達を遮断する。そして、直後にインバータ６０の出力電圧ＶXがＬレベルからＨレベルに反転すると、トランスミッション・ゲート１８がオンし、ノードＮAの電位ＶAの伝達を再開する。この時、ノードＮAの電位ＶAは既に反転しきい値ＶｔAを超えているため、直ちにインバータ５０は出力反転動作を行って出力電圧ＶCをＶDD1レベル（１．８Ｖ）からＶSSレベル（０Ｖ）に立ち下げる。そうすると、後段のコア電源系インバータ５２，５４も連鎖的にそれぞれの出力反転動作を行って、インバータ５２の出力電圧ＶDはＶSSレベル（０Ｖ）からＶDD2レベル（１．１Ｖ）へ反転し、インバータ５４の出力電圧ＶEはＶDD2レベル（１．１Ｖ）からＶSSレベル（０Ｖ）へ反転する。
【００６２】
図１０の実施例では、再度インバータ６２の出力電圧ＶYがＬレベルからＨレベルに反転すると、インバータ５０においてｐＭＯＳトランジスタ７０とｎＭＯＳトランジスタ７６とがオンしｐＭＯＳトランジスタ７２とｎＭＯＳトランジスタ７４とがオフした状態となって、出力側ノードＮCがハイインピーダンス状態となる。そして、直後にインバータ６０の出力電圧ＶXがＬレベルからＨレベルに反転すると、インバータ５０において両ｐＭＯＳトランジスタ７０，７２が共にオフで両ｎＭＯＳトランジスタ７４，７６が共にオンした状態となって、出力側ノードＮCをＶSSレベル（０Ｖ）に駆動する。その結果、後段のコア電源系インバータ５２，５４も連鎖的にそれぞれの出力反転動作を行って、インバータ５２の出力電圧ＶDはＶSSレベル（０Ｖ）からＶDD2レベル（１．１Ｖ）へ反転し、インバータ５４の出力電圧ＶEはＶDD2レベル（１．１Ｖ）からＶSSレベル（０Ｖ）へ反転する。
【００６３】
上記のように、入力電圧ＶinのＨレベルからＬレベルへの立ち下がりに際しては、ヒステリシス回路１０においてＬＴＰで第２の反転出力動作が行われると、ノードＮBの電位ＶBが所定値つまり伝送制御部１２の変移検出部１４におけるインバータ６０のしきい値ＴＣ60よりも低くなるタイミングまでは、ヒステリシス回路１０の出力信号ＶAが後段回路へ伝達されず伝送制御部１２のゲート回路１８または駆動回路２０で実質的に遮断され、該タイミング後にヒステリシス回路１０の出力信号ＶAが後段回路へ伝達される。このことにより、入力電圧Ｖinの立ち下がり波形にグリッジが乗っていても、ノイズパルスの無いパルス波形が後段回路へ出力ないし伝達される。
【００６４】
図１３に、参考例（比較例）として、図５のヒステリシス型入力回路３０から伝送制御部１２を省いて、上記と同様のグリッチＧを有する入力電圧Ｖinを与えた場合の作用を示す。この場合は、ノードＮBに伝送制御部１２が接続されないため、インバータ４２の負荷が小さくなり、そのぶんノードＮBの電位ＶBは高速かつ大きく変化する。説明の便宜上、インバータ５０もインバータ４２と等しい負荷で動作するものとし、インバータ５０の出力側ノードＮCの電位ＶCはノードＮBの電位ＮBと同じ値で変動するものとしている。
【００６５】
図１３に示すように、伝送制御部１２を備えていないと、グリッチＧに追従したノードＮAの電位ＶAがそのままインバータ５０に入力または伝達され、インバータ５０ひいては後段のインバータ５２，５４もグリッチＧに応動して出力反転動作を行うことになり、出力Ｓoutの波形にノイズのグリッチパルスｎｐが現れる。
【００６６】
入力電圧ＶinがＬレベルからＨレベルに立ち上がるときは、ＬＴＰがＵＴＰに置き換わる限りで各部の動作が変わる点を除いて、上記と同様の作用が奏される。たとえば、ヒステリシス回路１０がＵＴＰで第１の出力反転動作を開始する頃に、伝送制御部１２ではインバータ６０の出力ＶXがＨレベルからＬレベルに反転する。そして、ヒステリシス回路１０で第１の出力反転動作に続けて第２の状態への変移が実質的に完了した頃に、伝送制御部１２ではインバータ６０の出力ＶXに遅れてインバータ６２の出力ＶYもＨレベルからＬレベルへ反転して変移完了タイミングが検出され、このタイミングでヒステリシス回路１０の出力変化が後段回路へ伝達される。
【実施例２】
【００６７】
図１４に、本発明の第２の実施例によるヒステリシス型入力回路３０の構成を示す。この第２の実施例は、上記した第１の実施例のヒステリシス型入力回路（図５）においてノードＮAをインバータ８０の入力端子に接続し、インバータ８０の出力端子を伝送制御部１２の入力端子に接続したものである。ここで、インバータ８０はインバータ４２と同じ回路定数に設計するのが好ましい。また、インバータ８０の出力ノードＮFに接続される負荷（伝送制御部１２）はノードＮB側の負荷（インバータ４４）よりも確実に大きなものとし、ノードＮFの電位ＶFがノードＮBの電位ＶBよりも確実に遅れて変化するように設計するのが好ましい。
【００６８】
この第２の実施例によれば、ノードＮBの負荷を小さくすることにより、ヒステリシス回路１０内の出力反転動作に続く第１または第２の状態への変移の速度を向上させることができる。厳密には、ノードＮAの負荷を増加させるため、多少の信号伝達遅延の増加も伴なうが、ヒステリシス回路１０内の変移と後段回路への伝達遅延の相対的なタイミング関係には影響しない。
【００６９】
さらに、一変形例として、インバータ８０を省き、ノードＮAを伝送制御部１２の入力端子に直接接続する構成も可能である。図６に示すような適用例は一例にすぎないものであり、本発明のヒステリシス型入力回路は任意のディジタル回路またはディジタル信号処理に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明のヒステリシス型入力回路の一基本構成を示すブロック図である。
【図２】本発明のヒステリシス型入力回路の別の基本構成を示すブロック図である。
【図３】ヒステリシス型の入出力伝達特性の一例を示す図である。
【図４】ヒステリシス型の入出力伝達特性の別の例を示す図である。
【図５】本発明の一実施例におけるヒステリシス型入力回路の回路構成を示す図である。
【図６】実施例のヒステリシス型入力回路の一適用例を示す図である。
【図７】実施例のヒステリシス型入力回路に含まれるヒステリシス回路の入出力特性を示す図である。
【図８】伝送制御部の一構成例を示す図である。
【図９】図８の伝送制御部に含まれる変移検出用インバータの入出力特性を示す図である。
【図１０】実施例による伝送制御部の構成を示す図である。
【図１１】実施例のヒステリシス型入力回路における一作用（グリッチが無い場合の作用）を示す信号波形図である。
【図１２】実施例のヒステリシス型入力回路における一作用（グリッチが有る場合の作用）を示す信号波形図である。
【図１３】参考例のヒステリシス型入力回路における一作用（グリッチが有る場合の作用）を示す信号波形図である。
【図１４】本発明の別の実施例によるヒステリシス型入力回路の回路構成を示す図である。
【図１５】従来のヒステリシス型入力回路の基本構成を示す図である。
【図１６】図１５のヒステリシス型入力回路に含まれるヒステリシス回路の入出力特性を示す図である。
【図１７】図１５のヒステリシス型入力回路の一作用（グリッチが問題とならない場合の作用）を示す図である。
【図１８】図１５のヒステリシス型入力回路の一作用（グリッチが問題となる場合の作用）を示す図である。
【符号の説明】
【００７１】
１０    ヒステリシス回路
１２    伝送制御部
１４    変移検出部
１６    信号伝送路
１８    ゲート回路（トランスミッション・ゲート）
２０    駆動回路
３０    ヒステリシス型入力回路
４０，４２，４４    インバータ
４６    ＰＭＯＳトランジスタ
４８    ＮＭＯＳトランジスタ
５０，５２，５４    インバータ
５６    ノードキーパ回路
６０    インバータ
６２    インバータ
６４    ＥＸＯＲ回路
７０，７２    ＰＭＯＳトランジスタ
７４，７６    ＮＭＯＳトランジスタ
８０    インバータ
ＮA，ＮB，ＮC，ＮD，ＮE，ＮF    ノード
【図１】
2006180557.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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