(57)【要約】      （修正有）【課題】高い信頼性を有する半導体集積回路装置を実現することが可能な半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法を提供する。【解決手段】外部接続端子２を有する第１の半導体装置１Ａ及び第２の半導体装置１Ｂが、外部接続端子２にマウントされた半田ボール３を介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具４の主面上に取り付けられた可動式ピン５と、冶具４上に設けられ、可動式ピン５を内部に貫通させて固定するスペーサー６、７，８とスペーサーを固定する止具９とを備え、可動式ピン５は、半導体基板１ｂのサイズに応じて、下端が冶具４の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第１乃至第５のスペーサー（６ａ、７ａ、８、７ｂ、及び６ｂ）は、半導体基板１ｂのサイズに応じた形状を有している。【選択図】図１
2006324298.tif 000002
【特許請求の範囲】
【請求項１】
外部接続端子を有する半導体基板上にＩＣチップが実装されてなる第１の半導体装置及び第２の半導体装置が、前記外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、
下端が冶具の主面上に取り付けられた可動式ピンと、
前記冶具上に設けられ、前記可動式ピンを内部に貫通させて固定する第１のスペーサーと、
前記第１のスペーサー上に設けられ、前記第１の半導体装置を所定の位置に固定し、且つ前記可動式ピンを内部に貫通させて固定する第２のスペーサーと、
前記第２のスペーサー上に設けられ、前記第１の半導体装置と前記第２の半導体装置との間隔を一定に固定し、且つ前記可動式ピンを内部に貫通させて固定する第３のスペーサーと、
前記第３のスペーサー上に設けられ、前記第２の半導体装置を所定の位置に固定し、且つ前記可動式ピンを内部に貫通させて固定する第４のスペーサーと、
前記第４のスペーサー上に設けられ、前記可動式ピンを内部に貫通させて固定する第５のスペーサーと、
前記第５のスペーサー上に設けられ、前記第１乃至前記第５のスペーサーを固定する止具とを備え、
前記可動式ピンは、前記半導体基板のサイズに応じて、前記下端が前記冶具の前記主面に対して平行方向に動作可能であると共に、前記下端を中心とする円周方向に動作可能であり、且つ
前記第１乃至前記第５のスペーサーは、前記半導体基板のサイズに応じた形状を有していることを特徴とする半導体集積回路装置の製造装置。
【請求項２】
前記第１乃至前記第５のスペーサーのうちの少なくとも１つは、低弾性体よりなることを特徴とする請求項１に記載の半導体集積回路装置の製造装置。
【請求項３】
前記止具は、ネジであることを特徴とする請求項１に記載の半導体集積回路装置の製造装置。
【請求項４】
前記ネジと前記第５のスペーサーとの間には、バネが介在していることを特徴とする請求項３に記載の半導体集積回路装置の製造装置。
【請求項５】
前記止具は、錘又は加圧装置であることを特徴とする請求項１に記載の半導体集積回路装置の製造装置。
【請求項６】
前記冶具、前記第１乃至前記第５のスペーサー、及び前記可動式ピンのうちの少なくとも１つは、発熱機構を有していることを特徴とする請求項１に記載の半導体集積回路装置の製造装置。
【請求項７】
外部接続端子を有する半導体基板上にＩＣチップが実装されてなる第１の半導体装置及び第２の半導体装置が、前記外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、
下端が冶具の主面上に取り付けられた可動式ピンと、
前記冶具上に設けられ、前記可動式ピンを内部に貫通させて固定する第１のスペーサーと、
前記第１のスペーサー上に設けられ、前記第１の半導体装置と前記第２の半導体装置との間隔を一定に固定し、且つ前記可動式ピンを内部に貫通させて固定する第２のスペーサーと、
前記第２のスペーサー上に設けられ、前記可動式ピンを内部に貫通させて固定する第３のスペーサーと、
前記第３のスペーサー上に設けられ、前記第１乃至前記第３のスペーサーを固定する止具とを備え、
前記可動式ピンは、前記半導体基板のサイズに応じて、前記下端が前記冶具の前記主面に対して平行方向に動作可能であると共に、前記下端を中心とする円周方向に動作可能であり、且つ
前記第１乃至前記第３のスペーサーは、前記半導体基板のサイズに応じた形状を有しており、
前記半導体基板の側面は、前記第１及び前記第２の半導体装置の各々が前記可動式ピンと接触して固定されるように、前記可動式ピンの側面形状にかみ合う形状を有していることを特徴とする半導体集積回路装置の製造装置。
【請求項８】
請求項１に記載の半導体集積回路装置の製造装置を用いた半導体集積回路装置の製造方法であって、
前記可動式ピンの配置位置を前記半導体基板のサイズに応じて調整しながら、前記第１乃至前記第４のスペーサーを用いて、前記第１及び前記第２の半導体装置を所定の位置に積層する工程と、
前記第４のスペーサーの上に前記第５のスペーサーを介して設けられた前記止具を用いて、前記第１乃至前記第５のスペーサーを固定する工程と、
前記半田ボールをリフローすることにより、前記第１の半導体装置と前記第２の半導体装置とを接合する工程と、
前記止具を取り外すと共に前記可動式ピンから前記第１乃至前記第５のスペーサーを引き抜く工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項７に記載の半導体集積回路装置の製造装置に用いる前記半導体基板を製造する半導体基板の製造方法であって、
複数の半導体基板が形成されてなるシート状基板に対して、同一の工程により、前記複数の半導体基板の側面が前記可動式ピンの側面形状とかみ合う形状を有するように、前記複数の半導体基板の側面を加工する工程と、
前記複数の半導体基板の側面を加工した後に、前記シート状基板から前記複数の半導体基板を個片化する工程とを備えることを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯情報機器等の小型化及び軽量化に伴って、半導体装置の高密度化、小型化、及び薄型化が要求されている。
【０００３】
これらの要求に応えるためには、出来るだけ多くのＩＣチップが複数段に実装された半導体集積回路装置を実現しなければならない。
【０００４】
このため、近年では、複数のＩＣチップを積層するための３次元実装技術が提案されており、各社において開発されている。
【０００５】
また、近年、音声又は画像をデジタル信号としてフラッシュメモリに記録する技術が普及しており、フラッシュメモリの大容量化に伴って、フラッシュメモリの高密度化、小型化、及び薄型化が要求されている。
【０００６】
これらの要求に応えるためには、規格化されたサイズの筺体内に、出来るだけ多くのフラッシュメモリ素子を実装しなければならない。
【０００７】
このため、近年では、フラッシュメモリ素子が形成されたＩＣチップが多段に実装された半導体集積回路装置が提案されている（例えば、特許文献１参照）。
【０００８】
以下に、ＩＣチップが２段に実装された半導体集積回路装置を例に挙げて、従来技術に係る半導体集積回路装置の製造方法について、図１３(a) 及び(b) を参照しながら説明する。
【０００９】
図１３(a) 及び(b) は、従来技術に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【００１０】
まず、ベースメタル板（図示せず）の上に、表面に外部接続端子３２を有する半導体基板３１ｂを形成する。
【００１１】
続いて、半導体基板３１ｂ及び外部接続端子３２における所望の領域を選択的にエッチングすることにより、ベースメタル板が露出された開口部（図示せず）を形成する。
【００１２】
続いて、ベースメタル板における半導体基板３１ｂが形成されている面の側と相対している面の側からエッチングを行う。これにより、ベースメタル板における半導体基板３１ｂの周縁部に存在している部分以外の部分を完全に除去する。このようにして、半導体基板３１ｂにおける周縁部の上に、ベースメタル板よりなる枠状のスペーサー３３を形成する。
【００１３】
このとき、ベースメタル板における開口部の部分が完全に除去されるので、半導体基板３１ｂにおける外部接続端子３２が存在している領域に、貫通孔３４を形成することができる。
【００１４】
続いて、フリップチップ実装により、半導体基板３１ｂの上に、ＩＣチップ３１ａを実装する。これにより、外部接続端子３２を有する半導体基板３１ｂの上にＩＣチップ３１ａが実装されてなる半導体装置３１Ａを形成する。
【００１５】
このようにして、図１３(a) に示すように、半導体基板３１ｂにおける外部接続端子３２が存在している領域に貫通孔３４が形成されると共に、半導体基板３１ｂにおける周縁部の上にスペーサー３３が形成された半導体装置３１Ａを形成することができる。
【００１６】
続いて、半導体基板３１ｂの貫通孔３４に、半田ペースト３５を充填する。
【００１７】
次に、半導体装置３１Ａを複数段に積層する。
【００１８】
このとき、半導体装置３１Ａの各々は、所定の冶具（図示せず）を用いて、位置決めをしながら複数段に配置される。このため、半導体基板３１ｂの貫通孔３４の各々は、積層された半導体装置３１Ａの各々の間を貫通するようにして配置される。
【００１９】
また、このとき、半導体装置３１Ａの各々は、半導体基板３１ｂの上に形成されたスペーサー３３を用いて、積層間隔を固定しながら複数段に配置される。このため、半導体基板３１Ａの各々は、積層間隔が一定になるようにして配置される。
【００２０】
続いて、図１３(b) に示すように、半田ペースト３５が充填された半導体基板３１ｂの貫通孔３４の各々に、１本の金属ピン３６を貫通させた後、金属ピン３６における一方の端部の上に、半田ボール３７をマウントする。
【００２１】
次に、半田リフロー処理を行う。
【００２２】
これにより、半田ペースト３５を介して外部接続端子３２と金属ピン３６とを電気的に接続すると共に、半田ペースト３５を介して金属ピン３６と半田ボール３７とを電気的に接続する。
【００２３】
このようにして、従来技術に係る半導体集積回路装置の製造方法では、半導体装置３１Ａの各々が互いに電気的に接合された、３次元実装構造を有する半導体集積回路装置３１を製造することができる。
【特許文献１】特開２００２−７６２４０
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、従来技術に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張によって半導体基板３１ｂが変形するため、積層された半導体装置３１Ａの各々の間に層間接続不良が発生するので、半導体集積回路装置３１の信頼性が低下する。
【００２５】
更には、従来技術に係る半導体集積回路装置の製造方法では、半導体基板３１ｂの上に形成されたスペーサー３３によって、半導体基板３１ｂの表面積が減少するため、半導体基板３１ｂにおける放熱特性の悪化が引き起こされるので、半導体集積回路装置３１の信頼性がより一層低下する。
【００２６】
前記に鑑み、本発明の目的は、高い信頼性を有する半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法を提供することである。
【課題を解決するための手段】
【００２７】
前記の課題を解決するために、本発明に係る第１の半導体集積回路装置の製造装置は、外部接続端子を有する半導体基板上にＩＣチップが実装されてなる第１の半導体装置及び第２の半導体装置が、外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具の主面上に取り付けられた可動式ピンと、冶具上に設けられ、可動式ピンを内部に貫通させて固定する第１のスペーサーと、第１のスペーサー上に設けられ、第１の半導体装置を所定の位置に固定し、且つ可動式ピンを内部に貫通させて固定する第２のスペーサーと、第２のスペーサー上に設けられ、第１の半導体装置と第２の半導体装置との間隔を一定に固定し、且つ可動式ピンを内部に貫通させて固定する第３のスペーサーと、第３のスペーサー上に設けられ、第２の半導体装置を所定の位置に固定し、且つ可動式ピンを内部に貫通させて固定する第４のスペーサーと、第４のスペーサー上に設けられ、可動式ピンを内部に貫通させて固定する第５のスペーサーと、第５のスペーサー上に設けられ、第１乃至第５のスペーサーを固定する止具とを備え、可動式ピンは、半導体基板のサイズに応じて、下端が冶具の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第１乃至第５のスペーサーは、半導体基板のサイズに応じた形状を有していることを特徴とする。
【００２８】
本発明に係る第１の半導体集積回路装置の製造装置によると、内部に可動式ピンを貫通させた第１〜第４のスペーサーを用いることにより、第１及び第２の半導体装置が所望の積層位置をもって整列するように、且つ第２の半導体装置が第１の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第１〜第４のスペーサーを介して、第１及び第２の半導体装置を積層することができる。
【００２９】
具体的には、第１の半導体装置と第２の半導体装置との間に第３のスペーサーを介在させることにより、第１の半導体装置と第２の半導体装置との間隔を所望の間隔に制御することができる。
【００３０】
また、具体的には、半導体基板の側面と第２のスペーサーの側面とが接するようにして第１の半導体装置を配置することができるので、第１の半導体装置が配置される位置を所望の位置に制御することができる。
【００３１】
同様に、半導体基板の側面と第４のスペーサーの側面とが接するようにして第２の半導体装置を配置することができるので、第２の半導体装置が配置される位置を所望の位置に制御することができる。
【００３２】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００３３】
また、本発明に係る第１の半導体集積回路装置の製造装置によると、冶具の上に、半導体基板のサイズに応じた形状を有する第１のスペーサーを介して、第１の半導体装置を配置することができるので、冶具の上に、第１の半導体装置におけるＩＣチップが直接接することなく、第１の半導体装置を配置することができる。
【００３４】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、第１の半導体装置におけるＩＣチップと冶具とが接することによって、第１の半導体装置におけるＩＣチップが損傷を受けることを防止することができる。
【００３５】
また、本発明に係る第１の半導体集積回路装置の製造装置によると、半導体基板のサイズに応じた形状を有する第１〜第４のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。
【００３６】
このように、本発明に係る第１の半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、形状が調整された第１〜第４のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。
【００３７】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、第１の半導体装置における半導体基板のサイズと第２の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００３８】
更には、本発明に係る第１の半導体集積回路装置の製造装置によると、第４のスペーサーの上に第５のスペーサーを介して止具を設けることにより、第１〜第４のスペーサーを介して積層された第１及び第２の半導体装置を固定することができる。
【００３９】
これにより、第１及び第２の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第１及び第２の半導体装置を固定することができる。
【００４０】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が位置ズレすることを防止することができる。
【００４１】
また、本発明に係る第１の半導体集積回路装置の製造装置によると、第４のスペーサーの上に、半導体基板のサイズに応じた形状を有する第５のスペーサーを介して、止具を設けることができるので、第２の半導体装置における半導体基板の上に、止具を直接設けることがない。
【００４２】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、止具による圧力によって、第２の半導体装置における半導体基板が損傷を受けることを防止することができる。
【００４３】
更には、本発明に係る第１の半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第１の半導体装置における外部接続端子と第２の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。
【００４４】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第１及び第２の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。
【００４５】
したがって、本発明に係る第１の半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第１の半導体装置と第２の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００４６】
本発明に係る第１の半導体集積回路装置の製造装置において、第１乃至第５のスペーサーのうちの少なくとも１つは、低弾性体よりなることが好ましい。
【００４７】
このようにすると、第４のスペーサーの上に第５のスペーサーを介して設けられた止具によって、第１〜第４のスペーサーを介して積層された第１及び第２の半導体装置を固定する際に、第１〜第５のスペーサーの形状が変形することにより、半導体基板に対して加重される止具による圧力の大きさを緩和することができる。
【００４８】
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、低弾性体よりなる第１〜第５のスペーサーの形状が変形することにより、半導体基板に対して加重される止具による圧力の大きさを緩和することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。
【００４９】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、止具による圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００５０】
本発明に係る第１の半導体集積回路装置の製造装置において、止具は、ネジであることが好ましい。
【００５１】
また、本発明に係る第１の半導体集積回路装置の製造装置において、ネジと第５のスペーサーとの間には、バネが介在していることが好ましい。
【００５２】
このようにすると、第５のスペーサーの上に設けられたネジによって、第１〜第４のスペーサーを介して積層された第１及び第２の半導体装置を固定する際に、バネが伸縮することにより、半導体基板に対して加重されるネジによる圧力の大きさを調整することができる。
【００５３】
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、バネが伸縮することにより、半導体基板に対して加重されるネジによる圧力の大きさを調整することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。
【００５４】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、ネジによる圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００５５】
本発明に係る第１の半導体集積回路装置の製造装置において、止具は、錘又は加圧装置であることが好ましい。
【００５６】
このようにすると、第５のスペーサーの上に設けられた錘又は加圧装置によって、第１〜第４のスペーサーを介して積層された第１及び第２の半導体装置を固定する際に、半導体基板に対して加重される錘又は加圧装置による圧力の大きさを調整することができる。
【００５７】
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、半導体基板に対して加重される錘又は加圧装置による圧力の大きさを調整することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。
【００５８】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、錘又は加圧装置による圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００５９】
本発明に係る第１の半導体集積回路装置の製造装置において、冶具、第１乃至第５のスペーサー、及び可動式ピンのうちの少なくとも１つは、発熱機構を有していることが好ましい。
【００６０】
このようにすると、第１の半導体装置の熱履歴と第２の半導体装置の熱履歴とを同等に調整することができる。
【００６１】
これにより、半田リフロー処理の際に、第１の半導体装置における半導体基板にかかる熱量と第２の半導体装置における半導体基板にかかる熱量とを同等に調整することができる。
【００６２】
このため、本発明に係る第１の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第１の半導体装置における半導体基板に引き起こされる反りの大きさと第２の半導体装置における半導体基板に引き起こされる反りの大きさとの間に、差異が生じることを防止することができる。
【００６３】
したがって、本発明に係る第１の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第１の半導体装置における半導体基板の反りの大きさと第２の半導体装置における半導体基板の反りの大きさとが異なることによって、積層された第１の半導体装置と第２の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００６４】
本発明に係る第２の半導体集積回路装置の製造装置は、外部接続端子を有する半導体基板上にＩＣチップが実装されてなる第１の半導体装置及び第２の半導体装置が、外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具の主面上に取り付けられた可動式ピンと、冶具上に設けられ、可動式ピンを内部に貫通させて固定する第１のスペーサーと、第１のスペーサー上に設けられ、第１の半導体装置と第２の半導体装置との間隔を一定に固定し、且つ可動式ピンを内部に貫通させて固定する第２のスペーサーと、第２のスペーサー上に設けられ、可動式ピンを内部に貫通させて固定する第３のスペーサーと、第３のスペーサー上に設けられ、第１乃至第３のスペーサーを固定する止具とを備え、可動式ピンは、半導体基板のサイズに応じて、下端が冶具の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第１乃至第３のスペーサーは、半導体基板のサイズに応じた形状を有しており、半導体基板の側面は、第１及び第２の半導体装置の各々が可動式ピンと接触して固定されるように、可動式ピンの側面形状にかみ合う形状を有していることを特徴とする。
【００６５】
本発明に係る第２の半導体集積回路装置の製造装置によると、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いると共に、内部に可動式ピンを貫通させた第１及び第２のスペーサーを用いることにより、第１及び第２の半導体装置が所望の積層位置をもって配列するように、且つ第２の半導体装置が第１の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第１及び第２のスペーサーを介して、第１及び第２の半導体装置を積層することができる。
【００６６】
具体的には、第１の半導体装置と第２の半導体装置との間に第２のスペーサーを介在させることにより、第１の半導体装置と第２の半導体装置との間隔を所望の間隔に制御することができる。
【００６７】
また、具体的には、半導体基板の側面と可動式ピンの側面とが接するようにして第１及び第２の半導体装置を配置することができるので、第１及び第２の半導体装置が配置される位置を所望の位置に制御することができる。
【００６８】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００６９】
また、本発明に係る第２の半導体集積回路装置の製造装置によると、冶具の上に、半導体基板のサイズに応じた形状を有する第１のスペーサーを介して、第１の半導体装置を配置することができるので、冶具の上に、第１の半導体装置におけるＩＣチップが直接接することなく、第１の半導体装置を配置することができる。
【００７０】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、第１の半導体装置におけるＩＣチップと冶具とが接することによって、第１の半導体装置におけるＩＣチップが損傷を受けることを防止することができる。
【００７１】
また、本発明に係る第２の半導体集積回路装置の製造装置によると、第１及び第２の半導体装置が配置される位置を固定する手段として、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いる。
【００７２】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、前述した本発明に係る第１の半導体集積回路装置の製造装置のように、第１及び第２の半導体装置が配置される位置を固定する手段として、該半導体装置における半導体基板の側面と接するようにして配置されるスペーサー（前述した第２及び第４のスペーサーに相当）を用いることなく、第１及び第２の半導体装置が配置される位置を固定することができるので、半導体集積回路装置の製造装置の製造コストの低減を図ることができる。
【００７３】
また、本発明に係る第２の半導体集積回路装置の製造装置によると、半導体基板のサイズに応じた形状を有する第１及び第２のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。
【００７４】
このように、本発明に係る第２の半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、形状が調整された第１及び第２のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。
【００７５】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、第１の半導体装置における半導体基板のサイズと第２の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００７６】
更には、本発明に係る第２の半導体集積回路装置の製造装置によると、第２のスペーサーの上に第３のスペーサーを介して止具を設けることにより、第１及び第２のスペーサーを介して積層された第１及び第２の半導体装置を固定することができる。
【００７７】
これにより、第１及び第２の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第１及び第２の半導体装置を固定することができる。
【００７８】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が位置ズレすることを防止することができる。
【００７９】
また、本発明に係る第２の半導体集積回路装置の製造装置によると、第２のスペーサーの上に、半導体基板のサイズに応じた形状を有する第３のスペーサーを介して、止具を設けることができるので、第２の半導体装置における半導体基板の上に、止具を直接設けることがない。
【００８０】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、止具による圧力によって、第２の半導体装置における半導体基板が損傷を受けることを防止することができる。
【００８１】
更には、本発明に係る第２の半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第１の半導体装置における外部接続端子と第２の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。
【００８２】
このため、本発明に係る第２の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第１及び第２の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。
【００８３】
したがって、本発明に係る第２の半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第１の半導体装置と第２の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【００８４】
本発明に係る第１の半導体集積回路装置の製造方法は、本発明に係る第１の半導体集積回路装置の製造装置を用いた半導体集積回路装置の製造方法であって、可動式ピンの配置位置を半導体基板のサイズに応じて調整しながら、第１乃至第４のスペーサーを用いて、第１及び第２の半導体装置を所定の位置に積層する工程と、第４のスペーサーの上に第５のスペーサーを介して設けられた止具を用いて、第１乃至第５のスペーサーを固定する工程と、半田ボールをリフローすることにより、第１の半導体装置と第２の半導体装置とを接合する工程と、止具を取り外すと共に可動式ピンから第１乃至第５のスペーサーを引き抜く工程とを備えることを特徴とする。
【００８５】
本発明に係る第１の半導体集積回路装置の製造方法によると、内部に可動式ピンを貫通させた第１〜第４のスペーサーを用いることにより、第１及び第２の半導体装置が所望の積層位置をもって配列するように、且つ第２の半導体装置が第１の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第１〜第４のスペーサーを介して、第１及び第２の半導体装置を積層することができる。
【００８６】
具体的には、第１の半導体装置と第２の半導体装置との間に第３のスペーサーを介在させることにより、第１の半導体装置と第２の半導体装置との間隔を所望の間隔に制御することができる。
【００８７】
また、具体的には、半導体基板の側面と第２のスペーサーの側面とが接するようにして第１の半導体装置を配置することができるので、第１の半導体装置が配置される位置を所望の位置に制御することができる。
【００８８】
同様に、半導体基板の側面と第４のスペーサーの側面とが接するようにして第２の半導体装置を配置することができるので、第２の半導体装置が配置される位置を所望の位置に制御することができる。
【００８９】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００９０】
また、本発明に係る第１の半導体集積回路装置の製造方法によると、冶具の上に、半導体基板のサイズに応じた形状を有する第１のスペーサーを介して、第１の半導体装置を配置することができるので、冶具の上に、第１の半導体装置におけるＩＣチップが直接接することなく、第１の半導体装置を配置することができる。
【００９１】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、第１の半導体装置におけるＩＣチップと冶具とが接することによって、第１の半導体装置におけるＩＣチップが損傷を受けることを防止することができる。
【００９２】
また、本発明に係る第１の半導体集積回路装置の製造方法によると、半導体基板のサイズに応じた形状を有する第１〜第４のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。
【００９３】
このように、本発明に係る第１の半導体集積回路装置の製造方法では、半導体基板のサイズに応じて、形状が調整された第１〜第４のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。
【００９４】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、第１の半導体装置における半導体基板のサイズと第２の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第１及び第２の半導体装置を積層することができる。
【００９５】
更には、本発明に係る第１の半導体集積回路装置の製造方法によると、第４のスペーサーの上に第５のスペーサーを介して止具を設けることにより、第１〜第４のスペーサーを介して積層された第１及び第２の半導体装置を固定することができる。
【００９６】
これにより、第１及び第２の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第１及び第２の半導体装置を固定することができる。
【００９７】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が位置ズレすることを防止することができる。
【００９８】
また、本発明に係る第１の半導体集積回路装置の製造方法によると、第４のスペーサーの上に、半導体基板のサイズに応じた形状を有する第５のスペーサーを介して、止具を設けることができるので、第２の半導体装置における半導体基板の上に、止具を直接設けることがない。
【００９９】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、止具による圧力によって、第２の半導体装置における半導体基板が損傷を受けることを防止することができる。
【０１００】
更には、本発明に係る第１の半導体集積回路装置の製造方法によると、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第１の半導体装置における外部接続端子と第２の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。
【０１０１】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、半田リフロー処理の際に、第１及び第２の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。
【０１０２】
したがって、本発明に係る第１の半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第１の半導体装置と第２の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１０３】
また、本発明に係る第１の半導体集積回路装置の製造方法では、第１及び第２の半導体装置の積層工程の後に、半田リフロー処理を行うことにより、外部接続端子と外部接続端子にマウントされた半田ボールとを電気的に接続すると共に、半田ボールを介して第１の半導体装置における外部接続端子と第２の半導体装置における外部接続端子とを互いに電気的に接続することができる。
【０１０４】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、第１及び第２の半導体装置の積層工程の前に、外部接続端子と外部接続端子にマウントされた半田ボールとを電気的に接続するための、半田リフロー処理を行う必要はない。
【０１０５】
したがって、本発明に係る第１の半導体集積回路装置の製造方法では、１度の半田リフロー処理を経て、半導体集積回路装置を製造することができるので、半導体集積回路装置の製造の際に、第１及び第２の半導体装置に対する熱ストレスの低減を図ると共に、製造プロセスのＴＡＴの削減を図ることができる。
【０１０６】
また、本発明に係る第１の半導体集積回路装置の製造方法によると、従来のように、半導体基板の上にスペーサーを残留させることなく、半導体集積回路装置を製造することができる。
【０１０７】
このため、本発明に係る第１の半導体集積回路装置の製造方法では、半導体基板の上に残留されたスペーサーによって、半導体基板の表面積が減少することはないので、半導体基板における放熱特性の向上を図ると共に、スペーサーの重量による半導体基板の変形を防止することができる。
【０１０８】
したがって、本発明に係る第１の半導体集積回路装置の製造方法では、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１０９】
本発明に係る半導体基板の製造方法は、本発明に係る第２の半導体集積回路装置の製造装置に用いる半導体基板を製造する半導体基板の製造方法であって、複数の半導体基板が形成されてなるシート状基板に対して、同一の工程により、複数の半導体基板の側面が可動式ピンの側面形状とかみ合う形状を有するように、複数の半導体基板の側面を加工する工程と、複数の半導体基板の側面を加工した後に、シート状基板から複数の半導体基板を個片化する工程とを備えることを特徴とする。
【０１１０】
本発明に係る半導体基板の製造方法によると、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を得ることができる。
【０１１１】
このため、本発明に係る第２の半導体集積回路装置の製造方法では、本発明に係る半導体基板の製造方法を適用することにより、第１及び第２の半導体装置が配置される位置を固定する手段として、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いることができる。
【０１１２】
したがって、本発明に係る第２の半導体集積回路装置の製造方法では、前述した本発明に係る第１の半導体集積回路装置の製造方法のように、第１及び第２の半導体装置が配置される位置を固定する手段として、該半導体装置における半導体基板の側面と接するようにして配置されるスペーサー（前述した第２及び第４のスペーサーに相当）を用いることなく、第１及び第２の半導体装置が配置される位置を固定することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
【０１１３】
また、本発明に係る半導体基板の製造方法によると、同一の工程によって、複数の半導体基板の側面を加工することができるので、半導体基板の製造コストの低減を図ることができる。
【０１１４】
このため、本発明に係る第２の半導体集積回路装置の製造方法では、本発明に係る半導体基板の製造方法を適用することにより、半導体集積回路装置の製造コストの低減をより一層図ることができる。
【発明の効果】
【０１１５】
本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法によると、所望の積層位置及び所望の積層間隔をもって積層された第１及び第２の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第１の半導体装置における外部接続端子と第２の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。
【０１１６】
このため、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半田リフロー処理の際に、第１及び第２の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。
【０１１７】
したがって、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第１の半導体装置と第２の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０１１８】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【０１１９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路装置の製造装置について、図１を参照しながら説明する。
【０１２０】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【０１２１】
本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、図１に示すように、ＩＣチップ１ａが半導体基板１ｂの上に実装されてなる第１の半導体装置１Ａ及び第２の半導体装置１Ｂが、２段に積層された半導体集積回路装置を製造する場合を例に挙げて説明する。
【０１２２】
図１に示すように、冶具４の上には、一対の可動式ピン５が設けられている。
【０１２３】
低弾性体よりなる第１のスペーサー６ａの内部に可動式ピン５を貫通させることにより、冶具４と第１の半導体装置１Ａとの間には、第１のスペーサー６ａが設けられており、第１のスペーサー６ａによって、可動式ピン５は固定されている。
【０１２４】
低弾性体よりなる第２のスペーサー７ａの内部に可動式ピン５を貫通させることにより、第１のスペーサー６ａの上には、第１の半導体装置１Ａにおける半導体基板１ｂの側面に沿うようにして枠状に形成された、第２のスペーサー７ａが設けられており、第２のスペーサー７ａによって、第１の半導体装置１Ａの積層位置が固定されていると共に可動式ピン５が固定されている。
【０１２５】
低弾性体よりなる第３のスペーサー８の内部に可動式ピン５を貫通させることにより、第１の半導体装置１Ａ及び第２のスペーサー７ａの上には、第３のスペーサー８が設けられており、第３のスペーサー８によって、第１の半導体装置１Ａと第２の半導体装置１Ｂとの積層間隔Ｉ（図１参照）が固定されていると共に可動式ピン５が固定されている。
【０１２６】
低弾性体よりなる第２のスペーサー７ｂの内部に可動式ピン５を貫通させることにより、第３のスペーサー８の上には、第２の半導体装置１Ｂにおける半導体基板１ｂの側面に沿うようにして枠状に形成された、第２のスペーサー７ｂが設けられており、第２のスペーサーに７ｂよって、第２の半導体装置１Ｂの積層位置が固定されていると共に可動式ピン５が固定されている。
【０１２７】
低弾性体よりなる第１のスペーサー６ｂの内部に可動式ピン５を貫通させることにより、第２の半導体装置１Ｂ及び第２のスペーサー７ｂの上には、第１のスペーサー６ｂが設けられており、第１のスペーサー６ｂによって、可動式ピン５は固定されている。
【０１２８】
第１のスペーサー６ｂの上には、ネジ９が設置されており、ネジ９によって、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂは固定されている。
【０１２９】
このように、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、内部に可動式ピン５を貫通させた第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を用いることにより、冶具４の上に、第１〜第３のスペーサーを介して、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０１３０】
本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、内部に可動式ピン５を貫通させた第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を用いることにより、第１の半導体装置１Ａ及び第２の半導体装置１Ｂが所望の積層位置をもって整列するように、且つ第２の半導体装置１Ｂが第１の半導体装置１Ａの上に所望の積層間隔Ｉをもって積層するように固定しながら、冶具４の上に、第１〜第３のスペーサーを介して、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０１３１】
具体的には、図１に示すように、第１の半導体装置１Ａと第２の半導体装置１Ｂとの間に第３のスペーサー８を介在させることにより、第１の半導体装置１Ａと第２の半導体装置１Ｂとの間隔Ｉを所望の間隔に制御することができる。
【０１３２】
また、具体的には、図１に示すように、半導体基板１ｂの側面と第２のスペーサー７ａの側面とが接するようにして第１の半導体装置１Ａを配置することができるので、第１の半導体装置１Ａが配置される位置を所望の位置に制御することができる。
【０１３３】
同様に、半導体基板１ｂの側面と第２のスペーサー７ｂの側面とが接するようにして第２の半導体装置１Ｂを配置することができるので、第２の半導体装置１Ｂが配置される位置を所望の位置に制御することができる。
【０１３４】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔Ｉをもって、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０１３５】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、冶具４の上に、半導体基板１ｂのサイズに応じた形状を有する第１のスペーサー６ａを介して、第１の半導体装置１Ａを配置することができるので、冶具４の上に、第１の半導体装置１ＡにおけるＩＣチップ１ａが直接接することなく、第１の半導体装置１Ａを配置することができる。
【０１３６】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、第１の半導体装置１ＡにおけるＩＣチップ１ａと冶具４とが接することによって、第１の半導体装置１ＡにおけるＩＣチップ１ａが損傷を受けることを防止することができる。
【０１３７】
更には、本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、図１に示すように、第２のスペーサー７ｂの上に第１のスペーサー６ｂを介してネジ９を設置することにより、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定することができる。
【０１３８】
これにより、第１の半導体装置１Ａ及び第２の半導体装置１Ｂが所望の積層位置及び所望の積層間隔Ｉをもって積層された状態の下、ネジ９による圧力によって、積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定することができる。
【０１３９】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔Ｉをもって積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂが位置ズレすることを防止することができる。
【０１４０】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、第２のスペーサー７ｂの上に、半導体基板１ｂのサイズに応じた形状を有する第１のスペーサー６ｂを介して、ネジ９を設けることができるので、第２の半導体装置１Ｂにおける半導体基板１ｂの上に、ネジ９を直接設けることがない。
【０１４１】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、ネジ９による圧力によって、第２の半導体装置１Ｂにおける半導体基板１ｂが損傷を受けることを防止することができる。
【０１４２】
更には、本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔Ｉをもって積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂが固定された状態の下、半田リフロー処理を行うことにより、外部接続端子２の上にマウントされた半田ボール３を介して、第１の半導体装置１Ａにおける外部接続端子２と第２の半導体装置１Ｂにおける外部接続端子２とが互いに電気的に接続された半導体集積回路装置を製造することができる。
【０１４３】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの位置ズレを防止すると共に、熱膨張による半導体基板１ｂの反りを防止することができる。
【０１４４】
したがって、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板１ｂの反りによって、積層された第１の半導体装置１Ａと第２の半導体装置１Ｂとの間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１４５】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造装置によると、第１〜第３のスペーサー（６ａ及び６ｂ、７ａ及び７ｂ、並びに８）を構成する材料として、低弾性体を用いる。
【０１４６】
このように、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、第１〜第３のスペーサー（６ａ及び６ｂ、７ａ及び７ｂ、並びに８）を構成する材料として低弾性体を用いることにより、第２のスペーサー７ｂの上に第１のスペーサー６ｂを介して設けられたネジ９によって、第１〜第３のスペーサーを介して積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定する際に、第１〜第３のスペーサーの形状が変形することにより、半導体基板１ｂに対して加重されるネジ９による圧力の大きさを緩和することができる。
【０１４７】
例えば、半導体集積回路装置の製造の際には、半導体基板１ｂに対して、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの位置ズレを防止するためのネジ９による圧力が働く。
【０１４８】
特に、半田リフロー処理の際には、半導体基板１ｂに対して、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの位置ズレを防止するためのネジ９による圧力だけでなく、熱膨張による半導体基板１ｂの反りを防止するためのネジ９による圧力も働く。
【０１４９】
このように、半田リフロー処理の際には、半導体基板１ｂに対して、熱膨張に起因する半導体基板１ｂの反りによる圧力と拮抗するようにして、半導体基板１ｂの反りを防止するためのネジ９による圧力が働くので、半導体基板１ｂが破壊されるおそれがある。
【０１５０】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板１ｂの反りに応じて、低弾性体よりなる第１〜第３のスペーサー（６ａ及び６ｂ、７ａ及び７ｂ、並びに８）の形状が変形することにより、半導体基板１ｂに対して加重されるネジ９による圧力の大きさを緩和することができるので、半導体基板１ｂに対して過度の圧力が加重されることを防止することができる。
【０１５１】
したがって、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、ネジ９による圧力によって、半導体基板１ｂに対して過度の圧力が加重されることはないため、半導体基板１ｂが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１５２】
以下に、本発明の第１の実施形態に係る半導体集積回路装置の製造装置における、冶具４の構造について、図２(a) 及び(b) を参照しながら詳細に説明する。
【０１５３】
図２(a) は治具４の構造を示す平面図であり、図２(b) は治具４の構造を示す断面図であって、具体的には、図２(a) で示すIIb-IIb線における断面図である。
【０１５４】
図２(a) に示すように、冶具４には溝５ａが形成されており、冶具４における溝５ａには、可動式ピン５が配置されている。
【０１５５】
また、可動式ピン５における溝５ａと接している側の端部は、図２(b) に示すように、溝５ａ内を移動することができるように調整されている。
【０１５６】
具体的には、図２(b) に示すように、可動式ピン５は、例えば、角度Ａを傾斜移動する、すなわち、可動式ピン５における溝５ａと接している側の端部を中心軸として、円周方向に移動することが可能である。
【０１５７】
また、具体的には、図２(b) に示すように、可動式ピン５は、例えば、距離Ｄをスライド移動する、すなわち、可動式ピン５における溝５ａと接している側の端部が、冶具４における可動式ピン５が配置されている面に対して平行方向に溝５ａ内を移動することが可能である。
【０１５８】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、可動式ピン５の配置位置を調整することができるので、サイズが互いに異なる半導体基板を用いた、半導体集積回路装置を製造することができる。
【０１５９】
以下に、サイズが互いに異なる半導体基板を用いた場合における、本発明に係る半導体集積回路装置の製造装置について、図３を参照しながら説明する。
【０１６０】
図３は、本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【０１６１】
ここで、図３に示すように、ＩＣチップ１０ａが半導体基板１０ｂの上に実装されてなる第１の半導体装置と、ＩＣチップ１０ａが半導体基板１０ｃの上に実装されてなる第２の半導体装置とが積層された、半導体集積回路装置を製造する場合を例に挙げて以下に説明する。
【０１６２】
図３に示すように、冶具４における溝（図示せず）には、一対の可動式ピン５が設けられている。
【０１６３】
低弾性体よりなる第１のスペーサー１６ａの内部に可動式ピン５を貫通させることにより、冶具４と第１の半導体装置との間には、第１のスペーサー１６ａが設けられており、第１のスペーサー１６ａによって、可動式ピン５は固定されている。
【０１６４】
低弾性体よりなる第２のスペーサー１７ａの内部に可動式ピン５を貫通させることにより、第１のスペーサー１６ａの上には、第１の半導体装置における半導体基板１０ｂの側面に沿うようにして枠状に形成された、第２のスペーサー１７ａが設けられており、第２のスペーサー１７ａによって、第１の半導体装置の積層位置が固定されていると共に可動式ピン５が固定されている。
【０１６５】
低弾性体よりなる第３のスペーサー１８の内部に可動式ピン５を貫通させることにより、第１の半導体装置及び第２のスペーサー１７ａの上には、第３のスペーサー１８が設けられており、第３のスペーサー１８によって、第１の半導体装置と第２の半導体装置との積層間隔Ｉ（図３参照）が固定されていると共に可動式ピン５が固定されている。
【０１６６】
低弾性体よりなる第２のスペーサー１７ｂの内部に可動式ピン５を貫通させることにより、第３のスペーサー１８の上には、第２の半導体装置における半導体基板１０ｃの側面に沿うようにして枠状に形成された、第２のスペーサー１７ｂが設けられており、第２のスペーサー１７ｂによって、第２の半導体装置の積層位置が固定されていると共に可動式ピン５が固定されている。
【０１６７】
低弾性体よりなる第１のスペーサー１６ｂの内部に可動式ピン５を貫通させることにより、第２の半導体装置及び第２のスペーサー１７ｂの上には、第１のスペーサー１６ｂが設けられており、第１のスペーサー１６ｂによって、可動式ピン５は固定されている。
【０１６８】
第１のスペーサー１６ｂの上には、ネジ９が設置されており、ネジ９によって、スペーサー（１６ａ、１７ａ、１８、及び１７ｂ）を介して積層された第１及び第２の半導体装置は固定されている。
【０１６９】
このように、本発明に係る半導体集積回路装置の製造装置では、半導体基板（１０ｂ及び１０ｃ）のサイズに応じて、第１〜第３のスペーサー（１６ａ、１７ａ、１８、及び１７ｂ）の形状が調整されていると共に、半導体基板（１０ｂ及び１０ｃ）のサイズに応じて、可動式ピン５における溝と接している側の端部がスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより（図２(b) 参照）、可動式ピン５の配置位置が調整されている。
【０１７０】
本発明に係る半導体集積回路装置の製造装置によると、図３に示すように、半導体基板（１０ｂ及び１０ｃ）のサイズに応じた形状を有する第１〜第３のスペーサー（１６ａ、１７ａ、１８、及び１７ｂ）の内部に、半導体基板（１０ｂ及び１０ｃ）のサイズに応じて配置された可動式ピン５を貫通させる。
【０１７１】
このように、本発明に係る半導体集積回路装置の製造装置では、半導体基板（１０ｂ及び１０ｃ）のサイズに応じて、形状が調整された第１〜第３のスペーサー（１６ａ、１７ａ、１８、及び１７ｂ）を用いると共に、半導体基板（１０ｂ及び１０ｃ）のサイズに応じて、配置位置が調整された可動式ピン５を用いる。
【０１７２】
このため、本発明に係る半導体集積回路装置の製造装置では、サイズが互いに同等である半導体基板だけでなく、サイズが互いに異なる半導体基板（１０ｂ及び１０ｃ）を用いた場合においても、所望の積層位置及び所望の積層間隔Ｉをもって、第１及び第２の半導体装置を積層することができるので、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同様の効果を得ることができる。
【０１７３】
本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、スペーサーを介して積層された半導体装置を固定するための固定手段として、ネジ９による圧力を利用すると共に、固定手段の際に、半導体基板に対して加重される固定手段による圧力を緩和するための緩和手段として、低弾性体よりなるスペーサー（６ａ及び６ｂ、７ａ及び７ｂ、並びに８）を用いたが、本発明はこれに限定されることはない。
【０１７４】
以下に、固定手段及び緩和手段におけるその他の具体例について、図４並びに図５(a) 及び(b) を参照しながら説明する。
【０１７５】
図４並びに図５(a) 及び(b) は、本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【０１７６】
尚、図４並びに図５(a) 及び(b) において、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、以下の説明では、本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同様の説明は繰り返し行わない。
【０１７７】
第１の具体例として、図４に示すように、第１のスペーサー６ｂの上にバネ１１を介してネジ９を配置し、第１のスペーサー６ｂの上方からバネ１１を介してネジ９による圧力を加えることにより、冶具４の上に、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１及び第２の半導体装置（１Ａ及び１Ｂ）を固定する。
【０１７８】
このように、本発明に係る半導体集積回路装置の製造装置では、図４に示すように、固定手段としてネジ９を用いると共に、緩和手段としてバネ１１を用いる。
【０１７９】
本発明に係る半導体集積回路装置の製造装置によると、図４に示すように、第１のスペーサー６ｂとネジ９との間にバネ１１を介在させることにより、第１のスペーサー６ｂの上に設けられたネジ９によって、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１及び第２の半導体装置（１Ａ及び１Ｂ）を固定する際に、バネ１１が伸縮することにより、半導体基板１ｂに対して加重されるネジ９による圧力の大きさを調整することができる。
【０１８０】
例えば、半田リフロー処理の際に、熱膨張による半導体基板１ｂの反りに応じて、バネ１１が伸縮することにより、半導体基板１ｂに対して加重されるネジ９による圧力の大きさを調整することができるので、半導体基板１ｂに対して過度の圧力が加重されることを防止することができる。
【０１８１】
このため、本発明に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、ネジ９による圧力によって、半導体基板１ｂに対して過度の圧力が加重されることはないため、半導体基板１ｂが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１８２】
また、第２の具体例として、図５(a) に示すように、第１のスペーサー６ｂの上に錘１２を配置し、第１のスペーサー６ｂの上方から錘１２による圧力を加えることにより、冶具４の上に、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１及び第２の半導体装置（１Ａ及び１Ｂ）を固定する。
【０１８３】
また、第３の具体例として、図５(b) に示すように、第１のスペーサー６ｂの上に加圧装置１３を設置し、第１のスペーサー６ｂの上方から加圧装置１３による圧力を加えることにより、冶具４の上に、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１及び第２の半導体装置（１Ａ及び１Ｂ）を固定する。
【０１８４】
このように、本発明に係る半導体集積回路装置の製造装置では、図５(a) 及び(b) に示すように、固定手段と緩和手段との双方を兼ね備える手段として、錘１２又は加圧装置１３を用いる。
【０１８５】
本発明に係る半導体集積回路装置の製造装置によると、図５(a) 及び(b) に示すように、第１のスペーサー６ｂの上に錘１２又は加圧装置１３を設けることにより、錘１２又は加圧装置１３によって、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１及び第２の半導体装置（１Ａ及び１Ｂ）を固定する際に、半導体基板１ｂに対して加重される錘１２又は加圧装置１３による圧力の大きさを調整することができる。
【０１８６】
例えば、半田リフロー処理の際に、熱膨張による半導体基板１ｂの反りに応じて、半導体基板１ｂに対して加重される錘１２又は加圧装置１３による圧力の大きさを調整することができるので、半導体基板１ｂに対して過度の圧力が加重されることを防止することができる。
【０１８７】
このため、本発明に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に（特に、半田リフロー処理の際に）、錘１２又は加圧装置１３による圧力によって、半導体基板１ｂに対して過度の圧力が加重されることはないため、半導体基板１ｂが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１８８】
尚、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、冶具４、可動式ピン５、第１のスペーサー（６ａ及び６ｂ）、第２のスペーサー（７ａ及び７ｂ）、及び第３のスペーサー８のうちの少なくとも１つが、発熱機構を有するように調整しても良い。
【０１８９】
例えば、冶具４、可動式ピン５、第１のスペーサー（６ａ及び６ｂ）、第２のスペーサー（７ａ及び７ｂ）、及び第３のスペーサー８の内部に、発熱体を仕込む。
【０１９０】
このようにすると、第１の半導体装置１Ａと第２の半導体装置１Ｂとの熱履歴を同等に調整することができる。
【０１９１】
これにより、半田リフロー処理の際に、第１の半導体装置１Ａにおける半導体基板１ｂにかかる熱量と第２の半導体装置１Ｂにおける半導体基板１ｂにかかる熱量とを同等に調整することができる。
【０１９２】
このため、半田リフロー処理の際に、第１の半導体装置１Ａにおける半導体基板１ｂに引き起こされる反りの大きさと第２の半導体装置１Ｂにおける半導体基板１ｂに引き起こされる反りの大きさとの間に、差異が生じることを防止することができる。
【０１９３】
したがって、半田リフロー処理の際に、第１の半導体装置１Ａにおける半導体基板１ｂの反りの大きさと第２の半導体装置１Ｂにおける半導体基板１ｂの反りの大きさとが異なることによって、積層された第１の半導体装置１Ａと第２の半導体装置１Ｂとの間に、層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
【０１９４】
以下に、本発明の第１の実施形態に係る半導体集積回路装置の製造方法について、図６、図７及び図８を参照しながら説明する。
【０１９５】
図６、図７及び図８は、本発明の第１の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【０１９６】
まず、外部接続端子２を有する半導体基板１ｂの上にＩＣチップ１ａが実装されてなる、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを形成した後、第１の半導体装置１Ａにおける外部接続端子２の上に半田ボール３をマウントすると共に、第２の半導体装置１Ｂにおける外部接続端子２の上に半田ボール３をマウントする。
【０１９７】
このようにして、図６に示すように、半田ボール３がマウントされた外部接続端子２を有する半導体基板１ｂの上にＩＣチップ１ａが実装されてなる、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを予め形成する。
【０１９８】
続いて、図６に示すように、冶具４における溝（図示せず）に、一対の可動式ピン５を設ける。
【０１９９】
このとき、半導体基板１ｂのサイズに応じて、可動式ピン５における溝と接している側の端部が溝内をスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより（図２(b) 参照）、可動式ピン５の配置位置は適宜調整されている。
【０２００】
続いて、低弾性体よりなる第１のスペーサー６ａの内部に可動式ピン５を貫通させることにより、冶具４の上に、可動式ピン５を固定するための第１のスペーサー６ａを配置する。
【０２０１】
続いて、低弾性体よりなる枠状の第２のスペーサー７ａの内部に可動式ピン５を貫通させることにより、第１のスペーサー６ａの上に、第１の半導体装置１Ａが配置される位置及び可動式ピン５を固定するための第２のスペーサー７ａを配置すると共に、第２のスペーサー７ａの側面と半導体基板１ｂの側面とが接するようにして第１の半導体装置１Ａを配置する。
【０２０２】
続いて、低弾性体よりなる第３のスペーサー８の内部に可動式ピン５を貫通させることにより、第１の半導体装置１Ａ及び第２のスペーサー７ａの上に、第２の半導体装置１Ｂが第１の半導体装置１Ａの上に積層される間隔Ｉ（図６参照）及び可動式ピン５を固定するための第３のスペーサー８を配置する。
【０２０３】
続いて、低弾性体よりなる枠状の第２のスペーサー７ｂの内部に可動式ピン５を貫通させることにより、第３のスペーサー８の上に、第２の半導体装置１Ｂが配置される位置及び可動式ピン５を固定するための第２のスペーサー７ｂを配置すると共に、第２のスペーサー７ｂの側面と半導体基板１ｂの側面とが接するようにして第２の半導体装置１Ｂを配置する。
【０２０４】
続いて、低弾性体よりなる第１のスペーサー６ｂの内部に可動式ピン５を貫通させることにより、第２の半導体装置１Ｂ及び第２のスペーサー７ｂの上に、可動式ピン５を固定するための第１のスペーサー６ｂを配置する。
【０２０５】
このようにして、冶具４の上に、第１のスペーサー６ａ、第１の半導体装置１Ａ及び第２のスペーサー７ａ、第３のスペーサー８、第２の半導体装置１Ｂ及び第２のスペーサー７ｂ、並びに第１のスペーサー６ｂを下から順に配置する。
【０２０６】
次に、図７に示すように、第２のスペーサー７ｂの上に、第１のスペーサー６ｂを介してネジ９を設置することにより、冶具４の上に、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定する。
【０２０７】
続いて、半田リフロー処理を行うことにより、第１の半導体装置１Ａ及び第２の半導体装置１Ｂにおける外部接続端子２と外部接続端子２の上にマウントされた半田ボール３とを電気的に接続すると共に、外部接続端子２の上にマウントされた半田ボール３を介して、第１の半導体装置１Ａにおける外部接続端子２と第２の半導体装置１Ｂにおける外部接続端子２とを電気的に接続する。
【０２０８】
このようにして、半田ボール３を介して、第１の半導体装置１Ａと第２の半導体装置１Ｂとが電気的に接合された、半導体集積回路装置１を製造する。
【０２０９】
次に、図８に示すように、可動式ピン５からネジ９を取り外すことにより、第１のスペーサー６ｂ、第２のスペーサー７ｂ、半導体集積回路装置１、第３のスペーサー８、第２のスペーサー７ａ、及び第１のスペーサー６ａを上から順に引き抜く。
【０２１０】
このようにして、半導体集積回路装置１を製造する。
【０２１１】
本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、図７に示すように、内部に可動式ピン５を貫通させた第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を用いることにより、第１の半導体装置１Ａ及び第２の半導体装置１Ｂが所望の積層位置をもって整列するように、且つ第２の半導体装置１Ｂが第１の半導体装置１Ａの上に所望の積層間隔Ｉをもって積層するように固定しながら、冶具４の上に、第１〜第３のスペーサーを介して、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０２１２】
具体的には、第１の半導体装置１Ａと第２の半導体装置１Ｂとの間に第３のスペーサー８を介在させることにより、第１の半導体装置１Ａと第２の半導体装置１Ｂとの間隔Ｉを所望の間隔に制御することができる。
【０２１３】
また、具体的には、半導体基板１ｂの側面と第２のスペーサー７ａの側面とが接するようにして第１の半導体装置１Ａを配置することができるので、第１の半導体装置１Ａが配置される位置を所望の位置に制御することができる。
【０２１４】
同様に、半導体基板１ｂの側面と第２のスペーサー７ｂの側面とが接するようにして第２の半導体装置１Ｂを配置することができるので、第２の半導体装置１Ｂが配置される位置を所望の位置に制御することができる。
【０２１５】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔Ｉをもって、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０２１６】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、冶具４の上に、半導体基板１ｂのサイズに応じた形状を有する第１のスペーサー６ａを介して、第１の半導体装置１Ａを配置することができるので、冶具４の上に、第１の半導体装置１ＡにおけるＩＣチップ１ａが直接接することなく、第１の半導体装置１Ａを配置することができる。
【０２１７】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、第１の半導体装置１ＡにおけるＩＣチップ１ａと冶具４とが接することによって、第１の半導体装置１ＡにおけるＩＣチップ１ａが損傷を受けることを防止することができる。
【０２１８】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、図７に示すように、半導体基板１ｂのサイズに応じた形状を有する第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）の内部に、半導体基板１ｂのサイズに応じて配置された可動式ピン５を貫通させる。
【０２１９】
このように、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、半導体基板１ｂのサイズに応じて、形状が調整された第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を用いると共に、半導体基板１ｂのサイズに応じて、配置位置が調整された可動式ピン５を用いることができる。
【０２２０】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、サイズが互いに同等である半導体基板１ｂだけでなく、サイズが互いに異なる半導体基板を用いた場合においても、所望の積層位置及び所望の積層間隔Ｉをもって、第１の半導体装置１Ａ及び第２の半導体装置１Ｂを積層することができる。
【０２２１】
更には、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、図７に示すように、第２のスペーサー７ｂの上に第１のスペーサー６ｂを介してネジ９を設置することにより、第１〜第３のスペーサー（６ａ、７ａ、８、及び７ｂ）を介して積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定することができる。
【０２２２】
これにより、第１の半導体装置１Ａ及び第２の半導体装置１Ｂが所望の積層位置及び所望の積層間隔Ｉをもって積層された状態の下、ネジ９による圧力によって、積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂを固定することができる。
【０２２３】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、半導体集積回路装置１の製造の際に、所望の積層位置及び所望の積層間隔Ｉをもって積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂが位置ズレすることを防止することができる。
【０２２４】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、第２のスペーサー７ｂの上に、半導体基板１ｂのサイズに応じた形状を有する第１のスペーサー６ｂを介して、ネジ９を設けることができるので、第２の半導体装置１Ｂにおける半導体基板１ｂの上に、ネジ９を直接設けることがない。
【０２２５】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、ネジ９による圧力によって、第２の半導体装置１Ｂにおける半導体基板１ｂが損傷を受けることを防止することができる。
【０２２６】
更には、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、図７に示すように、所望の積層位置及び所望の積層間隔Ｉをもって積層された第１の半導体装置１Ａ及び第２の半導体装置１Ｂが固定された状態の下、半田リフロー処理を行うことにより、外部接続端子２の上にマウントされた半田ボール３を介して、第１の半導体装置１Ａにおける外部接続端子２と第２の半導体装置１Ｂにおける外部接続端子２とが互いに電気的に接続された半導体集積回路装置１を製造することができる。
【０２２７】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの位置ズレを防止すると共に、熱膨張による半導体基板１ｂの反りを防止することができる。
【０２２８】
したがって、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板１ｂの反りによって、積層された第１の半導体装置１Ａと第２の半導体装置１Ｂとの間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置１を提供することができる。
【０２２９】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの積層工程の後に、半田リフロー処理を行うことにより、外部接続端子２と外部接続端子２にマウントされた半田ボール３とを電気的に接続すると共に、半田ボール３を介して第１の半導体装置１Ａにおける外部接続端子２と第２の半導体装置１Ｂにおける外部接続端子２とを互いに電気的に接続することができる。
【０２３０】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、第１の半導体装置１Ａ及び第２の半導体装置１Ｂの積層工程の前に、外部接続端子２と外部接続端子２にマウントされた半田ボール３とを電気的に接続するための、半田リフロー処理を行う必要はない。
【０２３１】
したがって、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、１度の半田リフロー処理を経て、半導体集積回路装置１を製造することができるので、半導体集積回路装置１の製造の際に、第１の半導体装置１Ａ及び第２の半導体装置１Ｂに対する熱ストレスの低減を図ると共に、製造プロセスのＴＡＴの削減を図ることができる。
【０２３２】
また、本発明の第１の実施形態に係る半導体集積回路装置の製造方法によると、従来のように、半導体基板１ｂの上にスペーサー（図１３(b)：３３参照）を残留させることなく、半導体集積回路装置１を製造することができる。
【０２３３】
このため、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、半導体基板１ｂの上に残留されたスペーサーによって、半導体基板１ｂの表面積が減少することはないので、半導体基板１ｂにおける放熱特性の向上を図ると共に、スペーサーの重量による半導体基板１ｂの変形を防止することができる。
【０２３４】
したがって、本発明の第１の実施形態に係る半導体集積回路装置の製造方法では、高い信頼性を有する半導体集積回路装置１を提供することができる。
【０２３５】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体集積回路装置の製造装置について、図９を参照しながら説明する。
【０２３６】
図９は、本発明の第２の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【０２３７】
本実施形態に係る半導体集積回路装置の製造装置では、図９に示すように、ＩＣチップ１ａが半導体基板１ｃの上に実装されてなる第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが、２段に積層された半導体集積回路装置を製造する場合を例に挙げて説明する。
【０２３８】
図９において、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同様の説明は繰り返し行わない。
【０２３９】
尚、本実施形態では、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同様に、高い信頼性を有する半導体集積回路装置を提供することを目的とする。
【０２４０】
以下に、本実施形態に係る半導体集積回路装置の製造装置において、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と異なる点について、具体的に説明する。
【０２４１】
前述したように、本発明の第１の実施形態に係る半導体集積回路装置の製造装置では、半導体装置が配置される位置を固定する手段として、第２のスペーサー（前述した図１：７ａ及び７ｂ参照）を用いるのに対し、本実施形態に係る半導体集積回路装置の製造装置では、図９に示すように、半導体装置が配置される位置を固定する手段として、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを用いる。
【０２４２】
このように、本発明の第２の実施形態に係る半導体集積回路装置の製造装置によると、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを用いると共に、内部に可動式ピン５を貫通させた第１及び第３のスペーサー（６ａ及び８）を用いることにより、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが所望の積層位置をもって整列するように、且つ第２の半導体装置１Ｄが第１の半導体装置１Ｃの上に所望の積層間隔Ｉをもって積層するように固定しながら、冶具４の上に、第１及び第３のスペーサーを介して、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを積層することができる。
【０２４３】
具体的には、図９に示すように、第１の半導体装置１Ｃと第２の半導体装置１Ｄとの間に第３のスペーサー８を介在させることにより、第１の半導体装置１Ｃと第２の半導体装置１Ｄとの間隔Ｉを所望の間隔に制御することができる。
【０２４４】
また、具体的には、図９に示すように、半導体基板１ｃの接触面Ｓと可動式ピン５の側面とが接するようにして第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを配置することができるので、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが配置される位置を所望の位置に制御することができる。
【０２４５】
このため、本発明の第２の実施形態に係る半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔Ｉをもって、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを積層することができるので、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同様の効果を得ることができる。
【０２４６】
更には、本発明の第２の実施形態に係る半導体集積回路装置の製造装置によると、図９に示すように、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが配置される位置を固定する手段として、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを用いる。
【０２４７】
このため、本発明の第２の実施形態に係る半導体集積回路装置の製造装置では、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置のように、第１及び第２の半導体装置が配置される位置を固定する手段として、第２のスペーサー（前述した図１：７ａ及び７ｂ参照）を用いることなく、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが配置される位置を固定することができるので、半導体集積回路装置の製造装置の製造コストの低減を図ることができる。
【０２４８】
以下に、本発明の第２の実施形態に係る半導体集積回路装置の製造方法について、図１０(a) 〜(c) 、図１１及び図１２を参照しながら説明する。
【０２４９】
図１０(a) 〜(c) 、図１１及び図１２は、本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程図であって、具体的には、図１０(a) 〜(c) 及び図１１は、本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程斜視図であって、図１２は、本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【０２５０】
図１０(a) 〜(c) 、図１１及び図１２において、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第１の実施形態に係る半導体集積回路装置の製造方法と同様の説明は繰り返し行わない。
【０２５１】
まず、図１０(a) に示すように、複数の半導体基板１ｃが形成されてなるシート状基板２０を形成する。
【０２５２】
次に、図１０(b) に示すように、可動式ピン（図示せず）の側面形状に応じて、半導体基板１ｃの側面における所望の領域を一括で刳り貫き加工する。具体的には、可動式ピンの側面形状に応じて、半導体基板１ｃの角部における部分を一括で刳り貫き加工する。
【０２５３】
次に、図１０(c) に示すように、シート状基板２０から複数の半導体基板１ｃを個片化することにより、側面に可動式ピンの側面と接することが可能な接触面Ｓを有する半導体基板１ｃを形成する。
【０２５４】
続いて、前述したように、半田ボール３がマウントされた外部接続端子２を有する半導体基板１ｃの上にＩＣチップ１ａが実装されてなる、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを予め形成した後、冶具４における溝（図示せず）に、可動式ピン５を設ける。
【０２５５】
このとき、半導体基板１ｃのサイズに応じて、可動式ピン５における溝と接している側の端部が溝内をスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより（図２(b) 参照）、可動式ピン５の配置位置は適宜調整されている。
【０２５６】
続いて、前述したように、低弾性体よりなる第１のスペーサー６ａの内部に可動式ピン５を貫通させることにより、冶具４の上に、可動式ピン５を固定するための第１のスペーサー６ａを配置する。
【０２５７】
続いて、図１１に示すように、第１のスペーサー６ａの上に、半導体基板１ｃの接触面Ｓと可動式ピン５の側面とが接するようにして第１の半導体装置１Ｃを配置する。
【０２５８】
続いて、前述したように、低弾性体よりなる第３のスペーサー８の内部に可動式ピン５を貫通させることにより、第１の半導体装置１Ｃの上に、第２の半導体装置１Ｄが第１の半導体装置１Ｃの上に積層される間隔Ｉ及び可動式ピン５を固定するための第３のスペーサー８を配置する。
【０２５９】
続いて、第３のスペーサー８の上に、半導体基板１ｃの接触面Ｓと可動式ピン５の側面とが接するようにして第２の半導体装置１Ｄを配置する。
【０２６０】
続いて、前述したように、低弾性体よりなる第１のスペーサー６ｂの内部に可動式ピン５を貫通させることにより、第２の半導体装置１Ｄの上に、可動式ピン５を固定するための第１のスペーサー６ｂを配置する。
【０２６１】
このようにして、冶具４の上に、第１のスペーサー６ａ、第１の半導体装置１Ｃ、第３のスペーサー８、第２の半導体装置１Ｄ、及び第１のスペーサー６ｂを下から順に配置する。
【０２６２】
次に、図１２に示すように、第２の半導体装置１Ｄの上に、第１のスペーサー６ｂを介してネジ９を設置することにより、冶具４の上に、第１及び第３のスペーサー（６ａ及び８）を介して積層された第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを固定する。
【０２６３】
続いて、前述したように、半田リフロー処理を行うことにより、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄにおける外部接続端子２と外部接続端子２の上にマウントされた半田ボール３とを電気的に接続すると共に、外部接続端子２の上にマウントされた半田ボール３を介して、第１の半導体装置１Ｃにおける外部接続端子２と第２の半導体装置１Ｄにおける外部接続端子２とを電気的に接続する。
【０２６４】
このようにして、半田ボール３を介して、第１の半導体装置１Ｃと第２の半導体装置１Ｄとが電気的に接合された、半導体集積回路装置を製造する。
【０２６５】
次に、前述したように、可動式ピン５から止具９を取り外すことにより、第１のスペーサー６ｂ、半導体集積回路装置、第３のスペーサー８、及び第１のスペーサー６ａを上から順に引き抜く。
【０２６６】
このようにして、半導体集積回路装置を製造する。
【０２６７】
本発明の第２の実施形態に係る半導体集積回路装置の製造方法によると、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを用いると共に、内部に可動式ピン５を貫通させた第１及び第３のスペーサー（６ａ及び８）を用いることにより、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが所望の積層位置をもって整列するように、且つ第２の半導体装置１Ｄが第１の半導体装置１Ｃの上に所望の積層間隔Ｉをもって積層するように固定しながら、冶具４の上に、第１及び第３のスペーサーを介して、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを積層することができる。
【０２６８】
このため、本発明の第２の実施形態に係る半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔Ｉをもって、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄを積層することができるので、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造方法と同様の効果を得ることができる。
【０２６９】
更には、本発明の第２の実施形態に係る半導体集積回路装置の製造方法によると、図１２に示すように、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが配置される位置を固定する手段として、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを用いる。
【０２７０】
このため、本発明の第２の実施形態に係る半導体集積回路装置の製造方法では、前述した本発明の第１の実施形態に係る半導体集積回路装置の製造方法のように、第１及び第２の半導体装置が配置される位置を固定する手段として、第２のスペーサー（前述した図７：７ａ及び７ｂ参照）を用いることなく、第１の半導体装置１Ｃ及び第２の半導体装置１Ｄが配置される位置を固定することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
【０２７１】
更には、本発明の第２の実施形態に係る半導体集積回路装置の製造方法によると、図１０(b) に示すように、１度の刳り貫き加工によって、側面に可動式ピン５の側面と接することが可能な接触面Ｓを有する半導体基板１ｃを得ることができるので、半導体集積回路装置の製造コストの低減をより一層図ることができる。
【０２７２】
尚、本発明の第１及び第２の実施形態に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半導体装置が２段に積層された半導体集積回路装置について説明したが、本発明はこれに限定されることはない。
【０２７３】
本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、複数のスペーサーの各々を介して積層された半導体装置を止具によって固定しながら、半導体集積回路装置を製造することができるので、半導体装置がより多段に積層された半導体集積回路装置においても、本発明の第１及び第２の実施形態に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法と同様の効果を得ることができる。
【０２７４】
このため、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、ＩＣチップがより高密度に実装された半導体集積回路装置においても、高い信頼性を有する半導体集積回路装置を実現することができる。
【産業上の利用可能性】
【０２７５】
本発明は、高い信頼性を有する半導体集積回路装置を提供することができるので、半導体集積回路装置の製造方法及び半導体集積回路装置の製造装置として有用である。
【図面の簡単な説明】
【０２７６】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【図２】(a) は、治具の構造を示す平面図であり、(b) は、治具の構造を示す断面図である。
【図３】本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【図４】本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【図５】(a) 及び(b) は、本発明に係る半導体集積回路装置の製造装置の構成を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【図７】本発明の第１の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【図８】本発明の第１の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【図９】本発明の第２の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。
【図１０】(a) 〜(c) は、本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程斜視図である。
【図１１】本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程斜視図である。
【図１２】本発明の第２の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【図１３】(a) 及び(b) は、従来技術に係る半導体集積回路装置の製造方法を示す要部工程断面図である。
【符号の説明】
【０２７７】
１ａ、１０ａ                          ＩＣチップ
１ｂ、１ｃ、１０ｂ、１０ｃ            半導体基板
１Ａ、１Ｂ、１Ｃ、１Ｄ                半導体装置
１                                    半導体集積回路装置
２                                    外部接続端子
３                                    半田ボール
４                                    冶具
５                                    可動式ピン
５ａ                                  溝
６ａ、６ｂ、１６ａ、１６ｂ            第１のスペーサー
７ａ、７ｂ、１７ａ、１７ｂ            第２のスペーサー
８、１８                              第３のスペーサー
９                                    ネジ
１１                                  バネ
１２                                  錘
１３                                  加圧装置
２０                                  シート状基板
Ａ                                    角度
Ｄ                                    距離
Ｉ                                    間隔
３１ａ                                ＩＣチップ
３１ｂ                                半導体基板
３１Ａ                                半導体装置
３１                                  半導体集積回路装置
３２                                  外部接続端子
３３                                  スペーサー
３４                                  貫通孔
３５                                  半田ペースト
３６                                  金属ピン
３７                                  半田ボール
【図１】
2006324298.tif 000003
【図２】
2006324298.tif 000004
【図３】
2006324298.tif 000005
【図４】
2006324298.tif 000006
【図５】
2006324298.tif 000007
【図６】
2006324298.tif 000008
【図７】
2006324298.tif 000009
【図８】
2006324298.tif 000010
【図９】
2006324298.tif 000011
【図１０】
2006324298.tif 000012
【図１１】
2006324298.tif 000013
【図１２】
2006324298.tif 000014
【図１３】
2006324298.tif 000015