(57)【要約】【課題】高速磁化反転が可能で、臨界電流密度の低い磁気抵抗素子および固体メモリを実現すること。【解決手段】第１の磁化固定層、磁化自由層、第２の磁化固定層からなり、前記第１の磁化固定層と前記第２の磁化固定層とを略反平行とし、前記第１磁化固定層と前記磁化自由層間、あるいは前記第２磁化固定層と前記磁化自由層間の両方の遷移領域が磁壁をトラップでき、かつ、どちらか一方に磁壁が存在する構造を備え、前記第１、第２磁化固定層の間に、１ｎｓのパルス幅の直流電流密度が１０６Ａ／ｃｍ２を超えない値のパルス電流を供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の磁化固定層／磁化自由層／第２の磁化固定層を有する磁気抵抗効果素子にあって、該磁化固定層／磁化自由層あるいは磁化自由層／第２の磁化固定層の少なくとも一方の境界となる磁化固定層と磁化自由層間の遷移領域に磁壁発生を誘導するための機構を備え、これら磁化固定層の磁化の向きを略反平行に設定し、磁化固定層／磁化自由層の遷移領域のいずれか一方に磁壁が存在する構造において、所定のパルス幅の電流を印加することにより、直流電流密度１０６Ａ／ｃｍ２を超えない電流で磁壁が２つの遷移領域の間で移動することにより磁化自由層の磁化を反転させ、相対磁化の向きの変化に伴う磁気抵抗を検出することを特徴とする磁気抵抗効果素子。
【請求項２】
磁化固定層／磁化自由層または磁化自由層／磁化固定層の遷移領域に磁壁発生を誘導するための機構として遷移領域が他の領域より断面積が小さいものとされている請求項１記載の磁気抵抗素子。
【請求項３】
磁化固定層／磁化自由層が１００×１００×１００ｎｍのオーダの大きさであるとき、遷移領域が２０×２０×２０ｎｍのオーダの大きさである請求項２記載の磁気抵抗素子。
【請求項４】
磁化固定層／磁化自由層／磁化固定層の構造として構成されるとともに、磁化固定層／磁化自由層または磁化自由層／磁化固定層の遷移領域に磁壁発生を誘導するための機構として前記遷移領域が絶縁材料で構成されるとともに、該絶縁材料内に磁化固定層−磁化自由層または磁化自由層−磁化固定層に連なるピンホールを形成したものである請求項１記載の磁気抵抗効果素子。
【請求項５】
磁化固定層／磁化自由層／磁化固定層の構造が単一の平板状の強磁性体材料で構成され、かつ、磁化自由層上に絶縁体トンネルバリア層と磁化固定層から構成されるトンネル磁気接合を備えるとともに、磁化固定層／磁化自由層の遷移領域に磁壁発生を誘導するための機構として前記単一の平板状の強磁性体材料に切り込みを形成したものである請求項１記載の磁気抵抗効果素子。
【請求項６】
磁化固定層／磁化自由層／磁化固定層の構造として構成されるとともに、磁化固定層／磁化自由層または磁化自由層／磁化固定層の遷移領域に磁壁発生を誘導するための機構として前記磁化自由層の膜厚が磁化固定層の膜厚より薄いものとされ、かつ、磁化自由層上に絶縁体トンネルバリア層と磁化固定層から構成されるトンネル磁気接合を備える請求項１記載の磁気抵抗効果素子。
【請求項７】
前記所定のパルス幅の電流が０．３ｎｓ以上１．６ｎｓ以下の範囲のパルス幅の電流である請求項１記載の磁気抵抗効果素子。
【請求項８】
第１の磁化固定層／磁化自由層／第２の磁化固定層を有し、これら磁化固定層の磁化の向きを略反平行に設定した磁気抵抗効果素子をメモリ素子としてマトリックス状に配置するとともに、前記各メモリ素子の第１の磁化固定層または第２の磁化固定層にビットラインを、前記各メモリ素子の第２の磁化固定層または第１の磁化固定層にワードラインを接続し、前記各メモリ素子の磁化自由層にデータラインを、それぞれ、書き込みアドレスあるいは読み出しアドレスに応じて選択的に接続して、前記第１の磁化固定層−前記第２の磁化固定層間に所定のパルス幅の電流を記憶すべきデータに応じた極性で印加することにより、直流電流密度１０６Ａ／ｃｍ２を超えない電流で前記磁化自由層の磁化を反転させて、前記第１の磁化固定層／磁化自由層または前記磁化自由層／第２の磁化固定層の間の２つの遷移領域の間で磁壁が移動することにより前記各メモリ素子にデータを磁気記憶させ、前記各メモリ素子のデータラインと前記各メモリ素子の第１の磁化固定層または第２の磁化固定層のビットラインとの間で磁気記憶されたデータを読み出すことを特徴とする磁気記録装置。
【請求項９】
前記所定のパルス幅の電流が０．３ｎｓ以上１．６ｎｓ以下の範囲のパルス幅の電流である請求項８記載の磁気記録装置。
【請求項１０】
前記第１の磁化固定層−前記第２の磁化固定層間にきわめて短いパルス幅の電流を記憶すべきデータに応じた極性で印加するため、前記各メモリ素子の第２の磁化固定層または第１の磁化固定層に接続されるワードラインは記憶すべきデータに応じて正負の異なった電源線に選択的に接続される請求項８記載の磁気記録装置。
【請求項１１】
磁化固定層／絶縁体層／磁化自由層を有する磁気抵抗効果素子をメモリ素子としてマトリックス状に配置するとともに、前記各メモリ素子の磁化自由層にビットラインを、前記各メモリ素子の磁化固定層にワードラインを接続し、前記各ワードラインにデータラインを、それぞれ、書き込みアドレスあるいは読み出しアドレスに応じて選択的に接続して、前記磁化固定層−前記磁化自由層間に所定のパルス幅の電流を記憶すべきデータに応じた極性で印加することにより、直流電流密度１０６Ａ／ｃｍ２を超えない電流で前記磁化自由層の磁化を反転させて、前記磁化固定層／磁化自由層間の遷移領域の間で磁壁が移動することにより前記各メモリ素子にデータを磁気記憶させ、前記各メモリ素子のデータラインに接続されたワードラインと前記各メモリ素子の磁化自由層のビットラインとの間で磁気記憶されたデータを読み出すことを特徴とする磁気記録装置。
【請求項１２】
前記所定のパルス幅の電流が０．３ｎｓ以上１．６ｎｓ以下の範囲のパルス幅の電流である請求項１１記載の磁気記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス電流の印加に伴う低電流密度かつ高速な磁壁移動による磁化反転過程を利用した記憶、磁気抵抗効果を利用して読み出しをする固体メモリ素子およびこれらを利用した装置に関する。
【背景技術】
【０００２】
磁気抵抗効果は、磁性体に磁場を印加したとき、あるいは磁性体の磁化状態が変化したとき電気抵抗が変化する現象である。この効果を利用した磁気抵抗効果素子として、従来から磁気ヘッドや磁気センサが知られ、最近では不揮発性固体磁気メモリ素子（ＭＲＡＭ）なども試作されるようになってきている。
【０００３】
現在試作されているＭＲＡＭの主要な形態は、ビット線とワード線の交点にトンネル磁気抵抗（ＴＭＲ）素子が配置されたマトリックス状の構造を持つ。各配線に流した電流の作る合成磁場により、ＴＭＲ素子の磁化の向きを反転させ記録の書き込みを行う。つまりＴＭＲ素子がメモリセルの役割を担う。メモリセルの情報を読み出すためには、メモリセルからのリーク電流が存在するため、ＭＯＳトランジスタによるセルの選択が必須となる。これらの構造を有するＭＲＡＭは、その構造ゆえ、プロセス技術の複合化という欠点、ならびに、高密度大容量化に適さない以下の３つの欠点が指摘されている。一つは、メモリセルの縮小化による有効な反転磁場条件が狭くなること。もう一つは、磁性体の薄膜化による反転磁場の増大、それにともなう配線電流、消費電力の増大。最後の一つは、セル選択のためのＭＯＳトランジスタを有するためＤＲＡＭと同程度しか集積できないことである。
【０００４】
一方、最近、反転磁場を利用しない磁化反転過程であるスピントルクが提案され（非特許文献１、２）、実際にスピントルクによる磁化反転が確認された（非特許文献３，４）。このスピントルクによって、メモリセルへの書き込みが提案されている。しかしながら、スピントルクによる磁化反転は、現在、以下の２つの技術的課題を抱えている。一つは、スピントルクによる磁化反転過程の動作速度は、緩和時間により決定されてしまうことである。これは、この磁化反転過程は、磁化の緩和（ダンピング）により引き起こされる準定常状態における磁化回転を利用するためであり、したがって高速磁化反転が要求される固体メモリには対応できない。もう一つは、磁化反転を引き起こすスピントルクの生成には、１０８Ａ／ｃｍ２の程度の高い臨界電流密度が必要とされることである。
【０００５】
【非特許文献１】フィジカルレビューＢ３９巻、６９９５−７００２頁（1989)(Phys. Rev. B 39, 6995-7002 (1989)）
【非特許文献２】フィジカルレビューＢ５４巻、９３５３−９３５８頁（１９９６）（Phys. Rev. B 54, 9353-9358 (1996)）
【非特許文献３】フィジカルレビューレターズ８４巻、３１４９−３１５２頁（２０００）（Phys. Rev. Lett. 84, 3149-3152 (2000)）
【非特許文献４】アプライドフィジックスレターズ７８巻、３６６３−３６６５頁（２００１）（Appl. Phys. Lett. 78, 3663-3665 (2001)）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、スピントルク磁化反転と同様、反転磁場を利用しない磁化反転過程によるメモリセルへの書き込みにおいて、低い臨界電流密度、ならびに高速磁化反転過程を有する磁気抵抗効果素子および磁気記録装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の高速磁気記録装置は、第１の磁化固定層、磁化自由層、第２の磁化固定層からなり、前記第１の磁化固定層と前記第２の磁化固定層とを略反平行とし、前記第１磁化固定層と前記磁化自由層間、あるいは前記第２磁化固定層と前記磁化自由層間の両方の遷移領域が磁壁をトラップでき、かつ、どちらか一方に磁壁が存在する構造を備え、前記第１、第２磁化固定層の間に、０．６〜２．０ｎｓの範囲の、十分短いパルス幅のパルス電流を供給する。
【０００８】
上記構成において、パルス電流の直流電流密度が１０６Ａ／ｃｍ２を超えない値で磁壁が２つの遷移領域の間で移動することにより磁化自由層の磁化を反転させることが可能となる。磁化自由層の磁化反転により、上記第１あるいは第２磁化固定層間の遷移領域の相対磁化の向きの変化による磁気抵抗を検出する。
【発明の効果】
【０００９】
本発明の磁気抵抗効果素子によれば、磁化反転に必要な臨界電流密度が低く、かつ高速に書き込みのできる磁気記憶装置が実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００１１】
（実施例１）
（固体メモリ素子への応用）
図１は本発明の磁気抵抗効果素子１０を説明するための概念図であり、図２は図１に示す磁気抵抗効果素子１０の特性を説明する図である。
【００１２】
幅および厚さが１００ｎｍのＣｏからなる強磁性細線を通常の電子線リソグラフィー技術により作成する。次に、強磁性細線の端部から長さ２００ｎｍの領域を第１の強磁性細線部１１とし、これに隣接して、幅、厚さ、および、長さ２０ｎｍの第１の狭窄部１２、これに隣接して、幅および厚さが１００ｎｍ、長さが１０ｎｍの強磁性微小領域部１３、これに隣接して、幅、厚さ、および、長さ２０ｎｍの第２の狭窄部１４、これに隣接して、幅、厚さ、および、長さ１００ｎｍの第２の強磁性細線部１５となるように、通常の電子線リソグラフィー技術により加工する。
【００１３】
ここで、第１、第２の強磁性細線部１１、１５のそれぞれの磁化の向きが逆（反平行）になるように、外部磁場により、一方の磁化を反転させて、磁化固定層とする。強磁性微小領域部１３が磁化自由層である。以下、それぞれの層の機能に着目して、第１、第２の強磁性細線部１１、１５を第１、第２の磁化固定層１１、１５、また強磁性微小領域部１３を磁化自由層１３と呼ぶ。
【００１４】
また、第１、第２の狭窄部１２，１４は、前記第１、第２の磁化固定層１１、１５、および磁化自由層１３に比べ、幅、厚さ、および、長さ共に小さく作成される部分であり、第１、第２の狭窄部１２，１４を第１、第２の遷移領域と呼ぶ。第１、第２の遷移領域は、上述したＣｏのみならず、他の例としては、複数の膜厚を有する連続した磁性体の膜厚変化部分（ステップ）、磁性体／絶縁体積層構造の絶縁体部分、あるいは前記絶縁体部分に形成されるピンホールなどで形成しても良い。これらは通常の電子線リソグラフィー技術により加工できる。
【００１５】
磁気抵抗効果素子１０における第１、２の磁化固定層１１、１５と接触する電極を外部に設け、さらに磁化自由層１３の外部にも電極を設ける。まず、第１の磁化固定層１１と磁化自由層１３の外部電極間に、測定用の直流電源１６と計測用のメータ１７を接続して測定用の直流電流（大きさは、０．３×１０−４Ａ（＝０．０３ｍＡ））を流す。次に、磁化固定層１１側と１５側との外部電極間にパルス電流源１８から１×１０−４Ａの電流で１ｎｓのパルス幅の直流電流を供給し、３０ｓ間隔で電流の極性を反転させることを繰り返す。素子入力部で測定したときの電流密度は１０６Ａ／ｃｍ２である。すると、第１の磁化固定層１１側と磁化自由層１３側の外部電極間には図２に見られる電圧信号が観測される。
【００１６】
これは、第１、第２の磁化固定層１１、１５のいずれか一方の磁化の向きを反転させた際、第１、第２の遷移領域１２、１４のいずれか一方に磁壁が導入され、その磁壁が第１、第２の磁化固定層１１、１５間に加えられるパルス電流により移動することで、磁化自由層１３の磁化の方向が変化したと考えられる。別の言い方をすれば、パルス電流幅１ｎｓの時間内に、磁壁が磁化自由層１３を走り切ってしまう。走りきった磁壁が勝手に戻ったりしないよう、３０秒待ってから、測定電流もパルス電流も極性を反転したら、ほぼ同様に、磁壁の走る向きだけは反対に走り切る動作をしていると言うことができる。
【００１７】
図２における出力信号を、前述のように磁化固定層１１と磁化自由層１３間の磁気抵抗と考え、磁気抵抗率に換算すると約２５０％になる。これは、図２の結果から以下のようにして得られる。図２において得られた電圧の大体の値を見積もると、電圧の大きい部分は約５５０ｍＶ、小さい部分は約１５０ｍＶなので、
（５５０−１５０）／１５０＝４００／１５０＝８／３＝２．６６６６６６
となる。すなわち、約２５０％と言うことになる。なお、図２に示す特性は、第２の磁化固定層１５と磁化自由層１３の外部電極間に、測定用の直流電源１６と計測用のメータ１７を接続して直流電流を流して計測した場合でも同じように得られる。ただし、出力信号の波形は反転する。
【００１８】
同様の測定を、磁化固定層１１と１５の外部電極間に供給する電流を単なる直流電流とした場合は、図２と等価な結果が観測されるには１０９Ａ／ｃｍ２以上の大きさの電流密度の電流を供給する必要がある。
【００１９】
すなわち、本発明によれば、単なる直流電流による駆動と比べて、３桁小さい電流で動作する固体メモリ素子が得られることになる。
【００２０】
表１は、図１に示す磁気抵抗効果素子１０の各部のサイズ、すなわち、磁化固定層１１と１５、狭窄部１２,１４及び磁化自由層１３を種々変更したときの磁気抵抗率を示す表である。
【００２１】
【表１】
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表１に示すケースは、第１の磁化固定層１１側と磁化自由層１３側の外部電極間に、測定用の直流電流０．０３ｍＡを流し、磁化固定層１１，１５間に１０−４Ａレベルの電流でｎｓレベルのパルス幅の直流電流を供給し、３０ｓ間隔で電流の極性を反転させることを繰り返して上述のようにして得た磁気抵抗率を示すものである。表１のＮｏ．１のケースは、上述の例である。
【００２２】
表１のＮｏ．１〜Ｎｏ．４の結果から分かるように、パルス電流を１×１０−４Ａ、第１、第２の狭窄部１２，１４の大きさを２０ｎｍ×２０ｎｍ×２０ｎｍとしたとき、パルス電流のパルス幅と磁化自由層１３の長さとの関係は、図３に示すように、比例関係が見られる。そして、図３に示す範囲で得られる磁気抵抗率が２００−２５０％となっていることが分かる。
【００２３】
表１のＮｏ．５は、第１、第２の狭窄部１２，１４の大きさを４０ｎｍ×４０ｎｍ×４０ｎｍとし、他の条件をパルスＮｏ．１と同じものとした場合の結果を示す。これから分かるように、第１、第２の狭窄部１２，１４を大きくすると磁気抵抗率が大きく低下する。逆に言えば、大きな磁気抵抗率を得るためには、第１、第２の狭窄部１２，１４の大きさを２０ｎｍ×２０ｎｍ×２０ｎｍ以下とすることが必要であることがわかる。これは、小さければ小さい程、大きな磁気抵抗率を得ることができると言えるが、製造プロセスから限界がある。
【００２４】
（実施例２）
（固体メモリへの応用）
次に、図１に示した磁気抵抗効果素子１０を用いた固体メモリの例を説明する。図４は、図１に示した磁気抵抗効果素子１０をメモリ素子とし、Ｘ−Ｙマトリクス状に配列した例として縦２列、横２列の場合の固体メモリを構成した例を示す接続図である。図４では、ビットライン３１１１，３１１２と、読み出し用ワードライン３１２１，３１２２、書き込み用ワードライン３１３１，３１３２との交点に図１記載のメモリ素子３００１１，３００１２，３００２１および３００２２が配置されている。ビットライン３１１１，３１１２はそれぞれメモリ素子の第２の磁化固定層１５に接続されている。メモリ素子のそれぞれに対し、読み出し用ワードライン３１２１，３１２２のそれぞれと、書き込み用ワードライン３１３１，３１３２のそれぞれが設けられ、それぞれ磁化自由層１３および第１の磁化固定層１１に接続されている。３１８はビットラインのデコーダ、３１９１は、読み出し用ワードライン３１２１，３１２２のデコーダである。３１９２は書き込み用ワードライン３１３１，３１３２のデコーダである。デコーダ３１８は書き込みあるいは読み出しのアドレス指定に対応して、ビットライン３１１１，３１１２の一つを選択する。デコーダ３１９１は読み出しのアドレス指定に対応して、ワードライン３１２１，３１２２の一つを選択する。デコーダ３１９２は書き込みのアドレス指定に対応して、ワードライン３１３１，３１３２の一つを選択する。また、デコーダ３１９２には書き込みのアドレス指定に対応する書き込みデータも入力される。
【００２５】
ワードライン３１２１、ワードライン３１２２はゲートであるＭＯＳ−ＦＥＴ３１６１、ＭＯＳ−ＦＥＴ３１６２の開閉により、データライン３１４に選択的に接続される。ワードライン３１３１、ワードライン３１３２はゲートであるＭＯＳ−ＦＥＴ３１７１１およびＭＯＳ−ＦＥＴ３１７１２、ＭＯＳ−ＦＥＴ３１７２１およびＭＯＳ−ＦＥＴ３１７２２のいずれかの開閉により、電源線３１５１および３１５２に選択的に接続される。電源線３１５１、３１５２は、それぞれ、図２の入力パルスを供給する正負の電源線である。デコーダ３１９２は書き込みのアドレス指定に対応する書き込みデータも入力されるので、磁気抵抗効果素子３００１１，３００１２，３００２１および３００２２に書き込むべきデータに応じて、電源線３１５１および３１５２のいずれかがゲートであるＭＯＳ−ＦＥＴ３１７１１およびＭＯＳ−ＦＥＴ３１７１２、ＭＯＳ−ＦＥＴ３１７２１およびＭＯＳ−ＦＥＴ３１７２２のいずれかの開閉により、正あるいは負の電源に接続され、所定の電流が供給される。
【００２６】
例えば、メモリ素子３００１１にデータを書き込むときは、ビットライン３１１１と、電源線３１５１および３１５２のいずれかに接続されたワードライン３１３１との間に１０６Ａ／ｃｍ２で１ｎｓのパルス幅の電流を供給することにより、メモリ素子３００１１における第１の遷移領域１２あるいは第１の遷移領域１４にある磁壁が供給電流の極性により移動、あるいは保持される。すなわち、磁壁の移動に伴って図１における磁化自由層１３の磁化の方向を変化させることにより書き込みが行われる。このとき、ワードライン３１３１を電源線３１５１および３１５２のいずれに接続するかは、書き込むべきデータにより選択される。一方、読み出しは、例えば、ビットライン３１１１と、データライン３１４と選択的に接続されたワードライン３１２１との間に電圧を印加することにより、図１における磁化固定層１１、磁化自由層１３の磁化の相対向きに依存した抵抗を読み出すことにより行われる。本発明の図１における磁気抵抗効果素子は、磁気抵抗率が２５０％に達するので、読み出しの際ＭＯＳ−ＦＥＴでセル選択を行う必要がない。
【００２７】
図５は、上述の図４に示した固体メモリをシリコン基板上に実装した例を一つのメモリ素子１１０について模式的に示す断面図である。シリコン基板１２０の上に、第１のワードライン１１１（図４のワードライン３１３に対応する）、第１の磁化固定層１１、第１の遷移領域１２、磁化自由層１３、第２のワードライン１１７（図４のワードライン３１２に対応する）、第２の遷移領域１４、第２の磁化固定層１５、ビットライン１１６（図３のビットライン３１１に対応する）を、半導体分野で常用されるリソグラフィー技術により形成する。ビットライン１１６は紙面と平行に形成され、第１のワードライン１１１および第２のワードライン１１７は紙面に垂直方向に形成される。その他の層あるいは領域は層間絶縁膜１１８で埋められる。
【００２８】
図５は１メモリ素子のみを示すが、これがＸ−Ｙマトリクス状にシリコン基板１２０上に形成される。図の例では、ビットライン、ワードラインの配線材料にＣｕを、強磁性材料にはＣｏを用いた。ビットライン１１６、第１のワードライン１１１は、それぞれ、第１、第２の磁化固定層１１，１５に接続されているので、磁化固定層をそのまま用いてもよい。すなわち、第１、第２の磁化固定層１１，１５は、メモリ素子単位で独立している必要は無い。また、第１、第２の磁化固定層１１，１５をＣｏとするときは、これの固有抵抗はそれほど大きくないから、電気回路的にも問題はない。こうすることにより、リソグラフィー、磁化固着のプロセスがより簡便になる。
【００２９】
（実施例３）
（他のタイプの固体メモリ素子への応用）
図６は本発明の磁気抵抗効果素子２０の断面構造を示す図である。磁化固定層となる太さ１００ｎｍφ、長さ１００ｎｍのＣｏ細線２１上に、厚さ１０ｎｍの絶縁体層２６を形成して第１の遷移領域を設ける。続いて厚さ１０ｎｍ磁化自由層２３を形成する。次いで、厚さ１０ｎｍの絶縁体層２７を形成して第２の遷移領域を設ける。さらに太さ１００ｎｍφ、長さ１００ｎｍのＣｏ細線２５による磁化固定層を形成する。各部位の機能は図１と同様である。第１、第２の遷移領域となる絶縁体２６，２７を設ける時点で、Ｃｏ細線２１，２３上にＡｕのナノメーターサイズの微粒子を乗せておく。厚さ１０ｎｍの絶縁体層２６，２７を形成する際には、この微粒子が絶縁体層中にピンホール２８，２９を形成して遷移領域として機能する。ここで、絶縁体層２６，２７は、例えば、Ａｌ２Ｏ３で形成するのがよい。
【００３０】
ピンホールを形成するために、Ｃｏ細線２１，２３上にＡｕのナノメーターサイズの微粒子を乗せる際、一つずつ乗せるということはできないから、例えば、適当な数のＡｕのナノメーターサイズの微粒子を振り撒くということが実際的であり、その結果、Ｃｏ細線２１，２３上に乗るＡｕのナノメーターサイズの微粒子は、統計的に分布した数となる。図６では、これを断面位置で３個、２個とした。もちろん平面として見ればもっと多いかもしれないし、場合によっては、一つだけ、と言うこともありうる。図７は、図６における第１の遷移領域としての絶縁体層２６にピンホール２８が５個形成されている様子を模視的に斜視図の形で示す図である。断面位置の３個のピンホール２８の他に２個のピンホール２８が形成されている状態を示すものとしている。
【００３１】
磁気抵抗効果素子２０においても、外部電極を設置し、１０６Ａ／ｃｍ２の電流密度で１ｎｓのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図２と同様の信号出力が得られる。本発明の磁気抵抗効果素子２０は、図２で説明したのと同様の計算によると、磁気抵抗率が３００％に達する。
【００３２】
（実施例４）
（さらに異なるタイプの固体メモリ素子への応用）
図８、図９は本発明の磁気抵抗効果素子４０の平面構造および対応する模式的な斜視図を示す図である。この実施例では、厚さ１０ｎｍのＣｏの薄層の両端に第１、第２の磁化固定層４１、４５が、中央部に磁化自由層４３が形成され、これらの間に切り込みを設けて、第１、第２の遷移領域４２、４４としている。さらには磁化自由層４３の磁化情報を読み出すためのトンネル磁気接合４６が磁化自由層４３の中央部に配置されている。また、図８から分かるように、トンネル磁気接合４６は、絶縁体トンネルバリア層４７、および磁化固定層４８から構成されている。各部位の機能は図１と同様であるが、トンネル磁気接合４６が機能するためには、磁化固定層４８の磁化の向きは磁化固定層４１、４５のどちらか一方の磁化の向きと同じにする必要がある。
【００３３】
図８の磁化自由層４３の長さを１０ｎｍとした場合、１０６Ａ／ｃｍ２の電流密度で１ｎｓのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図２と同様の信号出力が得られる。
【００３４】
磁気抵抗効果素子４０はプレーナー構造を有しており、隣接するメモリ素子の磁化固定層を共有することが可能なので、固体メモリへの応用に際し高密度化に有利な構造である。
【００３５】
（実施例５）
（さらに異なるタイプの固体メモリ素子への応用）
図１０は本発明の磁気抵抗効果素子５０の断面構造を示す図である。まず、シリコン基板１２０上に、数原子層分の高さ、長さ１０ｎｍのステップを形成する。その上にＣｏを蒸着し表面を平坦化することで、結果的にＣｏの厚さが相対的に薄い磁化自由層５３が形成できる。シリコン基板１２０上のステップが磁化自由層５３に対応し、前記シリコン基板上のステップエッジが第１、第２の遷移領域５２、５４となる。磁化固定層５１、５５の一方の磁化は、外部磁場により他方の磁化と反対向きにしておく。さらには磁化自由層５３の磁化情報を読み出すためのトンネル磁気接合４６（絶縁体トンネルバリア層４７、および磁化固定層４８）を配置する。この構成は、図７，８で説明した磁気抵抗効果素子４０の切り込みにより形成した第１、第２の遷移領域４２、４４をステップエッジにより５２、５４により形成したものである。
【００３６】
磁気抵抗効果素子５０においても、外部電極を設置し、１０６Ａ／ｃｍ２の電流密度で１ｎｓのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図２と同様の信号出力が得られる。磁気抵抗効果素子５０も、磁気抵抗効果素子４０同様プレーナー構造を有しており、隣接するメモリ素子の磁化固定層を共有することが可能なので、固体メモリへの応用に際し高密度化に有利な構造である。
【００３７】
（実施例６）
（さらに異なるタイプの固体メモリ素子への応用）
図１１は本発明の磁気抵抗効果素子６０の断面構造を示す図である。太さ５０ｎｍ、厚さ１００ｎｍのＣｏ細線６１上に厚さ１０ｎｍのＣｕ６２を蒸着して遷移領域とする。Ｃｏ細線６１は磁化固定層である。続いて厚さ５０ｎｍ磁化自由層６３を形成する。外部磁場により、磁化自由層６３の磁化の向きを磁化固定層６１の磁化と反対方向にしておく。
【００３８】
磁気抵抗効果素子６０における磁化固定層６１と、磁化自由層６３の外部に電極を設ける。まず、磁化固定層６１から磁化自由層６３への方向に、外部電極間に測定用の電流を流しておく。測定用電流は、１０２Ａ／ｃｍ２の大きさの電流密度で直流である。次に、外部電極間に１０６Ａ／ｃｍ２の大きさの電流密度で１ｎｓのパルス幅の直流電流を供給し、１０ｓ間隔で電流の極性を反転させることを繰り返す。すると、図２と同様の出力信号が観測される。この例でも、同様の測定を外部電極間に供給する電流を単なる直流電流とした場合には、図２と等価な結果が観測されるには１０９Ａ／ｃｍ２以上の大きさの電流密度を供給する必要がある。
【００３９】
磁気抵抗効果素子６０は２端子素子であるので、固体メモリへの応用に際し高集積度、高密度化に有利である。
【００４０】
（実施例７）
（他のタイプの固体メモリへの応用）
次に、図１１に示した磁気抵抗効果素子６０を用いた固体メモリの例を説明する。図１２は、図１１に示した磁気抵抗効果素子６０をＸ−Ｙマトリクス状に配列した例として縦２列、横２列の場合の固体メモリを示す図である。図１２では、ビットライン７１１１、ビットライン７１１２と、ワードライン７１２１、ワードライン７１２２との交点に図１１記載の磁気抵抗効果素子７００が配置されている。７１５はビットラインのデコーダ、７１６はワードラインのデコーダである。デコーダ７１５および７１６が書き込みあるいは読み出しのアドレス指定に対応して、ビットラインおよびワードラインの一つが選択され磁気抵抗効果素子７００に電流が供給される。なお、ワードラインはＭＯＳ−ＦＥＴ７１４のゲートの開閉により、データライン７１３に選択的に接続される。
【００４１】
例えば、ビットライン７１１１と、データライン７１３と選択的に接続されたワードライン７１２１との間に１０６Ａ／ｃｍ２で１ｎｓのパルス幅の電流を供給することにより、図１１における磁化自由層の磁化の向きが反転、あるいは保持される。すなわち、図１０における磁化自由層の磁化の方向を変化させることにより書き込みが行われる。一方、読み出しは、例えば、ビットライン７１１１と、データライン７１３と選択的に接続されたワードライン７１２１との間に電圧を印加することにより、図１１における磁化固定層６１、磁化自由層６３の磁化の相対向きに依存した抵抗を読み出すことにより行われる。
【００４２】
なお、上述の実施例では、図１１の磁気抵抗効果素子６０の磁化自由層の長さを５０ｎｍとした他は全て磁化自由層の長さを１０ｎｍとし、書き込みのパルス電流の幅を１ｎｓ、大きさを１０６Ａ／ｃｍ２とする例としたが、これらの磁化自由層の長さを１μｍとし、書き込みのパルス電流の幅を１００ｎｓとしても、書き込みのパルス電流の大きさを１０６Ａ／ｃｍ２とできる。
【００４３】
（産業上の利用可能性）
本発明によれば、単なる直流電流による駆動と比べて、３桁小さい電流で動作する固体メモリ素子が得られるとともに、固体メモリとしても、リソグラフィー、磁化固着のプロセスがより簡便にできるものとなる。
【図面の簡単な説明】
【００４４】
【図１】本発明の磁気抵抗効果素子１０を説明するための概念図である。
【図２】図１に示す磁気抵抗効果素子１０の特性を説明する図である。
【図３】図１に示す磁気抵抗効果素子１０のパルス電流のパルス幅と磁化自由層１３の長さとの関係を示す図である。
【図４】図１に示した磁気抵抗効果素子１０をメモリ素子とし、Ｘ−Ｙマトリクス状に配列した例として縦２列、横２列の場合の固体メモリを構成した例を示す接続図である。
【図５】図４に示した固体メモリをシリコン基板上に実装した例を一つのメモリ素子１１０について模式的に示す断面図である。
【図６】本発明の磁気抵抗効果素子２０の断面構造を示す図である。
【図７】図６における第１の遷移領域としての絶縁体層２６にピンホール２８が５個形成されている様子を模視的に斜視図の形で示す図である。
【図８】本発明の磁気抵抗効果素子４０の模式的な平面構造を示す図である。
【図９】本発明の磁気抵抗効果素子４０の模式的な斜視図である。
【図１０】本発明の磁気抵抗効果素子５０の断面構造を示す図である。
【図１１】本発明の磁気抵抗効果素子６０の断面構造を示す図である。
【図１２】図１１に示した磁気抵抗効果素子６０をＸ−Ｙマトリクス状に配列した例として縦２列、横２列の場合の固体メモリを示す図である。
【符号の説明】
【００４５】
１０，２０，４０，５０，６０…磁気抵抗効果素子、１１，２１，４１，５１，６１…第１の磁化固定層、１２，２６，４２，５２，６２…第１の遷移領域、１３，２３，４３，５３，６３…磁化自由層、１４，２７，４４，５４…第２の遷移領域、１５，２５，４５，５５…第２の磁化固定層、１６…測定用の直流電源、１７…計測用のメータ、１８…パルス電流源、２８，２９…ピンホール、４６…トンネル磁気接合、４７…絶縁体トンネルバリア層、４８…磁化固定層、１１０，３００，７００…メモリ素子、１１６，３１１１，３１１２，７１１１、，７１１２…ビットライン、１１７，３１２１，３１２２…読み出し用ワードライン、１１１，３１３１，３１３２…書き込み用ワードライン、３１４…データライン、３１５１，３１５２…電源線、３１６１，３１６２，３１７１１，３１７１２，３１７２１１，３１７２２…ＭＯＳ−ＦＥＴ、３１８…ビットラインのデコーダ、３１９１…読み出し用ワードラインのデコーダ、３１９２…書き込み用ワードラインのデコーダ、１１８…層間絶縁膜、７１２１，７１２２…ワードライン、７１３…データライン、７１４…ＭＯＳ−ＦＥＴ、７１５…ビットラインのデコーダ、７１６…ワードラインのデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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