(57)【要約】【課題】  高速なクロック信号で安定に動作する、セルの使用率や配線効率の高い半導体集積回路装置を提供する。【解決手段】  チップ中央部に、外部からのクロック信号を入力するＩ／Ｏ１１ｂと、Ｉ／Ｏ１１ｂに接続され、クロック信号に基づいて生成される内部クロック信号をＤＲＡＭマクロ１４に供給するＰＬＬ１２と、を備える。ＰＬＬ１２は、クロック信号を逓倍して内部クロック信号を生成する。生成された内部クロック信号は、バッファ１３を介して内部クロック信号を必要とする各マクロセルに分配される。なお、ＤＲＡＭマクロの一部は、ロジックマクロセルであってもよい。【選択図】  図１
2006324592.tif 000002
【特許請求の範囲】
【請求項１】
チップ内に複数のマクロセルを含むように構成される半導体集積回路装置であって、
チップ中央部に、
外部からのクロック信号を入力するクロック入力端子と、
前記クロック入力端子に接続され、前記クロック信号に基づいて生成される内部クロック信号を前記複数のマクロセルの少なくとも一部に供給するクロック信号生成回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
チップが複数の領域に分割され、それぞれの領域が複数のマクロセルを含むように構成される半導体集積回路装置であって、
前記それぞれの領域の中央部に、
外部からのクロック信号を入力するクロック入力端子と、
前記クロック入力端子に接続され、前記クロック信号に基づいて生成される内部クロック信号を前記領域内に含まれる複数のマクロセルの少なくとも一部に供給するクロック信号生成回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項３】
前記クロック信号生成回路は、前記クロック信号を逓倍して前記内部クロック信号を生成することを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記複数のマクロセルの一部は、ＲＡＭ用のマクロセルであることを特徴とする請求項１または２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、複数のセルを含む半導体集積回路装置に係る。
【背景技術】
【０００２】
ＬＳＩの大規模化に伴い、機能ブロックであるマクロセルを一つのチップ上に複数個搭載したＬＳＩが製品化されている。このようなＬＳＩにおいて、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）マクロセルとロジック用のマクロセルとを混載したＬＳＩが知られている（特許文献１参照）。
【０００３】
特許文献１に記載のデバイスは、図４に示すように、チップの上部と下部の複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・マクロ１１４と、チップの中央部であって、上部と下部のマクロの間に設けられた、メモリコントローラ１１５を含むロジックマクロ１１６と、を備えている。そして、上部と下部のマクロの間の、チップの中央でない位置にクロック信号生成回路、具体的にはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１１２を設け、ＰＬＬからの内部クロック信号をチップの中央に導いてバッファ１１３でバッファし、金属ワイヤを通してファン・アウトし、マクロとロジック・コアとをクロック・スキューなく駆動するようにしている。内部クロック信号は、具体的にはチップ周辺部に置かれるＰＬＬ１１２によって生成されるクロック信号であって、ＰＬＬからの内部クロック信号は、抵抗／キャパシタンス（ＲＣ）遅延時間を最小にするために、厚く幅のある金属ワイヤを使用してチップの中央に導かれ（メイン・クロック・ライン）、次にバッファ１１３によってバッファされ、平衡インバータ・ツリーとクロック・ワイヤを通してファン・アウトし、ＤＲＡＭマクロ１１４とロジックマクロ１１６とを駆動している。また、チップ中央部付近には、ＤＲＡＭマクロ１１４を制御するメモリコントローラ１１５が配置される。さらに、チップ周辺部には、外部からＬＳＩチップ内部へ信号を入力する複数の入力回路とチップ内部から外部へ信号を出力する複数の出力回路とを含むＩ／Ｏ１１１が置かれ、入力回路、出力回路はＩ／Ｏ１１１内にそれぞれに対応して設けられた図示されない外部端子に接続される。ＰＬＬ１１２へのクロック信号も、このＩ／Ｏ１１１を介して供給される。
【０００４】
一方、関連する技術として、高速キャッシュＳＲＡＭ、高性能マイクロプロセッサなどのレイアウト設計において、内部ＩＯ方式のフロアプランを用いた自動配置・配線に好適な半導体集積回路装置が特許文献２に記載されている。
【０００５】
【特許文献１】特開平１０-１８９８８９号公報
【特許文献２】特開平１１-７４４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
最近のメモリ混載ＬＳＩでは、高速化がより一層進み、５００ＭＨｚを超えるような高い周波数の内部クロック信号で動作させるようになってきている。また、大容量化や複合化に伴ってチップの大型化も進展している。このような大型のチップの内部のセルを高速なクロック信号で動作させる場合、特許文献１のようなＰＬＬ１１２からのクロック信号を最初のバッファ１１３に入力する際に、クロック波形が正しく伝播しない可能性が出てくる。すなわち、ＰＬＬ１１２からの配線が長くなって、配線容量の影響でクロック波形が鈍り、デューティ比が所望の値からずれてしまう虞がある。また、近傍の配線からのノイズ等の影響を受け、ジッタが乗ってしまう等の不都合が生ずる場合もある。特にＤＲＡＭ等にあっては、クロック信号におけるデューティ比のずれやジッタの増大は、高速な動作の障害となる。このようなデューティ比のずれやジッタの影響を防止するためにバッファを多用することが考えられる。しかしながら、バッファを多用すると、セルの使用率や配線効率の低下を招いてしまう。
【課題を解決するための手段】
【０００７】
前記課題を解決する本発明の一つのアスペクトに係る半導体装置は、チップ内に複数のマクロセルを含むように構成される半導体集積回路装置であって、チップ中央部に、外部からのクロック信号を入力するクロック入力端子と、クロック入力端子に接続され、クロック信号に基づいて生成される内部クロック信号を複数のマクロセルの少なくとも一部に供給するクロック信号生成回路と、を備える。
【０００８】
本発明の他のアスペクトに係る半導体装置は、チップが複数の領域に分割され、それぞれの領域が複数のマクロセルを含むように構成される。この半導体集積回路装置は、それぞれの領域の中央部に、外部からのクロック信号を入力するクロック入力端子と、クロック入力端子に接続され、クロック信号に基づいて生成される内部クロック信号を領域内に含まれる複数のマクロセルの少なくとも一部に供給するクロック信号生成回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、高速なクロック信号で安定に動作する、セルの使用率や配線効率の高い半導体集積回路装置が実現される。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る半導体集積回路装置は、チップ内に複数のマクロセルを含む。そして、チップ中央部に、外部からのクロック信号を入力するクロック入力端子と、クロック入力端子に接続され、クロック信号に基づいて生成される内部クロック信号を複数のマクロセルの少なくとも一部に供給するクロック信号生成回路と、を備える。クロック信号生成回路は、クロック信号を逓倍して内部クロック信号を生成するＰＬＬ等で構成される。クロック信号生成回路で生成された内部クロック信号は、短い配線距離でバッファに入力される。バッファは、内部クロック信号をバッファリングして内部クロック信号を必要とする各マクロセルに分配する。なお、マクロセルの一部は、ＤＲＡＭ、ＳＲＡＭ等のＲＡＭマクロセルであってもよい。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１１】
図１は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトを示す図である。図１において、チップの周辺部には、外部からＬＳＩチップ内部へ信号を入力する複数の入力回路とチップ内部から外部へ信号を出力する複数の出力回路とを含むＩ／Ｏ１１ａが配置される。また、チップ中央部には、外部からのクロック信号を入力するＩ／Ｏ１１ｂが配置される。これらＩ／Ｏの内部には、入力回路、出力回路のそれぞれに対応して設けられチップ外部と接続される図示されない外部接続端子が設けられる。また、チップ中央部にはＰＬＬ１２がＩ／Ｏ１１ｂに近接して配置され、Ｉ／Ｏ１１ｂに接続される。ＰＬＬ１２は、Ｉ／Ｏ１１ｂから供給されるクロック信号を逓倍して内部クロック信号を生成する。例えば、１２５ＭＨｚのクロック信号に対し、４倍の周波数である５００ＭＨｚの内部クロック信号を生成する。生成された内部クロック信号は、バッファ１３でバッファリングされ、動作クロック信号としてＤＲＡＭマクロ１４のクロック端子ＣＬＫに供給される。この時、内部クロック信号の配線は、できるだけ対称となるように分岐されることが好ましい。ＤＲＡＭマクロ１４は、図１の例では、上下に４個ずつ、計８個がチップ周辺部のＩ／Ｏに隣接して配置される。メモリコントローラ１５は、ＤＲＡＭマクロ１４のカラムアドレスストローブ信号端子ＣＡＳＢ、ロウアドレスストローブ信号端子ＲＡＳＢ、チップ選択信号端子ＣＳＢ、ライトイネーブル信号端子ＷＥＢ等へ各種制御信号を供給する。ロジックマクロ１６は、ＤＲＡＭマクロ１４と直接関わらない論理回路のマクロセルである。
【００１２】
以上のように構成される半導体集積回路装置では、チップ中央部にＩ／Ｏ１１ｂ、ＰＬＬ１２、バッファ１３が近接して配置される。ＰＬＬ１２で生成される高い周波数（例えば５００ＭＨｚ）の内部クロック信号は、短い配線距離でバッファ１３に達し、バッファリングされてＤＲＡＭマクロ１４に分配される。したがって、ＰＬＬ１２とバッファ１３との間の配線の配線容量が小さく、配線容量の影響でクロック波形が鈍ることが少ない。また、デューティ比の所望の値からのずれも少ない。さらに、配線距離が短いので近傍の配線からのノイズ等の影響を受け難く、内部クロック信号にジッタが乗る可能性が軽減されることとなる。すなわち、これらの悪影響を減らすためのバッファを多用する必要がなくなり、セルの使用率や配線効率の高い半導体集積回路装置が実現されることとなる。
【００１３】
なお、以上の実施例では、ＤＲＡＭマクロ１４が８個存在するレイアウト例を示したが、これにこだわるものではない。ＤＲＡＭマクロ１４の一部、例えば上部４個を、動作クロックを必要とするロジックマクロ１６ａとした図２に示すような配置としてもよい。またＤＲＡＭマクロに替えてＳＲＡＭマクロを用いてもよい。
【実施例２】
【００１４】
図３は、本発明の第２の実施例に係る半導体集積回路装置のレイアウトを示す図である。図３において、チップの周辺部には、Ｉ／Ｏ１１ａが配置される。また、チップ内部は、４つの領域２０ａ〜２０ｄに分割されており、各領域の中央部、例えば領域２０ａの中央部には、外部からのクロック信号を入力するＩ／Ｏ１１ｂが配置される。これらＩ／Ｏの内部には、チップ外部と接続される図示されない外部接続端子が設けられる。また、各領域の中央部にはＰＬＬ１２がＩ／Ｏ１１ｂに近接して配置され、Ｉ／Ｏ１１ｂに接続される。ＰＬＬ１２は、Ｉ／Ｏ１１ｂから供給されるクロック信号を逓倍して内部クロック信号を生成する。生成された内部クロック信号は、バッファ１３でバッファリングされ、ＤＲＡＭマクロ１４のクロック端子ＣＬＫに供給される。ＤＲＡＭマクロ１４は、図３の例では、上下に２個ずつ、計４個が領域の周辺部に配置される。メモリコントローラ１５は、ＤＲＡＭマクロ１４の各端子ＣＡＳＢ、ＲＡＳＢ、ＣＳＢ、ＷＥＢ等へ各種制御信号を供給する。その他のロジックマクロは、図３では図示していないが、適宜配置してもよい。なお、図３では、表示上の見易さのために各領域の内、領域２０ａの内部のみを示したが、領域２０ｂ〜２０ｄについても同様な内部レイアウトを有するものとする。また、領域の数は、図３の例では４としたが、４に限るものではないことは言うまでもない。
【００１５】
以上のように構成される半導体集積回路装置では、各領域の中央部にそれぞれＩ／Ｏ１１ｂ、ＰＬＬ１２、バッファ１３が近接して配置される。ＰＬＬ１２で生成される高い周波数の内部クロック信号は、短い配線距離でバッファ１３に達し、バッファリングされてＤＲＡＭマクロ１４に分配される。したがって、第１の実施例で説明したと同様に、バッファを多用する必要がなく、セルの使用率や配線効率の高い半導体集積回路装置が実現されることとなる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例に係る半導体集積回路装置のレイアウトを示す図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置の他のレイアウトを示す図である。
【図３】本発明の第２の実施例に係る半導体集積回路装置のレイアウトを示す図である。
【図４】従来の半導体集積回路装置のレイアウトを示す図である。
【符号の説明】
【００１７】
１１ａ、１１ｂ、１１１  Ｉ／Ｏ
１２、１１２  ＰＬＬ
１３、１１３  バッファ
１４、１１４  ＤＲＡＭマクロ
１５、１１５  メモリコントローラ
１６、１６ａ、１１６  ロジックマクロ
２０ａ〜２０ｄ  領域
【図１】
2006324592.tif 000003
【図２】
2006324592.tif 000004
【図３】
2006324592.tif 000005
【図４】
2006324592.tif 000006