(57)【要約】【課題】  初期検討段階においても、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した場合のはんだ接合部の熱ひずみを短時間で予測して、迅速な仕様決定に対応できるようにする。【解決手段】  第１の基板の一方の面に一つ以上の半導体素子が搭載されるとともに、第１の基板の他方の面にはんだバンプが設けられた半導体装置において、前記はんだバンプを用いて第２の基板に接続した前記半導体装置の実装構造物を対象に接続信頼性を予測するための方法である。半導体装置の実装構造の寸法１０３と物性値１０２とに基づいてはんだ接合部のダメージを見積もるはんだダメージ計算式１０５を用いて、はんだ接合部の疲労寿命を予測する。【選択図】        図１
2006313800.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板の一方の面に一つ以上の半導体素子が搭載されるとともに、第１の基板の他方の面にはんだバンプが設けられた半導体装置において、前記はんだバンプを用いて第２の基板に接続した前記半導体装置の実装構造物を対象に接続信頼性を予測するための方法であって、前記半導体装置の実装構造の寸法と物性値とに基づいてはんだ接合部のダメージを見積もるはんだダメージ計算式を用いて、前記はんだ接合部の疲労寿命を予測することを特徴とする半導体装置における実装構造の接続信頼性の予測方法。
【請求項２】
既存の疲労サイクル試験における寿命データーとはんだダメージ計算式によるダメージとの関係を表現した疲労寿命関係式を備えた疲労寿命データーベース部を用いることを特徴とする請求項１記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項３】
はんだダメージ計算式は、半導体装置の長さと、半導体素子が存在する部分と第２の基板との熱膨張係数の差と、熱疲労試験における温度差とを掛け合わせ、その積をはんだ部の高さで除した式で示される、はんだ部の歪算出式であることを特徴とする請求項１または２記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項４】
はんだダメージ計算式は、次式による歪算出式であることを特徴とする請求項３記載の半導体装置における実装構造の接続信頼性の予測方法。
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／Ｈ        （１）
ここで、ε：はんだ部の歪、Ｌ：半導体装置の長さ、α１：第２の基板の熱膨張係数、α２：半導体装置の熱膨張係数、ΔＴ：熱疲労試験における温度差、Ｈ：はんだ部の高さである。
【請求項５】
はんだダメージ計算式は、分子部を分母部で除した式で示される歪算出式であり、
前記分子部は、半導体装置の長さと、半導体素子が存在する部分と配線基板との熱膨張係数の差と、熱疲労試験における温度差とを掛け合わせることで熱膨張の大きさを示したものであり、
前記分母部は、第１項がはんだ部の高さを示す項であり、第２項が、はんだランドサイズとはんだ剛性とを乗じるとともに、その積を、半導体装置と基板との剛性と厚みとに関する要素で除したものを示す項であり、前記第１項と第２項とを足し合わせることで、はんだダメージを軽減する要素を示したものであることを特徴とする請求項１または２記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項６】
はんだダメージ計算式は、次式による歪算出式であることを特徴とする請求項５記載の半導体装置における実装構造の接続信頼性の予測方法。
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋ｄ２・Ｇ３・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （２）
ここで、ε：はんだ部の歪、Ｌ：半導体装置の長さ、α１：第２の基板の熱膨張係数、α２：半導体装置の熱膨張係数、ΔＴ：熱疲労試験における温度差、Ｈ：はんだ部の高さ、Ｅ１：半導体装置のヤング率、ｔ１：半導体装置の厚み、Ｅ２：第２の基板のヤング率、ｔ２：第２の基板の厚み、ｄ：はんだランド径、Ｇ３：はんだ部の横断性係数である。
【請求項７】
はんだダメージ計算式は、分子部を分母部で除した式で示される歪算出式であり、
前記分子部は、半導体装置の長さと、半導体素子が存在する部分と配線基板との熱膨張係数の差と、熱疲労試験における温度差とを掛け合わせることで熱膨張の大きさを示したものであり、
前記分母部は、第１項がはんだ部の高さを示す項であり、第２項が、はんだ部の断面積とはんだ材の剛性とを乗じるとともにその積を第１の基板と第２の基板とに関する剛性および厚みとで除したパラメータ−と、はんだ部の高さとを足し合わせた項であり、前記第１項と第２項とを足し合わせることで、はんだダメージを軽減する要素を示したものであることを特徴とする請求項１または２記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項８】
はんだダメージ計算式は、次式による歪算出式であることを特徴とする請求項７記載の半導体装置における実装構造の接続信頼性の予測方法。
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｇ３｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （３）
ここで、ε：はんだ部の歪、Ｌ：半導体装置の長さ、α１：第２の基板の熱膨張係数、α２：半導体装置の熱膨張係数、ΔＴ：熱疲労試験における温度差、Ｈ：はんだ部の高さ、π：円周率、ｄ：はんだランド径、Ｇ３：はんだ部の横弾性係数、Ｅ１：半導体装置のヤング率、ｔ１：半導体装置の厚み、Ｅ２：第２の基板のヤング率、ｔ２：第２の基板の厚みである。
【請求項９】
はんだダメージ計算式は、分子部を分母部で除した式で示される歪算出式であり、
前記分子部は、半導体装置の長さと、半導体素子が存在する部分と配線基板との熱膨張係数の差と、熱疲労試験における温度差とを掛け合わせることで熱膨張の大きさを示したものであり、
前記分母部は、第１項がはんだ部の高さを示す項であり、第２項が、はんだ部の断面積とはんだ材の剛性とを乗じるとともにその積を第１の基板と第２の基板とに関する剛性および厚みとで除したパラメータ−に、はんだランドサイズをはんだランド同士のピッチで除した商を乗じたものと、はんだ部の高さとを足し合わせた項であり、前記第１項と第２項とを足し合わせることで、はんだダメージを軽減する要素を示したものであることを特徴とする請求項１または２記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項１０】
はんだダメージ計算式は、次式による歪算出式であることを特徴とする請求項９記載の半導体装置における実装構造の接続信頼性の予測方法。
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｇ３・Ｂ・（ｄ／ｐ）｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （４）
ここで、ε：はんだ部の歪、Ｌ：半導体装置の長さ、α１：第２の基板の熱膨張係数、α２：半導体装置の熱膨張係数、ΔＴ：熱疲労試験における温度差、Ｈ：はんだ部の高さ、π：円周率、ｄ：はんだランド径、Ｇ３：はんだ部の横断性係数、Ｂ：定数、ｐ：はんだランドどうしのピッチ、Ｅ１：半導体装置のヤング率、ｔ１：半導体装置の厚み、Ｅ２：第２の基板のヤング率、ｔ２：第２の配線基板の厚みである。
【請求項１１】
はんだダメージ計算式は、分子部を分母部で除した式で示される歪算出式であり、
前記分子部は、半導体装置の長さと、半導体素子が存在する部分と配線基板との熱膨張係数の差と、熱疲労試験における温度差とを掛け合わせることで熱膨張の大きさを示したものであり、
前記分母部は、第１項がはんだ部の高さを示す項であり、第２項が、はんだ部の断面積とはんだ材の剛性とを乗じるとともにその積を第１の基板と第２の基板とに関する剛性および厚みとで除したパラメータ−に、はんだランドサイズを前記半導体装置の長さで除した商を乗じたものと、はんだ部の高さとを足し合わせた項であり、前記第１項と第２項とを足し合わせることで、はんだダメージを軽減する要素を示したものであることを特徴とする請求項１または２記載の半導体装置における実装構造の接続信頼性の予測方法。
【請求項１２】
はんだダメージ式は、次式による歪算出式であることを特徴とする請求項１１記載の半導体装置における実装構造の接続信頼性の予測方法。
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｂ・Ｇ３・(ｄ／Ｌ)｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （５）
ここで、ε：はんだ部の歪、Ｌ：半導体装置の長さ、α１：第２の基板の熱膨張係数、α２：半導体装置の熱膨張係数、ΔＴ：熱疲労試験における温度差、Ｈ：はんだ部の高さ、π：円周率、ｄ：はんだランド径、Ｇ３：はんだ部の横断性係数、Ｂ：定数、Ｅ１：半導体装置のヤング率、ｔ１：半導体装置の厚み、Ｅ２：第２の基板のヤング率、ｔ２：第２の基板の厚みである。
【請求項１３】
半導体パッケージの裏面に、格子状に配列された複数個のはんだボールを有し、前記半導体パッケージの裏面において、内側領域のはんだボールサイズに比較して、最外周コーナーと最外周コーナー隣接箇所とにおけるはんだボールサイズを大きくし、内側領域のはんだ部と最外周コーナー隣接箇所でのはんだ部と最外周コーナーでのはんだ部との電極のサイズ比を、（内側領域のはんだ部）対（最外周コーナー隣接箇所でのはんだ部）対（最外周コーナーでのはんだ部）＝１対１．１〜１．９対２〜３としたことを特徴とする半導体装置。
【請求項１４】
半導体パッケージの裏面に、格子状に配列された複数個のはんだボールを有し、前記半導体パッケージの裏面において、内側領域のはんだボールサイズに比較して、最外周一列部と最外周コーナーとにおけるはんだボールサイズを大きくし、内側領域のはんだ部と最外周一列部でのはんだ部と最外周コーナーでのはんだ部との電極のサイズ比を、（内側領域のはんだ部）対（最外周一列部でのはんだ部）対（最外周コーナーでのはんだ部）＝１対１．１〜１．９対２〜３としたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置における実装構造の接続信頼性の予測方法およびその半導体装置に関し、特に、情報通信機器や事務用電子機器等に用いられるとともに基板の裏面にはんだボールを有する半導体装置における実装構造の接続信頼性の予測方法およびその半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体素子は、シリコン材をベースに製造され、その表面には微細なピッチで電極端子パッドが形成されている。半導体素子は、リードフレームないし多層配線されたインターポーザ基板（以下、単に「基板」と称することがある）上に実装される。そして、電極端子パッドが、リードフレームやインターポーザ基板上の配線ランド部と電気的に接続される。この接続のための方法としては、金細線を用いたワイヤボンディング(以下、「ＷＢ」と称する)法や、電極パッドに金バンプを形成して、この金バンプと配線ランド部とを直接接合する、フリップチップ(以下、「ＦＣ」と称する)接合法と呼ばれる方法などが用いられる。
【０００３】
チップの固定に関し、ＷＢ法の場合は、チップとリードフレームとは接着ペーストや接着テープによって接続される。またＦＣ接合法の場合は、チップとインターポーザ基板とは、アンダーフィル材にて封止固定される。そして最後に、基板上のチップや、チップとリードフレーム全体が、熱硬化性エポキシ樹脂等の封止樹脂にて覆われて固化される。これにより、ＷＢ法を用いた場合の金ワイヤや、チップや、接続部などを保護するものである。
【０００４】
ところで、従来は矩形状の半導体パッケージの周辺四辺に外部電極を配していたが、近年、半導体製品の多電極化の一方でいっそう高密度な実装が求められてきている。それにともなって、インターポーザ基板の表面側に半導体素子を搭載するとともに、その裏面側に、外部電極を構成する複数個のはんだボールを配列状態で形成した半導体装置が開発されている。
【０００５】
このような構成の半導体装置は、エリアアレイ電極配置を有したパッケージタイプの半導体装置と称されるものである。このような構成の半導体装置では、インターポーザ基板の裏面側をはんだボールを介してプリント配線基板に接合しているため、はんだ部の接続信頼性が、新たな問題として生じている。
【０００６】
以下、上述したエリアアレイ電極配置を有したパッケージタイプの半導体装置の従来例について、図面を参照しながら説明する。
図９は、従来のエリアアレイ電極配置を有したパッケージタイプの半導体装置の一例を示す。同図（ａ）はそのパッケージ形態の断面構造を示すものであり、同図（ｂ）はその裏面を示すものである。ここで１は半導体装置である。２ａ、２ｂはチップ状の半導体素子であり、複数重ねて搭載されており、２ａは一段目の半導体素子、２ｂはその上段の半導体素子である。３はインターポーザ基板、４はＦＣ部用アンダーフィル樹脂、５は接着層、６はバンプ電極、７はボンディングワイヤ、８はモールド封止樹脂、９は基板上の配線電極、１０は半田ボール電極端子である。
【０００７】
詳細には、図９に示す半導体装置は、低コスト・高密度回路を実現するための複数チップの積層構成で、２チップを重ね合わせたパッケージ構造である。この例では、半導体素子２ａの底部にバンプ電極６を有し、このバンプ電極６が基板３と対向して設置され、基板３の表面の配線電極３Ａとバンプ電極６とが電気的に接続した状態で、半導体素子２ａがＦＣ部用アンダーフィル樹脂４を介して基板３と接続された構造となっている。二段目の半導体素子２ｂは接着層５を介して半導体素子２ａ上に固定され、その電極は、配線面を上側に向けて配置されるとともに、金の細線であるボンディングワイヤ７にて基板３の配線電極に接続されている。
【０００８】
図示の半導体装置は、基板３上の半導体素子群およびワイヤボンディング法のための露出した金製のボンディングワイヤを保護・絶縁保持するため、モールド封止樹脂８で封止された構造となっている。具体的には、半導体素子２ａ、２ｂを基板３上に実装したのち、エポキシ樹脂などの成分で構成されたモールド封止樹脂８を使って、トランスファーモールド法などにより、これら半導体素子２ａ、２ｂを基板３上に封止したものである。この封止部は、半導体素子２ａ、２ｂを外部の影響から守る機能を有している。
電子機器の回路基板へのはんだ付け実装のため、表面側に半導体素子２ａ、２ｂが搭載された基板３の裏面側に、複数個の配線電極９およびはんだボール１０が配列状態で設けられている。以下、このように半導体素子を搭載した基板３の裏面にはんだボール１０を有する半導体装置を、「ＢＧＡ／ＣＳＰ」と略称する。通常は、図９（ｂ）に示すように、均一なサイズの丸型ランドである配線電極９の表面に、はんだボール１０が一様に形成されている。
【０００９】
しかしながら、近年増加している上記の従来の半導体装置の構造では、第１の課題として、基板３とモールド封止樹脂８との熱膨張差によって生じるストレスにより、電子機器の回路基板への接合部を構成するはんだボール１０が破壊するという問題を有している。
【００１０】
そこで、はんだ付け実装に用いられる配線電極９は、通常、図１０に示すように、四辺形状の半導体装置の基板３のコーナー部にのみ、ほかの位置におけるはんだボール１０よりも大きくしたはんだボール１０ａを有することができる構成とされている。
【００１１】
従来、このような実装構造となるＢＧＡ／ＣＳＰのはんだ接合部は、その熱応力シミュレーションが、一般的に３次元モデルに対する有限要素法によって行われている。しかし、この方法では、３次元の形状モデルを作成するのに何時間もの労力が必要であり、また有限要素法解析ツールを必要とする。
【００１２】
そこで、短時間で形状モデルを作成するために、たとえば特許文献１では、はんだ接合部の破壊形態に対応した破壊形態対応断面に基づいて、比較的短時間で作成できる２次元モデルを設定し、この２次元モデルに基づいて有限要素法解析を行うことにより、そのはんだ接合部に発生する塑性ひずみを計算するようにしている。また、前記２次元モデルを用いて、上記により計算された塑性ひずみと、実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいてはんだ接合部の寿命予測を容易にできるようにすることを提案している。
【００１３】
また半導体装置の構造として、ＢＧＡ型の半導体パッケージの接続信頼性を向上させるために、複数の接着用パッドを設けたものも提案されている。具体的な形状は、コーナー部にやや大きめの径の接着用パッドを設けて、はんだで接続するものである。
【特許文献１】特開２０００−３０４６３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、昨今、電子回路のさらなる高密度化の要望の下、電極ランドサイズがさらに小型化し、はんだ接合部の信頼性を解析することが依然として懸案となっている。半導体装置においては、主体のモールド封止樹脂とプリント回路基板とに線膨張の差があり、はんだ部に発生する応力（＝ヤング率×歪み量）が大きくなるためである。
【００１５】
また上述の従来例にあるようにコーナー部だけランドを大きくする場合は、このコーナー部に隣接する部分に配置されたランドへのストレスダメージが解消されず、周囲とのサイズのアンバランスから、今度はコーナー隣接部において応力集中が生じていく問題がある。
【００１６】
さらに、半導体パッケージへの要求は個々多様化しつつあり、かつそれに反してトータルの開発期間は短くなる傾向にある。実装はんだ接合部の信頼性の確認に関して、上述した従来の数値解析方法では、はんだ部の熱ひずみの正確な解析計算ができるが、３次元モデルの場合は、モデル図の作製と計算に多大な労力と時間が必要になる。また特許文献１に記載された２次元モデルの場合であっても、モデル作成・計算の時間が必要であり、そもそも高価な有限要素法解析ソフトが導入されていなくてはならない。したがって、上述した従来の技術は、開発対象である総ての半導体パッケージ製品に対して短時間で疲労寿命の大まかな予測をするには不向きである。しかも現在では、仕様が曖昧で確定しない受注引き合い時から、形態初期検討段階においても、瞬時かつタイムリーに、半導体パッケージ製品の実装はんだ接続部の熱疲労寿命等を予測して、信頼性を確認しつつ開発を行う必要に迫られている。
【００１７】
そこで本発明は、このような問題に鑑み、初期検討段階においても、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した場合のはんだ接合部の熱ひずみを短時間で予測して、迅速な仕様決定に対応できるようにする具体的手法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、請求項１に係る本発明の接続信頼性の予測方法は、半導体装置の実装構造の寸法と物性値とに基づいた簡易なはんだ部ひずみ算出式により、有限要素法応力解析ソフトを用いずに、はんだ接合部のダメージを見積もる計算プロセスを利用するものである。
【００１９】
請求項２に係る本発明の接続信頼性の予測方法は、はんだ接合部の疲労寿命予測において、既存の疲労サイクル試験における寿命データーと、前記の簡易なはんだ部ひずみ算出式により得られるダメージとの関係を表現した疲労寿命関係式を有した疲労寿命データーベース利用するものである。
【００２０】
請求項３および請求項４に係る本発明の接続信頼性の予測方法は、上記した簡易計算プロセスのはんだダメージの計算式が、半導体装置すなわちパッケージの長さと、パッケージおよび基板の熱膨張係数と、熱疲労試験における温度差と、はんだ部の高さとによって示されるところの、はんだ部の歪算出式を用いることを特徴とする。
【００２１】
請求項５および請求項６に係る本発明の接続信頼性の予測方法は、上記に加えて、パッケージと基板に関する剛性および厚みと、はんだランドサイズとを加えた歪算出式を用いるものである。
【００２２】
請求項７および請求項８に係る本発明の接続信頼性の予測方法は、上述したはんだダメージの計算式に、はんだランドサイズに代えてはんだランドの面積とを加えた歪算出式を用いるものである。
【００２３】
請求項９および請求項１０に係る本発明の接続信頼性の予測方法は、上述したはんだダメージの計算式に、はんだランドサイズとランドのピッチとはんだランドの面積とを加えた歪算出式を用いるものである。
【００２４】
請求項１１および請求項１２に係る本発明の接続信頼性の予測方法は、上述したはんだダメージの計算式に、はんだランドサイズと半導体装置の長さとはんだランドの面積とを加えた歪算出式を用いるものである。
【００２５】
以上により本発明によれば、接続信頼性の予測対象としての半導体装置を第２の基板であるプリント配線基板へ実装したはんだ接合部に対して、はんだダメージを計算することができる、さらにそのはんだダメージの大きさに応じて疲労寿命関係式より疲労試験寿命（サイクル数）を求めることができる。これらにより、接続信頼性を予測することが可能となる。
【発明の効果】
【００２６】
したがって本発明によれば、有限要素法にもとづく応力解析ソフトを用いずに、総ての開発対象となる半導体パッケージ製品に対して、短時間で疲労寿命の大まかな予測をすることができ、このため、半導体パッケージ仕様の曖昧な受注引き合い時から構造初期検討段階においても、対象の半導体装置をプリント配線基板へ実装したはんだ接合部におけるはんだダメージを予測することができ、よって構造仕様を迅速に決定することができる。
【発明を実施するための最良の形態】
【００２７】
この発明の実施の形態を、図面に基づいて説明する。
図１および図２は、本発明の実施の形態にかかる、半導体装置における実装構造の接続信頼性の予測方法を説明するための図である。ここでは、はんだ疲労寿命の予測を行う。このはんだ疲労寿命の予測は、図１に示される簡易信頼性推定プロセス１００と、図２に示される詳細信頼性推定プロセス２００との２つの手法がある。仕様検討段階では、簡易式を使った簡易信頼性推定プロセス１００が効果的である。
【００２８】
図１の簡易信頼性推定プロセス１００は、簡易計算部１０１と疲労寿命データーベース部１１０との２つから構成され、これらによってはんだ付け部の疲労寿命を予測する。
疲労寿命データーベース部１１０では、予測対象の半導体装置に類似したパッケージにおける、信頼性試験や、温度サイクル試験、強制変位試験など、加速試験の寿命試験データーを順次蓄積していく。これを、図１では、類似パッケージにおける信頼性試験／加速試験寿命１１１と表現している。
【００２９】
簡易計算部１０１は、はんだ部の歪を算出するものである。ここで、過去の類似の半導体パッケージについても、同じように、簡易計算部１０１を使って簡易計算によりはんだ部の歪を算出する。そして、算出したはんだ部の歪を横軸に、寿命試験データーを縦軸にグラフにプロットし、最小二乗法などで近似曲線をひき、近似式を求める。この近似式は疲労寿命データーを得るためのもので、疲労寿命データーベース部１１０における疲労寿命関係式１１２となる。
【００３０】
検討すべきパッケージ種類の候補が決まったときは、まず簡易計算部１０１で、物性値入力１０２、パッケージ構造寸法の入力１０３、はんだ部予測寸法の入力１０４を行う。物性値入力１０２のための物性値としては、各部の熱膨張係数やヤング率と呼ばれる縦弾性係数などが挙げられる。はんだ部予測寸法としては、はんだ部の高さ、ピッチ、径などが挙げられる。次に、はんだダメージ計算式１０５により、はんだ部の歪の算出１０６を行う。
【００３１】
これによりはんだ部の歪の大きさが算出されるため、その値を疲労寿命データーベース部１１０における疲労寿命関係式１１２に代入すれば、予測されるはんだ歪に対応して、疲労寿命の予測１０７が可能となり、検討中の半導体パッケージについてのはんだ付け部
の疲労寿命を瞬時に推定することができる。
【００３２】
上述した仕様検討段階における簡易式を使った簡易信頼性推定プロセス１００が終了した後の、詳細な設計に入ったあとでは、検討対象をしぼったうえでの、有限要素法などのコンピューターシミュレーションをつかった詳細信頼性推定プロセス２００の適用も考えられる。その詳細解析部２０１では、詳細解析のための３次元解析モデル２０２を作成する必要があり、このモデルを用いて、詳細解析としての非線形ひずみの振幅算出２０３を行う。なお、ここでも、簡易式を使った場合と同じく、過去の試験データーから、詳細解析についての、疲労寿命データーベース部１１０における「歪−疲労寿命」関係式２０４を求めたうえで、詳細解析における「歪−疲労寿命」の推定２０５を行う。疲労寿命データーベース部１１０において、類似パッケージにおける信頼性試験／加速試験寿命１１１は、簡易信頼性推定プロセスのものと同様である。
【００３３】
図３は、上述した疲労寿命関係式１１２を説明するための図である。図示のように、温度サイクル試験などでは、はんだボール１０による接続部１０Ａをはさんで、上部のパッケージ側すなわちモールド封止樹脂８や基板３を含む半導体装置１と、プリント配線基板１４との相互の熱膨張差によるひずみが生じる。
【００３４】
各部の熱膨張について説明すると、上部のパッケージ側すなわち半導体装置１は、無拘束時に、パッケージ側材料の熱膨張１１ａ（△Ｌ１０）を生じる。これに対し、はんだ付けされたときは、はんだによる接続部１０Ａとプリント配線基板１４とによって拘束されるため、パッケージ側材料の実装時拘束による歪１１ｂ（△Ｌｓ）が生じ、最終的にはパッケージ側材料の歪１１（△Ｌ１）が生じる。
【００３５】
同じように、プリント配線基板１４側では、無拘束時にプリント配線基板１４の材料の熱膨張１２ａが生じるが、はんだによる接続部１０Ａと半導体装置１とによって拘束されるため、プリント配線基板材料の実装時拘束による歪１２ｂが生じ、最終的にはプリント配線基板材料の歪１２（△Ｌ２）が生じる。
【００３６】
以上により、はんだによる接続部１０Ａには、パッケージ側材料の歪１１とプリント配線基板材料の歪１２とに基いて、結果的に、はんだ材料の歪１３が生じる。
次に、本発明のポイントであるところの、図１におけるはんだダメージ計算式１０５について説明する。
【００３７】
本発明の実施の形態にかかる、半導体装置における実装構造の接続信頼性の予測方法においては、はんだの歪の概算推定式であるはんだダメージ計算式１０５を、下記のように複数準備して用いることができる。
（第１の計算式）
パッケージすなわち半導体装置１の長さをＬとすれば、図３に示すパッケージ側材料の歪１１は、（パッケージ中心からの長さ×相互の熱膨張係数の差×負荷される温度変動）に依存して大きくなる。また、はんだによる接続部１０Ａの高さＨが高くなれば、はんだに生じるせん断歪は小さくなる。これらを式で表現すると、第１の歪の概算推定式（１）は、次のようになる。これは、請求項３、４に記載の半導体装置における実装構造の接続信頼性の予測方法に対応したものである。
【００３８】
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／Ｈ        （１）
ここで、εははんだによる接続部１０Ａに生じる歪、α１は半導体装置１の熱膨張係数、α２はプリント配線基板１４の熱膨張係数、ΔＴは負荷される温度変動である。この第１の歪の概算推定式（１）は、はんだによる接続部１０Ａの高さＨを考慮したものである。上記の歪εは、各半導体装置を構成する各材料が単独で置かれたとき、熱膨張の結果生じる伸びの差を、はんだ高Ｈさで割った無次元数である歪である。
（第２の計算式）
さらに、半導体装置１やプリント配線基板１４の厚み（t）、その剛性（Ｅ:ヤング率もしくは縦弾性係数）、ランド径すなわちはんだ径（ｄ）までわかっているときは、はんだ部のせん断剛性Ｇ３を含め、はんだにかかる力の釣り合いを考察し、次の第２の歪の概算推定式（２）として、より詳細な式を用いることができる。これは、請求項５、６に記載の半導体装置における実装構造の接続信頼性の予測方法に対応したものである。
【００３９】
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋ｄ２・Ｇ・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （２）
ここで、Ｅ１は半導体装置１の剛性すなわちそのヤング率（縦弾性係数）、ｔ１は半導体装置１の厚み、Ｅ２はプリント配線基板１４の剛性すなわちそのヤング率（縦弾性係数）、ｔ２は基板１４の厚みである。この第２の歪の概算推定式（２）は、はんだによる接続部１０Ａの高さＨのほかに、ランド径ｄと、半導体装置１および基板３のヤング率Ｅ１、Ｅ２と、それらの厚みｔ１、ｔ２とを考慮したものである。
【００４０】
ここでヤング率と呼ばれる縦弾性係数とは何かを説明する。材料の引張試験のように、材料の断面に垂直な方向に一方向に荷重をかけたとき、力の方向へ伸びる、あるいは圧縮荷重の場合は力の方向へ縮むように変形する。この材料内に生じる一方向の応力をσ、その方向の歪をε（上述のはんだによる接続部１０Ａに生じる歪とは相違した、一般的な意味での歪）とすると、応力σと歪εとの間には、Ｅ=σ／ε（単位Ｐａ＝Ｎ／ｍ２）なる比例関係があり、この比が縦弾性係数またはヤング率と呼ばれている物性値である。ちなみに外力をＦ、材料の断面積をＡとすると、σ＝Ｆ／Ａである。
【００４１】
本発明にもとづけば、半導体装置内において、周囲環境や半導体装置の動作による発熱のために温度変動がおきる。このとき材料間の熱膨張方向の伸び量が互いに違うため、温度差に比例した変位差を生じさせようとする。これは前述の式（１）の歪概算式のように、一般的には次の式となる。
【００４２】
ΔＬ∝（Ｌ／２）・｜α１−α２｜・ΔＴ
ここで材料同士は接合されているため、材料間で互いに引張力を及ぼす（作用反作用の法則）。このため、材料内部に応力：σが生じる。ここで材料１と材料２とを考え、各材料の歪をε１、ε２とすると、材料１については、
ε１＝Ｅ１／σ＝Ｅ１／（Ｆ１／Ａ１）
となる。材料２については、
ε２＝Ｅ２／σ＝Ｅ２／（Ｆ２／Ａ２）
となる。
また、はんだ部のせん断歪γは、
γ＝τ／Ｇ
となる。ここで、τはせん断応力、Ｇは横弾性係数である。
【００４３】
半導体装置が熱膨張するとき、反りを無視すると、上記のような変位差（ΔＬ）を生じようとするため、基板１と、はんだと、基板２は、相互にある値に歪み、力が釣り合う状態に落ち着く。上記の式はこれらの力の釣り合いの関係を考慮したものである。
（第３、第４および第５の計算式）
２次元平面モデルで考えている力の釣り合いから、３次元の形状を加味し、はんだ電極の平面形状を本来の円形として、パッケージ外周付近のはんだランドの面積（π・ｄ２／４）を考慮することができる。また、パッケージ一辺あたりのはんだ接続ランドの接続面積の割合を考慮し、電極ランドのピッチｐを考慮に入れることもできる。
【００４４】
ここで、下記のように横弾性係数Ｇ３を考える。この横弾性係数Ｇ３は、せん断剛性を示す物性値である。この横弾性係数Ｇ３とヤング率と呼ばれる縦弾性係数との違いについて説明する。横弾性係数Ｇ３に関しては、ヤング率における引張試験のように材料の断面に垂直な方向つまり材料の長さ（縦）方向に荷重をかけるのでなく、材料の断面方向つまり横方向へ荷重をかける。材料は伸び縮みでなく、ずらされる形でゆがむ変形が生じる。これをせん断歪とよぶ。この材料内に生じる一方向の応力をτ、その方向の歪をγとすると、応力τと歪γとの間には、Ｇ=τ／γ（単位Ｐａ＝Ｎ／ｍ２）なる比例関係があり、この比が横弾性係数と呼ばれている物性値である。そして、その結果としての、下記の第３の歪の概算推定式（３）、（４）または（５）を用いることができる。これは請求項７、８に記載の半導体装置における実装構造の接続信頼性の予測方法に対応したものである。
【００４５】
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｇ３｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （３）
また電極ランドの径ｄを電極間ピッチｐで割ると、パッケージ一辺あたりのはんだ接続ランドの接続面積の割合を考慮できる。これは請求項９、１０に記載の半導体装置における実装構造の接続信頼性の予測方法に対応したものである。
【００４６】
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｇ３・Ｂ・（ｄ／ｐ）｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （４）
ここで、Ｂは定数である。
【００４７】
さらに上記式中の（ｄ/ｐ）を（ｄ/Ｌ）としてもよい。すなわち、電極ランドの径ｄを、電極間ピッチｐでなくパッケージサイズＬで割っても、パッケージ一辺あたりのはんだ接続ランドの接続面積の割合を考慮できる。これでも実験値との近似が得られ、定数Ｂを調整すれば、さらによりよい相関を得られる。これは請求項１１、１２に記載の半導体装置における実装構造の接続信頼性の予測方法に対応したものである。
【００４８】
ε＝（Ｌ／２）・｜α１−α２｜・ΔＴ／［Ｈ＋｛（π・ｄ２／４）・Ｇ３・Ｂ・（ｄ／Ｌ）｝・｛（Ｅ１・ｔ１＋Ｅ２・ｔ２）／（Ｅ１・ｔ１・Ｅ２・ｔ２）｝］        （５）
式（４）（５）は、はんだダメージを考慮すべき接続部の奥行きパラメーターであるＢ＝Ｌ／２（Ｂは定数）を用いたものであって、電極ピッチｐをＬで置き換えた形になっている。
【００４９】
以上の歪概算式（１）〜（５）と、実験データー（疲労試験サイクル数）との関係を整理する。図４は、本発明にもとづくはんだダメージ計算式１０５すなわちひずみの概算推定式（１）〜（５）の精度を示す図である。上記した歪の概算推定式（１）の場合は図４（ａ）のようになり、歪の概算推定式（４）では図４（ｂ）のようになる。これより、有限要素法などの解析を経ずとも、歪の概算推定式（１）〜（５）によって、はんだ付け部の寿命をある程度推定できることがわかる。とくに、考慮するパラメーターを多くすることで、相関は向上する傾向にある。
【００５０】
本発明の予測方法にもとづいて得られる半導体装置の例について説明する。
図５は、本発明の実施の形態にかかる半導体装置１を示す底面図である。すなわち図５は、半導体パッケージの半導体素子を搭載した基板３を裏面から見た図で、実装はんだ付けを行う電極ランドならびにはんだボール１０が示されている。この例では、電極ランドは格子状に配列されている。１０ｂは最外周列のはんだボールである。プリント回路基板と半導体装置との熱膨張係数差による応力は、基板３の外周においてより大きくなり、特に最外周は一段と大きくなる。図５に示すように、最外周列の電極ランドならびにはんだボール１０ｂのサイズを大きくしていることで、はんだ実装部の破断までの寿命を伸ばし、信頼性を向上することができる。
【００５１】
図５に示した半導体装置１における応力低減効果を、図６に示す。同図（ａ）に示すように、プリント配線基板１４に、はんだボール１０を介して半導体装置１を実装はんだ付けする。３は基板、８はモールド封止樹脂、Ｌは半導体装置１の長さ、すなわち詳しくははんだボール１０の配列部の長さである。同図（ｂ）は、同図（ａ）におけるＡ部の詳細図で、１１はパッケージ側材料の歪、１２はプリント配線基板材料の歪、１３ははんだ材料の歪である。
【００５２】
そのときの製品中心からの距離と、その距離の位置におけるはんだ部の応力とを、同図（ｃ）に示す。はんだ付け部１０の応力は、歪の概算推定式（１）〜（４）からもわかるように、製品中心からの距離に比例して大きくなる（実線）。それに対して、図５に示すように最外周のはんだ列のランドサイズを大きくした場合（破線）では、最外周のはんだボール１０ｂの平均応力（歪）を小さく抑えることができる。
【００５３】
図７は、半導体装置１の変形例を示す。ここでは、はんだ付け部の応力を低減する観点から、半導体パッケージ裏面の内側領域におけるはんだボール１０のサイズに比較して最外周コーナー部のはんだボール１０ａのサイズを大きくした半導体装置において、最外周コーナー隣接部のはんだボール１０ｃのサイズを、内側領域におけるはんだボール１０のと最外周コーナー部のはんだボール１０ａとの中間のサイズになるようにしている。具体的には、内側領域のはんだ部と最外周コーナー隣接部と最外周コーナー部との電極サイズ比を、（内側領域のはんだ部）対（最外周コーナー隣接箇所でのはんだ部）対（最外周コーナーでのはんだ部）＝１対１.１〜１．９対２〜３としている。これによって、最外周コーナー部のはんだボール１０ａによるはんだ付け部のみならず、最外周コーナー隣接部のはんだボール１０ｃによるはんだ付け部の平均応力（歪）をも小さく抑えることができる。
【００５４】
図８は、半導体装置１の他の変形例を示す。ここでは、格子状に配列された複数個のはんだボールを有した半導体装置において、はんだ付け部の応力を低減する観点から、半導体パッケージ裏面の内側領域におけるはんだボール１０のサイズに比較して最外周コーナー部のはんだボール１０ａのサイズを大きくするとともに、コーナー部を除く最外周列のはんだボール１０ｂのサイズを、内側領域におけるはんだボール１０と最外周コーナー部のはんだボール１０ａとの中間のサイズになるようにしている。そのサイズ比は、（内側領域のはんだ部）対（最外周列のはんだ部）対（最外周コーナーでのはんだ部）＝１対１．１〜１．９対２〜３であることが好適である。
【産業上の利用可能性】
【００５５】
本発明にかかる半導体装置における実装構造の接続信頼性の予測方法およびその半導体装置は、半導体素子をパッケージ化し、狭ピッチ化・高密度配線回路を実現しつつ、はんだ接合部における所望の信頼性を確保した半導体装置を、迅速に設計・開発提供する手段として有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態にかかる、半導体装置における実装構造の接続信頼性の予測方法を説明するための図
【図２】本発明の実施の形態にかかる、半導体装置における実装構造の接続信頼性の予測方法を説明するための他の図
【図３】半導体パッケージ実装構造における熱疲労メカニズムを示す図
【図４】本発明にもとづくはんだダメージ計算式としてのひずみの概算推定式の精度を示す図
【図５】本発明の実施の形態にかかる半導体装置を示す底面図
【図６】図５の半導体装置における応力低減効果を示す図
【図７】本発明の実施の形態にかかる他の半導体装置を示す底面図
【図８】本発明の実施の形態にかかるさらに他の半導体装置を示す底面図
【図９】従来のエリアアレイ電極配置を有したパッケージタイプの半導体装置の一例を示す図
【図１０】従来の他の半導体装置の例を示す底面図
【符号の説明】
【００５７】
１    半導体装置
３    インターポーザ基板
８    モールド封止樹脂
９    はんだボール電極端子
１０    はんだボール
１０ａ  最外周コーナー部のはんだボール
１０ｂ  最外周列のはんだボール
１０ｃ  最外周コーナー隣接部のはんだボール
１１    パッケージ側材料の歪
１２    プリント配線基板材料の歪
１３    はんだ材料の歪
１４    プリント配線基板
１００    簡易信頼性推定プロセス
１０１    簡易計算部
１０２    物性値入力
１０３    パッケージ構造寸法の入力
１０４    はんだ部予測寸法の入力
１０５    はんだダメージ計算式
１１０    疲労寿命データーベース部
１１２    疲労寿命関係式
【図１】
2006313800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006313800.tif 000010
【図９】
2006313800.tif 000011
【図１０】
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