(57)【要約】【課題】  本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。【解決手段】  第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。【選択図】  図６
2006086467.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極膜と、前記第１のゲート電極膜上に形成され、前記第１のゲート電極膜のゲート長よりも長いゲート長を具備する第２のゲート電極膜とを有する２段型ゲート電極と、
前記第２のゲート電極膜下の前記半導体基板の一領域を挟むように前記半導体基板に形成されたエクステンション領域及び前記エクステンション領域に接して前記エクステンション領域の外側に形成されたソースドレイン領域と
を有することを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極膜と前記第２のゲート電極膜がそれぞれ異なる材料で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極膜の材料がシリコン或いはシリコンとゲルマニウムとの化合物であり、前記第２のゲート電極膜の材料がシリサイド或いは金属であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート電極膜のゲート長が１００ｎｍ以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にゲート絶縁膜を介して第１のゲート電極膜を形成する工程と、
前記第１のゲート電極膜上にマスク膜を形成する工程と、
前記マスク膜及び前記第１のゲート電極膜をパターニングし、第１のゲート電極膜及び前記マスク膜からなる複数の積層パターンを形成する工程と、
複数の前記積層パターンの間に埋め込み層を形成する工程と、
前記マスク膜を除去し、前記埋め込み層に接して空間領域を形成する工程と、
前記空間領域に接する前記埋め込み層の周辺を所定の幅だけエッチングし、空間領域を広げる工程と、
広げられた前記空間領域内に第２のゲート電極膜を形成することにより、前記第１のゲート電極膜と、前記第１のゲート電極膜上に形成され、前記第１のゲート電極膜のゲート長よりも長いゲート長を有する前記第２のゲート電極膜からなる２段型ゲート電極を形成する工程と、
前記埋め込み層を除去した後、前記第２のゲート電極膜をマスクとし、前記半導体基板に不純物を導入してエクステンション領域を形成する工程と、
前記２段型ゲート電極の周側壁部に側壁絶縁膜を形成する工程と、
前記２段型ゲート電極及び前記側壁絶縁膜をマスクとし、前記半導体基板に不純物を導入してソースドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴを用いたＬＳＩの高性能化及び高集積化が更に要求されている。これを実現するため、ＭＩＳＦＥＴのゲート寸法、ソースドレイン領域の接合深さ等を微細化するための技術開発が進んでいる。
【０００３】
ＭＩＳＦＥＴのゲート寸法が微細化されると共に、素子特性上、ショートチャネル効果がこれまで以上に発生しやすくなる。このショートチャネル効果は、半導体基板上に形成されるゲート電極を挟むように、半導体基板表面に形成されるエクステンション領域によって大きく影響される。
【０００４】
通常、エクステンション領域形成工程は以下のステップを踏む。ゲート電極形成後、ゲート電極をマスクにしてイオン注入法により導電型を与える不純物を半導体基板へ導入する。その後、半導体基板を熱処理して不純物を活性化する。この熱処置により、不純物は半導体基板の深さ方向及び横方向へ拡散する。また、後の工程における熱処理によっても、不純物は拡散する。このため、ゲート長の微細化がショートチャネル効果を発生しやすくする。
【０００５】
この問題を解決するため、ノッチ型ゲート電極が提案された。例えば、ノッチ型ゲート電極では、先ず、ゲート電極のゲート長を所望のゲート長よりも長く取る。その後、ゲート電極の上層側の側周壁をマスクで覆い、下層側の側面をエッチングし、短くする。このように上層は長く、下層を短くしたゲート電極構造をノッチ型ゲート電極と呼ぶ。下層を短くした下層領域のゲート長が、素子構造上のゲート長となる。
【０００６】
一方、エクステンション領域を形成するイオン注入は、ノッチ型ゲート電極の上層領域をマスクにして行う。このため、エクステンション領域は下層のゲート長よりも広がった半導体基板の表面領域に形成される。従って、ショートチャネル効果が発生しない程度のチャネル長さをノッチ型ゲート電極下の半導体基板表面領域に確保できる。このようなノッチ型ゲート電極により、素子の微細化が可能になった（例えば、特許文献１参照。）。
【０００７】
しかし、ノッチ型ゲート電極には、以下に述べるような問題があった。例えば、ノッチ型ゲート電極では、ゲート電極の下側の側面をエッチングして短くするため、その寸法を高精度に制御することが困難である。この場合、下層側のゲート長と上層側のゲート長との寸法差を制御することができず、特性の良いMOSFETを得ることができない。また、ゲート電極をエッチングする際、ゲート電極において、ゲート絶縁膜との界面付近のエッチング速度が遅くなり、ゲート電極の加工形状として基板に対して垂直の形状が得られにくい。更に、ゲート電極の上層側の側周壁に形成するマスクの工程が比較的長くなり、コストが高くなる、等である。
【特許文献１】特開２００３−３３２５６７号公報（第６ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、半導体装置として、半導体基板と、前記半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極膜と、前記第１のゲート電極膜上に形成され、前記第１のゲート電極膜のゲート長よりも長いゲート長を具備する第２のゲート電極膜とを有する２段型ゲート電極と、前記第２のゲート電極膜下の前記半導体基板の一領域を挟むように前記半導体基板に形成されたエクステンション領域及び前記エクステンション領域に接して前記エクステンション領域の外側に形成されたソースドレイン領域とを有することを特徴とする。
【００１０】
また、本発明の第２の態様は、半導体装置の製造方法として、半導体基板にゲート絶縁膜を介して第１のゲート電極膜を形成する工程と、前記第１のゲート電極膜上にマスク膜を形成する工程と、前記マスク膜及び前記第１のゲート電極膜をパターニングし、第１のゲート電極膜及び前記マスク膜からなる複数の積層パターンを形成する工程と、複数の前記積層パターンの間に埋め込み層を形成する工程と、前記マスク膜を除去し、前記埋め込み層に接して空間領域を形成する工程と、前記空間領域に接する前記埋め込み層の周辺を所定の幅だけエッチングし、空間領域を広げる工程と、広げられた前記空間領域内に第２のゲート電極膜を形成することにより、前記第１のゲート電極膜と、前記第１のゲート電極膜上に形成され、前記第１のゲート電極膜のゲート長よりも長いゲート長を有する前記第２のゲート電極膜からなる２段型ゲート電極を形成する工程と、前記埋め込み層を除去した後、前記第２のゲート電極膜をマスクとし、前記半導体基板に不純物を導入してエクステンション領域を形成する工程と、前記２段型ゲート電極の周側壁部に側壁絶縁膜を形成する工程と、前記２段型ゲート電極及び前記側壁絶縁膜をマスクとし、前記半導体基板に不純物を導入してソースドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１のゲート電極膜と、第１のゲート電極膜のゲート長よりも長いゲート長を具備する第２のゲート電極膜とを有する２段型ゲート電極を形成することにより、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１３】
図１乃至図６は半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図である。また、図６は半導体装置の第１の実施例を示す断面の模式図である。図１乃至図６に示した半導体装置は、相補型ＭＩＳＦＥＴ（ＣＭＯＳ）であり、模式図を参照しながら、その製造工程について以下に説明する。
【００１４】
図１（ａ）乃至図２（ｄ）を用いて、先ず、半導体基板に素子分離領域を形成する製造工程について説明する。半導体基板であるＰ型不純物が添加されたシリコン基板１０の表面領域に、ＬＰＣＶＤ法を用い、第１の絶縁膜として、例えば第１のシリコン酸化膜１１を、第２の絶縁膜として、例えば第１のシリコン窒化膜１２を順次積層して形成する。
【００１５】
続いて、リソグラフィ法及びエッチング法を用いて第１のシリコン窒化膜１２と第１のシリコン酸化膜１１を選択的にエッチングし、図１（ａ）に示すように、マスクパターンを形成する。
【００１６】
次に、第１のシリコン窒化膜１２及び第１のシリコン酸化膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、図１（ｂ）に示すように、浅いトレンチ溝１０ａを形成する。更に、図１（ｃ）に示すように、ＬＰＣＶＤ法を用い、第３の絶縁膜として、例えば第２のシリコン酸化膜１３を形成する。第２のシリコン酸化膜１３は溝に埋め込まれ、かつ、第１のシリコン窒化膜１２及び第１のシリコン酸化膜１１を覆うように、シリコン基板１０の上にも堆積する。
【００１７】
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第２のシリコン酸化膜１３及びマスクとして用いた第１のシリコン窒化膜１２と第１のシリコン酸化膜１１を除去する。図２（ｄ）に示すように、第２のシリコン酸化膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
【００１８】
続いて、ウェル領域形成工程について説明する。図２（ｄ）に示すようにＣＭＯＳ素子領域では、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域に、Ｎ型不純物として、例えば燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物として、例えばボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量は、例えば、それぞれ１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。
【００１９】
次に、ゲート構造の形成工程について説明する。先ず、シリコン基板１０に１０ｎｍ程度の第３のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述の第３のシリコン酸化膜を介してシリコン基板１０へイオン注入法で不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量は、それぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒程度の急速加熱を施し、導入した不純物を活性化し、一方、図示しない第３のシリコン酸化膜はウエットエッチング等で剥離する。
【００２０】
次に、シリコン基板１０の表面上に、ＬＰＣＶＤ法或いはスパッタ法を用い、図２（ｅ）に示すように、ゲート絶縁膜として膜厚６ｎｍ程度のハフニウム酸化膜１６を形成する。ハフニウム酸化膜１６は、高誘電体（比誘電率８以上）としてシリコン酸化膜或いはシリコン窒化膜より比誘電率が高く、高速のＣＭＯＳを得るために用いられる。
【００２１】
続いて、図２（ｆ）に示すように、ＬＰＣＶＤ法を用い、第１のゲート電極膜であるシリコン膜１７を、例えば５０ｎｍ成長する。その後、例えば、イオン注入法を用い、シリコン膜１７へ不純物を導入する。この時、ＭＩＳＦＥＴのしきい値電圧を制御するため、ＰチャネルＭＩＳＦＥＴ形成領域上のシリコン膜１７にはＰ型不純物であるボロンを、ＮチャネルＭＩＳＦＥＴ形成領域上のシリコン膜１７にはＮ型不純物である燐を、それぞれドーズ量として１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度注入する。
【００２２】
更に、ＬＰＣＶＤ法を用い、シリコン膜１７の上に、マスク膜１８として、例えば第２のシリコン窒化膜を６０ｎｍ程度成長する。次に、マスク膜１８の上にレジスト膜を塗布した後、リソグラフィ法を用い、図３（ｇ）に示すように、所定の領域にレジストパターン１９ａを形成する。
【００２３】
続いて、レジストパターン１９ａをマスクとして、図３（ｈ）に示すように、マスク膜１８を、ドライエッチング法を用いてパターニングし、パターン化されたマスク膜１８ａを形成する。その後、レジストパターン１９ａをドライエッチング法、或いはウエットエッチング法により除去する。更に、マスク膜１８ａをマスクとして、ドライエッチング法により、シリコン膜１７をパターニングし、第１のゲート電極膜１７ａを形成する。これにより、第１のゲート電極膜１７ａとマスク膜１８ａからなる積層パターンが得られる。第１のゲート電極膜１７ａの寸法である第１のゲート長Ｌ１は、微細化された素子に適用可能なように、例えば１００ｎｍとする。
【００２４】
続いて、第２のゲート電極膜の形成について説明する。先ず、ＬＰＣＶＤ法を用い、第１のゲート電極膜１７ａ及びマスク１８ａを覆うように、シリコン基板１０の上に、第４のシリコン酸化膜１９を形成する。次に、ＣＭＰ法等を用い、図３（ｉ）に示すように、シリコン基板１０の表面を平坦化するように、第４のシリコン酸化膜１９を削る。更に、ＣＭＰ法或いはエッチング法を用い、図４（ｊ）に示すように、マスク膜１８ａの表面が露出するまで、第４のシリコン酸化膜１９を平坦化しながら除去する。第１のゲート電極膜１７ａとマスク膜１８ａからなる複数の積層パターンの間に、埋め込み層として、第４のシリコン酸化膜１９が残存する。
【００２５】
次に、リン酸等を用いたウエットエッチング法により、シリコン窒化膜であるマスク膜１８ａを除去し、空間領域１８ｂを形成する。更に、図４（ｋ）に示すように、空間領域１８ｂが、ゲート長方向の両側にそれぞれ２０ｎｍ程度広がるように、第４のシリコン酸化膜１９をウエットエッチング法により、エッチングする。
【００２６】
次に、ＬＰＣＶＤ法を用いて、例えばタングステンシリサイド膜を空間領域１８ｂに埋め込みながら、第４のシリコン酸化膜１９の上に８０ｎｍ程度形成する。この時、タングステンシリサイド膜の組成比は、後のコバルトシリサイド形成を考慮して、例えば通常の化学当量組成比に対して、シリコンが過剰になるようにする。更に、ＣＭＰ法を用い、タングステンシリサイド膜を空間領域１８ｂに残存させるように、平坦化しながら研磨する。図４（ｌ）に示すように、空間領域１８ｂにタングステンシリサイド膜からなる第２のゲート電極膜２０が形成される。第２のゲート電極膜２０の寸法である第２のゲート長Ｌ２は１４０ｎｍである。
【００２７】
更に、第４のシリコン酸化膜１９をウエットエッチング法により選択的に除去し、図５（ｍ）に示すように、第１のゲート長Ｌ１が１００ｎｍである第１のゲート電極膜１７ａ、及び第２のゲート長Ｌ２が１４０ｎｍである第２のゲート電極膜２０からなる２段型ゲート電極２０ａが形成される。第２のゲート長Ｌ２と第１のゲート長Ｌ１との差は、ＭＩＳＦＥＴの素子特性を考慮して決められ、例えば、一方でオフセットゲートを避けるように短くし、もう一方で、ショートチャネル効果を生成しないように長くする。
【００２８】
なお、第２のゲート電極膜２０として、例えばタングステン等のメタル膜を用いても良い。この時、第２のゲート電極膜２０の下にバリヤメタルとして、例えば、チタン窒化膜を敷くことにより、熱処理による第１のゲート電極膜１７ａとの反応を防止することができる。メタルを用いることにより、更に、ゲート配線の高速化に対応できる。
【００２９】
続いて、図５（ｍ）に示すように、エクステンション領域を形成する。第２のゲート電極膜２０をマスクとしてイオン注入法によりエクステンション領域２１を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度である。比較的浅い不純物拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１ミリ秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００３０】
本実施例においては、第２のゲート長が１４０ｎｍである第２のゲート電極膜２０をマスクとして用いるため、第１のゲート電極膜１７ａ直下のシリコン基板１０のチャネル領域の端からそれぞれ２０ｎｍ離れた領域にエクステンション領域２１が形成される。このため、ＭＩＳＦＥＴにおけるショートチャネル効果を抑制できる。
【００３１】
次に、ソースドレイン領域を形成する。ＣＶＤ法によって第３のシリコン窒化膜を２０ｎｍ程度、シリコン基板１０の上に形成する。次に、ドライエッチング法を用い、シリコン基板１０及び第２のゲート電極膜２０の表面領域上の第３のシリコン窒化膜だけを除去し、図５（ｎ）に示すように、第３のシリコン窒化膜を２段型ゲート電極２０ａの周側面に側壁絶縁膜２２として選択的に残存させる。
【００３２】
続いて、２段型電極２０ａ及びその周囲の側壁絶縁膜２２をマスクとしてイオン注入法により、図５（ｏ）に示すように、ソースドレイン領域２３を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１ミリ秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００３３】
次に、２段型ゲート電極２０ａ及びその周囲の側壁絶縁膜２２をマスクとして、シリコン基板１０の上に残存するハフニウム酸化膜を、ドライエッチング法を用いて除去する。更に、スパッタ法を用いてコバルト膜を２０ｎｍ程度形成した後、７５０℃で３０秒程度熱処理を行う。ソースドレイン領域２３の上のコバルト膜とシリコン基板１０とが反応し、図６（ｐ）に示すように、ソースドレイン領域２３の上にサリサイド構造であるコバルトシリサイド膜２４が形成される。また、タングステンシリサイド膜からなる第２のゲート電極膜２０上にも、第２のゲート電極膜２０中の過剰なシリコンがコバルトと反応しコバルトシリサイド膜２４が形成される。その後、残存するコバルト膜を、例えばウエットエッチングにより、選択的に除去する。
【００３４】
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、例えばタングステンを埋め込み、ゲート電極、ソース／ドレイン領域等にＡｌ、Ｃｕ等の金属配線を形成する。
【００３５】
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の上を表面保護膜で覆い、パッド部を開口して第１の実施例の半導体装置を完成させる。
【００３６】
本実施例では、第２のゲート電極膜をマスクにしてチャネル領域から所定の距離だけ離れるようにエクステンション領域を形成するため、ＭＩＳＦＥＴとしてショートチャネル効果を抑制できる。
【００３７】
また、第１のゲート電極膜としてシリコン膜を用いることにより、ＭＩＳＦＥＴの仕事関数を制御し、第２のゲート電極膜としてシリサイド膜を用いることにより、ゲート配線の抵抗を低く制御できる効果的なゲート構造である。
【００３８】
また、ＭＩＳＦＥＴのゲート長を決める第１のゲート電極膜がリソグラフィ法によって形成され、かつ、第１のゲート電極膜の膜厚は５０ｎｍと薄いため、そのパターン形状のシリコン基板内の均一性は非常に高い。
【００３９】
更に、第１のゲート長が１００ｎｍであり、微細化されたＭＩＳＦＥＴのため、２段型ゲート電極の効果は通常のＭＩＳＦＥＴよりも高くなる。なお、エクステンション領域は所望の素子特性に合わせて、第１のゲート電極膜とオーバーラップさせても良い。
【００４０】
更に、ゲート絶縁膜として高誘電体であるハフニウム酸化膜を用い、また、ソースドレイン領域上にシリサイドを形成することにより、ＭＩＳＦＥＴとして高性能の素子特性を得られる。また、ソースドレイン領域上にシリサイドを形成することにより、ＭＩＳＦＥＴとして高性能の素子特性を得られる。
【実施例２】
【００４１】
図７乃至図１２は半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図である。また、図１２は半導体装置の第２の実施例を示す断面の模式図である。図７乃至図１２に示した半導体装置は、相補型ＭＩＳＦＥＴ（ＣＭＯＳ）であり、模式図を参照しながら、その製造工程について以下に説明する。
【００４２】
図７（ａ）乃至図８（ｄ）を用いて、先ず、半導体基板に素子分離領域を形成する製造工程について説明する。半導体基板であるＰ型不純物が添加されたシリコン基板３０の表面領域に、ＬＰＣＶＤ法を用い、第１の絶縁膜として、例えば第１のシリコン酸化膜３１を、第２の絶縁膜として、例えば第１のシリコン窒化膜３２を順次積層して形成する。続いて、リソグラフィ法及びエッチング法を用いて第１のシリコン窒化膜３２と第１のシリコン酸化膜３１を選択的にエッチングし、図７（ａ）に示すように、マスクパターンを形成する。
【００４３】
次に、第１のシリコン窒化膜３２及び第１のシリコン酸化膜３１をマスクにドライエッチング法を用いて、シリコン基板３０をエッチングし、図７（ｂ）に示すように、浅いトレンチ溝３０ａを形成する。更に、図７（ｃ）に示すように、ＬＰＣＶＤ法を用い、第３の絶縁膜として、例えば第２のシリコン酸化膜３３を形成する。第２のシリコン酸化膜３３は溝に埋め込まれ、かつ、第１のシリコン窒化膜３２及び第１のシリコン酸化膜３１を覆うように、シリコン基板３０の上にも堆積する。
【００４４】
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板３０の表面を平坦にしながら、シリコン基板３０に形成された第２のシリコン酸化膜３３及びマスクとして用いた第１のシリコン窒化膜３２と第１のシリコン酸化膜３１を除去する。図８（ｄ）に示すように、第２のシリコン酸化膜３３が埋め込まれた浅いトレンチ溝の素子分離領域４４が形成される。
【００４５】
続いて、ウェル領域形成工程について説明する。図８（ｄ）に示すようにＣＭＯＳ素子領域では、シリコン基板３０の素子分離領域３４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域に、Ｎ型不純物として、例えば燐をイオン注入法で導入し、Ｎ型ウェル領域３５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物として、例えばボロンをイオン注入法で導入し、Ｐ型ウェル領域３５ｂを形成する。この時のドーズ量は、例えば、それぞれ１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。
【００４６】
次に、ゲート構造の形成工程について説明する。先ず、シリコン基板３０に１０ｎｍ程度の第３のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述の第３のシリコン酸化膜を介してシリコン基板３０へイオン注入法で不純物を導入する。即ち、Ｎ型ウェル領域３５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域３５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量は、それぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒程度の急速加熱を施し、導入した不純物を活性化し、一方、図示しない第３のシリコン酸化膜はウエットエッチング等で剥離する。
【００４７】
次に、シリコン基板３０の表面上に、熱酸化法を用い、図８（ｅ）に示すように、ゲート絶縁膜として膜厚２ｎｍ程度の熱酸化膜３６を形成する。続いて、図８（ｆ）に示すように、ＬＰＣＶＤ法を用い、第１のゲート電極膜であるシリコン・ゲルマニウム化合物膜３７を、例えば４０ｎｍ程度成長する。その後、例えば、イオン注入法を用い、シリコン・ゲルマニウム化合物膜３７へ不純物を導入する。この時、ＭＩＳＦＥＴのしきい値電圧を制御するため、ＰチャネルＭＩＳＦＥＴ形成領域上のシリコン・ゲルマニウム化合物膜３７にはＰ型不純物であるボロンを、ＮチャネルＭＩＳＦＥＴ形成領域上のシリコン・ゲルマニウム化合物膜３７にはＮ型不純物である燐を、それぞれドーズ量として１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度注入する。
【００４８】
更に、ＬＰＣＶＤ法を用い、シリコン・ゲルマニウム化合物膜３７の上に、マスク膜３８として、例えば第２のシリコン窒化膜を６０ｎｍ程度成長する。次に、マスク膜３８の上にレジスト膜を塗布した後、リソグラフィ法を用い、図９（ｇ）に示すように、所定の領域にレジストパターン３９ａを形成する。
【００４９】
続いて、レジストパターン３９ａをマスクとして、図９（ｈ）に示すように、マスク膜３８を、ドライエッチング法を用いてパターニングし、パターン化されたマスク膜３８ａを形成する。その後、レジストパターン３９ａをドライエッチング法、或いはウエットエッチング法により除去する。更に、マスク３８ａをマスクとして、ドライエッチング法により、シリコン・ゲルマニウム化合物膜３７をパターニングし、第１のゲート電極膜３７ａを形成する。これにより、第１のゲート電極膜３７ａとマスク膜３８ａからなる積層パターンが得られる。第１のゲート電極膜３７ａの寸法である第１のゲート長Ｌ１は、微細化された素子に適用可能なように、例えば８０ｎｍとする。
【００５０】
次に、第１のゲート電極膜３７ａをマスクとして、ドライエッチング法、或いはウエットエッチング法を用い、ゲート絶縁膜である熱酸化膜３６をエッチングする。なお、熱酸化膜３６はエッチングせずに、後述する不純物導入工程の終了後に除去しても良いし、また、剥離せず、そのまま残しても良い。
【００５１】
続いて、第２のゲート電極膜の形成について説明する。先ず、ＬＰＣＶＤ法を用い、第１のゲート電極膜３７ａ及びマスク膜３８ａを覆うように、シリコン基板３０の上に、第４のシリコン酸化膜３９を形成する。次に、ＣＭＰ法等を用い、図９（ｉ）に示すように、シリコン基板３０の表面を平坦化するように、第４のシリコン酸化膜３９を削る。更に、ＣＭＰ法或いはエッチング法を用い、図１０（ｊ）に示すように、マスク３８ａの表面が露出するまで、第４のシリコン酸化膜３９を平坦化しながら除去する。第１のゲート電極膜１７ａとマスク膜１８ａからなる複数の積層パターンの間に、埋め込み層として、第４のシリコン酸化膜１９が残存する。
【００５２】
次に、リン酸等を用いたウエットエッチング法により、シリコン窒化膜であるマスク膜３８ａを除去し、空間領域３８ｂを形成する。更に、図１０（ｋ）に示すように、空間領域３８ｂが、ゲート長方向の両側にそれぞれ２０ｎｍ程度広がるように、第４のシリコン酸化膜３９をウエットエッチング法により、エッチングする。
【００５３】
次に、ＬＰＣＶＤ法を用いて、例えばチタンシリサイド膜を空間領域３８ｂに埋め込みながら、第４のシリコン酸化膜３９の上に８０ｎｍ程度形成する。この時、チタンシリサイド膜の組成比は、後のニッケルシリサイド形成を考慮して、例えば通常の化学当量組成比に対して、シリコンが過剰になるようにする。更に、ＣＭＰ法を用い、チタンシリサイド膜を空間領域３８ｂに残存させるように、平坦化しながら研磨する。図１０（ｌ）に示すように、空間領域３８ｂにチタンシリサイド膜からなる第２のゲート電極膜４０が形成される。第２のゲート電極膜４０の寸法である第２のゲート長Ｌ２は１２０ｎｍである。
【００５４】
更に、第４のシリコン酸化膜３９をウエットエッチング法により選択的に除去し、図１１（ｍ）に示すように、第１のゲート長Ｌ１が８０ｎｍである第１のゲート電極膜３７ａ、及び第２のゲート長Ｌ２が１２０ｎｍである第２のゲート電極膜４０からなる２段型ゲート電極４０ａが形成される。第２のゲート長Ｌ２と第１のゲート長Ｌ１との差は、ＭＩＳＦＥＴの素子特性を考慮して決められ、例えば、一方でオフセットゲートを避けるように短くし、もう一方で、ショートチャネル効果を生成しないように長くする。
【００５５】
なお、第２のゲート電極膜４０として、例えばタングステン等のメタル膜を用いても良い。この時、第２のゲート電極膜４０の下にバリヤメタルとして、例えば、チタン窒化膜を敷くことにより、熱処理による第１のゲート電極膜３７ａとの反応を防止することができる。メタルを用いることにより、更に、ゲート配線の高速化に対応できる。
【００５６】
続いて、図１１（ｍ）に示すように、エクステンション領域を形成する。第２のゲート電極膜４０をマスクとしてイオン注入法によりエクステンション領域４１を形成する。即ち、Ｎ型ウェル領域３５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域３５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度である。比較的浅い不純物拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１ミリ秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００５７】
本実施例においては、第２のゲート長が１２０ｎｍである第２のゲート電極膜４０をマスクとして用いるため、第１のゲート電極膜４７ａ直下のシリコン基板３０のチャネル領域の端からそれぞれ２０ｎｍ離れた領域にエクステンション領域４１が形成される。このため、ＭＩＳＦＥＴにおけるショートチャネル効果を抑制できる。
【００５８】
次に、ソースドレイン領域を形成する。ＣＶＤ法によって第３のシリコン窒化膜を２０ｎｍ程度、シリコン基板３０の上に形成する。次に、ドライエッチング法を用い、シリコン基板３０及び第２のゲート電極膜４０の表面領域上の第３のシリコン窒化膜だけを除去し、図１１（ｎ）に示すように、第３のシリコン窒化膜を２段型ゲート電極４０ａの周側面に側壁絶縁膜４２として選択的に残存させる。
【００５９】
続いて、２段型電極４０ａ及びその周囲の側壁絶縁膜４２をマスクとしてイオン注入法により、図１１（ｏ）に示すように、ソースドレイン領域４３を形成する。即ち、Ｎ型ウェル領域３５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域３５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１ミリ秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００６０】
次に、スパッタ法を用いてニッケル膜を２０ｎｍ程度形成した後、７００℃で３０秒程度熱処理を行う。ソースドレイン領域４３の上のニッケル膜とシリコン基板３０とが反応し、図６（ｐ）に示すように、ソースドレイン領域４３の上にサリサイド構造であるニッケルシリサイド膜４４が形成される。また、チタンシリサイド膜からなる第２のゲート電極膜４０上にも、第２のゲート電極膜４０中の過剰なシリコンがニッケルと反応しニッケルシリサイド膜４４が形成される。その後、残存するニッケル膜を、例えばウエットエッチングにより、選択的に除去する。
【００６１】
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、例えばタングステンを埋め込み、ゲート電極、ソース／ドレイン領域等にＡｌ、Ｃｕ等の金属配線を形成する。
【００６２】
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板３０の上を表面保護膜で覆い、パッド部を開口して第２の実施例の半導体装置を完成させる。
【００６３】
本実施例では、第２のゲート電極をマスクにしてチャネル領域から所定の距離だけ離れるようにエクステンション領域を形成するため、ＭＩＳＦＥＴとしてショートチャネル効果を抑制できる。
【００６４】
また、第１のゲート電極としてシリコン・ゲルマニウム化合物膜を用いることにより、不純物の活性化率が比較的高くなり、ゲート電極における空乏層の広がりを抑制でき、第２のゲート電極としてシリサイド膜を用いることにより、ゲート配線の抵抗を低く制御できる効果的なゲート構造である。
【００６５】
また、ＭＩＳＦＥＴのゲート長を決める第１のゲート電極膜がリソグラフィ法によって形成され、かつ、第１のゲート電極膜の膜厚は４０ｎｍであり、第１の実施例と比較して更に薄いため、そのパターン形状のシリコン基板内の均一性は非常に高い。
【００６６】
また、第１のゲート長が８０ｎｍであり、第１の実施例と比較して、更に微細化されたＭＩＳＦＥＴのため、２段型ゲート電極の効果は一層高くなる。なお、エクステンション領域は所望の素子特性に合わせて、第１のゲート電極膜とオーバーラップさせても良い。
【００６７】
更に、ゲート絶縁膜として熱酸化膜を用いることにより、安定した素子特性が得られる。また、ソースドレイン領域上にシリサイドを形成することにより、ＭＩＳＦＥＴとして高性能の素子特性を得られる。
【００６８】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００６９】
例えば、半導体基体としてシリコン基板に限らず、貼り合わせ等によって形成されたＳＯＩ基板、サファイヤ等の絶縁性基板、ガリウム砒素、ガリウム燐等の化合物半導体基板であっても良い。
【００７０】
また、ゲート絶縁膜として、シリコン酸化膜、ハフニウム酸化膜以外にも、シリコン窒化膜、オキシナイトライド膜、或いはハフニウム酸化膜と同様に高誘電体である、タンタル酸化膜、チタン酸化膜、或いはこれらの複合膜、更には、積層膜であっても良い。
【００７１】
また、第１のゲート電極膜、第２のゲート電極膜共にシリコン膜、シリコン・ゲルマニウム化合物膜、シリサイド膜、金属膜いずれであっても良い。
【００７２】
ソースドレイン領域へ形成するシリサイドとして、チタン、タングステン、モリブデン、タンタル等のシリサイドを形成しても良い。一方、ソースドレイン領域にはシリサイド形成を行わなくても良い。
【図面の簡単な説明】
【００７３】
【図１】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図９】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１０】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１１】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１２】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【符号の説明】
【００７４】
１０、３０  シリコン基板
１０ａ、３０ａ  浅いトレンチ溝
１１、３１  第１のシリコン酸化膜
１２、３２  第１のシリコン窒化膜
１３、３３  第２シリコン酸化膜
１４、３４  素子分離領域
１５ａ、３５ａ  Ｎ型ウェル領域
１５ｂ、３５ｂ  Ｐ型ウェル領域
１６  ハフニウム酸化膜
１７  シリコン膜
１７ａ、３７ａ  第１のゲート電極膜
１８、１８ａ、３８、３８ａ  マスク膜
１８ｂ、３８ｂ  空間領域
１９、３９  第４のシリコン酸化膜
１９ａ、３９ａ  レジストパターン
２０、４０  第２のゲート電極膜
２０ａ、４０ａ  ２段型ゲート電極
２１、４１  エクステンション領域
２２、４２  側壁絶縁膜
２３、４３  ソースドレイン領域
２４  コバルトシリサイド膜
３６  熱酸化膜
３７  シリコン・ゲルマニウム化合物膜
４４  ニッケルシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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