(57)【要約】【課題】  製造時のばらつき等に起因したオフセット変動を吸収し、制御特性を安定化させることが可能なカスコード型オペアンプの回路構造を有する半導体回路を提供すること。【解決手段】  ミラー構造を有する電流源回路１、基準電流回路２、入力回路３、出力回路４を有するフォールデッドカスコード型オペアンプは、所定のミラー比率に応じた動作する。そして、基準電流回路２、入力回路３、出力回路４に含まれるＰ型トランジスタＭ２０１、Ｍ２１１、Ｍ２２１、Ｍ２３１とその次段の回路との間に緩衝用の抵抗６が挿入される。抵抗６は製造後にレーザートリミング等により抵抗値が調整される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
カスコード型オペアンプの回路構造を有する半導体回路であって、
一方が電源に、他方に第一の電流源が接続される基準電流回路部と、
一方が前記電源に、他方に第二の電流源が接続される出力部と、
一方が前記電源に接続され、他方に前記出力部及び前記第二の電流源が接続される入力部とを備え、
前記第一の電流源及び前記第二の電流源は所定のミラー比率を有するミラー構造を備え、
前記基準電流回路部、前記出力部、及び前記入力部は、前記電源に接続されたＰ型トランジスタを有し、
少なくとも一つの前記Ｐ型トランジスタと、該Ｐ型トランジスタの次段の回路との間に抵抗が設けられる半導体回路。
【請求項２】
請求項１に記載の半導体回路であって、
前記抵抗の各々は、前記複数のＰ型トランジスタに流れる電流のそれぞれの電流比の逆数に近似する抵抗値を有する半導体回路。
【請求項３】
請求項１又は２に記載の半導体回路であって、
前記トランジスタは、３−ＷＥＬＬ構造又はバックゲートを有するトランジスタであり、前記バックゲートをソース接続にした構造を有する半導体回路。
【請求項４】
請求項３に記載の半導体回路であって、
前記基準電流回路部及び前記出力回路部は、バイアス制御用に挿入されたトランジスタを備える半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カスコード型オペアンプの回路構造を有する半導体回路に関するものである。
【背景技術】
【０００２】
図５は従来のフォールデッドカスコード型オペアンプの回路構成を示す図である。図５に示すように、この回路は、電流源回路１０１を基準として、そのミラー比の組み合わせのトランジスタで構成されており、差動入力端子ＶＩＮＰ、ＶＩＮＭが接続されたトランジスタＭ５３３、Ｍ５３４のドレインを出力回路１０４のトランジスタＭ５０２、Ｍ５１２のドレインと接続することで、ダイナミックレンジを確保しつつ高速動作を実現している。
【０００３】
また、コモンゲートと呼ばれる電源部に接続されたトランジスタ１０５のゲートによる電流制御と、回路下部のミラー構造の電流源回路１０１との独立した二つの電流制御を持つ。上部のコモンゲートのトランジスタ１０５は電流制御回路であると同時に、動作オフセット電圧の制御回路も兼ねている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】Rudy J. van de Plassche、外２名著、「Analog Circuit Design (High-Speed Analog-to-Digital Converters; Mixed-Signal Design; PLL's and Synthesizers)」、Kluwer Academic Publishers、２０００年９月、ｐ．１９６−１９７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６は、フォールデッドカスコード型オペアンプの制御電圧−出力電圧特性を示す図である。上記の回路において、トランジスタ１０５のゲートに対する制御電圧ＶＣＭに対して差動出力端子ＶＯＰ、ＶＯＭの出力電圧であるＶＯＰ／ＶＯＭは、通常、図６の特性Ｃ１に示す通り、ほぼリニアに動作し、出力電圧中心点を安定に制御し安定した動作範囲を確保する。このため、ここには一定電圧を印可し、下側の電流源にて規定される電流値にて動作する。
【０００６】
しかしながら、コモンゲートのトランジスタ１０５及び電流源回路１０１の二つの制御回路を有するこの半導体回路は、一度バランスが崩れると入力信号に対して出力信号の動作中心点が同じ印加電圧に対しても大きく変動してしまう。
【０００７】
一例として、入力信号回路１０３のトランジスタＭ５３１の下に寄生抵抗が発生した場合を考えると、その寄生抵抗値と電流比率の関係に応じて、図６の特性Ｃ２に示されるように、その特性が大きく変化する。このような状態では安定な動作を確保する制御電圧ＶＣＭの制御範囲が著しく減少し、電圧変動に非常に弱くなる。この特性変動は、特に半導体のプロセスに起因し発生するため、そのバラつきによって制御特性が大きく変動する。
【０００８】
このように、回路構成がトランジスタのみで構成されていることから、ミラー構造の電流源回路１０１、基準電流回路１０２、入力回路１０３、出力回路１０４のいずれかに、殊に基準電流回路１０２と入力回路１０３の間にプロセスその他の要因で、寄生抵抗や動作抵抗値の差異が生じると、同じ制御電圧ＶＣＭをコモンモードトランジスタ制御端子ＶＣＭに与えても差動入力端子ＶＩＮＰ、ＶＩＮＭに対して比制御の傾斜が急峻になってしまう。したがって、安定動作範囲が著しく狭くなり、微小変動で差動出力端子ＶＯＭ、ＶＯＰの出力が大幅なオフセット、動作中心点の差異を生じてしまうといった事情があった。
【０００９】
本発明は、上記従来の事情に鑑みてなされたものであって、製造時のばらつき等に起因したオフセット変動を吸収し、制御特性を安定化させることが可能なカスコード型オペアンプの回路構造を有する半導体回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体回路は、カスコード型オペアンプの回路構造を有する半導体回路であって、一方が電源に、他方に第一の電流源が接続される基準電流回路部と、一方が前記電源に、他方に第二の電流源が接続される出力部と、一方が前記電源に接続され、他方に前記出力部及び前記第二の電流源が接続される入力部とを備え、前記第一の電流源及び前記第二の電流源は所定のミラー比率を有するミラー構造を備え、前記基準電流回路部、前記出力部、及び前記入力部は、前記電源に接続されたＰ型トランジスタを有し、少なくとも一つの前記Ｐ型トランジスタと、該Ｐ型トランジスタの次段の回路との間に抵抗が設けられる。
【００１１】
この構成により、挿入された抵抗がプロセスバラつきなどで電流ミラー構造のバランスが崩れるのを防ぎ、ハード的に製造後にその変動量を調整することが可能となるので、性能を維持したまま安定な高速オペアンプを実現することが出来る。
【００１２】
また、本発明の半導体回路において、前記抵抗の各々は、前記複数のＰ型トランジスタに流れる電流のそれぞれの電流比の逆数に近似する抵抗値を有する。
【００１３】
この構成により、プロセス変動その他の要因によるオフセット変動を最も効果的に押さえ込む構造を実現できる。
【００１４】
また、本発明の半導体回路において、前記トランジスタは、３−ＷＥＬＬ構造又はバックゲートを有するトランジスタであり、前記バックゲートをソース接続にした構造を有する。
【００１５】
この構成により、デジタル回路とアナログ回路の混載ＬＳＩを作るための半導体基板分離技術である３−ＷＥＬＬ構造という、しきい値電圧変動が起こりやすい半導体の構造において、その安定度を向上しまた、製造後に調整が可能な構造を付加し、安定した性能のオペアンプを実現できるという作用をもつこととなる。
【００１６】
また、本発明の半導体回路において、前記基準電流回路部及び前記出力回路部は、バイアス制御用に挿入されたトランジスタを備える。
【００１７】
この構成により、動作点制御構造を有し、変動要因を多く持ちながら、製造後に調整が可能な構造を付加し、安定した性能のオペアンプを実現できるという作用をもつこととなる。
【発明の効果】
【００１８】
本発明によれば、製造時のばらつき等に起因したオフセット変動を吸収し、制御特性を安定化させることが可能なカスコード型オペアンプの回路構造を有する半導体回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。図１に示すように、第１の実施形態の電流源回路１と、基準電流回路２と、入力回路３と、出力回路４とを備える。
【００２０】
電流源回路１は一方が接地され、ミラー構造を有し、それぞれの電流源Ｉ１〜Ｉ３においてミラー回路を構成するトランジスタ数に応じたミラー比率に応じた電流を流す。そして、基準電流回路２、入力回路３及び出力回路４は、このミラー比率によって制御された電流比率で動作する。
【００２１】
基準電流回路２は、一方が電源Ｖｄｄに接続され、他方が電流源回路１の電流源Ｉ３に接続される。そして、ゲートに制御電圧ＶＣＭが入力されるＰ型トランジスタＭ１２１と、Ｐ型トランジスタＭ１２２とを有する。なお、図中のｍは並列接続されるトランジスタ数を示す。
【００２２】
入力回路３は、一方が電源Ｖｄｄに接続され、他方が電流源回路１及び出力回路４に接続される。そして、ゲートに制御電圧ＶＣＭが入力されるＰ型トランジスタＭ１３１と、Ｐ型トランジスタＭ１２２とミラー接続されるＰ型トランジスタＭ１３２と、差動入力端子ＶＩＮＭ、ＶＩＮＰに接続されるＰ型トランジスタ１３３、１３４と有する。なお、トランジスタＭ１２１とＭ１３１は、コモンゲートトランジスタ５を構成する。
【００２３】
出力回路４は、一方が電源Ｖｄｄに接続され、他方が電流源回路１の電流源Ｉ１、Ｉ２に接続される。そして、Ｐ型トランジスタＭ１０１、Ｍ１１１と、Ｐ型トランジスタＭ１２１とミラー接続されるＰ型トランジスタＭ１０２，１０２と、を有する。トランジスタＭ１０２、Ｍ１１２のドレインには、差動出力端子ＶＯＭ、ＶＯＰが接続されている。
【００２４】
本実施形態では、Ｐ型トランジスタＭ１０１、Ｍ１１１、Ｍ１２１、Ｍ１３１と次段の回路の間に緩衝用を兼ねる抵抗６（Ｒ０〜Ｒ３）を有する。なお、この抵抗６では、Ｒ０〜Ｒ３全てを設ける必要はなく、少なくとも一つ設けられればよい。
【００２５】
以上のように構成された半導体回路について、その動作を説明する。
【００２６】
まず、差動出力形式の演算増幅器ではその中点出力電位を適切な電位に保つ必要がある。この制御を行うのが、ＶＣＭ制御端子である。動作最適点になるようになんらかの手段で検出し、適切な設定電位となるように上位のコモンゲートトランジスタ５を制御する。差動出力形式の演算増幅器の出力電圧レンジを入力電圧との電位差を押さえ込みつつ実現する手段としてフォールデットカスコード型回路が良く用いられる。
【００２７】
入力回路３のトランジスタＭ１３３、Ｍ１３４が入力信号の電圧変化を電流変化に変換する差動対で、出力回路４のトランジスタＭ１０２、Ｍ１１２がゲート接地のトランジスタであり、電流源回路１でバイアスされている。
【００２８】
トランジスタＭ１０２、Ｍ１１２のうち、トランジスタＭ１３３、Ｍ１３４から電流が流れ込む電流が大きくなるノード側に接続されるトランジスタを流れる電流は、その分小さくなることで、カスコード作用を実現することが出来る。
【００２９】
この時、製造バラつきにより、特にＶＣＭ制御端子によって制御されるコモンゲートトランジスタ５の動作抵抗値に差違が生じると、入力信号の電流変換に対するバランスが崩れ、本来同じ電圧中点で動作するべき差動入力端子の入力信号ＶＩＮＰ／ＶＩＮＭと差動出力端子の出力信号ＶＯＰ／ＶＯＭとの間に電位差が生じる。
【００３０】
これはプロセスと半導体設計のレイアウトに起因する変動となるため、本実施形態では、そのバランスの劣化を補正する量の抵抗６を挿入することで、もとの安定な状態に修正することが出来る。
【００３１】
図２は、本発明の第１の実施形態に係る回路の制御電圧−出力電圧特性を示す図である。図２では、Ｐ型トランジスタのしきい値電圧Ｖｔ変動が起きて劣化特性Ｃ０から、抵抗Ｒ２の値を変化させることにより、特性Ｃ１０、Ｃ２０、Ｃ３０、Ｃ４０を示す。したがって、回路の製造時に抵抗６を挿入し、製造後、レーザートリミング等により、ハード的にその抵抗値を調整することで、トランジスタに発生する規正抵抗等、プロセスばらつきを吸収し、回路の電流ミラー構造のバランスを防ぐことができる。
【００３２】
なお、抵抗６の抵抗値は、それぞれの回路における電源部Ｖｄｄから接地部ＧＮＤに向かって流れる同じ段のトランジスタを通過する電流の比の逆数と近似した関係であることが好ましい。これにより、プロセス変動によるオフセット変動を最も効果的に押さえ込む構造を実現できる。
なお、抵抗６の抵抗値の例としては、電流の比が１：２：３のとき、その逆数は１：０．５：０．３であるため、Ｒ１、Ｒ２、Ｒ３は次のような関係になっていることが好ましい。
（０．５−０．１）Ｒ１＜Ｒ２＜（０．５＋０．１）Ｒ１
（０．３−０．１）Ｒ１＜Ｒ３＜（０．３＋０．１）Ｒ１
【００３３】
このような本発明の第１の実施の形態の半導体回路によれば、電源に接続されたＰ型トランジスタと次段の回路の間の幾つか、あるは全てに緩衝用を兼ねる抵抗１０とを設けることにより、トランジスタに発生する寄生抵抗などによりプロセスバラつきなどで電流ミラー構造のバランスが崩れるのを防ぎ、製造後にその変動量を調整するハード的な構造を持ち、性能を維持したまま安定な高速オペアンプを実現することが出来る。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。同図において、第１の実施形態で説明した図１と重複する部分には同一の符号を付して説明を省略する。
【００３５】
本実施形態では、トランジスタＭ２０１、Ｍ２１１、Ｍ２２１、Ｍ２３１、Ｍ２０２、Ｍ２１２、Ｍ２２２、Ｍ２３２は、それぞれ３−ＷＥＬＬ構造の又はバックゲートを有するトランジスタである。そして、これらのトランジスタにおいて、製造上のしきい値電圧ＶＴの変動を抑える為にバックゲートをソース接続されている。
【００３６】
この構成により、デジタル回路とアナログ回路の混載ＬＳＩを作るための半導体基板分離技術である３−ＷＥＬＬ構造というしきい値電圧変動が起こりやすい半導体の構造において、その安定度を向上する。また、抵抗６を調整することで、製造後に調整が可能な構造を付加し、安定した性能のオペアンプを実現できるという作用をもつこととなる。
【００３７】
（第３の実施形態）
図４は、本発明の第３の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。同図において、第２の実施形態で説明した図３と重複する部分には同一の符号を付して説明を省略する。
【００３８】
図４に示すように、本実施形態の半導体回路は、環境変動や外部要因による動作バイアス点の補正が可能となる二つのバイアス制御回路７、８を備える。バイアス回路７は、出力動作点の電源側の制御回路であり、ゲートに制御電圧ＶＢＨＩが加えられるＰ型トランジスタＭ２０３、Ｍ２１３、Ｍ２２３を有して構成される。バイアス回路８は、出力側動作点の接地側の制御回路であり、ゲートに制御電圧ＶＢＬＯが加えられるＮ型トランジスタＭ２０４、Ｍ２１４、Ｍ２２４を有して構成される。
【００３９】
この構成により、動作点制御構造を有し、変動要因を多く持ちながら、製造後に調整が可能な構造を付加し、安定した性能のオペアンプを実現できるという作用をもつこととなる。
【産業上の利用可能性】
【００４０】
本発明は、製造時のばらつき等に起因したオフセット変動を吸収し、制御特性を安定化させることが可能な効果を有し、カスコード型オペアンプ等に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図
【図２】本発明の第１の実施形態に係る回路の制御電圧−出力電圧特性を示す図
【図３】本発明の第２の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図
【図４】本発明の第３の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図
【図５】従来のフォールデッドカスコード型オペアンプの回路構成を示す図
【図６】フォールデッドカスコード型オペアンプの制御電圧−出力電圧特性を示す図
【符号の説明】
【００４２】
１  電流源回路
２  基準電流回路
３  入力回路
４  出力回路
５  コモンゲートトランジスタ
６  緩衝用抵抗
７、８  バイアス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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