(57)【要約】【課題】  ２ビット／セルのメモリ素子において、コントロールゲート形成領域の両側に形成する不純物拡散領域の製造ばらつきを低減する。【解決手段】  不揮発性記憶素子１００は、シリコン基板１０２、第１のコントロールゲート１１４、第２のコントロールゲート１１６、およびワードゲート１５２と、第１のコントロールゲート１１４の側方に設けられた第１の不純物拡散領域１６０ａ、および第２のコントロールゲート１１６の側方に設けられた第２の不純物拡散領域１６０ｂを含む。第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。【選択図】      図１
2006339306.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートを含む不揮発性記憶素子であって、
コントロールゲート形成領域が設けられた半導体基板と、
前記半導体基板の前記コントロールゲート形成領域の両側に形成され、同一の導電型の第１の不純物拡散領域および第２の不純物拡散領域と、
前記半導体基板上の前記コントロールゲート形成領域に、ゲート長方向の断面において離間して形成され、前記第１の不純物拡散領域近傍に設けられた第１のコントロールゲートと、前記第２の不純物拡散領域近傍に設けられた第２のコントロールゲートと、
前記半導体基板と前記第１のコントロールゲートおよび前記第２のコントロールゲートとの間に、ぞれぞれ、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた第１のメモリ領域および第２のメモリ領域と、
を含み、
前記第１のコントロールゲートおよび前記第２のコントロールゲートは、ゲート長方向の断面において、それぞれ、前記第１の不純物拡散領域および前記第２の不純物拡散領域が形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有することを特徴とする不揮発性記憶素子。
【請求項２】
請求項１に記載の不揮発性記憶素子において、
前記半導体基板上に、ゲート長方向の断面において前記第１のコントロールゲートおよび前記第２のコントロールゲートの間に配置されたワードゲートをさらに含むことを特徴とする不揮発性記憶素子。
【請求項３】
請求項２に記載の不揮発性記憶素子において、
前記ワードゲートは、前記第１のコントロールゲートおよび前記第２のコントロールゲートの前記垂直面の高さよりも高さが低く形成されたことを特徴とする不揮発性記憶素子。
【請求項４】
請求項１に記載の不揮発性記憶素子において、
前記第１のコントロールゲートと前記第２のコントロールゲートとの間を埋める絶縁膜がさらに設けられ、前記第１のコントロールゲートと前記第２のコントロールゲートとは、前記絶縁膜に接して設けられたことを特徴とする不揮発性記憶素子。
【請求項５】
請求項１乃至４いずれかに記載の不揮発性記憶素子において、
前記第１の不純物拡散領域および前記第２の不純物拡散領域は、それぞれ、前記コントロールゲート形成領域近傍に形成されたエクステンション領域と、当該エクステンション領域の周囲に形成されたソース／ドレイン領域とを含むことを特徴とする不揮発性記憶素子。
【請求項６】
コントロールゲートを含む不揮発性記憶素子を製造する方法であって、
コントロールゲート形成領域が設けられた半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた積層膜を形成する工程と、
ゲート長方向の断面において、前記積層膜上の前記コントロールゲート形成領域の両側に、前記半導体基板に対して略垂直な面が前記コントロールゲート形成領域側に設けられた犠牲膜を形成する工程と、
前記半導体基板全面に第１の導電膜を形成する工程と、
前記第１の導電膜をエッチバックして、前記犠牲膜の前記略垂直な面に前記第１の導電膜を残すことにより、前記コントロールゲート形成領域上で離間配置された第１および第２のコントロールゲートを形成する工程と、
前記犠牲膜を除去する工程と、
前記コントロールゲート形成領域の両側に側壁絶縁膜を形成し、当該側壁絶縁膜を用いて、前記コントロールゲート形成領域の両側に、同一の導電型の第１および第２の不純物拡散領域をそれぞれ形成する工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項７】
請求項６に記載の不揮発性記憶素子の製造方法において、
前記第１および第２の不純物拡散領域を形成する工程は、
前記コントロールゲート形成領域の両側に、第１の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜をマスクとして、前記コントロールゲート形成領域の両側に、エクステンション領域を形成する工程と、
前記コントロールゲート形成領域の両側に、前記第１の側壁絶縁膜よりもゲート長方向における幅が広い第２の側壁絶縁膜を形成する工程と、
前記第２の側壁絶縁膜をマスクとして、前記コントロールゲート形成領域の両側の前記エクステンション領域の周囲にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項８】
請求項６または７に記載の不揮発性記憶素子の製造方法において、
前記第１および第２のコントロールゲートを形成する工程の後に、
前記第１および第２のコントロールゲート表面に絶縁膜を形成する工程と、
前記第１および第２のコントロールゲートの間に、前記絶縁膜を隔てて、当該第１および第２のコントロールゲートの間の領域を覆う第２の導電膜を形成する工程と、
前記第２の導電膜をエッチバックしてワードゲートを形成する工程と、
をさらに含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項９】
請求項８に記載の不揮発性記憶素子の製造方法において、
前記ワードゲートを形成する工程において、前記ワードゲートが前記第１および前記第２のコントロールゲートのそれぞれ前記第１の不純物拡散領域および前記第２の不純物拡散領域が形成された側の面の高さよりも高さが低くなるように、当該ワードゲートを形成することを特徴とする不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントロールゲートを備える不揮発性記憶素子およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１および特許文献２には、従来のツインＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリセルの構造が開示されている。ツインＭＯＮＯＳメモリセルは、１つのワードゲート、その両側に形成された２つのコントロールゲート、およびコントロールゲートの下に形成された２つの窒化物記憶部位を含む。このような構成のメモリセルでは、一つのセルに二つのデータ保存領域を形成することができ、２ビット／セルが実現される。
【０００３】
また、特許文献３には、ワードゲートを含まない構成の２ビット／セルの不揮発性メモリ素子が開示されている。
【特許文献１】特開２００２−２３０９８８号公報
【特許文献２】特開２００２−１７０８９１号公報
【特許文献３】特開２００３−１７６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、不揮発性メモリ素子のコントロールゲート形成領域の両側には、ソースまたはドレインとなる不純物拡散領域が形成されている。特許文献１〜特許文献３に開示された不揮発性メモリ素子においては、いずれもコントロールゲートのエッチング面が不純物拡散領域側に形成された構成となっている。これは、たとえば特許文献２に記載されているように、従来、ワードゲートを形成した後に、ワードゲートの側壁に導電性膜を形成し、その導電性膜をエッチングすることによりコントロールゲートを形成していたことによる。しかし、このような構成とすると、コントロールゲート形成領域の両側に形成する不純物拡散領域の製造ばらつきが生じるという課題があった。
【０００５】
図１４は、従来の不揮発性メモリ素子の両側に不純物拡散領域を形成する手順を示す工程断面図である。
ここで、不揮発性メモリ素子は、シリコン基板１２、シリコン基板１２上に形成された第１のコントロールゲート１４および第２のコントロールゲート１６、第１のコントロールゲート１４と第２のコントロールゲート１６との間に形成されたワードゲート５２、ならびに第１のコントロールゲート１４とシリコン基板１２との間、および第２のコントロールゲート１６とシリコン基板１２との間にそれぞれ形成された第１のメモリ領域１３ａおよび第２のメモリ領域１３ｂを含む。ここで、シリコン基板１２には、コントロールゲート形成領域の両側にエクステンション領域５６ａおよびエクステンション領域５６ｂが設けられている。このような構成を構成した後、シリコン基板１２上全面に、側壁絶縁膜となる絶縁膜５８を形成する（図１４（ａ））。
【０００６】
つづいて、絶縁膜５８を所定時間エッチングして、側壁絶縁膜５９を形成する（図１４（ｂ））。ここで、側壁絶縁膜５９は、この後にシリコン基板１２にソース／ドレイン領域を形成するためのイオン注入を行う際のマスクとなる。図示したように、第２のコントロールゲート１６（または第１のコントロールゲート１４）の周囲に形成された側壁絶縁膜５９の幅ｌにより、第２のコントロールゲート１６（または第１のコントロールゲート１４）の端からソース／ドレイン領域を形成するためのイオン注入領域の端までの距離が規定される。そのため、不純物拡散領域の製造ばらつきを抑えるためには、側壁絶縁膜５９の形状を精度よく形成する必要がある。しかし、従来のように、絶縁膜５８が第１のコントロールゲート１４および第２のコントロールゲート１６のエッチング面上に形成されると、第１のコントロールゲート１４や第２のコントロールゲート１６のサイズやエッチング面の形状により、絶縁膜５８の形状が異なってしまう。その結果、絶縁膜５８をエッチングして形成される側壁絶縁膜５９のサイズや形状にもばらつきが生じてしまう。
【０００７】
たとえば、第１のコントロールゲート１４および第２のコントロールゲート１６の高さが設定値よりも低くなった場合、側壁絶縁膜５９の幅ｌが設定値よりも短くなってしまう。その結果、エクステンション領域５６ａおよびエクステンション領域５６ｂ上にソース／ドレイン領域が広がった第１の不純物拡散領域６０ａおよび第２の不純物拡散領域６０ｂが形成されてしまう（図１４（ｃ））。図１４（ｃ）は、シリコン基板１２上に、第１のコントロールゲート１４、第２のコントロールゲート１６、およびワードゲート５２を埋め込む絶縁膜３６を形成した図である。
【０００８】
ソース／ドレイン領域がエクステンション領域にさらに広がると、図１５に示したように、第１の不純物拡散領域６０ａおよび第２の不純物拡散領域６０ｂにおいて、エクステンション領域が存在しない構成となってしまう。このような構成となると、エクステンション領域を設けて、パンチスルーを防ぐという効果を得ることができなくなる。以上のように、側壁絶縁膜５９の形状は、エクステンション領域５６ａおよびエクステンション領域５６ｂとソース／ドレイン領域との位置関係に影響する。エクステンション領域５６ａおよびエクステンション領域５６ｂとソース／ドレイン領域との位置関係（不純物拡散領域の形状と不純物濃度分布）は、メモリ素子が動作する際の内部電位分布に影響を及ぼす。従って、コントロールゲートの形状制御がきわめて重要となる。
【課題を解決するための手段】
【０００９】
本発明によれば、コントロールゲートを含む不揮発性記憶素子であって、コントロールゲート形成領域が設けられた半導体基板と、前記半導体基板の前記コントロールゲート形成領域の両側に形成され、同一の導電型の第１の不純物拡散領域および第２の不純物拡散領域と、前記半導体基板上の前記コントロールゲート形成領域に、ゲート長方向の断面において離間して形成され、前記第１の不純物拡散領域近傍に設けられた前記第１のコントロールゲートと、前記第２の不純物拡散領域近傍に設けられた第２のコントロールゲートと、前記半導体基板と前記第１のコントロールゲートおよび前記第２のコントロールゲートとの間に、ぞれぞれ、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた第１のメモリ領域および第２のメモリ領域と、を含み、前記第１のコントロールゲートおよび前記第２のコントロールゲートは、ゲート長方向の断面において、それぞれ、前記第１の不純物拡散領域および前記第２の不純物拡散領域が形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有することを特徴とする不揮発性記憶素子が提供される。
【００１０】
ここで、ゲート長方向の断面とは、ゲート長方向に平行な断面、すなわちゲート長方向に沿って切断した断面のことである。このように、第１のコントロールゲートおよび第２のコントロールゲートの側壁絶縁膜が形成される面を垂直面とすることにより、第１のコントロールゲートおよび第２のコントロールゲートの側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を良好に制御することができる。この結果、側壁絶縁膜をマスクとして第１の不純物拡散領域および第２の不純物拡散領域を形成する際の製造ばらつきを抑えることができる。そのため、第１の不純物拡散領域および第２の不純物拡散領域を制御性よく形成することができ、第１の不純物拡散領域および第２の不純物拡散領域に所望のエクステンション領域を形成することもできる。
【００１１】
本発明によれば、コントロールゲートを含む不揮発性記憶素子を製造する方法であって、コントロールゲート形成領域が設けられた半導体基板上に、第１の絶縁膜、電子捕獲膜、および第２の絶縁膜がこの順で設けられた積層膜を形成する工程と、ゲート長方向の断面において、前記積層膜上の前記コントロールゲート形成領域の両側に、前記半導体基板に対して略垂直な面が前記コントロールゲート形成領域側に設けられた犠牲膜を形成する工程と、前記半導体基板全面に第１の導電膜を形成する工程と、前記第１の導電膜をエッチバックして、前記犠牲膜の前記略垂直な面に前記第１の導電膜を残すことにより、前記コントロールゲート形成領域上で離間配置された第１および第２のコントロールゲートを形成する工程と、前記犠牲膜を除去する工程と、前記コントロールゲート形成領域の両側に側壁絶縁膜を形成し、当該側壁絶縁膜を用いて、前記コントロールゲート形成領域の両側に、同一の導電型の第１および第２の不純物拡散領域を形成する工程と、を含むことを特徴とする不揮発性記憶素子の製造方法が提供される。
【００１２】
このように、２つのコントロールゲートの互いに対向する面とは反対側の面を犠牲膜を用いて形成することにより、２つのコントロールゲートの当該反対側の面を半導体基板に対して略垂直に形成することができる。これにより、第１のコントロールゲートおよび第２のコントロールゲートの側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を良好に制御することができる。この結果、側壁絶縁膜をマスクとして第１の不純物拡散領域および第２の不純物拡散領域を形成する際の製造ばらつきを抑えることができる。そのため、第１の不純物拡散領域および第２の不純物拡散領域を制御性よく形成することができ、第１の不純物拡散領域および第２の不純物拡散領域に所望のエクステンション領域を形成することもできる。
【発明の効果】
【００１３】
本発明によれば、コントロールゲートを備える不揮発性記憶素子において、コントロールゲート形成領域の両側に形成する不純物拡散領域の製造ばらつきを低減することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
以下の実施の形態において、不揮発性記憶素子は、コントロールゲートを含む不揮発性記憶素子であって、コントロールゲート形成領域が設けられたシリコン基板（半導体基板）と、シリコン基板のコントロールゲート形成領域の両側に形成され、同一の導電型の第１の不純物拡散領域および第２の不純物拡散領域と、シリコン基板上のコントロールゲート形成領域に、ゲート長方向の断面において離間して形成され、第１の不純物拡散領域近傍に設けられた第１のコントロールゲートと、第２の不純物拡散領域近傍に設けられた第２のコントロールゲートと、シリコン基板と第１のコントロールゲートおよび第２のコントロールゲートとの間に、ぞれぞれ、下層シリコン酸化膜（第１の絶縁膜）、シリコン窒化膜（電子捕獲膜）、および上層シリコン酸化膜（第２の絶縁膜）がこの順で設けられた第１のメモリ領域および第２のメモリ領域とを含む。第１のコントロールゲートおよび第２のコントロールゲートは、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域および第２の不純物拡散領域が形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。
【００１６】
（第一の実施の形態）
図１は、本実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。
不揮発性記憶素子１００は、シリコン基板１０２と、シリコン基板１０２表面に離間して形成された第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂと、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間のコントロールゲート形成領域であるチャネル領域に離間して形成された第１のコントロールゲート１１４および第２のコントロールゲート１１６と、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間に形成されたワードゲート１５２と、シリコン基板１０２と第１のコントロールゲート１１４および第２のコントロールゲート１１６との間にそれぞれ形成された第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂとを含む。さらに、不揮発性記憶素子１００は、第１のコントロールゲート１１４、ワードゲート１５２および第２のコントロールゲート１１６を埋め込む絶縁膜１３６と、絶縁膜１３６中において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続して設けられた金属配線１３７および金属配線１３８とを含む。
【００１７】
本実施の形態において、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂは、それぞれ、下層シリコン酸化膜（第１の絶縁膜）、シリコン窒化膜（電子捕獲膜）、および上層シリコン酸化膜（第２の絶縁膜）がこの順で設けられた積層膜により構成される。また、ワードゲート１５２と第１のコントロールゲート１１４および第２のコントロールゲート１１６との間には、絶縁膜１３６が介在しており、これらは絶縁されている。
【００１８】
第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂは、それぞれ、コントロールゲート形成領域近傍に形成されたエクステンション領域１５６ａおよびエクステンション領域１５６ｂと、エクステンション領域１５６ａおよびエクステンション領域１５６ｂの周囲に形成されたソース／ドレイン領域１５７ａおよびソース／ドレイン領域１５７ｂとを含む。このような構成とすることにより、チャネル領域におけるパンチスルーを抑えることができる。
【００１９】
本実施の形態において、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。このような構成とすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成した後に、その側方に側壁絶縁膜を形成し、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを形成する際の、製造ばらつきを抑えることができる。その結果、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを制御性よく形成することができ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに所望のエクステンション領域１５６ａやエクステンション領域１５６ｂを形成することができる。
【００２０】
また、本実施の形態において、ワードゲート１５２は、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の高さよりも高さが低く形成される。この構成により、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面側に段差が生じないようにすることができ、この後に第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を適切に制御することができる。
【００２１】
次に、図１に示した不揮発性記憶素子１００の製造方法について図面を参照して説明する。図２〜図６は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
【００２２】
本実施の形態における不揮発性記憶素子１００の製造方法は、コントロールゲート形成領域が設けられたシリコン基板１０２上に、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２がこの順で設けられた積層膜を形成する工程と、ゲート長方向の断面において、積層膜上のコントロールゲート形成領域の両側に、半導体基板に対して略垂直な面がコントロールゲート形成領域側に設けられたシリコン窒化膜１３２（犠牲膜）を形成する工程と、シリコン基板１０２全面に多結晶シリコン（第１の導電膜）を形成する工程と、多結晶シリコンをエッチバックして、シリコン窒化膜１３２の略垂直な面に多結晶シリコンを残すことにより、コントロールゲート形成領域上で離間配置された第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成する工程と、シリコン窒化膜１３２を除去する工程と、コントロールゲート形成領域の両側に第１の側壁絶縁膜１５４（または第２の側壁絶縁膜１５８）を形成し、当該側壁絶縁膜を用いて、コントロールゲート形成領域の両側に、同一の導電型の第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂをそれぞれ形成する工程とを含む。具体的な処理を以下に説明する。
【００２３】
まず、シリコン基板１０２上に、下層シリコン酸化膜１０８（たとえば膜厚５ｎｍ）、シリコン窒化膜１１０（たとえば膜厚５ｎｍ）、上層シリコン酸化膜１１２（たとえば膜厚５ｎｍ）、および多結晶シリコン１３０（たとえば膜厚１０ｎｍ）を形成する。ここでは多結晶シリコン１３０を例として示すが、この層は非結晶シリコンとすることもできる。多結晶シリコン１３０は、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２により構成される積層膜を形成した後、この積層膜上に連続的に形成することができる。これにより、多結晶シリコン１３０が積層膜を保護することができ、積層膜の膜質を良好に保つことができる。
【００２４】
つづいて、多結晶シリコン１３０の上にシリコン窒化膜１３２（たとえば膜厚１５０ｎｍ）を形成する。次いで、ドライエッチングにより、第１のコントロールゲート１１４、ワードゲート１５２、および第２のコントロールゲート１１６を形成するコントロールゲート形成領域のシリコン窒化膜１３２を除去する。ここで、幅Ｌは、たとえば、１６０ｎｍとすることができる。（図２（ａ））。
【００２５】
次いで、シリコン基板１０２上全面に多結晶シリコン（たとえば膜厚３５ｎｍ）を形成する。次いで、多結晶シリコンをエッチバックして、離間配置された第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成する。ここで、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、互いに対向する方向に向かって高さが低くなる湾曲面を有するように形成される。また、第１のコントロールゲート１１４および第２のコントロールゲート１１６の湾曲面が形成された面と反対側の面は、シリコン窒化膜１３２により規定される。そのため、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、湾曲面が形成された面と反対側の面に垂直面を有する（図２（ｂ））。
【００２６】
このような形状とすることにより、この後に第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を適切に制御することができる。これにより、不純物拡散領域を側壁絶縁膜をマスクとして形成する際に、不純物拡散領域の幅も適切に制御することができる。これにより、不純物拡散領域の濃度分布のばらつきを抑えることができ、不揮発性記憶素子１００の書込・読出特性のばらつきも抑えることができる。
【００２７】
その後、ウェットエッチングにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間の上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を除去する（図２（ｃ））。
【００２８】
つづいて、シリコン基板１０２上の全面にＨＴＯ膜１５０（たとえば膜厚１０ｎｍ）を形成する。つづいて、ＨＴＯ膜１５０上に多結晶シリコン１５１（たとえば膜厚１５０ｎｍ）を形成する（図３（ｄ））。
【００２９】
次いで、多結晶シリコン１５１をエッチバックして、ワードゲート１５２を形成する（図３（ｅ））。このとき、シリコン窒化膜１３２、第１のコントロールゲート１１４および第２のコントロールゲート１１６上に形成された多結晶シリコン１５１もエッチング除去され、ＨＴＯ膜１５０が露出される。ここで、多結晶シリコン１５１は、その高さが第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の高さよりも低くなるように形成される。このような構成とすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面側に段差が生じないようにすることができ、この後に第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を適切に制御することができる。
【００３０】
その後、シリコン窒化膜１３２、第１のコントロールゲート１１４、および第２のコントロールゲート１１６上に形成されたＨＴＯ膜１５０を除去する（図３（ｆ））。
【００３１】
つづいて、シリコン窒化膜１３２を除去する（図４（ｇ））。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、第１のコントロールゲート１１４、第２のコントロールゲート１１６およびワードゲート１５２の上面も同時に一部エッチバックされる（図４（ｈ））。
【００３２】
次いで、第１のコントロールゲート１１４および第２のコントロールゲート１１６をマスクとして、エッチバックすることにより、シリコン基板１０２上に露出した上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を選択的に除去する。これにより、第１のコントロールゲート１１４下に第１の下層シリコン酸化膜１０８ａ、第１のシリコン窒化膜１１０ａ、および第１の上層シリコン酸化膜１１２ａにより構成された第１のメモリ領域１０６ａが、第２のコントロールゲート１１６下に第２の下層シリコン酸化膜１０８ｂ、第２のシリコン窒化膜１１０ｂ、および第２の上層シリコン酸化膜１１２ｂにより構成された第２のメモリ領域１０６ｂが形成される（図４（ｉ））。
【００３３】
これにより、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが、それぞれ、第１のコントロールゲート１１４および第２のコントロールゲート１１６の下方に、水平方向にのみ延在する構成とすることができる。これにより、第１のシリコン窒化膜１１０ａまたは第２のシリコン窒化膜１１０ｂに捕獲した電子の分散を抑えることができる。
【００３４】
その後、厚さ約２０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の側方に第１の側壁絶縁膜１５４を形成する（図５（ｊ））。つづいて、第１の側壁絶縁膜１５４をマスクとしてＡｓのイオン注入を行い、ＲＴＡ（rapid thermal anneal）等の熱処理を施して、第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方にそれぞれエクステンション領域１５６ａおよびエクステンション領域１５６ｂを形成する（図５（ｋ））。ここで、イオン注入は、どのような方法で行うこともでき、通常通り上方からシリコン基板１０２に対して垂直に打ち込むこともでき、またたとえば斜め方向から打ち込むこともできる。
【００３５】
その後、厚さ約８０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の側方に第１の側壁絶縁膜１５４よりも幅の広い第２の側壁絶縁膜１５８を形成する（図５（ｌ））。
【００３６】
つづいて、第２の側壁絶縁膜１５８をマスクとしてＡｓのイオン注入を行い、ＲＴＡ等の熱処理を施して、エクステンション領域１５６ａおよびエクステンション領域１５６ｂのさらに外側にソース／ドレイン領域１５７ａおよびソース／ドレイン領域１５７ｂを形成する。これにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方にそれぞれ第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成される（図６（ｍ））。
【００３７】
次いで、シリコン基板１０２上の全面に上に絶縁膜１３６を成膜し、第１のコントロールゲート１１４、ワードゲート１５２、および第２のコントロールゲート１１６を埋め込む（図６（ｎ））。その後、絶縁膜１３６に、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続するコンタクトホールを形成した後、それらのコンタクトホール内に金属材料を埋め込み、金属配線１３７および金属配線１３８を形成する。以上の手順により、図１に示した本実施の形態における不揮発性記憶素子１００が形成される。
【００３８】
本実施の形態において、第１のコントロールゲート１１４および第２のコントロールゲート１１６の第１の側壁絶縁膜１５４または第２の側壁絶縁膜１５８が形成される面を垂直面とすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に第１の側壁絶縁膜１５４または第２の側壁絶縁膜１５８を形成する際に、これらの側壁絶縁膜の幅を良好に制御することができる。この結果、側壁絶縁膜をマスクとして第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを形成する際の製造ばらつきを抑えることができる。そのため、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを制御性よく形成することができ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに所望のエクステンション領域１５６ａおよびエクステンション領域１５６ｂを形成することもできる。
【００３９】
図７は、本実施の形態における不揮発性記憶素子１００の変形例を示す断面図である。
ここで、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａの第１のシリコン窒化膜１１０ａ（第１の電子捕獲膜）および第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂの第２のシリコン窒化膜１１０ｂ（第２の電子捕獲膜）は、ゲート長方向の断面において、それぞれ第１のコントロールゲート１１４および第２のコントロールゲート１１６の端部の内側に少なくとも一方の端部が位置している構成とすることができる。以下、具体的に説明する。
【００４０】
不揮発性記憶素子１００は、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂにおいて、それぞれ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが第１のコントロールゲート１１４および第２のコントロールゲートよりもそれぞれ幅が短く形成される。第１のメモリ領域１０６ａまたは第２のメモリ領域１０６ｂが電子を蓄積している場合、逆方向および順方向の読み出し電流値は、電子捕獲領域の横幅によって制御される。そのため、電子捕獲領域の横幅を適切に制御することが好ましい。本実施の形態において、電子捕獲膜である第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅が所望の寸法となるように制御する。
【００４１】
図７に示した構成の不揮発性記憶素子１００も、基本的には図２〜図６に示したのと同様の手順により製造することができる。以下、図７に示した構成の不揮発性記憶素子１００の製造手順を図２〜図６を参照して説明する。
【００４２】
まず、図２（ｃ）に示した構成の素子を形成した後、シリコン窒化膜を選択的に除去するエッチング液を用いてウェットエッチングする。ここで、エッチング液として、たとえば７０℃程度に加熱したリン酸を用いることができる。加熱したリン酸によるシリコン窒化膜のエッチング速度は５Å／分程度であり、かつ、シリコンやシリコン酸化膜はエッチングされないため、シリコン窒化膜１１０を選択的に制御性よく除去することができる。これにより、第１のコントロールゲート１１４と第２のコントロールゲート１１６の互いに対向した面の下方において、シリコン窒化膜１１０を選択的に除去することができる。このとき、シリコン窒化膜１３２の一部も除去されるが、シリコン窒化膜１３２は、シリコン窒化膜１１０を除去する幅に比べて充分厚いため、完全に除去されることはなく、マスクとしての機能を維持することができる。
【００４３】
その後、図３〜図４（ｉ）に示した手順の処理を行い、図４（ｉ）に示した構成の素子を形成する。次いで、シリコン窒化膜を選択的に除去するエッチング液を用いてウェットエッチングする。ここでもエッチング液として、たとえば７０℃程度に加熱したリン酸を用いることができる。このとき、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の下方において、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが露出しているため、これらを選択的に除去することができる。
【００４４】
また、一例として、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂは、第１の不純物拡散領域１６０ａや第２の不純物拡散領域１６０ｂと重ならないように形成することもできる。電子捕獲領域の位置が不純物拡散領域の端から離れることによって、不純物拡散領域の電位変化がデータ保持特性に与える影響（いわゆるdisturbance）が軽減されるという効果を得ることができる。
【００４５】
また、他の例において、シリコン窒化膜１１０（または第１のシリコン窒化膜１１０ａ、第２のシリコン窒化膜１１０ｂ）は、たとえばプラズマエッチングのバイアス条件を適宜設定することにより、ドライエッチングにより選択的に除去することもできる。
【００４６】
以上の処理により、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂの第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅を、第１のコントロールゲート１１４や第２のコントロールゲート１１６の長さとは独立に所望の幅に形成することができる。なお、以上では、シリコン窒化膜１１０（または第１のシリコン窒化膜１１０ａ、第２のシリコン窒化膜１１０ｂ）を除去する工程を２回行う例を示したが、いずれか一方のみを行うようにすることもできる。
【００４７】
（第２の実施の形態）
本実施の形態において、不揮発性記憶素子１００は、ワードゲート１５２を有しない点で、第１の実施の形態と異なる。
【００４８】
図８は、本実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。
不揮発性記憶素子１００は、シリコン基板１０２と、シリコン基板１０２の表面に離間して形成された第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂと、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間のコントロールゲート形成領域であるチャネル領域に隣接配置された第１のセル１１８および第２のセル１２０とを含む。第１のセル１１８は、第１のメモリ領域１０６ａと第１のコントロールゲート１１４とが積層した構造を有する。第２のセル１２０は、第２のメモリ領域１０６ｂと第２のコントロールゲート１１６とが積層した構造を有する。
【００４９】
さらに、不揮発性記憶素子１００は、第１のコントロールゲート１１４および第２のコントロールゲート１１６を埋め込む絶縁膜１３６と、絶縁膜１３６中において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続して設けられた金属配線１３７および金属配線１３８とを含む。
【００５０】
第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂは、それぞれ第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが絶縁膜１３６で挟まれた構成を有する。第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂは、ゲート長方向の断面において、それぞれ第１のコントロールゲート１１４および第２のコントロールゲート１１６直下の領域内に両端部が位置している。第１のコントロールゲート１１４および第２のコントロールゲート１１６の間には、絶縁膜１３６が介在しており、これらは絶縁されている。
【００５１】
本実施の形態においても、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。このような構成とすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成した後に、その側方に側壁絶縁膜を形成し、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを形成する際の、製造ばらつきを抑えることができる。その結果、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを制御性よく形成することができ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに所望のエクステンション領域１５６ａやエクステンション領域１５６ｂを形成することができる。
【００５２】
次に、本実施の形態における不揮発性記憶素子１００の動作を説明する。
不揮発性記憶素子１００において、第１のコントロールゲート１１４および第２のコントロールゲート１１６を独立に制御することによって、不揮発性記憶素子１００の各単位セルにおいて、一方のセルにデータを蓄積したり、そのセルのデータを読み出したりする際に、他方のセルのコントロールゲートは、選択ゲートとして機能させることができる。この構成により、不揮発性記憶素子１００の各単位セルは、各コントロールゲート下に形成されたメモリ領域に１ビットずつのデータを蓄積することができ、合計２ビットのデータを蓄積することができる。
【００５３】
次に、図８に示した不揮発性記憶素子１００の製造方法について図面を参照して説明する。図９〜図１１は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
【００５４】
まず、シリコン基板１０２上に、下層シリコン酸化膜１０８（たとえば膜厚５ｎｍ）、シリコン窒化膜１１０（たとえば膜厚５ｎｍ）、上層シリコン酸化膜１１２（たとえば膜厚５ｎｍ）、および多結晶シリコン１３０（たとえば膜厚１０ｎｍ）を形成する。ここでは多結晶シリコン１３０を例として示すが、この層は非結晶シリコンとすることもできる。多結晶シリコン１３０は、下層シリコン酸化膜１０８、シリコン窒化膜１１０、および上層シリコン酸化膜１１２により構成される積層膜を形成した後、この積層膜上に連続的に形成することができる。これにより、多結晶シリコン１３０が積層膜を保護することができ、積層膜の膜質を良好に保つことができる。つづいて、多結晶シリコン１３０の上にシリコン窒化膜１３２（たとえば膜厚１５０ｎｍ）を形成する。次いで、ドライエッチングにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成するコントロールゲート形成領域のシリコン窒化膜１３２を除去する。ここで、幅Ｌは、たとえば、８０ｎｍとすることができる。（図９（ａ））。
【００５５】
つづいて、シリコン基板１０２上全面に多結晶シリコン（たとえば膜厚３５ｎｍ）を形成する。ここで、多結晶シリコンの膜厚は、シリコン窒化膜１３２に形成された開口部の幅Ｌの半分未満の厚さとすることができる。このような膜厚とすることにより、次の工程でエッチバックによりギャップ１３３を形成することができる。次いで、多結晶シリコンをエッチバックして、第１のコントロールゲート１１４および第２のコントロールゲート１１６を形成する。ここで、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間にはギャップ１３３が形成される。ゲート長方向の断面において、ギャップ１３３の幅ＬＧＡＰは、３０ｎｍ以下とすることが好ましい。本実施の形態において、Ｌ＝８０ｎｍとし、第１のコントロールゲート１１４および第２のコントロールゲート１１６の厚さをそれぞれ３５ｎｍとすれば、幅ＬＧＡＰは、１０ｎｍになる。本実施の形態における不揮発性記憶素子１００の製造方法によれば、２つのコントロールゲートをエッチバックにより形成することができ、ギャップ１３３の幅ＬＧＡＰを制御性よく形成することができる。
【００５６】
ここで、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、互いに対向する方向に向かって高さが低くなる湾曲面を有するように形成される（図９（ｂ））。また、第１のコントロールゲート１１４および第２のコントロールゲート１１６の湾曲面が形成された面と反対側の面は、シリコン窒化膜１３２により規定される。そのため、第１のコントロールゲート１１４および第２のコントロールゲート１１６は、湾曲面が形成された面と反対側の面に垂直面を有する。
【００５７】
このような形状とすることにより、この後に第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方に側壁絶縁膜を形成する際に、側壁絶縁膜の幅を適切に制御することができる。これにより、不純物拡散領域を側壁絶縁膜をマスクとして形成する際に、不純物拡散領域の幅も適切に制御することができる。これにより、不純物拡散領域の濃度分布のばらつきを抑えることができ、不揮発性記憶素子１００の書込・読出特性のばらつきも抑えることができる。
【００５８】
つづいて、ウェットエッチングにより、シリコン窒化膜１３２を除去する（図９（ｃ））。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、第１のコントロールゲート１１４および第２のコントロールゲート１１６の上面も同時に一部エッチバックされる（図１０（ｄ））。
【００５９】
その後、第１のコントロールゲート１１４および第２のコントロールゲート１１６をマスクとして、エッチバックすることにより、シリコン基板１０２上に露出した上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を選択的に除去する。これにより第１のセル１１８および第２のセル１２０が形成される（図１０（ｅ））。
【００６０】
これにより、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが、それぞれ、第１のコントロールゲート１１４および第２のコントロールゲート１１６の下方に、水平方向にのみ延在する構成とすることができる。これにより、第１のシリコン窒化膜１１０ａまたは第２のシリコン窒化膜１１０ｂに捕獲した電子の分散を抑えることができる。
【００６１】
その後、厚さ２０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の側方に第１の側壁絶縁膜１５４を形成する（図１０（ｆ））。このとき、第１のコントロールゲート１１４および第２のコントロールゲート１１６の間には、ＨＴＯ膜１５５が形成される。つづいて、第１の側壁絶縁膜１５４をマスクとしてＡｓのイオン注入を行い、ＲＴＡ等の熱処理を施して、第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方にそれぞれエクステンション領域１５６ａおよびエクステンション領域１５６ｂを形成する（図１１（ｇ））。
【００６２】
その後、厚さ８０ｎｍ程度のＨＴＯ膜を堆積してからエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の垂直面の側方に第１の側壁絶縁膜１５４よりも幅が広い第２の側壁絶縁膜１５８を形成する。つづいて、第２の側壁絶縁膜１５８をマスクとしてＡｓのイオン注入を行い、ＲＴＡ等の熱処理を施して、エクステンション領域１５６ａおよびエクステンション領域１５６ｂのさらに外側にソース／ドレイン領域１５７ａおよびソース／ドレイン領域１５７ｂを形成する。これにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６の側方にそれぞれ第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成される（図１１（ｈ））。
【００６３】
次いで、シリコン基板１０２上の全面に上に絶縁膜１３６を成膜し、第１のコントロールゲート１１４、および第２のコントロールゲート１１６を埋め込む。その後、絶縁膜１３６に、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続するコンタクトホールを形成した後、それらのコンタクトホール内に金属材料を埋め込み、金属配線１３７および金属配線１３８を形成する。以上の手順により、図８に示した本実施の形態における不揮発性記憶素子１００が形成される。
【００６４】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、本実施の形態の不揮発性記憶素子１００はワードゲートを有しないため、小型化を実現することができる。
【００６５】
また、本実施の形態における不揮発性記憶素子１００の製造方法によれば、多結晶シリコンをエッチバックすることにより、第１のコントロールゲート１１４および第２のコントロールゲート１１６が同一工程で形成される。そのため、製造手順を簡略化することができ、工程数も少なくすることができる。さらに、第１のコントロールゲート１１４および第２のコントロールゲート１１６の下方に形成される第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが同一工程で形成されるので、これらの特性のばらつきを低減することができる。また、製造工程を簡略化することもできる。
【００６６】
図１２は、図８に示した本実施の形態における不揮発性記憶素子１００の他の例を示す断面図である。
図１２に示した不揮発性記憶素子１００は、第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂにおいて、それぞれ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂが第１のコントロールゲート１１４および第２のコントロールゲート１１６よりも幅が短く形成される。
【００６７】
図１２に示した構成の不揮発性記憶素子１００も、基本的には図９〜図１１に示したのと同様の手順により製造することができる。以下、図９〜図１１を参照して説明する。
図９〜図１０（ｅ）に示した手順の処理を行い、図１０（ｅ）に示した構成の素子を形成する。次いで、シリコン窒化膜を選択的に除去するエッチング液を用いてウェットエッチングする。ここでもエッチング液として、たとえば７０℃程度に加熱したリン酸を用いることができる。
【００６８】
これにより、第１のセル１１８および第２のセル１２０の側方から第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂがそれぞれ削られ、第１のシリコン窒化膜１１０ａおよび第２のシリコン窒化膜１１０ｂの幅が第１のコントロールゲート１１４および第２のコントロールゲート１１６よりもそれぞれ短い構成の第１のメモリ領域１０６ａおよび第２のメモリ領域１０６ｂが形成される。
【００６９】
この後は、上述したのと同様に、図１０（ｆ）以降の処理を行う。これにより、図１２に示した構成の不揮発性記憶素子１００が得られる。
【００７０】
図１３は、図８に示した本実施の形態における不揮発性記憶素子１００の他の例を示す断面図である。
ここで、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間のギャップ下にもメモリ領域が形成される。すなわち、メモリ領域は、第１のコントロールゲート１１４下から第２のコントロールゲート１１６下にわたって連続して形成される。このような構成としても、メモリ領域のシリコン窒化膜１１０は基板面内方向に水平な方向にのみ延在するので、シリコン窒化膜１１０に捕獲した電子の分散を抑えることができる。また、前述したように、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を高い精度で制御することも可能であるため、不揮発性記憶素子１００を微細化することもできる。さらに、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間の間隔を適宜自在に設定することができるので、第一の実施の形態と同様に、読み出し電流を向上することが可能である。なお、メモリ領域において、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａが第１のセル１１８のメモリとして機能し、第２のコントロールゲート１１６下の第２のメモリ領域１０６ｂが第２のセル１２０のメモリとして機能する。
【００７１】
図１３に示した構成の不揮発性記憶素子１００も、基本的には図９〜図１１に示したのと同様の手順により製造することができる。以下、図９〜図１１を参照して説明する。
図９（ａ）および図９（ｂ）に示した手順の処理を行い、図９（ｂ）に示した構成の素子を形成する。次いで、第１のコントロールゲート１１４および第２のコントロールゲート１１６の表面を酸化して多結晶シリコンの露出した面にシリコン酸化膜を形成する。これにより、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間のギャップがシリコン酸化膜により埋め込まれる。
【００７２】
つづいて、図９（ｃ）および図１０（ｄ）を参照して説明したのと同様に、ウェットエッチングにより、シリコン窒化膜１３２を除去する。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、多結晶シリコンは、シリコン酸化膜で覆われているためエッチバックされない。
【００７３】
その後、図１０（ｅ）を参照して説明したのと同様に、第１のコントロールゲート１１４および第２のコントロールゲート１１６をマスクとして、エッチバックにより、上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８を選択的に除去する。このとき、第１のコントロールゲート１１４と第２のコントロールゲート１１６との間のギャップはシリコン酸化膜で埋め込まれているため、ギャップ下方の上層シリコン酸化膜１１２、シリコン窒化膜１１０、および下層シリコン酸化膜１０８は、エッチング除去されない。つづいて、図１０（ｆ）〜図１１に示した手順の処理を行うことにより、図１３に示した構成の不揮発性記憶素子１００が得られる。
【００７４】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７５】
以上では、電子捕獲膜がシリコン窒化膜である場合を例として説明したが、電子捕獲膜は、互いに離間して設けられた複数のドット状物質により構成することもできる。ここで、ドット状物質は、ドット状誘電体、ドット状半導体、またはドット状金属体等とすることができる。ドット状物質は、ナノ・スケールに構成することができ、球状、半球状、島状、または柱状の種々の形状とすることができる。ドット状物質がたとえば球状の場合、直径を約５〜１０ｎｍ程度とすることができる。ただし、ドット状物質の大きさはこれに限定されず、１つのコントロールゲート下のメモリ領域を２つ以上の領域に分割した構成であれば、どのような大きさであってもよい。ドット状物質は、たとえばＳｉ、Ｇｅ、またはＳｉ−Ｇｅ等を含む半導体、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。ドット状物質は、Ａｌ、Ｈｆ、Ｃｏ、Ｔｉ、またはＷ等の金属原子またはクラスターをシリコン酸化膜中に分散させた構成とすることもできる。このように、電子捕獲膜をドット状に形成することにより、絶縁膜の一部が損傷した場合でも、電子の流出が最小限に抑制され、メモリの長期信頼性が向上する。
【００７６】
また、電子捕獲膜は、ポリシリコンや金属材料により構成することもできる。ここで、金属材料は、たとえば、Ａｌや、Ｈｆ、Ｃｏ、Ｔｉ、およびＷ等の高融点金属等を含む金属体や金属酸化物とすることができる。
【００７７】
また、本発明の不揮発性記憶素子は、以下の態様も含むことができる。
（１）本発明の不揮発性記憶素子において、前記電子捕獲膜は、基板面内方向に水平に設けることができる。
（２）本発明の不揮発性記憶素子において、前記電子捕獲膜は、前記第１のコントロールゲートの下方に形成された第１の電子捕獲膜と、前記第２のコントロールゲートの下方に形成されるとともに前記第１の電子捕獲膜に離間して設けられた第２の電子捕獲膜と、により構成することができる。
（３）本発明の不揮発性記憶素子において、前記第１の電子捕獲膜および前記第２の電子捕獲膜は、ゲート長方向の断面において、それぞれ前記第１のコントロールゲートおよび前記第２のコントロールゲート直下の領域内に両端部が位置するようにすることができる。
（４）本発明の不揮発性記憶素子において、前記第１の電子捕獲膜および前記第２の電子捕獲膜の少なくとも一方の端部は、ゲート長方向の断面において、それぞれ前記第１のコントロールゲートおよび前記第２のコントロールゲートの端部の内側に位置するようにすることができる。
（５）本発明の不揮発性記憶素子において、前記第１の電子捕獲膜および前記第２の電子捕獲膜は、ゲート長方向の断面において、それぞれ３０ｎｍ以下の長さに形成することができる。
（６）本発明の不揮発性記憶素子において、前記電子捕獲膜は、前記第１のコントロールゲートの下方から、前記第２のコントロールゲートの下方にわたって連続して形成することができる。
（７）本発明の不揮発性記憶素子において、前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲートおよび前記第２のコントロールゲート直下の領域内に両端部が位置するようにすることができる。
（８）本発明の不揮発性記憶素子において、前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲート直下の領域から前記第２のコントロールゲート直下の領域にわたる領域の端部の内側に少なくとも一方の端部が位置するようにすることができる。
（９）本発明の不揮発性記憶素子において、前記電子捕獲膜は、ゲート長方向の断面において、前記第１のコントロールゲートの下方および前記第２のコントロールゲート直下の領域内における幅が６０ｎｍ以下の長さに形成することができる。
【００７８】
（１０）本発明の不揮発性記憶素子の製造方法は、前記積層膜を形成する工程の後に、当該工程に連続して、前記第２の絶縁膜上に、前記積層膜を保護する保護導電膜を形成する工程をさらに含むことができ、前記犠牲膜を形成する工程において、前記保護導電膜の上に、前記犠牲膜を形成することができる。
（１１）本発明の不揮発性記憶素子の製造方法は、前記犠牲膜を除去する工程の後に、前記第１および第２のコントロールゲートをマスクとして前記積層膜を選択的に除去する工程をさらに含むことができる。
（１２）本発明の不揮発性記憶素子の製造方法は、エッチングにより、前記電子捕獲膜の端部を選択的に除去する工程をさらに含むことができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。
【図２】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における不揮発性記憶素子の変形例を示す断面図である。
【図８】本発明の実施の形態における不揮発性記憶素子の単位セルの構成を示す断面図である。
【図９】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図１２】図８に示した不揮発性記憶素子の他の例を示す断面図である。
【図１３】図８に示した不揮発性記憶素子の他の例を示す断面図である。
【図１４】従来の不揮発性メモリ素子の両側に不純物拡散領域を形成する手順を示す工程断面図である。
【図１５】従来の不揮発性メモリ素子の構成を示す断面図である。
【符号の説明】
【００８０】
１００  不揮発性記憶素子
１０２  シリコン基板
１０６ａ  第１のメモリ領域
１０６ｂ  第２のメモリ領域
１０８  下層シリコン酸化膜
１０８ａ  第１の下層シリコン酸化膜
１０８ｂ  第２の下層シリコン酸化膜
１１０  シリコン窒化膜
１１０ａ  第１のシリコン窒化膜
１１０ｂ  第２のシリコン窒化膜
１１２  上層シリコン酸化膜
１１２ａ  第１の上層シリコン酸化膜
１１２ｂ  第２の上層シリコン酸化膜
１１４  第１のコントロールゲート
１１６  第２のコントロールゲート
１１８  第１のセル
１２０  第２のセル
１３０  多結晶シリコン
１３２  シリコン窒化膜
１３６  絶縁膜
１３７  金属配線
１３８  金属配線
１５０  ＨＴＯ膜
１５１  多結晶シリコン
１５２  ワードゲート
１５４  第１の側壁絶縁膜
１５６ａ  エクステンション領域
１５６ｂ  エクステンション領域
１５７ａ  ソース／ドレイン領域
１５７ｂ  ソース／ドレイン領域
１５８  第２の側壁絶縁膜
１６０ａ  第１の不純物拡散領域
１６０ｂ  第２の不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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