(57)【要約】【課題】  ＯＮ／ＯＦＦ電流比を大きくしつつ、移動度を高めることが可能な薄膜トランジスタ素子の製造方法を提供すること。【解決手段】  ＴＦＴ基板１Ａ上にチャネル領域、ソース領域、およびドレイン領域が形成されたポリシリコン層を形成する工程を有する、薄膜トランジスタ素子の製造方法であって、上記ポリシリコン層を形成する工程は、ＴＦＴ基板１Ａ上にポリシリコンの薄膜２Ａを形成する処理と、このポリシリコンの薄膜２ＡのうちＴＦＴ基板１Ａとは反対側の部分を除去することによりその厚さを薄くする処理と、を含む。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上にチャネル領域、ソース領域、およびドレイン領域が形成されたポリシリコン層を形成する工程を有する、薄膜トランジスタ素子の製造方法であって、
上記ポリシリコン層を形成する工程は、上記基板上にポリシリコンの薄膜を形成する処理と、このポリシリコンの薄膜のうち上記基板とは反対側の部分を除去することによりその厚さを薄くする処理と、を含むことを特徴とする、薄膜トランジスタ素子の製造方法。
【請求項２】
上記ポリシリコンの薄膜を薄くする処理は、ドライエッチングにより行う、請求項１に記載の薄膜トランジスタ素子の製造方法。
【請求項３】
上記ポリシリコンの薄膜を薄くする処理は、上記ポリシリコンの薄膜に対して熱酸化処理を施した後にウエットエッチングを施すことにより行う、請求項１に記載の薄膜トランジスタ素子の製造方法。
【請求項４】
上記ポリシリコンの薄膜を薄くする処理は、研磨処理により行う、請求項１に記載の薄膜トランジスタ素子の製造方法。
【請求項５】
上記ポリシリコンの薄膜を形成する処理においては、上記基板温度が６５０℃以上である条件でＣＶＤ法を用いて成膜することにより、上記ポリシリコンの薄膜の厚さを５０００Å以上とするとともに、
上記ポリシリコンの薄膜を薄くする処理においては、上記ポリシリコンの薄膜の厚さを１０００Å以下とする、請求項１ないし４のいずれかに記載の薄膜トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置の画素表示状態を切り替える、いわゆるスイッチング機能を果たすものとして、薄膜トランジスタ素子がある。図９は、従来の薄膜トランジスタ素子の一例を示している。同図の薄膜トランジスタ素子Ｘは、基板９１と、チャネル領域９２ａ、ソース領域９２ｂ、ドレイン領域９２ｃからなるポリシリコン層９２と、ゲート電極９４と、ソース電極９８およびドレイン電極９９とを具備している。ゲート電極９４とチャネル領域９２ａとは、ゲート絶縁膜９３により絶縁されている。ゲート電極９４およびポリシリコン層９２は、層間絶縁膜９７により覆われている。
【０００３】
薄膜トランジスタ素子Ｘにおいては、ＯＦＦ状態に保持されていても、わずかなリーク電流（以下、ＯＦＦ電流）が存在する。このＯＦＦ電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、ＯＦＦ電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子がＯＮ状態であるときに流れるＯＮ電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ＯＮ電流とＯＦＦ電流の比であるＯＮ／ＯＦＦ電流比が大きいほど画質の向上を図ることができる。
【０００４】
また、液晶表示装置においては、表示切替速度の高速化の要請が強くなっている。これに対応するために、薄膜トランジスタ素子Ｘとしても、スイッチング時間の短縮が望まれる。薄膜トランジスタ素子Ｘにおいて、スイッチング時間を短縮するためには、薄膜トランジスタ素子Ｘの移動度を高める必要がある。移動度とは、電界のもとで荷電粒子が移動するとき、その移動速度を電界の強さで割った量のことであり、薄膜トランジスタ素子Ｘにおけるキャリアの移動速度を表すものである。
【０００５】
ＯＮ／ＯＦＦ電流比を大きくする手法としては、ポリシリコン層９２の薄肉化が有効であることが一般的に知られている。一方、移動度を高めるためには、ポリシリコン層９２の平均結晶粒径を大きくする必要がある。したがって、ポリシリコン層９２としては、薄肉であり、かつ平均結晶粒径が大きいものが望ましい。従来においては、ポリシリコン層９２を形成する手法として、たとえばアモルファスシリコンの薄膜を形成した後に、エキシマ・レーザ・アニール（以下ＥＬＡ）処理を施すといった手法を用いることにより、ポリシリコン層９２の薄肉化と平均結晶粒径の拡大化が図られていた。
【０００６】
しかしながら、ＥＬＡ処理を用いた製造方法は、一般に長時間を要する。特許文献１に記載の例によれば、ＥＬＡ処理に要する時間は、２０時間程度である。上述した移動度を高くしようとするほど、ＥＬＡ処理に要する時間が長くなってしまう。このようなことでは、薄膜トランジスタ素子Ｘの製造効率が低下することとなり、上記液晶表示装置の製造コストを増大させる一因となっていた。
【０００７】
【特許文献１】特開平１０−２７０７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記した事情のもとで考え出されたものであって、ＯＮ／ＯＦＦ電流比を大きくしつつ、移動度を高めることが可能な薄膜トランジスタ素子の製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明では、次の技術的手段を講じている。
【００１０】
本発明によって提供される薄膜トランジスタ素子の製造方法は、基板上にチャネル領域、ソース領域、およびドレイン領域が形成されたポリシリコン層を形成する工程を有する、薄膜トランジスタ素子の製造方法であって、上記ポリシリコン層を形成する工程は、上記基板上にポリシリコンの薄膜を形成する処理と、このポリシリコンの薄膜のうち上記基板とは反対側の部分を除去することによりその厚さを薄くする処理と、を含むことを特徴としている。
【００１１】
このような構成によれば、平均結晶粒径を大きくすることを目的として、上記ポリシリコンの薄膜を比較的厚肉に仕上げておくことができる。そして、このポリシリコンの薄膜に対して、その厚さを薄くする処理を施すことにより、上記ポリシリコン層を比較的薄肉であるにもかかわらず、平均結晶粒径が大きいものとして仕上げることが可能である。したがって、上記薄膜トランジスタ素子のＯＮ／ＯＦＦ電流比を大きくしつつ、移動度を高めることが可能であり、たとえば液晶表示装置の画質向上と表示切替速度の高速化とを図ることができる。
【００１２】
本発明の好ましい実施の形態においては、上記ポリシリコンの薄膜を薄くする処理は、ドライエッチングにより行う。このような構成によれば、上記ポリシリコン層の厚さを正確に仕上げるのに適している。
【００１３】
本発明の好ましい実施の形態においては、上記ポリシリコンの薄膜を薄くする処理は、上記ポリシリコンの薄膜に対して熱酸化処理を施した後にウエットエッチングを施すことにより行う。このような構成によれば、上記ポリシリコンの薄膜のうち上記熱酸化処理により酸化された部分を、ウエットエッチングにより選択的に除去することが可能である。したがって、上記ポリシリコンの薄膜を薄くする工程を、比較的短時間で完了することができる。
【００１４】
本発明の好ましい実施の形態においては、上記ポリシリコンの薄膜を薄くする処理は、研磨処理により行う。このような構成によれば、上記ポリシリコン層を正確な厚さとしつつ、その表面を平滑に仕上げることが可能である。これは、上記ポリシリコン層上にたとえばゲート絶縁膜およびゲート電極を積層させるのに適している。
【００１５】
本発明の好ましい実施の形態においては、上記ポリシリコンの薄膜を形成する処理においては、上記基板温度が６５０℃以上である条件でＣＶＤ法を用いて成膜することにより、上記ポリシリコンの薄膜の厚さを５０００Å以上とするとともに、上記ポリシリコンの薄膜を薄くする処理においては、上記ポリシリコンの薄膜の厚さを１０００Å以下とする。このような構成によれば、上記薄膜トランジスタ素子のＯＮ／ＯＦＦ電流比を大きくしつつ、移動度を高めるのに好適である。
【００１６】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１８】
図１〜図６は、本発明に係る薄膜トランジスタ素子の製造方法の一例を用いて液晶表示装置を製造する場合の各工程を示している。
【００１９】
まず図１に示すように、ＴＦＴ基板１Ａ上にポリシリコンの薄膜２Ａを形成する。ポリシリコンの薄膜２Ａの形成には、たとえばＣＶＤ法（化学的気相成長法）を用いる。このＣＶＤ法においては、成膜ガスとしてたとえばＳｉＨ4、キャリアガスとしてＮ2またはＨｅを用いる。また、ＴＦＴ基板１Ａの温度を、６５０℃に保つ。この条件でＣＶＤ法による成膜処理を行い、厚さが５０００Åのポリシリコンの薄膜２Ａを形成する。このような手法によれば、ポリシリコンの薄膜２Ａを構成する結晶粒２０の平均粒径を、５０００Å程度とすることができる。なお、５０００Å以上とすることが好ましい。さらに、成膜時間の長時間化を防止するには、ポリシリコンの薄膜２Ａの厚さとしては、５０００〜１００００Åが好適である。
【００２０】
次に、図２に示すように、ポリシリコンの薄膜２Ａに対して薄肉化処理を施すことによりポリシリコンの薄膜２Ｂを形成する。この薄肉化処理は、たとえばエッチングガスＧとしてＣＦ4、ＳＦ6、Ｃｌ2などを用いたドライエッチングにより行う。このドライエッチングにおいては、エッチングガスＧの流量、エッチング時間といった処理条件を適切に設定することにより、エッチング量を制御する。これにより、厚さが１０００Åのポリシリコンの薄膜２Ｂを形成する。なお、ポリシリコンの薄膜２Ｂの厚さとしては、１０００Å以下とすることが好ましい。さらに、薄膜トランジスタ素子の誤作動防止の観点からは、ポリシリコンの薄膜２Ｂの厚さとしては、２００〜１０００Åが好適である。
【００２１】
ポリシリコンの薄膜２Ｂを形成した後は、ポリシリコンの薄膜２Ｂにたとえばフォトリソグラフィの手法を用いたパターニングを施す。このパターニングにおいては、まずポリシリコンの薄膜２Ｂを感光性材料からなるフォトレジストにより覆う。次いで、ガラス板上にパターンを描いたマスクを用意し、このマスクを通して可視光あるいは紫外光を上記フォトレジストに対して露光する。フォトレジストのうち露光されなかった部分を現像処理により除去する。この結果、図３に示すポリシリコン層２が得られる。ポリシリコン層２を形成した後は、ポリシリコン層２を覆うように、ゲート絶縁膜５１を形成する。ゲート絶縁膜５１の形成は、たとえばＣＶＤ法またはスパッタリング法によりＳｉＯ2やＳｉ3Ｎ4などの膜を形成した後にパターニングを施すことにより行う。
【００２２】
次いで、図４に示すように、ゲート絶縁膜５１上にゲート電極３１を形成する。ゲート電極３１の形成は、スパッタリング法などによりアルミニウム、タンタル、タングステンなどの金属薄膜を成膜した後にパターニングを施すことにより行う。また、ゲート絶縁膜５１およびゲート電極３１の間に生じた段差の平滑化を目的として、部分絶縁膜５２を形成する。この後に、たとえばヒ素を用いたインプランテーション処理を施すことにより、ソース領域２２およびドレイン領域２３を形成する。ポリシリコン層２のうちソース領域２２およびドレイン領域２３に挟まれた部分がチャネル領域２１となる。
【００２３】
続いて、図５に示すように、ＳｉＯ2またはＳｉＮからなる層間絶縁膜４を形成する。層間絶縁膜４の形成は、たとえば４００℃程度の環境下においてプラズマＣＶＤ法を用いてなされる。
【００２４】
層間絶縁膜４を形成した後は、図６に示すように、ソース電極３２、ドレイン電極３３、中継電極３６、およびソース配線３８を以下の手順により形成する。まず、ドライエッチングにより層間絶縁膜４を貫通するコンタクトホール４ａ，４ｂを形成する。次に、たとえばＡｌ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉを用いたスパッタ法により導体の薄膜を形成する。スパッタ法によれば、コンタクトホール４ａ，４ｂ内を埋めるように上記導体の薄膜を形成することができる。この後は、上記導体の薄膜に対してドライエッチングなどを施すことにより、ソース電極３２、ドレイン電極３３、ソース配線３８、および中継電極３６を形成する。以上の工程により、薄膜トランジスタ素子Ａが得られる。
【００２５】
この後は、液晶表示装置の製造工程として既知の工程により、図７に示す液晶表示装置Ｂを完成させる。たとえば、中継電極３６およびソース配線３８を覆うように保護膜５３を形成し、その上にＩＴＯからなる画素電極３４をパターニングする。そして、ポリイミド樹脂などを用いて配向膜６Ａを形成する。一方、対向基板１ＢにＩＴＯからなる共通電極３５および配向膜６Ｂを積層させる。次いで、ＴＦＴ基板１Ａおよび対向基板１Ｂを対向させ、これらの間の空間をシール部材（図示略）により区画し、その区画領域内に液晶材料７１を充填して密封することにより液晶層７を形成する。そして、適宜、制御ＩＣ（図示略）や接続端子部（図示略）を設けることにより、液晶表示装置Ｂが得られる。
【００２６】
薄膜トランジスタ素子Ａは、液晶表示装置Ｂにおいて、液晶層７の所望部分における液晶材料７１に含まれる液晶分子の配列方向を切り替える、いわゆるスイッチング機能を果たす。薄膜トランジスタ素子Ａのスイッチング機能は、ゲート電極３１へのゲート電圧の印加制御により行う。ゲート電極３１にゲート電圧が印加されると、ソース領域２２とドレイン領域２３とが導通状態となる。これにより、ソース配線３８から、ソース電極３２、ポリシリコン層２、ドレイン電極３３、および中継電極３６を介して画素電極３４に信号電圧が印加される。この信号電圧の印加により、画素電極３４と共通電極３５のうち画素電極３４と対向する部分との間に電界が生じる。この結果、画素ごとの表示状態が適宜変更され、液晶表示装置Ｂの画像表示が実現される。
【００２７】
次に本発明に係る薄膜トランジスタ素子の製造方法、およびこの製造方法により製造された薄膜トランジスタ素子Ａ、液晶表示装置Ｂの作用について以下に説明する。
【００２８】
ポリシリコンの薄膜２Ａは、その厚さが５０００Åと比較的厚い。ＣＶＤ法による成膜においては、膜厚が厚いほど結晶粒２０の平均結晶粒径を大きくすることができる。また、基板１Ａの温度を６５０℃程度の比較的高温としておくと、結晶粒２０の平均結晶粒径を大きくするのに有利である。これらにより、本実施形態においては、結晶粒２０の平均結晶粒径を５０００Å程度とすることが可能である。結晶粒２０の平均結晶粒径が大きいほど、薄膜トランジスタ素子Ａの移動度を高めることが可能である。
【００２９】
一方、ポリシリコンの薄膜２Ａを薄くする工程を経ることにより、ポリシリコン層２としては、厚さが１０００Åと比較的薄肉のものを形成できる。これにより、薄膜トランジスタ素子ＡのＯＮ／ＯＦＦ電流比を大きくすることが可能である。
【００３０】
以上より、本実施形態によれば、薄膜トランジスタ素子ＡのＯＮ／ＯＦＦ電流比を大きくしつつ、移動度を高めることが可能であり、液晶表示装置Ｂの画質向上と液晶表示装置Ｂの表示切替速度の高速化とを図るのに好適である。
【００３１】
本実施形態においては、ポリシリコンの薄膜２Ａの形成にＣＶＤ法を用いることにより、ポリシリコンの薄膜２Ａを平均結晶粒径が比較的大きいものとして形成する。これは、たとえば従来技術の例のように、平均結晶粒径を大きくするための手段としてＥＬＡ処理を用いる場合とは異なり、成膜に数十時間という長時間を要することがない。したがって、平均結晶粒径が比較的大きいポリシリコン層２を比較的短時間で形成することが可能であり、薄膜トランジスタ素子Ａおよび液晶表示装置Ｂの製造効率を高めることができる。
【００３２】
また、ポリシリコンの薄膜２Ａの薄肉化処理にドライエッチングを用いることにより、ポリシリコンの薄膜２Ｂおよびポリシリコン層２を所望の厚さに仕上げることができる。なお、ドライエッチングにおけるエッチングガスＧの流量やエッチング時間などを適宜設定することにより、ポリシリコン層２を本実施形態よりもさらに薄肉に仕上げることも容易である。
【００３３】
本発明に係る薄膜トランジスタ素子の製造方法の他の例としては、図２に示したポリシリコンの薄膜２Ａの薄肉化処理に、上述した実施形態において用いたドライエッチングに代えて、研磨処理を用いる方法がある。この研磨処理としては、たとえばChemical Mechanical Planarization（以下、ＣＭＰ）法が適している。ＣＭＰ法を用いた研磨処理においては、研磨用のスラリを介して研磨パッドをポリシリコンの薄膜２Ａに押圧し、この状態でＴＦＴ基板１Ａと上記研磨パッドとを回転させる。これによりポリシリコンの薄膜２Ａの表面が上記スラリとの化学反応によりエッチングされるとともに、上記研磨パッドにより物理的に切削される。ＣＭＰ法を用いれば、ポリシリコンの薄膜２Ｂの厚さを機械的手段により比較的正確に仕上げることが可能であるとともに、その表面を比較的平滑に仕上げることが可能である。
【００３４】
図８は、本発明に係る薄膜トランジスタ素子の製造方法の他の例を示している。本実施形態においては、図１に示したポリシリコンの薄膜２Ａを形成した後に、ポリシリコンの薄膜２Ａに対して熱酸化処理を施す。これにより、図８に示すＳｉＯ2からなる酸化膜２Ａｂを形成する。この熱酸化処理においては、酸化温度および処理時間を適切に設定することにより、酸化膜２Ａｂの厚さを４０００Åとする。これにより、酸化されていないポリシリコンの薄膜２Ａａの厚さを１０００Åとする。
【００３５】
酸化膜２Ａｂを形成した後は、たとえばウエットエッチングを用いて酸化膜２Ａｂを除去し、ポリシリコンの薄膜２Ａａのみを残存させる。このウエットエッチングにおいては、ポリシリコンとＳｉＯ2とのエッチング比が大きいエッチング液を用いることが好ましい。ポリシリコンの薄膜２Ａａは、図２に示すポリシリコンの薄膜２Ｂに相当するものとなる。
【００３６】
本実施形態によれば、ポリシリコンの薄膜２Ａを薄くする手段としてウエットエッチングを用いるため、たとえばドライエッチングを用いた場合と比べて、より短時間でポリシリコンの薄膜２Ａを薄くすることが可能である。したがって、薄膜トランジスタ素子Ａ、さらには液晶表示装置Ｂの製造効率を高めるのに好適である。
【００３７】
熱酸化処理において酸化膜２Ａｂの厚さを正確に制御することにより、ポリシリコンの薄膜２Ａａ（図２におけるポリシリコンの薄膜２Ｂ）の厚さを正確に仕上げることができる。したがって、上述したように製造効率を高めることが可能であるにもかかわらず、ポリシリコン層２を正確な厚さとすることができる。
【００３８】
本発明に係る薄膜トランジスタ素子の製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。
【００３９】
ポリシリコンの薄膜を薄くする手段としては、上述したドライエッチング、熱酸化処理とウエットエッチングの組み合わせ、およびＣＭＰ法が適しているが、これらに限定されず、ポリシリコンの薄膜を所望の厚さに仕上げることが可能な処理を用いればよい。
【００４０】
ポリシリコンの薄膜に薄肉化処理を施した後に、パターニングを施してポリシリコン層を形成する手順に代えて、ポリシリコンの薄膜にパターニングを施した後に、薄肉化処理を施す手順としてもよいのはもちろんである。
【００４１】
本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例であり、たとえば有機ＥＬ表示装置など様々な表示装置のスイッチングに用いることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る薄膜トランジスタ素子の製造方法の一例において、ポリシリコンの薄膜を形成する工程を示す要部断面図である。
【図２】本発明に係る薄膜トランジスタ素子の製造方法の一例において、ポリシリコンの薄膜を薄くする工程を示す要部断面図である。
【図３】本発明に係る薄膜トランジスタ素子の製造方法の一例において、ポリシリコン層を形成する工程を示す要部断面図である。
【図４】本発明に係る薄膜トランジスタ素子の製造方法の一例において、ゲート電極を形成する工程を示す要部断面図である。
【図５】本発明に係る薄膜トランジスタ素子の製造方法の一例において、層間絶縁膜を形成する工程を示す要部断面図である。
【図６】本発明に係る薄膜トランジスタ素子の製造方法の一例において、ソース電極およびドレイン電極を形成する工程を示す要部断面図である。
【図７】本発明に係る薄膜トランジスタ素子の製造方法の一例を用いて製造された液晶表示装置を示す要部断面図である。
【図８】本発明に係る薄膜トランジスタ素子の製造方法の他の例において、ポリシリコンの薄膜を薄くする工程を示す要部断面図である。
【図９】従来の薄膜トランジスタ素子の一例を示す要部断面図である。
【符号の説明】
【００４３】
Ａ        薄膜トランジスタ素子
Ｂ        液晶表示装置
Ｇ        エッチングガス
１Ａ      ＴＦＴ基板
１Ｂ      対向基板
２        ポリシリコン層
２Ａ，２Ｂ  ポリシリコンの薄膜
４        層間絶縁膜
６Ａ，６Ｂ  配向膜
２０      結晶粒
２１      チャネル領域
２２      ソース領域
２３      ドレイン領域
３１      ゲート電極
３２      ソース電極
３３      ドレイン電極
５１      ゲート絶縁膜
５３      保護膜
【図１】
2006324338.tif 000003
【図２】
2006324338.tif 000004
【図３】
2006324338.tif 000005
【図４】
2006324338.tif 000006
【図５】
2006324338.tif 000007
【図６】
2006324338.tif 000008
【図７】
2006324338.tif 000009
【図８】
2006324338.tif 000010
【図９】
2006324338.tif 000011