(57)【要約】【課題】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置におけるインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置の製造方法を提供することを目的とする。【解決手段】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造において、低不純物濃度であるソースドレイン部のシリコン表面近傍の不純物濃度を低くすることにより、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減する。さらに、上記工程をMOSトランジスタの閾値電圧調整用イオン注入と同時に行なうことにより、工程数の増加を抑えるとともに高精度かつ低コストで短TATな半導体装置の製造方法を提供することを特徴とする。【選択図】図６
2006324468.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に第２導電型のウェル領域を形成する工程と、前記第２導電型のウェル領域を素子分離する工程と、前記第２導電型のウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第２導電型のウェル領域内に第１導電型のソースおよびドレイン領域を形成する工程と、前記第１導電型の半導体基板内に形成した第２導電型のウェル領域の表面近傍の濃度を調節するため不純物を導入する工程と、前記第２導電型のウェル領域内に形成した第１導電型のソースおよびドレイン領域の濃度を調節するため不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型のソースおよびドレイン領域を形成する工程は、1×1016〜１×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１導電型のソースおよびドレイン領域の濃度調節のため不純物を導入する工程と、前記第２導電型のウェル領域の表面近傍の濃度調節のため不純物を導入する工程とを同時に行なうことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型のソースおよびドレイン領域の濃度調節を行なう工程は、前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節を行なうことを特徴とする請求項２あるいは３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板内に形成した前記第２導電型のウェル領域の表面近傍の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第１導電型の不純物を導入するか、第２導電型の不純物を導入するかを選択することを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置の製造方法。
【請求項６】
前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節をする工程は、前記所望のMOSトランジスタの閾値電圧を得る際に選択した不純物の導電型により、不純物を導入する領域を選択することを特徴とした請求項４あるいは５に記載の半導体装置の製造方法。
【請求項７】
半導体基板表面に第２導電型のウェル領域を形成する工程と、前記第２導電型のウェル領域を素子分離する工程と、前記第２導電型のウェル領域の表面近傍の濃度を調節するために第１の不純物を導入する工程と、前記第２導電型のウェル領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に第２の不純物を導入する工程と、前記第２導電型のウェル領域に第１導電型のソースおよびドレイン領域を形成する工程とからなる半導体装置の製造方法において、前記第1の不純物の導電型が第１導電型の場合は前記第1の不純物が導入される範囲は前記ゲート電極によって覆われる範囲を超えず、前記第1の不純物の導電型が第２導電型の場合は前記第1の不純物が導入される範囲は前記第1導電型のソースおよびドレイン領域まで達することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１導電型のソースおよびドレイン領域を形成する工程は、1×1016〜１×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体基板内に形成した前記第２導電型のウェル領域の表面近傍の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第１導電型の不純物を導入するか、第２導電型の不純物を導入するかを選択することを特徴とする請求項７あるいは８記載の半導体装置の製造方法。
【請求項１０】
半導体基板表面に設けられた第２導電型のウェル領域と、
前記ウェル領域の周囲に設けられた素子分離領域と、
前記ウェル領域の表面近傍の濃度を調節するために設けられた第１の不純物層と、
前記ウェル領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ウェル領域に前記ゲート電極をはさんで対向して設けられた第１導電型のソースおよびドレイン領域とからなる半導体装置において、
前記第1の不純物層の導電型が第１導電型の場合は前記第1の不純物が導入される範囲は前記ゲート電極によって覆われる範囲を超えず、前記第1の不純物の導電型が第２導電型の場合は前記第1の不純物が導入される範囲は前記第1導電型のソースおよびドレイン領域まで達することを特徴とする半導体装置。
【請求項１１】
前記第１導電型のソースおよびドレイン領域は、1×1016〜１×1018atom/cm3程度の低不純物濃度領域と1×1019atom/cm3以上の高不純物濃度領域とからなる請求項１０記載の半導体装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のCMOS型集積回路の断面構造を図９に示す。N+型拡散層２０４は、Nチャンネル型MOSトランジスタ３０１のドレイン接合の電界を緩和して高耐圧化することと、N++型拡散層２０３よりも低濃度にすることによって、Nチャンネル型MOSトランジスタ３０１のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。同様にP+型拡散層２０６は、Pチャンネル型MOSトランジスタ３０２のドレイン接合の電界を緩和して高耐圧化することと、P++型拡散層２０５よりも低濃度にすることによって、Pチャンネル型MOSトランジスタ３０２のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。低不純物濃度のソースドレイン部と高不純物濃度のソースドレイン部を有する、いわゆるライトドープドレイン(以下LDD)構造を形成している。
【０００３】
図９を用いてCMOS型集積回路の製造工程を説明する。半導体基板１０１がN型の導電型であるとし、Nチャンネル型MOSトランジスタ３０１を形成する領域にイオン注入法によりP型の不純物、例えばボロンなどを注入し、熱拡散法を用いてPwellとなるP-型拡散層２０１を形成する。また、Pチャンネル型MOSトランジスタ３０２を形成する領域には、Nチャンネル型MOSトランジスタ３０１を形成と同様にイオン注入法および熱拡散法を用いてN型の不純物、たとえばリンなどを拡散させ、NwellとなるN-型拡散層２０２を形成する。
【０００４】
次にフィールド部の反転を防止する為に、P+拡散層２０７およびN+拡散層２０８をそれぞれP-型拡散層２０１およびN-型拡散層２０２のシリコン表面に形成する。次にNチャンネル型MOSトランジスタ３０１とPチャンネル型MOSトランジスタ３０２の素子間を絶縁分離する為に、LOCOS方式を用いて選択酸化を行い、シリコン酸化膜１０２を形成する。
次にMOSトランジスタの閾値電圧を調節するため、ゲート電極１０５が形成される領域直下の半導体基板１０１の表面にイオン注入法により不純物を注入する。このとき、ゲート電極が形成される領域直下の半導体基板１０１の表面にイオン注入された不純物の拡散深さは、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２の低不純物濃度ソースドレイン部となるN+型拡散層２０４およびP+型拡散層２０６の拡散深さよりも浅くなる。
【０００５】
その後に、酸化によりゲート酸化膜１０４を形成し、その上にポリシリコンを形成し、ポリシリコンにイオン注入法または固相拡散法により不純物を高濃度に拡散させる。その後、ポリシリコンをパターニングし、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２のゲート部となるゲート電極１０５を形成する。
次に、Nチャンネル型MOSトランジスタ３０１の高不純物濃度のソースドレイン部を形成する領域にイオン注入法を用いてN++拡散層２０３を形成する。同様にPチャンネル型MOSトランジスタ３０２の高不純物濃度なソース部、ドレイン部を形成する領域にイオン注入法を用いて、P++型拡散層２０５を形成する。
【０００６】
続いて、Nチャンネル型MOSトランジスタ３０１となる領域に、ゲート電極１０５のセルフアラインでN型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるN+型拡散層２０４を形成する。同様にPチャンネル型MOSトランジスタ３０２となる領域に、ゲート電極１０５のセルフアラインでP型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるP+型拡散層２０６を形成する。
【０００７】
その後、全面に中間絶縁膜１０３を形成し、その後中間絶縁膜１０３を開孔し、さらに配線材料を形成して、ソース電極１０６とドレイン電極１０７を形成する。
【特許文献１】特許公開平６−２０４４７３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
まず始めに図９を用いて説明したCMOS型集積回路のうち、Nチャンネル型MOSトランジスタ３０１を用いて説明する。Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されると、Nチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。
【０００９】
このとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により、空乏層が生じるが、シリコン表面においてはゲート電極１０５の電界の影響によって空乏層が広がらないため、最も高電界がかかることになる。よって、ドレイン電極１０７にかかる電圧が高電圧となると、シリコン表面付近においてインパクトイオン化現象によって電子・正孔対が発生する。発生した電子は、ドレイン部にかかる電界に加速されてドレイン電極１０７に流れ込み、正孔はP-型拡散層２０１に流れ込む。
【００１０】
このときのトランジスタの電気的特性を図８に示す。点線がインパクトイオン化現象により、高電圧においてドレイン電極１０７に流れる電流が増加したNMOSトランジスタの電気的特性を表しており、実線はインパクトイオン化現象が発生していないNMOSトランジスタの電気的特性を表している。このように、図８の点線に示すようなドレインに高電圧がかかる領域でのインパクトイオン化現象による電流増加が発生することで、半導体装置の電気的特性が変動することが想定される。
【００１１】
本発明は、CMOS半導体集積回路などのMOSトランジスタを含む半導体装置のインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置の製造方法である。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第一導電型の半導体基板に第二導電型の不純物拡散層を形成する工程と、前記半導体基板と前記第二導電型の不純物拡散層を素子分離する工程と、前記第二導電型の不純物拡散層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第二導電型の不純物拡散層内に第一導電型の不純物拡散層を形成する工程と、前記第一導電型の半導体基板内に形成した第二導電型の不純物拡散層の濃度を調節するため不純物を導入する工程と、前記第二導電型の不純物拡散層内に形成した第一導電型の不純物拡散層の濃度を調節するため不純物を導入する工程とを有することを特徴とする半導体装置の製造方法とした。
（２）第二導電型の不純物拡散層内に形成する前記第一導電型の不純物拡散層は、1×1016〜１×1018atom/cm3程度の低不純物濃度層と1×1019atom/cm3以上の高不純物濃度層を有することを特徴とする半導体装置の製造方法とした。
（３）前記第二導電型の不純物拡散層内に形成した前記第一導電型の不純物拡散層の濃度調節のため不純物を導入する工程と、前記第二導電型の不純物拡散層の濃度調節のため導入する工程を同時に行なうことを特徴とする半導体装置の製造方法とした。
（４）前記第二導電型の不純物拡散層内に形成した前記第一導電型の不純物拡散層の濃度調節を行なう工程は、前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節を行なうことを特徴とする半導体装置の製造方法とした。
（５）前記第一導電型の半導体基板内に形成した前記第二導電型の不純物拡散層の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第一導電型の不純物を導入するか、第二導電型の不純物を導入するかを選択することを特徴とする半導体装置の製造方法とした。
（６）前記第二導電型の不純物拡散層内に形成した前記低不純物濃度の第一導電型の不純物拡散層の濃度調節をする工程は、前記の所望のMOSトランジスタの閾値電圧を得る際に選択した不純物の導電型により、不純物を導入する領域を選択することを特徴とした半導体装置の製造方法とした。
【発明の効果】
【００１３】
上述したように、本発明では、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造において、低不純物濃度であるソースドレイン部のシリコン表面近傍の不純物濃度を低くすることにより、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減し、上記工程をMOSトランジスタの閾値電圧調整用イオン注入と同時に行なうことにより、工程数の増加を抑えながら、高精度かつ低コストで短TATな半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
【実施例】
【００１５】
以下、本発明の実施の形態をNチャネル型トランジスタの製造方法を例に図１から図７に基づいて説明する。
【００１６】
図１に示すように、半導体基板１０１、例えばリンを添加した抵抗率8〜12ΩcmのN型の半導体基板に犠牲酸化膜を例えば熱酸化により形成し、Pウェルとなる領域にイオン注入を用いて例えばP型不純物となるボロンを注入し、1000℃〜1200℃の温度で数時間から十数時間熱処理を行なうことで1×1015〜1×1016 atom/cm3程度の濃度となるP-型拡散層２０１となる領域を形成する。その後、LOCOS法を用いて素子分離１０２、例えば膜厚数千Åから１μｍの熱酸化膜を形成する。ここで、素子分離１０２下のシリコン表面の反転耐圧を高くする必要がある場合は、素子分離１０２下のP-型拡散層２０１のシリコン表面領域に例えばボロンなどの不純物をイオン注入により導入し、1×1017atom/cm3程度の濃度となるP型の拡散層を形成する。次に、Nチャンネル型MOSトランジスタを形成する領域の酸化膜をフッ酸が含まれる溶液を用いて除去し、犠牲酸化膜を例えば熱酸化により形成する。
【００１７】
その後、図２に示すようにNチャネル型MOSトランジスタが形成される領域の一部に、Nチャネル型MOSトランジスタの閾値電圧を調整するためのイオン注入を選択的に行なう。このとき、選択的にイオン注入を行なう為に図１まで形成した状態の半導体基板１０１上に、レジスト１１０、たとえば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて選択的に露光処理と現像処理とを行って、レジスト１１０をパターニングする。
【００１８】
ここで本発明は、MOSトランジスタの種類または所望の閾値電圧の値により、閾値電圧調整用の不純物のイオン注入をするために開口する領域を図２の(a)、(b)に示すように変化させる。このようにすることで、後述するようにインパクトイオン化現象によるMOSトランジスタの特性変動を低減させることができる。
【００１９】
次に、閾値電圧を調整するための不純物をイオン注入する領域を決定するための条件を下記に示す。ここでは、Nチャネル型MOSトランジスタを例に挙げる。例えば、Nチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも高電圧のときについて考えると、閾値電圧調整用にイオン注入される不純物はP型不純物、例えばボロンになる。また、Nチャネル型トランジスタの構造を考えてみると、図９に示すようにNチャネル型MOSトランジスタ３０１のソースドレイン部はN+拡散層２０４およびN++拡散層２０３によって形成されている。よって、閾値電圧調整用にイオン注入されるP型不純物（たとえばボロン）とN型であるソースドレイン部の極性は異なる。よって、図３(a)に示すように、閾値電圧調整用不純物注入領域２０９をゲート電極１０５の幅よりもソースドレイン部が形成される領域の方向に長く設定する。これにより、図６(a)に示すように、最終的にNチャンネル型MOSトランジスタが形成されたとき、低不純物濃度ソースドレイン部となるN+拡散層２０４は、逆極性である閾値電圧調整用P型不純物、例えばボロンが注入されている為、N型であるシリコン表面近傍の不純物濃度はP型不純物により幾分打ち消されて低くなることになる。図９のNチャンネル型MOSトランジスタ３０１を例にインパクトイオン化現象について考えてみる。Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されるとNチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。そのとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により空乏層が生じるが、シリコン表面においてはゲート電極１０５の電界の影響によってP-型拡散層２０１側の空乏層が伸びにくく、N+型拡散層２０４とP-型拡散層２０１の接合面においてシリコン表面が最も高電界がかかる。そのため、PN接合部ではゲート電極直下のシリコン表面付近が最もインパクトイオン化現象が発生しやすい領域となる。しかし、本発明では、前述したようにNチャンネル型MOSトランジスタにおける低不純物濃度ソースドレイン部領域のシリコン表面近傍の不純物濃度を低下させることによって、N+型拡散層２０４側の空乏層幅が広がり、ゲート電極直下のシリコン表面付近の電界が緩和されるので、インパクトイオン化現象の発生を低減できる。
【００２０】
次にNチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも低電圧のときについて説明する。所望の閾値電圧が未調整の場合に比べて低電圧のときは、閾値電圧調整用にイオン注入される不純物はN型不純物、例えば砒素になる。また、Nチャネル型トランジスタの構造を考えてみると、図９に示すようにNチャネル型MOSトランジスタ３０１のソースドレイン部はN+拡散層２０４およびN++拡散層２０３によって形成されている。よって、閾値電圧調整用にイオン注入されるN型不純物、たとえば砒素とソースドレイン部の極性は同一となる。よって、図３(a)に示すように、閾値電圧調整用不純物注入領域２０９をゲート電極１０５の幅よりもソースドレイン部が形成される領域の方向に長く設定すると、低不純物濃度ソースドレイン部となるN+拡散層２０４はシリコン表面近傍における不純物濃度が増加し、MOSトランジスタの動作時にインパクトイオン化現象が発生しやすい状態となる。そこで、閾値電圧調整用にイオン注入される不純物とソースドレイン部の極性が同一の場合においては、図６(b)に示すように閾値電圧調整用不純物注入領域２０９はゲート電極の幅よりも内側に設定し、ソースドレイン部に注入されないようにすることで、低不純物濃度ソースドレイン部のシリコン表面における不純物濃度が増加するのを防止する。これにより、Nチャンネル型MOSトランジスタにおける低不純物濃度ソースドレイン部領域のシリコン表面近傍の不純物濃度の増加防止によって、N+型拡散層２０４側の空乏層幅が狭まるのを防ぎ、ゲート電極直下のシリコン表面付近の電界が強くなることを抑制するので、インパクトイオン化現象の発生を低減できる。
【００２１】
上記の例では、Nチャンネル型MOSトランジスタを例に挙げて説明したが、本発明はPチャンネル型MOSトランジスタにおいても同様の効果が得られる。Pチャンネル型MOSトランジスタの場合においても、ソースドレイン部とPチャンネル型MOSトランジスタの閾値電圧調整用不純物の極性を考慮し、逆極性であれば図６(a)に示したように閾値電圧調整用不純物の注入領域を設定し、同極性であれば図６(b)に示したように閾値電圧調整用不純物の注入領域を設定することで、インパクトイオン化現象の発生を低減できる。
【００２２】
以上で説明したように、Nチャンネル型MOSトランジスタの種類または所望の閾値電圧の値により、閾値電圧調整用の不純物のイオン注入をするために開口する領域を設定する(以下では、Nチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも高電圧のときとする)。図２(a)に示すように閾値電圧調整用不純物、例えばボロンをイオン注入し、不純物を選択的に半導体基板にイオン注入するために用いたレジスト１１０を除去する。
【００２３】
その後、Nチャンネル型MOSトランジスタが形成される領域の酸化膜をフッ酸が含まれる溶液によって除去し、ゲート絶縁膜１０４、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。本説明では、ゲート絶縁膜１０４形成前に閾値電圧調整用不純物のイオン注入を行なっているが、ゲート絶縁膜１０４形成後に上記で説明したような閾値電圧調整用不純物のイオン注入を行なう場合もある。
【００２４】
続いて、図３(a)のようにゲート絶縁膜１０４上に、例えば化学気相成長法によって膜厚100nm〜200nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコンをパターニングし、所望の位置にゲート電極１０５を形成する。
【００２５】
次に、図４に示すように、イオン注入を用いて選択的にN型不純物、例えば砒素を注入し、1×1019atom/cm3以上となるN++拡散層２０３を形成し、図５に示すように、Nチャンネル型MOSトランジスタとなる領域に、ゲート電極１０５をマスクとしたセルフアラインでN型不純物、例えばリンをイオン注入にて注入し、1×1016〜1×1018atom/cm3となるN+拡散層２０４を形成する。
【００２６】
続いて、図７に示すように例えばモノシラン（SiH4）と酸素（O2）とジボラン（B2H6）とホスフィン（PH3）とを原料ガスとする常圧化学気相成長法により、リンとボロンとを含有する酸化シリコン膜であるＢＰＳＧ膜からなる膜厚500〜800ｎｍ程度の層間絶縁膜１０３を全面に形成し、つぎに例えば温度900℃程度で熱処理を行い、層間絶縁膜１０３の表面を平坦化する。
【００２７】
次に、平坦化された層間絶縁膜１０３の表面に例えば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて露光処理と現像処理とを行って、コンタクトホールを形成する所望の領域を開口するようにパターニングする。
【００２８】
さらに続いて、パターニングしたフォトレジストをマスクにして、層間絶縁膜１０３をエッチングして、開孔をしてコンタクトホールを形成する。その後、エッチングのマスクとして用いた感光性樹脂を除去する。
【００２９】
つぎに、スパッタリング法によって例えばアルミニウム（Al）とシリコン（Si）と銅（Cu）とを含有する合金膜を、配線用金属として全面に厚さ１μｍで形成する。
【００３０】
さらに、回転塗布法によって感光性樹脂を全面に形成し、所定のフォトマスクを用いて露光処理と現像処理とを行い、配線を形成する所望の領域を開口するようにパターニングする。つぎに、パターニングしたフォトレジストをマスクとして、合金膜をエッチングして配線用金属であるソース電極１０６とドレイン電極１０７を形成し、エッチングのマスクとして用いた感光性樹脂を除去する。
【００３１】
上記までの説明において、リンを添加した抵抗率8〜12ΩcmのN型の半導体基板を例に挙げたが、抵抗率および極性が異なる半導体基板、例えばP型20〜30Ωcmなどを使ったとしても同様の効果が得られる。また、半導体基板内に1極性のウェル構造しかないシングルウェル構造について説明をしたが、N型、P型、両方の極性のウェル構造においても同様である。つまり、CMOS半導体集積回路の製造に適用することが可能である。
【００３２】
以上、本発明に従って半導体装置を製造することによって、MOSトランジスタの動作時にソースドレイン端のPN接合に生じる空乏層にかかる電界、特にゲート電極による電界の影響により空乏層が狭まり、空乏層にかかる電界が最も大きくなるシリコン基板表面における電界を緩和することによって、インパクトイオン化現象の発生を低減することが可能である。また、本発明は閾値電圧調整用不純物のイオン注入と同時に低不純物濃度であるソースドレイン部のシリコン表面近傍の不純物濃度を低くする為、工程数を増加させることなくインパクトイオン化現象を低減させる為、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置を高精度かつ低コストで製造することが可能となる方法である。
【図面の簡単な説明】
【００３３】
【図１】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図２】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図３】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図４】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図５】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図６】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図７】本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。
【図８】本発明による半導体装置の電気的特性を示す模式的図。
【図９】従来の製造方法による半導体装置の模式的断面図。
【符号の説明】
【００３４】
１０１    半導体基板
１０２    素子分離
１０３    層間絶縁膜(BPSG膜)
１０４    絶縁膜(ゲート酸化膜)
１０５    ゲート電極
１０６    ソース電極
１０７    ドレイン電極
１０８    電源電圧
１０９    グランド
１１０    レジスト
２０１    P-型拡散層(Pwell)
２０２    N-型拡散層(Nwell)
２０３    N++型拡散層(N+S/D)
２０４    N+型拡散層(N-Offset)
２０５    P++型拡散層(P+S/D)
２０６    P+型拡散層(P-Offset)
２０７    P+型拡散層(P±Field)
２０８    N+型拡散層(N±Field)
２０９    閾値電圧調整用不純物注入領域
２１０    不純物注入領域
３０１    Nチャンネル型MOSトランジスタ
３０２    Pチャンネル型MOSトランジスタ
３０３    Nチャンネルデプレッション型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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