(57)【要約】【課題】  チップサイズの増大を抑えながら微小なヒステリシス電圧幅を得る。【解決手段】  電圧Ｖinがしきい値電圧ＶTHよりも高い場合、トランジスタＱ５がオフする。このとき、定電流回路１２から抵抗Ｒ１２とトランジスタＱ１１を介して電流が流れる。抵抗Ｒ１３の両端の電圧はともに順方向電圧ＶＦとなり、抵抗Ｒ１３には電流が流れない。電圧Ｖinがしきい値電圧ＶTLよりも低い場合、トランジスタＱ５がオンする。このとき、定電流回路１２から抵抗Ｒ１１、トランジスタＱ５を介して電流が流れるとともに、トランジスタＱ３、Ｑ４のベースから抵抗Ｒ１３、Ｒ１２、Ｒ１１、トランジスタＱ５を介して電流が流れる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一対の差動入力トランジスタと、
この差動入力トランジスタと電源線との間に接続され且つベース同士が接続された一対の負荷トランジスタと、
前記電源線に対しエミッタ接地され、前記差動入力トランジスタと前記負荷トランジスタとを備えた差動増幅回路の出力電圧を入力とする出力トランジスタと、
電流を出力する電流出力回路と、
この電流出力回路と前記出力トランジスタとの間に接続された第１の抵抗と、
前記電流出力回路の出力電流を流し得る向きに前記電源線に一端子が接続されたダイオードと、
前記電流出力回路と前記ダイオードの他端子との間に接続された第２の抵抗と、
前記ダイオードの他端子と前記負荷トランジスタのベースとの間に接続された第３の抵抗とから構成されていることを特徴とするコンパレータ。
【請求項２】
前記電流出力回路は定電流回路であることを特徴とする請求項１記載のコンパレータ。
【請求項３】
前記ダイオードは、ベースとコレクタとが接続されたトランジスタから構成されていることを特徴とする請求項１または２記載のコンパレータ。
【請求項４】
前記出力トランジスタの後段にバッファ回路を設けたことを特徴とする請求項１ないし３の何れかに記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス特性を有するコンパレータに関する。
【背景技術】
【０００２】
特許文献１には、差動入力トランジスタに対しインピーダンス変換用（レベルシフト用）のトランジスタを設け、入力電圧の上昇時と下降時とにおいて上記インピーダンス変換用トランジスタに流す電流を変えることによりオフセット電圧を生じさせるコンパレータが開示されている。特許文献２には、バイポーラトランジスタのベース・エミッタ間電圧がコレクタ電流に依存することに基づいて、入力差動回路の出力に応じてレベルシフト用トランジスタのバイアス電流を切り替えることにより微小なヒステリシス電圧を発生させるコンパレータが開示されている。
【特許文献１】特開２００４−３０４５１５号公報
【特許文献２】特開２００３−１７９４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５は、従来から用いられているヒステリシス付コンパレータの回路構成を示している。（ａ）、（ｂ）に示す矢印は、それぞれ後述するトランジスタＱ５がオフの場合、オンの場合の電流経路を示している。このコンパレータ１は、トランジスタＱ１〜Ｑ４と定電流回路４とからなる差動増幅回路５、定電流回路６．トランジスタＱ５および抵抗Ｒ１から構成されており、その出力ノードには抵抗Ｒ２、定電流回路７およびトランジスタＱ６からなる出力回路８が接続されている。定電流回路６の出力電流はＩａである。
【０００４】
図６は、このコンパレータ１の反転入力端子すなわちトランジスタＱ１のベースに基準電圧Ｖrefを印加した場合のしきい値電圧ＶTH、ＶTLを示している。非反転入力端子の電圧すなわちトランジスタＱ２のベースの電圧がしきい値電圧ＶTHよりも高くなると、トランジスタＱ５がオフ、トランジスタＱ６がオンになり、図５（ａ）に示すように定電流回路６から抵抗Ｒ１を介してトランジスタＱ３、Ｑ４のベースに電流Ｉ１が流れる。この電流Ｉ１は、Ｒ２／（Ｒ１＋Ｒ２）×Ｉａである。この電流Ｉ１により、しきい値電圧が基準電圧Ｖrefよりも低い電圧ＶTLに変化する。
【０００５】
これに対し、非反転入力端子の電圧が、しきい値電圧ＶTLよりも低くなると、トランジスタＱ５がオン、トランジスタＱ６がオフになり、図５（ｂ）に示すようにトランジスタＱ３、Ｑ４のベースから抵抗Ｒ１を介してトランジスタＱ５に電流Ｉ２が流れる。この電流Ｉ２は、（ＶＦ−ＶCEsat(Q5)）／Ｒ１である（ＶＦ：ＰＮ接合の順方向電圧）。この電流Ｉ２により、しきい値電圧が基準電圧Ｖrefよりも高い電圧ＶTHに変化する。
【０００６】
この構成で微小なヒステリシス電圧幅ＶHIS（＝ＶTH−ＶTL）を得ようとすると、電流Ｉ１、Ｉ２を低減する必要がある。例えばＲ１＝２ＭΩ、Ｉａ＝３μＡ（Ｔａ＝２７℃）の定数においてはＶHIS＝４．４ｍＶとなる。しかしながら、ＩＣチップに形成する抵抗の抵抗値が高くなるとチップサイズも増大する。この抵抗のチップサイズは例えば１ＭΩについて０．０２４ｍｍ2程度となり、一般にパッドのサイズが０．０１ｍｍ2程度であることを考慮すると、抵抗値を高めることはチップサイズを著しく増大させコスト高を招く結果となる。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、チップサイズの増大を抑えながら微小なヒステリシス電圧幅を得られるコンパレータを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載した手段によれば、差動入力トランジスタへの入力電圧に応じて差動増幅回路の出力電圧が変化し、その差動増幅回路の出力電圧により出力トランジスタがオンまたはオフになる。出力トランジスタがオフの状態にあっては、電流出力回路から第２の抵抗、ダイオードを介して電源線に電流が流れる。この時、ダイオードの他端子の電圧と負荷トランジスタのベースの電圧すなわち第３の抵抗の両端の電圧は、ともに電源線を基準電位として順方向電圧ＶＦとなるため、第３の抵抗には電流が流れない。このため、第１のしきい値電圧は、差動増幅回路単体の場合のしきい値電圧に等しくなる。
【０００９】
一方、差動入力トランジスタへの入力電圧が上記第１のしきい値電圧を超えて上昇または下降すると、出力トランジスタがオフからオンに変化する。この出力トランジスタがオンの状態（特に飽和オン状態）にあっては、電流出力回路から第１の抵抗、出力トランジスタを介して電源線に電流が流れるとともに、負荷トランジスタのベースから第３の抵抗、第２の抵抗、第１の抵抗、出力トランジスタを介して電流が流れる。ダイオードの他端子の電圧は、第３の抵抗による電圧降下により順方向電圧ＶＦよりも小さくなり、ダイオードはオフする。
【００１０】
このとき、電流出力回路から第１の抵抗に流れる電流による電圧降下により、第３の抵抗の両端子のうちダイオード側（第２の抵抗側）の電圧が上昇するので、第３の抵抗の端子間電圧が減少し、第３の抵抗に流れる電流が一層小さくなる。このため、第３の抵抗の抵抗値を比較的低く設定しても、第２のしきい値電圧を差動増幅回路単体の場合のしきい値電圧に近付けることができる。その結果、抵抗値を比較的低く設定してチップサイズの増大を抑えながら微小なヒステリシス電圧幅を得ることができる。
【００１１】
請求項２に記載した手段によれば、電流出力回路を定電流回路により構成したので、電源電圧の変動等が生じても一定の第１、第２のしきい値電圧およびヒステリシス電圧幅を得ることができる。
【００１２】
請求項３に記載した手段によれば、ダイオードは、ベースとコレクタとが接続されたトランジスタから構成されているので、負荷トランジスタとの間で温度や製造ばらつきによる順方向電圧ＶＦのずれが小さくなり、一定の第１、第２のしきい値電圧およびヒステリシス電圧幅を得ることができる。
【００１３】
請求項４に記載した手段によれば、コンパレータの負荷回路の構成にかかわらず、出力トランジスタのオンオフ状態に応じて第１ないし第３の抵抗に流れる電流を一定化できるので、一定の第１、第２のしきい値電圧およびヒステリシス電圧幅を得ることができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、コンパレータとその後段に設けられた出力回路の構成を示しており、図５と同一部分には同一符号を付している。図１の（ａ）と（ｂ）は、それぞれトランジスタＱ５がオフの状態とオンの状態における電流経路を示している。これらコンパレータ１１と出力回路８は、半導体集積回路装置（ＩＣ）として構成されており、ＩＣ内部の電源線２、３を介して電源電圧Ｖccが与えられるようになっている。
【００１５】
差動増幅回路５は、ＰＮＰ形トランジスタＱ１、Ｑ２（差動入力トランジスタに相当）、電源線２とトランジスタＱ１、Ｑ２のエミッタとの間に接続された定電流回路４、およびトランジスタＱ１、Ｑ２の各コレクタと電源線３との間にそれぞれ接続されたＮＰＮ形トランジスタＱ３、Ｑ４（負荷トランジスタに相当）から構成されている。トランジスタＱ３とＱ４はベース同士が接続されており、いわゆる能動負荷として動作する。この差動増幅回路５の出力ノードＮ１には、ＮＰＮ形トランジスタＱ５（出力トランジスタに相当）のベースが接続されている。このトランジスタＱ５は、電源線３に対しエミッタ接地されており、そのコレクタはコンパレータ１１の出力ノードＮ２となっている。
【００１６】
電源線２とトランジスタＱ５のコレクタとの間には、定電流回路１２（電流出力回路に相当）と抵抗Ｒ１１（第１の抵抗に相当）とが直列に接続されている。ベースとコレクタとが接続されたトランジスタＱ１１はダイオードとして動作し、カソードに相当するエミッタは電源線３に接続され、アノードに相当するコレクタとベースは、抵抗Ｒ１２（第２の抵抗に相当）を介してノードＮ３に接続されている。ここで、ノードＮ３は、定電流回路１２と抵抗Ｒ１１との共通接続点である。トランジスタＱ１１のコレクタ（ベース）とトランジスタＱ３、Ｑ４のベースとの間には抵抗Ｒ１３（第３の抵抗に相当）が接続されている。
【００１７】
出力回路８は、バッファ回路として動作するもので、電源線２、３間にノードＮ４を挟んで直列接続された定電流回路７とトランジスタＱ６、およびコンパレータ１１の出力ノードＮ２とトランジスタＱ６のベースとの間に接続された抵抗Ｒ２から構成されている。
【００１８】
次に、本実施形態の作用について、しきい値電圧の関係を示す図２および数値例を示す図３も参照しながら説明する。
ノードＮ２をコンパレータ１１の出力端子として見ると、トランジスタＱ１、Ｑ２の各ベースは、それぞれ反転入力端子、非反転入力端子となる。ここでは、反転入力端子に基準電圧Ｖrefを印加し、非反転入力端子に入力電圧Ｖinを印加する場合について説明する。以下の説明においてしきい値電圧ＶTLとは、入力電圧Ｖinを徐々に低くした時にノードＮ２の電圧がＨレベル（ＶＦ）からＬレベル（ＶCEsat(Q5)）に変化する時の電圧であり、しきい値電圧ＶTHとは、入力電圧Ｖinを徐々に高くした時にノードＮ２の電圧がＬレベルからＨレベルに変化する時の電圧である。
【００１９】
まず、入力電圧Ｖinがしきい値電圧ＶTHよりも高い場合について説明する（図１（ａ）参照）。この場合には、ノードＮ１の電圧が０Ｖ付近まで下がるためトランジスタＱ５がオフ状態となる。このとき、定電流回路１２から抵抗Ｒ１２とトランジスタＱ１１のベース・エミッタ間を介して電源線３に電流が流れるとともに、定電流回路１２から抵抗Ｒ１１と抵抗Ｒ２を介してトランジスタＱ６にベース電流が流れる。このベース電流によりトランジスタＱ６がオンし、ノードＮ４の電圧ＶoutはＬレベル（ＶCEsat(Q6)）となる。
【００２０】
ダイオードとして機能するトランジスタＱ１１がオンするため、そのコレクタの電圧は順方向電圧ＶＦとなる。その結果、抵抗Ｒ１３の両端の電圧はともに順方向電圧ＶＦとなり、抵抗Ｒ１３には電流が流れない。すなわち、この状態では差動増幅回路５におけるトランジスタＱ１、Ｑ２の電流バランスを崩すことはなく、しきい値電圧ＶTLは、差動増幅回路５単体の場合のしきい値電圧Ｖrefに等しくなる。
【００２１】
続いて、入力電圧Ｖinがしきい値電圧ＶTLよりも低い場合について説明する（図１（ｂ）参照）。この場合には、ノードＮ１の電圧が上昇するためトランジスタＱ５がオン状態となり、ノードＮ２の電圧は飽和オン電圧ＶCEsat(Q5)となる。これによりトランジスタＱ６はオフし、ノードＮ４の電圧ＶoutはＨレベル（ほぼＶcc）となる。このとき、定電流回路１２から抵抗Ｒ１１、トランジスタＱ５を介して電源線３に電流が流れるとともに、トランジスタＱ３、Ｑ４のベースから抵抗Ｒ１３、Ｒ１２、Ｒ１１およびトランジスタＱ５を介して電流が流れる。
【００２２】
抵抗Ｒ１１に流れる電流Ｉ(R11)は、定電流回路１２の出力電流をＩａとすれば以下の（１）式で表される。
Ｉ(R11)＝（（Ｒ１２＋Ｒ１３）・Ｉａ＋ＶＦ−ＶCEsat(Q5)）／
（Ｒ１１＋Ｒ１２＋Ｒ１３）    …（１）
この電流Ｉ(R11)により、ノードＮ３の電圧が上昇し、その分だけ抵抗Ｒ１３の端子間電圧が低減して抵抗Ｒ１３に流れる電流が小さくなる。抵抗Ｒ１３に電流が流れると、差動増幅回路５におけるトランジスタＱ１、Ｑ２の電流バランスが崩れ、しきい値電圧ＶTHは、差動増幅回路５単体の場合のしきい値電圧Ｖrefよりも若干高くなる。
【００２３】
以上の動作説明を踏まえて抵抗Ｒ２、Ｒ１１〜Ｒ１３の抵抗値を検討する。
入力電圧Ｖinがしきい値電圧ＶTHよりも高い場合、抵抗Ｒ１３の両端の電圧をともに順方向電圧ＶＦとさせるため、トランジスタＱ１１を確実にオンさせる必要がある。その一方で、トランジスタＱ６をオンさせるために十分なベース電流を流す必要もある。従って、抵抗値（Ｒ１１＋Ｒ２）と抵抗値Ｒ１２の何れか一方のみを極端に小さくすることはできず、一例として抵抗値（Ｒ１１＋Ｒ２）と抵抗値Ｒ１２を同程度に設定することが好ましいと考えられる（図３参照）。
【００２４】
一方、入力電圧Ｖinがしきい値電圧ＶTLよりも低い場合、抵抗Ｒ１３の端子間電圧を減少させるため、抵抗Ｒ１１の電圧降下を利用してノードＮ３の電圧を上昇させる。しかしながら、ノードＮ３の電圧が順方向電圧ＶＦ以上になるとトランジスタＱ１１がオンになり、抵抗Ｒ１３に流れる電流が０となってしきい値電圧ＶTHが基準電圧Ｖrefに等しくなってしまう。従って、抵抗値Ｒ１１は、少なくとも以下の（２）式が満たされるように設定する必要がある。
ＶCEsat(Q5)＋Ｒ１１・Ｉ(R11)＜ＶＦ            …（２）
【００２５】
図３は、シミュレーションにより求めた抵抗値Ｒ１１、Ｒ１２、Ｒ２、Ｒ１３、しきい値電圧ＶTH、ＶTL、およびヒステリシス電圧幅ＶHISの関係を示している。定電流回路１２の出力電流Ｉａは３μＡである。ここに示す１から５のケースにおいて、目標とするヒステリシス電圧幅ＶHISを１ｍＶとすれば、ケース５が最も望ましい設定となる。
【００２６】
発明が解決しようとする課題で説明したように、ＩＣチップに形成する抵抗の抵抗値が高くなるとチップサイズが増大する。抵抗のチップサイズは、１ＭΩについて０．０２４ｍｍ2程度となる。ケース５では、比較的高い抵抗値を必要とする抵抗値Ｒ１３についても５００ｋΩまで低減できるので、他のケースに比べチップサイズを１／２あるいは１／４程度に低減することができる。また、図５に示した従来構成のコンパレータ１では、ヒステリシス電圧幅ＶHISを１ｍＶとするために抵抗値Ｒ１を６．５ＭΩにする必要があり、これからも本実施形態のコンパレータ１１の優位性が明らかとなる。
【００２７】
以上説明したように、本実施形態のコンパレータ１１によれば、帰還用の抵抗Ｒ１３の一端をダイオード（トランジスタＱ１１）でクランプ可能に構成し、トランジスタＱ５がオフの状態で該ダイオードをオンさせるので、抵抗Ｒ１３に電流が流れず、しきい値電圧ＶTLを基準電圧Ｖrefに等しく設定できる。一方、定電流回路１２とトランジスタＱ５との間に抵抗Ｒ１１を設け、トランジスタＱ５がオンの状態で抵抗Ｒ１３の一端（抵抗Ｒ１２側）の電圧を上昇させて順方向電圧ＶＦに近付けるので、抵抗Ｒ１３の抵抗値を比較的低く設定しても、しきい値電圧ＶTHを基準電圧Ｖrefに対し極めて微小な電圧だけ高く設定できる。その結果、抵抗のチップサイズの増大を抑えながら微小なヒステリシス電圧幅ＶHISを得ることができる。
【００２８】
コンパレータ１１の後段に出力回路８を設けたので、その後に接続される負荷回路の構成により抵抗Ｒ１１、Ｒ１２、Ｒ１３に流れる電流条件（バイアス条件）が変化することがなくなり、一定のしきい値電圧ＶTL、ＶTHおよびヒステリシス電圧幅ＶHISを得ることができる。また、ノードＮ３に対し定電流回路１２により電流を流し込むため、電源電圧Ｖccの変動等が生じても、一定のしきい値電圧ＶTL、ＶTHおよびヒステリシス電圧幅ＶHISを得ることができる。
【００２９】
ベースとコレクタとが接続されたトランジスタＱ１１によりダイオードを構成したので、トランジスタＱ３、Ｑ４、Ｑ６との間で温度や製造ばらつきによる順方向電圧ＶＦのずれが小さく、一定のしきい値電圧ＶTL、ＶTHおよびヒステリシス電圧幅ＶHISを得ることができる。
【００３０】
（第２の実施形態）
図４は、本発明の第２の実施形態であるコンパレータとその後段に接続された出力回路の構成を示している。このコンパレータ１３は、ＮＰＮ形のトランジスタＱ１２、Ｑ１３（差動入力トランジスタに相当）を用いて差動増幅回路１４を構成したものであり、この差動増幅回路１４を除いては図１に示す回路構成と同様である。
【００３１】
差動増幅回路１４において、トランジスタＱ１２、Ｑ１３の各コレクタは電源線２に接続されており、トランジスタＱ１２、Ｑ１３の各エミッタとトランジスタＱ３、Ｑ４の各コレクタとの間にはそれぞれＰＮＰ形トランジスタＱ１４、Ｑ１５が接続されている。トランジスタＱ１４、Ｑ１５は、それぞれトランジスタＱ１６、Ｑ１７とともにカレントミラー回路を構成しており、そのトランジスタＱ１６、Ｑ１７のコレクタ（ベース）と電源線３との間には定電流回路１５が接続されている。
本実施形態のコンパレータ１３によっても、第１の実施形態で説明したコンパレータ１１と同様の作用によりヒステリシスが生成され、同様の効果を得ることができる。
【００３２】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ダイオード（トランジスタＱ１１）は、トランジスタＱ５がオフの状態で、帰還用の抵抗Ｒ１３の一端側（抵抗Ｒ１２側）の電圧を他端側（トランジスタＱ３、Ｑ４側）の電圧ＶＦにクランプするために設けられている。この目的からして、ダイオード（一種の電圧クランプ回路）に替えて他の種類の電圧クランプ回路を用いることも可能である。
差動増幅回路５、１４とは異なる構成を持つ差動増幅回路を用いてもよい。
電源電圧Ｖccがほぼ一定の場合などバイアス条件がほぼ一定となる場合には、定電流回路１２に替えて抵抗（電流出力回路に相当）を用いてもよい。
【００３３】
出力回路８は、コンパレータ１１、１３の負荷回路のインピーダンスが低い場合などに必要に応じて設ければよい。
図３に示す抵抗値および電流値Ｉａは一例であって、所望のヒステリシス電圧幅ＶHISあるいはチップ面積等に応じて適宜変更してもよい。
バイポーラトランジスタに替えてＦＥＴを用いてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態を示すコンパレータとその後段に設けられた出力回路の構成図
【図２】基準電圧Ｖrefとしきい値電圧ＶTL、ＶTHの関係を示す図
【図３】シミュレーションにより求めた各抵抗値、しきい値電圧ＶTH、ＶTLおよびヒステリシス電圧幅ＶHISの関係を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】従来技術を示す図１相当図
【図６】図２相当図
【符号の説明】
【００３５】
２、３は電源線、５、１４は差動増幅回路、１１、１３はコンパレータ、１２は定電流回路（電流出力回路）、Ｑ１、Ｑ２、Ｑ１２、Ｑ１３はトランジスタ（差動入力トランジスタ）、Ｑ３、Ｑ４はトランジスタ（負荷トランジスタ）、Ｑ５はトランジスタ（出力トランジスタ）、Ｒ１１、Ｒ１２、Ｒ１３は抵抗（第１、第２、第３の抵抗）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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