(57)【要約】【課題】  半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。【解決手段】  基板１上に絶縁膜２ａ、２ｂ及びポリシリコン層３ａ、３ｂをこの順に積層し、ポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面に於けるポリシリコン層側に不純物が高濃度に偏析するようイオンの加速エネルギーを選定して不純物イオンを注入し、ポリシリコン層３ａ、３ｂの表面側から絶縁膜２ａ、２ｂとの界面側に至るまで全てシリサイド化してフルシリサイドのゲート電極を形成する。【選択図】        図８
2006339324.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁膜及びポリシリコン層をこの順に積層して形成する工程と、
前記ポリシリコン層と前記絶縁膜との界面に於ける前記ポリシリコン層側に不純物が高濃度に偏析するようイオンの加速エネルギーを選定して不純物イオンを注入する工程と、  前記ポリシリコン層の表面側から前記絶縁膜との界面側に至るまで全てシリサイド化してフルシリサイドのゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
ポリシリコン層をフルシリサイド化する工程に先立ってゲート電極の側面と接するゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域及びドレイン領域に対応するシリサイド層を形成する工程と
が含まれてなることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイドをゲート電極とするＭＯＳトランジスタを含む半導体装置を製造する方法の改良に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高速化、低消費電力化に伴って、ＭＯＳトランジスタの高集積化、高速化、低消費電力化などが希求されている。
【０００３】
現在、微細なＭＯＳトランジスタでは、Ｓｉからなるゲート電極に於ける空乏化を抑制するため、ゲート電極をメタルで構成する技術が導入されつつあるが、その場合の一手段として、ゲート電極をフルシリサイドで構成することが考えられている。
【０００４】
一般に、シリサイドゲート電極は目新しいものではなく、今までも、シリコンゲート電極の頂面に金属膜を形成してシリサイド化する技術が多用されてきたので、シリコンゲート電極全体をシリサイド化したフルシリサイドゲート電極は、当該技術の延長上に在るものとして、半導体装置の技術分野では金属そのものや金属窒化物などを用いてゲート電極を作製する場合と比較して馴染み易い技術と言える。
【０００５】
ところで、シリコンゲート電極をもつＭＯＳトランジスタの場合、シリコンゲート電極にｎ型不純物、或いは、ｐ型不純物をイオン注入することで閾値電圧を制御している。
【０００６】
この技術は、フルシリサイドゲート電極の場合にも同様に応用することが可能であり、その場合には、シリサイド化する為の金属膜を形成する以前の状態でシリコン中にｎ型不純物、或いは、ｐ型不純物をイオン注入し、その後、熱処理してフルシリサイド化することが行なわれる（例えば、特許文献１を参照。）。
【０００７】
ところで、そのようにして作製したフルシリサイドゲート電極をもつＭＯＳトランジスタに於いては、閾値電圧がシリコンミッドギャップ方向にシフトする旨の問題が存在することが知られていて、それがフルシリサイドゲート電極をもつＭＯＳトランジスタの実用化を妨げる要因の１つとなっている。
【特許文献１】特開平８−１３０２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明では、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【課題を解決するための手段】
【０００９】
本発明者は、フルシリサイドゲート電極をもつＭＯＳトランジスタの閾値電圧シフトについて様々な研究を行なった結果が本発明に結び付いたので、その研究過程を概説しておくことは本発明の理解を容易にすると思われる。
【００１０】
図１はシリコンゲート電極及びゲート絶縁膜の界面に於ける不純物濃度（横軸）とフラットバンド電圧（ＶFB）との関係を表す線図であり、この図から看取できるように、フラットバンド電圧（ＶFB）は不純物のゲート絶縁膜界面への偏析量に依存している。
【００１１】
従って、シリコンゲート電極のゲート絶縁膜界面に不純物を多く偏析させることが閾値電圧シフトの抑制に有効であることが理解できる。
【００１２】
図２はゲート絶縁膜上のＮｉＳｉからなるシリサイドゲート電極にｐ型不純物としてホウ素（Ｂ）を、そして、ｎ型不純物として砒素（Ａｓ）をそれぞれイオン注入した場合の不純物濃度プロファイルをＳＩＭＳ（ｓｅｃｏｎｄａｒｙ  ｉｏｎ  ｍａｓｓ  ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定して得た線図である。
【００１３】
図３は図２のＳＩＭＳプロファイルから想定されるシリサイド反応中の不純物の偏析メカニズムを説明する不純物偏析モデル図である。
【００１４】
一般に、シリサイド反応は、図３の（Ａ）に見られるように、Ｎｉ及びＳｉからＮｉ2 Ｓｉが形成された後、Ｎｉ2 Ｓｉ中のＮｉがＳｉ中に拡散し、ＮｉＳｉを生成するとされている。
【００１５】
そこで、図２に見られるようなプロファイルは、以下に述べるようなメカニズムで生成されるものと考えられる。
【００１６】
図３の（Ｂ）に見られるように、ｎ型不純物（砒素）の場合、Ｎｉ2 Ｓｉ反応中に於いてはＳｉ中に放出され、ＮｉＳｉ反応中に於いてはＮｉＳｉ中に取り込まれる。そして、図３の（Ｃ）に見られるように、ｐ型不純物（ホウ素）の場合、逆にＮｉ2 Ｓｉ反応中に於いてはＮｉ2 Ｓｉ中に取り込まれ、ＮｉＳｉ反応中に於いてはＳｉ側に放出されるような過程で生成される。
【００１７】
前記説明したところを綜合すると、特にｎ型不純物（Ａｓ）では、シリサイド工程前にゲート絶縁膜界面付近に多くの不純物を導入することが必要であると結論付けられ、それには、不純物注入工程に於いて、イオン加速エネルギーの最適化が必要である。
【００１８】
そこで、本発明に依る半導体装置の製造方法に於いては、基板上に絶縁膜及びポリシリコン層をこの順に積層して形成する工程と、前記ポリシリコン層と前記絶縁膜との界面に於ける前記ポリシリコン層側に不純物が高濃度に偏析するようイオンの加速エネルギーを選定して不純物イオンを注入する工程と、  前記ポリシリコン層の表面側から前記絶縁膜との界面側に至るまで全てシリサイド化してフルシリサイドのゲート電極を形成する工程とが含まれてなることを基本とする。
【発明の効果】
【００１９】
前記手段を採ることに依り、シリコンゲート電極をフルシリサイド化する工程の前にシリコンゲートに不純物が深く導入され、シリサイド化工程後のフルシリサイドゲート電極とゲート絶縁膜との界面に於ける不純物濃度を高濃度にすることができ、従って、閾値電圧シフトを抑制される。
【発明を実施するための最良の形態】
【００２０】
図４乃至図８は本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２１】
尚、図では、ＣＭＯＳに於けるｎチャネルＭＯＳＦＥＴ領域とｐチャネルＭＯＳＦＥＴ領域とを分けて表してあり、判り易くする為、ｎチャネルＭＯＳＦＥＴの構成部分を指示する記号にはａを、また、ｐチャネルＭＯＳＦＥＴの構成部分を指示する記号にはｂをそれぞれ付記してあるが、例えば、ゲート絶縁膜のように同時に作製された同一物の場合もあることに留意する必要がある。
【００２２】
図４参照
（１）
シリコン基板１には、ｎチャネルＭＯＳＦＥＴ領域にｐ型ウエル（図示せず）を、そして、ｐチャネルＭＯＳＦＥＴ領域にｎ型ウエル（図示せず）をそれぞれ形成してあるものとし、熱酸化法を適用してゲート絶縁膜２ａ、２ｂを形成する。
【００２３】
（２）
ＣＶＤ法を適用することに依り、ゲート絶縁膜２ａ、２ｂ上にゲート電極用のポリシリコン層３ａ、３ｂを形成する。
【００２４】
図５参照
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、ｐチャネルＭＯＳＦＥＴ領域を覆うレジスト膜８ｂを形成する。
【００２５】
（４）
イオン注入法を適用することに依り、レジスト膜８ｂをマスクとしてｎチャネルＭＯＳＦＥＴ領域のポリシリコン層３ａにｎ型不純物であるＡｓの打ち込みを行なう。尚、ｎ型不純物としては、前掲のＡｓの他にリン（Ｐ）、アンチモン（Ｓｂ）などを用いることができる。
【００２６】
前記工程（３）及び（４）と同様にして、ｐチャネルＭＯＳＦＥＴ領域のポリシリコン層３ｂにもｐ型不純物であるＢの打ち込みを行なう。尚、このイオン注入は、ｎチャネルＭＯＳＦＥＴ領域及びｐチャネルＭＯＳＦＥＴ領域の何れを先に実施しても良い。
【００２７】
ここで、ゲート絶縁膜２ａ、２ｂの界面近傍に不純物を高濃度に導入する手段として、イオンの加速エネルギーを最適化する必要がある。即ち、ゲート絶縁膜２ａ、２ｂにダメージを与えることなく界面に不純物を高濃度に導入する為の加速エネルギーを選択することが必要である。
【００２８】
図９は不純物注入の際に注入量は変化させずに加速エネルギーを変化させたときのＣＶ特性を表す線図であり、図からすると、加速エネルギーを２０ｋｅＶから４０ｋｅＶに上昇させることで、フラットバンド電圧ＶFBシフトを改善できることが判る。
【００２９】
図６参照
（５）
通常のリソグラフィ法を適用することに依り、ポリシリコン層３ａ、３ｂをゲート電極に、また、ゲート絶縁膜２ａ、２ｂをゲート電極と同パターンにぞれぞれ加工する。尚、加工後のゲート電極の記号は３ａ、３ｂをそのまま用いることとする。この加工後の記号については、他の部分についても同様とする。
【００３０】
（６）
この後、図示の構造を実現するには２つの方法があり、その１つは、ゲート電極３ａ、３ｂをマスクとし、イオン注入を行なってソース領域及びドレイン領域のエクステンション領域４ａ、４ｂを形成し、次いで、膜厚が薄い仮のサイドウォールを形成してからソース及びドレインの選択エピタキシャル層６ａ、６ｂを成長させ、次いで、再びサイドウォールの形成を行なって記号５ａ、５ｂで指示されているサイドウォールを完成させ、次いで、ソース領域及びドレイン領域７ａ、７ｂを形成する。                        
【００３１】
そして、他の１つは、前記した工程に於いて、エクステンション領域４ａ、４ｂを形成することなく、膜厚が薄い仮のサイドウォールを形成してからソース及びドレインの選択エピタキシャル層６ａ、６ｂを成長させ、次いで、膜厚が薄い仮のサイドウォールを除去し、次いで、表出された基板１の表面にイオン注入を行なってソース領域及びドレイン領域のエクステンション領域４ａ、４ｂを形成し、次いで、サイドウォール５ａ、５ｂを形成し、次いで、ソース領域及びドレイン領域７ａ、７ｂを形成する。
【００３２】
図７参照
（７）
スパッタリング法を適用することに依り、金属膜９ａ、９ｂを堆積する。尚、この金属膜９ａ、９ｂには、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、タングステン（Ｗ）などを用いて良い。
【００３３】
図８参照
（８）
熱処理を行ない、金属膜９ａ、９ｂとゲート電極３ａ、３ｂ、選択エピタキシャル層６ａ、６ｂのシリサイド化を行なう。尚、図では、シリサイド化された部分を記号１０ａ、１０ｂで指示すると共に原記号を括弧書きで併記してある。
【００３４】
以上説明した工程に依って作製された半導体装置では、フルシリサイドゲート電極に於けるゲート絶縁膜との界面近傍には不純物が高濃度に偏析しているので、閾値電圧がシフトすることは極めて少なく、従って、充分に閾値電圧が制御されたものとなる。
【００３５】
尚、前記工程に於いて、ゲート電極に対する不純物イオンの注入は、図６に見られる状態、即ち、ポリシリコン層からゲート電極にパターニングされた後に実施することもできるが、その場合も特にイオン加速エネルギーの条件は最適化しなければならない。
【図面の簡単な説明】
【００３６】
【図１】ゲート電極及びゲート絶縁膜の界面に於ける不純物濃度とフラットバンド電圧との関係を表す線図である。
【図２】シリサイドゲート電極に於ける不純物濃度プロファイルを表す線図である。
【図３】シリサイド反応中の不純物の偏析メカニズムを説明する為の不純物偏析モデル図である。
【図４】工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】イオン注入の加速エネルギーを変えた場合のＣＶ特性を表す線図である。
【符号の説明】
【００３７】
１  シリコン基板
２ａ及び２ｂ  ゲート絶縁膜
３ａ及び３ｂ  ゲート電極用のポリシリコン層
４ａ及び４ｂ  エクステンション領域
５ａ及び５ｂ  サイドウォール
６ａ及び６ｂ  選択エピタキシャル層
７ａ及び７ｂ  ソース領域及びドレイン領域
８ｂ  レジスト
９ａ及び９ｂ  金属膜
１０ａ及び１０ｂ  シリサイド化された部分
【図１】
2006339324.tif 000003
【図２】
2006339324.tif 000004
【図３】
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【図４】
2006339324.tif 000006
【図５】
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【図６】
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【図７】
2006339324.tif 000009
【図８】
2006339324.tif 000010
【図９】
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