(57)【要約】【課題】  工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークの抑制効果を向上させる。【解決手段】  、エッチストップ層４の等方性エッチングを行うことにより、単結晶半導体層３の上端部の肩が露出するようにエッチストップ層４を縮小させ、単結晶半導体層３の側壁が覆われるようにしてエッチストップ層４上に絶縁膜５を成膜した後、エッチストップ層４が露出するまで絶縁膜５をエッチバックすることにより、エッチストップ層４から露出された単結晶半導体層３の上端部の肩を丸めるとともに、単結晶半導体層３の側壁にサイドウォール５ａ、５ｂを形成する。【選択図】      図２
2006339556.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上にメサ状に形成された単結晶半導体層と、
前記単結晶半導体層の上端部を丸めるように形成された丸め部と、
前記単結晶半導体層の側壁に形成され、前記丸め部の下方に配置されたサイドウォールと、
前記単結晶半導体層上に形成されたゲート電極と、
前記ゲート電極を挟み込むように前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層上に単結晶半導体層が形成された基板を用意する工程と、
前記単結晶半導体層上にエッチストップ層を形成する工程と、
前記エッチストップ層が形成された前記単結晶半導体層をメサ状にエッチングする工程と、
前記エッチストップ層の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記エッチストップ層を縮小させる工程と、
前記単結晶半導体層が覆われるようにして前記縮小されたエッチストップ層上に絶縁膜を形成する工程と、
前記エッチストップ層が露出するまで前記絶縁膜をエッチバックすることにより、前記エッチストップ層から露出された前記単結晶半導体層の上端部の肩を丸めるとともに、前記単結晶半導体層の側壁にサイドウォールを形成する工程と、
前記単結晶半導体層上のエッチストップ層を除去する工程と、
前記上端部の肩が丸められた単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
絶縁層上に単結晶半導体層が形成された基板を用意する工程と、
前記単結晶半導体層上にエッチストップ層を形成する工程と、
前記エッチストップ層が形成された前記単結晶半導体層をメサ状にエッチングする工程と、
前記エッチストップ層の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記エッチストップ層を縮小させる工程と、
前記エッチストップ層をマスクとして前記単結晶半導体層の等方性エッチングを行うことにより、前記単結晶半導体層の端部を丸める工程と、
前記単結晶半導体層上のエッチストップ層を除去する工程と、
前記端部が丸められた前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
絶縁層上に単結晶半導体層が形成された基板を用意する工程と、
前記単結晶半導体層上に酸化防止膜を形成する工程と、
前記酸化防止膜が形成された前記単結晶半導体層をメサ状にエッチングする工程と、
前記酸化防止膜の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記酸化防止膜を縮小させる工程と、
前記酸化防止膜をマスクとして前記単結晶半導体層の熱酸化を行うことにより、前記単結晶半導体層の端部を丸める工程と、
前記単結晶半導体層上の酸化防止膜を除去する工程と、
前記端部が丸められた前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
ここで、ＳＯＩトランジスタをＳＯＩ層に形成した場合、素子分離を行うためにメサ分離法を用いる方法がある。このメサ分離法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。ただし、メサ分離法にて素子分離を行うと、分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタのチャネルとなる反転層が形成される。このため、ＳＯＩ層に形成されたＭＯＳトランジスタのＶｇ−Ｉｄ特性において、ゲート電圧が比較的低い場合においても、ソース／ドレイン領域にリーク電流が流れ、電流の立ち上がり特性に異常が見られることがある。
【０００４】
また、特許文献１には、メサ分離法にて素子分離を行った時に、分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にＳｉＯ2からなるサイドウォールを形成する方法が開示されている。
さらに、特許文献２には、ＳＯＩ層上に形成された窒化膜と窒化膜の側壁に形成されたポリシリコンからなるサイドウォールをマスクとして、ＳＯＩ層をエッチングすることにより、メサ分離法にて素子分離されるＳＯＩ層のエッジを丸める方法が開示されている。
【特許文献１】特開平８−３３５７０２号公報
【特許文献２】特開２０００−９１５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された方法では、分離されたＳＯＩ層のエッジがそのまま残されるため、寄生トランジスタによる電流リークを抑制効果が十分に得られないことがあるという問題があった。
また、特許文献２に開示された方法では、メサ分離法にて素子分離されるＳＯＩ層のエッジを丸めるために、ＳＯＩ層上に窒化膜を形成するとともに、窒化膜の側壁にポリシリコンからなるサイドウォールを形成してから、ＳＯＩ層をエッチングする必要があり、工程数の増大を招くという問題があった。
【０００６】
そこで、本発明の目的は、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークの抑制効果を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上にメサ状に形成された単結晶半導体層と、前記単結晶半導体層の上端部を丸めるように形成された丸め部と、前記単結晶半導体層の側壁に形成され、前記丸め部の下方に配置されたサイドウォールと、前記単結晶半導体層上に形成されたゲート電極と、前記ゲート電極を挟み込むように前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする
これにより、半導体層をメサ状に分離した場合においても、ゲート電極下の単結晶半導体層の側壁をサイドウォールにて覆うことが可能となるとともに、単結晶半導体層の上端部を丸めることができる。このため、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタを形成することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となる。この結果、電界効果型トランジスタの特性の劣化を抑制しつつ、電界効果型トランジスタの動作の高速化、低電圧化、低消費電力化を図ることが可能となるとともに、ラッチアップなどの現象を引き起こすことなく、複数のＳＯＩトランジスタを同一基板上に集積化することができる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に単結晶半導体層が形成された基板を用意する工程と、前記単結晶半導体層上にエッチストップ層を形成する工程と、前記エッチストップ層が形成された前記単結晶半導体層をメサ状にエッチングする工程と、前記エッチストップ層の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記エッチストップ層を縮小させる工程と、前記単結晶半導体層が覆われるようにして前記縮小されたエッチストップ層上に絶縁膜を形成する工程と、前記エッチストップ層が露出するまで前記絶縁膜をエッチバックすることにより、前記エッチストップ層から露出された前記単結晶半導体層の上端部の肩を丸めるとともに、前記単結晶半導体層の側壁にサイドウォールを形成する工程と、前記単結晶半導体層上のエッチストップ層を除去する工程と、前記上端部の肩が丸められた単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする。
【０００９】
これにより、半導体層をメサ状に分離した場合においても、同一の製造工程において、ゲート電極下の単結晶半導体層の側壁をサイドウォールにて覆うことが可能となるとともに、単結晶半導体層の上端部を丸めることができる。このため、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークの抑制効果を向上させることが可能となり、電界効果型トランジスタの特性の劣化を抑制しつつ、電界効果型トランジスタの動作の高速化、低電圧化、低消費電力化を図ることが可能となるとともに、ラッチアップなどの現象を引き起こすことなく、複数のＳＯＩトランジスタを同一基板上に集積化することができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に単結晶半導体層が形成された基板を用意する工程と、前記単結晶半導体層上にエッチストップ層を形成する工程と、前記エッチストップ層が形成された前記単結晶半導体層をメサ状にエッチングする工程と、前記エッチストップ層の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記エッチストップ層を縮小させる工程と、前記エッチストップ層をマスクとして前記単結晶半導体層の等方性エッチングを行うことにより、前記単結晶半導体層の端部を丸める工程と、前記単結晶半導体層上のエッチストップ層を除去する工程と、前記端部が丸められた前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする。
【００１１】
これにより、半導体層をメサ状に分離した場合においても、エッチストップ層をマスクとして単結晶半導体層の等方性エッチングを行うことで単結晶半導体層の端部を丸めることができる。このため、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に単結晶半導体層が形成された基板を用意する工程と、前記単結晶半導体層上に酸化防止膜を形成する工程と、前記酸化防止膜が形成された前記単結晶半導体層をメサ状にエッチングする工程と、前記酸化防止膜の等方性エッチングを行うことにより、前記単結晶半導体層の上端部の肩が露出するように前記酸化防止膜を縮小させる工程と、前記酸化防止膜をマスクとして前記単結晶半導体層の熱酸化を行うことにより、前記単結晶半導体層の端部を丸める工程と、前記単結晶半導体層上の酸化防止膜を除去する工程と、前記端部が丸められた前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記単結晶半導体層に形成する工程とを備えることを特徴とする。
【００１３】
これにより、半導体層をメサ状に分離した場合においても、酸化防止膜をマスクとして単結晶半導体層の熱酸化を行うことで単結晶半導体層の端部を丸めることができる。このため、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。なお、半導体基板１および単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4を用いることができる。また、絶縁層２上に半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。そして、ＣＶＤなどの方法により、単結晶半導体層３上にエッチストップ層４を形成する。なお、エッチストップ層４の材質としては、例えば、シリコン酸化膜などを用いることができる。
【００１５】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてエッチストップ層４および単結晶半導体層３をパターニングすることにより、単結晶半導体層３上にエッチストップ層４を残したまま、絶縁層２上の単結晶半導体層３をメサ状に加工する。
次に、図１（ｃ）に示すように、エッチストップ層４の等方性エッチングを行うことにより、単結晶半導体層３の上端部の肩が露出するようにエッチストップ層４を縮小させる。ここで、エッチストップ層４の等方性エッチングとしては、例えば、エッチストップ層４がシリコン酸化膜の場合、弗酸系のエッチング液を用いたウェットエッチングを行うようにしてもよいし、ＣＦ4ガスを用いたプラズマエッチングを行うようにしてもよい。
【００１６】
次に、図２（ａ）に示すように、ＣＶＤなどの方法により、単結晶半導体層３の側壁が覆われるようにしてエッチストップ層４上に絶縁膜５を成膜する。なお、絶縁膜５としては、例えば、シリコン窒化膜を用いることができる。ここで、エッチストップ層４上に絶縁膜５を成膜した場合、単結晶半導体層３の上端部の肩では、エッチストップ層４上の平坦部に比べて絶縁膜５の膜厚を薄くすることができる。なお、エッチストップ層４上の平坦部に比べて絶縁膜５の膜厚を効果的に薄くするために、絶縁膜をＡｒでスパッタするのと同時に成膜を行うＨＤＰ（Ｈｉｇｈ  Ｄｅｎｔｉｓｙ  Ｐｌａｚｕｍａ）−ＣＶＤなどのように、絶縁膜５が単結晶半導体層３の上端部の肩に成膜されにくいような方法を用いることが好ましい。
【００１７】
次に、図２（ｂ）に示すように、エッチストップ層４が露出するまで絶縁膜５をエッチバックすることにより、エッチストップ層４から露出された単結晶半導体層３の上端部の肩を丸めるとともに、単結晶半導体層３の側壁にサイドウォール５ａ、５ｂを形成する。
ここで、例えば、単結晶半導体層３がシリコン、エッチストップ層４がシリコン酸化膜、絶縁膜５がシリコン窒化膜で構成される場合、エッチングガスとしてＣＨ2Ｆ2やＣＨ3Ｆなどのフルオロカーボン系のガスを用いることが好ましい。これにより、エッチストップ層４に対して単結晶半導体層３および絶縁膜５のエッチングレートを確保することができ、エッチストップ層４のエッチングを抑制しつつ、単結晶半導体層３および絶縁膜５をエッチングすることができる。
【００１８】
次に、図２（ｃ）に示すように、エッチストップ層４を除去した後、単結晶半導体層３の熱酸化を行うことにより、単結晶半導体層３上にゲート絶縁膜６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６が形成された単結晶半導体層３上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜５上にゲート電極７を形成する。そして、ゲート電極７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入を単結晶半導体層３内に行うことにより、ゲート電極７を挟み込むように配置されたソース／ドレイン層を単結晶半導体層３に形成する。
【００１９】
これにより、同一の製造工程において、ゲート電極７下の単結晶半導体層３の側壁をサイドウォール５ａ、５ｂにて覆うことが可能となるとともに、単結晶半導体層３の上端部を丸めることができる。このため、単結晶半導体層３をメサ状に分離した場合においても、工程数の増大を抑制しつつ、メサ分離された単結晶半導体層３の側面に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の半導体層と完全に孤立した島状の単結晶半導体層３にトランジスタを形成することができ、絶縁体２上に形成された単結晶半導体層３の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となる。この結果、電界効果型トランジスタの特性の劣化を抑制しつつ、電界効果型トランジスタの動作の高速化、低電圧化、低消費電力化を図ることが可能となるとともに、ラッチアップなどの現象を引き起こすことなく、複数のＳＯＩトランジスタを同一の半導体基板１上に集積化することができる。
【００２０】
なお、上述した実施形態では、エッチストップ層４の材質としてシリコン酸化膜、絶縁膜５の材質としてシリコン窒化膜を用いる方法について説明したが、エッチストップ層４の材質としてシリコン窒化膜、絶縁膜５の材質としてシリコン酸化膜を用いるようにしてもよい。また、上述した実施形態では、図１（ｃ）のエッチストップ層４をマスクとして単結晶半導体層３の上端部の肩を丸めるとともに、単結晶半導体層３の側壁にサイドウォール５ａ、５ｂを形成する方法について説明したが、単結晶半導体層３の側壁にサイドウォール５ａ、５ｂを形成することなく、図１（ｃ）のエッチストップ層４をマスクとして単結晶半導体層３の上端部の肩を単に丸めるようにしてもよい。
【００２１】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１上には絶縁層２２が形成され、絶縁層２２上には単結晶半導体層２３が形成されている。そして、ＣＶＤなどの方法により、単結晶半導体層２３上に酸化防止層２４を形成する。なお、酸化防止層２４としては、例えば、シリコン窒化膜などを用いることができる。
【００２２】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜２４および単結晶半導体層２３をパターニングすることにより、単結晶半導体層２３上に酸化防止膜２４を残したまま、絶縁層２２上の単結晶半導体層２３をメサ状に加工する。
次に、図３（ｃ）に示すように、酸化防止膜２４の等方性エッチングを行うことにより、単結晶半導体層２３の上端部の肩が露出するように酸化防止膜２４を縮小させる。
【００２３】
次に、図４（ａ）に示すように、酸化防止膜２４をマスクとして単結晶半導体層２３の熱酸化を行うことにより、酸化防止膜２４から露出された単結晶半導体層２３の側壁に酸化膜２５を形成する。ここで、単結晶半導体層２３の上端部の肩が酸化防止膜２４から露出されているので、単結晶半導体層２３の上端部の肩にも酸化膜２５が形成され、単結晶半導体層２３の上端部の肩を丸めることができる。なお、単結晶半導体層２３の熱酸化を行う場合、１１００℃以上の高温でドライ酸化を行うことが好ましく、これにより、単結晶半導体層２３の上端部の肩を効率よく丸めることができる。
【００２４】
次に、図４（ｂ）に示すように、酸化防止膜２４および酸化膜２５を除去した後、単結晶半導体層２３の熱酸化を行うことにより、単結晶半導体層２３上にゲート絶縁膜２６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２６が形成された単結晶半導体層２３上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２６上にゲート電極２７を形成する。そして、ゲート電極２７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入を単結晶半導体層２３内に行うことにより、ゲート電極２７を挟み込むように配置されたソース／ドレイン層を単結晶半導体層２３に形成する。
【００２５】
これにより、単結晶半導体層２３をメサ状に分離した場合においても、酸化防止膜２４をマスクとして単結晶半導体層２３の熱酸化を行うことで単結晶半導体層２３の端部を丸めることができる。このため、工程数の増大を抑制しつつ、絶縁層２２上に形成された単結晶半導体層２３の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２７】
１、２１  半導体基板、２、２２  絶縁層、３、２３  単結晶半導体層、４  エッチストップ層、５  絶縁膜、５ａ、５ｂ  サイドウォール、６、２６  ゲート絶縁膜、７、２７  ゲート電極、２４  酸化防止膜、２５  酸化膜
【図１】
2006339556.tif 000003
【図２】
2006339556.tif 000004
【図３】
2006339556.tif 000005
【図４】
2006339556.tif 000006