(57)【要約】【課題】  低容量でかつ低高周波抵抗特性を有するＰＩＮダイオード素子の提供。【解決手段】  ＰＩＮダイオード素子は、第１導電型の半導体基板と、前記半導体基板の第１の面に形成される第１導電型の第１の真性半導体層と、前記第１の真性半導体層上に形成される第１導電型の第２の真性半導体層と、前記第２の真性半導体層の表層部に選択的に形成される第２導電型の半導体層と、前記第２導電型の半導体層上に形成される第１の電極と、前記半導体基板の第２の面に形成される第２の電極とを有し、前記第２の真性半導体層の不純物濃度は前記第１の真性半導体層の不純物濃度よりも濃度が高いことを特徴とする。半導体基板はシリコンからなり、その抵抗率は０．０２Ω−ｃｍ程度であり、第１の真性半導体層の抵抗率は４１００Ω−ｃｍ程度であり、第２の真性半導体層の抵抗率は４３〜４２０Ω−ｃｍ程度である。【選択図】        図１
2006086334.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の面に形成される第１導電型の第１の真性半導体層と、
前記第１の真性半導体層上に形成される第１導電型の第２の真性半導体層と、
前記第２の真性半導体層の表層部に選択的に形成される第２導電型の半導体層と、
前記第２導電型の半導体層上に形成される第１の電極と、
前記半導体基板の第２の面に形成される第２の電極とを有し、
前記第２の真性半導体層の不純物濃度は前記第１の真性半導体層の不純物濃度よりも濃度が高く、
前記第２の真性半導体層は零バイアス状態で空乏層が所定の領域広がり、
前記第１の真性半導体層は零バイアス状態で空乏層が広がらない層となっていることを特徴とするＰＩＮダイオード素子。
【請求項２】
前記半導体基板の第１の面側に形成される前記第１及び第２の真性半導体層は前記半導体基板よりも幅が狭いメサ構造となり、前記第２の真性半導体層の上面全体に前記第２導電型の半導体層が設けられていることを特徴とする請求項１に記載のＰＩＮダイオード素子。
【請求項３】
前記第１の真性半導体層はｎ型であり、不純物濃度は１Ｅ＋１２ｃｍ−３程度となり、
前記第２の真性半導体層はｎ型であり、不純物濃度は１Ｅ＋１３〜１４ｃｍ−３程度となっていることを特徴とする請求項１に記載のＰＩＮダイオード素子。
【請求項４】
前記半導体基板はシリコンからなり、その抵抗率は０．０２Ω−ｃｍ程度であり、
前記第１の真性半導体層の抵抗率は４１００Ω−ｃｍ程度であり、
前記第２の真性半導体層の抵抗率は４３〜４２０Ω−ｃｍ程度であることを特徴とする請求項１に記載のＰＩＮダイオード素子。
【請求項５】
送信端子と受信端子との間の信号伝送線路に並列に接続されるアンテナと、
前記送信端子と前記アンテナの前記信号伝送線路との接続部間に直列に接続される第１のＰＩＮダイオードと、
前記接続部から前記受信端子に向かって送信波長の１／４の長さ離れた位置に接続され、前記第１のＰＩＮダイオードに対して並列にかつ逆バイアス状態で接続される第２のＰＩＮダイオードとを有する送受信切替スイッチであって、
前記第１及び第２のＰＩＮダイオードは請求項１のＰＩＮダイオード素子で構成されていることを特徴とする送受信切替スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＩＮダイオード素子及びそのＰＩＮダイオード素子を組み込んだ送受信切替スイッチに関する。
【背景技術】
【０００２】
携帯電話機等の無線通信システムにおける高周波スイッチ（送受信切替スイッチ）には、ＰＩＮダイオード（素子）が多用されている（例えば、特許文献１、２）。
特許文献１には、携帯電話等の移動体通信に用いられる高周波スイッチとして、二つの帯域でＯＮ状態とＯＦＦ状態を切り替えることができる２周波スイッチが開示されている。
【０００３】
特許文献２には、マイクロ波を用いた衛星通信や自動車電話あるいは携帯電話等の無線通信システムにおける送受信系の切替に用いる低挿入損失で高アイソレーションの高周波スイッチが開示されている。そして、特許文献１及び特許文献２のスイッチにおいてはＰＩＮダイオードが使用されている。
【０００４】
【特許文献１】特開平９−１３９６０１号公報
【特許文献２】特開平１１−５５００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
携帯電話機の送受信切替スイッチとして使用されているＰＩＮダイオード（素子）には低容量・低高周波抵抗特性が要求される。特に、近年では携帯電話機の低駆動化に伴い低駆動での低抵抗化が求められている。このため、ＰＩＮダイオードは、その低駆動領域での高周波抵抗特性を他の特性に影響を与えることなく改善することが求められている。
【０００６】
図１２は従来のＰＩＮダイオード素子の構造と不純物濃度分布を示す模式図である。図１２（ａ）はＰＩＮダイオード素子８０の断面図である。図１２（ａ）に示すように、ＰＩＮダイオード素子８０はシリコンからなる半導体基板８１を基にした半導体チップ８２に形成されている。半導体基板８１の主面（上面）には不純物濃度が１Ｅ＋１２ｃｍ−３程度となるｎ層（ｎ−層）８３が形成されている。このｎ層８３はエピタキシャル成長によって形成され、真性半導体層（Ｉ層）となっている。前記ｎ層８３の表層部分には選択的にｐ層（ｐ＋＋層）８４が形成されている。また、半導体チップ８２の主面の縁に沿ってｐ層８４を囲むようにｎ層（ｎ＋＋層）からなるガードリング（ゲッタリング層）８５が形成されている。また、図示はしないが、半導体チップ８２の主面には絶縁膜が形成されている。絶縁膜のうちｐ層８４上の絶縁膜は除去され、この除去された部分にｐ電極が形成されている。また、半導体チップ８２の裏面（下面）にはｎ電極が形成されている。図１２（ａ）において、点々が付された領域は、所定の電圧印加時に発生する空乏層８６を示す。図１２（ｂ）は、ＰＩＮダイオード素子における各半導体層での不純物濃度分布を示すグラフである。このグラフからも分かるように、ｎ層（ｎ−層）８３は真性半導体層を形成するため不純物濃度が低くなっている。
【０００７】
ここで、半導体チップ８２の寸法の一例を挙げると、半導体チップは一辺が０．２４ｍｍとなる正方形であり、厚さは１２０μｍである。エピタキシャル層は厚さ２０μｍである。ｐ層８４は深さ３μｍで直径１４０μｍである。ｎ層のガードリング８５の深さは２μｍである。
【０００８】
このようなＰＩＮダイオード素子では、高周波抵抗（高周波順抵抗：ｒｆ）を低下させるためには、ｐｎ接合面積を増大あるいはエピタキシャル層（ｎ層８３）の不純物濃度を増大させることが考えられる。しかし、ｐｎ接合面積の増大は容量増大となる。また、エピタキシャル層の不純物濃度増大は空乏層の幅が狭くなり容量増大を引き起こすことになる。一方、容量と高周波順抵抗ｒｆはトレードオフの関係にあり、両者を良好な状態に改善することは難しい。
【０００９】
そこで、本発明者は、エピタキシャル層を２層とし、一方の層を高周波抵抗を低抵抗化する高濃度エピタキシャル層とし、他方の層を高周波容量特性を低容量化する低濃度エピタキシャル層とすることによって、低容量・低高周波抵抗特性のＰＩＮダイオード素子を提供できることに気がつき本発明をなした。
【００１０】
本発明の目的は、低容量でかつ低高周波抵抗特性を有するＰＩＮダイオード素子を提供することにある。
本発明の他の目的は、特性が良好な送受信切替スイッチを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）ＰＩＮダイオード素子は、第１導電型の半導体基板と、前記半導体基板の第１の面に形成される第１導電型の第１の真性半導体層と、前記第１の真性半導体層上に形成される第１導電型の第２の真性半導体層と、前記第２の真性半導体層の表層部に選択的に形成される第２導電型の半導体層と、前記第２導電型の半導体層上に形成される第１の電極と、前記半導体基板の第２の面に形成される第２の電極とを有し、前記第２の真性半導体層の不純物濃度は前記第１の真性半導体層の不純物濃度よりも濃度が高く、前記第２の真性半導体層は零バイアス状態で空乏層が所定の領域広がり、前記第１の真性半導体層は零バイアス状態で空乏層が広がらない層となっていることを特徴とする。
【００１２】
前記半導体基板はシリコンからなり、その抵抗率は０．０２Ω−ｃｍ程度であり、前記第１の真性半導体層の抵抗率は４１００Ω−ｃｍ程度であり、前記第２の真性半導体層の抵抗率は４３〜４２０Ω−ｃｍ程度である。
【００１３】
このようなＰＩＮダイオード素子は送受信切替スイッチに使用される。送受信切替スイッチは、送信端子と受信端子との間の信号伝送線路に並列に接続されるアンテナと、前記送信端子と前記アンテナの前記信号伝送線路との接続部間に直列に接続される第１のＰＩＮダイオードと、前記接続部から前記受信端子に向かって送信波長の１／４の長さ離れた位置に接続され、前記第１のＰＩＮダイオードに対して並列にかつ逆バイアス状態で接続される第２のＰＩＮダイオードとを有する送受信切替スイッチであって、前記第１及び第２のＰＩＮダイオードは前記ＰＩＮダイオード素子で構成されている。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、ＰＩＮダイオード素子の真性半導体層を第１の真性半導体層と第２の真性半導体層で形成している。第２の真性半導体層の不純物濃度は第１の真性半導体層の不純物濃度よりも濃度が高く、高周波抵抗を低抵抗化する高濃度エピタキシャル層となるため低高周波抵抗特性を有することになる。また、第１の真性半導体層は不純物濃度が低い低濃度エピタキシャル層となることから高周波容量特性の低容量化が可能になる。これにより、低容量・低高周波抵抗特性のＰＩＮダイオード素子を提供することができる。
【００１５】
このような低容量・低高周波抵抗特性のＰＩＮダイオード素子を組み込んだ送受信切替スイッチは特性（アイソレーション・インサーションロス）が向上する。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１７】
図１乃至図１０は本発明の実施例１であるＰＩＮダイオード（素子）に係わる図である。本実施例１のＰＩＮダイオード（ＰＩＮダイオード素子）１は、図１に示すように、シリコンからなる半導体基板２を基にして形成された半導体チップ３に形成されている。半導体チップ３は、例えば、１辺が０．２４ｍｍの正方形であり、厚さは１２０μｍである。
【００１８】
半導体基板２はｎ型のシリコン（Ｓｉ）基板からなっている。半導体基板２は、不純物としてのＡｓを多量に含みｎ＋＋型となり、例えば、抵抗率が０．０２Ω−ｃｍ程度になっている。半導体基板２の第１の面（主面：図１では上面）には、第１の真性半導体層４がエピタキシャル成長によって形成されている。この第１の真性半導体層４は、例えば、リンを不純物とし、不純物濃度が１Ｅ＋１２ｃｍ−３程度となり、厚さａ（＝２０μｍ）のＩ層（ｎ−−型）となっている（図３（ａ）参照）。
【００１９】
また、第１の真性半導体層４の上面には、第２の真性半導体層５がエピタキシャル成長によって形成されている。この第２の真性半導体層５は、例えば、リンを不純物とし、不純物濃度が１Ｅ＋１３〜１４ｃｍ−３程度であり、厚さ３〜１０μｍのＩ層（ｎ−型）となっている。第１の真性半導体層４と第２の真性半導体層５を合わせた層厚は、図１２に示す真性半導体層（Ｉ層）からなるｎ層８３の厚さと同じになっている。即ち、本実施例１では、図１２の真性半導体層（Ｉ層）からなるｎ層８３を２層にし、下層を第１の真性半導体層４とし、上層を第２の真性半導体層５としたことを特徴の一つとするものである。
【００２０】
第２の真性半導体層５の表層部分には選択的にｐ層（ｐ＋＋層）６が形成されている。また、半導体チップ３の主面の縁に沿ってｐ層６を囲むようにｎ層（ｎ＋＋層）からなるガードリング（ゲッタリング層）７が形成されている。半導体チップ３の主面には絶縁膜８が形成されている。絶縁膜８のうちｐ層６上の絶縁膜は除去され、この除去された部分にｐ電極９が形成されている。また、半導体チップ３の裏面（下面）にはｎ電極１０が形成されている。例えば、ｐ電極９はＳｉを含むアルミニウム（Ａｌ）によって形成され、その厚さは１．５μｍになっている。また、ｎ電極１０は１．２μｍの厚さのＡｕ層で形成されている。
【００２１】
本実施例１のＰＩＮダイオード素子１においては、内部電位（零バイアス状態）によって第２の真性半導体層５には空乏層１１が発生するが、第１の真性半導体層４には空乏層が広がらない。
【００２２】
また、前記ｐ層（ｐ＋＋層）６は、深さ３μｍで直径１４０μｍである。ｎ層のガードリング７の深さは２μｍである。図３（ｂ）は各半導体層の不純物濃度分布を示すグラフである。
【００２３】
このようなＰＩＮダイオード素子１は、図２（ａ）〜（ｄ）に示すようにして製造される。図２（ａ）に示すように、例えば、抵抗率が０．０２Ω−ｃｍ程度となるｎ型（ｎ＋＋型）のシリコン（Ｓｉ）からなる半導体基板２が用意される。半導体基板２の不純物は、例えばＡｓである。この段階では、半導体基板２は、例えば、５５０μｍの厚さになっている。
【００２４】
つぎに、図２（ａ）に示すように、半導体基板２の第１の面（主面：図１では上面）に  常用のエピタキシャル成長によって第１の真性半導体層４及び第２の真性半導体層５を順次形成する。第１の真性半導体層４は、例えば、厚さが２０μｍとなっている。また、第１の真性半導体層４には不純物としてリンが添加されてｎ型となるが、真性半導体層（Ｉ層）を形成するために不純物濃度は１Ｅ＋１２ｃｍ−３程度となっている。従って、第１の真性半導体層４はｎ−−型となる。
【００２５】
第１の真性半導体層４の上面に形成される第２の真性半導体層５は、例えば、厚さが３〜１０μｍとなっている。また、第２の真性半導体層５には不純物としてリンが添加されてｎ型となるが、真性半導体層（Ｉ層）を形成するために不純物濃度は１Ｅ＋１３〜１４ｃｍ−３程度となっている。従って、第１の真性半導体層４はｎ−型となる。第１の真性半導体層４と第２の真性半導体層５を合わせた層厚は、図１２に示す真性半導体層（Ｉ層）からなるｎ層８３の厚さと同じになっている。
【００２６】
なお、第２の真性半導体層５の形成において、第１の真性半導体層４の上面にｎ型のドーパントをインプラにて堆積させて第２の真性半導体層５を形成してもよい。この場合、エピタキシャル成長と比較し、不純物濃度、深さ（厚さ）を自由に設定できる特長がある。このとき、第２の真性半導体層５は内部電位によって広がる空乏層幅と同程度の厚さにする。
【００２７】
つぎに、図２（ｂ）に示すように、常用のホトリソグラフィ技術，エッチング技術及び不純物拡散技術によって第２の真性半導体層５の表層部分に部分的にｐ層（ｐ＋＋層）６を形成する。即ち、第２の真性半導体層５の上面全域に熱酸化膜１６を形成する。その後、熱酸化膜１６上に選択的にホトレジスト膜を形成する（図示せず）。つぎに、ホトレジスト膜をエッチング用マスクとして熱酸化膜１６をエッチングして第２の真性半導体層５の表面を選択的に露出させる。つぎに、ホトレジスト膜を除去した後、熱酸化膜１６をマスクとして不純物を第２の真性半導体層５の表面に堆積させ（あるいは打ち込み）、熱拡散させてｐ層（ｐ＋＋層）６を形成する。例えば、不純物としてボロン（Ｂ）が打ち込まれる。ｐ層（ｐ＋＋層）６は直径１４０μｍ程度で深さ３μｍ程度に形成される。
【００２８】
つぎに、熱酸化膜１６を除去する。その後、図２（ｃ）に示すように、第２の真性半導体層５の上面に前記同様手法によって選択的に熱酸化膜１７を形成する。この熱酸化膜１７はｐ層（ｐ＋＋層）６を中心とする所定矩形領域上に形成される。そして、この熱酸化膜１７をマスクとして、露出する第２の真性半導体層５の表層部分には不純物が打ち込まれ、ｎ型（ｎ＋＋型）のガードリング（ゲッタリング層）７が形成される。不純物としては、砒素（Ａｓ）またはアンチモン（Ｓｂ）が使用される。ガードリング７は、例えば、２μｍの深さに形成される。
【００２９】
つぎに、熱酸化膜１７を除去する。ついで、図２（ｄ）に示すように、第２の真性半導体層５の上面に常用の方法によって所定パターンの熱酸化膜１８を形成する。熱酸化膜１８の中央は開口され、この開口部にはｐ電極９が形成される。このｐ電極９は、例えば、Ｓｉを含むアルミニウム（Ａｌ）によって形成され、１．５μｍの厚さになっている。
【００３０】
つぎに、半導体基板２の裏面（下面）を所定厚さ除去し、全体の厚さが１２０μｍ程度となるようにする。その後、半導体基板２の下面にｎ電極１０とするＡｕ層を１．２μｍの厚さに形成する。ついで半導体基板２を縦横に切断して図１に示すようなＰＩＮダイオード素子１を複数製造する。本実施例１のＰＩＮダイオード素子１は、その製造段階において、第２の真性半導体層５の表面にｐ層（ｐ＋＋層）６を形成した段階で内部電位（零バイアス状態）によって第２の真性半導体層５に空乏層１１が形成される。この空乏層１１は不純物濃度が低い第１の真性半導体層４には伸びて行かない。空乏層１１は図２（ｃ），（ｄ）に示してある。
【００３１】
本実施例１のＰＩＮダイオード素子１は、真性半導体層が、高濃度エピタキシャル層（第２の真性半導体層５）と、低濃度エピタキシャル層（第１の真性半導体層４）となる２層エピタキシャル層構造となっている。このため、高濃度エピタキシャル層（第２の真性半導体層５）は高周波抵抗を低抵抗化し、低濃度エピタキシャル層（第１の真性半導体層４）は高周波容量特性を低容量にすることができる。
【００３２】
エピタキシャル層の高濃度層（第２の真性半導体層５）によって高周波抵抗を低抵抗にすることができる。図５（ａ）〜（ｃ）は順方向電流（ＩＦ）の違いによる抵抗率と高周波抵抗の相関を示すグラフである。図５（ａ）のグラフではＩＦは０．３ｍＡであり、図５（ｂ）のグラフではＩＦは０．８ｍＡであり、図５（ｃ）のグラフではＩＦは６．０ｍＡである。これらのグラフから分かるように、低バイアス程高周波抵抗が低抵抗になることが分かる。
【００３３】
しかし、ただ単にエピタキシャル層の不純物濃度を高濃度にするだけでは、空乏層の幅が狭くなり、容量が大きくなってしまう。
【００３４】
そこで、本実施例１では空乏化していないエピタキシャル層部分を低濃度にし、これによって容量が大きくなるのを抑止している（高周波使用時）。図７（ａ）〜（ｄ）は本実施例１のＰＩＮダイオード素子の特性改善理由を説明する模式図である。図７（ａ）はｐ電極９とｎ電極１０間の各層及び空乏層１１の広がり状態を示す模式図である。空乏化しない第１の真性半導体層４の高周波時の容量はＣusとなり、空乏化する第２の真性半導体層５の容量はＣｊとなる。即ち、空乏化していないエピタキシャル層（第１の真性半導体層４）は低周波では誘電性、高周波では容量性へ変化する性質がある。この点について図７を参照しながら説明する。
【００３５】
図７（ｂ）はＰＩＮダイオードの等価回路モデルを示す模式図である。ｐ電極９とｎ電極１０との間において、第１の真性半導体層４部分では抵抗Ｒusと容量Ｃusは並列接続の状態であり、第２の真性半導体層５部分では容量Ｃｊとなる。ｐ電極９及びｎ電極１０間に流れる電流は、低周波時は抵抗Ｒusを流れ、高周波時は容量Ｃusを流れる。図７（ｃ）は低周波時の容量を示すものであり、このときの等価回路はｐ電極９とｎ電極１０との間に容量Ｃｊと抵抗Ｒusが直列に接続される構成になる。また、図７（ｄ）は高周波時の容量を示すものであり、このときの等価回路はｐ電極９とｎ電極１０との間に容量Ｃｊと容量Ｃusが直列に接続される構成になる。
高周波時の全体の容量Ｃは下記数式で与えられる。
【００３６】
【数１】
2006086334.tif 000003
【００３７】
この数１からも分かるように、このため、高周波では空乏層による容量成分と直列接続されるため全体の容量Ｃは低容量となる。従って、本実施例１のＰＩＮダイオード素子１では、内部電位で空乏層が広がる範囲は高濃度（低抵抗）に、空乏層の広がらない領域は低濃度（高抵抗）にすることにより低抵抗でかつ低容量特性が得られる。換言するならば、本実施例１によれば、容量特性を劣化させることなく低バイアス領域の高周波抵抗を改善することができる。
【００３８】
図４は本実施例１のＰＩＮダイオード素子１の高周波順特性を示すグラフである。このグラフより、ＰＩＮダイオード素子１は可変抵抗となる効果がある。また、図６はＰＩＮダイオード素子１の抵抗率の違いによる容量と周波数の相関を示すグラフである。即ち、抵抗率が１５０Ω・ｃｍ、４７０Ω・ｃｍ、１６００Ω・ｃｍにおける容量特性の周波数依存性を示すものである。抵抗率が小さくなるにつれてトータル容量Ｃが小さくなるのが分かる。
【００３９】
図８は本実施例１のＰＩＮダイオード１における他の効果を説明する模式図である。ＰＩＮダイオード素子１は真性半導体層を不純物濃度が低い第１の真性半導体層４と、この第１の真性半導体層４に比較して不純物濃度が高い第２の真性半導体層５によって形成していることから、ＰＩＮダイオード素子１の表面の不純物濃度が高濃度となるため反転しにくくなる。図８において示す点線枠部分が不純物濃度が高い故に反転しにくくなる領域である。
【００４０】
本実施例１のＰＩＮダイオード素子１は、チップの状態で各種半導体装置に組み込まれて使用されたり、あるいはデイスクリート品として提供される。図１０は本実施例１のＰＩＮダイオード素子を組み込んだＰＩＮダイオード装置の断面図である。
【００４１】
ＰＩＮダイオード装置３０は、図１０に示すように、外観的には偏平矩形の絶縁性樹脂からなる封止体３１と、この封止体３１の対面する一対の側面から突出するリード３２，３３とからなっている。リード３２，３３は封止体３１の内外に亘って延在し、内端部分は封止体３１に覆われ、外端は封止体３１から突出し、かつ下面が封止体３１の下面と一致するようになっている。
【００４２】
一方のリード３２の内端部分の上面には導電性の接着剤３４を介してＰＩＮダイオード素子１が接続されている。即ち、ＰＩＮダイオード素子１の図１０では図示しないｎ電極１０が接着剤３４を介してリード３２に電気的に接続されている。また、他方のリード３３の内端部分の上面とＰＩＮダイオード素子１の上面は導電性のワイヤ３５によって電気的に接続されている。ＰＩＮダイオード素子１の上面には、図１０では図示しないが、ｐ電極９が形成されている。そして、このｐ電極９がワイヤ３５によってリード３３に電気的に接続されることになる。ＰＩＮダイオード装置３０は他の封止構造でもよい。例えば、ＤＨＤ（ダブル・ヒートシンク・ダイオード）と呼称される一対のリード間にＰＩＮダイオード素子１を挟み、ＰＩＮダイオード素子１及びＰＩＮダイオード素子１に接続されるリード部分を絶縁性のガラスで封止する構造でもよい。
【００４３】
本実施例１のＰＩＮダイオード素子１は、例えば、図９に示すようなアンテナスイッチを構成する部品として使用される。このアンテナスイッチは、例えば、周波数が９００ＭＨｚあるいは１．８ＧＨｚの携帯電話機に使用されるアンテナスイッチである。図９はアンテナスイッチの等価回路図である。
【００４４】
アンテナスイッチ（送受信切替スイッチ）４０は、図９に示すように、送信端子ＴＸと受信端子ＲＸとの間の信号伝送線路４１に並列に接続されるアンテナ４２と、送信端子ＴＸとアンテナ４２の前記信号伝送線路４１との接続部（ノード）４３間に直列に接続される第１のＰＩＮダイオード１ａと、接続部４３から受信端子ＲＸに向かって送信波長の１／４の長さ離れた位置４４に接続され、ＰＩＮダイオード１ａに対して並列にかつ逆バイアス状態で接続される第２のＰＩＮダイオード１ｂとを有する。接続部４３と送信波長の１／４の長さ離れた位置４４との間には送信波長の１／４の長さの信号伝送線路４１ａが設けられている。第２のＰＩＮダイオード１ｂと送信端子ＴＸ間には電源４５が配置されている。また、Ｃ１，Ｃ２は容量である。
【００４５】
このような低容量・低高周波抵抗特性のＰＩＮダイオード素子を組み込んだ送受信切替スイッチは特性（アイソレーション・インサーションロス）が向上する。
【００４６】
本実施例１によれば下記の効果を有する。
（１）ＰＩＮダイオード素子１の真性半導体層を第１の第１の真性半導体層４と第２の真性半導体層５で形成している。第２の真性半導体層５の不純物濃度は第１の真性半導体層４の不純物濃度よりも濃度が高く、高周波抵抗を低抵抗化する高濃度エピタキシャル層となるため低高周波抵抗特性を有することになる。また、第１の真性半導体層４は不純物濃度が低い低濃度エピタキシャル層となることから高周波容量特性の低容量化が可能になる。これにより、低容量・低高周波抵抗特性のＰＩＮダイオード素子を提供することができる。
【００４７】
（２）本実施例１による低容量・低高周波抵抗特性のＰＩＮダイオード素子を組み込んだ送受信切替スイッチは特性（アイソレーション・インサーションロス）が向上する。
【実施例２】
【００４８】
図１１（ａ）〜（ｄ）は本実施例２のＰＩＮダイオードの製造方法を示す製造各工程の断面図である。実施例１のＰＩＮダイオード素子１は半導体基板２と、この半導体基板２の主面に形成される第１の真性半導体層４及び第２の真性半導体層５は同じ大きさとなっているが、本実施例のＰＩＮダイオード素子１ｃは、第１の真性半導体層４及び第２の真性半導体層５の部分は半導体基板２よりも幅が狭いメサ構造になっている。そして、第２の真性半導体層の上面全体に第２導電型の半導体層（ｐ層（ｐ＋＋層）６）が設けられていることを特徴とする。
【００４９】
ＰＩＮダイオード素子１ｃの製造においては、実施例１の場合と同様に図１１（ａ）に示すように、半導体基板２の主面に常用のエピタキシャル成長によって第１の真性半導体層４及び第２の真性半導体層５を順次形成する。このエピタキシャル成長時、図１１（ｂ）に示すように、ｐ層（ｐ＋＋層）６を形成する。このｐ層（ｐ＋＋層）６の形成によって、第２の真性半導体層５には空乏層１１が発生する。空乏層１１は点々を施した領域である。ｐ層（ｐ＋＋層）６を形成した段階で内部電位（零バイアス状態）によって第２の真性半導体層５に空乏層１１が形成される。この空乏層１１は不純物濃度が低い第１の真性半導体層４には伸びて行かない。
【００５０】
つぎに、図１１（ｃ）に示すように、ｐ層（ｐ＋＋層）６の上面に選択的に絶縁膜５０を形成する。その後この絶縁膜５０をエッチングマスクとして使用し、ｐ層（ｐ＋＋層）６，第２の真性半導体層５，第１の真性半導体層４を選択的にエッチングしてメサ部５１を形成する。エッチングは半導体基板２の表層部分まで行う。
【００５１】
つぎに、絶縁膜５０を除去する。ついで、半導体基板２の主面側を絶縁膜５２で覆うとともに、メサ部５１上の絶縁膜５２を選択的に開口し、この開口部分にｐ電極９を形成する。ｐ電極９はｐ層（ｐ＋＋層）６に重なり電気的に接続される状態になる。
【００５２】
つぎに、半導体基板２の裏面（下面）を所定厚さ除去する。その後、半導体基板２の下面にｎ電極１０を形成し、さらに半導体基板２を縦横に切断して図１１（ｄ）に示すようなＰＩＮダイオード素子１ｃを複数製造する。
【００５３】
本実施例２のＰＩＮダイオード素子１ｃは、メサ構造となることからさらに容量の低減が可能になる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１であるＰＩＮダイオード素子の断面図である。
【図２】本実施例１のＰＩＮダイオード素子の製造方法を示す製造各工程の断面図である。
【図３】本実施例１のＰＩＮダイオード素子の構造と不純物濃度分布を示す模式図である。
【図４】ＰＩＮダイオードの高周波順特性を示すグラフである。
【図５】順方向電流の違いによる抵抗率と高周波抵抗の相関を示すグラフである。
【図６】抵抗率の違いによる容量と周波数の相関を示すグラフである。
【図７】本実施例１のＰＩＮダイオード素子の特性改善理由を説明する模式図である。
【図８】本実施例１のＰＩＮダイオードにおける効果を示す模式図である。
【図９】アンテナスイッチの等価回路図である。
【図１０】本実施例１のＰＩＮダイオード素子を組み込んだＰＩＮダイオード装置の断面図である。
【図１１】本実施例２のＰＩＮダイオードの製造方法を示す製造各工程の断面図である。
【図１２】従来のＰＩＮダイオード素子の構造と不純物濃度分布を示す模式図である。
【符号の説明】
【００５５】
１，１ａ，１ｂ…ＰＩＮダイオード（ＰＩＮダイオード素子）、２…半導体基板、３…半導体チップ、４…第１の真性半導体層、５…第２の真性半導体層、６…ｐ層（ｐ＋＋層）、７…ガードリング（ゲッタリング層）、８…絶縁膜、９…ｐ電極、１０…ｎ電極、１１…空乏層、１６〜１８…熱酸化膜、３０…ＰＩＮダイオード装置、３１…封止体、３２，３３…リード、３４…接着剤、３５…ワイヤ、４０…アンテナスイッチ、４１…信号伝送線路、４１ａ…送信波長の１／４の長さの信号伝送線路、４２…アンテナ、４３…接続部、４４…送信波長の１／４の長さ離れた位置、４５…電源、５０…絶縁膜、５１…メサ部、５２…絶縁膜、８０…ＰＩＮダイオード素子、８１…半導体基板、８２…半導体チップ、８３…ｎ層（ｎ−層）、８４…ｐ層（ｐ＋＋層）、８５…ガードリング（ゲッタリング層）、８６…空乏層。
【図１】
2006086334.tif 000004
【図２】
2006086334.tif 000005
【図３】
2006086334.tif 000006
【図４】
2006086334.tif 000007
【図５】
2006086334.tif 000008
【図６】
2006086334.tif 000009
【図７】
2006086334.tif 000010
【図８】
2006086334.tif 000011
【図９】
2006086334.tif 000012
【図１０】
2006086334.tif 000013
【図１１】
2006086334.tif 000014
【図１２】
2006086334.tif 000015