(57)【要約】【課題】  本発明の目的は、誤動作防止回路を備えたバウンダリスキャン回路内臓ＬＳＩを提供することである。【解決手段】  本発明においては、電源起動時に必ずＴＡＰコントローラに対してリセットが実行される。これにより、電源起動時に生じる誤動作が防止される。その後、実動作時にはＴＡＰコントローラに対するリセットは禁止される。しかし、誤動作が生じた場合には外部からのモード切り換え信号により、外部端子からのリセット信号が受け付けられる。そして、ＴＡＰコントローラに対してＩＥＥＥ１１４９．１に準拠したリセットが実行される。【選択図】  図３
2006132994.tif 000002
【特許請求の範囲】
【請求項１】
電源検出回路と、
前記電源検出回路に接続されるリセット回路と、
前記リセット回路に接続されるＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラと
を具備するバウンダリ回路内蔵半導体回路であって、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記リセット回路に起動検出信号を出力し、前記起動検出信号の入力に基づいて前記リセット回路は前記ＴＡＰコントローラにリセット信号を出力し、
前記リセット信号の入力に基づいて前記リセット回路は前記バウンダリ回路内蔵半導体回路をリセットし、
さらに、前記リセット回路からのリセット信号の出力機能が停止される
バウンダリ回路内蔵半導体回路。
【請求項２】
請求項１に記載のバウンダリ回路内蔵半導体回路において、
前記出力機能停止時に、
さらにモード切換信号により、前記リセット回路がＴＲＳＴ外部端子と前記ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラとを接続する
バウンダリ回路内蔵半導体回路。
【請求項３】
請求項１または２に記載のバウンダリ回路内蔵半導体回路において、前記リセット回路は、
セレクタと、
パワーオン・リセットと、
セレクタ切替回路と
を具備し、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記パワーオン・リセットに起動検出信号を出力し、前記起動検出信号の入力に基づいて前記パワーオン・リセットは前記セレクタを介して前記ＴＡＰコントローラにリセット信号を出力し、前記リセット信号の入力に基づいて前記リセット回路は前記バウンダリ回路内蔵半導体回路をリセットし、
さらに前記パワーオン・リセットは前記セレクタ切替回路に前記リセット信号を出力し、前記リセット信号の入力に基づいて前記セレクタ切替回路は前記セレクタに対して前記ＴＡＰコントローラと前記セレクタとの接続を停止させる指示を出力し、前記接続を停止させる指示に基づいて前記セレクタと前記ＴＡＰコントローラとの接続が停止される
バウンダリ回路内蔵半導体回路。
【請求項４】
請求項１または２に記載のバウンダリ回路内蔵半導体回路において、前記リセット回路は、
セレクタと、
カウンタと、
セレクタ切替回路と
を具備し、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記カウンタに起動検出信号を出力し、前記起動確認信号が前記カウンタに規定回数入力すると前記カウンタは前記セレクタを介して前記ＴＡＰコントローラにリセット信号を出力し、前記リセット信号の入力に基づいて前記リセット回路は前記バウンダリ回路内蔵半導体回路をリセットし、
さらに前記カウンタは前記セレクタ切替回路に前記リセット信号を出力し、前記リセット信号の入力に基づいて前記セレクタ切替回路は前記セレクタに対して前記ＴＡＰコントローラと前記セレクタとの接続を停止させる指示を出力し、前記接続を停止させる指示に基づいて前記セレクタと前記ＴＡＰコントローラとの接続が停止される
バウンダリ回路内蔵半導体回路。
【請求項５】
請求項３または４に記載のバウンダリ回路内蔵半導体回路において、
前記セレクタと前記ＴＡＰコントローラとの接続停止時に、
さらに前記セレクタ切替回路にモード切換信号を入力し、前記モード切換信号の入力に基づき前記セレクタ切替回路は前記セレクタにＴＲＳＴ外部端子と前記ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラとを接続させる指示を出力し、前記接続させる指示に基づいて前記ＴＲＳＴ外部端子と前記ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラとが接続される
バウンダリ回路内蔵半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤動作防止回路を備えたバウンダリスキャン回路内臓ＬＳＩに関する。
【背景技術】
【０００２】
バウンダリスキャン回路は、ＬＳＩ（大規模集積回路）等の機能テスト、およびＬＳＩとＬＳＩの搭載されている基板との間の電気的な接続チェックを行う。
【０００３】
ＩＥＥＥ１１４９．１に開示されている、一般的なバウンダリスキャン回路（従来技術１）の構成ブロックを図１に示す。従来技術１のバウンダリスキャン回路は、ＬＯＧＩＣ回路２を有したＬＳＩ１において、ＬＯＧＩＣ回路２の端子に対応して配置されるバウンダリスキャンセル３と、ＴＡＰコントローラ４と、バウンダリスキャンレジスタ５とを備えている。
【０００４】
従来技術１のバウンダリスキャン回路においては、ＴＡＰコントローラ４の入出力端子に入力されるＴＡＰ信号７により、ＬＳＩ１の通常動作モードおよびテストモード制御、ＬＯＧＩＣ回路２の制御が行われる。ＴＡＰコントローラ４は、ＴＡＰ信号７であるＴＭＳとＴＣＫ信号により制御されるステートマシン（１６状態）で構成される。そして、ＴＡＰコントローラ４からの制御信号により、バウンダリスキャンレジスタ５およびバウンダリスキャンセル３を介して、通常動作モードおよびテストモードにおけるＬＳＩ１の端子の制御、ＬＯＧＩＣ回路２の制御が行われる。
【０００５】
ＴＡＰ信号７には、ＴＤＩ、ＴＣＫ、ＴＤＯ、ＴＭＳ、ＴＲＳＴがある。ＴＤＩ信号は、テストロジックに対して、命令やデータをシリアルに入力する信号で、ＴＣＫの立ち上がりエッジでサンプリングされる。ＴＤＯ信号は、テストロジックからのデータをシリアルに出力する信号で、ＴＣＫの立下りエッジに同期して出力される。ＴＣＫ信号は、テストロジックに対して、クロックを供給する。ＴＭＳ信号は、テスト動作を制御する信号であり、ＴＣＫの立ち上がりエッジでサンプリングされ、ＴＡＰコントローラ４がデコードを行う。ＴＲＳＴ信号は、ＴＡＰコントローラ４を初期化する信号である。
【０００６】
ＬＳＩ１の電源起動時のノイズによる誤動作や実動作時の誤動作を防止、または復帰させるためには、ＴＡＰコントローラ４を確実にリセットすることが必要である。従来技術１においては、ＴＡＰコントローラ４をリセットするために、ＬＳＩ１の外部にリセット回路等を構成する必要がある。このため、ＬＳＩ１の搭載基板サイズが大きくなる。
【０００７】
上記問題を解決するために、図２に示されるリセット回路を備えたＬＳＩ１０（従来技術２）が特開２００１−１６６００２号公報において開示されている。従来技術２のリセット回路を備えたＬＳＩは、ＴＡＰ信号のひとつであるＴＣＫピンの信号を検出回路５０で検出する。検出回路５０において、ＴＣＫピンの電圧レベルが任意の回数以上トグルを繰り返されたことが検出されると、ＴＡＰコントローラ４０に対するリセットが禁止される。また、このリセット回路を備えたＬＳＩでは、テスト中のＴＡＰコントローラ４０に対するリセットが禁止される。これにより、ノイズ混入によるＴＡＰコントローラ４０への不慮のリセットが防止される。ＴＡＰコントローラ４０へのリセットが禁止された状態でも、調停回路６０においてＴＲＳＴピンの信号の観測、および検出回路においてＴＣＫピンの信号観測が行われる。そして、ＴＣＫピンの電圧レベルが任意の回数以上トグルしている期間にＴＲＳＴピンの電圧レベル状態が持続した場合に、リセット禁止の解除が行われる。これにより、ＴＲＳＴを制御するためのリセット回路を外部に設ける必要がなくなる。
【０００８】
しかし、従来例２では、ＬＳＩ１０の電源投入時のノイズの影響で、ＴＡＰコントローラ４０が誤動作した場合、ＬＳＩ１０を通常動作にする復帰させる手段がない。つまり、電源投入後の通常動作時に、ノイズの影響でＴＡＰコントローラ４０が誤動作を起こし、さらに、ＴＣＫ、ＴＭＳ端子にノイズが乗らない場合には、ＴＣＫおよびＴＭＳの信号により制御されている検出回路ではＴＡＰコントローラ４０の誤動作を検出できない。このため、リセット端子の入力は禁止状態のまま維持され、外部からリセットを実行できない。
【０００９】
上記した技術に関連して以下に示す提案がなされている。
【００１０】
特開平５−２７４１７１号公報に開示されている「診断回路の誤動作防止回路」では、リセット端子，スキャンイン端子および出力端子を持つ複数のリセット信号発生用ラッチと複数のリセット信号発生用ラッチの出力信号が入力されるＯＲゲートと、リセット端子，スキャンイン端子および出力端子を有する複数の診断用ラッチと、複数のリセット信号発生用ラッチおよび複数の診断用ラッチに、任意の値をスキャンインできるスキャンイン回路と、診断用ラッチ・リセット信号を複数のリセット信号発生用ラッチのリセット端子に伝える信号線と、ＯＲゲートの出力を複数の診断用ラッチのリセット端子に伝える信号線とを備える診断回路の誤動作防止回路が提案されている。
【００１１】
また、特開平１０−１０４３１７号公報に開示されている「バウンダリスキャン誤動作防止回路」では、バウンダリスキャン機構を有する集積回路が搭載された配線基板とともにに用いられ、集積回路にはバウンダリスキャンを行うためのテストモード選択入力端子及びテストリセット入力端子が備えられ、テストモード選択入力端子をハイレベルに保つか又はテストリセット入力端子をロウレベルに保った状態でバウンダリスキャン機構はテスト論理リセット状態を保持しており、バウンダリスキャン機構の誤動作を防止するためのバウンダリスキャン誤動作防止回路であって、配線基板に設けられ前記テストリセット入力端子に接続される外部テストリセット入力端子と、該外部テストリセット入力端子をグランドレベルに保持する保持手段とを有するバウンダリスキャン誤動作防止回路が提案されている。
【００１２】
【特許文献１】特開２００１−１６６００２号公報
【特許文献２】特開平５−２７４１７１号公報
【特許文献３】特開平１０−１０４３１７号公報
【非特許文献１】ＩＥＥＥ１１４９．１
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、誤動作防止回路を備えたバウンダリスキャン回路内臓ＬＳＩを提供することである。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明のバウンダリ回路内蔵半導体回路は、電源検出回路（９００）と、電源検出回路に接続されるリセット回路（８００Ａ、８００Ｂ）と、リセット回路に接続されるＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラ（４００）とを備えるバウンダリ回路内蔵半導体回路であって、電源検出回路が電源投入を検出し、検出に基づいて電源検出回路はリセット回路に起動検出信号を出力し、起動検出信号の入力に基づいてリセット回路はＴＡＰコントローラにリセット信号を出力し、リセット信号の入力に基づいてリセット回路はバウンダリ回路内蔵半導体回路をリセットし、さらに、リセット回路からのリセット信号の出力機能が停止される。
【発明の効果】
【００１６】
本発明により、電源立ち上がり時の誤動作を防ぐ誤動作防止回路を備えたバウンダリスキャン回路内臓ＬＳＩを提供することができる。
【００１７】
これにより、ＬＳＩを通常動作させる場合に確実にＴＡＰコントローラのリセットを行うことができ、さらに、ＬＳＩの通常動作時に誤動作が起きた場合においても外部からの信号により確実にリセットを行うことができる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明によるバウンダリスキャン回路内臓ＬＳＩを実施するための最良の形態を以下に説明する。
【００１９】
本発明のバウンダリスキャン回路内臓ＬＳＩにおいては、電源起動時に必ずＴＡＰコントローラに対してリセットが実行される。これにより、電源起動時に生じる誤動作が確実に防止される。その後、実動作時にはＴＡＰコントローラに対するリセットは禁止される。しかし、実動作時においてＬＳＩに誤動作が生じた場合には、外部からのモード切り換え信号により外部端子からのリセット信号が受け付けられる。これにより、ＩＥＥＥ１１４９．１に準拠したＴＡＰコントローラへのリセットの実行が可能となる。
【００２０】
図３に、本発明の実施の形態に係わるバウンダリスキャン回路内臓ＬＳＩのブロック図を示す。本発明に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ａ，１００Ｂは、ＬＯＧＩＣ回路２００を有したＬＳＩ１００Ａ，１００Ｂにおいて、ＬＯＧＩＣ回路２００の端子のそれぞれに対応して配置されるバウンダリスキャンセル３００と、ＴＡＰコントローラ４００と、リセット部１０００Ａ，１０００Ｂと、バウンダリスキャンレジスタ５００とを備えている。リセット部１０００Ａ，１０００Ｂは、リセット回路８００Ａ、８００Ｂと電源検出回路９００とを備えている。また、バウンダリスキャンレジスタ５００は、データレジスタであるＤｅｖｉｃｅ  ＩＤ  Ｒｅｇｉｓｔｅｒ５００ａおよびＢＹＰＡＳＳ  Ｒｅｇｉｓｔｅｒ５００ｂと、命令レジスタであるＩｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ５００ｃと、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ５００ｄとを備えている。
【００２１】
Ｄｅｖｉｃｅ  ＩＤ  Ｒｅｇｉｓｔｅｒ５００ａは、例えばデバイスおよび製造メーカを識別するためのものである。ＢＹＰＡＳＳ  Ｒｅｇｉｓｔｅｒ５００ｂは、ＴＡＰ信号７００のＴＤＩ（Ｔｅｓｔ  Ｄａｔａ  Ｉｎｐｕｔ）から入力されるデータをＴＤＯ（Ｔｅｓｔ  Ｄａｔａ  Ｏｕｔｐｕｔ）ピンへバイパスさせる経路である。ＴＤＩから入力されたデータが命令コードであれば、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ５００ｃに格納される。そして、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ５００ｃからの指示により、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ５００ｄにおいて内部制御信号が生成されて、データレジスタを選択・制御する。
【００２２】
本発明に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ａ，１００Ｂのバウンダリスキャン回路においては、ＴＡＰコントローラ４００の入出力端子に入力されるＴＡＰ信号７００により、ＬＳＩ１００Ａ，１００Ｂの通常動作モードおよびテストモード制御、ＬＯＧＩＣ回路２００の制御が行われる。ＴＡＰコントローラ４００はＴＡＰ信号７００であるＴＭＳとＴＣＫ信号により制御されるステートマシン（１６状態）で構成される。そして、ＴＡＰコントローラ４００からバウンダリスキャンセル３００およびバウンダリスキャンレジスタ５００に制御信号が出力される。この制御信号により、通常動作モードおよびテストモードにおけるＬＯＧＩＣ回路２００の動作制御およびＬＳＩ１００Ａ，１００Ｂ端子の選択制御が行われる。
【００２３】
（実施の形態１）
本発明の実施の形態１に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ａでは、ＴＲＳＴ信号の外部入出力端子とＴＡＰコントローラ４００との間にリセット部１０００Ａが接続されている。リセット部１０００Ａは、リセット回路８００Ａと電源検出回路９００とを備えている。
【００２４】
図４に、本実施の形態におけるリセット部１０００Ａの詳細ブロック図が示される。本実施の形態のリセット部１０００Ａに備えられたリセット回路８００Ａは、電源検出回路９００に接続されたパワーオン・リセット８２０と、セレクタ８１０と、セレクタ８１０とパワーオン・リセット８２０との間に接続されたセレクタ切り替え回路８３０とを備えている。
【００２５】
以下、図５に示されたタイムチャートに基づいて、本実施の形態における動作原理を説明する。
【００２６】
本実施の形態に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ａに電源が投入されると、電源検出回路９００において電源が投入されたことが検出される。電源の検出に基づいて、電源検出回路９００からパワーオン・リセット８２０に起動検出信号が出力される。起動検出信号の入力に基づいて、パワーオン・リセット８２０からセレクタ８１０を介してＴＡＰコントローラ４００にパワーオン・リセット信号が出力される。パワーオン・リセット信号の入力に基づいて、ＴＡＰコントローラ４００はバウンダリスキャン回路内臓ＬＳＩ１００Ａに対してリセット信号を出力する。そして、バウンダリスキャン回路内臓ＬＳＩ１００Ａはリセットされる。
【００２７】
一方、電源検出回路９００において電源が投入されたことが検出されると、電源検出回路９００はセレクタ切り替え回路８３０に対しても起動検出信号を出力する。起動検出信号の入力に基づいて、セレクタ切り替え回路８３０はセレクタ８１０に向けて、パワーオン・リセット８２０とＴＡＰコントーラ４００とを接続させるためのセレクタ切替信号を出力する。これにより、上記した、パワーオン・リセット８２０からセレクタ８１０を介してＴＡＰコントローラ４００にパワーオン・リセット信号が入力されることが実現される。
【００２８】
本実施の形態においては、パワーオン・リセット８２０からセレクタ８１０を介してＴＡＰコントローラ４００にパワーオン・リセット信号を出力すると同時に、セレクタ切り替え回路８３０に対してもパワーオン・リセット信号が出力される。これにより、本実施の形態においては、電源起動時に一度ＴＡＰコントローラ４００にパワーオン・リセット信号が入力されてＴＡＰコントローラ４００によるＬＳＩ１００Ａのリセットが実行されると、セレクタ切り替え回路８３０からセレクタ８１０にセレクタ切替信号が出力され、セレクタ８１０の接続状態が切り替えられる。そして、セレクタ８１０とＴＡＰコントローラ４００との間の接続が停止される。そして、電源起動後にＬＳＩ１００Ａが一度リセットされて実動作モードに移行してからは、基本的にＴＡＰコントローラ４００に対してリセットを指示することが出来なくなる。これにより、本実施の形態に係わるバウンダリスキャン回路内臓ＬＳＩでは、実動作時おける外部ノイズに起因するＬＳＩ回路１００Ａに対する不意なリセットが防止される。しかし、実際には、何らかの要因により本実施の形態のバウンダリスキャン回路内臓ＬＳＩ１００Ａの実動作時に誤動作が生じる場合がある。
【００２９】
本実施の形態においては、セレクタ切り替え回路８３０にモード切り換え信号を入力することができる。そして、本実施の形態のバウンダリスキャン回路内臓ＬＳＩ１００Ａの実動作時に誤動作が生じると、セレクタ切り替え回路８３０にモード切り換え信号が入力される。モード切り換え信号の入力に基づいて、セレクタ切り替え回路８３０はセレクタ８１０にセレクタ切替信号を出力する。セレクタ切替信号の入力に基づいて、セレクタ８１０ではＴＲＳＴ信号の入出力端子とＴＡＰコントローラ４００との経路が接続される。この状態において、ＩＥＥＥ１１４９．１で規定されている初期化の方法が適用可能となる。
【００３０】
つまり、セレクタ８１０のこの接続状態においては、ＩＥＥＥ１１４９．１で規定される以下の方法に従って、ＴＡＰコントローラ４００にＬＳＩ回路１００Ａの初期化指示を出すことが出来る。
【００３１】
（ａ）ハードウェアリセット；ＴＲＳＴに”０”を入力し、ＴＡＰコントーラ４００を非同期リセットする。
【００３２】
（ｂ）ソフトウェアリセット；ＴＭＳを”１”に保持し、ＴＣＫに５回以上クロックを入力し、ＴＡＰコントローラ４００をリセットする。
【００３３】
本実施の形態においては、ＩＥＥＥ１１４９．１で規定されているＴＡＰコントローラ４００によるＬＳＩ１００Ａの初期化が電源投入後に確実に１度は実施される。これにより、ＬＳＩ１００Ａの通常動作モードにＴＡＰコントローラ４００の状態が遷移され、電源投入時のノイズの影響に関わらず、ＬＳＩ１００Ａが正常に動作する。また、リセット回路８００Ａは、電源投入時の初期化後には、リセット信号を生成しない回路構成とされる。
【００３４】
さらに、本実施の形態においては、電源投入時のリセット後に不具合が生じた場合にでも、従来技術２にあるようにＴＭＳ、ＴＣＫの信号を観測することなく、セレクタ切り替え回路８３０にモード切換信号を入力することができる。これにより、ＴＲＳＴ端子からの信号を有効にできる。そして、実動作中に誤動作が生じた場合にでもＩＥＥＥ１１４９．１で規定されているリセット方法で問題なくＬＳＩ１００Ａをリセットすることができる。
【００３５】
（実施の形態２）
本発明の実施の形態２に係わるバウンダリ回路内蔵半導体回路の基本的な構成および動作原理は、実施の形態１に係わるバウンダリ回路内蔵半導体回路と同じである。
【００３６】
但し、本実施の形態においては実施の形態１のバウンダリ回路内蔵半導体回路と比べて、起動時におけるリセットを実施するリセット部における回路構成に違いがある。
【００３７】
本発明の実施の形態２に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ｂでは、ＴＲＳＴ信号の外部入出力端子とＴＡＰコントローラ４００との間にリセット部１０００Ｂが接続されている。リセット部１０００Ｂは、リセット回路８００Ｂと電源検出回路９００とを備えている。
【００３８】
図６に、本実施の形態におけるリセット部１０００Ｂの詳細ブロック図が示される。本実施の形態のリセット部１０００Ｂに備えられたリセット回路８００Ｂは、電源検出回路９００に接続されたカウンタ８４０と、セレクタ８１０と、セレクタ８１０とカウンタ８４０との間に接続されたセレクタ切り替え回路８３０とを備えている。
【００３９】
以下、図７に示されたタイムチャートに基づいて、本実施の形態における動作原理を説明する。
【００４０】
本実施の形態に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ｂに電源が投入されると、電源検出回路９００において電源が投入されたことが検出される。電源の検出に基づいて、電源検出回路９００からカウンタ８４０に起動検出信号が出力される。規定回数の起動検出信号がカウンタ８４０に入力されると、この起動検出信号の入力に基づいて、カウンタ８４０からセレクタ８１０を介してＴＡＰコントローラ４００にカウンタ信号が出力される。図７においては、３回の起動検出信号がカウンタ８４０に入力されると、この起動検出信号の入力に基づいて、カウンタ８４０からセレクタ８１０を介してＴＡＰコントローラ４００にカウンタ信号が出力されているが、この回数は回路設計により任意に設定されるものである。カウンタ信号の入力に基づいて、ＴＡＰコントローラ４００はバウンダリスキャン回路内臓ＬＳＩ１００Ｂに対してリセット信号を出力する。そして、バウンダリスキャン回路内臓ＬＳＩ１００Ｂはリセットされる。
【００４１】
一方、電源検出回路９００において電源が投入されたことが検出されると、電源検出回路９００はセレクタ切り替え回路８３０に対しても起動検出信号を出力する。起動検出信号の入力に基づいて、セレクタ切り替え回路８３０はセレクタ８１０に向けて、カウンタ８４０とＴＡＰコントーラ４００とを接続させるためのセレクタ切替信号を出力する。これにより、上記した、カウンタ８４０からセレクタ８１０を介してＴＡＰコントローラ４００にカウンタ信号が入力されることが実現される。本実施の形態においては、リセット回路８００Ｂにカウンタ８４０が備えられる。これにより、ＬＳＩ１００Ｂに対する電源投入と外部ノイズとが切り分けられて確実に電源起動時のリセットが実行される。
【００４２】
本実施の形態においては、実施の形態１と同様に、カウンタ８４０からセレクタ８１０を介してＴＡＰコントローラ４００にカウンタ信号を出力すると同時に、セレクタ切り替え回路８３０に対してもカウンタ信号が出力される。これにより、本実施の形態においては、電源起動時に一度ＴＡＰコントローラ４００にカウンタ信号が入力されてＴＡＰコントローラ４００によるＬＳＩ１００Ｂのリセットが実行されると、セレクタ切り替え回路８３０からセレクタ８１０にセレクタ切替信号が出力され、セレクタ８１０の接続状態が切り替えられる。そして、セレクタ８１０とＴＡＰコントローラ４００との間の接続が停止される。そして、電源起動後にＬＳＩ１００Ｂが一度リセットされて実動作モードに移行してからは、基本的にＴＡＰコントローラ４００に対してリセットを指示することが出来なくなる。これにより、本実施の形態に係わるバウンダリスキャン回路内臓ＬＳＩ１００Ｂでは、実動作時おける外部ノイズに起因するＬＳＩ回路１００Ｂに対する不意なリセットが防止される。しかし、実際には、何らかの要因により本実施の形態のバウンダリスキャン回路内臓ＬＳＩ１００Ｂの実動作時に誤動作が生じる場合がある。
【００４３】
本実施の形態においては、実施の形態２と同様に、セレクタ切り替え回路８３０にモード切り換え信号を入力することができる。そして、本実施の形態のバウンダリスキャン回路内臓ＬＳＩ１００Ｂの実動作時に誤動作が生じると、セレクタ切り替え回路８３０にモード切り換え信号が入力される。モード切り換え信号の入力に基づいて、セレクタ切り替え回路８３０はセレクタ８１０にセレクタ切替信号を出力する。セレクタ切替信号の入力に基づいて、セレクタ８１０ではＴＲＳＴ信号の入出力端子とＴＡＰコントローラ４００との経路が接続される。この状態において、ＩＥＥＥ１１４９．１で規定されている初期化の方法が適用可能となる。
【００４４】
本実施の形態においては、ＩＥＥＥ１１４９．１で規定されているＴＡＰコントローラ４００によるＬＳＩ１００Ｂの初期化が電源投入後に確実に１度は実施される。本実施の形態においては、リセット回路８００Ｂにカウンタ８４０が備えられる。これにより、ＬＳＩ１００Ｂに対する電源投入と外部ノイズとが切り分けられて確実に電源起動時のリセットが実行される。そして、ＬＳＩ１００Ｂの通常動作モードにＴＡＰコントローラ４００の状態が遷移され、電源投入時のノイズの影響に関わらず、ＬＳＩ１００Ｂが正常に動作する。また、リセット回路８００Ｂは、電源投入時の初期化後には、リセット信号を生成しない回路構成とされる。
【００４５】
また、本実施の形態においても、電源投入時のリセット後に不具合が生じた場合に、従来技術２にあるようにＴＭＳ、ＴＣＫの信号を観測することなく、セレクタ切り替え回路８３０にモード切換信号を入力することができる。これにより、ＴＲＳＴ端子からの信号を有効にできる。そして、実動作中に誤動作が生じた場合にでもＩＥＥＥ１１４９．１で規定されているリセット方法で問題なくＬＳＩ１００Ｂをリセットすることができる。
【００４６】
以上、本発明においては、電源投入時の確実なリセットの実行および実動作モードに移行後には外部ノイズによる影響を排除するために外部からのリセットを禁止することが実現される。さらに、実動作モード時に回路に誤動作が生じた場合には、外部からモード切換信号を入力することによって、回路のモードをＩＥＥＥ１１４９．１が適用される状態に移行させる。これにより、本発明においては、誤動作を防止して常に正常に動作するとともに、仮に誤動作が生じた場合においても、ＩＥＥＥ１１４９．１が適用される動作環境を備えたバウンダリスキャン回路内臓ＬＳＩが実現される。
【図面の簡単な説明】
【００４７】
【図１】従来技術１によるバウンダリ回路内蔵半導体回路のブロック図である。
【図２】従来技術２によるバウンダリ回路内蔵半導体回路のブロック図である。
【図３】本願の実施の形態に係わるバウンダリ回路内蔵半導体回路のブロック図である。
【図４】実施の形態１に係わるリセット部の詳細ブロック図である。
【図５】実施の形態１に係わるリセット部のタイミングチャートである。
【図６】実施の形態２に係わるリセット部の詳細ブロック図である。
【図７】実施の形態２に係わるリセット部のタイミングチャートである。
【符号の説明】
【００４８】
１、１０、１００Ａ、１００Ｂ…ＬＳＩ
２、２００…ＬＯＧＩＣ回路
３、３０、３００…バウンダリスキャン（ＢＳ）セル
４、４０、４００…ＴＡＰコントローラ
５…バウンダリスキャンレジスタ
５ａ…Ｄｅｖｉｃｅ  ＩＤ  Ｒｅｇｉｓｔｅｒ
５ｂ…Ｂｙｐａｓｓ  Ｒｅｇｉｓｔｅｒ
５ｃ…Ｉｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ
５ｄ…Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
６、６００…ＭＵＸ
７、７０、７００…ＴＡＰ信号
２０…内部回路
５０…検出回路
６０…調停回路
５００…バウンダリスキャンレジスタ
５００ａ…Ｄｅｖｉｃｅ  ＩＤ  Ｒｅｇｉｓｔｅｒ
５００ｂ…ＢＹＰＡＳＳ  Ｒｅｇｉｓｔｅｒ
５００ｃ…Ｉｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ
５００ｄ…Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
８００Ａ、８００Ｂ…リセット回路
８１０…セレクタ
８２０…パワーオン・リセット
８３０…セレクタ切り替え回路
８４０…カウンタ
９００…電源検出回路
１０００Ａ，１０００Ｂ…リセット部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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