(57)【要約】【課題】  輝度段差のない表示がなされる表示装置を提供する。【解決手段】  黒画像データを含む表示画像データをドライバ出力制御信号に応じて表示する表示装置であって、  前記黒画像データの表示の後の表示画像データの表示における前記ドライバ出力制御信号が他のドライバ出力制御信号よりも遅延されて設定されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
黒画像データを含む表示画像データをドライバ出力制御信号に応じて表示する表示装置であって、
前記黒画像データの表示の後の表示画像データの表示における前記ドライバ出力制御信号が他のドライバ出力制御信号よりも遅延されて設定されていることを特徴とする表示装置。
【請求項２】
黒画像データ以外の表示画像データを複数ライン順次表示した後に、複数ライン同時に黒画像データを表示し、これを繰り返すことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドライバ出力制御信号の遅延は該信号の立ち下りにおいてであり、遅延された該ドライバ出力制御信号のＨｉｇｈ期間は他のドライバ出力制御信号のそれよりも大きく設定されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
黒画像データを含む表示画像データを表示する表示装置であって、
前記黒画像データの表示の後の表示画像データを表示するラインの選択に要する走査信号の立ち上がりを他の走査信号のそれより遅延されて設定されていることを特徴とする表示装置。
【請求項５】
立ち上がりが遅延された前記走査信号のＨｉｇｈ期間は他の走査信号のそれよりも小さく設定されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
ソース・ドライバ回路からドレイン信号線を介して順次映像信号を画素に供給し、該映像信号の順次供給はドライバ出力制御信号によってなされる表示装置であって、
前記ソース・ドライバ回路に対し近端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号は、遠端部に位置づけられる画素への映像信号の供給に要するそれよりも遅延されて設定されていることを特徴とする表示装置。
【請求項７】
ドレイン信号線に沿って並設される各画素を２以上のグループに区分けし、ソース・ドレイン回路から近づくにつれ各グループの画素に供給する映像信号の供給に要するドライバ出力制御回路を順次遅延されて設定されていることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記映像信号の順次供給はドライバ出力制御信号の立ち下りでなされ、
前記ソース・ドライバ回路に対し近端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号のＨｉｇｈ期間は、遠端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号のそれよりも大きく設定されていることを特徴とする請求項６、７のいずれかに記載の表示装置。
【請求項９】
基板上に並設された複数のゲート信号線とこれら各ゲート信号線と交差して配設される複数のドレイン信号線とで囲まれた領域に画素が形成され、
この画素には、ゲート信号線からの走査信号によって駆動されてドレイン信号線からの映像信号を当該画素へ供給するスイッチング素子を備えることを特徴する請求項１から７のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特にアクティブ・マトリックス型の表示装置に関する。
【背景技術】
【０００２】
この種の表示装置は、基板面に多数の画素がマトリックス状に配置され、たとえばｘ方向に並設された各画素からなる一の画素群（ライン）を選択するとともに、その選択のタイミングに合わせて該一の画素群の各画素に映像信号を供給し、この動作はｙ方向に並設される他の画素群の選択の際にも同様に繰り返されるようになっている。
【０００３】
一の画素群の選択は、それらの各画素に設けられ、共通の信号線（走査信号線）に供給される信号（走査信号）によって駆動されるスイッチング素子によってなされ、映像信号の供給はｙ方向に並設される各画素に共通に設けられる信号線（映像信号線）を介してなされるようになっている。
【０００４】
また、目視上の応答速度の向上を図るため、映像信号として黒画像データを含む表示画像データを用い、黒画像データを除く表示画像データをｎライン表示した後に、まとめてｍラインにおいて黒画像データを表示し、以降これを繰り返すいわゆる擬似的にインパルス型の表示方式を採用したものも知られている。
【０００５】
このような技術は、以下の特許文献等に開示がなされている。
【０００６】
【特許文献１】特開２００４−２９５０６号公報
【特許文献２】特開２００３−２８０５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、このような構成からなる表示装置は、黒画像データを表示した後に、表示画像データを表示する場合に、その輝度が高くなり、この輝度段差が原因で表示部に横縞が目視されるということが指摘されるに至った。
【０００８】
本発明は、このような事情に基づいてなされたものであり、その目的は、表示部に輝度段差の発生を防止させた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）
本発明による表示装置は、たとえば、黒画像データを含む表示画像データをドライバ出力制御信号に応じて表示する表示装置であって、
前記黒画像データの表示の後の表示画像データの表示における前記ドライバ出力制御信号が他のドライバ出力制御信号よりも遅延されて設定されていることを特徴とする。
（２）
本発明による表示装置は、たとえば、（１）の構成を前提とし、黒画像データ以外の表示画像データを複数ライン順次表示した後に、複数ライン同時に黒画像データを表示し、これを繰り返すことを特徴とする。
（３）
本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドライバ出力制御信号の遅延は該信号の立ち下りにおいてであり、遅延された該ドライバ出力制御信号のＨｉｇｈ期間は他のドライバ出力制御信号のそれよりも大きく設定されていることを特徴とする。
（４）
本発明による表示装置は、たとえば、黒画像データを含む表示画像データを表示する表示装置であって、
前記黒画像データの表示の後の表示画像データを表示するラインの選択に要する走査信号の立ち上がりを他の走査信号のそれより遅延されて設定されていることを特徴とする。
（５）
本発明による表示装置は、たとえば、（４）の構成を前提とし、立ち上がりが遅延された前記走査信号のＨｉｇｈ期間は他の走査信号のそれよりも小さく設定されていることを特徴とする。
（６）
本発明による表示装置は、たとえば、ソース・ドライバ回路からドレイン信号線を介して順次映像信号を画素に供給し、該映像信号の順次供給はドライバ出力制御信号によってなされる表示装置であって、
前記ソース・ドライバ回路に対し近端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号は、遠端部に位置づけられる画素への映像信号の供給に要するそれよりも遅延されて設定されていることを特徴とする。
（７）
本発明による表示装置は、たとえば、（６）の構成を前提とし、ドレイン信号線に沿って並設される各画素を２以上のグループに区分けし、ソース・ドレイン回路から近づくにつれ各グループの画素に供給する映像信号の供給に要するドライバ出力制御回路を順次遅延されて設定されていることを特徴とする。
（８）
本発明による表示装置は、たとえば、（６）あるいは（７）の構成を前提とし、前記映像信号の順次供給はドライバ出力制御信号の立ち下りでなされ、
前記ソース・ドライバ回路に対し近端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号のＨｉｇｈ期間は、遠端部に位置づけられる画素への映像信号の供給に要する前記ドライバ出力制御信号のそれよりも大きく設定されていることを特徴とする。
（９）
本発明による表示装置は、たとえば、（１）ないし（７）のいずれかの構成を前提とし、  基板上に並設された複数のゲート信号線とこれら各ゲート信号線と交差して配設される複数のドレイン信号線とで囲まれた領域に画素が形成され、
この画素には、ゲート信号線からの走査信号によって駆動されてドレイン信号線からの映像信号を当該画素へ供給するスイッチング素子を備えることを特徴する。
【００１０】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明による表示装置の実施例を説明する。
図５は、本発明による表示装置において、そのパネルと周辺に配置される回路の概略的構成を示す図である。
【００１２】
表示装置としては、たとえば液晶表示パネル１を示し、その表示面には多数の画素がマトリックス状に形成されている。これら各画素はそれぞれ独立に駆動されてその光透過率が制御されるようになっている。
【００１３】
また、通常は該液晶表示パネル１の基板上に搭載されて形成されるゲート・ドライバ回路２およびソース・ドライバ回路３が設けられている。
【００１４】
ゲート・ドライバ回路２は、液晶表示パネル１の各画素のうち横方向に並設される各画素からなる画素群（ライン）を順次縦方向に選択する役割を有し、ソース・ドライバ回路３は、選択された画素群（ライン）の各画素に該選択のタイミングに合わせてそれぞれ映像信号を供給する役割を有する。
【００１５】
ゲート・ドライバ回路２およびソース・ドライバ回路３は、それぞれ、電源回路５によって電源が供給されているとともに、表示制御回路４からの信号によって制御されるようになっている。
【００１６】
なお、表示制御回路４は、パソコンあるいはテレビ等の表示信号源（ホスト側）からの表示信号を入力させ、その信号に基づきデータの交流化等の液晶表示パネルの表示に適したタイミング調整を行い、同期信号とともに表示データを出力するようになっている。
【００１７】
図６は、液晶表示パネル１の各画素をゲート・ドライバ回路２およびソース・ドライバ回路３とともに示した等価回路である。
【００１８】
ゲート・ドライバ回路２に接続され図中ｙ方向に並設される各ゲート信号線ＧＬと、ソース・ドライバ回路３に接続され図中ｘ方向に並設される各ドレイン信号線ＤＬとで囲まれる各領域をそれぞれ画素の領域とし、これら各画素にはスイッチング素子である薄膜トランジスタＴＦＴが備えられている。
【００１９】
横方向に並設される各画素の薄膜トランジスタＴＦＴは、そのゲート電極が共通のゲート信号線ＧＬに接続され、該ゲート信号線ＧＬからの信号（走査信号）によってオンするようになっており、該各画素からなる画素群（ライン）が選択されるようになっている。
【００２０】
また、縦方向に並設される各画素の薄膜トランジスタＴＦＴは、そのドレイン電極が共通のドレイン信号線ＤＬに接続され、該ドレイン信号線ＤＬからの信号（映像信号）が選択された各画素に供給されるようになっている。
【００２１】
各画素における薄膜トランジスタＴＦＴのソース電極には画素電極ＰＸが接続され、この画素電極ＰＸは液晶を間にして配置される対向電極ＣＴとの間に電界を生じせしめるようになっている。
【００２２】
なお、前記画素電極ＰＸには容量信号線ＣＬとの間に容量Ｃｓｔｇを構成し、該容量信号線ＣＴはたとえば横方向に並設される各画素からなる画素群に共通に形成されているとともに、他の画素群のそれと互いに接続されている。容量Ｃｓｔｇは、液晶の容量Ｃｌｃとともに、画素電極ＰＸに映像信号が供給された後に薄膜トランジスタＴＦＴがオフした際にも該映像信号を比較的長く蓄積させる機能を有する。
【００２３】
ここで、液晶は画素電極ＰＸと対向電極ＣＴとの間の電界の強弱に応じて光変調がなされるが、たとえば該電界（画素電極ＰＸと対向電極ＣＴの電位差）が増大するにつれ高い輝度を示すいわゆるノーマリブラックモード（Normally  Black-displaying  Mode）で動作するようになっている。
【００２４】
また、本実施例に示す液晶表示装置は、いわゆる擬似的にインパルス型の表示方式を採用しており、通常の表示画像データをｎライン表示した後に、まとめてｍライン部（たとえばｎ＝ｍ＝４）黒画像データを表示するようになっている。黙視上の応答速度の向上を図るためである。
【００２５】
図１は、前記ソース・ドライバ回路３からの映像信号電圧（ドライバ出力電圧）ＶＤｎと、対向電極ＣＴに印加される対向電圧ＶＣＯＭとの関係を示したタイミング図である。図中ＣＬ１、ＤＡＴＡは、それぞれ、ソース・ドライバ回路３に入力されるクロック信号からなるドライバ出力制御信号、１６進データを示している。
【００２６】
ソース・ドライバ回路３では前記ＤＡＴＡに対応した映像信号電圧ＶＤｎを生成し、この映像信号電圧ＶＤｎはクロック信号ＣＬ１の立ち下がりからドレイン信号線ＤＬに印加開始される。
【００２７】
クロック信号ＣＬ１は一定期間Ｈｉｇｈとなり、これが繰り返され、この間、ソース・ドライバ回路３の出力がハイ・インピーダンス状態になる。
【００２８】
映像信号電圧ＶＤｎは、対向電圧ＶＣＯＭ（たとえば一定）に対して正極性（図中＋）、あるいは負極性（図中−）として出力され、これら極性は一画素あるいは一ライン毎に反転され、さらにはライン毎の極性がフレーム毎に反転されるようになる。
【００２９】
図１においては、ｎ＋１ないしｎ＋４の４ライン分の期間に白表示データＦＦ、ｎ＋５の１ライン分の期間に黒表示データ００がソース・ドライバ回路３に入力され、以下これを繰り返す場合を想定している。白表示データは上記表示画像データに対応し、黒表示データは上記黒画像データに対応する。
【００３０】
この場合において、ｎ＋２ないしｎ＋５ラインは、それぞれ対応するクロック信号ＣＬ１のＨｉｇｈ期間ＴＰ１がたとえば従前通りとなっているのに対し、ｎ＋６ラインのクロック信号ＣＬ１のＨｉｇｈ期間ＴＰ２はそれよりも大きく設定されている。たとえばＴＰ１を１．５ｕｓとした場合、ＴＰ２を３．０ｕｓとしている。
【００３１】
すなわち、黒表示をした後に白表示をする場合において、該白表示をする際のクロック信号ＣＬ１のＨｉｇｈ期間を大きくするようにしている。すなわち、このクロック信号ＣＬ１の立ち下りはそれに隣接する他のクロック信号ＣＬ１よりΔＴｄだけ遅れるようになっている。これにより、該白表示に要する映像信号電圧ＶＤｎがΔＴｄだけ遅れて入力され、ｎ＋６ラインにおける最大到達電位Ｄが、たとえばｎ＋３ラインにおける最大到達電位Ｂと等しくなる。
【００３２】
このことは、白表示において、各ライン画素の明るさが均一となり、輝度段差の発生を回避できることを意味する。
【００３３】
ちなみに、図７は、従前におけるソース・ドライバ回路３からの映像信号電圧ＶＤｎと、対向電極ＣＴに印加される対向電圧ＶＣＯＭとの関係を示したタイミング図で、図１と対応した図となっている。図１の場合と比較して異なる点はクロック信号ＣＬ１にあり、これら各クロック信号ＣＬ１のＨｉｇｈ期間はそれぞれ一定に設定されている。
【００３４】
この場合において、ｎ＋３とｎ＋６の各ラインの映像信号電圧ＶＤｎの波形に着目すると、ｎ＋３ラインは、そのデータ書き込みにおいて、負極性から正極性に電圧が振れる（図中ＡからＢへの遷移）のに対し、ｎ＋６ラインは、ｎ＋５ラインで黒データを書き込んでいるため、ｎ＋３ラインの半分（図中ＣからＤへの遷移）となる。
【００３５】
ソース・ドライバ回路３に接続された各画素、すなわち負荷が各ラインで同じであれば、該ソース・ドライバ回路３から見た負荷は、ｎ＋１、ｎ＋６ラインにおいて、他のラインと比べて見かけ上半分となる。このため、黒データを表示するｎ＋１、ｎ＋６ラインの映像信号電圧ＶＤｎは、白データを表示するｎ＋２ないしｎ＋４ラインの映像信号電圧ＶＤｎに対して、ΔＶだけ電位差が大きくなってしまう。
【００３６】
このことは、画素の容量に印加される電位自体もΔＶだけ異なるため、白表示においてｎ＋１、ｎ＋６ラインの各画素がｎ＋２ないしｎ＋４ラインの各画素よりも明るくなり、結果として輝度段差（横縞）が発生することを意味する。
【００３７】
図８はソース・ドライバ回路３と画素の間における等価回路を示したもので、ドレイン信号線ＤＬの抵抗をＲｄ、薄膜トランジスタＴＦＴのオン抵抗をＲｔ、該画素の容量をクロック信号ＣＬで示している。なお、ＣＬは液晶自体の容量Ｃｌｃ、容量素子Ｃｓｔｇを含めた全容量を示す。
【００３８】
ソース・ドライバ回路３から画素に印加される電圧が目標電圧に到達するまでの時間は、Ｒｄ、Ｒｔ、ＣＬの時定数τで決定され、これを単純化すると、τ＝（Ｒｄ＋Ｒｔ）×Ｃｌとなる。但し、この場合、一般にＲｄ＞Ｒｔであるため、ソース・ドライバ回路３から見た時定数τはＲｄが支配的となる。
【００３９】
一方、薄膜トランジスタＴＦＴの駆動条件が各画素で一定とすると、温度の変動によって該薄膜トランジスタＴＦＴの相互コンダクタンスｇｍが変化し、そのオン抵抗Ｒｔが増減する。たとえば室温（Ｔａ＝２５℃）に対して低温（Ｔ＝０℃）になった際に該オン抵抗Ｒｔが増加すると仮定すれば、容量ＣＬにチャージされる電荷の量は減少するため、液晶に印加される電圧は小さくなり、換言すれば、薄膜トランジスタＴＦＴの書き込み特性が悪くなった状態になる。
【００４０】
このことは、輝度が全体的に低下し、前述したΔＶの電位差から生じる横縞として目視される輝度段差が表示されやすくなることを意味する。
【００４１】
図２は、本発明による表示装置の他の実施例を示し、図１と対応した図となっている。図１の場合と異なる部分は、ゲート・ドライバ回路２からの走査信号ＶＧｎをｎ＋３およびｎ＋６ラインにおいて映像信号電圧ＶＤｎと重ねて描いており、クロック信号ＣＬ１およびＤＡＴＡは描いていないようになっている。
【００４２】
すなわち、このクロック信号ＣＬ１およびＤＡＴＡにおいては何ら改良はなされておらず、図７に示したそれと同様となっており、走査信号ＶＧｎに工夫がなされたものとなっている。
【００４３】
すなわち、走査信号ＶＧｎは、そのＨｉｇｈ期間（ゲート選択時間）において、対応するラインの各画素を選択し（各画素の薄膜トランジスタＴＦＴがオン）、この選択の間にソース・ドライバ回路３からの映像信号電圧ＶＤｎが各画素の液晶に印加されるようになる。
【００４４】
この場合、図１の場合と同様にｎ＋５ラインで黒表示した後におけるｎ＋６ラインにおいて、その走査信号ＶＧｎはその立ち上がり時点において他のラインのそれよりもΔＴｇ分だけ遅れが生じるようになっており、これにより該ｎ＋６ラインの走査信号ＶＧｎのゲート選択時間はＴＧＰ２となり、他のラインのゲート選択時間であるＴＧＰ１よりも小さく構成される。
【００４５】
ここで、前記ＴＧＰ１がたとえば２０ｕｓに設定しているのに対し、ＴＧＰ２はたとえば１７ｕｓに設定されている。
【００４６】
このようにＴＧＰ１＞ＴＧＰ２と設定することにより、ｎ＋６（またはｎ＋１）ラインの白表示に画素に印加される電圧の最大到達電位をｎ＋２ないしｎ＋４ラインにおけるそれと等しく設定することができる。図２において、ｎ＋６ライン（に対応する期間）で画素を白く表示させる映像信号電圧ＶＤｎが、ｎ＋５ライン（に対応する期間）での黒データの書き込み（画素の輝度を最小にする映像信号電圧ＶＤｎのソース・ドライバ３からの出力）の影響をうけて、「点線」の如き波形を呈しながら出力されるが、ｎ＋６ラインでのゲート選択時間ＴＧＰ２を他の期間（黒データの書き込みの影響が無視できるｎ＋２ないしｎ＋４ライン）のそれＴＧＰ１よりＴｇだけ短くする本実施例の手法により、ｎ＋６ラインにて実際に画素に印加される電圧は「実線」の如き波形を呈する。このような利点は、その直前の期間で黒データの書き込みが行われるｎ＋１ラインにおいても本実施例の手法で得られる。なお、直前の期間で黒データ書き込みが行われないｎ＋２ないしｎ＋４ライン及びｎ＋７ラインの各期間では、ソース・ドライバ３から出力された映像信号電圧ＶＤｎがそのまま画素に印加されるため、これらの波形は「実線」のみで図２に示される。
【００４７】
ちなみに、従前にあっては、各ラインにおいて、その走査信号ＶＧｎのゲート選択時間は同じに設定され、図７に示すｎ＋６ラインにおいて、映像信号電圧ＶＤｎは早めに立ち上がり、他のラインの映像信号電圧ＶＤｎよりもΔＶだけ高くなる現象が生じてしまっていた。
【００４８】
この現象は、上述したように、表示において横縞として目視される輝度段差の発生の原因となる。
【００４９】
図３は、本発明による表示装置の他の実施例を示し、白表示を画面の全域に行う場合の１ないしｊラインにおける映像信号電圧ＶＤｎの波形を示したものである。なお、ソース・ドライバ回路３は１ライン側において接続されたものである。また、クロック信号ＣＬ１信号はライン数が増加するにつれ、そのＨｉｇｈ期間が順次短くなるように設定されている。
【００５０】
すなわち、それらの立ち上がりにおいては所定のタイミングに合わせ、立ち下りにおいてライン数が増加するにしたがって早まるように設定されている。
【００５１】
なお、この場合、各ライン毎にクロック信号ＣＬ１信号のＨｉｇｈ期間を変えるようにしなくても、たとえば１ラインから５ラインまで、６ラインから１０ラインというように順次グループ化させ、各グループのそれぞれのラインにおいてクロック信号ＣＬ１信号のＨｉｇｈ期間を同じにし、ソース・ドライバ回路３から遠ざかるグループ毎において順次クロック信号ＣＬ１信号のＨｉｇｈ期間を短くするようにしてもよいことはいうまでもない。
【００５２】
図３は、説明の便宜のため、１ラインから３ラインのそれぞれでＨｉｇｈ期間がＴｐ１のクロック信号ＣＬ１信号によって映像信号電圧ＶＤｎの画素への出力を設定し、ｎ−１ラインからｎラインのそれぞれでＨｉｇｈ期間がＴｐ２のクロック信号ＣＬ１信号によって映像信号電圧ＶＤｎの画素への出力を設定し、ｊ−１ラインからｊラインのそれぞれでＨｉｇｈ期間がＴｐ３のクロック信号ＣＬ１信号によって映像信号電圧ＶＤｎの画素への出力を設定するように示されている。
【００５３】
上述したように、Ｔｐ１＞Ｔｐ２＞Ｔｐ３の関係があることから、１ラインから３ラインにおける映像信号電圧ＶＤｎの立ち上がりは比較的大きく遅延し、ｎ−１ラインからｎラインにおける映像信号電圧ＶＤｎの立ち上がりはそれよりも小さく遅延し、ｊ−１ラインからｊラインにおける映像信号電圧ＶＤｎの立ち上がりはさらに小さく遅延するようになる。
【００５４】
このため、それぞれの各映像信号電圧ＶＤｎの最大到達電位において、各ラインにおいて等しい値として設定することができる。
【００５５】
ちなみに、図４は、従前の液晶表示装置において、図３と対応した図であり、図３と異なる部分は、各ラインにおいてクロック信号ＣＬ１信号はそのＨｉｇｈ期間がそれぞれ同じでＴｐとなっていることにある。
【００５６】
この図４から明らかとなるように、１ラインからｊラインにスキャンが進むにつれ、それらの画素に印加される映像信号電圧ＶＤｎの電圧振幅が小さくなってしまう。図８に示した等価回路において、１ライン毎に区分されたドレイン信号線ＤＬの配線抵抗をＲｄｎとした場合、各ラインまでの配線抵抗Ｒｓｎは、Ｒｓｎ＝ΣＲｄｎ（ｎ＝１−ｊ）となり、ソース・ドライバ回路３から見ると、１ライン付近でＲｓｎが小さく、それより遠くなるに従ってＲｓｎが大きくなるからである。
【００５７】
このため、液晶に書き込む電位が低下することになり、特に大型の液晶表示パネルの場合、前述したΔＶは大きくなり、表示画面には、一方の側から他方の側にかけて輝度傾斜が発生することになる。
【００５８】
図９は、本発明による表示装置の他の実施例を示す図で、それに示す波形図は、図７の場合と対応しており、かつ、ドレイン信号線ＤＬの延在方向においてソース・ドライバ路３に対して近端部と遠端部のそれぞれの波形図を示している。
【００５９】
ソース・ドライバ回路３に対して近端部における映像信号電圧ＶＤｎはクロック信号ＣＬ１（Ａ）によって出力されるのに対し、遠端部におけるそれはクロック信号ＣＬ１（Ｂ）によってなされるようになっている。
【００６０】
従前にあっては、ソース・ドライバ回路３に対して近端部および遠端部のいずれにおいても、クロック信号ＣＬ１（Ｂ）によってなされていたものであり、それと比較すると、近端部におけるクロック信号ＣＬ１（Ｂ）に改良がなされクロック信号ＣＬ１（Ａ）が用いられているといえる。
【００６１】
すなわち、クロック信号ＣＬ１（Ａ）は、クロック信号ＣＬ１（Ｂ）と比較して、その立ち上がりにおいてクロック信号ＣＬ１（Ｂ）と同じタイミングでなされるが、立ち下りにおいてクロック信号ＣＬ１（Ｂ）よりも遅れてなされるようになっている（このため、クロック信号ＣＬ１（Ａ）のＨｉｇｈ期間はクロック信号ＣＬ１（Ａ）のそれよりも大きく設定されている）。
【００６２】
このことから、ソース・ドライバ回路３の近端部では、映像信号電圧ＶＤｎが、従前よりも立ち下りが遅れているクロック信号ＣＬ１（Ａ）によって出力されるために、その最大到達電位が従前よりも低くなる。ここで、従前の映像信号電圧ＶＤｎは図中点線で示しており、この映像信号電圧ＶＤｎの最大到達電位に対し、本実施例による映像信号電圧ＶＤｎの到達電位はΔＶだけ小さくなっていることが判る。
【００６３】
一方、ソース・ドライバ回路３の遠端部では、クロック信号ＣＬ１（Ｂ）によって映像信号電圧ＶＤｎが出力されるが、その時定数による遅れと相俟って、その最大到達電位は、ソース・ドライバ回路３の近端部にてクロック信号ＣＬ１（Ａ）によって出力される映像信号電圧ＶＤｎのそれとほぼ同じとするようにできる。
【００６４】
したがって、ドレイン信号線ＤＬの延在方向において、映像信号電圧ＶＤｎの最大到達電位を均等にすることができるようになる。
【００６５】
なお、図９に示した実施例では、ソース・ドレイン回路３に対しその近端部と遠端部におけるクロック信号を示したものであるが、ドレイン信号線ＤＬに沿って２以上のグループに区分けし、ソース・ドレイン回路３から近づくにつれ各グループのクロック信号ＣＬ１の立ち下り時点を順次遅延させるようにしてもよいことはいうまでもない。液晶表示パネルの大型化にあって各映像信号電圧ＶＤｎの最大到達電位を均等にすることができるからである。
【００６６】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【００６７】
上述した各実施例では、液晶表示装置を例に挙げて説明したものであるが、特に液晶表示装置に限定されることはなく、たとえば有機ＥＬ表示装置等のような他の表示装置にも適用されることはいうまでもない。
【００６８】
有機ＥＬ表示装置にあっても、その画素において、電流で発光する発光層を備え、また必要に応じて該発光層に印加する電源を別個の信号線によって供給する構成の相違を有するが、走査信号線からの走査信号によってオンする薄膜トランジスタ、この薄膜トランジスタを介して映像信号線からの映像信号が供給される構成において相違ないからである。
【図面の簡単な説明】
【００６９】
【図１】本発明による表示装置において、ソース・ドライバ回路からの映像信号電圧と対向電極に印加される対向電圧との関係の一実施例を示したタイミング図である。
【図２】本発明による表示装置の他の実施例を示し、ソース・ドライバ回路からの映像信号電圧と対向電極に印加される対向電圧との関係を示したタイミング図である。
【図３】本発明による表示装置の他の実施例を示し、白表示を画面の全域に行う場合の１ないしｊラインにおける映像信号の波形を示したタイミング図である。
【図４】従前の表示装置におけるタイミング図で、図３と対応した図となっている。
【図５】本発明による表示装置において、そのパネルと周辺に配置される回路の概略的構成を示す図である。
【図６】本発明による表示装置の一実施例に用いられる液晶表示パネルの画素の構成の一実施例をゲート・ドライバ回路およびソース・ドライバ回路とともに示した等価回路である。
【図７】従前の表示装置におけるタイミング図で、図１と対応した図となっている。
【図８】ドレイン信号線に接続される画素とソース・ドライバ回路との間の抵抗を示した等価回路図である。
【図９】本発明による表示装置の他の実施例を示したタイミング図である。
【符号の説明】
【００７０】
１……液晶表示パネル、２……ゲート・ドライバ回路、３……ソース・ドライバ回路、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＴＦＴ……薄膜トランジスタ、ＣＬ１……ドライバ出力制御信号（クロック信号）、ＶＤｎ……ドライバ出力電圧（映像信号電圧）。
【図１】
2006039458.tif 000003
【図２】
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【図３】
2006039458.tif 000005
【図４】
2006039458.tif 000006
【図５】
2006039458.tif 000007
【図６】
2006039458.tif 000008
【図７】
2006039458.tif 000009
【図８】
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【図９】
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