(57)【要約】【課題】  バーンイン試験に必要な時間を短縮する。【解決手段】  本発明によるバーンイン試験方法は，（Ａ）プローブカード（１）に設けられたプローブ（４，５）を介して第１半導体デバイス（ＤＵＴ１，ＤＵＴ２）の動作試験を行うステップと，（Ｂ）前記動作試験が行われている間に，前記プローブカード（１）に設けられた第２プローブ（６）を介して第２半導体デバイス（ＤＵＴ１’，ＤＵＴ２’）にストレスを印加するステップとを備えている。【選択図】  図２
2006098249.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）プローブカードに設けられた第１プローブを介して第１半導体デバイスの動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記プローブカードに設けられた第２プローブを介して第２半導体デバイスにストレスを印加するステップ
とを備える
バーンイン試験方法。
【請求項２】
請求項１に記載のバーンイン試験方法であって，
前記第１半導体デバイスと前記第２半導体デバイスとは，同一の基体の上に形成されている
バーンイン試験方法。
【請求項３】
請求項２に記載のバーンイン試験方法であって，
前記基体は，半導体ウェハーである
バーンイン試験方法。
【請求項４】
請求項２に記載のバーンイン試験方法であって，
前記基体は，キャリアテープである
バーンイン試験方法。
【請求項５】
請求項１に記載のバーンイン試験方法であって，
更に，
（Ｃ）前記動作試験によって前記第１半導体デバイスに故障が発見された場合，前記動作試験を中止するステップ
を備え，
前記（Ｂ）ステップは，前記動作試験が中止された後も，所定のストレスの印加が完了するまで継続される
バーンイン試験方法。
【請求項６】
請求項１に記載のバーンイン試験方法であって，
前記第１半導体デバイスの前記動作試験，及び，前記第２半導体デバイスへの前記ストレスの印加には，入力側ポートと出力側ポートとを含む一の測定ユニットが使用され，
前記動作試験は，前記入力側ポートに設けられている入力割付端子のうちの第１端子を介して前記第１半導体デバイスに検査パターンを供給し，且つ，前記出力側ポートによって前記第１半導体デバイスから出力パターンを受け取ることによって行われ，
前記ストレスの印加は，前記入力側ポートに設けられている前記入力割付端子のうちの第２端子を介して前記第２半導体デバイスにストレスパターンを印加することによって行われる
バーンイン試験方法。
【請求項７】
請求項６に記載のバーンイン試験方法であって，
更に，
（Ｄ）前記第１半導体デバイスに故障が発見された場合，前記第１半導体デバイスの前記動作試験と前記第２半導体デバイスへの前記ストレスの印加を中止するステップと，
（Ｅ）前記入力割付端子のうちの前記第１端子を，前記第１半導体デバイスから切り離して前記第２半導体デバイスに接続するステップと，
（Ｆ）前記第１端子を介して，前記第２半導体デバイスに印加されるべきストレスの残存部分を印加するステップと，
（Ｇ）前記（Ｆ）ステップの後，前記第２半導体デバイスの動作試験を行うステップ
とを備える
バーンイン試験方法。
【請求項８】
請求項６に記載のバーンイン試験方法であって，
前記第１半導体デバイスと前記第２半導体デバイスとのそれぞれは，
前記検査パターンを受け取るために使用される入力端子と，
前記出力パターンを出力するために使用される出力端子
とを含み，
前記入力端子の数は，前記出力端子の数よりも少ない
バーンイン試験方法。
【請求項９】
（Ａ）ウェハーに形成されている第１半導体デバイスの動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記ウェハーに形成されている第２半導体デバイスにストレスを印加するステップ
とを備える
ウェハーレベルバーンイン試験方法。
【請求項１０】
（Ａ）キャリアテープに接合されている第１半導体デバイスの動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記キャリアテープに接合されている第２半導体デバイスにストレスを印加するステップ
とを備える
バーンイン試験方法。
【請求項１１】
（Ａ）プローブカードに設けられた第１プローブを介して第１半導体デバイスの動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記プローブカードに設けられた第２プローブを介して第２半導体デバイスにストレスを印加するステップ
とをテスタに実行させる
バーンイン試験用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，バーンイン試験方法に関する。
【背景技術】
【０００２】
半導体デバイスの高密度実装を実現するために，様々な実装技術が開発されている。例えば，液晶ドライバＩＣでは，キャリアテープの上に半導体デバイスを実装するＴＡＢ（Tape Automated Bonding）やＣＯＦ（Chip on Film）がしばしば採用される。また，携帯機器用ＩＣでは，ＣＳＰ（Chip Size Packaging）やＭＣＰ（Multi-Chip Package）がしばしば採用される。
【０００３】
このような実装技術を採用する上で考慮すべき事項の一つが，バーンインの実施方法である。高い信頼性を有するＫＧＤ（Known Good Die）を確保するためには，バーンインの実施が必要不可欠である。しかし，ＴＡＢ，ＣＯＦ，ＣＳＰ，ＭＣＰのような実装技術を採用すると，一般的な半導体デバイスのように，バーンインボードを用いてバーンインすることは出来ない。ＴＡＢ，ＣＯＦ，ＣＳＰ，ＭＣＰのような実装技術は，バーンインボードを使用せずにバーンインを行うことを必要とする。
【０００４】
バーンインボードを使用せずにバーンインを行うために，プローブを使用するバーンイン技術が検討されている。その一例が，ウェハーのままで半導体デバイスにバーンインを行うウェハーレベルバーンイン（ＷＬＢＩ）技術である（特許文献１参照）。ウェハーレベルバーンインでは，プローブがウェハー上の半導体デバイスに接触され，そのプローブを介して半導体デバイスにストレスが印加される。
【０００５】
プローブを使用するバーンイン試験技術の一つの課題は，テスト時間が長くなることである。テスト時間を短縮するためには，一のプローブカードによって多くの半導体デバイスを同時にバーンインすることが好ましい。例えば，ウェハーレベルバーンイン技術では，一のウェハーに形成された全ての半導体デバイスを一のプローブカードで同時にバーンインを印加することが理想である。しかしながら，多くの半導体デバイスを同時にバーンインすることは，プローブと半導体デバイスとの電気的接続の信頼性の確保を困難にする。現実的には，半導体デバイスを多くの回数に分けて試験せざるを得ない。しかし，半導体デバイスを多くの回数に分けて試験することは，そのまま，テスト時間の増大につながる。テスト時間の増大は，テストコストの増大の原因につながるため好ましくない。
【０００６】
このような背景から，プローブを使用するバーンイン試験のテスト時間を短縮するための技術の提供が望まれている。
【特許文献１】特開２００３−２９７８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は，プローブを半導体デバイスに接触させてバーンインを行うバーンイン試験に必要なテスト時間を短縮することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
一の観点において，本発明によるバーンイン試験方法は，
（Ａ）プローブカード（１，１’）に設けられた第１プローブ（４，５）を介して第１半導体デバイス（ＤＵＴ１，ＤＵＴ２）の動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記プローブカード（１，１’）に設けられた第２プローブ（６）を介して第２半導体デバイス（ＤＵＴ１’，ＤＵＴ２’）にストレスを印加するステップ
とを備えている。当該ウェハーレベルバーンイン試験方法は，第１半導体デバイス（ＤＵＴ１，ＤＵＴ２）の動作試験と第２半導体デバイス（ＤＵＴ１’，ＤＵＴ２’）のバーンインとを同時的に行うことによって動作試験とバーンインとのスループットを実質的に向上し，バーンイン検査に必要な時間を実効的に短縮させる。
【００１０】
本発明は，第１半導体デバイス（ＤＵＴ１，ＤＵＴ２）と第２半導体デバイス（ＤＵＴ１’，ＤＵＴ２’）とが，同一の基体の上に形成されているものに有効に適用可能である。より具体的には，本発明は，第１半導体デバイス（ＤＵＴ１，ＤＵＴ２）と第２半導体デバイス（ＤＵＴ１’，ＤＵＴ２’）とが同一の半導体ウェハーに形成されている場合に有効である。また，本発明は，第１半導体デバイス（ＤＵＴ１）と第２半導体デバイス（ＤＵＴ１’）とが同一のキャリアテープ（２１）に形成されている場合にも有効である。
【００１１】
当該バーンイン試験方法において，前記動作試験によって第１半導体デバイス（ＤＵＴ１）に故障が発見された場合，前記動作試験は中止されることがある。この場合，前記（Ｂ）ステップは，前記動作試験が中止された後も，所定のストレスの印加が完了するまで継続されることが好ましい。
【００１２】
第１半導体デバイス（ＤＵＴ１）の前記動作試験，及び，第２半導体デバイス（ＤＵＴ１’）への前記ストレスの印加には，入力側ポート（１２）と出力側ポート（１３）とを含む一の測定ユニットが使用され，前記動作試験は，入力側ポート（１２）に設けられている入力割付端子（１４）のうちの第１端子を介して第１半導体デバイス（ＤＵＴ１）に検査パターンを供給し，且つ，出力側ポート（１３）によって第１半導体デバイス（ＤＵＴ１）から出力パターンを受け取ることによって行われる場合がある。この場合，前記ストレスの印加は，入力側ポート（１２）に設けられている入力割付端子（１４）のうちの第２端子，即ち，余剰の端子を介して前記第２半導体デバイス（ＤＵＴ１’）にストレスパターンを印加することによって行われることが好ましい。
【００１３】
この場合，当該バーンイン試験方法は，
更に，
（Ｄ）第１半導体デバイス（ＤＵＴ１）に故障が発見された場合，前記第１半導体デバイス（ＤＵＴ１）の動作試験と第２半導体デバイス（ＤＵＴ１’）への前記ストレスの印加を中止するステップと，
（Ｅ）入力割付端子（１４）のうちの前記第１端子を，第１半導体デバイス（ＤＵＴ１）から切り離して第２半導体デバイス（ＤＵＴ１’）に接続するステップと，
（Ｆ）前記第１端子を介して，第２半導体デバイス（ＤＵＴ１’）に印加されるべきストレスの残存部分を印加するステップと，
（Ｇ）前記（Ｆ）ステップの後，第２半導体デバイス（ＤＵＴ１’）の動作試験を行うステップ
とを備えることが好ましい。
【００１４】
上述されたバーンイン試験方法は，前記検査パターンを受け取るために使用される入力端子（７）の数が，前記出力パターンを出力するために使用される出力端子（８）よりも少ない半導体デバイスの試験に適している。
【００１５】
他の観点において，本発明によるウェハーレベルバーンイン試験方法は、
（Ａ）ウェハーに形成されている第１半導体デバイス（ＤＵＴ１）の動作試験を行うステップと、
（Ｂ）前記動作試験が行われている間に、前記ウェハーに形成されている第２半導体デバイス（ＤＵＴ１’）にストレスを印加するステップ
とを備えている。当該ウェハーレベルバーンイン試験方法は、第１半導体デバイス（ＤＵＴ１）の動作試験と第２半導体デバイス（ＤＵＴ１’）のバーンインとを同時的に行うことによって動作試験とバーンインとのスループットを実質的に向上し、ウェハーレベルバーンイン検査に必要な時間を実効的に短縮させる。
【００１６】
更に他の観点において，本発明によるバーンイン試験方法は，
（Ａ）キャリアテープ（２１）に接合されている第１半導体デバイス（ＤＵＴ１）の動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，キャリアテープ（２１）に接合されている第２半導体デバイス（ＤＵＴ１’）にストレスを印加するステップ
とを備えている。当該バーンイン試験方法も，また，第１半導体デバイス（ＤＵＴ１）の動作試験と第２半導体デバイス（ＤＵＴ１’）のバーンインとを同時的に行うことによって動作試験とバーンインとのスループットを実質的に向上し、ウェハーレベルバーンイン検査に必要な時間を実効的に短縮させることができる。
【００１７】
更に他の観点において，本発明によるバーンイン試験用プログラムは，
（Ａ）プローブカードに設けられた第１プローブを介して第１半導体デバイスの動作試験を行うステップと，
（Ｂ）前記動作試験が行われている間に，前記プローブカードに設けられた第２プローブを介して第２半導体デバイスにストレスを印加するステップ
とをテスタに実行させる。当該測定プログラムは，第１半導体デバイス（ＤＵＴ１）の動作試験と第２半導体デバイス（ＤＵＴ１’）のバーンインとを同時的に行うことによって動作試験とバーンインとのスループットを実質的に向上し，バーンイン検査に必要な時間を実効的に短縮させる。
【発明の効果】
【００１８】
本発明によれば，プローブを半導体デバイスに接触させてバーンインを行うバーンイン試験に必要なテスト時間を短縮することができる。
【発明を実施するための最良の形態】
【００１９】
以下，添付図面を参照しながら，本発明によるバーンイン試験方法の実施の形態が説明される。
【００２０】
（実施の第１形態）
実施の第１形態では，本発明によるバーンイン試験方法が，ウェハーレベルバーンイン技術に適用される。本実施の形態のウェハーレベルバーンイン試験方法は，概略的には，第１の半導体デバイスの動作試験を行っている間に，第２の半導体デバイスのバーンインを行う，というものである。この動作試験とバーンインとが完了した後，当該第２の半導体デバイスの動作試験と，第３の半導体デバイスのバーンインが行われる。このような手順によってバーンインと動作試験とを行なう当該ウェハーレベルバーンイン試験方法は，動作試験とバーンインとのスループットを実質的に向上し，ウェハーレベルバーンイン検査に必要な時間を実効的に短縮させる。
【００２１】
以下では，かかるウェハーレベルバーンイン試験方法を実現するための設備，装置，及び詳細な手順が開示される。
【００２２】
図１は，本実施の形態のウェハーレベルバーンイン試験方法に使用されるプローブカード１の構成を示す概念図である。プローブカード１は，２つの半導体デバイスに動作試験を行うと同時に，他の２つの半導体デバイスにバーンインを行うことができるように構成されている。
【００２３】
具体的には，プローブカード１には，４つのＤＵＴ領域：ＤＵＴ領域２１，２２，３１，３２が設けられている。この４つのＤＵＴ領域２１，２２，３１，３２は，プローブカード１を用いて検査され，又はバーンインが行われる４つの半導体デバイスのそれぞれに対応している；この対応を明らかにするために，図１では，ＤＵＴ領域２１，２２，３１，３２には，それぞれ，記号「ＤＵＴ１」，「ＤＵＴ１’」，「ＤＵＴ２」，「ＤＵＴ２’」が付されている。
【００２４】
ＤＵＴ領域２１，２２は，半導体デバイスに動作試験を行うために使用されるプローブが設けられる領域である。具体的には，ＤＵＴ領域２１には，入力パッドプローブ４１と，出力パッドプローブ５１とが設けられ，ＤＵＴ領域２２には，入力パッドプローブ４２と，出力パッドプローブ５２とが設けられる。
【００２５】
一方，ＤＵＴ領域３１，３２は，半導体デバイスにバーンインを行うために使用されるプローブが設けられる領域である。具体的には，ＤＵＴ領域３１には，バーンイン用プローブ６１が設けられ，ＤＵＴ領域３２には，バーンイン用プローブ６２が設けられる。
【００２６】
このようなプローブカード１の構成は，入力パッドプローブ４１と出力パッドプローブ５１とを用いて２つの半導体デバイスに動作試験を行うと同時に，バーンイン用プローブ６２を用いて，他の２つの半導体デバイスにバーンインを行うことに対応するためのものである。動作試験とバーンインとを同時的に行うために，プローブカード１の各プローブと，半導体デバイスに設けられるパッドとは，図２に示されているように接続される。図２では，動作試験が行われる半導体デバイスは，符号ＤＵＴ１，ＤＵＴ２で，バーンインが行われる半導体デバイスは，符号ＤＵＴ１’，ＤＵＴ２’によって参照されている；当業者に知られているように，ＤＵＴとは，"Device Under Test"を表している。半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ１’，ＤＵＴ２’には，外部から入力信号を受け取るために使用される入力パッド７と，外部に出力信号を出力するために使用される出力パッド８とが設けられている。
【００２７】
ＤＵＴ領域２１，２２に設けられるプローブは，動作試験が行われる半導体デバイスＤＵＴ１，ＤＵＴ２の入力パッド７及び出力パッド８に接触される。より具体的には，ＤＵＴ領域２１の入力パッドプローブ４１は，半導体デバイスＤＵＴ１の入力パッド７に接触され，出力パッドプローブ５１は，半導体デバイスＤＵＴ１の出力パッド８に接触される。同様に，ＤＵＴ領域２２の入力パッドプローブ４２は，半導体デバイスＤＵＴ２の入力パッド７に接触され，出力パッドプローブ５２は，半導体デバイスＤＵＴ２の出力パッド８に接触される；ただし，図の見易さを向上するために，図２には，入力パッドプローブ４１，出力パッドプローブ５２は図示されていない。半導体デバイスＤＵＴ１，ＤＵＴ２の動作試験が行われる場合には，検査パターンがテスタから入力パッドプローブ４１，３２を介して入力パッド７に供給され，出力パッド８から出力される出力パターンが，出力パッドプローブ５１，４２を介してテスタに送られる。
【００２８】
一方，ＤＵＴ領域３１，３２に設けられるバーンイン用プローブ６１，５２は，バーンインが行われる半導体デバイスＤＵＴ１’，ＤＵＴ２’の入力パッド７に接触される；ただし，図の見易さを向上するために，図２では，バーンイン用プローブ６２は図示されていない。半導体デバイスＤＵＴ１’，ＤＵＴ２’の出力パッド８には，プローブは接触されないことに留意されたい。半導体デバイスＤＵＴ１’，ＤＵＴ２’のバーンインが行われる場合には，高電圧のストレスパターンが，テスタからバーンイン用プローブ６１，５２を介して半導体デバイスＤＵＴ１’，ＤＵＴ２’の入力パッド７に印加される。
【００２９】
図３は，プローブカード１の各プローブと，半導体デバイスの動作試験及びストレスの印加に使用されるテスタとの接続関係を示す図である；図３では，テスタは，符号９によって参照されている。テスタ９は，２つの測定ユニット１０１，１０２と，コントローラ１１とを備えている。測定ユニット１０１，１０２は，半導体デバイスに検査パターン及びストレスパターンを供給し，また，半導体デバイスから出力される出力パターンから，当該半導体デバイスの故障の有無を判断する。コントローラ１１は，その内部の記憶装置に予め用意されている測定プログラムを実行し，所望の動作試験，及びストレスの印加を測定ユニット１０１，１０２に行わせる。
【００３０】
測定ユニット１０１，１０２のそれぞれは，入力側ポート１２と，出力側ポート１３とを備えている。入力側ポート１２は，動作試験に使用される検査パターンを半導体デバイスＤＵＴ１，ＤＵＴ２に供給するために使用されるものである；プローブカード１の入力パッドプローブ４１，３２は，入力側ポート１２に設けられている端子である入力割付ピン１４に接続される。一方，出力側ポート１３は，半導体デバイスＤＵＴ１，ＤＵＴ２から出力される出力パターンを受け取るために使用される；プローブカード１の出力パッドプローブ５１，４２は，出力側ポート１３に設けられている出力測定ピン１５に接続される。測定ユニット１０１，１０２は，受け取った出力パターンから半導体デバイスＤＵＴ１，ＤＵＴ２の故障の有無を判断する。
【００３１】
測定ユニット１０１，１０２のそれぞれは，基本的には，それぞれが一の半導体デバイスを試験するための構成を有している；測定ユニット１０１は，半導体デバイスＤＵＴ１の動作試験を行い，測定ユニット１０２は，半導体デバイスＤＵＴ２の動作試験を行うためのものである。測定ユニット１０１と測定ユニット１０２とは，コントローラ１１に用意される測定プログラムに記述された同一のアルゴリズムで動作するが，それぞれは独立して動作試験を実行する。
【００３２】
加えて，本実施の形態では，測定ユニット１０１，１０２がバーンインに使用されるストレスを半導体デバイスＤＵＴ１’，ＤＵＴ２’に供給するために兼用される。より具体的には，入力側ポート１２の入力割付ピン１４のうち，入力パッドプローブ４１，３２に接続されていないピン，即ち，余剰のピンが，ストレスパターンを半導体デバイスＤＵＴ１’，ＤＵＴ２’に供給するために使用される。余剰のピンを使用することは，ストレスパターンを印加するために特別な装置を設ける必要をなくし，検査の経済性を向上させるために有利である。
【００３３】
ストレスパターンの供給に入力側ポート１２の余剰のピンを使用することは，更に，多くのテスタに課せられている制約，即ち，全ての測定ユニットが同一のアルゴリズムで動作するという制約の下で，ストレスパターンを半導体デバイスＤＵＴ１’，ＤＵＴ２’に印加可能にするためにも有効である。多くのテスタは，複数の半導体デバイスのテストを同時に行うために複数の測定ユニットが設けられていても，それらの測定ユニットが異なる動作をするように設計されない。言い換えれば，多くのテスタは，ある測定ユニットである半導体デバイスに動作試験を行い，他の測定ユニットで他の半導体デバイスにストレスを印加できるようには設計されていない。しかし，本実施の形態のように，入力側ポート１２の余剰のピンを使用すれば，一般的なテスタを用いて，一の半導体デバイスに動作試験を行い，他の半導体デバイスにストレスを印加することができる。
【００３４】
余剰のピンの使用は，特に，それに供給されるべき入力信号の数が，出力される出力信号の数より少ない半導体デバイス，即ち，入力パッド７の数が出力パッド８の数より少ない半導体デバイスを使用する場合に有効である；このような半導体デバイスでは，入力側ポート１２に多くの余剰のピンが発生しがちであるからである。入力パッド７の数が出力パッド８の数より少ない半導体デバイスの例としては，例えば，液晶パネルのデータ線を駆動するために使用される液晶ドライバが挙げられる。
【００３５】
図４は，本実施の形態のウェハーレベルバーンイン試験方法の好適な手順を示すフローチャートである。図４のフローチャートには，ウェハーレベルバーンイン試験手順のうち，半導体デバイスＤＵＴ１の動作試験と，半導体デバイスＤＵＴ１’へのストレスの印加に関する部分のみが示されている；半導体デバイスＤＵＴ２の動作試験と，半導体デバイスＤＵＴ２’へのストレスの印加も，同様の手順によって行われることに留意されたい。また，図４の手順は，コントローラ１１が，それに内蔵されている測定プログラムを実行して測定ユニット１０１，１０２を制御することによって実現されることに留意されたい。
【００３６】
コントローラ１１の制御の下，測定ユニット１０１は，半導体デバイスＤＵＴ１に対して，試験項目１，試験項目２，・・・試験項目Ｎについての動作試験を逐次に行う（ステップＳ０１−１〜Ｓ０１−Ｎ）。既述の通り，半導体デバイスＤＵＴ１の動作試験は，入力側ポート１２から入力パッドプローブ４１を介して検査パターンを半導体デバイスＤＵＴ１に供給し，半導体デバイスＤＵＴ１から出力される出力パターンを出力パッドプローブ５１を介して出力側ポート１３で受け取ることによって行われる。
【００３７】
測定ユニット１０１は，試験項目１，試験項目２，・・・試験項目Ｎについての動作試験を行っている間に，半導体デバイスＤＵＴ１’のバーンインを行う。（ステップＳ０２−１〜Ｓ０２−Ｎ）。既述のとおり，半導体デバイスＤＵＴ１’のバーンインは，入力側ポート１２からバーンイン用プローブ６１を介してストレスパターンを半導体デバイスＤＵＴ１’に供給することによって行われる。より具体的には，測定ユニット１０１は，試験項目１についての動作試験が行われている間に，ストレスパターン１を半導体デバイスＤＵＴ１’に印加する。試験項目１に続く試験項目２〜Ｎについても同様であり，試験項目２〜Ｎについての動作試験が行われている間に，それぞれ，ストレスパターン２〜Ｎが半導体デバイスＤＵＴ１’に印加される。これにより，半導体デバイスＤＵＴ１の動作試験と半導体デバイスＤＵＴ１’のバーンインとが同時に行われる。
【００３８】
ただし，ある試験項目の動作試験で故障が発見された場合には，当該試験項目の動作試験よりも後の動作試験はスキップされる。これは，故障を有する半導体デバイスに信号を供給することは動作試験の安全の観点で好ましくないためである。例えば，試験項目ｊの動作試験で故障が発見された場合には，試験項目ｊ＋１〜試験項目Ｎについての動作試験は行われない。この場合，試験項目ｊ＋１〜試験項目Ｎに対応するストレスパターンｊ＋１〜ストレスパターンＮが，別途に印加される（ステップＳ０３）。これによりバーンインで印加されるべき所定の全てのストレスパターン１〜Ｎが半導体デバイスＤＵＴ１’に印加される。
【００３９】
半導体デバイスＤＵＴ１の動作試験及び半導体デバイスＤＵＴ１’のバーンインが完了すると，半導体デバイスＤＵＴ１’の動作試験と，半導体デバイスＤＵＴ１’に隣接する半導体デバイス（図示されない）のバーンインが引き続いて行われる。半導体デバイスＤＵＴ１’の動作試験及びそれに隣接する半導体デバイスバーンインも，同様の手順で行われる。
【００４０】
このように，本実施の形態のウェハーレベルバーンイン試験方法は，半導体デバイスＤＵＴ１の動作試験及び半導体デバイスＤＵＴ１’のバーンインとを同時的に行う。これにより，動作試験とバーンインとのスループットが実質的に向上され，ウェハーレベルバーンイン検査に必要な時間が実効的に短縮される。
【００４１】
図４のフローチャートによる動作試験及びバーンインの手順は，ある種のテスタには適合しない。具体的には，半導体デバイスに故障が発見されると，その半導体デバイスに接続されている測定ユニットが停止するように設計されているテスタには，図４の動作試験及びバーンインの手順は適合しない。例えば，半導体デバイスＤＵＴ１の動作試験の間に故障が発見されて測定ユニット１０１が停止されると，測定ユニット１０１によってバーンインがなされている半導体デバイスＤＵＴ１’のバーンインは不完全になる。これは，半導体デバイスＤＵＴ１’の信頼性を保証するためには好適でない。一方で，半導体デバイスに故障が発見されたときに測定ユニットが停止される設計は，テスタを保護するために重要である。
【００４２】
図５は，このような設計のテスタに適合する動作試験及びバーンインの手順を示すフローチャートである；図５の手順は，コントローラ１１が，それに内蔵されている測定プログラムを実行して測定ユニット１０１，１０２を制御することによって実現されることに留意されたい。
【００４３】
図５に示されている手順では，まず，半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ１’，ＤＵＴ２’のパッドに，プローブが接触される。半導体デバイスＤＵＴ１，ＤＵＴ２の入力パッド７には，入力パッドプローブ４１，３２が接触され，出力パッド８には，出力パッドプローブ５１，４２が接触される。更に，半導体デバイスＤＵＴ１’，ＤＵＴ２’の入力パッド７には，バーンイン用プローブ６１，５２が接触される。
【００４４】
続いて，半導体デバイスＤＵＴ１，ＤＵＴ２の動作試験の前に，半導体デバイスＤＵＴ１，ＤＵＴ２に印加されていないストレスパターンがあるかが判断される（ステップＳ１１）。半導体デバイスＤＵＴ１，ＤＵＴ２にバーンインが行われている間に，そのバーンインと同時に行われている動作試験で故障が発見されると，故障が発生した半導体デバイスに対応する測定ユニットが停止されて，半導体デバイスＤＵＴ１，ＤＵＴ２に全てのストレスパターンが印加されない事態が起こり得ることに留意されたい。
【００４５】
半導体デバイスＤＵＴ１，ＤＵＴ２に印加されていないストレスパターンがある場合には，未印加のストレスパターンが入力パッドプローブ４１，３２を介して半導体デバイスＤＵＴ１，ＤＵＴ２に印加される（Ｓ１２）。これにより，印加されるべき所定のストレスが，半導体デバイスＤＵＴ１，ＤＵＴ２に印加される。
【００４６】
続いて，半導体デバイスＤＵＴ１，ＤＵＴ２に対して，試験項目１，試験項目２，・・・試験項目Ｎについての動作試験が逐次に行われる（ステップＳ１３−１〜Ｓ１３−Ｎ）。更に，試験項目１，試験項目２，・・・試験項目Ｎについての動作試験が行われている間に，半導体デバイスＤＵＴ１’，ＤＵＴ２’に，ストレスパターン１，ストレスパターン２，・・・，ストレスパターンＮが順次に印加される（ステップＳ１５−１〜Ｓ１５−Ｎ）。試験項目ｉについての半導体デバイスＤＵＴ１，ＤＵＴ２の動作試験と，ストレスパターンｉの半導体デバイスＤＵＴ１’，ＤＵＴ２’への印加とは，同時に行われる。
【００４７】
ただし，ある試験項目の動作試験で故障が発見された場合には，故障が発見された半導体デバイスに接続されている測定ユニットは停止され，その測定ユニットが行うべき，当該試験項目の動作試験よりも後に行われる動作試験，及びストレスパターンの印加はスキップされる（ステップＳ１４−１〜Ｓ１４−Ｎ）。
【００４８】
例えば，半導体デバイスＤＵＴ１についての，試験項目ｊの動作試験で故障が発見された場合には，測定ユニット１０１は，半導体デバイスＤＵＴ１の試験項目ｊ＋１〜試験項目Ｎについての動作試験と，半導体デバイスＤＵＴ１’のストレスパターンｊ＋１〜ストレスパターンＮの印加とをスキップされる。これにより，測定ユニット１０１が保護される。
【００４９】
しかし，ストレスパターンｊ＋１〜ストレスパターンＮの印加がスキップされることは，半導体デバイスＤＵＴ１’に所定のストレスが印加されないことにつながる。このため，半導体デバイスＤＵＴ１の動作試験の完了の後，半導体デバイスＤＵＴ１’の動作試験が行われるときには，スキップされたストレスパターンｊ＋１〜ストレスパターンＮが，ステップＳ１２に印加される。これにより，印加されるべき全てのストレスパターンが半導体デバイスＤＵＴ１’に印加される。
【００５０】
このように，図５の手順は，半導体デバイスに故障が発見されると，その半導体デバイスに接続されている測定ユニットが停止するように設計されているテスタで，本発明によるウェハーレベルバーンイン試験方法を実行するために適している。
【００５１】
（実施の第２形態）
実施の第２形態では，本発明が，ＴＡＢを採用する半導体デバイスのバーンインに適用される。
【００５２】
図６は，パッケージングにＴＡＢが採用されている半導体デバイスの構造を示している。半導体デバイスＤＵＴ１，ＤＵＴ１’は，キャリアテープ２１に接合されている。キャリアテープ２１には，入力パッド２２，出力パッド２３が形成されている。入力パッド２２は，外部から半導体デバイスＤＵＴ１，ＤＵＴ１’に入力信号を供給するために使用されるパッドであり，入力パッド２２は，入力パターン配線２４を介して半導体デバイスＤＵＴ１，ＤＵＴ１’に接続されている。一方，出力パッド２３は，半導体デバイスＤＵＴ１，ＤＵＴ１’から出力信号を出力するために使用されるパッドであり，出力パッド２３は，出力パターン配線２５を介して半導体デバイスＤＵＴ１，ＤＵＴ１’に接続されている。
【００５３】
図７は，本実施の形態のバーンイン試験方法に使用されるプローブカード１’の構成を示す概念図である。プローブカード１’は，１つの半導体デバイスに動作試験を行うと同時に，もう一つの半導体デバイスにバーンインを行うことができるように構成されている。より具体的には，プローブカード１’には，２つのＤＵＴ領域２，３が設けられる。ＤＵＴ領域２，３は，それぞれ，半導体デバイスＤＵＴ１，ＤＵＴ１’に対応している；この対応を明確にするために，ＤＵＴ領域２，３には，それぞれ，記号「ＤＵＴ１」，「ＤＵＴ１’」が付せられている。ＤＵＴ領域２には入力パッドプローブ４と出力パッドプローブ５とが設けられ，ＤＵＴ領域３にはバーンイン用プローブ６が設けられる。入力パッドプローブ４と出力パッドプローブ５は，半導体デバイスＤＵＴ１の動作試験を行なうために使用されるプローブであり，バーンイン用プローブ６は，半導体デバイスＤＵＴ１’にバーンインのためのストレスを印加するために使用されるプローブである。
【００５４】
実施の第１形態と同様に，入力パッドプローブ４，出力パッドプローブ５，及びバーンイン用プローブ６は，いずれも同一の測定ユニットに接続される。言い替えれば，半導体デバイスＤＵＴ１の動作試験のために使用される測定ユニットが，バーンインのためのストレスを半導体デバイスＤＵＴ１’に供給するために兼用される。これは，測定ユニットの余剰のピンを有効に活用し，検査の経済性を向上させるために有利である。
【００５５】
実施の第１形態と同様に，本実施の形態のバーンイン試験方法では，半導体デバイスＤＵＴ１の動作試験及び半導体デバイスＤＵＴ１’のバーンインとが同時に行われ，これにより，スループットの向上が図られている。
【００５６】
より具体的には，プローブカード１’の各プローブと，キャリアテープ２１に形成された入力パッド２２，出力パッド２３とが，図８に示されているように接続される。半導体デバイスＤＵＴ１に接続されている入力パッド２２，出力パッド２３は，それぞれ，入力パッドプローブ４，出力パッドプローブ５に接続される。一方，半導体デバイスＤＵＴ１’に接続されている入力パッド２２は，バーンイン用プローブ６に接続される。更に，入力パッドプローブ４を介して検査パターンが半導体デバイスＤＵＴ１に供給され，半導体デバイスＤＵＴ１から出力される出力パターンが出力パッドプローブ５を介してテスタに出力される。これと同時に，バーンイン用プローブ６を介してバーンインのためのストレスが半導体デバイスＤＵＴ１’に供給される。これにより，半導体デバイスＤＵＴ１の動作試験と半導体デバイスＤＵＴ１’のバーンインとが同時に行なわれる。半導体デバイスＤＵＴ１の動作試験と半導体デバイスＤＵＴ１’のバーンインが完了した後には，半導体デバイスＤＵＴ１’の動作試験と半導体デバイスＤＵＴ１’に隣接する半導体デバイス（図示されない）のバーンインとが同時に行なわれる。かかる手順により，動作試験とバーンインのスループットが実質的に向上され，バーンイン試験に必要な時間が実効的に短縮される。
【００５７】
より詳細のバーンインの手順として，実施の第１形態で使用されている手順（図４，図５に示されている手順）が本実施の形態でも使用可能であることは，当業者には自明的である。
【００５８】
以上に説明されているように，本実施の形態では，ＴＡＢを採用する半導体デバイスについて，２つの半導体デバイスの動作試験及びバーンインが同時に行なわれ，これにより，テスト時間の短縮が図られている。なお，本実施の形態のバーンイン試験方法が，キャリアテープを用いる他の実装技術，例えば，ＣＯＦに適用可能であることは，当業者には自明的である。
【図面の簡単な説明】
【００５９】
【図１】図１は，本発明によるバーンイン試験方法の実施の第１形態において使用されるプローブカードの構成を示す概念図である。
【図２】図２は，実施の第１形態における，プローブカードに設けられるプローブと半導体デバイスに設けられている入力パッド，出力パッドとの接続関係を示す斜視図である。
【図３】図３は，実施の第１形態における，プローブカードに設けられるプローブとテスタとの接続関係をしめすブロック図である。
【図４】図４は，実施の第１形態におけるバーンイン試験方法の手順を示すフローチャートである。
【図５】図５は，実施の第１形態におけるバーンイン試験方法の他の手順を示すフローチャートである。
【図６】図６は，本発明によるバーンイン試験方法の実施の第２形態において試験される半導体デバイスのパッケージング形態を示す概念図である。
【図７】図７は，実施の第２形態において使用されるプローブカードの構成を示す概念図である。
【図８】図８は，実施の第２形態における，プローブカードに設けられるプローブと，キャリアテープに設けられている入力パッド，出力パッドとの接続関係を示す斜視図である。
【符号の説明】
【００６０】
１：プローブカード
２１，２２：ＤＵＴ領域
３１，３２：ＤＵＴ領域
４，４１，４２：入力パッドプローブ
５，５１，５２：出力パッドプローブ
６，６１，６２：バーンイン用プローブ
７：入力パッド
８：出力パッド
９：テスタ
１０１，１０２：測定ユニット
１１：コントローラ
１２：入力側ポート
１３：出力側ポート
１４：入力割付ピン
１５：出力測定ピン
２１：キャリアテープ
２２：入力パッド
２３：出力パッド
２４：入力パターン配線
２５：出力パターン配線
ＤＵＴ１，ＤＵＴ２：（動作試験が行われる）半導体デバイス
ＤＵＴ１’，ＤＵＴ２’：（バーンインが行われる）半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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