(57)【要約】【課題】  エピタキシャルウエハの表面濃度を安定させ、かつ、エピタキシャル層の厚さを薄くすることのできる技術を提供する。【解決手段】  第１不純物濃度のシリコンからなる半導体ウエハ１上に、エピタキシャル層２の深さ（厚さ）方向において均一に第２不純物濃度のエピタキシャル層２を形成した後、半導体ウエハ１を熱処理して、エピタキシャル層２の深さ方向において、エピタキシャル層２の不純物濃度分布を、第１不純物濃度から第２不純物濃度へ傾斜させる。その後、エピタキシャル層２の表面に形成された表面酸化膜３を除去し、所定の厚さのエピタキシャル層２を得る。【選択図】  図２
2006339578.tif 000002
【特許請求の範囲】
【請求項１】
第１不純物濃度のシリコンからなる半導体基板と、
前記半導体基板上に形成され、表面が第２不純物濃度のエピタキシャル層と、
前記エピタキシャル層上に形成された絶縁膜と、
前記絶縁膜に形成され、前記エピタキシャル層に達する開口部と、
前記開口部の底部にて前記エピタキシャル層の表面に形成された化合物層と、
前記開口部の内部を含む前記絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記化合物層と接触する金属電極とを有する半導体装置であって、
前記第１不純物濃度は、前記第２不純物濃度より高く、
前記エピタキシャル層の深さ方向において、前記エピタキシャル層の不純物濃度分布が、前記第１不純物濃度から前記第２不純物濃度へ傾斜しており、表面近傍においては不純物濃度の傾斜がない領域を有することを特徴とする半導体装置。
【請求項２】
（ａ）第１不純物濃度のシリコンからなる半導体ウエハ上に、表面が第２不純物濃度のエピタキシャル層を形成する工程、
（ｂ）前記工程（ａ）の後、前記半導体ウエハを熱酸化し、前記エピタキシャル層の表面近傍領域に前記エピタキシャル層の濃度領域を残す工程、
（ｃ）前記工程（ｂ）により前記エピタキシャル層の表面に形成された表面酸化膜を除去する工程、
（ｄ）前記工程（ｃ）の後、前記エピタキシャル層上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜に前記エピタキシャル層に達する開口部を形成する工程、
（ｆ）前記開口部の内部を含む前記絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる化合物層を形成した後に、前記開口部以外の前記パラジウム膜を除去する工程、
（ｇ）前記化合物層の存在下で、前記開口部の内部を含む前記絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって、前記化合物層と接触する金属電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１不純物濃度は、前記第２不純物濃度より高く、
前記工程（ｂ）では、前記エピタキシャル層の深さ方向において、前記エピタキシャル層の不純物濃度分布を、前記第１不純物濃度から前記第２不純物濃度へ傾斜させ、前記エピタキシャル層表面近傍においては不純物濃度の傾斜がない領域を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記エピタキシャル層の表面から、前記第１不純物濃度と前記第２不純物濃度との間の所定の第３不純物濃度の前記エピタキシャル層の深さまでの前記エピタキシャル層の実効的な厚さを調整することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記熱酸化の処理時間により、前記エピタキシャル層の実効的な厚さを調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高周波帯の検波出力を向上させるショットキーバリアダイオードの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、５．８ＧＨｚ帯などの高周波帯の無線ＬＡＮ（Local Area Network）、ＥＴＣ（Electronic Toll Collection）およびＢｌｕｅｔｏｏｔｈなどの無線通信機器において、高周波（ＲＦ；radio Frequency）信号の検波回路（受信回路）にショットキーバリアダイオードが使用されている。このような高周波用途のショットキーバリアダイオードの特性には、低接合容量、高順方向電流および低直列抵抗が要求される。
【０００３】
特許文献１には、ショットキーバリアダイオードの高順方向電流化および低接合容量化を同時に実現するために、半導体基板上に所定の厚さおよび所定の不純物濃度でエピタキシャル層を形成した後、そのエピタキシャル層と接触する電極を形成し、エピタキシャル層と電極との接触部の小さい領域内に不純物領域を形成する技術が開示されている。
【０００４】
また、特許文献２には、シリコン基板上に不純物を含有するエピタキシャル層が形成されたショットキーバリアダイオードにおいて、前記エピタキシャル層の不純物分布を表面からシリコン基板近傍までは低くシリコン基板近傍において急激に大きくなるような不純物分布を持ったエピタキシャル層を形成する技術が開示されている。
【０００５】
また、特許文献３には、エピタキシャル層の形成時に、ガス導入時の不純物ガス量を少なくしてその後に不純物量を大きく調整することにより表面からの不純物濃度を一定にする形成方法が開示されている。
【特許文献１】特開２００３−３４７５４０号公報（〔００１６〕〜〔００２０〕、第２図）
【特許文献２】特開２０００−２６１００６号公報（〔００２９〕、〔００３０〕第２図）
【特許文献３】特開平６−８４８０９号公報（〔００１７〕、第１〜２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１７は、ショットキーバリアダイオードＤによって構成された検波回路の回路図である。図１８は、高周波帯のショットキーバリアダイオードＤの等価回路の回路図である。図１９は、検波回路の検波出力を模式的に示す説明図であり、（ａ）は検出不能、（ｂ）は検出可能の状態をそれぞれ示す。
【０００７】
図１７に示すように、ショットキーバリアダイオードＤ、インダクタンスＬ、抵抗ＲおよびコンデンサＣから検波回路が構成されている。例えば振幅変調のない高周波信号が、検波回路に入力された場合、検波出力は高周波信号レベルに比例した直流電圧に変換される。すなわち、検波回路は、入力された高周波信号の電力Ｐｉｎをそれに比例する検波出力Ｖｏｕｔに変換する回路である。なお、使用周波数帯において入力された高周波信号の電力が効率良く検波回路へ伝達されるように、検波回路の入力側にはインピーダンス整合回路が接続される。
【０００８】
図１７の検波回路では、ショットキーバリアダイオードＤが適用されている。ショットキーバリアダイオードＤは、多数キャリアのみで電荷が運ばれるので、高速動作が可能になり、高周波領域での使用に適している。
【０００９】
図１８に示すように、高周波帯でのショットキーバリアダイオードＤは、直列抵抗Ｒｓ、非線形接合抵抗Ｒｊ、非線形接合容量Ｃｊから構成される。前述したように高周波用途のショットキーバリアダイオードＤには、直列抵抗Ｒｓおよび接合容量が低いことが望ましい。なぜならば、図１９（ａ）に示すように、直列抵抗および接合容量が高い場合、検波出力がノイズフロアに埋もれてしまい、入力された高周波信号を判別することができなくなってしまうからである。一方、図１９（ｂ）に示すように、直列抵抗および接合容量が低い場合、検波出力は、ノイズフロアと区別することができることとなる。
【００１０】
本発明者は、検波回路の高周波帯での検波出力を向上させるために、ショットキーバリアダイオードの直列抵抗を低減することを検討している。本発明者は、半導体ウエハと、その半導体ウエハの主面に形成されたエピタキシャル層とからなるエピタキシャルウエハを用いて、ショットキーバリアダイオードを形成している。
【００１１】
直列抵抗を低減するための１つの方法として、半導体ウエハの主面に形成するエピタキシャル層の厚さを薄くすることで、ショットキーバリアダイオードの直列抵抗を低減することができる。しかしながら、基板上に形成したエピタキシャル層の厚さが、１μｍ程度以下であるとエピタキシャルウエハの表面濃度が不安定となる（ウエハ面内でばらつく）。さらに、エピタキシャル層の厚さが薄い場合、半導体ウエハからエピタキシャル層へ不純物が拡散する、いわゆるオートドーピング（固相拡散）の影響を受けやすくなり、エピタキシャルウエハの表面濃度が不安定となる。例えば、エピタキシャル層の不純物濃度（３×１０１６個／ｃｍ３程度）より半導体ウエハの不純物濃度（２×１０１８個／ｃｍ３程度）が高濃度である場合、半導体ウエハの不純物がエピタキシャル層に拡散し、このため１μｍ程度以下の厚さのエピタキシャルウエハの表面濃度を正確に制御することができず、エピタキシャルウエハの表面濃度が不安定となってしまう。
【００１２】
また、このエピタキシャルウエハの表面濃度が不安定となることは、ショットキーバリアダイオードの製造歩留を低下することになってしまう。
【００１３】
本発明の目的は、エピタキシャルウエハの表面濃度を安定させ、かつ、エピタキシャル層の厚さを薄くすることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、第１不純物濃度のシリコンからなる半導体基板と、前記半導体基板上に形成され、表面が第２不純物濃度のエピタキシャル層とを有し、前記エピタキシャル層の深さ方向において、前記エピタキシャル層の不純物濃度分布が、前記第１不純物濃度から前記第２不純物濃度へ傾斜しており、表面近傍においては不純物濃度の傾斜がない領域を有する。
【００１７】
また、本発明による半導体装置の製造方法は、第１不純物濃度のシリコンからなる半導体ウエハ上に、表面が第２不純物濃度のエピタキシャル層を形成した後、前記半導体ウエハを熱処理する。ここで、前記エピタキシャル層の深さ方向において、前記エピタキシャル層の不純物濃度分布が前記第１不純物濃度から前記第２不純物濃度へ傾斜し、表面近傍においては不純物濃度の傾斜がない領域を形成する。その後、前記エピタキシャル層の表面に形成された表面酸化膜を除去し、所定の厚さの前記エピタキシャル層を得る。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
エピタキシャル層の深さ方向において、均一な不純物濃度分布のエピタキシャル層を所定の厚さで形成した後、エピタキシャル層の不純物濃度分布に傾斜をもたせることで、エピタキシャルウエハの表面濃度を安定させ、かつ、エピタキシャル層の厚さを薄くすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本発明の実施の形態のショットキーバリアダイオードの製造工程について図１〜図１３を用いて説明する。
【００２２】
まず、図１に示すように、ｐ型の導電型を有する不純物（例えばＢ（ホウ素））が例えば２×１０１８個／ｃｍ３程度（不純物濃度ＮＤ１）でドーピングされた厚さ数１００μｍのｐ＋＋型のシリコンからなる半導体ウエハ（半導体基板）１を用意する。続いて、気相成長法を用いて半導体ウエハ１上にｐ型の導電型を有する不純物（例えばＢ（ホウ素））が例えば３×１０１６個／ｃｍ３程度（不純物濃度ＮＤ２）でドーピングされた厚さ３μｍ程度のｐ＋型のシリコンからなるエピタキシャル層２を形成する。このエピタキシャル層２の膜の厚さ、エピタキシャル層２の不純物濃度、および後述するカソード電極とエピタキシャル層２との接触面積を適当な値に設定することにより、本実施の形態のショットキーバリアダイオードの接合容量を変化させることができる。
【００２３】
このように本実施の形態では、不純物濃度ＮＤ１（２×１０１８個／ｃｍ３程度）は、不純物濃度ＮＤ２（３×１０１６個／ｃｍ３程度）より高い場合を一例として示す。なお、エピタキシャル層２の比抵抗は、エピタキシャル層２の厚さを例えば２〜３μｍ程度、エピタキシャル層２の深さ（厚さ）方向に均一に不純物濃度を例えば３×１０１６個／ｃｍ３程度（不純物濃度ＮＤ２）とした場合、０．６〜０．８Ω・ｃｍ程度とすることを例示できる。
【００２４】
また、本実施の形態では、半導体ウエハ１と、半導体ウエハ１上に形成されたエピタキシャル層２とを併せて、半導体ウエハ１を、エピタキシャルウエハと称する場合がある。
【００２５】
続いて、図２に示すように、エピタキシャル層２が形成された半導体ウエハ１を、例えば６０分間程度（熱酸化処理時間）、１０００℃程度（熱酸化処理温度）で熱酸化を行い、所望の厚さの酸化シリコン（ＳｉＯ２）膜からなる表面酸化膜３を形成することによって、上記エピタキシャル層２の厚さ（例えば３μｍ程度）から、所望の実効的な厚さに調整した後、表面酸化膜３を例えばウエットエッチングなどにより除去する。なお、半導体ウエハ１を熱酸化し、エピタキシャル層２の表面近傍領域にエピタキシャル層２の濃度領域を残すこととなる。
【００２６】
ここで、エピタキシャル層２の実効的な厚さを、図３を用いて説明する。図３は、エピタキシャル層２の深さｄに対する不純物濃度ＮＤの分布を模式的に示す説明図であり、前述の熱酸化前（Ａ）および熱酸化後（Ｂ）のエピタキシャル層２の不純物濃度分布が示されている。
【００２７】
本実施の形態では、エピタキシャル層２の表面から、半導体ウエハ１の不純物濃度（第１不純物濃度）ＮＤ１と熱酸化前のエピタキシャル層２の不純物濃度（第２不純物濃度）ＮＤ２との間の所定の不純物濃度（第３不純物濃度）ＮＤ３のエピタキシャル層２の深さまでの寸法を、実効的なエピタキシャル層２の厚さとする。したがって、熱酸化前の不純物濃度分布Ａから熱酸化後の不純物濃度分布Ｂへと変化した場合、不純物濃度分布Ａのエピタキシャル層２の厚さｄＡから不純物濃度分布Ｂのエピタキシャル層２の厚さｄＢへとエピタキシャル層２の実効的な厚さが薄くなる。すなわち、熱酸化前において例えば３μｍ程度の厚さで形成されたエピタキシャル層２は、熱酸化後の実効的な厚さが薄くなる（３μｍ程度以下になる）。なお、熱酸化後のエピタキシャル層２の表面には、酸化処理時間で調整される厚さｄｏｘの表面酸化膜３が形成されることとなるが、後の工程でこの表面酸化膜３は除去されるため、エピタキシャル層２の実効的な厚さに、表面酸化膜３の厚さは含まれない。
【００２８】
図３に示すように、熱酸化前のエピタキシャル層２の不純物濃度分布Ａは、エピタキシャル層の深さｄ方向に均一（不純物濃度ＮＤ２）に、しかも半導体ウエハ１とエピタキシャル層２との界面付近においては急峻（不純物濃度ＮＤ１から不純物濃度ＮＤ２）に分布している。このようなエピタキシャル層２が形成された半導体ウエハ１を熱酸化することによって形成されるエピタキシャル層２の不純物濃度分布Ｂは、エピタキシャル層の深さｄ方向に、不純物濃度ＮＤ１から不純物濃度ＮＤ２へ傾斜している。また、エピタキシャル層２の表面近傍においては不純物濃度の傾斜がない領域（不純物濃度ＮＤで分布している領域）を有する。なお、前述したように、半導体ウエハ１の不純物濃度が例えば２×１０１８個／ｃｍ３程度（不純物濃度ＮＤ１）であり、エピタキシャル層２の不純物濃度が例えば３×１０１６個／ｃｍ３程度（不純物濃度ＮＤ２）とし、エピタキシャル層２の不純物濃度（第２不純物濃度）ＮＤ２より半導体基板１の不純物濃度（第１不純物濃度）ＮＤ１が高濃度の場合を例示することができる。
【００２９】
このエピタキシャル層の深さｄ方向に均一に分布している熱酸化前のエピタキシャル層２の不純物濃度分布Ａは、前述したように６０分間程度（熱酸化処理時間ｔ）、１０００℃程度（熱酸化処理温度）で熱酸化を行うことで、熱酸化後のエピタキシャル層２の不純物濃度分布Ｂへと変化している。すなわち、エピタキシャル層の深さｄ方向に均一に分布している不純物濃度分布Ａが、熱酸化処理時間ｔによって、エピタキシャル層の深さｄ方向に不純物濃度ＮＤ１から不純物濃度ＮＤ２へ傾斜する不純物濃度分布Ｂへと変化している。これは、エピタキシャル層の不純物濃度ＮＤ２（２×１０１６個／ｃｍ３程度）より半導体ウエハの不純物濃度ＮＤ１（３×１０１８個／ｃｍ３程度）が高濃度であるため、半導体ウエハの不純物がエピタキシャル層にオートドーピング（固相拡散）することによる。後述するが、本実施の形態では、熱酸化処理温度を一定（１０００℃程度）とし、熱酸化処理時間ｔを３０分〜１００分程度として、エピタキシャル層２の実効的な厚さを調整して形成したショットキーバリアダイオードの特性（図１４〜図１６参照）を評価している。なお、熱酸化処理時間を一定とし、熱処理温度を種々変化させてエピタキシャル層２の実効的な厚さを調整することができる。
【００３０】
このように、エピタキシャル層２が形成された半導体ウエハ１を熱酸化することにより、シリコンからなる半導体ウエハ１からのオートドーピング（固相拡散）でエピタキシャル層２の実効的な厚さを調整することができる。
【００３１】
また、エピタキシャル層２が形成された半導体ウエハ（エピタキシャルウエハ）１を例えば１０００℃程度の温度で熱酸化処理時間ｔを変化させ、エピタキシャル層２の実効的な厚さを調整することによって、エピタキシャル層２の厚さを薄くすることができる。すなわち、エピタキシャル層２の実効的な厚さを熱酸化処理前の厚さｄＡから熱酸化処理後の厚さｄＢへと調整することができる。また、熱酸化処理後にエピタキシャル層２の表面に形成された酸化シリコン膜である表面酸化膜３は、ウエットエッチングなどにより除去することができる。
【００３２】
したがって、エピタキシャル層２が形成された半導体ウエハ（エピタキシャルウエハ）１の表面濃度を安定させ、かつ、エピタキシャル層２の厚さを薄くすることができる。
【００３３】
また、安定した表面濃度のエピタキシャル層２が形成された半導体ウエハ１からショットキーバリアダイオードを形成することにより、ショットキーバリアダイオードの製造歩留まりを向上することができる。
【００３４】
また、ピタキシャル層２の厚さを薄くすることにより、ショットキーバリアダイオードの直列抵抗を低減することができる。
【００３５】
続いて、図４に示すように、熱酸化法を用いてエピタキシャル層２の表面に酸化シリコン膜４を形成した後、ＣＶＤ（Chemical Vapor Deposition）法を用いてその酸化シリコン膜４上にＰＳＧ（Phospho Silicate Glass）膜５を堆積することにより、酸化シリコン膜４およびＰＳＧ膜５からなる表面保護膜（絶縁膜）２０を形成する。
【００３６】
続いて、図５に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜２０をエッチングし、エピタキシャル層２に達するコンタクト窓（開口部）６を形成する。このコンタクト窓６の底面積が後述するアノード電極とエピタキシャル層との接触面積となるものであり、この接触面積を適当な値に設定することにより、本実施の形態のショットキーバリアダイオードを低容量化することが可能となる。また、コンタクト窓６の底面積は所定の値で固定するものであり、直径１０〜１６μｍ程度の平面円形とすることを例示できる。
【００３７】
続いて、図６に示すように、コンタクト窓６の内部を含む表面保護膜２０上の全面に、例えばスパッタリング法にて厚さ１０ｎｍ程度のＰｄ（パラジウム）膜７Ａを堆積する。このＰｄ膜７Ａのスパッタリング法による堆積は、例えば２５０℃程度の高温雰囲気中にて行う。Ｐｄ膜７Ａの堆積中においては、その高温雰囲気の熱によってコンタクト窓６の底部にて堆積中のＰｄ膜７Ａとエピタキシャル層２を形成するＳｉとが反応することから、エピタキシャル層２の表面にＰｄシリサイド層（化合物層）７が形成される。
【００３８】
続いて、図７および図８に示すように、Ｐｄ膜７Ａを選択的にエッチングすることにより、コンタクト窓６の内部を含む表面保護膜２０上からＰｄ膜７Ａを除去し、コンタクト窓６の底部にＰｄシリサイド層７を残す。なお、図８は、本実施の形態のショットキーバリアダイオードの製造工程中の要部平面図であり、図７は、図６に続く本実施の形態の半導体装置の製造工程中の要部断面図である。また、図７は、図８中のＡ−Ａ線に沿った断面図である。
【００３９】
ここで、Ｐｄ（パラジウム）は、例えばＴｉ（チタン）、Ｍｏ（モリブデン）およびＷ（タングステン）などに比べてＳｉ（シリコン）より十分に仕事関数の低い金属である。このようなＰｄを用いて上記Ｐｄシリサイド層７を形成することにより、本実施の形態のショットキーバリアダイオードの高順方向電流化を満たすことが可能となる。
【００４０】
続いて、図９および図１０に示すように、コンタクト窓６内を含む表面保護膜２０上に金属膜８を形成する。この金属膜８としては、例えばＣＶＤ法によって堆積したＷ（タングステン）膜を例示することができる。続いて、フォトレジスト膜をマスクとしたエッチングによりその金属膜８をパターニングした後、金属膜８上を含む表面保護膜２０上に金属膜９を形成する。この金属膜９としては、例えばスパッタリング法によって堆積したＡｌ（アルミニウム）膜を例示することができる。次いで、フォトレジスト膜をマスクとしたエッチングによりその金属膜９をパターニングすることによって、コンタクト窓６の底部にてエピタキシャル層２と接触する金属電極（カソード電極）１０を形成する。
【００４１】
上記金属膜９を形成するＡｌ原子は、エピタキシャル層２を形成するＳｉ原子よりも小さい。そのため、金属膜９のみで金属電極１０を形成した場合には、Ａｌ原子がエピタキシャル層２に拡散し、所望の特性のショットキーバリアダイオードが形成できなくなってしまう不具合が懸念される。一方、前述したように、上記金属膜８としてＷ膜を用いることにより、金属膜９を形成するＡｌ原子がエピタキシャル層２へ拡散してしまうことを防ぐバリアメタル膜として金属膜８を機能させることが可能となる。
【００４２】
また、金属電極１０を形成するのに十分な厚さで上記Ｐｄ膜７Ａ（図６参照）を堆積し、Ｐｄシリサイド層７の形成後に除去することなくＰｄ膜７ＡのパターニングによってＰｄ膜７Ａのみから金属電極１０を形成した場合には、コンタクト窓６内にて酸化シリコン膜４の端部に大きな応力が働く。これはＰｄ膜７Ａの縮む方向での応力が大きく、Ｐｄ膜７Ａと酸化シリコン膜４との反応が少ないことからである。したがって、その酸化シリコン膜４の端部にクラックが発生し、ショットキーバリアダイオードにおいては逆方向電流が増大してしまうことが懸念される。そこで、上記したように、Ｐｄシリサイド層７の形成後にＰｄ膜７Ａを除去し、Ｗ膜からなる金属膜８とＡｌ膜からなる金属膜９とから金属電極１０を形成することにより、コンタクト窓６内にて酸化シリコン膜４の端部にクラックが発生してしまう不具合を防ぐことができる。すなわち、本実施の形態のショットキーバリアダイオードにおいて逆方向電流が増大してしまい、順方向電流特性が不安定になってしまう不具合を防ぐことが可能となる。
【００４３】
次に、図１１に示すように、半導体ウエハ１上に窒化シリコン膜および酸化シリコン膜を順次堆積することによって表面最終保護膜１１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面最終保護膜１１をエッチングすることにより、金属電極１０に達する開口部１２を形成する。
【００４４】
次に、例えば半導体ウエハ１の裏面をグラインディングによって研削し、後述するパッケージ形態に合わせて半導体ウエハ１を薄くする。続いて、半導体ウエハ１の裏面をウエットエッチングした後、半導体ウエハ１を洗浄する。次いで、例えばスパッタリング法を用いて半導体ウエハ１の裏面にＡｇ（銀）膜を堆積することによって裏面電極（アノード電極）１３を形成する。なお、本実施の形態においては、裏面電極１３がＡｇ膜である場合を例示するが、Ａｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜であっても良い。ここまでの工程により、本実施の形態のショットキーバリアダイオード１４を形成することができる。
【００４５】
次に、半導体ウエハ１をダイシングによって切断し、ショットキーバリアダイオード１４を単位素子に分割した後、個々の半導体基板１上に形成されたショットキーバリアダイオード１４を樹脂により封止しパッケージングする。このパッケージングにおいては、図１２および図１３に示すように、リード１５にショットキーバリアダイオード１４の裏面電極１３を接続する。続いて、金属電極１０をボンディングワイヤ１６を介してリード１７と電気的に接続する。次いで、リード１５の内端部、リード１７の内端部、ショットキーバリアダイオード１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５の外端部およびリード１７の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止樹脂１８の外周部には、カラーバンド等の極性識別マーク１９が形成される。
【００４６】
次に、本実施の形態のショットキーバリアダイオードの特性について図１４〜図１６を用いて説明する。図１４は、本実施の形態のショットキーバリアダイオードの順方向電圧ＶＦに対する順方向電流ＩＦを示した説明図である。図１５は、本実施の形態のショットキーバリアダイオードを適用した検波回路の入力電力Ｐｉｎに対する検波出力Ｖｏｕｔを示した説明図である。図１６は、本実施の形態のショットキーバリアダイオードの逆方向電圧ＶＲに対する接合容量Ｃｄを示した説明図である。なお、図１４中の符号ＡＲｓは、直列抵抗領域を示す。
【００４７】
ここで、図１４〜図１６中の符号Ｄ１０、Ｄ２５およびＤ５０は、図２を用いて説明した表面酸化膜３の表面酸化時間を、それぞれ１００分、６０分および３０分程度として形成したショットキーバリアダイオードを示す。前述したように、所望の厚さのエピタキシャル層２を形成するにあたり、エピタキシャル層２が形成された半導体ウエハ１を表面酸化することで形成された表面酸化膜３を除去する。また、表面酸化時間がより長くなるほど、表面酸化膜３の厚さは厚く形成されるが、ショットキーバリアダイオードの直列抵抗Ｒｓに影響するエピタキシャル層２の実効的な厚さは薄くなる。このため、表面酸化時間がそれぞれ１００分、６０分および３０分程度として形成したショットキーバリアダイオードの特性Ｄ１０、Ｄ２５、Ｄ５０は、それぞれ１０Ω、２５Ωおよび５０Ω程度の直列抵抗で形成されることとなる。
【００４８】
図１４に示すように、例えばショットキーバリアダイオードＤ５０とショットキーバリアダイオードＤ１０を比較した場合、ショットキーバリアダイオードＤ１０は、ショットキーバリアダイオードＤ５０より大きな順方向電流を得ることができる。すなわち、ショットキーバリアダイオードのエピタキシャル層の厚さが薄くなって直列抵抗Ｒｓがより小さくなるに従い、より大きな順方向電流を得ることができる。
【００４９】
また、図１５に示すように、例えばショットキーバリアダイオードＤ５０とショットキーバリアダイオードＤ１０を比較した場合、ショットキーバリアダイオードＤ１０は、ショットキーバリアダイオードＤ５０より大きな検波出力を得ることができる。すなわち、ショットキーバリアダイオードのエピタキシャル層の実効的な厚さが薄くなって直列抵抗Ｒｓがより小さくなるに従い、より大きな検波出力を得ることができる。
【００５０】
しかしながら、図１６に示すように、例えばショットキーバリアダイオードＤ５０とショットキーバリアダイオードＤ１０を比較した場合、ショットキーバリアダイオードＤ１０の接合容量は、ショットキーバリアダイオードＤ５０より大きくなってしまう。すなわち、ショットキーバリアダイオードのエピタキシャル層の実効的な厚さが薄くなるに従い、接合容量が大きくなってしまう。
【００５１】
このため、高周波用途のショットキーバリアダイオードの特性に要求される低接合容量、高順方向電流および低直列抵抗とすべく、表面酸化時間の選択が必要である。本実施の形態では、表面酸化時間が６０分以下では、ショットキーバリアダイオードの直列抵抗が大きいために検波出力の低下が発生し、表面酸化時間が１００分以上では、接合容量が大きくなるので高周波に対応出来なくなる。したがって、表面酸化時間が６０分〜１００分程度であれば、良好な特性のショットキーバリアダイオードを得ることができる。すなわち、ショットキーバリアダイオードのエピタキシャル層の表面濃度を安定にしたまま、エピタキシャル層の厚さを薄くすることにより、ショットキーバリアダイオードの直列抵抗を低減することができる共に、検波出力を高くすることができる。
【００５２】
また、エピタキシャル層の表面濃度が安定することにより、ショットキーバリアダイオードの製造歩留まりを向上することができる。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
例えば、前記実施の形態では、表面酸化膜の除去にウエットエッチングを適用した場合について説明したが、ドライエッチングを適用することもできる。
【産業上の利用可能性】
【００５５】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態における製造工程中の半導体装置を模式的に示す要部断面図である。
【図２】図１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３】エピタキシャル層の深さに対する不純物濃度分布を模式的に示す説明図である。
【図４】図２に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７の半導体装置を模式的に示す要部平面図である。
【図９】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９の半導体装置を模式的に示す要部平面図である。
【図１１】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】図１２の半導体装置を模式的に示す要部平面図である。
【図１４】本実施の形態のショットキーバリアダイオードの順方向電圧に対する順方向電流を示した説明図である。
【図１５】本実施の形態のショットキーバリアダイオードを適用した検波回路の入力電力に対する検波出力を示した説明図である。
【図１６】本実施の形態のショットキーバリアダイオードの逆方向電圧に対する接合容量を示した説明図である。
【図１７】ショットキーバリアダイオードによって構成された検波回路の回路図である。
【図１８】高周波帯のショットキーバリアダイオードの等価回路の回路図である。
【図１９】検波回路の検波出力を模式的に示す説明図であり、（ａ）は検出不能、（ｂ）は検出可能の状態をそれぞれ示す。
【符号の説明】
【００５７】
１      半導体ウエハ（半導体基板、エピタキシャルウエハ）
２      エピタキシャル層
３      表面酸化膜
４      酸化シリコン膜
５      ＰＳＧ膜
６      開口部
７      Ｐｄシリサイド層（化合物層）
７Ａ    Ｐｄ膜
８      金属膜
９      金属膜
１０    金属電極（カソード電極）
１１    表面最終保護膜
１２    開口部
１３    裏面電極（アノード電極）
１４    ショットキーバリアダイオード
１５    リード
１６    ボンディングワイヤ
１７    リード
１８    封止樹脂
１９    極性識別マーク
２０    表面保護膜（絶縁膜）
Ａ      不純物濃度分布（酸化前）
ＡＲｓ    直列抵抗領域
Ｂ      不純物濃度分布（酸化後）
Ｃ      コンデンサ
Ｃｄ    接合容量
Ｃｊ    非線形接合容量
ｄ      エピタキシャル層の深さ
Ｄ      ショットキーバリアダイオード
Ｄ１０、Ｄ２５、Ｄ５０  ショットキーバリアダイオード
ＩＦ    順方向電流
Ｌ      インダクタンス
ＮＤ    不純物濃度
ＮＤ１、ＮＤ２、ＮＤ３  不純物濃度
Ｐｉｎ  入力電力
Ｒ      抵抗
Ｒｓ    直列抵抗
Ｒｊ    非線形接合抵抗
ｔ      熱酸化処理時間
ＶＦ    順方向電圧
Ｖｏｕｔ  検波出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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