(57)【要約】【課題】ＣＭＯＳインバータ水晶発振器は、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまう。３ステート出力型のＣＭＯＳインバータ水晶発振器に於いても、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。【解決手段】最終段のＣＭＯＳＦＥＴを両方ともＯＦＦさせることにより出力を遮断し、定常発振時には最終段のＣＭＯＳＦＥＴをプッシュプル動作させることにより自励発振を防止したことを特徴とする。【選択図】図１
2006254327.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記正弦波信号を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、該第１のＮＭＯＳＦＥＴのドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子と、該第４のＣＭＯＳインバータ素子の出力を入力とする第５のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第５のＣＭＯＳインバータ素子の出力とを入力とするＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子と、該第６のＣＭＯＳインバータ素子の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴと、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴとを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。
【請求項２】
外部から入力された正弦波信号を３ステートのバッファ出力信号として出力する３ステート出力タイプのバッファ回路であって、前記正弦波信号を入力とする第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記正弦波信号を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、外部から供給される制御信号を入力とする制御信号用ＣＭＯＳインバータ素子と、該制御信号用ＣＭＯＳインバータ素子の出力及び前記第１のＮＭＯＳＦＥＴのドレイン端子からの出力とを入力とする第１のＮＯＲ回路手段と、該第１のＮＯＲ回路手段の出力を入力とする第４のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第１のＮＯＲ回路手段の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とする第２のＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力をゲート端子と接続したＰＭＯＳＦＥＴと、前記第２のＮＯＲ回路手段の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴとを備え、前記ＰＭＯＳＦＥＴのソース端子と第２のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。
【請求項３】
ＣＭＯＳインバータ発振回路の出力バッファとして請求項１又は請求項２の何れかに記載のバッファ回路を備えたことを特徴とするＣＭＯＳインバータ発振器。
【請求項４】
外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする帰還ループを設けた第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記第１のＣＭＯＳインバータ素子の出力を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、該第１のＮＭＯＳＦＥＴのドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子と、該第４のＣＭＯＳインバータ素子の出力を入力とする第５のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第５のＣＭＯＳインバータ素子の出力とを入力とするＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子と、該第６のＣＭＯＳインバータ素子の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴと、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴとを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路とこれを用いたＣＭＯＳインバータ発振器に関するものである。
【背景技術】
【０００２】
各種電子機器の基準発振源として水晶発振器は広く用いられている。水晶発振器にはいくつもの種類存在するが、図８はその一つであるＣＭＯＳインバータ水晶発振器の構成を示す回路図である。
【０００３】
同図に示すようにＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣの入出力端子を帰還抵抗を介して接続したＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣと水晶振動子Ｘｔａｌとを並列に接続し、水晶振動子Ｘｔａｌの両端をそれぞれコンデンサＣ１、Ｃ２を介して接地に接続した発振回路部と、ＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣの出力側に第１のＣＭＯＳインバータ素子ＩＮＶ１と第２のＣＭＯＳインバータ素子ＩＮＶ２とを直列に接続した出力バッファ回路とを配置したものである。
【０００４】
図９はＣＭＯＳインバータを用いた３ステート出力型の水晶発振器の構成を示す回路図である。
同図に示すように３ステート出力を得るために、図８の回路の出力と外部から供給される制御信号ＣＯＮＴとを入力とするＮＡＮＤ回路素子と、図８の回路の出力と制御信号ＣＯＮＴを反転した信号とを入力とするＮＯＲ回路素子と、ＮＡＮＤ回路素子の出力をゲート端子に接続したＰＭＯＳＦＥＴと、ＮＯＲ回路素子の出力をゲート端子に接続したＮＭＯＳＦＥＴとを備え、ＰＭＯＳＦＥＴのソース端子とＮＭＯＳＦＥＴのドレイン端子とを接続し接続点から３ステート出力を得るように構成したものである。
【特許文献１】特開平６−１６４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８のような構成のＣＭＯＳインバータ水晶発振器は、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。
【０００６】
図９のような構成の３ステート出力型のＣＭＯＳインバータ水晶発振器に於いても、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のＣＭＯＳインバータ素子ＩＮＶ＿ＯＳＣが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するために、請求項１に係る発明は、外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記正弦波信号を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、該第１のＮＭＯＳＦＥＴのドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子と、該第４のＣＭＯＳインバータ素子の出力を入力とする第５のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第５のＣＭＯＳインバータ素子の出力とを入力とするＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子と、該第６のＣＭＯＳインバータ素子の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴと、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴとを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
請求項２に係る発明は、外部から入力された正弦波信号を３ステートのバッファ出力信号として出力する３ステート出力タイプのバッファ回路であって、前記正弦波信号を入力とする第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記正弦波信号を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、外部から供給される制御信号を入力とする制御信号用ＣＭＯＳインバータ素子と、該制御信号用ＣＭＯＳインバータ素子の出力及び前記第１のＮＭＯＳＦＥＴのドレイン端子からの出力とを入力とする第１のＮＯＲ回路手段と、該第１のＮＯＲ回路手段の出力を入力とする第４のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第１のＮＯＲ回路手段の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とする第２のＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力をゲート端子と接続したＰＭＯＳＦＥＴと、前記第２のＮＯＲ回路手段の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴとを備え、前記ＰＭＯＳＦＥＴのソース端子と第２のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
請求項３に係る発明は、ＣＭＯＳインバータ発振回路の出力バッファとして請求項１又は請求項２の何れかに記載のバッファ回路を備えたＣＭＯＳインバータ発振器を提供するものである。
請求項４に係る発明は、外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする帰還ループを設けた第１のＣＭＯＳインバータ素子と、該第１のＣＭＯＳインバータ素子の出力を入力とする第２のＣＭＯＳインバータ素子と、前記第１のＣＭＯＳインバータ素子の出力を入力とする第３のＣＭＯＳインバータ素子と、該第３のＣＭＯＳインバータ素子の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴと、該第１のＮＭＯＳＦＥＴのドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子と、該第４のＣＭＯＳインバータ素子の出力を入力とする第５のＣＭＯＳインバータ素子と、前記第２のＣＭＯＳインバータ素子の出力及び第４のＣＭＯＳインバータ素子の出力とを入力とするＮＡＮＤ回路手段と、前記第２のＣＭＯＳインバータ素子の出力及び第５のＣＭＯＳインバータ素子の出力とを入力とするＮＯＲ回路手段と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子と、該第６のＣＭＯＳインバータ素子の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴと、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴとを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
【発明の効果】
【０００８】
本発明に係るバッファ回路は、帰還ループを設けたＣＭＯＳインバータ素子の出力段に配置したとき、帰還ループを設けたＣＭＯＳインバータ素子が起動時に自励発振することによる不要信号の発生を防止する上で著しい利点がある。即ち、このバッファ回路をＣＭＯＳインバータ水晶発振器に適用することで起動時に不要信号が発生することを防止すると云う著効を奏するのである。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施形態例に基づいて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１０】
図１は本発明に係るＣＭＯＳインバータ水晶発振器の第１の実施形態例を示す回路図であって、ＣＭＯＳインバータ水晶発振回路部から出力される正弦波信号ｏｓｃｏｕｔを入力とする第１のＣＭＯＳインバータ素子ＩＮＶ１と、該第１のＣＭＯＳインバータ素子ＩＮＶ１の出力を入力とする第２のＣＭＯＳインバータ素子ＩＮＶ２と、前記正弦波信号ｏｓｃｏｕｔを入力とする第３のＣＭＯＳインバータ素子ＩＮＶ４と、該第３のＣＭＯＳインバータ素子ＩＮＶ４の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴ(ＮＭＯＳ３)と、該第１のＮＭＯＳＦＥＴのドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子ＩＮＶ５と、該第４のＣＭＯＳインバータ素子ＩＮＶ５の出力を入力とする第５のＣＭＯＳインバータ素子ＩＮＶ６と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第４のＣＭＯＳインバータ素子ＩＮＶ５の出力とを入力とするＮＡＮＤ回路手段(ＮＡＮＤ１)と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第５のＣＭＯＳインバータ素子ＩＮＶ６の出力とを入力とするＮＯＲ回路手段(ＮＯＲ１)と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子ＩＮＶ３と、該第６のＣＭＯＳインバータ素子ＩＮＶ３の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴ(ＮＭＯＳ１)と、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴ(ＮＭＯＳ２)とを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号ｏｕｔを得るように構成したものである。
【００１１】
この図１に示すＣＭＯＳインバータ水晶発振回路に於いて、式１に示すようにＰチャネルＭＯＳＦＥＴの利得定数をＡｐ、ＮチャネルＭＯＳＦＥＴの利得定数をＡｎとおくと、式２に基づいて発振用ＣＭＯＳインバータＩＮＶ＿ＯＳＣよりもスレッショルド電圧を低く設定したＩＮＶ４にＩＮＶ＿ＯＳＣのわずかな自励発振信号が入力されると、図２に示すようにＩＮＶ４の出力ＩＮＶ４＿ｏの電圧振幅はＮＭＯＳ３のスレッショルド電圧を超えないので、ＮＭＯＳ３は常にＯＦＦしてＮＭＯＳ３＿ｏは常にＨｉｇｈレベルとなる。
【００１２】
【数１】
2006254327.tif 000003
さらに、ＩＮＶ５，ＩＮＶ６を通過するとＮＡＮＤ１の出力は常にＨｉｇｈレベルでＮＭＯＳ１の入力ＮＭＯＳ１＿ｉは常にＬｏｗレベルに、ＮＭＯＳ２の入力ＮＭＯＳ２＿ｉも常にＬｏｗレベルになるので、最終出力段のＮＭＯＳ１とＮＭＯＳ２はともに遮断する。従って、発振用ＣＭＯＳインバータＩＮＶ＿ＯＳＣの自励発振による不要な出力信号をカットする。
また、ＩＮＶ１とＩＮＶ４のＡｐ／Ａｎの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
【００１３】
次に、上記ＣＭＯＳインバータ水晶発振回路のＩＮＶ＿ＯＳＣの発振出力信号が十分な電圧振幅になると、ＩＮＶ４＿ｏがＬｏｗレベルになったときはＮＭＯＳ３がＯＦＦしてＣｄに電荷がチャージされるまでの間ＮＭＯＳ３＿ｏの電位は上昇し、ＩＮＶ４＿ｏがＨｉｇｈレベルになったときはＮＭＯＳ３がＯＮしてＣｄに溜まっていた電荷が放出するまでの間ＮＭＯＳ３＿ｏの電位は降下する。
このとき、Ｃｄによる時定数が大きければＮＭＯＳ３＿ｏの電圧波形の立ち上がり／立ち下がりの傾斜は緩やかになり、Ｒｄの値が数十ｋΩ程度と十分に大きければ定常時におけるＮＭＯＳ３＿ｏのＤＣ的な電圧をＬｏｗレベルに近づけられる。例えば、Ｃｄを１０ｐＦ程度、Ｒｄを３０ｋΩ程度に設定すると、ＮＭＯＳ３の出力ＮＭＯＳ３＿ｏの電圧はＩＮＶ５のスレッショルドに対して常にＬｏｗレベルになるのでＩＮＶ５＿ｏは常にＨｉｇｈレベルに、ＩＮＶ６＿ｏは常にＬｏｗレベルになって、ＩＮＶ２で十分に増幅された信号がＮＡＮＤ１とＩＮＶ３によって非反転でＮＭＯＳ１＿ｉに出力され、またＮＯＲ１によって反転されてＮＭＯＳ２＿ｉに出力される。
従って、ＮＭＯＳ１がＯＮするときはＮＭＯＳ２がＯＦＦしてＶＣＣからＯＵＴに電流を流し込み、ＮＭＯＳ２がＯＮするときはＮＭＯＳ１がＯＦＦしてＯＵＴからＧＮＤに電流を引き込む。
こうして、ＮＭＯＳ１のＶＧＳ分だけＶＰ-Ｐを制限した出力波形をＯＵＴから取り出すことができる。これらの動作について纏めると図３に示すタイムチャートのようになる。
【００１４】
図４は本発明に係るＣＭＯＳインバータ水晶発振器の第２の実施形態例を示す回路図であって、ＣＭＯＳインバータ水晶発振回路部から出力される正弦波信号ｏｓｃｏｕｔを入力とする第１のＣＭＯＳインバータ素子ＩＮＶ１と、該第１のＣＭＯＳインバータ素子ＩＮＶ１の出力を入力とする第２のＣＭＯＳインバータ素子ＩＮＶ２と、前記正弦波信号ｏｓｃｏｕｔを入力とする第３のＣＭＯＳインバータ素子ＩＮＶ３と、該第３のＣＭＯＳインバータ素子ＩＮＶ３の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴ(ＮＭＯＳ２)と、外部から供給される制御信号ＣＯＮＴを入力とする制御信号用ＣＭＯＳインバータ素子ＩＮＶ５と、該制御信号用ＣＭＯＳインバータ素子ＩＮＶ５の出力及び前記第１のＮＭＯＳＦＥＴ(ＮＭＯＳ２)のドレイン端子からの出力とを入力とする第１のＮＯＲ回路ＮＯＲ２と、該第１のＮＯＲ回路ＮＯＲ２の出力を入力とする第４のＣＭＯＳインバータ素子ＩＮＶ４と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第１のＮＯＲ回路ＮＯＲ２の出力とを入力とするＮＡＮＤ回路ＮＡＮＤ１と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第４のＣＭＯＳインバータ素子ＩＮＶ４の出力とを入力とする第２のＮＯＲ回路ＮＯＲ１と、前記ＮＡＮＤ回路ＮＡＮＤ１の出力をゲート端子と接続したＰＭＯＳＦＥＴ(ＰＭＯＳ１)と、前記第２のＮＯＲ回路ＮＯＲ１の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴ(ＮＭＯＳ１)とを備え、前記ＰＭＯＳＦＥＴ(ＰＭＯＳ１)のソース端子と第２のＮＭＯＳＦＥＴ(ＮＭＯＳ１)のドレイン端子とを接続した接続点からバッファ出力信号ｏｕｔを得るように構成したものである。
【００１５】
この図４に示すＣＭＯＳインバータ水晶発振回路に於いて、式３に示すようにＰチャネルＭＯＳＦＥＴの利得定数をＡｐ、ＮチャネルＭＯＳＦＥＴの利得定数をＡｎとおくと、式４に基づいて発振用ＣＭＯＳインバータＩＮＶ＿ＯＳＣよりもスレッショルド電圧を低く設定したＩＮＶ３にＩＮＶ＿ＯＳＣのわずかな自励発振信号が入力されると、ＩＮＶ３の出力ＩＮＶ３＿ｏの電圧振幅はＮＭＯＳ２のスレッショルド電圧を超えないので、ＮＭＯＳ２は常にＯＦＦしてＮＭＯＳ２＿ｏは常にＨｉｇｈレベルとなる。
【００１６】
【数２】
2006254327.tif 000004
ＮＭＯＳ２＿ｏは常にＨｉｇｈレベルなら、Tri-state制御入力からイネーブル信号（Ｈｉｇｈ）若しくはディセーブル信号（Ｌｏｗ）のいずれかが入力されていてもＮＯＲ２の出力ＮＯＲ２＿ｏは常にＬｏｗとなるので、ＮＡＮＤ１の出力は常にＨｉｇｈレベルとなる。また、ＮＯＲ１の出力ＮＯＲ１＿ｏは常にＬｏｗとなるので、最終出力段のＰＭＯＳ１とＮＭＯＳ１はともに遮断する。
従って、発振用ＣＭＯＳインバータＩＮＶ＿ＯＳＣの自励発振による不要な出力信号をカットする。
また、ＩＮＶ＿ＯＳＣとＩＮＶ３のＡｐ／Ａｎの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
【００１７】
次に、上記ＣＭＯＳインバータ水晶発振回路のＩＮＶ＿ＯＳＣの発振出力信号が十分な電圧振幅になると、ＩＮＶ３＿ｏがＬｏｗレベルになったときはＮＭＯＳ２がＯＦＦしてＣｄに電荷がチャージされるまでの間ＮＭＯＳ２＿ｏの電位は上昇し、ＩＮＶ３＿ｏがＨｉｇｈレベルになったときはＮＭＯＳ２がＯＮしてＣｄに溜まっていた電荷が放出するまでの間ＮＭＯＳ２＿ｏの電位は降下する。
このとき、Ｃｄによる時定数が大きければＮＭＯＳ２＿ｏの電圧波形の立ち上がり／立ち下がりの傾斜は緩やかになり、Ｒｄの値が数十ｋΩ程度と十分に大きければ定常時におけるＮＭＯＳ２＿ｏのＤＣ的な電圧をＬｏｗレベルに近づけられる。
例えば、Ｃｄを１０ｐＦ程度、Ｒｄを３０ｋΩ程度に設定すると、ＮＭＯＳ２の出力ＮＭＯＳ２＿ｏの電圧はＮＯＲ２のスレッショルドに対して常にＬｏｗレベルになるので、イネーブル信号（Ｈｉｇｈ）が入力されればＮＯＲ２＿ｏは常にＨｉｇｈレベルとなり、ＩＮＶ４＿ｏは常にＬｏｗレベルになって、ＩＮＶ２で十分に増幅された信号がＮＡＮＤ１によってＰＭＯＳ１＿ｉに出力され、またＮＯＲ１によって反転されてＮＭＯＳ１＿ｉに出力される。よって、ＰＭＯＳ１とＮＭＯＳ１のプッシュプル動作によって出力を駆動する。また、ディセーブル信号（Ｌｏｗ）が入力されればＮＯＲ２＿ｏはＬｏｗレベルのままなのでＰＭＯＳ１とＮＭＯＳ１は常に両方とも遮断するので出力はハイ・インピーダンス状態になる。
これらの動作についてに纏めると図５に示すタイムチャートのようになる。
【００１８】
図６は本発明に係る第３の実施形態例を示す回路図であって、正弦波信号Ｖｉｎを入力とする第１のＣＭＯＳインバータ素子ＩＮＶ１と、該第１のＣＭＯＳインバータ素子ＩＮＶ１の出力を入力とする第２のＣＭＯＳインバータ素子ＩＮＶ２と、前記第１のＣＭＯＳインバータ素子ＩＮＶ１の出力を入力とする第３のＣＭＯＳインバータ素子ＩＮＶ４と、該第３のＣＭＯＳインバータ素子ＩＮＶ４の出力をゲート端子と接続した第１のＮＭＯＳＦＥＴ(ＮＭＯＳ３)と、該第１のＮＭＯＳＦＥＴ(ＮＭＯＳ３)のドレイン端子からの出力を入力とする第４のＣＭＯＳインバータ素子ＩＮＶ５と、該第４のＣＭＯＳインバータ素子ＩＮＶ５の出力を入力とする第５のＣＭＯＳインバータ素子ＩＮＶ６と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第４のＣＭＯＳインバータ素子ＩＮＶ５の出力とを入力とするＮＡＮＤ回路 (ＮＡＮＤ１)と、前記第２のＣＭＯＳインバータ素子ＩＮＶ２の出力及び第５のＣＭＯＳインバータ素子ＩＮＶ６の出力とを入力とするＮＯＲ回路手段(ＮＯＲ１)と、前記ＮＡＮＤ回路手段の出力を入力とする第６のＣＭＯＳインバータ素子ＩＮＶ３と、該第６のＣＭＯＳインバータ素子の出力をゲート端子と接続した第２のＮＭＯＳＦＥＴ(ＮＭＯＳ１)と、前記ＮＯＲ回路手段の出力をゲート端子と接続した第３のＮＭＯＳＦＥＴ(ＮＭＯＳ２)とを備え、前記第２のＮＭＯＳＦＥＴのソース端子と第３のＮＭＯＳＦＥＴのドレイン端子とを接続した接続点からバッファ出力信号ｏｕｔを得るように構成したものである。
【００１９】
この図６に示す回路に於いて、式５に示すようにＰチャネルＭＯＳＦＥＴの利得定数をＡｐ、ＮチャネルＭＯＳＦＥＴの利得定数をＡｎとおくと、式６に基づいてＩＮＶ１よりもスレッショルド電圧を低く設定したＩＮＶ４にＩＮＶ１のわずかな自励発振信号が入力されると、ＩＮＶ４の出力ＩＮＶ４＿ｏの電圧振幅はＮＭＯＳ３のスレッショルド電圧を超えないので、ＮＭＯＳ３は常にＯＦＦしてＮＭＯＳ３＿ｏは常にＨｉｇｈレベルとなる。
【００２０】
【数３】
2006254327.tif 000005
さらに、ＩＮＶ５，ＩＮＶ６を通過するとＮＡＮＤ１の出力は常にＨｉｇｈレベルでＮＭＯＳ１の入力ＮＭＯＳ１＿ｉは常にＬｏｗレベルに、ＮＭＯＳ２の入力ＮＭＯＳ２＿ｉも常にＬｏｗレベルになるので、最終出力段のＮＭＯＳ１とＮＭＯＳ２はともに遮断する。
従って、発振用ＣＭＯＳインバータＩＮＶ＿ＯＳＣの自励発振による不要な出力信号をカットする。
また、ＩＮＶ１とＩＮＶ４のＡｐ／Ａｎの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
【００２１】
次に、上記回路に十分な電圧振幅をもつ信号が入力されると、ＩＮＶ４＿ｏがＬｏｗレベルになったときはＮＭＯＳ３がＯＦＦしてＣｄに電荷がチャージされるまでの間ＮＭＯＳ３＿ｏの電位は上昇し、ＩＮＶ４＿ｏがＨｉｇｈレベルになったときはＮＭＯＳ３がＯＮしてＣｄに溜まっていた電荷が放出するまでの間ＮＭＯＳ３＿ｏの電位は降下する。
このとき、Ｃｄによる時定数が大きければＮＭＯＳ３＿ｏの電圧波形の立ち上がり／立ち下がりの傾斜は緩やかになり、Ｒｄの値が数十ｋΩ程度と十分に大きければ定常時におけるＮＭＯＳ３＿ｏのＤＣ的な電圧をＬｏｗレベルに近づけられる。
例えば、Ｃｄを１０ｐＦ程度、Ｒｄを３０ｋΩ程度に設定すると、ＮＭＯＳ３の出力ＮＭＯＳ３＿ｏの電圧はＩＮＶ５のスレッショルドに対して常にＬｏｗレベルになるのでＩＮＶ５＿ｏは常にＨｉｇｈレベルに、ＩＮＶ６＿ｏは常にＬｏｗレベルになって、ＩＮＶ２で十分に増幅された信号がＮＡＮＤ１とＩＮＶ３によって非反転でＮＭＯＳ１＿ｉに出力され、またＮＯＲ１によって反転されてＮＭＯＳ２＿ｉに出力される。
従って、ＮＭＯＳ１がＯＮするときはＮＭＯＳ２がＯＦＦしてＶＣＣからＯＵＴに電流を流し込み、ＮＭＯＳ２がＯＮするときはＮＭＯＳ１がＯＦＦしてＯＵＴからＧＮＤに電流を引き込む。
こうして、ＮＭＯＳ１のＶＧＳ分だけＶＰ-Ｐを制限した出力波形をＯＵＴから取り出すことができる。これらの動作について纏めると図７に示すタイムチャートのようになる。
【００２２】
以上、本発明をＣＭＯＳインバータ水晶発振回路を例示して説明してきたが、本発明は上記の実施例のみに限定されるものではなく、構成要素、種類、組み合わせ、形状などは適宜選択して構成することも可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明に係るＣＭＯＳインバータ水晶発振回路の回路図である。（実施例１）
【図２】＊＊＊を示した説明図である。
【図３】図１の回路のタイムチャートである。
【図４】本発明に係るＣＭＯＳインバータ水晶発振回路の回路図である。（実施例２）
【図５】図４の回路のタイムチャートである。
【図６】本発明に係るバッファ回路の回路図である。（実施例３）
【図７】図６の回路のタイムチャートである。
【図８】一般的なＣＭＯＳインバータ水晶発振回路の回路図である。
【図９】従来のＣＭＯＳインバータ３ステート出力型の水晶発振器の回路図である。
【符号の説明】
【００２４】
ＩＮＶ１〜６  ・・・・ＣＭＯＳインバータ
ＮＭＯＳ１〜３  ・・・・ＮＭＯＳトランジスタ（ＦＥＴ）
ＰＭＯＳ１  ・・・・ＰＭＯＳトランジスタ（ＦＥＴ）
ＮＡＶＤ１  ・・・・ＮＡＶＤ回路手段
ＮＯＲ１，２  ・・・・ＮＯＲ回路手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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