(57)【要約】【課題】この発明は、電流の傾きを非常に小さく抑えることができるとともに、スイッチング素子の耐圧を低く抑えることができ、高周波数化及び小型化を容易に実現し得る電源装置を提供することを目的としている。【解決手段】スイッチング素子１２，１３とスイッチング素子１４，１５とに対して、所定のスイッチング周波数の元で共にオンする期間がなく、ゼロ電圧スイッチングのためのデッドタイム期間以外はいずれか一方のスイッチング素子がオンし、スイッチング素子１２，１４とスイッチング素子１３，１５とに対して、位相を１８０°ずらせてオンオフさせ、スイッチング素子２０，２１に対して、出力に正及び逆方向の電流が流れている期間にオンさせ、不連続電流モードで動作させる。【選択図】    図１
2006180599.tif 000002
【特許請求の範囲】
【請求項１】
一端に直流電圧の一方のレベルが印加される第１のスイッチング素子と、
前記第１のスイッチング素子の他端に一端が接続され、他端に前記直流電圧の他方のレベルが印加される第２のスイッチング素子と、
一端に前記直流電圧の一方のレベルが印加される第３のスイッチング素子と、
前記第３のスイッチング素子の他端に一端が接続され、他端に前記第２のスイッチング素子の他端が接続されて、前記直流電圧の他方のレベルが印加される第４のスイッチング素子と、
前記第１及び第２のスイッチング素子のいずれか一方に並列に接続される第１のコンデンサと、
前記第１のコンデンサに対応させて前記第３及び第４のスイッチング素子のいずれか一方に並列に接続される第２のコンデンサと、
前記第１及び第２のスイッチング素子の接続点に一端が接続された第１のコイルと、
前記第１のコイルの他端と前記第３及び第４のスイッチング素子の接続点との間に１次側コイルが接続されたトランスと、
前記トランスの２次側コイルの両端間に直列接続された第５及び第６のスイッチング素子と、
前記トランスの２次側コイルの中間タップ点と前記第５及び第６のスイッチング素子の接続点との間に接続された第３のコンデンサと、
前記第３のコンデンサの両端間出力電圧に基づいて前記第１乃至第６のスイッチング素子を制御するもので、前記第１及び第２のスイッチング素子と前記第３及び第４のスイッチング素子とに対しては、それぞれ、所定のスイッチング周波数の元で共にオンする期間がなく、ゼロ電圧スイッチングのためのデッドタイム期間以外はいずれか一方のスイッチング素子がオンし、前記第１及び第３のスイッチング素子と前記第２及び第４のスイッチング素子とに対しては、それぞれ、位相を１８０°ずらせてオンオフさせ、前記第５及び第６のスイッチング素子に対しては、それぞれ、出力に正及び逆方向の電流が流れている期間にオンさせ、不連続電流モードで動作させる制御手段とを具備することを特徴とする電源装置。
【請求項２】
前記第１のコイルは、前記トランスの漏れインダクタンスで形成されることを特徴とする請求項１記載の電源装置。
【請求項３】
前記第１のコンデンサは、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記トランスの寄生容量で形成され、
前記第２のコンデンサは、前記第３のスイッチング素子、前記第４のスイッチング素子及び前記トランスの寄生容量で形成されることを特徴とする請求項１または２記載の電源装置。
【請求項４】
前記トランスの１次側コイルに並列接続された第２のコイルを具備することを特徴とする請求項１乃至３いずれかに記載の電源装置。
【請求項５】
前記第５のスイッチング素子に並列接続された第１の整流素子と、前記第６のスイッチング素子に並列接続された第２の整流素子とを具備することを特徴とする請求項１乃至３いずれかに記載の電源装置。
【請求項６】
一端に直流電圧の一方のレベルが印加される第１のスイッチング素子と、前記第１のスイッチング素子の他端に一端が接続され、他端に前記直流電圧の他方のレベルが印加される第２のスイッチング素子と、一端に前記直流電圧の一方のレベルが印加される第３のスイッチング素子と、前記第３のスイッチング素子の他端に一端が接続され、他端に前記第２のスイッチング素子の他端が接続されて、前記直流電圧の他方のレベルが印加される第４のスイッチング素子と、前記第１及び第２のスイッチング素子のいずれか一方に並列に接続される第１のコンデンサと、前記第１のコンデンサに対応させて前記第３及び第４のスイッチング素子のいずれか一方に並列に接続される第２のコンデンサと、前記第１及び第２のスイッチング素子の接続点に一端が接続された第１のコイルと、前記第１のコイルの他端と前記第３及び第４のスイッチング素子の接続点との間に１次側コイルが接続されたトランスと、前記トランスの２次側コイルの両端間に直列接続された第５及び第６のスイッチング素子と、前記トランスの２次側コイルの中間タップ点と前記第５及び第６のスイッチング素子の接続点との間に接続された第３のコンデンサとをそれぞれが有し、並列に接続された第１及び第２のＤＣ−ＤＣコンバータと、
前記第１及び第２のＤＣ−ＤＣコンバータの多相化された出力電圧に基づき、前記第１及び第２のＤＣ−ＤＣコンバータが有する前記第１乃至第６のスイッチング素子に対して、前記第１及び第２のスイッチング素子と前記第３及び第４のスイッチング素子とに対しては、それぞれ、所定のスイッチング周波数の元で共にオンする期間がなく、ゼロ電圧スイッチングのためのデッドタイム期間以外はいずれか一方のスイッチング素子がオンし、前記第１及び第３のスイッチング素子と前記第２及び第４のスイッチング素子とに対しては、それぞれ、位相を１８０°ずらせてオンオフさせ、前記第５及び第６のスイッチング素子に対しては、それぞれ、出力に正及び逆方向の電流が流れている期間にオンさせ、不連続電流モードで動作させるように制御を施すもので、前記第１乃至第６のスイッチング素子をオンオフ制御する信号の位相を、前記第１のＤＣ−ＤＣコンバータと前記第２のＤＣ−ＤＣコンバータとで９０°ずらせる制御手段とを具備することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばレーダ装置やコンピュータのＣＰＵ（Central Processing Unit）等の低電圧、大電流機器用として使用される電源装置に関する。
【背景技術】
【０００２】
周知のように、従来のトランスを使用した絶縁型の電源装置では、効率を改善するために、２次側にＦＥＴ（Field Effect Transistor）等のスイッチング素子を使用した同期整流方式のコンバータが採用されている。しかしながら、このような従来の方式では、ボディダイオードに流れるリカバリ電流によるリカバリ損失が大きく、高周波数化することが難しいという不都合がある。
【０００３】
すなわち、通常のフォワードコンバータの場合、フライホイール側の電流の傾きは、入力電圧をＶｉｎ、１次側と２次側との巻数比を１：ｎ、トランスの２次側の漏れインダクタンスをＬｒとすると、
−ｎＶｉｎ／Ｌｒ
となる。つまり、入力電圧Ｖｉｎに比例し、また、通常漏れインダクタンスＬｒは非常に小さいことから、電流の傾きは非常に大きくなり、この電流の傾きに依存するリカバリ電流は非常に大きくなる。
【０００４】
また、ＦＥＴの耐圧確保のために、オン抵抗の高いＦＥＴを使用しなければならず、効率の低下が招かれる。すなわち、通常のフォワードコンバータの場合、フライホイール側に印加される電圧は、入力電圧をＶｉｎ、１次側と２次側との巻数比を１：ｎとすると、
ｎＶｉｎ
となる。つまり、入力電圧Ｖｉｎに比例し、これにさらにサージ電圧が加わることを考慮すると、耐圧の高いＦＥＴが必要となる。
【０００５】
特許文献１には、ＭＯＳＦＥＴの出力容量と変圧器のリーケージインダクタンスとを用いて共振させることにより、外付けの共振用コンデンサやリアクトルを設ける必要をなくして小型化を図るとともに、零電圧スイッチングを行なうことで、スイッチング周波数を高くしてもスイッチング損失が増加しないようにした技術が開示されている。
【特許文献１】特開平７−３３７０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、この発明は上記事情を考慮してなされたもので、電流の傾きを非常に小さく抑えることができるとともに、スイッチング素子の耐圧を低く抑えることができ、高周波数化及び小型化を容易に実現し得る電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る電源装置は、一端に直流電圧の一方のレベルが印加される第１のスイッチング素子と；第１のスイッチング素子の他端に一端が接続され、他端に直流電圧の他方のレベルが印加される第２のスイッチング素子と；一端に直流電圧の一方のレベルが印加される第３のスイッチング素子と；第３のスイッチング素子の他端に一端が接続され、他端に第２のスイッチング素子の他端が接続されて、直流電圧の他方のレベルが印加される第４のスイッチング素子と；第１及び第２のスイッチング素子のいずれか一方に並列に接続される第１のコンデンサと；第１のコンデンサに対応させて第３及び第４のスイッチング素子のいずれか一方に並列に接続される第２のコンデンサと；第１及び第２のスイッチング素子の接続点に一端が接続された第１のコイルと；第１のコイルの他端と第３及び第４のスイッチング素子の接続点との間に１次側コイルが接続されたトランスと；トランスの２次側コイルの両端間に直列接続された第５及び第６のスイッチング素子と；トランスの２次側コイルの中間タップ点と第５及び第６のスイッチング素子の接続点との間に接続された第３のコンデンサと；第３のコンデンサの両端間出力電圧に基づいて第１乃至第６のスイッチング素子を制御するもので、第１及び第２のスイッチング素子と第３及び第４のスイッチング素子とに対しては、それぞれ、所定のスイッチング周波数の元で共にオンする期間がなく、ゼロ電圧スイッチングのためのデッドタイム期間以外はいずれか一方のスイッチング素子がオンし、第１及び第３のスイッチング素子と第２及び第４のスイッチング素子とに対しては、それぞれ、位相を１８０°ずらせてオンオフさせ、第５及び第６のスイッチング素子に対しては、それぞれ、出力に正及び逆方向の電流が流れている期間にオンさせ、不連続電流モードで動作させる制御手段とを備えるようにしたものである。
【発明の効果】
【０００８】
上記のような構成とすることにより、電流の傾きを非常に小さく抑えることができるとともに、スイッチング素子の耐圧を低く抑えることができ、高周波数化及び小型化を容易に実現することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態について図面を参照して詳細に説明する。図１において、ＤＣ−ＤＣコンバータ（１００）には、電圧源（１０）より直流の電圧Ｖinが供給されている。すなわち、この電圧源（１０）の正極（＋）は、例えばＦＥＴ等でなるスイッチング素子（１２）の一端部に接続されている。
【００１０】
そして、このスイッチング素子（１２）の他端部は、例えばＦＥＴ等でなるスイッチング素子（１３）の一端部と、コイル（１８）の一端部とに接続されている。このスイッチング素子（１３）の他端部は、電圧源（１０）の負極（−）に接続されている。なお、このスイッチング素子（１２）には、コンデンサ（１６）が並列接続されている。
【００１１】
また、電圧源（１０）の正極（＋）は、例えばＦＥＴ等でなるスイッチング素子（１４）の一端部に接続されている。このスイッチング素子（１４）の他端部は、例えばＦＥＴ等でなるスイッチング素子（１５）の一端部と、トランス（１９）の１次側コイル（１８）の一端部とに接続される。
【００１２】
そして、上記スイッチング素子（１３，１５）の各他端部同士は接続され、その共通接続点は電圧源（１０）の負極（−）に接続されている。また、上記コイル（１８）の他端部は、トランス（１９）の１次側コイル（２６）の他端部に接続されている。なお、このスイッチング素子（１４）には、コンデンサ（１７）が並列接続されている。
【００１３】
また、上記トランス（１９）の２次側コイル（２７）の一端部は、例えばＦＥＴ等でなるスイッチング素子（２０）の一端部に接続されている。さらに、トランス（１９）の２次側コイル（２７）の他端部は、例えばＦＥＴ等でなるスイッチング素子（２１）の一端部に接続されている。
【００１４】
そして、トランス（１９）の２次側コイル（２７）の中間タップ点は、一方の出力端（２８）に接続される。また、上記スイッチング素子（２０，２１）の各他端部同士は接続され、その共通接続点は他方の出力端（２９）に接続されている。さらに、これらの出力端（２８，２９）間には、コンデンサ（２２）が接続されている。
【００１５】
各出力端（２８，２９）間に得られる出力電圧Ｖoutは、モニタ部（２００）により検出される。このモニタ部（２００）は、その検出結果に対応したフィードバック信号を生成し、制御部（３００）に出力している。
【００１６】
この制御部（３００）は、入力されたフィードバック信号に基づいて、パルス幅変調（ＰＷＭ）、周波数変調（ＰＦＭ）または位相変調を行なうことによって、上記スイッチング素子（１２〜１５）のドライブ信号ＤＲＶ Ａ〜ＤＲＶ Ｄと、スイッチング素子（２０，２１）のドライブ信号ＤＲＶ Ｅ，ＤＲＶ Ｆとを生成する。
【００１７】
そして、これらのドライブ信号ＤＲＶ Ａ〜ＤＲＶ Ｆによって、各スイッチング素子（１２〜１５，２０，２１）がそれぞれスイッチング制御されることにより、出力電圧Ｖoutが安定化されるようにフィードバック制御される。
【００１８】
ただし、位相変調の場合、コンデンサ（１６）はスイッチング素子（１５）の両端に接続される。
【００１９】
また、コイル（１８）はトランス（１９）の漏れインダクタンスも含み、トランス（１９）の漏れインダクタンスのみで構成しても同様の効果は得られる。
【００２０】
さらに、コンデンサ（１６）は、スイッチング素子（１２,１３）及びトランス（１９）の寄生容量も含み、スイッチング素子（１２,１３）及びトランス（１９）の寄生容量のみで構成しても同様の効果は得られる。
【００２１】
また、コンデンサ（１７）は、スイッチング素子（１４,１５）及びトランス（１９）の寄生容量も含み、スイッチング素子（１４,１５）及びトランス（１９）の寄生容量のみで構成しても同様の効果は得られる。
【００２２】
図２は、図１に示した回路図における各部の動作波形を示している。なお、簡単のため、各スイッチング素子（１２〜１４，２０，２１）、トランス（１９）、コイル（１８）における電圧降下は無視する。
【００２３】
図２において、ＤＲＶ Ａはスイッチング素子（１２）のドライブ信号、ＤＲＶ Ｂはスイッチング素子１３のドライブ信号、ＤＲＶ Ｃはスイッチング素子１４のドライブ信号、ＤＲＶ Ｄはスイッチング素子１５のドライブ信号、ＤＲＶ Ｅはスイッチング素子２０のドライブ信号、ＤＲＶ Ｆはスイッチング素子２１のドライブ信号、Ｉpはトランス（１９）の１次側コイル（２６）に流れる電流、Ｉsw12はスイッチング素子（１２）に流れる電流、Ｖsw12はスイッチング素子（１２）に印加される電圧、Ｖc16はコンデンサ（１６）に印加される電圧、Ｉsw13はスイッチング素子（１３）に流れる電流、Ｖsw13はスイッチング素子（１３）に印加される電圧、Ｉsw21はスイッチング素子（２１）に流れる電流、Ｖsw21はスイッチング素子（２１）に印加される電圧をそれぞれ示している。
【００２４】
まず、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオフ、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオフの期間（ｔ０〜ｔ１の期間）を、状態Ａとする。
【００２５】
このとき、１次側コイル（２６）に流れる電流は、トランス（１９）の励磁電流分である。電流は、トランス（１９）より、コイル（１８）、コンデンサ（１６）、電圧源（１０）、スイッチング素子（１５）を介して流れ、コンデンサ（１６）に蓄積された電荷を放電する。このときの１次側コイル（２６）に流れる電流Ｉp(t9)は、
Ｉp(t9)＝−Ｖout・(ｔ9−ｔ6)／(２・ｎ・Ｌp)［Ａ］
である。
【００２６】
ここで、Ｖout［Ｖ］は出力電圧、ｎはトランス（１９）の１次側コイル（２６）と２次側コイル（２７）との巻数比１：ｎ、Ｌp［Ｈ］はトランス（１９）の１次側コイル（２６）インダクタンスである。
【００２７】
また、状態Ａの初期値（ｔ０）では、スイッチング素子（１３）の両端電圧は０［Ｖ］となっている。このため、スイッチング素子（１３）は、ゼロ電圧スイッチング動作をしている。また、トランス（１９）の２次側では、コンデンサ（２２）から負荷にエネルギーが供給されている状態である。
【００２８】
次に、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオン、ＤＲＶ Ｂがオフ、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオンの期間（ｔ１〜ｔ２の期間）を、状態Ｂとする。
【００２９】
電流は、電圧源（１０）より、スイッチング素子（１２）、コイル（１８）、トランス（１９）、スイッチング素子（１５）を介して流れる。トランス（１９）の１次側コイル（２６）に流れる電流Ｉpは、初期値Ｉp(t1)が、
Ｉp(t1)＝Ｉp(t9)［Ａ］
より、
｛(Ｖin−Ｖout／ｎ)／Ｌ＋Ｖout／(ｎ・Ｌp)｝［Ａ／ｓ］
の傾きで上昇を始め、最終値Ｉp(t2）、
Ｉp(t2)＝｛(Ｖin−Ｖout／ｎ)／Ｌ＋Ｖout／(２・ｎ・Ｌp)｝(t2−t1)−Ｉp(t9)［Ａ］
に達する。
【００３０】
ここで、Ｖin［Ｖ］は入力電圧、Ｌ［Ｈ］はコイル（１８）のインダクタンスである。また、状態Ｂの初期値（ｔ１）では、スイッチング素子（１２）の両端電圧は０［Ｖ］となっている。このため、スイッチング素子（１２）は、ゼロ電圧スイッチング動作をしている。
【００３１】
同様に、スイッチング素子（２１）の両端電圧は０［Ｖ］となっている。このため、スイッチング素子（２１）は、ゼロ電圧スイッチング動作をしている。また、トランス（１９）の２次側は、スイッチング素子（２１）を介して、１次側の電圧源（１０）よりエネルギーが供給されている状態である。
【００３２】
次に、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオフ、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオンの期間（ｔ２〜ｔ３の期間）を、状態Ｃとする。
【００３３】
電流は、コイル（１８）より、トランス（１９）、スイッチング素子（１５）、電圧源（１０）、コンデンサ（１６）を介して流れ、コンデンサ（１６）に電荷を充電する。また、状態Ｃの初期値（ｔ２）では、スイッチング素子（１２）の両端電圧はコンデンサ（１６）の充電により、緩やかに上昇しているため、スイッチング損失は小さい。
【００３４】
スイッチング素子（１２）のスイッチング損失Ｐsw(12)は、概略下記の式で表すことができる。
【００３５】
Ｐsw(12)＝Ｉp(t2)２・tr２／(６・Ｃr・Ｔs）［Ｗ］
ここで、Ｃr［Ｆ］はコンデンサ（１６）の容量、tr［ｓ］はスイッチング素子（１２）のスイッチング期間、Ｔs［ｓ］はＤＣ−ＤＣコンバータ（１００）のスイッチング周期（図１において、ｔ０〜ｔ１０の期間）である。
【００３６】
次に、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオンの期間（ｔ３〜ｔ４の期間）を、状態Ｄとする。
【００３７】
電流は、コイル（１８）より、トランス（１９）、スイッチング素子（１５）、スイッチング素子（１３）を介して流れる。また、状態Ｄの初期値（ｔ３）では、スイッチング素子（１３）の両端電圧は０［Ｖ］となっている。このため、スイッチング素子（１３）はゼロ電圧スイッチング動作をしている。
【００３８】
また、状態Ｃ及びＤの期間、１次側のトランス（１９）に流れる電流は、初期値Ｉp(t2)より、
｛−Ｖout／(ｎ・Ｌ)＋Ｖout／(ｎ・Ｌp)｝［Ａ／ｓ］
の傾きで下降を始め、最終値Ｉp(t4)、
Ｉp(t4)＝Ｖout・(t4−t1)／(２・ｎ・Ｌp)［Ａ］
に達する。また、トランス（１９）の２次側は、スイッチング素子（２１）を介して、１次側のコイル（１８）よりエネルギーが供給されている状態である。
【００３９】
次に、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオフの期間（ｔ４〜ｔ５の期間）を、状態Ｅとする。
【００４０】
このとき、１次側に流れる電流は、トランス（１９）の励磁電流分である。電流は、トランス（１９）より、スイッチング素子（１５）、スイッチング素子（１３）、コイル（１８）を介して流れる。トランス（１９）の１次側に流れる電流ＩpはＩp(t4)である。
【００４１】
また、状態Ｅの初期値（ｔ４）時に発生する、スイッチング素子（２１）のスイッチング損失Ｐsw(12)は、概略下記の式で表すことができる。
【００４２】
Ｐsw(12)＝１／６・Ｉrr・Ｖout・trr／２・ｆsw［Ｗ］
ここで、Ｉrr［Ａ］はスイッチング素子（１２）のリカバリ電流、trr［ｓ］はスイッチング素子（１２）のリカバリ時間である。
【００４３】
リカバリ電流及びリカバリ時間は、スイッチング素子の電流勾配（−dI／dt）に依存し、電流勾配が大きいほど、リカバリ電流及びリカバリ時間が増大し、スイッチング損失は増加する。
【００４４】
この実施の形態における電流勾配は、
−dI／dt＝Ｖo／(Ｌ・ｎ2)［Ａ／ｓ］
となり、安定化された出力電圧、値の大きいコイル（１８）のインダクタンスに依存するため、通常のＤＣ−ＤＣコンバータに比べて小さい。
【００４５】
また、電圧も安定化された出力電圧となるため、通常のＤＣ−ＤＣコンバータに比べてスイッチング損失が小さい。
【００４６】
さらに、スイッチング素子（１２）に印加される最大電圧Ｖp(12)は、
Ｖp(12)＝２・Ｖout
となり、安定化された出力電圧となるため、通常のＤＣ−ＤＣコンバータに比べてスイッチング素子の耐圧を低く抑えられ、より、低抵抗のスイッチング素子が使用可能となり、高効率化が可能となる。
【００４７】
また、上記を実現するためには、電流不連続モード（ＤＣＭ）で動作させる必要があり、その条件を下式に示す。
【００４８】
Ｌ＜Ｖout・｛(ｎ・Ｖin)−Ｖout｝・Ｔs／｛４・(ｎ・Ｖin)・Ｉout｝
ここで、Ｉout［Ａ］は出力電流である。
【００４９】
次に、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオフ、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオフの期間（ｔ５〜ｔ６の期間）を、状態Ｆとする。
【００５０】
また、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオン、ＤＲＶ Ｄがオフ、ＤＲＶ Ｅがオン、ＤＲＶ Ｆがオフの期間（ｔ６〜ｔ７の期間）を、状態Ｇとする。
【００５１】
さらに、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオフ、ＤＲＶ Ｅがオン、ＤＲＶ Ｆがオフの期間（ｔ７〜ｔ８の期間）を、状態Ｈとする。
【００５２】
また、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオン、ＤＲＶ Ｆがオフの期間（ｔ８〜ｔ９の期間）を、状態Ｉとする。
【００５３】
さらに、各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａがオフ、ＤＲＶ Ｂがオン、ＤＲＶ Ｃがオフ、ＤＲＶ Ｄがオン、ＤＲＶ Ｅがオフ、ＤＲＶ Ｆがオフの期間（ｔ９〜ｔ１０の期間）を、状態Ｊとする。
【００５４】
ここで、状態Ｆ〜状態Ｊでは、状態Ａ〜状態Ｅにおける電流の向きが逆となった形で、状態Ａ〜状態Ｅと同様の動作を行なっている。そして、上記の状態Ａ〜状態Ｊが繰り返し行なわれる。
【００５５】
この実施の形態における出力電圧Ｖoutは、以下の式で示される。
【００５６】
Ｖout＝Ｔon２・(ｎ・Ｖin)２／｛２・Ｉout・(Ｌ・ｎ２)・Ｔs＋(ｎ・Ｖin)・Ｔon２｝
ここで、Ｔon［ｓ］は、スイッチング素子（１２，１４）のオン期間、つまり、図２におけるｔ１〜ｔ２の期間及びｔ６〜ｔ７の期間である。
【００５７】
これにより、時比率Ｄ（＝Ｔon／Ｔs）または周期Ｔsを変えることによって、出力電圧Ｖoutを可変することができる。そして、出力電圧Ｖoutをモニタし、出力電圧レベルに応じて時比率変調（ＰＷＭ）、周波数変調（ＰＦＭ）または位相変調を行なうことにより、安定化された電圧を生成することができる。
【００５８】
上記した実施の形態によれば、トランス（１９）の１次側に、２対のスイッチング素子（１２と１４，１３と１５）を設置し、各対毎にそれぞれ、１８０°ずつ位相をずらしてオンオフ制御するとともに、あるオフ期間を設けることにより、ゼロ電圧スイッチングが可能となる。
【００５９】
このように、電流不連続モード（ＤＣＭ）で動作させることにより、トランス（１９）２次側に印加される電圧は出力電圧Ｖoutの半分となり、耐圧の低いＦＥＴを使用することが可能となるとともに、電流の傾きも抑えられ高効率化が実現できる。
【００６０】
なお、上記コンデンサ（１６，１７）は、それぞれ、スイッチング素子（１３，１５）に並列に接続するようにしてもよいものである。
【００６１】
図３乃至図５は、それぞれ、上記した実施の形態の変形例を示している。まず、図３では、デットタイムの調整を容易にするために、トランス（１９）の１次側コイル（２６）に並列にコイル（２３）を接続している。
【００６２】
また、図４では、スイッチング損失改善のために、２次側のスイッチング素子（２０）に図示極性にダイオード（２４）を並列接続し、スイッチング素子（２１）に図示極性にダイオード（２５）を並列接続している。
【００６３】
さらに、図５では、上記ＤＣ−ＤＣコンバータ（１００）と、このＤＣ−ＤＣコンバータ（１００）と同一構成のＤＣ−ＤＣコンバータ（１０１）とを、電圧源（１０）及び出力端（２８，２９）に対して並列に接続している。
【００６４】
そして、制御部（３００）では、ＤＣ−ＤＣコンバータ（１００）の各スイッチング素子（１２〜１４，２０，２１）のドライブ信号であるＤＲＶ Ａ〜ＤＲＶ Ｆを生成するとともに、ＤＣ−ＤＣコンバータ（１０１）の対応する各スイッチング素子（図示せず）のドライブ信号であるＤＲＶ Ａ′〜ＤＲＶ Ｆ′を生成している。この場合、ドライブ信号ＤＲＶ Ａ′〜ＤＲＶ Ｆ′は、ドライブ信号ＤＲＶ Ａ〜ＤＲＶ Ｆの位相を９０度ずらしたものとなっている。
【００６５】
このように、複数のＤＣ−ＤＣコンバータ（１００，１０１）を用いて多相化することにより、入力コンデンサのリップル電流、出力コンデンサのリップル電流及び出力リップル電圧を改善することができる。
【００６６】
また、図５において、各ＤＣ−ＤＣコンバータ（１００，１０１）に対して、図３及び図４に示した変形例を適用し得ることはもちろんである。
【００６７】
なお、この発明は上記した実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を種々変形して具体化することができる。また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係る構成要素を適宜組み合わせても良いものである。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施の形態を示すもので、ＤＣ−ＤＣコンバータの詳細を説明するために示すブロック構成図。
【図２】同実施の形態におけるＤＣ−ＤＣコンバータの各部の動作波形を説明するために示す図。
【図３】同実施の形態におけるＤＣ−ＤＣコンバータの変形例を説明するために示すブロック構成図。
【図４】同実施の形態におけるＤＣ−ＤＣコンバータの他の変形例を説明するために示すブロック構成図。
【図５】同実施の形態におけるＤＣ−ＤＣコンバータのさらに他の変形例を説明するために示すブロック構成図。
【符号の説明】
【００６９】
１０…電圧源、１２〜１５…スイッチング素子、１６，１７…コンデンサ、１８…コイル、１９…トランス、２０，２１…スイッチング素子、２２…コンデンサ、２３…コイル、２４，２５…ダイオード、２６…１次側コイル、２７…２次側コイル、２８，２９…出力端、１００，１０１…ＤＣ−ＤＣコンバータ、２００…モニタ部、３００…制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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