(57)【要約】      （修正有）【課題】デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定するための方法及び装置を提供する。【解決手段】  周波数応答測定回路２０は発生回路２２を備える。発生回路２２はインプット信号２３を提供する。インプット信号２３は電圧Ｖinと、周波数制御信号３７に応じてプログラム可能な周波数特性を備える。決定回路２５が該発生回路２２に結合される。決定回路２５は、サンプリング・クロック信号２７に応じて所定の間隔で入力信号２３をサンプリングする。決定回路２５はまた、可変閾値信号２９に関連して、インプット信号２３の振幅特性を決定する。制御回路３６が決定回路２５に結合される。制御回路３６は、周波数制御信号３７に応じて、様々な周波数及び閾値電圧２９におけるインプット信号２３の周波数応答特性を決定する。【選択図】  図１
2006098402.tif 000002
【特許請求の範囲】
【請求項１】
電圧と周波数制御信号に応じてプログラム可能な周波数特性を有するインプット信号を提供する回路と、
サンプリング・クロック信号に応じて所定の間隔でインプット信号をサンプリングするとともに、可変閾値信号と比較して該インプット信号の振幅特性を決定する回路と、
前記周波数制御信号に応じて変更される様々な周波数でのインプット信号の周波数応答特性を決定する制御回路からなることを特徴とする周波数応答測定回路。
【請求項２】
インプット信号電圧が境界電圧領域内である回数を決定する回路を更に備えることを特徴とする請求項１記載の周波数応答測定回路。
【請求項３】
リード・カウント信号に応じて、前記制御回路が前記周波数制御信号及び前記電圧閾値信号を提供することを特徴とする請求項1記載の周波数応答測定回路。
【請求項４】
前記閾値信号の強さを変更する前記制御回路に応じて、前記境界領域が作り出されることを特徴とする請求項２記載の周波数応答測定回路。
【請求項５】
前記インプット信号電圧の値が前記電圧閾値信号を超えるまで前記電圧閾値信号を低下させることにより、前記制御回路が前記境界領域の下限値を決定することを特徴とする請求項４記載の周波数応答測定回路。
【請求項６】
前記電圧閾値信号の値が前記インプット信号の電圧を超えるまで前記電圧閾値信号を上昇させることにより、前記制御回路が前記境界領域の上限値を決定することを特徴とする請求項５記載の周波数応答測定回路。
【請求項７】
前記周波数応答が前記制御回路により決定され、
前記制御回路が、該当するサンプリング周波数における前記境界領域の前記上限値から前記境界領域の前記下限値を引くとともに、導かれた値を該対応するサンプリング周波数の機能としてプロットすることを特徴とする請求項６記載の周波数応答測定回路。
【請求項８】
前記サンプリング・クロック信号の周波数が前記インプット信号の周波数と非同期性であることを特徴とする請求項１記載の周波数応答測定回路。
【請求項９】
前記サンプリング・クロック信号の周波数が前記インプット信号の周波数と同期性であることを特徴とする請求項１記載の周波数応答測定回路。
【請求項１０】
電圧並びにプログラム可能であるとともに周波数制御信号により制御される周波数特性を有するインプット信号、及び前記インプット信号と同期である周波数特性を有する対応するサンプリング・クロック信号を作り出す発生回路と、
前記インプット信号を前記同期であるサンプリング・クロック信号に対応する間隔でサンプリングするとともに、前記同期であるサンプリング・クロック信号が使用される度に前記インプット信号の振幅特性を決定する決定回路と、
前記同期であるサンプリング・クロック信号のそれぞれと、前記インプット信号の位相のそれぞれに対して、前記インプット信号の前記周波数応答特性を決定する制御回路からなることを特徴とする周波数応答測定回路。
【請求項１１】
所定のサンプリング周波数において、前記インプット信号の振幅が電圧閾値を超える回数を決定する回路を更に備えることを特徴とする請求項１０記載の周波数応答測定回路。
【請求項１２】
所定のサンプリング周波数において、前記電圧閾値が前記インプット信号の振幅を超える回数を決定する回路を更に備えることを特徴とする請求項１０記載の周波数応答測定回路。
【請求項１３】
閾値制御回路に用いられる前記閾値制御信号を段階的に調節することにより前記制御回路が前記電圧閾値の振幅を設定することを特徴とする請求項１０記載の周波数応答測定回路。
【請求項１４】
前記インプット信号の振幅が前記閾値電圧を超えなくなったとき及び前記閾値電圧が前記インプット信号の振幅を超えなくなったときに、前記制御回路がサンプリング周波数のそれぞれにおける強さの違いを決定するとともに維持することを特徴とする請求項１０記載の周波数応答測定回路。
【請求項１５】
インプット信号を受信する段階と、
該当するサンプリング周波数における閾値電圧値との比較結果にしたがって前記インプット信号の電圧特性をサンプリングする段階と、
前記該当するサンプリング周波数における前記閾値電圧値を調節する段階と、
前記該当するサンプリング周波数における前記調節を受けた前記閾値電圧値との比較結果にしたがって前記インプット信号の電圧特性をサンプリングする段階と、
前記インプット信号電圧と前記調節された閾値電圧が交差するまで、前記サンプリングする段階と前記調節する段階を繰り返す段階と、
前記対応するサンプリング周波数に関する前記交差をしたときの値を維持する段階からなることを特徴とする周波数応答測定方法。
【請求項１６】
アウトプット電圧とインプット電圧の比率と、前記交差をするポイントにおける対応するサンプリング周波数のグラフを描く段階を更に備えることを特徴とする請求項１５記載の周波数応答測定方法。
【請求項１７】
前記サンプリングする段階がインプット信号電圧と閾値制御電圧の比較を行う段階を備えることを特徴とする請求項１５記載の周波数応答測定方法。
【請求項１８】
前記インプット信号電圧と前記閾値電圧が交差する回数をカウントする段階を更に備えることを特徴とする請求項１５記載の方法。
【請求項１９】
前記交差の回数に応じて前記閾値電圧値を変更する段階を更に備えることを特徴とする請求項１８記載の周波数応答測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して高速のデータ・ビット・ストリームを解析するための診断および試験装置に関するものであり、より詳しくは、例えば高速データ通信のレシーバのアナログ入力の性能を測定するための装置及び方法に関する。
【背景技術】
【０００２】
周波数応答は通信チャネルを診断並びに解析するための一般的な方法である。例えば通信チャネルの周波数応答は、チャネルの容量を制限するアナログ帯域幅を規定する。個々のデバイスやシステム全体の診断に関する問題を解決するには、周波数応答を理解することが重要となる。
【０００３】
現在市販されている装置としてネットワーク・アナライザやベクトル・ネットワーク・アナライザが知られている。こういったアナライザは試験用チャネルからの直接的な周波数応答を測定する。一般的にこれらのデバイスは、様々な周波数の正弦波を出力し、試験用装置（device under test、ＤＵＴ）からの正弦波電源出力を測定する。その後アナライザはＤＵＴへ周波数に対する入力対出力の比率のグラフを表示する。
【０００４】
独立したデバイス或いは装置で類似の機能を構築できることが知られている。このようなデバイス或いは装置として、例えばシンセサイザ（正弦波発生器）及びＲＦパワー・メータ（比較的手動による測定を行う）が挙げられる。パワー・メータの代わりにスペクトル・アナライザを用いてもよい。パワー・メータはデバイスの出力を測定する機能を有する。いずれの場合でも、試験システムは既知の振幅の正弦波を発生させ、その正弦波をＤＵＴへ伝達する。その後ＤＵＴは正弦波を試験システムへ出力し返して、試験システムは入力対出力の比率を計算するとともに表示する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし上記のシステムやアナライザでは、判定回路（decision circuit）の入力周波数応答を正確に試験できるとはいえない。例えば判定回路の役割は、インプット信号をデジタル式にサンプリングをし、判定の結果として論理値「１」或いは「０」を出力することである。このことは、電力測定のための正弦波のアウトプットをパワー・メータにより測定することと両立が可能である。一方で、判定回路のアウトプットは、シリアル・パラレル変換レジスタ（serial to parallel shift registers）を含む他の機能と高度に一体化されている。シリアル・パラレル変換レジスタは２分決定を総計し、マルチビット・パラレル・ワード（multi-bit parallel words）に変換する。このマルチビット・パラレル・ワードは電力測定を行うパワー・メータには伝達されることはできない。
【０００６】
現在、デジタル・レシーバの判定ポイント（decision point）を適切に測定するために、ＤＵＴのアナログ周波数応答の測定を可能にすることが求められる。よって、トランシーバ・デバイスや受信専用デバイス内のこのようなデジタル・レシーバを測定することが求められる。
【課題を解決するための手段】
【０００７】
周波数応答測定回路は発生回路を備える。発生回路は、周波数制御信号に応じて、電圧及びプログラム可能な周波数特性を有するインプット信号を提供する。発生回路に判定回路が結合される。判定回路は、サンプリング・クロック信号に応じて所定の間隔でインプット信号をサンプリングする。判定回路はまた、可変閾値信号に関連してインプット信号の振幅特性を決定する。制御回路が判定回路に結合される。制御回路は、周波数制御信号に応じて様々な周波数及び閾値電圧のインプット信号が有する周波数応答特性を決定する。
【０００８】
周波数応答測定方法は、サンプリングのためのインプット信号を受信する段階を備える。次に、対応する周波数での閾値電圧値との比較が行われ、インプット信号の電圧特性がサンプリングされる。これは例えば、インプット信号電圧と閾値電圧値を比較することにより行われる。続いて、対応する周波数に閾値電圧値が調節される。その後、対応する周波数における調節された後の閾値電圧値との比較結果にしたがってインプット信号の電圧特性がサンプリングされる。これは例えば、インプット信号電圧と、調節された閾値電圧値とを比較することにより行われる。調節された電圧との比較の後は、インプット電圧及び閾値電圧が交差するまで、サンプリングする段階及び調節する段階が反復される。その後、対応する周波数に関して交差したときの値がグラフ化される。
【０００９】
本発明の主要な目的は、デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定するための方法並びに装置を提供することである。
【００１０】
本発明の別の目的は、デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定する方法並びに装置を提供することである。該デジタル・レシーバは既存のデジタル・レシーバに組み込まれることが可能である。
【００１１】
本発明の別の目的は、デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定する方法並びに装置を提供することである。該デジタル・レシーバは、独立した測定装置を用いるので、既存のデジタル・レシーバを改変する必要がないか、或いはほぼ改変する必要がない。
【００１２】
本発明の利点は、デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定できることである。
【００１３】
本発明の別の利点は、デジタル・レシーバの判定ポイントにおいてアナログ入力周波数応答を測定するための方法及び装置が提供されることである。該測定には、独立した測定装置を用いる。これにより、デジタル・レシーバに小規模な改変しか必要とならない。
【００１４】
本発明の一実施例においては、インプット正弦波の最大及び最小振幅を測定するための様々なメカニズムが提供される。このような実施例においては、判定回路の判定閾値電圧を変更した後に、結果的な判定における変化を測定することにより、最大及び最小振幅が決定される。本発明の方法によると、判定回路のサンプリング・レイトと同期的に或いは非同期的にこのような測定を行うことが可能になる。
【００１５】
このような実施例の非同期的モードは、適用される既知の振幅の正弦波をサンプリングする。この場合、判定ポイントが正弦波の振幅の範囲内であると、アウトプットの判定の５０％は「真」で５０％は「偽」となると考えられる。しかしながら電圧閾値が適用される正弦波インプットより上に上げられると、適用される信号電圧は全て閾値を下回るようになる。よって論理値「偽」のみが出力される。同様に、電圧閾値が適用される正弦波インプットより下に下げられると、適用される信号電圧は全て閾値を上回るようになる。よって論理値「真」のみが出力される。閾値電圧を非常に高い電圧に上げた後、論理値「偽」のみが受信される状態ではなくなるまで下げることにより、最大振幅の測定が可能となる。同様に閾値電圧を非常に低い電圧に下げた後、全ての論理値「真」のみが受信される状態ではなくなるまで上げることにより、適用される最小の正弦波振幅の測定が可能となる。
【００１６】
非同期的サンプリングを行う実施形態では、DUTによる判定が行われる周波数の範囲より高いか或いは低い周波数応答を容易に測定することができる。同期的サンプリング（特定のオクターブにおいて、適用される正弦波周波数が判定回路のサンプリング・レイトと同期であるようなサンプリングのことをいう）を行う実施形態では、適用される正弦波の刺激が有する弾力性が制限されるので、閾値電圧を設定する手順は複雑になる。更に、同期的に閾値電圧を設定するには、適用される正弦波全体におけるサンプリング時間を網羅しなければならない。これにより、インプット正弦波の最大値及び最小値がどのような値となるかを知ることができる。判定回路が非常に幅の狭い入力周波数応答で（すなわち１つの周波数で）動作している場合には、非同期的なサンプリング・スタイルは非常に広い幅を有する結果を生み出す。
【発明を実施するための最良の形態】
【００１７】
本発明の目的と利点をよりよく理解するために、以下の本発明の詳細な説明を付随する図面と併せて参照する。図面においては、類似の部分は同様の番号で示される。
【００１８】
ここで図１乃至図４を参照しながら本発明の実施例をより詳細に説明する。図１乃至図４は本発明の好適な実施形態を表す。しかしながら本発明は、他の多くの形態で実施可能であり、ここで開示する実施例には限定されない。むしろ、これらの実施例は当業者がこの開示をより完全に理解できるようにするために示されるものである。
【００１９】
システムの周波数応答はシステムのアウトプットとシステムのインプットの比率に対するインプットの周波数のグラフで表される。従来のシステムを用いると、デジタル・レシーバの判定ポイントのアウトプットがすぐに電力測定を受けられるような形態すなわちアナログ・アウトプットとして利用可能ではないから、このようなグラフは作成できない。むしろ、判定回路自体を用いて正確に判定ポイントにおいて測定が行われなければならない。判定回路を用いてこのような測定を行うには、判定回路のインプットに特定の正弦波刺激を提供し、判定閾値電圧を上下に調節する。これにより、どのような閾値電圧が最大及び最小の入力刺激に対応するかを知ることができる。この結果は、判定回路のインプットにおける受信された信号の振幅を表す。対象となる全ての周波数について、適用される正弦波振幅（較正されているのでその値は既知である）に対するグラフとしてこの結果が表示されてもよい。
【００２０】
判定回路が最大及び最小のインプット正弦波を測定することを可能にするいくつかのメカニズムがある。これらのメカニズムは、判定回路の判定閾値電圧を変更して、結果的な決定における変化を測定する段階を備える。これらの段階は判定回路のサンプリング・レイトと同期的或いは非同期的に行われることが可能である。
【００２１】
図１は周波数応答回路（２０）の一例を表す概略ブロック線図である。ここでは、周波数応答回路（２０）は非同期的モードで動作している。周波数応答回路（２０）はプログラム可能な周波数を有する正弦波を発生する発生回路（２２）を備える。正弦波発生回路（２２）は、インプット信号（２３）（例えば正弦波）を判定回路（２５）の第１インプットに提供する。判定回路（２５）は試験用装置（device under test、ＤＵＴ）（２５）としても示される。インプット信号（２３）は振幅Ｖinを有する。本発明にしたがって計算を行うには、Ｖinは既知の値でなければならない。Ｖinは周波数応答測定回路（２０）（或いは、周波数応答測定回路（２０）がその一部を構成する、より大規模な回路若しくはシステム）の較正或いは初期化の段階において、予め測定されることが可能である。
【００２２】
判定回路（２５）はコンパレータ（２４）を備える。コンパレータ（２４）は第１インプット、第２インプット、及びラッチ或いはメモリ要素（１２５）（たとえばＤ型フリップ・フロップ）を有する。インプット信号（２３）はコンパレータ（２４）の第１（正）インプットに結合される。コンパレータ（２４）の第２（負）インプットは閾値制御信号（２９）に接続される。閾値制御信号（２９）は閾値制御回路（２８）によって提供される。
【００２３】
サンプリング・クロック発生回路（２６）（例えば、商業的に利用可能なシンセサイザ或いは任意のその他の好適な周波数発振器）は、サンプリング・クロック信号（２７）を提供する。サンプリング・クロック信号（２７）は、メモリ要素（１２５）及びカウンタ（３４）のトリガ或いはクロック（clock、ＣＬＫ）インプットに結合される。サンプリング・クロック信号（２７）は判定回路（２５）のメモリ要素（１２５）をトリガリングする。これにより、メモリ要素（１２５）がインプット信号（２３）をサンプリングするとともに論理結果（例えば、論理値「１」或いは論理値「０」）を論理（例えば排他的ＯＲ）ゲート（３２）の第１インプットに転送する。このような論理結果はコンパレータ（２４）により出力される。該論理結果はインプット信号の振幅値（Ｖin）と適用される閾値電圧信号（２９）の値を比較した値である。一実施例においては、インプット信号（２３）の振幅が閾値信号（２９）の値よりも大きいときに、判定回路のアウトプット（１２６）として論理値「１」が出力される。一方、インプット信号（２３）の振幅が閾値信号（２９）の値よりも小さいときに、判定回路のアウトプット（１２６）として論理値「０」が出力される。
【００２４】
サンプリング・クロック信号（２７）の周波数は、任意に設定されてよい。但し、インプット信号（２３）、正弦波、或いは該正弦波の任意のオクターブの周波数（インプット正弦波（２３））と十分に異なるものとする。一実施例においては、サンプリング・クロック信号（２７）の周波数は、データ周波数の９／１００に設定される。この制限により、クロッキングが非同期的であるという条件を満たすインプット正弦波（２３）の様々な位相においてサンプルが均一に分配されることが可能になる。サンプリング・クロック信号同士の間隔が近すぎると、サンプリングはインプット信号（２３）の１つの位相にとどまることがあり、結果としてエラーを含む結果が得られることがある。インプット・サンプリング・クロックに用いられる周波数付近で周波数応答測定を行うことが望まれるときは、サンプリング・クロック信号（２７）の周波数を変更すると十分な非同期性が確保できる。インプット正弦波（２３）とサンプリング・クロック（或いは任意のオクターブ）信号（２７）の周波数の差の大きさは、各測定がどれくらいの期間行われるかによって決定される。非常に短期間の測定では、関連性のない（un-related）周波数が更に必要となる。長期間の測定では、近接したクロック周波数を利用可能である。
【００２５】
閾値制御回路（２８）（例えば、デジタル・アナログ・コンバータ及び操作可能な増幅器／バッファ）はデジタル値を所望のアナログ閾値レベルに転換して、閾値制御信号（２９）をコンパレータ（２４）の第２インプットに提供する。閾値制御回路（２８）により提供される信号の強さ（例えば電圧）は設定閾値信号（３８）により制御される。どのような測定が必要であるかにしたがって閾値制御電圧信号（２９）は変更可能である。
【００２６】
使用時には、インプット信号（２３）に適用される電圧レベルのうちで最も高いレベルとなるように、判定回路（２５）に適用される閾値電圧（２９）は設定される。こうすることにより、判定回路のアウトプット（１２６）は全て「０」となる。全て「０」のアウトプットは、サンプリング・クロック信号（２７）により定義される全てのサンプル時間において、インプット正弦波（２３）が適用閾値（２９）を下回ることを示す。次に、判定回路のアウトプット（１２６）が全て「０」の状態ではなくなるまで、閾値信号電圧（２９）が細かく段階を踏んで降下される。このときの電圧をＶhiとする。
【００２７】
プロセッサすなわち制御回路（３６）は、設定閾値信号（３８）を閾値制御回路（２８）に適用することにより、閾値制御信号（２９）の電圧レベルを設定する。制御回路（３６）は例えば、マイクロプロセッサ、マイクロコントローラ、専用ハードウェア（例えばＡＳＩＣ）、或いは１若しくはそれ以上のプロセッサ上で実行されるソフトウェア・コードである。Ｖlowを定めるために、制御回路（３６）が設定閾値信号（３８）を低い値に設定する。このような値として、該信号について期待されるＶlowの２分の１の値が例示できる。この値は低いので、判定回路のアウトプット（１２６）が常に論理値「１」となる。
【００２８】
この段階が完了すると、判定回路のアウトプット（１２６）が全て「１」の状態ではなくなるまで、制御回路（３６）は、閾値制御回路（２８）により適用される電圧を段階的に上昇させる。このときの閾値電圧をＶlowとする。適用される電圧の判定回路（２５）の前での振幅Ｖoutはその後、Ｖhi―Ｖlowとして計算される。Ｖoutはまた、インプット信号（２３）の周波数において、Ｖout／Ｖinの比率として、制御回路（３６）によりグラフ化される。この手順全体が、対象となる正弦波周波数の全てについて繰り返される。例えば、高性能ビット・エラー・レイト・テスタ判定回路への１２．５Gbit／secのインプットでは、対象となる周波数は１ＭＨｚから２６ＧＨｚである。
【００２９】
判定回路のアウトプット（１２６）がどの時点で、全て「１」或いは全て「０」の状態でなくなるかを決定するためには、１ビット・コンパレータ（排他的ＯＲゲートの形態をとる）（３２）が用いられる。排他的ＯＲゲート（３２）の第１インプットは判定回路（２５）のアウトプット（１２６）と結合される。排他的ＯＲゲート（３２）の第２インプットは比較レベル制御回路（３０）のアウトプット（３１）と結合される。２つのインプット信号が一致しないとき、排他的ＯＲゲート（３３）のアウトプットは論理値「１」となる。つまり、比較レベル制御回路（３０）は、どの論理レベルがイネイブル信号（３３）を下流の待機カウンタ（３４）に向けて作り出すかを決定可能である。比較レベル制御回路（３０）のアウトプットが「１」であると、判定回路（２５）からの論理値「０」のアウトプットが全てカウントされる。一方、比較レベル制御回路（３０）のアウトプットが「０」であると、判定回路（２５）からの論理値「１」のアウトプットが全てカウントされる。このようにして、制御回路（３６）はカウンタ（３５）のカウント値をモニターできる。これにより、適切な閾値がいつ到達されたかを知ることができる。
【００３０】
代替的な実施形態においては、制御回路（３６）がサンプリング・クロック周波数を直接に制御してもよい。対象となる正弦波周波数の全てについて、Ｖlow及びＶhi信号を測定した後は、制御回路（３６）はグラフ（制御回路（３６）の下に示される）或いは表の形式で、判定回路へのインプットの周波数応答を表示することが可能となる。
【００３１】
図２は周波数応答測定回路（４０）の代替的な実施形態の概略ブロック線図である。周波数応答測定回路（４０）は同期的なモードで動作するように設定されている。同期的なモードでは、インプット信号（１２３）の周波数とサンプリング・クロック信号（１２７）の周波数は同一である。
【００３２】
上記のように、同期的な応答測定は、非同期的な応答測定と比較して複雑であり、且つ制限が多い。しかしながら特定の場合においては、同期的な実施形態は重要であるとともに必要である。このような場合としては例えば、ビルトイン・クロック並びにデータ回収ユニットを用いる場合のように、サンプリング・クロック信号（１２７）の周波数とインプット・データ信号（１２３）の周波数が相互に関連づけられていることが必要である場合が挙げられる。
【００３３】
同期的な実施形態（４０）では、（コンパレータ（２４）への）第１インプットとして、正弦波及びクロック発生回路（１２２）が判定回路或いはＤＵＴ（２５）と結合される。同期的な実施形態（４０）もまた閾値制御信号（２８）、制御回路（３６）並びにカウンタ（３４）を備える。閾値制御信号（２８）、制御回路（３６）並びにカウンタ（３４）は全て、上記の非同期的な実施形態（２０）と類似の機能を実行する。閾値制御信号（２８）、制御回路（３６）並びにカウンタ（３４）は、非同期的ではなく同期的なクロッキングを用いることによって生じる相違点を除いては、上記の非同期的な実施形態（２０）と同一の方法で結合される。
【００３４】
同期的な実施形態（４０）では、設定周波数制御信号（３７）に応じて、正弦波及びクロック発生回路（１２２）が、既知の適用可能な振幅（incident amplitude）を有するインプット正弦波信号（１２３）及び対応する同期的なサンプリング・クロック信号（１２７）を作り出す。サンプリング・クロック信号（１２７）の周波数とインプット（例えば正弦波）信号（１２３）の周波数の関係は、サンプリング・クロック信号（１２７）の周波数がインプット信号（１２３）の周波数の整数倍大きい関係（オクターブ）或いは、サンプリング・クロック信号（１２７）の周波数がインプット信号（１２３）の整数分の1である関係（ハーモニック）となるようにしてもよい。例えば、インプット信号（１２３）はパワー・スプリッタを用いて分割される。インプット信号（１２３）はその後、N分割（divide-by N）回路によって分割される。N分割回路は低周波数サンプリング・クロック（１２７）を作り出す。サンプリング・クロック信号（１２７）は、判定回路（２５）内に配されるメモリ要素（１２５）のクロック或いはトリガー・インプットに適用される。判定回路（２５）は、コンパレータ（２４）のアウトプット信号をサンプリングする機能を有する。コンパレータ（２４）のアウトプットは、インプット信号（１２３）と閾値電圧値（２９）の比較結果を表す。代替的な実施形態（図示せず）として、一般的なクロッキング・レファレンス周波数（例えば１０Mhz）を発生する２つのクロック発生回路を備えてもよい。
【００３５】
同期的な測定を行う実施形態（４０）におけるＶloとＶhiの測定には、サンプリング・クロック信号（１２７）が、インプット信号（１２３）と比較されるとともに調節されることが必要である。これは、閾値制御信号（２９）と比較されるとともにサンプリングされた判定回路（２５）の全てのサンプルが、インプット信号（１２３）の同一の位相におけるサンプルであるためである。よって、判定回路のアウトプット（１２６）が全て「１」から全て「０」の範囲で変化する時のインプット信号の位相における最高点・最低点を得るためには、インプット信号（１２３）における全ての位相におけるサンプルと閾値制御信号（２９）が比較されなければならない。これにより、判定回路（２５）へのインプット信号（１２３）の振幅数を決定可能となる。このように全ての位相におけるサンプルとの比較を行う手順は、同期的な測定を行う際に追加的に必要になるものであり、同期的な測定を複雑化している。尚、非同期的な測定は、インプット信号（１２３）の全ての位相におけるサンプルを自動的に作り出すため、この手順を必要としない。よって制御回路（３６）は、閾値制御電圧（２９）を高レベル（判定回路のアウトプットは全て０）から段階的により低い値（判定回路アウトプット（１２６）が全て「０」ではなくなる）まで掃引しなければならない。そして制御回路（３６）は、インプット正弦波信号（１２３）の位相の変化に対するこれら閾値を記憶しなければならない。測定がインプット正弦波信号（１２３）の全ての位相について完了すると、制御回路（３６）はメモリを検索して最高値及び最低値を得る。この２つの閾値の差を求めることにより、同期的な場合におけるＶoutが得られる。
【００３６】
上記の動作を実行した後、制御回路（３６）は、インプット信号（１２３）の周波数に対するＶout／Ｖinの比率を示すグラフ或いは表を表示することができる。該グラフ或いは表は判定回路（２５）へのインプットの周波数応答を示す。
【００３７】
図３は、非同期的なモードで動作する本発明の判定回路のアウトプットを示すタイミング図（５０）である。このタイミング図（５０）において、Qアウトプットは、hi、low、middle等の様々な電圧閾値に対して判定回路から表示される。上述のように、適用される閾値電圧がＶminに設定されているとき、判定回路のQアウトプットは全て「１」である。よって、インプット信号はどの部分においても閾値を上回る。適用される閾値電圧がＶmaxに設定されているとき、判定回路のアウトプットは全て「０」になる。また図３は、インプット信号の全てのサンプルが、閾値制御電圧Ｖmaxを下回ることを示す。
【００３８】
閾値制御電圧がＶmidに設定されているとき、判定回路により交互に「１」と「０」からなるシーケンスが提供される。図３の右のグラフは、閾値制御電圧に対する平均のデューティ（負荷）・サイクル測定を示す。該グラフが示すように、Ｖmid閾値が正弦波インプットのどこのエッジと比較されるかによって、判定回路のアウトプットは０％から１００％の範囲で変化する。例えば、正弦波の中央で比較されるときは、平均のデューティ・サイクルは公称５０％となる。
【００３９】
図４は、同期的なモードで動作時の本発明の判定回路のアウトプットを示すタイミング図（６０）である。上述のように、本発明の同期的な実施形態は、インプット信号のＶloとＶhiを規定及び特定している。上記のように、インプット信号の電圧の最高値及び最低値を得るためには、各タイム・オフセット（Ｔi）において多数の測定がなされなければならない。インプット信号のサイクル内の各タイム・オフセットにおいて、閾値制御電圧信号がＶmax（判定回路が全て「０」をアウトプットする値）から段階的に低い値まで（判定回路からのアウトプットが全て「０」ではなくなるまで）掃引される。その後制御回路は電圧閾値レベルを呼び出す。全てのタイム・オフセットの段階について測定が行われ、適用されるインプット信号の１つのサイクルが定義されると、制御回路は測定結果を検索し、測定値の最低値（Ｖlo）および最高値（Ｖhi）を得る。
【００４０】
任意の時間増分について、インプット信号に対して設定された閾値制御電圧の値によって、判定回路のアウトプットのデューティ・サイクルは０％から１００％までの範囲で変化する。この場合においては非同期的な場合とは異なり、狭い範囲の電圧閾値に対してデューティ・サイクルは完全に０％から１００％までの範囲で変化する。図４の右のグラフで示されるとおり、その変化により正弦波の単一のトレース上でのノイズを表す。ノイズのあるインプット信号の場合は、デューティ・サイクルの０％から１００％までの変化を示す曲線は緩やかな傾きを呈する。それに対して、ノイズのないインプット信号の場合は、デューティ・サイクルの０％から１００％までの変化を示す曲線は、非常に急な傾きを呈する。
【００４１】
制御回路（３０）は本発明に係る周波数応答測定の結果を制御、計測、計算、並びに表示する。必要な非同期的測定機能を実施するためのアルゴリズムの疑似コードの一例を以下に示す。
Array:FreqResponce［］
Vin=1Vpp
For（freq=Fmin; freq＜Fmax; freq+=Fstep)
{Set frequency of Sine Generator to freq
Set amplitude of Sine Generator to Vin
RESET count
Set Compare Level=1
For(thresh=Vmax; count==0;thresh-=Vstep)
{}
Vhi=thresh
thresh=Vmin
RESET count
Set Compare Level=0
For(thresh=Vmin; count==0; thresh+=Vstep)
{}
Vlo=thresh
FreqReponse[l]=(Vhi-Vlo)/1Vin
}
【００４２】
このアルゴリズムが完了すると、アレイ「FreqResponse」は、Fstepにより定義される分解能におけるＦminとFmax間の、対象となる周波数に対応する周波数応答を全て保持する。
【００４３】
本発明の同期的な実施形態（４０）についても類似のアルゴリズムが存在する。この代替的な方法は、インプット正弦波信号の全ての位相のオフセットを検索する段階を更に備えて、最高値及び最低値を有する信号を検出する。本発明における同期的な周波数応答測定の機能性を実施するアルゴリズムの例を以下に示す。
Array: FreqResponse［］
Vin=1Vpp
Vhi=Vmin
Vlo=Vmax
For(freq=Fmin; freq<Fmax; freq+=Fstep)
{
Set frequency of Sine Generator to freq
Set amplitude of Sine Generator to Vin
For(phase=0;phase<2*pi; phase+=PhaseStep)
{
RESET count
Set Compare Level=1
For(thresh=Vmax; count==0;thresh-=Vstep)
{}
if(thresh>Vhi)Vhi=thresh;
if(thresh<Vlo)Vlo=thresh;
}
FreqResponse[l]=(Vhi-Vlo)/1Vin
}
【００４４】
このアルゴリズムが完了すると、アレイ「FreqResponse」は再びFstepにおいて定義される分解能におけるＦminとFmax間の、対象となる周波数に対応する周波数応答を全て保持する。
【００４５】
つまり、本発明は判定回路のアナログ・インプットの周波数応答を測定する方法及び装置の例を開示するものである。このような測定では、デジタル判定ポイントを移動させると同時に、結果的な決定における相違を測定することにより、適用されるインプット信号の振幅を測定する。非同期的なサンプリングを行う場合は、判定ポイントを移動させる段階において、電圧についてのみ（上下に）判定ポイントが移動される。同期的なサンプリングを行う場合は、判定ポイントを移動させる段階において、電圧及び時間について判定ポイントが移動される。同期的或いは非同期的測定のいずれによっても、対象となる全ての周波数についてインプット正弦波刺激を掃引すると同時に、適用された振幅と測定された振幅を比較するとともにグラフ化することにより、周波数応答を得ることが可能である。
【００４６】
上記の詳細な記述では、本発明に係る方法並びに装置の実施形態を示した。上記の説明は例示のみのためになされたものであって、本発明を限定するものではない。上記の実施形態並びにここでは記述されない多数の実施例が、本発明の範囲に含まれる。本発明は以下に示す請求の範囲によってのみ限定されるものとする。
【図面の簡単な説明】
【００４７】
【図１】周波数応答回路の一例を示す概略ブロック線図である。該回路は非同期的モードで動作している。
【図２】周波数応答回路の一例を示す概略ブロック線図である。該回路は同期的モードで動作している。
【図３】本発明の回路のアウトプットを示すタイミング図である。該回路は非同期的モードで動作している。
【図４】本発明の回路のアウトプットを示すタイミング図である。該回路は同期的モードで動作している。
【図１】
2006098402.tif 000003
【図２】
2006098402.tif 000004
【図３】
2006098402.tif 000005
【図４】
2006098402.tif 000006
【外国語明細書】
A METHOD AND APPARATUS FOR 
MEASURING THE INPUT FREQUENCY RESPONSE OF A DIGITAL RECEIVER
Background of the Invention
The present application claims the benefit of U.S. Provisional application serial No. 61/614,024, filed September 27, 2004.
Field of the Invention:
The present invention generally relates to diagnostic and test equipment for analyzing high-speed data bit streams and, more particularly, to devices and methods capable of measuring, among other things, the analog input performance of a high-speed data communications receiver. 
Description of the Related Art:
Frequency response is a common measure for diagnosing and analyzing a communication channel.  Among other things, the frequency response of a communication channel defines the analog bandwidth that limits the channel capacity.  Understanding the frequency response is a key element to diagnosing problems with individual devices and entire systems.  
There exists presently commercial instruments known as network analyzers or vector network analyzers.  These analyzers measure frequency response directly from the channel under test.   These devices typically output sine waves at various frequencies and measure the sine wave power output from a device under test (DUT).  The analyzer then is able to display the ratio of input power to output power versus frequency for the DUT.  
It is known to build similar functionality from separate devices or instruments such as a synthesizer (sine wave generator) and an RF power meter for a more manual test.    Power meters can be replaced with spectrum analyzers in this application, as well.  The power meter then is capable of measuring the output power of the device.  In all cases, the test system generates a sine wave of known amplitude and presents this to the DUT.  Then the DUT outputs a sine wave back to the test system and the test system calculates and presents the ratio of output power to input power.
However, none of the aforementioned systems or analyzers truly tests the input frequency response of a decision circuit.  For example, the goal of a decision circuit is to digitally sample the input signal and output a logical one or zero as a result of the decision.  This is compatible with measuring the output of a sine wave for a power measurement to be measured by a power meter.  Also decision circuit outputs are often highly integrated with other functions including serial to parallel shift registers that aggregate the binary decisions into multi-bit parallel words that, again, cannot be presented to a power meter for a power measurement.  
There presently exists an urgent need to be able to measure the analog frequency response of the DUT, so that a proper measurement of that point of a digital receiver can be made.  Thus, there still exists the need to be able to measure such digital receivers in transceiver devices and receiver-only devices.  
SUMMARY OF THE INVENTION
A frequency response measurement circuit includes a generation circuit operative to provide an input signal having a voltage and programmable frequency characteristics in response to a frequency control signal.  A decision circuit is coupled to the generation circuit and is operative to sample the input signal at predetermined intervals in response to a sampling clock signal and determine the amplitude characteristics of the input signal relative to a variable threshold signal.  A control circuit is coupled to the decision circuit, and is operative to determine the frequency response characteristics of the input signal at varying frequencies and threshold voltages in response to the frequency control signal.
A frequency response measurement method includes receiving an input signal to sample.  Next, sample the voltage characteristics of the input signal relative to a threshold voltage value at a corresponding frequency.  This may be accomplished, for example, by comparing the input signal voltage to a threshold voltage value.  Next, adjust the threshold voltage value at the corresponding frequency.  Then sample the voltage characteristics of the input signal relative to the adjusted threshold voltage value at the corresponding frequency.  This may be accomplished, for example, by comparing the input signal voltage to the adjusted threshold voltage value.  After performing the adjusted voltage comparison, repeat the previous sampling and adjusting operations until the input voltage and threshold voltages intersect.  Then, plot the intercept values relative to the corresponding frequency.
It is a general object of the present invention to provide a method and apparatus for measuring an analog input frequency response at the decision point of a digital receiver.
It is an additional object of the present invention to provide a method and apparatus for measuring an analog input frequency response at the decision point of a digital receiver which is capable of being integrated with present digital receivers.
It is an additional object of the present invention to provide a method and apparatus for measuring the an analog input frequency response at the decision point of a digital receiver wherein such apparatus and the method of using the same is a stand alone test device requiring little if any modifications of presently existing digital receivers.
An advantage provided by the present invention is the ability to measure an analog input frequency response at the decision point of a digital receiver.
Another advantage provided by the present invention is to provide a method and apparatus for measuring the analog input frequency response at the decision point of a digital receiver using a separate measuring instrument that requires only minor modifications of the digital receiver.
In an exemplary embodiment, there are various mechanisms for measuring the maximum and minimum amplitude of an input sine wave.  In the exemplary embodiment, the maximum and minimum amplitudes are determined by moving the decision threshold voltage of the decision circuit and then measuring the change in the resulting decisions.  It will be appreciated, that as a result of performing the method of the present invention that the measurement may be done synchronously or asynchronously to the sampling rate of the decision circuit.  
The asynchronous mode of the exemplary embodiment employs sampling of the applied known-amplitude sine wave.   In this case, when the decision point is 妬nside・the sine wave's amplitude, the output decisions are nominally 50% true and 50% false.  However, as the voltage threshold is moved above the applied sine wave input, all applied signal voltages are below the threshold so all logic falses are output.  Similarly, when the voltage threshold is moved below the applied sine wave input, all applied signal voltages are above the threshold so all logic trues are output.  By moving the threshold voltage to a very high voltage and then stepping it down to the point where all logic falses are no longer received, the maximum amplitude can be measured.  Similarly, by moving the threshold voltage to a very low voltage and then stepping it up to the point where all logic trues are no longer received, the minimum applied sine wave amplitude can be measured.
Embodiments that use asynchronous sampling can easily measure both low and high frequency responses outside the range of the frequencies of decision making supported by the DUT.  Embodiments that use synchronous sampling (such that the applied sine wave frequency is synchronousin some octaveto the sampling rate of the decision circuit) restricts the flexibility of the applied sine wave stimulus and complicates the setup.  Furthermore, synchronous setups must also step the sampling time throughout the applied sine wave input frequency to further find where the maximums and minimums of the input sine wave occur.  In cases where the decision circuit only operates on a very narrow-band input frequency (i.e. at one frequency), an asynchronous sampling style would generate the most wideband result.   
Brief Description of the DrawingS
For a further understanding of the objects and advantages of the present invention, reference should be had to the following detailed description of the invention, taken in conjunction with the accompanying drawing, in which like parts are given like reference numerals and wherein:
Fig. 1 is a schematic block diagram of an exemplary frequency response circuit configured to operate in an asynchronous mode;
Fig. 2 is a schematic block diagram of an exemplary frequency response circuit configured to operate in a synchronous mode;
Fig. 3 is a timing diagram illustrating the output of the circuit of the present invention operating in asynchronous mode; and
Fig. 4 is a timing diagram illustrating the output of the circuit of the present invention operating in synchronous mode.            
Detailed Description of the Invention
An exemplary embodiment of the present invention will now be described in greater detail with reference to Figs. 1- 4. The present invention may, however, be embodied in many different forms and should not be construed as limited to the exemplary embodiments set forth herein; rather these embodiments are provided so that this disclosure will be thorough and complete and will fully convey the invention to those skilled in the art. 
It will be understood by those of ordinary skill in the art that the frequency response of a system is a graph of the ratio of the output of the system compared to the input of the system versus frequency of input.  Such a graph cannot be created using conventional systems because the output of a decision point of a digital receiver is not accessible as an analog output ready to make a power measurement on.  Rather, the decision circuit itself must be used to make the measurement right at the decision point. This is done by stimulating the input of a decision circuit with a sine wave of a particular frequency and then controlling the decision threshold voltage up and down to find what threshold voltages corresponds to the maximum and minimum of the input stimulus.  This result represents the amplitude of the received signal at the input to the decision circuit and can then be plotted against the known applied sine wave amplitude (which can be known because it is calibrated) for all frequencies of interest.
There are several mechanisms that allow a decision circuit to measure the maximum and minimum of the input sine wave.  These include moving the decision threshold voltage of the decision circuit and measuring the change in resulting decisions.  This can be done synchronously or asynchronously to the sampling rate of the decision circuit.
Figure 1 is a schematic block diagram of an exemplary frequency response circuit 20 configured to operate in an asynchronous mode.  The frequency response measurement circuit 20 includes a programmable frequency sine wave generator 22 that provides an input signal 23, for example, a sine wave, to a first input of a decision circuit 25, also referred to as a device under test (DUT) 25.  The input signal 23 has an amplitude Vin.  In order to perform the calculations in accordance the invention Vin must be known value.  Vin can be pre-measured during a calibration or initialization phase of the frequency response measurement circuit 20, or a larger circuit or system to which the frequency measurement circuit 20 forms a part.
The decision circuit 25 includes a comparator 24, having a first input and a second input, and a latch or memory component 125, for example, a D-type flip flop.  The input signal 23 is coupled to the first (e.g. positive) input of the comparator 24.  the second (e.g. negative) input of the comparator 24 is coupled to a threshold control signal 29, provided by a threshold control circuit 28.  
A sampling clock generator 26, for example, for example, a commercially available synthesizer or any other suitable frequency oscillator, provides sampling clock signal 27, which is coupled to the trigger or clock (CLK) input of the memory component 125 and counter 34.   The sampling clock signal 27 triggers the memory component 125 of the decision circuit 25, thereby, causing the memory component 125 to sample the input signal 23 and transmit the logic result (e.g. logic one or logic zero) to the first input of logic (e.g. exclusive-OR) gate 32.  the logic result is the output provided by the comparator 24, which is the value of the comparison of the input signal amplitude value, Vin, against the applied threshold voltage signal 29 value.  In an exemplary embodiment, if the input signal 23 amplitude is greater than the threshold signal 29 value, a logic one is provided on the output of the decision circuit 126; otherwise, a logic zero is provided on the output of the decision circuit 126.  
The sampling clock signal 27 frequency can be set to any frequency sufficiently different from the input signal 23, a sine wave or any octave of that sine wave frequency (input sine wave 23).  In an exemplary embodiment, the sampling clock signal 27 frequency is set to 9/100 of the data frequency.   This restriction assures that there will be an even distribution of samples at various phases of the input sine wave 23 which meets the requirement that the clocking be asynchronous   If the sampling clock signals are too close to each other, the sampling may dwell at only one phase of the input signal 23and generate an erroneous result.  If frequency response measurements are desired near the frequency being applied to the input sampling clock, then the frequency of the sampling clock signal 27 can be moved to assure sufficient asynchronous behavior.  The amount of frequency deviation between the input sine wave 23 and the sampling clock (or any octave) signal 27 depends on how long each measurement is taken.  For very short measurements, a farther more un-related frequency is needed.  For longer measurements, clock frequencies that are closer can be used.
A threshold control circuit 28, for example, a digital to analog converter and operational amplifier/buffer used to convert digital values to desired analog threshold levels provides a threshold control signal 29 to a second input of comparator 24.  The magnitude (e.g. voltage) of the signal provided by the threshold control circuit 28 is controlled by a set threshold signal 38.  The threshold control voltage signal 29 can be varied depending upon the measurement that is sought.
In application, the threshold voltage 29 applied to the decision circuit 25 is set to a level greater than any part of the applied voltage level of the input signal 23.  At this point, the output of the decision circuit 126 should be all zeros indicating that at all sample times defined by the sampling clock signal 27, of the input sine wave 23 is below the applied threshold 29.  Next, the threshold signal voltage 29 is decreased in small increments until the output of the decision circuit 126 is no longer all zeros.   This voltage is defines Vhi.  
A processor or control circuit 30, for example, a microprocessor, mirco-controller, dedicated hardware (e.g. ASIC) or software code executed on one or more processors, sets the voltage level of the threshold control signal 29 by applying a set threshold signal 38 to the threshold control circuit 38.  In order to define Vlow, the control circuit 30 sets the set threshold signal 38 to a low value, for example, two times lower than the expected Vlow, of the signal.   This value is so low that the output of the decision circuit 126 is always a logic one.
Once this step is accomplished, the control circuit 30 incrementally increases the voltage applied by the threshold control circuit 28 until the output of the decision circuit 126 is no longer all ones.  This threshold voltage is deemed the Vlow.  The amplitude of the applied voltage before the decision circuit 25, Vout, is then calculated as Vhi minus Vlow and can be plotted by the control circuit 30 at the frequency of the input signal 23 as a ratio of the Vout/Vin.  This entire process is then repeated for all sine wave frequencies of interest.  For example, for a 12.5 Gbit/sec input for a high-performance bit error rate tester decision circuit, the frequencies of interest might range from 1 MHz to 26 GHz.
In order to determine when the decision circuit output 126 no longer generates all ones or all zeros, a one-bit comparator (in the form of an exclusive-OR gate) 32 is used.  The first input of the exclusive-OR gate 32 is coupled to the output 126 of the decision circuit 25.  The second input of the exclusive-OR gate 32 is coupled to the output 31 of a compare level control circuit 30.  The output of the exclusive-OR gate 33 will be a logic 1 when the two input signals disagree.  This means that a compare level control circuit 30 can set which logic level would produce an enable signal 33 to the awaiting counter 34 downstream.  When the output of the compare level control circuit 31 is a one, then any logic zero output from the decision circuit 25 would be counted.  Alternatively, when the output of the compare level control circuit 31 is a zero, any logic one output of the decision circuit 25 would be counted.  In this way, the control circuit 30 can monitor the count value in the counter 35 to know when the appropriate threshold value is reached.
In an alternate embodiment, the control circuit 30 may directly control the sample clock frequency.  After stepping through all the sine wave frequencies of interest and measuring the Vlo and Vhi signals, the control circuit 30 can display a graph (illustrated below control circuit 30) or present in tabular format the frequency response of the input to the decision circuit.
Fig. 2 is a schematic block diagram of an alternate embodiment of an exemplary frequency response measurement circuit 40, configured to operate in a synchronous mode.  In the synchronous mode, the input signal 123 frequency and the sampling clock signal 127 frequency are the same.  
As mentioned above, it is somewhat more involved to perform a synchronous response measurement and it is somewhat more limited.  However, the synchronous embodiment is important and is required in certain circumstances.  For example, when the sampling clock signal 127 and input data signal 123 frequency are required to be related as in the case of a built-in clock and data recovery unit.  
In the synchronous embodiment 40, a sine wave and clock generator circuit 122 is coupled as a first input (to comparator 24) to decision circuit or DUT 25.  The synchronous embodiment 40 also includes a threshold control circuit 28, a control circuit 30 and a counter 34, which all perform analogous functions to the earlier described asynchronous embodiment 20 and are connected in a manner consistent with the earlier described asynchronous embodiment 20 except noting the differences defined by synchronous rather than asynchronous clocking.
In the synchronous embodiment 40, the input sine wave signal 123 of a known incident amplitude is generated along with a corresponding synchronous sampling clock signal 127 by the sine wave and clock generator 122 in response to the set frequency control signal 37.  The relationship between the sampling clock signal 127 frequency and the input (e.g. sine wave) signal 123 frequency may be an octave (higher) or harmonic (lower) integer value.  For example, the input signal 123 may be split with a power splitter and then a divide-by-N circuit used to create a lower-frequency sampling clock signal 127 that would be applied to the clock (CLK) or trigger input of the memory component 125 of the decision circuit 25 that is responsible for sampling the output signal of the comparator 24, which corresponds to the result of the comparison of the input signal 123 and the threshold voltage value 29.  In an alternative embodiment, not shown, two clock generators may provided which support a common locking reference frequency, for example, 10Mhz.
Measuring the Vlo and Vhi in the synchronous measurement embodiment 40 also requires that the phase of the sampling clock signal 127 as compared to the input signal 123 be adjusted.  This is because all samples of the decision circuit 25 as compared to the threshold control signal 29 will be at one repeating phase of the input signal 123 and one must sweep through all possible phases of the input signal 123 in order to find the highest and lowest points where the  output of the decision circuit 126 changes from all ones to all zeros, in order to determine the amplitude of the input signal 123 to the decision circuit 25.  This extra sweeping process, not required in  asynchronous measurements is due to the fact that the asynchronous measurements will naturally make samples at all phases of the input  signal 123, is an extra complication for the synchronous application.  This means that the control circuit 30 must sweep the threshold control voltage 29 from a high level where the decision circuit output 126 is all zeros to incrementally lower values until the decision circuit output 126 is no longer all zeros.  Then, the control circuit 30 must remember these thresholds for all increments of phase of the input sine wave signal 123 and, when measurements are complete for all phases of the input sine wave signal, search the memory to find the highest and lowest thresholds.  These two thresholds are subtracted to find the Vout in the synchronous case.  
After performing the aforementioned operations, the control circuit 30 can then present in either a graphical or tabular presentation the ratio of Vout/Vin versus all the input signal 123 frequencies to show the frequency response of the input to the decision circuit 25.
Figure 3 is a timing diagram 50 illustrating the output of the decision circuit of the present invention operating in asynchronous mode.  In this timing diagram 50, the Q-outputs are represented from the decision circuit for various hi, low and middle voltage thresholds.  As shown, when the applied threshold voltage is set to Vmin, the Q-output of the decision circuit is all ones.  Thus all parts of the input signal are above the threshold.  When the applied threshold voltage is set to Vmax, the output of the decision circuit is all zeroes.  Fig. 3 also shows that all samples of the input signal are below the threshold control voltage at Vmax.  
When the threshold control voltage is set to Vmid, an alternating sequence of ones and zeros is provided by the decision circuit.  As shown in the side graph which corresponds to the average duty cycle measurement versus the threshold control voltage, depending on exactly where the Vmid threshold is compared to the edges of the input sine wave, the average duty cycle of the decision circuit output ranges from 0% to 100%.  For example, when in the middle of a sine wave, the average duty cycle would be nominally 50%.
Figure 4 is a timing diagram 60 illustrating the output of the decision circuit of the present invention when operating in a synchronous mode.  As shown, the synchronous embodiment of the present invention defines and identifies the Vlo and Vhi of the input signal.  As noted above, many measurements must be done at each time offset, Ti, to find the highest and lowest voltage present in the input signal.  At each time offset within the cycle of the input signal, the threshold control voltage signal is swept from Vmax, where the decision circuit will output all zeros, incrementally lower until the decision circuit output is no longer all zeros.  The control circuit  then recalls this voltage threshold level.  Once measurements have been made for all time-offset increments that define one cycle of the applied input signal, the control circuit can search the measured results to find the lowest and highest measured values, Vlo and Vhi.  
At any given time increment, and depending on where the threshold control voltage is set with respect to the input signal, the duty cycle of the decision circuit output will vary from 0% to 100%.  In this case, which is different from the asynchronous case, the duty cycle variation will go completely from 0% to 100% in the short amount of voltage thresholds that represent the noise on the single trace of the sine wave input as illustrated using the side graph on Figure 4.  A noisy input signal will have a gentler slope going from 0% to 100% duty cycle where as a clean (or non-noisy) input signal will present a very steep slope going from 0% to 100% duty cycle.
The control circuit 30 is required to control, measure, compute and display the results of the frequency response measurement of the present invention.  Exemplary psuedo-code for an algorithm that can be used to implement the necessary asynchronous measurement functions is provided below:
Array: FreqResponse[ ]
Vin = 1Vpp
For(freq= Fmin; freq<Fmax; freq += Fstep)
{Set frequency of Sine Generator to freq
Set amplitude of Sine Generator to Vin 
RESET count
Set Compare Level = 1
For (thresh = Vmax; count == 0; thresh -= Vstep)
{ }
Vhi = thresh
thresh = Vmin
RESET count
Set Compare Level = 0
For (thresh = Vmin; count == 0; thesh += Vstep)
{ }
Vlo = thresh
FreqResponse[I] = (Vhi  Vlo) / 1Vin
}
Once this algorithm is completed, the array 擢reqResponse・will hold all the frequency responses that correspond to the frequencies of interest between Fmin and Fmax at a resolution defined by Fstep.
A similar algorithm exists for the synchronous embodiment 40 of the present invention.  This alternative approach must include a further step whereby it searches through all phase offsets of the input sine wave signal to find the highest and lowest signals.  For example, an algorithm which implements the synchronous frequency response measurement functionality of the present invention is provided below:
Array: FreqResponse[ ]
Vin = 1Vpp
Vhi = Vmin
Vlo = Vmax
For(freq= Fmin; freq<Fmax; freq += Fstep)
{
Set frequency of Sine Generator to freq
Set amplitude of Sine Generator to Vin 
For(phase=0;phase<2*pi; phase+= PhaseStep)
{
RESET count
Set Compare Level = 1
For (thresh = Vmax; count == 0; thresh -= Vstep)
{ }
if(thresh > Vhi) Vhi = thresh ;
if(thresh < Vlo) Vlo = thresh ;
}
FreqResponse[I] = (Vhi  Vlo) / 1Vin
}
Once this algorithm is completed, the array 擢reqResponse・will again hold all the frequency responses that correspond to the frequencies of interest between Fmin and Fmax at a resolution defined by Fstep.
In summary, the present invention discloses exemplary methods and apparatus for measuring the analog input frequency response of a decision circuit by moving the digital decision point while measuring differences in the resulting decisions to measure the amplitude of an applied input signal.  Moving the decision point can involve just moving it in voltage (up and down) if asynchronous sampling is used or may involve moving it in voltage and in time if synchronous sampling is used.  Synchronous or asynchronous measuring allows for sweeping the input sine wave stimulus to cover all frequencies of interest while plotting the measured amplitude as compared to the applied amplitude to result in the frequency response.
While the foregoing detailed description has described several embodiments of the method and apparatus in accordance with this invention, it is to be understood that the above description is illustrative only and not limiting of the disclosed invention.  It will be appreciated that the embodiments discussed above and the virtually infinite embodiments that are not mentioned could easily be within the scope and spirit of this invention.  Thus, the invention is to be limited only by the claims as set forth below.
What is claimed is:
1.  A frequency response measurement circuit, comprising:
circuitry operative to provide an input signal having a voltage and programmable frequency characteristics in response to a frequency control signal;
circuitry operative to sample the input signal at predetermined intervals in response to a sampling clock signal and determine the amplitude characteristics of the input signal relative to a variable threshold signal; and
control circuitry operative to determine the frequency response characteristics of the input signal at varying frequencies in response to the frequency control signal.
2.  The frequency response measurement circuit of Claim 1, further including circuitry operative to determine the number of instances that input signal voltage is within a bounded voltage region.
3.  The frequency response measurement circuit of Claim 1, wherein the control circuit provides the frequency control signal and the voltage threshold signal in response to a read count signal.
4.  The frequency response measurement circuit of Claim 2, wherein the bounded region is generated in response to the control circuit modifying the magnitude of the threshold signal.
5.  The frequency response measurement circuit of Claim 4, wherein the control circuit defines the lower value of the bounded region by decreasing the voltage threshold signal until the value of the input signal voltage exceeds the voltage threshold signal.
6.  The frequency response measurement circuit of Claim 5, wherein the control circuit defines the upper value of the bounded region by increasing the voltage threshold signal until the value of the voltage threshold signal exceeds the voltage of the input signal. 
7.  The frequency response measurement circuit of Claim 6, wherein the frequency response is determined by the control circuit subtracting the lower value of the bounded region from the upper value of the bounded region at the corresponding sampling frequency and plotting the resulting value as a function of the corresponding sampling frequency.
8.  The frequency response measurement circuit of Claim 1, wherein the sampling clock signal frequency is asynchronous to the input signal frequency.
9.  The frequency response measurement circuit of Claim 1, wherein the sampling clock signal frequency is synchronous to the input signal frequency.
A frequency response measurement circuit, comprising:
a generation circuit operative to generate an input signal having a voltage and programmable frequency characteristics, the frequency characteristics controlled by a frequency control signal, and a corresponding sampling clock signal having synchronous frequency characteristics to the input signal;
a decision circuit operative to sample the input signal at intervals corresponding to the synchronous sampling clock signal, the decision circuit determining the amplitude characteristics of the input signal at leach application of the synchronous sampling clock signal; and
control circuitry operative to determine the frequency response characteristics of the input signal across each application of the synchronous sampling clock signal and each phase of the input signal.
11.  The frequency response measurement circuit of Claim 10, further including circuitry operative to determine the number of instances the input signal amplitude exceeds a voltage threshold at a given sampling frequency.
12.  The frequency response measurement circuit of Claim 10, further including circuitry operative to determine the number of instances the voltage threshold exceeds the input signal amplitude at a given sampling frequency.
13.  The frequency response measurement circuit of Claim 10, wherein the control circuit sets the amplitude of the voltage threshold value by incrementally adjusting the threshold control signal applied to a threshold control circuit.   
14.  The frequency response measurement circuit of Claim 10, wherein the control circuitry determines and maintains the magnitude difference at each sampling frequency when the amplitude of the input signal no longer exceeds the threshold voltage and when the threshold voltage no longer exceeds the amplitude of the input signal. 
A frequency response measurement method comprising:
receiving an input signal;
sampling the voltage characteristics of the input signal relative to a threshold voltage value at a corresponding sampling frequency;
adjusting the threshold voltage value at the corresponding sampling frequency;
sampling the voltage characteristics of the input signal relative to the adjusted threshold voltage value at the corresponding sampling frequency;
repeating the sampling and adjusting steps until the input signal voltage and the adjusted threshold voltage intersect; and
maintain the intersect value relative to the corresponding sampling frequency.
16.  The frequency response measurement method of Claim 15, further including generating a graph of the ratio of output voltage to input voltage versus corresponding sampling frequency at the intersect point.
17.  The frequency response measurement method of Claim 15, wherein the sampling step includes performing a comparison between input signal voltage and a threshold control voltage.
18.  The frequency response measurement method of Claim 15, further including counting the number of occurrences that the input signal voltage and the threshold voltage intersect.
19.  The frequency response measurement method of Claim 18, further including modifying the threshold voltage value in response to the intersect count.
ABSTRACT
A frequency response measurement circuit includes a generation circuit operative to provide an input signal having a voltage and programmable frequency characteristics in response to a frequency control signal.  A decision circuit is coupled to the generation circuit and is operative to sample the input signal at predetermined intervals in response to a sampling clock signal and determine the amplitude characteristics of the input signal relative to a variable threshold signal.  A control circuit is coupled to the decision circuit, and is operative to determine the frequency response characteristics of the input signal at varying frequencies and threshold voltages in response to the frequency control signal. 
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