(57)【要約】【課題】メモリ装置の消去電圧のディスチャージ方法及びそのディスチャージ回路を提供する。【解決手段】半導体メモリ装置のＣＳＬを１次ディスチャージする段階と、ＣＳＬ電圧を所定基準電圧と比較する段階と、ＣＳＬ電圧が基準電圧より低い場合、ＣＳＬを２次ディスチャージする段階と、を含むことを特徴とする半導体メモリ装置の消去電圧のディスチャージ方法。【選択図】図３
2006313611.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置の消去電圧のディスチャージ方法において、
前記半導体メモリ装置のＣＳＬを１次ディスチャージする段階と、
ＣＳＬ電圧を所定基準電圧と比較する段階と、
前記ＣＳＬ電圧が前記基準電圧より低い場合、前記ＣＳＬを２次ディスチャージする段階と、を含むことを特徴とするディスチャージ方法。
【請求項２】
前記１次ディスチャージする段階は、
データが実質的に消去された場合に第１ディスチャージ制御信号を生成する段階と、
前記第１ディスチャージ制御信号に応答して第１経路上の第１スイッチをターンオンさせる段階と、
前記ＣＳＬを前記第１経路に沿ってディスチャージする段階と、をさらに含むことを特徴とする請求項１に記載のディスチャージ方法。
【請求項３】
前記第２ディスチャージする段階は、
前記ＣＳＬ電圧が前記基準電圧より低い場合、第２ディスチャージ制御信号を生成する段階と、
前記第２ディスチャージ制御信号に応答して第２経路上の第２スイッチをターンオンさせる段階と、
前記ＣＳＬを前記第２経路に沿ってディスチャージする段階と、を含むことを特徴とする請求項２に記載のディスチャージ方法。
【請求項４】
前記ＣＳＬのディスチャージが実質的に完了すると、前記第１ディスチャージ及び前記第２ディスチャージを終了する段階をさらに含み、
前記第１ディスチャージを実行する段階と前記第２ディスチャージを実行する段階とは、実質的に同時に行われることを特徴とする請求項１に記載のディスチャージ方法。
【請求項５】
前記ディスチャージ方法は、
前記第１ディスチャージが完了する時、前記第２ディスチャージ動作が実行される段階と、
前記ＣＳＬのディスチャージが実質的に完了する時、前記第２ディスチャージを終了する段階と、をさらに含むことを特徴とする請求項１に記載のディスチャージ方法。
【請求項６】
前記半導体メモリ装置は、不揮発性半導体メモリ装置であることを特徴とする請求項１に記載のディスチャージ方法。
【請求項７】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項６に記載のディスチャージ方法。
【請求項８】
不揮発性半導体メモリ装置のディスチャージ回路において、
半導体メモリ装置のメモリセルに連結されたＣＳＬと、
前記ＣＳＬを１次ディスチャージするための第１ディスチャージ制御部と、
ＣＳＬ電圧を基準電圧と比較し、その比較結果を出力する検出部と、
前記比較結果に応答して前記ＣＳＬを２次ディスチャージするための第２ディスチャージ制御部と、を備えることを特徴とするディスチャージ回路。
【請求項９】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項８に記載のディスチャージ回路。
【請求項１０】
第１ノードと第２ノードとの間に連結された第１高電圧空乏トランジスタをさらに備え、前記第１ノードは、前記ＣＳＬに連結され、
前記第１ディスチャージ制御部は、前記第１ノードと接地電圧との間に互いに直列に連結された抵抗、第２高電圧空乏トランジスタ、及び第１ＮＭＯＳトランジスタをさらに備え、前記第１ＮＭＯＳトランジスタのゲートには、第１ディスチャージ制御信号が印加され、
前記第２ディスチャージ制御部は、前記第２ノードと前記接地電圧との間に連結された第２ＮＭＯＳトランジスタをさらに備え、前記比較結果に応じて第２ディスチャージ制御信号が前記第２ＮＭＯＳトランジスタのゲートに印加されることを特徴とする請求項８に記載のディスチャージ回路。
【請求項１１】
前記第１及び第２高電圧空乏トランジスタのゲートには電源電圧が印加されることを特徴とする請求項１０に記載のディスチャージ回路。
【請求項１２】
前記第１ディスチャージ制御部は、第１ディスチャージ制御信号に応答して前記ＣＳＬをグラウンドにさらに連結し、
前記第２ディスチャージ制御部は、前記比較結果によって第２ディスチャージ制御信号に応答して前記ＣＳＬを前記グラウンドにさらに連結することを特徴とする請求項８に記載のディスチャージ回路。
【請求項１３】
前記検出部は、
前記ＣＳＬ電圧を入力される第１入力端、前記基準電圧を入力される第２入力端、及び比較結果を出力する出力端を備える電圧比較部と、
前記電圧比較部の出力端に連結され、前記比較結果によって前記第２ディスチャージ制御信号を発生させる第２ディスチャージ制御信号発生部と、をさらに備えることを特徴とする請求項１２に記載のディスチャージ回路。
【請求項１４】
前記第２ディスチャージ制御信号発生部は、前記ＣＳＬ電圧が前記基準電圧以下にディスチャージされる時点に前記第２ディスチャージ制御信号を発生させることを特徴とする請求項１３に記載のディスチャージ回路。
【請求項１５】
前記検出部は、
前記ＣＳＬ電圧を分配するために直列に連結された２つ以上の抵抗より構成された電圧分配部をさらに備え、
一つの抵抗は前記ＣＳＬに連結され、
前記電圧分配部の電圧出力端は、前記電圧比較部の第１入力端に連結されることを特徴とする請求項１３に記載のディスチャージ回路。
【請求項１６】
前記第１及び第２ディスチャージ制御信号は、同時にアクティブ状態にされ、
前記第１及び第２ディスチャージ制御信号は、前記ＣＳＬが実質的にディスチャージされる時にディセーブルされることを特徴とする請求項１２に記載のディスチャージ回路。
【請求項１７】
前記第２ディスチャージ制御信号がアクティブ状態になれば、前記第１ディスチャージ制御信号をディセーブルさせ、
前記ＣＳＬのディスチャージが完了すると、前記第２ディスチャージ制御信号をディセーブルさせることを特徴とする請求項１２に記載のディスチャージ回路。
【請求項１８】
複数のメモリセルと、
前記メモリセルに連結されたＣＳＬと、
前記ＣＳＬを１次ディスチャージするために前記ＣＳＬに連結された第１ディスチャージ回路と、
ディスチャージ制御信号に応答して前記ＣＳＬを２次ディスチャージするために前記ＣＳＬに連結された第２ディスチャージ回路と、
ＣＳＬ電圧に応答して前記ディスチャージ制御信号を発生させるディスチャージ制御信号発生部と、を備えることを特徴とする半導体メモリ装置。
【請求項１９】
前記ＣＳＬ電圧が基準電圧以下に下がる時に比較結果を発生させる検出回路をさらに備え、
前記ディスチャージ制御信号発生部は、前記比較結果に応じて前記ディスチャージ制御信号を発生させることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、具体的には、半導体メモリ装置の消去電圧のディスチャージ方法及びそのディスチャージ回路に関する。
【背景技術】
【０００２】
半導体メモリ装置に保存されたデータのリフレッシュなしに電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が増加しつつある。また、メモリ装置の保存容量及び集積度の向上についての研究も進んでいる。保存されたデータのリフレッシュなしに大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例としてＮＡＮＤ型フラッシュメモリ装置が挙げられる。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置は、パワーオフ時にデータをそのまま維持するので、携帯用端末機、携帯用コンピュータなどに幅広く使われている。
一方、このようなＮＡＮＤフラッシュメモリ装置は、データの消去動作後に消去電圧をディスチャージする必要がある。
【０００４】
ＮＡＮＤフラッシュメモリは、ＮＡＮＤストリングを含むセルアレイを有する。このＮＡＮＤストリングのそれぞれは直列に連結された一連のセルトランジスタを備える。各ＮＡＮＤストリングは、直列に連結された第１選択トランジスタ、複数個のセルトランジスタ、及び第２選択トランジスタを備え、第１トランジスタは対応するビットラインに連結されたドレインを有する。一般にセルアレイの一つの列内にあるあらゆるＮＡＮＤストリングは同じビットラインを共有する。また、第２選択トランジスタは、ＮＡＮＤストリングを備えるセクタに対して共通ソースライン(Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＣＳＬ)に連結されるソースラインを有する。ＮＡＮＤフラッシュメモリのディスチャージ動作は、該ＣＳＬが連結されたＸデコーダ回路(図示せず)で実行され、Ｘデコーダ回路はこのようなディスチャージ動作の実行のためのディスチャージ回路を備える。
【０００５】
図１は、従来のＮＡＮＤフラッシュメモリ装置のディスチャージ回路を示す。
図１において、従来のディスチャージ回路１００は、ＣＳＬに連結された第１ノード１０６、第１ノード１０６と第２ノード１０８との間に連結された第１高電圧空乏トランジスタ(Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｄｅｐｌｅｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ)Ｈ１、第１ノード１０６と接地電圧との間に直列に連結された抵抗Ｒ、第２高電圧空乏トランジスタＨ２、及び第１ＮＭＯＳトランジスタＮ１を備え、また、電源電圧と第２ノード１０８との間に直列に連結されたＰＭＯＳトランジスタＰ１及び第３高電圧空乏トランジスタＨ３を備え、また、第２ノード１０８と接地電圧との間に第２ＮＭＯＳトランジスタＮ２を備えている。
【０００６】
第１及び第２高電圧空乏トランジスタＨ１、Ｈ２のゲートは電源電圧に連結されており、第３高電圧空乏トランジスタＨ３のゲートは接地電圧に連結される。一方、ＰＭＯＳトランジスタＰ１のゲートにはプログラム制御信号１１０が印加される。
プログラム制御信号１１０は、メモリセルへのデータプログラム時に印加される制御信号としてＣＳＬに電源電圧より低い電圧を印加する機能を有する。したがって、ＣＳＬラインを１．２Ｖ程度に設定することによりプログラム時にカップリング問題を解決できる。一方、第１及び第２高電圧空乏トランジスタＨ１、Ｈ２は、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２を保護し、第３高電圧空乏トランジスタＨ３は、ＰＭＯＳトランジスタＰ１を保護する。
【０００７】
そして、第１ＮＭＯＳトランジスタＮ１のゲートには第１ディスチャージ制御信号１１２が印加され、第２ＮＭＯＳトランジスタＮ２のゲートには第２ディスチャージ制御信号１１４が印加される。  一方、図１に示すＣＳＬは、ＮＡＮＤフラッシュに直列に連結されたＮＡＮＤ型メモリセルのＮＡＮＤストリングに共通に連結される。
【０００８】
図２は、図１に示された第１及び第２ディスチャージ制御信号を示すタイミング図である。
図１及び図２を参照して従来のディスチャージ回路の動作を説明する。
ＮＡＮＤフラッシュメモリがメモリセルをプログラムする場合にＣＳＬの電圧は、１．２Ｖ程度に設定され、メモリセルのデータを判読する場合には、ＣＳＬの電圧を０Ｖに設定して判読する。一方、メモリセルのデータを消去する場合には、ＣＳＬが２０Ｖ程度の高電圧に設定される。したがって、消去動作が完了すると、ＣＳＬをディスチャージする必要がある。
【０００９】
従来のディスチャージ方法は、タイマーを用いて抵抗経路を用いた１次ディスチャージ後に一定時間Ｔが経過すれば２次ディスチャージが実施される。
図２に示すように、データの消去が完了すれば、第１ディスチャージ制御信号が論理ハイに遷移され、一定時間Ｔの後に第２ディスチャージ制御信号が論理ハイに遷移される。
さらに、図１を参照すれば、第１ディスチャージ制御信号１１２が論理ハイになれば、第１ＮＭＯＳトランジスタＮ１はターンオンになり、抵抗Ｒのある第１経路１０２に沿ってＣＳＬがディスチャージされる。その後、第２ディスチャージ制御信号１１４が論理ハイになれば、第２ＮＭＯＳトランジスタＮ２もターンオンになって第１経路１０２及び第２経路１０４に沿ってＣＳＬがディスチャージされる。
【００１０】
ところが、このような従来のディスチャージ方法では、１次ディスチャージ後に２次ディスチャージが実行されるタイミングの関係は自動タイマーを通じて予め設定される。この場合、消去タイム(ｔＥＲＳ)を減らす時に正確な復元時間を定め難い問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が達成しようとする技術的課題は、メモリセルの消去時、１次ディスチャージ後に２次ディスチャージの施行時期をＣＳＬ電圧に基づいて決めて消去タイムを決定可能にすることである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明の一実施形態による半導体メモリ装置の消去電圧のディスチャージ方法は、前記半導体メモリ装置のＣＳＬを１次ディスチャージする段階と、ＣＳＬ電圧を所定基準電圧と比較する段階と、前記ＣＳＬ電圧が前記基準電圧より低い場合、前記ＣＳＬを２次ディスチャージする段階と、を含むことを特徴とする。
【００１３】
望ましくは、前記１次ディスチャージを実行する段階は、データが実質的に消去された場合に第１ディスチャージ制御信号を生成する段階と、前記第１ディスチャージ制御信号に応答して第１経路上の第１スイッチをターンオンさせる段階と、前記ＣＳＬを前記第１経路に沿ってディスチャージする段階と、をさらに含むことを特徴とする。
【００１４】
望ましくは、前記第２ディスチャージを実行する段階は、前記ＣＳＬ電圧が前記基準電圧より低い場合、第２ディスチャージ制御信号を生成する段階と、前記第２ディスチャージ制御信号に応答して第２経路上の第２スイッチをターンオンさせる段階と、前記ＣＳＬを前記第２経路に沿ってディスチャージする段階と、を含むことを特徴とする。
【００１５】
一方、本発明の一実施形態による不揮発性半導体メモリ装置のディスチャージ回路は、半導体メモリ装置のメモリセルに連結されたＣＳＬと、前記ＣＳＬを１次ディスチャージするための第１ディスチャージ制御部と、ＣＳＬ電圧を基準電圧と比較し、その比較結果を出力する検出部と、前記比較結果に応じて前記ＣＳＬを２次ディスチャージするための第２ディスチャージ制御部と、を備えることを特徴とする。
【００１６】
望ましくは、第１ノードと第２ノードとの間に連結された第１高電圧空乏トランジスタをさらに備え、前記第１ノードは、前記ＣＳＬに連結され、前記第１ディスチャージ制御部は、前記第１ノードと接地電圧との間に互いに直列に連結された抵抗、第２高電圧空乏トランジスタ、及び第１ＮＭＯＳトランジスタをさらに備え、前記第１ＮＭＯＳトランジスタのゲートには、第１ディスチャージ制御信号が印加され、前記第２ディスチャージ制御部は、前記第２ノードと前記接地電圧との間に連結された第２ＮＭＯＳトランジスタをさらに備え、前記比較結果に応じて第２ディスチャージ制御信号が前記第２ＮＭＯＳトランジスタのゲートに印加されることを特徴とする。
【００１７】
一方、本発明の一実施形態による半導体メモリ装置は、複数のメモリセルと、前記メモリセルに連結されたＣＳＬと、前記ＣＳＬを１次ディスチャージするために前記ＣＳＬに連結された第１ディスチャージ回路と、ディスチャージ制御信号に応答して前記ＣＳＬを２次ディスチャージするために前記ＣＳＬに連結された第２ディスチャージ回路と、ＣＳＬ電圧に応答して前記ディスチャージ制御信号を発生させるディスチャージ制御信号発生部と、を備えることを特徴とする。
【００１８】
望ましくは、前記ＣＳＬ電圧が基準電圧以下に下がる時に比較結果を発生させる検出回路をさらに備え、前記ディスチャージ制御信号発生部は、前記比較結果に応じて前記ディスチャージ制御信号を発生させることを特徴とする。
【発明の効果】
【００１９】
本発明に係る半導体メモリ装置によれば、データの消去動作時、１次ディスチャージ後に２次ディスチャージを実行する時期を正確に検出して正確な復元時間を決定しうる。
【発明を実施するための最良の形態】
【００２０】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
【００２１】
図３は、本発明に係るＮＡＮＤフラッシュメモリ装置のディスチャージ回路を示す。
図３を参照すれば、本発明に係るディスチャージ回路３００は、ＣＳＬに連結された第１ノード３０６、第１ノード３０６と第２ノード３０８との間に連結された第１高電圧空乏トランジスタＨ１、第１ノード３０６と接地電圧との間に直列に連結された第１抵抗Ｒ１、第２高電圧空乏トランジスタＨ２、及び第１ＮＭＯＳトランジスタＮ１を備え、また、電源電圧と第２ノード３０８との間に直列に連結されたＰＭＯＳトランジスタＰ１及び第３高電圧空乏トランジスタＨ３を備え、また、第２ノード３０８と接地電圧との間に連結された第２ＮＭＯＳトランジスタＮ２を備える。また、第１ノード３０６と接地電圧との間に直列に連結された第２及び第３抵抗Ｒ２、Ｒ３を備え、第２抵抗Ｒ２及び第３抵抗Ｒ３の連結ノードに連結された比較部３１０と第２ディスチャージ制御信号発生部３１２とを備える。
【００２２】
比較部３１０は、第２抵抗Ｒ２と第３抵抗Ｒ３との連結ノードの信号が入力される第１入力端と基準電圧信号が入力される第２入力端とを備え、この両信号を比較して比較結果を第２ディスチャージ制御信号発生部３１２に出力する。第２ディスチャージ制御信号発生部３１２は、前記比較部３１０の結果に応答して論理ハイのレベルを有する第２ディスチャージ制御信号３１８を発生させる。望ましい実施形態において、第２ディスチャージ制御信号発生部３１２は、第２抵抗Ｒ２及び第３抵抗Ｒ３の連結ノードの電圧が基準電圧より低くなれば、第２ディスチャージ制御信号３１８を発生させる。
【００２３】
第１及び第２高電圧空乏トランジスタＨ１、Ｈ２のゲートは電源電圧に連結され、第３高電圧空乏トランジスタＨ３のゲートは接地電圧に連結される。
ＰＭＯＳトランジスタＰ１のゲートにはプログラム制御信号３１４が印加される。プログラム制御信号３１４は、メモリセルへのデータプログラム時に印加される制御信号としてＰＭＯＳトランジスタＰ１をターンオンさせてＣＳＬに一定電圧を印加する機能を有する。
【００２４】
一方、第１及び第２高電圧空乏トランジスタＨ１、Ｈ２は第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２を保護し、第３高電圧空乏トランジスタＨ３はＰＭＯＳトランジスタＰ１を保護する。
【００２５】
そして、第１ＮＭＯＳトランジスタＮ１のゲートには第１ディスチャージ制御信号３１６が印加され、第２ＮＭＯＳトランジスタＮ２のゲートには第２ディスチャージ制御信号３１８が印加される。前記のように第２ディスチャージ制御信号３１８は、第２ディスチャージ制御信号発生部３１２から出力される。
【００２６】
図４は、図３に示された比較部におけるディスチャージ動作による入力電圧変化を示すグラフである。
比較部３１０の第１入力端にはＲ２を介してＣＳＬに連結された電圧Ｖｃｓｌが印加され、第２入力端には基準電圧Ｖｒｅｆが印加される。第１ディスチャージが進行すれば、ＣＳＬの電圧は低くなり始め、前記比較部３１０の第１入力端に印加される電圧が低くなり始める。そして、第１入力端に印加される電圧が基準電圧Ｖｒｅｆより低くなる時点Ｔ２になれば、比較部３１０は、その結果を第２ディスチャージ制御信号発生部３１２に出力し、第２ディスチャージ制御信号発生部３１２は、比較部３１０の結果に応答して第２ディスチャージ制御信号を生成する。
【００２７】
すなわち、本発明に係るディスチャージ回路３００は予め決められた時点Ｔに第２ディスチャージ制御信号を発生させる方法を使わず、Ｒ２を介したＣＳＬ電圧が所定電圧以下にディスチャージされた時点Ｔ２を検出し、この時点で第２ディスチャージ制御信号を発生させる。
【００２８】
図５は、図３に示された本発明に係るディスチャージ制御信号を示すタイミング図である。
以下、図３〜図５を参照して本発明に係るディスチャージ回路の動作を説明する。
まず、図５に示すように、データの消去が完了すると、第１ディスチャージ制御信号が論理ハイに遷移されて第１ディスチャージ動作が実行される。
【００２９】
その結果、図３に示すように、第１ＮＭＯＳトランジスタＮ１がターンオンになって第１抵抗Ｒ１がある第１経路３０２に沿ってＣＳＬがディスチャージされる。ＣＳＬがディスチャージされつつ、ＣＳＬの電圧は図４に示すように低くなり、比較部３１０は、Ｒ２を通したＣＳＬ電圧Ｖｃｓｌと基準電圧Ｖｒｅｆとを比較する。そして、第２ディスチャージ制御信号発生部３１２は、ＣＳＬ電圧が基準電圧より低くなる時点Ｔ２で第２ディスチャージ制御信号３１８を生成して第２ディスチャージを実行する。
【００３０】
第２ディスチャージの場合、第２ディスチャージ制御信号が第２ＮＭＯＳトランジスタＮ２に印加されると、第２ＮＭＯＳトランジスタＮ２はターンオンになり、第２経路３０４に沿ってＣＳＬがディスチャージされる。
【００３１】
本発明に係るＮＡＮＤフラッシュメモリのディスチャージ回路及び方法では、消去電圧のディスチャージ時にＣＳＬ電圧が検出できる検出部３１０、３１２を通じて基準電圧とＣＳＬ電圧とを比較し、ＣＳＬ電圧が低い場合にこれを用いて２次ディスチャージを実行する。このような方法によれば、２次ディスチャージを実行する最適のタイミングの自動検出が可能になり、消去時間を減らす時に正確な復元時間を決定しうる。
【００３２】
一方、本発明の一実施形態では、第２ディスチャージ動作が第１ディスチャージ動作と共に進行する例が説明されたが、第２ディスチャージ動作は第１ディスチャージ動作の完了後に別途に進行しても良い。
【００３３】
また、ＣＳＬ電圧と基準電圧との比較が説明されたが、前記比較は、比較前に前記ＣＳＬ及び基準電圧を変更できる要素の連結により実行可能であるということは当業者ならば理解しうる。例えば、前記のように、前記ＣＳＬ電圧は、前記基準電圧との比較前に抵抗によりレベルが調整されうる。
【００３４】
また、本発明は特に代表的な一実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解しうる。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【００３５】
本発明は、半導体メモリ装置の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００３６】
【図１】従来のＮＡＮＤフラッシュメモリ装置のディスチャージ回路図である。
【図２】図１に示された第１及び第２ディスチャージ制御信号を示すタイミング図である。
【図３】本発明に係るＮＡＮＤフラッシュメモリ装置のディスチャージ回路図である。
【図４】図３に示された比較部におけるディスチャージ動作による入力電圧変化特性を示す図である。
【図５】図３に示された本発明に係るディスチャージ制御信号を示すタイミング図である。
【符号の説明】
【００３７】
３００    ディスチャージ回路
３０２    第１経路
３０４    第２経路
３０６    第１ノード
３０８    第２ノード
３１０    比較部
３１２    第２ディスチャージ制御信号発生部
３１４    プログラム制御信号
３１８    第２ディスチャージ制御信号
【図１】
2006313611.tif 000003
【図２】
2006313611.tif 000004
【図３】
2006313611.tif 000005
【図４】
2006313611.tif 000006
【図５】
2006313611.tif 000007