(57)【要約】【課題】  ＣＭＩＳ回路を有する半導体集積回路装置において、簡易な構成で、ソフトエラーの発生を抑止すること。【解決手段】  本発明にかかる半導体集積回路装置は、ＣＭＩＳインバータ１，２が半導体基板上に形成された半導体集積回路装置であって、ＰＭＩＳＦＥＴ  Ｐ２を構成する記憶ノード拡散層１０２と、ＮＭＩＳＦＥＴを構成する記憶ノード拡散層２０１を有し、記憶ノード拡散層１０２は、記憶ノード拡散層２０１の２つの対角線の延長線によって挟まれる領域外に配置されている。【選択図】  図２
2006339355.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、
前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、
前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、
前記第１の記憶ノード拡散層は、前記第２の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置され、
前記第２の記憶ノード拡散層は、前記第１の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されている、
半導体集積回路装置。
【請求項２】
入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、
前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、
前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、
前記第１導電型ＭＩＳＦＥＴの第１のゲート電極と対向する前記第１の記憶ノード拡散層端部から前記第１のゲート電極中央部までを含む第１の矩形領域は、前記第２導電型ＭＩＳＦＥＴの第２のゲート電極と対向する前記第２の記憶ノード拡散層端部から前記第２のゲート電極中央部までを含む第２の矩形領域の２つの対角線の延長線によって挟まれる領域外に配置され、
前記第２の記憶ノード拡散層の前記第２の矩形領域は、前記第１の記憶ノード拡散層の前記第１の矩形領域の２つの対角線の延長線によって挟まれる領域外に配置されている、
半導体集積回路装置。
【請求項３】
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層のうち少なくとも一つは、拡散層面積が概略０．５ｕｍ２以下である、
請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第１のＣＭＩＳ回路と前記第２のＣＭＩＳ回路は、標準使用状態での電圧は１．８Ｖ以下である、
請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記第１及び第２のＣＭＩＳ回路を構成する各々の前記第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥＴのＰＮ分離面は一つである、
請求項１又は２に記載の半導体集積回路装置。
【請求項６】
前記第１導電型ＭＩＳＦＥＴは、前記第１の記憶ノード拡散層と平行に形成された第１のゲート電極を有し、
前記第２導電型ＭＩＳＦＥＴは、前記第２の記憶ノード拡散層と平行に形成された第２のゲート電極を有し、
前記第１のゲート電極と前記第２のゲート電極は、ほぼ平行に形成されている、
請求項１に記載の半導体集積回路装置。
【請求項７】
前記第１導電型ＭＩＳＦＥＴの前記第１のゲート電極は、前記第１の記憶ノード拡散層と平行に形成され、
前記第２導電型ＭＩＳＦＥＴの前記第２のゲート電極は、前記第２の記憶ノード拡散層と平行に形成され、
前記第１のゲート電極と前記第２のゲート電極は、ほぼ平行に形成されている、
請求項２に記載の半導体集積回路装置。
【請求項８】
前記第１導電型ＭＩＳＦＥＴは、第２導電型ウェル領域に形成され、
前記第２導電型ＭＩＳＦＥＴは、第１導電型ウェル領域に形成され、
前記第１のゲート電極と前記第２のゲート電極は、前記第１導電型ウェル領域と前記第２導電型ウェル領域との分離面に対しほぼ垂直に形成されている、
請求項６又は７に記載の半導体集積回路装置。
【請求項９】
前記第１導電型ＭＩＳＦＥＴは、前記第１の記憶ノード拡散層と平行に形成された第１のゲート電極を有し、
前記第２導電型ＭＩＳＦＥＴは、前記第２の記憶ノード拡散層と平行に形成された第２のゲート電極を有し、
前記第１のゲート電極と前記第２のゲート電極は、ほぼ垂直に形成されている、
請求項１に記載の半導体集積回路装置。
【請求項１０】
前記第１導電型ＭＩＳＦＥＴの前記第１のゲート電極は、前記第１の記憶ノード拡散層と平行に形成され、
前記第２導電型ＭＩＳＦＥＴの前記第２のゲート電極は、前記第２の記憶ノード拡散層と平行に形成され、
前記第１のゲート電極と前記第２のゲート電極は、ほぼ垂直に形成されている、
請求項２に記載の半導体集積回路装置。
【請求項１１】
前記第１導電型ＭＩＳＦＥＴは、第２導電型ウェル領域に形成され、
前記第２導電型ＭＩＳＦＥＴは、第１導電型ウェル領域に形成され、
前記第１のゲート電極は、前記第１導電型ウェル領域と前記第２導電型ウェル領域との分離面に対しほぼ平行に形成され、
前記第２のゲート電極は、前記分離面に対しほぼ垂直に形成されている、
請求項９又は１０に記載の半導体集積回路装置。
【請求項１２】
入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、
前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、
前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、
前記第１導電型の第１の記憶ノード拡散層を有するＭＩＳＦＥＴのゲート電極と、前記第２導電型の第２の記憶ノード拡散層を有するＭＩＳＦＥＴのゲート電極は、互いにほぼ平行でかつＰＮ分離面に対してほぼ平行に配置され、
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、それぞれ、ＰＮ分離面に対して前記第１及び第２のゲート電極より遠い側に配置されている、
半導体集積回路装置。
【請求項１３】
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、ＰＮ分離面を挟んで対向して配置されている、
請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、前記第１の記憶ノード拡散層の短辺方向に延びる中心線と前記第２の記憶ノード拡散層の短辺方向に延びる中心線とがほぼ一致するように形成されている、
請求項１２に記載の半導体集積回路装置。
【請求項１５】
前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、前記第１及び第２の記憶ノード拡散層を通過する直線と前記第１及び第２の記憶ノード拡散層との交差部の長さＤが、次の（式１）の関係を満たすように形成されている、
請求項１２に記載の半導体集積回路装置。
前記第１の記憶ノード拡散層の短辺＋前記第２の記憶ノード拡散層の短辺  ≦  Ｄ  ≦  √２（前記第１の記憶ノード拡散層の短辺）＋√２（前記第２の記憶ノード拡散層の短辺）      （式１）
【請求項１６】
入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路がＳＯＩ基板上に形成された半導体集積回路装置であって、
前記第１のＣＭＩＳ回路は、並んで配置された第１のドレイン領域と第１のチャネル領域と第１のソース領域とから構成されるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型ＭＩＳＦＥＴを有し、
前記第２のＣＭＩＳ回路は、並んで配置された第２のドレイン領域と第２のチャネル領域と第２のソース領域とから構成されるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型ＭＩＳＦＥＴを有し、
前記第１導電型ＭＩＳＦＥＴは、前記第２のドレイン領域と前記第２のチャネル領域と前記第２のソース領域とが並ぶ方向における、前記第２のドレイン領域と前記第２のチャネル領域と前記第２のソース領域とに重なる領域をはずした領域に形成されている、
半導体集積回路装置。
【請求項１７】
前記第１のチャネル領域は、前記第２のチャネル領域の延在方向における、前記第２のチャネル領域と重なる領域をはずした領域に形成されている、
請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記第１のチャネル領域と前記第２のチャネル領域とは、ほぼ平行に形成されている、
請求項１６又は１７に記載の半導体集積回路装置。
入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置の設計方法であって、
前記第１のＣＭＩＳ回路の第１導電型ＭＩＳＦＥＴに設けられるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層の形状を決定し、
前記第２のＣＭＩＳ回路の第２導電型ＭＩＳＦＥＴに設けられるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層の形状を決定し、
前記第２の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されるように前記第１の記憶ノード拡散層の位置を決定し、
前記第１の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されるように前記第２の記憶ノード拡散層の位置を決定する、
半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその設計方法に関し、特にＣＭＩＳ回路を有する半導体集積回路装置及びその設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化が急速に進んでおり、この微細化とともに電源電圧も低下してきている。そして、このような中でソフトエラーの問題が深刻となってきている。
【０００３】
ソフトエラーは、シングルイベント・アップセット（Single-event upset:SEU）とも呼ばれ、ＳＲＡＭなどのメモリセルに保持されたデータが反転してしまう現象のことである。ソフトエラーは、放射性不純物から生成されるα線や、宇宙から地上に到達する宇宙線中性子などの放射線の影響により発生する。特に、微細化によりメモリセルの蓄積電荷量が小さくなっているため、データの反転が起こりやすくなっており、ソフトエラーに対する耐性が低下している。そして、従来は主にメモリセルについてのソフトエラー対策がとられてきたが、データを記憶（保持）しておく機能のあるフリップ・フロップ回路（以下Ｆ／Ｆ回路）やラッチ回路などの論理回路についてもソフトエラー対策が必要となってきている。
【０００４】
ここで、従来の一般的なラッチ回路に発生するソフトエラーについて説明する。図１０は、従来の一般的なラッチ回路の構成を示している。図に示されるように、ラッチ回路は、ＭＩＳＦＥＴ（Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ―Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有するＣＭＩＳインバータ９０１とＣＭＩＳインバータ２から構成されている。ＣＭＩＳインバータ９０１の出力は、ＣＭＩＳインバータ９０２に入力され、ＣＭＩＳインバータ９０２の出力は、ＣＭＩＳインバータ９０１に入力されて、互いに逆論理のデータを出力し、データを安定的に保持する。
【０００５】
図１１は、従来の一般的なＣＭＩＳ回路の構成を示す模式断面図である。例えば、図１０のＣＭＩＳインバータ９０１や９０２の構成例である。このＣＭＩＳ回路は、半導体基板９３０上のＰウェル領域９３１に形成されたＮＭＩＳＦＥＴ  Ｎ９１０と、Ｎウェル領域９３２に形成されたＰＭＩＳＦＥＴ  Ｐ９２０を有し、Ｐウェル領域９３１とＮウェル領域９３２は、分離絶縁膜９３３によりＰＮ分離されている。
【０００６】
ＮＭＩＳＦＥＴ  Ｎ９１０は、Ｎウェル領域９３１上に絶縁膜（不図示）を介してゲート電極９１１が形成され、ゲート電極９１１の両側のＰウェル領域９３１内に記憶ノード拡散層９１２，電源拡散層９１３が形成されている。記憶ノード拡散層９１２は、Ｎ型拡散層であり、ＮＭＩＳＦＥＴのドレインとなって、データを保持し出力する。電源拡散層９１３は、Ｎ型拡散層であり、ＮＭＩＳＦＥＴのソースとなって、接地電位に接続される。
【０００７】
ＰＭＩＳＦＥＴ  Ｐ９２０は、ＮＭＩＳＦＥＴ  Ｎ９１０と同様に、Ｎウェル領域９３２上に絶縁膜（不図示）を介してゲート電極９２１が形成され、ゲート電極９２１の両側のＮウェル領域９３２内に記憶ノード拡散層９２２，電源拡散層９２３が形成されている。例えば、記憶ノード拡散層９２２は、Ｐ型拡散層であり、ＰＭＩＳＦＥＴのドレインとなって、データを保持し出力する。電源拡散層９２３は、Ｐ型拡散層であり、ＰＭＩＳＦＥＴのソースとなって、電源電位に接続される。
【０００８】
例えば、外部から記憶ノード拡散層９１２に向かって放射線が飛来すると、Ｐウェル領域９３１内の放射線が通過した部分に電子・正孔対が発生する。そうすると、発生した電子が記憶ノード拡散層９１２に収集され、この電子が閾値を超えると保持し出力しているデータが反転してしまう。ＮＭＩＳＦＥＴでは、「Ｈレベル（データ１）」を記憶している場合、放射線により電子が収集されて、「Ｌレベル（データ０）」に反転する。
【０００９】
同様に、外部から記憶ノード拡散層９２２に向かって放射線が飛来すると、Ｎウェル領域９３２内の放射線が通過した部分に電子・正孔対が発生する。そうすると、発生した正孔が記憶ノード拡散層９２２に収集され、この正孔が閾値を超えると保持し出力しているデータが反転してしまう。ＰＭＩＳＦＥＴでは、「Ｌレベル」を記憶している場合、放射線により正孔が収集されて、「Ｈレベル」に反転する。
【００１０】
図１０のようなラッチ回路では、ＣＭＩＳインバータ９０１と９０２で逆の論理情報を保持するため、ＣＭＩＳインバータ９０１と９０２のうち、一方のインバータのＮＭＩＳＦＥＴのノード拡散層と、他方のインバータのＰＭＩＳＦＥＴのノード拡散層とで逆の論理情報（論理レベル）を保持している。したがって、このようなラッチ回路でソフトエラーになる可能性として最も厳しい条件は、「Ｈレベル」を記憶しているＮＭＩＳＦＥＴの記憶ノード拡散層に電子が収集され、「Ｌレベル」を記憶しているＰＭＩＳＦＥＴの記憶ノード拡散層に正孔が同時に収集される時である。
【００１１】
従来の論理回路のソフトエラー対策として、例えば、非特許文献１や特許文献１が知られている。非特許文献１では、Ｆ／Ｆ回路の記憶ノードに容量を付加してデータの反転を抑止しており、特許文献１では、保持ノードに新たに回路を追加してデータの反転を抑止している。しかしながら、非特許文献１や特許文献１では、付加容量や追加回路などにより回路規模が大きくなりレイアウト面積の増加や、動作速度の遅延などアクセス上の問題がある。
【００１２】
そこで、回路等を追加することなくソフトエラーを防ぐ方法として、非特許文献２や特許文献２が知られている。非特許文献２には、ＭＩＳＦＥＴの拡散層の配置に着目し、拡散層と基板（ウェル）電位がソフトエラーに影響することが記載されている。
【００１３】
特許文献２では、記憶（保持）ノードを構成するＭＩＳＦＥＴの拡散層の形状を工夫し、放射線によって発生した電子・正孔対の電荷収集を抑止している。しかしながら、特許文献２では、拡散層を複雑に折り曲げているため、製造バラツキの原因ともなる。また、拡散層を折り曲げることにより、拡散層の面積が大きくなるため、通過する放射線によっては、電子・正孔対をより多く収集してしまうことも考えられる。
【００１４】
一方、従来から、非特許文献３のように、ＳＲＡＭセルのソフトエラーではＮＭＩＳＦＥＴ（電子の収集）が着目されていた。非特許文献３では、ＳＲＡＭを構成するＮＭＩＳＦＥＴの領域、すなわちＰウェルの対角線長ｄがＳＥＲ（ソフトエラーレート）に関係することが示されている。非特許文献３のＦｉｇ．１によれば、メモリセルの電圧が同じであれば、ノード拡散層が大きいほどＳＥＲが悪いことが判る。
【００１５】
また、最近では、非特許文献４のように、ＰＭＩＳＦＥＴ（正孔収集）によるソフトエラーも今後増加すると報告されている。非特許文献４のＦｉｇ．６では、シミュレーション結果として、ＳＲＡＭの電圧が低くなってくると全体のＳＥＲに占めるＰＭＩＳＦＥＴによる成分が増加してくることが示されている。このことは、微細化が進みノード拡散層のサイズが小さくなるとより顕著になってくる。しかしながら、従来ＳＲＡＭセルにおいて、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのノード拡散層の配置に関して、放射線によって発生した電荷（電子・正孔）の収集を考慮して両拡散層の配置は決めておらず、セルサイズの制約や歩留まり向上の面（加工精度の面）、回路動作の面から拡散層の配置や形状が決められていた。特にＰＭＯＳＦＥＴの拡散層については考慮されていなかった。
【００１６】
他方、ソフトエラー対策やＭＩＳＦＥＴ特性向上の面から有力とされているＳＯＩ（Silicon. On Insulator）デバイスが知られている。図１２は、従来の一般的なＳＯＩ構造のＭＩＳＦＥＴの構成を示す断面斜視図である。例えば、このＭＩＳＦＥＴは、半導体基板９５０上に絶縁膜９５１が形成され、この絶縁膜９５１上にドレイン拡散層９５３、ソース拡散層９５４が形成され、ドレイン拡散層９５３とソース拡散層９５４の間のチャネル領域９５５上に絶縁膜（不図示）を介してゲート電極９５２が形成されている。
【００１７】
ＳＯＩ構造のＭＩＳＦＥＴでは、図１２に示すように、ドレイン拡散層（記憶ノード拡散層）９５３の下部にウェル領域がない構造やウェル領域が存在しても通常基板の場合に比べて薄層であるため、放射線によって発生した電子・正孔がドレイン拡散層９５３に収集される量（収集電荷量）が少ない。したがって、ＳＯＩデバイスではソフトエラー率が向上することになる。
【００１８】
しかしながら、非特許文献５には、ＳＯＩデバイスの場合、放射線による寄生バイポーラ効果による情報消失の問題が示されている。この問題は、図１２中（ａ）のように、ソース・チャネル・ドレイン間を放射線（イオン）が貫通した場合や、図１２中（ｂ）のように、チャネル領域の延在方向に向かって放射線がチャネル領域を貫通した場合などに発生する。このため、ＳＯＩデバイスによるソフトエラー対策にも限界がある。
【非特許文献１】タナイ・カーミック（Tanay Karnik）他著、「セレクティブ・ノード・エンジニアリング・フォー・チップレベル・ソフト・エラー・レート・インプルーブメント（Selective Node Engineering for Chip-Level Soft Error Rate Improvement）」、２００２  シンポジウム・オン・ブイエルエスアイ・サーキット・ダイジェスト・オブ・テクニカル・ペーパーズ（Symposium On VLSI Circuits Digest of Technical Papers）、２００２年、ｐ．２０４−２０５
【非特許文献２】ティー・カリン（T.Calin）他著、「トポロジーリレイテッド・アプセット・メカニズム・イン・デザイン・ハードエンド・ストレージ・セル（Topology-Related Upset Mechanisms in Design Hardened Storage Cells）」、ラジエーション・アンド・イッツ・エフェクツ・オン・コンポーネンツ・アンド・システム（Radiation and Its Effects on Components and Systems）、ＲＡＤＥＣＳ９７、フォース・ユーロピアン・カンファレンス・オン（Fourth European Conference on）、１９９７年９月１５日−１９日
【非特許文献３】エフ・オオツカ（F.Ootsuka）他著、「ア・ノヴェル・０．２０μｍ・フル・シーモス・エスラム・セル・ユージング・スタックド・クロス・カップル・ウィズ・エンハンスド・ソフト・エラー・イミューニティ（A Novel 0.20μm Full CMOS SRAM Cell Using Stacked Cross Couple with Enhanced Soft Error Immunity）、ＩＥＥＥ  ＩＥＤＭ９８（IEDM:International Electron Devices Meeting）、１９９８年、ｐ．２０５−２０８
【非特許文献４】ユキヤ・カワカミ（Yukiya Kawakami）他著、「インベスティゲイション・オブ・ソフト・エラー・レート・インクルーディング・マルチビット・アプセット・イン・アドバンスド・エスラム・ユージング・ニュートロン・イラディエーション・テスト・アンド・スリーディー・ミックスドモード・デバイス・シミュレーション（Investigation of Soft Error Rate Including Multi-Bit Upsets in Advanced SRAM Using Neutron Irradiation Test and 3D Mixed-Mode Device Simulation）」、ＩＥＥＥ  ＩＥＤＭ０４、２００４年、ｐ．９４５−９４８
【非特許文献５】ヒデユキ・イワタ（Hideyuki Iwata）他著、「ニューメリカル・アナリシス・オブ・アルファ・パーティクル・インデュースド・ソフト・エラー・イン・エスオーアイ・モス・デバイス（Numerical Analysis of Alpha-Particle-Induced Soft Errors in SOI MOS Devices）」、アイイーイーイー・トランザクション・オン・エレクトロン・デバイス（IEEE TRANSACTIONS ON ELECTRON DEVICES）、ＶＯＬ．３９、ＮＯ．５、１９９２年５月、ｐ．１１８４−１１９０
【特許文献１】特開２００３−２７３７０９号公報
【特許文献２】特開平９−３３０９８６
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このように、論理回路についてのソフトエラー対策が望まれているとともに、ＮＭＩＳＦＥＴのみならずＰＭＩＳＦＥＴについてのソフトエラー対策が必要とされている。しかしながら、従来の半導体集積回路装置では、ソフトエラー対策のために新たに回路等が追加されたり、拡散層の形状が複雑になってしまうため、ＣＭＩＳ回路を有する半導体集積回路装置において、簡易な構成で、ソフトエラーの発生を抑止することは困難であった。
【課題を解決するための手段】
【００２０】
本発明にかかる半導体集積回路装置は、入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、前記第１の記憶ノード拡散層は、前記第２の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置され、前記第２の記憶ノード拡散層は、前記第１の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されているものである。
【００２１】
本発明にかかる半導体集積回路装置によれば、一方の記憶ノード拡散層の２つの対角線の延長上線に挟まれる領域を外した領域に、他方の記憶ノード拡散層を配置することで、両方の記憶ノード拡散層を通過する直線において、一方の記憶ノード拡散層の通過長が最大のとき、他方の記憶ノード拡散層の通過長が最小となる。したがって、放射線が通過した場合に、両方の記憶ノード拡散層で論理レベルが同時に反転することを抑止できるため、ソフトエラーの発生率を低減することができる。
【００２２】
本発明にかかる半導体集積回路装置は、入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、前記第１導電型ＭＩＳＦＥＴの第１のゲート電極と対向する前記第１の記憶ノード拡散層端部から前記第１のゲート電極中央部までを含む第１の矩形領域は、前記第２導電型ＭＩＳＦＥＴの第２のゲート電極と対向する前記第２の記憶ノード拡散層端部から前記第２のゲート電極中央部までを含む第２の矩形領域の２つの対角線の延長線によって挟まれる領域外に配置され、前記第２の記憶ノード拡散層の前記第２の矩形領域は、前記第１の記憶ノード拡散層の前記第１の矩形領域の２つの対角線の延長線によって挟まれる領域外に配置されているものである。
【００２３】
本発明にかかる半導体集積回路装置によれば、一方の記憶ノード拡散層からゲート電極中央部までの一方の矩形領域の２つの対角線の延長上線に挟まれる領域を外した領域に、他方の記憶ノード拡散層からゲート電極中央部までの他方の矩形領域を配置することで、両方の記憶ノード拡散層を含む矩形領域を通過する直線における、一方の矩形領域の通過長が最大のとき、他方の矩形領域の通過長が最小となる。したがって、放射線が通過した場合に、両方の記憶ノード拡散層で論理レベルが同時に反転することを抑止できるため、ソフトエラーの発生率を低減することができる。
【００２４】
本発明にかかる半導体集積回路装置は、入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路が半導体基板上に形成された半導体集積回路装置であって、前記第１のＣＭＩＳ回路は、第１導電型ＭＩＳＦＥＴを有する構成であるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層を有し、前記第２のＣＭＩＳ回路は、第２導電型ＭＩＳＦＥＴを有する構成であるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層を有し、前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、概略長方形状に形成され、前記第１導電型の第１の記憶ノード拡散層を有するＭＩＳＦＥＴのゲート電極と、前記第２導電型の第２の記憶ノード拡散層を有するＭＩＳＦＥＴのゲート電極は、互いにほぼ平行でかつＰＮ分離面に対してほぼ平行に配置され、前記第１の記憶ノード拡散層と前記第２の記憶ノード拡散層は、それぞれ、ＰＮ分離面に対して前記第１及び第２のゲート電極より遠い側に配置されているものである。
【００２５】
本発明にかかる半導体集積回路装置によれば、一方の記憶ノード拡散層と他方の記憶ノード拡散層とが、ゲート電極の両側部のうち互いに遠ざかる側に配置することで、逆論理を記憶する記憶ノードの距離がより遠くなる。したがって、放射線が通過した場合に、両方の記憶ノード拡散層で論理レベルが同時に反転することを抑止できるため、ソフトエラーの発生率を低減することができる。
【００２６】
本発明にかかる半導体集積回路装置は、入力信号に応じて第１もしくは第２の論理レベルの信号を出力する第１及び第２のＣＭＩＳ回路がＳＯＩ基板上に形成された半導体集積回路装置であって、前記第１のＣＭＩＳ回路は、並んで配置された第１のドレイン領域と第１のチャネル領域と第１のソース領域とから構成されるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型ＭＩＳＦＥＴを有し、前記第２のＣＭＩＳ回路は、並んで配置された第２のドレイン領域と第２のチャネル領域と第２のソース領域とから構成されるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型ＭＩＳＦＥＴを有し、前記第１導電型ＭＩＳＦＥＴは、前記第２のドレイン領域と前記第２のチャネル領域と前記第２のソース領域とが並ぶ方向における、前記第２のドレイン領域と前記第２のチャネル領域と前記第２のソース領域とに重なる領域をはずした領域に形成されているものである。
【００２７】
本発明にかかる半導体集積回路装置によれば、逆の論理レベルを記憶するＭＩＳＦＥＴをソース・ドレイン方向の領域をはずした領域に配置することにより、一方のＭＩＳＦＥＴのソース・ドレイン間を通過する直線が、他方のＭＩＳＦＥＴのソース・ドレイン間を通過することがなくなる。したがって、放射線が通過した場合に、両方のＭＩＳＦＥＴで論理レベルが同時に反転することを抑止できるため、ソフトエラーの発生率を低減することができる。
【００２８】
本発明にかかる半導体集積回路装置の設計方法は、前記第１のＣＭＩＳ回路の第１導電型ＭＩＳＦＥＴに設けられるとともに前記第２のＣＭＩＳ回路へ第１の論理レベルの信号を出力する第１導電型の第１の記憶ノード拡散層の形状を決定し、前記第２のＣＭＩＳ回路の第２導電型ＭＩＳＦＥＴに設けられるとともに前記第１のＣＭＩＳ回路へ第２の論理レベルの信号を出力する第２導電型の第２の記憶ノード拡散層の形状を決定し、前記第２の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されるように前記第１の記憶ノード拡散層の位置を決定し、前記第１の記憶ノード拡散層の２つの対角線の延長線によって挟まれる領域外に配置されるように前記第２の記憶ノード拡散層の位置を決定するものである。
【００２９】
本発明にかかる半導体集積回路装置の設計方法によれば、一方の記憶ノード拡散層の２つの対角線の延長上線に挟まれる領域を外した領域に、他方の記憶ノード拡散層を配置することで、両方の記憶ノード拡散層を通過する直線において、一方の記憶ノード拡散層の通過長が最大のとき、他方の記憶ノード拡散層の通過長が最小となる。したがって、放射線が通過した場合に、両方の記憶ノード拡散層で論理レベルが同時に反転することを抑止できるため、ソフトエラーの発生率を低減することができる。
【発明の効果】
【００３０】
本発明によれば、ＣＭＩＳ回路を有する半導体集積回路装置において、簡易な構成で、ソフトエラーの発生を抑止することができる。
【発明を実施するための最良の形態】
【００３１】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、逆の論理情報を保持する２つのＣＭＩＳ回路を有し、一方のＣＭＩＳ回路で第１の論理情報を保持するＮＭＩＳＦＥＴの記憶ノード拡散層と、他方のＣＭＩＳ回路で第２の論理情報を保持するＰＭＩＳＦＥＴの記憶ノード拡散層とが、互いの対角線の延長上を外し遠ざかる位置に配置されていることを特徴としている。
【００３２】
ここで、図１を用いて、本実施形態にかかる半導体集積回路装置で用いられるラッチ回路の構成について説明する。図に示されるように、このラッチ回路は、ＣＭＩＳインバータ１とＣＭＩＳインバータ２から構成されている。ＣＭＩＳインバータ１，２は、それぞれ入力信号に応じた論理レベルの信号（データ）を出力する。ＣＭＩＳインバータ１の出力は、ＣＭＩＳインバータ２に入力され、ＣＭＩＳインバータ２の出力は、ＣＭＩＳインバータ１に入力されて、互いに逆論理のデータを出力し、データを安定的に保持する。
【００３３】
ＣＭＩＳインバータ１は、ＰＭＩＳＦＥＴ  Ｐ１とＮＭＩＳＦＥＴ  Ｎ１を有し、ＣＭＩＳインバータ２は、ＰＭＩＳＦＥＴ  Ｐ２とＮＭＩＳＦＥＴ  Ｎ２を有している。
【００３４】
ＰＭＩＳＦＥＴ  Ｐ１とＮＭＩＳＦＥＴ  Ｎ１は、電源Ｖｃｃと接地電位ＧＮＤの間に直列に接続されている。すなわち、ＰＭＩＳＦＥＴ  Ｐ１のソースは電源Ｖｃｃに接続され、ＮＭＩＳＦＥＴ  Ｎ１のソースは接地電位ＧＮＤに接続されている。ＰＭＩＳＦＥＴ  Ｐ１とＮＭＩＳＦＥＴ  Ｎ１のゲートが互いに共通接続され、各ゲートが入力ノードＮＡ１となって、入力ノードＮＡ１に外部からの信号が入力される。ＰＭＩＳＦＥＴ  Ｐ１とＮＭＩＳＦＥＴ  Ｎ１のドレインが互いに共通接続され、各ドレインが記憶ノードＮＢ１となる。記憶ノードＮＢ１は、論理データを記憶し出力するノードであり、記憶ノードＮＢ１を介して、外部へ信号が出力されるとともに、ＣＭＩＳインバータ２へ信号が出力される。
【００３５】
ＰＭＩＳＦＥＴ  Ｐ２とＮＭＩＳＦＥＴ  Ｎ２は、ＣＭＩＳインバータ１と同様に、電源Ｖｃｃと接地電位ＧＮＤの間に直列に接続され、入力ノードＮＡ２にＣＭＩＳインバータ１の記憶ノードＮＢ１からの信号が入力され、記憶ノードＮＢ２からＣＭＩＳインバータ１の入力ノードＮＡ１へ信号が出力される。
【００３６】
次に、図２を用いて、図１のラッチ回路のレイアウトについて説明する。本実施形態にかかるラッチ回路は、例えば、１層の配線層から形成されている。
【００３７】
半導体基板上にＮウェル領域１０とＰウェル領域２０が形成されており、Ｎウェル領域１０とＰウェル領域２０との隣接する面がＰＮ分離面３０となる。半導体基板の表面上に、絶縁膜（不図示）を介してゲート電極３０１，３０２がＰＮ分離面３０と垂直な方向に延在して形成されている。
【００３８】
Ｎウェル領域１０には、ゲート電極３０１とゲート電極３０２の間の領域に電源拡散層１０３が形成され、ゲート電極３０１の電源拡散層１０３と反対側の領域に記憶ノード拡散層１０１が形成され、ゲート電極３０２の電源拡散層１０３と反対側の領域に記憶ノード拡散層１０２が形成されている。記憶ノード拡散層１０１とゲート電極３０１と電源拡散層１０３により、ＰＭＩＳＦＥＴ  Ｐ１が構成され、記憶ノード拡散層１０２とゲート電極３０２と電源拡散層１０３により、ＰＭＩＳＦＥＴ  Ｐ２が構成される。
【００３９】
電源拡散層１０３は、Ｐ型拡散層であり、ＰＭＩＳＦＥＴ  Ｐ１，Ｐ２の共通のソースとなって、電源Ｖｃｃに接続される。記憶ノード拡散層１０１は、Ｐ型拡散層であり、ＰＭＩＳＦＥＴ  Ｐ１のドレインとなって、記憶ノードＮＢ１へ保持したデータを出力する。同様に、記憶ノード拡散層１０２は、Ｐ型拡散層であり、ＰＭＩＳＦＥＴ  Ｐ２のドレインとなって、記憶ノードＮＢ２へ保持したデータを出力する。
【００４０】
Ｐウェル領域２０には、ゲート電極３０１とゲート電極３０２の間の領域に電源拡散層２０３が形成され、ゲート電極３０１の電源拡散層２０３と反対側の領域に記憶ノード拡散層２０１が形成され、ゲート電極３０２の電源拡散層２０３と反対側の領域に記憶ノード拡散層２０２が形成されている。記憶ノード拡散層２０１とゲート電極３０１と電源拡散層２０３により、ＮＭＩＳＦＥＴ  Ｎ１が構成され、記憶ノード拡散層２０２とゲート電極３０２と電源拡散層２０３により、ＮＭＩＳＦＥＴ  Ｎ２が構成される。
【００４１】
電源拡散層２０３は、Ｎ型拡散層であり、ＮＭＩＳＦＥＴ  Ｎ１，Ｎ２の共通のソースとなって、接地電位ＧＮＤに接続される。記憶ノード拡散層２０１は、Ｎ型拡散層であり、ＮＭＩＳＦＥＴ  Ｎ１のドレインとなって、記憶ノードＮＢ１へ保持したデータを出力する。同様に、記憶ノード拡散層２０２は、Ｎ型拡散層であり、ＮＭＩＳＦＥＴ  Ｎ２のドレインとなって、記憶ノードＮＢ２へ保持したデータを出力する。
【００４２】
配線３０３が、ＰＮ分離面３０と垂直に、記憶ノード拡散層１０１上から記憶ノード拡散層２０１上へ延在して形成されている。配線３０５が、ＰＮ分離面３０と平行に、配線３０３の中央部近傍からゲート電極３０２の中央部近傍へ延在して形成されている。配線３０３と記憶ノード拡散層１０１，２０１、配線３０５とゲート電極３０２はそれぞれコンタクトを介して接続されており（コンタクトは不図示）、記憶ノード拡散層１０１と記憶ノード拡散層２０１とゲート電極３０２が電気的に接続される。配線３０３が記憶ノードＮＢ１となり、ゲート電極３０２が入力ノードＮＡ２となる。
【００４３】
同様に、配線３０４が、記憶ノード拡散層１０２上から記憶ノード拡散層２０２上へ延在して形成され、配線３０６が、配線３０４の中央部近傍からゲート電極３０１の中央部近傍へ延在して形成され、記憶ノード拡散層１０２と記憶ノード拡散層２０２とゲート電極３０１が電気的に接続される。配線３０４が記憶ノードＮＢ２となり、ゲート電極３０１が入力ノードＮＡ１となる。
【００４４】
それぞれの拡散層は、ＰＮ分離面３０を介して線対称に形成されている。すなわち、記憶ノード拡散層１０１と記憶ノード拡散層２０１、記憶ノード拡散層１０２と記憶ノード拡散層２０２、電源拡散層１０３と電源拡散層２０３は、それぞれ同様の形状を有し、それぞれＰＮ分離面３０を介して対向する位置に形成されている。記憶ノード拡散層１０１，１０２と記憶ノード拡散層２０１，２０２は、矩形（長方形）の拡散層であり、短辺方向がＰＮ分離面３０に平行で、長辺方向がＰＮ分離面に垂直となっている。
【００４５】
本実施形態では、記憶ノード拡散層１０１と記憶ノード拡散層２０２、記憶ノード拡散層１０２と記憶ノード拡散層２０１のそれぞれの位置関係、すなわち、互いのＣＭＩＳ回路で逆の論理情報を保持する２つの記憶ノード拡散層の位置に特徴がある。例えば、「Ｈレベル（データ１）」を記憶するＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１の対角線の延長線（Ｌ１０）上には、「Ｌレベル（データ０）」を記憶するＰＭＩＳＦＥＴ  Ｐ２の記憶ノード拡散層１０２は設けられておらず、この対角線の延長線上をはずして記憶ノード拡散層２０１から遠ざかる位置に記憶ノード拡散層１０２が形成されている。同様に、「Ｌレベル」を記憶するＰＭＩＳＦＥＴ  Ｐ２の記憶ノード拡散層１０２の対角線の延長線（Ｌ２０）上には、「Ｈレベル」を記憶するＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１は設けられておらず、この対角線の延長線上をはずして記憶ノード拡散層１０２から遠くなる位置に記憶ノード拡散層２０１が形成されている。
【００４６】
ここで、この記憶ノード拡散層の位置関係について説明する。図２のように、ＭＩＳＦＥＴのソース・ドレイン拡散層は、一般的に矩形（実質長方形）である。また、拡散層における放射線通過時の電荷収集量は、拡散層（空乏層）と発生した２次イオン（電子・正孔対）の軌跡の重なり長に比例する。本実施形態では、最もソフトエラーが発生しやすい条件、すなわち、「Ｈレベル」を記憶しているＮＭＩＳＦＥＴの記憶ノード拡散層と、「Ｌレベル」を記憶しているＰＭＩＳＦＥＴの記憶ノード拡散層とを同時に放射線が通過する場合に、この通過長ができるだけ小さくなるようにする。
【００４７】
一般的な矩形で考えると、２つの矩形の各２辺の長さを（ａ＊ｂ）、（ｃ＊ｄ）として、これらの矩形が同一平面に任意に配置（但し、重なってはいないとする）されている場合、両方の矩形上を通過する一つの直線が両方の矩形と交差する（重なる）部分の長さ（通過長Ｄ）は、直線が少なくとも一つの矩形の対辺（対向する２つの辺）を通る時には次の式１で表される。尚、式１で、ｍｉｎ（ｘ，ｙ）はｘ、ｙのうち小さい方を示している。
【００４８】
ｍｉｎ［ｍｉｎ（ａ，ｂ），ｍｉｎ（ｃ，ｄ）］  ≦  Ｄ  ≦  （ａ２＋ｂ２）１／２＋（ｃ２+ｄ２）１／２      (式１)
【００４９】
この通過長Ｄを放射線（イオン）が拡散層（空乏層）を通過する軌跡と考えれば、通過長Ｄが長いほどソフトエラー率（ＳＥＲと記す）が高くなる（悪くなる）ことを意味する。
【００５０】
ここで、通過長Ｄを、「Ｈレベル」を記憶するＮＭＩＳＦＥＴの記憶ノード拡散層を通過する部分の長さＤｎと、「Ｌレベル」を記憶するＰＭＩＳＦＥＴの記憶ノード拡散層を通過する部分の長さＤｐとに分けると式２となる。
【００５１】
Ｄ＝Ｄｎ＋Ｄｐ      （式２）
【００５２】
Ｄｎは「Ｈレベル」の情報を記憶するＮＭＩＳＦＥＴの記憶ノード拡散層に電子が収集される指標で、Ｄｐは「Ｌレベル」の情報を記憶するＰＭＩＳＦＥＴの記憶ノード拡散層に正孔が収集される指標を示す。実際には、Ｎ型拡散層とＰ型拡散層とで、電子と正孔の収集率が異なるため、この重み付けを加えた通過長Ｄ'は、式３となる。
【００５３】
Ｄ'＝Ｄｎ＋αＤｐ  （０＜α＜１）    （式３）
【００５４】
式３で、αはＮ型拡散層とＰ型拡散層で電子と正孔の収集率の差を補正する係数である。例えば、半導体装置の微細化・低電圧化が進むにつれて、ＳＥＲに占めるＤｐの寄与率が増加するため、αは大きくなる。
【００５５】
この通過長Ｄ'がなるべく小さくなるように記憶ノード拡散層を配置することが好ましい。特に、本実施形態では、ＤｐまたはＤｎの一方が最大値あるいは最大値近傍の値の時に、他方はできるだけ小さくなるようにＭＩＳＦＥＴの記憶ノード拡散層を配置することが好ましい。例えば、次の式４を満たす位置関係とする。尚、式４で、ｍａｘ（ｘ，ｙ）はｘ、ｙのうち大きい方を示している。
【００５６】
ｍｉｎ（ａ，ｂ）＋ｍｉｎ（ｃ，ｄ）≦Ｄ'≦ｍａｘ（ａ，ｂ）＋ｍａｘ（ｃ，ｄ）      (式４)
【００５７】
すなわち、２つの記憶ノード拡散層の通過長の合計を、２つの記憶ノード拡散層の長辺の和より小さくなるようにする（式４の右辺）。図３は、この式４を満たす位置に２つの記憶ノード拡散層を配置する例を示している。また、図３では、記憶ノード拡散層２０１（１０２）の対角線を記憶ノード１０２（２０１）の方に延長した時に、他方の拡散層の２辺と交わらない位置関係になっている。尚、ここでは、記憶ノード拡散層２０１と記憶ノード拡散層１０２の位置について説明するが、記憶ノード拡散層２０２と記憶ノード拡散層１０１も同様の位置に配置される。
【００５８】
例えば、ＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１に着目すると、記憶ノード拡散層２０１の二つの対角線をＰＮ分離面３０へ向かって延伸して２直線で挟まれた領域、すなわち、記憶ノード拡散層２０１の二つの対角線の延長線（Ｌ１０，Ｌ１１）に挟まれる領域のうち記憶ノード拡散層２０１の短辺を挟む側の領域（図３中（ａ））を外した領域に、逆論理を保持するＰＭＩＳＦＥＴ  Ｐ２の記憶ノード拡散層１０２を設ける。つまり、記憶ノード拡散層２０１の二つの対角線の延長線に挟まれる領域のうち記憶ノード拡散層２０１の長辺を挟む側の領域（図３中（ｂ））に、記憶ノード拡散層１０２を設けるようにする。同様に、記憶ノード拡散層１０２の二つの対角線の延長線（Ｌ２０，Ｌ２１）に挟まれる領域（図３中（ａ'））を外した領域に、ＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１を設ける。
【００５９】
また、図４に示すように、ＮＭＩＳＦＥＴ  Ｎ１のゲート電極３０１と、ＰＭＩＳＦＥＴ  Ｐ２のゲート電極３０２とが互いに垂直に配置される場合、すなわち、ゲート電極３０１がＰＮ分離面３０に垂直で、ゲート電極３０２がＰＮ分離面３０に平行の場合も、図３と同様に記憶ノード拡散層を配置する。つまり、記憶ノード拡散層２０１の二つの対角線（Ｌ１０，Ｌ１１）で挟まれる短辺側の領域（図４中（ａ））には、逆論理を保持する記憶ノード拡散層１０２を設けず、この領域を外して、記憶ノード拡散層２０１の二つの対角線で挟まれる長辺側の領域（図４中（ｂ））に、記憶ノード拡散層１０２を設けるようにする。尚、ここでは、ＰＭＩＳＦＥＴの配置について、ＰＮ分離面３０に対して、近い側に記憶ノード拡散層１０２を設け、遠い側に電源拡散層１０３を設けているが、ＰＮ分離面３０に対して、近い側に電源拡散層１０３、遠い側に記憶ノード拡散層１０２を設けて、記憶ノード拡散層１０２を記憶ノード拡散層２０１からさらに遠ざけるようにしてもよい。
【００６０】
このように、本実施形態では、逆論理の情報を保持する記憶ノード拡散層を、記憶ノード拡散層の対角線上から遠ざかる位置に形成することにより、放射線通過時に、一方の記憶ノード拡散層における通過長が最大のときに、他方の記憶ノード拡散層における通過長が最小となる。したがって、逆論理の情報を保持する２つの記憶ノード拡散層が同時に反転するような、最もソフトエラーが発生しうる状態を回避できるため、ソフトエラーの発生を抑止することができる。
【００６１】
また、微細化によって、記憶ノード拡散層が縮小化や、信頼性確保や消費電力の観点から電源電圧（記憶ノード電位）が低下する。これらによって記憶ノードの蓄積電荷量が減少する。一方、記憶ノード拡散層面積が縮小されることによって、放射線によって発生した電荷収集が減少する。次世代製品のソフトエラー率（ＳＥＲ）は、一般に「蓄積電荷量の減少」と「電荷収集の減少」のトレードオフで決まる。
【００６２】
ここで、本実施形態を適用した時に効果が顕著になる条件を示す。ＳＥＲを決定する要因として、当該回路の記憶ノード論理が反転するのに必要な最低電荷量（臨界電荷量：Ｑｃ）がある。微細化によってこのＱｃがどのようになるかを図５に示す。図５は、記憶ノード拡散層面積（ここではＰＭＩＳＦＥＴ＋ＮＭＩＳＦＥＴ）Ｓａと臨界電荷量Ｑｃの関係を示したものであり、この臨界電荷量ＱｃはシミュレーションによってＣＭＩＳ構成のフリップ・フロップ回路の臨界電荷量を計算したものである。尚、各々の記憶ノード拡散層面積Ｓａにおける保持電圧は、一般的なスケーリング則に従って変化させている。
【００６３】
一般に、放射線によってＳｉ基板中で発生する電荷は、α粒子で１０ｆＣ〜１５ｆＣ／ｕｍで、高エネルギー中性子では１００ｆＣ〜１５０ｆＣ／ｕｍである。非常に単純に考えるとＭＯＳＦＥＴのゲート幅Ｗが１ｕｍあれば、α粒子によって発生した電荷を１０ｆＣ程度収集する場合があることになる。従って、１０ｆＣ以下の臨界電荷量の回路では、極端にＳＥＲが悪くなる可能性がある。
【００６４】
図５で、臨界電荷量Ｑｃが１０ｆＣになるための記憶ノード拡散層面積Ｓａは、およそ０．５ｕｍ２の大きさになる。このときの記憶ノード拡散層の電圧は１．８Ｖである。したがって、記憶ノード拡散層面積Ｓａが、およそ０．５ｕｍ２以下の場合や記憶ノード拡散層の電圧が１．８Ｖ以下の場合に、ＳＥＲが悪くなる可能性があり、本実施形態を適用したときの効果が大きい。これらの値は、当該記憶ノード拡散層に印加される電源電圧やシミュレーション条件（臨界電荷量の判定条件、発生する電荷量や回路の寄生パラメータの定め方など）で変わるが、臨界電荷量としてはそれほど大きな誤差はない。本実施形態は、今後の記憶ノード拡散層面積の減少や電源電圧の低下が進むとより効果がある。
【００６５】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、各ＭＩＳＦＥＴの記憶ノード拡散層がＰＮ分離面に対し平行に延在している場合に、ＰＮ分離面を介して対向する位置に逆論理を保持する記憶ノード拡散層を配置することを特徴としている。本実施形態にかかる半導体集積回路装置では、ラッチ回路の構成については、図１と同様のため説明を省略する。
【００６６】
図６を用いて、本実施形態にかかるラッチ回路のレイアウトについて説明する。図は、各ＭＩＳＦＥＴの配置と、接続関係の概略を示している。図６において、図２と同一の符号を付されたものは同様の要素である。
【００６７】
この例では、ＰＭＩＳＦＥＴ  Ｐ１，Ｐ２とＮＭＩＳＦＥＴ  Ｎ１，Ｎ２のゲート電極がＰＮ分離面３０と平行に延在するように形成されている。各ＭＩＳＦＥＴの記憶ノード拡散層と電源拡散層は、長方形であり、ゲート電極と同様に、ＰＮ分離面３０と平行に延在するように形成されている。
【００６８】
ＰＭＩＳＦＥＴ  Ｐ２のゲート電極３０２ａ、記憶ノード拡散層１０２、電源拡散層１０３ａが延在する方向のそれぞれ重なる領域に、ＰＭＩＳＦＥＴ  Ｐ１のゲート電極３０１ｂ、記憶ノード拡散層１０１、電源拡散層１０３ｂが形成されている。同様に、ＮＭＩＳＦＥＴ  Ｎ１のゲート電極３０１ａ、記憶ノード拡散層２０１、電源拡散層２０３ａが延在する方向のそれぞれ重なる領域に、ＮＭＩＳＦＥＴ  Ｎ２のゲート電極３０２ｂ、記憶ノード拡散層２０２、電源拡散層２０３ｂが形成されている。
【００６９】
ゲート電極３０１は、ＮＭＩＳＦＥＴ  Ｎ１のゲート電極３０１ａと、ＰＭＩＳＦＥＴ  Ｐ１のゲート電極３０１ｂとに分けて設けられ、配線によって接続される。ゲート電極３０２は、ＰＭＩＳＦＥＴ  Ｐ２のゲート電極３０２ａと、ＮＭＩＳＦＥＴ  Ｎ２のゲート電極３０２ｂとに分けて設けられ、配線によって接続される。
【００７０】
電源拡散層２０３は、ＮＭＩＳＦＥＴ  Ｎ１の電源拡散層２０３ａと、ＮＭＩＳＦＥＴ  Ｎ２の電源拡散層２０３ｂとに分けて設けられ、それぞれ電源が供給される。電源拡散層１０３は、ＰＭＩＳＦＥＴ  Ｐ１の電源拡散層１０３ａと、ＰＭＩＳＦＥＴ  Ｐ２の電源拡散層１０３ｂとに分けて設けられ、それぞれ電源が供給される。
【００７１】
さらに、ＰＭＩＳＦＥＴ  Ｐ１の記憶ノード拡散層１０１とＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１が接続され、ＰＭＩＳＦＥＴ  Ｐ１とＮＭＩＳＦＥＴ  Ｎ１とでＣＭＩＳインバータ１を構成する。ＰＭＩＳＦＥＴ  Ｐ２の記憶ノード拡散層１０２とＮＭＩＳＦＥＴ  Ｎ２の記憶ノード拡散層２０２が接続され、ＰＭＩＳＦＥＴ  Ｐ２とＮＭＩＳＦＥＴ  Ｎ２とでＣＭＩＳインバータ２を構成する。
【００７２】
各ＭＩＳＦＥＴにおいて、ＰＮ分離面３０に対して、記憶ノード拡散層が電源拡散層やゲート電極よりも遠い位置に形成されている。例えば、ＰＭＩＳＦＥＴ  Ｐ２とＮＭＩＳＦＥＴ  Ｎ１では、ＰＮ分離面３０に近い側に電源拡散層１０３ａ，２０３ａ、ゲート電極３０１ａ，３０２ａが形成され、ＰＮ分離面３０に遠い側に記憶ノード拡散層１０２，２０１が形成されている。
【００７３】
さらに、本実施形態では、逆論理を保持するＭＩＳＦＥＴの記憶ノード拡散層がＰＮ分離面を介して対向する位置に形成されている。例えば、ＰＭＩＳＦＥＴ  Ｐ２とＮＭＩＳＦＥＴ  Ｎ１では、ＰＮ分離面３０に対して対向する位置に記憶ノード拡散層１０２，２０１が形成されている。すなわち、記憶ノード拡散層２０１を短辺と平行な直線で通過する線と、記憶ノード拡散層１０２を短辺と平行な直線で通過する線が、一致するようにする。特に、記憶ノード拡散層２０１の短辺方向に延びる中心線と、記憶ノード拡散層１０２の短辺方向に延びる中心線が、ほぼ一致するようにする（図６中（ａ））。
【００７４】
このように、本実施形態では、記憶ノード拡散層がＰＮ分離面に対し平行に延在している場合、ＰＮ分離面を介して対向する位置に配置することにより、実施の形態１と同様に、放射線通過時、両方の記憶ノード拡散層の通過長がそれぞれ短辺の長さとなるため、記憶ノード拡散層を最大長で通過することがない。したがって、逆論理の情報を保持する２つの記憶ノード拡散層が同時に反転するような、最もソフトエラーが発生しうる状態を回避できるため、ソフトエラーの発生を抑止することができる。
【００７５】
また、逆論理の情報を保持する記憶ノード拡散層を、ＰＮ分離面を介して、電源拡散層やゲート電極より遠ざけることにより、放射線通過時の電子・正孔の収集をより少なくすることができるため、よりソフトエラーの低減を図ることができる。
【００７６】
発明の実施の形態３．
次に、本発明の実施の形態３にかかる半導体集積回路装置について説明する。本実施形態は、実施の形態２と同様のレイアウト構成とし、接続関係を変更した例である。
【００７７】
図７は、図６と同様に、本実施形態にかかるラッチ回路のレイアウトと接続関係を示している。図７では、拡散層とゲート電極の位置は図６と同じであるが、２つの記憶ノード拡散層の位置関係が異なる。尚、図７において、図６と同様のゲート電極、拡散層には、同じ符号を付している。図７では、ＮＭＩＳＦＥＴ  Ｎ１（Ｎ２）の記憶ノード拡散層２０１（２０２）とＰＭＩＳＦＥＴ  Ｐ１（Ｐ２）の記憶ノード拡散層１０１（１０２）の位置関係は図６と同じであるが、論理レベルの組み合わせが図６と異なる。
【００７８】
異なる論理レベルの２つの拡散層を通過する直線（Ｌ３０）と両拡散層の交差部の和をＤとした時、Ｄの値が小さいことがソフトエラー対策の面からは望ましいことは上述のごとくであるが、図７のような場合には、記憶ノード拡散層２０１と１０１（２０２と１０２）が以下の式５のような位置関係にあっても良い。
【００７９】
記憶ノード拡散層２０１（２０２）の短辺＋記憶ノード拡散層１０１（１０２）の短辺≦  Ｄ  ≦  √２（記憶ノード拡散層２０１（２０２）の短辺）＋√２（記憶ノード拡散層１０１（１０２）の短辺）      （式５）
【００８０】
これは、２つの記憶ノードが図６に比べて遠い距離にあることやＤが図３のような場合に比べて小さくなるためである。尚、式５の左の項は、図６の論理レベルが異なる記憶ノード拡散層を直線（Ｌ３０）が両拡散層の中心線を通るときの交差部の和（Ｄ）に相当する。
【００８１】
このように、本実施形態では、記憶ノード拡散層がＰＮ分離面に対し平行に延在している場合、式５を満たすように配置することにより、実施の形態２と同様に、放射線通過時、両方の記憶ノード拡散層の通過長が、各短辺の長さの合計〜各短辺の２１／２倍の合計の範囲となるため、記憶ノード拡散層を最大長で通過することがない。したがって、実施の形態１や２と同様に、最もソフトエラーが発生しうる状態を回避できるため、ソフトエラーの発生を抑止することができる。
【００８２】
発明の実施の形態４．
次に、本発明の実施の形態４にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、ＳＯＩ構造のＭＩＳＦＥＴによりＣＭＩＳ回路を構成し、逆論理の情報を保持する２つのＭＩＳＦＥＴを、チャネル領域の延長上をはずした領域に配置するとともに、拡散層の並ぶ方向の領域をはずした領域に配置することを特徴としている。
【００８３】
本実施形態にかかる半導体集積回路装置では、ラッチ回路の構成や基本的なレイアウトについては、図１及び図２と同様のため説明を省略する。尚、ＳＯＩ構造の場合には、図２のＰＮ分離面３０は設けられない。
【００８４】
図８は、本実施形態にかかるＭＩＳＦＥＴの位置関係を示している。ここでは、各ＭＩＳＦＥＴは、図１２のようなＳＯＩ構造のＭＩＳＦＥＴである。すなわち、積層された半導体基板と絶縁膜の上にソース領域、チャネル領域（ボディ領域）、ドレイン領域からなるソース・ドレイン・チャネル層が形成され、チャネル領域上に絶縁膜を介してゲート電極が形成されている。尚、ＳＯＩ構造のＭＩＳＦＥＴは、図１２に示すようなソース・チャンネル・ドレインの下部にウェル領域がない構造や薄いウェル領域が存在する（図示せず）構造であっても良い。
【００８５】
図８に示すように、例えば、ＮＭＩＳＦＥＴ  Ｎ１に着目すると、ＮＭＩＳＦＥＴ  Ｎ１の電源拡散層（ソース拡散層）２０３、ゲート電極３０１下のチャネル領域、記憶ノード拡散層（ドレイン拡散層）２０１が並ぶ方向において、これらと重なる領域（図８中（ａ））に、逆論理を保持するＰＭＩＳＦＥＴ  Ｐ２の電源拡散層１０３、ゲート電極３０２下のチャネル領域、記憶ノード拡散層１０２が配置されないようにする。また、ゲート電極３０１下のチャネル領域が延在する方向における、このチャネル領域と重なる領域（図８中（ｂ））に、ゲート電極３０２下のチャネル領域が配置されないようにする。そして、この領域（ａ）と領域（ｂ）に挟まれる領域（ｃ）にＰＭＩＳＦＥＴ  Ｐ２を配置する。
【００８６】
このように、本実施形態では、ＣＭＩＳ回路がＳＯＩ構造のＭＩＳＦＥＴにより構成される場合に、逆論理を保持する２つのＭＩＳＦＥＴが、チャネル領域が延在する方向、もしくは、拡散層が並ぶ方向には、並んで配置しないことにより、放射線が両方のチャネル領域を同時に通過することや、放射線が両方のソース・チャネル・ドレイン層を同時に通過することがなくなる。したがって、逆論理の情報を保持する２つのＭＩＳＦＥＴが同時に反転するような、最もソフトエラーが発生しうる状態を回避できるため、ソフトエラーの発生を抑止することができる。
【００８７】
尚、ＳＯＩ構造のＭＩＳＦＥＴとして、図１２のような構成に限らず、フィン状のソース・ドレイン・チャネル層を有し、ゲート電極が、ソース・ドレイン・チャネル層の上部に位置するとともに、ソース・ドレイン・チャネル層の側面も覆うように形成されているような構成でもよい。
【００８８】
その他の発明の実施の形態．
上述の例では、半導体集積回路装置のレイアウト構成について説明したが、このような配置となるように設計する設計方法にも適用することができる。図３のような半導体集積回路装置に適用する場合、ＮＭＩＳＦＥＴ  Ｎ１の記憶ノード拡散層２０１の形状を決定し、逆論理を保持するＰＭＩＳＦＥＴ  Ｐ２の記憶ノード拡散層１０２の形状を決定し、図３の範囲、例えば、記憶ノード拡散層２０１の二つの対角線の延長線に挟まれる領域を外した領域に配置されるように記憶ノード拡散層１０２の位置を決定し、記憶ノード拡散層１０２の二つの対角線の延長線に挟まれる領域を外した領域に配置されるように記憶ノード拡散層２０１の位置を決定する。
【００８９】
上述の例では、記憶ノード拡散層の配置を記憶ノード拡散層の形状をもとに決めているが、実際には空乏層が放射線によって生じた電子・正孔を収集するので、空乏層を基準に考えて良い。しかしながら、空乏層幅をレイアウト設計段階で考慮するのが難しい。空乏層に代わって、図９に示すように、記憶ノード拡散層の大きさを便宜上ソース・ドレインの中央（ゲート電極の中央）まであるものとし、この領域を記憶ノード領域としても良い。この場合、記憶ノード領域の矩形について、上記の式１〜式５のような関係を満たすようにする。
【００９０】
また、上述の例では、図１のラッチ回路を用いて説明したが、これに限らず、複数のＣＭＩＳ回路で互いに逆論理のデータを出力しデータを保持する回路であれば、その他の構成のデータ保持回路であってもよい。さらに、ＭＩＳＦＥＴのゲート絶縁膜は酸化膜に限定されるものではなく、高誘電率膜やそれらを含む膜（複合膜）であっても良い。
【００９１】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明にかかる半導体集積回路に用いられるラッチ回路の構成を示す回路図である。
【図２】本発明にかかる半導体集積回路のレイアウト構成を示す図である。
【図３】本発明にかかる半導体集積回路の素子の位置関係を説明するための図である。
【図４】本発明にかかる半導体集積回路の素子の位置関係を説明するための図である。
【図５】本発明にかかる半導体集積回路の素子の特性を示す図である。
【図６】本発明にかかる半導体集積回路のレイアウト構成を示す図である。
【図７】本発明にかかる半導体集積回路のレイアウト構成を示す図である。
【図８】本発明にかかる半導体集積回路の素子の位置関係を説明するための図である。
【図９】本発明にかかる半導体集積回路の素子のノード領域を示す図である。
【図１０】従来の半導体集積回路に用いられるラッチ回路の構成を示す回路図である。
【図１１】従来の半導体集積回路に用いられるＣＭＩＳ回路の構成を示す模式断面図である。
【図１２】従来の半導体集積回路に用いられるＳＯＩ構造のＭＩＳＦＥＴの構成を示す断面斜視図である。
【符号の説明】
【００９３】
１，２  ＣＭＩＳインバータ
１０  Ｎウェル領域
２０  Ｐウェル領域
３０  ＰＮ分離面
１０１，１０２，２０１，２０２  記憶ノード側拡散層
１０３，２０３  電源側拡散層
３０１，３０２  ゲート電極
３０３，３０４，３０５，３０６  配線
Ｐ１，Ｐ２  ＰＭＩＳＦＥＴ
Ｎ１，Ｎ２  ＮＭＩＳＦＥＴ
ＮＡ１，ＮＡ２  入力ノード
ＮＢ１，ＮＢ２  記憶ノード
【図１】
2006339355.tif 000003
【図２】
2006339355.tif 000004
【図３】
2006339355.tif 000005
【図４】
2006339355.tif 000006
【図５】
2006339355.tif 000007
【図６】
2006339355.tif 000008
【図７】
2006339355.tif 000009
【図８】
2006339355.tif 000010
【図９】
2006339355.tif 000011
【図１０】
2006339355.tif 000012
【図１１】
2006339355.tif 000013
【図１２】
2006339355.tif 000014