(57)【要約】【課題】  電流階調方式で電流駆動をするドライバＩＣ間での低階調領域の画面上での輝度むらを低減できる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。【解決手段】  この発明は、定電圧リセットのための所定の定電圧を発生するリセット電圧発生回路と、このリセット電圧発生回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、有機ＥＬ駆動回路と同様な回路を有する自己に隣接する他のＩＣへ前記所定の定電圧をリセットをするための電圧として出力する出力端子とを有するものである。【選択図】      図１
2006039517.tif 000002
【特許請求の範囲】
【請求項１】
水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間に有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする、ＩＣとして形成された有機ＥＬ駆動回路において、
前記定電圧リセットのための所定の定電圧を発生するリセット電圧発生回路と、
このリセット電圧発生回路の出力と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、
前記有機ＥＬ駆動回路と同様な回路を有する自己に隣接する他のＩＣへ前記所定の定電圧をリセットをするための電圧として出力する出力端子とを有する有機ＥＬ駆動回路。
【請求項２】
前記有機ＥＬパネルは多数の前記端子ピンを有し、前記ＩＣは矩形であり、前記出力端子は、入／出力端子であって、前記隣接する他のＩＣの１辺に対応するように前記矩形の両側の辺にそれぞれ設けられ、前記リセット電圧発生回路は、前記所定の電圧を発生する増幅器を有し、前記リセットスイッチは、前記多数の端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これら複数の前記リセットスイッチが前記いずれか１つの信号に応じて同時にＯＮにされる請求項１記載の有機ＥＬ駆動回路。
【請求項３】
前記ＩＣの両側の辺にそれぞれ設けられた前記入／出力端子は、前記ＩＣの内部で配線ラインにより接続され、前記増幅器の出力は、あるスイッチ回路を介して前記配線ラインに接続され、前記いずれか１つの信号はリセットパルスであって、前記あるスイッチ回路は、前記リセットパルスを受けて前記複数のリセットスイッチとともにＯＮにされる請求項２記載の有機ＥＬ駆動回路。
【請求項４】
前記増幅器の出力端子は、前記あるスイッチ回路を介して前記配線ラインの実質的に中央部の位置で接続され、このＩＣが前記所定の電圧を自己の前記入／出力端子を介して前記隣接するＩＣに出力することでマスターとなり、前記隣接する他のＩＣは、前記所定の電圧を自己の前記入／出力端子を介して受けることでスレーブとなる請求項３記載の有機ＥＬ駆動回路。
【請求項５】
前記隣接する他のＩＣとこのＩＣとは実質的に同一な回路構成であって、前記スレーブとなる前記他のＩＣの前記あるスイッチ回路はＯＦＦ状態に維持される請求項４記載の有機ＥＬ駆動回路。
【請求項６】
さらに、複数の前記端子ピンのそれぞれには出力段電流源が接続され、複数の前記出力段電流源は、前記有機ＥＬ素子あるいは前記ピクセル回路のコンデンサに駆動電流をそれぞれに送出し、前記増幅器はオペアンプであり、前記リセットパルスはプリチャージパルスであって、前記所定の電圧はリセット電圧である請求項５記載の有機ＥＬ駆動回路。、
【請求項７】
前記リセット電圧発生回路は、さらに第１のＤ／Ａ変換回路を有し、前記出力段電流源は第２のＤ／Ａ変換回路で構成され、前記第１のＤ／Ａ変換回路にＤ／Ａ変換のためのデータが設定され、前記オペアンプは、基準抵抗を介して電源ライン＋Ｖccに接続され、前記第１のＤ／Ａ変換回路により変換された電圧を入力電圧として受けて前記リセット電圧を発生し、前記第２のＤ／Ａ変換回路は、表示データを受けてこの表示データをＤ／Ａ変換して前記駆動電流を発生する請求項６記載の有機ＥＬ駆動回路。
【請求項８】
前記リセット電圧発生回路は、さらに前記第１のＤ／Ａ変換回路と前記オペアンプとの間にバッファアンプを有し、前記バッファアンプは、前記第１のＤ／Ａ変換回路の前記変換された電圧を受けて前記あるスイッチ回路を介して前記配線ラインと前記オペアンプとに前記変換された電圧の出力を加え、前記オペアンプは、前記バッファアンプの前記変換された電圧の出力を受けて前記リセット電圧を発生する請求項７記載の有機ＥＬ駆動回路。
【請求項９】
前記変換された電圧は、前記リセット電圧よりも低い請求項８記載の有機ＥＬ駆動回路。
【請求項１０】
前記有機ＥＬパネルは、アクディブマトリックス型であり、前記リセット電圧は、前記ピクセル回路の前記コンデンサの電圧をリセットするためのものである請求項６項記載の有機ＥＬ駆動回路。
【請求項１１】
水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間に有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする有機ＥＬ駆動回路を有するＩＣが複数設けられた有機ＥＬ表示装置において、
各前記ＩＣは、前記定電圧リセットのための所定の定電圧を発生するリセット電圧発生回路と、このリセット電圧発生回路の出力と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチとを有し、
前記複数のＩＣは隣接して配置され、前記複数のＩＣの少なくとも１つは、前記有機ＥＬ駆動回路と同様な回路を有する自己に隣接する他の１つの前記ＩＣへ前記所定の定電圧をリセットをするための電圧として出力する出力端子とを有し、前記他の１つのＩＣは、入力端子を介して前記所定の電圧を受けてこれを前記定電圧リセットのための電圧とする有機ＥＬ表示装置。
【請求項１２】
前記複数のＩＣは少なくとも２個であり、前記２個のうちのいずれか一方の前記ＩＣの前記入力端子といずれか前記他の１つのＩＣの前記出力端子とが隣接して設けられ、これらが各ＩＣの外部で接続さている請求項１１記載の有機ＥＬ表示装置。
【請求項１３】
前記有機ＥＬパネルは多数の前記端子ピンを有し、各前記ＩＣは矩形であり、各前記ＩＣの前記出力端子および前記入力端子は、それぞれ入／出力端子であって、これら入／出力端子は、隣接する他の前記ＩＣの１辺に対応するように前記矩形の両側の辺にそれぞれ設けられ、各前記ＩＣの各前記リセット電圧発生回路は、前記所定の電圧を発生する増幅器をそれぞれ有し、各前記ＩＣの前記リセットスイッチは、前記多数の端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これら複数の前記リセットスイッチが前記いずれか１つの信号に応じて同時にＯＮにされる請求項１２記載の有機ＥＬ表示装置。
【請求項１４】
各前記ＩＣの両側の辺にそれぞれ設けられた前記入／出力端子は、各前記ＩＣの内部でそれぞれ配線ラインにより接続され、前記各ＩＣの前記増幅器の出力は、自己に設けられたあるスイッチ回路を介して自己の前記配線ラインにそれぞれ接続され、前記いずれか１つの信号はリセットパルスであって、各前記あるスイッチ回路は、前記リセットパルスを受けて前記複数のリセットスイッチとともにＯＮにされる請求項１３記載の有機ＥＬ表示装置。
【請求項１５】
前記複数のＩＣの少なくとも１つの前記ＩＣの前記増幅器の出力端子は、自己の前記あるスイッチ回路を介して自己の前記配線ラインの実質的に中央部の位置で接続され、この１つのＩＣが前記所定の電圧を自己の前記入／出力端子を介して前記隣接するＩＣに出力することでマスターとなり、隣接する前記ＩＣは、前記所定の電圧を自己の前記入／出力端子を介して受けることでスレーブとなり、スレーブとなる前記隣接するＩＣの前記あるスイッチ回路はＯＦＦ状態に維持される請求項１４記載の有機ＥＬ表示装置。
【請求項１６】
前記複数のＩＣは３個であり、中央に配置された前記ＩＣは、自己の前記入／出力端子を介して前記所定の電圧を残りの２個の前記ＩＣのそれぞれの前記入／出力端子の１つにそれぞれ送出する請求項１５記載の有機ＥＬ表示装置。
【請求項１７】
前記少なくとも１つのＩＣは、中央に配置された前記ＩＣであり、これの前記入／出力端子は、残りの２個の前記ＩＣのそれぞれの前記入／出力端子の１とぞれぞれ各前記ＩＣの外部に設けられた各ある配線ラインを介してそれぞれに接続されている請求項１６記載の有機ＥＬ表示装置。
【請求項１８】
さらに、複数の前記リセットスイッチが接続される各前記端子ピンのそれぞれには出力段電流源が接続され、各前記出力段電流源は、各前記端子ピンに接続される各前記有機ＥＬ素子あるいは各前記ピクセル回路のコンデンサに駆動電流を送出し、各前記ＩＣの各前記増幅器はオペアンプであり、前記リセットパルスはプリチャージパルスであって、前記所定の電圧はリセット電圧である請求項１７記載の有機ＥＬ表示装置。
【請求項１９】
前記３個のＩＣは同一の回路構成である請求項１８記載の有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、電流階調方式で電流駆動をするカラムドライバ（データ線ドライバを含む）ＩＣにおいて、ドライバＩＣ間での低階調領域の画面上での輝度むらを低減できる有機ＥＬ駆動回路および有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
マトリックス状に配置された有機ＥＬ素子を電流駆動し、かつ、有機ＥＬ素子の陽極と陰極をグランドに落としてリセットするパッシブマトリックス型の有機ＥＬ素子の駆動回路がすでに公知である（特許文献１）。
一方、液晶表示装置では、デジタル信号をアナログ信号に変換するＤ／Ａを設けてこのＤ／Ａでデータ線を駆動する駆動回路が知られている。これをアクディブマトリックス型有機ＥＬ表示パネルにおけるピクセル回路に適用し、表示パネルに内蔵しようとした場合には表示パネルの小型化難しいという問題があって、この点がすでに公知の特許公報に記載されている（特許文献２）。
【特許文献１】特開平９−２３２０７４号公報
【特許文献２】特開２０００−２７６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、このアクディブマトリックス型有機ＥＬ表示パネルを駆動する有機ＥＬ駆動回路を表示パネルの外部回路として設ければ、その分、有機ＥＬ表示パネルを小型化することができる。この場合、駆動電流値の書込みは、通常、数百ｐＦのピクセル回路のコンデンサを０．１μＡ〜１０μＡ程度の電流で充電することになる。しかし、アクディブマトリックス型有機ＥＬ表示パネルの表示輝度を階調制御する場合には、駆動電流の最小電流が１ｎＡ〜３０ｎＡ程度と、精度の高い電流値が要求される。その電流の方向は、シンク型とソース型の２種類があって、電源電圧＋Ｖccは、アクディブマトリックス型有機ＥＬ表示パネルでもパッシブマトリックス型有機ＥＬパネルでも、現在のところ１０Ｖ〜２０Ｖ程度である。
【０００４】
ところで、低階調領域での輝度むらは、人の視覚感度との関係で目立つ傾向にある。低階調領域では駆動電流値が小さくなり、コンデンサあるいは有機ＥＬ素子という容量性の負荷を電流駆動するときに、その電流の一部が発光に寄与しない初期充電に喰われてしまうため、駆動電流の差に応じた発光が十分に得られない。そのため、輝度むらが生じ易い。そこで、低階調領域を電流駆動ではなく、電圧駆動にする方式が提案されている。
しかし、電流階調方式の駆動回路に電圧駆動回路を設けると、その分、駆動回路の回路規模が大きくなる問題がある。しかも、電流シンク型は、ピクセル回路のコンデンサをリセットする電圧が電源電圧＋Ｖccに近い高い電圧値となることから、ドライバＩＣ間でリセット電圧にばらつきが発生し易くなり、低輝度表示状態のときにドライバＩＣの境目の輝度差が目立つ輝度むらが生じ易い。
この発明の目的は、このような従来技術の問題点を解決するものであって、電流階調方式で電流駆動をするドライバＩＣ間での低階調領域の画面上での輝度むらを低減できる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
このような目的を達成するためのこの発明の有機ＥＬ駆動回路あるいは有機ＥＬ表示装置の構成は、水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号におけるリセット期間に有機ＥＬパネルの端子ピンを介して有機ＥＬ素子あるいはピクセル回路のコンデンサを定電圧リセットする、ＩＣとして形成された有機ＥＬ駆動回路において、
定電圧リセットのための所定の定電圧を発生するリセット電圧発生回路と、このリセット電圧発生回路の出力と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか１つの信号を受けてＯＮ／ＯＦＦするリセットスイッチと、前記有機ＥＬ駆動回路と同様な回路を有する自己に隣接する他のＩＣへ前記所定の定電圧をリセットをするための電圧として出力する出力端子とを有するものである。
【発明の効果】
【０００６】
この発明は、リセット電圧発生回路を設けてドライバＩＣの１つからこれに隣接するドライバＩＣへ出力端子を介して定電圧リセットのための所定の定電圧を他のＩＣへ伝送することができるので、複数のドライバＩＣ間でのリセット電圧を実質的に等しくすることができる。
これにより、隣接するＩＣの境界位置におけるリセット電圧にほとんど差が生じないので、隣接する端子ピンが異なるドライバＩＣから駆動されても、駆動電流が小さい低階調領域でのドライバＩＣの境目での駆動電流の差による発光輝度むらを低減することができる。
その結果、低階調領域を電圧駆動にしなくても、電流階調方式によってもドライバＩＣ間での低階調領域の画面上での輝度むらを低減することができる。
【発明を実施するための最良の形態】
【０００７】
図１において、１０は、アクティブマトリックス型の有機ＥＬ表示装置であって、１１、１２、１３は、有機ＥＬ駆動回路を有するドライバＩＣである。
ドライバＩＣ１１〜１３は、同一の回路構成の有機ＥＬ駆動回路を有し、それぞれが隣接して配置され、これら３個のドライバＩＣで水平１ライン分の有機ＥＬパネル９のカラム方向の端子ピンの駆動をそれぞれが分担して受け持つ。これら３個のドライバＩＣには、それぞれに定電圧リセット回路が設けられている。
定電圧リセット回路は、リセット電圧発生回路１と、アナログスイッチ２、リセットスイッチＳＷ、そしてコントロール回路８から出力されるプリチャージパルスＰＲとにより構成される。
【０００８】
中央のドライバＩＣ１１がマスタードライバであり、その両側にあるドライバＩＣ１２，１３がスレーブドライバである。スレーブドライバＩＣ１２，１３は、マスタードライバＩＣ１１からピクセル回路のコンデンサをリセットするのためのリセット電圧が送られ、この送られたリセット電圧で自己が受け持つ端子ピンに接続されたピクセル回路のコンデンサを定電圧リセットする。
一方、後述する図３の実施例は、マスタードライバＩＣ１１（以下ドライバＩＣ１１）がスレーブドライバＩＣ１２，１３（以下ドライバＩＣ１２，１３）にリセット電圧よりも低い定電圧を送出してこれより高いリセット電圧をリセット電圧よりも低い定電圧から各ドライバＩＣが発生するものである。
【実施例１】
【０００９】
図１において、ドライバＩＣ１１〜１３は、それぞれリセット電圧発生回路１とアナログスイッチ２、リセット電圧出力ライン３、そして有機ＥＬパネル９の各端子ピン対応に設けられた電流源４と、出力段電流源としてのＤ／Ａ変換回路（Ｄ／Ａ）５とを有している。
各Ｄ／Ａ５は、基準電流分配回路（これの電流源４のみ図示）で分配された基準電流Ｉrefをその電流源４から受けて、各端子ピン対応にシンクする駆動電流ｉをそれぞれ出力する。
基準電流分配回路は、基準電流発生回路（図示せず）で発生した基準電流Ｉrefを受けて基準電流Ｉrefを各Ｄ／Ａ５に分配する。電流源４は、基準電流分配回路の分配された基準電流Ｉrefを自己に対応するＤ／Ａ５に出力する出力回路に相当する。
【００１０】
各Ｄ／Ａ５は、それぞれカレントミラー回路で構成された電流スイッチング型のＤ／Ａであり、基準電流Ｉrefと、表示データレジスタ６を介して表示データＤＡＴとを受けて基準電流Ｉrefを表示データ値分増幅してそのときどきの表示輝度に応じた駆動電流（シンク電流）ｉをそれぞれ生成する。
各Ｄ／Ａ５の出力電流は、それぞれの駆動電流をカラム（データ線）側の各出力端子Ｐ1，…Ｐi，……Ｐnを介してそれぞれにアクティブマトリックス型の有機ＥＬパネル９のピクセル回路９ａに送出される。これにより、各ピクセル回路９ａに内蔵されたコンデンサＣがそれぞれに充電される。その結果、このコンデンサＣの充電電圧に対応した駆動電流ｉで各ピクセル回路９ａの有機ＥＬ素子９ｂがそれぞれに駆動される。
なお、７はＭＰＵ７であり、８は、コントロール回路である。表示データレジスタ６の表示データＤＡＴは、ＭＰＵ７によりセットされる。また、有機ＥＬパネル９におけるＸa…Ｘi…Ｘｎ，Ｘ2a…Ｘ2i…Ｘ2ｎ，Ｘ3a…Ｘ3i…Ｘ3ｎは、それぞれドライバＩＣ１１〜１３の出力端子Ｐ1…Ｐi…Ｐnに対応する有機ＥＬパネル９のデータ線（カラムライン）の各端子ピンである。
ところで、Ｒ，Ｇ，Ｂ表示色によるカラー表示では、電流源４とＤ／Ａ５とがＲ，Ｇ，Ｂ対応の各端子ピン対応にそれぞれ設けられる。以下では、発明に直接関係していないので、Ｒ，Ｇ，Ｂそれぞれを区別せずに説明する。
【００１１】
１１ａ，１１ｂは、それぞれドライバＩＣ１１のＩ／Ｏ端子（入／出力端子）である。これらＩ／Ｏ端子１１ａ，１１ｂは、隣接するドライバＩＣ１２，１３の１つの辺に対応するように１ドライバＩＣ１１の対応側の両側の辺にそれぞれ設けられている。
これらＩ／Ｏ端子１１ａ，１１ｂに対応するものとしてドライバＩＣ１２にはＩ／Ｏ端子１２ａ，１２ｂがそれぞれ設けられ、ドライバＩＣ１３にはＩ／Ｏ端子１３ａ，１３ｂがそれぞれ設けられている。これらＩ／Ｏ端子１１ａ〜１３ａ，１１ｂ〜１３ｂは、それぞれ矩形のＩＣの各辺に配置されるドライバＩＣの端子ピンのうちのＩＣが隣接して配置されたときに相互に隣接する辺において実質的に対応する位置にあるＩ／Ｏ端子がそれぞれに選択される。
Ｉ／Ｏ端子１１ａ〜１３ａ，１１ｂ〜１３ｂは、それぞれ各ドライバＩＣ１１〜１３の内部でリセット電圧出力ライン３によりそれぞれ接続されている。
さらに、隣接して設けられた、ドライバＩＣ１１のＩ／Ｏ端子１１ｂとドライバＩＣ１２のＩ／Ｏ端子１２ａとは外部の配線ライン１４により接続され、隣接して設けられた、ドライバＩＣ１２のＩ／Ｏ端子１２ｂとドライバＩＣ１３のＩ／Ｏ端子１３ａも外部の配線ライン１５により接続されている。
各ドライバＩＣ１１〜１３のリセット電圧発生回路１の出力端子は、それぞれアナログスイッチ２を介してそれぞれにリセット電圧出力ライン３に接続されている。また、各出力端子Ｐ1，…Ｐi，……Ｐnに対応して設けられた各リセットスイッチＳＷ（アナログスイッチ）は、一端が各出力端子Ｐ1，…Ｐi，……Ｐnにそれぞれ接続され、他端がリセット電圧出力ライン３に共通に接続されている。
【００１２】
リセット電圧発生回路１は、オペアンプ（ＯＰ）１ａとＤ／Ａ変換回路（Ｄ／Ａ）１ｂ、そしてデータレジスタ１ｃとで構成されている。
ＯＰ１ａは、電源ライン＋Ｖccから電力供給を受けて動作する非反転形のアンプであって、Ｄ／Ａ１ｂの出力電圧を(+)入力に受けて所定の増幅率でこれを増幅して定電圧リセットのためのリセット電圧ＶRSをリセット電圧出力ライン３に出力する。その出力は、リセット電圧出力ライン３の実質的に中央位置にある接続点に発生する（図１参照）。ＯＰ１ａの(-)入力は、基準抵抗を介して電源ライン＋Ｖccに接続されている。電源ライン＋Ｖccの電圧は、５Ｖ〜２０Ｖ程度であり、このときのリセット電圧ＶRSは、電源ライン＋Ｖccの電圧を基準としてこれに対して少しあるいは数Ｖ低い電圧である。
Ｄ／Ａ１ｂは、抵抗分割によるはしご形Ｄ／Ａ変換回路であって、ＭＰＵ７からデータレジスタ１ｃに設定されたデータを受けて、それをＤ／Ａ変換してリセット電圧ＶRSを発生する。したがって、リセット電圧ＶRSは、データレジスタ１ｃに設定するデータに応じてプログラマブルに調整できる。
なお、ＭＰＵ７は、電源投入時にデータレジスタ１ｃにリセット電圧発生のためのデータを設定する。このデータは、ＭＰＵ７の内部の不揮発性メモリに記憶されている。
【００１３】
各ドライバＩＣ１１〜１３の各リセットスイッチＳＷは、入力端子１１ｃ，入力端子１２ｃ，入力端子１３ｃを介してそれぞれのドライバＩＣに供給されるプリチャージパルスＰＲ（図２（ｃ）参照）により、これが“Ｈ”となる期間（プリチャージ期間）の間、それぞれにＯＮにされる。図２（ｃ）に示すように、ドライバＩＣ１１のＯＰ１ａは、プリチャージパルスＰＲが“Ｈ”となる期間（プリチャージ期間）の間、リセット電圧ＶRSを発生するために定常動作状態に保持される。そして、ドライバＩＣ１１のＯＰ１ａは、プリチャージパルスＰＲが“Ｌ”となる期間（プリチャージ期間）の間は、アイドリング状態に保持される。
また、プリチャージパルスＰＲは、マスターであるドライバＩＣ１１の入力端子１１ｄに加えられて、アナログスイッチ２をプリチャージパルスＰＲが“Ｈ”となる期間（プリチャージ期間）の間、ＯＮにする。スレーブであるドライバＩＣ１２，１３の入力端子１２ｄ，１３ｄにはプリチャージパルスＰＲが加えられない。したがって、これらドライバＩＣのアナログスイッチ２は、ＯＦＦのままである。
なお、プリチャージパルスＰＲは、アクディブマトリックス型の有機ＥＬパネルにおいてリセット期間ＲＴに発生する本来のリセットパルスである。また、プリチャージ期間あるいはリセット期間ＲＴ（図２（ａ）参照）には、定電圧リセットの対象となる水平１ライン分の有機ＥＬ素子９ｂの陰極側は、グランドＧＮＤに接続されている。
【００１４】
ドライバＩＣ１１のアナログスイッチ２は、プリチャージパルスＰＲが“Ｈ”の期間の間、ＯＮとなって、リセット電圧出力ライン３をリセット電圧ＶRSに設定する。その結果、リセット電圧ＶRSが、プリチャージパルスＰＲが“Ｈ”の期間の間ＯＮとなる各リセットスイッチＳＷを介してドライバＩＣ１１の各出力端子Ｐ1…Ｐi…Ｐnに出力される。さらに、Ｉ／Ｏ端子１１ａ，１１ｂ，配線ライン１４，１５を介してドライバＩＣ１２，１３のリセット電圧出力ライン３にもリセット電圧ＶRSが送出される。
その結果、これらドライバ１２，１３の各出力端子Ｐ1…Ｐi…Ｐnにも同じリセット電圧ＶRSが出力される。これにより、水平方向１ライン分の有機ＥＬパネル９の端子ピンがリセット電圧ＶRSに同時に設定され、水平方向１ライン分の各ピクセル回路９ａのコンデンサＣがこの電圧で同時にリセットされる。
なお、このときドライバＩＣ１２，１３のアナログスイッチ２はＯＦＦであり、これらの内部に設けられたリセット電圧発生回路１は、リセット動作には関与しない。
アクディブマトリックス型の有機ＥＬパネルの駆動では、プリチャージパルスＰＲは、図２（ｃ）に示すように、リセットコントロールパルスＲＳ（図２（ａ）参照）と同時に立ち上がり、これより少し短い期間発生する。リセット期間ＲＴにおいては、ピクセル回路９ａのコンデンサＣに駆動電流値を書込むための書込み開始パルス（あるいは書込みパルス）ＷＲ（第２図（ｄ）参照）がその後発生する。この書込み開始パルスＷＲにより駆動電流値ｉ（図２（ｅ）参照）が電圧値として各ピクセル回路９ａのコンデンサＣに書込まれ、この書込み終了時点でリセット期間ＲＴが終了する。
【００１５】
図２（ａ）のリセットコントロールパルスＲＳは、水平１ラインの走査期間に相当する表示期間Ｄと水平走査の帰線期間に相当するリセット期間ＲＴとを切り分ける所定の周波数のタイミングコントロール信号である。パッシブ型の有機ＥＬパネルでは書込み開始パルスが不要となるので、アクディブマトリックス型とは異なり、通常、リセットコントロールパルスＲＳがリセットパルスとなる。この場合には、リセットコントロールパルスＲＳの“Ｈ”の期間の間、ドライバＩＣ１１のアナログスイッチ２とリセットスイッチＳＷとがＯＮになる。パッシブ型の有機ＥＬパネルでは有機ＥＬパネル９におけるＸa…Ｘi…Ｘｎ，Ｘ2a…Ｘ2i…Ｘ2ｎ，Ｘ3a…Ｘ3i…Ｘ3ｎがカラムラインとなっていて、これに直接有機ＥＬ素子が接続される。これの駆動電流値ｉは、アクディブマトリックス型の有機ＥＬパネル９の場合よりも大きい。これらの事項とリセット電圧値を除いてアクディブマトリックス型の有機ＥＬパネル９との実質的な相違はない。
その結果、各ドライバＩＣ１１〜１３の各出力端子Ｐ1…Ｐi…Ｐnは、同時にＯＰ１ａの出力電圧である定電圧ＶRSが加えられ、各ピクセル回路９ａのコンデンサＣが定電圧にリセットされ、その後、駆動電流値の書込みが行われる。
なお、パッシブ型の有機ＥＬパネルではカラムラインを介して水平１ライン分の有機ＥＬ素子が直接定電圧ＶRSにリセットされる。そのため、駆動電流値ｉが吐き出される場合に、リセット電圧ＶRSは、グランドＧＮＤを基準として有機ＥＬ素子が発光する電圧以下の所定の定電圧となる。
【００１６】
この図１の実施例では、マスターとなるドライバＩＣ１１は、ドライバＩＣ１２，１３に対して３個のうちの中央に配置されたＩＣである。そこで、水平１ラインのカラム方向に配置される各ピクセル回路９ａのコンデンサＣのリセット電圧の特性は、この実施例ではＯＰ１ａの出力電圧がセット電圧出力ライン３の実質的に中央位置にある接続点に発生するので、水平１ラインのカラムピンに対して中央部が多少高くなり、両端が多少低くなる。しかし、全体的には実質的には平坦に近いものとなる。これにより、ドライバＩＣ１１〜１３間で、駆動電流値が小さい低階調領域での駆動特性（各出力端子の駆動電流値）に多少の相違があっても、これらＩＣの境界位置におけるリセット電圧における差は目立つほどは生じない。そこで、隣接する端子ピンが異なるドライバＩＣから駆動されても、低階調領域でのドライバＩＣの境目での輝度むらが低減する。
【実施例２】
【００１７】
図３は、この発明の他の実施例のブロック図であって、マスタードライバＩＣ１１は、リセット電圧ＶRSよりも低いリセットのための定電圧ＶｃをスレーブドライバＩＣ１２，１３へと送出する。
図３のドライバＩＣ１１，１２，１３のリセット電圧発生回路１００は、図１のリセット電圧発生回路１のＯＰ１ａとＤ／Ａ１ｂとの間にバッファアンプ（オペアンプによるボルテージフォロア）１ｄを設けたものである。
また、図１のリセット電圧出力ライン３は、この実施例では、定電圧出力ライン３ａとリセットスイッチ接続ライン３ｂとに分割されている。定電圧出力ライン３ａは、図１のリセット電圧出力ライン３と同様に隣接するＩＣへ定電圧Ｖｃを出力するＩ／Ｏ端子に接続されている。リセットスイッチ接続ライン３ｂは、各出力端子Ｐ1…Ｐi…Ｐnに接続されるリセットスイッチＳＷの一端に対し、その他端を共通に接続するラインである。
バッファアンプ１ｄは、その出力端子がアナログスイッチ２を介して定電圧出力ライン３ａに接続され、その出力は、これの(-)入力に接続されている。これは、Ｄ／Ａ１ｂの出力電圧を(+)入力に受けて所定の増幅率でこれを増幅してリセットのための定電圧Ｖｃを定電圧出力ライン３ａに出力する。このときの定電圧Ｖｃは、図１の実施例におけるリセット電圧ＶRSよりも低い。これにより他のＩＣへ伝送する電圧を低く抑えかつ各ドライバＩＣに内蔵されたＯＰ１ａの駆動能力を図１の実施例よりも低いものとしている。
ＯＰ１ａは、定電圧出力ライン３ａとリセットスイッチ接続ライン３ｂとの間に設けられている。すなわち、バッファアンプ１ｄの出力端子とＯＰ１ａの(+)入力とが定電圧出力ライン３ａに接続され、ＯＰ１ａの出力がリセットスイッチ接続ライン３ｂに接続されている。
【００１８】
これにより、ドライバＩＣ１１のバッファアンプ１ｄによる定電圧Ｖｃは、定電圧出力ライン３ａ，ドライバＩＣ１１のＩ／Ｏ端子１１ａ，１１ｂを介して、各ドライバＩＣ１２，１３の定電圧出力ライン３ａに送出される。そして、それぞれのドライバＩＣ１１〜１３のＯＰ１ａが定電圧出力ライン３ａの定電圧Ｖｃにより駆動されてリセット電圧ＶRSをその出力電圧として発生する。
このような構成を採ることにより、この実施例は、図１のリセット電圧発生回路１のように高いリセット電圧ＶRSそのものを伝送しなくても済み、個々のドライバＩＣに内蔵されたＯＰ１ａによる個別動作でリセット電圧ＶRSをそれぞれ発生することができる。その結果、その分、それぞれのＯＰ１ａの駆動能力を低く抑えることができる。
【産業上の利用可能性】
【００１９】
以上説明してきたが、実施例におけるＩ／Ｏ端子１１ａ〜１３ａ，１１ｂ〜１３ｂは、それぞれこのＩＣと同様な矩形のＩＣが隣接して配置されたときに隣接するＩＣの１辺に対応するように矩形の両側の辺にそれぞれ設けられていればよく、必ずしも対応する位置関係で配置されている必要はない。
実施例は、リセット期間においてプリチャージパルスＰＲが“Ｈ”になったときにリセット動作をするものであるが、このパルスがリセット期間において“Ｌ”になったときにリセット動作をするものであってもよい。さらに、リセットパルスとしてプリチャージパルスＰＲを使用しているが、リセットパルスとしてリセットコントロールパルスＲＳあるいはタイミングコントロールパルス、さらにはこれらに同期してリセット期間ＲＴに発生する他のパルスが使用されてもよい。
【００２０】
また、実施例では、アクディブマトリックス型有機ＥＬ表示パネルにおけるピクセル回路のコンデンサをリセットする場合の例を中心に説明しているが、実施例で説明したように、この発明は、パッシブマトリックス型有機ＥＬ表示パネルのＯＥＬ素子の端子電圧を定電圧リセットする場合にも適用できることはもちろんである。
さらに、実施例では、有機ＥＬ表示装置に３個のドライバＩＣを設けた例を挙げているが、ドライバＩＣ１２の手前にもう１つのスレーブドライバＩＣを追加して、ドライバＩＣ１２のＩ／Ｏ端子１２ａを、追加した前段のスレーブドライバＩＣの同様なＩ／Ｏ端子に外部配線で接続してもよい。追加した前段のスレーブドライバＩＣは、ドライバＩＣ１２のリセット電圧出力ライン３（定電圧出力ライン３ａ）を介してマスタードライバＩＣ１１のリセット電圧ＶRSが送出されることになる。同様に、ドライバＩＣ１３の後ろにスレーブドライバＩＣをさらに追加しても同様である。
したがって、この発明は、４個か、それ以上のドライバＩＣが有機ＥＬ表示パネルのカラム側に対して設けられていても適用できる。もちろん、そのドライバＩＣは、２個であてもよい。
また、実施例では、所定の増幅率のオペアンプＯＰを用いて定電圧リセットのための電圧を発生しているが、ＯＰは、増幅器一般であってよい。
さらに、実施例では、出力段電流源にＤ／Ａを用いているが、カレントミラー回路等の電流源を出力段としてさらに設けて、Ｄ／Ａの出力電流でこの出力段電流源を電流駆動するようにしてもよい。
また、実施例のピクセル回路は、ＰチャネルＭＯＳトランジスタを主体とした回路を示しているが、ＮチャネルＭＯＳトランジスタあるいはこれとＰチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
【図面の簡単な説明】
【００２１】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬ表示装置のブロック図である。
【図２】図２は、定電圧リセットのタイミングチャートである。
【図３】図３は、この発明の他の実施例のブロック図である。
【符号の説明】
【００２２】
１，２０…定電圧リセット回路、
１ａ…オペアンプ（ＯＰ）、１ｂ…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１ｃ…データレジスタ、２…アナログスイッチ、
３…Ｉ／Ｏ端子の接続ライン、４…電流源、
５…Ｄ／Ａ変換回路（Ｄ／Ａ）、６…レジスタ、
７…ＭＰＵ、８…コントロール回路、９…有機ＥＬパネル、
９ａ…ピクセル回路（表示セル）、
１０…アクディブマトリックス型有機ＥＬパネル、
１１〜１３…ドライバＩＣ、
１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ…Ｉ／Ｏ端子、
１１ｃ，１１ｄ，１２ｃ，１２ｄ，１３ｃ，１３ｄ…入力端子、
１４，１５…配線ライン。
【図１】
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【図２】
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【図３】
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