(57)【要約】   【課題】  ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置を提供する。  【解決手段】  まず選択的エピタキシャル成長により、低濃度Ｎ型拡散層１１０が形成されている領域上に、サイドウォール絶縁膜１１０ａに隣接したシリコンエピタキシャル層１１２を形成する。次いで、熱酸化によりシリコンエピタキシャル層１１２の表面に薄いシリコン酸化膜１１２ａを形成した後、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中にリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２全体を低濃度Ｎ型拡散層１１４とした後、さらにリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成する。【選択図】  図７
2006339476.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成された溝と、前記溝の内壁に形成されたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜上に形成された第１の部分及び前記半導体基板の表面よりも突出した第２の部分を有するゲート電極と、前記ゲート電極の前記第２の部分の側面を覆うサイドウォール絶縁膜と、前記サイドウォール絶縁膜に隣接して前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層の少なくとも一部に形成されたソース／ドレイン領域とを備えることを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層の全部が前記ソース／ドレイン領域である請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレイン領域の下層がＬＤＤ領域である請求項１又は２に記載の半導体装置。
【請求項４】
前記エピタキシャル層が上下２層の不純物拡散層からなり、前記エピタキシャル層の上層が前記ソース／ドレイン領域、その下層が第１のＬＤＤ領域である請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の表面付近に前記第１のＬＤＤ領域と接する第２のＬＤＤ領域が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記サイドウォール絶縁膜の下にゲート絶縁膜が形成されていることを特徴とする請求項１乃至５のいずれか1項に記載の半導体装置。
【請求項７】
半導体基板と、前記半導体基板に形成された溝と、前記溝の内壁に形成されたゲート絶縁膜と、前記溝内に形成されたゲート電極と、前記半導体基板の基板面に略直交する方向に配列されたソース／ドレイン領域及びＬＤＤ領域とを備える半導体装置。
【請求項８】
半導体基板に溝を形成する工程と、前記溝の内壁にゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜上に形成された第１の部分及び前記半導体基板の表面よりも突出した第２の部分からなるゲート電極を形成する工程と、前記ゲート電極の前記第２の部分の側面を覆うサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜と隣接するように前記半導体基板上にエピタキシャル層を形成する工程と、前記エピタキシャル層の少なくとも一部にソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記ソース／ドレイン領域を形成する工程は、前記エピタキシャル層の全部に前記ソースドレイン領域を形成する工程である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース／ドレイン領域を形成する工程に先立って、前記ソース／ドレイン領域の下層にＬＤＤ領域を形成する工程をさらに含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記ソース／ドレイン領域を形成する工程に先立って、前記エピタキシャル層の下層に第１のＬＤＤ領域を形成する工程とをさらに含み、前記ソース／ドレイン領域を形成する工程は、前記エピタキシャル層の上層に前記ソース／ドレイン領域を形成する工程である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エピタキシャル層を形成する工程に先立って、前記半導体基板の表面付近に前記第１のＬＤＤ領域と接する第２のＬＤＤ領域を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記溝の内壁にゲート絶縁膜を形成する工程において、前記ゲート絶縁膜が前記半導体基板の表面上にも形成されることを特徴とする請求項８乃至１２のいずれか1項に記載の半導体装置の製造方法。
【請求項１４】
前記溝を形成する工程は、
前記半導体基板上に保護絶縁膜を形成する工程と、
前記保護絶縁膜に所定の開口パターンを形成する工程と、
前記保護絶縁膜をマスクとして用いて前記半導体基板に溝を形成する工程とを含み、
前記ゲート電極を形成する工程は、
前記溝の内部および前記開口パターン内を電極材料で埋める工程と、
前記保護絶縁膜上の前記電極材料の不要部分を除去する工程と、
前記保護絶縁膜を除去する工程とを含むことを特徴とする請求項８乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極を形成する工程は、
前記溝の内部をポリシリコン膜で埋める工程と、
前記ポリシリコン膜の表面に高融点金属膜を形成し、前記ポリシリコン膜と前記高融点金属膜とを反応させて、前記ポリシリコン膜の表層部分にシリサイド層を形成する工程とを含む請求項８乃至１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲート型のトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図１６は、従来のトレンチゲート型セルトランジスタの構造の一例を概略的に示す断面図である。図１６に示すセルトランジスタは、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域２０２を有するシリコン基板２０１に溝（ゲートトレンチ）２０３が形成されており、このゲートトレンチ２０３の内壁にゲート酸化膜２０４が形成され、さらにゲートトレンチ２０３の内部にゲート電極２０５が形成されている。ゲート電極２０５は、ポリシリコン膜２０５ａと、ポリシリコン膜２０５ａ上に形成されたシリサイド層（または金属膜）２０５ｂからなり、ゲート電極２０５の両側にはゲート酸化膜２０４を介して高濃度Ｎ型拡散層（ソース／ドレイン領域）２０６が形成されている。
【０００５】
図１７は、従来のトレンチゲート型セルトランジスタの構造の他の例を概略的に示す断面図である。図１７に示すセルトランジスタは、ＬＤＤ（Lightly Dosed Drain）構造を有している。すなわち、ポリシリコン膜２０５ａ及びその上に形成されたシリサイド層（または金属膜）２０５ｂからなるゲート電極２０５の半導体基板２０１の表面から突出した部分の側面にサイドウォール絶縁膜２０７が形成され、サイドウォール絶縁膜２０７の下のゲート絶縁膜２０４に接する領域に低濃度Ｎ型拡散層（ＬＤＤ領域）２０８が形成され、ゲート絶縁膜２０４からサイドウォール絶縁膜２０７の膜厚分離れたところに高濃度Ｎ型拡散層（ソース／ドレイン領域）２０６が形成されている。
【特許文献１】特開２００５−３９２７０号公報
【特許文献２】特開２００４−９５９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１６に示した従来のセルトランジスタの構造は、セルトランジスタのゲート電極２０５と高濃度Ｎ型拡散層（ソース／ドレイン領域）２０６との間がゲート絶縁膜２０３でのみ絶縁されているため、両者の近接部分Ｐ１において耐圧不良が生じやすいという問題がある。この点、図１７に示したセルトランジスタの構造であれば、ゲート電極とソース／ドレイン領域との間にゲート絶縁膜のみならず低濃度Ｎ型拡散層２０８も介在しているので、両者の間の電界が緩和され、耐圧不良の問題を解消することが可能である。しかし、ＬＤＤ構造を採用した場合であっても、図１８に示すようにゲートトレンチ２０３とゲート電極２０５とのアライメントのずれが生じた場合には、閾値電圧（Ｖｔ）やオン電流といったトランジスタ特性のばらつきが顕著になる。また、ゲート電極２０５の片側Ｐ２において、高濃度Ｎ型拡散層２０６とゲート電極２０５とが近接することとなり、耐圧不良の問題も再び発生する。さらに、低濃度Ｎ型拡散層２０８の長さはセルノード部の接合電界に直接影響するため、アライメントずれを有するセルトランジスタの存在によって一部のビットで接合電界が強くなり、ＤＲＡＭの情報保持特性（ｔＲＥＦ特性）が著しく低下するという問題もある。
【０００７】
本発明は上記の問題を解決すべくなされたものであって、本発明の目的は、ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置を提供することにある。
【０００８】
また、本発明の目的は、ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の上記目的は、半導体基板と、前記半導体基板に形成された溝と、前記溝の内壁に形成されたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜上に形成された第１の部分及び前記半導体基板の表面よりも突出した第２の部分を有するゲート電極と、前記ゲート電極の前記第２の部分の側面を覆うサイドウォール絶縁膜と、前記サイドウォール絶縁膜に隣接して前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層の少なくとも一部に形成されたソース／ドレイン領域とを備えることを特徴とする半導体装置によって達成される。
【００１０】
本発明においては、前記エピタキシャル層の全部が前記ソース／ドレイン領域であることが好ましい。
【００１１】
本発明においては、前記ソース／ドレイン領域の下層がＬＤＤ領域であることが好ましい。
【００１２】
本発明においては、前記エピタキシャル層が上下２層の不純物拡散層からなり、前記エピタキシャル層の上層が前記ソース／ドレイン領域、その下層が第１のＬＤＤ領域であることが好ましい。
【００１３】
本発明においては、前記半導体基板の表面付近に前記第１のＬＤＤ領域と接する第２のＬＤＤ領域が形成されていることが好ましい。
【００１４】
本発明においては、前記サイドウォール絶縁膜の下にゲート絶縁膜が形成されていることが好ましい。
【００１５】
本発明の前記目的は、半導体基板と、前記半導体基板に形成された溝と、前記溝の内壁に形成されたゲート絶縁膜と、前記溝内に形成されたゲート電極と、前記半導体基板の基板面に略直交する方向に配列されたソース／ドレイン領域及びＬＤＤ領域とを備える半導体装置によっても達成される。
【００１６】
本発明の前記目的は、半導体基板に溝を形成する工程と、前記溝の内壁にゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜上に形成された第１の部分及び前記半導体基板の表面よりも突出した第２の部分からなるゲート電極を形成する工程と、前記ゲート電極の前記第２の部分の側面を覆うサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜と隣接するように前記半導体基板上にエピタキシャル層を形成する工程と、前記エピタキシャル層の少なくとも一部にソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法によっても達成される。
【００１７】
本発明において、前記ソース／ドレイン領域を形成する工程は、前記エピタキシャル層の全部に前記ソースドレイン領域を形成する工程であることが好ましい。
【００１８】
本発明においては、前記ソース／ドレイン領域を形成する工程に先立って、前記ソース／ドレイン領域の下層にＬＤＤ領域を形成する工程をさらに含むことが好ましい。
【００１９】
本発明においては、前記ソース／ドレイン領域を形成する工程に先立って、前記エピタキシャル層の下層に第１のＬＤＤ領域を形成する工程とをさらに含み、前記ソース／ドレイン領域を形成する工程は、前記エピタキシャル層の上層に前記ソース／ドレイン領域を形成する工程であることが好ましい。
【００２０】
本発明においては、前記エピタキシャル層を形成する工程に先立って、前記半導体基板の表面付近に前記第１のＬＤＤ領域と接する第２のＬＤＤ領域を形成する工程をさらに含むことが好ましい。
【００２１】
本発明においては、前記溝の内壁にゲート絶縁膜を形成する工程において、前記ゲート絶縁膜が前記半導体基板の表面上にも形成されることが好ましい。
【００２２】
本発明において、前記溝を形成する工程は、前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜に所定の開口パターンを形成する工程と、前記保護絶縁膜をマスクとして用いて前記半導体基板に溝を形成する工程とを含み、前記ゲート電極を形成する工程は、前記溝の内部および前記開口パターン内を電極材料で埋める工程と、前記保護絶縁膜上の前記電極材料の不要部分を除去する工程と、前記保護絶縁膜を除去する工程とを含むことが好ましい。
【００２３】
本発明において、前記ゲート電極を形成する工程は、前記溝の内部をポリシリコン膜で埋める工程と、前記ポリシリコン膜の表面に高融点金属膜を形成し、前記ポリシリコン膜と前記高融点金属膜とを反応させて、前記ポリシリコン膜の表層部分にシリサイド層を形成する工程とを含むことが好ましい。
【発明の効果】
【００２４】
本発明によれば、セルトランジスタのゲート電極とソース／ドレイン領域との間にサイドウォール絶縁膜が介在しているため、ゲート電極−ソース／ドレイン領域間の電界が緩和され、耐圧不良が抑制された高性能な半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しながら、本発明の対象をＤＲＡＭのセルトランジスタとした場合の好ましい実施の形態について詳細に説明する。
【００２６】
図１乃至図８は、本発明の第１の実施形態に係るＤＲＡＭの製造工程を概略的に示す略断面図である。
【００２７】
本実施形態に係るＤＲＡＭの製造工程では、まず図１（ａ）に示すように、Ｐ型シリコン基板１０１上にＳＴＩ法により深さが２５０〜３５０ｎｍ程度の素子分離領域１０２を形成した後、シリコン基板１０１の表面に保護絶縁膜を形成する。具体的には、ＣＶＤ法により厚みが１００〜２００ｎｍ程度のシリコン窒化膜１０３を堆積させる。次に、図１（ｂ）に示すように、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜１０３をフォトリソグラフィ技術により選択的に除去することにより、シリコン窒化膜１０３に開口パターン１０３ａを形成する。そして、このシリコン窒化膜１０３をマスクとして用いてシリコン基板１０１をドライエッチングすることにより、図１（ｃ）に示すように、深さが１００〜２００ｎｍ程度の溝（ゲートトレンチ）１０４を形成する。
【００２８】
次に、図２に示すように、シリコン窒化膜１０３を除去した後、ゲートトレンチ１０４の内壁を含むシリコン基板１０１の全面に、熱酸化により厚みが６〜８ｎｍ程度のシリコン酸化膜１０５を形成する。これにより、ゲートトレンチ２０４の内壁にゲート絶縁膜１０５ａが形成された状態となる。ここで、ゲート絶縁膜１０５ａの形成に先立って、ゲートトレンチ１０４の内部をチャネルドープすることにより、トランジスタの閾値電圧Ｖｔを調整することが好ましい。
【００２９】
次に、図３（ａ）に示すように、ゲートトレンチ１０４の内部を含むＰ型シリコン基板１０１の全面に、ＣＶＤ法によりリン（Ｐ）やヒ素（Ａｓ）などのN型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）１０６を堆積させる。次に、ポリシリコン膜１０６の表面にスパッタ法によりタングステン（Ｗ）（好ましくは、ＷＳｉ、ＷＮ及びＷをこの順で堆積した積層膜）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）といった高融点金属膜１０７を堆積させ、さらにその表面にＣＶＤ法によりシリコン窒化膜１０８を堆積させる。そして、シリコン窒化膜１０８をフォトリソグラフィ技術によりパターニングして、図３（ｂ）に示すように、ゲートトレンチ１０４上に厚みが２０ｎｍ程度のゲートキャップ絶縁膜１０８ａを形成する。その後、図３（ｃ）に示すように、ゲートキャップ絶縁膜１０８ａをマスクとして用いて、ポリシリコン膜１０６及び高融点金属膜１０７をパターニングすることにより、ポリシリコン膜１０６及び高融点金属膜１０７からなるゲート電極１０９が完成する。
【００３０】
次に、図４に示すように、シリコン基板１０１の表面に形成されたシリコン酸化膜１０５を介してシリコン基板１０１中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入することにより、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を１０〜６０ｋｅｖの注入エネルギーでイオン注入することにより、トランジスタのＬＤＤ領域となる低濃度Ｎ型拡散層１１０ａを形成する。
【００３１】
次に、図５（ａ）に示すように、基板の全面に新たなシリコン窒化膜１１１を堆積させた後、図５（ｂ）に示すように、エッチバックによりシリコン窒化膜１１１をゲート電極１０９及びゲートキャップ絶縁膜１０８ａの側面部分にのみ残存させて、サイドウォール絶縁膜１１１ａを形成する。なお、このエッチバックによりシリコン基板１０１の表面部分のシリコン酸化膜１０５も除去される。
【００３２】
次いで、図６に示すように、選択的エピタキシャル成長（Selective Epitaxial Growth：ＳＥＧ）により、低濃度Ｎ型拡散層１１０ａが形成されている領域上に、サイドウォール絶縁膜１１１ａに隣接したシリコンエピタキシャル層１１２を形成する。ここで、低濃度Ｎ型拡散層１１０ａ中にはリン（Ｐ）又はヒ素（Ａｓ）がドープされているが、これらの不純物が特にエピタキシャル成長に影響を与えることはない。このように、シリコンエピタキシャル層１１２は、低濃度Ｎ型拡散層１１０ａ上にせり上げられたような状態で形成される。このときのシリコンエピタキシャル層１１２の高さは５０〜１００ｎｍ程度であることが好ましい。なお、本実施形態においては、不純物を含まない状態（ノンドープ）でシリコンエピタキシャル層１１２を成長させているが、リン（Ｐ）又はヒ素（Ａｓ）等の不純物がドープされた状態で成長させることも可能である。
【００３３】
次いで、図７（ａ）に示すように、熱酸化によりシリコンエピタキシャル層１１２の表面に薄いシリコン酸化膜１１２ａを形成した後、図７（ｂ）に示すように、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入することにより、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を１０〜６０ｋｅｖの注入エネルギーでイオン注入することにより、シリコンエピタキシャル層１１２全体に低濃度Ｎ型拡散層１１０ｂを形成する。さらに、５×１０１３〜５×１０１５ｃｍ−2程度のヒ素（Ａｓ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入した後、８００℃〜１０００℃で１分程度のアニールを施すことにより、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成する。
【００３４】
こうして形成された高濃度Ｎ型拡散層１１３は、サイドウォール絶縁膜１１１ａと横並びとなる位置に形成され、高濃度拡散層１１３とゲート電極１０５ａとの間がサイドウォール絶縁膜１１１ａを介して絶縁される構造となる。サイドウォール絶縁膜１１１ａの幅方向の厚みは２０ｎｍ程度であり、ゲート絶縁膜１０５ａに比べて十分に厚く、さらに高濃度拡散層１１３とゲート絶縁膜１０５ａとの間は上下方向に十分に引き離されていることから、耐圧不良が生ずる可能性はきわめて低い。また、シリコンエピタキシャル層１１２の下層の低濃度Ｎ型拡散層１１０ｂとシリコン基板１０１側の低濃度Ｎ型拡散層１１０ａとは、ほぼ同一の不純物濃度となっており、これらにより、低濃度Ｎ型拡散層１１０ｂを第１のＬＤＤ領域、低濃度拡散層１１０ａを第２のＬＤＤ領域とするＬＤＤ領域１１０が形成される。すなわち、ソース／ドレイン領域１１３、ＬＤＤ領域１１０及びチャネル領域が縦方向（シリコン基板１００の基板面と略直交する方向）に配列された構造となる。
【００３５】
以上により、本実施形態のトレンチゲート型トランジスタが完成する。
【００３６】
その後、ＤＲＡＭの製造では、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図８に示すように、セルトランジスタ上に層間絶縁膜１１４を形成するとともに、層間絶縁膜１１１を貫通するコンタクトプラグ１１５、ビット線１１６、セルキャパシタ１１７、Ａｌ配線１１８等を形成することにより、トレンチゲート型のセルトランジスタを有するＤＲＡＭが完成する。
【００３７】
以上説明したように、本実施形態によれば、セルトランジスタのソース／ドレイン領域となる高濃度拡散層１１３をサイドウォール絶縁膜１１１ａと横並びとなる位置に形成し、ゲート絶縁膜１０５ａから十分に引き離されているので、接合リークを防止することができ、特性の良好なリセスチャネルトランジスタを製造することができる。したがって、これをＤＲＡＭのセルトランジスタとして用いることで、高品質かつ大容量なＤＲＡＭを製造することができる。
【００３８】
さらに、本実施形態においては、図３（ｂ）に示したシリコン窒化膜１０８をパターニングしてゲートキャップ絶縁膜１０８ａを形成する工程において、ゲートトレンチ１０４に対する目ずれが生じた場合には、図９に示すように、ゲート電極全体のアライメントずれが生ずることも考えられる。しかし、このような場合でも、左右の高濃度拡散層１１３は共にゲート絶縁膜１０５ａから上下方向に十分に引き離されているので、閾値電圧（Ｖｔ）やオン電流といったトランジスタ特性のばらつきが顕著になることはない。
【００３９】
なお、上記実施形態においては、図７（ｂ）に示したように、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成し、シリコンエピタキシャル層１１２の下層を低濃度Ｎ型拡散層１１０ｂとしているが、図１０に示すように、エピタキシャル層１１２全体を高濃度Ｎ型拡散層１１３としてもよい。この場合、図７（ａ）に示したように、薄いシリコン酸化膜１１２ａを形成した後、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中に５×１０１３〜５×１０１５ｃｍ−2程度のリン（Ｐ）又はヒ素（Ａｓ）を２０〜５０ｋｅＶでイオン注入した後、８００℃〜１０００℃で１分程度のアニールを施すことにより、シリコンエピタキシャル層１１２全体を高濃度Ｎ型拡散層１１３とする。こうして形成された高濃度Ｎ型拡散層１１３も、サイドウォール絶縁膜１１１ａと横並びとなる位置に形成され、高濃度拡散層１１３とゲート電極１０５ａとの間がサイドウォール絶縁膜１１１ａを介して絶縁される構造となる。
【００４０】
図１１は、ゲート電極にアライメントずれのある（図９に示したように、ゲートトレンチよりもゲート電極が左側にずれた場合）セルトランジスタの電流特性を概略的に示すグラフである。図１１において、横軸はゲート−ソース間電圧（ＶＧＳ）、縦軸はゲート−ソース間電流（ＩＧＳ）を示している。図１１中の実線は、本実施形態の製造方法によって作製されたセルトランジスタの電圧−電流特性を示しており、実線Ｌ１は、ゲート電極よりも左側のソース／ドレイン領域をソースとして動作させたときのゲート−ソース間の電流特性、実線Ｒ１は、ゲート電極よりも右側のソース／ドレイン領域をソースとして動作させたときのゲート−ソース間の電流特性をそれぞれ示している。また、点線は図１８に示す従来のセルトランジスタの特性であって、点線Ｌ２は、ゲート電極よりも左側のソース／ドレイン領域をソースとして動作させたときのゲート−ソース間の電流特性、点線Ｒ２は、ゲート電極よりも右側のソース／ドレイン領域をソースとして動作させたときのゲート−ソース間の電流特性をそれぞれ示している。
【００４１】
図１１から明らかなように、従来のセルランジスタは、点線Ｌ２で示す左側のソースとゲート電極との間の電流特性はそれほど悪くないが、点線Ｒ２で示す右側のソースとゲート電極との間の電流特性が非常に悪くなっている。これに対し、本実施例のセルトランジスタは、左右の電流特性に大きな差異が生じることなく、十分な耐圧が得られていることが分かる。
【００４２】
次に、本発明の他の好ましい実施の形態について詳細に説明する。
【００４３】
図１２乃至図１５は、本発明の第２の実施形態に係るＤＲＡＭの製造工程の一部を概略的に示す略断面図である。第２の実施形態は、ゲート電極をゲートトレンチに対して自己整合的（セルフアライン）に形成する例である。セルフアラインでゲート電極を形成する場合、溝とゲート電極にアライメントずれは生じないため、図１７の従来技術に示すように、サイドウォール絶縁膜を形成し、ＬＤＤ領域を形成することにより、ゲート電極の左右共にソース／ドレイン領域をゲート酸化膜から離間させることができ、ゲート電極−ソース／ドレイン領域間の耐圧低下を抑制することが可能である。しかしながら、さらなる微細化に伴い、サイドウォール絶縁膜もできる限り薄くせざるを得なくなってきているため、そのようなサイドウォール絶縁膜の厚みだけでは、耐圧の確保が不十分となる可能性がある。従って、アライメントずれが生じない構造においても本発明が有効となる。
【００４４】
本実施形態におけるＤＲＡＭの製造工程では、まず図１（ａ）乃至（ｃ）に示したように、Ｐ型シリコン基板１０１上にＳＴＩ法により深さが２５０〜３５０ｎｍ程度の素子分離領域１０２を形成した後、シリコン基板１０１の表面にＣＶＤ法により厚みが１００〜２００ｎｍ程度のシリコン窒化膜１０３を堆積させる。次に、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜１０３をフォトリソグラフィ技術により選択的に除去することにより、シリコン窒化膜１０３に開口パターン１０３ａを形成する。そして、このシリコン窒化膜１０３をマスクとして用いてシリコン基板１０１をドライエッチングすることにより、深さが１００〜２００ｎｍ程度の溝（ゲートトレンチ）１０４を形成する。以上の工程は、第１の実施形態と同様である。
【００４５】
次に、図１２に示すように、シリコン窒化膜１０３を除去することなくそのままマスクとして用いて、ゲートトレンチ１０４の内壁面に、熱酸化により厚みが６〜８ｎｍ程度のゲート絶縁膜１０５ａを形成する。ここで、ゲート絶縁膜１０５ａの形成に先立って、ゲートトレンチ１０４の内部をチャネルドープすることにより、トランジスタの閾値電圧Ｖｔを調整することが好ましい。
【００４６】
次に、図１３（ａ）に示すように、シリコン窒化膜１０３を残したままゲートトレンチ１０４の内部を含むシリコン基板１０１の全面にＣＶＤ法によりリン（Ｐ）やヒ素（Ａｓ）などのN型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）１０６を堆積させる。そして、図１３（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）によりシリコン窒化膜１０３の上面が露出するまでポリシリコン膜１０６を研磨して、ポリシリコン膜１０６をゲートトレンチ１０４の内部及びシリコン窒化膜１０３の開口パターン１０３ａ内に残存させる。このとき、シリコン窒化膜１０３はＣＭＰに対するストッパとなることから、ポリシリコン膜１０６の不要な部分だけを確実に除去することができ、しかも表面の十分な平坦性を確保することができる。
【００４７】
次に、図１４（ａ）に示すように、基板の全面にスパッタ法によりタングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）といった高融点金属膜１０７を堆積させた後、アニールを行って高融点金属膜１０７とポリシリコン膜１０６とを反応させて、図１４（ｂ）に示すように、ポリシリコン膜１０６の表層部分にシリサイド層１０７ａを形成する。その後、図１４（ｃ）に示すように、ポリシリコン膜１０６と反応しなかった余分な高融点金属膜１０７を硫酸や塩酸などを用いたウエットエッチングにより除去し、さらに熱燐酸（Ｈ３ＰＯ４）を用いてシリコン窒化膜１０３を除去する。以上により、ポリシリコン膜１０６及びシリサイド層１０７ａからなるゲート電極１０９が完成する。このように、ゲートトレンチ１０４の形成に用いたシリコン窒化膜１０３をゲート電極形成用のマスクとしてそのまま用いて、ゲート電極１０９をゲートトレンチ１０４に対して自己整合的（セルフアライン）に形成した場合には、ゲート電極１０９の位置ずれを防止することができる。
【００４８】
次に、基板の全面に新たなシリコン窒化膜を堆積させた後、エッチバックによりシリコン窒化膜をゲート電極１０９の側面部分にのみ残存させて、図１５（ａ）に示すように、サイドウォール絶縁膜１１１ａを形成する。以降は、第１の実施形態と同様、シリコン基板１０１中にソース／ドレイン領域となる低濃度拡散層１１０を形成し、低濃度Ｎ型拡散層１１０が形成されている領域上にシリコンエピタキシャル層１１２を形成し、シリコンエピタキシャル層１１２の下層及び上層にそれぞれ低濃度Ｎ型拡散層１１４及び高濃度Ｎ型拡散層１１３を形成して、図１５（ｂ）に示すように、トレンチゲート型トランジスタを完成させる。こうして形成された高濃度Ｎ型拡散層１１３は、サイドウォール絶縁膜１１１ａと横並びとなる位置に形成され、高濃度拡散層１１３とゲート電極１０９との間がサイドウォール絶縁膜１１１ａを介して絶縁された構造となる。サイドウォール絶縁膜１１１ａの幅方向の厚みは２０ｎｍ程度であり、ゲート絶縁膜１０５ａに比べて十分に厚く、さらに高濃度拡散層１１３とゲート絶縁膜１０５ａとの間は上下方向に十分に引き離されていることから、耐圧不良が生ずる可能性はきわめて低い。
【００４９】
以上により、本実施の形態のトレンチゲート型トランジスタが完成する。
【００５０】
その後、ＤＲＡＭの製造では、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、セルトランジスタ上に層間絶縁膜１１４を形成するとともに、層間絶縁膜１１４を貫通するコンタクトプラグ１１５、ビット線１１６、セルキャパシタ１１７、Ａｌ配線１１８等を形成することにより、図８とほぼ同様のＤＲＡＭが完成する。
【００５１】
以上説明したように、本実施形態によれば、セルトランジスタのソース／ドレイン領域となる高濃度拡散層１１３をサイドウォール絶縁膜１１１ａと横並びとなる位置に形成し、ゲート絶縁膜１０５ａから十分に引き離されているので、接合リークを防止することができ、特性の良好なリセスチャネルトランジスタを製造することができる。したがって、これをＤＲＡＭのセルトランジスタとして用いることで、高品質かつ大容量なＤＲＡＭを製造することができる。
【００５２】
さらに、本実施形態によれば、ゲートトレンチ１０４の形成に用いたシリコン窒化膜１０３をゲート電極形成用のマスクとしてそのまま用いて、ゲート電極１０９をゲートトレンチ１０４に対して自己整合的（セルフアライン）に形成した場合には、ゲート電極１０９の位置ずれを防止することができる。したがって、ゲート電極のアライメントずれによる閾値電圧（Ｖｔ）やオン電流といったトランジスタ特性のばらつきそのものを抑制することができる。
【００５３】
以上、本発明の好ましいいくつかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５４】
例えば、上記各実施形態においては、ソース／ドレイン領域を形成すべきシリコン基板中の領域及びエピタキシャル層中に低濃度拡散層を形成しているが、本発明において低濃度拡散層を形成することは必ずしも必須ではない。特に、第２の実施形態においては、ゲート電極の目ずれが生じないことから、ソース／ドレイン領域を形成すべきシリコン基板中の領域及びエピタキシャル層中に低濃度拡散層を形成せず、エピタキシャル層に高濃度拡散層を形成するだけであってもよい。
【００５５】
また、上記各実施形態においては、Ｐ型シリコン基板の表面に保護絶縁膜としてシリコン窒化膜を直接形成しているが、Ｐ型シリコン基板の表面に１０〜２０ｎｍ程度のシリコン酸化膜をバッファ層として形成し、このシリコン酸化膜を介してシリコン窒化膜を形成してもよい。さらに、保護絶縁膜としては、シリコン窒化膜の他にもポリシリコン膜等の種々の材料を用いることができる。
【００５６】
また、上記各実施形態においては、素子分離領域をＳＴＩ法により形成する場合について説明したが、これに限定されるものはなく、ＬＯＣＯＳ法などを用いてもよいことは言うまでもない。
【００５７】
また、上記各実施形態においては、ポリシリコン膜１０６をゲートトレンチ１０４の内部にのみ残存させる際に、ポリシリコン膜１０６をＣＭＰにより研磨しているが、ポリシリコン膜１０６をエッチバックにより除去することも可能である。
【００５８】
また、上記各実施形態においては、ゲート電極１０９がポリシリコン膜１０６とシリサイド１０８層などの積層構造を有しているが、ゲート電極１０９が例えばポリシリコン膜１０６のみからなる単層構造であっても構わない。
【００５９】
また、上記各実施形態においてはＰ型シリコン基板を用いたＮチャネルＭＯＳトランジスタに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、ＰチャネルＭＯＳトランジスタにも適用可能である。また、必要に応じてＰウェルやＮウェルを形成してもよい。さらに、上記実施形態では、半導体装置の一例としてＤＲＡＭを示したが、本発明はこれに限定されるものではなく、トレンチゲート型のトランジスタを有するあらゆる半導体装置の製造に適用することができる。ただし、トランジスタセルアレイの縮小化が可能となるという点で、本発明はＤＲＡＭにおいて顕著な効果を有するものである。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明の第１の実施形態に係るＤＲＡＭの製造方法の一工程（開口パターン及びゲートトレンチの形成）を概略的に示す略断面図である。
【図２】図２は、本発明の第１の実施形態に係るＤＲＡＭの製造方法の一工程（ゲート酸化膜の形成）を概略的に示す略断面図である。
【図３】図３は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜、高融点金属膜及びゲートキャップ絶縁膜の形成）を概略的に示す略断面図である。
【図４】図４は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（低濃度Ｎ型拡散層の形成）を概略的に示す略断面図である。
【図５】図５は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（サイドウォール絶縁膜の形成）を概略的に示す略断面図である。
【図６】図６は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（エピタキシャル層の形成）を概略的に示す略断面図である。
【図７】図７は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（高濃度Ｎ型拡散層の形成）を概略的に示す略断面図である。
【図８】図８は、本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（各種配線及びセルキャパシタの形成）を概略的に示す略断面図である。
【図９】図９は、アライメントずれのあるセルトランジスタの構造を示す略断面図である。
【図１０】図１０は、エピタキシャル層全体を高濃度Ｎ型拡散層としたセルトランジスタの構造を示す略断面図である。
【図１１】図１１は、セルトランジスタの電流特性を示すグラフである。
【図１２】図１２は、本発明の第２の実施形態に係るＤＲＡＭの製造方法の一工程（ゲート酸化膜）を概略的に示す略断面図である。
【図１３】図１３は、本発明の第２の実施形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜の形成）を概略的に示す略断面図である。
【図１４】図１４は、本発明の第２の実施形態に係るＤＲＡＭの製造方法の一工程（シリサイド層の形成）を概略的に示す略断面図である。
【図１５】図１５は、本発明の第２の実施形態に係るＤＲＡＭの製造方法の一工程（ゲートキャップ絶縁膜の形成）を概略的に示す略断面図である。
【図１６】図１６は、従来のセルトランジスタの構造の一例を概略的に示す略断面図である。
【図１７】図１７は、従来のセルトランジスタの構造の他の例を概略的に示す略断面図である。
【図１８】図１８は、従来のアライメントずれを有する従来のセルトランジスタの構造を示す略断面図である。
【符号の説明】
【００６１】
１０１    Ｐ型シリコン基板
１０２    素子分離領域
１０３    シリコン窒化膜
１０３ａ    開口パターン
１０４    ゲートトレンチ
１０５    シリコン酸化膜
１０５ａ    ゲート酸化膜
１０６    ポリシリコン膜
１０７    高融点金属膜
１０７ａ    シリサイド層
１０８    シリコン窒化膜
１０８ａ    ゲートキャップ絶縁膜
１０８    シリサイド
１０９    ゲート電極
１１０    型拡散層
１１１    シリコン窒化膜
１１１ａ    サイドウォール絶縁膜
１１１    低濃度Ｎ型拡散層
１１１    層間絶縁膜
１１２    シリコンエピタキシャル層
１１２ａ    サイドウォール絶縁膜
１１２ａ    シリコン酸化膜
１１３    型拡散層
１１３    高濃度拡散層
１１４    層間絶縁膜
１１５    コンタクトプラグ
１１６    ビット線
１１７    セルキャパシタ
１１８    配線
２０１    シリコン基板
２０２    素子分離領域
２０３    ゲート酸化膜
２０４    ゲートトレンチ
２０５    ゲート電極
２０５ａ    ポリシリコン膜
２０５ｂ    シリサイド層（又は金属膜）
２０６    高濃度Ｎ型拡散層（ソース／ドレイン領域）
２０７    サイドウォール絶縁膜
２０８    低濃度Ｎ型拡散層（ＬＤＤ領域）
【図１】
2006339476.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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