(57)【要約】【課題】  マスク数やリソグラフィなどのプロセス数を増やすことなく、微細化に伴うゲート電極のしきい値のばらつきを抑えることができる半導体装置の製造方法を提供することを目的とする。【解決手段】  半導体基板１上に絶縁膜からなる素子分離領域２で絶縁分離された素子形成領域を形成する工程と、異なる素子形成領域に、それぞれ一つ以上のゲート電極５、６を形成する工程と、ゲート電極５、６の内、素子分離領域２に隣接するゲート電極５下部に第１の導電型の不純物イオン２０が注入され、素子分離領域２に隣接しないゲート電極６下部に第１の導電型の不純物イオン２０′が注入されないように斜めイオン注入を行う工程を備え、ゲート電極５、６のトランジスタ特性のばらつきを抑制することを特徴としている。【選択図】  図３
2006324473.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜からなる素子分離領域で絶縁分離された素子形成領域を形成する工程と、
異なる前記素子形成領域に、それぞれ一つ以上のゲート電極を形成する工程と、
前記ゲート電極のうち、前記素子分離領域に隣接する前記ゲート電極下部に第１の導電型の不純物イオンが注入され、前記素子分離領域に隣接しない前記ゲート電極下部に前記第１の導電型の不純物イオンが注入されないように斜めイオン注入を行う工程と、
を備え、前記ゲート電極のトランジスタ特性のばらつきを抑制することを特徴とする半導体装置の製造方法。
【請求項２】
前記斜めイオン注入を行う工程の前記第１の導電型の不純物イオンは、ｎ型の不純物イオンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記斜めイオン注入を行う工程の前記第１の導電型の不純物イオンは、ｐ型の不純物イオンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上に絶縁膜からなる素子分離領域で絶縁分離された素子形成領域を隣接して形成する工程と、
異なる前記素子形成領域にＮ型ＭＯＳトランジスタ用のゲート電極及びＰ型ＭＯＳトランジスタ用のゲート電極をそれぞれ一つ以上形成する工程と、
前記素子分離領域に隣接する前記Ｎ型ＭＯＳトランジスタ用のゲート電極及び前記Ｐ型ＭＯＳトランジスタ用のゲート電極下部に第１の導電型の不純物イオンが注入され、前記素子分離領域に隣接しない前記Ｎ型ＭＯＳトランジスタ用のゲート電極及び前記Ｐ型ＭＯＳトランジスタ用のゲート電極下部に前記第１の導電型の不純物イオンが注入されないように斜めイオン注入を行う工程と、
を備え、前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑制することを特徴とする半導体装置の製造方法。
【請求項５】
前記斜めイオン注入を行う工程の前記第１の導電型の不純物イオンは、ｎ型の不純物イオン又はｐ型の不純物イオンであることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、それを構成するＭＯＳトランジスタも微細化されてきている。それに伴い、ゲート電極のゲート長やゲート電極間のピッチが小さくなってきており、ゲート電極の形成を困難にしている。例えば、等しいゲート長のゲート電極を複数形成する際に、ゲート電極のピッチが異なると、微細化に伴うパターン間の近接化により、光干渉による近接効果が無視できず、ゲート電極のゲート長にばらつきが生じる。特に、素子分離領域に隣接しているゲート電極は、隣の素子分離領域のゲート電極と素子分離領域を挟むため、同じ素子形成領域に配列されているゲート電極に比べ、ゲート電極間のピッチが広くなるためにゲート長が太く形成されてしまう問題点がある。この問題点は、ＭＯＳＦＥＴのしきい値のばらつきを生じ、駆動電流やオフ電流などの特性に差が生じる。そこで、これらの近接効果の影響を考慮して光学的近接効果補正（ＯＰＣ）を施したマスクを作成することで、上記したトランジスタ特性のばらつきは、改善することができる。しかしながら、近年の高集積化により、光学的近接効果補正を施したマスクの作成コストが上昇している。
【０００３】
この問題を解決するために、ゲート電極のゲート長の違いによるしきい値電圧を調整するために、ゲート電極ごとにチャネル領域のイオン注入条件を変えたりすることも考えられる（例えば、特許文献1参照。）。
【０００４】
これは、ゲート絶縁膜を介したゲート電極材料上にゲート電極形成用マスクを形成する際に、そのマスクと平行に隣接する複数のパターンを同時に形成し、マスク及びパターンをマスクとして素子形成領域のチャネル部にしきい値調整用の不純物イオンを斜めにイオン注入し、ＭＯＳトランジスタのしきい値を調整するものである。しかし、この従来技術は、しきい値を調整するために、ゲート電極形成用マスクとは別に複数のパターンを形成しなければならず、また、これら複数のパターンは、しきい値調整のための斜めイオン注入後、ゲート電極形成用マスクを残して、取り除かなければならず、リソグラフィやレジスト剥離などのプロセス数が増加するという問題点があった。
【特許文献１】特開２０００−１２４４５３号公報（第５頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、マスク数やリソグラフィなどのプロセス数、及びマスクコストを増やすことなく、トランジスタ特性のばらつきを抑えることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板上に絶縁膜からなる素子分離領域で絶縁分離された素子形成領域を形成する工程と、異なる前記素子形成領域に、それぞれ一つ以上のゲート電極を形成する工程と、前記ゲート電極の内、前記素子分離領域に隣接する前記ゲート電極下部に第１の導電型の不純物イオンが注入され、前記素子分離領域に隣接しない前記ゲート電極下部に前記第１の導電型の不純物イオンが注入されないように斜めイオン注入を行う工程と、を備え、前記ゲート電極のトランジスタ特性のばらつきを抑制することを特徴としている。
【０００７】
また、本発明の別の態様の半導体装置の製造方法は、半導体基板上に絶縁膜からなる素子分離領域で絶縁分離された素子形成領域を隣接して形成する工程と、異なる前記素子形成領域にＮ型ＭＯＳトランジスタ用のゲート電極及びＰ型ＭＯＳトランジスタ用のゲート電極をそれぞれ一つ以上形成する工程と、前記素子分離領域に隣接する前記Ｎ型ＭＯＳトランジスタ用のゲート電極及び前記Ｐ型ＭＯＳトランジスタ用のゲート電極下部に第１の導電型の不純物イオンが注入され、前記素子分離領域に隣接しない前記Ｎ型ＭＯＳトランジスタ用のゲート電極及び前記Ｐ型ＭＯＳトランジスタ用のゲート電極下部に前記第１の導電型の不純物イオンが注入されないように斜めイオン注入を行う工程と、を備え、前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑制することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、マスク数やリソグラフィなどのプロセス数及びマスクコストを増やすことなく、トランジスタ特性のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１０】
図１乃至図４は、いずれも本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。本実施例では、ＬＤＤ（Lightly Doped Drain）構造を有するｎ型のＭＯＳトランジスタを例に説明する。
【００１１】
まず、図１に示すように、半導体基板１にトレンチ分離法（ＳＴＩ：Shallow Trench Isolation）や選択酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）などの素子分離法によって、絶縁膜からなる素子分離領域２を形成する。
【００１２】
次に、その素子分離領域２間にある素子形成領域にウェル領域３及びチャネル領域（図示せず）の形成のためにイオン注入及び短時間アニール（ＲＴＡ：Rapid Thermal Annealing）を行う。ここで、本実施例では、ｎＭＯＳトランジスタを考えているので、まず、ｐ型ウェル領域３やチャネル領域に、ｐ型のイオン種であるボロンイオンなどのイオン注入を行う。
【００１３】
次に、図２に示すように、半導体基板１上に、ゲート絶縁膜４となるシリコン酸化膜と、ゲート電極となる多結晶シリコン膜を順次形成する。その後、多結晶シリコン膜上にレジストを堆積させ、ゲート電極を形成するために所望のマスクを用いて、露光を行い、多結晶シリコン膜上にレジストパターンを形成する。
【００１４】
さらに、このレジストパターンをマスクとして、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより、多結晶シリコン膜のエッチングを行い、所望のゲート電極５、６を形成する。
【００１５】
このとき、ＭＯＳトランジスタの微細化に伴い、ゲート電極間の間隔の違いにより、ゲート電極５、６のゲート長はばらつきを生じる。即ち、素子分離領域２に隣接するゲート電極（第１のゲート電極）５は、素子分離領域２を挟んで隣接する別のゲート電極５との間隔が大きいために、ゲート長が素子分離領域２に隣接しない、つまり素子分離領域２間の素子形成領域上の第１のゲート電極５で挟まれるゲート電極（第２のゲート電極）６のゲート長に比べ、太く形成されてしまう。そのため、それぞれのチャネル領域には、同等の不純物濃度が注入されているので、第１のゲート電極４を有するｎＭＯＳトランジスタのしきい値は、第２のゲート電極５を有するｎＭＯＳトランジスタのしきい値よりも大きくなる。
【００１６】
次に、図３に示すように、ゲート電極５、６上のレジストを剥離した後、半導体基板１上に、固定した斜め方向から、例えば、砒素イオンやリンイオンなどのｎ型のイオン種の不純物イオン２０、２０’の注入を行う。このときの斜めイオン注入は、第１のゲート電極４下部に形成されているチャネル領域７にのみ不純物イオン（図中実線で示す）２０が注入され、第２のゲート電極６下部に形成されるチャネル領域（図示せず）には、隣接する第１のゲート電極５若しくは第２のゲート電極６自身が壁になり、不純物イオン（図中破線で示す）２０’が遮蔽されて、イオン注入されない角度で行う。つまり、ゲート電極５、６の配線方向、即ち長手方向に対して可能な限り直角で、かつ、図３に示すように、半導体基板１の上面に対して、第２のゲート電極６にイオン注入されない数１０°の角度でイオン注入することが望ましい。
【００１７】
そうすることにより、素子分離領域２に隣接する第１のゲート電極５下部のチャネル領域７にのみｎ型のイオン種の不純物イオンが注入されるので、第１のゲート電極５下部のチャネル領域７に含まれるｎ型の不純物濃度は、第２のゲート電極６下部のチャネル領域に含まれるｎ型の不純物濃度は多くなる。つまり、素子分離領域２に隣接する第１のゲート電極５を有するｎＭＯＳトランジスタのしきい値は、チャネル領域７の不純物濃度の増加により、下げることができ、素子分離領域２に隣接する第１のゲート電極５を有するｎＭＯＳトランジスタと素子分離領域２に隣接しない第２のゲート電極６を有するｎＭＯＳトランジスタとのしきい値のばらつきを抑えることができる。即ち、第１のゲート電極を有するｎＭＯＳトランジスタと第２のゲート電極を有するｎＭＯＳトランジスタのしきい値を揃えることができる。
【００１８】
ここで、素子分離領域２に隣接する第１のゲート電極５下部のチャネル領域７のみに不純物イオン注入を行うためのイオン注入角度は、第１のゲート電極５及び第２のゲート電極６の高さ並びにゲート電極間のピッチを考慮して決定される。また、ゲート電極上にレジストなどのマスクを残したまま斜めイオン注入を行う場合には、そのマスクの高さも考慮して決定される。また、注入されるイオン濃度は、ゲート電極間のピッチや近接効果などの影響を考慮して、経験的な値を基にした第１のゲート電極５と第２のゲート電極６のゲート長と最初に注入されているチャネル領域の不純物濃度を考慮して決定される。
【００１９】
次に、図４に示すように、熱酸化法により後酸化して半導体基板１上にシリコン酸化膜を形成した後、ゲート電極５、６をマスクとして素子形成領域に砒素イオンやリンイオンをイオン注入し、ＲＴＡ法によって活性化を行うことにより、ＬＤＤ領域８を形成する。その後、ＣＶＤ法によってシリコン酸化膜などの絶縁膜を半導体基板１上に形成し、ＲＩＥ法により、シリコン酸化膜をエッチバックし、ゲート電極５、６の両側面にサイドウォール９を形成する。そして、ゲート電極５、６とサイドウォール９をマスクとして素子形成領域に砒素イオンやリンイオンなどのイオン注入を行い、ソース及びドレイン拡散層１０を形成し、本実施例にかかる半導体装置のＭＯＳトランジスタを形成することができる。
【００２０】
以上説明の本実施例によれば、半導体基板１上に斜めイオン注入することにより、素子分離領域２に隣接する第１のゲート電極５下部のチャネル領域７にのみイオン注入することができるので、第１のゲート電極５下部のチャネル領域７に含まれるｎ型不純物濃度は、第２のゲート電極６下部のチャネル領域に含まれるｎ型不純物濃度よりも高濃度にすることができる。それによって、第１のゲート電極５のしきい値を下げることができ、微細化に伴う第１のゲート電極５のゲート長が太くなることによるしきい値の上昇を抑え、半導体装置全体のしきい値のばらつきを抑制し、ＭＯＳトランジスタのしきい値を揃えることができる。
【００２１】
なお、本実施例では、ｎＭＯＳトランジスタを例にｎ型不純物イオンを斜め方向に固定して、第１のゲート電極５にイオン注入したが、ｐＭＯＳトランジスタの場合は、ｐ型不純物イオンを斜め方向に固定して、第１のゲート電極にイオン注入を行うことによって、ｐＭＯＳトランジスタのしきい値のばらつきを抑制し、しきい値を揃えることができる。
【００２２】
また、本実施例では、斜めイオン注入の工程をゲート電極５、６の形成工程後に実施していたが、例えば、ＬＤＤ領域８形成後、サイドウォール９形成後、ソース及びドレイン拡散層１０形成後のいずれかにおいて斜めイオン注入工程を実施しても構わない。
【００２３】
また、本実施例では、素子分離領域に隣接するゲート電極が素子分離領域に隣接しないゲート電極よりも太くなることを例に説明してきたが、それ以外にも例えば、本実施例とは逆の素子分離領域に隣接するゲート電極よりも素子分離領域に隣接しないゲート電極のゲート幅の方が太く形成される場合にも適応することができる。また、ゲート電極のゲート長のばらつきだけではなく、微細化に伴い、サイドウォールの厚さが素子分離領域に隣接する方が厚く形成されることからトランジスタ特性がばらつくという問題点もあるが、この問題についても本実施例と同様の方法で改善することができる。
【実施例２】
【００２４】
本実施例では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが素子分離領域を挟んで形成されているときに、素子分離領域による応力により生じるそれぞれのトランジスタの駆動電流のばらつきを抑制するものである。素子分離領域による応力の影響は、素子分離領域に近いゲート電極ほど大きく、ｎＭＯＳトランジスタの場合は、ソース・ドレイン間の駆動電流が下がってしまう。一方、ｐＭＯＳトランジスタの場合は、ソース・ドレイン間の駆動電流の増加を招き、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで駆動電流のばらつきが生じ、半導体装置の動作にばらつきが生じてしまう。この駆動電流のバラつきを抑えるには、ｎＭＯＳトランジスタのしきい値を下げることにより駆動電流を上げ、ｐＭＯＳトランジスタのしきい値を上げることにより駆動電流を下げる必要がある。以下にその実施例を示す。
【００２５】
図５乃至図８は、いずれも本発明の実施例２に係る半導体装置の製造方法を示す工程断面図及び平面図である。本実施例では、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタともにＬＤＤ構造を有するＭＯＳトランジスタを例に説明する。
【００２６】
まず、図５に示すように、半導体基板１にトレンチ分離法（ＳＴＩ：Shallow Trench Isolation）や選択酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）などの素子分離法を用いて溝を形成し、この溝内に絶縁物を埋め込んで絶縁膜からなる素子分離領域２を形成する。次に、その素子分離領域２間にある素子形成領域にウェル領域３、３′及びチャネル領域（図示せず）の形成のためにイオン注入及び短時間アニール（ＲＴＡ：Rapid Thermal Annealing）を行う。ここで、本実施例では、それぞれの素子形成領域にｎ型及びｐ型の異なるイオン種のＭＯＳトランジスタを形成するので、まず、ｐＭＯＳトランジスタ形成用の素子形成領域をレジストなどのマスクで覆い、ｎＭＯＳトランジスタ形成用の素子形成領域にウェル領域３及びチャネル領域の形成を行う。このウェル領域３及びチャネル領域の形成には、ｐ型のイオン種であるボロンイオンなどのイオン注入を行う。
【００２７】
次に、ウェル領域３及びチャネル領域が形成されたｎＭＯＳトランジスタ用の素子形成領域にマスクを施し、ｐＭＯＳトランジスタ形成用の素子形成領域にウェル領域３’及びチャネル領域の形成を行う。このウェル領域３’及びチャネル領域の形成には、ｎＭＯＳトランジスタ形成のためのウェル領域３とは異なる導電型のイオン注入、つまり、ウェル領域３’及びチャネル領域にはｎ型の不純物イオンのイオン注入を行う。
【００２８】
次に、図６に示すように、半導体基板１上に、ゲート絶縁膜４となるシリコン酸化膜と、ゲート電極となる多結晶シリコン膜を順次堆積させる。その後、多結晶シリコン膜上にレジストを堆積させ、それぞれの素子形成領域にゲート電極を形成するために所望のマスクを用いて、露光を行い、多結晶シリコン膜上にレジストパターンを形成する。さらに、このレジストパターンをマスクとして、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより、多結晶シリコン膜のエッチングを行い、ｎＭＯＳトランジスタ形成用の素子形成領域とｐＭＯＳトランジスタ形成用の素子形成領域に所望のゲート電極５、５’、６、６’をそれぞれ形成する。
【００２９】
次に、図７に示すように、第１及び第２のゲート電極５、５’、６、６’上のレジストを剥離した後、半導体基板１の上面に、固定した斜め方向から、例えば、砒素イオンやリンイオンなどのｎ型のイオン種である不純物イオン２０、２０’の注入を行う。このときの斜めイオン注入は、上記実施例１と同様、図７に示すように、素子分離領域２に隣接するｎＭＯＳ及びｐＭＯＳトランジスタの第１のゲート電極５、５’下部に形成されているチャネル領域７、７’にのみ不純物イオン２０が注入され、それ以外の素子分離領域２に隣接しない、つまり素子分離領域２間の素子形成領域上の第１のゲート電極５、５’に挟まれるゲート電極６、６’下部に形成されるチャネル領域には、隣接する第１のゲート電極５、５’若しくは第２のゲート電極６、６’自身が壁になり、不純物イオン２０’が第１のゲート電極５、５’に遮蔽されて、イオン注入されない角度で斜めイオン注入を行う。
【００３０】
つまり、第１及び第２のゲート電極５、５’、６、６’の長手方向に対して可能な限り直角で、かつ、図７に示すように、半導体基板１に対して、第２のゲート電極６、６’にイオン注入されない数１０°の角度でイオン注入することが望ましい。
【００３１】
そうすることにより、素子分離領域２に隣接するｎＭＯＳ及びｐＭＯＳトランジスタの第１のゲート電極５、５’下部のチャネル領域７、７’にのみｎ型のイオン種であるイオンが注入されるので、ｎ型の第１のゲート電極５及びｐ型の第１のゲート電極５’下部のチャネル領域７、７’のｎ型の不純物濃度は増加する。従って、素子分離領域２に隣接するｎＭＯＳトランジスタのしきい値が減少し、駆動電流を上げることができ、同じく素子分離領域２に隣接するｐＭＯＳトランジスタのしきい値が増加し、駆動電流を下げることができるので、両ＭＯＳトランジスタ間の駆動電流のばらつきを抑えることができる。
【００３２】
ここで、素子分離領域２に隣接する第１のゲート電極５、５’下部のチャネル領域７、７’のみに不純物イオン注入を行うためのイオン注入角度は、素子分離領域２に隣接する第１のゲート電極５、５’及び隣接しない第２のゲート電極６、６’の高さ並びにゲート電極間のピッチにより決定される。また、ゲート電極上にレジストなどのマスクを残したまま斜めイオン注入を行う場合には、そのマスクの高さを考慮して決定される。また、注入されるイオン濃度は、素子分離領域の応力の影響によるｎ型のＭＯＳトランジスタとｐ型のＭＯＳトランジスタの駆動電流のばらつきを経験的な値を基に決定し、最初にイオン注入されているチャネル領域の不純物濃度を考慮して決定される。この注入される不純物イオン濃度を基に、第１のゲート電極５、５’のチャネル領域に必要な不純物イオンやドーズ量、加速電圧などのイオン注入条件を決定する。
【００３３】
次に、図８に示すように、まず、ｎＭＯＳトランジスタを形成するために、ｐＭＯＳトランジスタ側をレジストなどでマスクする。その後、熱酸化法により後酸化して半導体基板１上にシリコン酸化膜を形成した後、ｎＭＯＳトランジスタ側の第１及び第２のゲート電極５、６をマスクとしてウェル領域３に砒素イオンやリンイオンをイオン注入し、ＲＴＡ法によって活性化を行うことにより、ＬＤＤ領域８を形成する。その後、ＣＶＤ法によってシリコン酸化膜などの絶縁膜を半導体基板１上に堆積し、ＲＩＥ法により、シリコン酸化膜をエッチバックし、第１及び第２のゲート電極５、６の両側面にサイドウォール９、９’を形成する。そして、第１及び第２のゲート電極５、６とサイドウォール９をマスクとしてウェル領域３に砒素イオンやリンイオンなどのイオン注入を行い、ソース及びドレイン拡散層１０を形成し、ｎＭＯＳトランジスタを形成する。ｐＭＯＳトランジスタ側は、上述したｎＭＯＳトランジスタと同様の手順で、ＬＤＤ領域８’形成のために、ｐ型の不純物イオンを注入し、ＲＴＡ法で活性化を行った後、第１及び第２のゲート電極５、６’の両側にサイドウォール９’を形成し、さらに、第１及び第２のゲート電極５、６’及びサイドウォール９’をマスクとして、ｐ型の不純物イオンを注入することにより、ソース及びドレイン拡散層１０’を形成する。以上より、本実施例にかかる半導体装置のＭＯＳトランジスタを形成することができる。
【００３４】
以上に説明の本実施例２によれば、半導体基板１上に斜めイオン注入することにより、素子分離領域２に隣接するｎＭＯＳ及びｐＭＯＳトランジスタの第１のゲート電極５、５’下部のチャネル領域７、７’にのみイオン注入することができるので、ｎＭＯＳトランジスタの第１のゲート電極５及びｐＭＯＳトランジスタの第１のゲート電極５’下部のチャネル領域７、７’のｎ型不純物濃度を増加させることができる。それによって、ｎＭＯＳトランジスタの第１のゲート電極５のしきい値を下げることができ、ｐＭＯＳトランジスタの第１のゲート電極５’のしきい値を上げることができるので、素子分離領域２に隣接するｎ型のＭＯＳトランジスタの駆動電流を上げ、ｐ型のＭＯＳトランジスタの駆動電流を下げ、素子分離領域の応力の影響によるＭＯＳトランジスタの駆動電流のばらつきを抑制することができる。
【００３５】
また、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタに注入すべき不純物イオンの種類は、同一の導電型でよいため、両者に同時にイオン注入を行うことで駆動電流のばらつきを抑制することができる。
【００３６】
なお、本実施例では、斜めイオン注入の工程はゲート電極の形成工程後に実施したが、例えば、ソース及びドレイン拡散層形成後に斜めイオン注入工程を実施しても構わない。
【００３７】
ここで、本発明の上記各実施例では、シリコン基板を用いてそのシリコン基板上にゲート電極の形成を行っていたが、それ以外にもＳＯＩ基板など他の基板にゲート電極を形成する場合にも適応することができる。また、ゲート電極の材料としても多結晶シリコンやシリコン酸化膜に限定されるわけでなく、用途に応じてゲート電極の材料を変えてもかまわない。
【００３８】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す工程の断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程の断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程の断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程の断面図。
【図５】本発明の実施例２に係る半導体装置の製造方法を示す工程の断面図。
【図６】本発明の実施例２に係る半導体装置の製造方法を示す工程の断面図。
【図７】本発明の実施例２に係る半導体装置の製造方法を示す工程の断面図。
【図８】本発明の実施例２に係る半導体装置の製造方法を示す工程の断面図。
【符号の説明】
【００４０】
１  半導体基板
２  素子分離領域
３、３′  ウェル領域
４  ゲート絶縁膜
５、５’  第１のゲート電極
６、６’  第２のゲート電極
７、７’  チャネル領域
８，８’  ＬＤＤ領域
９、９’  サイドウォール
１０、１０’  ソース及びドレイン拡散層
２０、２０’  不純物イオン
【図１】
2006324473.tif 000003
【図２】
2006324473.tif 000004
【図３】
2006324473.tif 000005
【図４】
2006324473.tif 000006
【図５】
2006324473.tif 000007
【図６】
2006324473.tif 000008
【図７】
2006324473.tif 000009
【図８】
2006324473.tif 000010