(57)【要約】【課題】  高電圧から低電圧へのレベルシフト回路を小さな回路面積で構成した半導体集積回路装置を提供する。【解決手段】  高電圧動作回路部から低電圧動作回路部へ信号を伝達するレベルシフト回路を、ゲート電極が低電圧動作回路の電源電圧電位に固定されたデプレッション型ＮＭＯＳトランジスタで構成した。【選択図】      図２
2006086892.tif 000002
【特許請求の範囲】
【請求項１】
第一の電源で動作する第一の回路部と、前記第一の電源よりも低い電圧の第二の電源で動作する第二の回路部と、からなる半導体集積回路装置において、前記第一の回路部の出力端子に接続されたドレインと、前記第二の回路部の入力端子に接続されたソースと、前記第二の電源に接続されたゲートとを有するデプレッション型NMOSトランジスタを設け、前記デプレッション型NMOSトランジスタは前記第一の回路部の出力端子の信号を前記第二の回路部の入力端子に伝達することを特徴とする半導体集積回路装置。
【請求項２】
第一の電源で動作する第一の厚さのゲート酸化膜を有する第一の回路部と、前記第一の電源よりも低い電圧の第二の電源で動作する前記第一の厚さのゲート酸化膜よりも薄い第二の厚さのゲート酸化膜を有する第二の回路部と、からなる半導体集積回路装置において、前記第一の回路部の出力端子に接続されたドレインと、前記第二の回路部の入力端子に接続されたソースと、前記第二の電源に接続されたゲートとを有し、前記第一の回路部と同じ厚さのゲート酸化膜を有するデプレッション型NMOSトランジスタを設け、前記デプレッション型NMOSトランジスタは前記第一の回路部の出力端子の信号を前記第二の回路部の入力端子に伝達することを特徴とする半導体集積回路装置。
【請求項３】
第一の電源で動作する第一の厚さのゲート酸化膜を有する電気的書き換え可能な不揮発性記憶素子部と、前記第一の電源よりも低い電圧の第二の電源で動作する前記第一の厚さのゲート酸化膜よりも薄い第二の厚さのゲート酸化膜を有する第二の回路部と、からなる半導体集積回路装置において、前記電気的書き換え可能な不揮発性記憶素子部の出力端子に接続されたドレインと、前記第二の回路部の入力端子に接続されたソースと、前記第二の電源に接続されたゲートとを有し、前記電気的書き換え可能な不揮発性記憶素子部と同じ厚さのゲート酸化膜を有するデプレッション型NMOSトランジスタを設け、前記デプレッション型NMOSトランジスタは前記電気的書き換え可能な不揮発性記憶素子部の出力端子の信号を前記第二の回路部の入力端子に伝達することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、異なる電源電圧で動作する回路間の信号伝達を行うレベルシフト回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
一般的に、MOS型の電気的に書き換え可能な不揮発性半導体記憶装置において、高電圧で動作する回路と低電圧で動作する回路が混在する場合、高電圧で動作する回路を形成するMOSトランジスタのゲート酸化膜の厚さを、低電圧で動作する回路を形成するMOSトランジスタのゲート酸化膜よりも厚く形成し、信頼性を確保する。高電圧で動作する回路から低電圧で動作する回路へ信号を伝達する場合には、その間にレベル変換の回路を必要とする。もっとも一般的なレベル変換回路としては、図４に示すように厚いゲート酸化膜のＭＯＳトランジスタで形成されたインバータ回路を高電圧回路と低電圧回路の間に挿入し、低い電源電圧で動作させる手法がある（例えば、特許文献１を参照。）。
【０００３】
以下、図４に基づいて従来のレベルシフト回路を有する半導体集積回路装置を説明する。
【０００４】
厚いゲート酸化膜のＰＭＯＳトランジスタ１と厚いゲート酸化膜のＮＭＯＳトランジスタ２は高電圧Vｐｐで動作するインバータ５１を構成し、薄いゲート酸化膜のＰＭＯＳトランジスタ３と薄いゲート酸化膜のＮＭＯＳトランジスタ４は低電圧Vｄｄで動作するインバータ５２を構成している。インバータ５１の出力信号は、厚いゲート酸化膜のＰＭＯＳトランジスタ５と厚いゲート酸化膜のＮＭＯＳトランジスタ６で構成されるインバータ５３の入力端子に印加される。このとき、厚いゲート酸化膜のＰＭＯＳトランジスタ５のソース電極は低電圧Vｄｄに接続されているため、入力の振幅レベルがＶｐｐ−ＧＮＤ間の電圧であっても、出力の振幅はＶｄｄ−ＧＮＤ間でしか振れないため、厚いゲート酸化膜のＰＭＯＳトランジスタ５と厚いゲート酸化膜のＮＭＯＳトランジスタ６で構成されるインバータ５３はレベルシフト回路として働き、高電圧回路の出力信号を定電圧回路に伝えることが出来る。
【特許文献１】特開平１０−２４２４３４号公報  （第９頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら従来のレベルシフト回路を有する半導体集積回路装置では、半導体集積回路装置に搭載するレベルシフト回路の数が多い場合に、半導体集積回路装置全体に占めるレベルシフト回路の面積が大きくなる。一般的に厚いゲート酸化膜を有するＭＯＳトランジスタは薄いゲート酸化膜で構成されるＭＯＳトランジスタよりも微細化が難しいため、多数のレベルシフト回路を有する半導体集積回路装置はチップの面積が非常に大きくなり製造コストが高くなってしまうという課題があった。
【課題を解決するための手段】
【０００６】
本発明は上記課題を解決するために、高電圧で動作する回路から低電圧で動作する回路へ信号を伝達するレベルシフト回路をデプレッション型NMOSトランジスタで構成し、ドレインを第一の回路部の出力端子に接続し、ソースを第二の回路の入力端子に接続し、かつゲートを第二の電源に接続した。
【０００７】
さらに、第一の回路部のゲート酸化膜が第二の回路部のゲート酸化膜よりも厚い場合には、デプレッション型MOSトランジスタのゲート酸化膜を第一の回路部と同じ厚さとした。
【０００８】
請求項３にかかる半導体集積回路装置は、異なる２種類のゲート酸化膜厚を有する半導体基板と前記半導体基板上に異なる２種類の電源電圧でそれぞれ動作する第一の回路と第二の回路と前記第一の回路と前記第二の回路の間に接続されるデプレッション型NMOSトランジスタを具備し、前記第一の回路を構成するMOSトランジスタのゲート酸化膜厚は前記第二の回路を構成するMOSトランジスタのゲート酸化膜よりも厚く、前記第一の回路に供給される電源電圧は前記第二の回路に供給される電源電圧と比較して高い電圧が供給され、前記デプレッション型MOSトランジスタは前記第一の回路を構成するMOSトランジスタと同じ厚さのゲート酸化膜を有し、前記デプレッション型NMOSトランジスタのドレイン電極は前記第一の回路の信号出力端子に接続され、前記デプレッション型NMOSトランジスタのソース電極は前記第二の回路の信号入力端子に接続され、前記デプレッション型NMOSトランジスタのゲート電極は前記第二の回路に供給される電源電圧電位に接続され、さらに前記第一の回路は電気的書き換え可能な不揮発性記憶素子に所望のデータを書き換え及び前記不揮発性記憶素子からデータを読み出す機能を有する構成とする。
【発明の効果】
【０００９】
以上説明したように、レベルシフト回路をゲート電極が低電圧動作回路の電源電圧電位に固定されたデプレッション型ＮＭＯＳトランジスタで構成することで、低コストで高電圧動作部と低電圧動作部が混在する半導体集積回路装置が実現可能となる。
【発明を実施するための最良の形態】
【００１０】
【実施例１】
【００１１】
図１は、本発明の第一の実施例のレベルシフト回路を有する半導体集積回路装置のブロック図である。
【００１２】
高電圧動作回路部１０１は電源電圧としてＶｐｐという高い電圧で動作し、低電圧動作回路部１０２はＶｄｄという低い電圧で動作する。例えば当該半導体集積回路装置が不揮発性記憶装置のような場合だと、Ｖｐｐは１２Ｖ〜２０Ｖ程度の電圧で動作し、Ｖｄｄは０．９Ｖ〜５．５Ｖ程度の電圧で動作する。
【００１３】
高電圧動作回路部１０１の出力端子は、デプレッション型ＮＭＯＳトランジスタ１０３のドレイン電極に接続され、低電圧動作回路部１０２の入力端子は、デプレッション型ＮＭＯＳトランジスタ１０３のソース電極に接続されている。デプレッション型ＮＭＯＳトランジスタ１０３のゲート電極は、低電圧動作回路１０２の電源電圧電位Ｖｄｄに接続されている。通常ＮＭＯＳトランジスタは、ゲート電極の電位がドレイン電極の電位より低い場合には、ソース電極に伝達される電圧はゲート電極に加えられている電圧より高くなることは無い。例えばＮＭＯＳデプレッショントランジスタ１０３のドレイン電極にＶｐｐで動作する高電圧動作回路部の２０Ｖ振幅の信号が加わったとしても、ゲート電圧が５ＶのＶｄｄ電位に固定されていれば、低電圧動作回路部１０２の入力には５Ｖ以下の振幅の信号しか加えられず、信号のレベルシフトが行われる。
【００１４】
また、ＮＭＯＳトランジスタの特性上、ドレイン電極からソース電極に伝わる電圧はゲート電極に加えられる電圧からＮＭＯＳトランジスタのしきい値電圧を減じた値しか伝達しないため、ＮＭＯＳトランジスタ１０３はしきい値電圧がマイナス値であるデプレッションタイプであることが重要である。ＮＭＯＳトランジスタ１０３がエンハンスメント型である場合には、ソース電極に伝達される電圧がＶｄｄまで上昇せず、低電圧動作回路部１０２に十分信号を伝えられない場合があるからである。
【００１５】
ＮＭＯＳトランジスタ１０３をデプレッション型とすることで、低電圧動作回路部１０２に伝達される信号の振幅を特別な回路を加えなくても低電圧動作回路部１０２の動作電圧に簡単に合わせることが可能となり、また従来の図４に示す回路と比較して素子数を少なくすることが可能となる。
【実施例２】
【００１６】
図２は、本発明の第二の実施のレベルシフト回路を有する半導体集積回路装置の回路図である。高電圧動作回路部１０１の構成例として厚いゲート酸化膜を有するＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１２で構成される高電圧動作インバータ回路と、低電圧動作回路部１０２の構成例として薄いゲート酸化膜を有するＰＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１１４とで構成される低電圧動作インバータ回路を示している。デプレッション型ＮＭＯＳトランジスタ１１５は、高電圧動作回路部１０１と同様の厚いゲート酸化膜を有し高耐圧構造となっている。
【００１７】
第一の実施と同様に、ゲートがＶｄｄ電位に固定されたデプレッション型ＮＭＯＳトランジスタ１１５をレベルシフト回路とすることで低電圧動作回路部に伝達される信号の振幅を特別な付加回路等を加えなくても低電圧動作回路部の動作電圧に簡単に合わせることが可能となり、また従来の図４に示す回路と比較して素子数を少なくすることが可能となる。
【実施例３】
【００１８】
図３は、本発明の第三の実施の電気的書き換え可能な不揮発性記憶機能を有する半導体集積回路装置の回路図である。図３では、高電圧動作回路部１０１の例として、電気的に書き換え可能な不揮発性記憶回路を示した図である。
【００１９】
本構成において、不揮発性記憶素子１３０にデータを書き込む場合には、まず厚いゲート酸化膜を有するＮＭＯＳトランジスタ１２９のゲート電極に印加されるＥＲＡＳＥ信号を“H”としＮＭＯＳトランジスタ１２９をターンオンさせ、それと同時に不揮発性記憶素子１３０のコントロールゲート電極に印加されるＣＧＢＩＡＳ信号を１６Ｖから２０Ｖ程度の高電圧Vｐｐとすることで、不揮発性記憶素子１３０を消去する。この状態で不揮発性記憶素子１３０のフローティングゲートには電子が注入され“１”のデータが書き込まれている。
【００２０】
つぎに、データを“０”としたい所望のビットのみ、厚いゲート酸化膜を有するＭＯＳトランジスタで構成されたラッチ回路１２１をＳＥＴ信号とＤＡＴＡＸ信号によりＮＭＯＳトランジスタ１２５および１２６の両方がターンオンすることでデータをセットする。このときラッチ回路１２１に供給される電源電圧は低電圧動作部に供給される電源電圧Ｖｄｄと同じである。また、図３では１ビットの不揮発性記憶素子しか記載されていないが、実際の半導体集積回路では図３に示す回路が複数あり、この内必要に応じて各ビットに“０”と“１”のデータを書き込む。
【００２１】
ラッチ回路１２１にデータがセットされたのち、ＮＭＯＳトランジスタ１２７のゲート電極に印加されているＷＲＩＴＥ信号とラッチ回路１２１に供給される電源電圧をＶｄｄレベルから１６Ｖから２０Ｖの高電圧に上昇され、さらにＣＧＢＩＡＳ信号をグランドレベルである０Ｖとすることで、不揮発性記憶素子１３０のフローティングゲートの電子が引き抜かれ、データ“０”が書き込まれる。
【００２２】
このとき、データ“０”を書き込むビットはラッチ回路１２１の出力のノードであるＨＶ＿ＯＵＴは１６Ｖから２０Ｖの高電圧まで上昇するが、低電圧で動作するインバータ素子１２２の入力は、ゲート電極がＶｄｄ電位に接続されたデプレッション型ＮＭＯＳトランジスタ１２３により保護され、ノードＬＶ＿ＩＮの電圧はＶｄｄ電位までしか上昇しない。
【００２３】
図３では１ビットの不揮発性記憶素子しか記載されていないが、実際の半導体集積回路では図３に示す回路が複数あり、この内必要に応じて各ビットに“０”と“１”のデータを書き込む。
【００２４】
不揮発性記憶素子１３０に書き込まれたデータを読み出す場合には、Ｖｐｐ電圧はＶｄｄと同じ電位とし、まずＣＬＲ信号を一時的に“Ｈ”とすることでラッチ回路をクリアをし、その後ＲＥＡＤ信号を“Ｈ”としＣＧＢＩＡＳ信号に読み出しに必要な所望のバイアス電圧を印加することで、“０”データが格納されている不揮発性記憶素子１３０に流れるセル電流を利用してラッチ回路１２１を反転させる。この時“１”データが格納されている不揮発性記憶素子１３０が接続されているラッチ回路１２１は、事前にクリアされた状態から変化をしない。
【００２５】
以上説明したように、不揮発性記憶回路のように高電圧動作回路部と低電圧動作回路部との間の信号伝達量が非常に多い半導体集積回路において、レベルシフト回路をデプレッション型ＮＭＯＳトランジスタで構成とすることにより、非常に面積の小さい不揮発性記憶回路を有する半導体集積回路装置を実現することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】は、本発明の第一の実施例のレベルシフト回路を有する半導体集積回路装置のブロック図である。
【図２】は、本発明の第二の実施例のレベルシフト回路を有する半導体集積回路装置の回路図である。
【図３】は、本発明の第三の実施例の電気的書き換え可能な不揮発性記憶機能を有する半導体集積回路装置の回路図である。
【図４】は、従来のレベルシフト回路を有する半導体集積回路装置の回路図である。
【符号の説明】
【００２７】
１０１  高電圧動作回路部
１０２  低電圧動作回路部
１０３、１１５  デプレッション型ＮＭＯＳトランジスタ
１１１  厚いゲート酸化膜のＰＭＯＳトランジスタ
１１２  厚いゲート酸化膜のＮＭＯＳトランジスタ
１１３  薄いゲート酸化膜のＰＭＯＳトランジスタ
１１４  薄いゲート酸化膜のＮＭＯＳトランジスタ
１２１  厚いゲート酸化膜のＭＯＳトランジスタで構成されたラッチ回路
１２２  薄いゲート酸化膜のＭＯＳトランジスタで構成されたインバータ回路
１２３  デプレッション型ＮＭＯＳトランジスタ
１２４、１２５、１２６、１２７、１２７，１２８、１２９、１３０
薄いゲート酸化膜のＮＭＯＳトランジスタ
１３０  フローティングゲート型の電気的書き換え可能な不揮発性記憶素子
１、５  厚いゲート酸化膜のＰＭＯＳトランジスタ
２、６  厚いゲート酸化膜のＮＭＯＳトランジスタ
３      薄いゲート酸化膜のＰＭＯＳトランジスタ
４      薄いゲート酸化膜のＮＭＯＳトランジスタ
【図１】
2006086892.tif 000003
【図２】
2006086892.tif 000004
【図３】
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【図４】
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