(57)【要約】【課題】PLL（Phase Locked Loop）回路における追従速度を制御するもので、特にその回路における乗算器などの装置に入力する係数を制御するPLL制御回路およびその制御方法を提供。【解決手段】PLL制御回路10は、映像信号における水平同期信号112と基準信号130との間の位相誤差102を入力して、この位相誤差102を誤差量検出回路12でＮ種類のスレッショルドを用いて閾値判定してＮ＋１段階のいずれかを示す制御信号104を出力し、係数切替部14がＮ＋１種類のゲインのうち、制御信号104が示す段階に対応するゲインを係数信号106としてPLL回路20に出力することにより、PLL回路20における追従速度を入力の映像信号に応じて制御して、PLL回路において、ジッタが少なく品質のよい映像を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力映像信号における水平同期信号の周期と基準信号の基準周期との間の位相誤差を得て、該位相誤差をフィルタリング処理した処理結果を乗算器で所定の乗算係数と乗算処理するPLL回路を制御するPLL制御回路において、該回路は、
前記位相誤差を入力して、該位相誤差に基づいて前記所定の乗算係数を検出し、該所定の乗算係数を前記PLL回路に供給することにより前記PLL回路における追従速度の切替を制御することを特徴とするPLL制御回路。
【請求項２】
請求項１に記載のPLL制御回路において、該回路は、１つ以上の閾値を用いて前記位相誤差を閾値判定して、前記１つ以上の閾値で分けられる複数の範囲のうち、前記位相誤差に対応する範囲を示す制御信号を生成して出力する誤差量検出手段と、
前記複数の範囲のそれぞれに対応する複数の乗算係数を検出することができるものであって、前記誤差量検出手段から前記制御信号を入力して、該制御信号が示す範囲に対応する乗算係数を検出する第１の係数切替手段とを含み、
第１の係数切替手段で検出した乗算係数を前記所定の乗算係数として前記PLL回路に供給することを特徴とするPLL制御回路。
【請求項３】
請求項１に記載のPLL制御回路において、該回路は、前記入力映像信号における垂直同期信号を入力して１フィールドのライン数をカウントするカウンタ手段と、
VTR特殊再生信号に特有の特性を利用して、前記入力映像信号が前記VTR特殊再生信号であるか否かを検出し、前記VTR特殊再生信号の検出または未検出を示す第１の検出結果を生成するVTR特殊再生検出手段と、
VTR通常再生信号に特有の特性を利用して、前記入力映像信号が前記VTR通常再生信号であるか否かを検出し、前記VTR通常再生信号の検出または未検出を示す第２の検出結果を生成するVTR通常再生検出手段と、
前記入力映像信号がTV弱電界信号であるか否かを検出して、前記TV弱電界信号の検出または未検出を示す第３の検出結果を生成するTV弱電界検出手段と、
第１の検出結果、第２の検出結果および第３の検出結果に応じて前記所定の乗算係数を検出する第２の係数切替手段とを含み、
第２の係数切替手段で検出した前記所定の乗算係数を前記PLL回路に供給することを特徴とするPLL制御回路。
【請求項４】
請求項１に記載のPLL制御回路において、該回路は、１つ以上の閾値を用いて前記位相誤差を閾値判定して、前記１つ以上の閾値で分けられる複数の範囲のうち、前記位相誤差に対応する範囲を示す制御信号を生成して出力する誤差量検出手段と、
前記複数の範囲のそれぞれに対応する複数の乗算係数を検出することができるものであって、前記誤差量検出手段から前記制御信号を入力して、該制御信号が示す範囲に対応する乗算係数を検出する第１の係数切替手段と、
前記入力映像信号における垂直同期信号を入力して１フィールドのライン数をカウントするカウンタ手段と、
VTR特殊再生信号に特有の特性を利用して、前記入力映像信号が前記VTR特殊再生信号であるか否かを検出し、前記VTR特殊再生信号の検出または未検出を示す第１の検出結果を生成するVTR特殊再生検出手段と、
VTR通常再生信号に特有の特性を利用して、前記入力映像信号が前記VTR通常再生信号であるか否かを検出し、前記VTR通常再生信号の検出または未検出を示す第２の検出結果を生成するVTR通常再生検出手段と、
前記入力映像信号がTV弱電界信号であるか否かを検出して、前記TV弱電界信号の検出または未検出を示す第３の検出結果を生成するTV弱電界検出手段と、
第１の検出結果、第２の検出結果および第３の検出結果に応じて前記所定の乗算係数を検出して前記PLL回路に供給する第３の係数切替手段を含むことを特徴とするPLL制御回路。
【請求項５】
請求項２または４に記載のPLL制御回路において、第１の係数切替手段は、前記複数の範囲のそれぞれに適した追従速度制御ができるような複数の乗算係数をあらかじめメモリに記憶しておくことを特徴とするPLL制御回路。
【請求項６】
請求項３または４に記載のPLL制御回路において、前記VTR特殊再生検出手段は、前記カウンタ手段から入力したライン数と通常の映像信号における１フィールドのライン数とを比較して、その結果、両ライン数が異なる場合には前記VTR特殊再生信号の検出を示し、それ以外の場合には前記VTR特殊再生信号の未検出を示す第１の検出結果を生成し、
前記VTR通常再生検出手段は、前記カウンタ手段から入力したライン数に基づいて、前記入力映像信号における垂直ブランキング期間および垂直同期パルスの位置を検出し、現ラインが前記垂直ブランキング期間内で、かつ前記垂直同期パルス前にあるとき、前記位相誤差が大きいか否かを判定して、大きいと判定した場合には前記VTR通常再生信号の検出を示し、それ以外の場合には前記VTR通常再生信号の未検出を示す第２の検出結果を生成し、
前記TV弱電界検出手段は、前記位相誤差をラインごとに監視して、周期が長くなる誤差と短くなる誤差とが混合する誤差変動期間を検出して、前記カウンタ手段から入力したライン数に基づく１フィールド期間内で前記誤差変動期間を所定回数以上検出した場合には前記TV弱電界信号の検出を示し、それ以外の場合には前記TV弱電界信号の未検出を示す第３の検出結果を生成することを特徴とするPLL制御回路。
【請求項７】
請求項３に記載のPLL制御回路において、第２の係数切替手段は、第１の検出結果および第２の検出結果に基づいて前記VTR特殊再生信号または前記VTR通常再生信号の検出が確認できた場合には大きいゲインを示す前記所定の乗算係数を検出し、それ以外の場合において、第３の検出結果に基づいて前記TV弱電界信号の検出が確認できた場合、または第１の検出結果、第２の検出結果および第３の検出結果のすべてが未検出の場合には、小さいゲインを示す前記所定の乗算係数を検出することを特徴とするPLL制御回路。
【請求項８】
請求項４に記載のPLL制御回路において、第３の係数切替手段は、第１の検出結果および第２の検出結果に基づいて前記VTR特殊再生信号または前記VTR通常再生信号の検出が確認できた場合には大きいゲインを示す前記所定の乗算係数を検出し、それ以外の場合において第３の検出結果に基づいて前記TV弱電界信号の検出が確認できた場合には、小さいゲインを示す前記所定の乗算係数を検出し、また、第１の検出結果、第２の検出結果および第３の検出結果のすべてが未検出の場合には、第１の係数切替手段で検出した乗算係数を前記所定の乗算係数とすることを特徴とするPLL制御回路。
【請求項９】
入力映像信号における水平同期信号の周期と基準信号の基準周期との間の位相誤差を得て、該位相誤差をフィルタリング処理した処理結果を乗算器で所定の乗算係数と乗算処理するPLL回路の制御方法において、該方法は、
前記位相誤差を入力して、該位相誤差に基づいて前記所定の乗算係数を検出し、該所定の乗算係数を前記PLL回路に供給することにより前記PLL回路における追従速度の切替を制御することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号をデコード処理するディジタルビデオデコーダなどに含まれるPLL（Phase Locked Loop）回路を制御するもので、特にその回路における乗算器などの装置に入力する係数を制御するPLL制御回路およびその制御方法に関するものである。
【背景技術】
【０００２】
従来から、ディジタルビデオデコーダなどの装置では、入力する映像信号と基準信号との間に周波数誤差が生じて、ジッタを含む映像が得られることがある。
【０００３】
たとえば、図５に示すように、映像信号400は、通常、垂直ブランキング期間402および有効映像期間404を含み、垂直ブランキング期間402中の垂直同期パルス406を先頭にして１フィールドの周期が規定される。また、映像信号400の有効映像期間404の一部408を拡大すると、図６に示すように、各ラインは、水平ブランキング期間412および有効映像期間414を含み、水平ブランキング期間412中の水平同期パルス416を先頭にして１ラインの周期が規定される。
【０００４】
ところで、ディジタルビデオデコーダは、PLL回路を含んで、１ラインの周期にロックしたラインロッククロックを生成し、このラインロッククロックを用いてアナログ映像信号をサンプリングすることにより各ラインのサンプリング箇所を同じにして、ジッタのない映像を得ようとするものがある。
【０００５】
しかし、映像信号には、規定された周期、すなわち基準周期でないラインを含む非標準信号などの映像信号があり、たとえば、VTR再生信号（通常再生・特殊再生）の場合、各ラインの実際の周期と基準周期との間に若干の誤差が生じ、さらに誤差が大きいラインを含むことがあり、また、TV弱電界信号の場合、基準周期のラインで構成される映像信号を送信しても、受信された映像信号にノイズが混入して各ラインの周期を誤検出してしまう。
【０００６】
これに対して、従来から、PLL回路を制御するPLL制御回路では、映像信号がVTR再生信号およびTV弱電界信号である場合に、外部からの指示に応じてPLL回路の追従速度を切り替えるものがあり、VTR再生信号の場合にはラインの誤差に対して早く（強く）追従することによりジッタの少ない映像を得て、また、TV弱電界信号の場合にはラインの誤差に対して遅く（弱く）追従することにより各ラインの周期の誤検出による影響を極力抑えることができる。
【０００７】
たとえば、図７に示すように、PLL回路20は、映像信号から同期分離して得られる水平同期信号112を入力して、水平同期信号112と基準周期を有する基準信号130とを位相比較回路22で比較することにより位相誤差114を生成し、この位相誤差114をフィルタ24でフィルタリング処理して処理結果116を得ている。また、PLL回路20は、この処理結果116を乗算器26および28で特定の係数434と乗算して演算結果118および120を得て、さらに演算結果120を遅延回路30で蓄積させて遅延結果122を得て、乗算結果118と遅延結果122とに応じて電圧制御発振器32で制御信号126を生成してアナログPLL回路34に出力し、アナログPLL回路34からのラインロッククロック128に基づいてラインカウンタ36で基準信号130を生成している。
【０００８】
このようなPLL回路20に対して、従来のPLL制御回路420では、映像信号がVTR再生信号またはTV弱電界信号であることを示す制御信号432を外部から入力し、係数切替部422において制御信号432に応じて乗算器26および28に出力する係数434を切り替えることにより、PLL回路20の追従速度を切り替えるものがある。
【０００９】
また、特許文献１に記載の特殊再生判別回路は、VTRの再生信号のクロックを計数するカウンタを有するもので、垂直同期信号の前縁のエッジをエッジ検出部で検出して、このエッジのタイミングでカウンタをクリアすることによりカウンタが一周期分のクロック数を計数し、この一周期分のクロック数と基準のクロック数とを比較部で比較することにより、再生信号が早送り再生か巻き戻し再生かを判別することができる。
【００１０】
また、特許文献２に記載の映像処理回路は、PLL回路で垂直、インターレス、水平およびクロマなどの信号の同期を取り、PLLの同期外れ判定を行うことができるシンクプロセッサーと、シンクプロセッサーから得られるPLLの同期外れ判定信号を用いて弱電界の条件を判定する弱電界判定手段とを含み、ある一定時間において一定回数、同期が外れた場合に、コピーガード信号の検出結果を無効とするものである。
【特許文献１】特開平10-224732号
【特許文献２】特開2003-23597号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のPLL制御回路では、PLL回路の乗算器に入力する係数を外部から制御することになるため、入力する映像信号がどのような信号であるかを予め認識する必要がある。
【００１２】
本発明はこのような従来技術の欠点を解消し、映像信号が非標準信号である場合でも、外部から制御を行うことなく、ジッタが少なく品質のよい映像を得るようにPLL回路を制御するPLL制御回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上述の課題を解決するために、入力映像信号における水平同期信号の周期と基準信号の基準周期との間の位相誤差を得て、この位相誤差をフィルタリング処理した処理結果を乗算器で所定の乗算係数と乗算処理するPLL回路を制御するPLL制御回路は、この位相誤差を入力して、この位相誤差に基づいてこの所定の乗算係数を検出し、この所定の乗算係数をこのPLL回路に供給することによりこのPLL回路における追従速度の切替を制御することを特徴とする。
【００１４】
また、入力映像信号における水平同期信号の周期と基準信号の基準周期との間の位相誤差を得て、この位相誤差をフィルタリング処理した処理結果を乗算器で所定の乗算係数と乗算処理するPLL回路の制御方法は、この位相誤差を入力して、この位相誤差に基づいてこの所定の乗算係数を検出し、この所定の乗算係数をこのPLL回路に供給することによりこのPLL回路における追従速度の切替を制御することを特徴とする。
【発明の効果】
【００１５】
本発明のPLL制御回路によれば、入力する映像信号の水平同期信号の周期と、基準信号の基準周期との誤差に応じて、誤差量検出回路で誤差の状態を検出し、係数切替部でその状態に応じた係数を切り替えることにより、映像信号がどのような信号であるかに拘らず、最適な係数をPLL回路に出力することができ、PLL回路において、ジッタが少なく品質のよい映像を得ることができる。
【００１６】
また、本発明のPLL制御回路では、フィールドカウンタ、VTR特殊再生検出回路、VTR通常再生検出回路およびTV弱電界検出回路を有して、映像信号がVTR再生信号またはTV弱電界信号であるかを自動で判定し、映像信号の種類に応じて係数を切り替えることにより、映像信号がどのような信号であるかに拘らず、最適な係数をPLL回路に出力することができる。
【００１７】
また、このPLL制御回路では、映像信号がTV弱電界信号である場合であって、同期信号の誤検出による誤差が大きい場合でも、追従速度が速くなりジッタが多く発生するような欠点を解消することができる。
【発明を実施するための最良の形態】
【００１８】
次に添付図面を参照して、本発明によるPLL制御回路の実施例を詳細に説明する。たとえば、本発明のPLL（Phase Locked Loop）制御装置10は、図１に示すように、PLL回路20の位相比較回路22で得られる位相誤差102に基づいて誤差量検出回路12および係数切替部14で係数信号106を検出し、この係数信号106を用いてPLL回路20における追従速度を制御する装置である。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００１９】
本実施例において、誤差量検出回路12は、入力の位相誤差102に応じて係数切替部14を制御するもので、一つ以上の閾値、たとえばＮ種類（Ｎは所定の整数）のスレッショルドを用いて、位相誤差102をＮ＋１段階で閾値判定し、その判定結果である段階を示す制御信号104を生成して係数切替部14に出力するものでよい。ここで、誤差量検出回路12は、０〜Ｎの状態のいずれかを示す情報を制御信号104として生成してもよい。
【００２０】
また、係数切替部14は、誤差量検出回路12からの制御信号104に応じた係数信号106をPLL回路20に供給するもので、たとえば、Ｎ＋１段階のいずれかを示す制御信号104に応じて、Ｎ＋１種類のゲインのうち、制御信号104が示す段階に対応するゲインを係数信号106として出力するものでよい。
【００２１】
係数切替部14は、Ｎ＋１段階の位相誤差のそれぞれに適した追従速度制御ができるようなＮ＋１種類のゲインを、あらかじめメモリなどに記憶して、制御信号104に応じたゲインをこのメモリから取り出して係数信号106として出力してよいが、または、PLL回路20にＮ＋１種類のゲインをメモリなどに記憶させて、係数切替部14は、０〜Ｎの状態のいずれかを示す係数信号106をPLL回路20に供給して、PLL回路20が係数信号106に示される状態に応じたゲインをメモリから取り出すようにしてもよい。
【００２２】
これらの誤差量検出回路12および係数切替部14は、位相誤差102が小さい場合には小さいゲインを、大きい場合には大きいゲインを選択するように動作して、PLL回路20の追従速度をゲインに比例して増加させるように制御するとよい。
【００２３】
本実施例において、PLL回路20は、映像信号における水平同期信号112と基準位相を有する基準信号130とを位相比較回路22で比較して、その比較結果から位相誤差電圧102を得てPLL制御回路10に出力し、また、たとえばフィルタ24を有して位相誤差電圧102にフィルタリング処理などを施して処理結果116を得て、この処理結果116を乗算器26および28でゲイン106を用いて演算して、それぞれ、演算結果118および120を得るものでよい。
【００２４】
また、PLL回路20は、たとえば、乗算器28における演算結果120を遅延回路30で遅延処理させた積分結果122を得て、乗算器26における演算結果118および積分結果122に応じて電圧制御発振器32で制御信号126を生成してアナログPLL回路34に出力し、アナログPLL回路34からのラインロッククロック128に基づいてラインカウンタ36で基準信号130を生成するものでよい。
【００２５】
また、PLL回路20は、映像信号から同期分離して得られる水平同期信号112を入力するもので、水平同期信号112に基づくライン位相を入力して位相比較回路22に供給してもよい。
【００２６】
位相比較回路22は、水平同期信号112および基準信号130に基づいて位相誤差102を得るもので、水平同期信号112と基準信号130とのずれを180°まで検出するものでよく、たとえば、基準信号130の周期が858クロックの場合には±429クロックまでの位相誤差102を得ることができる。
【００２７】
また、位相比較回路22は、基準信号130として、ラインロッククロック128からカウンタ36で生成した自走ライン位相を入力してよく、入力ライン位相と自走ライン位相とを比較することにより位相誤差102を得てもよい。
【００２８】
フィルタ24は、たとえば、ローパスフィルタなどのループフィルタを含むものでよく、このループフィルタによって、位相誤差電圧102の高周波成分やノイズを遮断して直流化した処理結果116を出力するものでよい。
【００２９】
乗算器26および28は、フィルタ24からの処理結果116にPLL制御回路10の係数切替部14からの係数信号106が示すゲインを乗算して、それぞれ乗算結果118および120を得るものでよい。また、本実施例では、２つの乗算器26および28を有しているが、一つの乗算器のみを有して、同じ乗算結果を２つの乗算結果118および120として出力してもよい。
【００３０】
また、遅延回路30は、乗算結果120を乗算結果118よりも遅延させて出力するもので、所定のタイミングを遅延させる積分回路などが用いられてよい。
【００３１】
本実施例の電圧制御発振器32は、乗算結果118および積分結果122、ならびに基準クロック124に応じて、生成しようとしている目標クロックのＭ分周サンプリングサイン波（Ｍは所定の整数）を生成するオシレータなどでよく、このようなサイン波を示すサイン波ディジタル信号126を生成して出力する。
【００３２】
たとえば、電圧制御発振器32は、４分周サンプリングサイン波を生成するとき、アナログPLL回路34で27MHz周期のクロックを生成する場合には、6.75MHzのサイン波を生成するもので、このとき、基準クロック124でカウンタを動作させてカウンタの１クロックごとの加算値を動作クロックから得て、この加算値に乗算結果118および積分結果122を加えてサイン波の周波数を変更することにより、6.75MHzのサイン波を生成する。
【００３３】
また、アナログPLL回路34は、入力したサイン波ディジタル信号126をディジタル・アナログ変換し、その変換結果を逓倍してラインロッククロック128を生成してラインカウンタ36に出力するものでよく、たとえば、ディジタル・アナログ変換器（DAC：Digital Analog Converter）および逓倍回路を有して構成されるものでよい。アナログPLL回路34は、たとえば、４分周サイン波ディジタル信号126を入力した場合、アナログ変換処理後に４逓倍してラインロッククロック128を生成するとよい。
【００３４】
ラインカウンタ36は、ラインロッククロック128のカウントに応じた基準信号130を生成して出力するもので、たとえば、１ラインが858クロックの場合には、ラインロッククロック128に基づいて０〜857をカウントして自走ライン位相を基準位相として有する基準信号130を生成するものでよい。
【００３５】
次に、本実施例におけるPLL制御回路10の動作について説明する。
【００３６】
PLL制御回路10では、まずPLL回路20からの位相誤差102が、ラインごとに入力して誤差量検出回路12に供給される。
【００３７】
誤差量検出回路12において、位相誤差102は、Ｎ種類のスレッショルドを用いて閾値判定されて、これらの閾値で分けられるＮ＋１段階の範囲のうち、位相誤差102に対応する範囲が検出される。たとえば図２に示すように、Ｎ種類のスレッショルドが第１の閾値および第２の閾値、ならびに第Ｎ−１の閾値および第Ｎの閾値を含む場合、位相誤差102は、第１の範囲および第２の範囲、ならびに第Ｎ−１の範囲、第Ｎの範囲および第Ｎ＋１の範囲を含むＮ＋１段階の範囲のいずれかの範囲で検出される。
【００３８】
誤差量検出回路12では、このように検出された位相誤差102に対応する範囲を示す制御信号104が生成され、たとえば、０〜Ｎの状態のいずれかを示す制御信号104が生成されて、係数切替部14に供給される。
【００３９】
係数切替部14では、制御信号104の示す範囲に応じて、Ｎ＋１種類のゲインのうち、位相誤差102に対応するゲインが検出される。たとえば図２に示すように、Ｎ＋１種類のゲインは、Ｎ＋１段階の範囲のそれぞれに対応して、第１のゲインおよび第２のゲイン、ならびに第Ｎ−１のゲイン、第Ｎのゲインおよび第Ｎ＋１のゲインを含み、小さい位相誤差102には小さいゲインが対応し、大きい位相誤差102には大きいゲインが対応する。
【００４０】
次に、係数切替部14では、制御信号104に応じて検出したゲインを示す係数信号106が生成されてPLL回路20に供給され、特にその乗算器26および28などに供給される。
【００４１】
このようにして、PLL制御回路10では、PLL回路20における追従速度を入力の映像信号に応じて制御するようなゲインを検出することができる。
【００４２】
また、他の実施例として、PLL制御回路200は、図３に示すように、映像信号における水平同期信号112および垂直同期信号220に応じてライン数を示すカウント信号222を生成するフィールドカウンタ202を有し、VTR特殊再生検出回路204、VTR通常再生検出回路206およびTV弱電界検出回路208でカウント信号222および位相誤差電圧102を判定し、それぞれの検出結果224、226および228を係数切替部210に出力し、係数切替部210で検出結果224、226および228に応じて決定したゲインを示す係数信号106を出力する。
【００４３】
フィールドカウンタ202は、水平同期信号112、および映像信号から同期分離して得られる垂直同期信号220に応じてライン数をカウントするもので、１フィールドのライン数や、垂直ブランキング期間および有効映像期間などの情報を検出することができ、これらの情報を示すカウント信号222を出力するものである。また、フィールドカウンタ202は、たとえば、水平同期信号112に基づくライン位相を入力し、垂直同期信号220に基づくフィールド位相を入力して、ライン位相およびフィールド位相に応じてライン数をカウントしてもよい。
【００４４】
VTR特殊再生検出回路204は、早送りや巻戻しなどのVTR特殊再生信号を検出するために、この信号特有の特性を検出するものである。たとえば、映像信号は、本来、１フィールドあたり262.5ラインの通常ライン数で形成されるが、VTR特殊再生信号は、この通常ライン数とは異なるライン数で形成され、たとえば、映像信号に比べて１フィールドあたり数ラインから十数ライン短く、または長く形成される特性を有する。VTR特殊再生検出回路204は、このような特性を利用して、すなわち、１フィールドのライン数を検出することにより、映像信号がVTR特殊再生信号であるか否かを検出して、その検出結果224を出力する。
【００４５】
本実施例のVTR特殊再生検出回路204は、フィールドカウンタ202からのカウンタ信号222が示すライン数を判定して、通常ライン数よりも数ラインから十数ラインのずれがある場合に、その映像信号がVTR特殊再生信号であると検出し、たとえば、VTR特殊再生信号を検出した場合に１を示し、それ以外の場合に０を示すフラグを検出結果224として生成してもよい。
【００４６】
VTR通常再生検出回路206は、VTR通常再生信号を検出するために、この信号特有の特性を検出するものである。たとえば、映像信号は、VTR通常再生信号を示す場合、垂直同期パルス直前（数ライン前）において、１ラインあたりの周期が通常の周期と異なり、たとえば、周期の位相誤差の大きいラインが存在するという特性を有する。VTR通常再生検出回路206は、このような特性を利用して、すなわち、判定するラインが、垂直ブランキング期間内で、かつ垂直同期パルス前にある場合であって、その位相誤差が大きいか否かを判定することにより、映像信号がVTR通常再生信号であるか否かを検出して、その検出結果226を出力する。
【００４７】
本実施例のVTR通常再生検出回路206は、垂直ブランキング期間内で、かつ垂直同期パルス前を検出範囲とするとき、フィールドカウンタ202からのカウント信号222に基づいて検出範囲を判定して、各ラインが検出範囲内であるかを判定する。さらに、検出範囲内のラインに対しては、その位相誤差102が大きい場合に、映像信号がVTR通常再生信号であることを検出し、たとえば、VTR通常再生信号を検出した場合に１を示し、それ以外の場合に０を示すフラグを検出結果226として生成してもよい。
【００４８】
また、VTR通常再生検出回路206は、各ラインの位相誤差102を常時監視して、検出範囲内において大きい位相誤差102を検出し、他のラインの位相誤差102が小さい場合に、その映像信号がVTR通常再生信号であると検出してもよく、位相誤差102が±６クロック以上のものを位相誤差の大きいラインと判定し、±３クロック以下のものを位相誤差の小さいラインと判定してもよい。また、VTR通常再生検出回路206は、ラインごとにVTR通常再生信号の検出処理を行ってよい。
【００４９】
TV弱電界検出回路208は、映像信号がTV弱電界信号であるか否かを検出して、その検出結果228を出力するものである。映像信号は、その全てのラインで誤差が発生する可能性があるが、各ラインの周期ずれは、定常的にあるわけではなく、発生する位相誤差には、周期が長くなる場合も短くなる場合もある。そこで、本実施例のTV弱電界検出回路208は、各ラインの位相誤差を監視して、周期が長くなる誤差と短くなる誤差とが混合する期間、すなわち誤差変動期間を１フィールド期間内で所定回数以上検出した場合に、映像信号がTV弱電界信号であると検出する。
【００５０】
たとえば、TV弱電界検出回路208は、位相誤差102およびカウント信号222に応じてTV弱電界信号を検出するもので、２ライン前の誤差＞１ライン前の誤差＜現ラインの誤差の場合、または２ライン前の誤差＜１ライン前の誤差＞現ラインの誤差の場合を１回の誤差変動期間として検出するものでよい。TV弱電界検出回路208は、誤差変動期間を所定回数以上検出した場合に、その映像信号がTV弱電界信号であると検出し、たとえば、TV弱電界信号を検出した場合に１を示し、それ以外の場合に０を示すフラグを検出結果228として生成してもよい。
【００５１】
また、TV弱電界検出回路208は、２ライン前および１ライン前の誤差を一時記憶するメモリなどを有してもよい。また、TV弱電界検出回路208は、ラインごとにTV弱電界信号の検出処理を行ってよい。
【００５２】
本実施例の係数切替部210は、VTR特殊再生検出回路204、VTR通常再生検出回路206およびTV弱電界検出回路208のそれぞれからの検出結果224、226および228に応じてゲインを決定するもので、たとえば、検出結果224および226に基づいて、VTR特殊再生信号またはVTR通常再生信号の検出が確認できた場合には大きいゲインを示す係数信号106を出力し、それ以外の場合において、検出結果228に基づいてTV弱電界信号の検出が確認できた場合、または検出結果224、226および228のすべてが未検出の場合には、小さいゲインを示す係数信号106を出力する。
【００５３】
また、係数切替部210は、VTR特殊再生検出回路204からの検出結果224を最優先し、VTR通常再生検出回路206からの検出結果226を２番目に優先し、TV弱電界検出回路208からの検出結果228を３番目に優先してゲインを決定するとよい。
【００５４】
このように、本実施例のPLL制御回路200では、PLL回路20に入力される映像信号が、VTR特殊再生信号、VTR通常再生信号またはTV弱電界信号である場合、その種類ごとに適するゲインを検出することができ、PLL回路20における追従速度を映像信号の種類に応じて切り替えることができる。
【００５５】
また、他の実施例として、PLL制御回路300は、上述のPLL制御回路10および200の機能を両方とも含んで構成され、図４に示すように、フィールドカウンタ202からカウント信号222を入力するVTR特殊再生検出回路204、VTR通常再生検出回路206およびTV弱電界検出回路208、ならびにPLL回路20の位相比較回路22から位相誤差電圧102を入力する誤差量検出回路12を含み、これらの回路からのそれぞれの検出結果224、226および228、ならびに104に応じて係数切替部302でゲインを決定する。
【００５６】
この係数切替部302は、検出結果224および226に基づいてVTR特殊再生信号またはVTR通常再生信号の検出を確認した場合、大きいゲインを示す係数信号106を出力し、それ以外の場合において、検出結果228に基づいてTV弱電界信号の検出を確認した場合には小さいゲインを示す係数信号106を出力する。
【００５７】
また、係数切替部302は、VTR特殊再生信号、VTR通常再生信号およびTV弱電界信号のすべてが未検出の場合には、誤差量検出回路22からの検出結果104に応じて決定したゲインを示す係数信号106を出力する。たとえば、係数切替部302は、Ｎ＋１段階の範囲のいずれかを示す検出結果104に応じて、Ｎ＋１種類のゲインのうち、位相誤差102に対応するゲインを示す係数信号106を出力する。このとき、誤差量検出回路12および係数切替部14は、位相誤差102が小さい場合には小さいゲインを、大きい場合には大きいゲインを示す係数信号106を出力してよい。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るPLL制御回路の一実施例、およびその適用例を示すブロック図である。
【図２】図１に示す実施例のPLL制御回路において、位相誤差およびゲインの関係を示す図である。
【図３】本発明に係るPLL制御回路の他の実施例、およびその適用例を示すブロック図である。
【図４】本発明に係るPLL制御回路の他の実施例、およびその適用例を示すブロック図である。
【図５】PLL回路を有するディジタルビデオデコーダなどの装置に入力する映像信号の構成例である。
【図６】図５に示す映像信号の一部を拡大して示す図である。
【図７】従来のPLL制御回路の一実施例、およびその適用例を示すブロック図である。
【符号の説明】
【００５９】
10  PLL制御回路
12  誤差量検出回路
14  係数切替部
20  PLL回路
22  位相比較回路
24  フィルタ
26、28  乗算器
30  遅延回路
32  電圧制御発振器
34  アナログPLL回路
36  ラインカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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