(57)【要約】【課題】光・電気負帰還ループによる制御量を少なくする電流加算方式と、１ドット内でのパルス幅強度混合変調方式とを、より小型で省電力化を達成し得るように集積度を高めた構成で実現する。【解決手段】入力データに基づいて、入力データに対してパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部１１なるデジタル制御系から、誤差増幅部８や電流駆動部７のようなアナログ駆動系まで、全てを１チップの集積回路９として高集積化して構成した。【選択図】図１
2006270117.tif 000002
【特許請求の範囲】
【請求項１】
入力データに基づいて、前記入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタする受光素子と、ともに光・電気負帰還ループを形成し、前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から得られる前記発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成され前記パルス幅変調・強度変調信号生成部から与えられる前記発光指令信号に応じた駆動電流を前記半導体レーザに順方向電流として流す電流駆動部と、が１チップの集積回路で構成されていることを特徴とする半導体レーザ制御装置。
【請求項２】
パルス幅変調・強度変調信号生成部は、入力データをパルス幅変調データと強度変調データとに変換するデータ変換手段と、パルス幅変調データに基づいてパルス幅変調した複数個のパルスを生成するパルス幅変調手段と、これらのデータ変換手段とパルス幅変調手段との出力に基づいて半導体レーザに対してパルス幅変調と強度変調とを同時に行う発光指令信号生成部とを有することを特徴とする請求項１記載の半導体レーザ制御装置。
【請求項３】
１チップの集積回路が、バイポーラトランジスタにより形成されていることを特徴とする請求項１又は２記載の半導体レーザ制御装置。
【請求項４】
１チップの集積回路が、Ｃ‐ＭＯＳトランジスタにより形成されていることを特徴とする請求項１又は２記載の半導体レーザ制御装置。
【請求項５】
１チップの集積回路が、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路により形成されていることを特徴とする請求項１又は２記載の半導体レーザ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタ、デジタル複写機、光ディスク装置、光通信装置等における光源として用いられる半導体レーザを駆動制御するための半導体レーザ制御装置に関する。
【背景技術】
【０００２】
半導体レーザは極めて小型であって、かつ、駆動電流により高速に直接変調を行うことができるので、近年、レーザプリンタ等の光源として広く使用されている。
【０００３】
しかし、半導体レーザの駆動電流と光出力との関係は、温度により著しく変化するので、半導体レーザの光強度を所望の値に設定しようとする場合に問題となる。この問題を解決して半導体レーザの利点を活かすために、ＡＰＣ（Ａutomatic Ｐower Ｃontrol）方式の一つとして、半導体レーザの光出力を受光素子によりモニタし、この受光素子に発生する半導体レーザの光出力に比例する受光電流に比例する信号と、発光レベル指令信号とが等しくなるように、常時、半導体レーザの順方向電流を制御する光・電気負帰還ループにより半導体レーザの光出力を所望の値に制御する方式が知られている。この場合、受光素子の動作速度や、光・電気負帰還ループを構成している増幅素子の動作速度等の限界により制御速度に限界が生じる。
【０００４】
この点を考慮した改良方式が、例えば、特開平２−２０５０８６号公報（特許文献１）により提案されている。同公報によれば、半導体レーザの光出力を受光素子によりモニタし、その出力と発光レベル指令信号とが等しくなるように、常時、半導体レーザの順方向電流を制御する光・電気負帰還ループと、発光レベル指令信号を半導体レーザの順方向電流に変換する変換手段とを有し、光・電気負帰還ループの制御電流と変換手段により生成された電流の和又は差の電流によって半導体レーザの光出力を制御する方式が開示されている。ここに、光・電気負帰還ループは例えば半導体レーザと受光素子と定電流源と誤差増幅器とにより構成される。また、変換手段は例えば定電流源により構成される。
【０００５】
これによれば、半導体レーザを変換手段によって直接駆動する電流に相当する光出力をＰS とした場合、半導体レーザの光出力のステップ応答特性は、
Ｐout ＝Ｐ0 ＋（ＰS −Ｐ0 )｛１−exp(−２πｆ0ｔ )｝
Ｐout ；半導体レーザの光出力
Ｐ0 ；半導体レーザの設定された光強度
ｔ ；時間
ｆ0 ；光・電気負帰還ループの開ループでの交叉周波数
で近似される。ＰS ≒Ｐ0 であれば、瞬時に半導体レーザの光出力がＰ0 に等しくなるので、ｆ0 の値は光・電気負帰還ループのみの場合に比べて小さくてよいことが分かる。現実的には、ｆ0 ＝４０ＭＨｚ程度であればよく、この程度の交叉周波数であれば容易に実現できる。
【０００６】
また、特開平５−６７８３３号公報（特許文献２）においては、上述した特開平２−２０５０８６号公報に示されるような構成要素に関して、バイポーラトランジスタを用いたＩＣ化によリ光・電気負帰還ループの設計を容易にした点が記載されている。
【０００７】
次に、レーザプリンタを例に採り、１ドット多値化技術の経緯について説明する。レーザプリンタは、当初、ラインプリンタに代わるノンインパクトプリンタとして開発されたが、レーザプリンタの高速高解像性からイメージプリンタとしての適用が早くから検討され、ディザ法をベースとした様々な記録方法が実用化されている。また、近年の半導体技術の急速な進展により、処理可能な情報量が急速に増大し、レーザプリンタにおいては、１ドット多値化技術が実用化され、より確実にイメージプリンタとしての地位を固めつつある。しかしながら、現行の多値化レベルはハイエンド機においては８ビット相当の出力レベルを備えているが、ローエンド機では高々数値程度に抑えられている。これは、一因としては情報量の多さもあるが、主として、１ドット多値化出力を実現する半導体レーザ制御変調部の回路規模が大きく高価であることによる。
【０００８】
現在、１ドット多値化出力を行う半導体レーザ制御変調方式としては、
Ａ．光強度変調方式
Ｂ．パルス幅変調方式
Ｃ．パルス幅強度混合方式
が提案されている。
【０００９】
Ａ．光強度変調方式（ＰＭ＝Ｐower Ｍodulation）
光出力自身を変化させて記録する方式であり、中間露光領域を利用して中間調記録を実現するため、印字プロセスの安定化が重要な要件であり、印字プロセスに対する要求が厳しくなる。しかしながら、半導体レーザの制御変調は容易となる。
【００１０】
Ｂ．パルス幅変調方式（ＰＷＭ＝Ｐulse Ｗidth Ｍodulation）
光出力レベルとしては２値であるが、その発光時間（つまり、パルス幅）を変化させて記録する方式であるので、ＰＭ方式と比較すると、中間露光領域の利用度が少なく、さらに、隣接ドットを結合させることにより中間露光領域を一層低減させることが可能となる（印字プロセス安定性に対する要求が低減する）。しかし、パルス幅設定を８ビット、かつ、隣接ドット結合を実現する場合には半導体レーザ制御変調部の構成は複雑となる。
【００１１】
Ｃ．パルス幅強度混合変調方式（ＰＷＭ＋ＰＭ方式）
ＰＭ方式では印字プロセスの安定化への要求が厳しくなり、ＰＷＭ方式では半導体レーザ制御変調部が複雑となる問題を有することから、これらのＰＭ方式とＰＷＭ方式とを組み合わせた方式であり、例えば、特開平６−３４７８５２号公報（特許文献３）中に開示されている。
【００１２】
この変調方式は、基本的には２値記録方式であり、印字プロセスに対して安定であるＰＷＭ方式を基調とし、そのパルス間の移り変わり部をＰＭ方式により補う方式である。この変調方式は、同じ階調数を実現する場合、各々単独の変調方式に比較して、必要となるパルス幅数、パワー値数が組み合わせることにより少なくなるので、各々の方式分の構成を容易に達成でき、印字プロセスに対して安定であると同時に集積化に適しており、小型化・低コスト化を図ることができる。このような変調方式を実現するため、半導体レーザ制御装置には、画像データと画素クロックとを入力とするパルス幅生成部及びデータ変調部が設けられ、このパルス幅生成部及びデータ変調部が半導体レーザ制御部及び半導体レーザ駆動部に対する発光レベル指令信号を出力するように構成されている。即ち、入力される画像データに従ってパルス幅生成部及びデータ変調部によりＰＷＭ方式を基調とし、その移り変わり部をＰＭ方式により補う。
【００１３】
この場合、この１ドット内でのパルス幅強度混合変調方式をより具体的に実現するため、Ｃ‐ＭＯＳデバイスを用いたＩＣ化によりパルス幅生成部を簡便に形成し、バイポーラトランジスタを用いたＩＣ化により光・電気負帰還ループ部の設計を容易にする提案が、上記の特開平６−３４７８５２号公報によりなされている。
【特許文献１】特開平２−２０５０８６号公報
【特許文献２】特開平５−６７８３３号公報
【特許文献３】特開平６−３４７８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、この特開平６−３４７８５２号公報に示される方式によっても、光・電気負帰還ループによる制御量を少なくする電流加算方式と、１ドット内でのパルス幅強度混合変調方式とを、より小型で省電力化を達成し得るように集積度を高めた構成で実現し、より高速かつ高精度に機能させる上では、まだ、改良の余地がある。
【課題を解決するための手段】
【００１５】
請求項１記載の発明は、入力データに基づいて、前記入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタする受光素子と、ともに光・電気負帰還ループを形成し、前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から得られる前記発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成され前記パルス幅変調・強度変調信号生成部から与えられる前記発光指令信号に応じた駆動電流を前記半導体レーザに順方向電流として流す電流駆動部とが１チップの集積回路で構成されている。
【００１６】
従って、パルス幅変調・強度変調信号生成部なるデジタル制御系から、誤差増幅部や電流駆動部のようなアナログ駆動系まで、全てが１チップの集積回路として構成されているので、小型で省電力化を図れる上に、１ドット内でのパルス幅強度混合変調方式を、より高速かつ高精度に実現できる。
【００１７】
ここに、パルス幅変調・強度変調信号生成部に関して、請求項２記載の発明では、入力データをパルス幅変調データと強度変調データとに変換するデータ変換手段と、パルス幅変調データに基づいてパルス幅変調した複数個のパルスを生成するパルス幅変調手段と、これらのデータ変換手段とパルス幅変調手段との出力に基づいて半導体レーザに対してパルス幅変調と強度変調とを同時に行う発光指令信号生成部とを有している。従って、デジタル制御系をなすパルス幅変調・強度変調信号生成部側の１チップ化のための構成が明らかとなる。
【００１８】
請求項３記載の発明では、１チップの集積回路が、バイポーラトランジスタにより形成されているので、特に誤差増幅部や電流駆動部のようなアナログ駆動系の増幅器を構成するのが容易となり、その入力レベルを自由に設定し上に、入力レベルを小さくすることもできる。
【００１９】
請求項４記載の発明では、１チップの集積回路が、Ｃ‐ＭＯＳトランジスタにより形成されているので、特にパルス幅変調・強度変調信号生成部側を構成するのが容易となる上に、集積度を高めることもできる。
【００２０】
請求項５記載の発明では、１チップの集積回路が、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路により形成されているので、特に誤差増幅部や電流駆動部のようなアナログ駆動系の増幅器をバイポーラトランジスタで容易に構成でき、パルス幅変調・強度変調信号生成部のようなデジタル制御系をＣ‐ＭＯＳトランジスタで容易に構成でき、回路設計が容易となる。
【発明の効果】
【００２１】
請求項１記載の発明によれば、入力データに基づいて、入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタする受光素子と、ともに光・電気負帰還ループを形成し、受光素子から得られる半導体レーザの光出力に比例した受光信号とパルス幅変調・強度変調信号生成部から得られる発光指令信号とが等しくなるように半導体レーザの順方向電流を制御する誤差増幅部と、光・電気負帰還ループの制御電流との和又は差の電流により半導体レーザの駆動を制御するように生成されパルス幅変調・強度変調信号生成部から与えられる発光指令信号に応じた駆動電流を半導体レーザに順方向電流として流す電流駆動部とが１チップの集積回路で構成したので、半導体レーザ制御装置に関して小型で省電力化を図れる上に、１ドット内でのパルス幅強度混合方式をより高速かつ高精度に実現することができる。
【００２２】
ここに、パルス幅変調・強度変調信号生成部に関して、請求項２記載の発明では、入力データをパルス幅変調データと強度変調データとに変換するデータ変換手段と、パルス幅変調データに基づいてパルス幅変調した複数個のパルスを生成するパルス幅変調手段と、これらのデータ変換手段とパルス幅変調手段との出力に基づいて半導体レーザに対してパルス幅変調と強度変調とを同時に行う発光指令信号生成部とを有しているので、デジタル制御系をなすパルス幅変調・強度変調信号生成部側の１チップ化のための構成が明らかとなる。
【００２３】
請求項３記載の発明によれば、１チップの集積回路がバイポーラトランジスタにより形成されているので、特に誤差増幅部や電流駆動部のようなアナログ駆動系の増幅器を構成するのが容易となり、その入力レベルを自由に設定し得る上に、入力レベルを小さくすることもできる。
【００２４】
請求項４記載の発明によれば、１チップの集積回路がＣ‐ＭＯＳトランジスタにより形成されているので、特にパルス幅変調・強度変調信号生成部側を構成するのが容易となる上に、集積度をより高めることもできる。
【００２５】
請求項５記載の発明によれば、１チップの集積回路がバイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路により形成されているので、特に誤差増幅部や電流駆動部のようなアナログ駆動系の増幅器をバイポーラトランジスタで容易に構成でき、パルス幅変調・強度変調信号生成部のようなデジタル制御系ををＣ‐ＭＯＳトランジスタで容易に構成でき、よって、回路全体の設計をより容易なものとすることができる。
【発明を実施するための最良の形態】
【００２６】
本発明の第一の実施の形態を図１ないし図８に基づいて説明する。本発明の半導体レーザ制御装置は、例えば、レーザプリンタ等における光書込み用に用いられる半導体レーザの光出力を制御するための光・電気負帰還ループを含む制御装置として適用されている。また、１ドット内で多階調出力を得る手法として、前述した公報等に記載されているパルス幅強度混合変調方式（ＰＷＭ＋ＰＭ方式）が用いられている。
【００２７】
このような変調方式を実現するため、本実施の形態における半導体レーザ制御装置１には、基本的に、図２に示すように画像データと入力クロックとを入力として発光指令信号を生成するパルス幅生成部及びデータ変調部（以下、略してパルス幅生成・データ変調部という）２が設けられている。また、半導体レーザ３に対してはその光出力をモニタする受光素子４が設けられ、これらの半導体レーザ３及び受光素子４は半導体レーザ制御部及び半導体レーザ駆動部（以下、略して半導体レーザ制御・駆動部という）５に接続されている。前記パルス幅生成・データ変調部２により生成された発光指令信号がこの半導体レーザ制御・駆動部５に与えられている。即ち、入力される画像データに従ってパルス幅生成・データ変調部２によりＰＷＭ方式を基調とし、その移り変わり部をＰＭ方式により補う。
【００２８】
その半導体レーザ３の光出力波形の基本概念図を図３に示す。図３にはパルス幅３値、パワー６値の合計１８階調を出力する場合における半導体レーザ３の光出力波形を模式的に示すものである。この変調方式は、図示のように基本的にはＰＷＭ方式であるので、中間露光領域を利用する強度変調部は最小パルス幅で出力する必要がある。このような光出力を得るためには、例えば、図４に示すようにパルス幅をＴとすると、パルス１に示すＴとパルス２に示す（Ｔ＋ΔＴ）との２パルス、又は、パルス３に示すＴとパルス４に示すΔＴ（ΔＴは最小パルス幅）との２パルスを生成すればよい。Ｔのパルスにおいて全ビットをＨレベルにし、ΔＴのパルスにおいてデータに従って各ビットをオン・オフさせれば、図３や図４に示すような光出力の波形を得ることができる。図４（ａ）は左寄せの光波形、図４（ｂ）は右寄せの光波形を示す。
【００２９】
次に、本実施の形態の半導体レーザ制御装置１のより具体的なブロック図構成について図１により説明する。まず、半導体レーザ制御・駆動部５は光・電気負帰還ループ６と、電流駆動部を形成する定電流源７とにより構成されている。前記光・電気負帰還ループ６は、半導体レーザ３、受光素子４とともに、これらの半導体レーザ３と受光素子４とにループ状に接続されて誤差増幅部を構成する誤差増幅器８を含んで形成されている。この光・電気負帰還ループ６は、半導体レーザ３の光出力を受光素子４によりモニタし、その光出力とパルス幅生成・データ変調部２により生成された発光指令信号（ＩDA1） とが等しくなるように、常時、半導体レーザ３の順方向電流を制御する。また、前記定電流源７はパルス幅生成・データ変調部２により生成された発光指令信号（ＶDA2） に応じた駆動電流を半導体レーザ３の順方向に流すように機能する。これにより、半導体レーザ制御・駆動部５では、光・電気負帰還ループ６の制御電流と定電流源７による駆動電流との和（又は、差）の電流によって半導体レーザ３の光出力が基本的に制御される。
【００３０】
これによれば、半導体レーザ３を定電流源７によって直接駆動する電流に相当する光出力をＰS とした場合、半導体レーザ３の光出力のステップ応答特性は、前述した通り、
Ｐout ＝Ｐ0 ＋（ＰS −Ｐ0 )｛１−exp(−２πｆ0ｔ )｝
Ｐout ；半導体レーザ３の光出力
Ｐ0 ；半導体レーザ３の設定された光強度
ｔ ；時間
ｆ0 ；光・電気負帰還ループ６の開ループでの交叉周波数
で近似される。ＰS ≒Ｐ0 であれば、瞬時に半導体レーザ３の光出力がＰ0 に等しくなるので、ｆ0 の値は光・電気負帰還ループ６のみの場合に比べて小さくてよいことが分かる。現実的には、ｆ0 ＝４０ＭＨｚ程度であればよく、この程度の交叉周波数であれば容易に実現できる。図５（ａ）が光・電気負帰還ループ６のみによる場合の光出力の変化の様子を示すのに対し、図５（ｂ）は定電流源７による定電流分ＩDA2 が付加された場合の光出力の変化の様子を示し、より矩形波化されているのが分かる。
【００３１】
このような機能を有する半導体レーザ制御装置１に関して、本実施の形態では、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とがバイポーラトランジスタにより１チップの集積回路９として集積化されている。ここに、誤差増幅器８を含む光・電気負帰還ループ６部分に関しては、特に図示しないが、例えば特開平５−６７８３３号公報中の図２に示されるような周知のバイポーラトランジスタ回路を用いることにより集積化できる。また、定電流源７部分に関しても、特に図示しないが、例えば特開平５−６７８３３号公報中の図１３及び図１７に示されるような周知のバイポーラトランジスタ回路を用いることにより集積化できる。
【００３２】
そこで、ここでは、集積回路９中、パルス幅生成・データ変調部２側のより具体的な構成及び作用について、以下に説明する。いま、本実施の形態では、パルス幅変調を３ビット（即ち、８値）、強度変調を５ビット（即ち、３２値）を組合せ、合計で１ドット当たり８ビット階調（２５６値）を出力し得る構成例とする。このパルス幅生成・データ変調部２は、パルス幅変調・強度変調信号生成部１１と、発光指令信号生成部１２とにより構成されている。
【００３３】
まず、この発光指令信号生成部１２は、図６R>６に示すように、強度変調データＰＭＤに従って電流ＩDA，／ＩDA（信号に関して“／”は反転を示す；以下、同様とする）に変換するＤ／Ａ変換器（ＤＡＣ）１３と、パルス１に応じて電流／ＩDAを流すか否かをスイッチングする差動スイッチ１４ａと、パルス２に応じて電流ＩDAを流すか否かをスイッチングする差動スイッチ１４ｂと、差動スイッチ１４ａ，１４ｂのスイッチングに従い流れる電流／ＩDA，ＩDAを各々電圧／ＶDA，ＶDAに変換する電流‐電圧変換器（Ｉ‐Ｖ）１５ａ，１５ｂとにより構成されている。ここに、／ＩDA＋ＩDA＝Ｉfullなる関係にある。電流値Ｉfullは強度変調データＰＭＤを全てオンにした場合の電流ＩDAの値であり、発光指令信号の最大電流値である。差動スイッチ１４ａ，１４ｂはパルス１，２がともにＨレベルの場合にはＩDA1 ＝Ｉfullとなるように機能する。パルス１がＬレベルでパルス２がＨレベルの場合にはＩDA1 ＝ＩDAとなる。パルス１，２がともにＬレベルの場合にはＩDA1 ＝０となる。つまり、パルス１，２がともにＨレベルの場合にはＩDAの値（即ち、強度変調データＰＭＤ）によらず、ＩDA1 ＝Ｉfullとなる。よって、強度変調データＰＭＤは１画素クロックの間、一定でよい。この結果、半導体レーザ制御装置の高速化を図る点で有利となる。
【００３４】
このような差動スイッチ１４ａ，１４ｂは例えば各々一対ずつのバイポーラトランジスタを差動接続することにより構成される。電流‐電圧変換器１５ａ，１５ｂは２つの電圧値（ＶDA2 ，／ＶDA2 ）を持つ図１中に示すような電圧ＶDA2を定電流源７に対して発光指令信号として供給する。定電流源７は発光指令信号ＶDA2 の２つの電圧値間の差電圧に従って電流ＩDA2 を生成する。このような電流‐電圧変換器１５ａ，１５ｂも、例えば各々ベース接地のバイポーラトランジスタにより構成される。よって、発光指令信号生成部１２自体もバイポーラトランジスタ構成として容易に集積化されて形成される。
【００３５】
一方、パルス幅生成・データ変調部２中のパルス幅変調・強度変調信号生成部１１は、例えば、データ変換手段となるデータ変換部１６と、パルス幅変調手段となるパルス幅変調部１７と、ＰＬＬ構成のパルス生成発振器１８とにより構成されている。前記パルス生成発振器１８は図８に示すように入力クロックに同期した内部クロックＸ0 と、このＸ0 と同一周波数（即ち、入力クロックとも同一周波数）で一定量ずつの位相差を持つパルスＸ1 ，Ｘ2 ，〜，Ｘk の位相差が異なる複数個のパルスを生成する。パルス幅変調を８値とした場合、ｋ＝７であり、各々のパルスの位相差は１／８・ＴCK（ＴCKは入力クロックの周期）である。また、Ｘ4 ，Ｘ5 ，Ｘ6 ，Ｘ7 は、各々Ｘ0 ，Ｘ1 ，Ｘ2 ，Ｘ3 の反転信号である。ここに、入力クロックに同期させるパルスは何れであってもよく、図８ではパルスＸ6 を同期させており、入力クロックから１／４周期遅れたＸ0 を内部クロックとしている。前記データ変換部１６は入力された画像データをパルス幅変調データＰＷＭDATAと強度変調データＰＭDATAとに変換する機能を持つ。前記パルス幅変調部１７は前記データ変換部１６から得られるパルス幅変調データＰＷＭDATAに従ってパルス生成発振器１８の出力Ｘk 中から２つのパルスＰＷon，ＰＷdaを生成する機能を持つ。
【００３６】
例えば、図４（ａ）等に準じて、左寄せの光出力波形を得るための論理を記述すると、(１)(２)式のように表される。
【００３７】
【数１】
2006270117.tif 000003
また、Ｄn1，Ｄn2，Ｄm1，Ｄm2，Ｄn1′，Ｄn2′，Ｄm1′，Ｄm2′はパルス幅変調データＰＷＭDATAであり、画像データＤ7 （ＭＳＢ）〜Ｄ0 （ＬＳＢ）のうち、上位３ビット、即ち、Ｄ7 ，Ｄ6 ，Ｄ5 をパルス幅変調のためのデータとすると、(３)式で表される。
【００３８】
【数２】
2006270117.tif 000004
このような論理を実現するため、データ変換部１６及びパルス幅変調部１７は例えば図７に示すように構成されている。まず、データ変換部１６中には各々画像データＤ0 〜Ｄ7 をパルス幅変調データＤni，Ｄni′，Ｄmj，Ｄmj′に(３)式に従い変換する論理部２１〜２４が設けられている。２５は画像データＤ0 〜Ｄ7 中の下位５ビット分のデータを強度変調データＤpkとしてそのまま出力する論理部である。これらの論理部２１〜２５は変調データを保持する手段（例えば、ラッチ等）を有する。一方、パルス幅変調部１７中には各々パルス幅変調データＤni，Ｄni′，Ｄmj，Ｄmj′に従ってパルスＸk の内の一つを選択するマルチプレクサ２６〜２９が設けられている。さらに、これらのマルチプレクサ２６〜２９の出力Ｘn ，Ｘn′ ，Ｘm ，Ｘm′ に関して(１)式の論理を実行するＡＮＤゲート３０ａ〜３０ｄ及びＯＲゲート３０ｅ，３０ｆが設けられている。ＯＲゲート３０ｅの出力がパルスＰＷda、ＯＲゲート３０ｆの出力がパルスＰＷonとなる。このような主として論理を実行するデータ変換部１６及びパルス幅変調部１７についても、バイポーラトランジスタで集積化して構成することができる。
【００３９】
このようにして、本実施の形態によれば、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とが全てバイポーラトランジスタにより１チップの集積回路９として集積化されているので、１ドット内でのパルス幅変調・強度変調混合方式に光・電気負帰還ループ６＋加算電流値制御方式を加味して半導体レーザ３の駆動を制御するに当たり、小型で省電力化を達成し得るとともに、１チップの集積回路９内で全て処理されるのでより高速で高精度に機能させることができる。特に、１チップの集積回路９、バイポーラトランジスタにより形成することにより、誤差増幅器８や定電流源７のようなアナログ駆動系の増幅器を構成するのが容易となり、その入力レベルを自由に設定し得る上に、入力レベルを小さくすることもできる。よって、レーザプリンタ等の機能を向上させるのに都合がよい。
【００４０】
本発明の第二の実施の形態を図９ないし図２５に基づいて説明する。本実施の形態にあっても基本的には前記実施の形態のようなパルス幅強度混合変調方式や、光・電気負帰還ループの負担を軽減させる光・電気負帰還ループ＋加算電流値制御方式を踏襲しており、図１ないし図８で示した部分と同一部分は同一符号を用いて示す。即ち、本実施の形態における半導体レーザ制御装置１も、概略的には、図２に示したように、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とにより構成されている。
【００４１】
図９に、本実施の形態における半導体レーザ制御装置１の、より詳細な構成例を示す。本実施の形態では、入力データをパルス幅変調データと強度変調データとに変換した複数のパルスを生成するパルス幅変調・強度変調信号生成部３１と半導体レーザ制御・駆動部５とが、その一部の構成要素を除く殆どの要素に関して１チップの集積回路３２として集積化されて構成されている。より詳細には、一部の回路構成に関して例示する如く、バイポーラトランジスタにより１チップ化されている。特に、本実施の形態はこのバイポーラトランジスタ構成の一例を明らかにするものである。
【００４２】
まず、半導体レーザ制御・駆動部５側について説明する。光・電気負帰還ループ６は、発光指令信号設定部４１と発光指令信号生成部４２と誤差増幅器４３と電流駆動部４４と半導体レーザ３と受光素子４とにより構成されている。前記発光指令信号生成部４２は発光指令信号生成部第１構成部４２ａと発光指令信号生成部第２構成部４２ｂとにより構成されている。動作としては、変調されたデータに従って発光指令信号生成部第１構成部４２ａにて生成された電流と、半導体レーザ３の光出力に比例して受光素子４より出力されるモニタ電流とを比較し、その誤差分を誤差増幅器４３及び電流駆動部４４を介して半導体レーザ３の順方向電流に変換する。モニタ電流が発光指令信号生成部第１構成部４２ａにより生成された電流より大きいときには、半導体レーザ３の順方向電流を減らし、モニタ電流が発光指令信号生成部第１構成部４２ａにより生成された電流より小さいときには、半導体レーザ３の順方向電流を増やすように制御する。ここに、光・電気負帰還ループ６が構成されている。
【００４３】
ここで、一般に半導体レーザ３の微分量子効率や受光素子４の光・電気変換受光感度には素子ばらつきがある。そこで、各々の特性に合わせて、電流値を設定する必要がある。このような素子ばらつきに関しては、前記発光指令信号設定部４１において、半導体レーザ３が所望の光出力となるように外部からの電流設定信号により電流値ＩDA1 、即ち、直流動作的には受光素子４のモニタ電流値ＩPDを設定することにより、個体差を吸収して半導体レーザ３が常に所望の光出力となるように設定することが可能となる。
【００４４】
前記電流駆動部４４は、例えば差動スイッチ構成で前記誤差増幅器４３の出力を所望の電位分瞬時に電圧シフトする高速電圧シフト部４５として構成されている。この高速電圧シフト部４５による電圧シフトは、瞬時に半導体レーザ３の順方向電流となり、半導体レーザ３の光出力の高速変調が可能とされている。特に、光・電気負帰還ループ６なる制御系内にこの電流駆動部４４として機能する高速電圧シフト部４５を有して光・電気負帰還ループ６側と同一の出力部を持たせることにより、集積回路３２の素子数の低減と消費電力の低減とを図る上で有利となる。
【００４５】
図１０に誤差増幅器４３及び高速電圧シフト部４５のバイポーラトランジスタを用いた回路構成例を示す。まず、ＰＤ端子から発光指令信号生成部４２（発光指令信号生成部第１構成部４２ａ）中のトランジスタＱ1 のベースへ、半導体レーザ３の光出力に比例して受光素子４に流れるモニタ電流ＩPDを流す。発光指令信号生成部４２中の後述するＤ／Ａ変換部は入力されたデータを電流ＩDA1 に変換し、この電流ＩDA1 をトランジスタＱ1 のベースから流す。電流ＩPD，ＩDA1間の比較の結果をトランジスタＱ1 のベースにおいて検出する。この結果をトランジスタＱ2 ，Ｑ3 等で構成される差動アンプ５１に入力し、差動アンプ５１の出力を駆動トランジスタ５２のベースに入力する。この駆動トランジスタ５２は抵抗Ｒe を介して半導体レーザ３に順方向電流を流す。ここに、光・電気負帰還ループ６が構成されている。差動アンプ５１より半導体レーザ３のＬＤ端子に至る間に、トランジスタＱ4 ，Ｑ5 ，抵抗Ｒ2 等で構成されて差動回路となる差動スイッチ５３が接続されている。これらの差動スイッチ５３ないし駆動トランジスタ５２により、所望の電位分を瞬時に電圧シフトする高速電圧シフト部４５が構成されている。この電圧シフトは、トランジスタＱ6 ，Ｑ7 及びトランジスタ５２等で構成されるエミッタフォロワ５４を介して瞬時に半導体レーザ３の順方向電流となる。
【００４６】
ここに、本実施の形態においては、前述したように、最終的に半導体レーザ３を駆動する駆動トランジスタ５２と抵抗Ｒe とを集積回路３２に対して外付けとされている。この駆動トランジスタ５２と抵抗Ｒe には、半導体レーザ３を駆動するために数十〜数百ｍＡ程度の電流を流す必要がある。しかし、本実施の形態のような構成の場合、半導体レーザ制御・駆動部５内部における電流は、駆動部（駆動トランジスタ５２）につながる出力部においてもせいぜい数ｍＡで十分である。従って、消費電力が低減し、集積化（ＬＳＩの開発）が容易となる。図１０に示す回路において、電流駆動部４４の電圧シフト量を決定しているのが、抵抗Ｒ2 ，Ｒ3 、トランジスタＱ9 等である。しかし、上述したように半導体レーザ３の微分量子効率には素子ばらつきがあり、また、経時変化による効率劣化がある。このため、半導体レーザ３の微分量子効率を微分量子効率検出部４６で検出し、この電圧シフト量を設定する構成とする。これにより、前述した図５（ｂ）に示したような光出力ＰS が重畳された理想的な光出力を得ることができる。
【００４７】
また、図１０に示す回路において、トランジスタＱ2 ，Ｑ3 等で構成される差動アンプ５１は、抵抗Ｒ4 において電源電圧Ｖccよりの降下電圧としてその出力を構成しているが、光・電気負帰還ループ６は半導体レーザ３の光出力をリアルタイムで制御しているので、電源電圧変動も同時に制御している。また、ＰＤ端子（発光指令信号生成部第１構成部４２ａ中のトランジスタＱ1 のベース電位）にて検出した結果を、差動アンプ５１に入力する過程で、トランジスタＱ11，Ｑ12，抵抗Ｒ6 を介して帰還をかけており、この差動アンプ５１の電圧ゲインを抵抗Ｒ5 ，Ｒ6 の抵抗値により決定し、ゲインを小さくする。これにより、この差動アンプ５１の交叉周波数をより高くし制御速度を向上させている。ここに、抵抗Ｒ5 ，Ｒ6 は外付け素子とされている。これらの抵抗Ｒ5 ，Ｒ6 の抵抗値を変化させることにより制御系（光・電気負帰還ループ６）の制御速度を可変し得る。
【００４８】
半導体レーザ３の微分量子効率を検出し、電圧シフト量を設定する機能を実現するためのブロックが、図９では、タイミング生成部４７、微分量子効率検出部４６、メモリ部４８及び加算電流設定部４９により構成されている。これにより、概略的には、タイミング生成部４７において誤差増幅器４３の制御速度より十分遅いタイミング信号を生成する。そのタイミングにおいて半導体レーザ３の微分量子効率を微分量子効率検出部４６により検出する。その検出結果をメモリ部４８に記録する。このメモリ部４８のデータに従い、加算電流設定部４９の電流値を設定する。これらの動作は電源投入時若しくはリセット時（半導体レーザ３の光出力オフ時）といった所定のイニシャライズ時だけイニシャライズ動作として行われる。通常動作時には、加算電流設定部４９の電流値を保持する。また、前記集積回路３２中にはタイミング生成部４７に接続されたスタートアップ部５０とともに電源部１０１が設けられている。
【００４９】
次いで、発光指令信号設定部４１及び発光指令信号生成部４２のバイポーラトランジスタを用いた回路構成例を図１１及び図１２に示す。
【００５０】
まず、発光指令信号設定部４１の構成としては、発光指令信号生成部４２の電流設定、加算電流設定部４９の電流設定、発光指令信号生成部４２の電流のベース電流補償部、及び、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動させて外部信号より調整する部分により構成されており、各々の部分を図１１に示す回路例により説明する。
【００５１】
発光指令信号生成部４２の電流設定は、トランジスタＱ71のエミッタ電位と抵抗Ｒ41とにより行われる。ここに、前記発光指令信号生成部４２の電流ＩDA1 は、直流的には受光素子４のモニタ電流ＩPDであるので、集積回路３２（ＬＳＩ）内部の温度変化の影響を受けない電流とする必要がある。つまり、トランジスタＱ71のエミッタ電位は安定な電位、抵抗Ｒ41は絶対精度の要求される抵抗である必要がある。このため、トランジスタＱ71のエミッタ電位は電源部において生成した安定電位であるVREF11端子電位をトランジスタＱ72〜Ｑ75等で構成されるボルテージフォロワ５５を介して生成する。そして、ＶＲ端子を外部端子として、抵抗Ｒ41を絶対精度、温度特性の良好な外付け抵抗若しくは可変抵抗とする。この抵抗Ｒ41の抵抗値を変化させることにより半導体レーザ３及び受光素子４の特性に合わせて所望の光出力を得るための調整が可能となる。
【００５２】
加算電流設定部４９の電流設定は、トランジスタＱ78のエミッタ電位と抵抗Ｒ42とにより決定し、IDA2SET 端子より加算電流設定部４９へ出力する。ここに、トランジスタＱ78のエミッタ電位はトランジスタＱ71のエミッタ電位とほぼ同電位となるので、トランジスタＱ71のエミッタ電位がトランジスタＱ71，Ｑ76，Ｑ77，Ｑ78を介してこのトランジスタＱ78のエミッタ電位に換算される。
【００５３】
発光指令信号生成部４２のベース電流補償は、トランジスタＱ77のベース電流により行う。発光指令信号生成部４２の電流ＩDA1 は、電流ＩPD、即ち、上述したように外部の受光素子４により決定される絶対電流である必要がある。ここに、例えば、図１１に示す回路構成例の場合、トランジスタＱ71のエミッタ電位と抵抗Ｒ41とで決定される基準電流は絶対電流である。そこで、この基準電流はカレントミラー回路５６で反転された後、幾つかのトランジスタを経由して電流ＩDA1 としてＰＤ端子から流れる。幾つかのトランジスタを経由する間に各々のトランジスタのベース電流誤差が発生する。このようなベース電流誤差は、５ビットのＤ／Ａ変換器中の各ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）で生ずる。このようなベース電流誤差を補償するためにトランジスタＱ77のベース電流量を調整する。つまり、本実施の形態の回路構成の場合、基準となる電流に対してその基準電流のベース電流を経由するトランジスタの数だけ加算することにより、ベース電流による誤差電流の発生や特性変化を抑制することが可能となり、容易にベース電流補償を行える。
【００５４】
ここに、図１２に示す回路構成は、図６に示したブロック図に関連する。図６を参照すれば、電流ＩDAは複数のトランジスタにより構成されたＤ／Ａ変換器１３、スイッチングトランジスタによる差動スイッチ１４ｂ、トランジスタによる電流‐電圧変換器（Ｉ／Ｖ変換器）１５ｂを介して流れる。上述したように、電流ＩDAがこれらの各部の複数のトランジスタを経由する間に生ずるベース電流誤差が補償される。
【００５５】
次に、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動して外部信号より調整する部分について説明する。前述したように、発光指令信号生成部４２の電流設定と加算電流設定部４９の電流設定とはトランジスタＱ71のエミッタ電位と抵抗Ｒ41とにより決定される。また、上述したようにトランジスタＱ71のエミッタ電位はVREF11端子電位を入力とし、トランジスタＱ72〜Ｑ75等で構成されるボルテージフォロワ５５の出力となっている。そこで、VREF11端子と並列に抵抗Ｒ43，Ｒ44、トランジスタＱ79を介してVCONT 端子より制御電圧（外部電圧）を入力させる構成とすることにより、この制御電圧によってトランジスタＱ71のエミッタ電位を変化させる。つまり、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動させて増減させることが可能となる。よって、光・電気負帰還ループによる光出力の可変、及び、加算電流値制御システムによる光出力の可変を連動させて行わせることができる。この結果、光出力の変更波形を図５（ｂ）に示した場合と同様に矩形状波形に近似した波形に修正することができる。
【００５６】
次いで、発光指令信号生成部４２について図１２を参照して説明する。この発光指令信号生成部４２は５ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）のＤ／Ａ変換器と電流加算駆動部とを含んで構成されている。発光指令信号生成部４２中のＤ／Ａ変換器によりデジタル信号からアナログ信号に変換される５ビットのデジタルデータは、図９中に示したＰＷＭ＆ＰＭ信号生成部３１からＰＭＤＡＴＡ（光強度変調信号）として与えられるものである。
【００５７】
もっとも、より高精度な光出力の設定が必要な場合には、Ｄ／Ａ変換器のビット数を増やしてもよい。或いは、パルス幅変調を主体とする場合であれば、Ｄ／Ａ変換器のビット数を減らすようにしてもよい。本実施の形態では、Ｄ／Ａ変換器はカレントミラー回路と抵抗ラダーとの組合せにより構成されているが、適宜同等の変形例を許容する。
【００５８】
電流加算駆動部は、電流ＩDA1 とその反転電流とを各々トランジスタＱ81，Ｑ82のエミッタ電位で検出し、エミッタフォロワＱ83，Ｑ84を介した後、トランジスタＱ4 ，Ｑ5 のベースに入力する。トランジスタＱ81，Ｑ82のエミッタ電位は、ＩDA1 の電流値をそのまま反映した電位となるので、図１０に示すようにトランジスタＱ4 ，Ｑ5 で構成される差動スイッチ５３においてもオン・オフの２値出力ではなく、Ｄ／Ａ変換器を５ビットで構成した場合には５ビットの電流駆動出力を高速に得ることができる。
【００５９】
次に、図１３に集積回路３２中のパルス幅変調・強度変調信号生成部３１側のより具体的な構成例を説明する。本実施の形態では、パルス幅変調を３ビット（即ち、８値）、強度変調を５ビット（即ち、３２値）を組合せ、合計で１ドット当たり８ビット階調（２５６値）を出力し得る構成例とする。このパルス幅変調・強度変調信号生成部３１は、例えば、データ変換部６１と、パルス幅変調部６２と、ＰＬＬ構成のパルス生成発振器６３とにより構成されている。これらの構成は前記第一の実施の形態中の図１で示した構成に類似しているので、その詳細は省略する。
【００６０】
ここに、集積回路３２において画像データＤ0 〜Ｄ7 が入力される入力部分の構成について図１４（ａ）及び図１４（ｂ）を参照して説明する。バイポーラトランジスタ構成の集積回路３２中、画像データが入力されるデータ変換部６１の入力部には図１４（ａ）に示すようにＥＣＬ（エミッタ・カップルド・ロジック）回路７１が設けられている。このＥＣＬ回路７１は２つの対をなすトランジスタＱa ，Ｑb のエミッタ同士を差動接続したもので、これらのエミッタには定電流源７２が接続されている。ここに、前記ＥＣＬ回路７１はトランジスタＱa ，Ｑb のベース電位Ｖa ，Ｖb に関してＶa −Ｖb の値が±２００ｍＶ程度あれば論理が成立する特性を持つ。従って、例えば電位Ｖb の値を固定した場合であれば、電位Ｖa としてはＶa ≧Ｖb ＋２００ｍＶであり、或いは、Ｖa ≦Ｖb −２００ｍＶであり、ばらつきを考慮しても±２５０ｍＶあればよい。結果として、Ｖa の電圧スイング量としては５００ｍＶあれば十分となる。
【００６１】
このような特殊性を示すＥＣＬ回路７１に対応させて集積回路３２に入力される画像データは、通常の電圧スイング量０‐５Ｖが、例えば、上記の０‐５００ｍＶに極減されて入力されるように構成されている。具体的には、図１４（ａ）に示すように電圧スイング量０〜５Ｖの画像データが入力されるハーネス７３等の伝送線路上に抵抗Ｒa が設けられ、この伝送線路と電圧５Ｖの電源端子との間に抵抗Ｒb が設けられ、抵抗Ｒa ，Ｒb の抵抗比が約９：１に設定されている（例えば、Ｒa ＝１．５ｋΩ，Ｒb ＝１６５Ω）。このような回路は、インピーダンス整合回路７４を構成している。
【００６２】
このような構成によれば、抵抗Ｒa に入力される画像データが０‐５Ｖの電圧スイング量を示すとき、伝送線路と抵抗Ｒb との接続点（入力点）の電位は抵抗Ｒa ，Ｒb の抵抗比により４．５‐５Ｖを示す。よって、この接続点での電圧スイング量は０‐５００ｍＶなる１／１０に減じられて集積回路３２中のＥＣＬ回路７１側に入力される。ここに、時定数τに関して、τ＝ＣＲ＝Ｃ・（Ｖ／Ｉ）を考えると、入力される電圧スイング量を小さくして電流を同量とした場合には時定数τを見掛け上、小さくすることができることになる。即ち、データ転送の高速化が可能となる。実際には、７０〜８０ＭＨｚ程度まで高速化が可能となる。また、このように電圧スイング量を小さくして入力させることにより駆動量も少なくなり、エネルギー的には約１／１００に極減するので、省電力化を図る上で有利になるだけでなく、ＥＭＩ対策上も有利となる。さらには、このような入力部がインピーダンス整合回路７４として構成され、入力データの反射も起きにくいものとなる。
【００６３】
なお、インピーダンス整合回路７４による入力部を構成する上で、図１４（ｂ）に示すように、抵抗Ｒb を接地側に接続してもよい。
【００６４】
また、本来の画像データを図１５（ａ）に示すような電位Ｖのパルス波形とした場合、このパルス波形を図１５（ｂ）に示すような電位Ｖ／２の正論理波形と図１５（ｃ）に示すような電位Ｖ／２の負論理（反転論理）波形との組合せに２分割し、２本の伝送線路にてパラレルに入力させるようにしてもよい。より具体的には、図１５（ｂ）に示すような正論理波形に基づく信号をＥＣＬ回路７１のトランジスタＱa 側に入力させ、図１５（ｃ）に示すような負論理波形に基づく信号をＥＣＬ回路７１のトランジスタＱb 側に入力させ、両者の差動出力を得るようにすればよい。このケースの場合、伝送線路と、トランジスタＱa ，Ｑb の各々のベースに接続された定電流源における入力トランジスタとは同じとなる。即ち、前述した入力点での電圧スイング量で考えると、正論理と負論理との組合せによるため、２５０ｍＶのスイング量でよいことになる。
【００６５】
このような入力方式によれば、エネルギー∝（電圧）2 であるため、図１５（ａ）に示すような単一の画像データを利用する場合であれば、エネルギー的には図１４（ａ）方式の場合の１／４に減少する。また、ノイズが伴う場合であっても、ノイズは正論理、負論理の信号の双方に同様の影響を及ぼし、その差動出力をとるため、結果的にノイズ成分が相殺されることになり、ノイズに強いデータ転送入力方式となる。
【００６６】
このようにして、本実施の形態によれば、パルス幅変調・強度変調信号生成部３１と半導体レーザ制御・駆動部５とが全てバイポーラトランジスタにより１チップの集積回路３２として集積化されているので、１ドット内でのパルス幅変調・強度変調混合方式に光・電気負帰還ループ６＋加算電流値制御方式（図５（ａ）及び図５（ｂ）参照）を加味して半導体レーザ３の駆動を制御するに当たり、小型で省電力化を達成し得るとともに、１チップの集積回路３２内で全て処理されるのでより高速で高精度に機能させることができる。
【００６７】
タイミング生成部４７は、例えば、遅延回路を用いて構成することも可能であるが、本実施の形態では、より詳細な図１６に示すように、発振回路８１とバイアス回路（図示せず）とラッチ回路８２とにより構成されている。概略的には、発振回路８１において生成された発振信号をラッチ回路８２にてラッチし、ラッチしたデータを次段に順次伝達することにより、例えば、Ｔ０〜Ｔ５なる６個のタイミング信号を生成し、最終タイミングと同時に前記発振回路８１を強制的に発振しないように抑制する構成とされている。
【００６８】
微分量子効率検出部４６は、例えば、前記誤差増幅器４３の誤差出力中のピーク値を検出するサンプルホールド回路８３と、このサンプルホールド回路８３の出力値を所定値と比較する比較器８４とにより構成されている。
【００６９】
メモリ部４８は、比較器８４の比較結果をタイミング生成部４７により生成されるタイミングＴ１〜Ｔ５に同期して保持する機能を有する。加算電流設定部４９は、例えば、５ビットのＤ／Ａ変換器８５により構成されている。
【００７０】
次に、これらの各部の構成、作用等について説明する。まず、前記発振回路８１のバイポーラトランジスタによる回路構成例を図１７に示す。また、イニシャライズ時の概略動作を図２０に示す。トランジスタＱ22のコレクタ電位ＶQ22C（TDSTART端子の電圧） が図２０２０中の発振動作として表される。このトランジスタＱ22のコレクタ電流が、トランジスタＱ24，Ｑ25で構成される差動スイッチ８６によりオン、オフさせる。例えば、トランジスタＱ22のコレクタ電流がオンの時にトランジスタＱ21のコレクタ電流よりも大きい場合には、トランジスタＱ22のコレクタ電位ＶQ22Cが減少する結果、コンデンサＣ1 はトランジスタＱ21，Ｑ22のコレクタ電流間の差電流としてディスチャージされる。一方、トランジスタＱ22のコレクタ電流がオフの時にはトランジスタＱ22のコレクタ電位ＶQ22Cが増加する結果、コンデンサＣ1 がトランジスタＱ21のコレクタ電流によってチャージされる。このようにコンデンサＣ1 がチャージ、ディスチャージを繰り返すことにより発振する。
【００７１】
まず、図２０中に示すタイミング０、即ち、電源投入時より、前記スタートアップ部５０から発振開始タイミング信号ＴＳが送られてくるまでの間は、TDSTART 端子の電位は強制的にＨレベル（殆どＶccと同電位）であり、また、VPTDSTART 端子は０Ｖである。よって、VPTDSTART 端子より生成されるトランジスタＱ23のコレクタ電流は０であり、差動スイッチ８６もトランジスタＱ25がＬレベルであるが、トランジスタＱ23のコレクタ電流が０であるので、トランジスタＱ22のコレクタ電流も０となっている。
【００７２】
ここに、ラッチ回路８２の最終段の構成を示す図１９を参照すると、VPTDSTART 端子の電位は０Ｖ、トランジスタＱ31のコレクタ電流は０Ａである。この結果、トランジスタＱ23のベース電位はＶccであり、トランジスタＱ23のコレクタ電流は０Ａとなる。また、差動スイッチ８６において、トランジスタＱ23のコレクタ電流が０Ａであり、トランジスタＱ25のベース電位がＬレベルであるので、トランジスタＱ22のコレクタ電流は０Ａとなる。
【００７３】
その後、発振開始タイミング信号ＴＳを過ぎると、VPTDSTART 端子の電位がＨレベルとなるので、トランジスタＱ22のコレクタ電流が流れ始める。差動スイッチ８６においてはトランジスタＱ25がＬレベルであるので、トランジスタＱ23のコレクタ電流がトランジスタＱ26に流れる。このとき、トランジスタＱ26，Ｑ22によるカレントミラー回路８７を介してトランジスタＱ22にも同じ電流が流れる。このタイミングＴＳでは、トランジスタＱ22のコレクタ電流がトランジスタＱ21のコレクタ電流より大きい場合にはトランジスタＱ22のコレクタ電位ＶQ22C、即ち、TDSTART端子電位 は、徐々に低下する。そして、トランジスタＱ24のベース電位がトランジスタＱ25のべース電位と同電位若しくはより低下する瞬間に、差動スイッチ８６が動作し、トランジスタＱ24がオンとなりトランジスタＱ26のコレクタ電流、従って、トランジスタＱ22のコレクタ電流がオフとなり、トランジスタＱ25のベース電位はトランジスタＱ24のコレクタ電流と抵抗Ｒ11とで決まる電位分上昇する。この瞬間が、タイミングＴ０である。
【００７４】
タイミングＴ０を過ぎると、トランジスタＱ22のコレクタ電流がオフとなるので、トランジスタＱ22のコレクタ電位ＶQ22C、即ち、TDSTART端子電位 は、徐々に上昇する。そして、トランジスタＱ24のベース電位がトランジスタＱ25のベース電位と同電位若しくはより上昇する瞬間に、差動スイッチ８６が反転し、トランジスタＱ22のコレクタ電流がオンとなる。このようにして発振動作を繰り返す。この発振の振幅は、トランジスタＱ24のコレクタ電流と抵抗Ｒ11とで決まる電位で決定される。周期はトランジスタＱ21のコレクタ電流、トランジスタＱ22のコレクタ電流、コンデンサＣ1 の容量により決定される。これらの値を適正に決定することにより所望のタイミング信号を得ることができる。
【００７５】
このような動作において、トランジスタＱ22のコレクタ電流がトランジスタＱ21のコレクタ電流の丁度２倍の時、トランジスタＱ21のコレクタ電流と、（トランジスタＱ22のコレクタ電流）−（トランジスタＱ21のコレクタ電流）なる電流とが等しくなり、コンデンサＣ1 にチャージ、ディスチャージされる単位時間当たりの電荷量が等しくなる。よって、図２０中に示すような、立上り時間と立下り時間とが等しい三角波となる。
【００７６】
このような発振回路８１の発振出力としてトランジスタＱ25のベースに方形波が得られ、電圧シフト、スイング量調整、反転なる処理がなされた後、トランジスタＱX （図示せず）のエミッタ電位ＶQXE の出力波形が得られる。エミッタ電位ＶQXE の波形がコレクタ電位ＶQ22Cの三角波形を２つのレベル信号を用いて変換して得られることは周知である。
【００７７】
次に、前記ラッチ回路８２の１構成単位となるラッチ回路８８の回路構成例を図１８に示す。前記ラッチ回路８２は、本実施の形態においては、タイミング信号Ｔ０〜Ｔ５を生成するため、ラッチ回路８８が６段に接続されて構成される。図１８に示すラッチ回路８８はその１構成単位例であり、タイミング信号Ｔ０生成用である。図示例にあっては、複数のトランジスタ、抵抗を構成要素として構成されており、この内、トランジスタＱ31〜Ｑ33で１つのスイッチ８９ａを形成し、また、トランジスタＱ34〜Ｑ36で１つのスイッチ８９ｂを形成している。前記スイッチ８９ａにおいては、前記トランジスタＱ33のコレクタ電流がオンの時、トランジスタＱ31のベース電位、即ち、入力データをトランジスタＱ37のベース電位及びエミッタ電位に反転して出力する。また、スイッチ８９ｂにおいては、トランジスタＱ36のコレクタ電流がオンの時、トランジスタＱ34のベースがトランジスタＱ37のエミッタに接続されるので、出力をそのまま保持する動作となる。
【００７８】
トランジスタＱ33のベースをCLK 、トランジスタＱ36のベースを／CLK 、トランジスタＱ31のベースをDATA0 、トランジスタＱ37のエミッタを出力Ｑとして、これらの関係を論理式で表すと、
Ｑ＝CLK・DATA0 ＋／CLK・Ｑ
となる。
【００７９】
ここで、前述したようにトランジスタＱX （図２０参照）のエミッタ電位ＶQXE 、つまり、トランジスタＱ36のベース／CLK は、タイミングＴＳよりタイミングＴ０までＨレベルで出力保持状態にある。また、トランジスタＱ38，Ｑ39等で構成される電流源９０は、タイミングＴＳまでは電流が０でタイミングＴＳとなる瞬間より電流が流れる。トランジスタＱ36のベース／CLK がＨレベル、出力Ｑが出力保持状態にあるので、出力ＱはタイミングＴ０までＨレベルとなっている。タイミングＴ０となると、／CLK （＝ＶQXE ）がＬレベルでトランジスタＱ31のベース入力がDATA0 であるので、出力Ｑが初めてＬレベルとなり、タイミングＴ０以降、トランジスタＱ31のベース（入力データ）がＬレベルであるので、出力ＱはＬレベルの状態を保持する。この状態を、図２０中のトランジスタＱ37のエミッタ電位ＶQ37E（タイミング信号Ｔ０）の波形として示す。
【００８０】
図示しない次段では、CLK を反転入力し、トランジスタＱ37のエミッタ電位ＶQ37EをDATA1 とすると、
Ｑ′＝／CLK・DATA1 ＋CLK・Ｑ′
とすることで、図２０中にＶQ37(1)Eで示すタイミング信号Ｔ１を得ることができる。実際、次段のラッチ回路のスイッチ８９ａは、／CLK の立上りエッジのタイミングで入力データDATA1 （Ｌレベル）を出力し、入力データDATA1 がＬレベルに保持されているためＬレベルの出力が保持される。
【００８１】
以下、同様にタイミング信号Ｔ２〜Ｔ５を得ることができる。図２０中のＶQ37(n)E における“ｎ”は段数１〜５を示す。
【００８２】
さらに、図１９に示すように、タイミング信号Ｔ５を生成する最終段のラッチ回路８８L において、トランジスタＱ31のコレクタ電流は発振回路８１中のトランジスタＱ23のベースに与えられており、発振回路８１を駆動させる電圧とされている。従って、トランジスタＱ23のベース電位はタイミングＴＳからタイミングＴ５までの間、供給される。しかし、トランジスタＱ23のベース電位は、タイミングＴ５となる瞬間にトランジスタＱ23のコレクタ電流をオフさせると供給されない。
【００８３】
つまり、必要なタイミング信号を生成する間のみ発振し、所望のタイミング信号を生成し終わると同時に発振を停止することで、発振回路８１の発振動作が他の回路に雑音や電流変動等の悪影響を及ぼさない回路構成とされている。また、前述したようなタイミング信号Ｔ０〜Ｔ５を生成するためには遅延回路等を用いて構成することも可能であるが、本実施の形態のように、発振回路８１を用いて構成することにより、唯一、コンデンサＣ1 をＬＳＩ（集積回路３２）外の外付け素子とすることで多数のタイミング信号を生成する場合であっても、発振回路８１のタイミングを自在に設定することができる。もっとも、タイミング生成部４７を遅延回路を用いて構成した場合、タイミングを自在に設定するためには各々のタイミングを決定する外付け素子を必要とするが、必要とするタイミング数が少ない場合には遅延回路を用いるほうがラッチ回路を必要としない利点がある。何れにしても、光・電気負帰還ループ６の制御速度を自由に設定できる上に、半導体レーザ３・受光素子４の周波数特性の影響を受けない光出力波形を得ることもでき、集積回路３２のイニシャライズ時間を最適化を図る上で都合がよい。
【００８４】
また、一般に、半導体レーザ３・受光素子４間には、周波数特性が存在し、この周波数特性が、上述の制御系（光・電気負帰還ループ６）の動作や上述のタイミング設定に影響を及ぼさない良好な特性である場合には問題はないが、この周波数特性がよくない場合には、もし、上述のタイミングが一定である場合には、この半導体レーザ３・受光素子４間の周波数特性を補償するための回路を追加するか、或いは、上述のタイミングを十分遅くなるように設定する必要がある。しかし、このようなタイミングを十分に遅く設定すると、それだけイニシャライズの時間が長くなってしまい、かといって、周波数特性補償回路を付加すると素子数が増えてしまい、何れにしても好ましくない。この点、本実施の形態のように、タイミング生成部４７を発振回路８１を用いて構成することにより、コンデンサＣ1 の容量を変更するだけで周波数特性を補償するための回路を必要とせず、かつ、全てのイニシャライズ時間が長くなることもないので、素子数を低減させつつ効率的なイニシャライズを行わせることができる。さらに、このような発振回路８１を用いてタイミング信号を生成する場合、通常は、フリップフロップを用いるが、本実施の形態のように必要段数のラッチ回路８８を組み合わせたラッチ回路８２を用いることにより、素子数を低減させ得る。
【００８５】
次に、これらのタイミング信号により制御されるイニシャライズ時の概略動作を図２０のタイムチャート、図２１に示す微分量子効率検出部４６の回路構成例を参照して説明する。まず、半導体レーザ３の光出力を、タイミングＴＳに強制的なオフ状態より所望の最大発光状態とする。この最大発光値は、発光指令電流生成部４２において既に設定されているものとする。そして、タイミングＴ０に入力データを全て０としてオフセット発光状態とし、この状態をタイミングＴ５まで維持した後、タイミングＴ５以降を本来の入力データを受け付ける通常動作状態とする。光・電気負帰還ループ６を動作させるためには、半導体レーザ３の光出力を完全にオフにはさせず、わずかに光らせるオフセット発光が必要である。従って、実際には、半導体レーザ３の光出力は、設定した最大発光とオフセット発光との間で光・電気負帰還ループ６により制御される。
【００８６】
半導体レーザ３の光出力は、イニシャライズ時、即ち、電源投入時やリセット解除時において、必ず、図２０に示すようなシーケンス動作を実行することにより微分量子効率をその度に検出し、適切な加算電流値を設定する。
【００８７】
図２０中に示すような最大発光とオフセット発光との差分、即ち、動作電流Ｉop−発振閾値電流Ｉthが微分量子効率であるので、微分量子効率検出部４６中のサンプルホールド回路８３においてこの差分を検出する。概略的には、この差分は、最大発光時とオフセット発光時との間における、抵抗Ｒe （図１６参照）の端子間電位の差に相当する。電流駆動部４４なる高速電圧シフト部４５が動作していない状態においては、この差分は、誤差増幅器４３のトランジスタＱ12（図１０参照）の２つのケースにおけるエミッタ電位の差に依存する。そこで、最大発光時のこのトランジスタＱ12のエミッタ電位をサンプルホールドし、タイミングＴ０においては０であった高速電圧シフト部４５の電位シフト量を加算電流設定部４９により徐々に変化させて、前記差分を、高速電圧シフト部４５における抵抗Ｒ2 （図１０参照）の電位変化とすることにより微分量子効率を検出する。
【００８８】
詳細には、図２１に示すようにトランジスタＱ12のエミッタ電位、即ち、VCOMP 端子はトランジスタＱ42のエミッタフォロワ９１を介してトランジスタＱ43のベース電位となる。このトランジスタＱ43のベース電位はトランジスタＱ45等で構成される電流源９２の電流が流れている間は、トランジスタＱ41，Ｑ46，Ｑ47，Ｑ48等で構成されるボルテージフォロワ５３によりトランジスタＱ44のベース電位と同電位となる。タイミングＴ０で電流源９２の電流をオフさせると、トランジスタＱ43のベース電位の変化はVCOMP 端子の電位変化をそのまま示す。しかし、トランジスタＱ44のベース電位はコンデンサＣ2 の容量が大きいほど変化せず、タイミングＴ０におけるトランジスタＱ43のベース電位、つまり、最大発光時のトランジスタＱ12のエミッタ電位をサンプルホールドすることが可能となる。図２０中の下部にこれらのトランジスタＱ43，Ｑ44によりサンプルホールドされる概略波形を示す。
【００８９】
サンプルホールドされたこれらのトランジスタＱ43，Ｑ44のベース電位をトランジスタＱ49，Ｑ50等による比較器８４に入力してその大小を比較する。この比較結果をタイミング信号Ｔ１〜Ｔ５に同期してメモリ部４８にて保持する。従って、このメモリ部４８は、特に構成例を図示しないが、比較器８４の比較出力をタイミング信号Ｔ１〜Ｔ５に同期して保持し得る機能を有していればよい。例えば、メモリ部４８はタイミング生成部４７で用いたような５段のラッチ回路で構成し、比較器８４の比較においてトランジスタＱ43側のベース電位がトランジスタＱ44側のベース電位よりも高い場合にＬレベルを出力するように構成すればよい。
【００９０】
加算電流設定部４９は、２段の差動スイッチで構成される５個のスイッチと、これらのスイッチ部の電流源に電流を供給するカレントミラー回路と、各スイッチ部の出力を加算して電流駆動部（高速電圧シフト部４５）の出力とするカレントミラー回路とにより構成されている。ここに、５個のスイッチ部により基本的に５ビットのＤ／Ａ変換器８５が構成され、これらのスイッチ部の電流源は、最小ビット電流をＩ１とすると、次のビットのスイッチ部では２＊Ｉ１、さらに上位ビットのスイッチ部毎に４＊Ｉ１，８＊Ｉ１，１６＊Ｉ１となるように設定されている。これにより、スイッチ部全体の出力電流としては最大３１＊Ｉ１となる。この時に、電流駆動部（高速電圧シフト部４５）において設定される最大電流（最大電圧）が、前述した（動作電流Ｉop）−（発振閾値電流Ｉth）の最大値よりも大きくなるように設定する。
【００９１】
ここで、タイミングＴ０に、図２０に示すように半導体レーザ３の光出力を最大発光状態よりオフセット発光状態とすると同時にスイッチ部の最上位ビットの電流を強制的に出力する。この状態では、最大発光状態からオフセット状態となって最上位ビットのスイッチ部の電流を強制的に出力することにより電圧シフト部の端子間電位にも電位変化を生ずるので、光・電気負帰還ループ６なる制御系により半導体レーザ３の光出力がオフセット発光状態となるように制御が働くので、これらの電位変化の差分を補うように変化する。これにより、VCOMP 端子の電位は変化する。このような変化分を微分量子効率検出部４６において検出する。そして、この時点のVCOMP 端子の電位と最大発光状態時のVCOMP 端子の電位とを比較する。比較の結果をメモリ部４８に格納する。メモリ部４８ではこの結果をラッチし、加算電流設定部４９の最上位ビットのスイッチ部を再設定する。VCOMP 端子の電位が最大発光状態時におけるその電位より大きいときは設定をオフし、逆に、VCOMP 端子の電位が最大発光状態時におけるその電位より小さいときは設定をオンする。ここで、タイミングＴ０〜Ｔ１（Ｔ１〜Ｔ２，…，Ｔ４〜Ｔ５も同様）は、この間に光・電気負帰還ループ６なる制御系が十分収束する時間に設定する必要がある。
【００９２】
タイミングＴ１においてもタイミングＴ０の場合と同様に、上位２ビット目を強制的に出力させ、タイミングＴ２にてその結果を再設定する。ここに、タイミングＴ２において検出時のVCOMP 端子の電位と最大発光状態時のVCOMP 端子の電位とを比較し、その比較結果に応じてビットのスイッチ部の再設定のオン／オフを決定する。本実施の形態では、微分量子効率を５ビット分のＤ／Ａの精度で検出しているので、５ビット分、同様に繰り返して行う。この時のベース電位の変化の様子を図示すると、図２０中の下部に示すトランジスタＱ44のベース電位の場合と同様になる。この場合の図示例は、下位ビットより順に
１，１，１，０，１
となった場合の波形を示している。
【００９３】
本実施の形態では、微分量子効率検出部４６及び加算電流設定部４９の検出精度を５ビットとしているが、さらにビット数を増やして検出精度を上げれば、図１０（ｂ）に示す光出力波形において、ＰS 分の光出力分が所望の光出力となり、光・電気負帰還ループ６なる制御系による光出力の制御分が少なくなり、光出力波形がより理想的な方形波に近付く。
【００９４】
次に、図２２にバイポーラトランジスタを用いた電源部１０１の回路構成例を示す。においては、トランジスタＱ51，Ｑ52、抵抗Ｒ21，Ｒ22，Ｒ23等で構成される回路においてバンドギャップリファレンスを形成し、
Ｖ＝（Ｑ53のエミッタ電位）−Ｖbe
Ｖbe；トランジスタのベース・エミッタ間電圧
が温度によりなるべく変化しないようにトランジスタのエミッタ面積や抵抗値を決定する。その結果、トランジスタＱ54，Ｑ55，Ｑ56の各々のエミッタ電位が温度特性を持たない安定電位となる。図２２に示す回路構成の場合、トランジスタＱ54のエミッタに抵抗Ｒ24を接続することにより流れる電流をカレントミラー回路１０２で折り返すことにより得ている。これにより、集積回路２０内で用いる電流源が生成される。つまり、集積回路３２中、スタートアップ部５０中等におけるVBBP端子をベース電位とするＰＮＰトランジスタを流れる電流は全て定電流源となり、同様に、VBBN端子をベース電位とするＮＰＮトランジスタを流れる電流は全て定電流源となる。各々のトランジスタのエミッタに接続される抵抗によりその電流値が決定される。
【００９５】
また、スタートアップ部５０について説明する。このスタートアップ部５０は、電源投入時に電源電圧Ｖccがまだ所定の値に達するまでの期間に、半導体レーザ３に過大電流が流れることにより発生する半導体レーザ３の劣化や破損から保護する役目を担う。また、スタートアップ部５０は前記タイミング生成部４７において必要なイニシャライズ開始信号の生成を行う役目を担う。このスタートアップ部５０は図２３に示すように第１のスタートアップ部５０ａと第２のスタートアップ部５０ｂとにより構成されている。
【００９６】
まず、第１のスタートアップ部５０ａでは、トランジスタＱ61，Ｑ62で構成される差動スイッチ１１１において、電源電圧Ｖccが０Ｖより或る設定電位まではトランジスタＱ62がオンしており、電源電圧Ｖccが或る設定電位を超えて所定の電位となる範囲ではトランジスタＱ61がオンするように抵抗Ｒ31〜Ｒ37等を設定する。この場合、或る設定電位は、なるべく電源電圧Ｖccの所定の電位に近い電位に設定される。例えば、電源電圧の所定の電位が５．０Ｖの場合において、或る設定電位が２〜３Ｖ程度に設定した場合にはまだ回路全体が所望の動作をしているとはいえないが、４．５Ｖ程度に設定すればほぼ回路全体が所望の動作をしていると考えてよい。そこで、上記のケースでは４．５Ｖに設定されている。このように電源電圧が或る設定電圧に達してから所望の動作を開始するので、より安全に半導体レーザ３の保護とイニシャライズ開始信号の生成とを行うことができる。
【００９７】
詳細には、図２３に示すように、トランジスタＱ62のベース電位はトランジスタＱ63のコレクタ電位をエミッタフォロワ１１２を介して電圧シフトしているだけである。よって、トランジスタＱ62のベース電位はトランジスタＱ63のコレクタ電位により決定される。同様にトランジスタＱ61のベース電位はトランジスタＱ64がオフしている限りトランジスタＱ65のコレクタ電位により決定される。トランジスタＱ63のコレクタ電位は、トランジスタＱ66と抵抗Ｒ33と電源電圧とより決定される。トランジスタＱ66と抵抗Ｒ33とで構成される電流源の電流をＩ1、電源電圧をＶccとすると、トランジスタＱ63のコレクタ電位Ｖq63cは、
Ｖq63c＝Ｖcc−Ｉ1 ＊Ｒ31
となる。ここで、電流Ｉ1 はVBBN端子から供給される電圧をベース電位とする定電流源であるので、Ｉ1 ＊Ｒ31は一定電位となる。本来、電源部１０１も電源電圧より駆動されるので、電源電圧が０Ｖであれば電流Ｉ1 も０Ａとなる。しかし、或る設定電位はなるべく電源電圧の所定の電位に近い電位に設定されるので、このトランジスタＱ61，Ｑ62で構成される差動スイッチ１１１がスイッチングする状態（時間）においては、十分、電源部１０１は機能しており、電流Ｉ1 も定電流になっているものとする。すると、Ｖq63cは電源電圧Ｖccに従い変化する。
【００９８】
トランジスタＱ65のコレクタ電位Ｖq65cは、上式と同様に、トランジスタＱ67と抵抗Ｒ34とで構成される電流源の電流をＩ2 とすると、
Ｖq65c＝Ｖcc−Ｉ2 ＊Ｒ32
となる。ここで、抵抗Ｒ34，Ｒ35が等しい抵抗値を有するものとして抵抗Ｒ36を流れる電流を考えると、
Ｖcc＝（Ｉ2 ＋Ｉ3 ）＊Ｒ36＋Ｖbe＋Ｉ2＊Ｒ35
となる。ここで、電流Ｉ3 はトランジスタＱ68と抵抗Ｒ37とで構成される定電流源の電流値、Ｖbeはトランジスタのベース・エミッタ間電圧である。
【００９９】
上式より、
Ｖq65c＝Ｉ3＊Ｒ36＋Ｖbe＋Ｉ2＊（Ｒ36＋Ｒ35−Ｒ32）
となる。ここで、Ｉ3＊Ｒ36 は電流Ｉ1 と同様に一定電位となり、Ｖbeもほぼ一定電位となるので、
Ｒ36＋Ｒ35＝Ｒ32
であれば、トランジスタＱ65のコレクタ電位Ｖq65cは電源電圧に依存しない一定電位にすることができる。つまり、トランジスタＱ65のコレクタ電位Ｖq65cは一定電位であり、トランジスタＱ63のコレクタ電位Ｖq63cは電源電圧Ｖccに従い変化する。そこで、双方の電位を適当に設定することにより、電源投入時に電源電圧の変化に応じてトランジスタＱ61，Ｑ62で構成される差動スイッチ１１１を適当なタイミングでスイッチングさせることが可能となる。その結果、電源電圧Ｖccが０Ｖから或る設定電位に達するまでは、トランジスタＱ62がオンしている。この状態では、トランジスタＱ62を流れるコレクタ電流はカレントミラー回路１１３により反転され、トランジスタＱ69，Ｑ70がオンとなる。これにより、TDSTART端子 とTD端子との電位を強制的にほぼＶccと同電位にする。具体的制御としては、受光素子４のＰＤ端子の電位を強制的にＨレベルとすることにより誤差増幅器２３の出力が強制的なＬレベルとされる。このようにして半導体レーザ３の順方向電流が流れないように抑制することで半導体レーザ３の保護を行う。また、同時に、後述するように、TDSTART端子 の電位を強制的にＨレベルとすることで、タイミング生成部４７における発振回路を強制的に発振しないように抑制する。そして、電源電圧Ｖccが或る設定電位以上になる、つまり、トランジスタＱ61がオン状態に変化すると、半導体レーザ３の保護を解除して通常動作状態とし、かつ、前記タイミング生成部４７における発振回路の発振抑制を解除することにより発振開始信号とする。同時に、前記タイミング生成部４７の電流源を生成するVPTDSTART端子電位 を出力する。
【０１００】
なお、本実施の形態では、発光指令信号生成部４２を２つのＤ／Ａ変換器を発光指令信号生成部第１，２構成部４２ａ，４２ｂとして並列接続することにより構成したが、図２４に例示するように、２つのＤ／Ａ変換器を共通化させて１つの回路として発光指令信号生成部４２として構成するようにしてもよい。これによれば、同じ機能を果たす部分が共通化されているので、回路を構成する素子数を低減させることができる。
【０１０１】
次に、図２５に半導体レーザ劣化検出部１２１のバイポーラトランジスタによる構成例を示す。半導体レーザ３が劣化する場合に多少の劣化であれば、光・電気負帰還ループ６と電流駆動部４４の電流設定においてその値を検出することで設定し得るが、大幅に劣化し、駆動部に大電流が流れてしまう場合には、集積回路３２の保護のために劣化検出部が必要である。半導体レーザ劣化検出部１２１はこのために設けられている。この回路の動作としては、半導体レーザ３につながるＬＤ端子の電位ＶLDを常に監視し、ある比較電位を超えたらエラー端子LDERR端子 よりエラー信号を外部に出力する。図示例の回路では、差動アンプ１２２はトランジスタＱ57，Ｑ58により構成されている。トランジスタＱ59に与えられる比較電位は図２２により説明した電源部１０１より生成される。トランジスタＱ58に与えられるＬＤ端子の電位ＶLDがこの電位を超えるとトランジスタＱ58がオンとなり、LDERR端子 よりトランジスタＱ59のコレクタに電流が流れる。ここに、オープンコレクタが構成されている。
【０１０２】
これにより、半導体レーザ３が劣化したり故障した場合には、半導体レーザ３が過剰な光出力を出し、ＬＤ端子の電位ＶLDが過剰に上昇することで、半導体レーザ劣化検出部１２１によって未然に検出してエラー信号を出力させることができるので、そのままの状態で使用が継続されることがなく、危険防止を図ることができる。
【０１０３】
続いて、本発明の第三の実施の形態を図２６R>６ないし図３４に基づいて説明する。本実施の形態は、特にデータ変換部６１、パルス幅変調部６２の具体的構成例を明らかにするものである。前述した第一の実施の形態におけるデータ変換部１６やパルス幅変調部１７による論理演算に関して、パルスＰＷonはパルスＰＷdaより常に最小パルス分だけ短いパルスである、という相関関係を有しているので、変調データの一部を共通化できる。即ち、Ｄni＝Ｄni′，Ｄmj＝Ｄmj′とする。よって、例えば図７において論理部２２，２４を省略でき、データ変換部１６の素子数を減らし、パルス幅変調部１７に対するデータ線の本数を減らすこともできる。
【０１０４】
即ち、以下の論理式に示すようにすればよい。
【０１０５】
【数３】
2006270117.tif 000005
さらには、通常、入力するデータ列を画像データＮビットのデータ列とすると、出力できる階調数は最大２＾Ｎであり、０／２＾Ｎ〜２＾Ｎ／２＾Ｎなる２＾Ｎ＋１個の出力ステートのうち、１つ或いは数個が欠落している。また、入力データ列としてさらに位置制御信号１ビットを加えると左寄せ波形、右寄せ波形各々のモードで２＾Ｎ値階調出力となるが、何れのモードとも、出力ステートのうち、１つが欠落している。そのため、完全に２＾Ｎ＋１個の階調を得るためには画像データとしてＮ＋１ビットと位置制御信号１ビットとが必要となる。しかし、フルオフ（０／２＾Ｎ）及びフルオン（２＾Ｎ／２＾Ｎ）は左寄せ波形、右寄せ波形の何れでも同一波形であるので、フルオフ、フルオン及び各々左寄せ波形、右寄せ波形の中間値１／２＾Ｎ〜（２＾Ｎ−１）／２＾Ｎ（２×（２＾Ｎ−１））個の計２＾（Ｎ＋１）個のステートを出力するようにすれば、Ｎ＋１ビットのデータ列からでも位置制御まで含めた２＾Ｎ＋１値階調出力となる。
【０１０６】
例えば、データ列を４ビットとし、１ドット当たり９値階調（０／８〜８／８の９値であり、０／８（常にオフ）、８／８（常にオン）、各々左寄せ又は右寄せ波形の１／８〜７／８の計１６のステートを持つ）を持たせればよい。入力する画像データをこのようなデータ列とすれば、１ビット少ないデータ列で同じ階調数が得られる。よって、入力データ転送レートを低減でき、入力端子数も低減できる。さらには、データ変換部２１の前段に通常用いられるバッファメモリも低減させることができる。逆にいえば、入力データ線数が決まっている場合には、このようなデータ列とすることにより、階調数を増加させることができる。特に、１ドット当たりのデータのビット数が少ないときには効果的となる。
【０１０７】
具体的に、書込みクロック周波数を２倍にする場合、上位４ビット、下位４ビットで各々１ドット当たりドット位置制御を含めた９値階調とするデータ列とすれば、書込みクロック周波数を２倍にした場合において入力データ線数を増やすことなく階調数を増加させて、高品位な画像を得ることができる。
【０１０８】
即ち、(７)(８)(９)式のようにすればよい。なお、(７)式でＸn ，Ｘn′ ，Ｘm ，Ｘm′ は(５)式に従う。また、強度変調データＤpkはＭ＝０のとき、Ｄp4のみＨレベルとし他は全てＬレベルとする。
【０１０９】
【数４】
2006270117.tif 000006
さらに、パルス幅変調部１７に関して、強制消灯指令信号ＳW1や強制発光指令信号ＳW2を加味した場合には、(７)式に代えて(10)式のような論理式を用いることにより、入力した画像データに拘らず、半導体レーザ３を強制的に消灯或いは発光させることができる。ただし、強制消灯指令信号ＳW1や強制発光指令信号ＳW2が同時にＨレベルになることはないものとする。
【０１１０】
【数５】
2006270117.tif 000007
図２０に、(10)(５)(８)式の論理記述に従ってパルス幅変調を行うように構成されたデータ変換部６１、パルス幅変調部６２及びスイッチ部１３１のブロック構成例を示す。まず、データ変換部６１には入力された画像データＤ0 〜Ｄ7 、位置制御データＰ及び周波数選択信号Ｍに基づき(８)式の論理を行いパルス幅変調データに変換する２つの論理部１４２，１４３が設けられている。これらの論理部１４２，１４３の出力側には変換されたパルス幅変調データを一時的に保持する手段、例えば、ラッチ回路１４４，１４５が設けられている。これらのラッチ回路１４４，１４５にはパルス生成発振器６３からの出力に基づきゲート信号を生成するゲート信号生成回路１４６が接続されている。
【０１１１】
さらに、パルス幅変調部６２にはマルチプレクサ１４７〜１５０が設けられている。最初のマルチプレクサ１４７は位相差の異なるパルスＸ0 〜Ｘ7 のうちの４つ（Ｘi ）を入力とし、セレクト信号であるパルス幅変調信号Ｄn1〜Ｄn4に従い入力信号Ｘi のうちの１つの正転又は反転信号或いは常にＨレベル又はＬレベルの信号を選択する機能を持つ。マルチプレクサ１４８〜１５０についても同様である。さらに、これらのマルチプレクサ１４７〜１５０の後段にもマルチプレクサ１５１，１５２が設けられている。マルチプレクサ１５１はマルチプレクサ１４７，１４８の出力であるＸn ，Ｘn′ の何れかをセレクト信号であるパルス幅変調信号Ｄn5，Ｄn6に従い選択する。マルチプレクサ１５２についても同様である。マルチプレクサ１５１，１５２の出力とパルス生成発振器６３による内部クロックとにより、(10)式の論理に従いパルスＰＷda，ＰＷonを生成するＡＮＤゲート１５４ａ〜１５４ｄ、ＯＲゲート１５４ｅ，１５４ｆが設けられている。ＯＲゲート１５４ｅ，１５４ｆの出力にはスイッチ部１３１を構成するマルチプレクサ１５５，１５６が介在されている。これらのマルチプレクサ１５５，１５６は強制消灯指令信号ＳW1又は強制発光指令信号ＳW2に従い、ＯＲゲート１５４ｅ，１５４ｆからの出力をそのまま、或いは、常時Ｌレベル又は常時Ｈレベルに切り換えて出力する機能を持つ。
【０１１２】
このようなデータ変換部６１、パルス幅変調部６２及びスイッチ部１３１は、容易にバイポーラトランジスタ等により集積化することができる。例えば、入力される画像データの保持や変調データの保持に用いられるデータ保持手段の一例をなすラッチ回路１３４の構成例を図２７に示す。いま、入力するデータをＤ，／Ｄ（差動入力）、保持したデータをＱ，／Ｑとすると、Ｑ＝ＤＧ＋Ｑ（／Ｇ）
のように記述できる。つまり、ラッチゲート信号ＧがＨレベルの時、入力信号Ｄを出力し、ラッチゲート信号ＧがＬレベルの時、前のデータを保持する。このラッチゲート信号Ｇは、パルス生成発振器６３等により発生するパルス或いはその組合せに基づきゲート信号生成回路１４６で容易に生成できる。例えば、図８に示したタイムチャートを参照すれば、Ｘn を選択するための変調データＤn を保持するためのラッチゲート信号Ｇ1 は、Ｇ1 ＝Ｘ2・Ｘ4とすればよく、Ｘm を選択するための変調データＤm を保持するためのラッチゲート信号Ｇ2 は、Ｇ2＝Ｘ6・Ｘ0とすればよい。
【０１１３】
また、図２７に示すようなラッチ回路１４４を２個縦列接続し、後段のラッチゲート信号を前段のラッチ回路に対するラッチゲート信号を反転させた信号、或いは、前段のラッチゲート信号がＬレベルの期間中の或る一定期間だけＨレベルになる信号とすれば、フリップフロップ構成となる。データ保持手段をフリップフロップ構成とすれば、前段のラッチゲート信号の立下り直前のデータが１クロックの間、ずっと保持されるので（ラッチ回路１４４のみでは、ゲートトリガ信号がＨレベルの間に変化すると出力も変化してしまう）、強度変調データの保持手段としては適している。
【０１１４】
図２８は、論理部１４２の一部をなし(８)式のＤn1に関する第１式をバイポーラトランジスタにより構成した論理回路１５７の例を示す。この論理回路１５７の出力を図２７に示すようなラッチ回路１４４等により保持すればよい。
【０１１５】
もっとも、図２９に示すように、パルス幅変調データＤn1の生成とその保持を同時に行う論理回路１５８として構成することで、素子数を減らすこともできる。即ち、図２９は(11)式の論理記述を実行するように構成されている。
【０１１６】
【数６】
2006270117.tif 000008
なお、図２９中、Ｇ1 はラッチゲート信号である。また、Ｖth1，Ｖth2は各々各論理レベルの閾値電圧であり、Ｄ5 等の入力信号は、外部から入力されるデータを、例えば、図３０に示すようなレベルシフト回路１５９を用いて内部レベルの信号に変換したものである。これらは必要に応じて、エミッタフォロワ、ダイオード、抵抗等により電圧シフトしている。
【０１１７】
また、周波数選択信号Ｍ，／Ｍは、外部からの周波数選択信号Ｍode から図３１に示すような選択信号生成回路１６０によって生成される。図３１において、ベースに基準電位ＶBBpが与えられたトランジスタＱ1 と抵抗Ｒ1 とは電流Ｉ1を流す定電流源１６１を構成している。トランジスタＱ2 ，Ｑ3 は差動スイッチ１６２を構成している。トランジスタＱ2 のベースには抵抗Ｒ2 ，Ｒ3 により周波数選択信号Ｍode を内部レベル信号に変換されたものが印加され、トランジスタＱ3 のベースにはトランジスタＱ4 〜Ｑ7 、抵抗Ｒ4 〜Ｒ6 により生成された閾値電圧が印加されている。いま、周波数選択信号Ｍode がＨレベルの時、トランジスタＱ3 がオンしてそのコレクタ電流は定電流源１６１による電流Ｉ1 となり、選択信号Ｍの電位はＩ1・Ｒ1＋ＶBE（ＶBE：トランジスタのベース・エミッタ間電圧）となりオン状態となる。一方、トランジスタＱ2 のコレクタ電流はほぼ０であるので、選択信号／Ｍはオフとなる。周波数選択信号Ｍode がＬレベルの時にはその逆となる。これらの選択信号Ｍ，／Ｍをトランジスタ対と抵抗とで構成された電流スイッチ（例えば、図２９中の電流スイッチ１６３）のベースに加えると、何れか一方のトランジスタのコレクタに電流が流れる。
【０１１８】
(８)式中の他の式に関しても、同様にして、バイポーラトランジスタで構成できる。さらには、他の論理式についても同様にしてバイポーラトランジスタで集積化構成することができる。例えば、前述した(６)式の第１式の場合であれば、図２９において電流スイッチ１６３の代わりに電流源を用い、その上段の回路１６４部分を省けばよい。
【０１１９】
強度変調データＤPKを得るためにはラッチ回路を縦列接続すればよい。図３２は(９)式における第１式のＤp4を得るためのＤp4生成部１６６の回路構成例を示す。２つのラッチ回路１６７，１６８中の後段のラッチ回路１６８にデータ保持と同時にデータ生成論理が組み込まれている。前段のラッチ回路１６７は図２７に示した構成に関して正転出力のみを取り出すように構成したもので、省素子化が図られている。図中、Ｄ4 は図３０のようなレベルシフト回路を介して内部レベル信号に変換したものであり、Ｖth1 は閾値電圧である。Ｍ及び／Ｍは前述したように図３１の回路で生成でき、Ｇ1 及びＧ3 は各々のラッチゲート信号であり、Ｇ1 は前述した通りであり、Ｇ3 はＧ3 ＝Ｘ0 とすればよい。また、図３２においてトランジスタＱ10のコレクタを抵抗Ｒ7 に接続するようにすれば(９)式におけるＤp3〜Ｄp0を生成できる。
【０１２０】
次に、図２６中に示したパルス幅変調部６２に関しては、例えば、バイポーラトランジスタによって図３３及び図３４に示すように構成できる。図３３は(５)式の第１式の論理記述を構成した回路を示し、図２６R>６中のマルチプレクサ１４７に相当する。図３４は(10)式の第１式の論理記述を構成した回路を示し、図２６中のマルチプレクサ１５１，１５２，１５５、ＡＮＤゲート１５４ａ，１５４ｃ及びＯＲゲート１５４ｅに相当する。
【０１２１】
まず、図３３において、基準電位ＶBBがベースに加わったトランジスタＱ11と抵抗Ｒ8 とは電流Ｉを流す電流源１６９であり、１７０〜１７２は各々差動スイッチであり、パルス幅変調データＤn1及びＤn2により差動スイッチ１７０，１７１のトランジスタのうちの何れかのトランジスタがオンとなり、各々のコレクタに接続された何れかの差動スイッチ１７３，１７４，１７５，１７６に電流が流れる。これらの４つの差動スイッチ１７３〜１７６にはパルス生成発振器６３において生成された位相の異なるパルスが加えられている。差動スイッチ１７３〜１７６の右側のトランジスタには選択されるパルスＸi （左からｉ＝１〜４）が加えられ、左側のトランジスタにはその反転信号が加えられている（もっとも、左側のトランジスタのベースは、或る一定電位に固定してもよい）。しかし、図示の如く、差動入力としたほうが、スイッチングに必要なスイング電圧が小さくて済み、図３３のように多くのトランジスタを多段に積み上げて構成する場合には差動入力のほうが好ましい。
【０１２２】
Ｘi の入力においては、さらに生成するパルス幅変調のリニアリティも向上する。例えば、Ｄn2＝０、Ｄn1＝１の場合を考える。この場合、差動スイッチ１７０の右側のトランジスタがオンとなり、差動スイッチ１７４に電流が流れ、他の３つの差動スイッチ１７３，１７５，１７６には流れない。つまり、パルスＸ6が選択されたことになり、パルスＸ6 がＨレベルの期間は差動スイッチ１７７に、Ｌレベルの期間は差動スイッチ１７８に電流が流れる。これらの差動スイッチ１７７，１７８には各々パルス幅変調データＤn3及びＤn4が加えられ、双方ともＨレベルの時には抵抗Ｒ9 の端子電圧はパルスＸ6 と等しい信号となり、双方ともＬレベルの時にはパルスＸ2 （Ｘ6 の反転）と等しい信号となり、Ｄn3＝０、Ｄn4＝１の時にはパルスＸ6 に拘らず常時Ｌレベルとなり、Ｄn3＝１、Ｄn4＝０の時には常時Ｈレベルとなる。これが、エミッタフォロワとダイオードとを介してパルスＸn となり、同様にしてその反転信号が生成される。また、Ｘn′ ，Ｘm ，Ｘm′ については、(５)式に従い図３３における入力信号を適宜変更することにより構成できる。さらには、他の式によるＸn の生成についても同様にして構成できる。
【０１２３】
図３４も、基本的には図３３と同様に構成されているので、簡単に説明する。ＣＫ0 はパルスＸ0 を電圧シフトしただけのものであり、これを内部クロックとする（前述した論理式との対応上、以後の説明でもＸ0 で記述する）。Ｘ0 がＨレベルの時、差動スイッチ１７２ａの左側のトランジスタに電流が流れ、Ｄn5＝０の場合にはＸn とＸ0 とを論理積した電流が差動スイッチ１７７ａに流れ、Ｄn5＝１の場合にはＸn′ とＸ0 とを論理積した電流が差動スイッチ１７７ａに流れる。Ｘ0 がＬレベルの時にはＤm5に従いＸm 又はＸm′ と／Ｘ0 とを論理積した電流が流れる。よって、これらを論理和した電流が差動スイッチ１７７ａに流れ、その反転した電流が差動スイッチ１７８ａを流れる。そこで、強制消灯指令信号ＳW1、強制発光指令信号ＳW2がともにＬレベルの場合にはこの論理和した信号が抵抗Ｒ3′ の端子電圧となり、エミッタフォロワを介してＰＷdaとなる。強制消灯指令信号ＳW1のみがＨレベルの時にはパルス幅変調データに拘らず常にＬレベル、つまり、強制消灯指令信号ＳW1、強制発光指令信号ＳW2はＰＷonも同一の信号であるので、半導体レーザ３は強制オフとなる。強制発光指令信号ＳW2のみがＨレベルの時には常時Ｈレベル、つまり、半導体レーザ３は強制オンとなる。ＰＷonの生成は図３４の構成において入力信号を変更すればよい。
【０１２４】
なお、これらの実施の形態では、図１等に示したパルス幅生成・データ変調部２や半導体レーザ制御・駆動部５に関して全てバイポーラトランジスタによる１チップの集積回路９，３２への集積化の例で説明したが、Ｃ‐ＭＯＳトランジスタのみにより１チップに集積化したり、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路として１チップに集積化することも可能である。１チップの集積回路を、Ｃ‐ＭＯＳトランジスタにより形成すれば、デジタル制御系のパルス幅生成・データ変調部２側を構成するのが容易となる上に、その集積度を高めることもできる。１チップの集積回路を、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路により形成すれば、誤差増幅器８や定電流源７のようなアナログ駆動系の増幅器をバイポーラトランジスタで容易に構成でき、デジタル制御系のパルス幅生成・データ変調部２をＣ‐ＭＯＳトランジスタで容易に構成でき、回路設計が容易となる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第一の実施の形態による半導体レーザ制御装置の１チップ化のブロック構成を示すブロック図である。
【図２】基本的な概略構成を示すブロック図である。
【図３】パルス幅強度変調混合方式の光出力とドットイメージとの関係を示す模式図である。
【図４】その波形生成法を示すタイムチャートである。
【図５】ＩDA2 に伴う加算出力の有無による光出力制御例を示す特性図である。
【図６】発光指令信号生成部の具体的ブロック構成を示すブロック図である。
【図７】データ変換部及びパルス幅変調部の具体的ブロック構成を示すブロック図である。
【図８】パルス幅生成方法を示すタイムチャートである。
【図９】本発明の第二の実施の形態の全体的な構成を示す概略ブロック図である。
【図１０】誤差増幅部及び電圧シフト部の構成例を示す回路図である。
【図１１】発光指令信号設定部の構成例を示す回路図である。
【図１２】第１の発光指令信号生成部の構成例を示す回路図である。
【図１３】第２の発光指令信号生成部の構成例を示す回路図である。
【図１４】（ａ）は入力部付近の概略構成図、（ｂ）はその一部の変形例を示す概略構成図である。
【図１５】入力方式の変形例を示すタイムチャートである。
【図１６】全体構成の変形例を示す概略ブロック図である。
【図１７】発振回路の構成例を示す回路図である。
【図１８】ラッチ回路の構成例を示す回路図である。
【図１９】最終段のラッチ回路の構成例を示す回路図である。
【図２０】各部の波形を示すタイムチャートである。
【図２１】微分量子効率検出部の構成例を示す回路図である。
【図２２】電源部の構成例を示す回路図である。
【図２３】スタートアップ部の構成例を示す回路図である。
【図２４】発光指令信号生成部の変形例を示す回路図である。
【図２５】半導体劣化検出部の構成例を示す回路図である。
【図２６】本発明の第三の実施の形態の具体的な構成例を示すブロック図である。
【図２７】その一部のラッチ回路の構成例を示す回路図である。
【図２８】その一部の論理記述を実行する構成例を示す回路図である。
【図２９】その一部の論理記述を実行する構成例を示す回路図である。
【図３０】レベルシフト回路を示す回路図である。
【図３１】周波数選択信号生成回路を示す回路図である。
【図３２】強度変調信号を得るための構成例を示す回路図である。
【図３３】パルス幅変調部中のマルチプレクサの構成例を示す回路図である。
【図３４】パルス幅変調部中の他部の構成例を示す回路図である。
【符号の説明】
【０１２６】
３  半導体レーザ
４  受光素子
６  光・電気負帰還ループ
７，４４  電流駆動部
８，４３  誤差増幅部
９，３２  １チップの集積回路
１１  パルス幅変調・強度変調信号生成部
１２，４２  発光指令信号生成部
１６，６１  データ変換手段
１７，６２  パルス幅変調手段
【図１】
2006270117.tif 000009
【図２】
2006270117.tif 000010
【図３】
2006270117.tif 000011
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006270117.tif 000020
【図１３】
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【図１４】
2006270117.tif 000022
【図１５】
2006270117.tif 000023
【図１６】
2006270117.tif 000024
【図１７】
2006270117.tif 000025
【図１８】
2006270117.tif 000026
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2006270117.tif 000042
【手続補正書】
【提出日】平成18年6月21日(2006.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力データに基づいて、前記入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、
半導体レーザと、この半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成し、前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から得られる前記発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、
前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成され前記パルス幅変調・強度変調信号生成部から与えられる前記発光指令信号に応じた駆動電流を前記半導体レーザの順方向電流として流す電流駆動部と、を備えた半導体レーザ制御装置であって、
前記パルス幅変調・強度変調信号生成部と前記誤差増幅部と前記電流駆動部とが１チップの集積回路で構成され、
前記パルス幅変調を行うパルス幅変調部を備え、
前記パルス幅変調部は、パルスＰＷｄａと、このパルスＰＷｄａよりも常に最小パルス分だけ短いパルスであるＰＷｏｎとを生成することを特徴とする半導体レーザ制御装置。
【請求項２】
入力クロックと同一周波数で位相が最小パルス幅に相当する一定量ずつ異なる複数個のパルスを生成するパルス生成手段と、入力される画像データをパルス幅変調データとパワー変調データとに変換するデータ変換手段と、前記パルス生成手段により生成されたパルスより前記パルス幅変調データに基づきパルス幅変調した複数個のパルスを生成するパルス幅変調手段とを有して、半導体レーザに対するパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、
前記半導体レーザとこの半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成して前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、
前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成されて前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号に応じた駆動電流を前記半導体レーザに順方向電流を流す電流駆動部とを備え、
前記パルス幅変調手段から出力される複数個のパルスを、前記パルス幅変調データに従って最大強度で発光させるためのパルスＰＷonと前記パワー変調データに従って強度変調させる分を含むパルスＰＷdaとした場合、前記パルスＰＷdaが常に前記パルスＰＷonより前記最小パルス幅の位相差分だけ長いという相関関係を有するとともに、これらのパルス幅変調・強度変調信号生成部と誤差増幅部と電流駆動部とが１チップの集積回路で構成されていることを特徴とする半導体レーザ制御装置。
【請求項３】
前記データ変換手段は、入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換し、
前記周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの１／２のビット数を各々の書込みドットの画像データとしてパルス幅変調による階調数を等倍なる出力モード時の１／２にすることを特徴とする請求項２記載の半導体レーザ制御装置。
【請求項４】
前記データ変換手段は、入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換し、
前記周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの２ビット分を各々の書込みドットのドット位置選択信号とすることを特徴とする請求項２記載の半導体レーザ制御装置。
【請求項５】
前記画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｎ−１））個の中間値とによる２＾（Ｎ＋１）個の出力ステートを表現するＮ＋１ビットのデータ列で構成されていることを特徴とする請求項２ないし４の何れか一記載の半導体レーザ制御装置。
【請求項６】
２倍なる出力モードの選択時にのみ、画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｍ−１））個の中間値とによる２＾（Ｍ＋１）個の出力ステートを表現する２組のＭビットのデータ列で構成されていることを特徴とする請求項３記載の半導体レーザ制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタ、デジタル複写機、光ディスク装置、光通信装置等における光源として用いられる半導体レーザを駆動制御するための半導体レーザ制御装置に関する。
【背景技術】
【０００２】
半導体レーザは極めて小型であって、かつ、駆動電流により高速に直接変調を行うことができるので、近年、レーザプリンタ等の光源として広く使用されている。
【０００３】
しかし、半導体レーザの駆動電流と光出力との関係は、温度により著しく変化するので、半導体レーザの光強度を所望の値に設定しようとする場合に問題となる。この問題を解決して半導体レーザの利点を活かすために、ＡＰＣ（Ａutomatic Ｐower Ｃontrol）方式の一つとして、半導体レーザの光出力を受光素子によりモニタし、この受光素子に発生する半導体レーザの光出力に比例する受光電流に比例する信号と、発光レベル指令信号とが等しくなるように、常時、半導体レーザの順方向電流を制御する光・電気負帰還ループにより半導体レーザの光出力を所望の値に制御する方式が知られている。この場合、受光素子の動作速度や、光・電気負帰還ループを構成している増幅素子の動作速度等の限界により制御速度に限界が生じる。
【０００４】
この点を考慮した改良方式が、例えば、特開平２−２０５０８６号公報（特許文献１）により提案されている。同公報によれば、半導体レーザの光出力を受光素子によりモニタし、その出力と発光レベル指令信号とが等しくなるように、常時、半導体レーザの順方向電流を制御する光・電気負帰還ループと、発光レベル指令信号を半導体レーザの順方向電流に変換する変換手段とを有し、光・電気負帰還ループの制御電流と変換手段により生成された電流の和又は差の電流によって半導体レーザの光出力を制御する方式が開示されている。ここに、光・電気負帰還ループは例えば半導体レーザと受光素子と定電流源と誤差増幅器とにより構成される。また、変換手段は例えば定電流源により構成される。
【０００５】
これによれば、半導体レーザを変換手段によって直接駆動する電流に相当する光出力をＰS とした場合、半導体レーザの光出力のステップ応答特性は、
Ｐout ＝Ｐ0 ＋（ＰS −Ｐ0 )｛１−exp(−２πｆ0ｔ )｝
Ｐout ；半導体レーザの光出力
Ｐ0 ；半導体レーザの設定された光強度
ｔ ；時間
ｆ0 ；光・電気負帰還ループの開ループでの交叉周波数
で近似される。ＰS ≒Ｐ0 であれば、瞬時に半導体レーザの光出力がＰ0 に等しくなるので、ｆ0 の値は光・電気負帰還ループのみの場合に比べて小さくてよいことが分かる。現実的には、ｆ0 ＝４０ＭＨｚ程度であればよく、この程度の交叉周波数であれば容易に実現できる。
【０００６】
また、特開平５−６７８３３号公報（特許文献２）においては、上述した特開平２−２０５０８６号公報に示されるような構成要素に関して、バイポーラトランジスタを用いたＩＣ化によリ光・電気負帰還ループの設計を容易にした点が記載されている。
【０００７】
次に、レーザプリンタを例に採り、１ドット多値化技術の経緯について説明する。レーザプリンタは、当初、ラインプリンタに代わるノンインパクトプリンタとして開発されたが、レーザプリンタの高速高解像性からイメージプリンタとしての適用が早くから検討され、ディザ法をベースとした様々な記録方法が実用化されている。また、近年の半導体技術の急速な進展により、処理可能な情報量が急速に増大し、レーザプリンタにおいては、１ドット多値化技術が実用化され、より確実にイメージプリンタとしての地位を固めつつある。しかしながら、現行の多値化レベルはハイエンド機においては８ビット相当の出力レベルを備えているが、ローエンド機では高々数値程度に抑えられている。これは、一因としては情報量の多さもあるが、主として、１ドット多値化出力を実現する半導体レーザ制御変調部の回路規模が大きく高価であることによる。
【０００８】
現在、１ドット多値化出力を行う半導体レーザ制御変調方式としては、
Ａ．光強度変調方式
Ｂ．パルス幅変調方式
Ｃ．パルス幅強度混合方式
が提案されている。
【０００９】
Ａ．光強度変調方式（ＰＭ＝Ｐower Ｍodulation）
光出力自身を変化させて記録する方式であり、中間露光領域を利用して中間調記録を実現するため、印字プロセスの安定化が重要な要件であり、印字プロセスに対する要求が厳しくなる。しかしながら、半導体レーザの制御変調は容易となる。
【００１０】
Ｂ．パルス幅変調方式（ＰＷＭ＝Ｐulse Ｗidth Ｍodulation）
光出力レベルとしては２値であるが、その発光時間（つまり、パルス幅）を変化させて記録する方式であるので、ＰＭ方式と比較すると、中間露光領域の利用度が少なく、さらに、隣接ドットを結合させることにより中間露光領域を一層低減させることが可能となる（印字プロセス安定性に対する要求が低減する）。しかし、パルス幅設定を８ビット、かつ、隣接ドット結合を実現する場合には半導体レーザ制御変調部の構成は複雑となる。
【００１１】
Ｃ．パルス幅強度混合変調方式（ＰＷＭ＋ＰＭ方式）
ＰＭ方式では印字プロセスの安定化への要求が厳しくなり、ＰＷＭ方式では半導体レーザ制御変調部が複雑となる問題を有することから、これらのＰＭ方式とＰＷＭ方式とを組み合わせた方式であり、例えば、特開平６−３４７８５２号公報（特許文献３）中に開示されている。
【００１２】
この変調方式は、基本的には２値記録方式であり、印字プロセスに対して安定であるＰＷＭ方式を基調とし、そのパルス間の移り変わり部をＰＭ方式により補う方式である。この変調方式は、同じ階調数を実現する場合、各々単独の変調方式に比較して、必要となるパルス幅数、パワー値数が組み合わせることにより少なくなるので、各々の方式分の構成を容易に達成でき、印字プロセスに対して安定であると同時に集積化に適しており、小型化・低コスト化を図ることができる。このような変調方式を実現するため、半導体レーザ制御装置には、画像データと画素クロックとを入力とするパルス幅生成部及びデータ変調部が設けられ、このパルス幅生成部及びデータ変調部が半導体レーザ制御部及び半導体レーザ駆動部に対する発光レベル指令信号を出力するように構成されている。即ち、入力される画像データに従ってパルス幅生成部及びデータ変調部によりＰＷＭ方式を基調とし、その移り変わり部をＰＭ方式により補う。
【００１３】
この場合、この１ドット内でのパルス幅強度混合変調方式をより具体的に実現するため、Ｃ‐ＭＯＳデバイスを用いたＩＣ化によりパルス幅生成部を簡便に形成し、バイポーラトランジスタを用いたＩＣ化により光・電気負帰還ループ部の設計を容易にする提案が、上記の特開平６−３４７８５２号公報によりなされている。
【特許文献１】特開平２−２０５０８６号公報
【特許文献２】特開平５−６７８３３号公報
【特許文献３】特開平６−３４７８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、この特開平６−３４７８５２号公報に示される方式によっても、光・電気負帰還ループによる制御量を少なくする電流加算方式と、１ドット内でのパルス幅強度混合変調方式とを、より小型で省電力化を達成し得るように集積度を高めた構成で実現し、より高速かつ高精度に機能させる上では、まだ、改良の余地がある。
【課題を解決するための手段】
【００１５】
請求項１記載の発明は、入力データに基づいて、前記入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成し、前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から得られる前記発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成され前記パルス幅変調・強度変調信号生成部から与えられる前記発光指令信号に応じた駆動電流を前記半導体レーザの順方向電流として流す電流駆動部と、を備えた半導体レーザ制御装置であって、前記パルス幅変調・強度変調信号生成部と前記誤差増幅部と前記電流駆動部とが１チップの集積回路で構成され、前記パルス幅変調を行うパルス幅変調部を備え、前記パルス幅変調部は、パルスＰＷｄａと、このパルスＰＷｄａよりも常に最小パルス分だけ短いパルスであるＰＷｏｎとを生成することを特徴とする。
【００１６】
従って、パルス幅変調・強度変調信号生成部なるデジタル制御系から、誤差増幅部や電流駆動部のようなアナログ駆動系まで、全てが１チップの集積回路として構成されているので、小型で省電力化を図れる上に、１ドット内でのパルス幅強度混合変調方式を、より高速かつ高精度に実現できる。
【００１７】
請求項２記載の発明は、入力クロックと同一周波数で位相が最小パルス幅に相当する一定量ずつ異なる複数個のパルスを生成するパルス生成手段と、入力される画像データをパルス幅変調データとパワー変調データとに変換するデータ変換手段と、前記パルス生成手段により生成されたパルスより前記パルス幅変調データに基づきパルス幅変調した複数個のパルスを生成するパルス幅変調手段とを有して、半導体レーザに対するパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、前記半導体レーザとこの半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成して前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成されて前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号に応じた駆動電流を前記半導体レーザに順方向電流を流す電流駆動部とを備え、前記パルス幅変調手段から出力される複数個のパルスを、前記パルス幅変調データに従って最大強度で発光させるためのパルスＰＷonと前記パワー変調データに従って強度変調させる分を含むパルスＰＷdaとした場合、前記パルスＰＷdaが常に前記パルスＰＷonより前記最小パルス幅の位相差分だけ長いという相関関係を有するとともに、これらのパルス幅変調・強度変調信号生成部と誤差増幅部と電流駆動部とが１チップの集積回路で構成されていることを特徴とする。
【００１８】
従って、パルス幅変調手段から出力される複数個のパルスを、パルス幅変調データに従って最大強度で発光させるためのパルスＰＷonとパワー変調データに従って強度変調させる分を含むパルスＰＷdaとした場合、パルスＰＷdaが常にパルスＰＷonより最小パルス幅の位相差分だけ長いという相関関係を持たせており、中間露光領域を利用する強度変調を良好に行うことができるとともに、この相関関係を利用することにより、変調データに関する論理をより圧縮させて信号数を減らすことができ、よって、入力端子数ないしは回路素子数を減らすことができ、全体的に１チップ化を図る上で有利となり、消費電流も低減させることができる。
【００１９】
請求項３記載の発明では、請求項２記載の発明において、パルス幅変調・強度変調信号生成部中のデータ変換手段が入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換するものとし、周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの１／２のビット数を各々の書込みドットの画像データとしてパルス幅変調による階調数を等倍なる出力モード時の１／２にするようにした。
【００２０】
請求項４記載の発明では、請求項２記載の発明において、パルス幅変調・強度変調信号生成部中のデータ変換手段が入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換するものとし、周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの２ビット分を各々の書込みドットのドット位置選択信号としている。
【００２１】
請求項５記載の発明では、請求項２ないし４の何れか一記載の発明において、前記画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｎ−１））個の中間値とによる２＾（Ｎ＋１）個の出力ステートを表現するＮ＋１ビットのデータ列で構成されている。
【００２２】
請求項６記載の発明では、請求項３記載の発明に加えて、２倍なる出力モードの選択時にのみ、画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｍ−１））個の中間値とによる２＾（Ｍ＋１）個の出力ステートを表現する２組のＭビットのデータ列で構成されている。
【００２３】
従って、ビット数が少なくなる２倍なる出力モードの選択時に請求項５記載の発明による効果が有効に発揮され、信号線数を増やすことなく階調数を確保できる。
【発明の効果】
【００２４】
請求項１記載の発明によれば、入力データに基づいて、前記入力データに対しパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成し、前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から得られる前記発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成され前記パルス幅変調・強度変調信号生成部から与えられる前記発光指令信号に応じた駆動電流を前記半導体レーザの順方向電流として流す電流駆動部と、を備えた半導体レーザ制御装置であって、前記パルス幅変調・強度変調信号生成部と前記誤差増幅部と前記電流駆動部とが１チップの集積回路で構成され、前記パルス幅変調を行うパルス幅変調部を備え、前記パルス幅変調部は、パルスＰＷｄａと、このパルスＰＷｄａよりも常に最小パルス分だけ短いパルスであるＰＷｏｎとを生成するようにしたので、半導体レーザ制御装置に関して小型で省電力化を図れる上に、１ドット内でのパルス幅強度混合方式をより高速かつ高精度に実現することができる。
【００２５】
請求項２記載の発明によれば、入力クロックと同一周波数で位相が最小パルス幅に相当する一定量ずつ異なる複数個のパルスを生成するパルス生成手段と、入力される画像データをパルス幅変調データとパワー変調データとに変換するデータ変換手段と、前記パルス生成手段により生成されたパルスより前記パルス幅変調データに基づきパルス幅変調した複数個のパルスを生成するパルス幅変調手段とを有して、半導体レーザに対するパルス幅変調と強度変調とを同時に行う発光指令信号を生成するパルス幅変調・強度変調信号生成部と、前記半導体レーザとこの半導体レーザの光出力をモニタする受光素子とともに光・電気負帰還ループを形成して前記受光素子から得られる前記半導体レーザの光出力に比例した受光信号と前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号とが等しくなるように前記半導体レーザの順方向電流を制御する誤差増幅部と、前記光・電気負帰還ループの制御電流との和又は差の電流により前記半導体レーザの駆動を制御するように生成されて前記パルス幅変調・強度変調信号生成部から与えられる発光指令信号に応じた駆動電流を前記半導体レーザに順方向電流を流す電流駆動部とを備え、前記パルス幅変調手段から出力される複数個のパルスを、前記パルス幅変調データに従って最大強度で発光させるためのパルスＰＷonと前記パワー変調データに従って強度変調させる分を含むパルスＰＷdaとした場合、前記パルスＰＷdaが常に前記パルスＰＷonより前記最小パルス幅の位相差分だけ長いという相関関係を有するとともに、これらのパルス幅変調・強度変調信号生成部と誤差増幅部と電流駆動部とが１チップの集積回路で構成されているので、パルスＰＷdaが常にパルスＰＷonより最小パルス幅の位相差分だけ長いという相関関係を持たせており、中間露光領域を利用する強度変調を良好に行うことができるとともに、この相関関係を利用することにより、変調データに関する論理をより圧縮させて信号数を減らすことができ、よって、入力端子数ないしは回路素子数を減らすことができ、全体的に１チップ化を図る上で有利となり、消費電流も低減させることができる。
【００２６】
請求項３記載の発明によれば、請求項２記載の発明において、パルス幅変調・強度変調信号生成部中のデータ変換手段が入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換するものとし、周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの１／２のビット数を各々の書込みドットの画像データとしてパルス幅変調による階調数を等倍なる出力モード時の１／２にするようにしたので、入力クロックに対する等倍なる出力モードと２倍なる出力モードとの何れをとった場合でも画像データの入力端子数を同一にすることができ、結果として、パルス幅変調・強度変調信号生成部中のパルス幅変調手段を共通化することができ、入力端子数ないしは回路素子数を減らすことができ、全体的に１チップ化を図る上で有利となる。
【００２７】
請求項４記載の発明によれば、請求項２記載の発明において、パルス幅変調・強度変調信号生成部中のデータ変換手段が入力される画像データをその画像データとドット位置制御信号と周波数選択信号とに基づきパルス幅変調データとパワー変調データとに変換するものとし、周波数選択信号により切り換えられる出力モードのクロック周波数が、入力クロックに対して等倍と２倍とで選択自在であり、２倍なる出力モードの選択時には入力される画像データのうちの２ビット分を各々の書込みドットのドット位置選択信号としているので、階調度よりも書込密度が優先される２倍なる出力モードの選択時にも、左寄せ波形と右寄せ波形とを１ドット毎に任意に選択することができ、ドット毎にドット位置の制御が可能となり、結果として、右寄せ波形と左寄せ波形とを交互に繰り返すことでドット集中型のパルス幅変調も可能となり、所望の形態の出力を得ることができる。
【００２８】
請求項５記載の発明によれば、請求項２ないし４の何れか一記載の発明において、前記画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｎ−１））個の中間値とによる２＾（Ｎ＋１）個の出力ステートを表現するＮ＋１ビットのデータ列で構成されているので、１ビット少ないデータ列で同じ階調数を得ることができ、同じ階調数を得るための入力端子数ないしは入力データ転送レートを低減させることができ、別の観点からすると、データ列のビット数が同じであれば、階調数を増やすことができ、結果として、全体のビット数が少ないときには階調を得るために効果的となる。
【００２９】
請求項６記載の発明によれば、請求項２記載の発明に加えて、２倍なる出力モードの選択時にのみ、画像データが、１ドット全発光と１ドット全消灯と各々２値のドット位相状態を有する（２×（２＾Ｍ−１））個の中間値とによる２＾（Ｍ＋１）個の出力ステートを表現する２組のＭビットのデータ列で構成されているので、ビット数が少なくなる２倍なる出力モードの選択時に請求項５記載の発明による効果を有効に発揮させることができ、信号線数を増やすことなく階調数を確保できる。
【発明を実施するための最良の形態】
【００３０】
本発明の第一の実施の形態を図１ないし図８に基づいて説明する。本発明の半導体レーザ制御装置は、例えば、レーザプリンタ等における光書込み用に用いられる半導体レーザの光出力を制御するための光・電気負帰還ループを含む制御装置として適用されている。また、１ドット内で多階調出力を得る手法として、前述した公報等に記載されているパルス幅強度混合変調方式（ＰＷＭ＋ＰＭ方式）が用いられている。
【００３１】
このような変調方式を実現するため、本実施の形態における半導体レーザ制御装置１には、基本的に、図２に示すように画像データと入力クロックとを入力として発光指令信号を生成するパルス幅生成部及びデータ変調部（以下、略してパルス幅生成・データ変調部という）２が設けられている。また、半導体レーザ３に対してはその光出力をモニタする受光素子４が設けられ、これらの半導体レーザ３及び受光素子４は半導体レーザ制御部及び半導体レーザ駆動部（以下、略して半導体レーザ制御・駆動部という）５に接続されている。前記パルス幅生成・データ変調部２により生成された発光指令信号がこの半導体レーザ制御・駆動部５に与えられている。即ち、入力される画像データに従ってパルス幅生成・データ変調部２によりＰＷＭ方式を基調とし、その移り変わり部をＰＭ方式により補う。
【００３２】
その半導体レーザ３の光出力波形の基本概念図を図３に示す。図３にはパルス幅３値、パワー６値の合計１８階調を出力する場合における半導体レーザ３の光出力波形を模式的に示すものである。この変調方式は、図示のように基本的にはＰＷＭ方式であるので、中間露光領域を利用する強度変調部は最小パルス幅で出力する必要がある。このような光出力を得るためには、例えば、図４に示すようにパルス幅をＴとすると、パルス１に示すＴとパルス２に示す（Ｔ＋ΔＴ）との２パルス、又は、パルス３に示すＴとパルス４に示すΔＴ（ΔＴは最小パルス幅）との２パルスを生成すればよい。Ｔのパルスにおいて全ビットをＨレベルにし、ΔＴのパルスにおいてデータに従って各ビットをオン・オフさせれば、図３や図４に示すような光出力の波形を得ることができる。図４（ａ）は左寄せの光波形、図４（ｂ）は右寄せの光波形を示す。
【００３３】
次に、本実施の形態の半導体レーザ制御装置１のより具体的なブロック図構成について図１により説明する。まず、半導体レーザ制御・駆動部５は光・電気負帰還ループ６と、電流駆動部を形成する定電流源７とにより構成されている。前記光・電気負帰還ループ６は、半導体レーザ３、受光素子４とともに、これらの半導体レーザ３と受光素子４とにループ状に接続されて誤差増幅部を構成する誤差増幅器８を含んで形成されている。この光・電気負帰還ループ６は、半導体レーザ３の光出力を受光素子４によりモニタし、その光出力とパルス幅生成・データ変調部２により生成された発光指令信号（ＩDA1） とが等しくなるように、常時、半導体レーザ３の順方向電流を制御する。また、前記定電流源７はパルス幅生成・データ変調部２により生成された発光指令信号（ＶDA2） に応じた駆動電流を半導体レーザ３の順方向に流すように機能する。これにより、半導体レーザ制御・駆動部５では、光・電気負帰還ループ６の制御電流と定電流源７による駆動電流との和（又は、差）の電流によって半導体レーザ３の光出力が基本的に制御される。
【００３４】
これによれば、半導体レーザ３を定電流源７によって直接駆動する電流に相当する光出力をＰS とした場合、半導体レーザ３の光出力のステップ応答特性は、前述した通り、
Ｐout ＝Ｐ0 ＋（ＰS −Ｐ0 )｛１−exp(−２πｆ0ｔ )｝
Ｐout ；半導体レーザ３の光出力
Ｐ0 ；半導体レーザ３の設定された光強度
ｔ ；時間
ｆ0 ；光・電気負帰還ループ６の開ループでの交叉周波数
で近似される。ＰS ≒Ｐ0 であれば、瞬時に半導体レーザ３の光出力がＰ0 に等しくなるので、ｆ0 の値は光・電気負帰還ループ６のみの場合に比べて小さくてよいことが分かる。現実的には、ｆ0 ＝４０ＭＨｚ程度であればよく、この程度の交叉周波数であれば容易に実現できる。図５（ａ）が光・電気負帰還ループ６のみによる場合の光出力の変化の様子を示すのに対し、図５（ｂ）は定電流源７による定電流分ＩDA2 が付加された場合の光出力の変化の様子を示し、より矩形波化されているのが分かる。
【００３５】
このような機能を有する半導体レーザ制御装置１に関して、本実施の形態では、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とがバイポーラトランジスタにより１チップの集積回路９として集積化されている。ここに、誤差増幅器８を含む光・電気負帰還ループ６部分に関しては、特に図示しないが、例えば特開平５−６７８３３号公報中の図２に示されるような周知のバイポーラトランジスタ回路を用いることにより集積化できる。また、定電流源７部分に関しても、特に図示しないが、例えば特開平５−６７８３３号公報中の図１３及び図１７に示されるような周知のバイポーラトランジスタ回路を用いることにより集積化できる。
【００３６】
そこで、ここでは、集積回路９中、パルス幅生成・データ変調部２側のより具体的な構成及び作用について、以下に説明する。いま、本実施の形態では、パルス幅変調を３ビット（即ち、８値）、強度変調を５ビット（即ち、３２値）を組合せ、合計で１ドット当たり８ビット階調（２５６値）を出力し得る構成例とする。このパルス幅生成・データ変調部２は、パルス幅変調・強度変調信号生成部１１と、発光指令信号生成部１２とにより構成されている。
【００３７】
まず、この発光指令信号生成部１２は、図６に示すように、強度変調データＰＭＤに従って電流ＩDA，／ＩDA（信号に関して“／”は反転を示す；以下、同様とする）に変換するＤ／Ａ変換器（ＤＡＣ）１３と、パルス１に応じて電流／ＩDAを流すか否かをスイッチングする差動スイッチ１４ａと、パルス２に応じて電流ＩDAを流すか否かをスイッチングする差動スイッチ１４ｂと、差動スイッチ１４ａ，１４ｂのスイッチングに従い流れる電流／ＩDA，ＩDAを各々電圧／ＶDA，ＶDAに変換する電流‐電圧変換器（Ｉ‐Ｖ）１５ａ，１５ｂとにより構成されている。ここに、／ＩDA＋ＩDA＝Ｉfullなる関係にある。電流値Ｉfullは強度変調データＰＭＤを全てオンにした場合の電流ＩDAの値であり、発光指令信号の最大電流値である。差動スイッチ１４ａ，１４ｂはパルス１，２がともにＨレベルの場合にはＩDA1 ＝Ｉfullとなるように機能する。パルス１がＬレベルでパルス２がＨレベルの場合にはＩDA1 ＝ＩDAとなる。パルス１，２がともにＬレベルの場合にはＩDA1 ＝０となる。つまり、パルス１，２がともにＨレベルの場合にはＩDAの値（即ち、強度変調データＰＭＤ）によらず、ＩDA1 ＝Ｉfullとなる。よって、強度変調データＰＭＤは１画素クロックの間、一定でよい。この結果、半導体レーザ制御装置の高速化を図る点で有利となる。
【００３８】
このような差動スイッチ１４ａ，１４ｂは例えば各々一対ずつのバイポーラトランジスタを差動接続することにより構成される。電流‐電圧変換器１５ａ，１５ｂは２つの電圧値（ＶDA2 ，／ＶDA2 ）を持つ図１中に示すような電圧ＶDA2を定電流源７に対して発光指令信号として供給する。定電流源７は発光指令信号ＶDA2 の２つの電圧値間の差電圧に従って電流ＩDA2 を生成する。このような電流‐電圧変換器１５ａ，１５ｂも、例えば各々ベース接地のバイポーラトランジスタにより構成される。よって、発光指令信号生成部１２自体もバイポーラトランジスタ構成として容易に集積化されて形成される。
【００３９】
一方、パルス幅生成・データ変調部２中のパルス幅変調・強度変調信号生成部１１は、例えば、データ変換手段となるデータ変換部１６と、パルス幅変調手段となるパルス幅変調部１７と、ＰＬＬ構成のパルス生成発振器１８とにより構成されている。前記パルス生成発振器１８は図８に示すように入力クロックに同期した内部クロックＸ0 と、このＸ0 と同一周波数（即ち、入力クロックとも同一周波数）で一定量ずつの位相差を持つパルスＸ1 ，Ｘ2 ，〜，Ｘk の位相差が異なる複数個のパルスを生成する。パルス幅変調を８値とした場合、ｋ＝７であり、各々のパルスの位相差は１／８・ＴCK（ＴCKは入力クロックの周期）である。また、Ｘ4 ，Ｘ5 ，Ｘ6 ，Ｘ7 は、各々Ｘ0 ，Ｘ1 ，Ｘ2 ，Ｘ3 の反転信号である。ここに、入力クロックに同期させるパルスは何れであってもよく、図８ではパルスＸ6 を同期させており、入力クロックから１／４周期遅れたＸ0 を内部クロックとしている。前記データ変換部１６は入力された画像データをパルス幅変調データＰＷＭDATAと強度変調データＰＭDATAとに変換する機能を持つ。前記パルス幅変調部１７は前記データ変換部１６から得られるパルス幅変調データＰＷＭDATAに従ってパルス生成発振器１８の出力Ｘk 中から２つのパルスＰＷon，ＰＷdaを生成する機能を持つ。
【００４０】
例えば、図４（ａ）等に準じて、左寄せの光出力波形を得るための論理を記述すると、(１)(２)式のように表される。
【００４１】
【数１】
2006270117.tif 000043
ここで、（１）式中、Ｘn ，Ｘm ，Ｘn′ ，Ｘm′ は（２）式で示される。
【００４２】
【数２】
2006270117.tif 000044
また、Ｄn1，Ｄn2，Ｄm1，Ｄm2，Ｄm3，Ｄn1′，Ｄn2′，Ｄn3′，Ｄm1′，Ｄm2′はパルス幅変調データＰＷＭDATAであり、画像データＤ7 （ＭＳＢ）〜Ｄ0 （ＬＳＢ）のうち、上位３ビット、即ち、Ｄ7 ，Ｄ6 ，Ｄ5 をパルス幅変調のためのデータとすると、（３）式で表される。
【００４３】
【数３】
2006270117.tif 000045
このような論理を実現するため、データ変換部１６及びパルス幅変調部１７は例えば図７に示すように構成されている。まず、データ変換部１６中には各々画像データＤ0 〜Ｄ7 をパルス幅変調データＤni，Ｄni′，Ｄmj，Ｄmj′に(３)式に従い変換する論理部２１〜２４が設けられている。２５は画像データＤ0 〜Ｄ7 中の下位５ビット分のデータを強度変調データＤpkとしてそのまま出力する論理部である。これらの論理部２１〜２５は変調データを保持する手段（例えば、ラッチ等）を有する。一方、パルス幅変調部１７中には各々パルス幅変調データＤni，Ｄni′，Ｄmj，Ｄmj′に従ってパルスＸk の内の一つを選択するマルチプレクサ２６〜２９が設けられている。さらに、これらのマルチプレクサ２６〜２９の出力Ｘn ，Ｘn′ ，Ｘm ，Ｘm′ に関して(１)式の論理を実行するＡＮＤゲート３０ａ〜３０ｄ及びＯＲゲート３０ｅ，３０ｆが設けられている。ＯＲゲート３０ｅの出力がパルスＰＷda、ＯＲゲート３０ｆの出力がパルスＰＷonとなる。このような主として論理を実行するデータ変換部１６及びパルス幅変調部１７についても、バイポーラトランジスタで集積化して構成することができる。
【００４４】
なお、以降の説明においては、式を簡略化するため、（２）式中の第１式を
Ｘn ＝Ｘi Ｄni …………………………（４）
のように記述する。ここで、太字で記したＸi ，Ｄniは各々（５）式に示す通りである。
【００４５】
【数４】
2006270117.tif 000046
また、Ｄniを省略して示す場合もある。
【００４６】
さらには、（２）式によるＸn 等の生成は、次の（６）式
Ｘn ＝Ｘi Ｄni Ｘi ＝（Ｘ5，Ｘ6，Ｘ7，ＸH）
Ｘm ＝Ｘj Ｄmj Ｘj ＝（Ｘ1，Ｘ2，Ｘ3，ＸH）
Ｘn′ ＝Ｘi′ Ｄni′ Ｘi′ ＝（ＸL，Ｘ5，Ｘ6，Ｘ7，ＸH）
Ｘm′ ＝Ｘj′ Ｄmj′ Ｘj′ ＝（ＸL，Ｘ1，Ｘ2，Ｘ3）
…………………………（６）
のようにしてもよい。ここで、ＸH 及びＸL は各々常にＨレベル、Ｌレベルの信号であり、（２）式においてＸ0 ，Ｘ4 をＸH 或いはＸL に代えることで、リニアリティが向上する。これは、例えば、Ｘn にＸ0 が選択された場合、Ｘ0・Ｘ0となり、立上り、立下りが重なり合うため、他の場合に比べて立上り、立下り時間が若干遅くなる。このため、クロックが特に高周波の場合には、生成されるパルス幅のリニアリティが悪くなる。
【００４７】
また、（１）〜（３）式は、図６に例示するような左寄せの波形を得るための論理式を示すが、パルス幅変調部２２及びデータ変換部２１を、（７）〜（９）式の論理記述を実行する構成とすれば、入力された位置制御データＰにより、任意に左寄せの波形か右寄せの波形かを選択することができる。これにより、ドット毎にドット位置の制御が可能となり、さらに、右寄せ波形と左寄せ波形とを交互に繰り返すことによりドット集中型のパルス幅変調も可能となる。また、本実施の形態によれば、パルスＰＷonはパルスＰＷdaより常に最小パルス分だけ短いパルスである、という相関関係を有しているので、変調データの一部を共通化できる。即ち、Ｄni＝Ｄni′，Ｄmj＝Ｄmj′となる。よって、例えば図７において、論理部２２，２４を省略でき、データ変換部１６の素子数を減らし、パルス幅変調部１７に対するデータ線の本数を減らすこともできる。
【００４８】
即ち、以下の論理式に示すようにすればよい。
【００４９】
【数５】
2006270117.tif 000047
このようにして、本実施の形態によれば、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とが全てバイポーラトランジスタにより１チップの集積回路９として集積化されているので、１ドット内でのパルス幅変調・強度変調混合方式に光・電気負帰還ループ６＋加算電流値制御方式を加味して半導体レーザ３の駆動を制御するに当たり、小型で省電力化を達成し得るとともに、１チップの集積回路９内で全て処理されるのでより高速で高精度に機能させることができる。特に、１チップの集積回路９、バイポーラトランジスタにより形成することにより、誤差増幅器８や定電流源７のようなアナログ駆動系の増幅器を構成するのが容易となり、その入力レベルを自由に設定し得る上に、入力レベルを小さくすることもできる。よって、レーザプリンタ等の機能を向上させるのに都合がよい。
【００５０】
本発明の第二の実施の形態を図９ないし図２５に基づいて説明する。本実施の形態にあっても基本的には前記実施の形態のようなパルス幅強度混合変調方式や、光・電気負帰還ループの負担を軽減させる光・電気負帰還ループ＋加算電流値制御方式を踏襲しており、図１ないし図８で示した部分と同一部分は同一符号を用いて示す。即ち、本実施の形態における半導体レーザ制御装置１も、概略的には、図２に示したように、パルス幅生成・データ変調部２と半導体レーザ制御・駆動部５とにより構成されている。
【００５１】
図９に、本実施の形態における半導体レーザ制御装置１の、より詳細な構成例を示す。本実施の形態では、入力データをパルス幅変調データと強度変調データとに変換した複数のパルスを生成するパルス幅変調・強度変調信号生成部３１と半導体レーザ制御・駆動部５とが、その一部の構成要素を除く殆どの要素に関して１チップの集積回路３２として集積化されて構成されている。より詳細には、一部の回路構成に関して例示する如く、バイポーラトランジスタにより１チップ化されている。特に、本実施の形態はこのバイポーラトランジスタ構成の一例を明らかにするものである。
【００５２】
まず、半導体レーザ制御・駆動部５側について説明する。光・電気負帰還ループ６は、発光指令信号設定部４１と発光指令信号生成部４２と誤差増幅器４３と電流駆動部４４と半導体レーザ３と受光素子４とにより構成されている。前記発光指令信号生成部４２は発光指令信号生成部第１構成部４２ａと発光指令信号生成部第２構成部４２ｂとにより構成されている。動作としては、変調されたデータに従って発光指令信号生成部第１構成部４２ａにて生成された電流と、半導体レーザ３の光出力に比例して受光素子４より出力されるモニタ電流とを比較し、その誤差分を誤差増幅器４３及び電流駆動部４４を介して半導体レーザ３の順方向電流に変換する。モニタ電流が発光指令信号生成部第１構成部４２ａにより生成された電流より大きいときには、半導体レーザ３の順方向電流を減らし、モニタ電流が発光指令信号生成部第１構成部４２ａにより生成された電流より小さいときには、半導体レーザ３の順方向電流を増やすように制御する。ここに、光・電気負帰還ループ６が構成されている。
【００５３】
ここで、一般に半導体レーザ３の微分量子効率や受光素子４の光・電気変換受光感度には素子ばらつきがある。そこで、各々の特性に合わせて、電流値を設定する必要がある。このような素子ばらつきに関しては、前記発光指令信号設定部４１において、半導体レーザ３が所望の光出力となるように外部からの電流設定信号により電流値ＩDA1 、即ち、直流動作的には受光素子４のモニタ電流値ＩPDを設定することにより、個体差を吸収して半導体レーザ３が常に所望の光出力となるように設定することが可能となる。
【００５４】
前記電流駆動部４４は、例えば差動スイッチ構成で前記誤差増幅器４３の出力を所望の電位分瞬時に電圧シフトする高速電圧シフト部４５として構成されている。この高速電圧シフト部４５による電圧シフトは、瞬時に半導体レーザ３の順方向電流となり、半導体レーザ３の光出力の高速変調が可能とされている。特に、光・電気負帰還ループ６なる制御系内にこの電流駆動部４４として機能する高速電圧シフト部４５を有して光・電気負帰還ループ６側と同一の出力部を持たせることにより、集積回路３２の素子数の低減と消費電力の低減とを図る上で有利となる。
【００５５】
図１０に誤差増幅器４３及び高速電圧シフト部４５のバイポーラトランジスタを用いた回路構成例を示す。まず、ＰＤ端子から発光指令信号生成部４２（発光指令信号生成部第１構成部４２ａ）中のトランジスタＱ1 のベースへ、半導体レーザ３の光出力に比例して受光素子４に流れるモニタ電流ＩPDを流す。発光指令信号生成部４２中の後述するＤ／Ａ変換部は入力されたデータを電流ＩDA1 に変換し、この電流ＩDA1 をトランジスタＱ1 のベースから流す。電流ＩPD，ＩDA1間の比較の結果をトランジスタＱ1 のベースにおいて検出する。この結果をトランジスタＱ2 ，Ｑ3 等で構成される差動アンプ５１に入力し、差動アンプ５１の出力を駆動トランジスタ５２のベースに入力する。この駆動トランジスタ５２は抵抗Ｒe を介して半導体レーザ３に順方向電流を流す。ここに、光・電気負帰還ループ６が構成されている。差動アンプ５１より半導体レーザ３のＬＤ端子に至る間に、トランジスタＱ4 ，Ｑ5 ，抵抗Ｒ2 等で構成されて差動回路となる差動スイッチ５３が接続されている。これらの差動スイッチ５３ないし駆動トランジスタ５２により、所望の電位分を瞬時に電圧シフトする高速電圧シフト部４５が構成されている。この電圧シフトは、トランジスタＱ6 ，Ｑ7 及びトランジスタ５２等で構成されるエミッタフォロワ５４を介して瞬時に半導体レーザ３の順方向電流となる。
【００５６】
ここに、本実施の形態においては、前述したように、最終的に半導体レーザ３を駆動する駆動トランジスタ５２と抵抗Ｒe とを集積回路３２に対して外付けとされている。この駆動トランジスタ５２と抵抗Ｒe には、半導体レーザ３を駆動するために数十〜数百ｍＡ程度の電流を流す必要がある。しかし、本実施の形態のような構成の場合、半導体レーザ制御・駆動部５内部における電流は、駆動部（駆動トランジスタ５２）につながる出力部においてもせいぜい数ｍＡで十分である。従って、消費電力が低減し、集積化（ＬＳＩの開発）が容易となる。図１０に示す回路において、電流駆動部４４の電圧シフト量を決定しているのが、抵抗Ｒ2 ，Ｒ3 、トランジスタＱ9 等である。しかし、上述したように半導体レーザ３の微分量子効率には素子ばらつきがあり、また、経時変化による効率劣化がある。このため、半導体レーザ３の微分量子効率を微分量子効率検出部４６で検出し、この電圧シフト量を設定する構成とする。これにより、前述した図５（ｂ）に示したような光出力ＰS が重畳された理想的な光出力を得ることができる。
【００５７】
また、図１０に示す回路において、トランジスタＱ2 ，Ｑ3 等で構成される差動アンプ５１は、抵抗Ｒ4 において電源電圧Ｖccよりの降下電圧としてその出力を構成しているが、光・電気負帰還ループ６は半導体レーザ３の光出力をリアルタイムで制御しているので、電源電圧変動も同時に制御している。また、ＰＤ端子（発光指令信号生成部第１構成部４２ａ中のトランジスタＱ1 のベース電位）にて検出した結果を、差動アンプ５１に入力する過程で、トランジスタＱ11，Ｑ12，抵抗Ｒ6 を介して帰還をかけており、この差動アンプ５１の電圧ゲインを抵抗Ｒ5 ，Ｒ6 の抵抗値により決定し、ゲインを小さくする。これにより、この差動アンプ５１の交叉周波数をより高くし制御速度を向上させている。ここに、抵抗Ｒ5 ，Ｒ6 は外付け素子とされている。これらの抵抗Ｒ5 ，Ｒ6 の抵抗値を変化させることにより制御系（光・電気負帰還ループ６）の制御速度を可変し得る。
【００５８】
半導体レーザ３の微分量子効率を検出し、電圧シフト量を設定する機能を実現するためのブロックが、図９では、タイミング生成部４７、微分量子効率検出部４６、メモリ部４８及び加算電流設定部４９により構成されている。これにより、概略的には、タイミング生成部４７において誤差増幅器４３の制御速度より十分遅いタイミング信号を生成する。そのタイミングにおいて半導体レーザ３の微分量子効率を微分量子効率検出部４６により検出する。その検出結果をメモリ部４８に記録する。このメモリ部４８のデータに従い、加算電流設定部４９の電流値を設定する。これらの動作は電源投入時若しくはリセット時（半導体レーザ３の光出力オフ時）といった所定のイニシャライズ時だけイニシャライズ動作として行われる。通常動作時には、加算電流設定部４９の電流値を保持する。また、前記集積回路３２中にはタイミング生成部４７に接続されたスタートアップ部５０とともに電源部１０１が設けられている。
【００５９】
次いで、発光指令信号設定部４１及び発光指令信号生成部４２のバイポーラトランジスタを用いた回路構成例を図１１及び図１２に示す。
【００６０】
まず、発光指令信号設定部４１の構成としては、発光指令信号生成部４２の電流設定、加算電流設定部４９の電流設定、発光指令信号生成部４２の電流のベース電流補償部、及び、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動させて外部信号より調整する部分により構成されており、各々の部分を図１１に示す回路例により説明する。
【００６１】
発光指令信号生成部４２の電流設定は、トランジスタＱ71のエミッタ電位と抵抗Ｒ41とにより行われる。ここに、前記発光指令信号生成部４２の電流ＩDA1 は、直流的には受光素子４のモニタ電流ＩPDであるので、集積回路３２（ＬＳＩ）内部の温度変化の影響を受けない電流とする必要がある。つまり、トランジスタＱ71のエミッタ電位は安定な電位、抵抗Ｒ41は絶対精度の要求される抵抗である必要がある。このため、トランジスタＱ71のエミッタ電位は電源部において生成した安定電位であるVREF11端子電位をトランジスタＱ72〜Ｑ75等で構成されるボルテージフォロワ５５を介して生成する。そして、ＶＲ端子を外部端子として、抵抗Ｒ41を絶対精度、温度特性の良好な外付け抵抗若しくは可変抵抗とする。この抵抗Ｒ41の抵抗値を変化させることにより半導体レーザ３及び受光素子４の特性に合わせて所望の光出力を得るための調整が可能となる。
【００６２】
加算電流設定部４９の電流設定は、トランジスタＱ78のエミッタ電位と抵抗Ｒ42とにより決定し、IDA2SET 端子より加算電流設定部４９へ出力する。ここに、トランジスタＱ78のエミッタ電位はトランジスタＱ71のエミッタ電位とほぼ同電位となるので、トランジスタＱ71のエミッタ電位がトランジスタＱ71，Ｑ76，Ｑ77，Ｑ78を介してこのトランジスタＱ78のエミッタ電位に換算される。
【００６３】
発光指令信号生成部４２のベース電流補償は、トランジスタＱ77のベース電流により行う。発光指令信号生成部４２の電流ＩDA1 は、電流ＩPD、即ち、上述したように外部の受光素子４により決定される絶対電流である必要がある。ここに、例えば、図１１に示す回路構成例の場合、トランジスタＱ71のエミッタ電位と抵抗Ｒ41とで決定される基準電流は絶対電流である。そこで、この基準電流はカレントミラー回路５６で反転された後、幾つかのトランジスタを経由して電流ＩDA1 としてＰＤ端子から流れる。幾つかのトランジスタを経由する間に各々のトランジスタのベース電流誤差が発生する。このようなベース電流誤差は、５ビットのＤ／Ａ変換器中の各ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）で生ずる。このようなベース電流誤差を補償するためにトランジスタＱ77のベース電流量を調整する。つまり、本実施の形態の回路構成の場合、基準となる電流に対してその基準電流のベース電流を経由するトランジスタの数だけ加算することにより、ベース電流による誤差電流の発生や特性変化を抑制することが可能となり、容易にベース電流補償を行える。
【００６４】
ここに、図１２に示す回路構成は、図６に示したブロック図に関連する。図６を参照すれば、電流ＩDAは複数のトランジスタにより構成されたＤ／Ａ変換器１３、スイッチングトランジスタによる差動スイッチ１４ｂ、トランジスタによる電流‐電圧変換器（Ｉ／Ｖ変換器）１５ｂを介して流れる。上述したように、電流ＩDAがこれらの各部の複数のトランジスタを経由する間に生ずるベース電流誤差が補償される。
【００６５】
次に、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動して外部信号より調整する部分について説明する。前述したように、発光指令信号生成部４２の電流設定と加算電流設定部４９の電流設定とはトランジスタＱ71のエミッタ電位と抵抗Ｒ41とにより決定される。また、上述したようにトランジスタＱ71のエミッタ電位はVREF11端子電位を入力とし、トランジスタＱ72〜Ｑ75等で構成されるボルテージフォロワ５５の出力となっている。そこで、VREF11端子と並列に抵抗Ｒ43，Ｒ44、トランジスタＱ79を介してVCONT 端子より制御電圧（外部電圧）を入力させる構成とすることにより、この制御電圧によってトランジスタＱ71のエミッタ電位を変化させる。つまり、発光指令信号生成部４２の電流と加算電流設定部４９の電流とを連動させて増減させることが可能となる。よって、光・電気負帰還ループによる光出力の可変、及び、加算電流値制御システムによる光出力の可変を連動させて行わせることができる。この結果、光出力の変更波形を図５（ｂ）に示した場合と同様に矩形状波形に近似した波形に修正することができる。
【００６６】
次いで、発光指令信号生成部４２について図１２を参照して説明する。この発光指令信号生成部４２は５ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）のＤ／Ａ変換器と電流加算駆動部とを含んで構成されている。発光指令信号生成部４２中のＤ／Ａ変換器によりデジタル信号からアナログ信号に変換される５ビットのデジタルデータは、図９中に示したＰＷＭ＆ＰＭ信号生成部３１からＰＭＤＡＴＡ（光強度変調信号）として与えられるものである。
【００６７】
もっとも、より高精度な光出力の設定が必要な場合には、Ｄ／Ａ変換器のビット数を増やしてもよい。或いは、パルス幅変調を主体とする場合であれば、Ｄ／Ａ変換器のビット数を減らすようにしてもよい。本実施の形態では、Ｄ／Ａ変換器はカレントミラー回路と抵抗ラダーとの組合せにより構成されているが、適宜同等の変形例を許容する。
【００６８】
電流加算駆動部は、電流ＩDA1 とその反転電流とを各々トランジスタＱ81，Ｑ82のエミッタ電位で検出し、エミッタフォロワＱ83，Ｑ84を介した後、トランジスタＱ4 ，Ｑ5 のベースに入力する。トランジスタＱ81，Ｑ82のエミッタ電位は、ＩDA1 の電流値をそのまま反映した電位となるので、図１０に示すようにトランジスタＱ4 ，Ｑ5 で構成される差動スイッチ５３においてもオン・オフの２値出力ではなく、Ｄ／Ａ変換器を５ビットで構成した場合には５ビットの電流駆動出力を高速に得ることができる。
【００６９】
次に、図１３に集積回路３２中のパルス幅変調・強度変調信号生成部３１側のより具体的な構成例を説明する。本実施の形態では、パルス幅変調を３ビット（即ち、８値）、強度変調を５ビット（即ち、３２値）を組合せ、合計で１ドット当たり８ビット階調（２５６値）を出力し得る構成例とする。このパルス幅変調・強度変調信号生成部３１は、例えば、データ変換部６１と、パルス幅変調部６２と、ＰＬＬ構成のパルス生成発振器６３とにより構成されている。これらの構成は前記第一の実施の形態中の図１で示した構成に類似しているので、その詳細は省略する。
【００７０】
ここに、集積回路３２において画像データＤ0 〜Ｄ7 が入力される入力部分の構成について図１４（ａ）及び図１４（ｂ）を参照して説明する。バイポーラトランジスタ構成の集積回路３２中、画像データが入力されるデータ変換部６１の入力部には図１４（ａ）に示すようにＥＣＬ（エミッタ・カップルド・ロジック）回路７１が設けられている。このＥＣＬ回路７１は２つの対をなすトランジスタＱa ，Ｑb のエミッタ同士を差動接続したもので、これらのエミッタには定電流源７２が接続されている。ここに、前記ＥＣＬ回路７１はトランジスタＱa ，Ｑb のベース電位Ｖa ，Ｖb に関してＶa −Ｖb の値が±２００ｍＶ程度あれば論理が成立する特性を持つ。従って、例えば電位Ｖb の値を固定した場合であれば、電位Ｖa としてはＶa ≧Ｖb ＋２００ｍＶであり、或いは、Ｖa ≦Ｖb −２００ｍＶであり、ばらつきを考慮しても±２５０ｍＶあればよい。結果として、Ｖa の電圧スイング量としては５００ｍＶあれば十分となる。
【００７１】
このような特殊性を示すＥＣＬ回路７１に対応させて集積回路３２に入力される画像データは、通常の電圧スイング量０‐５Ｖが、例えば、上記の０‐５００ｍＶに極減されて入力されるように構成されている。具体的には、図１４（ａ）に示すように電圧スイング量０〜５Ｖの画像データが入力されるハーネス７３等の伝送線路上に抵抗Ｒa が設けられ、この伝送線路と電圧５Ｖの電源端子との間に抵抗Ｒb が設けられ、抵抗Ｒa ，Ｒb の抵抗比が約９：１に設定されている（例えば、Ｒa ＝１．５ｋΩ，Ｒb ＝１６５Ω）。このような回路は、インピーダンス整合回路７４を構成している。
【００７２】
このような構成によれば、抵抗Ｒa に入力される画像データが０‐５Ｖの電圧スイング量を示すとき、伝送線路と抵抗Ｒb との接続点（入力点）の電位は抵抗Ｒa ，Ｒb の抵抗比により４．５‐５Ｖを示す。よって、この接続点での電圧スイング量は０‐５００ｍＶなる１／１０に減じられて集積回路３２中のＥＣＬ回路７１側に入力される。ここに、時定数τに関して、τ＝ＣＲ＝Ｃ・（Ｖ／Ｉ）を考えると、入力される電圧スイング量を小さくして電流を同量とした場合には時定数τを見掛け上、小さくすることができることになる。即ち、データ転送の高速化が可能となる。実際には、７０〜８０ＭＨｚ程度まで高速化が可能となる。また、このように電圧スイング量を小さくして入力させることにより駆動量も少なくなり、エネルギー的には約１／１００に極減するので、省電力化を図る上で有利になるだけでなく、ＥＭＩ対策上も有利となる。さらには、このような入力部がインピーダンス整合回路７４として構成され、入力データの反射も起きにくいものとなる。
【００７３】
なお、インピーダンス整合回路７４による入力部を構成する上で、図１４（ｂ）に示すように、抵抗Ｒb を接地側に接続してもよい。
【００７４】
また、本来の画像データを図１５（ａ）に示すような電位Ｖのパルス波形とした場合、このパルス波形を図１５（ｂ）に示すような電位Ｖ／２の正論理波形と図１５（ｃ）に示すような電位Ｖ／２の負論理（反転論理）波形との組合せに２分割し、２本の伝送線路にてパラレルに入力させるようにしてもよい。より具体的には、図１５（ｂ）に示すような正論理波形に基づく信号をＥＣＬ回路７１のトランジスタＱa 側に入力させ、図１５（ｃ）に示すような負論理波形に基づく信号をＥＣＬ回路７１のトランジスタＱb 側に入力させ、両者の差動出力を得るようにすればよい。このケースの場合、伝送線路と、トランジスタＱa ，Ｑb の各々のベースに接続された定電流源における入力トランジスタとは同じとなる。即ち、前述した入力点での電圧スイング量で考えると、正論理と負論理との組合せによるため、２５０ｍＶのスイング量でよいことになる。
【００７５】
このような入力方式によれば、エネルギー∝（電圧）2 であるため、図１５（ａ）に示すような単一の画像データを利用する場合であれば、エネルギー的には図１４（ａ）方式の場合の１／４に減少する。また、ノイズが伴う場合であっても、ノイズは正論理、負論理の信号の双方に同様の影響を及ぼし、その差動出力をとるため、結果的にノイズ成分が相殺されることになり、ノイズに強いデータ転送入力方式となる。
【００７６】
このようにして、本実施の形態によれば、パルス幅変調・強度変調信号生成部３１と半導体レーザ制御・駆動部５とが全てバイポーラトランジスタにより１チップの集積回路３２として集積化されているので、１ドット内でのパルス幅変調・強度変調混合方式に光・電気負帰還ループ６＋加算電流値制御方式（図５（ａ）及び図５（ｂ）参照）を加味して半導体レーザ３の駆動を制御するに当たり、小型で省電力化を達成し得るとともに、１チップの集積回路３２内で全て処理されるのでより高速で高精度に機能させることができる。
【００７７】
タイミング生成部４７は、例えば、遅延回路を用いて構成することも可能であるが、本実施の形態では、より詳細な図１６に示すように、発振回路８１とバイアス回路（図示せず）とラッチ回路８２とにより構成されている。概略的には、発振回路８１において生成された発振信号をラッチ回路８２にてラッチし、ラッチしたデータを次段に順次伝達することにより、例えば、Ｔ０〜Ｔ５なる６個のタイミング信号を生成し、最終タイミングと同時に前記発振回路８１を強制的に発振しないように抑制する構成とされている。
【００７８】
微分量子効率検出部４６は、例えば、前記誤差増幅器４３の誤差出力中のピーク値を検出するサンプルホールド回路８３と、このサンプルホールド回路８３の出力値を所定値と比較する比較器８４とにより構成されている。
【００７９】
メモリ部４８は、比較器８４の比較結果をタイミング生成部４７により生成されるタイミングＴ１〜Ｔ５に同期して保持する機能を有する。加算電流設定部４９は、例えば、５ビットのＤ／Ａ変換器８５により構成されている。
【００８０】
次に、これらの各部の構成、作用等について説明する。まず、前記発振回路８１のバイポーラトランジスタによる回路構成例を図１７に示す。また、イニシャライズ時の概略動作を図２０に示す。トランジスタＱ22のコレクタ電位ＶQ22C（TDSTART端子の電圧） が図２０中の発振動作として表される。このトランジスタＱ22のコレクタ電流が、トランジスタＱ24，Ｑ25で構成される差動スイッチ８６によりオン、オフさせる。例えば、トランジスタＱ22のコレクタ電流がオンの時にトランジスタＱ21のコレクタ電流よりも大きい場合には、トランジスタＱ22のコレクタ電位ＶQ22Cが減少する結果、コンデンサＣ1 はトランジスタＱ21，Ｑ22のコレクタ電流間の差電流としてディスチャージされる。一方、トランジスタＱ22のコレクタ電流がオフの時にはトランジスタＱ22のコレクタ電位ＶQ22Cが増加する結果、コンデンサＣ1 がトランジスタＱ21のコレクタ電流によってチャージされる。このようにコンデンサＣ1 がチャージ、ディスチャージを繰り返すことにより発振する。
【００８１】
まず、図２０中に示すタイミング０、即ち、電源投入時より、前記スタートアップ部５０から発振開始タイミング信号ＴＳが送られてくるまでの間は、TDSTART 端子の電位は強制的にＨレベル（殆どＶccと同電位）であり、また、VPTDSTART 端子は０Ｖである。よって、VPTDSTART 端子より生成されるトランジスタＱ23のコレクタ電流は０であり、差動スイッチ８６もトランジスタＱ25がＬレベルであるが、トランジスタＱ23のコレクタ電流が０であるので、トランジスタＱ22のコレクタ電流も０となっている。
【００８２】
ここに、ラッチ回路８２の最終段の構成を示す図１９を参照すると、VPTDSTART 端子の電位は０Ｖ、トランジスタＱ31のコレクタ電流は０Ａである。この結果、トランジスタＱ23のベース電位はＶccであり、トランジスタＱ23のコレクタ電流は０Ａとなる。また、差動スイッチ８６において、トランジスタＱ23のコレクタ電流が０Ａであり、トランジスタＱ25のベース電位がＬレベルであるので、トランジスタＱ22のコレクタ電流は０Ａとなる。
【００８３】
その後、発振開始タイミング信号ＴＳを過ぎると、VPTDSTART 端子の電位がＨレベルとなるので、トランジスタＱ22のコレクタ電流が流れ始める。差動スイッチ８６においてはトランジスタＱ25がＬレベルであるので、トランジスタＱ23のコレクタ電流がトランジスタＱ26に流れる。このとき、トランジスタＱ26，Ｑ22によるカレントミラー回路８７を介してトランジスタＱ22にも同じ電流が流れる。このタイミングＴＳでは、トランジスタＱ22のコレクタ電流がトランジスタＱ21のコレクタ電流より大きい場合にはトランジスタＱ22のコレクタ電位ＶQ22C、即ち、TDSTART端子電位 は、徐々に低下する。そして、トランジスタＱ24のベース電位がトランジスタＱ25のべース電位と同電位若しくはより低下する瞬間に、差動スイッチ８６が動作し、トランジスタＱ24がオンとなりトランジスタＱ26のコレクタ電流、従って、トランジスタＱ22のコレクタ電流がオフとなり、トランジスタＱ25のベース電位はトランジスタＱ24のコレクタ電流と抵抗Ｒ11とで決まる電位分上昇する。この瞬間が、タイミングＴ０である。
【００８４】
タイミングＴ０を過ぎると、トランジスタＱ22のコレクタ電流がオフとなるので、トランジスタＱ22のコレクタ電位ＶQ22C、即ち、TDSTART端子電位 は、徐々に上昇する。そして、トランジスタＱ24のベース電位がトランジスタＱ25のベース電位と同電位若しくはより上昇する瞬間に、差動スイッチ８６が反転し、トランジスタＱ22のコレクタ電流がオンとなる。このようにして発振動作を繰り返す。この発振の振幅は、トランジスタＱ24のコレクタ電流と抵抗Ｒ11とで決まる電位で決定される。周期はトランジスタＱ21のコレクタ電流、トランジスタＱ22のコレクタ電流、コンデンサＣ1 の容量により決定される。これらの値を適正に決定することにより所望のタイミング信号を得ることができる。
【００８５】
このような動作において、トランジスタＱ22のコレクタ電流がトランジスタＱ21のコレクタ電流の丁度２倍の時、トランジスタＱ21のコレクタ電流と、（トランジスタＱ22のコレクタ電流）−（トランジスタＱ21のコレクタ電流）なる電流とが等しくなり、コンデンサＣ1 にチャージ、ディスチャージされる単位時間当たりの電荷量が等しくなる。よって、図２０中に示すような、立上り時間と立下り時間とが等しい三角波となる。
【００８６】
このような発振回路８１の発振出力としてトランジスタＱ25のベースに方形波が得られ、電圧シフト、スイング量調整、反転なる処理がなされた後、トランジスタＱX （図示せず）のエミッタ電位ＶQXE の出力波形が得られる。エミッタ電位ＶQXE の波形がコレクタ電位ＶQ22Cの三角波形を２つのレベル信号を用いて変換して得られることは周知である。
【００８７】
次に、前記ラッチ回路８２の１構成単位となるラッチ回路８８の回路構成例を図１８に示す。前記ラッチ回路８２は、本実施の形態においては、タイミング信号Ｔ０〜Ｔ５を生成するため、ラッチ回路８８が６段に接続されて構成される。図１８に示すラッチ回路８８はその１構成単位例であり、タイミング信号Ｔ０生成用である。図示例にあっては、複数のトランジスタ、抵抗を構成要素として構成されており、この内、トランジスタＱ31〜Ｑ33で１つのスイッチ８９ａを形成し、また、トランジスタＱ34〜Ｑ36で１つのスイッチ８９ｂを形成している。前記スイッチ８９ａにおいては、前記トランジスタＱ33のコレクタ電流がオンの時、トランジスタＱ31のベース電位、即ち、入力データをトランジスタＱ37のベース電位及びエミッタ電位に反転して出力する。また、スイッチ８９ｂにおいては、トランジスタＱ36のコレクタ電流がオンの時、トランジスタＱ34のベースがトランジスタＱ37のエミッタに接続されるので、出力をそのまま保持する動作となる。
【００８８】
トランジスタＱ33のベースをCLK 、トランジスタＱ36のベースを／CLK 、トランジスタＱ31のベースをDATA0 、トランジスタＱ37のエミッタを出力Ｑとして、これらの関係を論理式で表すと、
Ｑ＝CLK・DATA0 ＋／CLK・Ｑ
となる。
【００８９】
ここで、前述したようにトランジスタＱX （図２０参照）のエミッタ電位ＶQXE 、つまり、トランジスタＱ36のベース／CLK は、タイミングＴＳよりタイミングＴ０までＨレベルで出力保持状態にある。また、トランジスタＱ38，Ｑ39等で構成される電流源９０は、タイミングＴＳまでは電流が０でタイミングＴＳとなる瞬間より電流が流れる。トランジスタＱ36のベース／CLK がＨレベル、出力Ｑが出力保持状態にあるので、出力ＱはタイミングＴ０までＨレベルとなっている。タイミングＴ０となると、／CLK （＝ＶQXE ）がＬレベルでトランジスタＱ31のベース入力がDATA0 であるので、出力Ｑが初めてＬレベルとなり、タイミングＴ０以降、トランジスタＱ31のベース（入力データ）がＬレベルであるので、出力ＱはＬレベルの状態を保持する。この状態を、図２０中のトランジスタＱ37のエミッタ電位ＶQ37E（タイミング信号Ｔ０）の波形として示す。
【００９０】
図示しない次段では、CLK を反転入力し、トランジスタＱ37のエミッタ電位ＶQ37EをDATA1 とすると、
Ｑ′＝／CLK・DATA1 ＋CLK・Ｑ′
とすることで、図２０中にＶQ37(1)Eで示すタイミング信号Ｔ１を得ることができる。実際、次段のラッチ回路のスイッチ８９ａは、／CLK の立上りエッジのタイミングで入力データDATA1 （Ｌレベル）を出力し、入力データDATA1 がＬレベルに保持されているためＬレベルの出力が保持される。
【００９１】
以下、同様にタイミング信号Ｔ２〜Ｔ５を得ることができる。図２０中のＶQ37(n)E における“ｎ”は段数１〜５を示す。
【００９２】
さらに、図１９に示すように、タイミング信号Ｔ５を生成する最終段のラッチ回路８８L において、トランジスタＱ31のコレクタ電流は発振回路８１中のトランジスタＱ23のベースに与えられており、発振回路８１を駆動させる電圧とされている。従って、トランジスタＱ23のベース電位はタイミングＴＳからタイミングＴ５までの間、供給される。しかし、トランジスタＱ23のベース電位は、タイミングＴ５となる瞬間にトランジスタＱ23のコレクタ電流をオフさせると供給されない。
【００９３】
つまり、必要なタイミング信号を生成する間のみ発振し、所望のタイミング信号を生成し終わると同時に発振を停止することで、発振回路８１の発振動作が他の回路に雑音や電流変動等の悪影響を及ぼさない回路構成とされている。また、前述したようなタイミング信号Ｔ０〜Ｔ５を生成するためには遅延回路等を用いて構成することも可能であるが、本実施の形態のように、発振回路８１を用いて構成することにより、唯一、コンデンサＣ1 をＬＳＩ（集積回路３２）外の外付け素子とすることで多数のタイミング信号を生成する場合であっても、発振回路８１のタイミングを自在に設定することができる。もっとも、タイミング生成部４７を遅延回路を用いて構成した場合、タイミングを自在に設定するためには各々のタイミングを決定する外付け素子を必要とするが、必要とするタイミング数が少ない場合には遅延回路を用いるほうがラッチ回路を必要としない利点がある。何れにしても、光・電気負帰還ループ６の制御速度を自由に設定できる上に、半導体レーザ３・受光素子４の周波数特性の影響を受けない光出力波形を得ることもでき、集積回路３２のイニシャライズ時間を最適化を図る上で都合がよい。
【００９４】
また、一般に、半導体レーザ３・受光素子４間には、周波数特性が存在し、この周波数特性が、上述の制御系（光・電気負帰還ループ６）の動作や上述のタイミング設定に影響を及ぼさない良好な特性である場合には問題はないが、この周波数特性がよくない場合には、もし、上述のタイミングが一定である場合には、この半導体レーザ３・受光素子４間の周波数特性を補償するための回路を追加するか、或いは、上述のタイミングを十分遅くなるように設定する必要がある。しかし、このようなタイミングを十分に遅く設定すると、それだけイニシャライズの時間が長くなってしまい、かといって、周波数特性補償回路を付加すると素子数が増えてしまい、何れにしても好ましくない。この点、本実施の形態のように、タイミング生成部４７を発振回路８１を用いて構成することにより、コンデンサＣ1 の容量を変更するだけで周波数特性を補償するための回路を必要とせず、かつ、全てのイニシャライズ時間が長くなることもないので、素子数を低減させつつ効率的なイニシャライズを行わせることができる。さらに、このような発振回路８１を用いてタイミング信号を生成する場合、通常は、フリップフロップを用いるが、本実施の形態のように必要段数のラッチ回路８８を組み合わせたラッチ回路８２を用いることにより、素子数を低減させ得る。
【００９５】
次に、これらのタイミング信号により制御されるイニシャライズ時の概略動作を図２０のタイムチャート、図２１に示す微分量子効率検出部４６の回路構成例を参照して説明する。まず、半導体レーザ３の光出力を、タイミングＴＳに強制的なオフ状態より所望の最大発光状態とする。この最大発光値は、発光指令電流生成部４２において既に設定されているものとする。そして、タイミングＴ０に入力データを全て０としてオフセット発光状態とし、この状態をタイミングＴ５まで維持した後、タイミングＴ５以降を本来の入力データを受け付ける通常動作状態とする。光・電気負帰還ループ６を動作させるためには、半導体レーザ３の光出力を完全にオフにはさせず、わずかに光らせるオフセット発光が必要である。従って、実際には、半導体レーザ３の光出力は、設定した最大発光とオフセット発光との間で光・電気負帰還ループ６により制御される。
【００９６】
半導体レーザ３の光出力は、イニシャライズ時、即ち、電源投入時やリセット解除時において、必ず、図２０に示すようなシーケンス動作を実行することにより微分量子効率をその度に検出し、適切な加算電流値を設定する。
【００９７】
図２０中に示すような最大発光とオフセット発光との差分、即ち、動作電流Ｉop−発振閾値電流Ｉthが微分量子効率であるので、微分量子効率検出部４６中のサンプルホールド回路８３においてこの差分を検出する。概略的には、この差分は、最大発光時とオフセット発光時との間における、抵抗Ｒe （図１６参照）の端子間電位の差に相当する。電流駆動部４４なる高速電圧シフト部４５が動作していない状態においては、この差分は、誤差増幅器４３のトランジスタＱ12（図１０参照）の２つのケースにおけるエミッタ電位の差に依存する。そこで、最大発光時のこのトランジスタＱ12のエミッタ電位をサンプルホールドし、タイミングＴ０においては０であった高速電圧シフト部４５の電位シフト量を加算電流設定部４９により徐々に変化させて、前記差分を、高速電圧シフト部４５における抵抗Ｒ2 （図１０参照）の電位変化とすることにより微分量子効率を検出する。
【００９８】
詳細には、図２１に示すようにトランジスタＱ12のエミッタ電位、即ち、VCOMP 端子はトランジスタＱ42のエミッタフォロワ９１を介してトランジスタＱ43のベース電位となる。このトランジスタＱ43のベース電位はトランジスタＱ45等で構成される電流源９２の電流が流れている間は、トランジスタＱ41，Ｑ46，Ｑ47，Ｑ48等で構成されるボルテージフォロワ５３によりトランジスタＱ44のベース電位と同電位となる。タイミングＴ０で電流源９２の電流をオフさせると、トランジスタＱ43のベース電位の変化はVCOMP 端子の電位変化をそのまま示す。しかし、トランジスタＱ44のベース電位はコンデンサＣ2 の容量が大きいほど変化せず、タイミングＴ０におけるトランジスタＱ43のベース電位、つまり、最大発光時のトランジスタＱ12のエミッタ電位をサンプルホールドすることが可能となる。図２０中の下部にこれらのトランジスタＱ43，Ｑ44によりサンプルホールドされる概略波形を示す。
【００９９】
サンプルホールドされたこれらのトランジスタＱ43，Ｑ44のベース電位をトランジスタＱ49，Ｑ50等による比較器８４に入力してその大小を比較する。この比較結果をタイミング信号Ｔ１〜Ｔ５に同期してメモリ部４８にて保持する。従って、このメモリ部４８は、特に構成例を図示しないが、比較器８４の比較出力をタイミング信号Ｔ１〜Ｔ５に同期して保持し得る機能を有していればよい。例えば、メモリ部４８はタイミング生成部４７で用いたような５段のラッチ回路で構成し、比較器８４の比較においてトランジスタＱ43側のベース電位がトランジスタＱ44側のベース電位よりも高い場合にＬレベルを出力するように構成すればよい。
【０１００】
加算電流設定部４９は、２段の差動スイッチで構成される５個のスイッチと、これらのスイッチ部の電流源に電流を供給するカレントミラー回路と、各スイッチ部の出力を加算して電流駆動部（高速電圧シフト部４５）の出力とするカレントミラー回路とにより構成されている。ここに、５個のスイッチ部により基本的に５ビットのＤ／Ａ変換器８５が構成され、これらのスイッチ部の電流源は、最小ビット電流をＩ１とすると、次のビットのスイッチ部では２＊Ｉ１、さらに上位ビットのスイッチ部毎に４＊Ｉ１，８＊Ｉ１，１６＊Ｉ１となるように設定されている。これにより、スイッチ部全体の出力電流としては最大３１＊Ｉ１となる。この時に、電流駆動部（高速電圧シフト部４５）において設定される最大電流（最大電圧）が、前述した（動作電流Ｉop）−（発振閾値電流Ｉth）の最大値よりも大きくなるように設定する。
【０１０１】
ここで、タイミングＴ０に、図２０に示すように半導体レーザ３の光出力を最大発光状態よりオフセット発光状態とすると同時にスイッチ部の最上位ビットの電流を強制的に出力する。この状態では、最大発光状態からオフセット状態となって最上位ビットのスイッチ部の電流を強制的に出力することにより電圧シフト部の端子間電位にも電位変化を生ずるので、光・電気負帰還ループ６なる制御系により半導体レーザ３の光出力がオフセット発光状態となるように制御が働くので、これらの電位変化の差分を補うように変化する。これにより、VCOMP 端子の電位は変化する。このような変化分を微分量子効率検出部４６において検出する。そして、この時点のVCOMP 端子の電位と最大発光状態時のVCOMP 端子の電位とを比較する。比較の結果をメモリ部４８に格納する。メモリ部４８ではこの結果をラッチし、加算電流設定部４９の最上位ビットのスイッチ部を再設定する。VCOMP 端子の電位が最大発光状態時におけるその電位より大きいときは設定をオフし、逆に、VCOMP 端子の電位が最大発光状態時におけるその電位より小さいときは設定をオンする。ここで、タイミングＴ０〜Ｔ１（Ｔ１〜Ｔ２，…，Ｔ４〜Ｔ５も同様）は、この間に光・電気負帰還ループ６なる制御系が十分収束する時間に設定する必要がある。
【０１０２】
タイミングＴ１においてもタイミングＴ０の場合と同様に、上位２ビット目を強制的に出力させ、タイミングＴ２にてその結果を再設定する。ここに、タイミングＴ２において検出時のVCOMP 端子の電位と最大発光状態時のVCOMP 端子の電位とを比較し、その比較結果に応じてビットのスイッチ部の再設定のオン／オフを決定する。本実施の形態では、微分量子効率を５ビット分のＤ／Ａの精度で検出しているので、５ビット分、同様に繰り返して行う。この時のベース電位の変化の様子を図示すると、図２０中の下部に示すトランジスタＱ44のベース電位の場合と同様になる。この場合の図示例は、下位ビットより順に
１，１，１，０，１
となった場合の波形を示している。
【０１０３】
本実施の形態では、微分量子効率検出部４６及び加算電流設定部４９の検出精度を５ビットとしているが、さらにビット数を増やして検出精度を上げれば、図１０（ｂ）に示す光出力波形において、ＰS 分の光出力分が所望の光出力となり、光・電気負帰還ループ６なる制御系による光出力の制御分が少なくなり、光出力波形がより理想的な方形波に近付く。
【０１０４】
次に、図２２にバイポーラトランジスタを用いた電源部１０１の回路構成例を示す。においては、トランジスタＱ51，Ｑ52、抵抗Ｒ21，Ｒ22，Ｒ23等で構成される回路においてバンドギャップリファレンスを形成し、
Ｖ＝（Ｑ53のエミッタ電位）−Ｖbe
Ｖbe；トランジスタのベース・エミッタ間電圧
が温度によりなるべく変化しないようにトランジスタのエミッタ面積や抵抗値を決定する。その結果、トランジスタＱ54，Ｑ55，Ｑ56の各々のエミッタ電位が温度特性を持たない安定電位となる。図２２に示す回路構成の場合、トランジスタＱ54のエミッタに抵抗Ｒ24を接続することにより流れる電流をカレントミラー回路１０２で折り返すことにより得ている。これにより、集積回路２０内で用いる電流源が生成される。つまり、集積回路３２中、スタートアップ部５０中等におけるVBBP端子をベース電位とするＰＮＰトランジスタを流れる電流は全て定電流源となり、同様に、VBBN端子をベース電位とするＮＰＮトランジスタを流れる電流は全て定電流源となる。各々のトランジスタのエミッタに接続される抵抗によりその電流値が決定される。
【０１０５】
また、スタートアップ部５０について説明する。このスタートアップ部５０は、電源投入時に電源電圧Ｖccがまだ所定の値に達するまでの期間に、半導体レーザ３に過大電流が流れることにより発生する半導体レーザ３の劣化や破損から保護する役目を担う。また、スタートアップ部５０は前記タイミング生成部４７において必要なイニシャライズ開始信号の生成を行う役目を担う。このスタートアップ部５０は図２３に示すように第１のスタートアップ部５０ａと第２のスタートアップ部５０ｂとにより構成されている。
【０１０６】
まず、第１のスタートアップ部５０ａでは、トランジスタＱ61，Ｑ62で構成される差動スイッチ１１１において、電源電圧Ｖccが０Ｖより或る設定電位まではトランジスタＱ62がオンしており、電源電圧Ｖccが或る設定電位を超えて所定の電位となる範囲ではトランジスタＱ61がオンするように抵抗Ｒ31〜Ｒ37等を設定する。この場合、或る設定電位は、なるべく電源電圧Ｖccの所定の電位に近い電位に設定される。例えば、電源電圧の所定の電位が５．０Ｖの場合において、或る設定電位が２〜３Ｖ程度に設定した場合にはまだ回路全体が所望の動作をしているとはいえないが、４．５Ｖ程度に設定すればほぼ回路全体が所望の動作をしていると考えてよい。そこで、上記のケースでは４．５Ｖに設定されている。このように電源電圧が或る設定電圧に達してから所望の動作を開始するので、より安全に半導体レーザ３の保護とイニシャライズ開始信号の生成とを行うことができる。
【０１０７】
詳細には、図２３に示すように、トランジスタＱ62のベース電位はトランジスタＱ63のコレクタ電位をエミッタフォロワ１１２を介して電圧シフトしているだけである。よって、トランジスタＱ62のベース電位はトランジスタＱ63のコレクタ電位により決定される。同様にトランジスタＱ61のベース電位はトランジスタＱ64がオフしている限りトランジスタＱ65のコレクタ電位により決定される。トランジスタＱ63のコレクタ電位は、トランジスタＱ66と抵抗Ｒ33と電源電圧とより決定される。トランジスタＱ66と抵抗Ｒ33とで構成される電流源の電流をＩ1、電源電圧をＶccとすると、トランジスタＱ63のコレクタ電位Ｖq63cは、
Ｖq63c＝Ｖcc−Ｉ1 ＊Ｒ31
となる。ここで、電流Ｉ1 はVBBN端子から供給される電圧をベース電位とする定電流源であるので、Ｉ1 ＊Ｒ31は一定電位となる。本来、電源部１０１も電源電圧より駆動されるので、電源電圧が０Ｖであれば電流Ｉ1 も０Ａとなる。しかし、或る設定電位はなるべく電源電圧の所定の電位に近い電位に設定されるので、このトランジスタＱ61，Ｑ62で構成される差動スイッチ１１１がスイッチングする状態（時間）においては、十分、電源部１０１は機能しており、電流Ｉ1 も定電流になっているものとする。すると、Ｖq63cは電源電圧Ｖccに従い変化する。
【０１０８】
トランジスタＱ65のコレクタ電位Ｖq65cは、上式と同様に、トランジスタＱ67と抵抗Ｒ34とで構成される電流源の電流をＩ2 とすると、
Ｖq65c＝Ｖcc−Ｉ2 ＊Ｒ32
となる。ここで、抵抗Ｒ34，Ｒ35が等しい抵抗値を有するものとして抵抗Ｒ36を流れる電流を考えると、
Ｖcc＝（Ｉ2 ＋Ｉ3 ）＊Ｒ36＋Ｖbe＋Ｉ2＊Ｒ35
となる。ここで、電流Ｉ3 はトランジスタＱ68と抵抗Ｒ37とで構成される定電流源の電流値、Ｖbeはトランジスタのベース・エミッタ間電圧である。
【０１０９】
上式より、
Ｖq65c＝Ｉ3＊Ｒ36＋Ｖbe＋Ｉ2＊（Ｒ36＋Ｒ35−Ｒ32）
となる。ここで、Ｉ3＊Ｒ36 は電流Ｉ1 と同様に一定電位となり、Ｖbeもほぼ一定電位となるので、
Ｒ36＋Ｒ35＝Ｒ32
であれば、トランジスタＱ65のコレクタ電位Ｖq65cは電源電圧に依存しない一定電位にすることができる。つまり、トランジスタＱ65のコレクタ電位Ｖq65cは一定電位であり、トランジスタＱ63のコレクタ電位Ｖq63cは電源電圧Ｖccに従い変化する。そこで、双方の電位を適当に設定することにより、電源投入時に電源電圧の変化に応じてトランジスタＱ61，Ｑ62で構成される差動スイッチ１１１を適当なタイミングでスイッチングさせることが可能となる。その結果、電源電圧Ｖccが０Ｖから或る設定電位に達するまでは、トランジスタＱ62がオンしている。この状態では、トランジスタＱ62を流れるコレクタ電流はカレントミラー回路１１３により反転され、トランジスタＱ69，Ｑ70がオンとなる。これにより、TDSTART端子 とTD端子との電位を強制的にほぼＶccと同電位にする。具体的制御としては、受光素子４のＰＤ端子の電位を強制的にＨレベルとすることにより誤差増幅器２３の出力が強制的なＬレベルとされる。このようにして半導体レーザ３の順方向電流が流れないように抑制することで半導体レーザ３の保護を行う。また、同時に、後述するように、TDSTART端子 の電位を強制的にＨレベルとすることで、タイミング生成部４７における発振回路を強制的に発振しないように抑制する。そして、電源電圧Ｖccが或る設定電位以上になる、つまり、トランジスタＱ61がオン状態に変化すると、半導体レーザ３の保護を解除して通常動作状態とし、かつ、前記タイミング生成部４７における発振回路の発振抑制を解除することにより発振開始信号とする。同時に、前記タイミング生成部４７の電流源を生成するVPTDSTART端子電位 を出力する。
【０１１０】
なお、本実施の形態では、発光指令信号生成部４２を２つのＤ／Ａ変換器を発光指令信号生成部第１，２構成部４２ａ，４２ｂとして並列接続することにより構成したが、図２４に例示するように、２つのＤ／Ａ変換器を共通化させて１つの回路として発光指令信号生成部４２として構成するようにしてもよい。これによれば、同じ機能を果たす部分が共通化されているので、回路を構成する素子数を低減させることができる。
【０１１１】
次に、図２５に半導体レーザ劣化検出部１２１のバイポーラトランジスタによる構成例を示す。半導体レーザ３が劣化する場合に多少の劣化であれば、光・電気負帰還ループ６と電流駆動部４４の電流設定においてその値を検出することで設定し得るが、大幅に劣化し、駆動部に大電流が流れてしまう場合には、集積回路３２の保護のために劣化検出部が必要である。半導体レーザ劣化検出部１２１はこのために設けられている。この回路の動作としては、半導体レーザ３につながるＬＤ端子の電位ＶLDを常に監視し、ある比較電位を超えたらエラー端子LDERR端子 よりエラー信号を外部に出力する。図示例の回路では、差動アンプ１２２はトランジスタＱ57，Ｑ58により構成されている。トランジスタＱ59に与えられる比較電位は図２２により説明した電源部１０１より生成される。トランジスタＱ58に与えられるＬＤ端子の電位ＶLDがこの電位を超えるとトランジスタＱ58がオンとなり、LDERR端子 よりトランジスタＱ59のコレクタに電流が流れる。ここに、オープンコレクタが構成されている。
【０１１２】
これにより、半導体レーザ３が劣化したり故障した場合には、半導体レーザ３が過剰な光出力を出し、ＬＤ端子の電位ＶLDが過剰に上昇することで、半導体レーザ劣化検出部１２１によって未然に検出してエラー信号を出力させることができるので、そのままの状態で使用が継続されることがなく、危険防止を図ることができる。
【０１１３】
続いて、本発明の第三の実施の形態を図２６ないし図３４に基づいて説明する。本実施の形態は、特にデータ変換部６１、パルス幅変調部６２の具体的構成例を明らかにするものである。前述した第一の実施の形態におけるデータ変換部１６やパルス幅変調部１７による論理演算に関して、パルスＰＷonはパルスＰＷdaより常に最小パルス分だけ短いパルスである、という相関関係を有しているので、変調データの一部を共通化できる。即ち、Ｄni＝Ｄni′，Ｄmj＝Ｄmj′とする。よって、例えば図７において論理部２２，２４を省略でき、データ変換部１６の素子数を減らし、パルス幅変調部１７に対するデータ線の本数を減らすこともできる。
【０１１４】
即ち、以下の論理式に示すようにすればよい。
【０１１５】
【数６】
2006270117.tif 000048
さらには、通常、入力するデータ列を画像データＮビットのデータ列とすると、出力できる階調数は最大２＾Ｎであり、０／２＾Ｎ〜２＾Ｎ／２＾Ｎなる２＾Ｎ＋１個の出力ステートのうち、１つ或いは数個が欠落している。また、入力データ列としてさらに位置制御信号１ビットを加えると左寄せ波形、右寄せ波形各々のモードで２＾Ｎ値階調出力となるが、何れのモードとも、出力ステートのうち、１つが欠落している。そのため、完全に２＾Ｎ＋１個の階調を得るためには画像データとしてＮ＋１ビットと位置制御信号１ビットとが必要となる。しかし、フルオフ（０／２＾Ｎ）及びフルオン（２＾Ｎ／２＾Ｎ）は左寄せ波形、右寄せ波形の何れでも同一波形であるので、フルオフ、フルオン及び各々左寄せ波形、右寄せ波形の中間値１／２＾Ｎ〜（２＾Ｎ−１）／２＾Ｎ（２×（２＾Ｎ−１））個の計２＾（Ｎ＋１）個のステートを出力するようにすれば、Ｎ＋１ビットのデータ列からでも位置制御まで含めた２＾Ｎ＋１値階調出力となる。
【０１１６】
例えば、データ列を４ビットとし、１ドット当たり９値階調（０／８〜８／８の９値であり、０／８（常にオフ）、８／８（常にオン）、各々左寄せ又は右寄せ波形の１／８〜７／８の計１６のステートを持つ）を持たせればよい。入力する画像データをこのようなデータ列とすれば、１ビット少ないデータ列で同じ階調数が得られる。よって、入力データ転送レートを低減でき、入力端子数も低減できる。さらには、データ変換部２１の前段に通常用いられるバッファメモリも低減させることができる。逆にいえば、入力データ線数が決まっている場合には、このようなデータ列とすることにより、階調数を増加させることができる。特に、１ドット当たりのデータのビット数が少ないときには効果的となる。
【０１１７】
具体的に、書込みクロック周波数を２倍にする場合、上位４ビット、下位４ビットで各々１ドット当たりドット位置制御を含めた９値階調とするデータ列とすれば、書込みクロック周波数を２倍にした場合において入力データ線数を増やすことなく階調数を増加させて、高品位な画像を得ることができる。
【０１１８】
即ち、(７)(８)(９)式のようにすればよい。なお、(７)式でＸn ，Ｘn′ ，Ｘm ，Ｘm′ は(５)式に従う。また、強度変調データＤpkはＭ＝０のとき、Ｄp4のみＨレベルとし他は全てＬレベルとする。
【０１１９】
【数７】
2006270117.tif 000049
さらに、パルス幅変調部１７に関して、強制消灯指令信号ＳW1や強制発光指令信号ＳW2を加味した場合には、(７)式に代えて(10)式のような論理式を用いることにより、入力した画像データに拘らず、半導体レーザ３を強制的に消灯或いは発光させることができる。ただし、強制消灯指令信号ＳW1や強制発光指令信号ＳW2が同時にＨレベルになることはないものとする。
【０１２０】
【数８】
2006270117.tif 000050
図２０に、(10)(５)(８)式の論理記述に従ってパルス幅変調を行うように構成されたデータ変換部６１、パルス幅変調部６２及びスイッチ部１３１のブロック構成例を示す。まず、データ変換部６１には入力された画像データＤ0 〜Ｄ7 、位置制御データＰ及び周波数選択信号Ｍに基づき(８)式の論理を行いパルス幅変調データに変換する２つの論理部１４２，１４３が設けられている。これらの論理部１４２，１４３の出力側には変換されたパルス幅変調データを一時的に保持する手段、例えば、ラッチ回路１４４，１４５が設けられている。これらのラッチ回路１４４，１４５にはパルス生成発振器６３からの出力に基づきゲート信号を生成するゲート信号生成回路１４６が接続されている。
【０１２１】
さらに、パルス幅変調部６２にはマルチプレクサ１４７〜１５０が設けられている。最初のマルチプレクサ１４７は位相差の異なるパルスＸ0 〜Ｘ7 のうちの４つ（Ｘi ）を入力とし、セレクト信号であるパルス幅変調信号Ｄn1〜Ｄn4に従い入力信号Ｘi のうちの１つの正転又は反転信号或いは常にＨレベル又はＬレベルの信号を選択する機能を持つ。マルチプレクサ１４８〜１５０についても同様である。さらに、これらのマルチプレクサ１４７〜１５０の後段にもマルチプレクサ１５１，１５２が設けられている。マルチプレクサ１５１はマルチプレクサ１４７，１４８の出力であるＸn ，Ｘn′ の何れかをセレクト信号であるパルス幅変調信号Ｄn5，Ｄn6に従い選択する。マルチプレクサ１５２についても同様である。マルチプレクサ１５１，１５２の出力とパルス生成発振器６３による内部クロックとにより、(10)式の論理に従いパルスＰＷda，ＰＷonを生成するＡＮＤゲート１５４ａ〜１５４ｄ、ＯＲゲート１５４ｅ，１５４ｆが設けられている。ＯＲゲート１５４ｅ，１５４ｆの出力にはスイッチ部１３１を構成するマルチプレクサ１５５，１５６が介在されている。これらのマルチプレクサ１５５，１５６は強制消灯指令信号ＳW1又は強制発光指令信号ＳW2に従い、ＯＲゲート１５４ｅ，１５４ｆからの出力をそのまま、或いは、常時Ｌレベル又は常時Ｈレベルに切り換えて出力する機能を持つ。
【０１２２】
このようなデータ変換部６１、パルス幅変調部６２及びスイッチ部１３１は、容易にバイポーラトランジスタ等により集積化することができる。例えば、入力される画像データの保持や変調データの保持に用いられるデータ保持手段の一例をなすラッチ回路１３４の構成例を図２７に示す。いま、入力するデータをＤ，／Ｄ（差動入力）、保持したデータをＱ，／Ｑとすると、Ｑ＝ＤＧ＋Ｑ（／Ｇ）
のように記述できる。つまり、ラッチゲート信号ＧがＨレベルの時、入力信号Ｄを出力し、ラッチゲート信号ＧがＬレベルの時、前のデータを保持する。このラッチゲート信号Ｇは、パルス生成発振器６３等により発生するパルス或いはその組合せに基づきゲート信号生成回路１４６で容易に生成できる。例えば、図８に示したタイムチャートを参照すれば、Ｘn を選択するための変調データＤn を保持するためのラッチゲート信号Ｇ1 は、Ｇ1 ＝Ｘ2・Ｘ4とすればよく、Ｘm を選択するための変調データＤm を保持するためのラッチゲート信号Ｇ2 は、Ｇ2＝Ｘ6・Ｘ0とすればよい。
【０１２３】
また、図２７に示すようなラッチ回路１４４を２個縦列接続し、後段のラッチゲート信号を前段のラッチ回路に対するラッチゲート信号を反転させた信号、或いは、前段のラッチゲート信号がＬレベルの期間中の或る一定期間だけＨレベルになる信号とすれば、フリップフロップ構成となる。データ保持手段をフリップフロップ構成とすれば、前段のラッチゲート信号の立下り直前のデータが１クロックの間、ずっと保持されるので（ラッチ回路１４４のみでは、ゲートトリガ信号がＨレベルの間に変化すると出力も変化してしまう）、強度変調データの保持手段としては適している。
【０１２４】
図２８は、論理部１４２の一部をなし(８)式のＤn1に関する第１式をバイポーラトランジスタにより構成した論理回路１５７の例を示す。この論理回路１５７の出力を図２７に示すようなラッチ回路１４４等により保持すればよい。
【０１２５】
もっとも、図２９に示すように、パルス幅変調データＤn1の生成とその保持を同時に行う論理回路１５８として構成することで、素子数を減らすこともできる。即ち、図２９は(11)式の論理記述を実行するように構成されている。
【０１２６】
【数９】
2006270117.tif 000051
なお、図２９中、Ｇ1 はラッチゲート信号である。また、Ｖth1，Ｖth2は各々各論理レベルの閾値電圧であり、Ｄ5 等の入力信号は、外部から入力されるデータを、例えば、図３０に示すようなレベルシフト回路１５９を用いて内部レベルの信号に変換したものである。これらは必要に応じて、エミッタフォロワ、ダイオード、抵抗等により電圧シフトしている。
【０１２７】
また、周波数選択信号Ｍ，／Ｍは、外部からの周波数選択信号Ｍode から図３１に示すような選択信号生成回路１６０によって生成される。図３１において、ベースに基準電位ＶBBpが与えられたトランジスタＱ1 と抵抗Ｒ1 とは電流Ｉ1を流す定電流源１６１を構成している。トランジスタＱ2 ，Ｑ3 は差動スイッチ１６２を構成している。トランジスタＱ2 のベースには抵抗Ｒ2 ，Ｒ3 により周波数選択信号Ｍode を内部レベル信号に変換されたものが印加され、トランジスタＱ3 のベースにはトランジスタＱ4 〜Ｑ7 、抵抗Ｒ4 〜Ｒ6 により生成された閾値電圧が印加されている。いま、周波数選択信号Ｍode がＨレベルの時、トランジスタＱ3 がオンしてそのコレクタ電流は定電流源１６１による電流Ｉ1 となり、選択信号Ｍの電位はＩ1・Ｒ1＋ＶBE（ＶBE：トランジスタのベース・エミッタ間電圧）となりオン状態となる。一方、トランジスタＱ2 のコレクタ電流はほぼ０であるので、選択信号／Ｍはオフとなる。周波数選択信号Ｍode がＬレベルの時にはその逆となる。これらの選択信号Ｍ，／Ｍをトランジスタ対と抵抗とで構成された電流スイッチ（例えば、図２９中の電流スイッチ１６３）のベースに加えると、何れか一方のトランジスタのコレクタに電流が流れる。
【０１２８】
(８)式中の他の式に関しても、同様にして、バイポーラトランジスタで構成できる。さらには、他の論理式についても同様にしてバイポーラトランジスタで集積化構成することができる。例えば、前述した(６)式の第１式の場合であれば、図２９において電流スイッチ１６３の代わりに電流源を用い、その上段の回路１６４部分を省けばよい。
【０１２９】
強度変調データＤPKを得るためにはラッチ回路を縦列接続すればよい。図３２は(９)式における第１式のＤp4を得るためのＤp4生成部１６６の回路構成例を示す。２つのラッチ回路１６７，１６８中の後段のラッチ回路１６８にデータ保持と同時にデータ生成論理が組み込まれている。前段のラッチ回路１６７は図２７に示した構成に関して正転出力のみを取り出すように構成したもので、省素子化が図られている。図中、Ｄ4 は図３０のようなレベルシフト回路を介して内部レベル信号に変換したものであり、Ｖth1 は閾値電圧である。Ｍ及び／Ｍは前述したように図３１の回路で生成でき、Ｇ1 及びＧ3 は各々のラッチゲート信号であり、Ｇ1 は前述した通りであり、Ｇ3 はＧ3 ＝Ｘ0 とすればよい。また、図３２においてトランジスタＱ10のコレクタを抵抗Ｒ7 に接続するようにすれば(９)式におけるＤp3〜Ｄp0を生成できる。
【０１３０】
次に、図２６中に示したパルス幅変調部６２に関しては、例えば、バイポーラトランジスタによって図３３及び図３４に示すように構成できる。図３３は(５)式の第１式の論理記述を構成した回路を示し、図２６中のマルチプレクサ１４７に相当する。図３４は(10)式の第１式の論理記述を構成した回路を示し、図２６中のマルチプレクサ１５１，１５２，１５５、ＡＮＤゲート１５４ａ，１５４ｃ及びＯＲゲート１５４ｅに相当する。
【０１３１】
まず、図３３において、基準電位ＶBBがベースに加わったトランジスタＱ11と抵抗Ｒ8 とは電流Ｉを流す電流源１６９であり、１７０〜１７２は各々差動スイッチであり、パルス幅変調データＤn1及びＤn2により差動スイッチ１７０，１７１のトランジスタのうちの何れかのトランジスタがオンとなり、各々のコレクタに接続された何れかの差動スイッチ１７３，１７４，１７５，１７６に電流が流れる。これらの４つの差動スイッチ１７３〜１７６にはパルス生成発振器６３において生成された位相の異なるパルスが加えられている。差動スイッチ１７３〜１７６の右側のトランジスタには選択されるパルスＸi （左からｉ＝１〜４）が加えられ、左側のトランジスタにはその反転信号が加えられている（もっとも、左側のトランジスタのベースは、或る一定電位に固定してもよい）。しかし、図示の如く、差動入力としたほうが、スイッチングに必要なスイング電圧が小さくて済み、図３３のように多くのトランジスタを多段に積み上げて構成する場合には差動入力のほうが好ましい。
【０１３２】
Ｘi の入力においては、さらに生成するパルス幅変調のリニアリティも向上する。例えば、Ｄn2＝０、Ｄn1＝１の場合を考える。この場合、差動スイッチ１７０の右側のトランジスタがオンとなり、差動スイッチ１７４に電流が流れ、他の３つの差動スイッチ１７３，１７５，１７６には流れない。つまり、パルスＸ6が選択されたことになり、パルスＸ6 がＨレベルの期間は差動スイッチ１７７に、Ｌレベルの期間は差動スイッチ１７８に電流が流れる。これらの差動スイッチ１７７，１７８には各々パルス幅変調データＤn3及びＤn4が加えられ、双方ともＨレベルの時には抵抗Ｒ9 の端子電圧はパルスＸ6 と等しい信号となり、双方ともＬレベルの時にはパルスＸ2 （Ｘ6 の反転）と等しい信号となり、Ｄn3＝０、Ｄn4＝１の時にはパルスＸ6 に拘らず常時Ｌレベルとなり、Ｄn3＝１、Ｄn4＝０の時には常時Ｈレベルとなる。これが、エミッタフォロワとダイオードとを介してパルスＸn となり、同様にしてその反転信号が生成される。また、Ｘn′ ，Ｘm ，Ｘm′ については、(５)式に従い図３３における入力信号を適宜変更することにより構成できる。さらには、他の式によるＸn の生成についても同様にして構成できる。
【０１３３】
図３４も、基本的には図３３と同様に構成されているので、簡単に説明する。ＣＫ0 はパルスＸ0 を電圧シフトしただけのものであり、これを内部クロックとする（前述した論理式との対応上、以後の説明でもＸ0 で記述する）。Ｘ0 がＨレベルの時、差動スイッチ１７２ａの左側のトランジスタに電流が流れ、Ｄn5＝０の場合にはＸn とＸ0 とを論理積した電流が差動スイッチ１７７ａに流れ、Ｄn5＝１の場合にはＸn′ とＸ0 とを論理積した電流が差動スイッチ１７７ａに流れる。Ｘ0 がＬレベルの時にはＤm5に従いＸm 又はＸm′ と／Ｘ0 とを論理積した電流が流れる。よって、これらを論理和した電流が差動スイッチ１７７ａに流れ、その反転した電流が差動スイッチ１７８ａを流れる。そこで、強制消灯指令信号ＳW1、強制発光指令信号ＳW2がともにＬレベルの場合にはこの論理和した信号が抵抗Ｒ3′ の端子電圧となり、エミッタフォロワを介してＰＷdaとなる。強制消灯指令信号ＳW1のみがＨレベルの時にはパルス幅変調データに拘らず常にＬレベル、つまり、強制消灯指令信号ＳW1、強制発光指令信号ＳW2はＰＷonも同一の信号であるので、半導体レーザ３は強制オフとなる。強制発光指令信号ＳW2のみがＨレベルの時には常時Ｈレベル、つまり、半導体レーザ３は強制オンとなる。ＰＷonの生成は図３４の構成において入力信号を変更すればよい。
【０１３４】
なお、これらの実施の形態では、図１等に示したパルス幅生成・データ変調部２や半導体レーザ制御・駆動部５に関して全てバイポーラトランジスタによる１チップの集積回路９，３２への集積化の例で説明したが、Ｃ‐ＭＯＳトランジスタのみにより１チップに集積化したり、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路として１チップに集積化することも可能である。１チップの集積回路を、Ｃ‐ＭＯＳトランジスタにより形成すれば、デジタル制御系のパルス幅生成・データ変調部２側を構成するのが容易となる上に、その集積度を高めることもできる。１チップの集積回路を、バイポーラトランジスタとＣ‐ＭＯＳトランジスタとの混成回路により形成すれば、誤差増幅器８や定電流源７のようなアナログ駆動系の増幅器をバイポーラトランジスタで容易に構成でき、デジタル制御系のパルス幅生成・データ変調部２をＣ‐ＭＯＳトランジスタで容易に構成でき、回路設計が容易となる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第一の実施の形態による半導体レーザ制御装置の１チップ化のブロック構成を示すブロック図である。
【図２】基本的な概略構成を示すブロック図である。
【図３】パルス幅強度変調混合方式の光出力とドットイメージとの関係を示す模式図である。
【図４】その波形生成法を示すタイムチャートである。
【図５】ＩDA2 に伴う加算出力の有無による光出力制御例を示す特性図である。
【図６】発光指令信号生成部の具体的ブロック構成を示すブロック図である。
【図７】データ変換部及びパルス幅変調部の具体的ブロック構成を示すブロック図である。
【図８】パルス幅生成方法を示すタイムチャートである。
【図９】本発明の第二の実施の形態の全体的な構成を示す概略ブロック図である。
【図１０】誤差増幅部及び電圧シフト部の構成例を示す回路図である。
【図１１】発光指令信号設定部の構成例を示す回路図である。
【図１２】第１の発光指令信号生成部の構成例を示す回路図である。
【図１３】第２の発光指令信号生成部の構成例を示す回路図である。
【図１４】（ａ）は入力部付近の概略構成図、（ｂ）はその一部の変形例を示す概略構成図である。
【図１５】入力方式の変形例を示すタイムチャートである。
【図１６】全体構成の変形例を示す概略ブロック図である。
【図１７】発振回路の構成例を示す回路図である。
【図１８】ラッチ回路の構成例を示す回路図である。
【図１９】最終段のラッチ回路の構成例を示す回路図である。
【図２０】各部の波形を示すタイムチャートである。
【図２１】微分量子効率検出部の構成例を示す回路図である。
【図２２】電源部の構成例を示す回路図である。
【図２３】スタートアップ部の構成例を示す回路図である。
【図２４】発光指令信号生成部の変形例を示す回路図である。
【図２５】半導体劣化検出部の構成例を示す回路図である。
【図２６】本発明の第三の実施の形態の具体的な構成例を示すブロック図である。
【図２７】その一部のラッチ回路の構成例を示す回路図である。
【図２８】その一部の論理記述を実行する構成例を示す回路図である。
【図２９】その一部の論理記述を実行する構成例を示す回路図である。
【図３０】レベルシフト回路を示す回路図である。
【図３１】周波数選択信号生成回路を示す回路図である。
【図３２】強度変調信号を得るための構成例を示す回路図である。
【図３３】パルス幅変調部中のマルチプレクサの構成例を示す回路図である。
【図３４】パルス幅変調部中の他部の構成例を示す回路図である。
【符号の説明】
【０１３６】
３  半導体レーザ
４  受光素子
６  光・電気負帰還ループ
７，４４  電流駆動部
８，４３  誤差増幅部
９，３２  １チップの集積回路
１１  パルス幅変調・強度変調信号生成部
１２，４２  発光指令信号生成部
１６，６１  データ変換手段
１７，６２  パルス幅変調手段