(57)【要約】【課題】  増幅器のＤＣ特性を劣化させずに所望のインピーダンス変換を行なう。【解決手段】  増増幅器１は、差動増幅回路２及びインピーダンス変換回路３から構成されている。インピーダンス変換回路３には、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、抵抗Ｒ１、及び電流源ＢＣ２が設けられている。抵抗Ｒ１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間のノードＮ１に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３のドレイン（ノードＮ２）に接続され、抵抗Ｒ１に電流が流れないようにＰｃｈ  ＭＯＳトランジスタＰＴ３の形状の調整及び電流源ＢＣ２の電流調整が行われている。そして、インピーダンス変換回路３は、差動増幅回路２の出力インピーダンスである高電位側電源Ｖｄｄと出力端子ＯＵＴの間のインピーダンスを抵抗Ｒ１に変換する。【選択図】  図１
2006270864.tif 000002
【特許請求の範囲】
【請求項１】
１段或いは複数段で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、
前記差動増幅回路の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記差動増幅回路の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記差動増幅回路の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路と、
を具備することを特徴とする増幅器。
【請求項２】
複数段で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、
前記入力段の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記入力段の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路と、
を具備することを特徴とする増幅器。
【請求項３】
３段以上で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、
２段目である増幅段の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記増幅段の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記増幅段の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路と、
を具備することを特徴とする増幅器。
【請求項４】
複数段で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、
各段或いは２段以上のそれぞれの段の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記各段の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記各段の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路と、
を具備することを特徴とする増幅器。
【請求項５】
前記変換手段は、前記出力インピーダンスを前記抵抗に変換することを特徴とする請求項１乃至４のいずれか１項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に差動入力段を有する増幅器に関する。
【背景技術】
【０００２】
高精度アナログ信号や低電圧で、且つ高精度を要求されるアナログ信号処理等には、差動入力段を有する１段或いは複数段構成の差動増幅回路としての増幅器が多用されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている増幅器では、出力インピーダンスの値によって、利得と極周波数が大きく影響される。例えば、所定の利得を維持し、且つ位相余裕を持たせるために出力インピーダンスの値を小さくした場合、増幅器の消費電流が増大するという問題点がある。また、所望のインピーダンスに変換する場合、トランジスタの形状や電流値が制限され回路設計の自由度が低下するという問題点がある。
【特許文献１】特開２００４−１２８４８７号公報（頁２３、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、消費電流を増大させずに所望のインピーダンス変換ができる増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の増幅器は、１段或いは複数段で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、前記差動増幅回路の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記差動増幅回路の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記差動増幅回路の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の増幅器は、複数段で構成され、入力段に差動対をなす第１のトランジスタ及び第２のトランジスタが設けられた差動増幅回路と、前記入力段の出力側に設けられ、高電位側電源及び低電位側電源の間に設けられたダイオード接続の第３のトランジスタと、一端が前記入力段の出力側に接続され、他端が前記第３のトランジスタの前記低電位側電源側に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有するインピーダンス変換回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、消費電流を増大させずに所望のインピーダンス変換ができる増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る増幅器について、図面を参照して説明する。図１は増幅器を示す回路図である。本実施例では、１段構成の差動増幅回路の出力側にインピーダンス変換回路を設けている。
【００１０】
図１に示すように、増幅器１は、差動増幅回路２及びインピーダンス変換回路３から構成されている。差動増幅回路２には、Ｐｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及び電流源ＢＣ１が設けられている。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位電源Ｖｄｄに接続され、ゲートがドレイン及びＰｃｈ  ＭＯＳトランジスタＰＴ２のゲートに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＰｃｈ  ＭＯＳトランジスタＰＴ２は、カレントミラー回路を構成している。そして、動作時、Ｐｃｈ  ＭＯＳトランジスタＰＴ１には高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉａが流れ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２には電流Ｉａと同じ大きさで、高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｂが流れる。
【００１２】
Ｎｃｈ  ＭＯＳトランジスタ（第１のトランジスタ）ＮＴ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１のドレインに接続され、入力端子ＩＮ１からゲートに第１の入力信号が入力される。Ｎｃｈ  ＭＯＳトランジスタ（第２のトランジスタ）ＮＴ２は、ゲートに入力端子ＩＮ２から第２の入力信号が入力される。そして、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２は、差動対をなす。
【００１３】
電流源ＢＣ１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ１に印加され、また差動増幅回路２の差動を構成するすべてのＭＯＳトランジスタに、入力端子ＩＮ１及び入力端子ＩＮ２から５極管領域で動作できる入力電圧が印加された時、差動増幅回路２がオンし、電流源ＢＣ１に高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向にＩａ＋Ｉｂの電流が流れ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間のノードＮ３から差動増幅された出力信号が出力端子ＯＵＴに出力される。
【００１４】
インピーダンス変換回路３には、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、抵抗Ｒ１、及び電流源ＢＣ２が設けられている。Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｃを流すダイオード接続のトランジスタである。抵抗Ｒ１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間のノードＮ１に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３のドレインと電流源ＢＣ２の間のノードＮ２に接続されている。電流源ＢＣ２は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ３のドレインに接続され、他端が低電位側電源Ｖｓｓに接続されている。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３の形状は、コンダクタンス（ｇｍ）の逆数が抵抗Ｒ１よりも１桁以上小さな値になるような形状に設定されている。
【００１５】
そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ２に印加された時、電流源ＢＣ２に高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｃが流れる。なお、電流源ＢＣ１及び電流源ＢＣ２には、例えば、ゲートにバイアス電位が印加されるＮｃｈ  ＭＯＳトランジスタが用いられる。
【００１６】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３のゲート形状の調整及び電流源ＢＣ２の電流調整を行ない、Ｐｃｈ  ＭＯＳトランジスタＰＴ２での電圧ドロップとＰｃｈ  ＭＯＳトランジスタＰＴ３での電圧ドロップとを同一になるように設計している。このため、ノードＮ１とノードＮ２が常に同電位となり、抵抗Ｒ１には電流が流れない。
【００１７】
次に、インピーダンス変換回路３のインピーダンス変換について詳述する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のインピーダンスをｒｄｓ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のインピーダンスをｒｄｓ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ３のコンダクタンスをｇｍ１とすると、増幅器１の出力インピーダンスである高電位側電源Ｖｄｄと出力端子ＯＵＴ間の交流インピーダンスｒｏは、
1／ro≒(１／rds1)＋(1／rds2)＋[1／{R1＋(1／gm1)}]・・・・・・式（１）
と表される。なお、図１に示すノードＮ２０は交流等価回路では接地（グランドとも呼称される）と見なすことでき、上式（１）では電流源ＢＣ１のインピーダンスの成分を除外することができる。また、電流源ＢＣ２のコンダクタンス（インピーダンスの逆数）がＰｃｈ  ＭＯＳトランジスタのコンダクタンスｇｍ１よりも十分小さいので、上式（１）では電流源ＢＣ２のインピーダンスの成分を除外することができる。
【００１８】
上述したように、Ｐｃｈ  ＭＯＳトランジスタＰＴ３のコンダクタンスｇｍ１の逆数が抵抗Ｒ１よりも１桁以上小さな値になるように、Ｐｃｈ  ＭＯＳトランジスタＰＴ３の形状を設定しているので、上式（１）の（１／ｇｍ１）の項を除外して、
1／ro≒(１／rds1)＋(1／rds2)＋(1／R1)・・・・・・式（２）
と表される。
【００１９】
増幅器１では、所定の利得を維持し、且つ低消費電流化（例えば、利得を２０以上で、消費電流を５μＡ以下）を達成するために、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のインピーダンスｒｄｓ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のインピーダンスｒｄｓ２をそれぞれ、例えば、２ＭΩ以上に設定している。
【００２０】
ここで、抵抗Ｒ１をＰｃｈ  ＭＯＳトランジスタＰＴ２のインピーダンスｒｄｓ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のインピーダンスｒｄｓ２よりも１桁以上小さな値、例えば、１００ｋΩに設定すると、上式（２）の（１／ｒｄｓ１）及び（１／ｒｄｓ２）の項を除外して、
1／ro≒(1／R1)・・・・・・・・・・・・・式（３）
と表される。
【００２１】
なお、抵抗Ｒ１は、５０ｋΩ以上、１ＭΩ以下の範囲が好ましい。５０ＫΩ以下の場合、利得を２０ｄＢ以上にすることが困難となり、１ＭΩ以上の場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のインピーダンスｒｄｓ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のインピーダンスｒｄｓ２が無視できなくなり増幅器１の出力インピーダンスｒｏを抵抗Ｒ１に変換することが困難となる。
【００２２】
上述したように、本実施例の増幅器では、差動増幅回路２の出力側にＰｃｈ  ＭＯＳトランジスタＰＴ３、抵抗Ｒ１、及び電流源ＢＣ２から構成されるインピーダンス変換回路３が設けられている。抵抗Ｒ１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間のノードＮ１に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３のドレインと電流源ＢＣ２の間のノードＮ２に接続され、抵抗Ｒ１に電流が流れないようにＰｃｈ  ＭＯＳトランジスタＰＴ３の形状の調整及び電流源ＢＣ２の電流調整が行われている。そして、インピーダンス変換回路３は、差動増幅回路２の出力インピーダンスである高電位側電源Ｖｄｄと出力端子ＯＵＴの間のインピーダンスを抵抗Ｒ１に変換する。
【００２３】
このため、抵抗Ｒ１の値を変更することにより、増幅器１の出力インピーダンスの値を任意に調整できることになる。したがって、増幅器１の利得及びＤＣ性能（低消費電流）を維持しながら、極周波数を最適な値に設定でき位相余裕及び周波数帯域の向上が図れる。あわせて、増幅器１の出力インピーダンスの設定のための複雑な回路設計が不要となり、回路設計の自由度が向上する。
【００２４】
なお、本実施例では、差動増幅回路２にカレントミラー回路を用いているが、抵抗負荷やＰｃｈＭＯＳトランジスタを用いたトランジスタ負荷を用いてもよい。また、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor））を用いてもよい。
【実施例２】
【００２５】
次に、本発明の実施例２に係る増幅器について、図面を参照して説明する。図２は増幅器を示す回路図である。本実施例では、３段構成の負帰還差動増幅回路の２段目である増幅段の出力側にインピーダンス変換回路を設けている。
【００２６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２７】
図２に示すように、増幅器１ａは、差動入力段２ａ、インピーダンス変換回路３ａ、増幅段４、及び出力段５から構成されている。
【００２８】
差動入力段２ａには、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及び電流源ＢＣ１が設けられている。なお、差動入力段２ａは図１の差動増幅回路２とトランジスタ及び電流源ＢＣ１の配置が同一である。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ゲートに入力端子から入力信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ゲートに出力段５から出力される帰還信号が入力される。そして、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２は差動対をなし、ノードＮ４から差動増幅された信号が増幅段４に出力される。
【００３０】
増幅段４は、差動入力段２ａとインピーダンス変換回路３ａの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＴ４及び電流源ＢＣ３から構成されている。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが差動入力段２ａのＰｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間のノードＮ４に接続され、オン時に高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｄが流れ、差動入力段２ａから出力された信号を増幅し、その信号をノードＮ７から出力段５に出力する。
【００３２】
電流源ＢＣ３は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ４のドレインに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ２に印加された時、増幅段４がオンし、電流源ＢＣ３に高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向にＩｄの電流が流れる。
【００３３】
インピーダンス変換回路３ａは、増幅段４と出力段５の間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａ、抵抗Ｒ１ａ、及び電流源ＢＣ２ａから構成されている。
【００３４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｅを流すダイオード接続のトランジスタである。抵抗Ｒ１ａは、一端が増幅段４のＰｃｈ  ＭＯＳトランジスタＰＴ４のドレインと電流源ＢＣ３の間のノードＮ５に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３ａのドレインと電流源ＢＣ２ａの間のノードＮ６に接続されている。電流源ＢＣ２ａは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ３ａのドレインに接続され、他端が低電位側電源Ｖｓｓに接続されている。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａの形状は、コンダクタンス（ｇｍ）の逆数が抵抗Ｒ１ａよりも１桁以上小さな値になるような形状に設定されている。
【００３５】
そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ２ａに印加された時、電流源ＢＣ２ａに高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｅが流れる。
【００３６】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａのゲート形状の調整及び電流源ＢＣ２ａの電流調整を行ない、Ｐｃｈ  ＭＯＳトランジスタＰＴ４での電圧ドロップとＰｃｈ  ＭＯＳトランジスタＰＴ３ａでの電圧ドロップとを同一になるように設計している。このため、ノードＮ５とノードＮ６が常に同電位となり、抵抗Ｒ１ａには電流が流れない。
【００３７】
出力段５は、Ｐｃｈ  ＭＯＳトランジスタＰＴ５、抵抗Ｒ２、及び抵抗Ｒ３から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ５は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが増幅段４のＰｃｈ  ＭＯＳトランジスタＰＴ４のドレインと電流源ＢＣ３の間のノードＮ７に接続され、増幅段４から出力された信号を増幅し、ノードＮ８からその信号を出力端子ＯＵＴに出力する。
【００３８】
抵抗Ｒ２及び抵抗Ｒ３は、Ｐｃｈ  ＭＯＳトランジスタＰＴ５のドレインと低電位側電源Ｖｓｓの間に縦続接続され、抵抗Ｒ２と抵抗Ｒ３の間から、抵抗分割された電位を有する帰還信号が差動入力段２ａのＮｃｈ  ＭＯＳトランジスタＮＴ２のゲートに入力される。
【００３９】
次に、インピーダンス変換回路３ａのインピーダンス変換について詳述する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ４のインピーダンスをｒｄｓ４、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａのコンダクタンスをｇｍ２とすると、増幅段４の出力インピーダンスである高電位側電源ＶｄｄとノードＮ７間の交流インピーダンスｒｏａは、
1／roa≒(１／rds4)＋[1／{R1a＋(1／gm2)}]・・・・・・式（４）
と表される。なお、電流源ＢＣ２ａ及び電流源ＢＣ３のコンダクタンス（インピーダンスの逆数）は、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａのコンダクタンスｇｍ２よりも十分小さいので、上式（４）では電流源ＢＣ２ａ及び電流源ＢＣ３のインピーダンスの成分を除外することができる。
【００４０】
上述したように、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａのコンダクタンスｇｍ２の逆数が抵抗Ｒ１ａよりも１桁以上小さな値になるように、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａの形状を設定しているので、上式（４）の（１／ｇｍ２）の項を除外して、
1／roa≒(１／rds4)＋(1／R1a)・・・・・・式（５）
と表される。
【００４１】
増幅器１ａの増幅段４では、所定の利得を維持し、且つ低消費電流化（例えば、利得を２０以上で、消費電流を３μＡ以下）を達成するために、Ｐｃｈ  ＭＯＳトランジスタＰＴ４のインピーダンスｒｄｓ４、例えば、３ＭΩ以上に設定している。
【００４２】
ここで、抵抗Ｒ１ａをＰｃｈ  ＭＯＳトランジスタＰＴ４のインピーダンスｒｄｓ４よりも１桁以上低い値、例えば、２００ｋΩに設定すると、上式（５）の（１／ｒｄｓ４）の項を除外して、
1／roa≒(1／R1a)・・・・・・式（６）
と表される。
【００４３】
つまり、抵抗Ｒ１ａの値を変更することにより、増幅段４の出力インピーダンスの値を任意に調整できることになる。したがって、増幅段４の利得及びＤＣ性能（低消費電流）を維持しながら、極周波数を最適な値に設定でき位相余裕及び周波数帯域の向上が図れる。
【００４４】
上述したように、本実施例の増幅器では、増幅段４の出力側にＰｃｈ  ＭＯＳトランジスタＰＴ３ａ、抵抗Ｒ１ａ、及び電流源ＢＣ２ａから構成されるインピーダンス変換回路３ａが設けられている。抵抗Ｒ１ａは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ４のドレインと電流源ＢＣ３の間のノードＮ５に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３ａのドレインと電流源ＢＣ２ａの間のノードＮ６に接続され、抵抗Ｒ１ａに電流が流れないようにＰｃｈ  ＭＯＳトランジスタＰＴ３ａの形状の調整及び電流源ＢＣ２ａの電流調整が行われている。そして、インピーダンス変換回路３ａは、増幅段４の出力インピーダンスである高電位側電源ＶｄｄとノードＮ７の間のインピーダンスを抵抗Ｒ１ａに変換する。
【００４５】
このため、抵抗Ｒ１ａの値を変更することにより、増幅段４の出力インピーダンスの値を任意に調整できることになる。したがって、増幅段４の利得及びＤＣ性能（低消費電流）を維持しながら、極周波数を最適な値に設定でき位相余裕及び周波数帯域の向上が図れる。あわせて、増幅段４の出力インピーダンスの設定のための複雑な回路設計が不要となり、回路設計の自由度が向上する。更に、各段ごとにインピーダンス変換回路を設けることが可能であり、その場合、各段の出力インピーダンス調整が簡略化でき増幅器１ａの回路設計を迅速にでき、あわせて、各段ごとを最適な出力インピーダンスに設定され３段構成以上の増幅器でも位相余裕を大きくすることができる。
【００４６】
なお、本実施例では、２段目である増幅段４の出力側にインピーダンス変換回路３ａを設けているが、１段目である差動入力段２ａや３段目である出力段４にインピーダンス変換回路を設けてもよい。
【実施例３】
【００４７】
次に、本発明の実施例３に係る増幅器について、図面を参照して説明する。図４は増幅器を示す回路図である。本実施例では、１段構成のバイポーラトランジスタからなる差動増幅回路の出力側にインピーダンス変換回路を設けている。
【００４８】
図３に示すように、増幅器１ｂは、差動増幅回路２ｂ及びインピーダンス変換回路３ｂから構成されている。差動増幅回路２ｂには、ＰＮＰトランジスタＰＢ１、ＰＮＰトランジスタＰＢ２、ＮＰＮトランジスタＮＢ１、ＮＰＮトランジスタＮＢ２、及び電流源ＢＣ１ａが設けられている。
【００４９】
ＰＮＰトランジスタＰＢ１は、エミッタが高電位電源Ｖｄｄに接続され、ベースがコレクタ及びＰＮＰトランジスタＰＢ２のベースに接続されている。ＰＮＰトランジスタＰＢ２は、エミッタが高電位電源Ｖｄｄに接続され、ドレインがＮＰＮトランジスタＮＢ２のコレクタに接続されている。ＰＮＰトランジスタＰＢ１及びＰＮＰトランジスタＰＢ２は、カレントミラー回路を構成している。そして、動作時、ＰＮＰトランジスタＰＢ１には高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に流れる電流Ｉｆが流れ、ＰＮＰトランジスタＰＢ２には電流Ｉｆと同じ大きさで、高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に流れる電流Ｉｇが流れる。
【００５０】
ＮＰＮトランジスタＮＢ１は、コレクタがＰＮＰトランジスタＰＢ１のコレクタに接続され、入力端子ＩＮ１からベースに第１の入力信号が入力される。ＮＰＮトランジスタＮＢ２は、入力端子ＩＮ２からベースに第２の入力信号が入力される。そして、ＮＰＮトランジスタＮＢ１及びＮＰＮトランジスタＮＢ２は、差動対をなす。
【００５１】
電流源ＢＣ１ａは、一端がＮＰＮトランジスタＮＢ１及びＮＰＮトランジスタＮＢ２のエミッタに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ１ａに印加された時、差動増幅回路２ｂがオンし、電流源ＢＣ１ａに高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向にＩｆ＋Ｉｇの電流が流れ、ＰＮＰトランジスタＰＢ２のコレクタとＮＰＮトランジスタＮＢ２のコレクタの間のノードＮ１１から差動増幅された出力信号が出力端子ＯＵＴに出力される。
【００５２】
インピーダンス変換回路３ｂには、ＰＮＰトランジスタＰＢ３、抵抗Ｒ１ｂ、及び電流源ＢＣ２ｂが設けられている。ＰＮＰトランジスタＰＢ３は、エミッタが高電位側電源Ｖｄｄに接続され、ベースがコレクタに接続され、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｈを流すダイオード接続のトランジスタである。抵抗Ｒ１ｂは、一端がＰＮＰトランジスタＰＢ２のコレクタとＮＰＮトランジスタＮＢ２のコレクタの間のノードＮ９に接続され、他端がＰＮＰトランジスタＰＢ３のコレクタと電流源ＢＣ２ｂの間のノードＮ１０に接続されている。電流源ＢＣ２ｂは、一端がＰＮＰトランジスタＰＢ３のコレクタに接続され、他端が低電位側電源Ｖｓｓに接続されている。ここで、ＰＮＰトランジスタＰＢ３の形状は、コンダクタンス（ｇｍ）の逆数が抵抗Ｒ１ｂよりも１桁以上小さな値になるような形状に設定されている。
【００５３】
そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ２ｂに印加された時、電流源ＢＣ２ｂに高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｈが流れる。
【００５４】
ここで、ＰＮＰトランジスタＰＢ３のトランジスタ形状の調整及び電流源ＢＣ２ｂの電流調整を行ない、ＰＮＰトランジスタＰＢ２での電圧ドロップとＰＮＰトランジスタＰＢ３での電圧ドロップとを同一になるように設計している。このため、ノードＮ９とノードＮ１０が常に同電位となり、抵抗Ｒ１ｂには電流が流れない。
【００５５】
次に、インピーダンス変換回路３ｂのインピーダンス変換について詳述する。ここで、ＰＮＰトランジスタＰＢ２のインピーダンスをｒｃｅ１、ＮＰＮトランジスタＮＢ２のインピーダンスをｒｃｅ２、ＰＮＰトランジスタＰＢ３のコンダクタンスをｇｍ３とし、
R1b＞＞1／gm3・・・・・・式（７）
R1b＜＜rce1、R1b＜＜rce2・・・・・・式（８）
の範囲に抵抗Ｒ１ｂの値を設定すれば、増幅器１ｂの出力インピーダンスである高電位側電源Ｖｄｄと出力端子ＯＵＴ間の交流インピーダンスｒｏｂは、実施例１と同様に、
1／rob≒(1／R1b)・・・・・・式（９）
と表される。
【００５６】
つまり、抵抗Ｒ１ｂの値を変更することにより、増幅器１ｂの出力インピーダンスの値を任意に調整できることになる。
【００５７】
上述したように、本実施例の増幅器では、差動増幅回路２ｂの出力側にＰＮＰトランジスタＰＢ３、抵抗Ｒ１ｂ、及び電流源ＢＣ２ｂから構成されるインピーダンス変換回路３ｂが設けられている。抵抗Ｒ１ｂは、一端がＰＮＰトランジスタＰＢ２のコレクタとＮＰＮトランジスタＮＢ２のコレクタの間のノードＮ９に接続され、他端がＰＮＰトランジスタＰＢ３のコレクタと電流源ＢＣ２ａの間のノードＮ１０に接続され、抵抗Ｒ１ｂには電流が流れない。そして、インピーダンス変換回路３ｂは、差動増幅回路２ｂの出力インピーダンスである高電位側電源Ｖｄｄと出力端子ＯＵＴの間のインピーダンスを抵抗Ｒ１ｂに変換する。
【００５８】
このため、抵抗Ｒ１ｂの値を変更することにより、増幅器１ｂの出力インピーダンスの値を任意に調整できることになる。したがって、増幅器１ｂの利得及びＤＣ性能（低消費電流）を維持しながら、極周波数を最適な値に設定でき位相余裕及び周波数帯域の向上が図れる。あわせて、増幅器１ｂの出力インピーダンスの設定のための複雑な回路設計が不要となり、回路設計の自由度が向上する。
【実施例４】
【００５９】
次に、本発明の実施例４に係る増幅器について、図面を参照して説明する。図４は増幅器を示す回路図である。本実施例では、２段構成の負帰還差動増幅回路のカスコード型差動入力段の出力側にインピーダンス変換回路を設けている。
【００６０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６１】
図４に示すように、増幅器１ｃは、差動入力段２ｃ、インピーダンス変換回路３ｃ、及び出力段５ａから構成されている。差動入力段２ｃには、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１乃至ＰＴ１４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及び電流源ＢＣ１ｂが設けられている。
【００６２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位電源Ｖｄｄに接続され、ゲートにバイアス端子Ｖｂ１からバイアス電位が供給され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１３のソースに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位電源Ｖｄｄに接続され、ゲートにバイアス端子Ｖｂ１からバイアス電位が供給され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１４のソースに接続されている。ＰｃｈＭＯＳトランジスタＰＴ１３は、ゲートにバイアス端子Ｖｂ２からバイアス電位が供給され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１４は、ゲートにバイアス端子Ｖｂ２からバイアス電位が供給され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１２のドレインに接続されている。
【００６３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ゲートにバイアス端子Ｖｂ３からバイアス電位が供給され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ゲートにバイアス端子Ｖｂ３からバイアス電位が供給され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ゲートに入力端子ＩＮから入力信号が入力され、Ｎｃｈ  ＭＯＳトランジスタＮＴ２はゲートに出力段５ａから出力された帰還信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２は、差動対をなす。
【００６４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１は、それぞれ動作時、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｍを流し、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ２は、それぞれ動作時、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｍと同じ大きさの電流Ｉｎを流す。
【００６５】
電流源ＢＣ１ｂは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ１ｂに印加された時、差動入力段２ｃがオンし、電流源ＢＣ１ｂに高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向にＩｍ＋Ｉｎの電流が流れ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインの間のノードＮ１４から差動増幅された出力信号が出力段５ａに出力される。
【００６６】
インピーダンス変換回路３ｃは、差動入力段２ｃと出力段５ａの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１５、抵抗Ｒ１ｃ、及び電流源ＢＣ２ｃから構成されている。
【００６７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１５は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス端子Ｖｂ４からバイアス電位が供給され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ３ｂのソースに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂは、ゲートがドレインに接続され、ダイオード接続されたトランジスタである。Ｐｃｈ  ＭＯＳトランジスタＰＴ１５及びＰｃｈ  ＭＯＳトランジスタＰＴ３ｂは、動作時、高電位側電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｐを流す。
【００６８】
抵抗Ｒ１ｃは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１３のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインの間のノードＮ１２に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３ｂのドレインと電流源ＢＣ２ｃの間のノードＮ１３に接続されている。電流源ＢＣ２ｃは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ３ｂのドレインに接続され、他端が低電位側電源Ｖｓｓに接続されている。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂの形状は、コンダクタンス（ｇｍ）の逆数が抵抗Ｒ１よりも１桁以上小さな値になるような形状に設定されている。
【００６９】
そして、図示しない“Ｈｉｇｈ”レベルのバイアス電位が電流源ＢＣ２ｃに印加された時、電流源ＢＣ２ｃに高電位電源Ｖｄｄから低電位側電源Ｖｓｓ方向に電流Ｉｐが流れる。
【００７０】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂのゲート形状の調整、Ｐｃｈ  ＭＯＳトランジスタＰＴ１５のゲート形状の調整、及び電流源ＢＣ２ｃの電流調整を行ない、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰｃｈ  ＭＯＳトランジスタＰＴ１３での電圧ドロップの和とＰｃｈ  ＭＯＳトランジスタＰＴ１５及びＰｃｈ  ＭＯＳトランジスタＰＴ３ｂでの電圧ドロップの和とを同一になるように設計している。このため、ノードＮ１２とノードＮ１３が常に同電位となり、抵抗Ｒ１ｃには電流が流れない。
【００７１】
なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ１５を省いてＰｃｈ  ＭＯＳトランジスタＰＴ３ｂのみ設けてもよい。この場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰｃｈ  ＭＯＳトランジスタＰＴ１３での電圧ドロップの和とＰｃｈ  ＭＯＳトランジスタＰＴ３ｂでの電圧ドロップとを同一の値になるように、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３のトランジスタ形状を最適化する必要がある。
【００７２】
出力段５ａは、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａ、抵抗Ｒ２ａ、及び抵抗Ｒ３ａから構成されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートが差動入力段２ｃのＰｃｈ  ＭＯＳトランジスタＰＴ１３のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインの間のノードＮ１４に接続され、差動入力段２ｃから出力された信号を増幅し、ノードＮ１５からその信号を出力端子ＯＵＴに出力する。
【００７３】
抵抗Ｒ２ａ及び抵抗Ｒ３ａは、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａのドレインと低電位側電源Ｖｓｓの間に縦続接続され、抵抗Ｒ２ａと抵抗Ｒ３ａの間から、抵抗分割された電位を有する帰還信号が差動入力段２ｃのＮｃｈ  ＭＯＳトランジスタＮＴ２のゲートに入力される。
【００７４】
次に、インピーダンス変換回路３ｃのインピーダンス変換について詳述する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１のインピーダンスをｒｄｓ６、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３のインピーダンスをｒｄｓ７、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１のインピーダンスをｒｄｓ８、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のインピーダンスをｒｄｓ９、Ｐｃｈ  ＭＯＳトランジスタＰＴ１５のインピーダンスをｒｄｓ１０、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂのコンダクタンスをｇｍ４とし、
R1c＞＞1／gm4・・・・・・式（１０）
R1c＜＜rce6、rce7、rce8、rce9、rce10・・・・・・式（１１）
の範囲に抵抗Ｒ１ｃの値を設定すれば、差動入力段２ｃの出力インピーダンスである高電位側電源ＶｄｄとノードＮ１４間の交流インピーダンスｒｏｃは、実施例１と同様に、
1／roc≒(1／R1c)・・・・・・式（１２）
と表される。
【００７５】
つまり、抵抗Ｒ１ｃの値を変更することにより、差動入力段２ｃの出力インピーダンスの値を任意に調整できることになる。
【００７６】
上述したように、本実施例の増幅器では、差動入力段２ｃの出力側にＰｃｈ  ＭＯＳトランジスタＰＴ１５、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ｂ、抵抗Ｒ１ｃ、及び電流源ＢＣ２ｃから構成されるインピーダンス変換回路３ｃが設けられている。抵抗Ｒ１ｃは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１３のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインの間のノードＮ１２に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ３ｂのドレインと電流源ＢＣ２ｃの間のノードＮ１３に接続され、抵抗Ｒ１ｃには電流が流れない。そして、インピーダンス変換回路３ｃは、差動入力段２ｃの出力インピーダンスである高電位側電源ＶｄｄとノードＮ１４の間のインピーダンスを抵抗Ｒ１ｃに変換する。
【００７７】
このため、抵抗Ｒ１ｃの値を変更することにより、差動入力段２ｃの出力インピーダンスの値を任意に調整できることになる。したがって、差動入力段２ｃの利得及びＤＣ性能（低消費電流）を維持しながら、極周波数を最適な値に設定でき位相余裕及び周波数帯域の向上が図れる。あわせて、差動入力段２ｃの出力インピーダンスの設定のための複雑な回路設計が不要となり、回路設計の自由度が向上する。更に、差動入力段２ｃにカスコード型差動増幅回路を使用しているので、実施例１及び実施例２のカレントミラー回路を用いた差動増幅回路と比較して極の数が少ないので、広帯域で安定して動作する。
【００７８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７９】
例えば、実施例１、実施例２、及び実施例３では、増幅器をＣＭＯＳ構成にし、実施例３では増幅器をバイポーラトランジスタで回路を構成しているが、増幅器をＢｉＣＭＯＳ構成にしてもよい。また、本実施例の増幅器は、負帰還システムを用いたオペアンプ、誤差増幅器、レギュレータ等に使用できる。
【００８０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  複数段で構成され、入力段に差動対をなす第１のＮｃｈ  ＭＯＳトランジスタ及び第２のＮｃｈ  ＭＯＳトランジスタが設けられ、前記第１のＮｃｈ  ＭＯＳのゲートに入力信号が入力され、前記第２のＮｃｈ  ＭＯＳのゲートに帰還信号が入力される負帰還差動増幅回路と、高電位側電源及び低電位側電源の間に設けられ、ゲートがドレインに接続されたダイオード接続のＰｃｈ  ＭＯＳトランジスタと、一端が前記Ｐｃｈ  ＭＯＳトランジスタのドレイン及び前記低電位側電源の間に設けられた電流源と、一端が前記入力段の出力側に接続され、他端が前記Ｐｃｈ  ＭＯＳトランジスタのドレイン及び前記電流源の間に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有し、前記入力段の出力側に設けられたインピーダンス変換回路とを具備する増幅器。
【００８１】
（付記２）  複数段で構成され、入力段に差動対をなす第１のＮｃｈ  ＭＯＳトランジスタ及び第２のＮｃｈ  ＭＯＳトランジスタが設けられ、前記第１のＮｃｈ  ＭＯＳのゲートに入力信号が入力され、前記第２のＮｃｈ  ＭＯＳのゲートに帰還信号が入力される負帰還差動増幅回路と、高電位側電源及び低電位側電源の間に設けられ、ゲートがドレインに接続されたダイオード接続のＰｃｈ  ＭＯＳトランジスタと、一端が前記Ｐｃｈ  ＭＯＳトランジスタのドレイン及び前記低電位側電源の間に設けられた電流源と、一端が２段目である増幅段の出力側に接続され、他端が前記Ｐｃｈ  ＭＯＳトランジスタの前記低電位側電源側及び前記電流源の間に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有し、前記増幅段の出力側に設けられたインピーダンス変換回路とを具備する増幅器。
【００８２】
（付記３）  複数段で構成され、入力段に差動対をなす第１のＮＰＮトランジスタ及び第２のＮＰＮトランジスタが設けられ、前記第１のＮＰＮトランジスタのベースに入力信号が入力され、前記第２のＮＰＮトランジスタのベースに帰還信号が入力される負帰還差動増幅回路と、高電位側電源及び低電位側電源の間に設けられ、ベースがコレクタに接続されたダイオード接続のＰＮＰトランジスタと、一端が前記ＰＮＰトランジスタのコレクタ及び前記低電位側電源の間に設けられた電流源と、一端が前記入力段の出力側に接続され、他端が前記ＰＮＰトランジスタのコレクタ及び前記電流源の間に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有し、前記入力段の出力側に設けられたインピーダンス変換回路とを具備する増幅器。
【００８３】
（付記４）  複数段で構成され、入力段に差動対をなす第１のＮＰＮトランジスタ及び第２のＮＰＮトランジスタが設けられ、前記第１のＮＰＮトランジスタのベースに入力信号が入力され、前記第２のＮＰＮトランジスタのベースに帰還信号が入力される負帰還差動増幅回路と、高電位側電源及び低電位側電源の間に設けられ、ベースがコレクタの接続されたダイオード接続のＰＮＰトランジスタと、一端が前記ＰＮＰトランジスタのコレクタび前記低電位側電源の間に設けられた電流源と、一端が２段目である増幅段の出力側に接続され、他端が前記ＰＮＰトランジスタのコレクタ及び前記電流源の間に接続された抵抗と、前記抵抗の両端を同電位に調整する調整手段と、前記入力段の出力インピーダンスを変換する変換手段とを有し、前記増幅段の出力側に設けられたインピーダンス変換回路とを具備する増幅器。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る増幅器を示す回路図。
【図２】本発明の実施例２に係る増幅器を示す回路図。
【図３】本発明の実施例３に係る増幅器を示す回路図。
【図４】本発明の実施例４に係る増幅器を示す回路図。
【符号の説明】
【００８５】
１、１ａ、１ｂ、１ｃ  増幅器
２、２ｂ  差動増幅回路
２ａ、２ｃ  差動入力段
３、３ａ、３ｂ、３ｃ  インピダンス変換回路
４  増幅段
５、５ａ  出力段
ＢＣ１、ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２、ＢＣ２ａ、ＢＣ２ｂ、ＢＣ２ｃ、ＢＣ３  電流源
Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ、Ｉｅ、Ｉｆ、Ｉｇ、Ｉｈ、Ｉｍ、Ｉｎ、Ｉｐ  電流
ＩＮ、ＩＮ１、ＩＮ２  入力端子
Ｎ１〜１５、Ｎ２０  ノード
ＮＢ１、ＮＢ２  ＮＰＮトランジスタ
ＮＴ１、ＮＴ２、ＮＴ１１、ＮＴ１２  Ｎｃｈ  ＭＯＳトランジスタ
ＯＵＴ  出力端子
ＰＢ１〜３  ＰＮＰトランジスタ
ＰＴ１〜５、ＰＴ３ａ、ＰＴ３ｂ、ＰＴ５ａ、ＰＴ１１〜１５  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ  Ｒ２、Ｒ２ａ、Ｒ３、Ｒ３ａ  抵抗
Ｖｂ１〜４  バイアス端子
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2006270864.tif 000003
【図２】
2006270864.tif 000004
【図３】
2006270864.tif 000005
【図４】
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