(57)【要約】【課題】  多結晶Ｓｉ膜と高誘電率絶縁膜との界面特性を簡単な手段を適用することで改善し、高誘電率ゲート絶縁膜を用いたＭＯＳ−ＦＥＴに於ける閾値電圧Ｖthがシフトする問題を解消しようとする。【解決手段】  ＳｉＯ2 に比較して高い誘電率の材料、例えばＨｆＯ2 からなるゲート絶縁膜３ＧをもつＭＯＳ−ＦＥＴを製造する工程に於いて、ゲート電極用の多結晶Ｓｉ膜３を成膜後のゲート加工前の状態で高誘電率絶縁膜２と多結晶Ｓｉ膜３との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程が含まれてなることを特徴とする。【選択図】        図１
2006086151.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＯ2 に比較して高い誘電率の材料からなるゲート絶縁膜をもつＭＯＳ−ＦＥＴを製造する工程に於いて、
ゲート電極用の多結晶Ｓｉ膜を成膜後のゲート加工前の状態で前記ゲート絶縁膜となる高誘電率絶縁膜と前記多結晶Ｓｉ膜との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
酸化雰囲気中で熱処理を行った後、多結晶Ｓｉ膜をパターニングしてから金属シリサイド化する工程
が含まれてなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
酸化雰囲気中で熱処理を行うことで多結晶Ｓｉ膜上に自然生成された熱酸化膜を多結晶Ｓｉ膜をゲートパターンに加工する際のハードマスクとすること
を特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項４】
酸化雰囲気中で熱処理を行う前に多結晶Ｓｉ膜上に界面特性を改善する為の界面酸化処理を均一化する為に予めＳｉＯ2 膜を形成すること
を特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項５】
酸化雰囲気中で熱処理を行う前に多結晶Ｓｉ膜上に表面酸化を抑制する為のＳｉ3 Ｎ4 膜を形成すること
を特徴とする請求項１或いは２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＯ2 に比較して誘電率が高い材料からなるゲート絶縁膜をもつ電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）を含む半導体装置を製造する方法の改良に関する。
【背景技術】
【０００２】
現在、半導体装置の微細化に伴い、ＣＭＯＳなどを構成するＭＯＳ−ＦＥＴに於けるゲート絶縁膜の物理膜厚は２ｎｍ以下にしなければならず、ゲート電極から基板へのリーク電流を抑制する必要に迫られている。
【０００３】
そこで、ゲート絶縁膜の材料として、従来から多用されているＳｉＯ2 に比較して誘電率が高い材料の導入が企図されている。
【０００４】
材料の具体例を挙げると、シリコン窒化膜（ＳｉＮx ）、シリコン酸窒化膜（ＳｉＯx Ｎy ）、各種高誘電率金属酸化物（Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、Ｐｒx Ｏy 等）、各種シリケート（金属・シリコン複合酸化物：ＺｒＳｉx Ｏy 、ＨｆＳｉx Ｏy 、ＹＳｉx Ｏy 、ＬａＳｉx Ｏy 、ＰｒＳｉx Ｏy 等）、各種アルミネート（金属・アルミニウム複合酸化物：ＺｒＡｌx Ｏy 、ＨｆＡｌx Ｏy 、ＹＡｌx Ｏy 、ＬａＡｌx Ｏy 、ＰｒＡｌx Ｏy 等）、各種窒化シリケート（金属・シリコン複合酸化窒化物：ＺｒＳｉx Ｏy Ｎz 、ＨｆＳｉx Ｏy Ｎz 、ＹＳｉx Ｏy Ｎz 、ＬａＳｉx Ｏy Ｎz 、ＰｒＳｉx Ｏy Ｎz 等）、各種窒化アルミネート（金属・アルミニウム複合酸化窒化物：ＺｒＡｌx Ｏy Ｎz 、ＨｆＡｌx Ｏy Ｎz 、ＹＡｌx Ｏy Ｎz 、ＬａＡｌx Ｏy Ｎz 、ＰｒＡｌx Ｏy Ｎz 等）が挙げられる。
【０００５】
また、前記した各材料から選択した材料からなる膜を積層し、いわゆるスタック構造の高誘電率ゲート絶縁膜にすることも知られている（例えば、特許文献１或いは特許文献２を参照。）。然しながら、これ等公知文献に開示された技術に依れば、ゲート電極がゲート絶縁膜又はゲート絶縁膜を構成する膜の一種と直接接触する構成を採っていて、金属成分、即ち、ＨｆやＺｒを含んだ膜と多結晶Ｓｉゲート電極とが直接接触している構造であるから、膜を構成するＨｆやＺｒが最表面に在る場合、ゲート電極である多結晶Ｓｉと局所的に反応を生じ、例えば、ＺｒＳｉなどの生成に由来して、欠陥や固定電荷などに依るデバイスの劣化を招来する。
【０００６】
図４は典型的なスタック構造の高誘電率ゲート絶縁膜を表す要部切断側面図であり、図に於いて、１１はＳｉ基板、１２はＳｉＯＮ膜、１３は高誘電率（Ｈｉｇｈ−Ｋ）膜であるＨｆＯ2 膜、１４はＳｉＮ膜、１５は多結晶Ｓｉ膜をそれぞれ示している。
【０００７】
前記各膜に関する主要データを挙げると、
ＳｉＯＮ膜１２：厚さ０．７〜１．０ｎｍ、Ｋ＝４
ＨｆＯ2 膜１３：厚さ＞２．０ｎｍ、Ｋ＝１６
ＳｉＮ膜１４：厚さ〜０．４ｎｍ、Ｋ＝６
である。即ち、これ等の膜の物理膜厚Ｔphy ＝３．０〜３．４ｎｍであり、また、これをＳｉＯ2 に換算した膜厚ＥＯＴ＝１．２〜１．５ｎｍである。
【０００８】
ところで、これ等の高誘電率ゲート絶縁膜のうち、実用に供されているものはＳｉＯx Ｎy のみであって、その他の材料は、より高い誘電率をもつにも拘わらず、半導体装置に用いられているものはない。
【０００９】
その理由は、高誘電率ゲート絶縁膜とゲート電極である多結晶Ｓｉ膜との界面特性に問題を生ずることにあり、具体的には、トランジスタがオンになる閾値電圧、即ち、Ｖthが高い方向にシフトする現象が発生することである。
【００１０】
図５はトランジスタのＶthがシフトする現象を表す線図であり、縦軸にはドレイン電流Ｉd を、横軸にはゲート電圧Ｖg をそれぞれ採ってあり、また、Ｌg はゲート長、Ｖd はドレイン電圧を示し、そして、ゲート電圧Ｖg ≒０を中心にして、左側がｐＭＯＳ−ＦＥＴに関するデータ、右側がｎＭＯＳ−ＦＥＴに関するデータを示している。
【００１１】
この閾値電圧Ｖthがシフトする現象は、多結晶Ｓｉからなるゲート電極と高誘電率ゲート絶縁膜との界面でフェルミレベルが固定（ピンニング）されるか（例えば、非特許文献１及び２を参照。）、或いは、界面ダイポールが生成される（例えば、非特許文献３を参照。）などの界面反応が原因であるとする発表がなされている。
【００１２】
図６はフェルミレベルのピンニングに由来してＶthシフトが発生することを説明する原因モデルを表す要部説明図であり、図に於いて、Ｖ．Ｂは価電子帯、Ｃ．Ｂは伝導帯、破線はフェルミレベルをそれぞれ示し、また、Ｈｆの仕事函数（Ｗ．Ｆ．）は３．８ｅＶとしている。
【００１３】
非特許文献１及び２では、ゲート電極を構成する多結晶Ｓｉと高誘電率材料とが反応して界面順位を生成し、フェルミレベルが固定されてしまうことを説明している。
【００１４】
図７は界面ダイポールに由来してＶthシフトが発生することを説明する原因モデルを表す要部説明図であり、図に於いて、多結晶Ｓｉからなるゲート電極とＨｆＯ2 からなる高誘電率ゲート絶縁膜との界面にはダイポールが生成されている。                      
【００１５】
非特許文献３では、ｐＭＯＳ−ＦＥＴのゲート電極からボロンがゲート絶縁膜側に拡散し、界面ダイポールが生成されて閾値電圧Ｖthがシフトする旨を説明している。
【００１６】
前記したように、閾値電圧Ｖthが設計通りにならないことは、回路動作上で大きな問題であり、これが高誘電率ゲート絶縁膜の実用化を妨げる主たる理由になっている。
【特許文献１】特開２００２−３１４０６７号公報
【特許文献２】特開２００１−２７４３９３号公報
【非特許文献１】Ｃ．Ｃ．Ｈｏｂｂｓ  ｅｔ．ａｌ；ＩＥＥＥ  Ｔｒａｎｓ．ＥＤ  ｖｏｌ．５１  ｐ９７１（２００４）
【非特許文献２】Ｃ．Ｃ．Ｈｏｂｂｓ  ｅｔ．ａｌ；ＩＥＥＥ  Ｔｒａｎｓ．ＥＤ  ｖｏｌ．５１  ｐ９７８（２００４）
【非特許文献３】Ｍ．Ｋｏｙａｍａ，Ａ．Ｋａｎｅｋｏ，Ｔ．Ｉｎｏ，Ｍ．Ｋｏｉｋｅ，Ｙ．Ｋａｍａｔａ，Ｒ．Ｉｉｊｉｍａ，Ｙ，Ｋａｍｉｍｕｔａ，Ａ．Ｔａｋａｓｈｉｍａ，Ｍ．Ｓｕｚｕｋｉ，Ｃ．Ｈｏｎｇｏ，Ｓ．Ｉｎｕｍｉｙａ，Ｍ．Ｔａｋａｙａｎａｇｉ  ａｎｄ  Ａ．Ｎｉｓｈｉｙａｍａ；Ｔｅｃｈ．Ｄｉｇ．ＩＥＤＭ  ２００２  ｐ８４９
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明では、多結晶Ｓｉ膜と高誘電率絶縁膜との界面特性を簡単な手段を適用することで改善し、高誘電率ゲート絶縁膜を用いたＭＯＳ−ＦＥＴに於ける閾値電圧Ｖthがシフトする問題を解消しようとする。
【課題を解決するための手段】
【００１８】
本発明に依る半導体装置の製造方法に於いては、ＳｉＯ2 に比較して高い誘電率の材料からなるゲート絶縁膜をもつＭＯＳ−ＦＥＴを製造する工程に於いて、ゲート電極用の多結晶Ｓｉ膜を成膜後のゲート加工前の状態で前記ゲート絶縁膜となる高誘電率絶縁膜と前記多結晶Ｓｉ膜との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程が含まれてなることが基本になっている。
【発明の効果】
【００１９】
前記手段を採ることに依り、多結晶Ｓｉ膜と高誘電率ゲート絶縁膜との界面特性は理想状態にまで改善され、高誘電率ゲート絶縁膜をもつＭＯＳ−ＦＥＴに於ける閾値電圧Ｖthのシフトは発生せず、そして、その為の技法としては、目的を達成できる最適のタイミング及び最適の温度を選択して熱処理を行うのみであり、その実施について、何らの困難性もない。尚、従来の技法に比較し、若干の工程増になることは否めないが、得られる効果からすれば、それを補って余りあるものと認識される。
【発明を実施するための最良の形態】
【００２０】
本発明に於いては、多結晶Ｓｉと高誘電率絶縁膜との界面特性を改善する為、工程段階及び加熱温度を適切に選択し、酸化性雰囲気中で熱処理を行うことが基礎になっている。
【００２１】
具体的には、高誘電率ゲート絶縁膜上に多結晶Ｓｉゲート電極が形成された時点に於いて、温度を９００℃以上として高温熱処理を行う。この際、多結晶Ｓｉの表面は熱酸化されてＳｉＯ2 膜が形成されるが、このＳｉＯ2 膜は容易に除去することができるから、従来のプロセスとの整合性の面で問題は生じない。
【００２２】
前記界面特性の改善は、温度を９００℃〜１０５０℃の範囲とし、そして、時間を３０分〜１０秒の範囲とする熱処理を行うことで、多結晶Ｓｉゲート電極と高誘電率ゲート絶縁膜の界面には２〜３原子層の酸化が行われて界面特性が改善される。
【００２３】
通常、厚いＳｉ層を介して界面を酸化する場合の膜厚制御性は極めて良好であって、ゲート絶縁膜が膜厚が必要以上に厚くならないように制御することは容易である。
【００２４】
この場合の酸化性ガスとしてはＯ2 が適当であるが、Ｏ2 の拡散を促進する為、酸化の為の炉中にＨ2 を添加しても良く、また、水蒸気を用いることもできる。
【００２５】
多結晶Ｓｉ膜の膜厚として、熱処理時間を短くしたい場合には、３ｎｍ程度の極薄膜を用い、その後、厚く多結晶Ｓｉを堆積しても良いが、通常、半導体装置で用いられている１００ｎｍ〜１８０ｎｍの厚い多結晶Ｓｉを用いた場合でも界面特性は改善することができる。また、この熱処理は、酸化熱処理であるから、高誘電率ゲート絶縁膜自体の膜質改善にも寄与する。
【実施例１】
【００２６】
図１は本発明に於ける一実施例のプロセスフローを説明する為の半導体装置のゲート近傍を表す要部切断側面図であり、図２は本発明を実施しない場合のプロセスフローを説明する為の半導体装置のゲート近傍を表す要部切断側面図であり、図１と図２とを比較することで、本発明の特徴を容易に把握することができる。
【００２７】
図１参照
（１）
Ｓｉ基板１を前処理して表面を清浄化する。
（２）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、Ｓｉ基板１上に厚さ３ｎｍのＨｆＯ2 からなる高誘電率絶縁膜２を形成する。
（３）
ＣＶＤ法を適用することに依り、高誘電率絶縁膜２上に厚さ１８０ｎｍの多結晶Ｓｉ膜３を形成する。
（４）
温度１０００℃の酸素雰囲気中で１分〜４分の熱処理を行う。この工程を経ることで多結晶Ｓｉ膜３の表面はＳｉＯ2 膜４で覆われる。尚、熱処理を行う前に、多結晶Ｓｉ膜３上に界面酸化処理を均一化する為のＳｉＯ2 膜を形成することは任意に実施して良く、また、同じく、熱処理を行う前に、多結晶Ｓｉ膜３上に表面酸化を抑制する為のＳｉ3 Ｎ4 膜を形成するなども任意である。
（５）
ＨＦ水溶液を用いる浸漬法を適用することに依り、ＳｉＯ2 膜４を除去する。尚、このＳｉＯ2 膜４は、多結晶Ｓｉ膜３や高誘電率絶縁膜２をゲートパターンにエッチングする際のハードマスクとして利用しても良い。
（６）
レジストプロセス、及び、ドライエッチング法を適用することに依り、多結晶Ｓｉ膜３及び高誘電率絶縁膜２をゲートパターンにエッチングしてゲート電極３Ｇ及びゲート絶縁膜２Ｇを形成する。この場合、ゲート電極３Ｇの幅は約１０００Åであり、このように幅が狭いと、前記工程（４）の熱処理で不純物濃度プロファイルが変化しても、それを容易に補正することができる。尚、ゲート電極３Ｇを形成した後、金属シリサイド化しても良い。
（７）
ＣＶＤ法を適用することに依り、厚いＳｉＯ2 からなる絶縁膜を形成し、次いで、異方性エッチング法を適用することに依り、その絶縁膜のエッチングを行ってサイドウォール５を形成する。
【００２８】
上記説明した本発明に於ける一実施例と図２に挙げた比較例とを対比すると、その相違するところは、（２）で形成した高誘電率絶縁膜２は、図２の比較例に於いて熱酸化法を適用して形成したＳｉＯ2 からなる絶縁膜２Ａであること、（４）及び（５）の工程がないこと、であり、従って、本発明の半導体装置の製造方法に於いて、最も特徴的であるのは、高誘電率絶縁膜からなるゲート絶縁膜を用いることに起因して上記（４）及び（５）の工程が存在するところにある。
【００２９】
図３は実施例１に依り作製されたｐＭＯＳ−ＦＥＴからなる試料に於ける容量電圧特性を表す線図であり、縦軸に容量Ｃｐを、横軸にゲート電圧Ｖg をそれぞれ採ってある。
【００３０】
図３からすると、ＨｆＯ2 を高誘電率絶縁膜とするゲート絶縁膜を形成後、高温の熱処理を行うことで、ｐＭＯＳ−ＦＥＴからなる試料のフラットバンド電圧Ｖfbの位置は、理想状態とされるＳｉＯ2 のフラットバンド電圧Ｖfbの位置に近い状態に改善されているので、高誘電率ゲート絶縁膜特有の閾値電圧Ｖthシフトは発生しないことが看取できる。
【図面の簡単な説明】
【００３１】
【図１】本発明に於ける一実施例のプロセスフローを説明する為の半導体装置のゲート近傍を表す要部切断側面図である。
【図２】本発明を実施しない場合のプロセスフローを説明する為の半導体装置のゲート近傍を表す要部切断側面図である。
【図３】実施例１に依り作製されたｐＭＯＳ−ＦＥＴからなる試料に於ける容量電圧特性を表す線図である。
【図４】典型的なスタック構造の高誘電率ゲート絶縁膜を表す要部切断側面図である。
【図５】トランジスタのＶthがシフトする現象を表す線図である。
【図６】フェルミレベルのピンニングに由来してＶthシフトが発生することを説明する原因モデルを表す要部説明図である。
【図７】界面ダイポールに由来してＶthシフトが発生することを説明する原因モデルを表す要部説明図である。
【符号の説明】
【００３２】
１  Ｓｉ基板
２  高誘電率絶縁膜
２Ｇ  ゲート絶縁膜
３  多結晶Ｓｉ膜
３Ｇ  ゲート電極
４  ＳｉＯ2 膜
５  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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