(57)【要約】【課題】  光吸収損失を低減し、閾値電流や動作電流も低減できるリッジ導波路型半導体レーザ素子の製造方法を提供する。【解決手段】  基板２上に活性層４を挟むクラッド層４、５が形成され、更にこのクラッド層５上にエッチングストップ層６、クラッド層７ａ及びキャップ層８ａからなるリッジストライプ９を形成し、リッジストライプ９とエッチングストップ層６上に電流狭窄層１０１Ａ，１０２Ａ，１０３Ａを形成し、フォトリソグラフィ法及びエッチング法を用いて電流狭窄層１０３Ａの一部を露出させるフォトレジストパターン形成し、このフォトレジストパターンで覆われた以外の電流狭窄層１０３Ａをエッチングしてキャップ層８を露出させ、フォトレジストを除去し電流狭窄層及びキャップ層８を覆ってコンタクト層１１Ａを形成する。【選択図】      図１
2006086494.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、
前記第２導電型のキャップ層上の所定の領域にマスク層を形成する工程と、
前記マスク層をマスクとして前記第２導電型のキャップ層と前記第２導電型の第２クラッド層とをエッチング除去することによりリッジストライプを形成する工程と、
前記リッジストライプの上面及び両側面を覆うようにして、前記第２導電型のエッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、
前記第１導電型の電流狭窄層上にフォトレジストを塗布する工程と、
前記フォトレジストをエッチングして前記リッジストライプの上面に形成された前記第１導電型の電流狭窄層の一部を露出させるフォトレジストパターンを形成する工程と、
前記露出した一部の第１導電型の電流狭窄層をエッチング除去して前記第２導電型のキャップ層を露出させる工程と、
前記フォトレジストパターンを除去した後、前記第１導電型の電流狭窄層及び前記第２導電型のキャップ層上に第２導電型のコンタクト層を形成する工程と、
からなることを特徴とするリッジ導波路型半導体レーザ素子の製造方法。
【請求項２】
第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、
前記キャップ層上の所定の領域にマスク層を形成する工程と、
前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、
前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程を含む半導体レーザ素子の製造方法であって、
前記リッジストライプの上面に形成された前記電流狭窄層の上部の少なくとも一部が平坦面であるように形成したことを特徴とするリッジ導波路型半導体レーザ素子の製造方法。
【請求項３】
第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、
前記キャップ層上の所定の領域にマスク層を形成する工程と、
前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、
前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、
前記電流狭窄層を覆ってレジストを塗布する工程と、
前記レジストをエッチバックして前記リッジストライプの上面に形成された前記電流狭窄層の一部を露出させる工程と、
前記エッチバックされたレジストをマスクとして前記露出された電流狭窄層をエッチング除去して前記キャップ層を露出させる工程を含むリッジ導波路型半導体レーザ素子の製造方法であって、
前記エッチング除去される電流狭窄層の開口幅が前記キャップ層の幅よりも小さいことを特徴とするリッジ導波路型半導体レーザ素子の製造方法。
【請求項４】
第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、
前記キャップ層上の所定の領域にマスク層を形成する工程と、
前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、
前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、
前記電流狭窄層を覆ってレジストを塗布する工程と、
前記レジストをエッチバックして前記リッジストライプの上面に形成された前記電流狭窄層の一部を露出させる工程と、
前記エッチバックされたレジストをマスクとして前記露出された電流狭窄層をエッチング除去して前記キャップ層を露出させる工程を含むリッジ導波路型半導体レーザ素子の製造方法であって、
前記リッジストライプの上面に形成された前記電流狭窄層の上部の少なくとも一部が平坦面であるように形成し、
前記電流狭窄層をエッチング除去して前記キャップ層を露出させる工程をドライエッチングにより行い、前記除去される電流狭窄層の開口幅が前記キャップ層の幅よりも小さいことを特徴とするリッジ導波路型半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リッジ導波路型半導体レ−ザ素子の製造方法に関するものである。
【背景技術】
【０００２】
リッジ導波路型半導体レ−ザ素子は、その製造工程において活性層を大気中に露出させることがないため、特に酸化に対してレ−ザ特性が劣化しやすいＧａＡｓ系レ−ザ素子に対しては信頼性の点で優れた構造である（例えば、特許文献１参照）。
【０００３】
図５は、従来例のリッジ導波路型半導体レ−ザ素子を示す断面構成図である。
従来例のリッジ導波路型半導体レ−ザ素子１は、以下に示す構造をしている。
ｎ型ＧａＡｓからなる基板２上には、ｎ型Ａｌ0.5Ｇａ0.5Ａｓからなるｎ型クラッド層３、活性層４、ｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第１クラッド層５、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６が順次積層されている。
エッチングストップ層６上には、ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０１、１０２により挟まれたｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第２クラッド層７とｐ型ＧａＡｓからなるキャップ層８とが積層されたリッジストライプ９が形成されている。
【０００４】
更に、このリッジストライプ９及び電流狭窄層１０１、１０２の上部には、ｐ型ＧａＡｓからなるコンタクト層１１が形成されており、このコンタクト層１１上にｐ型オ−ミック電極１２が形成されている。
なお、これら積層方向と反対側の基板２の面上には、ｎ型オ−ミック電極１３が形成されている。
これらｐ型オ−ミック電極１２及びｎ型オ−ミック電極１３側からそれぞれ正孔、電子を注入して電流を流し、それが発振しきい値以上になるとレ−ザ発振が生じ、活性層４からレ−ザ光が放出される。
【０００５】
次に、従来例のリッジ導波路型半導体レ−ザ素子１の製造方法について説明する。
図６は、従来例のリッジ導波路型半導体レ−ザ素子の製造工程図である。
（第１工程）
まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｎ）法により、ｎ型ＧａＡｓからなる基板２上に、厚さ１．５μｍのｎ型Ａｌ0.5Ｇａ0.5Ａｓからなるｎ型クラッド層３、厚さ０．０７μｍのＡｌ0.13Ｇａ0.87Ａｓからなる活性層４、厚さ０．３μｍのｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第１クラッド層５、厚さ０．０３μｍのｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６、厚さ０．７μｍのｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第２クラッド層７、厚さ０．３μｍのｐ型ＧａＡｓからなるキャップ層８を順次積層する（図６（Ａ））。
【０００６】
（第２工程）
更に、このｐ型ＧａＡｓからなるキャップ層８の上に、例えばスパッタ法によりＳｉＯ2絶縁膜を形成後、この絶縁膜上に図示しないフォトレジストを塗布し、フォトリソグラフィ法及びドライエッチング法により、ＳｉＯ2からなるストライプマスク１４を形成する（図６（Ｂ））。
【０００７】
（第３工程）
次に、ｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第２クラッド層７及びｐ−ＧａＡｓからなるキャップ層８を、酒石酸により、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６までエッチングして、ＳｉＯ2からなるストライプマスク１４以外の領域を除去し、リッジストライプ９を形成する（図６（Ｃ））。
ここで、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６に対する酒石酸のエッチングレ−トは、ｐ型Ａｌ0.5Ｇａ0.5Ａｓからなるｐ型第２クラッド層７よりも２桁程度小さいので、制御性良く選択的にエッチングストップ層６でエッチングを停止することができる。
【０００８】
（第４工程）
次に、例えばＭＯＣＶＤ法により第２回目の成長を行い、エッチングストップ層６及びリッジストライプ９の両側面にｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０１、１０２を積層する（図６（Ｄ））。
このとき、ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０１、１０２を厚く形成すると、選択成長されずにストライプマスク１４上にｎ型Ａｌ0.6Ｇａ0.4Ａｓのポリ結晶が付着するため、ストライプマスク１４上に成長が行われない程度の厚さ（０．３μｍ）までの電流狭窄層１０１、１０２を成長させる。
【０００９】
（第５工程）
次に、エッチングによりＳｉＯ2からなるストライプマスク１４を除去して、キャップ層８を露出させる。次いで、例えばＭＯＣＶＤ法により、第３回目の成長を行い、電流狭窄層１０１、１０２及びキャップ層８上にｐ型ＧａＡｓからなるコンタクト層１１を形成する。次いで、コンタクト層１１上にｐ型オ−ミック電極１２を形成すると共にして、基板２の上記した積層方向と反対側の面上に、ｎ型オ−ミック電極１３を形成して、図３に示したリッジ導波路型半導体レ−ザ素子１を得る（図６（Ｅ））。
【特許文献１】特開平１１−４６０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記電流狭窄層１０１、１０２は、その膜厚が厚ければ厚い程、活性層４からコンタクト層１１までの距離が長くなるため、光吸収損失を低減でき、また閾値電流や動作電流を低減できて好ましい。
しかしながら、図６（Ｄ）を参照して先に説明したように、この電流狭窄層１０１、１０２の厚さを０．３μｍ以上の厚さまで成長させようとすると、ストライプマスク１４にｎ型Ａｌ0.6Ｇａ0.4Ａｓのポリ結晶が一面に形成されてしまう。このＳｉＯ2からなるストライプマスク１４上のポリ結晶（導電性が低い）を、エッチングで除去するのが困難であり、従って、ポリ結晶を通してストライプマスク１４をエッチングできるエッチング液が沁みこまないため、絶縁性のストライプマスク１４を除去出来ない。このため、コンタクト層１１を形成しても、ポリ結晶及びストライプマスク１４に遮断されて、コンタクト層１１はリッジストライプ９と有効なコンタクトをとることができない。そのため、この電流狭窄層１０１、１０２の厚さを、０．３μｍよりも厚い値に設定することが出来ないといった問題があった。
【００１１】
そこで本発明は、上記問題を解決して、電流狭窄層の厚さを十分に厚く出来るようにし、それによって光吸収損失を低減できて、閾値電流や動作電流も低減できるリッジ導波路型半導体レーザ素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記目的を達成するための手段として、本願発明における第１の発明は、第１導電型の半導体基板上に第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、前記第２導電型のキャップ層上の所定の領域にマスク層を形成する工程と、前記マスク層をマスクとして前記第２導電型のキャップ層と前記第２導電型の第２クラッド層とをエッチング除去することによりリッジストライプを形成する工程と、前記リッジストライプの上面及び両側面を覆うようにして、前記第２導電型のエッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、前記第１導電型の電流狭窄層上にフォトレジストを塗布する工程と、前記フォトレジストをエッチングして前記リッジストライプの上面に形成された前記第１導電型の電流狭窄層の一部を露出させるフォトレジストパターンを形成する工程と、前記露出した一部の第１導電型の電流狭窄層をエッチング除去して前記第２導電型のキャップ層を露出させる工程と、前記フォトレジストパターンを除去した後、前記第１導電型の電流狭窄層及び前記第２導電型のキャップ層上に第２導電型のコンタクト層を形成する工程と、からなることを特徴とするリッジ導波路型半導体レーザ素子の製造方法を提供する。
第２の発明は、第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、前記キャップ層上の所定の領域にマスク層を形成する工程と、前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程を含む半導体レーザ素子の製造方法であって、前記リッジストライプの上面に形成された前記電流狭窄層の上部の少なくとも一部が平坦面であるように形成したことを特徴とするリッジ導波路型半導体レーザ素子の製造方法を提供する。
第３の発明は、第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、前記キャップ層上の所定の領域にマスク層を形成する工程と、前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、前記電流狭窄層を覆ってレジストを塗布する工程と、前記レジストをエッチバックして前記リッジストライプの上面に形成された前記電流狭窄層の一部を露出させる工程と、前記エッチバックされたレジストをマスクとして前記露出された電流狭窄層をエッチング除去して前記キャップ層を露出させる工程を含むリッジ導波路型半導体レーザ素子の製造方法であって、前記エッチング除去される電流狭窄層の開口幅が前記キャップ層の幅よりも小さいことを特徴とするリッジ導波路型半導体レーザ素子の製造方法を提供する。
第4の発明は、第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層及び第２導電型のキャップ層を順次形成する工程と、前記キャップ層上の所定の領域にマスク層を形成する工程と、前記マスク層をマスクとして前記キャップ層と前記第２導電型の第２クラッド層とをエッチングにより除去することによりリッジストライプを形成する工程と、前記リッジストライプの上面及び両側面を含んで、前記エッチングストップ層上に第１導電型の電流狭窄層を形成する工程と、前記電流狭窄層を覆ってレジストを塗布する工程と、前記レジストをエッチバックして前記リッジストライプの上面に形成された前記電流狭窄層の一部を露出させる工程と、前記エッチバックされたレジストをマスクとして前記露出された電流狭窄層をエッチング除去して前記キャップ層を露出させる工程を含むリッジ導波路型半導体レーザ素子の製造方法であって、前記リッジストライプの上面に形成された前記電流狭窄層の上部の少なくとも一部が平坦面であるように形成し、前記電流狭窄層をエッチング除去して前記キャップ層を露出させる工程をドライエッチングにより行い、前記除去される電流狭窄層の開口幅が前記キャップ層の幅よりも小さいことを特徴とするリッジ導波路型半導体レーザ素子の製造方法を提供する。
【発明の効果】
【００１３】
本願発明によれば、電流狭窄層の厚みを十分に厚くでき、もって光吸収損失を低減でき、閾値電流や動作電流も低減できるリッジ導波路型半導体レーザ素子の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、前述した従来例の構成と同一の構成については、同一符号を付し、その説明を省略する。
【実施例１】
【００１５】
図１は、本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例１の製造工程図である。
（第１工程）乃至（第３工程）
本実施例１の製造工程においては、まず、第１工程から第３工程までは、前述した従来例の第１工程（図６（Ａ））から第３工程（図６（Ｃ））までと同様であるので、その説明を省略する。
【００１６】
（第４工程）
前記従来例と同様に第３工程をおえた後、次に、ストライプマスク１４を除去し、例えばＭＯＣＶＤ法により第２回目の成長を行い、ｐ−Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６及びリッジストライプ９の両側面に、厚さ１．０μｍのｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０１Ａ、１０２Ａを形成する。このとき、リッジストライプ９上には、断面が二等辺三角形状であるｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０３Ａが形成される（図１（Ａ））。
【００１７】
（第５工程）
次に、フォトレジスト１９をスピンコート等の方法で全面に塗布する。このとき、フォトレジスト１９は電流狭窄層１０３Ａを覆ってしまうようにする（図１（Ｂ））。
【００１８】
（第６工程）
次に、フォトレジスト１９をアッシング等の方法でエッチバックし、電流狭窄層１０３Ａの頭部が露出するようにした、セルフアライメントで形成されたフォトレジストパターンを得る（図１（Ｃ））。
【００１９】
（第７工程）
次に、前記したフォトレジストパターンをマスクにして、ｎ型Ａｌ0.6Ｇａ0.4Ａｓを選択的にエッチングするウエットエッチング又は非選択的なドライエッチング、又は、上記二種のエッチングの組み合わせによって、電流狭窄層１０３Ａをエッチングし、キャップ層８を露出させる。このとき、フォトレジストパターンでマスクされた部分の電流狭窄層１０３Ａは、左右に電流狭窄層１０３Ａ１，１０３Ａ２として残っている（図１（Ｄ））。
【００２０】
（第８工程）
次に、前記したフォトレジストパターンを除去し、例えばＭＯＣＶＤ法により、第３回目の成長を行い、電流狭窄層１０１Ａ、１０２Ａ、１０３Ａ１、１０３Ａ２及び前工程で露出したキャップ層８上に、ｐ型ＧａＡｓからなるコンタクト層１１Ａを形成する。次いで、コンタクト層１１Ａ上にｐ型オ−ミック電極１２を形成すると共に、ｎ型ＧａＡｓからなる基板２の前記した積層方向と反対側の面上にｎ型オ−ミック電極１３を形成して、リッジ導波路型半導体レ−ザ素子１Ａを得る（図１（Ｅ））。
【００２１】
このように、本実施例１のリッジ導波路型半導体レ−ザ素子の製造方法によって得られるリッジ導波路型半導体レ−ザ素子１Ａにおいては、厚さの厚い（例えば、１．０μｍ）電流狭窄層１０１Ａ、１０２Ａをリッジストライプ９を挟んで形成してある。このとき、キャップ層８上に形成されるｎ型Ａｌ0.6Ｇａ0.4Ａｓのからなる電流狭窄層１０３Ａが形成されるが、これはポリ結晶ではなく、エピタキシャル成長した単結晶である。これは容易にエッチング除去出来る。したがって、キャップ層８上の所定部分の電流狭窄層１０３Ａが除去されているので、キャップ層８上に形成されるコンタクト層１１Ａは、キャップ層８と十分なコンタクトが得られている。この結果、リッジ導波路型半導体レ−ザ素子１Ａは光吸収損失を低減でき、また閾値電流や動作電流を低減できる。
【実施例２】
【００２２】
図２は、本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例２の製造工程図である。
（第１工程）乃至（第３工程）
本実施例２の製造工程においては、実施例１と同様に、まず、第１工程から第３工程までは、前述した従来例の第１工程（図６（Ａ））から第３工程（図６（Ｃ））までと同様であるので、その説明を省略する。
【００２３】
（第４工程）
次に、前記従来例と同様に第３工程をおえた後、次に、ストライプマスク１４を除去し、例えばＭＯＣＶＤ法により第２回目の成長を行い、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６上及びリッジストライプ９の両側面に、厚さ０．７μｍのｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０１Ｂ，１０２Ｂを形成する。このとき、リッジストライプ９のキャップ層８上にもｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０３Ｂが成長・形成されるが、この膜厚では、断面が頂部に平坦部を有する台形状に成長される（図２（Ａ））。
【００２４】
（第５工程）
次に、フォトレジスト１９をスピンコート等の方法で全面に塗布する。このとき、フォトレジスト１９は電流狭窄層１０３Ｂを覆ってしまうようにする（図２（Ｂ））。
【００２５】
（第６工程）
次に、フォトレジスト１９をアッシング等の方法でエッチバックし、電流狭窄層１０３Ｂの頭部が露出するようにした、セルフアライメントで形成されたフォトレジストパターンを得る（図２（Ｃ））。
【００２６】
（第７工程）
次に、前記したフォトレジストパターンをマスクにして、ｎ型Ａｌ0.6Ｇａ0.4Ａｓを選択的にエッチングするウエットエッチング又は非選択的なドライエッチング、又は、上記二種のエッチングの組み合わせによって、電流狭窄層１０３Ｂをエッチングし、キャップ層８を露出させる。このとき、フォトレジスト１９でマスクされた部分の電流狭窄層１０３Ｂは、左右に電流狭窄層１０３Ｂ１，１０３Ｂ２として残っている（図２（Ｄ））。
【００２７】
（第８工程）
次に、フォトレジスト１９を除去し、例えばＭＯＣＶＤ法により、第３回目の成長を行い、電流狭窄層１０１Ｂ、１０２Ｂ、１０３Ｂ１、１０３Ｂ２及び前工程で露出したキャップ層８上に、ｐ型ＧａＡｓからなるコンタクト層１１Ｂを形成する。次いで、コンタクト層１１Ｂ上にｐ型オ−ミック電極１２を形成すると共に、ｎ型ＧａＡｓからなる基板２の前記した積層方向と反対側の面上にｎ型オ−ミック電極１３を形成して、リッジ導波路型半導体レ−ザ素子１Ｂを得る（図２（Ｅ））。
【００２８】
このように、本実施例２のリッジ導波路型半導体レ−ザ素子の製造方法によって得られるリッジ導波路型半導体レ−ザ素子１Ｂにおいては、厚さの厚い（例えば、０．７μｍ）電流狭窄層１０１Ｂ、１０２Ｂをリッジストライプ９を挟んで形成してある。このとき、キャップ層８上に形成されるｎ型Ａｌ0.6Ｇａ0.4Ａｓのからなる電流狭窄層１０３Ｂが形成されるが、これはポリ結晶ではなく、エピタキシャル成長した単結晶である。これは容易にエッチング除去出来る。したがって、キャップ層８上の所定部分の電流狭窄層１０３Ｂが除去されているので、キャップ層８上に形成されるコンタクト層１１Ｂは、キャップ層８と十分なコンタクトが得られている。この結果、リッジ導波路型半導体レ−ザ素子１Ｂは光吸収損失を低減でき、また閾値電流や動作電流を低減できる。
【実施例３】
【００２９】
（第１工程）乃至（第３工程）
本実施例１の製造工程においては、まず、第１工程から第３工程までは、前述した従来例の第１工程（図６（Ａ））から第３工程（図６（Ｃ））までと同様であるので、その説明を省略する。
【００３０】
（第４工程）
従来例と同様に第３工程を行った後、ストライプマスク１４を除去し、例えば、ＭＯＣＶＤ法により第２回目の成長を行い、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６及びリッジストライプ９の両側面に、厚さ１．０μｍのｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０４を形成する。このとき、リッジストライプ９のキャップ層８上に形成される電流狭窄層１０４は台形状となる（図３（Ａ））。この際、ＭＯＣＶＤ法の条件によってはリッジストライプ９の両端部にも電流狭窄層１０４が形成されることがある。
【００３１】
（第５工程）
次に、電流狭窄層１０４上にフォトレジスト１９をスピンコート等の方法で全面に塗布する（図３（Ｂ））。
【００３２】
（第６工程）
次に、フォトレジスト１９をアッシング等の方法でエッチバックし、電流狭窄層１０４の頂部が露出するようにしたセルフアライメントで形成されたフォトレジストパターンを得る（図３（Ｃ））。このとき、キャップ層８の幅Ｗ1よりもフォトレジスト１９の開口幅Ｗ2が小さくなるようにする。
【００３３】
（第７工程）
次に、前記したフォトレジストパターンをマスクとして、例えばｎ型Ａｌ0.6Ｇａ0.4Ａｓを選択的にエッチング液を用いてウェットエッチングによって電流狭窄層１０４をエッチングしてキャップ層８を露出させる（図３（Ｄ））。
図３（Ｄ）に示すように、リッジストライプ９の両端部には電流狭窄層１０４の一部である１０４Ａ1、１０４Ａ2が形成されることになる。
このとき、リッジストライプ９の両端部に形成された電流狭窄層１０４は、フォトレジスト１９によって被覆されているので、エッチング液がリッジストライプ９の両端部まで達することがない。
【００３４】
（第８工程）
次に、フォトレジスト１９を除去した後、例えばＭＯＣＶＤ法により第３回目の成長を行って、電流狭窄層１０４及びリッジストライプ９のキャップ層８上にｐ型ＧａＡｓからなるコンタクト層１１を形成する。このコンタクト層１１上にはｐ型オーミック電極１２を形成すると共に、積層方向と反対側のｎ型ＧａＡｓからなる基板２にｎ型オーミック電極１３を形成してリッジ導波路型半導体レーザ素子を得る（図３（Ｅ））。
【００３５】
以上のように、リッジストライプ９の両端部に形成された電流狭窄層１０４は、フォトレジスト１９によって被覆されているので、エッチング液がリッジストライプ９の両端部まで侵入することがないため、リッジストライプ９の両端が削られることが防止でき、電流リークパスの発生を防止できる。このため、閾値の安定したレーザ特性が得られる。
【実施例４】
【００３６】
（第１工程）乃至（第３工程）
本実施例１の製造工程においては、まず、第１工程から第３工程までは、前述した従来例の第１工程（図４（Ａ））から第３工程（図４（Ｃ））までと同様であるので、その説明を省略する。
【００３７】
（第４工程）
従来例と同様に第３工程を行った後、ストライプマスク１４を除去し、例えば、ＭＯＣＶＤ法により第２回目の成長を行い、ｐ型Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層６及びリッジストライプ９の両側面に、厚さ１．０μｍのｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる電流狭窄層１０４を形成する。このとき、リッジストライプ９のキャップ層８上に形成される電流狭窄層１０４は台形状となる（図４（Ａ））。
【００３８】
（第５工程）
次に、電流狭窄層１０４上にフォトレジスト１９をスピンコート等の方法で全面に塗布する（図４（Ｂ））。
【００３９】
（第６工程）
次に、フォトレジスト１９をアッシング等の方法でエッチバックし、電流狭窄層１０４の頂部が露出するようにしたセルフアライメントで形成されたフォトレジストパターンを得る（図４（Ｃ））。このとき、エッチバック量を調節することにより、キャップ層８の幅Ｗ1よりもフォトレジスト１９の開口幅Ｗ2が小さくなるようにする。
【００４０】
（第７工程）
次に、前記したフォトレジストパターンをマスクとして、例えばｎ型Ａｌ0.6Ｇａ0.4Ａｓを選択的にエッチングする異方性ドライエッチングによって電流狭窄層１０４をエッチングしてキャップ層８を露出させる（図４（Ｄ））。
図４（Ｄ）に示すように、リッジストライプ９の両端部には電流狭窄層１０４の一部である１０４Ａ1、１０４Ａ2が形成されることになる。
このとき、異方性ドライエッチングによれば、リッジストライプ９上に形成された電流狭窄層１０４は、上端部から幅Ｗ2と同じ幅でエッチングされていくので、リッジストライプ９の両端部が削られることがない。
【００４１】
（第８工程）
次に、フォトレジスト１９を除去した後、例えばＭＯＣＶＤ法により第３回目の成長を行って、電流狭窄層１０４及びリッジストライプ９のキャップ層８上にｐ型ＧａＡｓからなるコンタクト層１１を形成する。このコンタクト層１１上にはｐ型オーミック電極１２を形成すると共に、積層方向と反対側のｎ型ＧａＡｓからなる基板２にｎ型オーミック電極１３を形成してリッジ導波路型半導体レーザ素子を得る（図４（Ｅ））。
【００４２】
以上のように、異方性ドライエッチングを用いているので、電流狭窄層１０４が上端部から幅Ｗ2と同じ幅でエッチングされていくので、リッジストライプ９の両端部が削られることが防止でき、電流リークパスが生じないため閾値の安定したレーザ特性が得られる。
【図面の簡単な説明】
【００４３】
【図１】本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例１の製造工程図である。
【図２】本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例２の製造工程図である。
【図３】本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例３の製造工程図である。
【図４】本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例４の製造工程図である。
【図５】従来例のリッジ導波路型半導体レ−ザ素子を示す断面構成図である。
【図６】従来例のリッジ導波路型半導体レ−ザ素子の製造工程図である。
【符号の説明】
【００４４】
１…リッジ導波路型半導体レ−ザ素子、２…基板、３…ｎ型クラッド層、４…活性層、５…ｐ型第１クラッド層、６…エッチングストップ層、７…ｐ型第２クラッド層、８…キャップ層、９…リッジストライプ、１１，１１Ａ，１１Ｂ…コンタクト層、１２…ｐ型オーミック電極、１３…ｎ型オーミック電極電極、１４…ストライプマスク、１９…フォトレジスト、１０１，１０１Ａ，１０１Ｂ，１０２，１０２Ａ，１０２Ｂ，１０３，１０３Ａ，１０３Ｂ，１０３Ａ１，１０３Ａ２，１０３Ｂ１，１０３Ｂ２、１０４…電流狭窄層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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