(57)【要約】【課題】ディスプレイインタフェースによってディスプレイ装置に、多数のデータポートによってホストデバイスに結合されたディスプレイコントローラを提供する。【解決手段】実行可能な命令および関連付けられたデータを処理するよう構成されたプロセッサ、および実行可能な命令および関連付けられたデータおよびディスプレイ装置に対応するＥＤＩＤを記憶する単一のメモリデバイス、および単一のメモリデバイスをデータポートによってホストデバイスに結合するブリッジ部分を含み、ディスプレイコントローラが電源オフ状態であるブートアッププロセスのあいだのようなディスプレイコントローラが電源オフ状態であるときでさえも、ブリッジ部分は、常に電源オン状態であることによって、ホストデバイスによる単一のメモリデバイスへのアクセスを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれが適切なタイプのビデオソースに接続されえる多数のデータポートおよび実行可能な命令および関連付けられたデータを処理するよう構成されたプロセッサを有するディスプレイコントローラ内の単一のメモリデバイスのメモリ空間を区切る方法であって、
前記メモリ空間の第１部分に、前記実行可能な命令および関連付けられたデータを記憶するよう割り当てること、および
前記メモリ空間の第２部分に、拡張ディスプレイ識別データを記憶するよう割り当てること
を備え、
前記第１および第２部分は、前記ディスプレイコントローラの電源状態に関係なく、前記データポートおよび／または前記プロセッサによってアクセスのために常に利用可能である方法。
【請求項２】
請求項１に記載の方法であって、前記メモリ空間の前記第２部分を割り当てることは、
前記メモリ空間の第２部分の第３部分に、アナログ拡張ディスプレイ識別データを記憶するよう割り当てること、および
前記メモリ空間の第２部分の第４部分に、ディジタル拡張ディスプレイ識別データを記憶するよう割り当てること
を備える方法。
【請求項３】
請求項２に記載の方法であって、前記データポートのいくつかはアナログデータポートであり、前記データポートのいくつかはディジタルデータポートである方法。
【請求項４】
請求項３に記載の方法であって、前記アナログデータポートは選択的に前記アナログ拡張ディスプレイ識別データを取り出す方法。
【請求項５】
請求項３に記載の方法であって、前記ディジタルデータポートは選択的に前記ディジタル拡張ディスプレイ識別データを取り出す方法。
【請求項６】
請求項１に記載の方法であって、
電源オフモードにおいて前記データポートのうちの選択されたものを経由して前記ホストデバイスによって前記メモリデバイスに電力を供給すること、および
電源オンモードにおいてオンボード電源だけによって前記メモリデバイスに電力を供給すること
をさらに備える方法。
【請求項７】
請求項１に記載の方法であって、前記データポートはそれぞれＩ２Ｃ準拠データバスを経由して前記メモリデバイスに接続される方法。
【請求項８】
請求項７に記載の方法であって、
Ｉ２Ｃ準拠を維持するように、適切なＥＤＩＤを前記リクエストしているポートによって前記メモリデバイスから取り出すことおよびプロセッサメモリアクセスリクエストを調停すること
をさらに備える方法。
【請求項９】
請求項８に記載の方法であって、前記ディジタルポートはＤＶＩポートであり、前記アナログポートはＶＧＡポートである方法。
【請求項１０】
請求項９に記載の方法であって、
前記ディスプレイがディジタルディスプレイかアナログディスプレイかを決定すること、
前記ディスプレイがアナログまたはディジタルであるかに基づいて前記適切なポートをアクティベートすること、および
前記ディスプレイがアナログまたはディジタルであるかに基づいて前記単一のメモリデバイスの前記適切な部分にアクセスすること
をさらに備える方法。
【請求項１１】
ディスプレイインタフェースによってディスプレイ装置に、多数のデータポートによってホストデバイスに結合されたディスプレイコントローラであって、
実行可能な命令および関連付けられたデータを処理するよう構成されたプロセッサ、および
前記ディスプレイコントローラの電源状態に関係なく、前記データポートおよび／または前記プロセッサによるアクセスのために常に利用可能である、前記実行可能な命令および関連付けられたデータおよび前記ディスプレイ装置に対応するＥＤＩＤを記憶する単一のメモリデバイス
を備えるディスプレイコントローラ。
【請求項１２】
請求項１１に記載のディスプレイコントローラであって、
前記データポートおよび前記単一のメモリデバイスを結合するブリッジ部分
をさらに備え、
前記ブリッジ部分および前記単一のメモリデバイスは、電源ダウンモードにおいて必要に応じて前記ホストデバイスが前記適切なＥＤＩＤを前記単一のメモリデバイスからアクセスおよび取り出しできるように、前記ホストデバイスによって共に電源供給される
ディスプレイコントローラ。
【請求項１３】
請求項１１に記載のディスプレイコントローラであって、前記単一のメモリデバイスは不揮発性ランダムアクセスメモリデバイスであるディスプレイコントローラ。
【請求項１４】
請求項１１に記載のディスプレイコントローラであって、前記ディスプレイコントローラは、アナログタイプディスプレイおよび／またはディジタルタイプディスプレイを制御するよう適切に構成されたデュアルポートコントローラであるディスプレイコントローラ。
【請求項１５】
請求項１１に記載のディスプレイコントローラであって、前記ＥＤＩＤの記憶のために割り当てられた前記単一のメモリデバイスの前記部分は、アナログＥＤＩＤ部分およびディジタルＥＤＩＤ部分にさらに区切られるディスプレイコントローラ。
【請求項１６】
請求項１５に記載のディスプレイコントローラであって、
前記ディスプレイがアナログまたはディジタルディスプレイのどちらかを決定するよう構成されたディスプレイタイプ決定器、および
前記ディスプレイタイプ決定器に結合された、前記ディスプレイタイプの前記決定の結果に基づいて前記ポートのうちの適切な１つをアクティベートするよう構成されたポートアクティベータ
をさらに備えるディスプレイコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置に関する。より具体的には、本発明は、ディジタルおよびアナログの両方のディスプレイ情報を記憶することができる単一のメモリデバイスにディスプレイ装置がアクセスできるようにする方法および装置を記述する。
【背景技術】
【０００２】
コンピュータでは、基本入出力システム（ＢＩＯＳ）は、モニタが存在するかを決定するために、コンピュータのポートにクエリーを送る。もしモニタが存在するなら、ＢＩＯＳは、典型的にはモニタ内の読み出し専用メモリ（ＲＯＭ）に含まれる標準化されたデータをダウンロードする。この標準化されたデータは、モニタのタイプ、モデルおよび機能のような情報を含むモニタに関する情報を含む拡張ディスプレイ識別データ（ＥＤＩＤ）と典型的には呼ばれる。典型的にはＢＩＯＳは、そのコンピュータによってサポートされる全てのさまざまなモニタをリストするテーブルを含む。モニタがポートに接続されるとき、ＢＩＯＳは、ＥＤＩＤから選択された情報を読み出し、そのＥＤＩＤをＢＩＯＳに記憶されたモニタデータと比較する。標準化されたプロトコルは、モニタの電源がオフにされているときでさえも、ＢＩＯＳがモニタの情報を読み出すことを要求する。この場合、少量の電力がコンピュータによってモニタコネクタを通してモニタに供給され、ＥＤＩＤ記憶デバイスを動作させ、それにアクセスする。
【０００３】
もしＥＤＩＤおよびＢＩＯＳに記憶されたモニタデータとの一致が見られるなら、コンピュータシステムは、この特定のタイプのモニタおよびその機能を利用するよう構成される。例えば、もしモニタがボリュームコントロールまたはスリープボタンを有するなら、コンピュータは、この機能をサポートするよう構成される。しかし、もしＥＤＩＤからの情報がＢＩＯＳに記憶されたモニタデータと一致しないなら、コンピュータは、それが「レガシー」モニタと通信していると想定する。レガシーモニタは、比較的古い、時代遅れのモニタのような基本的な機能を有するモニタを指す語である。よってＢＩＯＳは、コンピュータをデフォールトのコンフィギュレーションに構成して、レガシーモニタと動作する。
【０００４】
現在、ＤＤＣモニタ（ディスプレイデータチャネル）は、モニタの解像度およびリフレッシュレートのようなモニタの機能に関するＥＤＩＤを記憶するＥＥＰＲＯＭのような記憶デバイスを含む。ＥＤＩＤフォーマットは、より高いモニタ／ホストコンピュータ互換性を促進するためにＶＥＳＡ（ビデオ電子装置規格化協会）によって開発された標準データフォーマットである。現時点において、現在のＥＤＩＤフォーマットは１９９４年８月１２日付けのDisplay Data Channel(DDC.TM.) Standard, version 1.0 revision 0のAppendix D（ＤＤＣ．ＴＭ．）において記述される。ＤＤＣモニタを利用するパーソナルコンピュータについては、システムソフトウェアは、ＤＤＣ関連のモニタ内に記憶されるＥＤＩＤにアクセスする。このシステムソフトウェアは、システムにインストールされているビデオコントローラのタイプも決定する。ビデオコントローラは、モニタに送られるビデオデータを制御および構成するのに用いられる。それからシステムソフトウェアは、ＤＤＣモニタから得られるリフレッシュレートをビデオコントローラの能力と比較し、モニタを制御するビデオコントローラにおいて設定される適切なリフレッシュレートを決定する。
【０００５】
典型的にはＥＤＩＤは、モニタの電源が落ちているときでさえも、ホストがアクセス可能なディスプレイ情報である。「デュアルインタフェース」（アナログおよびディジタルの両方のコネクタがサポートされる）をサポートするモニタにおいて、典型的には２つの別個の標準ＥＤＩＤ  ＲＯＭデバイスが存在し、これらはフラットパネルコントローラボード上に位置し、これらＲＯＭがアナログおよびディジタルＥＤＩＤを記憶する。ＥＤＩＤは専用のＤＤＣバスを介してアクセスされる。従来のデュアルパネルフラットパネルコントローラ設計においては、２つのＥＤＩＤ  ＲＯＭデバイスは、フラットパネルコントローラ上にあり、アナログＥＤＩＤ  ＲＯＭについてはアナログケーブル（ＶＧＡ  ＤＤＣケーブル）で、ディジタルＥＤＩＤ  ＲＯＭについてはディジタルケーブルでホスト電源から電源供給されている。２つのＥＤＩＤ  ＲＯＭデバイスをフラットパネルコントローラボード上に設けるコストは高い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、現在のコストプレッシャーのある市場では、２つのＥＤＩＤ  ＲＯＭデバイスを持つことなくＤＤＣポートを通してＥＤＩＤをサポートするソリューションの要求がある。
【課題を解決するための手段】
【０００７】
単一のメモリからアナログおよびディジタルＥＤＩＤの両方をサポートする方法および装置が記載される。
【０００８】
ある実施形態において、それぞれが適切なタイプのビデオソースに接続されえる多数のデータポートおよび実行可能な命令および関連付けられたデータを処理するよう構成されたプロセッサを有するディスプレイコントローラ内の単一のメモリデバイスのメモリ空間を区切る方法が記載される。この方法は、前記メモリ空間の第１部分に、前記実行可能な命令および関連付けられたデータを記憶するよう割り当てること、および前記メモリ空間の第２部分に、拡張ディスプレイ識別データを記憶するよう割り当てることを備え、前記第１および第２部分は、前記ディスプレイコントローラの電源状態に関係なく、前記データポートおよび／または前記プロセッサによってアクセスのために常に利用可能である。
【０００９】
ディスプレイインタフェースによってディスプレイ装置に、多数のデータポートによってホストデバイスに結合されたディスプレイコントローラは、実行可能な命令および関連付けられたデータを処理するよう構成されたプロセッサ、および前記実行可能な命令および関連付けられたデータおよび前記ディスプレイ装置に対応するＥＤＩＤを記憶する単一のメモリデバイス、および前記単一のメモリデバイスを前記データポートによって前記ホストデバイスに結合するブリッジ部分を含み、前記ディスプレイコントローラが電源オフ状態であるブートアッププロセスのあいだのような前記ディスプレイコントローラが電源オフ状態であるときでさえも、前記ブリッジ部分は、常に電源オン状態であることによって、前記ホストデバイスによる前記単一のメモリデバイスへのアクセスを提供し、前記ブリッジ部分および前記単一のメモリデバイスは前記ホストデバイスによって共に電源供給されることによって、前記ホストデバイスは必要に応じて前記単一のメモリデバイスから前記適切なＥＤＩＤをアクセスおよび取り出しができる。
【発明を実施するための最良の形態】
【００１０】
本発明の特定の実施形態が詳細に参照され、その例が添付の図面に示される。本発明は、特定の実施形態について記載されるが、本発明を記載された実施形態に限定するよう意図されないことが理解されよう。逆に、添付の特許請求の範囲によって規定されるように、本発明の精神および範囲内に含まれえるよう代替物、改変物、および等価物を含むよう意図される。
【００１１】
ＤＤＣモニタ（ディスプレイデータチャネル）は、モニタの解像度およびリフレッシュレートのようなモニタの機能に関するＥＤＩＤを記憶するＥＥＰＲＯＭのような記憶デバイスを含む。「デュアルインタフェース」（すなわちアナログおよびディジタルの両方のコネクタがサポートされる）をサポートするモニタにおいて、典型的には２つの別個の標準ＥＤＩＤ  ＲＯＭデバイスが存在し、これらはフラットパネルコントローラボード上に位置し、これらＲＯＭがそれぞれアナログおよびディジタルＥＤＩＤを記憶する。ＥＤＩＤ  ＲＯＭデバイスに加えて、モニタも、典型的にはシリアル周辺インタフェース（ＳＰＩ）フラッシュシリアルＲＯＭとして構成されたプログラム可能なＲＯＭデバイスとして構成された関連付けられたプログラムメモリ記憶を有するプロセッサをそれ自身が含むモニタコントローラを含む。ＳＰＩフラッシュＲＯＭは、それ自身におけるパネルを制御する重要なファームウェアルーチンを保持するためにフラットパネルコントローラボード上で必要とされる。これらルーチンは、必要なコマンドをある時刻において実行するために我々のオンチップマイクロコントローラによって呼ばれる。シリアル周辺インタフェース（ＳＰＩ）は、フルデュープレクスモードで動作する、シリアル（すなわち一度に１ビットずつ）のデータ交換を多くのデバイス（少なくとも１つはマスタと呼ばれ、その他はスレーブと呼ばれる）の間で可能にするインタフェースであることに注意されたい。フルデュープレクスであるとは、同時に双方向にデータが転送されえることを意味する。ＳＰＩは、中央処理ユニット（ＣＰＵ）および周辺装置の間での通信のためにシステムで最もしばしば採用される。２つのマイクロプロセッサをＳＰＩによって接続することも可能である。
【００１２】
このことを頭に入れて、本発明は、ＥＤＩＤを記憶するためにプロセッサメモリ（ＳＰＩフラッシュシリアルＲＯＭのような）の使用されない部分（群）を利用することによって、ＥＤＩＤを記憶するための外部メモリデバイスの高価な使用をなくす。このようにして、ＥＤＩＤを記憶するために既にプロセッサに利用可能なＳＰＩフラッシュＲＯＭを用いることによって、本発明は、ＥＤＩＤだけを記憶するため専用であった別個のＲＯＭを持つコストを削減する。このようにして、ＥＤＩＤは、２つの別個のＥＤＩＤ  ＲＯＭデバイスを有することなく、ＤＤＣポート（もし必要ならアナログおよびディジタルの両方）に利用可能になる。
【００１３】
本発明は、ここでディスプレイコントローラ回路について記載される。ディスプレイコントローラは、任意の個数および種類のフラットパネルディスプレイモニタにおいて用いるのに適するフラットパネルディスプレイコントローラについて記載されるが、本発明のコントローラ回路は、適切とみなされる任意のタイプのディスプレイのために適することに注意されたい。したがって、ここで記載されるフラットパネルディスプレイは、コンピュータおよびディスプレイを必要とする他の装置と共に用いるのに適する液晶ディスプレイ（ＬＣＤ）タイプのモニタを含む。
【００１４】
図１は、本発明のある実施形態による本発明のディスプレイコントローラ１０２の実現例を含むシステム１００を示す。示されるように、ディスプレイコントローラ１０２は、ディスプレイ１０７に関連付けられたＥＤＩＤを、プロセッサ１０４によって処理される実行可能な命令および関連付けられたデータを記憶するためのメモリ位置１０９とは別個で、異なる特定のメモリ位置において記憶するよう構成されたＳＰＩ−ＲＯＭ１０６の形態をとるメモリデバイス１０６に結合されたプロセッサ１０４を含む。記載される実施形態において、システム１００は、外部ビデオソース１１０（コンピュータまたはＰＣホストのような）およびディスプレイコントローラ１０２の間の転送リンクを提供する多くのデータポート１０８も含む。一般に言って、システム１００は、任意の個数およびタイプのデータポート１０８を含みえるが、ここでの説明のために、システム１００は、ディスプレイデータチャネル（ＤＤＣ）タイプのディジタルポート（ＤＤＣ−ＤＶＩポート１０８ａと呼ばれる）およびＤＤＣアナログデータポート（ＤＤＣーＶＧＡポート１０８ｂと呼ばれる）を含むデュアルインタフェースタイプのシステムであるとされる。ディスプレイコントローラ１０２は、アナログディスプレイについてはＤＤＣーＶＧＡポート１０８ｂを、ディジタルディスプレイについてはＤＤＣーＤＶＩポート１０８ａを用いてビデオソース１１０へケーブル１１２によって結合される。ＤＤＣ標準は、モニタと、それが接続されるビデオソース中に含まれるディスプレイアダプタとの間の通信チャネルを定義する標準であることに注意されたい。モニタは、このチャネルを用いてそのアイデンティティおよび能力をディスプレイアダプタに伝える。
【００１５】
記載された実施形態において、ＳＰＩ−ＲＯＭ１０６は、仮想ＥＤＩＤ部１１４を含むように区切られ、この仮想ＥＤＩＤ部１１４はさらに、アナログディスプレイデータを記憶するのに用いられるアナログＥＤＩＤ部１１６、およびディジタルディスプレイデータを記憶するのに用いられるディジタルＥＤＩＤ部１１８に区切られる。特定の実現例において、アナログＥＤＩＤ部１１６は、メモリ位置０００〜１００に広がり、一方、ディジタルＥＤＩＤ部１１８は、メモリ位置１０１〜１ＦＦに広がるが、もちろん適切とみなされる任意のやり方で構成されえる。
【００１６】
コントローラ１０２の一部は、ＤＤＣーＶＧＡポート１０８ｂおよびＤＤＣ−ＤＶＩポート１０８ａと、ＳＰＩフラッシュＲＯＭ１０６との間のブリッジとして働くブリッジ部１２０と呼ばれるものに区切られる。（このブリッジ部１２０は、図２を参照してさらに詳細が以下に記載される。）ブリッジ部１２０はアナログ部１２２も含むことに注意されたい。動作のあいだ、ポート１０８のうちの１つからの任意のＥＤＩＤリードリクエストは、適切なＥＤＩＤを記憶するＲＯＭ１０６の該当部分（アナログデータについては部分１１６であり、ディジタルデータについては部分１１８である）にアクセスすることによってブリッジ部１２０によって処理される。さらにブリッジ部１２０は、ＳＰＩフラッシュＲＯＭ１０６から読み出されたデータをリクエストしているポートに戻す。
【００１７】
記載される実施形態において、コントローラ１０２は、ＳＤＡ（Serial DAta line、シリアルデータライン）およびＳＣＬ（Serial CLock line、シリアルクロックライン）の２つのアクティブな双方向ワイヤおよびグラウンド接続を有する集積回路群間の通信リンクを記述するインターＩＣバス（Ｉ２Ｃ）プロトコルに準拠する。Ｉ２Ｃバスに接続された各デバイスは、機能に依存して、レシーバおよび／またはトランスミッタとして働きえるそれ自身のユニークなアドレスを有する。例えば、ＬＣＤドライバはレシーバだけとして働くが、一方、メモリまたはＩ／Ｏチップは、トランスミッタおよびレシーバの両方として働きえる。
【００１８】
したがって、Ｉ２Ｃバースト読み出しのあいだ、ブリッジ部１２０は、ＥＤＩＤ関連データのそれぞれのバイトを、情報のシリアルビットに変換し、それをリクエストしているＤＤＣポートの２ワイヤＩ２Ｃバス上で転送する。オフモード（OFF_Mode）と呼ばれる期間のあいだ（アナログビット１２２によって検出されるようにオンボード電源レギュレータ１２４がオフである）、外部電源１２６からの電力は、ＤＤＣポート群（すなわちＤＤＣ−ＤＶＩポート１０８ａまたはＤＤＣーＶＧＡポート１０８ｂ）のうちのアクティブなもののいずれかによって、ケーブル１１２およびその関連付けられたチャネルを介して図３に示されるようにコントローラ１０２およびＳＰＩ−ＲＯＭ１０６に供給される。このようにして、コントローラ１０２中に含まれる電源レギュレータ１２４が電源オフであるときでさえも、ブリッジ部１２０およびＲＯＭ１０６は、ブートアップのあいだに必要なＥＤＩＤを提供するのに充分な電力をやはり受け取る。電源切り替えの遷移のあいだ（すなわちオンボード電源レギュレータ１２４がオフであるオフモード（OFF_MODE）およびオンボード電源レギュレータ１２４がオンであるオンモード（ON_MODE）の間、およびその逆）、アナログ部１２２は、オンボード電源レギュレータ１２４がオフからオンに切り替わるとき、およびその逆に切り替わるときを検出する。オフモードのあいだ、ブリッジ部１２０およびＳＰＩフラッシュＲＯＭ１０６の両方は、ケーブル１１２によってＤＤＣポート１０８のうちの一方または他方によって電源が共に供給される。記載された実施形態において、電源１２６は、図３に示されるカスケードダイオード３０２の２つのブランチを通して電力を供給するよう働く（簡単のためにコネクタ群のうちの１つしか示されないことに注意）。オフモード（実質的に電源が入っているコントローラ１０２の唯一の部分がブリッジ部１２０であるとき）におけるラッチアップ問題を避けるために、ブリッジ部１２０中のディジタルロジックは既知の状態に設定される。
【００１９】
電源がオフからオンに移行する場合、アナログ部１２２は、オンボードレギュレータ１２４がアクティブであり、電力を供給していることを検出し、その結果、電源１２６から電力を供給しているＤＤＣポート群１０８のうちのアクティブなものから、新しくアクティブになったオンボードレギュレータ１２４へ切り替わる。このようにして、ブリッジ部１２０は常に電力を受け取るが、それはオンボードおよびオフボード電源の間の任意の電力遷移が検出され、適切な切り替えアクションがとられることによって、電力切り替えのグリッチを避けることができるからである。
【００２０】
オフからオンへの電力遷移のあいだ（すなわち電源レギュレータ１２４がオンにされるとき）、任意の終わっていないＥＤＩＤリードサイクルは、そのサイクルの終わりまで継続することが許されることに注意されたい。この説明のコンテキストにおいて、未完了のＥＤＩＤリードサイクルとは、リクエストしているＤＤＣポートがＥＤＩＤをＲＯＭ１０６から読み出しているが、Ｉ２Ｃストップ条件にまだ到達していない状況である。ＥＤＩＤリード操作を完了するのに必要とされる期間のあいだ、コントローラ１０２は、任意の後続のＥＤＩＤリードリクエストについてオンモードへと切り替える前に、未完了のＥＤＩＤリードサイクルの終わりを待つ。オンボード電源レギュレータ１２４がオンにされるときの期間のあいだ（オンモード）、ブリッジ部１２０は、他のクライアントデバイスおよびポート１０８からＳＰＩフラッシュＲＯＭ１０６へのＥＤＩＤリードリクエストについてプロセッサ１０４のサービスリクエスト群間で調停をする。
【００２１】
ブリッジ部１２０のアナログ部１２２中に位置する自動アクティビティ検出回路１２８（以下により詳細に記載される）は、コントローラ１０２中の電源レギュレータ１２４が電源オンまたはオフになるときを検出するよう設計される。記載される実施形態において、この検出は、現在のＴＣＬＫアクティビティの決定に基づいており、ここでＴＣＬＫは、フラットパネルコントローラ内部クロックである。例えば、ＴＣＬＫアクティビティは、オンボード水晶クロックがアクティブであり、電源レギュレータ１２４がオンであると決定されることを示し、一方、ロウのＴＣＬＫアクティビティは、電源レギュレータ１２４がオフであると決定されることを示す。
【００２２】
オフモードのあいだは限られた電力バジェットしかないので、オンボード電源レギュレータ１２４がオフのときは、ＲＣベースの低周波数クロックがアクティベートされて、ブリッジ回路１２０およびＳＰＩフラッシュＲＯＭクロック（SPI _Flash ROM clock）を駆動する。しかしオンモードのあいだは、ＳＰＩフラッシュＲＯＭ１０６およびブリッジ回路１２０の両方のための電力がそれからオンボード電源レギュレータ１２４から供給されるので、低周波数クロックがオフにされ、オンボード水晶クロックがアクティベートされる。このようにして、シームレスにクロックを切り替えることによって、ＥＤＩＤリードまたはフラットパネルコントローラ動作のあいだのグリッチまたは誤動作はまず起こらない。
【００２３】
電源オフモードのあいだ、仮想ＥＤＩＤ動作のために必要とされる電力は、電源１２６によって発生され、ケーブル１１２によって供給される。しかし電源オンモードにおいては、コントローラ１０２がより高いクロック周波数において動作するので電流要件が高くなる。この状況において、ケーブル１１２は、必要な電流を維持できないので、ケーブル１１２からオンボード電源レギュレータ１２４へ切り替えることが必要である。しかし、この切り替えをイネーブルにするために満たされなければならない２つの条件が存在する。任意のディスプレイ製品において、内部発振器、外部発振器またはクロック源で発生されえるレファレンスクロック（ＴＣＬＫ）についての要件が存在する。このクロックの存在は、チップが電源オンモードにあることを示す。自動アクティビティ検出回路１２８は、このクロック信号ＴＣＬＫを見て、クロックがトグルしているかロウであるかに基づいてコンデンサを充電する。このコンデンサ電圧は、増幅器またはインバータを駆動し、もしそれが増幅器またはインバータのスレッショルド電圧を超えるなら、ロジック状態変化を起こす。例えば、ディスプレイ製品において、一般にマイクロコントローラインタフェースが存在し、いったんコントローラが電源オンモードにあるとそのレジスタビットを変化させることが可能である。上述のように、ＴＣＬＫ信号それ自身は、電源切り替えを行うのに充分である。システムをよりロバストにするために、ＴＣＬＫに加えて、レジスタビットからの信号が検出され、これは電源オフモードにおいてはロウつまり「０」である。しかしいったん電源がオンになると、このビットは、低周波数モードを用いてハイつまり「１」になるようにプログラムされえる。このビットおよびＴＣＬＫ（ａｃｔおよび／ａｃｔ）の論理組み合わせが電源切り替えを行うのに用いられる。
【００２４】
説明されるコントローラ１０２はＩ２Ｃ準拠であるので、Ｉ２Ｃプロトコル仕様書は、データ転送を開始するＩ２Ｃバスに接続される任意の回路がバスマスタであると考えられ、そのときにそのバスに接続された全ての他の回路をバススレーブと格を落としてみなすようにすると記述している。Ｉ２Ｃプロトコルにおいて、スレーブがマスタのリードまたはライトコマンドに追従できないとき、スレーブは、Ｉ２Ｃクロック（２つのワイヤＩ２Ｃのうちの１つ）をロウにホールドする（クロックストレッチングと呼ばれる）ことによってバスをホールドする（すなわちバスアクティビティを止める）。したがって、コントローラ１０２はビデオソース１１０（ＰＣホストのような）をマスタとして使われるので、ＰＣホスト１１０がＥＤＩＤをＤＤＣ−ＶＧＡ１０８ｂまたはＤＤＣ−ＤＶＩポート１０８ａのいずれかを通してＲＯＭ１０６から読み出したいとき、ＶＥＳＡ標準は、コントローラ１０２が、ポート１０８に接続されたバス群のうちのいずれかをホールドすることを許さない。換言すれば、ＶＥＳＡ標準は、ＲＯＭ１０６が常に利用可能であり、ＰＣホスト１１０はＥＤＩＤをＲＯＭ１０６からＤＤＣポート１０８のうちの一方または他方を通して読み出せると想定している。したがって、ＶＥＳＡ標準に準拠しながらも、Ｉ２Ｃ準拠のままであるために、調停回路１３０は、ＲＯＭ１０６を読み出すことを必要とするコントローラ１０２内の他のクライアントからのリクエストと併せて、デバイスＥＤＩＤリードリクエストの双方の実行を提供する。具体的な実施形態において、調停スキームは、ＲＯＭから読み出されたＥＤＩＤデータを保持するＦＩＦＯ１３２を利用する。リクエストしているＶＧＡ  ＤＤＣポートがＦＩＦＯ１３２（バイト単位で）を読み出すあいだ、データのそれぞれのバイトはリクエストしているＤＤＣポート（シリアルＩ２Ｃポート）を通してビット単位で送られる。ＦＩＦＯ１３２がほとんど空になるとき、ＦＩＦＯ１３２は、任意の進行中のＥＤＩＤリードリクエストを満足させるために再びＲＯＭ１０６へのアクセスが認められ、一方、他のリクエストしているクライアントは、ＦＩＦＯ１３２が適切なデータで満たされるときまで、割り込みがなされる。
【００２５】
図２は、本発明のある実施形態によるブリッジ回路２００を示す。ブリッジ回路２００は、図１に示され説明されたブリッジ回路１２０の特定の実現例であることに注意されたい。ブリッジ回路２００は、ＤＤＣポート１０８のそれぞれについてＤＤＣポートコントローラブロック２０２（ポート１０８ａに関連付けられた２０２ａおよび１０８ｂに関連付けられた２０２ｂ）を含む。電源レギュレータ１２４が電源オフであるとき（オフモード（Off_Mode））、電力はＤＤＣポートケーブル（ＶＧＡ／ＤＶＩ）のいずれかによって供給され、電力はチップのブリッジ部およびＳＰＩフラッシュＲＯＭ（SPI_FLASH ROM）１０６に与えられる。この時間のあいだ、ＤＤＣポートコントローラブロック２０２（ＶＧＡ／ＤＶＩ）のうちの１つは、ＥＤＩＤリードリクエストをＳＰＩステートマシン（SPI_SM）コントローラ２０４に送る責任を担う。SPI_SMコントローラ２０４は、ＥＤＩＤリードリクエストを処理してリクエストされたデータを、ＳＰＩフラッシュＲＯＭ１０６の適切な部分から読み出し、読み出されたデータを適切なＤＤＣポートコントローラ２０２へと返す。ＤＤＣポートコントローラ２０２は今度は、ＥＤＩＤ関連のデータのそれぞれのバイトを、情報のシリアルビットに変換し、それをアクティブなＤＤＣポート１０８のＩ２Ｃバス上で転送する。
【００２６】
上述のように、Ｉ２Ｃプロトコルにおいて、スレーブデバイスがマスタリードまたはライトコマンドに追いつけないときは、スレーブデバイスは、Ｉ２Ｃクロック（２つのワイヤのＩ２Ｃのうちの１つ）をロウにホールドする（クロックストレッチング）ことによって、バスを占有してそれ以上のアクティビティをできなくしえる（バスのアクティビティを麻痺させるような）。説明される実施形態において、フラットパネルコントローラ１０２はスレーブデバイスであり、ＰＣホストはマスタである。ＰＣホストがＥＤＩＤデータをＶＧＡ  ＤＤＣポート１０８ｂまたはＤＶＩ  ＤＤＣポート１０８ａのいずれかを通してＲＯＭ１０６から読み出したいとき、ＶＥＳＡ標準は、ＲＯＭ１０６が常に利用可能であると想定する（すなわちＰＣホストは、ＤＤＣポート１０８を通してＲＯＭからＥＤＩＤデータを読み出せる）。したがってＶＥＳＡ標準は、データがレディではないとき、リクエストしているＤＤＣポート１０８をホールドするためのスレーブデバイス（コントローラ１０２）を提供しない。したがって、ＶＥＳＡ標準に準拠したままであるために、調停ブロック１３０は、プロセッサ１０４がＥＤＩＤリードリクエストレートと共に、ＲＯＭ１０６へのアクセスを要求するフラットパネルコントローラ１０２内の他の回路からのリクエストにも追従することができるようにする調停サービスを提供する。
【００２７】
ＲＯＭアクセスリクエストの調停を促進するために、ＦＩＦＯ１３４（この場合８バイトの深さである）は、ＲＯＭ１０６から読み出されたＥＤＩＤを保持する。リクエストしているＤＤＣポートインタフェースブロックは、リクエストされたＥＤＩＤをＦＩＦＯ１３２から読み（バイト単位で）、データのそれぞれのバイトをリクエストしているＤＤＣポートを通してビット単位でＰＣホスト１１０に送る。ＦＩＦＯ１３２がほとんど空であるとき、プロセッサ１０４は、さらなるリクエストされたＥＤＩＤでＦＩＦＯ１３２を埋めるために、プロセッサ１０４が他のリクエストしているクライアントデバイスを割り込みすることが必要となるかもしれないことを示すフラグが立てられる。このようにして、リクエストしているＤＤＣポートは、クロックストレッチングに頼る必要なく、必要に応じてＲＯＭ１０６へのアクセスが提供され、それによりＶＥＳＡ標準への準拠を保つ。ＦＩＦＯ１３２が満たされているとき、プロセッサ１０４はフラグをはずし、任意の他のリクエストするクライアントはＲＯＭ１０６へのアクセスを許される。
【００２８】
図４は、本発明のある実施形態による例示的自動アクティビティ検出回路４００を示す。自動アクティビティ検出回路４００は、コントローラ中の電源レギュレータが電源オンまたはオフにされるときを検出するよう設計される。電源レギュレータが電源オンにされるとき、ＴＣＬＫはトグルし、そうではなく電源レギュレータが電源オフされるとき、ＴＣＬＫは０である。自動アクティビティ検出回路４００は、ＴＣＬＫがトグルし、ノードＮ１が高電圧に昇圧し、よってノードＮ２をハイにするとき、コンデンサＣ１を充電する。もしレジスタ制御からのiCORE_DETECTがハイにセットされるなら、ノードＮ３はハイになり、その結果、出力ＡＣＴ信号はハイになり、これはコントローラ電源がオンであることを示す。ＡＣＴは、iEDID_EN_PADイネーブル信号（これはボンドオプション信号（bond option signal）である）によっても１にセットされえる。
【００２９】
代わりに、ＴＣＬＫがゼロであるとき、コンデンサＣ１は充電しておらず、高インピーダンス抵抗Ｒ２はノードＮ１をプルダウンして、その結果、ノードＮ２がロウになり、これはノードＮ３をロウにし、結果として出力ＡＣＴ信号はロウになり、これはコントローラ電源がオフであることを示す。
【００３０】
図５Ａは、本発明のある実施形態によるプロセス５００を詳細に示すフロー図である。プロセス５００は、フラットパネルコントローラ（ＦＰＣ）が電源オンであるかを決定することによって５０２で始まる。もしコントローラが電源オンであると決定されるなら、ＤＤＣポートステートマシンは、仮想ＥＤＩＤＲＯＭへのアクセスを５０４において認められ、５０６においてリクエストされたＥＤＩＤは仮想ＥＤＩＤ  ＲＯＭから読み出され、５０８において、ＤＤＣポートステートマシンがビジーかどうかの決定がなされる。５０２に戻って、もしそうでなければ、コントローラは電源オフであると決定されているなら、制御は５０２から５０８に直接に渡され、ここでもしＤＤＣステートマシンがビジーだと決定されるなら、制御は５０６へと戻り、そうでなければコントローラステートマシンはＲＯＭへのアクセスを５１０において認められる。５１２において、他のポートがＲＯＭへのアクセスをリクエストしているかの決定がなされる。もし他のポートがアクセスをリクエストしていないなら、コントローラは全てのリクエストを５１４においてサービスし、そうでなければ、５１６においてコントローラは全てのリクエストをサービスし、任意のリクエストしているポートにＲＯＭへのアクセスを提供する。
【００３１】
図５Ｂは、本発明のある実施形態による実行可能な命令および関連付けられたデータを処理するプロセッサおよび多くのデータポートを有するビデオコントローラにおいて拡張ディスプレイ識別データ（ＥＤＩＤ）を獲得するプロセス５１８を詳細に示すフロー図を示す。プロセス５２０は、５２２においてオンボード電源をアクティベートすることによって始まり、５２４においてオンボード電源がアクティベートされるとき、メモリデバイスへ電力を供給するよう構成されたオフボード電源を遮断する。次に５２６において、ＥＤＩＤおよび実行可能な命令および関連付けられたデータを記憶するのに用いられるメモリデバイスにオンボード電源から電力を供給し、５２８において、高周波数クロック信号を提供することできるオンボードクロック回路にオンボード電源から電力を供給する。５３０において、オンボードクロック回路からメモリデバイスに高周波数クロック信号を供給し、５３２において、オンボード電源供給がアクティベートされるときメモリリード操作が進行中であるなら、メモリリード操作を５３４において完了する。
【００３２】
図５Ｃは、本発明のある実施形態による拡張ディスプレイ識別データ（ＥＤＩＤ）の獲得を調停するプロセス５３６を詳細に示すフロー図を示す。プロセス５３６は、メモリアクセスリクエストをリクエストしているデータポートによって発生することによって５３８において始まり、５４０において、アービトレーション回路によってメモリデバイスへのアクセスを認める。５４２において、ＥＤＩＤをメモリデバイスからデータバッファへ読み出し、５４４において、読み出されたＥＤＩＤをデータバッファに記憶し、５４６において、リクエストしているポートは、記憶されたＥＤＩＤのいくつかをリクエストしているデータポートによって読み出す。５４８において、プロセッサメモリアクセスリクエストをプロセッサによって生成し、５５０において、データバッファはフルであると決定されるかどうかの決定がなされる。もしデータバッファがフルであると決定されるなら、５５２において、プロセッサメモリアクセスリクエストが認められ、いずれの場合も５５４において、リクエストしているポートはバッファから読み出すことを続ける。５５６において、データバッファがほとんど空であるかどうかの決定がなされ、もしほとんど空であると決定されるなら、５５８において、リクエストしているポートはメモリへのアクセスを認められ、そうでなければ、リクエストしているポートはデータをバッファから読み出し続ける。
【００３３】
図５Ｄは、本発明のある実施形態によるインターＩＣ（Ｉ２Ｃ）プロトコルを用いたＥＤＩＤの獲得のためのプロセス５６０を詳細に示すフロー図を示す。プロセス５６０は、５６２においてＥＤＩＤリードリクエストをホストデバイスによって生成することによって始まり、５６４においてＥＤＩＤリードリクエストをリクエストしているポートを経由してメモリデバイスに渡す。５６６において、リクエストされたＥＤＩＤがメモリデバイスからデータバッファに転送され、一方、５６８において、メモリアクセスがプロセッサに認められ、５７０において、リクエストされたＥＤＩＤをバッファからバイト単位で読み出し、５７２において、データのそれぞれのバイトを、リクエストしているデータポートを通してビット単位でホストデバイスへ送る。このようにして、リクエストしているポートは、クロックストレッチングなしに、必要に応じてメモリデバイスへのアクセスを提供され、それによりＶＥＳＡ標準への準拠を維持できる。
【００３４】
図５Ｅは、本発明のある実施形態による低電力バジェットを維持するのに適する電力切り替えプロシージャ５７４を詳細に示すフロー図を示す。プロセス５７４は、オンボード電源がアクティブであるかを決定することによって５７６において始まり、もしオンボード電源がアクティブでないなら、５７８において、コネクタを経由してオフボード電源によって電力がディスプレイコントローラに供給され、５８０において、低周波数クロック信号を提供するよう構成された低電力、低周波数クロックをオンにすることによって、電力を節約する。
【００３５】
しかし５７６において、オンボード電源がアクティブではないと決定されるとき、５８２において、オンボード電源だけによって電力がディスプレイコントローラに供給され、５８４において、低周波数クロックがオフにされ、５８６において、高周波数クロック信号を提供するよう構成された高周波数クロックがオンにされる。
【００３６】
図５Ｆは、本発明のある実施形態によるディスプレイコントローラにおけるアクティブな電源の自動検出のためのプロセス５８８を詳細に示すフロー図を示す。プロセス５８８は、５９０においてレファレンスクロック信号を入力ノードにおいて受け取ることによって始まり、５９１において第１電圧を、入力ノードに結合された第１抵抗において発生する。５９２において、第１電圧に基づいて、第１抵抗に結合された（またはそうではない）コンデンサを充電し、５９３においてコンデンサ出力電圧を読み出す。５９４においてコンデンサ出力電圧はハイであるかどうかの決定がなされ、もしハイであると決定されるなら、５９５において、レファレンスクロック信号がアクティブであると決定され、一方、もしコンデンサ出力電圧はハイではないなら、５９６において、レファレンスクロック信号はアクティブではないと決定される。
【００３７】
図６は、本発明の回路６０２が採用されえるグラフィックシステム６００を示す。システム６００は、中央処理ユニット（ＣＰＵ）６１０、ランダムアクセスメモリ（ＲＡＭ）６２０、読み出し専用メモリ（ＲＯＭ）６２５、１つ以上の周辺機器６３０、主記憶装置６４０および６５０、グラフィックコントローラ６６０、およびディジタルディスプレイユニット６７０を含む。ＣＰＵ６１０は、以下に限定されないがトラックボール、マウス、キーボード、マイクロホン、タッチセンシティブディスプレイ、トランスデューサカードリーダ、磁気または紙テープリーダ、タブレット、スタイラス、音声または手書き認識器、またはもちろん他のコンピュータのようなよく知られた任意の他の入力デバイスのようなものを含みえる１つ以上の入力／出力デバイス６９０にも結合される。グラフィックコントローラ６６０は、画像データおよび対応するレファレンス信号を生成し、両方をディジタルディスプレイユニット６７０に提供する。画像データは、例えば、ＣＰＵ６１０から受け取られたピクセルデータに基づいて、または外部エンコード（不図示）から生成されえる。ある実施形態において、画像データは、ＲＧＢフォーマットにおいて提供され、レファレンス信号は、この技術分野でよく知られるＶＳＹＮＣおよびＨＳＹＮＣ信号を含む。しかし本発明は、他のフォーマットの画像、データおよび／またはレファレンス信号と共に実現されえることが理解されよう。例えば、画像データは、対応する時間レファレンス信号も持つビデオ信号データを含みえる。
【００３８】
本発明のいくつかの実施形態だけが説明されてきたが、本発明は、本発明の精神または範囲から逸脱することなく、多くの他の具体的な形態をとりえることが理解されよう。本発明の例は、例示的であって限定的ではないと考えられるべきであり、本発明は、ここで与えられた詳細に限定されず、等価物の完全な範囲と共に添付の特許請求の範囲内で改変されえる。
【００３９】
本発明は、具体的な実施形態について説明されてきたが、本発明の範囲に入る改変物、組み合わせ、および等価物が存在する。また本発明のプロセスおよび装置の両方を実現する多くの代替のやり方が存在することに注意されたい。したがって本発明は、全てのそのような改変物、組み合わせ、および等価物が本発明の真の精神および範囲に入るものとして含むように解釈されるよう意図されている。
【図面の簡単な説明】
【００４０】
【図１】本発明のある実施形態による本発明のディスプレイコントローラの実現例を含むシステムを示す図である。
【図２】本発明のある実施形態によるブリッジ回路を示す図である。
【図３】本発明のある実施形態によるケーブルおよびその関連付けられたチャネルの概略図である。
【図４】本発明のある実施形態による例示的自動アクティビティ検出回路を示す図である。
【図５Ａ】本発明のある実施形態によるプロセスを詳細に示すフロー図である。
【図５Ｂ】本発明のある実施形態による実行可能な命令および関連付けられたデータを処理するプロセッサおよび多くのデータポートを有するビデオコントローラにおいて拡張ディスプレイ識別データ（ＥＤＩＤ）を獲得するプロセスを詳細に示すフロー図である。
【図５Ｃ】本発明のある実施形態による拡張ディスプレイ識別データ（ＥＤＩＤ）の獲得を調停するプロセスを詳細に示すフロー図である。
【図５Ｄ】本発明のある実施形態によるインターＩＣ（Ｉ２Ｃ）プロトコルを用いたＥＤＩＤの獲得のためのプロセスを詳細に示すフロー図である。
【図５Ｅ】本発明のある実施形態による電源管理プロシージャを詳細に示すフロー図である。
【図５Ｆ】本発明のある実施形態によるディスプレイコントローラにおいて電源の切り替えをするプロセスを詳細に示すフロー図である。
【図６】本発明の回路が採用されえるグラフィックシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【外国語明細書】
1. TITLE OF THE INVENTION
VIRTUAL EXTENDED DISPLAY INFORMATION DATA (EDID) IN A FLAT PANEL CONTROLLER
2. DETAILED DESCRIPTION OF THE INVENTION
Field of the Invention
[0001]    The invention relates to display devices.  More specifically, the invention describes a method and apparatus for enabling a display device to access a single memory device that is capable of storing both digital and analog display information. 
Background
[0002]    With computers, the Basic Input Output System (BIOS) queries the port of a computer to determine whether a monitor is present.  If a monitor is present, the BIOS downloads standardized data that is typically contained at a read only memory (ROM) within the monitor.  This standardized data is typically referred to as an Extended Display Identification Data (EDID) that contains information relating to the monitor that includes such information as the type, model, and functionality of the monitor.  Typically, the BIOS contains a table that lists all of the various monitors that are supported by the computer.  When a monitor is connected to the port, the BIOS reads selected information from the EDID and compares the EDID to the BIOS stored monitor data.  The standard protocol requires the BIOS to read the monitor's information even when the monitor is powered off.  In this case, a small amount of power is supplied by the computer through the monitor connector to the monitor to run and access the EDID storage device.
[0003]    If a match between the EDID and the BIOS stored monitor data is found, the computer system is configured to utilize this particular type of monitor and its capabilities.  For instance, if the monitor has a volume control or a sleep button, the computer is configured to support this functionality.  However, if the information from the EDID does not match the BIOS stored monitor data, then the computer assumes that it is communicating with a "legacy" monitor.  A legacy monitor is a term that refers to a monitor having basic functionality, such as a relatively older, outdated monitor.  Thus, the BIOS configures the computer into a default configuration to operate with a legacy monitor. 
[0004]    Presently, a DDC monitor (Display Data Channel) includes a storage device, such as an EEPROM, that stores EDID regarding the capabilities of the monitor, such as the monitor's resolution and refresh rates.  The EDID format is a standard data format developed by VESA (Video Electronics Standards Association) to promote greater monitor/host computer compatibility.  At the present time, the current EDID format is described in Appendix D of Display Data Channel (DDC.TM.) Standard, version 1.0 revision 0, dated Aug. 12, 1994.  For a personal computer utilizing a DDC monitor, the system software accesses the DDC related EDID that is stored within the monitor.  The system software also determines the type of video controller that is installed in the system.  The video controller is used to control and configure the video data sent to the monitor.  The system software then compares the refresh rate obtained from the DDC monitor to the capabilities of the video controller to determine the proper refresh rate to set at the video controller, which in turn controls the monitor.
[0005]    Typically, EDID is display information accessible to the host even when the monitor is powered down.  In monitors that support a "dual interface" (both analog and digital connectors supported), there are typically two separate standard EDID ROM devices, located on the flat panel controller board, that store the analog and digital EDID.  The EDID is accessed via dedicated DDC bus.  In the conventional dual panel flat panel controller design, the two EDID ROM devices, reside on flat panel controller, are powered from the host power supplies with analog cable (VGA DDC cable) for analog EDID ROM, and digital cable (DDC _DVI cable) for digital EDID ROM.  The cost of having two EDID ROM devices on flat panel controller board is expensive. 
[0006]    Therefore, with the current cost pressure market, there is a need for a solution to support the EDID through DDC ports without having two separate EDID ROM devices.  
SUMMARY OF THE INVENTION
[0007]    A method and apparatus for supporting both analog and digital EDID from a single memory is described.
[0008]    In one embodiment, a method of partitioning memory space of a single memory device in a display controller having a number of data ports each capable of being connected to an appropriate type video source and a processor arranged to process executable instructions and associated data is described.  The method includes allocating a first portion of the memory space for storing the executable instructions and associated data, and allocating a second portion of the memory space for storing extended display information data, wherein the first and the second portions are always available for access by the data ports and/or the processor regardless of a power state of the display controller.
[0009]    A display controller coupled to a display device by way of a display interface and to a host device by way of a data port that includes a processor arranged to process executable instructions and associated data, a single memory device for storing the executable instructions and associated data and EDID corresponding to the display device, and a bridge portion coupling the single memory device to the host device by way of the data port, wherein the bridge portion is always in a powered on state thereby providing access to the single memory device by the host device even when the display controller is in a powered off state such that during a boot up process when the display controller is in the powered off state, the bridge portion and the single memory device are both powered by the host device such that the host device can access and retrieve the appropriate EDID from the single memory device as needed.
Description of an Embodiment
[0010]    Reference will now be made in detail to a particular embodiment of the invention, an example of which is illustrated in the accompanying drawings.  While the invention will be described in conjunction with the particular embodiment, it will be understood that it is not intended to limit the invention to the described embodiment.  To the contrary, it is intended to cover alternatives, modifications, and equivalents as may be included within the spirit and scope of the invention as defined by the appended claims. 
[0011]    A DDC monitor (Display Data Channel) includes a storage device, such as an EEPROM, that stores EDID regarding the capabilities of the monitor, such as the monitor's resolution and refresh rates.  In monitors that support a "dual interface" (i.e.  where both analog and digital connectors supported), there are typically two separate standard EDID ROM devices, located on the flat panel controller board that store the analog and digital EDID, respectively.  In addition to the EDID ROM devices, monitors also include a monitor controller that itself includes a processor having associated program memory storage configured as a programmable ROM device typically arranged as a serial peripheral interface (SPI) flash serial ROM.  SPI Flash ROM is required on FLAT Panel Controller board to keep essential firmware routine of controlling panel in itself. These routines will be called by our on-chip micro-controller to execute necessary commands at certain time.  It should be noted that a serial peripheral interface (SPI) is an interface that enables the serial    (i.e. one bit at a time) exchange of data between a number of devices (at least one called a master and the others called a slave) that operates in full duplex mode.  By full duplex, it is meant that data can be transferred in both directions at the same time.  The SPI is most often employed in systems for communication between the central processing unit (CPU) and peripheral devices.   It is also possible to connect two microprocessors by means of SPI.
[0012]    With this in mind, the invention takes advantage of any unused portion(s) of the processor memory (such as the SPI flash serial ROM) to store the EDID thereby eliminating the costly use of extraneous memory devices to store EDID.  In this way, by using the SPI Flash ROM already available to the processor to store the EDID, the invention eliminates the costs of having separate ROMs that were heretofore dedicated to storing the EDID only.  In this way, the EDID is made available to the DDC ports (both analog and digital, if necessary) without having two separate EDID ROM devices.  
[0013]    The invention will now be described in terms of a display controller circuit.  It should be noted that although the display controller is described in terms of a flat panel display controller suitable for use in any number and kind of flat panel display monitors, the inventive controller circuit is suitable for any type display deemed appropriate.  Accordingly, the flat panel display described herein includes liquid crystal display (LCD) type monitors suitable for use with computers and any other device requiring a display.
[0014]    FIG. 1 shows a system 100 that includes an implementation of an inventive display controller 102 in accordance with an embodiment of the invention.  As shown, the display controller 102 includes a processor 104 coupled to a memory device 106 in the form of an SPI-ROM 106 arranged to store both the EDID associated with a display 107 at specific memory locations separate and distinct from those memory locations 109 to store executable instructions and associated data processed by the processor 104.    In the described embodiment, the system 100 also includes a number of data ports 108 that provide a transmission link between an external video source 110 (such as a computer or PC host) and the display controller 102.  Generally speaking, the system 100 can include any number and type of data ports 108, however, for sake of this discussion, the system 100 is taken to be a dual interface type system that includes a Display Data Channel (DDC) type digital port (referred to as DDC-DVI port 108a) and a DDC analog data port (referred to as DDC-VGA port 108b).  The display controller 102 is coupled to the video source 110 by way of a cable 112 using the DDC-VGA port 108b for analog displays and the DDC-DVI port 108a for digital displays.  It should be noted that the DDC standard is a standard that defines a communication channel between a monitor and a display adapter included in a video source to which it is connected.  The monitor uses this channel to convey its identity and capabilities to the display adapter. 
[0015]    In the described embodiment, the SPI-ROM 106 is partitioned to include a virtual EDID portion 114 that in turn is partitioned into an analog EDID portion 116 used to store analog display data and a digital EDID portion 118 used to store digital display data.  In a particular implementation, the analog EDID portion 116 spans memory locations 000-100 whereas the digital EDID portion 118 spans memory locations 101-1FF but can, of course, be arranged in any manner deemed appropriate. 
[0016]    A portion of the controller 102 is partitioned into what is referred to as a bridge section 120 that acts as a bridge between the DDC-VGA port 108b and the DDC-DVI port 108a and the SPI Flash ROM 106. (The bridge section 120 is described in more detail below with reference to FIG. 2).  It should be noted, that the bridge section 120 also includes an analog portion 122.  During operation, any EDID read request from one of the ports 108 is acted upon by the bridge section 120 by accessing that portion of the ROM 106 that stores the appropriate EDID (portion 116 for analog data and portion 118 for digital data).  The bridge section 120, in turn, passes the data read from the SPI Flash ROM 106 back to the requesting port. 
[0017]    In the described embodiment, the controller 102 conforms to the Inter-IC bus (I2C) protocol that describes a communication link between integrated circuits having 2 active bi-directional wires called SDA (Serial DAta line) and SCL (Serial CLock line) and a ground connection.  Every device connected to the I2C bus has its own unique address that can act as a receiver and/or transmitter, depending on the functionality.  For example, an LCD driver is only a receiver, while a memory or I/O chip can be both transmitter and receiver.
[0018]    Accordingly, during an I2C burst read, the bridge section 120 converts each byte of EDID related data to serial bits of information and passes it over a 2-wire I2C bus of the requesting DDC port.  During what is referred to as OFF_Mode, (during which an on-board power regulator 124 is OFF as detected by the analog portion 122) power from an external power supply 126 is supplied to the controller 102 and the SPI-ROM 106 by way of either of an active one of the DDC ports (i.e., DDC-DVI port 108a or DDC-VGA port 108b) via the cable 112 and its associated channel as shown in FIG. 3.  In this way, even though the power regulator 124 included in the controller 102 is powered off, the bridge section 120 and the ROM 106 still receive sufficient power to provide the necessary EDID during boot-up.  During a power switching transition (i.e., between the OFF_MODE when the on-board power regulator 124 is off and the ON_MODE when the on-board power regulator 124 is on, and vice versa) the analog portion 122 senses when the on-board power regulator 124 is switched from off to on, and vice versa.  During the OFF-mode, both the bridge section 120 and the SPI FLASH ROM 106 are both supplied power by one or the other of the DDC ports 108 by way of the cable 112.  In the described embodiment, the power supply 126 acts to provide power through two branches of cascaded diodes 302 shown in FIG. 3 (it should be noted that for simplicity, only one of the connectors is shown).   In order to avoid latch up problems in the Off_Mode (when essentially the only portion of the controller 102 that is powered is the bridge section 120) digital logic in the bridge section 120 is set to known state.
[0019]    In the case when the power goes from OFF to ON, the analog section 122 detects the on-board regulator 124 being active and providing power and as a result switches from the active one of the DDC ports 108 that is providing power from the power supply 126 to the now active on-board regulator 124.  In this way, the bridge section 120 is always receiving power since any power transition between on-board and off-board power supplies is detected and the appropriate switching action is taken thereby avoiding any power switching glitches.  
[0020]    It should be noted that during a power transition from OFF to ON (i.e., when the power regulator 124 is turned on) any unfinished EDID read cycle is allowed to continue to the end of its cycle.  In the context of this discussion, an unfinished EDID read cycle is that situation when the requesting DDC port is reading the EDID from the ROM 106 and the I2C STOP condition has not reached yet.  During the period of time required to complete the EDID read operation, the controller 102 waits for the end of the unfinished EDID read cycle before switching to the On Mode for any subsequent EDID read request.  During the time when the on-board power regulator 124 is turned on (On-Mode), the bridge section 120 arbitrates between service requests of the processor 104 for other client devices and EDID read requests from the ports 108 to the SPI FLASH ROM 106. 
[0021]    An auto activity detection circuit 128 (described in more detail below) located in the analog portion 122 of the bridge section 120 is designed to detect when the power regulator 124 in the controller 102 is powered on or off.  In the described embodiment, the detecting is based upon a determination of a current TCLK activity, where TCLK is flat panel controller internal clock.  For example, in the case where the TCLK activity indicates that an on-board crystal clock is active, then the power regulator 124 is determined to be on, whereas, a low TCLK activity indicates that the power regulator 124 is determined to be off.
[0022]    Since there is a limited power budget during the Off Mode, an RC based low frequency clock is activated to drive the bridge circuit 120 and an SPI _Flash ROM clock when the on-board power regulator 124 is off.  However, during the On Mode the low frequency clock is turned off and the on-board crystal clock is activated since power for both the SPI_Flash ROM 106 and the bridge circuit 120 is then provided from the on-board power regulator 124.  In this way, by seamlessly switching clocks, no glitch or malfunction during the EDID read or flat panel controller operation is likely to occur.
[0023]    During the power-off mode, the power required for the virtual EDID operation is generated by the power supply 126 and provided by way of the cables 112.  However, in the power on mode, the current requirement would increase since the controller 102 would be operating at a higher clock frequency.  In this situation, the cable 112 would not be able to sustain the necessary current and, therefore, it is necessary to switch from the cable 112 to the onboard power supply 124.  However, there are two conditions that need to be met to enable this switching.  In any display product, there is a requirement for a reference clock (TLCK ) that can be generated with internal oscillator, external oscillator or clock source.  The presence of this clock indicates that the chip is in power-on mode.  The auto activity detection circuit 128 looks at this the clock signal TCLK and charges a capacitor based on whether it is toggling or low.  The capacitor voltage drives an amplifier or inverter and causes a logic state change if it exceeds the threshold voltage of the amplifier or inverter.  For example, in the display products, there is generally a microcontroller interface and it is possible to change the register bits once the controller is in power on mode.  As explained above, the TCLK signal itself is sufficient to do the power switching.  To make the system more robust, in addition to the TCLK, a signal from the register bits is detected, which in the power off mode is low, or "0".  Once the power is on, however, this bit can be programmed to high, or "1" using low frequency mode.  The logic combination of this bit and TCLK (act and /act) is used to do the power switching.
[0024]    Since the described controller 102 is I2C compliant, the I2C protocol specification states that any circuit connected to an I2C bus that initiates a data transfer on the bus is considered to be the bus master relegating all other circuits connected to the bus at that time be regarded as bus slaves.  In the I2C protocol, when the slave cannot keep up with a master read or write command, the slave holds the bus (i.e., stalling the bus activity) by holding the I2C clock (one of two wire I2C) to low (referred to as clock stretching).  Accordingly, since the controller 102 is slaved to the video source 110 (such as a PC host) as the master, when the PC host 110 wants to read EDID from the ROM 106 through either the DDC-VGA 108b or DDC-DVI port 108a, the VESA standard does not allow the controller 102 to hold either of the busses connected to the ports 108.  In another words, the VESA standard assumes that the ROM 106 is always available and PC host 110 can read EDID from the ROM 106 through one or the other of the DDC ports 108.  Therefore, in order to conform to the VESA standard and still remain I2C compliant, an arbitration circuit 130 provides for execution of both an EDID read request as well as request from other client devices inside controller 102 that require reading the ROM 106.  In a particular embodiment, the arbitration scheme utilizes a FIFO 132 that holds EDID data read from ROM.  While the requesting VGA DDC port reads the FIFO 132 (byte by byte), each byte of data is sent through the requesting DDC port (serial I2C port) bit by bit.  When the FIFO 132 is almost empty, the FIFO 132 is again given access to the ROM 106 in order to satisfy any pending EDID read requests while other requesting clients are interrupted until such time as the FIFO 132 is replenished with appropriate data.
[0025]    Fig. 2 shows a bridge circuit 200 in accordance with an embodiment of the invention.  It should be noted that the bridge circuit 200 is a particular implementation of the bridge circuit 120 shown and described in FIG. 1.  The bridge circuit 200 includes a DDC PORT controller block 202 (202a associated with port 108a and 202b associated with 108b) for each of the DDC ports 108.  When the power regulator 124 is powered off (Off_Mode), power is supplied by either of DDC ports cable (VGA/DVI), feeding power to the bridge section of the chip and the SPI_FLASH ROM 106.  During this time, one of the DDC PORT controller blocks 202 (VGA/DVI) is responsible for sending an EDID read request to an SPI state machine (SPI_SM) controller 204.  The SPI_SM controller 204 acts upon the EDID read request to read requested data from the appropriate portion of the SPI Flash ROM 106 and pass the read data back to the appropriate DDC_PORT controller 202.  The DDC_PORT controller 202, in turn, converts each byte of EDID related data to serial bits of information and passes it over the I2C bus of active DDC port 108. 
[0026]    As discussed above, in the I2C protocol, when the slave device cannot keep up with a master read or write command, the slave device can hold the bus (more like stalling the bus activity) from doing any more activity by holding I2C clock (one of two wire I2C) to low (clock stretching).  In the described embodiment, the flat panel controller 102 is the slave device and PC host is the master.  When the PC host wants to read EDID data from the ROM 106 through either the VGA DDC port 108b or DVI DDC port 108a, the VESA standard presumes that the ROM 106 is always available  (i.e., the PC host can read EDID data from it through the DDC port 108).  Therefore, the VESA standard does not provide for the slave device (controller 102) to hold the requesting DDC port 108 when data is not ready.  Therefore, in order to maintain compliance with the VESA standard, the arbitration block 130 provides an arbitration service that enables processor 104 to keep up with both an EDID read request rate, as well as request from other circuits inside flat panel controller 102 demanding access to the ROM 106.
[0027]    In order to facilitate arbitrating ROM access requests, the FIFO 134 (which in this case is 8 bytes deep) holds EDID read from ROM 106.  The requesting DDC port interface block reads the requested EDID from the FIFO 132 (byte by byte) and sends each byte of data through the requesting DDC port bit by bit to the PC host 110.   When the FIFO 132 is almost empty, the processor 104 is flagged indicating that the processor 104 may be required to interrupt other requesting client devices in order to fill the FIFO 132 with additional requested EDID.  In this way, the requesting DDC port is provided access to the ROM 106 as needed without the need to resort to clock stretching thereby maintaining compliance to the VESA standard.  When the FIFO 132 is replenished, the processor 104 releases the flag and any other requesting client is permitted access to the ROM 106.
[0028]    Fig. 4 shows an exemplary auto activity detection circuit 400 in accordance with an embodiment of the invention.  The auto activity detection circuit 400 is designed to detect when the power regulator in the controller is powered on or off.  When the power regulator is powered on, the TCLK is toggling otherwise, the TCLK is 0 when the power regulator is powered off.  The auto activity detection circuit 400  will charge the capacitor C1 when the TCLK is toggling and the node N1 will charge to high voltage causing node N2 to be high. If the iCORE_DETECT is set to high from the register control, node N3  will be high resulting in an output ACT signal to be high indicating that the controller power is on. The ACT can also be set to ONE by way of the iEDID_EN_PAD enable signal (which is a bond option signal).
[0029]    Alternatively, when the TCLK is zero, the capacitor C1 is not charging and the high impedance resistor R2 will pull down the Node N1 causing node N2 to be low which makes node N3 low resulting in the output ACT signal being low indicating that the controller power is off.
[0030]    FIG. 5A shows a flowchart detailing a process 500 in accordance with an embodiment of the invention.  The process 500 begins at 502 by a determination if the flat panel controller (FPC) is powered on.  If the controller is determined to be powered on, the a DDC port state machine is granted access to the virtual EDID ROM at 504 and at 506, the requested EDID is read from the virtual EDID ROM and at 508 a determination is made whether or not the DDC port state machine is busy.  Returning to 502, if, in the alternative, the controller has been determined to be powered off, then control is passed directly from 502 to 508 where if the DDC state machine is determined to be busy, then control is passed back to 506, otherwise, the controller state machine is granted access to the ROM at 510.  At 512, a determination is made if other ports are requesting access to the ROM.  If no other ports are requesting access, then the controller services all requests at 514, otherwise, at 516 the controller services all requests and provides any requesting port access to the ROM.
[0031]    Fig. 5B shows a flowchart detailing a process 518 for acquiring extended display identification data (EDID) in a video controller having a processor for processing executable instructions and associated data and a number of data ports in accordance with an embodiment of the invention.  The process 520 begins at 522 by activating an on-board power supply and at 524 disconnecting an off-board power supply arranged to provide power to the memory device when the on-board power supply is activated.  Next at 526 providing power from the on-board power supply to a memory device used to store the EDID and the executable instructions and associated data and at 528 providing power from the on-board power supply to an on-board clock circuit capable of providing a high frequency clock signal.  At 530, providing the high frequency clock signal from the on-board clock circuit to the memory device, and at 532 if a memory read operation was in progress when the on-board power supply was activated, then completing the memory read operation at 534.
[0032]    FIG. 5C shows a flowchart that details a process 536 for arbitrating the acquisition of extended display information data (EDID) in accordance with an embodiment of the invention.  The process 536 begins at 538 by generating a memory access request by the requesting data port and at 540, granting access to the memory device by the arbitration circuit.  At 542, reading EDID from the memory device to a data buffer and at 544 storing the read EDID in the data buffer and at 546 the requesting port reads some of the stored EDID by the requesting data port.  At 548, generating a processor memory access request by the processor and at 550, a determination is made whether or not the data buffer is determined to full.  If it is determined that the data buffer is full, then at 552 the processor memory access request is granted, and in any case, at 554 the requesting port continues to read from the buffer.  At 556, a determination is made whether or not the buffer is almost empty and if it is determined to be almost empty, then at 558, the requesting port is granted access to the memory, otherwise, the requesting port continues to read data from the buffer. 
[0033]    FIG. 5D shows a flowchart that details a process 560 for the acquisition of EDID using inter-IC (IC2) protocol in accordance with an embodiment of the invention.  The process 560 begins at 562 by generating an EDID read request by the host device and at 564 passing the EDID read request by way of the requesting port to the memory device.  At 566, the requested EDID is transferred from the memory device to a data buffer while at 568, memory access is granted to the processor, and at 570 reading the requested EDID from the buffer in a byte by byte manner; and
sending each byte of data through the requesting data port bit by bit to the host device at 572.  In this way, the requesting data port is provided access to the memory device as needed without clock stretching thereby maintaining compliance to the VESA standard.
[0034]    FIG. 5E shows a flowchart that details a power switching procedure 574 suitable for maintaining a low power budget in accordance with an embodiment of the invention.  The process 574 begins at 576 by determining if an on-board power supply is active.  If the on-board power supply is not active, then power is provided to the display controller by an off-board power supply by way of the connector at 578 and at 580 a low power, low frequency clock arranged to provide a low frequency clock signal is turned on thereby preserving power.
[0035]    However, when at 576, it is determined that the on-board power supply is not active, then at 582 power is supplied to the display controller by the on-board power supply only and at 584, the low frequency clock is turned off and at 586, the high frequency clock arranged to provide a high frequency clock signal is turned on.
[0036]    FIG. 5F shows a flowchart that details a process 588 for auto detecting of a active power supply in a display controller in accordance with an embodiment of the invention.  The process 588 starts at 590 by receiving a reference clock signal at an input node and at 591 generating a first voltage at a first resistor coupled to the input node. At 592, charging a capacitor coupled to the first resistor, or not, based upon the first voltage and at 593, reading a capacitor output voltage.  At 594, a determination is made whether or not the capacitor output voltage is HIGH and if it is determined to be HIGH, then at 595, the reference clock signal is determined to be active and on the other hand, if the capacitor output voltage is not HIGH, then at 596, the reference clock signal is determined to be not active.
[0037]    FIG. 6 illustrates a graphics system 600 in which the inventive circuit 602 can be employed.  System 600 includes central processing unit (CPU) 610, random access memory (RAM) 620, read only memory (ROM) 625, one or more peripherals 630, primary storage devices 640 and 650, graphics controller 660, and digital display unit 670.  CPUs 610 are also coupled to one or more input/output devices 690 that may include, but are not limited to, devices such as, track balls, mice, keyboards, microphones, touch-sensitive displays, transducer card readers, magnetic or paper tape readers, tablets, styluses, voice or handwriting recognizers, or other well-known input devices such as, of course, other computers.  Graphics controller 660 generates image data and a corresponding reference signal, and provides both to digital display unit 670.  The image data can be generated, for example, based on pixel data received from CPU 610 or from an external encode (not shown).  In one embodiment, the image data is provided in RGB format and the reference signal includes the VSYNC and HSYNC signals well known in the art.  However, it should be understood that the present invention could be implemented with image, data and/or reference signals in other formats.  For example, image data can include video signal data also with a corresponding time reference signal.
[0038]    Although only a few embodiments of the present invention have been described, it should be understood that the present invention may be embodied in many other specific forms without departing from the spirit or the scope of the present invention.  The present examples are to be considered as illustrative and not restrictive, and the invention is not to be limited to the details given herein, but may be modified within the scope of the appended claims along with their full scope of equivalents.
[0039]    While this invention has been described in terms of a specific embodiment, there are alterations, permutations, and equivalents that fall within the scope of this invention.  It should also be noted that there are many alternative ways of implementing both the process and apparatus of the present invention.  It is therefore intended that the invention be interpreted as including all such alterations, permutations, and equivalents as fall within the true spirit and scope of the present invention.
3. BRIEF DESCRIPTION OF THE DRAWINGS
[0040]
FIG. 1 shows a system that includes an implementation of an inventive display controller in accordance with an embodiment of the invention.
Fig. 2 shows a bridge circuit in accordance with an embodiment of the invention.
Fig. 3 shows a schematic of a cable and its associated channel in accordance with an embodiment of the invention.
Fig. 4 shows an exemplary auto activity detection circuit in accordance with an embodiment of the invention.
FIG. 5A shows a flowchart detailing a process in accordance with an embodiment of the invention.
Fig. 5B shows a flowchart detailing a process for acquiring extended display identification data (EDID) in a video controller having a processor for processing executable instructions and associated data and a number of data ports in accordance with an embodiment of the invention.
FIG. 5C shows a flowchart that details a process for arbitrating the acquisition of extended display information data (EDID) in accordance with an embodiment of the invention.
FIG. 5D shows a flowchart that details a process for the acquisition of EDID using inter-IC (IC2) protocol in accordance with an embodiment of the invention.
FIG. 5E shows a flowchart that details a power management procedure in accordance with an embodiment of the invention.
FIG. 5F shows a flowchart that details a process for power switching in a display controller in accordance with an embodiment of the invention.
FIG. 6 illustrates a graphics system in which the inventive circuit can be employed.
1.  A method of partitioning memory space of a single memory device in a display controller having a number of data ports each capable of being connected to an appropriate type video source and a processor arranged to process executable instructions and associated data, comprising:
allocating a first portion of the memory space for storing the executable instructions and associated data; and
allocating a second portion of the memory space for storing extended display information data, wherein the first and the second portions are always available for access by the data ports and/or the processor regardless of a power state of the display controller.
2.  A method as recited in claim 1, wherein the allocating the second portion of the memory space comprises:
allocating a third portion of the second portion of the memory space for storing analog extended display information data; and
allocating a fourth portion of the second portion of the memory space for storing digital extended display information data.
3.  A method as recited in claim 2, wherein some of the data ports are analog data ports and some of the data ports are digital data ports.
4.  A method as recited in claim 3, wherein the analog data ports selectively retrieve the analog extended display information data.
5.  A method as recited in claim 3, wherein the digital data ports selectively retrieve the digital extended display information data.
6.  A method as recited in claim 1, further comprising:
providing power to the memory device by the host device by way of selected ones of the data ports in a power_off mode; and
providing power to the memory device by on-board power supply only in a power_on mode.
7.  A method as recited in claim 1, wherein the data ports are each connected to the memory device by way of I2C compliant data busses.
8.  A method as recited in claim 7, further comprising:
arbitrating retrieving appropriate EDID from the memory device by the requesting port and processor memory access requests so as to maintain I2C compliance. 
9.  A method as recited in claim 8, wherein the digital port is a DVI port and wherein the analog port is a VGA port.
10.  A method as recited in claim 9, further comprising:
determining if the display is a digital display or an analog display;
activating the appropriate port based upon if the display is analog or digital, and
accessing the appropriate portion of the single memory device based upon if the display is analog or digital.
11.  A display controller coupled to a display device by way of a display interface and to a host device by way of a number of data ports, comprising:
a processor arranged to process executable instructions and associated data; and
a single memory device for storing the executable instructions and associated data and EDID corresponding to the display device that is always available for access by the data ports and/or the processor regardless of a power state of the display controller. 
12.  A display controller as recited in claim 11, further comprising:
a bridge portion coupling the data ports and the single memory device, wherein the bridge portion and the single memory device are both powered by the host device such that the host device can access and retrieve the appropriate EDID from the single memory device as needed in a power_down mode.
13.  A controller as recited in claim 11, wherein the single memory device is a non-volatile random access memory device.
14.  A controller as recited in claim 11, wherein the display controller is a dual port controller suitably arranged to control an analog type display and/or a digital type display.
15.  A controller as recited in claim 11, wherein the portion of the single memory device allocated for storage of the EDID is further partitioned into an analog EDID portion and a digital EDID portion.
16.  A controller as recited in claim 15, further comprising:
a display type determinator arranged to determine if the display is an analog or digital display; and
a port activator coupled to the display type determinator arranged to activate an appropriate one of the ports based on the results of the determination of the display type.
1. ABSTRACT
A display controller coupled to a display device by way of a display interface and to a host device by way of a data port that includes a processor arranged to process executable instructions and associated data, a single memory device for storing the executable instructions and associated data and EDID corresponding to the display device, and a bridge portion coupling the single memory device to the host device by way of the data port, wherein the bridge portion is always in a powered on state thereby providing access to the single memory device by the host device even when the display controller is in a powered off state such as during a boot up process when the display controller is in the powered off state.
2. REPRESENTATIVE DRAWING
Fig.1
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