(57)【要約】【課題】クロック信号の好適な分配を行うことができる構造化されたＡＳＩＣデバイスを提供する。【解決手段】構造化されたＡＳＩＣ（１０）デバイスのクロック分配回路構成（２００）は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタ（４０）セグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣ（１０）の所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。【選択図】図１
2006339636.tif 000002
【特許請求の範囲】
【請求項１】
構造化されたＡＳＩＣのクロック分配回路構成であって、
クロック信号を、該構造化されたＡＳＩＣ上において互いに間隔を空けた複数の所定のロケーションのうちの任意に分配するために使用され得る決定性の部分と、
複数の設定可能な部分であって、該複数の設定可能な部分のそれぞれが該所定のロケーションの個々の一つに関連付けられ、該関連付けられた所定のロケーションにおける該決定性の部分から受信されたクロック信号を、該関連付けられた所定のロケーションに隣接した所定の領域内の任意の様々なロケーションにおいて存在し得るクロック利用回路構成に分配する、複数の設定可能な部分と
を備える、構造化されたＡＳＩＣのクロック分配回路構成。
【請求項２】
前記決定性の部分が、
コンダクタセグメントの所定の配置と、
該コンダクタセグメントの連続的なものの間にある複数のバッファ回路と
を含む、請求項１に記載の回路構成。
【請求項３】
前記構造化されたＡＳＩＣが論理要素の２次元アレイを含み、該論理要素の回路構成が前記バッファ回路を提供するために使用される、請求項２に記載の回路構成。
【請求項４】
前記論理要素が前記構造化されたＡＳＩＣの比較的低い金属層を用い、前記コンダクタセグメントが該比較的低い金属層の上方にある、少なくとも一つの金属層を用いる、請求項３に記載の回路構成。
【請求項５】
前記所定の領域のそれぞれが、複数の所定のサブ領域を含み、該複数の所定のサブ領域のそれぞれが、該サブ領域内の複数のロケーションのうちの任意のロケーションにおいて、クロック利用回路構成を含み得、
クロック利用回路構成を有する少なくとも一つのサブ領域を含む領域に関連付けられた設定可能な部分が、クロック利用回路構成を含む該サブ領域のそれぞれに関連付けられた設定可能なサブ部分を備える、請求項１に記載の回路構成。
【請求項６】
クロック利用回路構成を含むサブ領域に関連付けられた前記設定可能なサブ部分のそれぞれが、
サブ部分バッファ回路と、
該サブ部分バッファ回路から、その設定可能なサブ部分に関連付けられた該サブ領域におけるそれぞれのクロック利用回路構成への、設定可能なサブ部分コンダクタと
を備える、請求項５に記載の回路構成。
【請求項７】
クロック利用回路構成を含む領域に関連付けられたそれぞれの設定可能な部分が、
その設定可能な部分に関連付けられた所定のロケーションから、その設定可能な部分の一部であるそれぞれのサブ部分バッファ回路への、設定可能なコンダクタを
備える、請求項６に記載の回路構成。
【請求項８】
前記構造化されたＡＳＩＣが論理要素の２次元アレイを含み、該論理要素の回路構成が前記バッファ回路を提供するために使用される、請求項７に記載の回路構成。
【請求項９】
前記論理要素が、前記構造化されたＡＳＩＣの比較的低い金属層を用い、前記設定可能なコンダクタおよび前記設定可能なサブ部分コンダクタが、比較的低い金属層の上にある、少なくとも一つの金属層を用いる、請求項８に記載の回路構成。
【請求項１０】
前記決定性の部分が、
コンダクタセグメントの所定の配置と、
該コンダクタセグメントの連続的なものの間にある複数のバッファ回路と
を含む、請求項９に記載の回路構成。
【請求項１１】
前記論理要素の回路構成が、前記決定性の部分の前記バッファ回路を提供するために使用される、請求項１０に記載の回路構成。
【請求項１２】
前記コンダクタセグメントが、前記設定可能なコンダクタおよび前記設定可能なサブ部分コンダクタのために用いられる前記少なくとも一つ以上の金属層の上方にある、少なくとも一つの金属層を用いる、請求項１１に記載の回路構成。
【請求項１３】
複数の群にグループ化される論理要素のアレイであって、群のそれぞれが、個々のサブ複数の該論理要素を含み、群のそれぞれが、該構造化されたＡＳＩＣ上において、個々の所定のロケーションに隣接している、論理要素のアレイと、
少なくとも一つのクロック信号を該所定のロケーションのそれぞれに、少なくとも潜在的に分配するためのクロック分配回路構成の所定のパターンと、
クロック利用回路構成を含む該群のそれぞれに関連付けられた設定可能な分配回路構成であって、その群に関連付けられた該所定のロケーションにおける該所定のパターンからの少なくとも一つのクロック信号を、その群における該クロック利用回路構成へ分配する、設定可能なクロック分配回路構成と
を備える、構造化されたＡＳＩＣ回路構成。
【請求項１４】
前記所定のパターンが、
コンダクタセグメントと、
該コンダクタセグメントの連続的なものを相互接続するバッファ回路構成と
を含む、請求項１３に記載の回路構成。
【請求項１５】
前記論理要素の回路構成が前記バッファ回路を提供するために使用される、請求項１４に記載の回路構成。
【請求項１６】
前記所定のパターンと、クロック利用回路構成を含む群に関連付けられた前記所定のロケーションのそれぞれにおける前記設定可能なクロック分配回路構成とを相互接続するバッファ回路構成をさらに備える、請求項１３に記載の回路。
【請求項１７】
前記論理要素の回路構成が、前記バッファ回路構成を提供するために使用される、請求項１６に記載の回路構成。
【請求項１８】
前記群のそれぞれが、前記論理要素の複数のサブグループを備え、前記設定可能なクロック分配回路構成が、
クロック利用回路構成を含む該サブグループのそれぞれに対するバッファ回路と、
クロック利用回路構成を含む該群に関連付けられた前記所定のロケーションから、クロック利用回路構成を含むその群におけるそれぞれのサブグループに対する該バッファ回路への、第１のコンダクタセグメントと、
該バッファ回路のそれぞれから、そのバッファ回路に関連付けられた該サブグループにおけるそれぞれのクロック利用回路構成への、第２のコンダクタセグメントと
を備える、請求項１３に記載の回路構成。
【請求項１９】
前記論理要素の回路構成が、前記バッファ回路を提供するために使用される、請求項１８に記載の回路構成。
【請求項２０】
論理要素の２次元アレイであって、該論理要素の群の２次元アレイへとグループ化された、論理要素の２次元アレイと、
少なくとも一つのクロック信号を、該群のそれぞれに、少なくとも潜在的に分配するための、クロック分配回路構成の所定のパターンと、
クロック利用回路構成を含む該群のそれぞれに関連付けられた設定可能なクロック分配回路構成であって、その群に隣接する所定のロケーションにおける該所定のパターンからの少なくとも一つのクロック信号を、その群における該クロック利用回路構成へ分配する、設定可能なクロック分配回路構成と
を備える、構造化されたＡＳＩＣ回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時に、構造化された特定用途向け集積回路（「構造化されたＡＳＩＣ」）として知られているタイプの集積回路デバイスのためのクロック信号分配回路構成に関する。
【背景技術】
【０００２】
構造化されたＡＳＩＣは、一部の所定の回路特性を有するデバイスであるが、それはまた、ある程度カスタマイズされている。例えば、構造化されたＡＳＩＣは、比較的多くの小さな論理回路要素（ハイブリッド論理要素、すなわち、ＨＬＥ）の２次元アレイを含み得る。これらのＨＬＥの基本的な回路構成は常に同一であるか、または実質的に同一であり、その構造化されたＡＳＩＣを作製ために使用されるマスクのサブセットによって提供される。従って、このサブセットのマスクは常に同一か、または実質的に同一であり得る。ＨＬＥによって実行される全体の機能は、特定の構造化されたＡＳＩＣ製品を作製するために使用される一つ以上の追加的なマスクをカスタマイズすることによって、ある程度カスタマイズされ得る。同様に、ＨＬＥへの接続、ＨＬＥからの接続、および／またはＨＬＥ間の接続は、その製品を作製するために使用される追加的なマスクをカスタマイズすることによってカスタマイズされ得る。というのは、構造化されるＡＳＩＣは常に同一の基本的回路構成を有するからであり、特定のタスクを実行するためにそれを設計するタスクは、非常に単純化され、スピードアップされ、信頼性が向上され、および、コストが削減されている。全体のＡＳＩＣは、「初めから」設計されている必要がない。その代わり、カスタマイズされたマスクのみが設計されなければならない。
【０００３】
構造化されたＡＳＩＣ技術の可能な使用は、プログラムされたフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」：ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）と等しい機能であるＡＳＩＣを作製することである。論理設計がＦＰＧＡにおいて十分に「立証」された後、その設計は構造化されたＡＳＩＣに「移植（ｍｉｇｒａｔｅ）」され得る。２００４年７月２日に出願された、Ｃｈｕａらによる特許文献１、および、２００５年４月１日に出願された、Ｓｃｈｌｅｉｃｈｅｒらによる特許文献２などの文献は、構造化されたＡＳＩＣ技術のこのタイプの使用を示す。
【０００４】
上述のＣｈｕａら、およびＳｃｈｌｅｉｃｈｅｒらの文献において示されたタイプの構造化されたＡＳＩＣにおいて、構造化されたＡＳＩＣ上の回路機能（例えば論理機能）の配置（ロケーションまたは配置）は、構造化されたＡＳＩＣが機能的に等しいとされるＦＰＧＡ上のこれらの機能の配置とは全く異なり得る。従って、機能的回路構成へクロック信号をルートまたは分配するための、関連するＦＰＧＡ上に提供される回路構成の構造を、構造化されたＡＳＩＣ上に単に複製することは可能であり得ない。他方で、構造化されたＡＳＩＣを用いてインプリメントされることが所望され得る、それぞれの論理設計のために完全にカスタマイズされたクロック回路構成を設計することは、多くの理由（設計タスクのコストや複雑性、および、構造化されたＡＳＩＣの最適な実行に対する、上手く設計されたクロックネットワークの重要性など）から、良いアプローチであるとは考えられていない。
【特許文献１】米国特許出願公開第１０／８８４／４６０号明細書
【特許文献２】米国特許出願公開第１１／０９７／６３３号明細書
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明に従い、構造化されたＡＳＩＣデバイスのクロック分配回路構成は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタセグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。クロック分配回路構成の設定可能な部分の個々の一つは、それぞれの所定のロケーションに関連付けられ、その所定のロケーションに隣接する構造化されたＡＳＩＣの領域に配置される、任意のクロック利用（ｕｔｉｌｉｚａｔｉｏｎ）回路構成として役割をする。特に、所定のロケーションに関連する領域がクロック利用回路構成を含む場合、その所定のロケーションに関連する設定可能な回路構成は、そのクロック利用がその領域内であるならばどこでも、その所定のロケーションにおける決定性の部分から受信されたクロック信号を、クロック利用回路構成へと搬送するように構成（カスタム構成）される。
【０００６】
それぞれの設定可能な部分は、設定可能なコンダクタ、および設定可能部分（ｃｏｎｆｉｇｕｒａｂｌｅ−ｐｏｒｔｉｏｎ）のバッファ回路を含み得る。それぞれの設定可能な部分は、その設定可能な部分によって提供される領域の個々のサブエリアの役割をする複数の設定可能なサブ部分（ｓｕｂｐｏｒｔｉｏｎ）を含み得る。
【０００７】
構成されたＡＳＩＣの論理要素回路構成は、上述のバッファ回路の任意または全てを提供するために使用され得る。その論理要素回路構成は、構造化されたＡＳＩＣの比較的、低い（ｌｏｗ）金属層を用い得る。一つ以上のより高い（ｈｉｇｈｅｒ）金属層は、決定性の部分の上述のコンダクタセグメントに使用され得る。
【０００８】
実際に必要とされる量のクロック分配回路構成のみが提供され得る。例えば、上述のバッファ回路に必要とされない任意の論理要素回路構成は、他の目的（例えば、構造化されたＡＳＩＣの論理回路構成において）に使用され得る。必要ではない決定性の部分の、上述の任意のコンダクタのセグメントは、他の目的に使用され得る（例えば、追加的な電力分配コンダクタとして）。実際に必要とされる（もしあれば）だけの量の回路構成のみが、設定可能な部分のそれぞれにおいて提供され得る。
【０００９】
本発明のさらなる特徴、性質、および様々な利点は、添付された図面および以下に続く詳細な記載から明らかになる。
【００１０】
本発明は、さらに以下の手段を提供する。
【００１１】
（項目１）  
構造化されたＡＳＩＣのクロック分配回路構成であって、
クロック信号を、該構造化されたＡＳＩＣ上において互いに間隔を空けた複数の所定のロケーションのうちの任意に分配するために使用され得る決定性の部分と、
複数の設定可能な部分であって、該複数の設定可能な部分のそれぞれが該所定のロケーションの個々の一つに関連付けられ、該関連付けられた所定のロケーションにおける該決定性の部分から受信されたクロック信号を、該関連付けられた所定のロケーションに隣接した所定の領域内の任意の様々なロケーションにおいて存在し得るクロック利用回路構成に分配する、複数の設定可能な部分と
を備える、構造化されたＡＳＩＣのクロック分配回路構成。
【００１２】
（項目２）  
上記決定性の部分が、
コンダクタセグメントの所定の配置と、
該コンダクタセグメントの連続的なものの間にある複数のバッファ回路と
を含む、項目１に記載の回路構成。
【００１３】
（項目３）  
上記構造化されたＡＳＩＣが論理要素の２次元アレイを含み、該論理要素の回路構成が上記バッファ回路を提供するために使用される、項目２に記載の回路構成。
【００１４】
（項目４）  
上記論理要素が上記構造化されたＡＳＩＣの比較的低い金属層を用い、上記コンダクタセグメントが該比較的低い金属層の上方にある、少なくとも一つの金属層を用いる、項目３に記載の回路構成。
【００１５】
（項目５）  
上記所定の領域のそれぞれが、複数の所定のサブ領域を含み、該複数の所定のサブ領域のそれぞれが、該サブ領域内の複数のロケーションのうちの任意のロケーションにおいて、クロック利用回路構成を含み得、
クロック利用回路構成を有する少なくとも一つのサブ領域を含む領域に関連付けられた設定可能な部分が、クロック利用回路構成を含む該サブ領域のそれぞれに関連付けられた設定可能なサブ部分を備える、項目１に記載の回路構成。
【００１６】
（項目６）  
クロック利用回路構成を含むサブ領域に関連付けられた上記設定可能なサブ部分のそれぞれが、
サブ部分バッファ回路と、
該サブ部分バッファ回路から、その設定可能なサブ部分に関連付けられた該サブ領域におけるそれぞれのクロック利用回路構成への、設定可能なサブ部分コンダクタと
を備える、項目５に記載の回路構成。
【００１７】
（項目７）  
クロック利用回路構成を含む領域に関連付けられたそれぞれの設定可能な部分が、
その設定可能な部分に関連付けられた所定のロケーションから、その設定可能な部分の一部であるそれぞれのサブ部分バッファ回路への、設定可能なコンダクタを
備える、項目６に記載の回路構成。
【００１８】
（項目８）  
上記構造化されたＡＳＩＣが論理要素の２次元アレイを含み、該論理要素の回路構成が上記バッファ回路を提供するために使用される、項目７に記載の回路構成。
【００１９】
（項目９）  
上記論理要素が、上記構造化されたＡＳＩＣの比較的低い金属層を用い、上記設定可能なコンダクタおよび上記設定可能なサブ部分コンダクタが、比較的低い金属層の上にある、少なくとも一つの金属層を用いる、項目８に記載の回路構成。
【００２０】
（項目１０）  
上記決定性の部分が、
コンダクタセグメントの所定の配置と、
該コンダクタセグメントの連続的なものの間にある複数のバッファ回路と
を含む、項目９に記載の回路構成。
【００２１】
（項目１１）  
上記論理要素の回路構成が、上記決定性の部分の上記バッファ回路を提供するために使用される、項目１０に記載の回路構成。
【００２２】
（項目１２）  
上記コンダクタセグメントが、上記設定可能なコンダクタおよび上記設定可能なサブ部分コンダクタのために用いられる上記少なくとも一つ以上の金属層の上方にある、少なくとも一つの金属層を用いる、項目１１に記載の回路構成。
【００２３】
（項目１３）  
複数の群にグループ化される論理要素のアレイであって、群のそれぞれが、個々のサブ複数の該論理要素を含み、群のそれぞれが、該構造化されたＡＳＩＣ上において、個々の所定のロケーションに隣接している、論理要素のアレイと、
少なくとも一つのクロック信号を該所定のロケーションのそれぞれに、少なくとも潜在的に分配するためのクロック分配回路構成の所定のパターンと、
クロック利用回路構成を含む該群のそれぞれに関連付けられた設定可能な分配回路構成であって、その群に関連付けられた該所定のロケーションにおける該所定のパターンからの少なくとも一つのクロック信号を、その群における該クロック利用回路構成へ分配する、設定可能なクロック分配回路構成と
を備える、構造化されたＡＳＩＣ回路構成。
【００２４】
（項目１４）  
上記所定のパターンが、
コンダクタセグメントと、
該コンダクタセグメントの連続的なものを相互接続するバッファ回路構成と
を含む、項目１３に記載の回路構成。
【００２５】
（項目１５）  
上記論理要素の回路構成が上記バッファ回路を提供するために使用される、項目１４に記載の回路構成。
【００２６】
（項目１６）  
上記所定のパターンと、クロック利用回路構成を含む群に関連付けられた上記所定のロケーションのそれぞれにおける上記設定可能なクロック分配回路構成とを相互接続するバッファ回路構成をさらに備える、項目１３に記載の回路。
【００２７】
（項目１７）  
上記論理要素の回路構成が、上記バッファ回路構成を提供するために使用される、項目１６に記載の回路構成。
【００２８】
（項目１８）  
上記群のそれぞれが、上記論理要素の複数のサブグループを備え、上記設定可能なクロック分配回路構成が、
クロック利用回路構成を含む該サブグループのそれぞれに対するバッファ回路と、
クロック利用回路構成を含む該群に関連付けられた上記所定のロケーションから、クロック利用回路構成を含むその群におけるそれぞれのサブグループに対する該バッファ回路への、第１のコンダクタセグメントと、
該バッファ回路のそれぞれから、そのバッファ回路に関連付けられた該サブグループにおけるそれぞれのクロック利用回路構成への、第２のコンダクタセグメントと
を備える、項目１３に記載の回路構成。
【００２９】
（項目１９）  
上記論理要素の回路構成が、上記バッファ回路を提供するために使用される、項目１８に記載の回路構成。
【００３０】
（項目２０）  
論理要素の２次元アレイであって、該論理要素の群の２次元アレイへとグループ化された、論理要素の２次元アレイと、
少なくとも一つのクロック信号を、該群のそれぞれに、少なくとも潜在的に分配するための、クロック分配回路構成の所定のパターンと、
クロック利用回路構成を含む該群のそれぞれに関連付けられた設定可能なクロック分配回路構成であって、その群に隣接する所定のロケーションにおける該所定のパターンからの少なくとも一つのクロック信号を、その群における該クロック利用回路構成へ分配する、設定可能なクロック分配回路構成と
を備える、構造化されたＡＳＩＣ回路構成。
【００３１】
（摘要）
構造化されたＡＳＩＣデバイスのクロック分配回路構成は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタセグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣの所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明に従う、例示的な構造化されたＡＳＩＣのデバイス１０の代表的な四半分を示す。特に、図１は、デバイス１０の左上の四半分を示す。他の３つの四半分は一般的に類似している。例えば、右上の四半分は、図１に示されるものの、ほぼ、図１の回路構成の右側の端に隣接する垂直線のまわりに鏡に映し出されたイメージであり得る。左下の四半分は図１の、ほぼ、図１の回路構成の底の端に隣接する水平線のまわりに鏡に映し出されたイメージであり得る。右下の四半分は、ほぼ、図１の回路構成の右下のコーナーを通過する線のまわりに鏡に映し出されたイメージであり得るが、さもなければ、その回路構成の外側、および、水平線または垂直線のいずれかに対して４５度であり得る。
【００３３】
図１は以下の構成要素、すなわち、マクロ２０ａ、２０ｂ、２０ｃ、２０ｄ、および２０ｅ、ハイブリッド論理要素（ＨＬＥ）３０の群、クロック信号分配コンダクタ４０、クロック信号バッファ５０、および、コンダクタ４０からＨＬＥ３０の群における回路構成への接続６０を示す。
【００３４】
マクロ回路２０は、本発明においては、比較的、重要ではない。マクロ回路２０の例は、位相ロックループの回路構成、メモリ回路構成、および、回路機能の特定のタイプを実行する目的のための他の回路である。ＨＬＥの数と比較して、これらのマクロ回路は、比較的少ない。それらは、所定のロケーションにある。それらは、クロック分配回路構成への接続を必要とし得るが、これは、それらの比較的少ない数および所定の位置などの要因のために、主たる目標ではない。
【００３５】
クロック分配のさらなる難題は、たくさんのＨＬＥからクロック信号を得ることである。これは、本発明の重要な局面である。
【００３６】
第１に、以下に注意すべきである。例示的な実施形態において、ＨＬＥは金属層１〜４を用いる。コンダクタ４０は金属層７および金属層８を用いる（水平のコンダクタ４０は金属７にあり、垂直のコンダクタ４０は金属８にある）。金属層５および金属層６は、とりわけ、接続６０からＨＬＥ３０の関連付けられた群への、さらなるクロック分配回路構成のために使用される。図１におけるそれぞれのコンダクタ線４０は、異なるクロック信号を搬送することができる、いくつかのパラレルなコンダクタを実際に表し得る。例えば、デバイス全体に亘って、コンダクタ４０上で利用可能である、いくつかのいわゆるグローバルクロック信号が存在し得る。別の例として、一つの四半分のみに利用可能、または、可能であれば、２つの端を隣接にする四半分に利用可能である、いくつかのいわゆるローカルクロック信号が存在し得る。それぞれの線４０がいくつかのパラレルコンダクタを表し得るように、それぞれのバッファ５０は、バッファ回路のいくつかの例を表し得、それぞれの例は、バッファロケーションに入る、または去る、個々のコンダクタ４０として役立ち得る。
【００３７】
図１に示されたコンダクタ４０（およびバッファ５０）の構成（通常の手順）は、好ましくは、本発明に従った、所定のものである。つまり、検討される例示的な実施形態にために、図１はクロック分配リソース（コンダクタ４０およびバッファ５０）のレイアウトを示し、接続６０に対するそれらのソース全てからＨＬＥ群３０へのクロック信号を分配するために常に使用される。従って、これは、時に、本発明のクロック分配回路構成の決定性の部分（ｄｅｔｅｒｍｉｎｉｓｔｉｃ  ｐｏｒｔｉｏｎ）と呼ばれ得る。決定性という言葉が使用されるのは、クロック分配回路構成の一部が、図１に示される所定の構成または配置を有するからである。この決定性の回路構成の使用は、現在の状況において多数の重要な利点を有する。例えば、クロック信号を、大量のＨＬＥにおいて実質的にあらゆる場所にあるＨＬＥに搬送する必要があり得るクロック回路構成を設計するタスクを単純化する。クロック分配回路構成（接続６０から関連するＨＬＥ群３０における一つ以上のＨＬＥへ）の、最後の比較的小さく短い部分のみが、より場当たり的（ａｄ  ｈｏｃ）に、および決定性の少ない方法にて設計される必要がある。別の例として、決定性のクロック分配回路構成は、許容可能なクロック信号遅延、許容可能なクロック信号のゆがみ（ｓｋｅｗ）（クロック分配ネットワークの異なる部分に対する微分的（ｄｉｆｆｅｒｅｎｔｉａｌ）な遅延）などの問題に関する、様々な目標を常に満たすように前もって設計され得る。クロック分配回路構成（すなわち、接続６０から関連するＨＬＥ群３０における一つ以上のＨＬＥへ）の、最後の、決定性の少ない（または設定可能な）部分は、個々に、比較的小さいままであり（例えば、それぞれの群３０のサイズを限定することによって）、その結果、これらの部分は、決定性の回路構成を使用することによって達成可能な結果を著しく変更しない。（前文における「結果」は、許容可能なクロック信号遅延、許容可能なゆがみなどのような前述の動作特性を意味する。）
遅延およびゆがみなどの問題に関して、図１における決定性の回路構成がレイアウトされ、その結果、任意のクロック信号ソースから任意の接続６０までの、その回路構成を介した距離がほぼ同じであり、バッファ５０とほぼ同じ数を含むことに注意すべきである。
【００３８】
図１は、決定性の回路構成の一つの例示的な実施形態を示すのみであり、他の実施形態（構成または配置）もまた可能であることは理解されたい。しかしながら、記載されている例示的な構成に基づく全ての構造化されたＡＳＩＣ製品は、図１に示された一般的な目標または配置を有する決定性の回路構成４０／５０／６０を用いる。
【００３９】
図１に示された回路構成４０／５０／６０は基本的に決定性であるが、異なるクロック分配ネットワークを達成するためには使用ができないこともまた、理解されたい。例えば、図示された決定性のネットワークの様々な部分における様々なコンダクタ４０は、多くの異なる方法において、様々なクロック信号を分配するために、様々な方法において、互いに接続され得る。この例として、図１における最も下にある水平のコンダクタ４０によって表されるリード（ｌｅａｄ）の一つにおける特定のグローバルクロック信号は、図示された四半分においては必要なくあり得る。従って、そのグローバルクロック信号は、図１に示されるさらなるクロック分配回路構成に接続される必要はない。これらの経路指定（ｒｏｕｔｉｎｇ）選択は、接続を介して、金属７および金属８における、様々なコンダクタ４０間にてなされる方法を選択することによってなされ得る。別の例として、グローバルまたはローカルクロック信号が、決定性のネットワークにおける所定の点を超えて必要とされない場合、その点を超えた信号の分配は、さもなければその点に提供されるバッファ５０への信号を搬送するコンダクタ４０を接続しないことによって、中断され得る。（ローカルクロック信号は、図１における、比較的長い、右端の垂直線によって表されるリード（ｌｅａｄ）に加わり得る。）所望される場合、クロック分配に使用されないコンダクタセグメント４０は、その代わり、電力分配などの別の目的のために使用され得る。あるいは、クロック分配に使用されないコンダクタセグメント４０および関連されるバッファ５０は、高いファンアウト（ｆａｎｏｕｔ）のデータ信号分配に使用され得る。さらに別の可能性として、クロック分配に使用されない、および、ＨＬＥ内にある（以下を参照）バッファ５０は、ロジックなどにおけるように、他の目的のために使用され得る。
【００４０】
本発明の別の局面に従い、バッファ５０の一部または全ては、好ましくは、ＨＬＥの回路構成を使用してインプリメントされる。図２は、ＨＬＥ２００の例示的な実施形態を示す。図２はここで、上述のＳｃｈｌｅｉｃｈｅｒらの文献における図２と同一である。また、上述のＣｈｕａらの文献における図３に類似している。これらの文献は、完全にこの回路構成を記載しており、ここでその記載は、幾分省略され得る。回路構成２００の構成要素は、プルチプレクサ２１０、ＮＡＮＤゲート２２０、反転ドライバまたはバッファ２３０、垂直相互接続コンダクタ２４０、２５０、２６０、および２７０、水平相互接続コンダクタ３１０、３１２、３１４、３１６、３２０、３２２、３３０、３４０、３５０、３６０、３７０、選択可能な内部接続サイト４１０および４３０、選択可能な隣接ＨＬＥ接続サイト４３０、および選択可能な高レベル接続サイト４６０を含む。
【００４１】
バッファ２３０は例えば、ＨＬＥ２００の出力信号をバッファするために（とりわけ）使用され得る。あるいは、バッファ２３０は、図１に示されるバッファリング５０の一部または全てを提供するために使用され得る。後者の場合において、例えば、バッファされるクロック信号は、そのＨＬＥにおけるバッファ２３０から上流の、隣接するＨＬＥにおいて、介在層を介して、コンダクタ４０上の金属７または金属８から、ポート４６０へドロップされ得る。必要である場合、その信号をそのバッファ２３０に適用するのに必要な任意の接続が、ＨＬＥ２００内にてなされる。そのバッファの出力信号（つまり、バッファされ、それゆえ、そのバッファに適用された信号の強化されたバージョン）は、次いで、関連するコンダクタ４０上の金属７または金属８の次なるセグメントに戻り得る。
【００４２】
上述のＣｈｕａらの文献は、ＨＬＥ２００のバッファリングの強度が選択的に変化され得るいくつかの方法を示す。任意のこれらの技術は、異なる強度のバッファ５０を提供するために、現在の状況において用いられ得る。
【００４３】
バッファ５０を提供するために使用されているＨＬＥ２００が、バッファリングに含まれない構成要素（例えば、マルチプレクサ２１０）を有する場合、それらの構成要素は、他の目的（例えば、ロジックを実行するため）に使用され得る。
【００４４】
図３は、二つの隣接するＨＬＥ（２００ｅおよび２００ｆ）が、フリップフロップまたはレジスタとしてアクトするためにともに使用され得ることを示す。ここで図３は、上述のＣｈｕａらの文献における図１３と同一であり、それゆえ、ここで再びさらなる検討を要求しない。しかしながら、図３は、ＨＬＥ２００ｅおよび２００ｆの単純化された描写であることに注意されたい。これらのＨＬＥ（全てのＨＬＥのように）は、実際に、図２において示される全ての回路構成を含む。しかしながら、描写を単純化するために、図３は、ＨＬＥ要素、および、フリップフロップまたはレジスタをインプリメントするために実際に使用される、要素の相互接続（太線）のみを示す結果となる。図３において示される回路構成は、フリップフロップまたはレジスタとして動作するために、クロック信号を要求する。この回路構成は、それゆえ、ここでは、クロック利用回路構成として、時に呼ばれるものの一例である。
【００４５】
図４は、構造化されたＡＳＩＣ１０が多くのＨＬＥ２００を含むことを強調するために含まれる。（図２は、上述のＣｈｕａらの文献における図１６と類似する。）さらに、図４は、いくつかの隣接または付近のＨＬＥが、ユーザによって所望される様々な論理機能を実行するためにともに使用され得る方法を（異なるクロスハッチング（ｃｒｏｓｓ−ｈａｔｃｈｉｎｇ）によって）示す。ＨＬＥのそのような群またはクラスタは、ＣＨＬＥと呼ばれる。（これらの図４の「群」は、図１における群３０と同一ではない。図４に関連して検討されたタイプの群は、比較的小さい傾向にある（例えば、それぞれ６ＨＬＥほどである）が、図１におけるそれぞれの群３０は数百のＨＬＥを含み得る。図４の行および列の参照を使用して、以下は、図４において表されたＣＨＬＥのそれぞれにおいて用いられたＨＬＥ２００のリストである。
ＣＨＬＥ  １：Ａ１、Ａ２、Ｂ１
ＣＨＬＥ  ２：Ａ３、Ａ４
ＣＨＬＥ  ３：Ｂ２、Ｃ１、Ｃ２、Ｃ３
ＣＨＬＥ  ４：Ｂ３、Ｂ４
ＣＨＬＥ  ５：Ｄ１、Ｅ１、Ｅ２、Ｆ１
ＣＨＬＥ  ６：Ｄ２、Ｄ３、Ｄ４
ＣＨＬＥ  ７：Ｆ２
図４に示されたＣＨＬＥの境界は、多くの可能なＣＨＬＥ境界配置の一つにすぎない。これは、ユーザが実行を望むいかなるロジックをも実行する、膨大な数の異なる方法において、ＣＨＬＥにグループ化され得る、本当に大量のＨＬＥ２００である。さらに、レジスタ（図３に示されるもののように）は、この多くのＨＬＥにおいて、実際にいかなる場所においても生じ得る。図４は、従って、本発明の利点なしで、これらのレジスタに対してクロック信号を得るために、良いクロックネットワークを設計する難しさを指摘する。
【００４６】
図５は、接続６０のそれぞれを越える回路構成の例示的な実施形態を示す。それぞれのＨＬＥ群３０におけるＨＬＥ２００（個々には示されない）は、そのようなＨＬＥの１６個のサブグループ１００に分割される。群３０におけるサブグループ１００は、サブグループ（４つのサブグループは、それぞれの行および列において含まれる）の交差する行および列の２次元アレイにおいて配置される。それぞれのサブグループ１００は、複数のＨＬＥ２００（再び、個々には示されない）を含む。それぞれのサブグループ１００におけるＨＬＥ２００は、好ましくは、ＨＬＥの交差する行および列の２次元アレイにおいて配置される（例えば、図４におけるように）。サブグループ１００におけるＨＬＥの数は、好ましくは、それほど大きくなく、そのようなサブグループにおいて生じ易いレジスタの最大数が、そのサブグループにおいて、最後のドライバ（バッファ）１１０によって十分にサポートされ得る数を超える。例えば、サブグループ１００はサイズを調整され得るので、サブグループ１００において生じ易いレジスタの最大数は、ほぼ６５である。
【００４７】
図５は、図１に示された決定性のクロック分配回路構成の代表的な部分における、最後のコンダクタの脚（ｌｅｇ）４０および最後のバッファ５０を示す。バッファ５０の出力における接続６０は、バッファ出力信号を、金属層５および／または金属層６に降ろし、それは、描写されたバッファ５０によってクロック信号出力を必要とする少なくとも一つのレジスタ１４０を含む、それぞれのサブグループ１００に、バッファ５０の出力信号を分配するために使用される。特に、コンダクタ１２０は、バッファ５０の出力信号を要求するそれぞれのサブグループ１００の中の、接続６０からバッファ１１０へ、金属５および／または金属６において、提供される。バッファ５０のように、バッファ１１０は、好ましくは、そのバッファ１１０を含むサブグループ１００内のＨＬＥ２００の回路構成を使用してインプリメントされる。サブグループ１００が描写されたバッファ５０の出力信号を必要としない場合、次いで、そのサブグループにおけるバッファＨＬＥ２００は、他のサービス（例えば、ロジックにおける使用のため）に完全に解放され得る。図５におけるサブグループ１００の左側の列における可能なバッファ１１０は、必要とされていないＨＬＥバッファの例であり、それゆえ、他の目的のために使用され得る。それぞれのバッファ１１０の出力信号は、そのバッファ１１０によってクロック信号出力を必要とする、関連するサブグループ１００において、それぞれのレジスタ１４０のクロック入力ターミナルに適用される。コンダクタ１３０（再び、金属５および／または金属６において）は、バッファ１１０から関連するレジスタ１４０へのこれらの接続を提供する。
【００４８】
以前に述べたように、図１において示された本発明のクロック分配回路の一部は、ここで、時に、その回路構成の決定性の部分と呼ばれる。図５に示されたような、接続６０の右側の回路構成は、時に、本発明のクロック分配回路構成の設定可能な部分と呼ばれる。その回路構成の決定性（図１）の部分が決定性と呼ばれるのは、一般にそれが、例えば、コンダクタセグメント４０およびバッファ５０のロケーションに関連して、所定のパターンの後に続くからである。これは、いわゆる決定性の部分が一部の点において、設定可能ではないということを意味しない。例えば、一部のコンダクタセグメント４０は、この一般の目標に従ってなされた一部の設定可能なＡＳＩＣにおいて省略され得る。同様に、一部のバッファ５０は省略され得る。しかしながら、一般に、その回路構成の決定性の部分は、この例示的な一般の目標を有する全ての構造化されたＡＳＩＣ製品に対して、同じパターンであるか、または、図１において示されたパターンのタイプの後に、常に続く。すなわち、コンダクタセグメント４０が必要とされ、それゆえ使用される程度において、それは、図１において一般的に示されるように配置されるのである。同様に、バッファ５０も、図１において一般的に示されるように配置され、クロック分配のために使用されるいかなるコンダクタセグメント４０も、そのようなバッファ５０のロケーションにおいて互いに接続される。
【００４９】
図５において示されるような回路構成は、設定可能であると呼ばれる。というのは、バッファ１１０、ならびにコンダクタ１２０および１３０は、特定の構造化されたＡＳＩＣ製品において実際に必要とされる場合、場所、および数においてのみ提供される。例えば、コンダクタ１２０の経路指定（ｒｏｕｔｉｎｇ）は、製品によって変化し得る。（図５において単一の直線として示されるが、それぞれのコンダクタ１２０は、実際には、互いに９０度の角度において、二つ以上のセグメントからなり得る。）同様なことが、コンダクタ１３０にも当てはまる。幾分決定性である図５に示された回路構成の重要でない局面が存在し得る。例えば、群３０に関連する接続６０のロケーションは所定のものであり得、および／または、サブグループ１００におけるバッファ１１０のロケーションは所定のものであり得る。しかしながら、一般に、図５の回路構成は、大部分は、設定可能であり（つまり、所定のものではない）、それゆえ、たとえ、それらの製品の全てが、それらの決定性の点において、同一の一般的なプランの後に続くとしても、一つの構造化されたＡＳＩＣ製品から次へ、少なくとも潜在的に全く異なる。
【００５０】
前述は、本発明の原理を例示的に示したに過ぎず、様々な修正が、本発明の範囲および趣旨から逸れることなく、当業者によってなされ得ることは理解されたい。例えば、図１において示されたクロック分配回路構成の一般的なプランは、例示に過ぎず、他の一般的なプランは、その代わり、所望される場合に使用され得る。別の例として、群３０におけるサブグループ１００の数は、図５において示された数とは異なり得る。ＨＬＥの異なる数は、異なる一般的なプランを有する構造化されたＡＳＩＣにおけるそれぞれのサブグループ１００に含まれ得る。それぞれのＨＬＥ２００の回路構成は、図２において示された例示的な実施形態とは異なり得る。
【図面の簡単な説明】
【００５１】
【図１】本発明に従う、例示的な構造化されたＡＳＩＣ回路構成の代表的な部分の単純化された略ブロック図である。
【図２】図１に示された回路構成の所定の局面の代表的な部分の例示的な実施形態の単純化された略ブロック図である。
【図３】図１に示された回路構成の所定の局面の別の代表的な部分の例示的な実施形態の単純化された略ブロック図である。
【図４】図１の回路構成の所定の局面の代表的な部分の例示的な実施形態の単純化されたブロック図である。
【図５】図１の回路構成の他の局面の代表的な部分の例示的な実施形態の単純化された略ブロック図である。
【符号の説明】
【００５２】
１０  構造化されたＡＳＩＣ
３０  ＨＬＥ
４０、２４０、２５０、２６０、２７０、３１０、３１２、３１４、３２０、３２２、３３０、３４０、３５０、３６０、３７０  コンダクタ
５０、１１０、２３０  バッファ
２００  回路構成
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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