(57)【要約】      （修正有）【課題】ライブパルス列をフレキシブルに形成するドライブ回路を提供する。【解決手段】マトリクス素子を備えたスイッチングマトリクスが設けられており、マトリクス素子は期間のうちの少なくとも１つと、少なくとも１つの制御パラメータからなるただ１つの組にその都度割り当てられており、ｎ個のパルス発生器のうちの１つの丁度１つのスイッチング素子に対する制御信号を出力する。【選択図】図１
2006180508.tif 000002
【特許請求の範囲】
【請求項１】
種々の期間において異なる調節が可能なドライブパルス高さを有するドライブパルス列（１００）を供給するドライブ回路（１０）であって、
パルス高さ寄与量を加算ノード（３０）に供給するｎ個のパルス発生器（１８，２０，２２，２４，２６，２８）と、調節可能なパラメータに依存して前記スイッチング素子（３６，３８，４０，４２，４４，４６）のうちの少なくとも幾つかを制御する制御部（１２）とを備え、前記供給はパルス発生器固有のスイッチング素子（３６，３８，４０，４２，４４，４６）を介して制御可能である形式のドライブ回路（１０）において、
マトリクス素子を備えたスイッチングマトリクス（１６）が設けられており、前記マトリクス素子は前記期間のうちの少なくとも１つと、少なくとも１つの制御パラメータからなるただ１つの組にその都度割り当てられており、ｎ個のパルス発生器（１８，２０，２２，２４，２６，２８）のうちの１つの丁度１つのスイッチング素子（３６，３８，４０，４２，４４，４６）に対する制御信号を出力することを特徴とする、ドライブ回路（１０）。
【請求項２】
前記スイッチングマトリクス（１６）の制御パラメータが記憶されている割当てテーブル（５８）が設けられている、請求項１記載のドライブ回路（１０）。
【請求項３】
制御パラメータのうちの少なくとも幾つかは可変である、請求項２記載のドライブ回路（１０）。
【請求項４】
前記スイッチングマトリクス（１６）は各マトリクス素子に対して少なくとも１つのＡＮＤゲート（６０，６２，６４，６６，６８，７０）を有し、該ＡＮＤゲートは第１の入力側、第２の入力側および出力側を有し、該出力側は所属の前記スイッチング素子と接続されている、請求項１から３までのいずれか１項記載にドライブ回路（１０）。
【請求項５】
前記ＡＮＤゲート（６０，６２，６４，６６，６８，７０）の第１の入力側には、割り当てられている期間を特徴付ける信号（８８，９０，９２，９４，９６，９８）が供給され、前記ＡＮＤゲート（６０，６２，６４，６６，６８，７０）の第２の入力側には可変の制御パラメータが供給される、請求項４記載のドライブ回路（１０）。
【請求項６】
ＯＲゲート（７４，７６，７８）が設けられており、該ＯＲゲート（７４，７６，７８）の入力側は少なくとも２つの前記ＡＮＤゲート（６０，６２，６４，６６，６８，７０）の出力側と接続されている、請求項４または５記載のドライブ回路（１０）。
【請求項７】
前記スイッチングマトリクス（１６）は可変の制御パラメータに割り当てられていないマトリクス素子に対しても、第１の入力側、第２の入力側および出力側を備えたＡＮＤゲート（６０，６２，６４，６６，６８，７０）をそれぞれ１つ有し、前記第１の入力側には割り当てられている期間を特徴付ける信号（８８，９０，９２，９４，９６，９８）が供給され、前記第２の入力側には制御パラメータとしての固定値が供給され、前記出力側はＯＲゲート（７４，７６，７８，８０，８２，８４）からなるツリー構造（８６）を介して所属のスイッチング素子（３６，３８，４０，４２，４４，４６）と接続されている、請求項４から６までのいずれか１項記載のドライブ回路（１０）。
【請求項８】
前記ＡＮＤゲート（６０，６２，６４，６６，６８，７０）および前記ＯＲゲート（７４，７６，７８，８０，８２，８４）はそれぞれ同じ立上り時間および立下り時間を有する、請求項７記載のドライブ回路（１０）。
【請求項９】
パルス発生器（１８，２０，２２，２４，２６，２８）としてディジタル・アナログ変換器が設けられている、請求項１から８までのいずれか１項記載のドライブ回路（１０）。
【請求項１０】
請求項１から９までの少なくとも１項記載のドライブ回路（１０）を使用することを特徴とする、ドライブパルス列（１００）の供給方法。
【請求項１１】
可変のドライブパルス高さの時間的に相互に連続する期間は少なくとも１つのスペース期間（８８）および／または最初のパルス期間（９０）および／または最後のパルス期間（９２）および／または複数のパルス期間（９４）および／または単一のパルス期間（９６）および／またはクールパルス期間（９８）を有する、請求項９記載の方法。
【請求項１２】
制御パラメータのうちの少なくとも１つがパルス発生器ディスエーブル信号として作用し、別の制御パラメータがパルス発生器イネーブル信号として作用する、請求項９または１０記載の方法。
【請求項１３】
セットされている単一のパルスイネーブル信号が、最初のパルスイネーブル信号および複数のパルスイネーブル信号よりも優位にある、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライブパルス列を供給するドライブ回路およびドライブパルス列の供給方法に関する。
【背景技術】
【０００２】
そのようなドライブ回路はＤＶＤ機器および／またはCD機器におけるレーザダイオード用のドライブ回路としてそれ自体公知である。同様のことが方法にも該当する。公知のドライブ回路においては、例えば５つのディジタル・アナログ変換器（ＤＡＣ）の出力側が加算ノードに接続される。加算ノードにおいて有効な５つのＤＡＣの寄与量の和は、結果として生じるパルス高さを決定する。各ＤＡＣの寄与量は固有のデータ値を介して調節される。イネーブル信号はＤＡＣと加算ノードとの間のスイッチを制御する。ドライブパルス列の種々の期間に異なるイネーブル信号が出力されるので、種々のドライブパルス高さを個々の期間において調節することができる。
【０００３】
結果として生じるドライブパルス列は書き込みストラテジとも称される。したがって書き込みストラテジは公知のドライブ回路および相応の公知の方法においては、５つのドライブパルス高さを規定することによって、すなわちＤＡＣそれぞれの寄与量についての所定のデータ値およびドライブパルス列の各期間におけるＤＡＣ寄与量の所定の組み合わせによって定められる。組み合わせは、いずれのイネーブル信号が所定のパルスタイプにおいて等しいかを決定するディジタルのモードパラメータの所定の組み合わせによって形成される。したがって同じイネーブル信号によって、所定のパルスタイプに対しては複数のＤＡＣ寄与量が加算ノードに供給されることになる。この際モードパラメータは、どのイネーブル信号が所定の期間に出力されるかを確定する。５つのディジタルモードパラメータを介して５つの異なるドライブパルス高さが規定される。５つのドライブパルス高さそれぞれが５つのＤＡＣの寄与量の部分的な和に相当する。各ＤＡＣを加算ノードと接続させるスイッチを駆動させるイネーブル信号の組み合わせによって、和の一部各々を加算ノードに接続することができる。読出しパルス期間を例えば所定の単一のＤＡＣの寄与量として規定することができ、他方ではレーザダイオードの比較的高い光出力を要求する書込みパルス期間は例えば５つのＤＡＣ全ての寄与量の和として形成される。したがって公知のドライブ回路ではモードパラメータが、規定されている５つのドライブパルス高さのうちの１つについてどのＤＡＣ寄与量が供給されるかを定める。
【０００４】
さらに公知のドライブ回路は差動入力側ＩＮ／ＮＩＮを有し、この差動入力側ＩＮ／ＮＩＮを介して一連のドライブパルス列の個々の期間が符号化された形態で駆動チップに供給される。パルスデコーダは符号化された形式の期間を復号し、この復号に基づきモードパラメータを考慮してイネーブル信号を形成し、このイネーブル信号を用いて加算ノードにおいて結果として生じるドライブパルス高さについてのＤＡの寄与量が直接的に制御される。
【０００５】
書き込みストラテジにおいては規定されている５つのドライブパルス高さは変化しない。したがって殊に書き込みストラテジにおいてはあるパルスタイプの２つのパルスの高さは常に等しい。さらなる制限は不可避の復号によってもたらされる。つまり、確かに５つのディジタルのモードパラメータでは理論的に３２の異なる組み合わせが可能であるが、パルスデコーダは理論的に可能な大抵の組み合わせを用いて有効なＤＡＣイネーブル信号組み合わせを形成することができない。したがって従来技術では８つの有効且つ復号可能なモードパラメータ組み合わせ、つまり８つの書き込みストラテジしか提供されない。別の書き込みストラテジはこの従来技術においてはドライブ回路を煩雑に変更することによってしか調節することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような背景において本発明の課題は、ドライブパルス列をフレキシブルに形成するドライブ回路、またそのようなドライブ回路を用いてドライブパルス列を供給する方法を提供することである。
【課題を解決するための手段】
【０００７】
ドライブ回路に関する課題は、マトリクス素子を備えたスイッチングマトリクスが設けられており、マトリクス素子は期間のうちの少なくとも１つと、少なくとも１つの制御パラメータからなるただ１つの組にその都度割り当てられており、ｎ個のパルス発生器のうちの１つの丁度１つのスイッチング素子に対する制御信号を出力することによって解決される。
【０００８】
方法に関する課題は、上記のドライブ回路を使用することによって解決される。
【発明を実施するための最良の形態】
【０００９】
したがって従来技術とは異なり、パルスデコーダはパルス発生器の寄与量をもはや直接的に制御するのではなく、パルスデコーダはそのような直接的な制御の代わりに、マトリクス素子がドライブパルス列の期間およびパルス発生器のうちの１つにその都度割り当てられているスイッチングマトリクスをアドレッシングする。したがってドライブパルス列の各期間にわたって、設けられているパルス発生器と同数のマトリクス素子が存在する。各マトリクス素子は制御信号を用いて、所属のパルス発生器がこの期間うちに寄与量を供給すべきか否かという情報を受け取る。したがって各マトリクス素子を少なくとも１つの固有の制御パラメータに割り当てることができる。したがって従来技術とは異なり、定められている書き込み組み合わせに対応する８つのモードパラメータ組み合わせにはもはや束縛されない。制御パラメータを変更することによって、むしろ各マトリクス素子を他のマトリクス素子に依存せずに変更することができ、これにより複数の異なるドライブパルス列をフレキシブルに形成することができる。したがって本発明は殊に書き込みストラテジを実質的によりフレキシブルに形成することができる。
【００１０】
ドライブ回路の構成に関して、ドライブ回路がスイッチングマトリクスの制御パラメータを記憶している割当てテーブルを有することは有利である。
【００１１】
したがってスイッチングマトリックスの特性は簡単なやり方で割当てテーブルに値を書き込むことによって決定することができる。
【００１２】
また有利には、少なくとも制御パラメータのうちの幾つかは可変である。
【００１３】
この構成により、スイッチングマトリクスの特性を簡単に変更することができ、したがって例えばレーザダイオードドライブ装置のための書き込みストラテジを簡単でフレキシブルに、つまり用途に合わせて固有に形成することができる。さらにこの構成によって可変の制御パラメータと不変の制御パラメータを区別することができる。したがって不変の制御パラメータは書き込みストラテジを変更する度に変更する必要がないので、このことは変更に伴う煩雑性を低減する。
【００１４】
さらに有利には、スイッチングマトリクスは各マトリクス素子に対して少なくとも１つのＡＮＤゲートを有し、このＡＮＤゲートは第１の入力側、第２の入力側および出力側を備え、この出力側は所属のスイッチング素子と接続されている。
【００１５】
この構成は上述の特性を備えたスイッチングマトリクスの簡単な回路技術的な実現形態を表す。
【００１６】
また有利には、ＡＮＤゲートの第１の入力側には割り当てられている期間を特徴付ける信号が供給され、またＡＮＤゲートの第２の入力側には可変の制御パラメータが供給される。
【００１７】
この構成は制御パラメータと期間を特徴付ける信号とからなる各組にパルス発生器を割り当てる。これによってパルス発生器への信号の競合的な影響が回避される。
【００１８】
さらなる構成は、入力側が少なくとも２つのＡＮＤゲートの出力側と接続されているＯＲゲートにおいて優れている。
【００１９】
この構成によって、期間が重畳する場合であっても各パルス発生器を厳密に制御することができる。この場合、２つのＡＮＤゲートのうちの一方が論理的に１を出力する場合にはパルス発生器は常に寄与量を供給する。重畳している期間は例えばレーザダイオードの駆動時に生じる。そのような期間では例えば単一のパルス期間が最初のパルス期間、複数のパルス期間および最後のパルス期間からなる一連の期間にわたって広がる可能性がある。単一パルス制御パラメータがセットされている場合には、最初のパルス制御パラメータおよび／または複数のパルス制御パラメータおよび／または最後のパルス制御パラメータがセットされているか否かは重要ではない。
【００２０】
別の有利な構成では、スイッチングマトリクスが可変の制御パラメータに割り当てられていないマトリクス素子に対しても、第１の入力側、第２の入力側および出力側を備えたＡＮＤゲートを各々１つ有することにおいて優れており、ここで第１の入力側には割り当てられている期間を特徴付ける信号が供給され、第２の入力側には制御パラメータとしての固定値が供給され、また出力側は所属のスイッチング素子と接続されている。
【００２１】
この対称的な構造によって、スイッチングマトリクスの特性がさらに最適化される。何故ならば、スイッチングマトリクスの入力側および出力側にはそれぞれ同数のＡＮＤゲートが接続されているからである。例えば入力側が第１の数のＡＮＤゲートと接続されており、他方出力側が第２の数のＡＮＤゲートと接続されていることによって惹起される可能性があるスイッチングマトリクスの入力側／出力側特性の不所望な劣化はこれによって抑制される。
【００２２】
また有利には、ＡＮＤゲートおよびＯＲゲートはそれぞれ同じ立上り時間および立下り時間を有する。
【００２３】
これによってドライブ回路における伝播時間差は回避される。この際、ＯＲゲートが相互に同じ制御応答時間を有し、且つＡＮＤゲートが相互に同じ応答時間を有すれば十分であるが、このＡＮＤゲートの応答時間はＯＲゲートの応答時間と異なっていても良い。
【００２４】
別の構成ではディジタル・アナログ変換器（ＤＡＣ）がパルス発生器として設けられている。
【００２５】
そのようなＤＡＣは標準的な構成素子として使用され、したがってパルス発生器を廉価に実現することができる。
【００２６】
方法の構成に関しては、可変のドライブパルス高さの時間的に相互に連続する期間は少なくとも１つのスペース期間および／または最初のパルス期間および／または最後のパルス期間および／または複数のパルス期間および／または単一のパルス期間および／またはクールパルス期間を有することは有利である。
【００２７】
そのような期間を有するドライブパルス列は光学的な書込みおよび読出し機器におけるレーザダイオードを制御するために使用される。この環境において上述の全ての利点が発揮される。したがってこの構成は上述の利点をこの有利な適用分野に転用する。
【００２８】
また有利には、制御パラメータのうちの少なくとも１つがパルス発生器ディスエーブル信号として作用し、別の制御パラメータがパルス発生器イネーブル信号として作用する。
【００２９】
したがって、例えば和の一部の大部分を統合する際にパルス発生器の寄与量が生じない場合には、モードパラメータを定めることによって行われる書き込みストラテジを形成するための煩雑性はさらに低減される。この場合、所属の寄与量がある期間においては表されるべきでない場合にのみこのパラメータを調節する必要があることは僅かながらも煩雑である。
【００３０】
さらに有利には、単一のパルスイネーブル信号が、最初のパルスイネーブル信号および複数のパルスイネーブル信号よりも優位にある。
【００３１】
この構成は、明示的に単一のパルスが調節されるべき場合において競合するイネーブル信号を回避する。
【００３２】
さらなる利点は以下の説明および添付の図面より明らかになる。
【００３３】
前述の特徴およびさらに後述すべき特徴をそれぞれ提示した組み合わせでのみ使用できるのではなく、本発明の範囲を逸脱することなく他の組み合わせにおいても、または単独で使用することができると解釈される。
【実施例】
【００３４】
本発明の実施例を図面に示し、以下詳細に説明する。
【００３５】
図１は制御部１２と、パルスデコーダ１４と、スイッチングマトリクス１６と、パルス寄与量を加算ノード３０に供給するパルス発生器１８，２０，２２，２４，２６，２８とを備えたドライブ回路１０を詳細に示す。加算ノードには駆動すべき構成素子３２、例えばレーザダイオードが接続されている。
【００３６】
各パルス発生器１８，２０，２２，２４，２６，２８は例えばディジタル・アナログ変換器（ＤＡＣ）として実現されており、このディジタル・アナログ変換器は基準電流源３４から基準電流I_refが供給され、またこの基準電流I_refを同様に供給されるディジタルのデータ値に従い重み付けしてスイッチング素子３６，３８，４０，４２，４４，４６に供給する。スイッチング素子３６，３８，４０，４２，４４，４６が閉じられている場合には、所属のパルス発生器１８，２０，２２，２４，２６，２８が固有のデータ値 w_data, e_data, c_data, b_data, r_data, bst_dataでもって重み付けされている電流を出力電流として加算ノード３０に供給する。略字ｗ，ｅ，ｃ，ｂ，ｒ，ｂｓｔは例えばレーザダイオード駆動装置における書込み（write）、消去（erase）、クール（cool）、ボトム（bottom）、読出し（read）およびブースト（boost）を表す。したがって加算ノード３０における出力電流から生じる電流強度は、選択されたパルス発生器１８，２０，２２，２４，２６，２８の寄与量の大きさを調節することができる相応のイネーブル信号、また付加的に所属のデータ値によってアクティブにされるパルス発生器１８，２０，２２，２４，２６，２８を選択することによって決定される。
【００３７】
図示した構成においては、パルス発生器１８は書込みイネーブル信号（w_en）によって、第２のパルス発生器２０は消去イネーブル信号（e_en）によって、第３のパルス発生器２２はクールイネーブル信号（c_en）によって、第４のパルス発生器２４はボトムイネーブル信号（b_en）によって、第５のパルス発生器２６は読出しイネーブル信号（r_en）によって、第６のパルス発生器はボトムイネーブル信号（bst_en）によってそれぞれアクティブにされ、これらのパルス発生器がそれぞれ所属のスイッチング素子３６，３８，４０，４２，４４，４６を導電的に制御する。
【００３８】
制御部１２は例えばコンピュータとして実現されており、このコンピュータは入力信号を処理するための入力インタフェース４８および出力信号を出力するための出力段５０を有する。マイクロプロセッサ５２はメモリ５４に格納されているデータおよびプログラムに依存して出力段５０を制御する。これらのデータおよびプログラムを例えば入力インタフェース４８を介して変更することができる。出力段５０は例えばパルス発生器１８，２０，２２，２４，２６，２８の寄与量の大きさを制御するための前述のデータ値を出力する。さらに出力段５０は、加算ノード３０において調節すべきドライブパルス列の所定の期間を符号化された形態で設定する差動信号ＩＮ／ＮＩＮを出力する。さらには出力段５０がスイッチングマトリクス１６を制御する特性を備えることもできる。このことを以下詳細に説明する。
【００３９】
パルスデコーダ１４は差動信号ＩＮ／ＮＩＮを復号し、コネクション１４．１，１４．２，１４．３，１４．４，１４．５，１４．６を介して期間信号を供給し、この期間信号を用いてスイッチングマトリクス１６の列と行がアドレッシングされる。図１においてはパルスデコーダ１４がスイッチングマトリクス１６をアドレッシングする。期間信号は加算ノード３０において調節すべきパルス列の個々の期間を規定する。レーザダイオードを駆動するためにドライブ回路１０を使用する場合には、期間は例えばスペースパルス期間および／または最初のパルス期間および／または複数のパルス期間および／または単一のパルス期間および／または最後のパルス期間を表す。期間が重畳することも考えられる。
【００４０】
スイッチングマトリクス１６の各行はこの場合パルス発生器１８，２０，２２，２４，２６，２８のうちの１つを制御する。このためにスイッチングマトリクス１６は各マトリクス素子に対して制御信号としてのイネーブル信号Ｂｉｋを出力し、このイネーブル信号は所属のｉ番目の行のパルス発生器１８，２０，２２，２４，２６，２８をアクティブにする。このためにｉ番目の各行のマトリクス素子のイネーブル信号BｉｋがＯＲゲートによって相互に結合される。ＯＲゲートによる結合に基づき、場合によっては生じる期間の重複はクリティカルではない。この場合にはアクティブ化信号が常に支配的である。制御信号Ｂｉｋは割り当てられている制御パラメータと、割り当てられている期間を表す期間信号とのＡＮＤ結合によって形成される。換言すれば、各マトリクス素子は期間のうちの少なくとも１つと、少なくとも１つの制御パラメータとからなるただ１つの組にその都度割り当てられており、制御信号Ｂｉｋをパルス発生器１８，２０，２２，２４，２６，２８のうちの１つの１つのスイッチング素子３６，３８，４０，４２，４４，４６に対して出力する。
【００４１】
したがって結果として、１つの列にその都度割り当てられている各期間に関してはマトリクス素子を定めることによって、パルス発生器１８，２０，２２，２４，２６，２８のいずれもアクティブにされないか、１つがアクティブにされるか、任意に選択されたものがアクティブにされるか、全てがアクティブにされるかを事前に決定することができる。
【００４２】
図２はスイッチングマトリクス１６の１番目の行５６の回路技術的な構成を割当てテーブル５８と共に示したものであり、この割当てテーブル５８はマトリクス素子Ｂｉｋに対する制御パラメータａｉｋを包含し、例えば制御部１２のメモリ５４に格納することができる。１番目の行５６は差し当たり期間の数に対応する個数のＡＮＤゲート６０，６２，６４，６６，６８，７０を有する。ＡＮＤゲート６０，６２，６４，６６，６８，７０それぞれに、割り当てられている期間を特徴付ける信号が供給される。まず、各ＡＮＤゲート６０，６２，６４，６６，６８，７０に、割り当てられている制御パラメータａｉｋが割当てテーブル５８から供給される。期間を特徴付ける信号は、その期間の持続時間中に例えば値１を有し、またこの持続時間外では例えば値０を有する。
【００４３】
例えば、スペース期間の間に割り当てられている制御パラメータａ１１が値０を有する場合には、制御信号Ｂ１１に関しても同様に値０が生じる。これとは逆に、ａ１１がスペース期間において１である場合には、Ｂ１１に関して値１が生じる。相応のことが他の制御信号B１２, B１３, B１４, B１５およびB１６に関しても該当する。以下では、最初のパルス期間の制御パラメータａ１５が値１を有し、且つ期間信号のうち最初のパルス期間信号のみが値１を有することを前提とする。この場合、割り当てられている制御信号Ｂ１５は同様に１であり、ＡＮＤゲート６８と出力側７２との間にあるＯＲゲート７４，７６，７８も１を出力側７２に供給する。これによってパルス発生器１８をアクティブにするイネーブル信号w_enが出力される。他のＡＮＤゲート６０，６２，６４，６６，７０およびＯＲゲート８０，８２，８４を介してパルス発生器１８を他の各期間においてアクティブにすることもできる。
【００４４】
出力側７２へと案内される種々の信号経路において等しい信号伝播時間を維持するために、ＯＲゲート７４，７６，７８，８０，８２，８４は有利には図示されているツリー構造８６内に配置されている。ＯＲゲート７６は結合自体には必要とされないが、ＡＮＤゲート６０，６２，６４，６６，６８，７０から出力側７２へと案内される経路の論理ゲートの立上り時間および立下り時間の和が経路毎に等しいことを保証する。同様の理由から、有利には同じ立上り時間および立下りを有するゲートのみが使用される。
【００４５】
スイッチングマトリクス１６のその他の行も同様に構成することができる。行は単に異なるパルス発生器１８，２０，２２，２４，２６，２８に接続されており、そのパルス発生器において相応にe_en信号、c_en信号、b_en信号、r_en信号またはbst_en信号が所属のスイッチング素子３６，３８，４０，４２，４４または４６に供給されるということのみで区別される。殊に各行は、同様にコネクション１４．１から１４．６および割当てテーブル５８の１つの行に接続されている一連のＡＮＤゲートを有する。別の行によって例えば、前記の最初のパルス期間に別のイネーブル信号を形成することができ、これらの別のイネーブル信号はパルス発生器１８に択一的または補完的に他のパルス発生器２０，２２，２４，２６，２８をアクティブにする。結果として加算ノード３０においては最初のパルスがこのイネーブル信号によってアクティブにされるパルス発生器１８，２０，２２，２４，２６，２８の寄与量から形成される。
【００４６】
したがって総じて各パルス発生器１８，２０，２２，２４，２６，２８は各期間において、期間信号および割当てテーブル５８に記憶されている制御パラメータａｉｋの相応の出力によってアクティブまたはデアクティブにされる。制御部１２は有利には、割当てテーブル５８における制御パラメータａｉｋを制御部１２の入力インタフェース４８を介して変更することができ、この結果書込みストラテジの形成に際して非常に高いフレキシビリティが生じる。
【００４７】
無意味な組み合わせを回避するために、制御パラメータａｉｋは幾つかのマトリクス素子に対して一定であり、その他のマトリクス素子に対しては可変であってもよい。この場合、スイッチングマトリクス１６は可変の制御パラメータａｉｋに割り当てられていないマトリクス素子に対しても第１の入力側、第２の入力側および出力側を備えたＡＮＤゲートをそれぞれ１つ有し、ここで第１の入力側には割り当てられている期間を特徴付ける信号が供給され、第２の入力側には制御パラメータとしての固定値が供給され、また出力側はＯＲゲートからなるツリー構造を介して所属のスイッチング素子と接続されている。
【００４８】
前述の構造を用いるパルス列の形成に関する例を以下において図３から図５を参照して説明する。図３はパルスデコーダ１４から供給されるような、０と１の間で切り替わる期間信号８８，９０，９２，９４，９６，９８の時間的な経過を表す。期間信号８８，９０，９２，９４，９６，９８のハイレベルの位置および持続時間は該当する期間の位置および持続時間をそれぞれ表している。図３はスペースパルス期間８８、最初のパルス期間９０、最後のパルス期間９２、複数のパルス期間９４、単一のパルス期間９６およびクールパルス期間９８を詳細に示す。図３から見て取れるように、単一のパルス期間９６は最初のパルス期間９０、複数のパルス期間９４および最後のパルス期間９２と重畳する。
【００４９】
図４はそれぞれの期間８８，９０，９２，９４，９６，９８において事前に設定されている制御パラメータに関する値を有する割当てテーブル５８を示す。ここで図４における割当てテーブル５８の列の延長は、図３からもたらされるような期間８８，９０，９２，９４，９６，９８の時間的な持続時間とそれぞれ相関する。単一パルス期間９６と他の期間９０，９２，９４との時間的な重畳は幾つかのマトリクス素子の二重の占有によって割当てテーブル５８に表れ、ここでそれぞれの上側の値は単一のパルス期間９６に対応付けられている。割り当てテーブル５８の各時間は前述のスイッチングマトリクス１６を介してそれぞれパルス発生器１８，２０，２２，２４，２６，２８を制御し、その結果加算ノード３０におけるパルス高さに対するパルス発生器１８，２０，２２，２４，２６，２８全体の寄与量が１つの列のマトリクス素子の加算の象として現れる。複数のパルスはマトリクス素子と期間信号９４とＡＮＤ結合によって生じる。
【００５０】
結果として、図３に示されている期間信号８８，９０，９２，９４，９６，９８の時間的な経過に対しては、図４に示されている割当てテーブル５８の占有状態との関連において図５に略示されているパルス列１００が生じる。Ｄj、ここでｊ＝１，２，．．．，６、はそれぞれ期間８０，９０，９２，９４，９６，９８においてアクティブにされるパルス発生器１８，２０，２２，２４，２６，２８の寄与量を表す。寄与量Ｄｊが全て等しい限り図示は単純化されている。しかしながら上述したように個々の寄与量をデータ値によって固有の値に調節することができる。
【００５１】
期間の数あるいは期間信号８８，９０，９２，９４，９６，９８およびパルス発生器１８，２０，２２，２４，２６，２８の個数ｎは、図面を参照して説明した構成と異なっていてもよいと解釈される。
【図面の簡単な説明】
【００５２】
【図１】本発明によるドライブ回路の実施例。
【図２】ドライブ回路におけるスイッチングマトリクスおよび割当てテーブルの技術的な実現形態の実施例。
【図３】復号された形態のドライブパルス列の期間。
【図４】具体的な値が埋められている割当てテーブル。
【図５】図３および図４の対象の相互関係から生じる複数のパルス期間を有するドライブパルス列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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