(57)【要約】      （修正有）【課題】設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる半導体記憶装置を提供すること。【解決手段】基準遅延生成回路Ｓ０において、遅延回路用パルス生成回路Ａ１はパルス信号ＰＵＬＳＥＩがアクティブ状態“Ｈ”であるときに、信号ＤＬＹＩをアクティブ状態“Ｈ”にして遅延回路Ａ２に出力する。判定回路Ａ３は遅延値と設定遅延値との比較結果ＤＳＴＥを出力する。カウンタ回路Ａ４は比較結果ＤＳＴＥが遅延値と設定遅延値との一致を表さないとき、調整値ＣＮＴ＜ｎ：０＞を出力する。カウンタ回路用制御パルス信号生成回路Ａ５は比較結果ＤＳＴＥが遅延値と設定遅延値との一致を表すとき、調整値ＣＮＴ＜ｎ：０＞を固定する。そこで、遅延回路Ａ２は遅延値と固定された調整値ＣＮＴ＜ｎ：０＞とに基づいて基準遅延値を生成し、信号ＤＬＹＩを基準遅延値により遅延して信号ＤＬＹＯＢを出力する。【選択図】図１
2006270856.tif 000002
【特許請求の範囲】
【請求項１】
基準遅延値を生成する基準遅延生成回路を具備し、
前記基準遅延生成回路は、
第１遅延値を有し、前記第１遅延値と調整値とに基づいて第２遅延値を生成し、第１信号を前記第２遅延値により遅延して第２信号を出力する第１遅延回路と、
パルス信号を入力し、前記パルス信号がアクティブ状態であるときに、前記第１信号をアクティブ状態にして前記第１遅延回路に出力する遅延回路用パルス生成回路と、ここで、前記パルス信号のアクティブ状態を表すパルス幅は、設定遅延値を表し、
前記第２遅延値と前記設定遅延値との比較結果を出力する判定回路と、
前記比較結果が前記第２遅延値と前記設定遅延値との一致を表さないとき、前記第２遅延値を前記設定遅延値に調整するための前記調整値を出力するカウンタ回路と、
前記比較結果が前記第２遅延値と前記設定遅延値との一致を表すとき、カウンタ回路から出力される前記調整値を固定するカウンタ回路用制御パルス信号生成回路とを具備し、
前記第１遅延回路は、前記第１遅延値と前記固定された調整値とに基づいて前記基準遅延値を生成し、前記第１信号を前記基準遅延値により遅延して前記第２信号を出力する
半導体記憶装置。
【請求項２】
更に、
トリガ信号に対して、前記基準遅延値のｍ倍（ｍは１以上の整数）の遅延値により出力信号を出力する定数倍遅延生成回路を具備し、
前記定数倍遅延生成回路は、
前記第１遅延回路と同一構成であり、前記第１遅延値を有し、前記第１遅延値と前記固定された調整値とに基づいて前記基準遅延値を生成し、第３信号を前記基準遅延値により遅延して第４信号を出力する第２遅延回路と、
前記トリガ信号を入力したときに、出力信号をラッチするラッチ部と、
前記出力信号がラッチされ、且つ、前記第４信号がアクティブ状態及びインアクティブ状態の一方であるとき、前記第３信号をアクティブ状態及びインアクティブ状態の他方にして前記第２遅延回路に出力する遅延回路用制御回路と、
出力カウント値を保持し、前記第４信号がアクティブ状態及びインアクティブ状態の一方から他方に遷移するとき、前記出力カウント値に１をインクリメントして出力する遅延カウンタ回路と、
前記出力カウント値と、前記基準遅延値のｍ倍の遅延値を表す設定倍数値とが一致したとき、一致検出信号を前記遅延回路用制御回路に出力する一致検出回路とを具備し、
前記遅延回路用制御回路は、前記一致検出信号に応じて、前記ラッチ部にラッチされた前記出力信号を出力する
請求項１に記載の半導体記憶装置。
【請求項３】
前記遅延回路用パルス生成回路は、
コマンド信号と前記パルス信号とを入力し、
前記コマンド信号を入力しているときに、前記パルス信号がアクティブ状態である場合、前記第１信号をアクティブ状態にして前記第１遅延回路に出力する
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記判定回路は、
前記パルス信号と、前記第１遅延回路からの前記第２信号とに応じて、前記第２遅延値と前記設定遅延値とを比較し、
前記パルス信号のアクティブ状態を表すパルス幅と、前記第２信号のアクティブ状態を表すパルス幅とが一致しないとき、前記第２遅延値と前記設定遅延値との一致を表さない前記比較結果を出力し、
前記パルス信号のアクティブ状態を表すパルス幅と、前記第２信号のアクティブ状態を表すパルス幅とが一致したとき、前記第２遅延値と前記設定遅延値との一致を表す前記比較結果を出力する
請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記カウンタ回路用制御パルス信号生成回路は、
前記比較結果が前記第２遅延値と前記設定遅延値との一致を表さないとき、制御パルス信号をアクティブ状態にして出力し、
前記比較結果が前記第２遅延値と前記設定遅延値との一致を表すとき、前記カウンタ回路から出力される前記調整値を固定するために、前記制御パルス信号をインアクティブ状態にして出力し、
前記カウンタ回路は、
前記調整値を保持し、
前記制御パルス信号がアクティブ状態であるとき、前記保持された調整値に１をインクリメントして前記調整値として出力し、
前記制御パルス信号がインアクティブ状態であるとき、前記保持された調整値を前記固定された調整値として出力する
請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項６】
更に、
複数の前記定数倍遅延生成回路を具備し、
前記複数の定数倍遅延生成回路における前記設定倍数値は、それぞれ異なる
請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、信号遅延用の遅延回路を具備する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、信号遅延用の遅延回路を具備している。その遅延回路の遅延値は、設計時にシミュレーションにより決定される。しかしながら、実デバイスにおける遅延回路の遅延値は、半導体記憶装置の製造時における拡散条件やウェハの面内バラツキ等により、設計時における遅延回路の遅延値とは異なる値を示してしまう。
【０００３】
設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことが望まれる。
【０００４】
ここで、遅延に関する技術を紹介する。
【０００５】
特開２０００−２０１０５８号公報には、半導体装置が記載されている。この半導体装置は、比較遅延回路部と、基準遅延回路部と、遅延時間判定回路部と、遅延調整回路部とを備えている。比較遅延回路部は、遅延時間のばらつきを判定するために使用される遅延回路で構成されている。基準遅延回路部は、遅延時間の基準値となる少なくとも１つの所定の基準遅延時間に設定される遅延回路で構成されている。遅延時間判定回路部は、該基準遅延回路部の基準遅延時間を基にして上記比較遅延回路部における遅延時間のばらつきを判定する。遅延調整回路部は、異なる遅延時間に設定された複数の遅延回路を有し、遅延時間判定回路部の判定結果に応じて該各遅延回路の１つを選択して、所望の信号に対する遅延を行う。これにより、プロセスのばらつき等によって生じる遅延回路における遅延時間のばらつきを判定し、該ばらつきに応じた遅延時間の調整を行うことができる。
【０００６】
特開２００１−３３５２９号公報には、所定の遅延量を有する遅延クロックを生成する遅延クロック生成装置が記載されている。この遅延クロック生成装置は、周期遅延部と、半周期遅延部と、高分解能遅延部とを備えている。周期遅延部は、前記所定の遅延量より短い基準クロックの周期の整数倍の遅延量を生成する。半周期遅延部は、前記基準クロックの半周期の遅延量を生成する。高分解能遅延部は、前記周期遅延部及び前記半周期遅延部が生成した遅延量の和と前記所定の遅延量との差分の遅延量を、前記周期遅延部及び前記半周期遅延部が生成した遅延量に加える。これにより、高分解能遅延部が生成する遅延量を小さくすることができる。
【０００７】
特開２００２−７６８５８号公報には、タイミング信号生成回路が記載されている。このタイミング信号生成回路は、複数の第１遅延素子、第１選択手段、生成手段、第２遅延素子、検出手段、比較手段、特定手段、および制御手段を備えている。複数の第１遅延素子は、シリアルに接続されている。第１選択手段は、前記複数の第１遅延素子の各々から出力された複数の第１遅延信号のいずれか１つを選択する。生成手段は、前記第１選択手段によって選択された前記第１遅延信号に基づいてタイミング信号を生成する。第２遅延素子は、前記第１遅延素子と同じ遅延特性を有する。検出手段は、前記第２遅延素子による遅延時間のＮ倍（Ｎは整数）の時間を検出する。比較手段は、前記検出手段による検出時間を基準時間と比較する。特定手段は、前記検出手段の比較結果に基づいて前記検出時間と前記基準時間とが所定関係となる前記Ｎの値を特定する。制御手段は、前記特定手段による特定値に関連する前記第１遅延信号を前記第１選択手段に選択させる。これにより、遅延素子の温度依存特性を補償することができる。
【０００８】
特開平８−２７４６０２号公報には、可変遅延回路が記載されている。この可変遅延回路は、それぞれ任意個数の可変遅延ゲートを直列に接続してなる複数のバスと、バス選択手段と、基準遅延時間生成手段と、位相比較手段と、制御信号生成手段とを具備している。バス選択手段は、前記複数のバスを選択的に接続して任意の遅延時間を設定する。基準遅延時間生成手段は、前記複数のバスに用いられる可変遅延ゲートと同じ可変遅延ゲートを直列に接続してなり、前記複数のバスに近接配置され、基準クロック信号を１周期分遅延する。位相比較手段は、前記基準クロック信号と前記基準遅延時間生成手段の遅延出力とを位相比較する。制御信号生成手段は、この位相比較手段の出力を前記可変遅延ゲートの遅延時間制御信号に変換する。この可変遅延回路は、前記遅延時間制御信号により前記基準遅延時間生成手段の可変遅延ゲートを同時に制御することを特徴としている。これにより、製造ばらつきによる遅延時間のばらつきを自動的に補償することができる。
【０００９】
特開２００３−３２１０４号公報には、ＤＬＬ回路が記載されている。このＤＬＬ回路は、基本位相比較器と、遅延回路と、遅延制御回路とを備えている。基本位相比較器は、２個の入力信号の基本位相差を検出する。遅延制御回路は、基本位相比較器の出力信号を受けて遅延回路の遅延量を調整する。このＤＬＬ回路は、基本位相差と異なる別の位相差を検出する少なくとも１個の別の位相比較器を設けて、基本位相差に応じて遅延量の変化量を変えることを特徴としている。これにより、所望の遅延量に収束する（ロックする）までの時間を短縮することができる。
【００１０】
特開平９−３０４４８４号公報には、同期式半導体記憶装置が記載されている。この同期式半導体記憶装置は、基準ディレイ回路と、判定手段と、選択手段とを備えている。基準ディレイ回路は、外部同期信号を入力としディレイ設計値を定める１又は複数の遅延信号を出力する。判定手段は、前記外部同期信号のサイクルタイムを定める遷移エッジが前記基準ディレイ回路の１又は複数の遅延出力信号の遷移エッジに対してどのような位置にあるかを比較判定する。選択手段は、該判定結果に基づき遅延回路の実際のディレイ値と設計値の大きさの関係に応じて内部クロック信号を遅延するディレイ値を可変に選択する。前記基準ディレイ回路のディレイ値が設計値に対して遅い／早いに応じて前記内部クロック信号を遅延するディレイ値を短／長側に設定することを特徴としている。これにより、製造時のプロセスの変動によるディレイ値の変動を初期設定のモードレジスタセット時に自動的に最適な値に設定することができる。
【００１１】
【特許文献１】特開２０００−２０１０５８号公報
【特許文献２】特開２００１−３３５２９号公報
【特許文献３】特開２００２−７６８５８号公報
【特許文献４】特開平８−２７４６０２号公報
【特許文献５】特開２００３−３２１０４号公報
【特許文献６】特開平９−３０４４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる半導体記憶装置を提供することにある。
本発明の他の課題は、所望の遅延値を得ることができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の半導体記憶装置は、基準遅延値を生成する基準遅延生成回路（Ｓ０）を具備している。
前記基準遅延生成回路（Ｓ０）は、第１遅延回路（Ａ２）と、遅延回路用パルス生成回路（Ａ１）と、判定回路（Ａ３）と、カウンタ回路（Ａ４）と、カウンタ回路用制御パルス信号生成回路（Ａ５）とを具備している。
前記第１遅延回路（Ａ２）は、第１遅延値を有し、前記第１遅延値と調整値（ＣＮＴ＜ｎ：０＞）とに基づいて第２遅延値を生成し、第１信号（ＤＬＹＩ）を前記第２遅延値により遅延して第２信号（ＤＬＹＯＢ）を出力する。
前記遅延回路用パルス生成回路（Ａ１）は、パルス信号（ＰＵＬＳＥＩ）を入力し、前記パルス信号（ＰＵＬＳＥＩ）がアクティブ状態（“Ｈ”）であるときに、前記第１信号（ＤＬＹＩ）をアクティブ状態（“Ｈ”）にして前記第１遅延回路（Ａ２）に出力する。ここで、前記パルス信号（ＰＵＬＳＥＩ）のアクティブ状態（“Ｈ”）を表すパルス幅は、設定遅延値を表している。
前記判定回路（Ａ３）は、前記第２遅延値と前記設定遅延値との比較結果（ＤＳＴＥ）を出力する。
前記カウンタ回路（Ａ４）は、前記比較結果（ＤＳＴＥ）が前記第２遅延値と前記設定遅延値との一致を表さないとき、前記第２遅延値を前記設定遅延値に調整するための前記調整値（ＣＮＴ＜ｎ：０＞）を出力する。
前記カウンタ回路用制御パルス信号生成回路（Ａ５）は、前記比較結果（ＤＳＴＥ）が前記第２遅延値と前記設定遅延値との一致を表すとき、カウンタ回路（Ａ４）から出力される前記調整値（ＣＮＴ＜ｎ：０＞）を固定する。
そこで、前記第１遅延回路（Ａ２）は、前記第１遅延値と前記固定された調整値（ＣＮＴ＜ｎ：０＞）とに基づいて前記基準遅延値を生成し、前記第１信号（ＤＬＹＩ）を前記基準遅延値により遅延して前記第２信号（ＤＬＹＯＢ）を出力する。
【００１５】
このように、本発明の半導体記憶装置では、半導体記憶装置の製造時における拡散条件やウェハの面内バラツキ等により、実デバイスにおける遅延回路の遅延値が設計時における遅延回路の遅延値とは異なる値を示していても、上記の基準遅延生成回路（Ｓ０）により、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
【００１６】
本発明の半導体記憶装置は、更に、トリガ信号（ＴＤＥＮ）に対して、前記基準遅延値のｍ倍（ｍは１以上の整数）の遅延値により出力信号（ＯＵＴＰＳ）を出力する定数倍遅延生成回路（Ｓ１）を具備している。
前記定数倍遅延生成回路（Ｓ１）は、第２遅延回路（Ａ７）と、ラッチ部（Ａ６）と、遅延回路用制御回路（Ａ６）と、遅延カウンタ回路（Ａ８）と、一致検出回路（Ａ９）とを具備している。
前記第２遅延回路（Ａ７）は、前記第１遅延回路（Ａ２）と同一構成であり、前記第１遅延値を有し、前記第１遅延値と前記固定された調整値（ＣＮＴ＜ｎ：０＞）とに基づいて前記基準遅延値を生成し、第３信号（ＭＤＬＹＩ）を前記基準遅延値により遅延して第４信号（ＭＣＮＴＳ、ＨＴ＜０＞）を出力する。
前記ラッチ部（Ａ６）は、前記トリガ信号（ＴＤＥＮ）を入力したときに、出力信号（ＯＵＴＰＳ）をラッチする。
前記遅延回路用制御回路（Ａ６）は、前記出力信号（ＯＵＴＰＳ）がラッチされ、且つ、前記第４信号（ＨＴ＜０＞）がアクティブ状態（“Ｈ”）及びインアクティブ状態（“Ｌ”）の一方であるとき、前記第３信号（ＭＤＬＹＩ）をアクティブ状態（“Ｈ”）及びインアクティブ状態（“Ｌ”）の他方にして前記第２遅延回路（Ａ７）に出力する。
前記遅延カウンタ回路（Ａ８）は、出力カウント値（ＨＴ＜ｍ：１＞）を保持している。前記遅延カウンタ回路（Ａ８）は、前記第４信号（ＭＣＮＴＳ）がアクティブ状態（“Ｈ”）及びインアクティブ状態（“Ｌ”）の一方から他方に遷移するとき、前記出力カウント値（ＨＴ＜ｍ：１＞）に１をインクリメントして出力する。
前記一致検出回路（Ａ９）は、前記出力カウント値（ＨＴ＜０＞）（ＨＴ＜ｍ：１＞）と、前記基準遅延値のｍ倍の遅延値を表す設定倍数値（ＭＴ＜ｍ：０＞）とが一致したとき、一致検出信号（ＭＴＯＵＴＢ）を前記遅延回路用制御回路（Ａ６）に出力する。
そこで、前記遅延回路用制御回路（Ａ６）は、前記一致検出信号（ＭＴＯＵＴＢ）に応じて、前記ラッチ部（Ａ６）にラッチされた前記出力信号（ＯＵＴＰＳ）を出力する。
【００１７】
このように、本発明の半導体記憶装置では、上記の基準遅延生成回路（Ｓ０）により基準遅延値を生成するため、定数倍遅延生成回路（Ｓ１）により、所望の遅延値として、基準遅延値のｍ倍の遅延値を得ることができる。
【００１８】
前記遅延回路用パルス生成回路（Ａ１）は、コマンド信号（ＴＤＥＮ）と前記パルス信号（ＰＵＬＳＥＩ）とを入力する。
前記遅延回路用パルス生成回路（Ａ１）は、前記コマンド信号（ＴＤＥＮ）を入力しているときに、前記パルス信号（ＰＵＬＳＥＩ）がアクティブ状態（“Ｈ”）である場合、前記第１信号（ＤＬＹＩ）をアクティブ状態（“Ｈ”）にして前記第１遅延回路（Ａ２）に出力する。
【００１９】
前記判定回路（Ａ３）は、前記パルス信号（ＰＵＬＳＥＩ）と、前記第１遅延回路（Ａ２）からの前記第２信号（ＤＬＹＯＢ）とに応じて、前記第２遅延値と前記設定遅延値とを比較する。
前記パルス信号（ＰＵＬＳＥＩ）のアクティブ状態（“Ｈ”）を表すパルス幅と、前記第２信号（ＤＬＹＯＢ）のアクティブ状態（“Ｈ”）を表すパルス幅とが一致しないとき、前記判定回路（Ａ３）は、前記第２遅延値と前記設定遅延値との一致を表さない前記比較結果（ＤＳＴＥ）を出力する。
前記パルス信号（ＰＵＬＳＥＩ）のアクティブ状態（“Ｈ”）を表すパルス幅と、前記第２信号（ＤＬＹＯＢ）のアクティブ状態（“Ｈ”）を表すパルス幅とが一致したとき、前記判定回路（Ａ３）は、前記第２遅延値と前記設定遅延値との一致を表す前記比較結果（ＤＳＴＥ）を出力する。
【００２０】
前記カウンタ回路用制御パルス信号生成回路（Ａ５）は、前記比較結果（ＤＳＴＥ）が前記第２遅延値と前記設定遅延値との一致を表さないとき、制御パルス信号（ＦＦＣＫ）をアクティブ状態（“Ｈ”）にして出力する。
一方、前記カウンタ回路用制御パルス信号生成回路（Ａ５）は、前記比較結果（ＤＳＴＥ）が前記第２遅延値と前記設定遅延値との一致を表すとき、前記カウンタ回路（Ａ４）から出力される前記調整値（ＣＮＴ＜ｎ：０＞）を固定するために、前記制御パルス信号（ＦＦＣＫ）をインアクティブ状態（“Ｌ”）にして出力する。
前記カウンタ回路（Ａ４）は、前記調整値を保持している。前記カウンタ回路（Ａ４）は、前記制御パルス信号（ＦＦＣＫ）がアクティブ状態（“Ｈ”）であるとき、前記保持された調整値に１をインクリメントして前記調整値（ＣＮＴ＜ｎ：０＞）として出力し、前記調整値を保持する。
一方、前記カウンタ回路（Ａ４）は、前記制御パルス信号（ＦＦＣＫ）がインアクティブ状態（“Ｌ”）であるとき、前記保持された調整値を前記固定された調整値（ＣＮＴ＜ｎ：０＞）として出力する。
【００２１】
本発明の半導体記憶装置は、更に、複数の前記定数倍遅延生成回路（Ｓ１；ＤＬ０、ＤＬ１、…、ＤＬｓ）を具備している。
この場合、前記複数の定数倍遅延生成回路（ＤＬ０、ＤＬ１、…、ＤＬｓ）における前記設定倍数値（ＭＴ＜ｍ：０＞）は、それぞれ異なっていてもよい。
【発明の効果】
【００２２】
本発明の半導体記憶装置は、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
本発明の半導体記憶装置は、所望の遅延値を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照して、本発明の半導体記憶装置について詳細に説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。本発明の第１実施形態による半導体記憶装置は、基準遅延生成回路Ｓ０と、定数倍遅延生成回路Ｓ１とを具備している。基準遅延生成回路Ｓ０は、基準遅延値を生成する。定数倍遅延生成回路Ｓ１は、トリガ信号ＴＤＥＮに対して、基準遅延値のｍ倍（ｍは１以上の整数）の遅延値により出力信号ＯＵＴＰＳを出力する。
基準遅延生成回路Ｓ０は、遅延回路用パルス生成回路Ａ１と、遅延回路Ａ２と、判定回路Ａ３と、カウンタ回路Ａ４と、カウンタ回路用制御パルス信号生成回路Ａ５とを具備している。
定数倍遅延生成回路Ｓ１は、遅延回路制御回路Ａ６と、遅延回路Ａ７と、遅延カウンタ回路Ａ８と、一致検出回路Ａ９とを具備している。遅延回路Ａ７は、遅延回路Ａ２と同一の構成である。
【００２５】
基準遅延生成回路Ｓ０について説明する。この基準遅延生成回路Ｓ０は、更に、ＰＵＬＳＥＩ端子と、ＴＤＥＮ端子と、ＲＳＴ端子と、ＣＮＴ＜ｎ：０＞端子とを具備している。
ＰＵＬＳＥＩ端子には、パルス信号ＰＵＬＳＥＩが高性能テスタ等から供給される。このパルス信号ＰＵＬＳＥＩのアクティブ状態を表すパルス幅は、設定遅延値を表している。
ＴＤＥＮ端子には、外部コマンドにより生成されるイネーブル信号ＴＤＥＮが外部から供給される。
ＲＳＴ端子には、リセット信号ＲＳＴが外部から供給される。
ＣＮＴ＜ｎ：０＞端子は、バスを介して定数倍遅延生成回路Ｓ１と接続されている。
【００２６】
遅延回路用パルス生成回路Ａ１は、上記のパルス信号ＰＵＬＳＥＩと上記のイネーブル信号ＴＤＥＮとが入力され、出力信号ＤＬＹＩを遅延回路Ａ２に出力する。
この遅延回路用パルス生成回路Ａ１は、遅延回路用パルス生成回路Ａ１は、イネーブル信号ＴＤＥＮを入力しているときに、パルス信号ＰＵＬＳＥＩがアクティブ状態である場合、出力信号ＤＬＹＩをアクティブ状態にして遅延回路Ａ２に出力する。
【００２７】
遅延回路Ａ２は、遅延回路用パルス生成回路Ａ１から出力される出力信号ＤＬＹＩと、カウンタ回路Ａ４から出力されるカウント値であるバス信号ＣＮＴ＜ｎ：０＞とが入力され、出力信号ＤＬＹＯＢを判定回路Ａ３に出力する。このバス信号ＣＮＴ＜ｎ：０＞の“ｎ”は遅延回路Ａ２の調整範囲および調整精度により決まる値であり、必要通り数を２の階乗で示した場合の指数部分をマイナス１した値となる。遅延回路Ａ２は、上記のリセット信号ＲＳＴを入力したとき、出力信号ＤＬＹＯＢをリセットする。
この遅延回路Ａ２は、第１遅延値を有する。遅延回路Ａ２は、第１遅延値とバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて第２遅延値を生成し、出力信号ＤＬＹＩを第２遅延値により遅延して出力信号ＤＬＹＯＢを出力する。
【００２８】
判定回路Ａ３は、遅延回路Ａ２からの出力信号ＤＬＹＯＢと、上記のパルス信号ＰＵＬＳＥＩとが入力され、判定結果信号ＤＳＴＥをカウンタ回路用制御パルス信号生成回路Ａ５に出力する。判定回路Ａ３は、上記のリセット信号ＲＳＴを入力したとき、判定結果信号ＤＳＴＥをリセットする。
この判定回路Ａ３は、パルス信号ＰＵＬＳＥＩと、遅延回路Ａ２からの信号ＤＬＹＯＢとに応じて、第２遅延値と設定遅延値とを比較する。パルス信号ＰＵＬＳＥＩのアクティブ状態を表すパルス幅と、信号ＤＬＹＯＢのアクティブ状態を表すパルス幅とが一致しないとき、判定回路Ａ３は、第２遅延値と設定遅延値との一致を表さない比較結果ＤＳＴＥを出力する。パルス信号ＰＵＬＳＥＩのアクティブ状態を表すパルス幅と、信号ＤＬＹＯＢのアクティブ状態を表すパルス幅とが一致したとき、判定回路Ａ３は、第２遅延値と設定遅延値との一致を表す比較結果ＤＳＴＥを出力する。
【００２９】
カウンタ回路用制御パルス信号生成回路Ａ５は、判定回路Ａ３から出力された判定結果信号ＤＳＴＥと、上記のパルス信号ＰＵＬＳＥＩと、上記のイネーブル信号ＴＤＥＮとが入力され、制御パルス信号ＦＦＣＫをカウンタ回路Ａ４に出力する。
このカウンタ回路用制御パルス信号生成回路Ａ５は、比較結果ＤＳＴＥが第２遅延値と設定遅延値との一致を表さないとき、制御パルス信号ＦＦＣＫをアクティブ状態にして出力する。一方、カウンタ回路用制御パルス信号生成回路Ａ５は、比較結果ＤＳＴＥが第２遅延値と設定遅延値との一致を表すとき、カウンタ回路Ａ４から出力されるバス信号ＣＮＴ＜ｎ：０＞が表す調整値を固定するために、制御パルス信号ＦＦＣＫをインアクティブ状態にして出力する。
【００３０】
カウンタ回路Ａ４は、カウンタ回路用制御パルス信号生成回路Ａ５から出力される制御パルス信号ＦＦＣＫが入力され、バス信号ＣＮＴ＜ｎ：０＞を遅延回路Ａ２、Ａ７に出力する。バス信号ＣＮＴ＜ｎ：０＞は、遅延回路Ａ２、Ａ７の遅延値を制御する調整用カウント値である。カウンタ回路Ａ４は、上記のリセット信号ＲＳＴを入力したとき、そのカウント値をリセットする。
このカウンタ回路Ａ４は、調整値を表すバス信号ＣＮＴ＜ｎ：０＞を保持している。カウンタ回路Ａ４は、制御パルス信号ＦＦＣＫがアクティブ状態であるとき、上記保持された調整値に１をインクリメントし、その調整値を表すバス信号ＣＮＴ＜ｎ：０＞として出力する。一方、カウンタ回路Ａ４は、制御パルス信号ＦＦＣＫがインアクティブ状態であるとき、上記保持された調整値を固定された調整値とし、その調整値を表すバス信号ＣＮＴ＜ｎ：０＞として出力する。
【００３１】
上記の調整値が固定された場合、遅延回路Ａ２は、第１遅延値と上記固定されたバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて基準遅延値を生成し、出力信号ＤＬＹＩを基準遅延値により遅延して信号ＤＬＹＯＢを出力する。
これにより、本発明の半導体記憶装置では、半導体記憶装置の製造時における拡散条件やウェハの面内バラツキ等により、実デバイスにおける遅延回路の遅延値が設計時における遅延回路の遅延値とは異なる値を示していても、上記の基準遅延生成回路Ｓ０により、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
【００３２】
定数倍遅延生成回路Ｓ１について説明する。この定数倍遅延生成回路Ｓ１は、更に、ＩＮＰＳ端子と、ＲＳＴ端子と、ＣＮＴ＜ｎ：０＞端子と、ＭＴ＜ｍ：０＞端子と、ＯＵＴＰＳ端子とを具備している。
ＩＮＰＳ端子には、遅延を必要とするトリガ信号ＩＮＰＳが外部から供給される。
ＲＳＴ端子には、リセット信号ＲＳＴが外部から供給される。
ＣＮＴ＜ｎ：０＞端子は、バスを介して基準遅延生成回路Ｓ０と接続されている。
【００３３】
遅延回路制御回路Ａ６は、上記のトリガ信号ＩＮＰＳと、上記のリセット信号ＲＳＴと、遅延回路Ａ７から出力される出力信号であるバス信号ＨＴ＜０＞及び出力信号ＭＣＮＴＳと、一致検出回路Ａ９から出力される一致検出信号ＭＴＯＵＴＢとが入力され、出力信号ＭＤＬＹＩを遅延回路Ａ７に出力し、リセット信号ＤＲＳＴを遅延回路Ａ７と遅延カウンタ回路Ａ８とに出力し、出力信号ＯＵＴＰＳを出力する。出力信号ＯＵＴＰＳは、遅延回路Ａ７のもつ遅延値の定数倍化されたパルス信号である。
この遅延回路用制御回路Ａ６は、ラッチ部を有する。そのラッチ部は、トリガ信号ＴＤＥＮを入力したときに、出力信号ＯＵＴＰＳをラッチする。遅延回路用制御回路Ａ６は、出力信号ＯＵＴＰＳがラッチされ、且つ、バス信号ＨＴ＜０＞がアクティブ状態及びインアクティブ状態の一方であるとき、出力信号ＭＤＬＹＩをアクティブ状態及びインアクティブ状態の他方にして遅延回路Ａ７に出力する。
【００３４】
遅延回路Ａ７は、遅延回路用制御回路Ａ６から出力される出力信号ＭＤＬＹＩと、上記のリセット信号ＤＲＳＴと、上記のカウンタ回路Ａ４から出力されるカウント値であるバス信号ＣＮＴ＜ｎ：０＞とが入力され、出力信号ＭＣＮＴＳを遅延回路用制御回路Ａ６と遅延カウンタ回路Ａ８とに出力し、一致検出信号の１つであるバス信号ＨＴ＜０＞を出力する。
この遅延回路Ａ７は、第１遅延値を有する。遅延回路Ａ７は、第１遅延値と上記固定されたバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて基準遅延値を生成し、出力信号ＭＤＬＹＩを基準遅延値により遅延して、出力信号ＤＬＹＯＢとして信号ＭＣＮＴＳを出力し、出力信号ＤＬＹＯＢの反転信号としてバス信号ＨＴ＜０＞を出力する。
【００３５】
遅延カウンタ回路Ａ８は、遅延回路Ａ７から出力される出力信号ＭＣＮＴＳと、遅延回路制御回路Ａ６から出力されるリセット信号ＤＲＳＴとが入力され、バス信号ＨＴ＜ｍ：１＞を一致検出回路Ａ９に出力する。遅延カウンタ回路Ａ８は、入力された出力信号ＭＣＮＴＳをクロック信号ＣＬＫとするバイナリカウンタ構成のカウンタ回路であり、出力カウント値をバス信号ＨＴ＜ｍ：１＞として一致検出回路Ａ９に出力する。
この遅延カウンタ回路Ａ８は、出力カウント値（ＨＴ＜ｍ：１＞）を保持している。遅延カウンタ回路Ａ８は、出力信号ＭＣＮＴＳがアクティブ状態及びインアクティブ状態の一方から他方に遷移するとき、上記保持された出力カウント値ＨＴ＜ｍ：１＞に１をインクリメントし、その出力カウント値を表すバス信号ＨＴ＜ｍ：１＞を出力する。
【００３６】
ＭＴ＜ｍ：０＞端子には、予め設定されている設定倍数値を表す設定バス信号ＭＴ＜ｍ：０＞が外部もしくは内部にて供給される。一致検出回路Ａ９は、遅延回路Ａ７および遅延カウンタ回路Ａ８から出力されるバス信号ＨＴ＜ｍ：０＞と、設定バス信号ＭＴ＜ｍ：０＞とが入力され、バス信号ＨＴ＜ｍ：０＞と設定バス信号ＭＴ＜ｍ：０＞とが一致したときに一致検出信号ＭＴＯＵＴＢをロー“Ｌ”にして出力する。このバス信号ＨＴ＜ｍ：０＞、設定バス信号ＭＴ＜ｍ：０＞の“ｍ”は、基準遅延の何倍の遅延が必要かを示すその倍数値をバイナリ化したときのビット数である。
設定バス信号ＭＴ＜ｍ：０＞が表す設定倍数値は、基準遅延値のｍ倍の遅延値を表している。この一致検出回路Ａ９は、バス信号ＨＴ＜ｍ：０＞が表す出力カウント値と、設定バス信号ＭＴ＜ｍ：０＞が表す設定倍数値とが一致したとき、一致検出信号ＭＴＯＵＴＢを遅延回路用制御回路Ａ６に出力する。
【００３７】
このとき、遅延回路用制御回路Ａ６は、一致検出信号ＭＴＯＵＴＢに応じて、ラッチ部にラッチされた出力信号ＯＵＴＰＳを出力する。出力信号ＯＵＴＰＳは、トリガ信号ＴＤＥＮに対して、基準遅延値のｍ倍の遅延値により出力される。
このように、本発明の半導体記憶装置では、上記の基準遅延生成回路Ｓ０により基準遅延値を生成するため、定数倍遅延生成回路Ｓ１により、所望の遅延値として、基準遅延値のｍ倍の遅延値を得ることができる。
【００３８】
図２は、ｎ＝３の場合における基準遅延回路Ｓ０内の構成を示す回路図である。
【００３９】
基準遅延回路Ｓ０内の遅延回路用パルス生成回路Ａ１は、ＡＮＤ回路Ｄ１を含んでいる。
ＡＮＤ回路Ｄ１は、上記のパルス信号ＰＵＬＳＥＩと、上記のイネーブル信号ＴＤＥＮとが供給される。ＡＮＤ回路Ｄ１は、パルス信号ＰＵＬＳＥＩとイネーブル信号ＴＤＥＮとの両方の信号レベルがハイレベル“Ｈ”のとき、出力信号ＤＬＹＩの信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、ＡＮＤ回路Ｄ１は、出力信号ＤＬＹＩの信号レベルをローレベル“Ｌ”にして出力する。
【００４０】
基準遅延回路Ｓ０内の遅延回路Ａ２は、インバータ素子Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ２９、Ｃ３０と、ＰＭＯＳトランジスタＣ５、Ｃ６、Ｃ７、Ｃ８、Ｃ１３、Ｃ１４、Ｃ１８、Ｃ１９、Ｃ２１、Ｃ２４、Ｃ２６と、ＮＭＯＳトランジスタＣ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１５、Ｃ１６、Ｃ２０、Ｃ２２、Ｃ２３、Ｃ２５、Ｃ２７と、バッファ素子Ｃ１７と、ＮＡＮＤ素子Ｃ２８とを含んでいる。
インバータ素子Ｃ１、Ｃ２、Ｃ３、Ｃ４は、それぞれ、カウンタ回路Ａ４から出力されるバス信号ＣＮＴ＜３：０＞のうちのバス信号ＣＮＴ＜３＞、ＣＮＴ＜２＞、ＣＮＴ＜１＞、ＣＮＴ＜０＞が入力され、その反転信号として信号ＣＮＴＢ３、ＣＮＴＢ２、ＣＮＴＢ１、ＣＮＴＢ０を出力する。
ＰＭＯＳトランジスタＣ５、Ｃ６、Ｃ７、Ｃ８は、それぞれ、そのソースに信号ＮＩＮＬが供給され、そのゲートに供給される信号ＣＮＴＢ３、ＣＮＴＢ２、ＣＮＴＢ１、ＣＮＴＢ０に応じて、上記の信号ＮＩＮＬを信号ＦＬＥＶとしてそのドレインから出力する。
ＮＭＯＳトランジスタＣ９、Ｃ１０、Ｃ１１、Ｃ１２は、それぞれ、そのドレインに信号ＦＬＥＶが供給され、そのゲートに供給される信号ＣＮＴ＜３＞、ＣＮＴ＜２＞、ＣＮＴ＜１＞、ＣＮＴ＜０＞に応じて、上記の信号ＦＬＥＶを信号ＰＩＮＬとしてそのソースから出力する。
ＰＭＯＳトランジスタＣ１３は、そのソースに電源ＶＤＤが供給され、そのゲートとそのドレインに上記の信号ＮＩＮＬが供給される。
ＰＭＯＳトランジスタＣ１４は、そのゲートが接地（ＧＮＤ）され、そのソースに上記の信号ＮＩＮＬが供給され、そのゲートに供給される信号に応じて、上記の信号ＮＩＮＬを信号ＦＬＥＶとしてそのドレインから出力する。
ＮＭＯＳトランジスタＣ１５は、そのゲートに電源ＶＤＤが供給され、そのドレインに上記の信号ＦＬＥＶが供給され、そのゲートに供給される信号に応じて、上記の信号ＦＬＥＶを信号ＰＩＮＬとしてそのソースから出力する。
ＮＭＯＳトランジスタＣ１６は、そのゲートとそのドレインに上記の信号ＰＩＮＬが供給され、そのソースが接地（ＧＮＤ）されている。
バッファ素子Ｃ１７は、遅延回路用パルス生成回路Ａ１の出力である出力信号ＤＬＹＩが供給され、信号ＤＬＦ１として出力する。
ＰＭＯＳトランジスタＣ１８は、そのソースに電源ＶＤＤが供給され、そのゲートに供給される信号ＰＩＮＬに応じて、そのソースに供給される信号を信号ＰＩＮＰとしてそのドレインから出力する。
ＮＭＯＳトランジスタＣ２３は、そのソースが接地（ＧＮＤ）され、そのドレインに信号ＮＩＮＮが供給され、そのゲートに供給される信号ＮＩＮＬに応じて、そのドレインに供給される信号ＮＩＮＮをソースに出力する。
ＰＭＯＳトランジスタＣ１９とＮＭＯＳトランジスタＣ２０は、そのゲートを入力とし、そのドレインを出力とするインバータ（Ｃ１９、Ｃ２０）を構成する。ＰＭＯＳトランジスタＣ１９のソースに信号ＰＩＮＰが供給され、ＮＭＯＳトランジスタＣ２０のソースに信号ＮＩＮＮが供給されている。インバータ（Ｃ１９、Ｃ２０）は、そのゲートに供給される信号ＤＬＦ１に応じて、上記の信号ＰＩＮＰ又は信号ＮＩＮＮを信号ＤＬＦ２としてそのドレインから出力する。
ＰＭＯＳトランジスタＣ２１とＮＭＯＳトランジスタＣ２２は、そのゲートを入力とし、そのドレインを出力とするインバータ（Ｃ２１、Ｃ２２）を構成する。ＰＭＯＳトランジスタＣ２１のソースに信号ＰＩＮＰが供給され、ＮＭＯＳトランジスタＣ２２のソースに信号ＮＩＮＮが供給されている。インバータ（Ｃ２１、Ｃ２２）は、そのゲートに供給される信号ＤＬＦ２に応じて、上記の信号ＰＩＮＰ又は信号ＮＩＮＮを信号ＤＬＦ３としてそのドレインから出力する。
ＰＭＯＳトランジスタＣ２４とＮＭＯＳトランジスタＣ２５は、そのゲートを入力とし、そのドレインを出力とするインバータ（Ｃ２４、Ｃ２５）を構成する。ＰＭＯＳトランジスタＣ２４のソースに信号ＰＩＮＰが供給され、ＮＭＯＳトランジスタＣ２５のソースに信号ＮＩＮＮが供給されている。インバータ（Ｃ２４、Ｃ２５）は、そのゲートに供給される信号ＤＬＦ３に応じて、上記の信号ＰＩＮＰ又は信号ＮＩＮＮを信号ＤＬＦ４としてそのドレインから出力する。
ＰＭＯＳトランジスタＣ２６とＮＭＯＳトランジスタＣ２７は、そのゲートを入力とし、そのドレインを出力とするインバータ（Ｃ２６、Ｃ２７）を構成する。ＰＭＯＳトランジスタＣ２６のソースに信号ＰＩＮＰが供給され、ＮＭＯＳトランジスタＣ２７のソースに信号ＮＩＮＮが供給されている。インバータ（Ｃ２６、Ｃ２７）は、そのゲートに供給される信号ＤＬＦ４に応じて、上記の信号ＰＩＮＰ又は信号ＮＩＮＮを信号ＤＬＦ５としてそのドレインから出力する。
インバータ素子Ｃ３０は、リセット信号ＲＳＴが供給され、その反転信号として信号ＤＬＦ６を出力する。
ＮＡＮＤ素子Ｃ２８は、信号ＤＬＦ５と信号ＤＬＦ６とが供給される。ＮＡＮＤ素子Ｃ２８は、信号ＤＬＦ５と信号ＤＬＦ６との両方の信号レベルがハイレベル“Ｈ”のとき、出力信号ＤＬＹＯＢの信号レベルをローレベル“Ｌ”にして、判定回路Ａ３に出力する。それ以外は、ＮＡＮＤ素子Ｃ２８は、出力信号ＤＬＹＯＢの信号レベルをハイレベル“Ｈ”にして判定回路Ａ３に出力する。
インバータ素子Ｃ２９は、出力信号ＤＬＹＯＢが供給され、その反転信号として信号ＤＬＹＯを出力する。
【００４１】
基準遅延回路Ｓ０内の判定回路Ａ３は、ＡＮＤ回路Ｆ１、インバータ素子Ｆ２、Ｆ６、ＣＭＯＳトランスファ素子Ｆ３、Ｆ４、ＮＯＲ素子Ｆ５、バッファ素子Ｆ７を含んでいる。
ＡＮＤ回路Ｆ１は、上記のパルス信号ＰＵＬＳＥＩと、上記のイネーブル信号ＴＤＥＮとが供給される。ＡＮＤ回路Ｆ１は、パルス信号ＰＵＬＳＥＩとイネーブル信号ＴＤＥＮとの両方の信号レベルがハイレベル“Ｈ”のとき、出力信号ＬＴ０の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、ＡＮＤ回路Ｆ１は、出力信号ＬＴ０の信号レベルをローレベル“Ｌ”にして出力する。
インバータ素子Ｆ２は、信号ＬＴ０が入力され、その反転信号として信号ＬＴ１を出力する。
ＣＭＯＳトランスファ素子Ｆ３は、そのＮＭＯＳトランジスタのゲートに電源ＶＤＤが供給され、そのＰＭＯＳトランジスタのゲートが接地（ＧＮＤ）され、そのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースに信号ＬＴ０が供給される。ＣＭＯＳトランスファ素子Ｆ３は、上記の信号ＬＴ０を信号ＬＴ２信号としてそのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインから出力する。
ＣＭＯＳトランスファ素子Ｆ４は、そのＮＭＯＳトランジスタのゲートに信号ＬＴ２が供給され、そのＰＭＯＳトランジスタのゲートに信号ＬＴ１が供給され、そのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインにインバータ素子Ｆ６からの信号ＬＴ３が供給される。ＣＭＯＳトランスファ素子Ｆ４は、信号ＬＴ１の信号レベルがローレベル“Ｌ”であり、信号ＬＴ２の信号レベルがハイレベル“Ｈ”であるとき、上記の信号ＬＴ３を出力信号ＤＬＹＯＢとしてそのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースから出力する。
ＮＯＲ素子Ｆ５は、上記のリセット信号ＲＳＴと、インバータ素子Ｆ６からの信号ＬＴ３とが供給される。ＮＯＲ素子Ｆ５は、リセット信号ＲＳＴ及び信号ＬＴ３の一方の信号レベルがローレベル“Ｌ”のとき、信号ＬＴ４の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、ＮＯＲ素子Ｆ５は、信号ＬＴ４の信号レベルをローレベル“Ｌ”にして出力する。
インバータ素子Ｆ６は、信号ＬＴ４が供給され、その反転信号として信号ＬＴ３を出力する。
バッファ素子Ｆ７は、信号ＬＴ４が供給され、判定結果信号ＤＳＴＥとしてカウンタ回路用制御パルス信号生成回路Ａ５に出力する。
【００４２】
基準遅延回路Ｓ０内のカウンタ回路Ａ４は、フリップフロップ素子Ｂ１、Ｂ２、Ｂ３、Ｂ４を含んでいる。フリップフロップ素子Ｂ１、Ｂ２、Ｂ３、Ｂ４は、入力端子ＤＢ、ＣＫ、出力端子Ｑ、ＱＢ、リセット端子ＲＳＴを有する。入力端子ＤＢと出力端子Ｑは接続されている。フリップフロップ素子Ｂ１の端子ＣＫは、カウンタ回路用制御パルス信号生成回路Ａ５に接続され、フリップフロップ素子Ｂ１、Ｂ２、Ｂ３の出力端子ＱＢは、それぞれ、フリップフロップ素子Ｂ２、Ｂ３、Ｂ４の端子ＣＫに接続されている。
フリップフロップ素子Ｂ１は、その端子ＣＫにカウンタ回路用制御パルス信号生成回路Ａ５からの制御パルス信号ＦＦＣＫが供給される。フリップフロップ素子Ｂ１は、上記の制御パルス信号ＦＦＣＫの信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータと同相の信号を信号ＦＦ１として出力端子ＱＢに出力する。フリップフロップ素子Ｂ１は、上記の信号ＦＦ１の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＣＮＴ＜３：０＞のうちのバス信号ＣＮＴ＜０＞として出力端子Ｑに出力する。
フリップフロップ素子Ｂ２は、その端子ＣＫにフリップフロップ素子Ｂ１からの出力信号ＦＦ１が供給される。フリップフロップ素子Ｂ２は、上記の出力信号ＦＦ１の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータと同相の信号を信号ＦＦ２として出力端子ＱＢに出力する。フリップフロップ素子Ｂ２は、上記の信号ＦＦ２の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＣＮＴ＜３：０＞のうちのバス信号ＣＮＴ＜１＞として出力端子Ｑに出力する。
フリップフロップ素子Ｂ３は、その端子ＣＫにフリップフロップ素子Ｂ２からの出力信号ＦＦ２が供給される。フリップフロップ素子Ｂ３は、上記の出力信号ＦＦ２の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータと同相の信号を信号ＦＦ３として出力端子ＱＢに出力する。フリップフロップ素子Ｂ３は、上記の信号ＦＦ３の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＣＮＴ＜３：０＞のうちのバス信号ＣＮＴ＜２＞として出力端子Ｑに出力する。
フリップフロップ素子Ｂ４は、その端子ＣＫにフリップフロップ素子Ｂ３からの出力信号ＦＦ３が供給される。フリップフロップ素子Ｂ４は、上記の出力信号ＦＦ３の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＣＮＴ＜３：０＞のうちのバス信号ＣＮＴ＜３＞として出力端子Ｑに出力する。
フリップフロップ素子Ｂ１、Ｂ２、Ｂ３、Ｂ４は、そのリセット端子ＲＳＴから上記のリセット信号ＲＳＴを入力したとき、出力端子Ｑ、ＱＢの出力をリセットする。
【００４３】
基準遅延回路Ｓ０内のカウンタ回路用制御パルス信号生成回路Ａ５は、バッファ素子Ｅ１と、ＮＡＮＤ素子Ｅ２と、インバータ素子Ｅ４、Ｅ５と、ＡＮＤ素子Ｅ６、Ｅ７とを含んでいる。
バッファ素子Ｅ１は、上記のパルス信号ＰＵＬＳＥＩが供給され、信号ＰＦ１として出力でする。
ＮＡＮＤ素子Ｅ２は、信号ＰＦ１と、上記のイネーブル信号ＴＤＥＮとが供給される。ＮＡＮＤ素子Ｅ２は、信号ＰＦ１とイネーブル信号ＴＤＥＮとの両方の信号レベルがハイレベル“Ｈ”のとき、信号ＰＦ２の信号レベルをローレベル“Ｌ”にして出力する。それ以外は、ＮＡＮＤ素子Ｅ２は、信号ＰＦ２の信号レベルをハイレベル“Ｈ”にして出力する。
バッファ素子Ｅ３は、信号ＰＦ２が供給され、信号ＰＦ３として出力する。
インバータ素子Ｅ４は、信号ＰＦ３が供給され、その反転信号として信号ＰＦ４を出力する。
インバータ素子Ｅ５は、判定回路Ａ３からの判定結果信号ＤＳＴＥが供給され、その反転信号として信号ＰＦ５を出力する。
ＡＮＤ素子Ｅ６は、信号ＰＦ２と信号ＰＦ４と上記のイネーブル信号ＴＤＥＮとが供給される。ＡＮＤ素子Ｅ６は、信号ＰＦ２と信号ＰＦ４とイネーブル信号ＴＤＥＮとの全ての信号レベルがハイレベル“Ｈ”のとき、信号ＰＦ６の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、ＡＮＤ素子Ｅ６は、信号ＰＦ６の信号レベルをローレベル“Ｌ”にして出力する。
ＡＮＤ素子Ｅ７は、信号ＰＦ５と信号ＰＦ６とが供給される。ＡＮＤ素子Ｅ７は、信号ＰＦ５と信号ＰＦ６との両方の信号レベルがハイレベル“Ｈ”のとき、制御パルス信号ＦＦＣＫの信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、ＡＮＤ素子Ｅ７は、制御パルス信号ＦＦＣＫの信号レベルをローレベル“Ｌ”にして出力する。
【００４４】
図３は、ｎ＝３、ｍ＝３の場合における定数倍遅延回路Ｓ１内の構成を示す回路図である。
【００４５】
定数倍遅延回路Ｓ１内の遅延回路制御回路Ａ６は、インバータ素子Ｇ１、Ｇ２と、ＮＡＮＤ素子Ｇ３、Ｇ４と、ＣＭＯＳトランスファ素子Ｇ５、Ｇ６とを含んでいる。
インバータ素子Ｇ１は、上記のトリガ信号ＩＮＰＳが供給され、その反転信号として信号ＳＦ１を出力する。
インバータ素子Ｇ２は、上記のリセット信号ＲＳＴが供給され、その反転信号として信号ＳＦ２を出力する。
ＮＡＮＤ素子Ｇ３、Ｇ４は、上記のラッチ部を構成する。
ＮＡＮＤ素子Ｇ３は、ＳＦ１信号と、ＮＡＮＤ素子Ｇ４からのリセット信号ＤＲＳＴとが供給される。ＮＡＮＤ素子Ｇ３は、ＳＦ１信号とリセット信号ＤＲＳＴとの両方の信号レベルがハイレベル“Ｈ”のとき、出力信号ＯＵＴＰＳの信号レベルをローレベル“Ｌ”にして、外部に出力する。それ以外は、ＮＡＮＤ素子Ｇ３は、出力信号ＯＵＴＰＳの信号レベルをハイレベル“Ｈ”にして外部に出力する。
ＮＡＮＤ素子Ｇ４は、出力信号ＯＵＴＰＳと、信号ＳＦ２と、一致検出回路Ａ９からの一致検出信号ＭＴＯＵＴＢとが供給される。ＮＡＮＤ素子Ｇ４は、出力信号ＯＵＴＰＳと信号ＳＦ２と一致検出信号ＭＴＯＵＴＢとの全ての信号レベルがハイレベル“Ｈ”のとき、リセット信号ＤＲＳＴの信号レベルをローレベル“Ｌ”にして出力する。それ以外は、ＮＡＮＤ素子Ｇ４は、リセット信号ＤＲＳＴの信号レベルをハイレベル“Ｈ”にして出力する。
ＣＭＯＳトランスファ素子Ｇ５は、そのＮＭＯＳトランジスタのゲートに遅延回路Ａ７からのバス信号ＨＴ＜０＞が供給され、そのＰＭＯＳトランジスタのゲートに遅延回路Ａ７からのバス信号ＨＴ＜０＞の反転信号である出力信号ＭＣＮＴＳが供給され、そのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースが接地（ＧＮＤ）されている。ＣＭＯＳトランスファ素子Ｇ５は、バス信号ＨＴ＜０＞がハイレベル“Ｈ”であり、出力信号ＭＣＮＴＳの信号レベルがローレベル“Ｌ”であるとき、出力信号ＭＤＬＹＩの信号レベルをＧＮＤレベルであるローレベル“Ｌ”にしてそのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインから出力する。
ＣＭＯＳトランスファ素子Ｇ６は、そのＮＭＯＳトランジスタのゲートに遅延回路Ａ７からの出力信号ＭＣＮＴＳが供給され、そのＰＭＯＳトランジスタのゲートに遅延回路Ａ７からのバス信号ＨＴ＜０＞が供給され、そのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースに出力信号ＯＵＴＰＳが供給されている。ＣＭＯＳトランスファ素子Ｇ６は、バス信号ＨＴ＜０＞がローレベル“Ｌ”であり、出力信号ＭＣＮＴＳの信号レベルがハイレベル“Ｈ”であるとき、出力信号ＯＵＴＰＳを出力信号ＭＤＬＹＩとしてそのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインから出力する。
【００４６】
定数倍遅延回路Ｓ１内の遅延回路Ａ７は、基準遅延回路Ｓ０内の遅延回路Ａ２と同一構成をしている遅延回路Ｈ１を含んでいる。
即ち、遅延回路Ｈ１には、カウンタ回路Ａ４から出力されるバス信号ＣＮＴ＜３：０＞が供給される。遅延回路Ｈ１には、遅延回路制御回路Ａ６からの出力信号ＭＤＬＹＩが出力信号ＤＬＹＩとして供給される。遅延回路Ｈ１には、遅延回路制御回路Ａ６からのリセット信号ＤＲＳＴがリセット信号ＲＳＴとして供給される。遅延回路Ｈ１は、出力信号ＤＬＹＯＢとして出力信号ＭＣＮＴＳを出力し、出力信号ＤＬＹＯとしてバス信号ＨＴ＜０＞を出力する。
【００４７】
定数倍遅延回路Ｓ１内の遅延カウンタ回路Ａ８は、フリップフロップ素子Ｉ１、Ｉ２、Ｉ３を含んでいる。フリップフロップ素子Ｉ１、Ｉ２、Ｉ３は、入力端子ＤＢ、ＣＫ、出力端子Ｑ、ＱＢ、リセット端子ＲＳＴを有する。入力端子ＤＢと出力端子Ｑは接続されている。フリップフロップ素子Ｉ１の端子ＣＫは、遅延回路Ａ７に接続され、フリップフロップ素子Ｉ１、Ｉ２の出力端子ＱＢは、それぞれ、フリップフロップ素子Ｉ２、Ｉ３の端子ＣＫに接続されている。
フリップフロップ素子Ｉ１は、その端子ＣＫに遅延回路Ａ７からの出力信号ＭＣＮＴＳが供給される。フリップフロップ素子Ｉ１は、上記の出力信号ＭＣＮＴＳの信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータと同相の信号を信号ＳＦ６として出力端子ＱＢに出力する。フリップフロップ素子Ｉ１は、上記の信号ＳＦ６の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＨＴ＜１＞として出力端子Ｑに出力する。
フリップフロップ素子Ｉ２は、その端子ＣＫにフリップフロップ素子Ｉ１からの信号ＳＦ６が供給される。フリップフロップ素子Ｉ２は、上記の信号ＳＦ６の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータと同相の信号を信号ＳＦ７として出力端子ＱＢに出力する。フリップフロップ素子Ｉ２は、上記の信号ＳＦ７の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＨＴ＜２＞として出力端子Ｑに出力する。
フリップフロップ素子Ｉ３は、その端子ＣＫにフリップフロップ素子Ｉ２からの出力信号ＳＦ７が供給される。フリップフロップ素子Ｉ３は、上記の出力信号ＳＦ７の信号レベルがハイレベル“Ｈ”に遷移されるときに、入力端子ＤＢに供給されるＤＢデータをラッチして、その反転信号をバス信号ＨＴ＜３＞として出力端子Ｑに出力する。
フリップフロップ素子Ｉ１、Ｉ２、Ｉ３は、そのリセット端子ＲＳＴから上記のリセット信号ＤＲＳＴを入力したとき、出力端子Ｑ、ＱＢの出力をリセットする。
【００４８】
定数倍遅延回路Ｓ１内の一致検出回路Ａ９は、排他的論理ＮＯＲ素子Ｊ１、Ｊ２、Ｊ３、Ｊ４と、ＮＡＮＤ素子Ｊ５とを含んでいる。
排他的論理ＮＯＲ素子Ｊ１は、設定バス信号ＭＴ＜３：０＞のうちの設定バス信号ＭＴ＜０＞信号と、バス信号ＨＴ＜０＞とが供給される。排他的論理ＮＯＲ素子Ｊ１は、設定バス信号ＭＴ＜０＞信号及びバス信号ＨＴ＜０＞の両方の信号レベルが一致しているとき、信号ＸＴ０の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、排他的論理ＮＯＲ素子Ｊ１は、信号ＸＴ０の信号レベルをローレベル“Ｌ”にして出力する。
排他的論理ＮＯＲ素子Ｊ２は、設定バス信号ＭＴ＜３：０＞のうちの設定バス信号ＭＴ＜１＞信号と、バス信号ＨＴ＜１＞とが供給される。排他的論理ＮＯＲ素子Ｊ２は、設定バス信号ＭＴ＜１＞信号及びバス信号ＨＴ＜１＞の両方の信号レベルが一致しているとき、信号ＸＴ１の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、排他的論理ＮＯＲ素子Ｊ２は、信号ＸＴ１の信号レベルをローレベル“Ｌ”にして出力する。
排他的論理ＮＯＲ素子Ｊ３は、設定バス信号ＭＴ＜３：０＞のうちの設定バス信号ＭＴ＜２＞信号と、バス信号ＨＴ＜２＞とが供給される。排他的論理ＮＯＲ素子Ｊ３は、設定バス信号ＭＴ＜２＞信号及びバス信号ＨＴ＜２＞の両方の信号レベルが一致しているとき、信号ＸＴ２の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、排他的論理ＮＯＲ素子Ｊ３は、信号ＸＴ２の信号レベルをローレベル“Ｌ”にして出力する。
排他的論理ＮＯＲ素子Ｊ４は、設定バス信号ＭＴ＜３：０＞のうちの設定バス信号ＭＴ＜３＞信号と、バス信号ＨＴ＜３＞とが供給される。排他的論理ＮＯＲ素子Ｊ４は、設定バス信号ＭＴ＜３＞信号及びバス信号ＨＴ＜３＞の両方の信号レベルが一致しているとき、信号ＸＴ３の信号レベルをハイレベル“Ｈ”にして出力する。それ以外は、排他的論理ＮＯＲ素子Ｊ４は、信号ＸＴ３の信号レベルをローレベル“Ｌ”にして出力する。
ＮＡＮＤ素子Ｊ５は、信号ＸＴ０と信号ＸＴ１と信号ＸＴ２と信号ＸＴ３とが供給される。ＮＡＮＤ素子Ｊ５は、信号ＸＴ０と信号ＸＴ１と信号ＸＴ２と信号ＸＴ３との全ての信号レベルがハイレベル“Ｈ”のとき、一致検出信号ＭＴＯＵＴＢの信号レベルをローレベル“Ｌ”にして、遅延回路制御回路Ａ６に出力する。それ以外は、ＮＡＮＤ素子Ｊ５は、一致検出信号ＭＴＯＵＴＢの信号レベルをハイレベル“Ｈ”にして遅延回路制御回路Ａ６に出力する。
【００４９】
次に、図４、図５を用いて、本発明の第１実施形態による半導体記憶装置の動作を説明する。
【００５０】
図４は、基準遅延生成回路Ｓ０の動作を示すタイミングチャートである。
【００５１】
最初に初期化動作として、１ショットパルスとしてハイレベルのリセット信号ＲＳＴを遅延回路Ａ２、判定回路Ａ３、カウンタ回路Ａ４に供給して、遅延回路Ａ２、判定回路Ａ３、カウンタ回路Ａ４におけるリセットを行う。
このリセット動作により、遅延回路Ａ２は、出力信号ＤＬＹＯＢの信号レベルをハイレベル“Ｈ”にして出力し、判定回路Ａ３は、判定結果信号ＤＳＴＥの信号レベルをローレベル“Ｌ”にして出力し、カウンタ回路Ａ４は、バス信号ＣＮＴ＜ｎ：０＞の信号レベルをローレベル“Ｌ”にして出力する。
【００５２】
カウンタ回路Ａ４からのローレベル“Ｌ”のバス信号ＣＮＴ＜ｎ：０＞が遅延回路Ａ２に供給されたとき、遅延回路Ａ２において、ＰＭＯＳトランジスタＣ５〜Ｃ８のゲートに供給される信号の信号レベルがハイレベル“Ｈ”になり、ＮＭＯＳトランジスタＣ９〜Ｃ１２のゲートに供給される信号の信号レベルがローレベル“Ｌ”となる。このとき、遅延回路Ａ２の遅延を決める信号ＰＩＮＬが低い電圧レベルになり、ＰＭＯＳトランジスタＣ１８の駆動能力が大きくなる。また、信号ＮＩＮＬが高い電圧レベルになり、ＮＭＯＳトランジスタＣ２３の駆動能力が大きくなる。
【００５３】
これにより、遅延回路Ａ２が、遅延回路用パルス生成回路Ａ１からの出力信号ＤＬＹＩを入力してから、出力信号ＤＬＹＯ、出力信号ＤＬＹＯＢを出力するまでの時間、すなわち遅延回路Ａ２による遅延時間は最小となる。
【００５４】
次に、外部コマンドにより生成されるイネーブル信号ＴＤＥＮの信号レベルをハイレベル“Ｈ”にして、遅延回路用パルス生成回路Ａ１、判定回路Ａ３、カウンタ回路用制御パルス信号生成回路Ａ５に供給する。
その後、高性能テスタ等から入力されるパルス信号ＰＵＬＳＥＩを遅延回路用パルス生成回路Ａ１、判定回路Ａ３、カウンタ回路用制御パルス信号生成回路Ａ５に供給する。
このパルス信号ＰＵＬＳＥＩのハイレベル“Ｈ”を表すパルス幅は、遅延回路Ａ２に設定したい遅延値となる設定遅延値を表している。
【００５５】
ここで、初期化状態においては、パルス信号ＰＵＬＳＥＩのパルス幅は初期化状態の遅延値より大きい値に設定する。すなわち、遅延回路Ａ２の調整範囲としては、所望の遅延値に対して、早い側と遅い側に予想される最大の拡散条件やウェハの面内バラツキ等による遅延値のズレを加味した値の範囲で調整できるようにする必要がある。
【００５６】
遅延回路用パルス生成回路Ａ１は、パルス信号ＰＵＬＳＥＩとイネーブル信号ＴＤＥＮに応じて、パルス信号ＰＵＬＳＥＩと同相の出力信号ＤＬＹＩを遅延回路Ａ２に出力する。
遅延回路Ａ２は、この出力信号ＤＬＹＩをある遅延値で遅延させ、出力信号ＤＬＹＯおよび出力信号ＤＬＹＯＢとして出力する。
判定回路Ａ３は、この出力信号ＤＬＹＯＢを、パルス信号ＰＵＬＳＥＩの立下りでラッチする。
最初の段階ではパルス信号ＰＵＬＳＥＩのパルス幅を超えない遅延値で出力信号ＤＬＹＩから出力信号ＤＬＹＯＢまで到達するので、判定回路Ａ３は、出力結果として判定結果信号ＤＳＴＥの信号レベルをローレベル“Ｌ”にして出力する。
【００５７】
判定結果信号ＤＳＴＥがローレベル“Ｌ”状態においては、遅延の調整が完了していないことを意味する。この場合、カウンタ回路制御パルス生成回路Ａ５は、動作状態となり、時間Ｔ１においてパルス信号ＰＵＬＳＥＩの立下りを受けて、内部のバッファ素子等の遅延後に、１ショットパルスとしてハイレベル“Ｈ”の制御パルス信号ＦＦＣＫを出力する。
カウンタ回路Ａ４は、この制御パルス信号ＦＦＣＫを入力し、その内部のフリップフロップが動作し、バス信号ＣＮＴ＜０＞の信号レベルをハイレベル“Ｈ”にして出力する。
そのハイレベル“Ｈ”のバス信号ＣＮＴ＜０＞が遅延回路Ａ２に供給されたとき、遅延回路Ａ２において、ＰＭＯＳトランジスタＣ８のゲートに供給される信号の信号レベルがローレベル“Ｌ”になり、ＮＭＯＳトランジスタＣ１２のゲートに供給される信号の信号レベルがハイレベル“Ｈ”になる。この遷移により、遅延回路Ａ２の遅延を決める信号ＰＩＮＬの電圧レベルが少しあがり、また、信号ＮＩＮＬの電圧レベルが少し下がる。
【００５８】
これにより、遅延回路Ａ２が、遅延回路用パルス生成回路Ａ１からの出力信号ＤＬＹＩを入力してから、出力信号ＤＬＹＯ、出力信号ＤＬＹＯＢを出力するまでの遅延時間が少し延びる。
上記の遅延時間のステップ時間の設定は、遅延回路Ａ２のＰＭＯＳトランジスタＣ５〜Ｃ８およびＮＭＯＳトランジスタＣ９〜Ｃ１２の駆動能力を調整しておくことにより行われる。
【００５９】
上記の遷移は、最初（１番目）のパルス信号ＰＵＬＳＥＩの立下りを表す時間Ｔ１から、次（２番目）のパルス信号ＰＵＬＳＥＩの立上りを表す時間まで行われる。
同様に、上記の遷移は、２番目のパルス信号ＰＵＬＳＥＩの立下りを表す時間Ｔ２から、３番目のパルス信号ＰＵＬＳＥＩの立上りを表す時間まで行われる。次に、３番目のパルス信号ＰＵＬＳＥＩの立下りを表す時間Ｔ３から、４番目のパルス信号ＰＵＬＳＥＩの立上りを表す時間まで行われる。次いで、４番目のパルス信号ＰＵＬＳＥＩの立下りを表す時間Ｔ４から、５番目のパルス信号ＰＵＬＳＥＩの立上りを表す時間まで行われる。このように、上記の遷移を繰り返すことで徐々に、遅延回路Ａ２の遅延値は、遅延回路Ａ２に入力されるパルス信号ＰＵＬＳＥＩのパルス幅“Ｈ”に近づき、時間Ｔ４のタイミングにおいては、パルス信号ＰＵＬＳＥＩと同じ遅延値となる。
【００６０】
このとき、判定回路Ａ３は、遅延回路Ａ２からの出力信号ＤＬＹＯＢ“Ｈ”をラッチして出力として判定結果信号ＤＳＴＥの信号レベルをハイレベル“Ｈ”にする。即ち、判定回路Ａ３は、イネーブル信号ＴＤＥＮの信号レベルがハイレベル“Ｈ”であるときに、パルス信号ＰＵＬＳＥＩの立下りに、遅延回路Ａ２からの出力信号ＤＬＹＯＢの信号レベルがハイレベル“Ｈ”であると判定した場合、判定結果信号ＤＳＴＥの信号レベルをハイレベル“Ｈ”にして出力する。
この場合、カウンタ回路用制御パルス信号生成回路Ａ５は、１ショットパルスとしてハイレベル“Ｈ”の制御パルス信号ＦＦＣＫを出力しない。そのため、カウンタ回路Ａ４は動作しなくなる。
【００６１】
以上の動作により、基準となる遅延回路Ａ２の遅延情報であるバス信号ＣＮＴ＜３：０＞の値が確定（固定・設定）したことになる。
以下、この確定（固定・設定）した遅延回路Ａ２の遅延値を基準遅延値という。
この後、外部コマンドによりイネーブル信号ＴＤＥＮの信号レベルをローレベル“Ｌ”にする。
【００６２】
図５は、定数倍遅延生成回路Ｓ１の動作を示すタイミングチャートである。
【００６３】
定数倍遅延生成回路Ｓ１の動作として、図５に示されるように、遅延情報であるバス信号ＣＮＴ＜ｎ：０＞がバイナリでｂ‘０１１、かつ、遅延回路Ａ２の遅延値の何倍の遅延値が必要かを示す設定バス信号ＭＴ＜ｍ；０＞がバイナリでｂ’１００の場合について説明する。
【００６４】
最初に初期化動作として、１ショットパルスとしてハイレベルのリセット信号ＲＳＴを遅延回路制御回路Ａ６に供給する。このとき、遅延回路制御回路Ａ６は、リセット信号ＲＳＴを受けてリセット信号ＤＲＳＴを遅延回路Ａ７、遅延カウンタ回路Ａ８に供給して、遅延回路Ａ７、遅延カウンタ回路Ａ８におけるリセットを行う。
このリセット動作により、遅延回路Ａ７は、その回路の出力信号ＤＬＹＯであるバス信号ＨＴ＜０＞の信号レベルをローレベル“Ｌ”にして出力し、その回路の出力信号ＤＬＹＯＢである出力信号ＭＣＮＴＳの信号レベルをハイレベル“Ｈ”にして出力する。
【００６５】
ここで、リセット信号ＤＲＳＴの信号レベルは、遅延回路制御回路Ａ６のＮＡＮＤ素子Ｇ３、Ｇ４により、ハイレベル“Ｈ”にラッチされた状態になる。すなわち、遅延回路Ａ７は動作しない状態になる。
また、遅延カウンタ回路Ａ８もリセット状態となっているため、バス信号ＨＴ＜ｍ：０＞の信号レベルはローレベル“Ｌ”状態となる。
このとき、一致検出回路Ａ９は、バス信号ＨＴ＜２＞が示す値と設定バス信号ＭＴ＜２＞が示す値とが異なるため、排他的論理ＮＯＲ素子Ｊ３から出力される信号ＸＴ２の信号レベルをローレベル“Ｌ”とし、ＮＡＮＤ素子Ｊ５から出力される一致検出信号ＭＴＯＵＴＢの信号レベルをハイレベル“Ｈ”とする。
【００６６】
この状態において、１ショットパルスとしてハイレベルのトリガ信号ＩＮＰＳが遅延回路制御回路Ａ６に供給されると、遅延回路制御回路Ａ６のＮＡＮＤ素子Ｇ３、Ｇ４により、トリガ信号ＩＮＰＳ“Ｈ”をラッチして、出力信号ＯＵＴＰＳの信号レベルをハイレベル“Ｈ”にし、リセット信号ＤＲＳＴの信号レベルをローレベル“Ｌ”にする。即ち、遅延回路Ａ７が動作可能状態になる。
バス信号ＨＴ＜０＞の信号レベルがローレベル“Ｌ”であり、出力信号ＭＣＮＴＳの信号レベルがハイレベル“Ｈ”状態であるので、ＣＭＯＳトランスファ素子Ｇ６は、ハイレベル“Ｈ”の出力信号ＯＵＴＰＳを出力信号ＭＤＬＹＩとして出力する。この出力信号ＭＤＬＹＩは、信号ＤＬＹＩとして遅延回路Ａ７に供給される。
【００６７】
遅延回路Ａ７は、上記の基準遅延生成回路Ｓ０内のカウンタ回路Ａ４からのバス信号ＣＮＴ＜３：０＞により、上記の基準遅延生成回路Ｓ０内の遅延回路Ａ２の遅延値（基準遅延値）を認識する。遅延回路Ａ７は、基準遅延値と同じ遅延値にて、その出力信号ＭＤＬＹＩ“Ｈ”を遅延し、その回路の出力信号ＤＬＹＯとしてバス信号ＨＴ＜０＞の信号レベルをハイレベル“Ｈ”にし、その回路の出力信号ＤＬＹＯＢとして出力信号ＭＣＮＴＳの信号レベルをローレベル“Ｌ”とする。
【００６８】
バス信号ＨＴ＜０＞のハイレベル“Ｈ”への遷移と、出力信号ＭＣＮＴＳのローレベル“Ｌ”への遷移にて、遅延回路制御回路Ａ６のＣＭＯＳトランスファ素子Ｇ６はＯＦＦ状態となり、代わりにＣＭＯＳトランスファＧ５がＯＮ状態となる。
これにより、遅延回路制御回路Ａ６は、出力信号ＭＤＬＹＩの信号レベルをＧＮＤレベルのローレベル“Ｌ”にし、遅延回路Ａ７は、基準遅延値にて出力信号ＭＤＬＹＩ“Ｌ”を遅延した後、バス信号ＨＴ＜０＞の信号レベルをローレベル“Ｌ”にし、出力信号ＭＣＮＴＳの信号レベルをハイレベル“Ｈ”にする。
出力信号ＭＣＮＴＳのハイレベル“Ｈ”への遷移は、遅延カウンタ回路Ａ８のフリップフロップ素子Ｉ１を動作させ、バス信号ＨＴ＜１＞の信号レベルをハイレベル“Ｈ”にする。
【００６９】
バス信号ＨＴ＜０＞のローレベル“Ｌ”への遷移と、出力信号ＭＣＮＴＳのハイレベル“Ｈ”への遷移にて、遅延回路制御回路Ａ６のＣＭＯＳトランスファ素子Ｇ５はＯＦＦ状態となり、ＣＭＯＳトランスファ素子Ｇ６がＯＮ状態となる。
これにより、遅延回路制御回路Ａ６のＣＭＯＳトランスファ素子Ｇ６は、ハイレベル“Ｈ”の出力信号ＯＵＴＰＳを出力信号ＭＤＬＹＩとして出力する。この出力信号ＭＤＬＹＩは、信号ＤＬＹＩとして遅延回路Ａ７に供給される。
【００７０】
このような動作を繰り返すことで、遅延カウンタ回路Ａ８は基準遅延値の２倍の遅延値ごとに、カウントアップすることになる。
そして、遅延回路Ａ７の出力であるバス信号ＨＴ＜０＞の信号レベルは、基準遅延値にて“Ｌ”→“Ｈ”→“Ｌ”…と繰り返す信号となり、基準遅延値の遅延回数を示すカウント値の最下位ビットの動作と同じになる。
この遅延回路Ａ７の出力であるバス信号ＨＴ＜０＞と、カウンタ回路の出力であるバス信号ＨＴ＜ｍ：１＞とが基準遅延値の定数倍を示す信号となる。
【００７１】
このバス信号ＨＴ＜ｍ：０＞が示す値が、図５に示されるように、設定バス信号ＭＴ＜ｍ：０＞が示す値ｂ‘１００と同じ値になる。即ち、バス信号ＨＴ＜２＞が示す値と設定バス信号ＭＴ＜２＞が示す値とが同じになる。このとき、一致検出回路Ａ９は、排他的論理ＮＯＲ素子Ｊ１、Ｊ２、Ｊ３、Ｊ４から出力される信号ＸＴ０、ＸＴ１、ＸＴ２、ＸＴ３の信号レベルをハイレベル“Ｈ”とし、ＮＡＮＤ素子Ｊ５から出力される検出結果信号として一致検出信号ＭＴＯＵＴＢの信号レベルをローレベル“Ｌ”とする。
【００７２】
この状態において、ローレベル“Ｌ”の一致検出信号ＭＴＯＵＴＢが遅延回路制御回路Ａ６に供給されると、遅延回路制御回路Ａ６のＮＡＮＤ素子Ｇ３、Ｇ４によりラッチされている信号レベルをリセットし、出力信号ＯＵＴＰＳの信号レベルをローレベル“Ｌ”にし、リセット信号であるリセット信号ＤＲＳＴの信号レベルをハイレベル“Ｈ”にし、初期化状態と同じ状態にする。
【００７３】
この動作により、基準遅延値に対して、設定バス信号ＭＴ＜ｍ：０＞が示す倍数値で掛け算した値の遅延値として、ハイレベル“Ｈ”を表すパルス幅を有する出力信号ＯＵＴＰＳを生成することが可能になる。
図５に示される例の場合、基準遅延値の４倍の遅延時間のパルス幅を有する出力信号ＯＵＴＰＳを生成できることになる。
この遷移を用いることで必要遅延時間後に所望の動作を行うことが可能になる。
【００７４】
以上により、本発明の半導体記憶装置では、半導体記憶装置の製造時における拡散条件やウェハの面内バラツキ等により、実デバイスにおける遅延回路の遅延値が設計時における遅延回路の遅延値とは異なる値を示していても、上記の基準遅延生成回路Ｓ０により、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
即ち、基準遅延生成回路Ｓ０において、遅延回路用パルス生成回路Ａ１は、イネーブル信号ＴＤＥＮを入力しているときに、パルス信号ＰＵＬＳＥＩがアクティブ状態“Ｈ”である場合、出力信号ＤＬＹＩをアクティブ状態“Ｈ”にして遅延回路Ａ２に出力する。
判定回路Ａ３は、パルス信号ＰＵＬＳＥＩのアクティブ状態“Ｈ”を表すパルス幅と、信号ＤＬＹＯＢのアクティブ状態“Ｈ”を表すパルス幅とが一致しないとき、第２遅延値と設定遅延値との一致を表さない比較結果ＤＳＴＥを出力する。このとき、カウンタ回路用制御パルス信号生成回路Ａ５は、制御パルス信号ＦＦＣＫをアクティブ状態“Ｈ”にして出力し、カウンタ回路Ａ４は、保持された調整値に１をインクリメントし、その調整値を表すバス信号ＣＮＴ＜ｎ：０＞として出力する。遅延回路Ａ２は、第１遅延値とバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて第２遅延値を生成し、出力信号ＤＬＹＩを第２遅延値により遅延して出力信号ＤＬＹＯＢを出力する。
一方、判定回路Ａ３は、パルス信号ＰＵＬＳＥＩのアクティブ状態“Ｈ”を表すパルス幅と、信号ＤＬＹＯＢのアクティブ状態“Ｈ”を表すパルス幅とが一致したとき、第２遅延値と設定遅延値との一致を表す比較結果ＤＳＴＥを出力する。このとき、カウンタ回路用制御パルス信号生成回路Ａ５は、カウンタ回路Ａ４から出力されるバス信号ＣＮＴ＜ｎ：０＞が表す調整値を固定するために、制御パルス信号ＦＦＣＫをインアクティブ状態“Ｌ”にして出力し、カウンタ回路Ａ４は、保持された調整値を固定された調整値とし、その調整値を表すバス信号ＣＮＴ＜ｎ：０＞として出力する。この場合、遅延回路Ａ２は、第１遅延値と上記固定されたバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて基準遅延値を生成し、出力信号ＤＬＹＩを基準遅延値により遅延して出力信号ＤＬＹＯＢを出力する。
このように、本発明の半導体記憶装置では、上記の基準遅延生成回路Ｓ０により基準遅延値を生成するため、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
【００７５】
また、本発明の半導体記憶装置では、上記の基準遅延生成回路Ｓ０により基準遅延値を生成するため、定数倍遅延生成回路Ｓ１により、所望の遅延値として、基準遅延値のｍ倍の遅延値を得ることができる。
即ち、定数倍遅延生成回路Ｓ１において、遅延回路Ａ２と同一構成である遅延回路Ａ７は、第１遅延値と上記固定されたバス信号ＣＮＴ＜ｎ：０＞が表す調整値とに基づいて基準遅延値を生成し、出力信号ＭＤＬＹＩを基準遅延値により遅延して、出力信号ＤＬＹＯＢとして信号ＭＣＮＴＳを出力し、出力信号ＤＬＹＯＢの反転信号としてバス信号ＨＴ＜０＞を出力する。
遅延回路用制御回路Ａ６のラッチ部Ｇ３、Ｇ４は、トリガ信号ＴＤＥＮを入力したときに、出力信号ＯＵＴＰＳをラッチする。遅延回路用制御回路Ａ６は、出力信号ＯＵＴＰＳがラッチされ、且つ、バス信号ＨＴ＜０＞がアクティブ状態“Ｈ”及びインアクティブ状態“Ｌ”の一方であるとき、出力信号ＭＤＬＹＩをアクティブ状態“Ｈ”及びインアクティブ状態“Ｌ”の他方にして遅延回路Ａ７に出力する。遅延カウンタ回路Ａ８は、出力信号ＭＣＮＴＳがアクティブ状態“Ｈ”及びインアクティブ状態“Ｌ”の一方から他方に遷移するとき、保持された出力カウント値ＨＴ＜ｍ：１＞に１をインクリメントし、その出力カウント値を表すバス信号ＨＴ＜ｍ：１＞を出力する。
一致検出回路Ａ９は、遅延回路Ａ７からのバス信号ＨＴ＜０＞と遅延カウンタ回路Ａ８からのバス信号ＨＴ＜ｍ：１＞とを入力し、基準遅延値のｍ倍の遅延値である設定倍数値を表す設定バス信号ＭＴ＜ｍ：０＞が供給される。一致検出回路Ａ９は、バス信号ＨＴ＜ｍ：０＞が表す出力カウント値と、設定バス信号ＭＴ＜ｍ：０＞が表す設定倍数値とが一致したとき、一致検出信号ＭＴＯＵＴＢを遅延回路用制御回路Ａ６に出力する。このとき、遅延回路用制御回路Ａ６は、一致検出信号ＭＴＯＵＴＢに応じて、ラッチ部Ｇ３、Ｇ４にラッチされた出力信号ＯＵＴＰＳを出力する。
このように、本発明の半導体記憶装置では、定数倍遅延生成回路Ｓ１により、所望の遅延値として、基準遅延値のｍ倍の遅延値を得ることができる。
【００７６】
（第２実施形態）
図６は、本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。第２実施形態では、第１実施形態と同じ説明を省略する。
第２実施形態による半導体記憶装置は、第１実施形態における基準遅延生成回路Ｓ０に対応する基準遅延生成回路ＤＬＣと、第１実施形態における定数倍遅延生成回路Ｓ１に対応する定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓとを具備している。ここで、ＤＬｓの“ｓ”は基準遅延値を必要とする遅延回路の台数を示している。
【００７７】
基準遅延生成回路ＤＬＣは、第１実施形態における基準遅延生成回路Ｓ０と同様に、上述のパルス信号ＰＵＬＳＥＩが入力され、上述のイネーブル信号ＴＤＥＮが入力され、上述のリセット信号ＲＳＴが入力され、上述のバス信号ＣＮＴ＜ｎ：０＞を定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓに出力する。
【００７８】
定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓは、第１実施形態における定数倍遅延生成回路Ｓ１と同様に、それぞれ、上述のトリガ信号ＩＮＰＳとしてトリガ信号ＩＮＰＳ０、ＩＮＰＳ１、…、ＩＮＰＳｓが入力され、上述のリセット信号ＲＳＴが入力され、上述のバス信号ＣＮＴ＜ｎ：０＞が入力され、上述の設定バス信号ＭＴ＜ｍ：０＞として設定バス信号ＭＴ０＜ｍ：０＞、ＭＴ１＜ｍ：０＞、…、ＭＴｓ＜ｍ：０＞が入力され、上述の出力信号ＯＵＴＰＳとして出力信号ＯＵＴＰＳ０、ＯＵＴＰＳ１、…、ＯＵＴＰＳｓを出力する。
【００７９】
基準遅延生成回路ＤＬＣの構成は、第１実施形態における基準遅延生成回路Ｓ０と同様の構成を成す。このため、基準遅延生成回路ＤＬＣの構成要素の名称をＤＬＣ／Ａ１〜Ａ４と称し、基準遅延生成回路ＤＬＣ内でのみ使用される構成要素に入力／出力する信号をそれぞれＤＬＣ／“信号名”と称する。
定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓの構成は、第１実施形態における定数倍遅延生成回路Ｓ１と同様の構成を成す。このため、定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓの構成要素の名称を、それぞれＤＬ０／Ａ６〜Ａ９、ＤＬ１／Ａ６〜Ａ９、…、ＤＬｓ／Ａ６〜Ａ９と称し、定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓ内でのみ使用される構成要素に入力／出力する信号をＤＬ０／“信号名”、ＤＬ１／“信号名”、ＤＬｓ／“信号名”と称する。
【００８０】
次に、図７Ａ〜図７Ｃを用いて、本発明の第２実施形態による半導体記憶装置の動作を説明する。
基準遅延生成回路ＤＬＣの動作については、基準遅延生成回路Ｓ０と同じであるため（図４参照）、その説明を省略する。この場合、基準遅延生成後、バス信号ＣＮＴ＜ｎ：０＞は固定化される。
【００８１】
図７Ａは、定数倍遅延生成回路ＤＬ０の動作を示すタイミングチャートである。
【００８２】
定数倍遅延生成回路ＤＬ０の動作として、図７Ａに示されるように、上記のバス信号ＣＮＴ＜ｎ：０＞がバイナリでｂ‘０１１、設定バス信号ＭＴ０＜ｍ：０＞がバイナリでｂ’１０１の場合について説明する。
この場合、バス信号ＨＴ＜ｍ：０＞が示す値が、図７Ａに示されるように、設定バス信号ＭＴ０＜ｍ：０＞が示す値ｂ‘１００と同じ値になる。
【００８３】
この動作により、基準遅延値に対して、設定バス信号ＭＴ０＜ｍ：０＞が示す倍数値で掛け算した値の遅延値として、ハイレベル“Ｈ”を表すパルス幅を有する出力信号ＯＵＴＰＳを生成することが可能になる。
図７Ａに示される例の場合、基準遅延値の５倍の遅延時間のパルス幅を有する出力信号ＯＵＴＰＳを生成できることになる。
【００８４】
図７Ｂは、定数倍遅延生成回路ＤＬ１の動作を示すタイミングチャートである。
【００８５】
定数倍遅延生成回路ＤＬ１の動作として、図７Ｂに示されるように、上記のバス信号ＣＮＴ＜ｎ：０＞がバイナリでｂ‘０１１、設定バス信号ＭＴ１＜ｍ：０＞がバイナリでｂ‘０１１の場合について説明する。
この場合、バス信号ＨＴ＜ｍ：０＞が示す値が、図７Ｂに示されるように、設定バス信号ＭＴ１＜ｍ：０＞が示す値ｂ‘１００と同じ値になる。
【００８６】
この動作により、基準遅延値に対して、設定バス信号ＭＴ１＜ｍ：０＞が示す倍数値で掛け算した値の遅延値として、ハイレベル“Ｈ”を表すパルス幅を有する出力信号ＯＵＴＰＳを生成することが可能になる。
図７Ｂに示される例の場合、基準遅延値の３倍の遅延時間のパルス幅を有する出力信号ＯＵＴＰＳを生成できることになる。
【００８７】
図７Ｃは、定数倍遅延生成回路ＤＬｓの動作を示すタイミングチャートである。
【００８８】
定数倍遅延生成回路ＤＬｓの動作として、図７Ｃに示されるように、上記のバス信号ＣＮＴ＜ｎ：０＞がバイナリでｂ‘０１１、設定バス信号ＭＴｓ＜ｍ：０＞がバイナリでｂ‘１１０の場合について説明する。
この場合、バス信号ＨＴ＜ｍ：０＞が示す値が、図７Ｃに示されるように、設定バス信号ＭＴｓ＜ｍ：０＞が示す値ｂ‘１１０と同じ値になる。
【００８９】
この動作により、基準遅延値に対して、設定バス信号ＭＴｓ＜ｍ：０＞が示す倍数値で掛け算した値の遅延値として、ハイレベル“Ｈ”を表すパルス幅を有する出力信号ＯＵＴＰＳを生成することが可能になる。
図７Ｃに示される例の場合、基準遅延値の６倍の遅延時間のパルス幅を有する出力信号ＯＵＴＰＳを生成できることになる。
【００９０】
このように、本発明の半導体記憶装置では、複数の定数倍遅延生成回路ＤＬ０、ＤＬ１、…、ＤＬｓにおける設定バス信号ＭＴ０＜ｍ：０＞、ＭＴ１＜ｍ：０＞、…、ＭＴｓ＜ｍ：０＞が表す設定倍数値は、それぞれ異なっていてもよい。
【００９１】
なお、本発明の半導体記憶装置では、上記の回路構成に限定されない。例えば、基準遅延回路Ｓ０内のカウンタ回路Ａ４は、ヒューズ回路により構成されてもよい。
【００９２】
以上の説明により、本発明の半導体記憶装置は、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
本発明の半導体記憶装置は、所望の遅延値を得ることができる。
【産業上の利用可能性】
【００９３】
本発明の利用分野として、ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置が挙げられる。
【図面の簡単な説明】
【００９４】
【図１】図１は、本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】図２は、ｎ＝３の場合における基準遅延回路Ｓ０内の構成を示す回路図である。
【図３】図３は、ｎ＝３、ｍ＝３の場合における定数倍遅延回路Ｓ１内の構成を示す回路図である。
【図４】図４は、基準遅延生成回路Ｓ０の動作を示すタイミングチャートである。
【図５】図５は、定数倍遅延生成回路Ｓ１の動作を示すタイミングチャートである。
【図６】図６は、本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。
【図７Ａ】図７Ａは、定数倍遅延生成回路ＤＬ０の動作を示すタイミングチャートである。
【図７Ｂ】図７Ｂは、定数倍遅延生成回路ＤＬ１の動作を示すタイミングチャートである。
【図７Ｃ】図７Ｃは、定数倍遅延生成回路ＤＬｓの動作を示すタイミングチャートである。
【符号の説明】
【００９５】
Ｓ０    基準遅延生成回路
Ｓ１    定数倍遅延生成回路
Ａ１    遅延回路用パルス生成回路
Ａ２    遅延回路
Ａ３    判定回路
Ａ４    カウンタ回路
Ａ５    カウンタ回路用制御パルス信号生成回路
Ａ６    遅延回路制御回路
Ａ７    遅延回路
Ａ８    遅延カウンタ回路
Ａ９    一致検出回路
ＣＮＴ＜ｎ：０＞    バス信号（カウンタ値、調整値）
ＤＬＹＩ    出力信号
ＤＬＹＯＢ    出力信号
ＤＲＳＴ    リセット信号
ＤＳＴＥ    判定結果信号
ＦＦＣＫ    制御パルス信号
ＨＴ＜０＞    バス信号
ＨＴ＜ｍ：０＞    バス信号（倍数値）
ＩＮＰＳ    トリガ信号
ＭＣＮＴＳ    出力信号
ＭＤＬＹＩ    出力信号
ＭＴ＜ｍ：０＞    設定バス信号（設定倍数値）
ＭＴＯＵＴＢ    一致検出信号
ＯＵＴＰＳ    出力信号
ＰＵＬＳＥＩ    パルス信号
ＲＳＴ    リセット信号
ＴＤＥＮ    イネーブル信号
Ｂ１、Ｂ２、Ｂ３、Ｂ４    フリップフロップ素子
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ２９、Ｃ３０    インバータ素子
Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ１３、Ｃ１４、Ｃ１８、Ｃ１９、Ｃ２１、Ｃ２４、Ｃ２６    ＰＭＯＳトランジスタ
Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１５、Ｃ１６、Ｃ２０、Ｃ２２、Ｃ２３、Ｃ２５、Ｃ２７    ＮＭＯＳトランジスタ
Ｃ１７    バッファ素子
Ｃ２８    ＮＡＮＤ素子
Ｄ１    ＡＮＤ回路
Ｅ１    バッファ素子
Ｅ２    ＮＡＮＤ素子
Ｅ４、Ｅ５    インバータ素子
Ｅ６、Ｅ７    ＡＮＤ素子
Ｆ１    ＡＮＤ回路
Ｆ２、Ｆ６    インバータ素子
Ｆ３、Ｆ４    ＣＭＯＳトランスファ素子
Ｆ５    ＮＯＲ素子
Ｆ７    バッファ素子
Ｇ１、Ｇ２    インバータ素子
Ｇ３、Ｇ４    ＮＡＮＤ素子
Ｇ５、Ｇ６    ＣＭＯＳトランスファ素子
Ｈ１    遅延回路
Ｉ１、Ｉ２、Ｉ３    フリップフロップ素子
Ｊ１、Ｊ２、Ｊ３、Ｊ４    排他的論理ＮＯＲ素子
Ｊ５    ＮＡＮＤ素子
ＤＬＣ    基準遅延生成回路
ＤＬ０、ＤＬ１、…、ＤＬｓ    定数倍遅延生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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