(57)【要約】【課題】設計者の負担軽減を図るとともに発振動作の高性能化を実現すること。【解決手段】ＰＬＬ回路１００は、印加された電圧に応じた発振信号Ｘを出力する電圧制御発振器（ＶＣＯ）１１４を有する。ＰＬＬ回路１００は、検知部１２０により、ＶＣＯ１１４から出力された発振信号Ｘの周波数を検知して、当該周波数に応じた検知信号ＯＳＣを出力する。また、検出部１３０により、検知信号ＯＳＣに基づいて、発振信号Ｘの異常発振状態を検出する。生成部１４０は、状態検出信号ＣＨに基づいて、ＶＣＯ１１４の出力動作のリセットをおこなうリセット信号Ｓ１を生成し、ＶＣＯ１１４に出力する。これにより、ＶＣＯ１１４から出力された発振信号Ｘの異常発振状態を自動的にリセットすることができる。【選択図】        図１
2006254122.tif 000002
【特許請求の範囲】
【請求項１】
印加された電圧に応じた発振信号を出力する発振手段と、
前記発振手段から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知手段と、
前記検知手段から出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出手段と、
前記検出手段によって検出された検出結果に基づいて、前記発振手段の出力動作のリセットをおこなうリセット信号を生成し、前記発振手段に出力する生成手段と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記検知手段は、
前記発振信号の周波数が所定の周波数以下であるか否かを検知し、
前記検出手段は、
前記検知手段によって前記発振信号の周波数が前記所定の周波数以下ではないと検知された場合、前記発振信号の異常発振状態を検出し、
前記生成手段は、
前記検出手段によって異常発振状態が検出された場合、前記リセット信号を生成して、前記発振手段に出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記生成手段は、
前記検出手段によって異常発振状態が検出された場合、所定時間のみ前記リセット信号を出力することを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記発振手段は、
前記生成手段からリセット信号が入力されてから当該リセット信号の入力が解除されるまでの間に電圧を印加することを特徴とする請求項１〜３のいずれか一つに記載のＰＬＬ回路。
【請求項５】
印加された電圧に応じた発振信号を出力する電圧制御発振器を有するＰＬＬ回路の発振動作制御方法であって、
前記電圧制御発振器から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知工程と、
前記検知工程によって出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出工程と、
前記検出工程によって検出された検出結果に基づいて、前記電圧制御発振器の出力動作のリセットをおこなうリセット信号を生成し、前記電圧制御発振器に出力する生成工程と、
を含んだことを特徴とするＰＬＬ回路の発振動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、印加された電圧に応じた発振信号を出力する電圧制御発振器を有するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期）回路およびＰＬＬ回路の発振動作制御方法に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、基準信号の位相または周波数を追従して所定の位相または周波数の発振信号を出力する電子回路である。したがって、基準信号として一定周期でＯＮ／ＯＦＦを繰り返すクロック信号を入力することで、クロック信号に同期した発振信号が得られることから、自動制御装置や通信装置など、様々な分野に用いられている。
【０００３】
ＰＬＬ回路は、上位システムからの指示によりクロック信号の停止や、モードの遷移を行ったり、割り込みの動作を行ったりした際、次回の立ち上げに失敗するなど、ＰＬＬ回路チップの内外による不慮の回路動作が生じることがある。このような不慮の動作が生じると、ＰＬＬ回路に内蔵された電圧制御発振回路への印加電圧が不安定となり、最悪の場合、暴走発振を起こしたり、動作が停止したりしてしまうことある。
【０００４】
また、基本的なＰＬＬ回路には、リセット制御をおこなう入力端子は備えられているが、自動的にリセットをおこなう機能は備えられていない。ＰＬＬ回路と接続され、発振信号が入力される回路や素子には、受信可能な発振信号の周波数の限度、たとえば、機能的な限界または限界設定されている値がある。したがって、暴走発振を起こしたＰＬＬ回路からの発振信号は認識されず、ＰＬＬ回路は出力停止状態と認識されることになる。このような暴走発振や出力停止状態からＰＬＬ回路の機能を復帰させるためには、外部からＰＬＬ回路動作を監視するソフトウェアを用いてリセットをかけるリセット制御方法がおこなわれていた。
【０００５】
そこで、外部からソフトウェアを用いることなく、基本的な回路構成にリセット制御をおこなうハードウェアを追加することにより自動リセット機能を有したＰＬＬ回路が提案されている（たとえば、下記特許文献１〜４参照。）。
【０００６】
【特許文献１】特開２００４−６４２８７号公報
【特許文献２】特開平１１−３１７６６３号公報
【特許文献３】特開２０００−４９５９８号公報
【特許文献４】特開平１１−２５９０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したソフトウェアを用いたリセット制御方法では、ＰＬＬ回路の外部からの設定作業が必要である。また、ＰＬＬ回路と接続されている他の回路との関係を考慮してリセット制御の調整作業をおこなう必要もある。これらの作業は、ＰＬＬ回路を特定機能の回路チップとして扱う設計者の負担が増大するという問題があった。
【０００８】
これに対し、上述した特許文献１のＰＬＬ回路では、自動的にリセットをおこなう機構を併せ持つが、電圧調整回路など、複雑なハードウェアが必要となり、ＰＬＬ回路の製造工程や製造コストが増大するという問題があった。
【０００９】
また、上述した特許文献２のＰＬＬ回路は、特許文献１のＰＬＬ回路と比較して簡易な構成である。しかしながら、ＰＬＬ回路を出力信号停止状態から通常動作へ復帰させる際に、まず、電圧制御発振回路に電源電圧を印加する動作から開始するため、正常発振状態の発振信号を出力させるために必要な電圧値になるまでに時間がかかってしまうこととなる。
【００１０】
また、上述した特許文献３のＰＬＬ回路も、特許文献１のＰＬＬ回路と比較して簡易な構成ではある。しかしながら、ＰＬＬ回路を出力信号停止状態から通常動作へ復帰させるためには、まず、ＧＮＤ（接地）電位である電圧制御発振回路に電源電圧を印加する。したがって、正常発振状態の発振信号を出力できる電位を印加できるまでに、時間がかかってしまうこととなる。
【００１１】
また、上述した特許文献４のＰＬＬ回路も、特許文献１のＰＬＬ回路と比較して簡易な構成である。しかしながら、ＰＬＬ回路を出力信号停止状態から通常動作へ復帰する際に、まず、セレクタを用いて、電圧制御発振回路へ印加する固定電圧を選択する動作が行われるため、正常発振状態の発振信号を出力できるまでに時間がかかってしまうこととなる。このように、上述した特許文献２〜４のＰＬＬ回路では、このＰＬＬ回路を組み込んだ回路や装置の動作開始までに一定時間待機しなければならないという問題があった。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、設計者の負担軽減を図るとともに発振動作の高性能化を実現することができるＰＬＬ回路およびＰＬＬ回路の発振動作制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するため、本発明にかかるＰＬＬ回路は、印加された電圧に応じた発振信号を出力する発振手段と、前記発振手段から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知手段と、前記検知手段から出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出手段と、前記検出手段によって検出された検出結果に基づいて、前記発振手段の出力動作のリセットをおこなうリセット信号を生成し、前記発振手段に出力する生成手段と、を備えることを特徴とする。
【００１４】
また、上記発明において、前記検知手段は、前記発振信号の周波数が所定の周波数以下であるか否かを検知し、前記検出手段は、前記検知手段によって前記発振信号の周波数が前記所定の周波数以下ではないと検知された場合、前記発振信号の異常発振状態を検出し、前記生成手段は、前記検出手段によって異常発振状態が検出された場合、前記リセット信号を生成して、前記発振手段に出力することとしてもよい。
【００１５】
また、上記発明において、前記生成手段は、前記検出手段によって異常発振状態が検出された場合、所定時間のみ前記リセット信号を出力することとしてもよい。
【００１６】
また、上記発明において、前記発振手段は、前記生成手段からリセット信号が入力されてから当該リセット信号の入力が解除されるまでの間に電圧を印加することとしてもよい。
【００１７】
また、本発明にかかるＰＬＬ回路の発振動作制御方法は、印加された電圧に応じた発振信号を出力する電圧制御発振器を有するＰＬＬ回路の発振動作制御方法であって、前記電圧制御発振器から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知工程と、前記検知工程によって出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出工程と、前記検出工程によって検出された検出結果に基づいて、前記電圧制御発振器の出力動作のリセットをおこなうリセット信号を生成し、前記電圧制御発振器に出力する生成工程と、を含んだことを特徴とする。
【００１８】
また、上記発明において、前記検知工程は、前記発振信号の周波数が所定の周波数以下であるか否かを検知し、前記検出工程は、前記検知工程によって前記発振信号の周波数が前記所定の周波数以下ではないと検知された場合、前記発振信号の異常発振状態を検出し、前記生成工程は、前記検出工程によって異常発振状態が検出された場合、前記リセット信号を生成して、前記電圧制御発振器に出力することとしてもよい。
【００１９】
また、上記発明において、前記生成工程は、前記検出工程によって異常発振状態が検出された場合、所定時間のみ前記リセット信号を出力することとしてもよい。
【００２０】
また、上記発明において、前記生成工程によってリセット信号が入力されてから当該リセット信号の入力が解除されるまでの間に、前記電圧制御発振器に電圧を印加する印加工程を含むこととしてもよい。
【００２１】
これらの発明によれば、リセット信号が発振手段（電圧制御発振器）に入力されることにより、発振手段（電圧制御発振器）から出力された発振信号の異常発振状態を自動的にリセットすることができる。また、異常発振状態が検出された場合、リセット信号を所定時間のみ出力することにより、自動的にリセット信号の出力を解除することができる。リセット解除の直後から電圧が印加された状態で、発振手段（電圧制御発振器）の発振動作を再開することができる。
【発明の効果】
【００２２】
本発明にかかるＰＬＬ回路およびＰＬＬ回路の発振動作制御方法によれば、設計者の負担軽減を図るとともに発振動作の高性能化を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照して、この発明にかかるＰＬＬ回路およびＰＬＬ回路の発振動作制御方法の好適な実施の形態を詳細に説明する。
【００２４】
（ＰＬＬ回路の回路構成）
まず、この発明の実施の形態にかかるＰＬＬ回路の回路構成について説明する。図１は、この発明にかかるＰＬＬ回路の回路構成を示す説明図である。図１において、ＰＬＬ回路１００は、発振部１１０と、検知部１２０と、検出部１３０と、リセット制御をおこなうＡＮＤ回路１０１およびリセット制御を解除するタイマ１０２を有する生成部１４０と、から構成される。
【００２５】
ＰＬＬ回路１００は、発振部１１０に基準信号ＣＫを入力することで、基準信号ＣＫと同期した発振信号ＸをＯｕｔに出力するとともに、検知部１２０にも出力する。検知部１２０は、発振信号Ｘが入力されることにより発振信号Ｘの周波数異常を検知する。周波数異常とは、暴走発振および出力停止状態を指す。検知部１２０の検知結果は、検知信号ＯＳＣとして検出部１３０へ入力される。検出部１３０は、入力された検知信号ＯＳＣに基づいて発振部１１０の動作の状態を判断し、状態検出信号ＣＨをタイマ１０２へ出力する。
【００２６】
タイマ１０２は、検出部１３０から出力された状態検出信号ＣＨのＯＮ／ＯＦＦ状態に基づいて、所定のタイマ動作をおこなう。具体的には、状態検出信号ＣＨがＯＮ状態の場合は、ＯＮ状態のタイマ信号ＣＨＴをＡＮＤ回路１０１に出力する。一方、状態検出信号ＣＨがＯＦＦ状態の場合は、その状態検出信号ＣＨが入力されると、タイマ信号ＣＨＴをＯＮ状態からＯＦＦ状態に切り替えてＡＮＤ回路１０１に出力するとともに、所定時間の計時を開始する。そして、所定時間が経過すると、タイマ信号ＣＨＴの出力をＯＦＦ状態からＯＮに切り替えてＡＮＤ回路１０１に出力する。
【００２７】
また、ＡＮＤ回路１０１は、外部リセット信号Ｓとタイマ信号ＣＨＴを入力する。ここで、外部リセット信号Ｓとは、ＰＬＬ回路１００の発振動作を外部からリセットする信号である。すなわち、このＰＬＬ回路１００では、ＰＬＬ回路１００内部でリセット制御をおこなうため、外部リセット信号Ｓは常に一定の状態、本例ではＯＮ状態に設定されている。
【００２８】
通常の発振動作においては、入力される外部リセット信号Ｓとタイマ信号ＣＨＴは、ともにＯＮ状態であるため、ＡＮＤ回路１０１は、ＯＮ状態のリセット信号Ｓ１を出力する。一方、タイマ信号ＣＨＴがＯＦＦ状態の場合には、ＯＦＦ状態のリセット信号Ｓ１を出力する。
【００２９】
したがって、ＯＦＦ状態のリセット信号Ｓ１が発振部１１０に入力されると、発振部１１０のリセット動作がおこなわれ、リセット信号Ｓ１がＯＮ状態に切り替わると、発振部１１０のリセット動作が解除される。以上の動作により、ＰＬＬ回路１００は、不慮の動作が発生した場合に発振部１１０のリセット動作とその後の正常動作への復帰動作を実現することができる。
【００３０】
以上述べた動作がＰＬＬ回路１００の基本動作である。このような基本動作をおこなうためＰＬＬ回路１００の各機能部の詳細な構成と機能を説明する。まず、発振部１１０は、位相比較回路１１１と、チャージポンプ１１２と、ローパスフィルタ１１３と、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；以下、「ＶＣＯ」という）１１４と、分周器１１５と、ＡＮＤ回路１１６とから構成される。
【００３１】
ここで、位相比較回路１１１は、基準信号ＣＫと帰還信号ＦＢとが入力されると、これらの信号ＣＫ，ＦＢの位相の差分を検出する。ここで、基準信号ＣＫとは、図示しない水晶発振器などの発振器から出力されたクロック信号である。また、帰還信号ＦＢとは、後述する分周器１１５からの出力信号である。位相比較回路１１１は、基準信号ＣＫと比較して帰還信号ＦＢの遅れを検出した場合は、遅れ差分信号ＵＰを出力する。また、基準信号ＣＫと比較して帰還信号ＦＢの進みを検出した場合は、進み差分信号ＤＮを出力する。
【００３２】
遅れ差分信号ＵＰおよび進み差分信号ＤＮは、位相比較回路１１１による差分の結果をあらわしており、基準信号ＣＫとの位相の進み具合を示す信号である。基準信号ＣＫと帰還信号ＦＢとを比較して位相の遅れがあれば、遅れ差分信号ＵＰの出力がＯＦＦ状態となる。
【００３３】
また、チャージポンプ１１２は、位相比較回路１１１からの遅れ差分信号ＵＰおよび進み差分信号ＤＮが入力されると、遅れ差分信号ＵＰおよび進み差分信号ＤＮごとに電荷を蓄積する。具体的には、遅れ差分信号ＵＰがＯＦＦ状態になると、電荷の蓄積をおこなう。同様に、進み差分信号ＤＮがＯＦＦ状態になると、電荷の蓄積をおこなう。
【００３４】
したがって、チャージポンプ１１２は、遅れ差分信号ＵＰおよび進み差分信号ＤＮに蓄積された電荷量の差、すなわち電位差をあらわす電圧信号ＶＣＰを出力する。また、ローパスフィルタ１１３は、チャージポンプ１１２から出力された電圧信号ＶＣＰが入力されると、この電圧信号ＶＣＰを高電位側と低電位側に分離して、高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１を出力する。
【００３５】
ＶＣＯ１１４は、ローパスフィルタ１１３から出力された高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１が入力されると、高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１との電位差に比例した周波数の発振信号Ｘを出力する。すなわち、高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１との電位差が大きくなると発振信号は高周波信号となり、小さくなると低周波信号になる。
【００３６】
これにより、遅れ差分信号ＵＰがＯＦＦ状態でチャージポンプ１１２に入力されると、電圧信号ＶＣＰの電圧値が上昇し、高電位側信号ＶＤＩ１の電位が上昇するため、ＶＣＯ１１４から出力される発振信号Ｘの周波数が上昇する。同様に、進み差分信号ＤＮがＯＦＦ状態でチャージポンプ１１２に入力されると、チャージポンプ１１２において電荷の蓄積がおこなわれないため、高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１との電位差が小さくなりＶＣＯ１１４から出力される発振信号Ｘの周波数が低下する。
【００３７】
しかし、ＰＬＬ回路１００の性質上、基準信号ＣＫと比較して帰還信号ＦＢの位相が進むほど発振信号Ｘの周波数が上昇する前に正常発振状態となる。したがって、基準信号ＣＫと比較して帰還信号ＦＢの位相の進みが検出され、進み差分信号ＤＮの出力が、ＯＦＦ状態となることはないため、進み差分信号ＤＮの出力は、常にＯＮ状態の出力となる。
【００３８】
また、分周器１１５は、ＶＣＯ１１４から出力された発振信号Ｘが入力されると、発振信号Ｘの周波数を１／Ｎ（Ｎは整数の設定値）にし、帰還信号ＦＢとして出力する。また、ＡＮＤ回路１１６は、位相比較回路１１１からの遅れ差分信号ＵＰと進み差分信号ＤＮとが入力されると、ロック信号Ｌを出力する。ロック信号Ｌは、２つの入力信号ＵＰ，ＤＮがともにＯＮ状態であれば、ＯＮ状態のロック信号Ｌを出力する。ロック信号Ｌが所定時間以上ＯＮ状態であれば、発振部１１０は、正常発振状態の発振信号Ｘを出力していると検知することができる。
【００３９】
検知部１２０は、検知インバータ１２１から構成され、発振部１１０からの発振信号Ｘが入力されると、所定の周波数、例えば、１ＧＨｚ以下の信号のみを通過させて、検知信号ＯＳＣとして出力する。また、検知部１２０の構成に替えて、他の構成を適用することもできる。図２は、図１に示した検知部１２０の他の構成を示す回路図である。図２に示した検知部１２０は、ＣＲ回路の前後にＮＯＴ回路を配置することでローパスフィルタ２０１を構成している。ローパスフィルタ２０１は、設定した閾値よりも高周波数の信号を通過させないため、図１に示した検知インバータ１２１と同様の動作をおこなう。
【００４０】
また、検知部１２０は、帰還信号ＦＢを出力する分周器１１５の動作可能な周波数値を考慮した上で、検知部１２０の通過可能な周波数の設定を行わなければならない。なぜならば、ＶＣＯ１１４の暴走発振を検出してリセットをかける際に、検知部１２０の通過可能な周波数値を、分周器１１５の動作可能な周波数値よりも高く設定してしまうと、いつまでも暴走発振を検出できないからである。逆に、検知部１２０の通過可能な周波数値を、分周器１１５の動作可能な周波数値よりも幾らか低く設定すれば、実際の暴走発振が起こる前にリセットをかけることもできる。
【００４１】
検出部１３０は、第１の検出回路１３１と、第２の検出回路１３２と、ＡＮＤ回路１３３とから構成されている。第１の検出回路１３１は、ＮＯＴ回路１４１とｐ型ＭＯＳＦＥＴ１４２と抵抗１４３とコンデンサ１４４とから構成されており、第１の検出信号Ａを出力する。また、第２の検出回路１３２は、第１の検出回路１３１と同様、ＮＯＴ回路１５１とｐ型ＭＯＳＦＥＴ１５２と抵抗１５３とコンデンサ１５４を備え、さらにその前段にＮＯＴ回路１５５を備えており、第２の検出信号Ｂを出力する。また、ＡＮＤ回路１３３は、第１の検出信号Ａおよび第２の検出信号Ｂが入力されると、状態検出信号ＣＨを出力する。
【００４２】
ここで、検知部１２０および検出部１３０の動作について具体的に説明する。まず、通常動作について説明する。検知部１２０は、入力された発振信号Ｘの周波数が閾値以下である場合、発振信号Ｘをそのまま通過させて、検知信号ＯＳＣとして検出部１３０に出力する。この場合、検出部１３０には、ＯＮ／ＯＦＦが交互に切り替わる検知信号ＯＳＣが入力される。
【００４３】
検知信号ＯＳＣがＯＮ状態のときは、第１の検出回路１３１に高電圧がかかり、コンデンサ１４４に電荷が蓄積される。同時に、第２の検出回路１３２では、ＯＮ状態の検知信号ＯＳＣがＮＯＴ回路１５５によりＯＦＦ状態に反転する。したがって、第２の検出回路１３２には電圧がかからず開放状態となり、第２の検出回路１３２のコンデンサ１５４に蓄積された電荷が徐々に低下する。このとき、電荷の低下速度は時定数ＣＲに依存する。
【００４４】
反対に、ＯＦＦ状態の検知信号ＯＳＣが第１の検出回路１３１に入力されると、第１の検出回路１３１は開放状態となり、コンデンサ１４４に蓄積された電荷が徐々に低下し、第２の検出回路１３２のコンデンサ１５４に電荷が蓄積される。
【００４５】
したがって、検出部１３０は、第１の検出回路１３１および第２の検出回路１３２のいずれの検出回路においても、その検出回路が開放状態となってもすぐに高電圧が印加され、コンデンサ１４４（１５４）の電位が低下する前に、コンデンサ１４４（１５４）が充電状態となる。このように、閾値以下の発振信号Ｘが検知部１２０に入力されると、検出部１３０のＡＮＤ回路１３３は、常にＯＮ状態の状態検出信号ＣＨを出力することとなる。
【００４６】
つぎに、発振部１１０が暴走発振または出力停止状態の場合の検知部１２０および検出部１３０の動作について説明する。発振部１１０が暴走発振または出力停止状態の場合、検知部１２０から出力される検知信号ＯＳＣは、ＯＮ状態またはＯＦＦ状態のいずれか一方の状態のまま固定される。これは、検知部１２０が発振信号Ｘを認識できないためである。固定状態で入力され続ける検知信号ＯＳＣがＯＮ状態であってもＯＦＦ状態であっても、第１の検出回路１３１と第２の検出回路１３２では、ＮＯＴ回路１５５によって検知信号ＯＳＣが反転される。
【００４７】
したがって、いずれか一方の検出回路（たとえば、第１の検出回路１３１）は、検知信号ＯＳＣのＯＦＦ状態入力が継続することになり、他方の検出回路（たとえば、第２の検出回路１３２）は開放状態が継続し、コンデンサ（たとえば、コンデンサ１５４）に蓄積されていた電位が少しずつ低下し始める。
【００４８】
この電位の低下現象が、すなわち発振部１１０の異常をあらわす。すなわち、第１の検出回路１３１の検出信号Ａおよび第２の検出回路１３２の検出信号Ｂのいずれか一方の検出信号がＯＦＦ状態であれば、ＡＮＤ回路１３３から出力される状態検出信号ＣＨがＯＦＦ状態となり、ＡＮＤ回路１０１からリセット制御をおこなうリセット信号Ｓ１を出力することができる。
【００４９】
このリセット信号Ｓ１がチャージポンプ１１２、ローパスフィルタ１１３およびＶＣＯ１１４に入力されると、チャージポンプ１１２、ローパスフィルタ１１３およびＶＣＯ１１４がリセットされその動作が停止する。そして、タイマ１０２によるリセット解除後に動作を開始することにより、暴走発振または出力停止状態から通常動作に自動的に復帰することができる。
【００５０】
（ＰＬＬ回路の通常発振動作タイミング）
つぎに、この発明の実施の形態にかかるＰＬＬ回路１００の通常発振動作タイミングについて説明する。図３は、この発明の実施の形態にかかるＰＬＬ回路１００の通常発振動作タイミングを示すタイミングチャートである。なお、通常発振動作では発振部１１０へのリセット制御は行われないため、検知部１２０、検出部１３０およびタイマ１０２の動作説明は省略する。
【００５１】
また、外部リセット信号Ｓ、リセット信号Ｓ１、基準信号ＣＫ、帰還信号ＦＢ、遅れ差分信号ＵＰ、進み差分信号ＤＮ、発振信号Ｘ、ロック信号Ｌは、高電位（ＯＮ状態）か低電位（ＯＦＦ状態）かの２値を示す。また、高電位側信号ＶＤＩ１および低電位側信号ＶＳＩ１は、最小電位となるＧＮＤと最大電位となる電源電圧ＶＤＤとの間の電位をあらわしている。
【００５２】
なお、リセット信号Ｓ１はＯＦＦ状態であればリセット制御が行われ、チャージポンプ１１２、ローパスフィルタ１１３およびＶＣＯ１１４は停止状態となる。ロック信号Ｌは所定の時間ＯＮ状態であれば、発振部１１０からの発振信号Ｘがロック状態つまり安定状態であると検出される。
【００５３】
まず、リセット信号Ｓ１がＯＮ状態（図３中、符号３００）となることで、リセット制御が解除され、通常の発振動作が開始される。このとき、高電位側信号ＶＤＩ１は、電源電圧ＶＤＤの１／２（図３中、符号３０１）に、低電位側信号ＳＤＩ１は、最小電圧であるＧＮＤ電圧に設定されている。このように、リセット制御により発振部１１０を停止させたときの高電位側信号ＶＤＩ１および低電位側信号ＶＳＩ１の電圧値を設定することで、通常動作開始後すぐに、ＶＣＯ１１４への印加電圧が正常発振するための最適値となる。
【００５４】
また、図３において、ｔ１１は、発振部１１０が通常動作を開始して最初に位相比較回路１１１により検出された遅れ差分信号ＵＰに反映させたタイミングを表す。符号３００において、帰還信号ＦＢの遅れが検出されたため、発振信号Ｘの周波数を上げるために、基準信号ＣＫのＯＮへの立ち上がりに同期して、遅れ差分信号ＵＰがＯＦＦ状態に切り替わる（図３中、符号３０２）。
【００５５】
また、ｔ１２は、帰還信号ＦＢと基準信号ＣＫとの位相の差分を検出するタイミングを表す。再度、基準信号ＣＫと帰還信号ＦＢとを比較するが、このとき、帰還信号ＦＢのＯＮへの立ち上がりに同期して、遅れ差分信号ＵＰもＯＮへ立ち上がる（図３中、符号３０３）。つまり、位相比較回路１１１において、発振信号Ｘの周波数を上げるための動作が停止される。
【００５６】
また、ｔ１３は、ｔ１２によって検出された、帰還信号ＦＢと基準信号ＣＫとの位相の差分が、遅れ差分信号ＵＰに反映されたタイミングを表す。基準信号ＣＫのＯＮへの立ち上がりに同期して、遅れ差分信号ＵＰはＯＦＦとなる（図３中、符号３０４）。通常動作中、高電位側信号ＶＤＩ１および低電位側信号ＶＳＩ１の値がともに上昇するが、遅れ差分信号ＵＰがＯＮ状態として出力されることで、高電位側信号ＶＤＩ１の値が大きくなり、高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１の電位差も大きくなる。したがって、ＶＣＯ１１４に印加される電圧値が上昇し、ＶＣＯ１１４から出力される発振信号Ｘの周波数が上昇する。
【００５７】
また、ｔ１４は、正常発振を開始したタイミングを表す。基準信号ＣＫと帰還信号ＦＢとの比較を繰り返すことで、発振信号Ｘは正常発振状態となる。そして、ＡＮＤ回路１１６から出力されるロック信号Ｌも所定時間以上ＯＮ状態が継続し、発振部１１０から出力される発振信号Ｘがロック状態であることが検出される。以上のような動作により発振信号Ｘが、正常な発振状態でＯｕｔに出力される。
【００５８】
（ＰＬＬ回路の異常発振から正常発振への復帰動作タイミング）
つぎに、この発明の実施の形態にかかるＰＬＬ回路１００の異常発振から正常発振への復帰動作タイミングについて説明する。図４は、この発明の実施の形態にかかるＰＬＬ回路１００の異常発振から正常発振への復帰動作タイミングを示すタイミングチャートである。図４において、検知信号ＯＳＣ、状態検出信号ＣＨ、タイマ信号ＣＨＴは、高電位（ＯＮ状態）または低電位（ＯＦＦ状態）の２値を示す。第１の検出回路１３１からの検出信号Ａおよび第２の検出回路１３２からの検出信号Ｂは、最小電位をＧＮＤ、最大電位をコンデンサ１４４，１５４の静電容量として、その間の電位を示す。
【００５９】
まず、ｔ２１は、暴走発振または停止状態を検出したタイミングを表す。ＶＣＯ１１４からの発振信号Ｘが暴走発振を起こしているとき、帰還信号ＦＢと検知部１２０からの検知信号ＯＳＣは、発振信号Ｘを認識できずに、ＯＮ／ＯＦＦのいずれか一方の状態と認識したまま停止している。また、高電位側信号ＶＤＩ１は最大電位ＶＤＤの状態で、低電位側信号ＶＳＩ１は最小電位ＧＮＤの状態で停止している。
【００６０】
また、検知部１２０からの検知信号ＯＳＣの値が所定時間変化しないことから、第１の検出回路１３１または第２の検出回路１３２のうちいずれか一方の検出回路（たとえば、第１の検出回路１３１）は開放状態が継続し、コンデンサ（たとえば、コンデンサ１４４）の電位が低下し始める（図４中、符号４００）。検出信号Ａ（または検出信号Ｂ）の電位は、あらかじめ設定した閾値まで低下すると、ＡＮＤ回路１３３においてＯＦＦと判断され、状態検出信号ＣＨが出力される（図４中、符号４０１）。
【００６１】
この状態検出信号ＣＨの出力に応じて、タイマ１０２によって制御されたタイマ信号ＣＨＴも出力され、所定時間が経過した後、リセット解除のためのタイマ信号ＣＨＴが出力される（図４中、符号４０２）。そして、リセット信号Ｓ１がＯＮ（図４中、符号４０３）となることで、通常の発振動作が開始される。この所定時間として、基準信号ＣＫのクロックの回数を定めてもよい。
【００６２】
状態検出信号ＣＨによって停止状態となった期間（図４中、符号４０４）、高電位側信号ＶＤＩ１は、電源電圧ＶＤＤの１／２の電位（図４中、符号４０５）に保たれている。これは、図３に示した説明でも述べたように、リセットから通常動作に復帰した後、すぐに正確な正常発振させるためである。
【００６３】
また、ｔ２２は、タイマ１０２によってリセット制御が解除されたタイミングである。リセット解除とともに、基準信号ＣＫと帰還信号ＦＢとの比較が行われる。図４に示すように、帰還信号ＦＢの位相の遅れが検出されることから、基準信号ＣＫのつぎの立ち上がりに同期して、遅れ差分信号ＵＰの出力はＯＦＦ状態になる（図４中、符号４０６）。
【００６４】
また、ｔ２３は、帰還信号ＦＢと基準信号ＣＫとの位相の差分を検出するタイミングである。ここでも、基準信号ＣＫと帰還信号ＦＢとを比較するが、このとき、帰還信号ＦＢのＯＮへの立ち上がりに同期して、遅れ差分信号ＵＰの出力もＯＮ状態へ立ち上がる（図４中、符号４０７）。また、ｔ２４は、ｔ２３によって検出された差分を遅れ差分信号ＵＰの出力に反映させたタイミング（図４中、符号４０８）である。
【００６５】
また、ｔ２５は、正常発振を開始したタイミングを表す。ロック信号Ｌの出力も所定の時間以上ＯＮ状態が継続し、発振部１１０から出力される正常発振がロック状態であると検出される。このように、タイマ１０２によるリセット解除後は、図３で説明した動作と同じ流れを経て、正常発振をおこなう。
【００６６】
以上説明したように、本発明にかかるＰＬＬ回路およびＰＬＬ回路の発振動作制御方法によれば、ＰＬＬ回路から出力される発振信号Ｘの暴走発振または出力停止状態を、いち早く検出し、リセット制御することができる。また、リセット制御によって、ＶＣＯ１１４を停止させる際に高電位側信号ＶＤＩ１と低電位側信号ＶＳＩ１との電位差が電源電圧ＶＤＤの１／２となるように印加電圧を設定することで、リセット後の復帰動作を正確且つ迅速におこなうことができる。これにより、リセット後における接続されている回路や装置の動作開始の高速化を図ることができる。
【００６７】
（付記１）印加された電圧に応じた発振信号を出力する発振手段と、
前記発振手段から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知手段と、
前記検知手段から出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出手段と、
前記検出手段によって検出された検出結果に基づいて、前記発振手段の出力動作のリセットをおこなうリセット信号を生成し、前記発振手段に出力する生成手段と、
を備えることを特徴とするＰＬＬ回路。
【００６８】
（付記２）前記検知手段は、
前記発振信号の周波数が所定の周波数以下であるか否かを検知し、
前記検出手段は、
前記検知手段によって前記発振信号の周波数が前記所定の周波数以下ではないと検知された場合、前記発振信号の異常発振状態を検出し、
前記生成手段は、
前記検出手段によって異常発振状態が検出された場合、前記リセット信号を生成して、前記発振手段に出力することを特徴とする付記１に記載のＰＬＬ回路。
【００６９】
（付記３）前記生成手段は、
前記検出手段によって異常発振状態が検出された場合、所定時間のみ前記リセット信号を出力することを特徴とする付記１または２に記載のＰＬＬ回路。
【００７０】
（付記４）前記発振手段は、
前記生成手段からリセット信号が入力されてから当該リセット信号の入力が解除されるまでの間に電圧を印加することを特徴とする付記１〜３のいずれか一つに記載のＰＬＬ回路。
【００７１】
（付記５）印加された電圧に応じた発振信号を出力する電圧制御発振器を有するＰＬＬ回路の発振動作制御方法であって、
前記電圧制御発振器から出力された発振信号の周波数を検知して、当該周波数に応じた検知信号を出力する検知工程と、
前記検知工程によって出力された検知信号に基づいて、前記発振信号の異常発振状態を検出する検出工程と、
前記検出工程によって検出された検出結果に基づいて、前記電圧制御発振器の出力動作のリセットをおこなうリセット信号を生成し、前記電圧制御発振器に出力する生成工程と、
を含んだことを特徴とするＰＬＬ回路の発振動作制御方法。
【００７２】
（付記６）前記検知工程は、
前記発振信号の周波数が所定の周波数以下であるか否かを検知し、
前記検出工程は、
前記検知工程によって前記発振信号の周波数が前記所定の周波数以下ではないと検知された場合、前記発振信号の異常発振状態を検出し、
前記生成工程は、
前記検出工程によって異常発振状態が検出された場合、前記リセット信号を生成して、前記電圧制御発振器に出力することを特徴とする付記５に記載のＰＬＬ回路の発振動作制御方法。
【００７３】
（付記７）前記生成工程は、
前記検出工程によって異常発振状態が検出された場合、所定時間のみ前記リセット信号を出力することを特徴とする付記６または７に記載のＰＬＬ回路の発振動作制御方法。
【００７４】
（付記８）前記生成工程によってリセット信号が入力されてから当該リセット信号の入力が解除されるまでの間に、前記電圧制御発振器に電圧を印加する印加工程を含んだことを特徴とする付記５〜７のいずれか一つに記載のＰＬＬ回路の発振動作制御方法。
【産業上の利用可能性】
【００７５】
以上のように、本発明にかかるＰＬＬ回路およびＰＬＬ回路の発振動作制御方法は、設計作業が繁雑となる高集積回路に有用であり、そのなかでも特に、迅速なレスポンスが必要となる制御機器や通信機器に適している。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施の形態にかかるＰＬＬ回路の回路構成を示す説明図である。
【図２】図１に示した検知部の他の構成を示す回路図である。
【図３】この発明の実施の形態にかかるＰＬＬ回路の通常発振動作タイミングを示すタイミングチャートである。
【図４】この発明の実施の形態にかかるＰＬＬ回路の異常発振から正常発振への復帰動作タイミングを示すタイミングチャートである。
【符号の説明】
【００７７】
１００  ＰＬＬ回路
１０１，１１６，１３３  ＡＮＤ回路
１０２  タイマ
１１０  発振部
１１１  位相比較回路
１１２  チャージポンプ
１１３  ローパスフィルタ
１１４  電圧制御発振回路（ＶＣＯ）
１１５  分周器
１２０  検知部
１２１  検知インバータ
１３０  検出部
【図１】
2006254122.tif 000003
【図２】
2006254122.tif 000004
【図３】
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【図４】
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