(57)【要約】【課題】半導体と電極の金属との間に働く応力を緩和することが可能な半導体装置の製造方法を提供する。【解決手段】本発明のＣＭＯＳ（半導体装置）の製造方法は、シリコン基板１上にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６上にアモルファスシリコン層７０を形成する工程と、アモルファスシリコン層７０上にゲート電極１０を構成するルテニウム（Ｒｕ）を含むＲｕ層８を形成する工程と、アモルファスシリコン層７０とルテニウムとを反応させることにより、ゲート絶縁膜６とＲｕ層８との界面にシリコンよりもルテニウムの含有量の多いルテニウムシリサイド（Ｒｕ−Ｓｉ）層７を形成する工程とを備えている。【選択図】図１
2006339210.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層を形成する工程と、
前記シリコン層上に第１ゲート電極の一部を構成する第１金属を含む第１金属層を形成する工程と、
前記シリコン層と前記第１金属層の第１金属とを反応させることにより、前記ゲート絶縁膜と前記第１金属層との界面にシリコンよりも前記第１金属の含有量の多い第１金属シリサイド層を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記シリコン層の厚みは、前記第１金属を含む第１金属層の厚みよりも小さい、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１金属層を形成した後、エッチングマスク層を形成する工程をさらに備え、
前記第１金属シリサイド層は、前記エッチングマスク層を形成する工程の際の熱により前記シリコン層と前記第１金属層の第１金属とを反応させることにより形成される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１金属層を形成した後、エッチングマスク層を形成する工程と、
前記エッチングマスク層を形成する工程の前に、前記シリコン層上に第２ゲート電極の一部を構成する第２金属を含む第２金属層を形成する工程とをさらに備え、
前記エッチングマスク層を形成する際の熱により、前記第１金属層の第１金属と前記シリコン層とを反応させることにより前記シリコンよりも前記第１金属の含有量の多い第１金属シリサイド層を形成し、かつ、前記第２金属層の第２金属と前記シリコン層とを反応させることによりシリコンよりも前記第２金属の含有量の多い第２金属シリサイド層が形成される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１金属層を形成する工程は、前記第１金属層を前記半導体領域の表面と接触させる工程を含み、
前記第１金属層の形成後、前記半導体領域の所定領域に不純物を導入することにより一対のソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域に導入した不純物を活性化するための熱処理を施す工程とをさらに備えた、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１金属層を形成した後、前記シリコン層上に第２ゲート電極の一部を構成する第２金属を含む第２金属層を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極の少なくとも一方の最上層として光を反射する反射層を形成する工程とをさらに備えた、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１金属層の形成に先立って、前記シリコン層上にシリコン酸化膜を形成する工程をさらに備え、
前記第１金属シリサイド層を形成する工程は、前記第１金属層の第１金属を、熱処理により前記シリコン酸化膜を通過させて前記シリコン層と反応させることにより、前記シリコンよりも前記第１金属の含有量の多い前記第１金属シリサイド層を形成する工程を含む、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体領域と、
前記半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、第１金属を含有する第１金属層を含む第１ゲート電極と、
前記ゲート絶縁膜と前記第１金属層との界面に形成されたシリコンよりも前記第１金属の含有量の多い第１金属シリサイド層とを備えた、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属層を含むゲート電極を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、ポリシリコン層からなるゲート電極を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが知られている。この従来のＭＯＳトランジスタでは、ゲート電極をポリシリコン層によって形成しているので、ゲート電極の空乏化が生じるという不都合がある。そこで、このゲート電極の空乏化の問題点を解消することが可能なＭＯＳトランジスタが提案されている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に提案されたＭＯＳトランジスタでは、ゲート電極を金属層により形成することによって、半導体（ポリシリコン）からなるゲート電極の空乏化の問題点を解消している。
【０００４】
【特許文献１】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に提案されたＭＯＳトランジスタでは、ゲート電極をゲート絶縁膜の上面全体を覆うように形成した金属層のみによって構成しているので、ゲート電極と、ゲート絶縁膜およびソース／ドレイン領域が形成された半導体基板との熱膨張係数の差が大きくなるという不都合がある。これにより、ソース／ドレイン領域の形成時に不純物を活性化させる際の高温（９００〜１０００℃）の熱処理を行う場合に、ゲート電極と、ゲート絶縁膜および半導体基板（半導体領域）との間に働く応力が増大するので、この応力に起因して半導体基板（半導体領域）における電子移動度が劣化するなどの問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、半導体領域とゲート電極との間に働く応力を緩和することが可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にシリコン層を形成する工程と、シリコン層上に第１ゲート電極の一部を構成する第１金属を含む第１金属層を形成する工程と、シリコン層と第１金属層の第１金属とを反応させることにより、ゲート絶縁膜と第１金属層との界面にシリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成する工程とを備えている。
【０００８】
この一の局面による半導体装置の製造方法では、上記のように、ゲート絶縁膜と第１金属層との界面にシリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することによって、高温の熱処理工程において、半導体領域とゲート電極を構成する第１金属層との熱膨張係数の違いに起因して半導体領域と第１金属層との間に発生する応力を、シリコンよりも第１金属の含有量の多い第１金属シリサイド層により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を、第１金属層とゲート絶縁膜との間に形成することによって、ゲート絶縁膜上に直接シリコンを形成する場合と異なり、シリコン層とゲート絶縁膜との界面の反応を抑制することができるので、シリコン層とゲート絶縁膜との界面反応に起因する第１金属層のフェルミレベルのピニングを抑制することができる。また、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、第１ゲート電極の仕事関数がシリコンのミッドギャップにピニングされるのを抑制することができる。
【０００９】
上記一の局面による半導体装置の製造方法において、好ましくは、シリコン層の厚みは、第１金属を含む第１金属層の厚みよりも小さい。このように構成すれば、容易に、シリコンと第１金属層中の第１金属とをシリサイド反応させる際に、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することができる。
【００１０】
上記一の局面による半導体装置の製造方法において、好ましくは、第１金属層を形成した後、エッチングマスク層（いわゆるハードマスク）を形成する工程をさらに備え、第１金属シリサイド層は、エッチングマスク層を形成する工程の際の熱によりシリコン層と第１金属層の第１金属とを反応させることにより形成される。このように構成すれば、エッチングマスク層を形成する工程と同時にシリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することができるので、第１金属シリサイド層を形成する工程を別途設ける場合に比べて、製造プロセスを簡略化することができる。
【００１１】
上記一の局面による半導体装置の製造方法において、好ましくは、第１金属層を形成した後、エッチングマスク層を形成する工程と、エッチングマスク層を形成する工程の前に、シリコン層上に第２ゲート電極の一部を構成する第２金属を含む第２金属層を形成する工程とをさらに備え、エッチングマスク層を形成する際の熱により、第１金属層の第１金属とシリコン層とを反応させることによりシリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成し、かつ、第２金属層の第２金属とシリコン層とを反応させることによりシリコンよりも第２金属の含有量の多い第２金属シリサイド層が形成される。このように構成すれば、たとえば、異なる金属を含む第１および第２ゲート電極を有するデュアルゲートメタルのＣＭＯＳにおいて、製造プロセスを複雑化させることなく、ゲート絶縁膜と、第１ゲート電極の第１金属層および第２ゲート電極の第２金属層との界面に、それぞれ、シリコンよりも金属の含有量の多い第１金属シリサイド層および第２金属シリサイド層を形成することができる。
【００１２】
上記一の局面による半導体装置の製造方法において、好ましくは、第１金属層を形成する工程は、第１金属層を半導体領域の表面と接触させる工程を含み、第１金属層の形成後、半導体領域の所定領域に不純物を導入することにより一対のソース／ドレイン領域を形成する工程と、ソース／ドレイン領域に導入した不純物を活性化するための熱処理を施す工程とをさらに備えている。このように構成すれば、ソース／ドレイン領域に導入された不純物を活性化するために熱処理を施す際に、第１金属層が半導体領域に接触しているので、半導体領域に熱を逃がすことができる。これにより、第１金属層に熱が蓄積されて高温になることがないので、第１金属層を構成する金属の拡散を抑制することができる。この結果、第１ゲート電極を積層構造にした場合にも、上層に形成された金属層の金属が下層に形成された第１金属層を通過してゲート絶縁膜まで到達することを抑制することができる。これにより、上層の金属層により第１ゲート電極の実効仕事関数が変化されることを抑制すことができるので、しきい値電圧を容易に制御することができる。
【００１３】
上記一の局面による半導体装置の製造方法において、好ましくは、第１金属層を形成した後、シリコン層上に第２ゲート電極の一部を構成する第２金属を含む第２金属層を形成する工程と、第１ゲート電極および第２ゲート電極の少なくとも一方の最上層として光を反射する反射層を形成する工程とをさらに備えている。このように構成すれば、レーザアニールなどのレーザ光を使用する熱処理工程において、反射層によりレーザ光を反射することができるので、第１ゲート電極および第２ゲート電極の少なくとも一方が高温になるのを抑制することができる。
【００１４】
上記一の局面による半導体装置の製造方法において、好ましくは、第１金属層の形成に先立って、シリコン層上にシリコン酸化膜を形成する工程をさらに備え、第１金属シリサイド層を形成する工程は、第１金属層の第１金属を、熱処理によりシリコン酸化膜を通過させてシリコン層と反応させることにより、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成する工程を含む。このように構成すれば、ゲート絶縁膜上のシリコン層と第１金属層との間に、シリコン酸化膜を設けた場合にも、ゲート絶縁膜上にシリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することができる。また、シリコンに対してエッチング選択比の小さい金属により第１金属層を形成した場合でも、シリコン酸化膜によって第１金属層のエッチングの際のエッチング選択比を大きくすることができるので、シリコン酸化膜をエッチングストッパとして、容易に、第１金属層をエッチングすることができる。
【００１５】
この発明の第２の局面における半導体装置は、半導体領域と、半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、第１金属を含有する第１金属層を含む第１ゲート電極と、ゲート絶縁膜と第１金属層との界面に形成されたシリコンよりも第１金属の含有量の多い第１金属シリサイド層とを備えている。
【００１６】
この第２の局面による半導体装置では、上記のように、ゲート絶縁膜と第１金属層との界面にシリコンよりも第１金属の含有量の多い第１金属シリサイド層を設けることによって、この半導体装置の製造プロセスにおける高温になる熱処理工程において、半導体領域と第１ゲート電極とを構成する第１金属層との熱膨張係数の違いに起因して半導体領域と第１金属層との間に発生する応力を、シリコンよりも第１金属の含有量の多い第１金属シリサイド層により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を第１金属層とゲート絶縁膜との間に形成することによって、ゲート絶縁膜上に直接第１金属層を形成する場合と異なり、この半導体装置の製造プロセスにおいて、第１金属層成膜時の絶縁膜のダメージを抑制することができる。また、シリコンよりも第１金属の含有量の多い第１金属シリサイド層を形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、第１金属シリサイド層とゲート絶縁膜との界面のフェルミレベルおよび第１ゲート電極の実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてデュアルメタルゲートを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を例にとって説明する。
【００１８】
図１は、本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。まず、図１を参照して、本発明の一実施形態によるＣＭＯＳの構造について説明する。
【００１９】
本実施形態によるＣＭＯＳは、図１に示すように、ｐチャネルＭＯＳトランジスタ５０と、ｎチャネルＭＯＳトランジスタ６０とにより構成されている。具体的には、シリコン基板１の主表面の所定領域にｐチャネルＭＯＳトランジスタ５０とｎチャネルＭＯＳトランジスタ６０とを分離するための素子分離領域２が形成されている。なお、シリコン基板１が、本発明の「半導体領域」の一例である。
【００２０】
また、素子分離領域２によって囲まれた素子形成領域のうちｐチャネルＭＯＳトランジスタ５０が形成される領域では、シリコン基板１の主表面に、ｎ型ウェル領域３が形成されている。ｎ型ウェル領域３の表面には、チャネル領域４を挟むように、所定の間隔を隔てて、一対のｐ型のソース領域／ドレイン領域５が形成されている。このｐ型のソース領域／ドレイン領域５は、ｐ型の低濃度不純物領域（エクステンション領域）５ａとｐ型の高濃度不純物領域５ｂとにより構成されている。
【００２１】
また、シリコン基板１および素子分離領域２の上には、酸化膜（ＳｉＯ２）換算膜厚で約１ｎｍの厚みを有するゲート絶縁膜６が形成されている。このゲート絶縁膜６は、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜であるＨｆＯｘ膜からなる。
【００２２】
ここで、本実施形態では、ｐチャネルＭＯＳトランジスタ５０のチャネル領域４上に、ゲート絶縁膜６を介して、ルテニウムシリサイド（Ｒｕ−Ｓｉ）層７が形成されている。このルテニウムシリサイド層７は、ルテニウムシリサイド層７上に形成されるＲｕ層８中のルテニウム（Ｒｕ）とシリコンとが反応することにより形成されているとともに、シリコンよりもルテニウム（Ｒｕ）を多く含有する。また、ルテニウムシリサイド層７上には、約２０ｎｍの厚みを有するＲｕ層８が形成されており、Ｒｕ層８上には、約１０ｎｍの厚みを有するＨｆ層９ａが形成されている。このＲｕ層８とＨｆ層９ａとによってメタルゲートが構成されている。また、このＲｕ層８およびＨｆ層９ａからなるメタルゲートと、ルテニウムシリサイド層７とによって、ゲート電極１０が構成されている。なお、ルテニウムシリサイド層７は、本発明の「第１金属シリサイド層」の一例であり、Ｒｕ層８は、本発明の「第１金属層」の一例であり、Ｒｕ層８中のルテニウム（Ｒｕ）は、本発明の「第１金属」の一例であり、ゲート電極１０は、本発明の「第１ゲート電極」の一例である。また、Ｈｆ層９ａ上には、約５０ｎｍの厚みを有するＳｉＯ２からなるＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）層１１ａが形成されている。このＬＴＯ層１１ａは、低温（約４００℃）で形成可能であるとともに、ゲート電極１０を形成する際のハードマスクとしての機能を有する。なお、ＬＴＯ層１１ａは、本発明の「エッチングマスク層」の一例である。また、ゲート電極１０およびＬＴＯ層１１ａの両側面を覆うように、ＳｉＯ２からなるサイドウォール絶縁膜１２ａが形成されている。
【００２３】
また、素子分離領域２によって囲まれた素子形成領域のうちｎチャネルＭＯＳトランジスタ６０が形成される領域のシリコン基板１の表面には、チャネル領域１４を挟むように、所定の間隔を隔てて一対のｎ型のソース領域／ドレイン領域１５が形成されている。このｎ型のソース領域／ドレイン領域１５は、ｎ型の低濃度不純物領域（エクステンション領域）１５ａとｎ型の高濃度不純物領域１５ｂとにより構成されている。
【００２４】
ここで、本実施形態では、ｎチャネルＭＯＳトランジスタ６０のチャネル領域１４上に、ゲート絶縁膜６を介して、ハフニウムシリサイド（Ｈｆ−Ｓｉ）層１７が形成されている。このハフニウムシリサイド層１７は、ハフニウムシリサイド層１７上に形成されるＨｆ層９ｂ中のハフニウム（Ｈｆ）とシリコンとが反応することにより形成されているとともに、シリコンよりもハフニウム（Ｈｆ）を多く含有する。また、ハフニウムシリサイド層１７上には、約１０ｎｍの厚みを有するＨｆ層９ｂが形成されている。このＨｆ層９ｂによってメタルゲートが構成されている。このＨｆ層９ｂからなるメタルゲートとハフニウムシリサイド層１７とによってゲート電極２０が構成されている。なお、ハフニウムシリサイド層１７は、本発明の「第２金属シリサイド層」の一例であり、Ｈｆ層９ｂは、本発明の「第２金属層」の一例であり、Ｈｆ層９ｂ中のハフニウム（Ｈｆ）は、本発明の「第２金属」の一例であり、ゲート電極２０は、本発明の「第２ゲート電極」の一例である。また、Ｈｆ層９ｂ上には、約５０ｎｍの厚みを有するＳｉＯ２からなるＬＴＯ層１１ｂが形成されている。このＬＴＯ層１１ｂは、ゲート電極２０を形成する際のハードマスクとしての機能を有する。なお、ＬＴＯ層１１ｂは、本発明の「エッチングマスク層」の一例である。また、ゲート電極２０およびＬＴＯ層１１ｂの両側面を覆うように、ＳｉＯ２からなるサイドウォール絶縁膜１２ｂが形成されている。
【００２５】
図２〜図１７は、本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１〜図１７を参照して、本発明の一実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００２６】
まず、図２に示すように、シリコン基板１のｐチャネルＭＯＳトランジスタ５０の形成領域にｎ型ウェル領域３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリコン基板１の素子分離領域２に対応する部分を除去した後、ＳｉＯ２膜（図示せず）を形成する。そして、そのＳｉＯ２膜の余分な堆積部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法により除去することによって、ＳｉＯ２膜からなる素子分離領域２を形成する。
【００２７】
次に、図３に示すように、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン基板１上に酸化膜（ＳｉＯ２）換算膜厚で約１ｎｍの厚みを有するＨｆＯｘからなるゲート絶縁膜６を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて、ゲート絶縁膜６上に、約２ｎｍの非常に小さい厚みを有するアモルファスシリコン層７０を形成する。なお、アモルファスシリコン層７０が、本発明の「シリコン層」の一例である。
【００２８】
次に、図４に示すように、ＣＶＤ法を用いて、アモルファスシリコン層７０上に約２０ｎｍの厚みを有するＲｕ層８を形成する。
【００２９】
次に、図５に示すように、フォトリソグラフィ技術を用いて、ｐチャネルＭＯＳトランジスタ５０の形成領域上のＲｕ層８を覆うように、レジスト膜３１を形成する。
【００３０】
次に、図６に示すように、レジスト膜３１をマスクとして酸素系プラズマによるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、Ｒｕ層８をエッチングすることにより、ｐチャネルＭＯＳトランジスタ５０の形成領域以外の部分のＲｕ層８を除去する。このＲｕ層８のエッチングでは、酸素系プラズマを用いたＲＩＥ法によりエッチングされにくいアモルファスシリコン層７０がエッチングストッパとして機能するので、ゲート絶縁膜６が酸素系プラズマにさらされることがない。これにより、ゲート絶縁膜６がダメージを受けるのが抑制される。その後、レジスト膜３１を除去する。
【００３１】
次に、図７に示すように、スパッタ法を用いて、Ｒｕ層８およびアモルファスシリコン層７０の全面を覆うように、約１０ｎｍの厚みを有するＨｆ層９を形成する。ここで、ハフニウム（Ｈｆ）はルテニウム（Ｒｕ）に比べてＲＩＥ法によるエッチングを行いにくいため、Ｒｕ層８の厚み（約２０ｎｍ）よりも小さい厚み（約１０ｎｍ）でＨｆ層９を形成している。なお、Ｈｆ層９が、本発明の「第２金属層」の一例である。
【００３２】
次に、図８に示すように、シランガス（ＳｉＨ４）および酸素によるＣＶＤ法を用いて、約５０ｎｍの厚みを有するＳｉＯ２からなるＬＴＯ層１１を約４００℃の雰囲気中で形成する。このＬＴＯ層１１の形成する際の約４００℃の熱により、Ｒｕ層８およびＨｆ層９とアモルファスシリコン層７０（図７参照）との界面でシリサイド反応が起こる。ここで、本実施形態では、非常に小さい厚み（約２ｎｍ）のアモルファスシリコン層７０上に、アモルファスシリコン層７０に比べて大きい厚みのＲｕ層８（約２０ｎｍ）およびＨｆ層９（約１０ｎｍ）が形成されているので、アモルファスシリコン層７０およびＲｕ層８と、アモルファスシリコン層７０およびＨｆ層９とがシリサイド反応した場合に、シリコンよりもルテニウム（Ｒｕ）の含有量の多いシリサイドが形成されるとともに、シリコンよりもハフニウム（Ｈｆ）の含有量が多いシリサイドが形成される。これにより、Ｒｕ層８とゲート絶縁膜６との間には、シリコンよりもルテニウム（Ｒｕ）の含有量の多いルテニウムシリサイド層７が形成されるとともに、Ｈｆ層９とゲート絶縁膜６との間には、シリコンよりもハフニウムの含有量の多いハフニウムシリサイド層１７が形成される。
【００３３】
次に、図９に示すように、フォトリソグラフィ技術を用いて、ゲート電極１０および２０（図１参照）が形成される領域にのみレジスト膜３２を形成する。この後、レジスト膜３２をマスクとして、ＲＩＥ法を用いて、ＬＴＯ層１１をエッチングすることにより、ゲート電極１０および２０（図１参照）が形成される領域以外の領域のＬＴＯ層１１を除去する。これにより、図１０に示されるようなパターニングされたＬＴＯ層１１ａおよび１１ｂが形成される。その後、レジスト膜３２を除去する。
【００３４】
この後、ＬＴＯ層１１ａおよび１１ｂをハードマスクとして、ＲＩＥ法を用いて、Ｈｆ層９およびハフニウムシリサイド層１７をエッチングすることにより、図１１に示すように、パターニングされたＨｆ層９ａおよび９ｂとハフニウムシリサイド層１７とが形成される。これにより、ハフニウムシリサイド層１７とＨｆ層９ｂとからなるゲート電極２０が形成される。このＨｆ層９およびハフニウムシリサイド層１７のエッチング工程において、オーバーエッチングによりｎチャネルＭＯＳトランジスタ６０のゲート絶縁膜６がエッチングされることがあっても、Ｈｆ層９が約１０ｎｍの小さい厚みに形成されているため、Ｈｆ層９のエッチングのばらつき量を抑制することができる、それにより、Ｈｆ層９のエッチングを制御することが容易にできる。この結果、Ｈｆ層９をエッチングする際に、シリコン基板１がエッチングされることを容易に防止することができる。
【００３５】
次に、図１２に示すように、酸素系プラズマによるＲＩＥ法を用いて、ＬＴＯ層１１ａをハードマスクとして、Ｒｕ層８およびその下のルテニウムシリサイド層７をエッチングすることにより、Ｒｕ層８およびその下のルテニウムシリサイド層７をパターニングする。これにより、パターニングされたＨｆ層９ａ、Ｒｕ層８およびルテニウムシリサイド層７からなるゲート電極１０が形成される。
【００３６】
次に、図１３に示すように、約１０ｎｍの厚みを有するＳｉＯ２からなる犠牲酸化膜３３を形成した後、ｐチャネルＭＯＳトランジスタ５０以外の領域を覆うように、レジスト膜３４を形成する。そして、レジスト膜３４およびＬＴＯ層１１ａをマスクとして、ｐ型の不純物であるボロン（Ｂ）をイオン注入することによって、チャネル領域１４を挟むようにｐ型の低濃度不純物領域（エクステンション領域）５ａを形成した後、レジスト膜３４を除去する。この後、図１４に示すように、ｎチャネルＭＯＳトランジスタ６０以外の領域を覆うようにレジスト膜３５を形成する。そして、レジスト膜３５およびＬＴＯ層１１ｂをマスクとして、ｎ型の不純物であるリン（Ｐ）をイオン注入することによって、チャネル領域４を挟むようにｎ型の低濃度不純物領域（エクステンション領域）１５ａを形成した後、レジスト膜３５を除去する。
【００３７】
次に、全面を覆うようにＳｉＯ２層（図示せず）を形成した後、そのＳｉＯ２層をエッチバックすることによって、図１５に示すように、ゲート電極１０およびＬＴＯ層１１ａの両側面と、ゲート電極２０およびＬＴＯ層１１ｂの両側面とに、それぞれ、ＳｉＯ２からなるサイドウォール絶縁膜１２ａおよび１２ｂが形成される。
【００３８】
この後、図１６に示すように、ｐチャネルＭＯＳトランジスタ５０以外の領域を覆うようにレジスト膜３６を形成した後、そのレジスト膜３６およびサイドウォール絶縁膜１２ ａをマスクとして、ｐ型の不純物であるボロン（Ｂ）をイオン注入することによって、ｐチャネルＭＯＳトランジスタ５０に、高濃度不純物領域５ｂを形成する。これにより、低濃度不純物領域（エクステンション領域）５ａと高濃度不純物領域５ｂとからなる一対のソース領域／ドレイン領域５を形成する。その後、レジスト膜３６を除去する。そして、図１７に示すように、ｎチャネルＭＯＳトランジスタ６０以外の領域を覆うようにレジスト膜３７を形成した後、そのレジスト膜３７およびサイドウォール絶縁膜１２ｂをマスクとして、ｎ型の不純物であるリン（Ｐ）をイオン注入することによって、ｎチャネルＭＯＳトランジスタ６０に、高濃度不純物領域１５ｂを形成する。これにより、低濃度不純物領域（エクステンション領域）１５ａと高濃度不純物領域１５ｂとからなる一対のソース領域／ドレイン領域１５を形成する。その後、レジスト膜３７を除去する。ここで、Ｈｆ層９ａおよび９ｂ上には、それぞれ、ＬＴＯ層１１ａおよび１１ｂが形成されているため、上述した低濃度不純物領域（エクステンション領域）５ａおよび１５ａと、高濃度不純物領域５ｂおよび１５ｂとを形成する工程における、イオン注入の際に、ゲート電極１０および２０を構成するＨｆ層９ａおよび９ｂに不純物が導入されることを抑制することできる。
【００３９】
その後、ソース領域／ドレイン領域５および１５に導入された不純物（ボロン（Ｂ）およびリン（Ｐ））を活性化するためにエキシマレーザアニールを約９００℃〜１０００℃で施す。ここで、不純物を活性化する際のエキシマレーザアニールに用いるエキシマレーザ（波長３０８ｎｍ）は、イオン注入時にアモルファス化されたアモルファスシリコンからなるソース領域／ドレイン領域５および１５によって効率よく吸収されるとともに、シリコン基板１のイオン注入された領域以外の領域は、単結晶シリコンからなるためにエキシマレーザの吸収率が低いので、ソース領域／ドレイン領域５および１５以外のシリコン基板１の領域がエキシマレーザによる高温加熱によって受けるダメージを抑制することができる。また、このエキシマレーザアニールにおいて、ゲート電極１０および２０の最上層に位置する金属であるＨｆ層９ａおよび９ｂは光を反射するので、これによっても、イオン注入された領域以外のシリコン基板１の領域を高温にすることなく活性化アニールを行うことが可能になる。また、パルス発振のエキシマレーザを約２５ｎｓｅｃの間隔で照射すると、アモルファスシリコンからなるソース領域／ドレイン領域５および１５は、加熱されて溶解する。この溶解したシリコンを冷却すると、シリコンが再結晶化されることによってポリシリコンからなるソース領域／ドレイン領域５および１５が形成されて、図１に示したようなＣＭＯＳが形成される。この後、図示しないが、層間絶縁膜、ゲート電極１０および２０間を接続する配線、ソース／ドレイン領域５の一方およびソース／ドレイン領域１５の他方を接続する配線などが形成される。
【００４０】
本実施形態では、上記のように、ゲート絶縁膜６とＲｕ層８およびＨｆ層９ｂとの間にシリコンよりもルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）の含有量の多いルテニウムシリサイド層７およびハフニウムシリサイド層１７を形成することによって、エキシマレーザアニールによる高温の熱処理工程において、シリコン基板１とゲート電極１０および２０を構成するＲｕ層８およびＨｆ層９ｂとの熱膨張係数の違いに起因してシリコン基板１とＲｕ層８およびＨｆ層９ｂとの間に発生する応力を、シリコンよりもルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）の含有量の多いルテニウムシリサイド層７およびハフニウムシリサイド層１７により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりもルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）の含有量の多いルテニウムシリサイド層７およびハフニウムシリサイド層１７をＲｕ層８およびＨｆ層９ｂとゲート絶縁膜６との間に形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、ルテニウムシリサイド層７およびハフニウムシリサイド層１７と、ゲート絶縁膜６との界面のフェルミレベル、および、ゲート電極１０および２０の実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。
【００４１】
また、アモルファスシリコン層７０の厚み（約２ｎｍ）を、Ｒｕ層８の厚み（約２０ｎｍ）およびＨｆ層９の厚み（約１０ｎｍ）よりも小さく形成したので、アモルファスシリコンとルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）とをシリサイド反応させる際に、シリコンよりもルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）の含有量の多いルテニウムシリサイド層７およびハフニウムシリサイド層１７を形成することができる。また、ＬＴＯ層１１を形成する際の約４００℃の熱処理工程によって、ＬＴＯ層１１と同時にシリコンよりもルテニウム（Ｒｕ）およびハフニウム（Ｈｆ）の含有量の多いルテニウムシリサイド層７およびハフニウムシリサイド層１７を形成することができるので、ＬＴＯ層とシリサイド層とを形成する工程を別途設ける場合に比べて、製造プロセスを簡略化することができる。また、酸素系プラズマによるＲＩＥ法を用いてＲｕ層８をエッチングする際に、ルテニウムシリサイド層７およびハフニウムシリサイド層１７を形成するためのアモルファスシリコン層７０は酸素系プラズマによるＲＩＥ法によっては、ほとんどエッチングされない。これにより、アモルファスシリコン層７０は、ゲート絶縁膜６の保護膜としての機能も有するので、Ｒｕ層８のエッチング工程において、ゲート絶縁膜６が受けるダメージを低減することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では、本発明をＣＭＯＳに適用した例を示したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタの一方のみを有する構造にも適用可能である。
【００４４】
また、上記実施形態では、図３および図４に示したプロセスにおいて、ゲート絶縁膜６およびアモルファスシリコン層７０が全面に形成された状態でＲｕ層８を形成する例を示したが、本発明はこれに限らず、図１８〜図２１に示した第１変形例のように、Ｒｕ層をシリコン基板と接触するように形成してもよい。具体的には、この第１変形例では、上記実施形態における図３の工程の後、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜４６およびアモルファスシリコン層７０ａの素子分離領域２上に位置する領域に、開口部４７を形成する。そして、開口部４７内にシリコン基板１の表面が露出した状態で、Ｒｕ層４８を開口部４７を介してシリコン基板１と接触するように形成する。なお、一定以上に広い素子分離領域２には、ダミー開口パターン４７ａが形成されている場合があり、この場合には、ダミー開口パターン４７ａにより、シリコン基板１の表面の一部が露出されている。したがって、素子分離領域２を構成するＳｉＯ２膜を除去するための工程を新たに追加することなく、シリコン基板１の露出された部分に、Ｒｕ層４８を直接接触させることも可能である。
【００４５】
そして、この第１変形例では、図５および図６に示した上記実施形態の製造プロセスと同様のプロセスを用いて、ｎチャネルＭＯＳトランジスタ６０ａの形成領域よりも一回り大きい領域（図１９のハッチング領域以外の領域）のＲｕ層４８を除去する。これにより、平面的に見ると、図１９に示した状態になる。その後、図７および図８に示した上記実施形態の製造プロセスと同様のプロセスを用いて、全面にＨｆ層４９を形成するとともに、ＬＴＯ層５１を形成する。その後、図９〜図１２に示した上記実施形態の製造プロセスと同様のプロセスを用いて、Ｒｕ層４８、Ｈｆ層４９およびＬＴＯ層５１をパターニングする。このパターニングの際には、ｐチャネルＭＯＳトランジスタ５０ａの形成領域のソース／ドレイン領域となる領域を開口するように、Ｒｕ層４８、Ｈｆ層４９およびＬＴＯ層５１をパターニングするとともに、ｎチャネルＭＯＳトランジスタ６０ａの形成領域のソース／ドレイン領域となる領域を開口するように、Ｈｆ層４９およびＬＴＯ層５１をパターニングする。これにより、平面的に見ると、図２０に示すように、ｎチャネルＭＯＳトランジスタ６０ａのパターニングされたＨｆ層４９を含むゲート電極２０ａと、ｐチャネルＭＯＳトランジスタ５０ａのパターニングされたＲｕ層４８およびＨｆ層４９を含むゲート電極１０ａとなる部分が形成されるとともに、ｐチャネルＭＯＳトランジスタ５０ａおよびｎチャネルＭＯＳトランジスタ６０ａの形成領域以外の素子分離領域２上には、Ｒｕ層４８、Ｈｆ層４９およびＬＴＯ層５１が形成された状態になる。その後、図１３〜図１７に示した上記実施形態の製造プロセスと同様のプロセスを用いて、ｐチャネルＭＯＳトランジスタ５０ａおよびｎチャネルＭＯＳトランジスタ６０ａに、ソース／ドレイン領域を形成するために不純物をイオン注入する。そして、図２０に示したように、ｐチャネルＭＯＳトランジスタ５０ａおよびｎチャネルＭＯＳトランジスタ６０ａの形成領域以外の素子分離領域２にも、レーザ光を透過可能なＬＴＯ層５０の下にＨｆ層４９が形成された状態で、不純物を活性化するためのレーザアニールを施す。その後、図２１に示すように、ゲート電極１０ａおよび２０ａと一体的に形成され、ゲート電極１０ａおよび２０ａと配線（図示せず）とを接続するためのコンタクト部７１および７２を形成するために、Ｒｕ層４８、Ｈｆ層４９およびＬＴＯ層５０のゲート電極１０ａおよび２０ａのコンタクト部７１および７２以外の領域をエッチングにより除去する。
【００４６】
このように、上記した第１変形例では、Ｒｕ層４８をシリコン基板１に接触させた状態でレーザアニールを行うことによって、シリコン基板１に熱を逃がすことができる。これにより、ゲート電極１０ａおよび２０ａに熱が蓄積されて高温になることがないので、ゲート電極１０ａおよび２０ａを構成するＲｕ層４８およびＨｆ層４９を構成するルテニウム（Ｒｕ）やハフニウム（Ｈｆ）の拡散を抑制することができる。この結果、ゲート電極１０ａとゲート電極２０ａとを配線を介して接続した場合にも、配線を介してルテニウム（Ｒｕ）やハフニウム（Ｈｆ）が拡散するのを抑制することができるので、ゲート電極１０ａとゲート電極２０ａとの間の距離を小さくすることができる。これにより、半導体装置の微細化を向上させることができる。また、ルテニウム（Ｒｕ）やハフニウム（Ｈｆ）などの拡散を抑制することにより、ゲート電極４５をＲｕ層４８とＨｆ層４９との積層構造にした場合にも、上層のハフニウム（Ｈｆ）が下層のＲｕ層４８を通過してゲート絶縁膜４６に到達することを抑制することができる。これにより、ハフニウム（Ｈｆ）が上層に形成されたゲート電極１０ａの実効仕事関数がハフニウム（Ｈｆ）によって変化されることを抑制することができるので、ハフニウム層４９をゲート電極１０ａの上層に形成した状態でも、しきい値電圧を容易に制御することができる。また、Ｈｆ層４９の表面がＬＴＯ層５０を介して露出するように構成することにより、レーザアニールによって熱処理を行う際に、Ｈｆ層４９がレーザ光を反射するため、ゲート電極１０ａおよび２０ａが高温になるのを防止することができる。これにより、ゲート電極１０ａおよび２０ａとゲート絶縁膜４６との界面の反応を抑制することができるので、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ルテニウムシリサイド層（図示せず）に含まれるシリコン、および、ハフニウムシリサイド層（図示せず）に含まれるシリコンと、ゲート絶縁膜４６との界面反応に起因してゲート電極１０ａおよび２０ａの実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。この結果、しきい値電圧の制御が容易にできる。
【００４７】
また、上記実施形態では、ｎチャネルＭＯＳトランジスタ６０の形成領域において、Ｈｆ層９ｂ上に直接ＬＴＯ層１１ｂを形成したが、ｐチャネルＭＯＳトランジスタ５０およびｎチャネルＭＯＳトランジスタ６０の形成領域において、図２２に示す第２変形例のように、Ｈｆ層９ａおよび９ｂ上に、それぞれ、反射層７３および７４を形成してもよい。たとえば、レーザ光に対する反射率が高いチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの物質により反射層７３および７４を構成することによって、ソース／ドレイン領域に注入した不純物を活性化するためのレーザアニールの工程において、レーザ光を効率よく反射することができる。これにより、ゲート電極が高温になるのを抑制することができる。また、この反射層７３および７４を、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造に形成することによって、反射層７３および７４をイオン注入時のバリア層として機能させることができるので、反応性の高いハフニウム（Ｈｆ）と注入されたイオンとが反応するのを抑制することができる。また、Ｈｆ層上に、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのシリサイド反応時にシリコンを吸い上げることが可能な物質によって反射層７３および７４を形成することにより、シリサイド反応時に、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）などによりシリコンを吸い上げることができるので、ゲート電極とゲート絶縁膜との界面に位置するハフニウムシリサイド層中のシリコンの密度を、より低下させることができる。この結果、ゲート電極とゲート絶縁膜との界面に、よりシリコンの密度の低く、かつ、ハフニウム（Ｈｆ）の含有量のより多いハフニウムシリサイド層を形成することができる。
【００４８】
また、上記実施形態では、アモルファスシリコン層７０上に直接Ｒｕ層８およびＨｆ層９を形成する例を示したが、本発明はこれに限らず、以下の第３変形例のように、アモルファスシリコン層上にシリコン酸化膜を形成し、そのシリコン酸化膜上に熱処理によってシリコン酸化膜を通過可能な金属層を形成してもよい。以下、この第３変形例を、図２３および図２４を参照して説明する。図２３は、シリコン基板上に、約２０ｎｍの厚みを有するシリコン酸化膜、約３０ｎｍの厚みを有するアモルファスシリコン層、約０．５ｎｍ以下の非常に小さい厚みを有するシリコン酸化膜、約３０ｎｍの厚みを有するＡｌ層、約３０ｎｍの厚みを有するＴｉ層を積層したサンプルによる、各層での元素数の関係をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定した結果を示す図である。図２４は、図２３に示すサンプルを約４００℃の水素雰囲気中で３０分間アニールした後の、各層での元素数の関係をＳＩＭＳにより測定した結果を示す図である。なお、縦軸が１秒間あたりに検出された元素の数を示し、横軸が時間（秒）を示している。また、横軸の時間はサンプル表面からの深さに比例し、各層の深さ位置は、グラフの上部に示すとおりである。
【００４９】
図２４に示すように、アニール後は、図２３に示すアニール前の状態に比べて、アルミニウムを示す曲線のピークが右側に移動していることがわかる。すなわち、図２３に示すように、アニール前は、アモルファスシリコン層（ａ−Ｓｉ）中にアルミニウム（Ａｌ）があまり存在していない。一方、図２４に示すように、アニール後は、アルミニウム（Ａｌ）がアモルファスシリコン層（ａ−Ｓｉ）とＡｌ層との間に形成された非常に小さい厚みを有するシリコン酸化膜（ＳｉＯ２）を通過して、アモルファスシリコン層（ａ−Ｓｉ）まで達していることがわかる。これにより、非常に小さい厚みを有するシリコン酸化膜（ＳｉＯ２）を通過したアルミニウム（Ａｌ）によってアモルファスシリコン層（ａ−Ｓｉ）がシリサイド反応することにより、アルミニウム（Ａｌ）とシリコンからなるアルミニウムシリサイド層が形成されていると考えられる。この結果、ゲート電極の金属層をＡｌ層により構成するとともに、アモルファスシリコン層とＡｌ層との間にシリコン酸化膜（ＳｉＯ２）を形成した場合にも、アルミニウム（Ａｌ）がシリコン酸化膜（ＳｉＯ２）を通過してアモルファスシリコン層（ａ−Ｓｉ）に達してアルミニウムシリサイド層を形成することができる。また、シリコンに対してエッチング選択比の小さいアルミニウム（Ａｌ）によりゲート電極の金属層を形成した場合でも、シリコン酸化膜（ＳｉＯ２）によってエッチングの際の金属層のエッチング選択比を向上させることができる。また、シリコン酸化膜（ＳｉＯ２）をエッチングストッパとして用いる場合に、シリコン酸化膜（ＳｉＯ２）は光が透過可能であるので、エッチング工程においてＲｕ層などがエッチングされることによりシリコン基板が露出されると、その露出されたシリコン基板を構成するシリコンの発光波長（約２５２ｎｍ）を検出することにより、エッチングストップの制御が容易になる。なお、シリコン層上にシリコン酸化膜を介してＡｌ層などのシリコン酸化膜を通過可能な金属を形成する場合にも、上記実施形態と同様、シリコン層を非常に小さい厚み（約２ｎｍ）で形成するとともに、Ａｌ層を約１０ｎｍ以上のシリコン層よりも大きな厚みで形成すれば、シリコンよりもアルミニウム（Ａｌ）の含有量の多いアルミニウムシリサイドを形成することができると考えられる。また、シリコン酸化膜（ＳｉＯ２）上に形成する金属は、アルミニウム（Ａｌ）に限定されるものではなく、シリコン酸化膜（ＳｉＯ２）を通過可能な金属（たとえば、ハフニウム（Ｈｆ）や白金（Ｐｔ））であれば適用可能である。
【００５０】
また、上記実施形態では、ＬＴＯ層１１ａおよび１１ｂ上に何も形成しない例を示したが、ＬＴＯ層上にＳｉＮなどからなる保護層を形成してもよい。このように構成すれば、ＲＩＥ法を用いて、ゲート電極を構成する金属層をエッチングする際に、ＬＴＯ層にイオンが衝突することにより発生する酸素原子によって、金属層表面が酸化されるのを防止することができる。これにより、金属層の酸化に起因して金属層の表面がエッチングされにくくなるのを防止することができるとともに、ゲート電極の側面のテーパ角が大きくなるのを防止することができる。
【００５１】
また、上記実施形態では、アモルファスシリコン層７０を約２ｎｍの厚みを有するように形成する例を示したが、アモルファスシリコン層の厚みは適宜変更可能である。なお、アモルファスシリコン層の厚みは、２ｎｍ〜５ｎｍの範囲で設定するのが好ましい。また、アモルファスシリコン層の厚みを変更する場合には、それに伴って、ゲート絶縁膜とゲート電極との界面にシリコンよりも金属の含有量の多い金属シリサイド層を形成可能なようにＲｕ層およびＨｆ層の厚みも適宜変更することが好ましい。
【図面の簡単な説明】
【００５２】
【図１】図１は、本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。
【図２】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１５】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１６】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１７】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１８】本発明の第１変形例における金属層とシリコン基板とを接続させた状態でレーザアニールを施すＣＭＯＳの製造プロセスを説明するための断面図である。
【図１９】本発明の第１変形例における金属層とシリコン基板とを接続させた状態でレーザアニールを施すＣＭＯＳの製造プロセスを説明するための平面図である。
【図２０】本発明の第１変形例における金属層とシリコン基板とを接続させた状態でレーザアニールを施すＣＭＯＳの製造プロセスを説明するための平面図である。
【図２１】本発明の第１変形例における金属層とシリコン基板とを接続させた状態でレーザアニールを施すＣＭＯＳの製造プロセスを説明するための平面図である。
【図２２】本発明の第２変形例におけるＨｆ層の上に反射層を形成したＣＭＯＳの断面図である。
【図２３】本発明の第３変形例におけるアニール前の各層での元素数の関係をＳＩＭＳにより測定した結果を示す図である。
【図２４】本発明の第３変形例におけるアニール後の各層での元素数の関係をＳＩＭＳにより測定した結果を示す図である。
【符号の説明】
【００５３】
１     シリコン基板（半導体領域）
６     ゲート絶縁膜
５     ソース／ドレイン領域
７     ルテニウムシリサイド層（第１金属シリサイド層）
８     Ｒｕ層（第１金属層）
９ａ、９ｂ    Ｈｆ層（第２金属層）
１０、１０ａ  ゲート電極（第１ゲート電極）
１１ａ、１１ｂＬＴＯ層（エッチングマスク層）
１５   ソース／ドレイン領域
１７   ハフニウムシリサイド層（第２金属シリサイド層）
２０、２０ａ  ゲート電極（第２ゲート電極）
７０、７０ａ  アモルファスシリコン層（シリコン層）
４８   Ｒｕ層（第１金属層）
４９    Ｈｆ層（第２金属層）
５１    ＬＴＯ層（エッチングマスク層）
７３、７４    反射層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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