(57)【要約】【課題】薄い裏面拡散領域に侵入するスパイキングを防止し、高い耐圧良品率を有する半導体装置およびその製造方法を提供する。【解決手段】逆阻止ＩＧＢＴのｐ型コレクタ領域１０とコレクタ電極１３の間にｐ型ポリシリコン層１１を形成することで、Ａｌのコレクタ電極からｐ型コレクタ領域へスパイキングが侵入すること防止し、高い耐圧良品率を得ることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１主面上に形成された制御電極および第１主電極と、前記半導体基板の第２主面上に形成された不純物をドープしたポリシリコン層と、該ポリシリコン層上に形成された第２主電極とを有することを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板の表面層に選択的に形成される第２導電型ベース領域と、該ベース領域の表面に選択的に形成される第１導電型エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の外周部に形成された第２導電型分離領域と、前記半導体基板の裏面側の表面層に形成され前記第２導電型分離領域と接続する第２導電型コレクタ領域と、該コレクタ領域上に形成された第２導電型不純物をドープしたポリシリコン層と、前記エミッタ領域と電気的に接続するエミッタ電極と、前記ポリシリコン層と電気的に接続するコレクタ電極と、を有することを特徴とする半導体装置。
【請求項３】
第１導電型半導体基板の表面層に選択的に形成される第２導電型ベース領域と、該ベース領域の表面層に選択的に形成される第１導電型エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の裏面側の表面層に形成される第１導電型バッファ領域と、該バッファ領域の表面層に形成される第２導電型コレクタ領域と、該コレクタ領域上に形成される第２導電型不純物をドープしたポリシリコン層と、前記エミッタ領域と電気的に接続するエミッタ電極と、前記ポリシリコン層と電気的に接続するコレクタ電極と、を有することを特徴とする半導体装置。
【請求項４】
前記ポリシリコン層の厚さが、０．１μｍ以上であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
第１導電型半導体基板の表面層に第２導電型ベース領域を選択的に形成する工程と、該ベース領域の表面層に第１導電型エミッタ領域を選択的に形成する工程と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の外周部に第２導電型分離領域を形成する工程と、前記半導体基板の裏面側の表面層に前記第２導電型分離領域と接続する第２導電型コレクタ領域を形成する工程と、前記半導体基板の裏面側の表面層に前記第２導電型分離領域と接続する第２導電型コレクタ領域をイオン注入および熱処理によって形成する工程と、前記コレクタ領域上に所定の温度でポリシリコン層を形成する工程と、前記エミッタ領域上にエミッタ電極を形成する工程と、前記ポリシリコン層上にコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型半導体基板の表面層に第２導電型ベース領域を選択的に形成する工程と、該ベース領域の表面層に第１導電型エミッタ領域を形成する工程と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の裏面側の表面層に第１導電型バッファ領域を形成する工程と、該バッファ領域の表面層に第２導電型コレクタ領域を形成する工程と、該コレクタ領域上に所定の温度でポリシリコン層を形成する工程と、前記エミッタ領域上にエミッタ電極を形成する工程と、前記ポリシリコン層上にコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ポリシリコン層を形成した後に前記エミッタ電極を形成すること特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記コレクタ領域に注入した不純物イオンの活性化を、前記ポリシリコン層形成時の熱で行うことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに用いられるパワー半導体装置であって逆耐圧を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）およびＦＳ（Ｆｉｅｌｄ  ｓｔｏｐｅｄ）−ＩＧＢＴ等の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一方向の耐圧（順耐圧のみ）を有する通常のＩＧＢＴ（逆耐圧を有しないＩＧＢＴ）にはバッファ領域を有するパンチスルー型ＩＧＢＴとバッファ領域を有さないノンパンチスルー型ＩＧＢＴがある。また、パンチスルー型ＩＧＢＴにはエピタキシャル基板を用いた厚いコレクタ領域を有するものとＦＺ基板を用いて極めて薄いコレクタ領域を有するもの（ＦＳ−ＩＧＢＴ）がある。
ＦＳ−ＩＧＢＴはノンパンチスルー型ＩＧＢＴより損失が少ないので近年主流になりつつある。パンチスルー型ＩＧＢＴおよびＦＳ−ＩＧＢＴは、裏面側に電界がかかってもブレークダウンが起こらないようにすることによって低損失で高耐圧を実現したＩＧＢＴであり、例えばｎチャネル型の場合、低濃度ｎ型ドリフト領域と裏面の高濃度ｐ型コレクタ領域との間に高濃度のｎ型バッファ領域が設けられる。
【０００３】
図７は、エピタキシャル基板を用いたパンチスルー型ＩＧＢＴの要部断面図である。ｐ型コレクタ領域となる高濃度ｐ型半導体基板２１上に、エピタキシャル成長によってｎ型バッファ領域となる高濃度ｎ型エピタキシャル層２２を形成し、この上にｎ型ドリフト領域となる低濃度ｎ型エピタキシャル層２３を形成する（エピタキシャル結晶である）。この低濃度ｎ型エピタキシャル層の表面層にｐ型ベース領域４、ｎ型エミッタ領域５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８およびエミッタ電極１２などで構成される表面構造を形成した後、ｐ型コレクタ領域となる高濃度ｐ型半導体基板２１の裏面上にＡｌ等の金属を蒸着またはスパッタして裏面電極であるコレクタ電極１３を形成する。
また、図８は、従来のＦＳ−ＩＧＢＴの要部断面図である。ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）結晶を用い、表面構造形成後に裏面の研削を行った後、研削後の裏面へのｎ型不純物とｐ型不純物の２種類のイオン注入と熱処理によって、ｎ型バッファ領域１４およびｐ型コレクタ領域１０を形成し、このｐ型コレクタ領域１０の表面上にＡｌを蒸着またはスパッタしてコレクタ電極１３を形成する。
【０００４】
このＦＳ−ＩＧＢＴのｐ型コレクタ領域１０は、パンチスルー型ＩＧＢＴのｐ型コレクタ領域となる高濃度ｐ型半導体基板２１と比べて、コレクタ領域の総ドーズ量を容易に制御できてスイッチング損失の少ないＩＧＢＴを製造できるといった長所がある。
一方、マトリクスコンバータ等の用途で逆耐圧を有するＩＧＢＴ（逆阻止ＩＧＢＴ）が市場で求められるようになっている。
図９は、従来の逆阻止ＩＧＢＴの要部断面図である。この逆阻止ＩＧＢＴは、例えばｎチャネル型の場合には、ｎチャネル型のノンパンチスルーのＩＧＢＴの側部に高濃度のｐ領域（以下、ｐ型分離領域２をいう）を形成して、これを裏面３に設けられた高濃度ｐ領域（ｐ型コレクタ領域１０）と接続して実現される。尚、ｐ型分離領域２は半導体チップの側壁にｎ型ドリフト領域が露出しないようにして、逆電圧を印加した場合にｐ型分離領域２とｎ型ドリフト領域のｐｎ接合からも空乏層を広がるようにして、空乏層が半導体チップの側壁に露出しないようにすることで、逆耐圧を確保できるようにしている。
【０００５】
逆阻止ＩＧＢＴの製造方法としては、ＦＺ結晶を用いて、初めに高温・長時間での選択的拡散によってｐ型分離領域２を形成した後、表面構造を形成し、裏面の研削をした後、研削した裏面３へイオン注入と熱処理によってｐ型コレクタ領域１０を形成し、ｐ型コレクタ領域１０上にＡｌを蒸着またはスパッタして裏面電極であるコレクタ電極１３を形成する方法が一般的である。
ＦＳ−ＩＧＢＴでは順方向バイアス印加時にｎ型バッファ領域１４に強電界がかかる。また、逆阻止ＩＧＢＴでは逆バイアス印加時にｎ型ドリフト領域と裏面３のｐ型コレクタ領域１０および側面のｐ型分離領域２で形成されるｐｎ接合部に強電界がかかる。そのため、ＦＳ−ＩＧＢＴおよび逆阻止ＩＧＢＴなどの半導体装置においては裏面３にわずかな欠陥があるだけで耐圧不良となる。
【０００６】
通常、コレクタ電極１３の形成にはＡｌを蒸着またはスパッタするのが一般的だが、Ａｌは図８および図９に示すようなシリコンへのスパイキング２５が生じやすい。
尚、ここではスパイキング（単にスパイクと言う場合もある）とは、金属（Ａｌ）中にＳｉが所定の温度に相当する分だけ溶解し、金属がＳｉ内に侵入して突起状となることである。通常は、この溶解は局部的に起こるため、Ｓｉ中へ深く入り込んだ金属突起として現れる。
逆阻止ＩＧＢＴにおいては、スパイキング２５が厚みの薄いｐ型コレクタ領域１０の先端部（ｐｎ接合部）まで到達すると、逆耐圧が低下したり逆漏れ電流が増大して耐圧不良を生ずる。
ＦＳ−ＩＧＢＴにおいては、スパイキング２５がｎ型バッファ領域１４を突き抜けたり、ｎ型バッファ領域１４内に到達すると、電圧を印加したときに形成される空乏層と接して漏れ電流が増大して順耐圧不良を生じる。
【０００７】
図１０は、従来のＦＳ−ＩＧＢＴの漏れ電流のヒストグラムを示す図である。スパイキング２５がｎ型バッファ領域１４に生じ、定格電圧での漏れ電流が定格の１μＡを超える順耐圧不良素子が発生している。
図１１は、従来の逆阻止ＩＧＢＴの逆耐圧のヒストグラムを示す図である。裏面欠陥によって多数のスパイキング２５がｐ型コレクタ領域１０に生じ、定格を大きく下回る逆耐圧不良素子が数多く発生している。
集積回路装置を構成する横型ＭＯＳＦＥＴにおいて、金属シリサイド（タングステンシリサイド）のスパイキングを防止するゲート電極の製造方法として、ゲート電極となるポリシリコン上にアモルファスシリコンを形成し、このアモルファスシリコン上にゲート抵抗を小さくするための金属シリサイドを形成することが開示されている（例えば、特許文献１）。この場合、高周波特性を確保するため、ゲート電極を構成するポリシリコンの厚さは０．１７μｍ以下と薄くしている。
【０００８】
このように、薄いポリシリコン層の場合は、ポリシリコン層のＳｉ原子の量が少なく、金属シリサイドで消費するＳｉ原子の量が不足する。そのため、アモルファスシリコンを金属シリサイドとポリシリコンの間に挟むことで、金属シリサイドで消費するＳｉ原子の量をアモルファスシリコンで補うことで、金属シリサイドのポリシリコンへのスパイキングが防止されて、ポリシリコンを突き破ってゲート酸化膜に金属シリサイドのスパイキングが達することが無くなり、高いゲート耐圧が確保される。
また、ＡｌのＳｉへのスパイキングを防止する方法として、Ｓｉ基板上にポリシリコン膜を形成し、このポリシリコン膜上にＡｌ電極を形成する方法がある（非特許文献１）。Ａｌ電極とＳｉ基板の間にポリシリコン膜を挟むことで、Ａｌ電極中へ溶解するＳｉ原子をポリシリコンで供給し、Ｓｉ基板からのＳｉ原子の供給を不要とすることができる。その結果、Ｓｉ基板のＳｉ原子がＡｌ電極で消費されることがなくなり、スパイキングが発生しなくなる。
【特許文献１】特開平１１−２９７９８８号公報
【非特許文献１】半導体デバイス、「基礎理論とプロセス技術」  Ｓ．Ｍ．ジィー  産業図書  ｐｐ３９０〜ｐｐ３９２  （平成９年）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記の図８および図９に示すように、コレクタ電極１３を形成するＡｌにより、厚さの薄いｐ型コレクタ領域１０や拡散深さの浅いｎ型バッファ領域１４へスパイキング２５が生じると、図１０および図１１に示すようにＦＳ−ＩＧＢＴの順耐圧良品率および逆阻止ＩＧＢＴの逆耐圧良品率が低下する。
この発明の目的は、前記の課題を解決して、薄い裏面拡散領域（ｐ型コレクタ領域やｎ型バッファ領域など）に生じるスパイキングを防止し、高い耐圧良品率を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、半導体基板の第１主面上に形成された制御電極および第１主電極と、前記半導体基板の第２主面上に形成された不純物をドープしたポリシリコン層と、該ポリシリコン層上に形成された第２主電極とを有する構成とする。
また、第１導電型半導体基板の表面層に選択的に形成される第２導電型ベース領域と、該ベース領域の表面に選択的に形成される第１導電型エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の外周部に形成された第２導電型分離領域と、前記半導体基板の裏面側の表面層に形成され前記第２導電型分離領域と接続する第２導電型コレクタ領域と、該コレクタ領域上に形成された第２導電型不純物をドープしたポリシリコン層と、前記エミッタ領域と電気的に接続するエミッタ電極と、前記ポリシリコン層と電気的に接続するコレクタ電極と、を有する構成とする。
【００１１】
また、第１導電型半導体基板の表面層に選択的に形成される第２導電型ベース領域と、該ベース領域の表面層に選択的に形成される第１導電型エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の裏面側の表面層に形成される第１導電型バッファ領域と、該バッファ領域の表面層に形成される第２導電型コレクタ領域と、該コレクタ領域上に形成される第２導電型不純物をドープしたポリシリコン層と、前記エミッタ領域と電気的に接続するエミッタ電極と、前記ポリシリコン層と電気的に接続するコレクタ電極と、を有する構成とする。
また、前記ポリシリコン層の厚さが、０．１μｍ以上であるとよい。
また、第１導電型半導体基板の表面層に第２導電型ベース領域を選択的に形成する工程と、該ベース領域の表面層に第１導電型エミッタ領域を選択的に形成する工程と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の外周部に第２導電型分離領域を形成する工程と、前記半導体基板の裏面側の表面層に前記第２導電型分離領域と接続する第２導電型コレクタ領域を形成する工程と、前記半導体基板の裏面側の表面層に前記第２導電型分離領域と接続する第２導電型コレクタ領域をイオン注入および熱処理によって形成する工程と、前記コレクタ領域上に所定の温度でポリシリコン層を形成する工程と、前記エミッタ領域上にエミッタ電極を形成する工程と、前記ポリシリコン層上にコレクタ電極を形成する工程と、を含む半導体装置の製造方法とする。
【００１２】
また、第１導電型半導体基板の表面層に第２導電型ベース領域を選択的に形成する工程と、該ベース領域の表面層に第１導電型エミッタ領域を形成する工程と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の裏面側の表面層に第１導電型バッファ領域を形成する工程と、該バッファ領域の表面層に第２導電型コレクタ領域を形成する工程と、該コレクタ領域上に所定の温度でポリシリコン層を形成する工程と、前記エミッタ領域上にエミッタ電極を形成する工程と、前記ポリシリコン層上にコレクタ電極を形成する工程と、を含む半導体装置の製造方法とする。
また、前記ポリシリコン層を形成した後に前記エミッタ電極を形成する半導体装置の製造方法とするとよい。
【００１３】
また、前記コレクタ領域に注入した不純物イオンの活性化を、前記ポリシリコン層形成時の熱で行う半導体装置の製造方法とするとよい。
【発明の効果】
【００１４】
この発明によれば、ＦＳ−ＩＧＢＴおよび逆阻止ＩＧＢＴのｐ型コレクタ領域の表面にポリシリコン層を形成し、その上にＡｌのコレクタ電極を形成することで、コレクタ電極からｎ型バッファ領域およびｐ型コレクタ領域へスパイキングの侵入を防止し、漏れ電流の増大および逆耐圧の低下を抑制できて、高い耐圧良品率を得ることができる。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態を実施例で説明する。
【実施例１】
【００１６】
図１は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。この半導体装置はｎチャネル型の逆阻止ＩＧＢＴである。尚、従来構造と同一部位には同一の符号を付した。
まず、低濃度のｎ型半導体基板１上から選択的にｐ型不純物イオンを熱拡散させることによってｐ型分離領域２を形成する。例えば定格１２００Ｖの場合、２００μｍ程度の拡散深さで拡散する（同図（ａ））。
つぎに、表面側から、選択的なイオン注入、熱処理および絶縁領域の堆積によってｐ型ベース領域４、ｎ型エミッタ領域５、ゲート絶縁膜６、ゲート電極７および層間絶縁膜８を形成する。その後、表面をレジスト９で保護してｐ型分離領域２が現れるまで裏面３ａを研削する（同図（ｂ））。
【００１７】
つぎに、レジスト９を除去し、研削の裏面３にｐ型コレクタ領域１０を形成するためのｐ型不純物イオンを注入し、さらに、裏面３にｐ型ポリシリコン層１１を形成する。ｐ型ポリシリコン層１１の形成は、６００℃程度まで加熱して行うので、ｐ型ポリシリコン層１１の形成と同時に裏面にイオン注入されたｐ型不純物イオンのアニールを行い、ｐ型コレクタ領域１０を形成する。表面電極であるエミッタ電極１２を形成する前に、ｐ型ポリシリコン層１１を形成するのは、ポリシリコンの成長には前記したように６００℃程度まで加熱する必要があるため、先にＡｌ−Ｓｉ等の融点の低い金属で表面電極であるエミッタ電極１２を形成していると、ポリシリコンの成長の際にエミッタ電極１２が損傷を受ける。そこで、エミッタ電極１２を形成する前に裏面にｐ型ポリシリコン層１１を形成する（同図（ｃ））。
【００１８】
つぎに、エミッタ電極１２およびコレクタ電極１３を形成して逆阻止ＩＧＢＴが完成する（同図（ｄ））。この図１（ｄ）が本発明の逆阻止ＩＧＢＴの要部断面図である。尚、ｐ型ベース領域４、ｐ型分離領域２およびｐ型コレクタ領域１０で囲まれたこれらの領域が形成されていないｎ型半導体基板１がｎ型ドリフト領域となる。
図２は、図１の製造方法で製作された逆阻止ＩＧＢＴの逆耐圧のヒストグラムを示す図である。この逆阻止ＩＧＢＴは耐圧定格は１２００Ｖであり、裏面のイオン注入後にｐ型不純物をドープしたｐ型ポリシリコン層１１をｐ型コレクタ領域１０の表面に０．１μｍ成長させて形成することで、コレクタ電極１３を形成したときに、コレクタ電極１３のＡｌがｐ型コレクタ領域１０へ侵入するスパイキングが大幅に低減し、高い逆耐圧分布が得られた。
【００１９】
図３は、逆阻止ＩＧＢＴにおいて、ｐ型ポリシリコン層の厚さと逆耐圧良品率の関係を示す図である。この逆阻止ＩＧＢＴの耐圧は１２００Ｖであり、基板の厚さは１９０μｍである。
ｐ型ポリシリコン層１１を形成しない場合（厚さ０μｍ）では５５％であった従来の逆阻止ＩＧＢＴの逆耐圧良品率が、本発明の逆阻止ＩＧＢＴでは、ｐ型ポリシリコン層１１を０．０５μｍ程度の厚さに形成した場合は逆耐圧良品率が７５％程度、０．１μｍの厚さに形成した場合が逆耐圧良品率は９０％と改善された。
このように、逆阻止ＩＧＢＴにおいて、ｐ型ポリシリコン層１１を形成することで、逆耐圧良品率を向上させることができる。特に、ｐ型ポリシリコン層１１の厚さを０．１μｍ以上に厚くすることで、逆耐圧良品率を９０％程度以上に向上させることができる。
【実施例２】
【００２０】
図４は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。この半導体装置はｎチャネル型のＦＳ−ＩＧＢＴである。尚、従来構造と同一部位には同一の符号を付した。
まず、低濃度のｎ型半導体基板１の表面側から、選択的なイオン注入、熱処理および絶縁層の堆積によってｐ型ベース領域４、ｎ型エミッタ領域５、ゲート絶縁膜６、ゲート電極７および層間絶縁膜８を形成する（同図（ａ））。
つぎに、図示しないレジストを表面側に被覆し、必要な厚さになるまでｎ型半導体基板１の裏面３ａを研削し（例えば定格１２００Ｖの場合、残す厚さは１４０μｍ程度）、続いて、研削後の裏面３から、ｎ型バッファ領域１４、ｐ型コレクタ領域１０を形成するために、ｎ型不純物イオンと、より浅い側にｐ型不純物イオンをそれぞれイオン注入する（同図（ｂ））。
【００２１】
つぎに、裏面３にｐ型のポリシリコンを堆積すると同時にその工程で伴う加熱によってｎ型バッファ領域１４、ｐ型コレクタ領域１０のアニールを行い、ｎ型バッファ領域１４、高濃度のｐ型コレクタ領域１０、ｐ型ポリシリコン層１１を形成する。最後にエミッタ電極１２およびコレクタ電極１３を形成してＦＳ−ＩＧＢＴが完成する（同図（ｃ））。この図４（ｃ）が本発明のＦＳ−ＩＧＢＴの要部断面図である。
図５は、図４の製造方法で製作されたＦＳ−ＩＧＢＴの漏れ電流のヒストグラムを示す図である。
このＦＳ−ＩＧＢＴは耐圧定格は１２００Ｖであり、裏面のｐ型コレクタ層１０を形成した後で、ｐ型不純物（ボロンなど）をドープしたポリシリコンを０．１μｍ成長させてｐ型ポリシリコン層１１をｐ型コレクタ領域１０の表面に形成することで、コレクタ電極１３のＡｌがｐ型コレクタ領域１０およびバッファ領域１４を貫通してｎ型ドリフト領域１４へ侵入するスパイキングが大幅に低減し、高い順耐圧を得ることができる。
【００２２】
図６は、ＦＳ−ＩＧＢＴにおいて、ｐ型ポリシリコン層の厚さと順耐圧良品率の関係を示す図である。ＦＳ−ＩＧＢＴの順耐圧は１２００Ｖである。
ｐ型ポリシリコン層１１を形成しない場合では９５％程度であった従来のＦＳ−ＩＧＢＴの順耐圧良品率が、本発明のＦＳ−ＩＧＢＴでは、ｐ型ポリシリコン層１１を０．０５程度の厚さに形成した場合は順耐圧良品率が９８％、０．１μｍの厚さに形成した場合は順耐圧良品率が９９％と改善された。
このように、ＦＳ−ＩＧＢＴにおいて、ｐ型ポリシリコン層１１を形成することで、順耐圧良品率を向上させることができる。特に、ｐ型ポリシリコン層１１の厚さを０．１μｍ以上に厚くすることで、順耐圧良品率を９９％以上に向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の製造方法を示す工程図であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図２】図１の製造方法で製作された逆阻止ＩＧＢＴの逆耐圧のヒストグラムを示す図
【図３】逆阻止ＩＧＢＴにおいて、ｐ型ポリシリコン層の厚さと逆耐圧良品率の関係を示す図
【図４】この発明の第２実施例の半導体装置の製造方法を示す工程図であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図５】図４の製造方法で製作されたＦＳ−ＩＧＢＴの漏れ電流のヒストグラムを示す図
【図６】ＦＳ−ＩＧＢＴにおいて、ｐ型ポリシリコン層の厚さと順耐圧良品率の関係を示す図
【図７】パンチスルー型ＩＧＢＴの要部断面図
【図８】従来のＦＳ−ＩＧＢＴの要部断面図
【図９】従来の逆阻止ＩＧＢＴの要部断面図
【図１０】従来のＦＳ−ＩＧＢＴの漏れ電流のヒストグラムを示す図
【図１１】従来の逆阻止ＩＧＢＴの逆耐圧のヒストグラムを示す図
【符号の説明】
【００２４】
１    ｎ型半導体基板
２    ｐ型分離領域
３、３ａ  裏面
４    ｐ型ベース領域
５    ｎ型エミッタ領域
６    ゲート絶縁膜
７    ゲート電極
８    層間絶縁膜
９    レジスト
１０    ｐ型コレクタ領域
１１    ｐ型ポリシリコン層
１２    エミッタ電極
１３    コレクタ電極
１４    ｎ型バッファ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006324431.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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