(57)【要約】【課題】  記憶素子を容易に安定して製造することが可能となる記憶素子の製造方法を提供する。【解決手段】  ２つの電極１，３の間に記録層２を有して成り、２つの電極１，３に極性の異なる電位を印加することによって、可逆的に記録層２の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、可溶性の有機材料をマスク１１にして抵抗変化素子を加工し、有機材料のマスク１１を覆って絶縁層４を形成し、さらに、リフトオフ法によりマスク１１及びマスク１１上の絶縁層４を選択的に除去する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
２つの電極の間に記録層を有して成り、前記２つの電極に極性の異なる電位を印加することによって、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、
可溶性の有機材料をマスクにして前記抵抗変化素子を加工する工程と、
その後、前記有機材料のマスクを覆って前記メモリセル間を電気的に分離させる絶縁層を形成する工程と、
さらに、前記マスクの前記有機材料を溶解して、前記マスク上の前記絶縁層を選択的に除去する工程とを有する
ことを特徴とする記憶素子の製造方法。
【請求項２】
前記絶縁層を選択的に除去する工程の後に、前記抵抗変化素子の前記２つの電極のうち、前記記録層上の上部電極に接続して、配線層を形成する工程を行うことを特徴とする請求項１に記載の記憶素子の製造方法。
【請求項３】
前記抵抗変化素子の前記記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素を含むイオン源層と、絶縁体或いは半導体から成る高抵抗層との積層構造であることを特徴とする請求項１に記載の記憶素子の製造方法。
【請求項４】
前記抵抗変化素子は、前記イオン源層がＣｕＴｅを含んで成り、前記高抵抗層が希土類元素を含有する酸化膜或いは窒化膜から成る構成であることを特徴とする請求項２に記載の記憶素子の製造方法。
【請求項５】
前記絶縁層の材料として、Ａｌ又はＴａの酸化物又は窒化物を用いることを特徴とする請求項１に記載の記憶素子の製造方法。
【請求項６】
形成する前記絶縁層の厚さを選定することにより、選択的に除去した後に残る前記絶縁層を前記抵抗変化素子の積層膜よりも高くなるようにして、前記絶縁層の前記抵抗変化素子上の開口を用いて、上部配線との接続孔を形成することを特徴とする請求項１に記載の記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子の製造方法に係わる。
【背景技術】
【０００２】
小型携帯端末等の通信機器の飛躍的な普及や、パソコン等の情報処理機器の普及に伴い、これらの機器を構成するメモリには、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、メモリの高密度・大容量化は、ますます重要な課題となっており、今後のさらなる微細化・配線等の多層化に対応するプロセス技術が必要となる。
【０００３】
そして、コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００４】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００５】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００６】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００７】
大容量不揮発メモリとして、ＲＲＡＭやＰＭＣ（Programmable Metallization Cell）等の抵抗変化型メモリが提案されている。
これらＲＲＡＭやＰＭＣ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶・保持させる記録層に用いている。
従って、記録層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加する、比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００８】
ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（非特許文献１参照）。
【０００９】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶又は多結晶）を２つの電極で挟みこみ、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（非特許文献２参照）。
【００１０】
ＰＭＣは、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造であり、さらに２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している（例えば、特許文献１参照。）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳ又はアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（特許文献１参照）。
【００１１】
これらのデバイスを構成する材料は、ＲＲＡＭでは例えば（Ｐｒ０．７Ｃａ０．３）ＭｎＯ３であり、ＰＭＣではＧｅＳｅ／ＡｇＧｅＳｅ等であり、いずれも従来の半導体製造プロセスでは未経験の材料である。
【００１２】
半導体デバイスでは、一般に、セルの加工には、エッチング加工方法のひとつである ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）法が用いられる。
ＲＩＥ法等の加工技術を用いて、全ての隣接セル間、或いは、同一選択ラインに接続されたセルと、隣接する、非選択ラインに接続されたセルとを、電気的及び物理的に分離することによって、電気的な相互干渉の低減及び不純物元素の不要な原子拡散等を未然に防止することができる。
【００１３】
特に、ＲＩＥ法は、理想的には、構成膜元素をエッチングガスとの反応により気相状態でエッチング除去することから、被エッチング元素の再付着等による歩留まりの低下の心配がないため、多用されている。
【００１４】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著，「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest“International Electron Devices Meeting”，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、新規の材料を使用した記憶素子に対して、ＲＩＥ法を行うときには、構成元素によって、気相化が困難である場合がある。
また、気相化が可能な場合であっても、反応ガスの選択、エッチング条件の最適化等の条件を、歩留まりを向上させるために最適化するために、非常に長い開発期間を必要とする。
【００１６】
さらに、新規の材料を使用した記憶素子においては、各メモリセルの記憶素子を所定の形状に形成した後に、上部配線と接続する方法においても、課題がある。
素子と上部配線とを接続する方法としては、全面にＳｉＯ２等の絶縁層をＣＶＤ法にて形成した後、リソグラフィ技術とＲＩＥ技術によって絶縁層に開口する手法が一般的である。
【００１７】
しかしながら、上述の方法で上部配線と接続する場合、記憶素子（記憶セル）・接続孔・上部配線の３層の間の位置合わせズレとサイズ変動を考慮したマージン設計が必要となるため、集積度向上に際する阻害要因となる。
【００１８】
この問題を解決する手法として、ＣＭＰ（化学的機械的研摩）法によって研摩することにより、記憶素子の上部電極を露出させる方法がある。
【００１９】
ところが、この方法では、ＣＭＰ法による研摩工程において、上部電極の厚さがマージンを決定することとなるため、上部電極を比較的厚く形成する必要がある。
【００２０】
しかしながら、上部電極を厚く形成すると、マスクを用いて上部電極をパターニングする際に、平面パターンのばらつきが大きくなり、パターン精度が悪くなる。これは、パターニングした電極の側壁が、完全に膜面に対して垂直ではなく僅かに傾斜して形成されるため、上部電極の底面（即ち記録層と接する面）では、マスクのパターンよりも大きくなっていることに起因しており、上部電極を厚くするほどマスクのパターンと電極底面のパターンとのずれが大きくなるためである。
【００２１】
抵抗変化型の記憶素子では、電極と記録層とが接する面により電流の経路が規制されることがあり、このような電極底面のパターンがばらつくことにより、メモリセル毎の特性のばらつきを生じることになる。
【００２２】
また、研摩し過ぎて上部電極がなくなったり、研摩が不足して上部電極が露出しなかったりすると、記憶素子として動作しなくなってしまうため、精度の高い研磨が必須条件となる。
このため、研摩レートが知られている、ＳｉＯ２等の半導体プロセスでの標準的な絶縁材料を用いることが好ましくなり、新しい構成の記憶素子に適した絶縁材料を採用しようとすると、研磨精度の点で技術的困難度が伴うことになる。
【００２３】
上述した問題の解決のために、本発明においては、電気特性等の特性が良好な記憶素子を容易に安定して製造することが可能となる記憶素子の製造方法を提供するものである。
【課題を解決するための手段】
【００２４】
本発明の記憶素子の製造方法は、２つの電極の間に記録層を有して成り、２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する際に、可溶性の有機材料をマスクにして抵抗変化素子を加工する工程と、有機材料のマスクを覆ってメモリセル間を電気的に分離させる絶縁層を形成する工程と、さらに、マスクの有機材料を溶解して、マスク上の絶縁層を選択的に除去する工程とを有するものである。
【００２５】
本発明製法により製造する記憶素子は、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することによって、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成されているので、この抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
【００２６】
そして、上述の本発明の記憶素子の製造方法によれば、可溶性の有機材料をマスクにして抵抗変化素子を加工する工程と、有機材料のマスクを覆ってメモリセル間を電気的に分離させる絶縁層を形成する工程と、さらに、マスクの有機材料を溶解して、マスク上の絶縁層を選択的に除去する（即ち所謂リフトオフ法によりマスク上の絶縁層を選択的に除去する）工程とを有する。
抵抗変化素子を加工するマスクの上の絶縁層が選択的に除去されることから、マスクにより加工された抵抗変化素子において、２つの電極のうちの記録層上の電極（上部電極）の上にあったマスク及び絶縁層が除去されて、この電極が露出することになる。
これにより、この電極が露出した部分に配線層を形成して電極と接続すれば、配線層を電極と自己整合して接続することが可能になる。
【００２７】
また、ＲＩＥ法により絶縁層を開口して電極を露出させる方法や、ＣＭＰ法により研摩して電極を露出させる方法と比較して、記憶素子の材料に合わせた条件設定をする必要がなく、容易に電極を露出させて配線層と接続させることができる。
このように、容易に電極と配線層とを接続させることができるため、電極を厚く形成する必要がなく、電極を薄く形成して電極底面のパターンのばらつきを低減することが可能になる。
従って、記憶素子に新規の材料を用いても、容易に歩留まり良く記憶素子を製造することが可能になる。
【発明の効果】
【００２８】
上述の本発明によれば、電極底面のパターンのばらつきを低減することが可能になるため、各メモリセルの抵抗変化素子の特性のばらつきを低減することができる。
また、記憶素子に新規の材料を用いても、容易に歩留まり良く記憶素子を製造することが可能になるため、良好な記録特性を有する特定の材料を用いて記憶素子を構成することが可能になる。
【００２９】
従って、本発明により、電気特性等の特性が良好な記憶素子を、容易に安定して製造することが可能となる。
【発明を実施するための最良の形態】
【００３０】
本発明では、２つの電極の間に記録層を有して成り、前記２つの電極に極性の異なる電位を印加することによって、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成された記憶素子を製造する。
このように構成された記憶素子では、抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
このような記憶素子の形態としては、例えば、図３Ａ及び図３Ｂにそれぞれ断面図を示す構成が挙げられる。
【００３１】
図３Ａに断面図を示す記憶素子は、下部電極１と上部電極３の２つの電極の間に、単層の記録層２を有し、これら３層１，２，３の積層膜から成る抵抗変化素子１０によって、それぞれのメモリセルが構成されている。各メモリセルの抵抗変化素子１０の間は絶縁層４により分離されている。
【００３２】
記録層２は、下部電極１と上部電極３に極性の異なる電位を印加することによって、可逆的に抵抗値が変化する構成とする。
この単層の記録層２の材料としては、例えば、前述した（Ｐｒ０．７Ｃａ０．３）ＭｎＯ３等を用いることができる。
【００３３】
図３Ｂに断面図を示す記憶素子は、記録層２が、２層２Ａ，２Ｂの積層膜となっている。
そして、２層２Ａ，２Ｂを、例えば、２層とも、或いは一方の層のみが、極性の異なる電位を印加することによって可逆的に抵抗値が変化する構成とする。
２層２Ａ，２Ｂとも抵抗値が変化する構成では、例えば組成や材料を異ならせた２層を積層する。例えば、前述したＧｅＳｅ／ＡｇＧｅＳｅ等を用いることができる。
一方の層のみが抵抗値が変化する構成では、他方の層は、抵抗値を変化させるためのキャリア等を供給する、抵抗値が変化する層の特性を良好にする、電極１，３との反応や元素拡散を抑制する、等の目的で設けられる。
【００３４】
また、本発明製法により製造する記憶素子として、例えば前述した特許文献１に記載されている構成のように、記録層２として、２つの電極１，３の間に、Ａｇ，Ｃｕ，Ｚｎ等のイオン源となる金属元素を含むイオン導電体を挟んだ構造の抵抗変化素子１０から成る構成を採用することも可能である。
この構成では、イオン源となる金属元素（Ａｇ，Ｃｕ，Ｚｎ等）を含んで記録層２を構成することにより、２つの電極１，３間に電圧を印加した場合に、イオン源となる金属元素がイオンとして拡散するため、これにより記録層２の抵抗値或いはキャパシタンス等の電気特性が変化するので、この特性を利用して情報を記録することができる。
【００３５】
この構成の記憶素子の場合、例えば、図３Ｂに示す記録層２の２層２Ａ，２Ｂのうち１層又は２層を、イオン源となる金属元素（Ａｇ，Ｃｕ，Ｚｎ等）を含む構成とすると共に、記録層２の２層２Ａ，２Ｂのうち１層を、上記金属元素のイオンが移動して抵抗値が変化する構成とすることが可能である。
【００３６】
金属元素のイオンが移動して抵抗値が変化する層は、絶縁体或いは半導体から成り、比較的抵抗値が高い高抵抗層とすることが望ましい。
この高抵抗層としては、例えば、希土類元素を含有する酸化物や窒化物から成る構成が考えられる。
【００３７】
そして、図３Ｂに示す記録層２の２層２Ａ，２Ｂのうち、一方をイオン源となる金属元素（Ａｇ，Ｃｕ，Ｚｎ等）を含む層（以下イオン源層と呼ぶ）として、他方を高抵抗層として、これらイオン源層及び高抵抗層を積層した構成とすることができる。
【００３８】
イオン源層は、好ましくは、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する構成とする。
さらに好ましくは、イオン源元素としてＣｕを含み、カルコゲナイド元素としてＴｅを含む、即ちイオン源層がＣｕＴｅを含む構成とする。Ｃｕ及びＴｅを含むことにより、他のイオン源元素（Ａｇ，Ｚｎ）やカルコゲナイド元素（Ｓ，Ｓｅ）を用いた場合と比較して、イオン源層の抵抗値を小さくすることができる。
【００３９】
各メモリセルの抵抗変化素子１０を分離する絶縁層４の材料としては、一般的な半導体デバイスで使用されているＳｉＯ２の他にも、ＡｌやＴａの酸化物又は窒化物を用いることができる。
【００４０】
続いて、本発明の記憶素子の製造方法の実施の形態として、図３Ａや図３Ｂに示した記憶素子を製造する方法を説明する。
【００４１】
まず、図１Ａに示すように、下部電極１・記録層２・上部電極３の各層を順次成膜して、記憶素子を構成する抵抗変化素子の積層膜を形成する。
次に、上部電極３の上にフォトレジストを堆積して、このフォトレジストを露光・現像することにより、図１Ｂに示すように、メモリセルのパターンに対応したレジストマスク１１を形成する。
【００４２】
次に、レジストマスク１１を用いて、上部電極３及び記録層２に対して、イオンミリング法又はＲＩＥ法によって、順次エッチングを行う。これにより、図１Ｃに示すように、上部電極３及び記録層２をパターニングする。
【００４３】
なお、図１Ｃでは、上部電極３及び記録層２をパターニングしたが、記憶素子の構成によっては、下部電極１の一部又は全部をもパターニングすることや、上部電極３のみをパターニングすることもある。
【００４４】
続いて、図２Ｄに示すように、レジストマスク１１を覆って全面的に、絶縁層４を堆積させる。
【００４５】
次に、リフトオフ法により、レジストマスク１１及びレジストマスク１１上の絶縁層４を除去する。
このとき、有機溶剤等、レジストマスク１１を溶解する液体を用いると共に、超音波洗浄機、高圧で溶解液を噴出するジェット洗浄機、もしくは、超音波洗浄機及びジェット洗浄機を組み合わせた洗浄方法を用いる。
これにより、図２Ｅに示すように、パターニングされた記録層２及び上部電極３の外側のみに絶縁層４が残ることになる。
【００４６】
続いて、図示しないが、上部電極３に接続するように配線層を形成した後、配線層をパターニングして、上部電極３に接続する配線を形成する。
このようにして、記憶素子を製造することができる。
【００４７】
上述した本実施の形態の製造方法によれば、レジストマスク１１を用いて上部電極３及び記録層２をパターニングした後に、レジストマスク１１を覆って絶縁層４を堆積させ、さらにリフトオフ法により、レジストマスク１１を溶解してレジストマスク１１上の絶縁層４を除去することにより、パターニングされた記録層２及び上部電極３の外側のみに絶縁層４が残り、上部電極３を露出させることができる。
これにより、上部電極３が露出した部分に配線層を形成して、配線層を上部電極３と自己整合して接続することが可能になる。
【００４８】
また、ＲＩＥ法により絶縁層４を開口して上部電極３を露出させる方法や、ＣＭＰ法により研摩して上部電極３を露出させる方法と比較して、記憶素子の材料に合わせた条件設定をする必要がなく、容易に上部電極３を露出させて配線層と接続させることができる。
このように、容易に上部電極３と配線層とを接続させることができるため、上部電極３を厚く形成する必要がなく、上部電極３を薄く形成して電極底面のパターンのばらつきを低減することが可能になる。上部電極３の膜厚を、例えば２０ｎｍ以下と薄くしても、問題なく記憶素子を製造することができる。
そして、上部電極３の電極底面のパターンのばらつきを低減することが可能になるため、各メモリセルの抵抗変化素子の特性のばらつきを低減することができる。
【００４９】
従って、記憶素子に新規の材料を用いても、容易に歩留まり良く記憶素子を製造することが可能になる。これにより、良好な記録特性を有する特定の材料を用いて記憶素子を構成することが可能になる。
また、高い信頼性を有し、電気特性等の特性が良好な記憶素子を、容易に安定して製造することが可能となる。
【００５０】
ここで、本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）の一形態の概略構成図（断面図）を図４に示す。
【００５１】
この記憶装置（メモリ）は、抵抗変化素子を用いた記憶素子によってメモリセルを構成し、このメモリセルを多数配置した構成となっている。
そして、図４に示すように、ＭＯＳトランジスタ（図示せず）から繋がるコンタクト層２１の直上に、下部電極１・記録層２・上部電極３から成る抵抗変化素子が形成されている。上部電極３の上には、配線層２２が接続されている。
【００５２】
この構成の記憶装置（メモリ）を製造する際には、抵抗変化素子の積層膜（下部電極１・記録層２・上部電極３）に、フォトリソグラフィ技術及びリフトオフ法を適用して、各メモリセルの抵抗変化素子を分離する。
【００５３】
この構造の利点は、コンタクト層２１の直上にメモリセルを構成する抵抗変化素子の積層膜が配置されているので、各メモリセルの面積占有率を少なくすることができ、多くの抵抗変化素子を搭載することが可能で、大容量のメモリ製作が可能となることである。
【００５４】
また、本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）の他の形態の概略構成図（断面図）を図５に示す。
この記憶装置（メモリ）は、図５に示すように、下部電極１を、ＭＯＳトランジスタから繋がるコンタクト層２１上から他の部分へ引き回した構成としている点が、図４に示した構成と異なっている。
この構成の記憶装置を製造する際には、抵抗変化素子の積層膜（下部電極１・記録層２・上部電極３）のうち、記録層２及び上部電極３に、フォトリソグラフィ技術及びリフトオフ法を適用して、各メモリセルの抵抗変化素子を分離する。下部電極１は、記録層２及び上部電極３とは別に、予めコンタクト層２１上からメモリセルとなる部分にわたるようにパターニングする。
【００５５】
この構造の利点は、記録層２の直下の下部電極１は、コンタクト層２１から外れた平坦性が良好な面上にあるため、下部電極１及び記録層２を、さらに良好な状態で成膜することができることである。
【００５６】
ところで、前述したように、イオン源となる元素を含有するイオン源層と、抵抗値が高くイオンが移動することにより抵抗値が変化する高抵抗層とを積層して、記録層２を構成した場合には、高抵抗層が膜面方向に導通しない。
このことから、抵抗変化素子の積層膜のうち少なくとも高抵抗層を含む１層以上を、隣接するメモリセルの抵抗変化素子で共通に形成することが可能である。
この場合、抵抗変化素子の積層膜の２つの電極１，３のうち、少なくとも一方の電極を絶縁層によりメモリセル毎に分離すれば、各メモリセルを独立して動作させることができる。
【００５７】
このように隣接するメモリセルで高抵抗層等を共通に形成した構成を有し、本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）の他の形態の概略構成図（断面図）を図６に示す。
この記憶装置（メモリ）は、図６に示すように、下部電極１及び記録層２を、図示した部分全体のメモリセルで共通に形成している。
この構成の記憶装置を製造する際には、抵抗変化素子の積層膜（下部電極１・記録層２・上部電極３）のうち、上部電極３のみに、フォトリソグラフィ技術及びリフトオフ法を適用して、各メモリセルの抵抗変化素子を分離する。
この場合、下部電極１及び記録層２を共通に形成しているため、これら各層１，２を、メモリセル毎に微細にパターニングする必要がなく、広い面積で、かつ容易にパターニングすることができることから、記憶素子を容易に歩留まり良く製造することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。
【００５８】
ところで、図１Ａ〜図２Ｅに示した実施の形態では、絶縁層４を、記録層２及び上部電極３の合計の厚さよりやや厚い程度に形成していたが、絶縁層をもっと厚く形成して、リフトオフ法により選択的に除去した後に、接続孔が残るようにしてもよい。
その場合を次に示す。
【００５９】
本発明の記憶素子の製造方法の他の実施の形態を説明する。
まず、図１Ａ〜図１Ｃに示したと同様に、レジストマスク１１を用いて、上部電極３及び記録層２をパターニングする。
次に、図７Ａに示すように、図２Ｄに示した工程よりも、絶縁層４を厚く形成する。
即ち、抵抗変化素子の積層膜のうち、記録層２及び上部電極３の合計の厚さと比較して、充分に厚く絶縁層４を形成する。
【００６０】
その後、リフトオフ法により、レジストマスク１１及びレジストマスク１１上の絶縁層４を除去する。
これにより、図７Ｂに示すように、パターニングされた記録層２及び上部電極３の外側のみに絶縁層４が残り、上部電極３の上に絶縁層４が開口を有した状態になる。
本実施の形態では、この絶縁層４の開口を、上部電極３と配線層との接続孔として用いる。
【００６１】
次に、絶縁層４の開口（接続孔）を埋めて、かつ上部電極３に接続するように、配線層を形成する。
その後、配線層をパターニングして、上部電極３に接続する配線を形成する。
このようにして、記憶素子を製造することができる。
【００６２】
上述の本実施の形態の製造方法によれば、先の実施の形態の製造方法と同様に、上部電極３が露出した部分に配線層を形成して、配線層を上部電極３と自己整合して接続することが可能になる。
また、ＲＩＥ法により絶縁層４を開口して上部電極３を露出させる方法や、ＣＭＰ法により研摩して上部電極３を露出させる方法と比較して、記憶素子の材料に合わせた条件設定をする必要がなく、容易に上部電極３を露出させて配線層と接続させることができる。
これにより、上部電極３を薄く形成して電極底面のパターンのばらつきを低減することが可能になる。上部電極３の膜厚を、例えば２０ｎｍ以下と薄くしても、問題なく記憶素子を製造することができる。
そして、上部電極３の電極底面のパターンのばらつきを低減することが可能になるため、各メモリセルの抵抗変化素子の特性のばらつきを低減することができる。
【００６３】
従って、記憶素子に新規の材料を用いても、容易に歩留まり良く記憶素子を製造することが可能になる。これにより、良好な記録特性を有する特定の材料を用いて記憶素子を構成することが可能になる。
また、高い信頼性を有し、電気特性等の特性が良好な記憶素子を、容易に安定して製造することが可能となる。
【００６４】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００６５】
【図１】Ａ〜Ｃ  本発明の記憶素子の製造方法の一実施の形態の製造工程図である。
【図２】Ｄ、Ｅ  本発明の記憶素子の製造方法の一実施の形態の製造工程図である。
【図３】Ａ、Ｂ  本発明の製造方法を適用する記憶素子の形態を示す概略断面図である。
【図４】本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）の一形態の概略構成図（断面図）である。
【図５】本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）の他の形態の概略構成図（断面図）である。
【図６】本発明製造方法により製造される記憶素子を備えた記憶装置（メモリ）のさらに他の形態の概略構成図（断面図）である。
【図７】Ａ、Ｂ  本発明の記憶素子の製造方法の他の実施の形態の製造工程図である。
【符号の説明】
【００６６】
１  下部電極、２  記録層、３  上部電極、４  絶縁層、１０  抵抗変化素子、１１  レジストマスク、２１  コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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