(57)【要約】【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。【解決手段】この半導体装置では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａは、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成された金属含有層９ａと、金属含有層９ａ上に形成され、ゲート絶縁膜７ａの金属含有層９ａにより覆われていない部分に接触する下部ポリシリコン層１０ａとを含み、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂは、ゲート絶縁膜２７ａを部分的に覆うように形成された金属含有層２９ａと、金属含有層２９ａ上に形成され、ゲート絶縁膜２７ａの金属含有層２９ａにより覆われていない部分に接触する下部ポリシリコン層３０ａとを含み、ゲート電極８ａおよびゲート電極８ｂは、互いに異なる金属（ＨｆおよびＰｔ）を含む。【選択図】図１
2006339208.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、
前記第１チャネル領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、
前記第２チャネル領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを備え、
前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、対応する前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を部分的に覆うように形成された金属含有層と、前記金属含有層上に形成され、対応する前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の前記金属含有層により覆われていない部分に接触する半導体層とを含み、
前記第１ゲート電極および前記第２ゲート電極は、互いに異なる金属を含む、半導体装置。
【請求項２】
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、互いに異なる材料からなる、請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、前記金属含有層上に形成される下部半導体層と、前記下部半導体層上に形成され、前記下部半導体層の厚みよりも大きい厚みを有する上部半導体層とを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第１ゲート電極は、前記第１ゲート絶縁膜を部分的に覆うように形成された第１金属含有層と、前記第１金属含有層上に前記第１ゲート絶縁膜の前記第１金属含有層により覆われていない部分に接触するように形成された第１半導体層とを含み、
前記第２ゲート電極は、前記第２ゲート絶縁膜を部分的に覆うように形成された第２金属含有層と、前記第２金属含有層上に前記第２ゲート絶縁膜の前記第２金属含有層により覆われていない部分に接触するように形成された第２半導体層とを含み、
前記第１金属含有層および前記第２金属含有層は、互いに異なる金属を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ソース／ドレイン領域は、ｎ型であるとともに、前記第２ソース／ドレイン領域は、ｐ型であり、
前記第１金属含有層は、前記第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する金属を含み、
前記第２金属含有層は、前記第２半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する金属を含む、請求項４に記載の半導体装置。
【請求項６】
前記第１ゲート電極は、前記第１ゲート絶縁膜を部分的に覆うように形成された前記金属含有層と、前記金属含有層上に、前記第１ゲート絶縁膜の前記金属含有層により覆われていない部分に接触するように形成された前記半導体層とを含み、
前記第２ゲート電極は、前記第２ゲート絶縁膜上に形成された金属シリサイド層からなり、
前記金属含有層および前記金属シリサイド層は、互いに異なる金属を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ソース／ドレイン領域は、ｎ型であるとともに、前記第２ソース／ドレイン領域は、ｐ型であり、
前記金属含有層は、前記半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する金属を含み、
前記金属シリサイド層は、シリコンの伝導帯と価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する金属を含む、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、第１導電型のソース／ドレイン領域と、第２導電型のソース／ドレイン領域とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ｎ型のソース／ドレイン領域とｎ型のポリシリコン層からなるゲート電極とを有するｎチャネルＭＯＳトランジスタと、ｐ型のソース／ドレイン領域とｐ型のポリシリコン層からなるゲート電極とを有するｐチャネルＭＯＳトランジスタとによって構成されたデュアルゲートＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。この従来のデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極をポリシリコン層によって形成しているので、ゲート電極の空乏化が生じるという不都合がある。そこで、このゲート電極の空乏化の問題点を解消することが可能なデュアルゲートＣＭＯＳが提案されている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を金属層により形成することによって、半導体（ポリシリコン）からなるゲート電極の空乏化の問題点を解消している。
【０００４】
【特許文献１】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１において提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を、それぞれ、対応するゲート絶縁膜の上面全体を覆うように形成した金属層のみによって構成しているので、ゲート電極と、ゲート絶縁膜およびソース／ドレイン領域が形成された基板との熱膨張係数の差が大きくなるという不都合がある。これにより、１０００℃程度の熱処理後には、ゲート電極と、ゲート絶縁膜および基板との間に働く応力が増大するので、この応力に起因して基板における電子移動度が劣化するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、本発明の一の局面における半導体装置は、半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、第１チャネル領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、第２チャネル領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを備えている。また、第１ゲート電極および第２ゲート電極の少なくとも一方は、対応する第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成された金属含有層と、金属含有層上に形成され、対応する第１ゲート絶縁膜および第２ゲート絶縁膜の金属含有層により覆われていない部分に接触する半導体層とを含み、第１ゲート電極および第２ゲート電極は、互いに異なる金属を含む。
【０００８】
この一の局面による半導体装置では、上記のように、第１ゲート電極および第２ゲート電極の少なくとも一方が、対応する第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成された金属含有層を含むように構成することによって、ゲート電極をゲート絶縁膜上に形成された半導体層のみによって構成する場合と異なり、第１および第２ゲート電極の少なくとも一方の空乏化を抑制することができる。また、第１ゲート電極および第２ゲート電極の少なくとも一方が、対応する第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成された金属含有層と、金属含有層上に形成され、対応する第１ゲート絶縁膜および第２ゲート絶縁膜の金属含有層により覆われていない部分に接触する半導体層とを含むように構成することによって、金属層がゲート絶縁膜の全面を覆うように構成する場合に比べて、金属含有層と、対応する第１（第２）ゲート絶縁膜および半導体領域との間に働く応力を低減することができる。これにより、金属含有層と、ゲート絶縁膜および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。また、第１ゲート電極および第２ゲート電極が互いに異なる金属を含むように構成することによって、たとえば、第１ソース／ドレイン領域、第１ゲート絶縁膜および第１ゲート電極によりｎチャネルトランジスタを構成するとともに、第２ソース／ドレイン領域、第２ゲート絶縁膜および第２ゲート電極によりｐチャネルトランジスタを構成する場合には、第１ゲート電極および第２ゲート電極に含まれる互いに異なる金属により、ｎチャネルトランジスタの第１ゲート電極の仕事関数と、ｐチャネルトランジスタの第２ゲート電極の仕事関数とを個別に調節することができる。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタを含む半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタのしきい値電圧を個別に適切な値に調節することができる。
【０００９】
上記一の局面による半導体装置において、好ましくは、第１ゲート絶縁膜および第２ゲート絶縁膜は、互いに異なる材料からなる。この場合に、第１ソース／ドレイン領域、第１ゲート絶縁膜および第１ゲート電極によりｎチャネルトランジスタを構成するとともに、第２ソース／ドレイン領域、第２ゲート絶縁膜および第２ゲート電極によりｐチャネルトランジスタを構成すれば、互いに異なる材料からなる第１ゲート絶縁膜および第２ゲート絶縁膜により、ｎチャネルトランジスタの第１ゲート絶縁膜と第１ゲート電極との界面において第１ゲート電極のフェルミレベルがピニングされる中心である電荷中性点と、ｐチャネルトランジスタの第２ゲート絶縁膜と第２ゲート電極との界面において第２ゲート電極のフェルミレベルがピニングされる中心である電荷中性点とが位置するエネルギレベルを個別に設定することができる。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタを含む半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極のフェルミレベルがピニングされる中心である電荷中性点を個別に適切なエネルギレベルに設定することができる。
【００１０】
上記一の局面による半導体装置において、好ましくは、半導体層は、金属含有層上に形成される下部半導体層と、下部半導体層上に形成され、下部半導体層の厚みよりも大きい厚みを有する上部半導体層とを含む。このように構成すれば、たとえば、金属含有層上に下部半導体層を形成した状態で酸を用いたウェットエッチング工程や基板のクリーニング工程を行う場合にも、下部半導体層により、上記の工程において金属含有層が除去されるのを抑制することができる。また、第１ゲート電極および第２ゲート電極の少なくとも一方の半導体層が、金属含有層上に形成される下部半導体層と、下部半導体層上に形成され、下部半導体層の厚みよりも大きい厚みを有する上部半導体層とを含むように構成することによって、下部半導体層の厚みは、上部半導体層と下部半導体層とを加えた半導体層の厚みよりも小さくなるので、金属含有層上の厚みの小さい下部半導体層の所定の領域をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により除去する場合に、容易に、その所定の領域を除去することができる。
【００１１】
上記一の局面による半導体装置において、好ましくは、第１ゲート電極は、第１ゲート絶縁膜を部分的に覆うように形成された第１金属含有層と、第１金属含有層上に第１ゲート絶縁膜の第１金属含有層により覆われていない部分に接触するように形成された第１半導体層とを含み、第２ゲート電極は、第２ゲート絶縁膜を部分的に覆うように形成された第２金属含有層と、第２金属含有層上に第２ゲート絶縁膜の第２金属含有層により覆われていない部分に接触するように形成された第２半導体層とを含み、第１金属含有層および第２金属含有層は、互いに異なる金属を含む。このように構成すれば、第１ゲート電極の第１金属含有層および第２ゲート電極の第２金属含有層により、第１ゲート電極および第２ゲート電極の両方の空乏化を抑制することができる。また、第１ゲート電極が第１ゲート絶縁膜を部分的に覆うように形成された第１金属含有層と、第１金属含有層上に第１ゲート絶縁膜の第１金属含有層により覆われていない部分に接触するように形成された第１半導体層とを含むとともに、第２ゲート電極が第２ゲート絶縁膜を部分的に覆うように形成された第２金属含有層と、第２金属含有層上に第２ゲート絶縁膜の第２金属含有層により覆われていない部分に接触するように形成された第２半導体層とを含むことによって、第１および第２金属含有層の両方と、ゲート絶縁膜および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。
【００１２】
この場合において、好ましくは、第１ソース／ドレイン領域は、ｎ型であるとともに、
第２ソース／ドレイン領域は、ｐ型であり、第１金属含有層は、第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側に準位を形成する金属を含み、第２金属含有層は、第２半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも価電子帯側に準位を形成する金属を含む。このように構成すれば、第１金属含有層に含まれる第１半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成する金属により、ｎ型の第１ソース／ドレイン領域を含むｎチャネルトランジスタの第１ゲート電極のフェルミレベルを第１半導体層の伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルトランジスタの第１ゲート電極の仕事関数を小さくする方向に調節することができるので、ｎチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。また、第２金属含有層に含まれる第２半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも価電子帯側に準位を形成する金属により、ｐ型の第２ソース／ドレイン領域を含むｐチャネルトランジスタの第２ゲート電極のフェルミレベルを第２半導体層の価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルトランジスタの第２ゲート電極の仕事関数を大きくする方向に調節することができるので、ｐチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルトランジスタおよびｐチャネルトランジスタによって構成される半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のしきい値電圧を低下する方向に調節することができる。
【００１３】
上記一の局面による半導体装置において、好ましくは、第１ゲート電極は、第１ゲート絶縁膜を部分的に覆うように形成された金属含有層と、金属含有層上に、第１ゲート絶縁膜の金属含有層により覆われていない部分に接触するように形成された半導体層とを含み、第２ゲート電極は、第２ゲート絶縁膜上に形成された金属シリサイド層からなり、金属含有層および金属シリサイド層は、互いに異なる金属を含む。このように構成すれば、第１ゲート電極の金属含有層および第２ゲート電極の金属シリサイド層により、第１ゲート電極および第２ゲート電極の両方の空乏化を抑制することができる。また、第１ゲート電極が第１ゲート絶縁膜を部分的に覆うように形成された金属含有層と、金属含有層上に第１ゲート絶縁膜の金属含有層により覆われていない部分に接触するように形成された半導体層とを含むことによって、金属含有層と、第１ゲート絶縁膜および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。
【００１４】
この場合において、好ましくは、第１ソース／ドレイン領域は、ｎ型であるとともに、第２ソース／ドレイン領域は、ｐ型であり、金属含有層は、半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側に準位を形成する金属を含み、金属シリサイド層は、シリコンの伝導帯と価電子帯との中間のエネルギレベルよりも価電子帯側に準位を形成する金属を含む。このように構成すれば、金属含有層に含まれる半導体層（たとえば、シリコン層）の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成する金属により、ｎ型の第１ソース／ドレイン領域を含むｎチャネルトランジスタの第１ゲート電極のフェルミレベルを半導体層（シリコン層）の伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルトランジスタの第１ゲート電極の仕事関数を小さくする方向に調節することができるので、ｎチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。また、金属シリサイド層に含まれるシリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも価電子帯側に準位を形成する金属により、ｐ型の第２ソース／ドレイン領域を含むｐチャネルトランジスタの第２ゲート電極のフェルミレベルをシリコンの価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルトランジスタの第２ゲート電極の仕事関数をゲート電極がシリコン層からなる場合に比べて大きくする方向に調節することができるので、ｐチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルトランジスタおよびｐチャネルトランジスタによって構成される半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のしきい値電圧を低下する方向に調節することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳの構造を示した断面図である。まず、図１を参照して、本発明の第１実施形態によるＣＭＯＳの構造について説明する。
【００１７】
第１実施形態によるＣＭＯＳでは、図１に示すように、ｐ型のシリコン基板１の所定領域にＳｉＯ２からなる素子分離絶縁膜２が形成されている。なお、シリコン基板１は、本発明の「半導体領域」の一例である。また、第１実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ５０ａの形成領域では、ｐ型のチャネル領域３ａを挟むように所定の間隔を隔てて、一対のｎ型のソース／ドレイン領域４ａがシリコン基板１に形成されている。なお、ｐ型のチャネル領域３ａは、本発明の「第１チャネル領域」の一例であり、ｎ型のソース／ドレイン領域４ａは、本発明の「第１ソース／ドレイン領域」の一例である。また、ｎ型のソース／ドレイン領域４ａは、ｎ型高濃度不純物領域５ａと、ｎ型高濃度不純物領域５ａよりも低い不純物濃度を有するｎ型低濃度不純物領域６ａとによって構成されている。ｎ型低濃度不純物領域６ａは、ｎ型高濃度不純物領域５ａの後述するゲート電極８ａ側で、かつ、ｎ型高濃度不純物領域５ａよりも浅い領域に形成されている。
【００１８】
また、ｐ型のチャネル領域３ａ上には、ゲート絶縁膜７ａが形成されている。なお、このゲート絶縁膜７ａは、本発明の「第１ゲート絶縁膜」の一例である。また、ゲート絶縁膜７ａは、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜であるＨｆＯｘ膜によって形成されている。ゲート絶縁膜７ａがＨｆＯｘ膜からなることによって、ＨｆＯｘ膜中のＨｆの作用により、ゲート絶縁膜７ａと、後述するゲート電極８ａとの界面において、ｎチャネルＭＯＳトランジスタ５０ａを構成するゲート電極８ａのフェルミレベルがピニングされる中心である電荷中性点は、シリコンの伝導帯側に位置する。また、ゲート絶縁膜７ａを構成するＨｆＯｘ膜は、３．９よりも高い比誘電率を有するとともに、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有する。また、ゲート絶縁膜７ａ上には、ゲート電極８ａが形成されている。なお、このゲート電極８ａは、本発明の「第１ゲート電極」の一例である。ゲート電極８ａは、ゲート絶縁膜７ａ上に形成された金属含有層９ａと、金属含有層９ａ上に形成されたｎ＋型の下部ポリシリコン層１０ａと、下部ポリシリコン層１０ａ上に形成されたｎ＋型の上部ポリシリコン層１１ａとによって構成されている。なお、金属含有層９ａは、本発明の「第１金属含有層」の一例である。また、下部ポリシリコン層１０ａは、本発明の「下部半導体層」および「第１半導体層」の一例であり、上部ポリシリコン層１１ａは、本発明の「上部半導体層」の一例である。
【００１９】
また、金属含有層９ａは、約３ｎｍ未満の小さい平均膜厚（成膜時）を有している。このように、金属含有層９ａを小さい膜厚で形成することにより、金属含有層９ａは、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成されている。また、金属含有層９ａは、ＴａＮと、Ｈｆシリサイド（ＨｆＳｉ）とを含有している。この金属含有層９ａに含まれるＴａＮは、シリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）近傍に準位を形成するとともに、Ｈｆシリサイド（ＨｆＳｉ）は、シリコンの伝導帯近傍に準位を形成する。また、ｎ＋型の下部ポリシリコン層１０ａは、金属含有層９ａの隣接するドット間の領域を介して、ゲート絶縁膜７ａの金属含有層９ａによって覆われていない部分に接触している。この下部ポリシリコン層１０ａは、約１０ｎｍの膜厚を有している。また、ｎ＋型の下部ポリシリコン層１０ａは、シリコンの伝導帯近傍に位置するフェルミレベルを有する。また、ｎ＋型の上部ポリシリコン層１１ａは、下部ポリシリコン層１０ａの膜厚（約１０ｎｍ）よりも大きい約１００ｎｍの膜厚を有している。また、ゲート電極８ａおよびゲート絶縁膜７ａの両側の側面には、それぞれ、ＳｉＯ２からなるサイドウォール絶縁膜１２ａが形成されている。上記したｐ型のチャネル領域３ａ、一対のｎ型のソース／ドレイン領域４ａ、ゲート絶縁膜７ａおよびゲート電極８ａによって、ｎチャネルＭＯＳトランジスタ５０ａが構成されている。
【００２０】
一方、第１実施形態によるＣＭＯＳを構成するｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、図１に示すように、シリコン基板１にｎ型ウェル領域１３が形成されている。そして、ｎ型ウェル領域１３内には、ｎ型のチャネル領域３ｂを挟むように所定の間隔を隔てて一対のｐ型のソース／ドレイン領域４ｂが形成されている。なお、ｎ型のチャネル領域３ｂは、本発明の「第２チャネル領域」の一例であり、ｐ型のソース／ドレイン領域４ｂは、本発明の「第２ソース／ドレイン領域」の一例である。また、ｐ型のソース／ドレイン領域４ｂは、ｐ型高濃度不純物領域５ｂと、ｐ型高濃度不純物領域５ｂよりも低い不純物濃度を有するｐ型低濃度不純物領域６ｂとによって構成されている。ｐ型低濃度不純物領域６ｂは、ｐ型高濃度不純物領域５ｂの後述するゲート電極８ｂ側で、かつ、ｐ型高濃度不純物領域５ｂよりも浅い領域に形成されている。
【００２１】
また、ｎ型のチャネル領域３ｂ上には、ゲート絶縁膜２７ａが形成されている。なお、ゲート絶縁膜２７ａは、本発明の「第２ゲート絶縁膜」の一例である。第１実施形態では、このｐチャネルＭＯＳトランジスタ５０ｂのゲート絶縁膜２７ａは、ｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａを構成するＨｆＯｘ膜と異なる高誘電率（Ｈｉｇｈ−ｋ）絶縁膜であるＡｌ２Ｏ３膜からなる。ゲート絶縁膜２７ａがＡｌ２Ｏ３膜からなることによって、Ａｌ２Ｏ３膜中のＡｌの作用により、ゲート絶縁膜２７ａと、後述するゲート電極８ｂとの界面において、ゲート電極８ｂのフェルミレベルがピニングされる中心である電荷中性点は、シリコンの価電子帯側に位置する。また、Ａｌ２Ｏ３膜からなるゲート絶縁膜２７ａは、酸化膜（ＳｉＯ２）換算膜厚で約６ｎｍ以下の厚みを有している。また、ゲート絶縁膜２７ａ上には、ゲート電極８ｂが形成されている。なお、このゲート電極８ｂは、本発明の「第２ゲート電極」の一例である。ゲート電極８ｂは、ゲート絶縁膜２７ａ上に形成された金属含有層２９ａと、金属含有層２９ａ上に形成されたｐ＋型の下部ポリシリコン層３０ａと、下部ポリシリコン層３０ａ上に形成されたｐ＋型の上部ポリシリコン層１１ｂとによって構成されている。なお、金属含有層２９ａは、本発明の「第２金属含有層」の一例である。また、下部ポリシリコン層３０ａは、本発明の「下部半導体層」および「第２半導体層」の一例であり、上部ポリシリコン層１１ｂは、本発明の「上部半導体層」の一例である。
【００２２】
また、金属含有層２９ａは、約３ｎｍ未満の小さい平均膜厚（成膜時）を有している。また、金属含有層２９ａは、上記したｎチャネルＭＯＳトランジスタ５０ａの金属含有層９ａと同様に、ゲート絶縁膜２７ａを部分的に覆うようにドット状に形成されている。また、金属含有層２９ａは、ＴａＮと、Ｐｔシリサイド（Ｐｔ−Ｓｉ）とを含有している。このように、第１実施形態では、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの金属含有層２９ａが、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの金属含有層９ａに含まれるＨｆシリサイドと異なる金属（Ｐｔ）を含有するＰｔシリサイドを含んでいる。また、金属含有層２９ａに含まれるＴａＮは、９００℃程度の熱処理後には、シリコンのミッドギャップ近傍に対応する実効仕事関数を有する。また、金属含有層２９ａに含まれるＰｔシリサイド（ＰｔＳｉ）は、シリコンの価電子帯近傍に準位を形成する。金属含有層２９ａに含まれるＰｔシリサイド（ＰｔＳｉ）は、バルクとしてはシリコンの価電子帯近傍に対応する仕事関数を有する材料であり、界面反応や界面電荷などの影響を受けなければ実効仕事関数もシリコンの価電子帯近傍の値を取る。また、ｐ＋型の下部ポリシリコン層３０ａは、金属含有層２９ａのドット間の領域を介して、ゲート絶縁膜２７ａの金属含有層２９ａによって覆われていない部分に接触している。この下部ポリシリコン層３０ａは、約１０ｎｍの膜厚を有している。また、ｐ＋型の下部ポリシリコン層３０ａは、シリコンの価電子帯近傍に位置するフェルミレベルを有する。また、ｐ＋型の上部ポリシリコン層１１ｂは、下部ポリシリコン層３０ａの膜厚（約１０ｎｍ）よりも大きい約１００ｎｍの膜厚を有している。また、ゲート電極８ｂおよびゲート絶縁膜２７ａの両側の側面には、それぞれ、ＳｉＯ２からなるサイドウォール絶縁膜１２ｂが形成されている。上記したｎ型のチャネル領域３ｂ、一対のｐ型のソース／ドレイン領域４ｂ、ゲート絶縁膜２７ａおよびゲート電極８ｂによって、ｐチャネルＭＯＳトランジスタ５０ｂが構成されている。
【００２３】
また、素子分離絶縁膜２、ｎ型のソース／ドレイン領域４ａのｎ型高濃度不純物領域５ａ、ｐ型のソース／ドレイン領域４ｂのｐ型高濃度不純物領域５ｂ、ゲート電極８ａ（８ｂ）およびサイドウォール絶縁膜１２ａ（１２ｂ）上を覆うように、約２００ｎｍの厚みを有するＳｉＯ２膜からなる層間絶縁膜１４が形成されている。この層間絶縁膜１４には、それぞれ、一対のｎ型のソース／ドレイン領域４ａ、一対のｐ型のソース／ドレイン領域４ｂ、ｎ＋型の上部ポリシリコン層１１ａおよびｐ＋型の上部ポリシリコン層１１ｂに達するコンタクトホール１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅおよび１５ｆが形成されている。このコンタクトホール１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅおよび１５ｆ内には、それぞれ、タングステンからなるプラグ１６ａ、１６ｂ、１６ｃ、１６ｄ、１７ａおよび１７ｂが埋め込まれている。
【００２４】
また、層間絶縁膜１４上には、プラグ１６ａに接続するように、配線１８が形成されているとともに、プラグ１６ｂとプラグ１６ｃとを接続するように、配線１９が形成されている。これにより、ｎチャネルＭＯＳトランジスタ５０ａの一方のソース／ドレイン領域４ａと、ｐチャネルＭＯＳトランジスタ５０ｂの一方のソース／ドレイン領域４ｂとは、プラグ１６ｂ、１６ｃおよび配線１９を介して接続されている。また、層間絶縁膜１４上には、プラグ１６ｄに接続するように、配線２０が形成されている。また、層間絶縁膜１４上には、プラグ１７ａおよび１７ｂに接続するように、配線２１ａおよび２１ｂがそれぞれ形成されている。また、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとは、プラグ１７ａおよび１７ｂと、配線２１ａおよび２１ｂとを介して接続されている。
【００２５】
図２〜図１５は、本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１〜図１５を参照して、本発明の第１実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００２６】
まず、図２に示すように、ｐ型のシリコン基板１のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域にｎ型ウェル領域１３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリコン基板１の素子分離絶縁膜２に対応する部分を除去した後、ＳｉＯ２膜（図示せず）を形成する。そして、そのＳｉＯ２膜の余分な堆積部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法により除去することによって、ＳｉＯ２膜からなる素子分離絶縁膜２（図２参照）を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて、全面を覆うようにＨｆＯｘ膜からなるゲート絶縁膜７を形成する。このＨｆＯｘ膜からなるゲート絶縁膜７は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有するように形成する。
【００２７】
その後、第１実施形態では、ゲート絶縁膜７上に、ＣＶＤ法を用いて約１ｎｍの平均膜厚（成膜時）を有するＴａＮ膜を堆積するとともに、スパッタ法を用いて約１ｎｍ未満の平均膜厚（成膜時）を有するＨｆ膜を堆積する。この際、ＴａＮ膜およびＨｆ膜は、ゲート絶縁膜７上に層状には堆積されない。すなわち、ＴａＮ膜およびＨｆ膜は、それぞれ、ゲート絶縁膜７上に部分的に混在した状態で形成されると考えられる。このようにして、ゲート絶縁膜７上に約３ｎｍ未満の平均膜厚（成膜時）を有するとともに、ＨｆおよびＴａＮを含有する金属含有層９が形成される。この後、ＣＶＤ法を用いて、金属含有層９上に約１０ｎｍの厚みを有するアモルファスシリコン層１０を堆積する。このＣＶＤ法によるアモルファスシリコン層１０の堆積や、後述する不純物を電気的に活性化させるための熱処理や、その他の工程において与えられる熱によって、金属含有層９は、平均膜厚が小さいことに起因してドット状に凝集すると考えられる。これにより、金属含有層９は、ゲート絶縁膜７を部分的に覆うようにドット状に形成されるとともに、アモルファスシリコン層１０は、金属含有層９の隣接するドット間の領域を介して、ゲート絶縁膜７の金属含有層９によって覆われていない部分に接触するように形成される。また、これらの工程において与えられる熱によって、金属含有層９およびゲート絶縁膜７に含まれるＨｆとアモルファスシリコン層１０のシリコンとが反応することによりＨｆシリサイド（ＨｆＳｉ）が生成される。その後、フォトリソグラフィ技術を用いて、アモルファスシリコン層１０のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域上にレジスト層４１を形成する。
【００２８】
次に、レジスト層４１をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、アモルファスシリコン層１０および金属含有層９をエッチングすることによって、図３に示すように、アモルファスシリコン層１０および金属含有層９のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する部分を除去する。なお、この際、第１実施形態では、アモルファスシリコン層１０を上部ポリシリコン層１１ａおよび１１ｂ（図１参照）の厚み（約１００ｎｍ）よりもかなり小さい厚み（約１０ｎｍ）で形成しているので、ＲＩＥにより容易に除去することが可能である。この後、レジスト層４１を除去する。そして、図４に示すように、ＤＨＦ（Ｄｉｌｕｔｅ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ：希フッ酸）を用いたウェットエッチングにより、ゲート絶縁膜７のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する部分を除去する。なお、第１実施形態では、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する金属含有層９は、アモルファスシリコン層１０により覆われているので、ウェットエッチングの際、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する金属含有層９が除去されることはない。
【００２９】
次に、図５に示すように、ＣＶＤ法またはスパッタ法を用いて、全面を覆うようにＡｌ２Ｏ３膜からなるゲート絶縁膜２７を形成する。このＡｌ２Ｏ３膜からなるゲート絶縁膜２７は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有するように形成する。
【００３０】
その後、第１実施形態では、ゲート絶縁膜２７上に、ＣＶＤ法を用いて約１ｎｍの平均膜厚（成膜時）を有するＴａＮ膜を堆積するとともに、スパッタ法を用いて約１ｎｍ未満の平均膜厚（成膜時）を有するＰｔ膜を堆積する。この際、ＴａＮ膜およびＰｔ膜は、ゲート絶縁膜２７上に層状には堆積されない。すなわち、ＴａＮ膜およびＰｔ膜は、それぞれ、ゲート絶縁膜２７上に部分的に混在した状態で形成されると考えられる。このようにして、ゲート絶縁膜２７上に約３ｎｍ未満の平均膜厚（成膜時）を有するとともに、ＰｔおよびＴａＮを含有する金属含有層２９が形成される。この後、ＣＶＤ法を用いて、金属含有層２９上に約１０ｎｍの厚みを有するアモルファスシリコン層３０を堆積する。このＣＶＤ法によるアモルファスシリコン層３０の堆積や、後述する不純物を電気的に活性化するための熱処理や、その他の工程において与えられる熱によって、金属含有層２９は、平均膜厚が小さいことに起因してドット状に凝集すると考えられる。これにより、金属含有層２９は、ゲート絶縁膜２７を部分的に覆うようにドット状に形成されるとともに、アモルファスシリコン層３０は、金属含有層２９の隣接するドット間の領域を介して、ゲート絶縁膜２７の金属含有層２９によって覆われていない部分に接触するように形成される。また、これらの工程において与えられる熱によって、金属含有層２９に含まれるＰｔとアモルファスシリコン層３０のシリコンとが反応することによりＰｔシリサイド（ＰｔＳｉ）が生成される。
【００３１】
次に、図６に示すように、フォトリソグラフィ技術を用いて、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層３０上にレジスト層４２を形成する。その後、図７に示すように、ＲＩＥ法により、レジスト層４２をマスクとしてアモルファスシリコン層３０および金属含有層２９をエッチングすることによって、アモルファスシリコン層３０および金属含有層２９のｐチャネルＭＯＳトランジスタ５０ｂの形成領域に対応する部分以外の部分を除去する。
【００３２】
なお、図６に示すように、アモルファスシリコン層３０のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域とｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域との間（段差部）に位置する部分は、他の部分と比べて、１０ｎｍ程度厚みが大きい。このため、図７に示したエッチングの際には、アモルファスシリコン層３０を１０ｎｍ程度の厚みの分だけオーバーエッチングすることにより、アモルファスシリコン層３０のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域とｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域との間に位置する段差部の厚みの大きい部分を完全に除去する。なお、このオーバーエッチングの期間には、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１０を覆っているＡｌ２Ｏ３膜からなるゲート絶縁膜２７がエッチングガスにさらされる。この際、Ａｌ２Ｏ３膜は、アモルファスシリコン層３０よりもエッチングガスに対する耐性が高いとともに、オーバーエッチングの期間がアモルファスシリコン層３０の１０ｎｍ程度の厚み分を除去する短い期間であることに起因して、オーバーエッチングによりゲート絶縁膜２７が完全に除去されることはない。これにより、上記のオーバーエッチングが行われたとしても、Ａｌ２Ｏ３膜の下方に位置するｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１０がエッチングされることはない。そして、上記のエッチングの後、レジスト層４２を除去する。
【００３３】
次に、図８に示すように、ＤＨＦ（希フッ酸）を用いてウェットエッチングを行うことにより、ゲート絶縁膜２７のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する部分以外の部分を除去する。なお、第１実施形態では、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する金属含有層９は、アモルファスシリコン層１０により覆われているとともに、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する金属含有層２９は、アモルファスシリコン層３０により覆われているので、ウェットエッチングの際、それらのｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する金属含有層９、および、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する金属含有層２９が除去されることはない。そして、図９に示すように、ＣＶＤ法を用いて、全面を覆うように約１００ｎｍの厚みを有するアモルファスシリコン層１１を形成する。なお、このアモルファスシリコン層１１と、アモルファスシリコン層１０および３０との間には、ＴＥＭ（透過型電子顕微鏡）により観察することが可能な界面が形成される。その後、図１０に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン層１１のゲート電極８ａおよび８ｂ（図１参照）の形成領域上にレジスト層４３を形成する。そして、レジスト層４３をマスクとして、アモルファスシリコン層１１、１０および３０と、金属含有層９および２９と、ゲート絶縁膜７および２７とをエッチングすることにより、図１１に示すように、ゲート電極８ａ（図１参照）に対応するアモルファスシリコン層１１、１０および金属含有層９ａと、ゲート電極８ｂ（図１参照）に対応するアモルファスシリコン層１１、３０および金属含有層２９ａと、ゲート絶縁膜７ａおよび２７ａとが形成される。この後、レジスト層４３を除去する。
【００３４】
次に、図１２に示すように、イオン注入によるゲート絶縁膜７ａおよび２７ａのエッジ部近傍のダメージを抑制するため、ＣＶＤ法を用いて、約１０ｎｍの厚みを有するＳｉＯ２膜からなる犠牲酸化膜４４を全面を覆うように形成する。そして、フォトリソグラフィ技術を用いて、犠牲酸化膜４４のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域上を覆うようにレジスト層４５を形成する。その後、ｎ型の不純物であるリン（Ｐ）を低濃度でイオン注入する。これにより、犠牲酸化膜４４を介して、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１１および１０と、シリコン基板１のソース／ドレイン領域４ａのｎ型低濃度不純物領域６ａとに、ｎ型の不純物であるリン（Ｐ）が導入される。この後、レジスト層４５を除去する。
【００３５】
次に、図１３に示すように、フォトリソグラフィ技術を用いて、犠牲酸化膜４４のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域上を覆うようにレジスト層４６を形成する。その後、ｐ型の不純物であるＢＦ２を低濃度でイオン注入する。これにより、犠牲酸化膜４６を介して、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層１１および３０と、シリコン基板１のソース／ドレイン領域４ｂのｐ型低濃度不純物領域６ｂに、ｐ型の不純物であるＢＦ２が導入される。この後、レジスト層４６を除去する。
【００３６】
次に、全面にＳｉＯ２層（図示せず）を形成した後、エッチバックを行うことによって、図１４に示すように、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１１、１０、金属含有層９ａおよびゲート絶縁膜７ａの両側の側面を覆うようにＳｉＯ２からなるサイドウォール絶縁膜１２ａを形成するとともに、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層１１、３０、金属含有層２９ａおよびゲート絶縁膜２７ａの両側の側面を覆うようにＳｉＯ２からなるサイドウォール絶縁膜１２ｂを形成する。そして、フォトリソグラフィ技術を用いて、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域上を覆うように、レジスト層４７を形成する。その後、ｎ型の不純物であるリン（Ｐ）をイオン注入する。これにより、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１１および１０と、シリコン基板１のソース／ドレイン領域４ａのｎ型高濃度不純物領域５ａの形成される領域とに、ｎ型の不純物であるリン（Ｐ）が高濃度で導入される。この際、ｎ型高濃度不純物領域５ａの形成される領域には、ｎ型低濃度不純物領域６ａよりも多くの量の不純物（リン）を導入する。また、ｎ型高濃度不純物領域５ａは、ｎ型低濃度不純物領域６ａよりも深い領域まで形成する。このようにして、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域において、ｐ型のチャネル領域３ａを挟むように所定の間隔を隔てて、ｎ型高濃度不純物領域５ａおよびｎ型低濃度不純物領域６ａからなる一対のｎ型のソース／ドレイン領域４ａが形成される。この後、レジスト層４７を除去する。
【００３７】
次に、図１５に示すように、フォトリソグラフィ技術を用いて、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域上を覆うように、レジスト層４８を形成する。その後、ｐ型の不純物であるＢＦ２をイオン注入する。これにより、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層１１および３０と、シリコン基板１のソース／ドレイン領域４ｂのｐ型高濃度不純物領域５ｂの形成される領域とに、ｐ型の不純物であるＢＦ２が高濃度で導入される。この際、ｐ型高濃度不純物領域５ｂの形成される領域には、ｐ型低濃度不純物領域６ｂよりも多くの量の不純物（ＢＦ２）を導入する。また、ｐ型高濃度不純物領域５ｂは、ｐ型低濃度不純物領域６ｂよりも深い領域まで形成する。このようにして、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域において、ｎ型のチャネル領域３ｂを挟むように所定の間隔を隔てて、ｐ型高濃度不純物領域５ｂおよびｐ型低濃度不純物領域６ｂからなる一対のｐ型のソース／ドレイン領域４ｂが形成される。この後、レジスト層４８を除去する。
【００３８】
次に、図１に示したように、ＣＶＤ法を用いて、全面を覆うようにＳｉＯ２膜を堆積することにより、約２００ｎｍの厚みを有する層間絶縁膜１４を形成する。この後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理（約９５０℃、約２０秒間）を行うことによって、ソース／ドレイン領域４ａおよび４ｂと、アモルファスシリコン層１０、１１および３０（図１５参照）とに注入した不純物を電気的に活性化させる。また、この熱処理により、アモルファスシリコン層１０、１１および３０（図１５参照）を結晶化させる。これにより、図１に示したように、ｎチャネルＭＯＳトランジスタ５０ａの形成領域において、ｎ＋型の上部ポリシリコン層１１ａおよび下部ポリシリコン層１０ａが形成されるとともに、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域において、ｐ＋型の上部ポリシリコン層１１ｂおよび下部ポリシリコン層３０ａが形成される。そして、ｎチャネルＭＯＳトランジスタ５０ａの形成領域では、金属含有層９ａ、ｎ＋型の下部ポリシリコン層１０ａおよび上部ポリシリコン層１１ａによって、ゲート電極８ａが形成される。また、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、金属含有層２９ａ、ｐ＋型の下部ポリシリコン層３０ａおよび上部ポリシリコン層１１ｂによって、ゲート電極８ｂが形成される。
【００３９】
そして、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１４のソース／ドレイン領域４ａおよび４ｂと、上部ポリシリコン層１１ａおよび１１ｂとに対応する領域にコンタクトホール１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅおよび１５ｆを形成する。その後、ＣＶＤ法を用いて、コンタクトホール１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅおよび１５ｆ内にタングステン層を埋め込むように形成した後、ＣＭＰ法を用いて、タングステン層の余分な堆積部分を除去することによって、プラグ１６ａ、１６ｂ、１６ｃ、１６ｄ、１７ａおよび１７ｂを形成する。最後に、層間絶縁膜１４の上面上の所定領域に、配線１８、１９、２０、２１ａおよび２１ｂを形成する。上記のようにして、図１に示した第１実施形態によるＣＭＯＳが形成される。
【００４０】
第１実施形態では、上記のように、ゲート電極８ａ（８ｂ）を下部ポリシリコン層１０ａ（３０ａ）と、ゲート絶縁膜７ａ（２７ａ）を部分的に覆うように形成された金属含有層９ａ（２９ａ）とにより構成することによって、ゲート電極８ａ（８ｂ）をゲート絶縁膜７ａ（２７ａ）上に形成されたポリシリコン層のみによって構成する場合と異なり、ゲート電極８ａ（８ｂ）の空乏化を抑制することができる。
【００４１】
また、第１実施形態では、金属含有層９ａ（２９ａ）をゲート絶縁膜７ａ（２７ａ）を部分的に覆うようにドット状に形成するとともに、金属含有層９ａ（２９ａ）上の下部ポリシリコン層１０ａ（３０ａ）をゲート絶縁膜７ａ（２７ａ）の金属含有層９ａ（２９ａ）により覆われていない部分に接触するように形成することによって、金属含有層９ａ（２９ａ）と、ゲート絶縁膜７ａ（２７ａ）およびシリコン基板１との熱膨張係数の差に起因する応力を低減することができる。これにより、金属含有層９ａ（２９ａ）と、ゲート絶縁膜７ａ（２７ａ）およびシリコン基板１との間に働く応力に起因する電子移動度の劣化を低減することができる。
【００４２】
また、第１実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの金属含有層９ａがＨｆシリサイドを含むように構成することによって、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのフェルミレベルをシリコンの伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの仕事関数を小さくする方向に調節することができるので、ｎチャネルＭＯＳトランジスタ５０ａのしきい値電圧を低下する方向に調節することができる。また、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの金属含有層２９ａがＰｔシリサイドを含むように構成することによって、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのフェルミレベルをシリコンの価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの仕事関数を大きくする方向に調節することができるので、ｐチャネルＭＯＳトランジスタ５０ｂのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂによって構成されるＣＭＯＳにおいて、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂのしきい値電圧を個別に低下する方向に調節することができる。
【００４３】
また、第１実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａをＨｆＯｘ膜により形成するとともに、ｐチャネルＭＯＳトランジスタ５０ｂのゲート絶縁膜２７ａをＡｌ２Ｏ３膜により形成することによって、ｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａとゲート電極８ａとの界面においてゲート電極８ａのフェルミレベルがピニングされる中心である電荷中性点をシリコンの伝導帯側に設定することができるとともに、ｐチャネルＭＯＳトランジスタ５０ｂのゲート絶縁膜２７ａとゲート電極８ｂとの界面において電荷中性点をシリコンの価電子帯側に設定することができる。このように、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂにおいて、個別に、ゲート電極８ａおよび８ｂのフェルミレベルがピニングされる中心である電荷中性点をシリコンの伝導帯側および価電子帯側に設定することができる。
【００４４】
（第２実施形態）
図１６は、本発明の第２実施形態によるＣＭＯＳの構造を示した断面図である。次に、図２を参照して、本発明の第２実施形態によるＣＭＯＳの構造について説明する。
【００４５】
第２実施形態によるＣＭＯＳでは、上記第１実施形態によるＣＭＯＳと異なり、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極５８ｂが下部Ｐｔシリサイド層３０ｂおよび上部Ｐｔシリサイド層１１ｃによって構成されている。これにより、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極５８ｂは、下部Ｐｔシリサイド層３０ｂおよび上部Ｐｔシリサイド層１１ｃ中のＰｔの作用により、シリコンの価電子帯近傍に位置するフェルミレベルを有している。なお、ゲート電極５８ｂは、本発明の「第２ゲート電極」の一例であり、下部Ｐｔシリサイド層３０ｂおよび上部Ｐｔシリサイド層１１ｃは、本発明の「金属シリサイド層」の一例である。第２実施形態によるＣＭＯＳの上記以外の構造は、上記第１実施形態によるＣＭＯＳの構造と同様である。
【００４６】
図１７〜図２２は、本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１６〜図２２を参照して、本発明の第２実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００４７】
第２実施形態では、まず、図２〜図４に示した上記第１実施形態による製造プロセスと同様の製造プロセスを用いて、ｐ型のシリコン基板１に素子分離絶縁膜２およびｎ型ウェル領域１３を形成するとともに、シリコン基板１のｎチャネルＭＯＳトランジスタ５０ａ（図１６参照）の形成領域上にゲート絶縁膜７、金属含有層９およびアモルファスシリコン層１０を形成する。そして、図１７に示すように、上記第１実施形態と同様にして、全面を覆うようにＡｌ２Ｏ３膜からなるゲート絶縁膜２７を形成する。その後、ＣＶＤ法を用いて、ゲート絶縁膜２７上に約１０ｎｍの厚みを有するアモルファスシリコン層３０を形成する。
【００４８】
この後、図６〜図１５に示した上記第１実施形態による製造プロセスと同様の製造プロセスを用いて、図１８に示すように、ゲート電極８ａ（図１６参照）に対応するアモルファスシリコン層１１、１０および金属含有層９ａと、ゲート電極８ｂ（図１６参照）に対応するアモルファスシリコン層１１および３０と、ゲート絶縁膜７ａおよび２７ａと、サイドウォール絶縁膜１２ａおよび１２ｂとを形成する。また、図１２〜図１５に示した上記第１実施形態による製造プロセスと同様の製造プロセスを用いて、シリコン基板１のｎチャネルＭＯＳトランジスタ５０ａ（図１６参照）の形成領域に、ｐ型のチャネル領域３ａを挟むように、ｎ型高濃度不純物領域５ａおよびｎ型低濃度不純物領域６ａからなる一対のｎ型のソース／ドレイン領域４ａを形成する。また、シリコン基板１のｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域に、ｎ型のチャネル領域３ｂを挟むように、ｐ型高濃度不純物領域５ｂおよびｐ型低濃度不純物領域６ｂからなる一対のｐ型のソース／ドレイン領域４ｂを形成する。
【００４９】
次に、図１９に示すように、ＣＶＤ法を用いて、全面を覆うように約２００ｎｍの厚みを有するＳｉＯ２膜からなる層間絶縁膜１４を形成する。この後、上記第１実施形態と同様の熱処理（ＲＴＡ法）を行うことにより、ソース／ドレイン領域４ａおよび４ｂと、アモルファスシリコン層１０、１１および３０（図１８参照）とに導入した不純物を電気的に活性化させる。また、この熱処理により、アモルファスシリコン層１０、１１および３０（図１８参照）を結晶化させる。このようにして、ｎチャネルＭＯＳトランジスタ５０ａ（図１６参照）の形成領域において、金属含有層９ａ、ｎ＋型の下部ポリシリコン層１０ａおよび上部ポリシリコン層１１ａからなるゲート電極８ａを形成する。また、ｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域において、ゲート電極５８ｂ（図１６参照）に対応するｐ＋型の下部ポリシリコン層３０ａおよび上部ポリシリコン層１１ｂを形成する。その後、図２０に示すように、フォトリソグラフィ技術を用いて、層間絶縁膜１４のｐチャネルＭＯＳトランジスタ５０ｂの形成領域以外の領域上を覆うようにレジスト層６０を形成する。そして、ＲＩＥにより、レジスト層６０をマスクとして、層間絶縁膜１４のｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域に対応する領域を上部ポリシリコン層１１ｂの上面に達するまでエッチングする。この後、レジスト層６０を除去する。
【００５０】
次に、図２１に示すように、ＣＶＤ法を用いて、層間絶縁膜１４およびｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域の上部ポリシリコン層１１ｂ上を覆うように、Ｐｔからなる金属層６１を形成する。なお、この金属層６１は、後の熱処理において、上部ポリシリコン層１１ｂおよび下部ポリシリコン層３０ａを金属（Ｐｔ）リッチなＰｔシリサイド（ＰｔＳｉ）にするのに十分な量のＰｔを供給可能な厚みに形成する。この後、５００℃程度で熱処理をすることにより、ｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域において、上部ポリシリコン層１１ｂおよび下部ポリシリコン層３０ａのシリコンと金属層６１のＰｔとが反応することによりＰｔシリサイド（ＰｔＳｉ）が生成される。これにより、図２２に示すように、ｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）の形成領域にＰｔシリサイド（ＰｔＳｉ）からなる上部Ｐｔシリサイド層１１ｃおよび下部Ｐｔシリサイド層３０ｂが形成される。そして、この上部Ｐｔシリサイド層１１ｃおよび下部Ｐｔシリサイド層３０ｂによって、ｐチャネルＭＯＳトランジスタ５０ｂ（図１６参照）のゲート電極５８ｂが形成される。この後、層間絶縁膜１４および上部Ｐｔシリサイド層１１ｃ上に残った未反応の金属層６１をウェットエッチングにより除去する。そして、ＣＶＤ法により、全面を覆うようにＳｉＯ２膜を形成した後、ＣＭＰ法により上面を平坦化する。その後、上記第１実施形態と同様のプロセスにより、コンタクトホール１５ａ〜１５ｆと、プラグ１６ａ〜１６ｄ、１７ａおよび１７ｂと、配線１８〜２０、２１ａおよび２１ｂとを形成することによって、図１６に示した第２実施形態によるＣＭＯＳが形成される。
【００５１】
第２実施形態では、上記のように、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの金属含有層９ａがＨｆシリサイドを含むように構成することによって、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのフェルミレベルをシリコンの伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの仕事関数を小さくする方向に調節することができるので、ｎチャネルＭＯＳトランジスタ５０ａのしきい値電圧を低下する方向に調節することができる。また、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極５８ｂを下部Ｐｔシリサイド層３０ｂおよび上部Ｐｔシリサイド層１１ｃにより構成することによって、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのフェルミレベルをシリコンの価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極５８ｂの仕事関数を大きくする方向に調節することができるので、ｐチャネルＭＯＳトランジスタ５０ｂのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂによって構成されるＣＭＯＳにおいて、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂのしきい値電圧を個別に低下する方向に調節することができる。
【００５２】
第２実施形態では、上記の効果に加えて、ｎチャネルＭＯＳトランジスタ５０ａにおいて、ゲート電極８ａの空乏化を抑制しながら、電子移動度の劣化を低減することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
たとえば、上記第１および第２実施形態では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明したが、本発明はこれに限らず、ＣＭＯＳ以外の半導体装置にも本発明を適用することができる。
【００５５】
また、上記第１実施形態では、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｎ型にするとともに、ｐチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｐ型にした例について説明したが、本発明はこれに限らず、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのゲート電極のポリシリコン層が同一の導電型であってもよい。
【００５６】
また、上記第２実施形態では、ｎチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｎ型にした例について説明したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート電極のポリシリコン層がｐ型であってもよい。
【００５７】
また、上記第１および第２実施形態では、ゲート電極の金属含有層をドット状に形成したが、本発明はこれに限らず、ゲート電極の金属含有層を、ドット状以外の形状で、ゲート絶縁膜上を部分的に覆うように形成してもよい。
【００５８】
また、上記第１および第２実施形態では、ゲート絶縁膜上に金属含有層を形成した後、熱処理により金属含有層を凝集させることによって、金属含有層をドット状に形成したが、本発明はこれに限らず、上記以外の種々の方法を用いて金属含有層をドット状に形成してもよい。たとえば、ＣＶＤ法を用いて、ゲート絶縁膜上に金属含有層を形成する際、金属含有層を形成した状態で既にドット状に形成されるようにＣＶＤ法による形成条件を制御することにより、熱処理を行うことなく、金属含有層をドット状に形成してもよい。
【００５９】
また、上記第１および第２実施形態では、ゲート電極の金属含有層を形成した後、ＣＶＤ法によりアモルファスシリコン層を堆積する工程や、ソース／ドレイン領域およびアモルファスシリコン層に導入した不純物を活性化するための熱処理工程や、その他の工程において与えられる熱を利用して、金属含有層をドット状に凝集させたが、本発明はこれに限らず、ゲート絶縁膜上に金属含有層を形成した後、引き続いて熱処理を行うことにより、金属含有層をドット状に凝集させてもよい。
【００６０】
また、上記第１および第２実施形態では、ゲート電極の金属含有層がＴａＮを含むように構成したが、本発明はこれに限らず、ゲート電極の金属層のＴａＮの代わりに他の材料を用いてもよい。たとえば、ＴｉＳｉおよびＴａＳｉなどの金属シリサイド、金属窒化物および金属単体などをＴａＮの代わりに用いてもよい。また、金属含有層がＴａＮを含まないように構成してもよい。
【００６１】
また、上記第１実施形態では、ｐチャネルＭＯＳトランジスタのゲート電極の金属含有層がＰｔシリサイドを含むように構成したが、本発明はこれに限らず、シリコンのミッドギャップよりも価電子帯側に準位を形成することが可能な材料であれば、Ｐｔ以外の他の金属を含有する材料をｐチャネルＭＯＳトランジスタゲート電極の金属含有層が含むように構成してもよい。たとえば、Ｐｔの代わりにＲｕや、Ｉｒなどの金属を含有する材料を用いてもよい。
【００６２】
また、上記第２実施形態では、ｐチャネルＭＯＳトランジスタのゲート電極をＰｔシリサイド層によって形成したが、本発明はこれに限らず、シリコンのミッドギャップよりも価電子帯側に準位を形成することが可能な材料であれば、Ｐｔ以外の他の金属を含有する材料によってｐチャネルＭＯＳトランジスタのゲート電極を形成してもよい。たとえば、Ｐｔの代わりにＲｕや、Ｉｒなどの金属を含有する材料を用いてもよい。
【００６３】
また、上記第１および第２実施形態では、ｎチャネルＭＯＳトランジスタのゲート絶縁膜と、ｐチャネルＭＯＳトランジスタのゲート絶縁膜とをそれぞれ異なる材料（ＨｆＯｘおよびＡｌ２Ｏ３）によって形成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート絶縁膜と、ｐチャネルＭＯＳトランジスタのゲート絶縁膜とを同じ材料によって形成してもよい。
【００６４】
また、上記第１および第２実施形態では、ｎチャネルＭＯＳトランジスタのゲート絶縁膜をＨｆＯｘ膜によって形成するとともに、ｐチャネルＭＯＳトランジスタのゲート絶縁膜をＡｌ２Ｏ３膜によって形成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート絶縁膜およびｐチャネルＭＯＳトランジスタのゲート絶縁膜を、それぞれ、ＨｆＯｘ膜およびＡｌ２Ｏ３膜以外の材料からなる膜によって形成してもよい。この場合、ｎチャネルＭＯＳトランジスタのゲート絶縁膜を、ゲート絶縁膜とゲート電極との界面においてゲート電極のフェルミレベルのピニングの中心である電荷中性点をシリコンの価電子帯側に位置させる材料からなる膜を用いて形成してもよい。また、ｐチャネルＭＯＳトランジスタのゲート絶縁膜を、ゲート絶縁膜とゲート電極との界面においてゲート電極のフェルミレベルのピニングの中心である電荷中性点をシリコンの伝導帯側に位置させる材料からなる膜を用いて形成してもよい。
【００６５】
また、上記第１および第２実施形態では、シリコン基板を用いてＣＭＯＳを形成したが、本発明はこれに限らず、シリコン基板以外の半導体基板を用いてＣＭＯＳを形成してもよい。たとえば、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてＣＭＯＳを形成してもよい。
【００６６】
また、上記第１および第２実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂ（５８ｂ）とを、プラグ１７ａおよび１７ｂと、配線２１ａおよび２１ｂとを介して接続するように構成したが、本発明はこれに限らず、上記以外の種々の構成により、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂ（５８ｂ）とを接続するようにしてもよい。たとえば、サリサイド技術を用いて、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂ（５８ｂ）とを接続するＴｉやＣｏなどからなる１つの金属層を形成して熱処理することにより、ゲート電極８ａおよび８ｂ上にシリサイド層を形成するとともに、そのシリサイド層を介して、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂ（５８ｂ）とを接続するようにしてもよい。
【００６７】
また、上記第１および第２実施形態では、ｎチャネルＭＯＳトランジスタのゲート電極の金属含有層に含まれるＨｆＳｉを、ゲート絶縁膜上に堆積したＨｆ膜中のＨｆとポリシリコン層中のＳｉとの結合反応により生成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート電極に含まれるＨｆＳｉを、ゲート絶縁膜（ＨｆＯｘ膜）中のＨｆとゲート電極のポリシリコン層中のＳｉとの結合反応により生成してもよい。この場合には、ｎチャネルＭＯＳトランジスタのゲート電極の金属含有層に含まれるＨｆＳｉを生成するために、ゲート絶縁膜（ＨｆＯｘ膜）上に別途Ｈｆ膜を堆積しなくてもよい。
【００６８】
また、上記第１実施形態では、ｎチャネルＭＯＳトランジスタのゲート電極およびｐチャネルＭＯＳトランジスタのゲート電極がそれぞれ互いに異なる金属を含有する金属含有層を含むように構成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート電極およびｐチャネルＭＯＳトランジスタのゲート電極のいずれか一方のみが金属含有層を含むように構成してもよい。この場合には、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極の内、金属含有層を含むゲート電極の仕事関数は、金属含有層に含有される金属を用いて調節するとともに、金属含有層を含まないゲート電極の仕事関数は、ゲート電極を構成するポリシリコン層に導入する不純物によって調節してもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態によるＣＭＯＳの構造を示した断面図である。
【図２】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１５】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１６】本発明の第２実施形態によるＣＭＯＳの構造を示した断面図である。
【図１７】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１８】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１９】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図２０】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図２１】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図２２】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【符号の説明】
【００７０】
１  シリコン基板（半導体領域）
３ａ  チャネル領域（第１チャネル領域）
３ｂ  チャネル領域（第２チャネル領域）
４ａ  ソース／ドレイン領域（第１ソース／ドレイン領域）
４ｂ  ソース／ドレイン領域（第２ソース／ドレイン領域）
７ａ  ゲート絶縁膜（第１ゲート絶縁膜）
８ａ  ゲート電極（第１ゲート電極）
８ｂ  ゲート電極（第２ゲート電極）
９ａ  金属含有層（第１金属含有層）
１０ａ、３０ａ  下部ポリシリコン層（下部半導体層）
１１ａ、１１ｂ  上部ポリシリコン層（上部半導体層）
１１ｃ  上部Ｐｔシリサイド層（金属シリサイド層）
２７ａ  ゲート絶縁膜（第２ゲート絶縁膜）
２９ａ  金属含有層（第２金属含有層）
３０ｂ  下部Ｐｔシリサイド層（金属シリサイド層）
５８ｂ  ゲート電極（第２ゲート電極）
【図１】
2006339208.tif 000003
【図２】
2006339208.tif 000004
【図３】
2006339208.tif 000005
【図４】
2006339208.tif 000006
【図５】
2006339208.tif 000007
【図６】
2006339208.tif 000008
【図７】
2006339208.tif 000009
【図８】
2006339208.tif 000010
【図９】
2006339208.tif 000011
【図１０】
2006339208.tif 000012
【図１１】
2006339208.tif 000013
【図１２】
2006339208.tif 000014
【図１３】
2006339208.tif 000015
【図１４】
2006339208.tif 000016
【図１５】
2006339208.tif 000017
【図１６】
2006339208.tif 000018
【図１７】
2006339208.tif 000019
【図１８】
2006339208.tif 000020
【図１９】
2006339208.tif 000021
【図２０】
2006339208.tif 000022
【図２１】
2006339208.tif 000023
【図２２】
2006339208.tif 000024