(57)【要約】【課題】ゲート絶縁膜の厚さが異なる薄膜トランジスタを有する半導体装置において、オフ状態にする際のゲート電圧を個別に調整することなく、薄膜トランジスタのオフリーク電流を抑制する。【解決手段】本発明の半導体装置（１００）は、複数の薄膜トランジスタ（１１０、１２０、１３０、１４０）を備えている。薄膜トランジスタ（１１０、１２０）のゲート絶縁膜（１１６、１２６）の厚さは、他の薄膜トランジスタ（１３０、１４０）のゲート絶縁膜（１３６、１４６）の厚さとは異なる。複数の薄膜トランジスタ（１１０、１２０、１３０、１４０）のそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有する。【選択図】図１
2006324442.tif 000002
【特許請求の範囲】
【請求項１】
複数の薄膜トランジスタを備える半導体装置であって、
前記複数の薄膜トランジスタのそれぞれは、ソースと、ドレインと、前記ソースと前記ドレインとの間に設けられたチャネルと、前記チャネルの導電性を制御するゲート電極と、前記チャネルと前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
前記複数の薄膜トランジスタは第１の複数の薄膜トランジスタを有し、
前記第１の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタの前記ゲート絶縁膜の厚さは、前記第１の複数の薄膜トランジスタのうちの他の薄膜トランジスタの前記ゲート絶縁膜の厚さとは異なり、
前記第１の複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有する、半導体装置。
【請求項２】
前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされている、請求項１に記載の半導体装置。
【請求項３】
前記第１の複数の薄膜トランジスタは、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方である、請求項１に記載の半導体装置。
【請求項４】
前記複数の薄膜トランジスタは、第２の複数の薄膜トランジスタをさらに有し、
前記第１の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方であり、前記第２の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの他方であり、
前記第２の複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有し、
前記第１の複数の薄膜トランジスタのドレイン電流立ち上がりゲート電圧は、前記第２の複数の薄膜トランジスタのドレイン電流立ち上がりゲート電圧と異なる、請求項１に記載の半導体装置。
【請求項５】
前記第２の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタの前記ゲート絶縁膜の厚さは、前記第２の複数の薄膜トランジスタのうちの他の薄膜トランジスタの前記ゲート絶縁膜の厚さとは異なり、
前記第２の複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされており、
前記Ｐチャネル型薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度は、前記Ｎチャネル型薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度よりも低い、請求項４に記載の半導体装置。
【請求項６】
前記複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有する、請求項１に記載の半導体装置。
【請求項７】
前記複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされている、請求項６に記載の半導体装置。
【請求項８】
前記複数の薄膜トランジスタは、第２の複数の薄膜トランジスタをさらに有し、
前記第１の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方であり、前記第２の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの他方であり、
同じチャネル型の薄膜トランジスタのそれぞれのチャネルには、不純物濃度がほぼ同じになるように不純物がドープされている、請求項６に記載の半導体装置。
【請求項９】
前記第１の複数の薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度は、前記第２の複数の薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度と異なる、請求項８に記載の半導体装置。
【請求項１０】
前記複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧が約０．０Ｖである、請求項１に記載の半導体装置。
【請求項１１】
前記複数の薄膜トランジスタのそれぞれの前記ゲート電極の仕事関数は、前記複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる、請求項１に記載の半導体装置。
【請求項１２】
前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルの長さは、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる、請求項１に記載の半導体装置。
【請求項１３】
前記第１の複数の薄膜トランジスタのそれぞれのソース−ドレイン電圧は、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる、請求項１に記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置を備える、表示装置。
【請求項１５】
請求項１から１３のいずれかに記載の半導体装置を備える、集積回路。
【請求項１６】
第１の複数の薄膜トランジスタを有する複数の薄膜トランジスタを備える半導体装置を製造するための半導体装置の製造方法であって、
前記複数の薄膜トランジスタのそれぞれのソースおよびドレインを形成する工程と、
前記複数の薄膜トランジスタのそれぞれの前記ソースと前記ドレインとの間に設けられたチャネルを形成する工程であって、前記複数の薄膜トランジスタのそれぞれの前記チャネルがほぼ同じ不純物濃度を有するように、前記複数の薄膜トランジスタのそれぞれの前記チャネルに不純物をドープする、工程と、
前記複数の薄膜トランジスタのそれぞれのゲート絶縁膜を形成する工程であって、前記第１の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタのゲート絶縁膜の厚さが、前記第１の複数の薄膜トランジスタのうちの他の薄膜トランジスタのゲート絶縁膜の厚さとは異なるように、前記ゲート絶縁膜を形成する、工程と、
前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲート絶縁膜を介して前記チャネルと対向するゲート電極を形成する工程と、
前記第１の複数の薄膜トランジスタのそれぞれのドレイン電流立ち上がりゲート電圧をほぼ同じにする工程と
を包含する、半導体装置の製造方法。
【請求項１７】
前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルにほぼ同じ不純物濃度の不純物をドープしたときに前記第１の複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧がほぼ同じになるような前記不純物濃度を決定する工程を含み、
前記チャネルに不純物をドープする工程は、前記決定された前記不純物濃度になるように、前記不純物をドープする工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧を約０．０Ｖにする工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記ゲート電極を形成する工程において、前記複数の薄膜トランジスタのそれぞれの前記ゲート電極の仕事関数が前記複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なるようにする工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記チャネルを形成する工程において、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルの長さが前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なるようにする工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項２１】
前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記第１の複数の薄膜トランジスタのソース−ドレイン電圧を、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて変更する工程を含む、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜の厚さが異なる複数の薄膜トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」と称する。）を用いた液晶表示装置は、軽量、薄型、低消費電力等の利点を有することから、テレビ、コンピュータ、携帯端末等のディスプレイに利用されている。液晶表示装置はガラス基板を用いて形成されたアクティブマトリクス基板を備えており、複数の画素を有する表示部と、表示部を駆動するための周辺回路部とがガラス基板に一体的に形成されて、低コスト化が図られている。
【０００３】
表示部および周辺回路部にはスイッチング素子として複数のＴＦＴが設けられているが、ＴＦＴに要求される特性は異なっている。具体的には、複数のＴＦＴのうちの周辺回路部内の一部のＴＦＴは低消費電力で高速に動作可能であることが要求されており、表示部内のＴＦＴおよび周辺回路部内の別のＴＦＴは、高電圧に耐えるように高耐圧であることが要求されている。このような要求に応えるものとして、ゲート絶縁膜が相対的に薄いＴＦＴと、ゲート絶縁膜が相対的に厚いＴＦＴとを備えた半導体装置が知られている（例えば、特許文献１）。ゲート絶縁膜が薄いＴＦＴは相対的に高速に動作可能であり、ゲート絶縁膜が厚いＴＦＴは相対的に高い電圧に耐えることができる。本明細書において、ゲート絶縁膜が比較的薄いことにより、より高速に動作可能なＴＦＴを高速駆動ＴＦＴと称し、ゲート絶縁膜が比較的厚いことにより、より高い電圧に耐えるＴＦＴを高耐圧ＴＦＴと称する。
【０００４】
また、消費電力を低く抑えるために、スタンドバイ状態時のオフリーク電流を低減する、別の半導体装置も知られている（例えば、特許文献２の実施形態３）。この半導体装置では、ＴＦＴのチャネルへの不純物のドープ、いわゆるチャネルドープを行って、ＴＦＴのしきい値電圧を調整している。また、この半導体装置では、ＴＦＴのチャネル内の不純物濃度が同じになるようにチャネルドープを行って、ゲート絶縁膜が厚いＴＦＴにおけるしきい値電圧の絶対値を大きくしており、それにより、オフリーク電流を低減している。
【特許文献１】特開２００３−３３２５８１号公報
【特許文献２】特開２００４−１４７１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された半導体装置では、高耐圧ＴＦＴのオフリーク電流が大きく、スタンドバイ時の消費電力が大きくなる。以下、図１９を参照して、高耐圧ＴＦＴのオフリーク電流が大きいことを説明する。
【０００６】
図１９は、一般的な高速駆動ＴＦＴおよび高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との模式的な関係を示すグラフであり、グラフの縦軸はドレイン電流の対数である。ここで、高速駆動ＴＦＴのゲート絶縁膜の厚さは、高耐圧ＴＦＴのゲート絶縁膜の厚さよりも薄い。また、高速駆動ＴＦＴおよび高耐圧ＴＦＴはいずれもＮチャネル型ＴＦＴである。
【０００７】
高速駆動ＴＦＴおよび高耐圧ＴＦＴのいずれにおいても、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。ドレイン電流が最も小さいときのゲート電圧をドレイン電流立ち上がりゲート電圧と称すると、図１９に示すように、高耐圧ＴＦＴのドレイン電流立ち上がりゲート電圧は、高速駆動ＴＦＴのドレイン電流立ち上がりゲート電圧よりも小さく、これは、高速駆動ＴＦＴのゲート絶縁膜の厚さが高耐圧ＴＦＴのゲート絶縁膜の厚さと異なることに起因すると考えられる。
【０００８】
特許文献１に開示された半導体装置では、チャネルドープを行っておらず、高速駆動ＴＦＴのドレイン電流立ち上がりゲート電圧および高耐圧ＴＦＴのドレイン電流立ち上がりゲート電圧はいずれも負である。また、高耐圧ＴＦＴのドレイン電流立ち上がりゲート電圧は、高速駆動ＴＦＴのドレイン電流立ち上がりゲート電圧よりも小さいので、ゲート電圧が０Ｖのときの高耐圧ＴＦＴのドレイン電流（すなわち、高耐圧ＴＦＴのオフリーク電流）が大きくなる。また、特許文献１に開示された半導体装置では、チャネルドープを行っていないので、ＴＦＴのしきい値電圧を容易に調整することができない。
【０００９】
特許文献２に開示された半導体装置では、複数のＴＦＴのチャネル内の不純物濃度が同じになるようにチャネルドープを行っており、ゲート絶縁膜が厚いＴＦＴのしきい値電圧の絶対値をゲート絶縁膜が薄いＴＦＴのしきい値電圧の絶対値よりも大きくして、ゲート絶縁膜が厚いＴＦＴのオフリーク電流を減少させている。しかしながら、このようにチャネルドープを行うだけでは、高耐圧ＴＦＴのドレイン電流立ち上がりゲート電圧が高速駆動ＴＦＴのドレイン電流立ち上がりゲート電圧と異なるので、高耐圧ＴＦＴおよび高速駆動ＴＦＴの両方のオフリーク電流を抑制するためには、高耐圧ＴＦＴおよび高速駆動ＴＦＴに印加するゲート電圧を個別に調整する必要がある。また、特許文献２に開示された半導体装置では、オン電流、特にゲート絶縁膜が厚いＴＦＴのオン電流が小さくなり、それにより、半導体装置を高速に駆動することができず、高い電圧を半導体装置に印加することが必要となる。
【００１０】
本発明の目的は、複数のＴＦＴのゲート絶縁膜の厚さが異なり、かつ、複数のＴＦＴのドレイン電流立ち上がりゲート電圧がほぼ同じである半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、複数の薄膜トランジスタを備え、前記複数の薄膜トランジスタのそれぞれは、ソースと、ドレインと、前記ソースと前記ドレインとの間に設けられたチャネルと、前記チャネルの導電性を制御するゲート電極と、前記チャネルと前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記複数の薄膜トランジスタは第１の複数の薄膜トランジスタを有し、前記第１の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタの前記ゲート絶縁膜の厚さは、前記第１の複数の薄膜トランジスタのうちの他の薄膜トランジスタの前記ゲート絶縁膜の厚さとは異なり、前記第１の複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有する。
【００１２】
ある実施形態において、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされている。
【００１３】
ある実施形態において、前記第１の複数の薄膜トランジスタは、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方である。
【００１４】
ある実施形態において、前記複数の薄膜トランジスタは、第２の複数の薄膜トランジスタをさらに有し、前記第１の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方であり、前記第２の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの他方であり、前記第２の複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有し、前記第１の複数の薄膜トランジスタのドレイン電流立ち上がりゲート電圧は、前記第２の複数の薄膜トランジスタのドレイン電流立ち上がりゲート電圧と異なる。
【００１５】
ある実施形態において、前記第２の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタの前記ゲート絶縁膜の厚さは、前記第２の複数の薄膜トランジスタのうちの他の薄膜トランジスタの前記ゲート絶縁膜の厚さとは異なり、前記第２の複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされており、前記Ｐチャネル型薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度は、前記Ｎチャネル型薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度よりも低い。
【００１６】
ある実施形態において、前記複数の薄膜トランジスタのそれぞれはほぼ同じドレイン電流立ち上がりゲート電圧を有する。
【００１７】
ある実施形態において、前記複数の薄膜トランジスタのそれぞれの前記チャネルには、不純物濃度がほぼ同じになるように不純物がドープされている。
【００１８】
ある実施形態において、前記複数の薄膜トランジスタは、第２の複数の薄膜トランジスタをさらに有し、前記第１の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの一方であり、前記第２の複数の薄膜トランジスタはＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのうちの他方であり、同じチャネル型の薄膜トランジスタのそれぞれのチャネルには、不純物濃度がほぼ同じになるように不純物がドープされている。
【００１９】
ある実施形態において、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度は、前記第２の複数の薄膜トランジスタのそれぞれの前記チャネル内の不純物濃度と異なる。
【００２０】
ある実施形態において、前記複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧が約０．０Ｖである。
【００２１】
ある実施形態において、前記複数の薄膜トランジスタのそれぞれの前記ゲート電極の仕事関数は、前記複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる。
【００２２】
ある実施形態において、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルの長さは、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる。
【００２３】
ある実施形態において、前記第１の複数の薄膜トランジスタのそれぞれのソース−ドレイン電圧は、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なる。
【００２４】
本発明の表示装置は、上記の半導体装置を備える。
【００２５】
本発明の集積回路は、上記の半導体装置を備える。
【００２６】
本発明の半導体装置の製造方法は、第１の複数の薄膜トランジスタを有する複数の薄膜トランジスタを備える半導体装置を製造するための半導体装置の製造方法であり、前記複数の薄膜トランジスタのそれぞれのソースおよびドレインを形成する工程と、前記複数の薄膜トランジスタのそれぞれの前記ソースと前記ドレインとの間に設けられたチャネルを形成する工程であって、前記複数の薄膜トランジスタのそれぞれの前記チャネルがほぼ同じ不純物濃度を有するように、前記複数の薄膜トランジスタのそれぞれの前記チャネルに不純物をドープする、工程と、前記複数の薄膜トランジスタのそれぞれのゲート絶縁膜を形成する工程であって、前記第１の複数の薄膜トランジスタのうちの少なくとも１つの薄膜トランジスタのゲート絶縁膜の厚さが、前記第１の複数の薄膜トランジスタのうちの他の薄膜トランジスタのゲート絶縁膜の厚さとは異なるように、前記ゲート絶縁膜を形成する、工程と、前記複数の薄膜トランジスタのそれぞれにおいて、前記ゲート絶縁膜を介して前記チャネルと対向するゲート電極を形成する工程と、前記第１の複数の薄膜トランジスタのそれぞれのドレイン電流立ち上がりゲート電圧をほぼ同じにする工程とを包含する。
【００２７】
ある実施形態において、前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルにほぼ同じ不純物濃度の不純物をドープしたときに前記第１の複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧がほぼ同じになるような前記不純物濃度を決定する工程を含み、前記チャネルに不純物をドープする工程は、前記決定された前記不純物濃度になるように、前記不純物をドープする工程を含む。
【００２８】
ある実施形態において、前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記複数の薄膜トランジスタのそれぞれの前記ドレイン電流立ち上がりゲート電圧を約０．０Ｖにする工程を含む。
【００２９】
ある実施形態において、前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記ゲート電極を形成する工程において、前記複数の薄膜トランジスタのそれぞれの前記ゲート電極の仕事関数が前記複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なるようにする工程を含む。
【００３０】
ある実施形態において、前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記チャネルを形成する工程において、前記第１の複数の薄膜トランジスタのそれぞれの前記チャネルの長さが前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて異なるようにする工程を含む。
【００３１】
ある実施形態において、前記ドレイン電流立ち上がりゲート電圧をほぼ同じにする工程は、前記第１の複数の薄膜トランジスタのソース−ドレイン電圧を、前記第１の複数の薄膜トランジスタのそれぞれの前記ゲート絶縁膜の厚さに応じて変更する工程を含む。
【発明の効果】
【００３２】
本発明によれば、ゲート絶縁膜の厚さが異なる薄膜トランジスタを有する半導体装置において、オフ状態にする際のゲート電圧を個別に調整することなく、薄膜トランジスタのオフリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
（実施形態１）
以下、図１〜図６を参照して、本発明による半導体装置およびその製造方法の第１の実施形態を説明する。
【００３４】
図１は、本実施形態の半導体装置１００の模式的な断面図である。半導体装置１００は、基板１５１と、基板１５１の上に設けられたベースコート１５２と、ベースコート１５２の上に設けられた複数のＴＦＴとを備える。半導体装置１００は、４種類のＴＦＴを有しており、図１には、その４種類のＴＦＴ、すなわち、Ｎチャネル型高速駆動ＴＦＴ１１０と、Ｐチャネル型高速駆動ＴＦＴ１２０と、Ｎチャネル型高耐圧ＴＦＴ１３０と、Ｐチャネル型高耐圧ＴＦＴ１４０とを示している。
【００３５】
Ｎチャネル型高速駆動ＴＦＴ１１０は、ソース１１１と、ソース１１１と電気的に接続されたソース電極１１２と、ドレイン１１３と、ドレイン１１３と電気的に接続されたドレイン電極１１４と、ソース１１１とドレイン１１３との間に設けられたチャネル１１５と、チャネル１１５の導電性を制御するゲート電極１１７と、チャネル１１５とゲート電極１１７との間に設けられたゲート絶縁膜１１６とを備える。ソース１１１、ドレイン１１３およびチャネル１１５は、Ｓｉ（シリコン）からなる半導体膜内に設けられている。ソース１１１およびドレイン１１３にはＮ型不純物であるＰ（リン）がドープされており、チャネル１１５にはＰ型不純物であるＢ（ボロン）が注入量（ドーズ量）１．０×１０13ｃｍ-2でドープされている。ゲート絶縁膜１１６の厚さは５０ｎｍである。ゲート電極１１７の材料として、金属であるタンタルが用いられている。また、チャネル１１５の長さは８μｍである。なお、本明細書において、チャネルの長さをチャネル長とよぶ場合がある。
【００３６】
Ｎチャネル型高速駆動ＴＦＴ１１０において、所定の電圧（しきい値電圧）以上のゲート電圧をゲート電極１１７に印加すると、Ｎチャネル型高速駆動ＴＦＴ１１０は非導通状態から導通状態に遷移し、反対に、所定の電圧（しきい値電圧）よりも小さいゲート電圧をゲート電極１１７に印加すると、Ｎチャネル型高速駆動ＴＦＴ１１０は導通状態から非導通状態に遷移する。このように、ゲート電極１１７に印加される電圧に応じてチャネル１１５の導電性が制御される。
【００３７】
Ｐチャネル型高速駆動ＴＦＴ１２０は、ソースおよびドレインにドープされた不純物が異なる点を除いて、Ｎチャネル型高速駆動ＴＦＴ１１０と同様に設けられている。Ｐチャネル型高速駆動ＴＦＴ１２０のソース１２１およびドレイン１２３にはＰ型不純物が注入量１．０×１０15ｃｍ-2でドープされている。また、チャネル１２５にはＰ型不純物であるＢ（ボロン）が、チャネル１１５と同様に注入量１．０×１０13ｃｍ-2でドープされている。したがって、チャネル１２５内の不純物濃度は、チャネル１１５内の不純物濃度とほぼ同じである。ゲート絶縁膜１２６の厚さも、ゲート絶縁膜１１６と同様に５０ｎｍである。
【００３８】
Ｐチャネル型高速駆動ＴＦＴ１２０において、所定の電圧（しきい値電圧）以下のゲート電圧であって、絶対値がしきい値電圧の絶対値よりも大きいゲート電圧をゲート電極１２７に印加すると、Ｐチャネル型高速駆動ＴＦＴ１２０は非導通状態から導通状態に遷移し、反対に、所定の電圧（しきい値電圧）よりも大きいゲート電圧をゲート電極１２７に印加すると、Ｐチャネル型高速駆動ＴＦＴ１２０は導通状態から非導通状態に遷移する。このように、ゲート電極１２７に印加される電圧に応じてチャネル１２５の導電性が制御される。
【００３９】
Ｎチャネル型高耐圧ＴＦＴ１３０は、ゲート絶縁膜の厚さが異なる点を除いて、Ｎチャネル型高速駆動ＴＦＴ１１０と同様に設けられている。Ｎチャネル型高速駆動ＴＦＴ１１０のゲート絶縁膜１１６の厚さが５０ｎｍであるのに対して、Ｎチャネル型高耐圧ＴＦＴ１３０のゲート絶縁膜１３６の厚さは１００ｎｍである。また、Ｎチャネル型高耐圧ＴＦＴ１３０でも、ソース１３１およびドレイン１３３にはＮ型不純物であるＰ（リン）がドープされており、チャネル１３５にはＰ型不純物であるＢ（ボロン）が注入量１．０×１０13ｃｍ-2でドープされている。ここでＮチャネル型高耐圧ＴＦＴ１３０は、ホットキャリア劣化特性を改善するため、ＬＤＤ構造またはゲートオーバーラップＬＤＤ構造にすることが好ましい。
【００４０】
Ｐチャネル型高耐圧ＴＦＴ１４０は、ゲート絶縁膜の厚さが異なる点を除いて、Ｐチャネル型高速駆動ＴＦＴ１２０と同様に設けられている。Ｐチャネル型高速駆動ＴＦＴ１２０のゲート絶縁膜１２６の厚さが５０ｎｍであるのに対して、Ｐチャネル型高耐圧ＴＦＴ１４０のゲート絶縁膜１４６の厚さは１００ｎｍである。また、Ｐチャネル型高耐圧ＴＦＴ１４０でも、ソース１４１およびドレイン１４３にはＰ型不純物であるＢ（ボロン）が注入量１．０×１０15ｃｍ-2でドープされており、チャネル１４５にはＰ型不純物であるＢ（ボロン）が注入量１．０×１０13ｃｍ-2でドープされている。
【００４１】
このように、本実施形態の半導体装置１００では、Ｎチャネル型高速駆動ＴＦＴ１１０のゲート絶縁膜１１６の厚さが、Ｎチャネル型高耐圧ＴＦＴ１３０のゲート絶縁膜１３６の厚さよりも薄くなっており、Ｐチャネル型高速駆動ＴＦＴ１２０のゲート絶縁膜１２６の厚さが、Ｐチャネル型高耐圧ＴＦＴ１４０のゲート絶縁膜１４６の厚さよりも薄くなっている。それにより、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０は高速に動作可能であり、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０は高耐圧である。
【００４２】
また、本実施形態の半導体装置１００では、チャネル１１５、チャネル１２５、チャネル１３５およびチャネル１４５内にほぼ同じ注入量（ここでは、１．０×１０13ｃｍ-2）の不純物Ｂ（ボロン）がドープされ、チャネル１１５、チャネル１２５、チャネル１３５およびチャネル１４５内の不純物濃度はそれぞれほぼ同じであり、Ｎチャネル型高速駆動ＴＦＴ１１０、Ｐチャネル型高速駆動ＴＦＴ１２０、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じである。なお、本明細書において、Ｎチャネル型高速駆動ＴＦＴ１１０、Ｐチャネル型高速駆動ＴＦＴ１２０、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０を総称して単にＴＦＴ１１０〜ＴＦＴ１４０と示す場合がある。ＴＦＴ１１０〜ＴＦＴ１４０のいずれも、いわゆるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。
【００４３】
本実施形態の半導体装置１００では、ＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各ＴＦＴ１１０〜ＴＦＴ１４０に印加するゲート電圧を個別に調整することなくほぼ同じゲート電圧を印加して、各ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を抑制することができる。
【００４４】
なお、ドレイン電流立ち上がりゲート電圧は好ましくは０Ｖである。例えば、スタンドバイ状態時のゲート電圧が０Ｖである場合、ドレイン電流立ち上がりゲート電圧が０Ｖであると、スタンドバイ時のＴＦＴの消費電力を理想的にはゼロにすることができる。しかしながら、ドレイン電流立ち上がりゲート電圧は０Ｖでなくてもよい。例えば、ＴＦＴをパストランジスタ等に用いる場合、０Ｖ以外のゲート電圧でＴＦＴをオフ状態にすることが可能である。なお、このオフ状態となるゲート電圧が大きすぎると、ゲート電圧に誘起されるドレインリーク電流が増大してしまうため、ドレイン電流立ち上がりゲート電圧にできるだけ近いゲート電圧でＴＦＴをオフ状態とすることが好ましい。この点から、本実施形態は、ゲート絶縁膜の厚さが異なるＴＦＴ１１０〜ＴＦＴ１４０において、ＴＦＴ１１０〜ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧がほぼ同じであるため、オフ状態にするためのゲート電圧を個別に調整することなく、ＴＦＴ１１０〜ＴＦＴ１４０のゲート電圧として同じ電源電圧を用いることができる。
【００４５】
以下、本実施形態の半導体装置１００におけるチャネル１１５、チャネル１２５、チャネル１３５およびチャネル１４５内の注入量（不純物濃度）について、図２〜図４を参照して説明する。
【００４６】
まず、図２を参照して、本実施形態の半導体装置１００において、チャネルドープを行っていないＴＦＴ１１０〜ＴＦＴ１４０の電流立ち上がりゲート電圧について説明する。
【００４７】
図２（ａ）は、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図２（ａ）において、参照符号１１０Ａを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１１０Ｂを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１２０Ａを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１２０Ｂを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【００４８】
図２（ａ）の参照符号１１０Ａを付した線で表すように、Ｎチャネル型高速駆動ＴＦＴ１１０では、ソース−ドレイン電圧が＋８Ｖの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。ドレイン電流が最も小さいときのゲート電圧をドレイン電流立ち上がりゲート電圧と称すると、ドレイン電流立ち上がりゲート電圧は約−１．１Ｖである。なお、本明細書において、ドレイン電流立ち上がりゲート電圧をＶｇＲｉｓｅと表す場合がある。また、図２（ａ）の参照符号１１０Ｂを付した線で表すように、ソース−ドレイン電圧が＋０．１Ｖの場合、ゲート電圧が約−１．１Ｖより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−１．１Ｖより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Ｎチャネル型高速駆動ＴＦＴ１１０のドレイン電流立ち上がりゲート電圧は約−１．１Ｖである。
【００４９】
また、図２（ａ）の参照符号１２０Ａを付した線で表すように、Ｐチャネル型高速駆動ＴＦＴ１２０では、ソース−ドレイン電圧が−８Ｖの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−１．１Ｖである。また、図２（ａ）の参照符号１２０Ｂを付した線で表すように、ソース−ドレイン電圧が−０．１Ｖの場合、ゲート電圧が−１．１Ｖより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−１．１Ｖより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Ｐチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧は約−１．１Ｖであり、これは、Ｎチャネル型高速駆動ＴＦＴ１１０と同様である。なお、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０では、１．０×１０-6Ａ（１μＡ）のドレイン電流に対応するゲート電圧がしきい値電圧であり、ドレイン電流立ち上がりゲート電圧は、いわゆるサブスレショルド領域内のゲート電圧である。
【００５０】
図２（ｂ）は、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図２（ｂ）において、参照符号１３０Ａを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１３０Ｂを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１４０Ａを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１４０Ｂを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【００５１】
図２（ｂ）の参照符号１３０Ａを付した線で表すように、Ｎチャネル型高耐圧ＴＦＴ１３０では、ソース−ドレイン電圧が＋８Ｖの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−１．７Ｖである。また、図２（ｂ）の参照符号１３０Ｂを付した線で表すように、ソース−ドレイン電圧が＋０．１Ｖの場合、ゲート電圧が約−１．７Ｖより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−１．７Ｖより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Ｎチャネル型高耐圧ＴＦＴ１３０のドレイン電流立ち上がりゲート電圧は約−１．７Ｖである。
【００５２】
また、図２（ｂ）の参照符号１４０Ａを付した線で表すように、Ｐチャネル型高耐圧ＴＦＴ１４０では、ソース−ドレイン電圧が−８Ｖの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−１．７Ｖである。また、図２（ｂ）の参照符号１４０Ｂを付した線で表すように、ソース−ドレイン電圧が−０．１Ｖの場合、ゲート電圧が−１．７Ｖより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−１．７Ｖより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Ｐチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約−１．７Ｖであり、これは、Ｎチャネル型高耐圧ＴＦＴ１３０と同様である。
【００５３】
ここで、図２（ａ）と図２（ｂ）とを比較する。チャネルドープを行っていない場合、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧は約−１．１Ｖであるのに対して、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約−１．７Ｖである。このように、ゲート絶縁膜の厚さが異なる場合、ドレイン電流立ち上がりゲート電圧が異なるのは、以下のように考えられる。一般的なＴＦＴにおいて、ゲート絶縁膜とシリコンとの界面には固定電荷が存在しており、この固定電荷のドレイン電流立ち上がりゲート電圧への影響はゲート絶縁膜が厚いほど大きくなる。プラスの固定電荷が存在する場合、ゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧はマイナスにシフトする。従って、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧１４０のドレイン電流立ち上がりゲート電圧はＮチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧と異なっている。
【００５４】
次に、図３を参照して、本実施形態の半導体装置１００においてＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのチャネル１１５、１２５、１３５および１４５内に不純物を注入量１．０×１０13ｃｍ-2でチャネルドープした後のドレイン電流立ち上がりゲート電圧について説明する。
【００５５】
図３（ａ）は、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図３（ａ）において、参照符号１１０Ａを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１１０Ｂを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１２０Ａを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１２０Ｂを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【００５６】
図３（ａ）の参照符号１１０Ａを付した線で表すように、Ｎチャネル型高速駆動ＴＦＴ１１０では、ソース−ドレイン電圧が＋８Ｖの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。また、図３（ａ）の参照符号１１０Ｂを付した線で表すように、ソース−ドレイン電圧が＋０．１Ｖの場合、ゲート電圧が約−０．５Ｖより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−０．５Ｖより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Ｎチャネル型高速駆動ＴＦＴ１１０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。
【００５７】
また、図３（ａ）の参照符号１２０Ａを付した線で表すように、Ｐチャネル型高速駆動ＴＦＴ１２０では、ソース−ドレイン電圧が−８Ｖの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。また、図３（ａ）の参照符号１２０Ｂを付した線で表すように、ソース−ドレイン電圧が−０．１Ｖの場合、ゲート電圧が−０．５Ｖより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−０．５Ｖより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Ｐチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖであり、これは、Ｎチャネル型高速駆動ＴＦＴ１１０と同様である。
【００５８】
図３（ｂ）は、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図３（ｂ）において、参照符号１３０Ａを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１３０Ｂを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１４０Ａを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１４０Ｂを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【００５９】
図３（ｂ）の参照符号１３０Ａを付した線で表すように、Ｎチャネル型高耐圧ＴＦＴ１３０では、ソース−ドレイン電圧が＋８Ｖの場合、ゲート電圧が増加するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。また、図３（ｂ）の参照符号１３０Ｂを付した線で表すように、ソース−ドレイン電圧が＋０．１Ｖの場合、ゲート電圧が約−０．５Ｖより小さいとき、ドレイン電流は測定不能であり、ゲート電圧が約−０．５Ｖより大きくなると、ドレイン電流は指数関数的に増加する。したがって、Ｎチャネル型高耐圧ＴＦＴ１３０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。
【００６０】
また、図３（ｂ）の参照符号１４０Ａを付した線で表すように、Ｐチャネル型高耐圧ＴＦＴ１４０では、ソース−ドレイン電圧が−８Ｖの場合、ゲート電圧が減少するとともに、ドレイン電流は、一旦減少した後、指数関数的に増加する。この場合、ドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。また、図３（ｂ）の参照符号１４０Ｂを付した線で表すように、ソース−ドレイン電圧が−０．１Ｖの場合、ゲート電圧が−０．５Ｖより大きいとき、ドレイン電流は測定不能であり、ゲート電圧が−０．５Ｖより小さくなると、ドレイン電流は指数関数的に増加する。したがって、Ｐチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖである。これは、Ｎチャネル型高耐圧ＴＦＴ１３０と同様である。
【００６１】
ここで、図３（ａ）と図３（ｂ）とを比較する。チャネルドープを行った後、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖであるのに対して、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約−０．５Ｖであり、両者はほぼ同じである。このように、本実施形態の半導体装置１００では、ＴＦＴ１１０〜ＴＦＴ１４０のチャネル１１５、１２５、１３５および１４５内に適切な注入量の不純物をドープしていることにより、ゲート絶縁膜の厚さが異なる場合でも、ドレイン電流立ち上がりゲート電圧はほぼ同じになっている。
【００６２】
適切な注入量は、別の半導体装置１００Ｘを用いて予め決められている。以下、図４を参照して注入量について説明する。
【００６３】
半導体装置１００Ｘには、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを含む複数のＴＦＴが形成されており、ＴＦＴのゲート絶縁膜の厚さは１０ｎｍ毎に異なっている。半導体装置１００ＸのＴＦＴは、半導体装置１００のＴＦＴ１１０〜ＴＦＴ１４０と同様に形成されている。この半導体装置１００Ｘにおいて、チャネル内への不純物の注入量を変化させて、ドレイン電流立ち上がりゲート電圧の変化を測定する。
【００６４】
図４は、半導体装置１００Ｘにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。図４において、□はチャネルドープ（ＣＤ）を行っていない場合の結果を示し、○は不純物Ｂ（ボロン）の注入量が１．０×１０13ｃｍ-2である場合の結果を示し、△は不純物Ｂ（ボロン）の注入量が１．８×１０13ｃｍ-2である場合の結果を示している。なお、図４において、□、○および△は、それぞれ、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴの両方の結果を示している。
【００６５】
図４の□に示すように、不純物Ｂ（ボロン）をドープしていない場合、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は減少している。半導体装置１００Ｘにおいて、不純物Ｂ（ボロン）の注入量を増加すると、ドレイン電流立ち上がりゲート電圧は大きくなり、注入量が１．０×１０13ｃｍ-2である場合、図４の○に示すように、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになる。
【００６６】
半導体装置１００Ｘにおいて、さらに注入量を増加すると、ドレイン電流立ち上がりゲート電圧はさらに大きくなる。注入量が１．８×１０13ｃｍ-2である場合、図４の△に示すように、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は増加する。
【００６７】
したがって、図４から、注入量が適切な値（ここでは、１．０×１０13ｃｍ-2）である場合、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになることがわかる。注入量、すなわち、不純物濃度が適切な値でない場合は、ドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さに応じて変化している。
【００６８】
上述したように、一般に、固定電荷の影響はゲート絶縁膜の厚さに応じて変化するが、本実施形態では、不純物の注入量を適切な値にしている、すなわち、チャネル内の不純物濃度を最適化しているので、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧がほぼ同じになる。したがって、本実施形態の半導体装置１００によれば、オフ状態にする際に複数のＴＦＴに印加するゲート電圧を個別に調整することなく、同じゲート電圧（ここでは、−０．５Ｖ）を印加して、各ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を最小化することができる。
【００６９】
なお、図２（ａ）の結果は図４の参照符号Ｘ１に対応しており、図２（ｂ）の結果は図４の参照符号Ｙ１に対応している。また、図３（ａ）の結果は図４の参照符号Ｘ２に対応しており、図３（ｂ）の結果は図４の参照符号Ｙ２に対応している。
【００７０】
次いで、図５および図６を参照して、本実施形態の半導体装置１００の製造方法を説明する。本実施形態の半導体装置１００は、以下に示すように製造される。
【００７１】
まず、図５（ａ）に示すように、基板１５１を用意する。基板１５１は、例えば、ガラス基板である。
【００７２】
次に、図５（ｂ）に示すように、基板１５１を覆うようにベースコート１５２を形成し、次いで、ベースコート１５２を覆うように半導体膜１５３を形成する。ベースコート１５２は、例えば、シリコン酸化物からなり、半導体膜１５３はポリシリコンからなる。
【００７３】
次に、図５（ｃ）に示すように、半導体膜１５３にＰ型不純物Ｂ（ボロン）を注入量１．０×１０13ｃｍ-2でドープする。後述するように、最終的には、この半導体膜１５３を用いて、ＴＦＴ１１０〜ＴＦＴ１４０のソース、ドレインおよびチャネルが形成される。ＴＦＴ１１０〜ＴＦＴ１４０のソースおよびドレインを形成するためには後に不純物がドープされるが、ＴＦＴ１１０〜ＴＦＴ１４０のチャネル１１５、１２５、１３５および１４５には、このＰ型不純物Ｂ（ボロン）のみがドープされ、このＰ型不純物Ｂ（ボロン）のドープが、いわゆるチャネルドープになる。
【００７４】
次に、図５（ｄ）に示すように、半導体膜１５３をパターニングすることにより、第１半導体膜１５３ａ、第２半導体膜１５３ｂ、第３半導体膜１５３ｃおよび第４半導体膜１５３ｄを形成する。
【００７５】
次に、図５（ｅ）に示すように、第１半導体膜１５３ａ、第２半導体膜１５３ｂ、第３半導体膜１５３ｃおよび第４半導体膜１５３ｄを覆うようにゲート絶縁膜１５４を形成する。ゲート絶縁膜１５４は、例えば、シリコン窒化物またはシリコン酸化物からなる。
【００７６】
次に、図５（ｆ）に示すように、ゲート絶縁膜１５４をパターニングして、第３半導体膜１５３ｃの所定の領域の上にゲート絶縁膜１５４ｃを形成し、第４半導体膜１５３ｄの所定の領域の上にゲート絶縁膜１５４ｄを形成する。
【００７７】
次に、図５（ｇ）に示すように、第１半導体膜１５３ａ、第２半導体膜１５３ｂ、第３半導体膜１５３ｃ、第４半導体膜１５３ｄ、ゲート絶縁膜１５４ｃ、１５４ｄならびにベースコート１５２を覆うように、さらなるゲート絶縁膜１５５を形成する。ゲート絶縁膜１５５は、例えば、シリコン酸化物からなる。
【００７８】
次に、図５（ｈ）に示すように、ゲート絶縁膜１５５をパターニングする。ゲート絶縁膜１５５のパターニングにより、第１半導体膜１５３ａの所定の領域の上にゲート絶縁膜１５５ａが形成され、第２半導体膜１５３ｂの所定の領域の上にゲート絶縁膜１５５ｂが形成される。ゲート絶縁膜１５５ａはＮチャネル型高速駆動ＴＦＴ１１０のゲート絶縁膜１１６となり、ゲート絶縁膜１５５ｂはＰチャネル型高速駆動ＴＦＴ１２０のゲート絶縁膜１２６となる。また、ゲート絶縁膜１５５のパターニングにより、ゲート絶縁膜１５４ｃを覆うゲート絶縁膜１５５ｃが形成され、ゲート絶縁膜１５４ｄを覆うゲート絶縁膜１５５ｄが形成される。ゲート絶縁膜１５４ｃおよびゲート絶縁膜１５５ｃはＮチャネル型高耐圧ＴＦＴ１３０のゲート絶縁膜１３６となり、ゲート絶縁膜１５４ｄおよびゲート絶縁膜１５５ｄはＰチャネル型高耐圧ＴＦＴ１４０のゲート絶縁膜１４６となる。
【００７９】
次に、図６（ａ）に示すように、第１半導体膜１５３ａ、第２半導体膜１５３ｂ、第３半導体膜１５３ｃ、第４半導体膜１５３ｄ、ゲート絶縁膜１１６、１２６、１３６および１４６ならびにベースコート１５２を覆うように電極層１５６を堆積する。電極層１５６は、金属、例えば、タングステンからなる。
【００８０】
次に、図６（ｂ）に示すように、電極層１５６をパターニングする。電極層１５６のパターニングにより、ゲート絶縁膜１１６を覆う電極１１７が形成され、ゲート絶縁膜１２６を覆う電極１２７が形成される。電極１１７はＮチャネル型高速駆動ＴＦＴ１１０のゲート電極１１７となり、電極１２７はＰチャネル型高速駆動ＴＦＴ１２０のゲート電極１２７となる。また、電極層１５６のパターニングにより、ゲート絶縁膜１３６を覆う電極１３７が形成され、ゲート絶縁膜１４６を覆う電極１４７が形成される。電極１３７はＮチャネル型高耐圧ＴＦＴ１３０のゲート電極１３７となり、電極１４７はＰチャネル型高耐圧ＴＦＴ１４０のゲート電極１４７となる。
【００８１】
次に、図６（ｃ）に示すように、第１半導体膜１５３ａおよび第３半導体膜１５３ｃをレジストマスク１６１で覆って、Ｐ型不純物であるＢ（ボロン）をドープする。Ｂ（ボロン）は、第２半導体膜１５３ｂのうちの電極１２７に覆われていない領域にドープされ、また、第４半導体膜１５３ｄのうちの電極１４７に覆われていない領域にドープされる。ここでＢ（ボロン）の注入量は１．０×１０15ｃｍ-2であり、これは、第２半導体膜１５３ｂのうちの電極１２７に覆われた領域および第４半導体膜１５３ｄのうちの電極１４７に覆われた領域内への不純物の注入量（１．０×１０13ｃｍ-2）よりも多い。第２半導体膜１５３ｂにおいて注入量１．０×１０15ｃｍ-2でＢ（ボロン）をドープした領域はＰチャネル型高速駆動ＴＦＴ１２０のソース１２１およびドレイン１２３となり、第４半導体膜１５３ｄにおいて注入量１．０×１０15ｃｍ-2でＢ（ボロン）をドープした領域はＰチャネル型高耐圧ＴＦＴ１４０のソース１４１およびドレイン１４３となる。その後、レジストマスク１６１を除去する。
【００８２】
次に、図６（ｄ）に示すように、第２半導体膜１５３ｂおよび第４半導体膜１５３ｄをレジストマスク１６２で覆って、Ｎ型不純物であるＰ（リン）をドープする。Ｐ（リン）は、第１半導体膜１５３ａのうちの電極１１７に覆われていない領域にドープされ、また、第３半導体膜１５３ｃのうちの電極１３７に覆われていない領域にドープされる。ここでＰ（リン）の注入量は、１．０×１０15ｃｍ-2である。第１半導体膜１５３ａにおいてＰ（リン）のドープされた領域はＮチャネル型高速駆動ＴＦＴ１１０のソース１１１およびドレイン１１３となり、第３半導体膜１５３ｃにおいてＰ（リン）のドープされた領域はＮチャネル型高耐圧ＴＦＴ１３０のソース１３１およびドレイン１３３となる。その後、レジストマスク１６２を除去する。
【００８３】
次に、図６（ｅ）に示すように、導電膜を堆積し、導電膜をパターニングすることによって電極１１２、１１４、１２２、１２４、１３２、１３４、１４２および１４４を形成する。電極１１２および電極１１４は、それぞれ、Ｎチャネル型高速駆動ＴＦＴ１１０のソース電極１１２およびドレイン電極１１４となり、電極１２２および電極１２４は、それぞれ、Ｐチャネル型高速駆動ＴＦＴ１２０のソース電極１２２およびドレイン電極１２４となる。同様に、電極１３２および電極１３４は、それぞれ、Ｎチャネル型高耐圧ＴＦＴ１３０のソース電極１３２およびドレイン電極１３４となり、電極１４２および電極１４４は、それぞれ、Ｐチャネル型高耐圧ＴＦＴ１４０のソース電極１４２およびドレイン電極１４４となる。以上のようにして、半導体装置１００が製造される。
【００８４】
半導体装置１００では、Ｎチャネル型高耐圧ＴＦＴ１３０のゲート絶縁膜１３６は、２つの膜（ゲート絶縁膜１５４ｃおよびゲート絶縁膜１５５ｃ）からなる一方で、Ｎチャネル型高速駆動ＴＦＴ１１０のゲート絶縁膜１１６は１つの膜（ゲート絶縁膜１５５ａ）からなるので、Ｎチャネル型高耐圧ＴＦＴ１３０のゲート絶縁膜１３６は、Ｎチャネル型高速駆動ＴＦＴ１１０のゲート絶縁膜１１６よりも厚くなっている。
【００８５】
同様に、Ｐチャネル型高耐圧ＴＦＴ１４０のゲート絶縁膜１４６は、２つの膜（ゲート絶縁膜１５４ｄおよびゲート絶縁膜１５５ｄ）からなる一方で、Ｐチャネル型高速駆動ＴＦＴ１２０のゲート絶縁膜１２６は１つの膜（ゲート絶縁膜１５５ｂ）からなるので、Ｐチャネル型高耐圧ＴＦＴ１４０のゲート絶縁膜１４６は、Ｐチャネル型高速駆動ＴＦＴ１２０のゲート絶縁膜１２６よりも厚くなっている。
【００８６】
なお、ゲート絶縁膜の厚さが異なるＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにするために、ＴＦＴのチャネル内の不純物濃度をゲート絶縁膜の厚さに応じて変更するようにチャネルドープを行うことも考えられる。この場合、ゲート絶縁膜の厚さに応じてチャネルドープを行うことが必要となる。また、チャネルドープを行う前にレジストマスクを形成するためのフォトリソグラフィをゲート絶縁膜の厚さに応じて行うことが必要となる。
【００８７】
しかしながら、本実施形態の半導体装置１００では、ＴＦＴのチャネル内の不純物濃度がほぼ同じであるので、１回チャネルドープを行うだけでよく、製造工程の増加およびコストの増加を抑制することができる。
【００８８】
（実施形態２）
上述した実施形態１では、ＴＦＴのチャネル内への不純物の注入量を適切な値にすることにより、異なるゲート絶縁膜の厚さを有するＴＦＴのドレイン電流立ち上がりゲート電圧を約−０．５Ｖにすることを説明したが、本発明はこれに限定されない。
【００８９】
以下、図７〜図１０を参照して、本発明による半導体装置１００の第２の実施形態を説明する。
【００９０】
図７は、本実施形態の半導体装置１００の模式的な断面図である。半導体装置１００は、４種類のＴＦＴを有しており、図７には、実施形態１において参照した図１と同様に、４種類のＴＦＴ、すなわち、Ｎチャネル型高速駆動ＴＦＴ１１０と、Ｐチャネル型高速駆動ＴＦＴ１２０と、Ｎチャネル型高耐圧ＴＦＴ１３０と、Ｐチャネル型高耐圧ＴＦＴ１４０とを示している。
【００９１】
本実施形態の半導体装置１００は、ゲート電極の材料が異なる点を除いて、実施形態１において図１を参照して説明した半導体装置と同様の構成を有している。具体的には、実施形態１において図１を参照して説明した半導体装置では、ゲート電極１１７、１２７、１３７および１４７は、タンタルから形成されているのに対して、本実施形態の半導体装置１００では、ゲート電極１１７Ａ、１２７Ａ、１３７Ａおよび１４７Ａのそれぞれは、タングステンまたはモリブデンもしくはそのシリサイドから形成されている。
【００９２】
本実施形態の半導体装置１００では、ＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、ゲート絶縁膜の厚さが異なるＴＦＴにおいても、オフ状態にする際に各ＴＦＴ１１０〜ＴＦＴ１４０に印加するゲート電圧を個別に調整することなく、各ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を抑制することができる。また、本実施形態の半導体装置１００では、ＴＦＴ１１０〜ＴＦＴ１４０のチャネル１１５、１２５、１３５および１４５内の不純物濃度がほぼ同じであり、ゲート電極１１７Ａ、１２７Ａ、１３７Ａおよび１４７Ａのそれぞれは、タングステンまたはモリブデンまたはそのシリサイドから形成されており、ＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧が約０．０Ｖである。したがって、本実施形態の半導体装置１００によれば、ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。
【００９３】
なお、本実施形態の半導体装置１００でも、ＴＦＴ１１０〜ＴＦＴ１４０のチャネル１１５、１２５、１３５および１４５内に適切な注入量の不純物をチャネルドープしており、注入量の適切な値は、半導体装置１００Ｘを用いて予め決められている。半導体装置１００Ｘは、ゲート電極の材料が異なる点を除いて、実施形態１において注入量の適切な値を得るために用いた半導体装置と同様の構成を有している。以下、図８を参照して、注入量の適切な値について説明する。
【００９４】
図８は、本実施形態の半導体装置１００Ｘにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。図８において、□はチャネルドープ（ＣＤ）を行っていない場合の結果を示し、○は注入量１．０×１０13ｃｍ-2の不純物Ｂ（ボロン）をチャネルドープ（ＣＤ）した結果を示している。なお、図８において、□および○は、それぞれ、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴの両方の結果を示している。
【００９５】
図８の□に示すように、チャネルドープを行っていない場合、ゲート絶縁膜が厚くなるほど、ドレイン電流立ち上がりゲート電圧は減少しているが、半導体装置１００Ｘにおいて、チャネルドープを行い、注入量を増加するとドレイン電流立ち上がりゲート電圧は大きくなり、注入量が１．０×１０13ｃｍ-2である場合、図８の○に示すように、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧はほぼ同じになる。このとき、ドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【００９６】
ここで、本実施形態を説明するために参照する図８と、実施形態１を説明するために参照した図４とを比較する。実施形態１において説明した半導体装置では注入量が１．０×１０13ｃｍ-2であるＴＦＴのドレイン電流立ち上がりゲート電圧は約−０．５Ｖであるのに対して、本実施形態における半導体装置１００Ｘでは注入量が１．０×１０13ｃｍ-2であるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。これは、上述したように、本実施形態において用いた半導体装置１００ＸのＴＦＴのゲート電極の材料は、実施形態１において用いた半導体装置のＴＦＴのゲート電極の材料と異なることに起因する。具体的には、本実施形態１００の半導体装置のゲート電極の材料タングステンまたはモリブデンシリサイドの仕事関数はそれぞれ４．６ｅＶおよび４．８ｅＶである一方で、実施形態１の半導体装置において用いられるゲート電極の材料タンタルの仕事関数は４．１ｅＶであり、本実施形態１００の半導体装置のゲート電極の材料の仕事関数は、実施形態１の半導体装置において用いられるゲート電極の材料の仕事関数よりも０．５ｅＶ以上大きい。本実施形態によれば、ゲート電極の材料の仕事関数を大きくすることにより、本実施形態の半導体装置１００のドレイン電流立ち上がりゲート電圧は、実施形態１の半導体装置のドレイン電流立ち上がりゲート電圧よりも大きくなる。
【００９７】
このように、本実施形態の半導体装置１００によれば、ゲート電極１１７Ａ、１２７Ａ、１３７Ａおよび１４７Ａの材料を適切に選択しているので、ＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧が約０．０Ｖになり、それにより、ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を小さくし、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置１００によれば、ドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴ１１０〜ＴＦＴ１４０のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
【００９８】
次に、図９を参照して、本実施形態の半導体装置１００において、チャネルドープを行っていないＴＦＴ１１０〜ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧について説明する。
【００９９】
図９（ａ）は、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図９（ａ）において、参照符号１１０Ａを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１１０Ｂを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１２０Ａを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１２０Ｂを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【０１００】
図９（ａ）に示すように、Ｎチャネル型高速駆動ＴＦＴ１１０では、ドレイン電流立ち上がりゲート電圧は−０．６Ｖであり、また、Ｐチャネル型高速駆動ＴＦＴ１２０では、ドレイン電流立ち上がりゲート電圧は−０．６Ｖである。
【０１０１】
図９（ｂ）は、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図９（ｂ）において、参照符号１３０Ａを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１３０Ｂを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１４０Ａを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１４０Ｂを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【０１０２】
図９（ｂ）に示すように、Ｎチャネル型高耐圧ＴＦＴ１３０では、ドレイン電流立ち上がりゲート電圧は約−１．２Ｖである。また、Ｐチャネル型高耐圧ＴＦＴ１４０では、ドレイン電流立ち上がりゲート電圧は約−１．２Ｖである。図９（ａ）と図９（ｂ）との比較から明らかであるように、ゲート絶縁膜の厚さが異なる場合、ドレイン電流立ち上がりゲート電圧は異なる。
【０１０３】
次に、図１０を参照して、本実施形態の半導体装置１００におけるＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのチャネル１１５、１２５、１３５および１４５内に注入量１．０×１０13ｃｍ-2で不純物をチャネルドープした後のドレイン電流立ち上がりゲート電圧について説明する。
【０１０４】
図１０（ａ）は、Ｎチャネル型高速駆動ＴＦＴ１１０およびＰチャネル型高速駆動ＴＦＴ１２０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１０（ａ）において、参照符号１１０Ａを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１１０Ｂを付した線は、Ｎチャネル型高速駆動ＴＦＴ１１０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１２０Ａを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１２０Ｂを付した線は、Ｐチャネル型高速駆動ＴＦＴ１２０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【０１０５】
図１０（ａ）に示すように、Ｎチャネル型高速駆動ＴＦＴ１１０のドレイン電流立ち上がりゲート電圧は約０．０Ｖである。また、Ｐチャネル型高速駆動ＴＦＴ１２０のドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【０１０６】
図１０（ｂ）は、Ｎチャネル型高耐圧ＴＦＴ１３０およびＰチャネル型高耐圧ＴＦＴ１４０におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１０（ｂ）において、参照符号１３０Ａを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１３０Ｂを付した線は、Ｎチャネル型高耐圧ＴＦＴ１３０に＋０．１Ｖのソース−ドレイン電圧を印加した結果を示している。また、参照符号１４０Ａを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−８Ｖのソース−ドレイン電圧を印加した結果を示しており、参照符号１４０Ｂを付した線は、Ｐチャネル型高耐圧ＴＦＴ１４０に−０．１Ｖのソース−ドレイン電圧を印加した結果を示している。
【０１０７】
図１０（ｂ）に示すように、Ｎチャネル型高耐圧ＴＦＴ１３０のドレイン電流立ち上がりゲート電圧は約０．０Ｖである。また、Ｐチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【０１０８】
本実施形態の半導体装置１００では、図１０（ａ）と図１０（ｂ）との比較から明らかであるように、適切な不純物濃度になるように不純物をドープすると、ゲート絶縁膜の厚さが異なる場合でも、ドレイン電流立ち上がりゲート電圧はほぼ同じある。また、このとき、ＴＦＴ１１０〜ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【０１０９】
なお、図９（ａ）の結果は図８の参照符号Ｘ１に対応しており、図９（ｂ）の結果は図８の参照符号Ｙ１に対応している。また、図１０（ａ）の結果は図８の参照符号Ｘ２に対応しており、図１０（ｂ）の結果は図８の参照符号Ｙ２に対応している。
【０１１０】
本実施形態の半導体装置１００は、ゲート電極の材料が異なる点を除いて、実施形態１において図５および図６を参照して説明したのと同様に製造することができるので、ここでは、詳細な説明を省略する。
【０１１１】
なお、上述した説明では、ゲート電極１１７Ａ、１２７Ａ、１３７Ａおよび１４７Ａの材料として、タンタルではなく、タングステンまたはモリブデンシリサイドを用いることにより、ドレイン電流立ち上がりゲート電圧を大きくしたが、本実施形態はこれに限定されない。上述したタングステンまたはモリブデンシリサイド以外の材料、例えば、タングステンシリサイドまたはタンタル窒化膜等の高融点金属シリサイド膜や金属窒化膜を用いて、ドレイン電流立ち上がりゲート電圧を大きくしてもよい。また、同一電極材料においても、成膜条件により仕事関数およびゲート絶縁膜／シリコン界面の固定電荷量、シリコン／下地絶縁膜界面の固定電荷量が変化するため、成膜条件の最適化により、ドレイン電流立ち上がりゲート電圧を調整してもよい。
【０１１２】
あるいは、何らかの要因で、チャネルドープを行っていないＴＦＴのドレイン電流立ち上がりゲート電圧が正である場合、同様に成膜条件を変更することにより仕事関数または固定電荷量を変化させてドレイン電流立ち上がりゲート電圧を小さくしてもよい。
【０１１３】
また、上述した実施形態１および実施形態２の半導体装置では、Ｐチャネル型ＴＦＴ１２０、１４０のチャネル１２５、１４５内の不純物濃度はＮチャネル型ＴＦＴ１１０、１３０のチャネル１１５、１３５内の不純物濃度とほぼ同じであり、Ｐチャネル型ＴＦＴ１２０、１４０のドレイン電流立ち上がりゲート電圧はＮチャネル型ＴＦＴ１１０、１３０のドレイン電流立ち上がりゲート電圧とほぼ同じであったが、本発明の半導体装置はこれに限定されない。同じチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧がほぼ同じである一方で、Ｐチャネル型ＴＦＴ１２０、１４０のドレイン電流立ち上がりゲート電圧はＮチャネル型ＴＦＴ１１０、１３０のドレイン電流立ち上がりゲート電圧と異なっていてもよい。その理由は以下のとおりである。
【０１１４】
半導体装置１００の製造プロセスのばらつきによってドレイン電流立ち上がりゲート電圧は同一基板内またはロット間で変動することがあり、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴの両方のドレイン電流立ち上がりゲート電圧を０．０Ｖにしようとしても、ドレイン電流立ち上がりゲート電圧が０．０Ｖにならず、例えば、±０．５Ｖ程度ばらつくことがある。このとき、Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧がマイナスであるとＮチャネル型ＴＦＴのオフリーク電流が増大し、Ｐチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧がプラスであるとＰチャネル型ＴＦＴのオフリーク電流が増大する。
【０１１５】
Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をプラスにすると、ドレイン電流立ち上がりゲート電圧にばらつきが生じたとしても、Ｎチャネル型ＴＦＴのオフリーク電流を抑制することができ、Ｐチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をマイナスにすると、ドレイン電流立ち上がりゲート電圧にばらつきが生じたとしても、Ｐチャネル型ＴＦＴのオフリーク電流を抑制することができる。したがって、Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧とＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧とを異ならせて、Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をプラスにし、Ｐチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をマイナスにすることにより、半導体装置のオフリーク電流を抑制することができる。
【０１１６】
また、Ｐ型不純物の不純物濃度が増加するほどドレイン電流立ち上がりゲート電圧は大きくなるので、Ｐチャネル型ＴＦＴ１２０、１４０のチャネル１２５、１４５内の不純物濃度をＮチャネル型ＴＦＴ１１０、１３０のチャネル１１５、１３５内の不純物濃度よりも低くすることにより、Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をプラスにし、Ｐチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をマイナスにして、半導体装置のオフリーク電流を抑制することができる。
【０１１７】
（実施形態３）
上述した実施形態１および実施形態２では、少なくとも同じチャネル型の複数のＴＦＴのゲート絶縁膜の厚さが異なっていても、各ＴＦＴのチャネル内の不純物濃度を適切にほぼ同じにすることにより、少なくとも同じチャネル型の各ＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにしたが、本発明はこれに限定されない。チャネル内の不純物濃度をほぼ同じにすることに加えて他の変更を行って、各ＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
【０１１８】
以下、図１１〜図１２を参照して、本発明による半導体装置の第３の実施形態を説明する。
【０１１９】
図１１は、本実施形態の半導体装置１００の模式的な断面図である。半導体装置１００は２種類のＰチャネル型ＴＦＴを有しており、図１１には、その２種類のＰチャネル型ＴＦＴ、すなわち、実施形態１において図１を参照して説明したのと同様のＰチャネル型高速駆動ＴＦＴ１２０とＰチャネル型高耐圧ＴＦＴ１４０とを示している。なお、以下の説明において、Ｐチャネル型高速駆動ＴＦＴ１２０およびＰチャネル型高耐圧ＴＦＴ１４０を総称して単にＴＦＴ１２０、１４０と示す場合がある。
【０１２０】
図１１に示すように、本実施形態の半導体装置１００は、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５Ａの長さが、Ｐチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａの長さよりも短く、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５ＡおよびＰチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａのそれぞれへの注入量が１．４×１０13ｃｍ-2である点を除いて、実施形態１において図１を参照して説明した半導体装置と同様の構成を有している。ここで、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５Ａの長さは２μｍであり、Ｐチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａの長さは５μｍである。
【０１２１】
本実施形態の半導体装置１００では、チャネル１２５Ａおよび１４５Ａ内の不純物濃度がほぼ同じになるように、チャネル１２５Ａおよび１４５Ａに不純物Ｂ（ボロン）が注入量１．４×１０13ｃｍ-2でドープされている。また、本実施形態の半導体装置１００では、ＴＦＴ１２０、１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになるように、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５Ａの長さはＰチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａの長さよりも短くなっている。このように、ＴＦＴ１２０、１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各ＴＦＴ１２０、１４０に印加するゲート電圧を個別に調整することなく、各ＴＦＴ１２０、１４０のオフリーク電流を抑制することができる。
【０１２２】
また、本実施形態の半導体装置１００によれば、ＴＦＴ１２０、１４０のそれぞれのドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴのオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、ドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴ１２０、１４０のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
【０１２３】
本実施形態の半導体装置１００では、ＴＦＴ１２０、１４０のチャネル１２５Ａおよび１４５Ａ内への不純物の注入量はほぼ同じである。不純物の注入量およびチャネルの長さは、半導体装置１００Ｘを用いて予め決められている。
【０１２４】
半導体装置１００Ｘには、複数のＰチャネル型ＴＦＴが形成されており、ＴＦＴのゲート絶縁膜の厚さは１０ｎｍ毎に異なっている。また、この半導体装置１００Ｘには、チャネル長が異なるＴＦＴが設けられている。半導体装置１００ＸのＴＦＴは、半導体装置１００のＴＦＴ１２０、１４０と同様に形成されている。この半導体装置１００Ｘにおいて、チャネル内の不純物濃度が同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
【０１２５】
以下、図１２を参照して、不純物の注入量およびチャネル長と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
【０１２６】
図１２は、半導体装置１００ＸのＰチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【０１２７】
半導体装置１００ＸにおけるＴＦＴのチャネル内への不純物の注入量は１．４×１０13ｃｍ-2であり、チャネル長が５μｍである場合、図１２の線に示すように、Ｐチャネル型ＴＦＴのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約−０．２５Ｖであり、ゲート絶縁膜の厚さが１００ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【０１２８】
Ｐチャネル型ＴＦＴでは、チャネル長を短くすると、ドレイン電流立ち上がりゲート電圧はプラス方向にシフトする。図１２の△に示すように、ＴＦＴのチャネル長を２μｍにすると、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが１００ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧と同じく、約０．０Ｖになる。
【０１２９】
したがって、Ｐチャネル型ＴＦＴのチャネル内への不純物の注入量が１．４×１０13ｃｍ-2である場合、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのチャネル長を２μｍとし、ゲート絶縁膜の厚さが１００ｎｍであるＰチャネル型ＴＦＴのチャネル長を５μｍとすれば、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが１００ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧と同じく、約０．０Ｖになる。
【０１３０】
本実施形態では、チャネル長を短くすることによって生じる短チャネル効果、具体的には、チャネル長が短くなるとともにドレイン電流立ち上がりゲート電圧がプラスにシフトする効果を利用して、ドレイン電流立ち上がりゲート電圧を約０．０Ｖにしている。
【０１３１】
なお、ゲート絶縁膜の厚さの差とチャネル長の差とは、相関関係を有しているものの、比例関係を有してない。具体的には、図１２のグラフにおいて、Ｐチャネル型ＴＦＴの絶縁膜の厚さが７５ｎｍである場合、ドレイン電流立ち上がりゲート電圧を約０．０Ｖとするためのチャネル長は２〜５μｍの範囲内にあるものの、絶縁膜の厚さ５０ｎｍの場合のチャネル長である２μｍと絶縁膜の厚さ１００ｎｍの場合のチャネル長である５μｍとの中間値である３．５μｍになるわけではない。
【０１３２】
以上のように、本実施形態によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、チャネル長を変更することにより、ドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。
【０１３３】
本実施形態の半導体装置１００は、ゲート絶縁膜の厚さに応じてＰチャネル型ＴＦＴのチャネル長が異なる点を除いて、実施形態１において図５および図６を参照して説明したのと同様に製造することができるので、ここでは詳細な説明は省略する。
【０１３４】
（実施形態４）
上述した実施形態３では、チャネル内の不純物濃度をほぼ同じにするだけでなく、ゲート絶縁膜の厚さに応じてチャネル長を変更することにより、ゲート絶縁膜の厚さにかかわらず、ドレイン電流立ち上がりゲート電圧をほぼ同じにしたが、本発明はこれに限定されない。チャネル内の不純物濃度をほぼ同じにすることに加えて他の変更を行って、ドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
【０１３５】
以下、図１３〜図１４を参照して、本発明による半導体装置の第４の実施形態を説明する。
【０１３６】
図１３は、本実施形態の半導体装置１００の模式的な断面図である。半導体装置１００は２種類のＮチャネル型ＴＦＴを有しており、図１３には、その２種類のＮチャネル型ＴＦＴ、すなわち、実施形態１において図１を参照して説明したのと同様のＮチャネル型高速駆動ＴＦＴ１１０とＮチャネル型高耐圧ＴＦＴ１３０とを示している。なお、以下の説明において、Ｎチャネル型高速駆動ＴＦＴ１１０およびＮチャネル型高耐圧ＴＦＴ１３０を総称して単にＴＦＴ１１０、１３０と示す場合がある。
【０１３７】
本実施形態の半導体装置１００は、ＴＦＴ１１０、１３０のそれぞれのチャネル１１５および１３５内への不純物の注入量は１．４×１０13ｃｍ-2であり、ＴＦＴ１１０、１３０のゲート電極にタングステンを用いる点を除いて、実施形態１において図１を参照して説明した半導体装置と同様の構成を有している。本実施形態の半導体装置１００では、Ｎチャネル型高速駆動ＴＦＴ１１０のソース−ドレイン電圧が、Ｎチャネル型高耐圧ＴＦＴ１３０のソース−ドレイン電圧と異なる。具体的には、Ｎチャネル型高速駆動ＴＦＴ１１０のソース−ドレイン電圧は３Ｖであり、Ｎチャネル型高耐圧ＴＦＴ１３０のソース−ドレイン電圧は１２Ｖである。
【０１３８】
本実施形態の半導体装置１００では、チャネル１１５および１３５内の不純物濃度がほぼ同じになるように、ＴＦＴ１１０、１３０のそれぞれのチャネル１１５および１３５に不純物Ｂ（ボロン）がドープされている。また、本実施形態の半導体装置１００では、ＴＦＴ１１０、１３０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになるように、Ｎチャネル型高耐圧ＴＦＴ１３０のソース−ドレイン電圧はＮチャネル型高速駆動ＴＦＴ１１０のソース−ドレイン電圧よりも高くなっている。本実施形態によれば、ＴＦＴ１１０、１３０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じであるので、オフ状態にする際に各Ｎチャネル型ＴＦＴに印加するゲート電圧を個別に調整することなく、各Ｎチャネル型ＴＦＴのオフリーク電流を抑制することができる。
【０１３９】
また、本実施形態の半導体装置１００によれば、ＴＦＴ１１０、１３０のそれぞれのドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴ１１０、１３０のオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置１００によれば、ドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴ１１０、１３０のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
【０１４０】
本実施形態の半導体装置１００では、ＴＦＴ１１０、１３０のチャネル１１５および１３５内の不純物濃度は同じになっている。不純物の注入量およびソース−ドレイン電圧は、半導体装置１００Ｘを用いて予め決められている。
【０１４１】
半導体装置１００Ｘには、複数のＮチャネル型ＴＦＴが形成されており、Ｎチャネル型ＴＦＴのゲート絶縁膜の厚さは１０ｎｍ毎に異なっている。半導体装置１００ＸのＴＦＴは、半導体装置１００のＴＦＴ１１０、１３０と同様に形成されている。この半導体装置１００Ｘでは、印加するソース−ドレイン電圧を変化させている。この半導体装置１００Ｘにおいて、チャネル内の不純物濃度が同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
【０１４２】
以下、図１４を参照して、不純物の注入量およびソース−ドレイン電圧と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
【０１４３】
図１４は、半導体装置１００ＸのＮチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【０１４４】
半導体装置１００ＸにおけるＴＦＴのチャネル内への不純物の注入量は１．４×１０13ｃｍ-2であり、ソース−ドレイン電圧が３Ｖである場合、図１４の線に示すように、Ｎチャネル型ＴＦＴのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが５０ｎｍであるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖであり、ゲート絶縁膜の厚さが１００ｎｍであるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．２５Ｖである。
【０１４５】
Ｎチャネル型ＴＦＴに印加するソース−ドレイン電圧を大きくすると、ドレイン電流立ち上がりゲート電圧はマイナス方向にシフトする。図１４の△に示すように、ソース−ドレイン電圧が１２Ｖである場合、ゲート絶縁膜の厚さが１００ｎｍであるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。
【０１４６】
したがって、Ｎチャネル型ＴＦＴのチャネル内への不純物の注入量が１．４×１０13ｃｍ-2である場合、ゲート絶縁膜の厚さが５０ｎｍであるＮチャネル型ＴＦＴのソース−ドレイン電圧を３Ｖとし、ゲート絶縁膜の厚さが１００ｎｍであるＮチャネル型ＴＦＴのソース−ドレイン電圧を１２Ｖとすれば、ゲート絶縁膜の厚さが１００ｎｍであるＮチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は、ゲート絶縁膜の厚さが５０ｎｍであるＮチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧と同じく、約０．０Ｖになる。
【０１４７】
なお、ゲート絶縁膜の厚さの差とソース−ドレイン電圧の差とは、相関関係を有しているものの、比例関係を有してない。具体的には、図１４のグラフにおいて、Ｎチャネル型ＴＦＴの絶縁膜の厚さが７５ｎｍである場合、ドレイン電流立ち上がりゲート電圧を約０．０Ｖとするためのソース−ドレイン電圧は３〜１２Ｖの範囲内にあるものの、絶縁膜の厚さ５０ｎｍの場合のソース−ドレイン電圧である３Ｖと絶縁膜の厚さ１００ｎｍの場合のソース−ドレイン電圧である１２Ｖとの中間値である７．５Ｖになるわけではない。
【０１４８】
以上のように、本実施形態の半導体装置１００によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、ソース−ドレイン電圧を変更することにより、ドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。また、本実施形態では、完成されたＮチャネル型ＴＦＴに印加するソース−ドレイン電圧を変更することによってドレイン電流立ち上がりゲート電圧を変更しているので、ドレイン電流立ち上がりゲート電圧を容易に調整することができる。
【０１４９】
本実施形態の半導体装置１００は、実施形態１において図５および図６を参照して説明したのと同様に製造することができるので、ここでは詳細な説明を省略する。
【０１５０】
なお、図１４では、絶縁膜の厚さが０ｎｍであるＴＦＴの仮想的なドレイン電流立ち上がりゲート電圧が−０．２５Ｖであるのに対して、実施形態１に参照した図４では、絶縁膜の厚さが０ｎｍであるＴＦＴの仮想的なドレイン電流立ち上がりゲート電圧が約−０．５Ｖである。これは、本実施形態の半導体装置１００では、ゲート電極の材料にタングステンを用いているのに対して、実施形態１において上述した半導体装置では、ゲート電極の材料にタンタルを用いていることに起因する。
【０１５１】
（実施形態５）
上述した実施形態３および実施形態４では、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのいずれか一方において、ゲート絶縁膜の厚さが異なるＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにする実施形態を説明したが、本発明はこれに限定されない。
Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの両方においてゲート絶縁膜の厚さが異なるＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにしてもよい。
【０１５２】
以下、図１５および図１６を参照して、本発明による半導体装置の第５の実施形態を説明する。
【０１５３】
図１５は、本実施形態の半導体装置１００の模式的な断面図である。半導体装置１００は、４種類のＴＦＴを有しており、図１５には、実施形態１において図１を参照して説明した４種類のＴＦＴ、すなわち、Ｎチャネル型高速駆動ＴＦＴ１１０と、Ｐチャネル型高速駆動ＴＦＴ１２０と、Ｎチャネル型高耐圧ＴＦＴ１３０と、Ｐチャネル型高耐圧ＴＦＴ１４０とを示している。
【０１５４】
本実施形態の半導体装置１００は、Ｐチャネル型ＴＦＴ１２０および１４０のそれぞれのチャネル１２５Ａおよび１４５Ａ内への不純物の注入量は１．４×１０13ｃｍ-2であり、Ｎチャネル型ＴＦＴ１１０および１３０のそれぞれのチャネル１１５Ａおよび１３５Ａ内への不純物の注入量は１．８×１０13ｃｍ-2である。ＴＦＴ１１０〜ＴＦＴ１４０のゲート電極にはタンタルを用いている。本実施形態の半導体装置１００では、Ｎチャネル型高速駆動ＴＦＴ１１０のチャネル長が４μｍ、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル長が２μｍ、Ｎチャネル型高耐圧ＴＦＴ１３０のチャネル長が４μｍ、Ｐチャネル型高耐圧ＴＦＴ１４０のチャネル長が６μｍである。また、本実施形態の半導体装置１００では、Ｎチャネル型高速駆動ＴＦＴ１１０、Ｐチャネル型高速駆動ＴＦＴ１２０およびＰチャネル型高耐圧ＴＦＴ１４０のソース−ドレイン電圧は３Ｖであるのに対して、Ｎチャネル型高耐圧ＴＦＴ１３０のソース−ドレイン電圧は１２Ｖである。
【０１５５】
本実施形態の半導体装置１００では、実施形態３を参照して説明した半導体装置と同様に、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５Ａ内の不純物濃度はＰチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａ内の不純物濃度とほぼ同じであり、かつ、Ｐチャネル型高速駆動ＴＦＴ１２０のチャネル１２５Ａの長さはＰチャネル型高耐圧ＴＦＴ１４０のチャネル１４５Ａの長さよりも短くなっている。なお、ＴＦＴ１２０、１４０のソース−ドレイン電圧は同じである。これにより、ＴＦＴ１２０、１４０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになっている。
【０１５６】
また、本実施形態の半導体装置１００では、実施形態４を参照して説明した半導体装置と同様に、Ｎチャネル型高速駆動ＴＦＴ１１０のチャネル１１５Ａ内の不純物濃度は、Ｎチャネル型高耐圧ＴＦＴ１３０のチャネル１３５Ａ内の不純物濃度とほぼ同じであり、かつ、Ｎチャネル型高耐圧ＴＦＴ１３０のソース−ドレイン電圧は、Ｎチャネル型高速駆動ＴＦＴ１１０のソース−ドレイン電圧よりも大きい。これにより、ＴＦＴ１１０、１３０のそれぞれのドレイン電流立ち上がりゲート電圧がほぼ同じになっている。なお、ＴＦＴ１２０、１４０のチャネル長は同じである。
【０１５７】
さらに、本実施形態の半導体装置１００では、Ｎチャネル型ＴＦＴ１１０、１３０における不純物の注入量（１．８×１０13ｃｍ-2）は、Ｐチャネル型ＴＦＴ１２０、１４０における不純物の注入量（１．４×１０13ｃｍ-2）よりも多くなっており、ゲート絶縁膜の厚さが薄い（５０ｎｍ）Ｎチャネル型高速駆動ＴＦＴ１１０のドレイン電流立ち上がりゲート電圧が、ゲート絶縁膜の厚さが厚い（１００ｎｍ）Ｐチャネル型高耐圧ＴＦＴ１４０のドレイン電流立ち上がりゲート電圧と等しい。したがって、ＴＦＴ１１０〜ＴＦＴ１４０のすべてのドレイン電流立ち上がりゲート電圧がほぼ同じになっており、これにより、オフ状態にする際に各ＴＦＴ１１０〜ＴＦＴ１４０に印加するゲート電圧を個別に調整することなく、各ＴＦＴ１１０〜ＴＦＴ１４０のオフリーク電流を抑制することができる。
【０１５８】
また、本実施形態の半導体装置１００によれば、ＴＦＴ１１０〜ＴＦＴ１４０のそれぞれのドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴのオフリーク電流を小さくして、スタンドバイ時の消費電力を低く抑えることができる。また、本実施形態の半導体装置１００によれば、ドレイン電流立ち上がりゲート電圧が約０．０Ｖであるので、ＴＦＴ１１０〜ＴＦＴ１４０のオン電流を大きくすることができ、それにより、動作時の消費電力を低く抑えることができる。
【０１５９】
本実施形態の半導体装置１００では、同じチャネル型のＴＦＴにおける不純物の注入量はほぼ同じになっている。具体的には、ＴＦＴ１１０、１３０のチャネル１１５Ａおよび１３５Ａ内への不純物の注入量は同じ値（１．８×１０13ｃｍ-2）になっており、ＴＦＴ１２０、１４０のチャネル１２５Ａおよび１４５Ａ内への不純物の注入量は同じ値（１．４×１０13ｃｍ-2）になっている。不純物の注入量、チャネル長およびソース−ドレイン電圧は、半導体装置１００Ｘを用いて予め決められる。
【０１６０】
半導体装置１００Ｘには、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを含む複数のＴＦＴが形成されており、ＴＦＴのゲート絶縁膜の厚さは１０ｎｍ毎に異なっている。半導体装置１００ＸのＴＦＴは、半導体装置１００のＴＦＴ１１０〜ＴＦＴ１４０と同様に形成されている。また、この半導体装置１００Ｘには、チャネル長が異なるＴＦＴが設けられている。さらに、この半導体装置１００Ｘでは、印加するソース−ドレイン電圧を変化させている。この半導体装置１００Ｘにおいて、チャネル内の不純物濃度がほぼ同じになるように不純物をドープして、ドレイン電流立ち上がりゲート電圧を測定する。
【０１６１】
以下、図１６を参照して、不純物の注入量、チャネル長およびソース−ドレイン電圧と、ドレイン電流立ち上がりゲート電圧との関係について説明する。
【０１６２】
図１６（ａ）は、半導体装置１００ＸのＮチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフであり、図１６（ｂ）は、半導体装置１００ＸのＰチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【０１６３】
Ｐチャネル型ＴＦＴのチャネル長が６μｍである場合、Ｐチャネル型ＴＦＴのチャネル内への不純物の注入量が１．４×１０13ｃｍ-2であると、図１６（ｂ）の線に示すように、Ｐチャネル型ＴＦＴのゲート絶縁膜が厚いほど、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約−０．２５Ｖであり、ゲート絶縁膜の厚さが１００ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。  一方、Ｐチャネル型ＴＦＴのチャネル長が２μｍである場合、図１６（ｂ）の△に示すように、ゲート絶縁膜の厚さが５０ｎｍであるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。これは、図１２を参照して実施形態３において説明したのと同様に、Ｐチャネル型ＴＦＴのチャネル長が短くなることにより、ドレイン電流立ち上がりゲート電圧はプラス方向にシフトするからである。このように、チャネル長を短くしてドレイン電流立ち上がりゲート電圧はプラス方向にシフトさせることにより、ゲート絶縁膜の厚さが異なるＰチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。なお、ここでは、Ｐチャネル型ＴＦＴにおけるソース−ドレイン電圧は３Ｖであり、不純物の注入量は１．４×１０13ｃｍ-2である。
【０１６４】
これに対して、Ｎチャネル型ＴＦＴのソース−ドレイン電圧が３Ｖである場合、Ｎチャネル型ＴＦＴのチャネル内への不純物の注入量が１．８×１０13ｃｍ-2であると、図１６（ａ）の線に示すように、ドレイン電流立ち上がりゲート電圧は増加する。例えば、ゲート絶縁膜の厚さが５０ｎｍであるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖであり、ゲート絶縁膜の厚さが１００ｎｍであるＴＦＴのドレイン電流立ち上がりゲート電圧は約０．２５Ｖである。
【０１６５】
一方、Ｎチャネル型ＴＦＴのソース−ドレイン電圧が１２Ｖである場合、図１６（ａ）の△に示すように、ゲート絶縁膜の厚さが１００ｎｍであるＮチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧は約０．０Ｖである。これは、図１４を参照して実施形態４において説明したのと同様に、Ｎチャネル型ＴＦＴにおいてソース−ドレイン電圧が大きいと、ドレイン電流立ち上がりゲート電圧はマイナス方向にシフトするからである。なお、ここでは、Ｎチャネル型ＴＦＴにおけるチャネル長は４μｍであり、不純物の注入量は１．８×１０13ｃｍ-2である。
【０１６６】
ここで、図１６（ａ）の線と図１６（ｂ）の線とを比較すると、Ｐチャネル型ＴＦＴにおける不純物の注入量は１．４×１０13ｃｍ-2であるのに対して、Ｎチャネル型ＴＦＴにおける不純物の注入量は１．８×１０13ｃｍ-2であり、これにより、Ｎチャネル型ＴＦＴのドレイン電流立ち上がりゲート電圧はよりプラス方向にシフトしている。
【０１６７】
以上のように、本実施形態の半導体装置１００によれば、不純物濃度を調整しただけでは、ドレイン電流立ち上がりゲート電圧がほぼ同じにならない場合であっても、チャネル長およびソース−ドレイン電圧を変更することにより、ゲート絶縁膜の厚さが異なるＴＦＴのドレイン電流立ち上がりゲート電圧をほぼ同じにすることができる。
【０１６８】
本実施形態の半導体装置１００は、ゲート絶縁膜の厚さに応じてＰチャネル型ＴＦＴのチャネル長が異なることを除いて、実施形態１において図５および図６を参照して説明したのと同様に製造することができるので、ここでは詳細な説明を省略する。
【０１６９】
（実施形態６）
以下、図１７を参照して、実施形態１〜５を参照して説明した半導体装置を、表示装置、例えば、液晶表示装置のアクティブマトリクス基板に用いる実施形態を説明する。
【０１７０】
図１７は、本実施形態の半導体装置１００Ａの模式的なブロック図である。半導体装置１００Ａは、ガラス基板１７０と、表示部１７１と、表示部１７１の周囲に設けられた周辺回路部１７２とを備える。表示部１７１および周辺回路部１７２は、ガラス基板１７０上に形成されている。
【０１７１】
表示部１７１には、複数のゲート線１７１ａと、複数のデータ線１７１ｂと、複数のＴＦＴ１７１ｃと、複数の画素電極１７１ｄとが設けられている。図１７には、模式的に１つの画素電極１７１ｄと、それに対応するゲート線１７１ａと、データ線１７１ｂおよびＴＦＴ１７１ｃを示している。ＴＦＴ１７１ｃは、ゲート線１７１ａの電位に応じて画素電極１７１ｄとデータ線１７１ｂとの電気的な接続を切り換える。
【０１７２】
周辺回路部１７２は、ゲートドライバ１７３と、データドライバ１７４と、ゲートドライバ１７３およびデータドライバ１７４を制御する制御回路１７５とを備えており、ゲートドライバ１７３およびデータドライバ１７４は、表示部１７１を駆動する。ゲートドライバ１７３は、シフトレジスタ１７３ａと、レベルシフタ１７３ｂと、出力バッファ１７３ｃとを有しており、ゲートドライバ１７４は、シフトレジスタ１７４ａと、レベルシフタ１７４ｂと、アナログスイッチ１７４ｃとを有している。
【０１７３】
図１７には表示部１７１内の１つのＴＦＴ１７１ｃしか示していないが、表示部１７１および周辺回路部１７２のいずれにも複数のＴＦＴが設けられている。複数のＴＦＴのうちの周辺回路部１７２内の一部のＴＦＴは高速駆動ＴＦＴであり、表示部１７１内のＴＦＴ１７１ｃおよび周辺回路部１７２内の別のＴＦＴは高耐圧ＴＦＴである。また、動作にばらつきが生じないように、表示部１７１内のＴＦＴ１７１ｃはすべて同じチャネル型高耐圧ＴＦＴ、例えば、Ｎチャネル型高耐圧ＴＦＴである。一方、周辺回路部１７２内の別のＴＦＴは、より具体的には、シフトレジスタ１７３ａおよびシフトレジスタ１７４ａ内には高速駆動ＴＦＴが設けられ、レベルシフタ１７３ｂおよびレベルシフタ１７４ｂ内には高速駆動ＴＦＴおよび高耐圧ＴＦＴの両方が設けられ、出力バッファ１７３ｃおよびアナログスイッチ１７４ｃ内には高耐圧ＴＦＴが設けられている。
【０１７４】
なお、周辺回路部１７２内では、ＴＦＴの信頼性確保と消費電力低減のために、必要に応じて、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせた相補型回路が設けられている。
【０１７５】
以上のように、本実施形態の半導体装置１００Ａでは、１つのガラス基板１７０上に表示部１７１と周辺回路部１７２とが一体的に設けられているので、低コスト化および省スペース化を図ることができる。また、本実施形態の半導体装置１００Ａによれば、スタンドバイ時の消費電力を低く抑えるとともに、動作時の消費電力を低く抑えることができる。さらに、本実施形態の半導体装置１００Ａでは、表示部１７１内のＴＦＴおよび周辺回路部１７２内のＴＦＴをより少ない工程で作製することができる。
【０１７６】
また、上述した説明では、表示装置の例示として、液晶表示装置について説明したが、本発明はこれに限定されない。本発明の半導体装置を有機ＥＬ表示装置など他の任意の表示装置に適用してもよい。
【０１７７】
（実施形態７）
上述した実施形態６では、半導体装置を液晶表示装置に用いる実施形態を説明したが、本発明はこれに限定されない。半導体装置を集積回路に用いてもよい。
【０１７８】
以下に、図１８を参照して、本発明による半導体装置を集積回路に用いた実施形態を説明する。
【０１７９】
図１８は、本実施形態の半導体装置１００Ｂの模式的なブロック図である。半導体装置１００Ｂは、集積回路に用いられる。半導体装置１００Ｂは、基板１８０と、より低い電圧で駆動される低電圧駆動部１８１と、より高い電圧で駆動される高電圧駆動部１８２とを備える。低電圧駆動部１８１および高電圧駆動部１８２は、いずれも、基板１８０上に設けられている。
【０１８０】
ここで、半導体装置１００Ｂを記憶装置に用いる場合について説明する。この場合、高電圧駆動部１８２は記憶素子（メモリ）として機能し、低電圧駆動部１８１は、記憶素子１８２のための信号を処理する信号処理部として機能する。一般に、記憶素子１８２に書き込み、消去を行うために高い電圧を印加することが必要であり、信号処理は、低い電圧で高速に行われることが要求されているからである。
【０１８１】
また、低電圧駆動部１８１および高電圧駆動部１８２内には、ＴＦＴの信頼性確保と消費電力低減のために、必要に応じて、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせた相補型回路が設けられている。
【０１８２】
以上のように、本実施形態の半導体装置１００Ｂでは、１つの基板１８０上に低電圧駆動部１８１および高電圧駆動部１８２が設けられており、低コスト化および省スペース化を図ることができる。また、本実施形態の半導体装置１００Ｂによれば、スタンドバイ時の消費電力を低く抑えるとともに、動作時の消費電力を低く抑えることができる。さらに、本実施形態の半導体装置１００Ｂでは、低電圧駆動部１８１内のＴＦＴおよび高電圧駆動部１８２内のＴＦＴをより少ない工程で作製することができる。
【０１８３】
なお、上述した実施形態６および実施形態７では、本発明の半導体装置を表示装置および集積回路に用いる実施形態を説明したが、本発明はこれに限定されない。本発明の半導体装置を別の用途に用いてもよい。
【０１８４】
また、上述した実施形態１〜７では、ＴＦＴのチャネルにＰ型不純物であるＢ（ボロン）をドープしているが、本発明はこれに限定されない。Ｐ型不純物として、ＢＦ2を用いてもよい。
【０１８５】
また、上述した実施形態１〜７では、チャネルドープを行っていないＴＦＴのドレイン電流立ち上がりゲート電圧が負であったので、チャネルにＰ型不純物をドープしたが、本発明はこれに限定されず、何らかの要因で、チャネルドープを行っていないＴＦＴのドレイン電流立ち上がりゲート電圧が正である場合、Ｎ型不純物（例えば、Ｐ（リン）やＡｓ（砒素））を用いてチャネルドープを行ってもよい。
【０１８６】
また、上述した実施形態１〜７では、半導体装置のすべてのＴＦＴのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであったが、本発明はこれに限定されない。半導体装置は、第１群のＴＦＴと第２群のＴＦＴとを備え、第１群内においてＴＦＴのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであり、また、第２群内においてすべてのＴＦＴのチャネル内の不純物濃度およびドレイン電流立ち上がりゲート電圧がほぼ同じであってもよい。
【０１８７】
また、上述した実施形態１〜７では、ＴＦＴはトップゲート構造を有するように示したが、本発明のＴＦＴはこれに限定されない。ＴＦＴはボトムゲート構造を有してもよい。
【産業上の利用可能性】
【０１８８】
本発明の半導体装置は、液晶表示装置、有機ＥＬ表示装置などの表示装置、ならびに、集積回路に好適に用いられる。また、半導体装置に印加する電源電圧を低下することが必要となる場合でも、ドレイン電流立ち上がりゲート電圧を容易に調整することができ、それにより、半導体装置のスタンドバイ時の消費電力を低く抑えるとともに、動作時の消費電力を低く抑えることができる。
【図面の簡単な説明】
【０１８９】
【図１】実施形態１の半導体装置の模式的な断面図である。
【図２】（ａ）は、実施形態１の半導体装置においてチャネルドープを行っていないＮチャネル型高速駆動ＴＦＴおよびＰチャネル型高速駆動ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフであり、（ｂ）は、実施形態１の半導体装置においてチャネルドープを行っていないＮチャネル型高耐圧ＴＦＴおよびＰチャネル型高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。
【図３】（ａ）は、実施形態１の半導体装置においてチャネルドープを行った後のＮチャネル型高速駆動ＴＦＴおよびＰチャネル型高速駆動ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフであり、（ｂ）は、実施形態１の半導体装置においてチャネルドープを行った後のＮチャネル型高耐圧ＴＦＴおよびＰチャネル型高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。
【図４】実施形態１における半導体装置のゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【図５】（ａ）〜（ｈ）は、それぞれ、実施形態１の半導体装置の製造方法を説明するための模式的な断面図である。
【図６】（ａ）〜（ｅ）は、それぞれ、実施形態１の半導体装置の製造方法を説明するための模式的な断面図である。
【図７】実施形態２の半導体装置の模式的な断面図である。
【図８】実施形態２における半導体装置のゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【図９】（ａ）は、実施形態２の半導体装置においてチャネルドープを行っていないＮチャネル型高速駆動ＴＦＴおよびＰチャネル型高速駆動ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフであり、（ｂ）は、実施形態２の半導体装置においてチャネルドープを行っていないＮチャネル型高耐圧ＴＦＴおよびＰチャネル型高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。
【図１０】（ａ）は、実施形態２の半導体装置においてチャネルドープを行った後のＮチャネル型高速駆動ＴＦＴおよびＰチャネル型高速駆動ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフであり、（ｂ）は、実施形態２の半導体装置においてチャネルドープを行った後のＮチャネル型高耐圧ＴＦＴおよびＰチャネル型高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。
【図１１】実施形態３の半導体装置の模式的な断面図である。
【図１２】実施形態３における半導体装置のＰチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【図１３】実施形態４の半導体装置の模式的な断面図である。
【図１４】実施形態４における半導体装置のＮチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【図１５】実施形態５の半導体装置の模式的な断面図である。
【図１６】（ａ）は、実施形態５における半導体装置のＮチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフであり、（ｂ）は、実施形態５における半導体装置のＰチャネル型ＴＦＴにおけるゲート絶縁膜の厚さ（Ｔｏｘ）とドレイン電流立ち上がりゲート電圧（ＶｇＲｉｓｅ）との関係を示すグラフである。
【図１７】実施形態６の半導体装置の模式的なブロック図である。
【図１８】実施形態７の半導体装置の模式的なブロック図である。
【図１９】一般的な高速駆動ＴＦＴおよび高耐圧ＴＦＴにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。
【符号の説明】
【０１９０】
１００    半導体装置
１１０、１２０、１３０、１４０    薄膜トランジスタ
１１１、１２１、１３１、１４１    ソース
１１２、１２２、１３２、１４２    ソース電極
１１３、１２３、１３３、１４３    ドレイン
１１４、１２４、１３４、１４４    ドレイン電極
１１５、１２５、１３５、１４５    チャネル
１１６、１２６、１３６、１４６    ゲート絶縁膜
１１７、１２７、１３７、１４７    ゲート電極
【図１】
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【図２】
2006324442.tif 000004
【図３】
2006324442.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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