(57)【要約】【課題】  従来の光リソグラフィ技術を用いて、微細なゲート形成を行うことにより、ＭＯＳトランジスタの性能を上げると共に、高集積度を実現する。【解決手段】  半導体基板と、半導体基板に形成される所望の導電型のウェル領域と、ウェル領域上に形成されるゲート電極及びソース・ドレイン層を含む複数の第1の導電型のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタの内、少なくとも一つのＭＯＳトランジスタが、ＭＯＳトランジスタ間で素子分離として機能することを特徴とする半導体集積回路装置。【選択図】  図１
2006324472.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成される所望の導電型のウェル領域と、
前記ウェル領域上に形成されるゲート電極及びソース・ドレイン層を含む複数の第1の導電型のＭＯＳトランジスタと、
を備え、複数の前記ＭＯＳトランジスタの内、少なくとも一つの前記ＭＯＳトランジスタが、前記ＭＯＳトランジスタ間の素子分離として機能することを特徴とする半導体集積回路装置。
【請求項２】
前記第1の導電型がN型の場合には、素子分離として機能する前記ＭＯＳトランジスタのゲート電極に第１の電圧Ｖ＜０が印可されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第1の導電型がP型の場合には、素子分離として機能する前記ＭＯＳトランジスタのゲート電極に第２の電圧Ｖ＞０が印加されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
素子分離として機能する前記ＭＯＳトランジスタと隣り合うそれぞれの前記ＭＯＳトランジスタ間のゲート電極間距離はすべて等しいことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
素子分離として機能する前記ＭＯＳトランジスタのゲート電極の配線幅は、素子分離として機能しない前記ＭＯＳトランジスタのゲート電極の配線幅よりも太いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
素子分離として機能する前記ＭＯＳトランジスタは、素子分離として機能しない前記ＭＯＳトランジスタと同一素子領域上にあることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
素子分離として機能する前記ＭＯＳトランジスタのゲート電極は前記ウェル領域に接続する手段を備え、
前記ウェル領域の導電型がP型の場合には、前記ウェル領域に前記第１の電圧が印加されることを特徴とする請求項２乃至請求項６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
素子分離として機能する前記ＭＯＳトランジスタのゲート電極は前記ウェル領域に接続する手段を備え、
前記ウェル領域の導電型がN型の場合には、前記ウェル領域に前記第２の電圧が印加されていることを特徴とする請求項２乃至請求項６のいずれか１項に記載の半導体集積回路装置。
【請求項９】
前記第１の電圧は、−０．１Ｖから−０．２Ｖの間にあることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１０】
前記第２の電圧は、０．１Ｖから０．２Ｖの間にあることを特徴とする請求項８記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路は素子の微細化によりその集積度はますます増大している。半導体集積回路では、低電力でかつ比較的少ない素子数で回路を実現できるＭＯＳトランジスタが多く用いられる。
【０００３】
従来、複数のＭＯＳトランジスタを有する半導体集積回路は、同一素子領域上に形成された複数のＭＯＳトランジスタと、この素子領域とは異なる素子領域上に形成される複数のＭＯＳトランジスタが素子分離領域を挟んで構成されていることが多い。
【０００４】
そのため、同一素子領域上にある隣接するＭＯＳトランジスタのゲート間の距離は、素子分離領域を挟んで形成されるＭＯＳトランジスタ同士のゲート間距離と異なってくる。
【０００５】
ここで、同一素子領域上の２つの隣り合うＭＯＳトランジスタのゲート間距離は、ゲート・コンタクト間距離、コンタクトホールの幅で決定される。また、素子分離領域を挟んで異なる素子領域上に形成された２つのＭＯＳトランジスタのゲート間距離は、ゲート・コンタクト間距離、コンタクトホールの幅、コンタクトホールから素子領域端までの距離、素子分離最小幅で決定され、同一素子領域上に形成される隣り合うＭＯＳトランジスタのゲート間距離より大きくなる。
【０００６】
従来、隣り合うゲートの間隔が場所によって異なるレイアウトであっても、公知の光リソグラフィ技術を用いてゲートの形成を行ってきた。しかしながら、６５ｎｍ世代以降で使われる４０ｎｍ以下の超微細なゲート長になると、ゲート間隔によって光の露光条件などを同一にすることができなくなり、ゲートの形成が難しくなり、所望のゲート寸法が得られないという問題があり、微細化の妨げとなっている。
【０００７】
例えば、この問題を解決するために、配線間距離の広い部分にダミーゲートを置き、配線間隔を等間隔にすることが報告されている(例えば、特許文献1参照。)。
【特許文献１】特開平１０−３３５３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、従来のリソグラフィ技術を用いて、微細なゲート形成を行うことができ、ＭＯＳトランジスタの性能を上げると共に、高集積度を実現する半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体集積回路装置は、半導体基板と、前記半導体基板に形成される所望の導電型のウェル領域と、前記ウェル領域上に形成されるゲート電極及びソース・ドレイン層を含む複数の第1の導電型のＭＯＳトランジスタと、を備え、複数の前記ＭＯＳトランジスタの内、少なくとも一つの前記ＭＯＳトランジスタが、前記ＭＯＳトランジスタ間で素子分離として機能することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、従来のリソグラフィ技術を用いて、微細なゲート形成を行うことができ、ＭＯＳトランジスタの性能を上げると共に、高集積度を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１２】
図１は本発明の実施例１にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す平面図である。また、図２は本発明の実施例１にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す図1のＡ−Ａ′面の断面図である。
【００１３】
本実施例の半導体集積回路装置は、図１に示すように、信号IN１が入力されるＮＭＯＳトランジスタ１、信号IN２が入力されるＮＭＯＳトランジスタ２、信号IN３が入力されるＮＭＯＳトランジスタ３で、同一素子領域６上に形成されている。ＮＭＯＳトランジスタ１は、ゲート電極４ａ、ドレイン電極５ａ、ソース電極５ｂで形成され、ＮＭＯＳトランジスタ２については、ゲート電極４ｂ、ドレイン電極５ｃ、ソース電極５ｂ、ＮＭＯＳトランジスタ３は、ゲート電極４ｃ、ドレイン電極５ｄ、ソース電極５ｅで形成されている。また、それぞれのソース・ドレイン電極には素子領域と接続するためコンタクトホール７が形成されている。ＮＭＯＳトランジスタ１、２、３は、同一素子領域６のＰ型ウェル領域８で囲まれている。ＮＭＯＳトランジスタ９は、ＮＭＯＳトランジスタ２のドレイン電極５ｃとＮＭＯＳトランジスタ３のドレイン電極５ｄを分離するための常時オフ状態にある素子分離用ＮＭＯＳトランジスタである。すなわち、接地電圧を０Ｖとした場合、ＮＭＯＳトランジスタ９のゲート電極４ｄにはＮＭＯＳトランジスタのチャネルリーク電流が無視できる程度の接地電圧より低い負の電圧を与えられている。
【００１４】
また、本実施例の半導体集積回路は、図２に示すように、Ｐ型ウェル領域８の表面にＳＴＩ（Shallow Trench Isolation）による素子分離領域１０が形成され、その間にＮＭＯＳトランジスタ１、２、３、９が形成されている。１１ａ〜１１ｅはそれぞれ５ａ〜５ｅに対応するソース・ドレイン領域のN型拡散層領域である。
【００１５】
ここで、ＮＭＯＳトランジスタ１と２、ＮＭＯＳトランジスタ２と９、ＮＭＯＳトランジスタ９と３のゲート間距離はすべて同じ間隔で配置されている。また、素子分離用ＮＭＯＳトランジスタ９のゲート電極４ｄの配線幅は、他の３つのＮＭＯＳトランジスタのゲート電極の配線幅よりも太く形成することが望ましい。これは、ゲート電極を太くすることでプロセスばらつきによるチャネルリーク電流の増加を抑えることができるからである。一般には、他のＮＭＯＳトランジスタのゲート電極よりも１０％程度太くすることでチャネルリーク電流の増加を抑えることができる。
【００１６】
図３はＮＭＯＳトランジスタ９のゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄの関係を示す。微細なトランジスタにおいては、耐圧、消費電力の観点から電源電圧を１Ｖ以下まで低下させる必要があり、ゲート長が４０ｎｍ以下の世代では電源電圧は０．８Ｖ程度になることが予想される。ＭＯＳトランジスタのしきい値電圧Ｖｔｈを１μＡのドレイン電流が流れるときのゲート・ソース間電圧で定義すると、Ｖｔｈは電源電圧の１／５程度が望ましいため、電源電圧が０．８Ｖの場合、Ｖｔｈは０．１６Ｖとなる。またＭＯＳトランジスタのサブスレッショルド特性の傾きSの理想的な値は室温で６０ｍＶ／ｄｅｃであるが、実際にはトランジスタのチャネル下の空乏層容量の影響で上記値より大きくなり、おおよそ８０ｍＶ／ｄｅｃ程度となる。したがって、Ｖｇｓ＝０のときのチャネルリークによるいわゆるオフリーク電流は１０ｎＡ程度となり、素子分離としては不十分である。そこで、ＮＭＯＳトランジスタのゲートに負の電圧Vを印可する。具体的には−０．１〜−０．２Ｖ程度で十分な素子分離となり、Ｖ＝−０．１６Ｖとすると、オフリーク電流は２桁小さくなる。
【００１７】
以上から本発明の第1の実施形態によると、ゲート電極に負の電圧を印加して、そのトランジスタをＯＦＦ状態にすることにより、リーク電流を最小限に抑えたゲート電極による素子分離を形成することができる。また、ゲート電極が等間隔に配列していることから、従来のリソグラフィ技術を用いてさらに微細化したゲート電極を形成することができ、ＭＯＳトランジスタの性能を上げると共に、高集積度の半導体集積回路装置を実現することができる。また、素子分離用ＮＭＯＳトランジスタのゲート電極配線を他のトランジスタよりも太く形成することによりさらにリーク電流の小さい素子分離用ＭＯＳトランジスタを形成することができる。
【００１８】
ここで、本実施例では、ＮＭＯＳトランジスタのレイアウトを例に説明したが、ＰＭＯＳトランジスタの場合も同様である。この場合、素子分離のためのＰＭＯＳトランジスタのゲートに印可する電圧は正の電圧で電源電圧より０．１〜０．２Ｖ程度高い電圧にする。
【００１９】
また、素子分離として使用するＭＯＳトランジスタを除いたＭＯＳトランジスタの数が３の例を示したが、一方のＭＯＳトランジスタのソース領域の電位と他方のＭＯＳトランジスタのドレイン領域の電位が異なる２つ以上の同じ導電型のＭＯＳトランジスタを含む場合に拡張できる。また、１つのＭＯＳトランジスタのゲート幅が大きい場合には、ゲートを複数のフィンガーに分けて配置したＭＯＳトランジスタを含んでいてもかまわない。さらに、位相シフトのシフタ配置によって、ＭＯＳトランジスタのゲートとゲートの間に形成される付加的なゲートを素子分離用トランジスタとして利用してもよい。さらに、素子分離用トランジスタのゲートに与える電圧は−０．１〜−０．２Ｖに限定されるものではなく、必要に応じた電圧でよい。
【実施例２】
【００２０】
図４は本発明の実施例２にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す平面図である。また、図５は本発明の実施例２にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す図４のＢ−Ｂ′面の断面図である。本実施例の実施例１と同一のものは同一符号で記し、詳しい説明は省略する。本実施例の実施例１との違いは、素子分離用ＭＯＳトランジスタ９のゲート電極がｐ型ウェル領域８に接続されていることである。ゲート電極は、コンタクトホール１４を介してウェル電極１３に接続され、ウェル電極１３は、ｐ型ウェル領域８と同一の導電型をもったつまりｐ型の素子領域１２を介して、ｐ型ウェル領域８に接続されている。ｐ型ウェル領域８に負の電圧ＶＩを与えることにより、実施例１と同様、常時オフ状態にある素子分離用ＮＭＯＳトランジスタを形成している。
【００２１】
また、図５に示すように、ウェル８の表面にＳＴＩによる素子分離領域１０が形成され、その間にウェル８の電極１３を引き出す素子領域１２が形成されている。素子分離用ＭＯＳトランジスタ９のゲートと素子領域１２はウェル電極１３によって接続される。
【００２２】
本実施例では、ｐ型ウェル領域８に負の電位を与えると、基板に電位を与えるため、基板バイアス効果により、しきい値電圧が上昇してしまう。しかし、微細素子では短チャネル効果を抑えるように素子設計を行うため基板バイアスの影響をあまり受けない。したがって、素子特性への影響は小さい。また、基板バイアス効果の影響が無視できない場合、しきい値電圧の上昇分をあらかじめ考慮してしきい値電圧を低く設定しておくこともできる。
【００２３】
ここで、ウェル８に印加する基板バイアスＶＩは、実施例１で述べた−０．１〜−０．２Ｖの範囲で素子分離として十分に機能する。また、ＮＭＯＳトランジスタ１と２、ＮＭＯＳトランジスタ２と９、ＮＭＯＳトランジスタ９と３のゲート間距離はすべて同じ間隔で配置されている。また、素子分離用ＮＭＯＳトランジスタのゲート電極の配線幅は、他の３つのＮＭＯＳトランジスタのゲート電極の配線幅よりも太く形成することが望ましい。これは、ゲート電極を太くすることでプロセスばらつきによるチャネルリーク電流の増加を抑えることができるからである。一般には、他のＮＭＯＳトランジスタのゲート電極よりも１０％程度太くすることでチャネルリーク電流の増加を抑えることができる。また、素子分離用ＭＯＳトランジスタ９のゲートを素子領域１２を介してウェル８に接続する例を示したが、素子領域１２を使わずに直接ウェル８に接続してもよい。この場合、ＳＴＩを貫通するような深いコンタクトを形成すればよい。
【００２４】
以上から本発明の第２の実施形態によると、ゲート電極に負の電圧を印加し、そのトランジスタをＯＦＦ状態にすることにより、リーク電流を最小限に抑えたゲート電極による素子分離を形成することができる。また、ゲート電極が等間隔に配列していることから、従来のリソグラフィ技術を用いてさらに微細化したゲート電極を形成することができ、ＭＯＳトランジスタの性能を上げると共に、高集積度の半導体集積回路装置を実現することができる。また、素子分離用ＭＯＳトランジスタのゲート電極を基板バイアスが与えられたウェルに接続することで、素子分離用ＭＯＳトランジスタに必要な付加的なメタル配線が不要となり、レイアウト面積の増加を抑えることができ、さらに高集積度の半導体集積回路装置を実現することができる。さらにウェルに基板バイアスを与えることで接合容量の減少が図られ、より高機能な半導体集積回路装置を実現することができる。
【００２５】
ここで、本実施例では、ＮＭＯＳトランジスタのレイアウトを例に説明したが、ＰＭＯＳトランジスタの場合も同様である。この場合、素子分離のためのＰＭＯＳトランジスタのゲートに印可する電圧は正の電圧で電源電圧より０．１〜０．２Ｖ程度高い電圧にする。また、通常のＭＯＳトランジスタの数として３つの例を示したが、２つ以上の同じ導電型のＭＯＳトランジスタを含む集積回路において、一方のＭＯＳトランジスタのソース領域と他方のＭＯＳトランジスタのドレイン領域が同電位にならない場合に拡張できる。また、１つのＭＯＳトランジスタのゲート幅が大きい場合には、ゲートを複数のフィンガーに分けて配置したＭＯＳトランジスタを含んでいてもかまわない。さらに、位相シフトのシフタ配置によって、ＭＯＳトランジスタのゲートとゲートの間に形成される付加的なゲートを素子分離用トランジスタとして利用してもよい。さらに、素子分離用トランジスタのゲートに与える電圧は−０．１〜−０．２Ｖに限定されるものではなく、必要に応じた電圧でよい。
【実施例３】
【００２６】
図６は本発明の実施例３にかかる半導体集積回路装置の構造を示す平面図である。
【００２７】
図６に示すように、本実施例は、実施例１で述べた同一素子領域上の素子分離用ＮＭＯＳトランジスタ９と複数の通常のＮＭＯＳトランジスタ１５で構成される半導体集積回路装置を複数配置し、それぞれの素子形成領域をＳＴＩによる素子分離領域１０によって電気的に分離したものである。ここで、素子分離領域１０によって、それぞれ分離された領域をＡ領域、Ｂ領域、Ｃ領域とする。それぞれの領域にあるＮＭＯＳトランジスタの中で、素子分離用として用いられているＮＭＯＳトランジスタ９のゲート電極１６は、お互い配線１７で結線されていて、コンタクトホール１８を介して負の電圧を与える電極に接続されている。
【００２８】
図７は、本発明の実施例３にかかる半導体集積回路装置の構造を示すＣ−Ｃ′面の断面図である。複数のＮＭＯＳトランジスタは前記実施例１と同様の構成をしている。Ａ領域のＮＭＯＳトランジスタとＢ領域のＮＭＯＳトランジスタは、素子分離領域１０によって分離されている。
【００２９】
図８は、本発明の実施例３にかかる半導体集積回路装置の構造を示すＤ−Ｄ′面の断面図である。Ａ領域のＮＭＯＳトランジスタとＣ領域のＮＭＯＳトランジスタは、ＳＴＩによる素子分離領域１０によって分離されている。素子分離用ＭＯＳトランジスタ９のゲート電極配線１７は、負の電圧を与えるためにコンタクトホール１８を介して電極１６に接続されている。また、Ｃ領域には、通常のＮＭＯＳトランジスタ２０のゲート電極配線１７が形成されている。
【００３０】
ここで、素子分離用ＮＭＯＳトランジスタ２０に印加する電圧は、実施例１で述べた範囲と同様に−０．１〜−０．２Ｖとすることで十分に素子分離として機能する。また、同じ素子分離領域にあるＭＯＳトランジスタのゲート電極は、すべて等間隔に配列されている。また、素子分離用ＮＭＯＳトランジスタ９のゲート電極の配線幅は、他の３つのＮＭＯＳトランジスタのゲート電極の配線幅よりも太く形成することが望ましい。これは、ゲート電極を太くすることでプロセスばらつきによるチャネルリーク電流の増加を抑えることができるからである。一般には、他のＮＭＯＳトランジスタのゲート電極よりも１０％程度太くすることでチャネルリーク電流の増加を抑えることができる。
【００３１】
以上の構成により、各実施例で述べた効果と同様の効果が期待できる。また、実施例１で形成した半導体集積回路装置は、ＮＭＯＳトランジスタ９をＯＦＦ状態にすることによって素子分離領域を形成するだけでなく、ＳＴＩによる素子分離領域１０を形成し、素子分離用ＭＯＳトランジスタと混在させることができる。
【００３２】
ここで、本実施例では、すべてＮＭＯＳトランジスタを用いたときの一例を示したが、ＰＭＯＳトランジスタを用いて構成してもかまわない。この場合、ゲート電極には、実施例１で述べた範囲０．１〜０．２Ｖの正の電圧を印加することで素子分離として十分な機能を果たすことができる。また、ＮＭＯＳトランジスタやＰＭＯＳトランジスタのみで本実施例を構成する必要はなく、素子分離領域で囲まれた領域ごとにＮＭＯＳトランジスタやＰＭＯＳトランジスタが混在した構成にしてもよい。この場合、素子分離用の電圧を印加する電極はN型とP型で分ける必要がある。さらに、本実施例では、素子分離用のゲート電極に印加する電圧を実施例１のように別のメタル配線から印加するとしたが、実施例２のようにウェルに基板バイアスを印加して、ゲート電極とウェルを直接接続して電圧を供給してもかまわない。さらに、素子分離用トランジスタのゲートに与える電圧は−０．１〜−０．２Ｖに限定されるものではなく、必要に応じた電圧でよい。
【００３３】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す平面図。
【図２】本発明の実施例１にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す図1のＡ−Ａ′面の断面図。
【図３】本発明の実施例1にかかるＮＭＯＳトランジスタ９のゲート・ソース間のドレイン電流−ゲート電圧特性。
【図４】本発明の実施例２にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す平面図。
【図５】本発明の実施例２にかかる半導体集積回路装置の４つのＮＭＯＳトランジスタの構造を示す図４のＢ−Ｂ′面の断面図。
【図６】本発明の実施例３にかかる半導体集積回路装置の構造を示す平面図。
【図７】本発明の実施例３にかかる半導体集積回路装置の構造を示す図6のＣ−Ｃ′面の断面図。
【図８】本発明の実施例３にかかる半導体集積回路装置の構造を示す図6のＤ−Ｄ′面の断面図。
【符号の説明】
【００３５】
１、２、３、１５  ＮＭＯＳトランジスタ
４ａ、４ｂ、４ｃ、４ｄ、１６  ゲート電極
５ａ、５ｂ、５ｃ、５ｄ、５ｅ  ソース・ドレイン電極
６、１２  素子領域
７、１４、１８  コンタクトホール
８  ｐ型ウェル領域
９  素子分離用ＮＭＯＳトランジスタ
１０  素子分離領域
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ  N型拡散層領域
１３  電極
１７  配線
【図１】
2006324472.tif 000003
【図２】
2006324472.tif 000004
【図３】
2006324472.tif 000005
【図４】
2006324472.tif 000006
【図５】
2006324472.tif 000007
【図６】
2006324472.tif 000008
【図７】
2006324472.tif 000009
【図８】
2006324472.tif 000010