(57)【要約】【課題】ＬＳＩに内蔵したメモリ（ＲＯＭ、ＲＡＭ）の検査の検査手法ではメモリへのアクセスパスが、ＬＳＩの通常動作時(ＬＳＩを組み込んだ製品での動作状態)とは異なるため、遅延故障を正確に検査できないという課題があった。【解決手段】命令コードおよびデータを格納したＲＯＭ２００１およびＲＡＭ２００２を有するメモリと、メモリに格納された命令コードをフェッチしデコードして命令を実行しメモリに対してデータのリードまたはライトを行うコントローラ２０００とを備え、コントローラ２０００は、メモリに格納された命令コードとは別のダミー命令コードを生成する補正コード生成回路３００４を有し、メモリ検査時にダミー命令コードにしたがった命令を実行する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
命令コードおよびデータを格納したメモリと、前記メモリに格納された前記命令コードをフェッチしデコードして命令を実行し前記メモリに対して前記データのリードまたはライトを行うコントローラとを備え、
前記コントローラは、メモリ検査時に前記メモリに格納された前記命令コードとは別のダミー命令コードを生成する補正コード生成回路を有し、前記ダミー命令コードにしたがった命令を実行する半導体集積回路。
【請求項２】
コントローラは、メモリの命令コードをフェッチするためのアドレスを生成する命令アドレス生成回路と、前記命令アドレス生成回路が出力するアドレスと検査装置から前記メモリに入力されるアドレスとを、前記検査装置より出力するテストモード信号に応じて選択するセレクタと、前記セレクタより出力された前記アドレスを格納する命令アドレスバッファとを有する請求項１記載の半導体集積回路。
【請求項３】
補正コード生成回路は、検査装置より出力するテストモード信号がアサートされることにより、コントローラが演算を実行しないノン・オペレーション命令を生成する請求項１記載の半導体集積回路。
【請求項４】
補正コード生成回路は、メモリのアドレス境界において、コントローラを特定アドレスに分岐させる命令を生成する請求項１記載の半導体集積回路。
【請求項５】
補正コード生成回路は、検査装置からのテストモード信号がアサートされると、半導体集積回路のリセット解除直後に特定の分岐アドレスデータを出力する請求項１記載の半導体集積回路。
【請求項６】
補正コード生成回路は、検査装置からのテストモード信号がアサートされると、コントローラがメモリに対してデータアクセスを行うよう、ダミー・データアクセス命令を生成する請求項１記載の半導体集積回路。
【請求項７】
コントローラはメモリの命令コードをフェッチするためのアドレスを格納する命令アドレスバッファを有し、
補正コード生成回路は、前記コントローラがメモリに対してダミー・データアクセス命令によるデータアクセスを行う際に、前記ダミー・データアクセス命令のメモリアドレスとして、前記命令アドレスバッファが出力するアドレスを利用する請求項６記載の半導体集積回路。
【請求項８】
ダミー・データアクセス命令がメモリの複数のアドレスに格納する多バイト長で構成され、補正コード生成回路は、前記ダミー・データアクセス命令のアドレス値を補正する機能を有する請求項６記載の半導体集積回路。
【請求項９】
コントローラはバンク方式でメモリにアクセスするものであり、ダミー・データアクセス命令によるデータアクセスにおいて、補正コード生成回路はバンクの領域を自動的に切替える機能を有する請求項６記載の半導体集積回路。
【請求項１０】
コントローラは、メモリからリードした命令コードを格納する命令コードバッファを有するとともに、検査装置からのテストモード信号がアサートされた時のみ、前記命令コードバッファの値を半導体集積回路の外部に出力する出力制御回路を有する請求項１記載の半導体集積回路。
【請求項１１】
コントローラは、メモリの命令コードをフェッチするためのアドレスを格納する命令アドレスバッファを有するとともに、検査装置からのテストモード信号がアサートされた時のみ、前記命令アドレスバッファの値を半導体集積回路の外部に出力する出力制御回路を有する請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコントローラおよびメモリ（ＲＯＭ／ＲＡＭ）を内蔵した半導体集積回路に関するものである。
【背景技術】
【０００２】
メモリ（ＲＯＭ／ＲＡＭなど）を内蔵した半導体集積回路において、メモリの検査を行う場合には、以下のような検査手法がとられている。なお、ここでメモリはアドレスを入力することでデータを出力するアドレスアクセスの仕様とする。
（１）検査装置から半導体集積回路内部のメモリに対して直接アドレスを入力し、メモリに格納されたメモリデータの期待値比較を検査装置にて行う（図１２）。
（２）ＲＡＭの場合はＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ  ）などを用いて、ＲＡＭの自己判定検査を行う（例えば、特許文献１）。
【特許文献１】特開平１１−３１３９９  「メモリを備えた組込み自己検査」
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の検査手法では半導体集積回路が機器内に組み込まれた状態（実動作状態）と、メモリ検査を行う状態ではメモリに対するアクセス方式、およびアクセスパスが異なるという課題がある。
【０００４】
ここで、従来の課題を図１２、図１３、図１４を用いて説明する。図１２では、半導体集積回路８０００外部の検査装置８００１が、直接メモリ９００３に対してアドレスを入力することでメモリ検査を実施する。なお、メモリ９００３へのアクセスパスの切り替えは、検査装置８００１から出力されるテスト信号をセレクタ９００１、９００２に入力することによって行われるものとし、メモリ検査状態ではテスト信号がアサートされて検査装置８００１とメモリ９００３が接続され、実動作状態ではテスト信号がネゲートされてコントローラ９０００とメモリ９００３が接続されるものとする。ここで、実動作状態ではコントローラ９０００がメモリ９００３に対して図１３のように１サイクルアクセスするのに対し、メモリ検査状態では検査装置８００１と半導体集積回路８０００を接続する信号線の負荷容量が大きいため、検査装置８００１がメモリ９００３に対して図１４のように２サイクルアクセスを行っている。このため、実動作状態とメモリ検査状態でメモリ９００３へのアクセスタイミング、およびアクセスパスが異なり、実動作状態におけるコントローラ９０００とメモリ９００３間のアクセスパスの遅延故障などをスクリーニングできないという課題があった。
【０００５】
したがって、本発明の目的は、メモリ検査時と通常動作時において、同一パスでメモリアクセスを実施でき、遅延故障のスクリーニングレベル向上を実現することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路は、命令コードおよびデータを格納したメモリと、メモリに格納された命令コードをフェッチしデコードして命令を実行しメモリに対してデータのリードまたはライトを行うコントローラとを備え、
コントローラは、メモリ検査時にメモリに格納された命令コードとは別のダミー命令コードを生成する補正コード生成回路を有し、ダミー命令コードにしたがった命令を実行するものである。
【０００７】
上記構成において、コントローラは、メモリの命令コードをフェッチするためのアドレスを生成する命令アドレス生成回路と、命令アドレス生成回路が出力するアドレスと検査装置からメモリに入力されるアドレスとを、検査装置より出力するテストモード信号に応じて選択するセレクタと、セレクタより出力されたアドレスを格納する命令アドレスバッファとを有する。
【０００８】
上記構成において、補正コード生成回路は、検査装置より出力するテストモード信号がアサートされることにより、コントローラが演算を実行しないノン・オペレーション命令を生成する。
【０００９】
上記構成において、補正コード生成回路は、メモリのアドレス境界において、コントローラを特定アドレスに分岐させる命令を生成する。
【００１０】
上記構成において、補正コード生成回路は、検査装置からのテストモード信号がアサートされると、半導体集積回路のリセット解除直後に特定の分岐アドレスデータを出力する。
【００１１】
上記構成において、補正コード生成回路は、検査装置からのテストモード信号がアサートされると、コントローラがメモリに対してデータアクセスを行うよう、ダミー・データアクセス命令を生成する。
【００１２】
上記構成において、コントローラはメモリの命令コードをフェッチするためのアドレスを格納する命令アドレスバッファを有し、補正コード生成回路は、コントローラがメモリに対してダミー・データアクセス命令によるデータアクセスを行う際に、ダミー・データアクセス命令のメモリアドレスとして、命令アドレスバッファが出力するアドレスを利用する。
【００１３】
上記構成において、ダミー・データアクセス命令がメモリの複数のアドレスに格納する多バイト長で構成され、補正コード生成回路は、ダミー・データアクセス命令のアドレス値を補正する機能を有する。
【００１４】
上記構成において、コントローラはバンク方式でメモリにアクセスするものであり、ダミー・データアクセス命令によるデータアクセスにおいて、補正コード生成回路はバンクの領域を自動的に切替える機能を有する。
【００１５】
上記構成において、コントローラは、メモリからリードした命令コードを格納する命令コードバッファを有するとともに、検査装置からのテストモード信号がアサートされた時のみ、命令コードバッファの値を半導体集積回路の外部に出力する出力制御回路を有する。
【００１６】
上記構成において、コントローラは、メモリの命令コードをフェッチするためのアドレスを格納する命令アドレスバッファを有するとともに、検査装置からのテストモード信号がアサートされた時のみ、命令アドレスバッファの値を半導体集積回路の外部に出力する出力制御回路を有する。
【発明の効果】
【００１７】
本発明の半導体集積回路によれば、メモリ検査時に補正コード生成回路により生成したダミー命令コードにしたがってコントローラを実行することにより、メモリ検査時と通常動作時において、同一パスでメモリアクセスを実施でき、遅延故障のスクリーニングレベル向上を実現することができる。
【００１８】
メモリ検査時に、命令アドレスバッファに格納する命令コードをフェッチするためのアドレスを、命令アドレス生成回路より生成したアドレスに代えて、検査装置から入力することができる。
【００１９】
補正コード生成回路により、コントローラが演算を実行しないノン・オペレーション命令を生成することで分岐などを行うことなく、命令アドレスバッファのアドレスを１ずつインクリメントし、半導体集積回路のリセット解除直後から、メモリのテストを直ちに実行することが可能となる。
【００２０】
ダミー・データアクセス命令がメモリの複数のアドレスに格納する多バイト長で構成されている場合、補正コード生成回路は、ダミー・データアクセス命令のアドレス値を補正する機能を有することで、メモリの全領域をアクセスすることができる。
【００２１】
コントローラはバンク方式でメモリにアクセスするものであり、ダミー・データアクセス命令によるデータアクセスにおいて、補正コード生成回路はバンクの領域を自動的に切替える機能を有し、シームレスなデータアクセスを実現する。
【００２２】
出力制御回路により、テストモード時に命令コードバッファまたは命令アドレスバッファの値を検査装置に入力して良否判定を行うことができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１は、本発明の第１の実施の形態を構成するブロック図である。図１において１０００は半導体集積回路、１００１は半導体集積回路１０００を検査する検査装置、２００１はＲＯＭ、２００２はＲＡＭ、２０００はＲＯＭ２００１、およびＲＡＭ２００２に格納された命令コード、またはデータにアクセスするとともに、命令の実行などを行うコントローラである。
【００２４】
コントローラ２０００の内部においいて、３００１は、ＲＯＭ２００１またはＲＡＭ２００２に格納された命令コードをフェッチするためのアドレスを生成する命令アドレス生成回路、３００３は命令アドレス生成回路３００１から出力されたアドレスＳ３００１と、検査装置１００１から入力されたアドレス信号Ｓ１００２を外部アドレス選択信号Ｓ１００１に応じて切り替えるセレクタであり、外部アドレス選択信号Ｓ１００１がアサートされた場合には、セレクタ３００３からはアドレス信号Ｓ１００２が、ネゲートされた場合にはアドレスＳ３００１が出力される。３００６は、セレクタ３００３から出力されたアドレスを格納する命令アドレスバッファである。
【００２５】
３００５はＲＯＭ２００１、またはＲＡＭ２００２からリードした命令コードを格納する命令コードバッファであり、３００４はダミー命令コードを生成する補正コード生成回路である。また、３００２は命令コードバッファ３００５と補正コード生成回路３００４から出力された命令コードをテストモード信号Ｓ１０００に応じて切り替えるセレクタであり、テストモード信号Ｓ１０００のアサート時には補正コード生成回路３００４の出力が、ネゲート時には命令コードバッファ３００５の出力が選択される。
【００２６】
命令デコーダ回路３０００は、命令セレクタ３００２から入力された命令をデコードする。命令デコーダ回路３０００は、データ転送命令などをデコードすると、データアドレスバッファ３００７に対してＲＯＭ２００１、またはＲＡＭ２００２にデータアクセスするためのデータアドレスＳ３００６を出力し、ＲＡＭ２００２に対してデータをライトする場合には、データバッファ３００８に対してライトデータＳ３００７を出力する。また、分岐命令などで命令フェッチアドレスが非連続になる場合は、命令アドレス生成回路３００１に対して分岐アドレス情報Ｓ３００５を通知する。
【００２７】
３００９はＲＯＭ２００１からリードした命令コードと、ＲＡＭ２００２からリードした命令コードを切り替えるセレクタであり、命令アドレスバッファ３００６から出力されるアドレスによって命令コードバッファ３００５に出力されるデータＳ３００８は切り替えられる。
【００２８】
３０１０はＲＯＭ２００１に対するアドレス出力Ｓ３０１４を切り替えるセレクタであり、命令コードをフェッチする場合には命令アドレスバッファ３００６の出力が、データをリードする場合にはデータアドレスバッファ３００７の出力が選択される。
【００２９】
３０１１はＲＡＭ２００２に対するアドレス出力Ｓ３０１５を切り替えるセレクタであり、命令コードをフェッチする場合には命令アドレスバッファ３００６の出力が、データのリード、またはライト実行時にはデータアドレスバッファ３００７の出力が選択される。
【００３０】
３０１２はデータバッファ３００８からのデータ（Ｓ３０１２）をＲＡＭ２００２に対して出力するか、もしくはＲＡＭ２００２からリードしたデータ（Ｓ３０１６）をデータバッファ３００８に格納するか、またはＲＡＭ２００２からリードした命令コードをセレクタ３００９に出力Ｓ３００９するかを選択するセレクタである。
【００３１】
３０１３はテストモード信号Ｓ１０００がアサートされた場合にのみ、命令コードバッファ３００５、命令アドレスバッファ３００６、データアドレスバッファ３００７、データバッファ３００８の出力を半導体集積回路１０００の外部に出力する出力制御回路である。なお、出力制御回路３０１３が出力する上記４つのバッファは、必ずしも全てを出力する必要はなく個別に出力を選択することも可能な仕様とする。
【００３２】
以下に、具体的な実施の形態について図面を用いて説明する。なお、説明を簡潔に行うため、図１におけるＲＯＭ２００１、およびＲＡＭ２００２はコントローラ２０００から出力されるアドレスによってのみデータを出力するアドレスアクセス仕様とする。また、コントローラ２０００は半導体集積回路１０００のリセットが解除された後は、ＲＯＭ２００１に格納されたプログラムの先頭番地をリードした後、続けてＲＯＭ２００１に書き込まれた命令コードをフェッチしにいく仕様とする。
【００３３】
図２は、コントローラ２０００のメモリ空間を表したものである。ここでは、ＲＡＭ２００２はｘ'０００'〜Ｘ‘０ＦＦ'番地の２５６バイト、ＲＯＭ２００１はｘ'４００'〜Ｘ‘７ＦＦ'番地の１０２４バイトが割り当てられている。また、ＲＯＭ２００１の先頭番地には半導体集積回路１０００のリセット解除直後に分岐するアドレスが格納されているものとし、ここではそのアドレスがｘ'０４７０'となっている。
【００３４】
図３は、半導体集積回路１０００の起動時の動作を表したものである。負論理のリセット信号がネゲートされた期間Ｂにおいて、コントローラ２０００はリセット解除直後の分岐アドレスが格納されているＲＯＭ２００１の０４００番地、０４０１番地のデータである“０４７０”をリードし、０４７０番地に分岐する。これ以降は、命令アドレスバッファ３００６の値は１ずつインクリメントされるが、ここでは０４７０番地の命令が分岐命令コードのため、０４７１番地の次には０４８０番地というように非連続な命令アドレスが出力される。
【００３５】
次に図４はテストモード信号Ｓ１０００をアサートし、半導体集積回路１０００のＲＯＭ２００１の検査実施時のタイミングチャートである。ここでは図３と異なり、補正コード生成回路３００４が０４００番地、０４０１番地の分岐アドレスをリードする時に、ｘ'０４０２'を出力し、更に命令セレクタ３００２を介して命令デコード回路３０００に入力されることで、０４０１番地の次に０４０２番地が命令アドレスバッファ３００６から出力され、更にメモリ検査実行時間である期間Ｃに補正コード生成回路３００４からＮＯＰ命令（ノン・オペレーション命令）を生成することで分岐などを行うことなく、命令アドレスバッファ３００６のアドレスは１ずつインクリメントされる。これにより、半導体集積回路１０００のリセット解除直後から、ＲＯＭ２００１のテストを直ちに実行することが可能となり、この時に命令コードバッファの値は出力制御回路３０１３を介して検査装置１００１に入力されて、良否判定が行われる。
【００３６】
ここで、上記の検査を「連続したメモリアドレスのアクセス検査」とすると、ＲＯＭ２００１に対してランダムなアドレス（例えば、０５００番地→０５７０番地→０５２０番地などの非連続なアドレス）を入力することでＲＯＭ２００１のアドレスデコードの負荷を高めるような「ランダムなアドレスアクセス検査」を実施する場合には、検査装置１００１からアドレス信号Ｓ１００２が入力されるとともに、外部アドレス選択信号Ｓ１００１がアサートされ、命令アドレスバッファ３００６からはアドレス信号Ｓ１００１の値が出力される。ここで、コントローラ２０００からＲＯＭ２００１への命令フェッチに関するコントローラ２０００の一連のパスが検査できていること、またコントローラ２０００内部の命令アドレスバッファ３００６までのタイミング検査はＳＣＡＮテストなどで実施することで、遅延故障および縮退故障を確認しており、上記の「連続したメモリアドレスのアクセス検査」と併用して検査を行うことで、検査装置１００１からのランダムアドレス入力によるメモリ検査は有効となる。
【００３７】
（実施の形態２）
本発明の第２の実施の形態において、補正コード生成回路３００４が出力するＮＯＰ命令以外の動作は、全て発明の第１の実施の形態と同一である。以下、図５を用いて第２の実施の形態を説明する。
【００３８】
本発明の第１の実施の形態では、メモリ検査時に補正コード生成回路３００４からＮＯＰ命令を出力することで、コントローラ２０００の実動作パスを用いたＲＯＭ２００１のメモリ検査を実施したが、この時にはＲＡＭ２００２には一切アクセスしていない。ここで、ＲＯＭ２００１の命令コードをフェッチするとともに、ＲＡＭ２００２へのデータのリード、またはライトを行うことで検査効率の向上を実現する。実現手段として、第２の実施の形態では、補正コード生成回路３００４からはＮＯＰ命令に代わり、ＲＡＭ２００２に対するデータ転送命令を生成する。
【００３９】
図５では、コントローラ２０００がメモリ空間ｘ'０５ＸＸ'の時にＲＡＭ２００２に対してデータの書き込みを、メモリ空間ｘ'０６ＸＸ'の時にＲＡＭ２００２からデータの読み出しを、ＲＯＭ２００１への命令フェッチと並行して実施している。
【００４０】
図６は、この命令を生成する補正データ生成回路３００４の内部構造を表したものである。補正コード・レジスタ３００４３はデータアドレス、オペコード、ライトデータ／格納レジスタからなる。ここで、データアドレスはインクリメントを行う演算回路を搭載することで実現できるが、ここでは命令フェッチアドレスの下位８ビットをデータアドレスとして用いることでハードウェアリソースの削減を実現している。また、ここではオペコードであるデータ転送命令はＭＯＶ命令と明記するとともに、リード、ライトでオペコードは同一のものとしている。また、ライトデータ３００４０および格納レジスタ３００４１は命令アドレスの９ビット目でセレクタ３００４２により選択される。これは、命令アドレスの９ビット目は５ＦＦ番地以下では“０"であり、６００番地以降では“１"となるため容易に識別できるためである。ただし、これらの実装方法についてはこれに限定するものではない。以上により生成されたダミー命令コードは、順次命令デコーダ回路３０００に入力されて、データ転送命令が実行される。
【００４１】
（実施の形態３）
本発明の第３の実施の形態は、補正コード生成回路３００４のデータ転送命令の生成方法以外は、全て発明の第２の実施の形態と同一である。以下、図７、８を用いて発明の第３の実施の形態を説明する。第１および第２の実施の形態では、データ転送命令は命令フェッチアドレス１つにつき１つの命令を発行していたが、命令コード長が長い場合などは複数のアドレスにまたがって命令が配置されることがある。このような場合でも、ＲＡＭ２００２の全領域のデータのリードおよびライト動作を効率的に実施するのが本発明の第３の実施の形態である。
【００４２】
図７では、データ転送命令コードのフェッチには２回サイクルを要しているが、この場合はコントローラ２０００がメモリ空間ｘ'０５ＸＸ'の時にＲＡＭ２００２に対してアクセスするのは奇数アドレスとなっている。ここで第２の実施の形態と同様の手法をとると、常に奇数アドレスに対してのみデータのリードまたはライトを行うことができない。ここで、図８のようにインバータ３００４５によりアドレスの最下位ビットの反転信号を生成し、アドレスの８、９ビット目を用いることで図８のようにセレクタ３００４４によりデータアクセスを切り分けることができる。以上により、複数のアドレスに命令コードがまたがっている場合にも、命令フェッチと同時にデータのリードおよびライト検査を実施することができる。
【００４３】
図９では、８ビット目と９ビット目の組み合わせにより、０００〜０ＦＦのアドレス空間に対して、リードまたはライトアクセスを行う仕様の一例を表している。ここでは、８ビット目が「１」、９ビット目が「０」時に０００〜０ＦＦ空間の奇数アドレスに対してライトアクセスを、８ビット目が「０」、９ビット目が「１」時に０００〜０ＦＦ空間の偶数アドレスに対してライトアクセスを、８ビット目が「１」、９ビット目が「１」時に０００〜０ＦＦ空間の奇数アドレスに対してリードアクセスを、８ビット目が「０」、９ビット目が「０」時に０００〜０ＦＦ空間の偶数アドレスに対してリードアクセスを行う仕様を表している。
【００４４】
（実施の形態４）
本発明の第１から第３の実施の形態では、データリードまたはライト動作はリニアにアクセスできるメモリ空間を前提としていたが、コントローラのアーキテクチャによってはバンクを用いてメモリアクセス領域を切り替えるものが存在する。このようなコントローラがシームレスにデータのリードまたはライトを実現するのが第４の実施の形態である。ここでは本発明の第２の実施の形態をベースにした説明を行う。
【００４５】
図１０において、半導体集積回路１０００では６４バイトごとに４つのバンク空間を保有するものとする。ここで、最初の６４バイトからバンク０、バンク１、バンク２、バンク３というように分割すると、各アドレスの最終においてバンクを切り替える命令を生成することで、メモリ空間を切り替える。
【００４６】
図１１では、命令アドレスバッファ３００６の下位８ビットの内、最下位６ビットを命令コードに、上位２ビットをコントローラ２０００の内部のバンクレジスタ３０１４に割り当てることで、シームレスなバンク切替えを実現する。
【産業上の利用可能性】
【００４７】
本発明にかかる半導体集積回路は、メモリ検査時と通常動作時において、同一パスでメモリアクセスを実施でき、遅延故障のスクリーニングレベル向上を実現することができるという効果を有し、半導体集積回路等として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態における半導体集積回路およびメモリ検査装置のブロック図である。
【図２】本発明の第１の実施の形態におけるコントローラのメモリ空間を示す説明図である。
【図３】本発明の第１の実施の形態における実動作状態におけるメモリアクセスのタイムチャートである。
【図４】本発明の第１の実施の形態におけるメモリ検査状態におけるメモリアクセスのタイムチャートである。
【図５】本発明の第２の実施の形態のコントローラのデータアクセス命令における命令アドレスバッファと補正コード生成回路の説明図である。
【図６】本発明の第２の実施の形態における補正コード生成回路および命令アドレスバッファのブロック図である。
【図７】本発明の第３の実施の形態のコントローラのデータアクセス命令における命令アドレスバッファと補正コード生成回路の説明図である。
【図８】本発明の第３の実施の形態における補正コード生成回路および命令アドレスバッファのブロック図である。
【図９】本発明の第３の実施の形態における命令フェッチアドレスとデータアドレスの関係を示す図である。
【図１０】本発明の第４の実施の形態におけるメモリ空間の説明図である。
【図１１】本発明の第４の実施の形態における補正コード生成回路、命令アドレスバッファおよびバンクレジスタのブロック図である。
【図１２】従来のメモリ検査装置のブロック図である。
【図１３】実動作状態におけるメモリアクセスのタイムチャートである。
【図１４】従来のメモリ検査装置を用いたメモリアクセスのタイムチャートである。
【符号の説明】
【００４９】
１０００          半導体集積回路
１００１          検査装置
２０００          コントローラ
２００１          ＲＯＭ
２００２          ＲＡＭ
３０００          命令デコーダ回路
３００１          命令アドレス生成回路
３００２          命令セレクタ
３００３          セレクタ
３００４          補正コード生成回路
３００５          命令コードバッファ
３００６          命令アドレスバッファ
３００７          データアドレスバッファ
３００８          データバッファ
３００９          セレクタ
３０１０          セレクタ
３０１１          セレクタ
３０１２          セレクタ
３０１３          出力制御回路
３０１４          バンクレジスタ
８０００          半導体集積回路
８００１          検査装置
９０００          コントローラ
９００１          セレクタ
９００２          セレクタ
９００３          メモリ
３００４０  ライトデータ・レジスタ
３００４１  格納レジスタ
３００４２  セレクタ
３００４３  補正コード・レジスタ
３００４４  セレクタ
３００４５  インバータ
Ｓ１０００  テストモード信号
Ｓ１００１  外部アドレス選択信号
Ｓ１００２  アドレス信号
Ｓ３００５  分岐アドレス情報
Ｓ３００６  データアドレス
Ｓ３００７  ライトデータ
Ｓ３００８  セレクタ３００９の出力
Ｓ３００９  セレクタ３０１２の出力
Ｓ３０１４  ＲＯＭ２００１のアドレス信号
Ｓ３０１５  ＲＡＭ２００２のアドレス信号
Ｓ３０１６  ＲＡＭ２００２のデータ信号
Ｓ９０００  メモリアドレス
Ｓ９００１  メモリデータ
Ｓ９００２  テスト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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