(57)【要約】【課題】  回路面積を抑えつつ、耐圧特性が向上された半導体装置を提供する。【解決手段】  ソースが電源ラインＬVDDに接続されたＰＭＯＳトランジスタＱＰ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2のドレインに接続されたＮＭＯＳトランジスタＱＮ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2およびＮＭＯＳトランジスタＱＮ2のドレインに接続されたダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnと、電源ラインＬVDDの電位に基づいてダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲート電位を制御するゲート電位制御回路３０とを有する。【選択図】          図４
2006313814.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源線に接続された第１トランジスタと、
ソースが接地線に接続され、ドレインが前記第１トランジスタのドレインに接続された第２トランジスタと、
ソースが前記接地線に接続され、ドレインが前記第１および第２トランジスタの前記ドレインに接続された第３トランジスタと、
前記電源線の電位に基づいて前記第３トランジスタのゲート電位を制御するゲート電位制御回路と
を有することを特徴とする半導体装置。
【請求項２】
ソースが電源線に接続された第１トランジスタと、
ソースが接地線に接続され、ドレインが前記第１トランジスタのドレインに接続された第２トランジスタと、
ソースが前記電源線に接続され、ドレインが前記第１および第２トランジスタの前記ドレインに接続された第３トランジスタと、
前記電源線の電位に基づいて前記第３トランジスタのゲート電位を制御するゲート電位制御回路と
を有することを特徴とする半導体装置。
【請求項３】
前記第１トランジスタの前記ドレインと前記第２トランジスタの前記ドレインとの間に接続された第１抵抗を有し、
前記第３トランジスタの前記ドレインは、前記第１トランジスタの前記ドレインに接続されると共に前記第１抵抗を介して前記第２トランジスタの前記ドレインに接続されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電位制御回路は、ソースが前記電源線に接続され、ゲートが前記電源線に接続された第４トランジスタと、ソースが前記接地線に接続され、ドレインが前記第４トランジスタのドレインに接続され、ゲートが前記電源線に接続された第５トランジスタとを含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電位制御回路は、前記電源線に接続された第２抵抗を含み、
前記第４および第５トランジスタのゲートは、前記第２抵抗を介して前記電源ラインに接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１トランジスタの個数と、前記第２および第３トランジスタの合計の個数とが等しいことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１トランジスタは、ｐ型のトランジスタであり、
前記第２および第３トランジスタは、ｎ型のトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１および第３トランジスタは、ｐ型のトランジスタであり、
前記第２トランジスタは、ｎ型のトランジスタであることを特徴とする請求項２記載の半導体装置。
【請求項９】
表面を有する半導体基板と、
前記半導体基板の前記表面に形成され、互いに接触しないように位置する第１から第４領域と、
前記第１及び第３領域にまたがり形成される第１ゲート電極と、
前記第２及び第４領域にまたがり形成される第２ゲート電極と
を有することを特徴とする半導体装置。
【請求項１０】
前記第１領域の横幅は、前記第３領域の横幅と同じであることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１領域の縦幅は、前記第３領域の縦幅の２倍以上であることを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
前記第２領域の横幅は、前記第４領域の横幅と同じであることを特徴とする請求項９から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第２及び第４領域の横幅は、前記第１領域の横幅より短いことを特徴とする請求項９から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２領域の縦幅は、前記第４領域の縦幅の２倍以上であることを特徴とする請求項９から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１及び第３領域にそれぞれ形成された第１トランジスタと、
前記第２及び第４領域にそれぞれ形成された第２トランジスタとを有し、
前記第２トランジスタは、前記第１トランジスタを保護することを特徴とする請求項９から１４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＣＭＯＳ（Complimentary Metal Oxide Semiconductor）トランジスタ回路の耐圧特性を向上するための半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置（以下、単に半導体装置という）には、ＣＭＯＳトランジスタ回路が広く用いられている。ＣＭＯＳトランジスタ回路は、ｐ型のチャネルを形成するＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタと言う）とｎ型のチャネルを形成するＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと言う）とを有し、これらのゲートに共通の制御電圧が印加される構造を有する。上記ＰＭＯＳトランジスタのソースは内部電源電圧ＶＤＤが印加される電源ラインＬVDDに接続され、また、上記ＮＭＯＳトランジスタのソースは接地されている。このため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ドレインを共通結線しておくことで、例えばＨレベル（例えば内部電源電圧ＶＤＤと同レベル）の制御信号が各ドランジスタのゲートに印加された場合、ＰＭＯＳトランジスタがオフすると共にＮＭＯＳトランジスタがオン（導通）し、これにより共通結線にＬレベルが出力される。一方、例えばＬレベル（例えば接地電位）の制御信号が各トランジスタのゲートに印加された場合、ＰＭＯＳトランジスタがオンすると共にＮＭＯＳトランジスタがオフし、これにより共通結線にＨレベルが出力される。
【０００３】
上記したＣＭＯＳトランジスタ回路などのような一般的な半導体装置は、比較的浅い不純物拡散層の上に薄い絶縁膜を挟んでゲート電極を積層した構造を有し、これにより高集積化を実現している。このため、従来の構造を持つ半導体装置は、例えば外部から静電気などが入力された場合、サージ電流によって容易に破壊されてしまうという問題を有する。例えば上記のようなＣＭＯＳトランジスタ回路の場合、電源ラインＬVDDとグランドラインＬGNDとの間に静電気が印加されると、電源ラインＬVDDに接続されたＰＭＯＳトランジスタのソースからＰＭＯＳトランジスタのドレインへサージ電流が流れ込む。このサージ電流は、ドレイン同士が接続された共通結線を介してＮＭＯＳトランジスタへ流れ込み、このＮＭＯＳトランジスタを介してグランドラインＬGNDへ放出されるが、この際、ＮＭＯＳトランジスタの耐圧特性が不十分であると、サージ電流によってＮＭＯＳトランジスタの特にドレイン側が破損してしまう。
【０００４】
このようなサージ電流からＣＭＯＳトランジスタ回路を保護するために、従来では、保護回路をＣＭＯＳトランジスタ回路に対して並列に接続していた。
【０００５】
そして、保護回路は、ＣＭＯＳトランジスタ回路にサージ電流が流れるより先にオン状態となることで、自身にサージ電流を流す。例えば公的試験方法として広く用いられているＨＢＭ（Human Body Model）試験によれば、一般的な耐性保証値である２ｋＶ（キロ・ボルト）の静電気が入力された際、保護回路９３０には１．３３Ａ（アンペア）のサージ電流が流れる。このように比較的大きな電流を流すことで、保護回路９３０は、サージ電流からＣＭＯＳトランジスタ回路を保護している。
【０００６】
以上のように、半導体装置の静電気耐性を確保する場合、保護回路に負荷を分担または集中させることで、保護対象である回路（本例ではＣＭＯＳトランジスタ回路）の脆弱性を抑えることが一般的であった。
【０００７】
ただし、保護回路の耐圧特性が不十分であると、保護回路自体がサージ電流により破損してしまうという問題がある。このような問題に対処する技術として、例えば以下に示す特許文献１には、ＮＭＯＳトランジスタよりなる保護回路が形成された半導体基板にバイアス電圧を印加することで、保護回路の耐圧特性を向上する構成が開示されている。
【特許文献１】特開２００２−３２４８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、通常、ＣＭＯＳトランジスタ回路は、高集積化のため、小規模のものであっても数１００個以上のトランジスタ群で構成される。この際、ＣＭＯＳトランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを区別しない場合、単にトランジスタと言う）とは、回路動作に最低限必要となる電流駆動能力を確保しつつ、できるだけ小さく設計されることが望ましい。これは、回路面積を抑えつつ、チップサイズの縮小と低コスト化とを実現するためである。
【０００９】
その一方で、保護回路は、自身が負担したサージ電流によって破損してしまわないために、トランジスタの形状を規定する幾つかの設計寸法のうち、静電気耐性に関わる部分の寸法を、ＣＭＯＳトランジスタ回路を構成するトランジスタのそれよりも大きく設計する必要がある。
【００１０】
上記した静電気耐性を支配する設計寸法の１つとしては、ゲートとドレイン上に形成されたコンタクトとの間隔（以下、ゲート・ドレイン間距離と言う）がある。例えばＣＭＯＳトランジスタ回路を構成するトランジスタのゲート・ドレイン間距離を０．４μｍ（マイクロメートル）とした場合、保護回路を構成するトランジスタ（特にＮＭＯＳトランジスタ）には、通常、これの数倍の寸法（例えば５倍の寸法である２．０μｍ）が適用される。このように、保護回路を構成するトランジスタのゲート・ドレイン間距離を大きく設計することで、静電気が入力された際に保護回路を構成するトランジスタが受けるダメージを緩和することができるため、保護回路の耐圧特性が向上する。
【００１１】
ただし、上記のようにＣＭＯＳトランジスタ回路に対して保護回路を並列に接続したとしても、静電気などによるサージ電流に対してＣＭＯＳトランジスタ回路を構成するトランジスタが脆弱なままの状態で晒されている。この場合、サージ電流のほとんどを保護回路が負担するように構成することでＣＭＯＳトランジスタ回路に流れる電流を低減することは可能であるが、しかしながら、このように構成したとしても、保護回路が負担しきれないサージ電流がＣＭＯＳトランジスタ回路に流れてしまうという問題は残る。
【００１２】
ＣＭＯＳトランジスタ回路に流れ込んだサージ電流によってこれが破壊されないように構成するためには、ＣＭＯＳトランジスタ回路の規模を大きく設計することと、ＣＭＯＳトランジスタ回路全体に均一にサージ電流を分散させることとが必要になる。
【００１３】
ＣＭＯＳトランジスタ回路全体に均一にサージ電流を分散させるためには、これを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率が各トランジスタにおいて一定でなければならない。図１に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率を一定に設計したバッファ回路８２０およびインバータ回路９１０を含む半導体装置８００の回路構成を比較例１として示す。なお、図１において、個々のＰＭＯＳトランジスタｑｐ2〜ｑｐnのゲート幅は同じとする。また、同様に、個々のＮＭＯＳトランジスタｑｎ2〜ｑｎnのゲート幅も同じとする。
【００１４】
図１に示すように、一定の比率のゲート幅を持つＰＭＯＳトランジスタｑｐ2〜ｑｐnおよびＮＭＯＳトランジスタｑｎ2〜ｑｎnを一対一に対応させて設けた場合、電源ラインＬVDDとグランドラインＬGNDとの間に接続されたＰＭＯＳトランジスタｑｐ2〜ｑｐn全体とＮＭＯＳトランジスタｑｎ2〜ｑｎn全体とにサージ電流が均一に分散されるため、ＣＭＯＳトランジスタ回路であるバッファ回路８２０の耐圧特性を向上させることが可能である。また、上記のように構成した場合、図１に示すように、比較的小規模のＣＭＯＳトランジスタ回路（例えば数〜数１０個のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳトランジスタ回路：図１ではインバータ回路９１０）と比較的大規模のＣＭＯＳトランジスタ回路（例えば数１００個以上のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳトランジスタ回路：図１ではバッファ回路８２０）とを同じ電源ラインＬVDDとグランドラインＬGNDとの間に混在させて接続した場合でも、サージ電流が回路規模に応じて分散されるため、各素子における電流密度が一定となる。このため、半導体装置８００全体としては、ある程度の耐圧特性を持つことが可能である。
【００１５】
しかしながら、同じ電源ラインＬVDDとグランドラインＬGNDとの間に異なるゲート幅の比率を持つＣＭＯＳトランジスタ回路を混在させて接続した場合、この異なる比率を持つＣＭＯＳトランジスタ回路だけが容易に破壊されてしまう場合がある。これは、異なる比率を持つＣＭＯＳトランジスタ回路にサージ電流が集中して流れてしまう場合があるためである。
【００１６】
上記のように、同じ電源ラインＬVDDとグランドラインＬGNDとの間に異なるゲート幅の比率を持つＣＭＯＳトランジスタ回路を混在させて接続した場合に異なる比率を持つＣＭＯＳトランジスタ回路だけが容易に破壊されてしまう理由を説明するにあたり、先に、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率をどのように決定して設計するかについて説明する。
【００１７】
ＣＭＯＳトランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率は、一般的に約２：１に設定される。これは、ＰＭＯＳトランジスタにおける電荷移動の媒体である正孔と、ＮＭＯＳトランジスタにおける電荷移動の媒体である電子との移動度（モビリティとも言う）に差があるからである。すなわち、ＰＭＯＳトランジスタの電荷移動媒体である正孔の移動度は、ＮＭＯＳトランジスタの電荷移動媒体である電子の約半分しかない。また、ＣＭＯＳトランジスタ回路の出力電位がグランドレベルＧＮＤから内部電源電圧レベルＶＤＤ（例えば１．８Ｖ）まで上がる際はＰＭＯＳトランジスタが、同じく出力電位が内部電源電圧レベルＶＤＤ（例えば１．８Ｖ）からグランドレベルＧＮＤ（０Ｖ）まで下がる際はＮＭＯＳトランジスタが、それぞれ能動素子として機能する。ここで、回路動作上、立ち上がりと立ち下がり（ＨレベルからＬレベルへの遷移をここでは立ち下がりという）とのそれぞれに要する時間は同一であることが望ましい。そこで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの動作速度（すなわち、状態遷移に要する時間）を略同じにするために、各トランジスタのゲート幅の比率を約２：１に設計する。
【００１８】
ただし、ＣＭＯＳトランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率は、必ずしも一定に設計されない場合がある。例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとに共通に制御電圧を印加するようなＣＭＯＳトランジスタ回路では、各トランジスタの動作速度を同じとした場合、ＣＭＯＳトランジスタ回路に貫通電流が流れてしまうためである。例えば、各トランジスタのゲートに共通に印加される制御電圧を内部電源電圧レベルＶＤＤからグランドレベルＧＮＤまで切り替えた場合、ＰＭＯＳトランジスタがオフ（遮断）状態からオン状態へ遷移すると共にＮＭＯＳトランジスタがオフ状態からオン状態へ遷移するが、この際、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが共にオン状態となっている期間がある。貫通電流は、この期間、ＣＭＯＳトランジスタ回路を介して電源ラインＬVDDからグランドラインＬGNDへ流れる。
【００１９】
このような貫通電流はＣＭＯＳトランジスタ回路を含む半導体装置の消費電力を増大させるため、携帯電話機など、省電力が優先される電子機器では回避することが好ましい。特に、ＣＭＯＳトランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの双方のゲート幅が大きい場合、双方が同時にオン状態となる期間が一瞬であったとしても電源ラインＬVDDとグランドラインＬGNDとの間に無視できない程度の貫通電流が流れるため、可能な限り貫通電流を低減することが望まれている。
【００２０】
貫通電流を低減する方法としては、例えばＣＭＯＳトランジスタ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのうち回路性能に与える影響の少ない方のゲート幅を縮小してしまう方法が考えられる。図２に、例えばＮＭＯＳトランジスタのゲート幅が縮小されたバッファ回路７２０と、インバータ回路９１０とを含む半導体装置７００の回路構成を比較例２として示す。図２に示すように、半導体装置７００は、図１に示す半導体装置８００におけるバッファ回路８２０のＮＭＯＳトランジスタｑｎ2〜ｑｎnが、１つのＮＭＯＳトランジスタｑｎ2に置き換えられた、すなわちＮＭＯＳトランジスタｑｎ3〜ｑｎnが削減されたことで、全体としてのＮＭＯＳトランジスタのゲート幅が縮小された構成を有する。
【００２１】
このように、いずれかのトランジスタのゲート幅を縮小させることで、このトランジスタの動作速度が遅くなるため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同時にオンすることによる貫通電流を防止することができる。
【００２２】
しかしながら、例えば図２に示したようにＮＭＯＳトランジスタのゲート幅を縮小した場合、バッファ回路７２０におけるＰＭＯＳトランジスタｑｐ2〜ｑｐnを通過したサージ電流が全てＮＭＯＳトランジスタｑｎ2に流れ込むため、ＮＭＯＳトランジスタｑｎ2の特にドレイン（図２中、ｋ点と表記）が破壊されてしまうという問題が発生する。
【００２３】
このような問題を解決する方法としては、比較例３として図３に示す半導体装置６００のように、削除した分のＮＭＯＳトランジスタ（例えば図２に示す例ではＮＭＯＳトランジスタｑｎ3〜ｑｎn）の代わりに、ゲートが抵抗Ｒ１を介してグランドラインＬGNDに接続された、すなわちゲート電位がＧＮＤレベルに固定されたＮＭＯＳトランジスタ（以下、これらをダミーＮＭＯＳトランジスタという）ｑｎ3〜ｑｎnからなるダミー回路６２１をＮＭＯＳトランジスタｑｎ2と並列に接続する方法が考えられる。なお、ダミー回路６２１における個々のＮＭＯＳトランジスタｑｎ3〜ｑｎnを以下ではダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnと言う。
【００２４】
図３に示す半導体装置６００によれば、バッファ回路７２０におけるＰＭＯＳトランジスタｑｐ2〜ｑｐn全体に流れたサージ電流が、ＮＭＯＳトランジスタｑｎ2だけでなく、ダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnにも分散されるため、結果的にバッファ回路７２０の耐圧特性を向上することができる。
【００２５】
しかしながら、上記のような構成では、バッファ回路７２０におけるＮＭＯＳトランジスタｑｎ2とダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnとのゲート電位が必ずしも同じでないため、サージ電流を均一にＮＭＯＳトランジスタｑｎ2およびダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnに分散することができない場合があり、この結果、特にバッファ回路７２０におけるＮＭＯＳトランジスタｑｎ2が破壊してしまう場合が存在する。
【００２６】
そこで本発明は、上記の問題に鑑みてなされたものであり、回路面積を抑えつつ、耐圧特性が向上された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
かかる目的を達成するために、本発明による半導体装置は、ソースが電源線に接続された第１トランジスタと、ソースが接地線に接続され、ドレインが第１トランジスタのドレインに接続された第２トランジスタと、ソースが接地線に接続され、ドレインが第１および第２トランジスタのドレインに接続された第３トランジスタと、電源線の電位に基づいて第３トランジスタのゲート電位を制御するゲート電位制御回路とを有する。
【００２８】
以上の構成を有することで、例えばサージ電流が電源線に入力した際、第３トランジスタを適度にオンさせることが可能となる。この結果、第１トランジスタを通過したサージ電流を、第３トランジスタを介して効率的に接地線へ放出することが可能となる。したがって、第２トランジスタに大きな電流が流れることを防止でき、この結果、第２トランジスタの特にドレイン側が破壊することを防止できる。すなわち、第１および第２トランジスタよりなるＣＭＯＳトランジスタ回路の耐圧特性を向上することができる。
【００２９】
また、本発明によるゲート電位制御回路は、例えばインバータ回路のような比較的小規模のＣＭＯＳトランジスタ回路で構成することが可能であるため、回路規模の増加を無視できる程度に抑えることができる。
【００３０】
さらに、本発明によれば、比較的小規模のＣＭＯＳトランジスタ回路と比較的大規模のＣＭＯＳトランジスタ回路とを電源線と接地線との間に並列に設けた場合でも、回路規模に応じてサージ電流が分配されるため、これらがサージ電流により破壊されることを防止できる。
【発明の効果】
【００３１】
本発明によれば、回路面積を抑えつつ、耐圧特性が向上された半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００３３】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、規模の異なるＣＭＯＳトランジスタ回路が同じ電源ライン（電源線）ＬVDDとグランドライン（接地線）ＬGNDとの間に設けられた半導体装置を例に挙げて説明する。また、本実施例では、電源ラインＬVDDに静電気などのサージ電流が入力された際、このサージ電流によりＣＭＯＳトランジスタ回路におけるＮＭＯＳトランジスタの特にドレインが破壊されることを防止するように構成された半導体装置を例に挙げて説明する。
【００３４】
〔回路構成〕
図４は、本実施例による半導体装置１の回路構成を示す図である。図４に示すように、半導体装置１は、電源ラインＬVDDとグランドラインＬGNDとの間に、インバータ回路１０とバッファ回路２０とゲート電位制御回路３０とが並列に接続されると共に、バッファ回路２０におけるＮＭＯＳトランジスタ（第２トランジスタ）ＱＮ2と並列にダミー回路２１が接続された構成を有する。なお、本実施例において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ（後述におけるダミーＮＭＯＳトランジスタも含む）とのゲート幅の比率は、ＰＭＯＳトランジスタの動作速度とＮＭＯＳトランジスタの動作速度とが等しくなる比率、すなわち略２：１であり、且つ全てのトランジスタにおいて一定であるとする。
【００３５】
・インバータ回路１０
上記構成において、インバータ回路１０は、ＰＭＯＳトランジスタＱＰ1およびＮＭＯＳトランジスタＱＮ1を有して成る。すなわち、インバータ回路１０は、例えば後述において詳細に説明するバッファ回路２０と比較して小規模のＣＭＯＳトランジスタ回路である。
【００３６】
ＰＭＯＳトランジスタＱＰ1のソースは電源ラインＬVDDに接続されており、ＮＭＯＳトランジスタＱＮ1のソースはグランドラインＬGNDに接続されている。また、ＰＭＯＳトランジスタＱＰ1とＮＭＯＳトランジスタＱＮ1とはドレイン同士が接続されている。すなわち、ＰＭＯＳトランジスタＱＰ1とＮＭＯＳトランジスタＱＮ1とは電源ラインＬVDDとグランドラインＬGNDとの間に直列に接続されている。
【００３７】
ＰＭＯＳトランジスタＱＰ1とＮＭＯＳトランジスタＱＮ1とのゲートは、共にノードｎ３に接続されている。ノードｎ３には、図示しない内部回路又は外部回路から制御電圧が印加される。したがって、ＰＭＯＳトランジスタＱＰ1とＮＭＯＳトランジスタＱＮ1とは、同じ制御電圧によりオン／オフが制御される。また、ＰＭＯＳトランジスタＱＰ1とＮＭＯＳトランジスタＱＮ1とのドレインは、共に共通結線を介してノードｎ４に接続されている。したがって、ＰＭＯＳトランジスタＱＰ1およびＮＭＯＳトランジスタＱＮ1よりなるインバータ回路１０は、ノードｎ３にＨレベルの制御電圧が印加された際にノードｎ４にＬレベルの電位を出力し、ノードｎ３にＬレベルの制御電圧が印加された際にノードｎ４にＨレベルの電位を出力する。すなわち、ノードｎ３に印加された制御電圧を反転させた出力電位をノードｎ４に出力する。
【００３８】
・バッファ回路２０
ノードｎ４の後段には、上述したバッファ回路２０が設けられている。バッファ回路２０は、１つ以上のＰＭＯＳトランジスタ（第１トランジスタ）ＱＰ2〜ＱＰnとＮＭＯＳトランジスタＱＮ2とを有して成る。すなわち、バッファ回路２０は、上述したインバータ回路１０と比較して大規模のＣＭＯＳトランジスタ回路である。なお、本実施例では、ＰＭＯＳトランジスタＱＰ2〜ＱＰnの個数をｎ−１個（ｎは３以上の整数）とし、ＮＭＯＳトランジスタＱＮ2の個数を１つとする。すなわち、本実施例では、ＰＭＯＳトランジスタＱＰ3〜ＱＰnに対応するｎ−２個のＮＭＯＳトランジスタが省略されている。ただし、本発明はこれに限定されず、ＮＭＯＳトランジスタ全体としてのゲート幅がＰＭＯＳトランジスタ全体としてのゲート幅の略２分の１よりも小さければ、その数を如何様にも変形してよい。
【００３９】
ＰＭＯＳトランジスタＱＰ2〜ＱＰnの各ソースは電源ラインＬVDDに接続されており、ＮＭＯＳトランジスタＱＮ2のソースはグランドラインＬGNDに接続されている。また、ＰＭＯＳトランジスタＱＰ2〜ＱＰnの各ドレインは、共通結線を介してＮＭＯＳトランジスタＱＮ2のドレインに接続されている。
【００４０】
ＰＭＯＳトランジスタＱＰ2〜ＱＰnの各ゲートとＮＭＯＳトランジスタＱＮ2のゲートとは、ノードｎ４を介してインバータ回路１０の出力に接続されている。すなわち、ＰＭＯＳトランジスタＱＰ2〜ＱＰnとＮＭＯＳトランジスタＱＮ2とは、全てインバータ回路１０の出力電位に基づいてオン／オフが制御される。なお、インバータ回路１０の出力電位は、上述したように、ノードｎ３に印加された制御電圧を反転させた電位である。
【００４１】
また、ＰＭＯＳトランジスタＱＰ2〜ＱＰnとＮＭＯＳトランジスタＱＮ2とのドレインは、全て共通結線を介してノードｎ５に接続されている。したがって、ＰＭＯＳトランジスタＱＰ2〜ＱＰnとＮＭＯＳトランジスタＱＮ2よりなるバッファ回路２０は、ノードｎ４にＨレベルの出力電位が印加された際にノードｎ５にＬレベルの電位を出力し、ノードｎ４にＬレベルの出力電位が印加された際にノードｎ５にＨレベルの電位を出力する。すなわち、ノードｎ４に印加された出力電位を反転させた出力電位をノードｎ５に出力する。なお、ノードｎ５の後段には、例えば図示しない他のＣＭＯＳトランジスタ回路の制御端子（ゲート）などが接続される。
【００４２】
・ダミー回路２１
ダミー回路２１は、バッファ回路２０における省略された分（すなわち、ｎ−２個）のＮＭＯＳトランジスタ（第３トランジスタ）ＱＮ3〜ＱＮnを有して成る。すなわち、ダミー回路２１は、例えば静電気などのような比較的大きな電流が例えば電源ラインＬVDDに入力した際に、バッファ回路２０における省略されたＮＭＯＳトランジスタを擬似的に補完するための回路である。したがって、本実施例では、バッファ回路２０とダミー回路２１とにおいて、同数のＰＭＯＳトランジスタとＮＭＯＳトランジスタとが設けられる。なお、以下の説明では、バッファ回路２０におけるＮＭＯＳトランジスタＱＮ2と、ダミー回路２１におけるＮＭＯＳトランジスタＱＮ3〜ＱＮnとを区別するために、ＮＭＯＳトランジスタＱＮ3〜ＱＮnをダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnと言う。
【００４３】
ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnは、バッファ回路２０におけるＮＭＯＳトランジスタＱＮ2と並列に接続されている。すなわち、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnの各ドレインは全てバッファ回路２０におけるＰＭＯＳトランジスタＱＰ2〜ＱＰnおよびＮＭＯＳトランジスタＱＮ2のドレインが接続された共通結線を介してノードｎ５に接続され、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnの各ソースは全てグランドラインＬGNDに接続されている。また、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲートは、後述において詳細に説明するゲート電位制御回路３０の出力端子にノードｎ６を介して接続されている。すなわち、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnより構成されるダミー回路２１は、入力端子がゲート電位制御回路３０の出力端子に接続され、ゲート電位制御回路３０からの出力電位に基づいてオン／オフが制御される。
【００４４】
・ゲート電位制御回路３０
出力端子がダミー回路２１の入力端子に接続されたゲート電位制御回路３０は、ＰＭＯＳトランジスタ（第４トランジスタ）ＱＰ0とＮＭＯＳトランジスタ（第５トランジスタ）ＱＮ0とを有して成る。すなわち、ゲート電位制御回路３０は、１段のＣＭＯＳトランジスタ回路を含んで構成される。また、ゲート電位制御回路３０は、ＰＭＯＳトランジスタＱＰ0およびＮＭＯＳトランジスタＱＮ0のゲートと電源ラインＬVDDとの間に設けられた抵抗（第２抵抗）Ｒ２を有する。
【００４５】
上記構成において、ＰＭＯＳトランジスタＱＰ0のソースは電源ラインＬVDDに接続されており、ＮＭＯＳトランジスタＱＮ0のソースはグランドラインＬGNDに接続されている。また、ＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とはドレイン同士が接続されている。すなわち、ＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とは電源ラインＬVDDとグランドラインＬGNDとの間に直列に接続されている。
【００４６】
また、上述したように、ＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とのゲートは、共に抵抗Ｒ２を介して電源ラインＬVDDに接続されている。したがって、通常動作時、ＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とのゲートには内部電源電圧ＶＤＤ（すなわち、Ｈレベル）が印加される。このため、ＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とのドレインが共に接続されたノードｎ６、すなわち、ゲート電位制御回路３０の出力には、通常動作時、Ｌレベルの出力電位が出力される。
【００４７】
ただし、電源ラインＬVDDに例えば静電気などのサージ電流が入力した際、ゲート電位制御回路３０の出力、すなわちＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とのドレインは不定状態となる。このため、ゲート電位制御回路３０からは、ＨレベルとＬレベルとの中間の電位（以下、中間電位と言う）が出力される。これにより、上述したダミー回路２１を構成するダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnは、ノードｎ６を介してそれぞれのゲートに中間電位が印加され、これにより完全または不完全にオン状態となる。すなわち、バッファ回路２０におけるＰＭＯＳトランジスタＱＰ2〜ＱＰnを介してドレイン側へ流れ込んだサージ電流をグランドラインＬGND側へ放出することが可能な状態となる。
【００４８】
〔レイアウト〕
次に、本実施例による半導体装置１の半導体基板におけるレイアウトを図面と共に詳細に説明する。図５は、半導体基板１００上に形成された半導体装置１のレイアウトを示す図である。
【００４９】
図５に示すように、半導体装置１は、例えばｐ型シリコン基板である半導体基板１００においてｐ型のトランジスタを形成する所定の領域（以下、素子形成領域またはアクティブ領域と言う）にｎ型の不純物が拡散されたウェル領域（以下、ｎウェル領域と言う）１０１ｎを有する。なお、以下の説明では、図４におけるＰＭＯＳトランジスタＱＰ0が形成される領域を第１領域（第１の素子形成領域ともいう）ＡＰ１とし、ＰＭＯＳトランジスタＱＰ1〜ＱＰnが形成される領域を第２領域（第２の素子形成領域ともいう）とする。また、ＮＭＯＳトランジスタＱＮ0が形成される領域を第３領域（第３の素子形成領域ともいう）ＡＮ１とし、ＮＭＯＳトランジスタＱＮ1〜ＱＮnが形成される領域を第４領域（第４の素子形成領域ともいう）とする。
【００５０】
図５に示すように、第１領域ＡＰ１と第３領域ＡＮ１とは、例えばその横幅（図面中横方向の幅、すなわち長手方向の幅）が略同じである。同様に、第２領域ＡＰ２と第４領域ＡＮ２とは、例えばその横幅が略同じである。このようにレイアウトすることで、ＰＭＯＳトランジスタＱＰ0〜ＱＰnの数とＮＭＯＳトランジスタＱＮ0〜ＱＮnの数とを等しくすることが可能となる。
【００５１】
また、第１領域ＡＰ１の縦幅（図面中縦方向の幅、すなわち短手方向の幅）は、第３領域ＡＮ１の縦幅の略２倍である。なお、好ましくは、２倍以上である。同様に、第２領域ＡＰ２の縦幅は、第４領域ＡＮ２の縦幅の略２倍である。なお、好ましくは２倍以上である。このように構成することで、ＰＭＯＳトランジスタの動作速度とＮＭＯＳトランジスタの動作速度とを等しくする、あるいはＰＭＯＳトランジスタの動作速度をＮＭＯＳトランジスタよりも早くすることが可能となる。
【００５２】
この他、第２領域ＡＰ２及び第４領域ＡＮ２の横幅は、第１領域ＡＰ１又は第３領域ＡＮ１の横幅よりも短い。これにより、より多くのサージ電流をダミートランジスタ（ダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnなど）側へ流すことが可能となる。
【００５３】
第１及び第２領域ＡＰ１及びＡＰ２には、ｐ型の不純物が拡散されることでソース領域１０３ｐとドレイン領域１０４ｐとがそれぞれ形成されている。また、第３及び第４領域ＡＮ１及びＡＮ２には、ｎ型の不純物が拡散されることでソース領域１０３ｎとドレイン領域１０４ｎとがそれぞれ形成されている。さらに、ソース領域１０３ｐ、１０３ｎおよびドレイン領域１０４ｐ、１０４ｎで挟まれたそれぞれの領域上には、ゲート電極１０２が形成されている。このゲート電極１０２は、隣り合う領域（素子形成領域）をまたがるように形成されている。すなわち、第１及び第２領域ＡＰ１及びＡＰ２をまたがるようにゲート電極１０２（第１ゲート電極）が形成され、第３及び第４領域ＡＮ１及びＡＮ２をまたがるようにゲート電極１０２（第２ゲート電極）が形成されている。なお、ゲート電極１０２と半導体基板１００との間には、図示しないゲート絶縁膜が形成されているものとする。さらにまた、半導体基板１００における所定の領域には、抵抗Ｒ２が形成されている。
【００５４】
以上において、第１及び第２領域ＡＰ１及びＡＰ２に形成されたｎウェル領域１０１ｎ、ソース領域１０３ｐおよびドレイン領域１０４ｐと、第１及び第２領域ＡＰ１及びＡＰ２上に形成されたゲート電極１０２（ゲート絶縁膜を含む）とは、図４におけるＰＭＯＳトランジスタＱＰ0〜ＱＰnを構成する。また、第３及び第４領域ＡＮ１及びＡＮ２に形成されたソース領域１０３ｎおよびドレイン領域１０４ｎと、第３及び第４領域ＡＮ１及びＡＮ２上に形成されたゲート電極１０２（ゲート絶縁膜を含む）とは、図４におけるＮＭＯＳトランジスタ（ダミーＮＭＯＳトランジスタを含む）ＱＮ0〜ＱＰnを構成する。すなわち、第２領域ＡＰ２に形成されるＰＭＯＳトランジスタＱＰ1〜ＱＰn及び第４領域ＡＮ２に形成されるＮＭＯＳトランジスタＱＮ1〜ＱＮnは、第１領域ＡＰ１に形成されるＰＭＯＳトランジスタＱＰ0及び第３領域ＡＮ１に形成されるＮＭＯＳトランジスタＱＮ0を保護する。
【００５５】
また、図５に示す例では、半導体基板１００内に拡散領域を形成することで抵抗（拡散抵抗）Ｒ２を作り込んでいるが、本発明はこれに限定されず、半導体基板１００の上層に別部品として形成した抵抗素子（例えばノンドープのポリシリコン膜による抵抗）を用いてもよい。
【００５６】
以上のようなレイアウト構造を用いることで、１つの半導体基板１００上にインバータ回路１０とバッファ回路２０とダミー回路２１とゲート電位制御回路３０とを作り込むことができる。ただし、このレイアウト構造は一例にすぎず、容易に変更可能である。
【００５７】
〔回路動作〕
次に、上記のような回路構造を有する半導体装置１の動作を説明する。
【００５８】
まず、通常動作において、ゲート電位制御回路３０には、抵抗Ｒ２を介して内部電源電圧ＶＤＤ、すなわちＨレベルが印加されているため、ＰＭＯＳトランジスタＱＰ0がオフすると共にＮＭＯＳトランジスタＱＮ0がオンする。したがって、ゲート電位制御回路３０の出力段に設けられたノードｎ６にはＬレベルが出現する。よって、ダミー回路２１を構成するダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲートにはＬレベルが印加されるため、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnは常時オフ状態となる。すなわち、通常動作時には、ゲート電位制御回路３０が機能しない。
【００５９】
また、例えばノードｎ１に静電気などのサージ電流が入力した場合、電源ラインＬVDDの電圧レベルは不定状態となる。これにより、ゲート電位制御回路３０を構成するＰＭＯＳトランジスタＰＭＯＳトランジスタＱＰ0とＮＭＯＳトランジスタＱＮ0とのゲートには、容量分圧によって定まる電圧が印加される。この容量分圧によって定まる電圧は、内部電源電圧ＶＤＤと接地電位ＧＮＤとの中間の電位（以下、中間電位と言う）である。したがって、この電位が入力されるゲート電位制御回路３０の出力、すなわちＰＭＯＳトランジスタＱＰ0およびＮＭＯＳトランジスタＱＮ0のドレインは不定状態となる。このため、ゲート電位制御回路３０からは中間電位が出力される。この中間電位は、ノードｎ６を介してダミー回路２１を構成するダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲートにそれぞれ印加される。このため、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnは完全または不完全に、言い換えれば適度にオンした状態となる。したがって、バッファ回路２０におけるＰＭＯＳトランジスタＱＰ2〜ＱＰnを介してドレイン側へ流れ込んだサージ電流は、ダミー回路２１を介してグランドラインＬGND側へ流れ出すことができる。すなわち、バッファ回路２０におけるＮＭＯＳトランジスタＱＮ2のみでなく、ダミー回路２１におけるダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnにも、サージ電流をグランドラインＬGND側へ逃がす電流パスが形成される。
【００６０】
〔作用効果〕
次に、半導体装置１による耐圧特性向上の効果を、図３に比較例３として示した半導体装置６００と比較して説明する。なお、以下の説明において、本実施例による半導体装置１におけるバッファ回路２０を構成するＮＭＯＳトランジスタＱＮ2を通る電流パスを経路Ａとし、同じく半導体装置１におけるダミー回路２１を構成するダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnそれぞれを通る個々の電流パスを経路Ｂとし、比較例３による半導体装置６００におけるバッファ回路７２０を通る電流パスを経路ａとし、同じく半導体装置６００におけるダミー回路６２１を構成するダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnそれぞれを通る個々の電流パスを経路ｂとする。
【００６１】
図６に、電源ラインＬVDDにサージ電流が入力された際、半導体装置１における経路Ａと経路Ｂ全体とにそれぞれ流れる電流と、半導体装置６００における経路ａと経路ｂ全体とにそれぞれ流れる電流とを示す。
【００６２】
図６に示すように、半導体装置１と半導体装置６００とを比較すると、経路Ｂに流れる電流が経路ｂに流れる電流よりも大きくなり、この結果、経路Ａに流れる電流が経路ａに流れる電流よりも小さくなっている。すなわち、サージ電流入力時にバッファ回路２０におけるＮＭＯＳトランジスタＱＮ2に流れる電流が大幅に低減されている。これは、半導体装置６００では、ダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnのゲート電位がＧＮＤレベルに固定されているため、ダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnがオン状態になり難い、すなわち電流を流す状態になり難いのに対し、半導体装置１では、電源ラインＬVDDの電位レベルに基づいてダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnをオン／オフ制御しているため、電源ラインＬVDDが不定状態となった際、すなわち電源ラインＬVDDにサージ電流が入力された際にダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnを確実にオンさせることができるためである。このことから、本実施例による半導体装置１の耐圧特性が向上されていることが分かる。
【００６３】
また、本実施例による半導体装置１では、従来バッファ回路に用いていたＮＭＯＳトランジスタをダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnとして用いることが可能であるため、少ないレイアウト変更で且つ従来と同様の工程を用いて作製することができる。
【００６４】
さらに、本実施例において用いたゲート電位制御回路３０は、１つのＰＭＯＳトランジスタＱＰ0と１つのＮＭＯＳトランジスタＱＮ0とから構成される最小単位のインバータ回路（これもＣＭＯＳトランジスタ回路である）であるため、半導体装置１の回路占有面積に与える影響はほとんど無視できる程度である。すなわち、回路規模が増加することを実質的に防止できる。
【００６５】
このように、本実施例による半導体装置１は、ソースが電源ラインＬVDDに接続されたＰＭＯＳトランジスタＱＰ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2のドレインに接続されたＮＭＯＳトランジスタＱＮ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2およびＮＭＯＳトランジスタＱＮ2のドレインに接続されたダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnと、電源ラインＬVDDの電位に基づいてダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲート電位を制御するゲート電位制御回路３０とを有して構成されている。
【００６６】
以上の構成を有することで、例えばサージ電流が電源ラインＬVDDに入力した際、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnを適度にオンさせることが可能となる。この結果、バッファ回路２０のＰＭＯＳトランジスタＱＰ2〜ＱＰnを通過したサージ電流を、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnを介して効率的にグランドラインＬGNDへ放出することが可能となる。したがって、バッファ回路２０におけるＮＭＯＳトランジスタＱＮ2に大きな電流が流れることを防止でき、この結果、ＮＭＯＳトランジスタＱＮ2の特にドレイン側が破壊することを防止できる。すなわち、ＣＭＯＳトランジスタ回路であるバッファ回路２０の耐圧特性を向上することができる。
【００６７】
また、例えばインバータ回路１０のような比較的小規模のＣＭＯＳトランジスタ回路を、バッファ回路２０のような比較的大規模のＣＭＯＳトランジスタ回路に並列に設けた場合でも、回路規模に応じてサージ電流が分配されるため、バッファ回路２０と共にインバータ回路１０がサージ電流により破壊されることも防止できる。
【実施例２】
【００６８】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００６９】
〔回路構成〕
図７は、本実施例による半導体装置２の回路構成を示す図である。図７に示すように、半導体装置２は、実施例１による半導体装置１と同様の構成において、バッファ回路２０がバッファ回路４０に置き換えられている。
【００７０】
バッファ回路４０は、実施例１によるバッファ回路２０と同様の構成において、ＮＭＯＳトランジスタＱＮ2のドレインに抵抗（第１抵抗）Ｒ３が付与された構成を有する。すなわち、実施例１におけるＮＭＯＳトランジスタＱＮ2が、直列に接続された抵抗Ｒ３とＮＭＯＳトランジスタＱＮ2とに置き換えられた構成を有する。
【００７１】
以上のように、ＮＭＯＳトランジスタＱＮ2のドレインに抵抗Ｒ３を付与することで、ダミー回路２１を構成するＮＭＯＳトランジスタＱＮ3〜ＱＮn個々と比較して、ＮＭＯＳトランジスタＱＮ2側に電流が流れにくくなる。これにより、例えば電源ラインＬVDDにサージ電流が入力された際に、より多くのサージ電流をダミー回路２１におけるＮＭＯＳトランジスタＱＮ3の〜ＱＮnに流すことが可能となる。すなわち、ＮＭＯＳトランジスタＱＮ2の特にドレイン側の耐圧特性を向上することが可能となる。
【００７２】
なお、他の回路構成は、実施例１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００７３】
〔レイアウト〕
また、本実施例による半導体装置２の半導体基板におけるレイアウトを図８に示す。図８に示すように、半導体装置２は、実施例１による半導体装置１のレイアウトと同様の構成において、半導体基板１００における所定の領域に抵抗Ｒ３が形成されている。抵抗Ｒ３の一方の端は所定のメタル配線を介してノードｎ５が接続されたラインパターンに接続されている。また、他方の端は、所定のメタル配線を介してＮＭＯＳトランジスタＱＮ2のドレインに接続されている。
【００７４】
以上のようなレイアウト構造を用いることで、１つの半導体基板１００上にインバータ回路１０とバッファ回路４０とダミー回路２１とゲート電位制御回路３０とを作り込むことができる。なお、他の構成は、実施例１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。ただし、このレイアウト構造は一例にすぎず、容易に変更可能である。
【００７５】
〔回路動作〕
また、本実施例による半導体装置２の動作は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００７６】
〔作用効果〕
次に、半導体装置２による耐圧特性向上の効果を、実施例１において例示した半導体装置１と比較して説明する。なお、以下の説明において、本実施例による半導体装置２におけるバッファ回路４０を構成するＮＭＯＳトランジスタＱＮ2を通る電流パスを経路Ａ’とし、同じく半導体装置２におけるダミー回路２１を構成するダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnそれぞれを通る個々の電流パスを経路Ｂ’とする。また、半導体装置１におけるＮＭＯＳトランジスタＱＮ2およびダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnそれぞれを通る個々の電流パスは、実施例１と同様に、それぞれ経路Ａ、経路Ｂである。
【００７７】
図９に、電源ラインＬVDDにサージ電流が入力された際、半導体装置２における経路Ａ’と経路Ｂ’全体とにそれぞれ流れる電流と、半導体装置１における経路Ａ’と経路Ｂ’全体とにそれぞれ流れる電流とを示す。
【００７８】
図９に示すように、半導体装置２と半導体装置１とを比較すると、経路Ｂ’に流れる電流が経路Ｂに流れる電流よりも大きくなり、この結果、経路Ａ’に流れる電流が経路Ａに流れる電流よりも小さくなっている。すなわち、サージ電流入力時にバッファ回路４０におけるＮＭＯＳトランジスタＱＮ2に流れる電流がより低減されている。これは、ＮＭＯＳトランジスタｑｎ2のドレインに抵抗Ｒ３を設けることでＮＭＯＳトランジスタｑｎ2に電流が流れにくくしているためである。このことから、本実施例による半導体装置２の耐圧特性がより向上されていることが分かる。
【００７９】
また、本実施例による半導体装置２では、実施例１と同様に、従来バッファ回路に用いていたＮＭＯＳトランジスタをダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnとして用いることが可能であるため、少ないレイアウト変更で且つ従来と同様の工程を用いて作製することができる。
【００８０】
さらに、本実施例において用いたゲート電位制御回路３０は、実施例１と同様に、１つのＰＭＯＳトランジスタＱＰ0と１つのＮＭＯＳトランジスタＱＮ0とから構成される最小単位のインバータ回路（これもＣＭＯＳトランジスタ回路である）であるため、半導体装置２の回路占有面積に与える影響はほとんど無視できる程度である。すなわち、回路規模が増加することを実質的に防止できる。
【００８１】
このように、本実施例による半導体装置２は、ソースが電源ラインＬVDDに接続されたＰＭＯＳトランジスタＱＰ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2のドレインに接続されたＮＭＯＳトランジスタＱＮ2と、ソースがグランドラインＬGNDに接続され、ドレインがＰＭＯＳトランジスタＱＰ2およびＮＭＯＳトランジスタＱＮ2のドレインに接続されたダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnと、電源ラインＬVDDの電位に基づいてダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnのゲート電位を制御するゲート電位制御回路３０とを有して構成されている。
【００８２】
以上の構成を有することで、例えばサージ電流が電源ラインＬVDDに入力した際、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnを適度にオンさせることが可能となる。この結果、バッファ回路４０のＰＭＯＳトランジスタＱＰ2〜ＱＰnを通過したサージ電流を、ダミーＮＭＯＳトランジスタＱＮ3〜ＱＮnを介して効率的にグランドラインＬGNDへ放出することが可能となる。したがって、バッファ回路４０におけるＮＭＯＳトランジスタＱＮ2に大きな電流が流れることを防止でき、この結果、ＮＭＯＳトランジスタＱＮ2の特にドレイン側が破壊することを防止できる。すなわち、ＣＭＯＳトランジスタ回路であるバッファ回路４０の耐圧特性を向上することができる。
【００８３】
また、例えばインバータ回路１０のような比較的小規模のＣＭＯＳトランジスタ回路を、バッファ回路４０のような比較的大規模のＣＭＯＳトランジスタ回路に並列に設けた場合でも、回路規模に応じてサージ電流が分配されるため、バッファ回路４０と共にインバータ回路１０がサージ電流により破壊されることも防止できる。
【００８４】
さらに、本実施例による半導体装置２は、保護対象であるバッファ回路４０における特に破損しやすいＮＭＯＳトランジスタＱＮ2のドレインに抵抗Ｒ３を付与しているため、実施例１と比較して、ＮＭＯＳトランジスタＱＮ2にサージ電流が流れ難くことができる。すなわち、より多くのサージ電流をダミー回路２１に流すことが可能となり、この結果、ＣＭＯＳトランジスタ回路であるバッファ回路４０の耐圧特性をより向上することができる。
【００８５】
また、上記実施例１および２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【００８６】
たとえば、上記した各実施例では、バッファ回路２０または４０において、ＮＭＯＳトランジスタのゲート幅をＰＭＯＳトランジスタのゲート幅よりも狭くした場合を例に挙げたが、本発明はこれに限定されず、例えばＰＭＯＳトランジスタのゲート幅をＮＭＯＳトランジスタのゲート幅よりも狭くした場合であってもよい。この場合の回路構成を、実施例１による半導体装置１の変形例（半導体装置１’）として図１０に示す。
【００８７】
図１０に示すように、半導体装置１’は、半導体装置１におけるバッファ回路２０がバッファ回路２０’に置き換えられると共に、ダミー回路２１がダミー回路２１’に置き換えられている。バッファ回路２１’は、ＰＭＯＳトランジスタＱＰ2とＮＭＯＳトランジスタＱＮ2〜ＱＮnとを有する。また、ダミー回路２１’は、バッファ回路２０’における省略されたＰＭＯＳトランジスタの数分、ＰＭＯＳトランジスタＱＰ3〜ＱＰnを有する。この構成により、例えば電源ラインＬVDDに入力されたサージ電流により、ＰＭＯＳトランジスタＱＰ2の特にドレインが破壊されることを防止できる。なお、上記した説明から実施例２も同様に構成することが可能であることは言うまでもない。
【００８８】
また、本実施例では、各ＣＭＯＳトランジスタ回路を、電源ラインとグランドラインとの間に直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成した場合を例に挙げたが、本発明はこれに限定されず、例えば電源ラインとグランドラインとの間に直列に接続した２つのＮＭＯＳトランジスタで構成しても、または、例えば電源ラインとグランドラインとの間に直列に接続した２つのＰＭＯＳトランジスタで構成してもよい。ただし、この場合、ＰＭＯＳトランジスタを置き換えたＮＭＯＳトランジスタのゲート入力段、もしくはＮＭＯＳトランジスタを置き換えたＰＭＯＳトランジスタのゲート入力段には、インバータ回路が設けられる。
【図面の簡単な説明】
【００８９】
【図１】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート幅の比率を一定に設計したバッファ回路８２０およびインバータ回路９１０を含む半導体装置８００の回路構成を比較例として示す図である。
【図２】ＮＭＯＳトランジスタのゲート幅が縮小されたバッファ回路７２０とインバータ回路９１０とを含む半導体装置７００の回路構成を比較例２として示す図である。
【図３】ＮＭＯＳトランジスタのゲート幅を縮小するために削除した分のＮＭＯＳトランジスタのダミーＮＭＯＳトランジスタｑｎ3〜ｑｎnからなるダミー回路６２１がＮＭＯＳトランジスタｑｎ2と並列に接続された半導体装置６００の回路構成を比較例３として示す図である。
【図４】本発明の実施例１による半導体装置１の回路構成を示す図である。
【図５】本発明の実施例１による半導体装置１を半導体基板１００に形成した際の半導体装置１のレイアウト例を示す図である。
【図６】本発明の実施例１による半導体装置１における経路Ａならびに経路Ｂ全体と比較例３による半導体装置６００における経路ａならびに経路ｂ全体とにそれぞれ流れる電流を説明するためのグラフである。
【図７】本発明の実施例２による半導体装置２の回路構成を示す図である。
【図８】本発明の実施例２による半導体装置２を半導体基板１００に形成した際の半導体装置２のレイアウト例を示す図である。
【図９】本発明の実施例２による半導体装置２における経路Ａ’ならびに経路Ｂ’全体と実施例１による半導体装置１における経路Ａならびに経路Ｂ全体とにそれぞれ流れる電流を説明するためのグラフである。
【図１０】本発明の実施例１による半導体装置１の変形例を示す回路図である。
【符号の説明】
【００９０】
１、１’、２  半導体装置
１０  インバータ回路
２０、２０’  バッファ回路
２１、２１’  ダミー回路
３０  ゲート電圧制御回路
１００  半導体基板
１０１ｎ  ｎウェル領域
１０２  ゲート電極
１０３ｎ、１０３ｐ  ソース領域
１０４ｎ、１０４ｐ  ソース領域
ＬVDD  電源ライン
ＬGND  グランドライン
Ｎ１〜Ｎ６  ノード
ＡＰ１  第１領域
ＡＰ２  第２領域
ＡＮ１  第３領域
ＡＮ２  第４領域
ＱＮ０〜ＱＮｎ  ＮＭＯＳトランジスタ
ＱＰ０〜ＱＰｎ  ＰＭＯＳトランジスタ
Ｒ２、Ｒ３  抵抗
【図１】
2006313814.tif 000003
【図２】
2006313814.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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