(57)【要約】【課題】ハイサイド、ローサイド出力を有するパワーモジュールにおいて、各デバイスの特性ばらつきに起因する各出力信号の遅延時間ばらつきを簡便に低減できるパワーモジュールを提供する。【解決手段】ハイサイド出力ＯＵＴＨとローサイド出力ＯＵＴＬとを備えたパワートランジスタ部３と、パワートランジスタ部３へ駆動信号を出力するためのドライバモジュール２とを備え、ドライバモジュール２は、ハイサイド用入力端子ＩＮ１とローサイド用入力端子ＩＮ２、入力端子ＩＮ１、ＩＮ２からの信号を受けてパワートランジスタ部３へ駆動信号を出力するドライバＩＣ１とを備えており、入力端子ＩＮ１とドライバＩＣの入力端子Ｈｉｎとの間、および入力端子ＩＮ２とドライバＩＣの入力端子Ｌｉｎとの間にはコンデンサとトリミング調整可能な抵抗とからなるＣＲ回路がそれぞれ設けられている。【選択図】図１
2006113251.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド出力とローサイド出力とを備えたパワートランジスタ部と、前記パワートランジスタ部へ駆動信号を出力するためのドライバモジュールとを備えたパワーモジュールであって、
前記ドライバモジュールは、ハイサイド用入力端子とローサイド用入力端子、および前記ハイサイド用入力端子および前記ローサイド用入力端子からの信号を受けて前記パワートランジスタ部へ駆動信号を出力するドライバＩＣとを備え、
前記ハイサイド用入力端子および前記ローサイド用入力端子と、これらに対応する前記ドライバＩＣの２つの入力端子との間にはそれぞれＣＲ回路が設けられていることを特徴とするパワーモジュール。
【請求項２】
前記ドライバモジュールはセラミック基板上に形成されており、
前記ＣＲ回路における抵抗は、前記セラミック基板上に印刷形成されていることを特徴とする請求項１記載のパワーモジュール。
【請求項３】
前記セラミック基板は表面側と裏面側とで２つのシールド層に分離されており、裏面側の前記シールド層にはスリットが形成されていることを特徴とする請求項２記載のパワーモジュール。
【請求項４】
表示パネルと、そのデータ電極を駆動する電圧印加用のアドレスドライバと、表示パネルのＸ、Ｙ電極を駆動する電圧印加用の走査ドライバと、維持放電のための電圧を生成するドライバ回路と、を少なくとも備えたＰＤＰ回路であって、
前記ドライバ回路のサステインブロックが請求項１ないし３のいずれかに記載のパワーモジュールで構成されることを特徴とするＰＤＰ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トーテムポール接続されたパワーデバイスと、そのハイサイドとローサイドに接続され、ドライブ信号を出力するドライバとを備えたパワーモジュールおよびそれを用いたＰＤＰ回路等に関し、特にドライバをセラミック基板上に配置した構成に関するものである。
【背景技術】
【０００２】
モータ、照明などの商品のインバータ化、またはプラズマディスプレイパネル（以下ＰＤＰとする）などの普及により、高電圧でスイッチング動作を行うことのできるドライバＩＣを使用して回路が構成されている。
【０００３】
図５は従来のＰＤＰ装置の概略を示すブロック図である（例えば、特許文献１参照）。
【０００４】
表示パネル２１と、そのデータ電極を駆動する電圧印加用のアドレスドライバ２２、表示パネルのＸ、Ｙ電極を駆動する電圧印加用の走査ドライバ２３、維持放電のための電圧を生成するドライバ回路２４および制御回路等でＰＤＰが構成され、アドレスドライバおよび走査ドライバによりＸ電極とデータ電極間に電圧が印加されて選択放電が行われ、ドライバ回路によりＸ、Ｙ電極間に電圧が印加されて維持放電が行われることによって表示パネル２１での発光表示が実行される。
【０００５】
ドライバ回路２４のサステインブロックは図６に示すような回路で、デジタル信号処理制御回路からＨＩＮ端子、ＬＩＮ端子に入力される小振幅のデジタル表示データ信号を高電圧パルスに変換し表示パネル２１に信号を出力するもので、ドライバＩＣ１０１が外付け電子部品とともに、プリント配線を有する基板上に搭載される。
【０００６】
５０Ｖ以上の高電源電圧が印加される主電源端子ＶＳＳ１と出力端子ＯＵＴＨ１との間に並列に接続された一対のプルアップ用パワートランジスタＴｒ１０１、Ｔｒ１０２と、出力端子ＯＵＴＬ１と接地電位が印加される電源端子ＧＮＤとの間に並列に接続された一対のプルダウン用パワートランジスタＴｒ１０３、Ｔｒ１０４から構成されており、パワートランジスタＴｒ１０１〜Ｔｒ１０４のゲート端子にはそれぞれ抵抗Ｒ１０１〜Ｒ１０４が接続されている。
【０００７】
一方、パワートランジスタＴｒ１０１〜Ｔｒ１０４のゲート端子を駆動するドライバＩＣ１０１、ドライバＩＣ１０１の電源電圧端子ＶＤＤ−ＶＳＳ間に接続された電源安定化用の外付けコンデンサＣ１０１と、ドライバＩＣ１０１の出力段の電源電圧端子ＶＢ−ＶＳ間に接続された電源安定化用の外付けコンデンサＣ１０２および電源電圧端子ＶＣＣ−ＣＯＭ間に接続された電源安定化用の外付けコンデンサＣ１０５と、モジュール基板の電源電圧端子ＶＤＤとドライバＩＣ１０１の出力段の電源電圧端子ＶＢとの間に接続された外付けダイオードＤ１０１と、モジュール基板の接地端子ＧＮＤとドライバＩＣ１の出力段の電源電圧端子ＶＳとの間に接続された外付けダイオードＤ１０２などから構成されている。
【０００８】
そして、ドライバＩＣ１０１のハイサイド出力端子ＨＯにパワー出力部のパワートランジスタＴｒ１０１、Ｔｒ１０２のゲート端子が接続され、ドライバＩＣ１のローサイド出力端子ＬＯにパワー出力部のパワートランジスタＴｒ１０３、Ｔｒ１０４のゲート端子が接続されている。
【特許文献１】特開２００１−３１８６４７号公報（７頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来のドライバ回路はドライバＩＣ１０１と個々のデバイスを用いてＰＤＰの駆動回路を構成しているために、パワートランジスタのハイサイド出力、ローサイド出力のスイッチング時間の遅ればらつきは、個々のデバイスのばらつきに影響されてしまい、その遅れによってＰＤＰの画像品質が低下する問題が生じる。
【００１０】
また、各デバイス間を接続する配線長も長くなることで配線の影響が大きくなり、特性の劣化を引き起こす要因となる。
【００１１】
さらに、サステインブロックにおいて、各デバイスを個別に調整する等して、ハイサイドとローサイドの出力信号の遅れ時間を調整することは可能であるが、一度、基板に装着した個別デバイスを別の個別デバイスに取替え、遅れ時間の調整を行うことは実際上不可能であり、当初に搭載した個々のデバイスの実力で遅れ時間のばらつきは決まってしまう。
【００１２】
本発明は上記課題に鑑み、ドライバモジュールの入力端子にＣＲ回路を接続し、セラミック基板に実装された後に、ＣＲ回路内の抵抗をトリミング調整することで、出力信号のオン、オフ遅れ時間を調整可能なパワーモジュールおよびそれを用いたＰＤＰ回路を提供する。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明のパワーモジュールは、ハイサイド出力とローサイド出力とを備えたパワートランジスタ部と、前記パワートランジスタ部へ駆動信号を出力するためのドライバモジュールとを備えたパワーモジュールであって、前記ドライバモジュールは、ハイサイド用入力端子とローサイド用入力端子、および前記ハイサイド用入力端子および前記ローサイド用入力端子からの信号を受けて前記パワートランジスタ部へ駆動信号を出力するドライバＩＣとを備え、前記ハイサイド用入力端子および前記ローサイド用入力端子と、これらに対応する前記ドライバＩＣの２つの入力端子との間にはそれぞれＣＲ回路が設けられていることを特徴とする。
【００１４】
前記ドライバモジュールはセラミック基板上に形成されており、前記ＣＲ回路における抵抗は、前記セラミック基板上に印刷形成されていることが好ましい。
【００１５】
前記セラミック基板は表面側と裏面側とで２つのシールド層に分離されており、裏面側の前記シールド層にはスリットが形成されていることが好ましい。
【００１６】
本発明のＰＤＰ回路は、表示パネルと、そのデータ電極を駆動する電圧印加用のアドレスドライバと、表示パネルのＸ、Ｙ電極を駆動する電圧印加用の走査ドライバと、維持放電のための電圧を生成するドライバ回路と、を少なくとも備えたＰＤＰ回路であって、前記ドライバ回路のサステインブロックが上記本発明のパワーモジュールで構成されることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ドライバモジュールを実装した後に、出力信号をモニタしながら出力信号の遅延時間を調整することができ、モジュールの製造歩留まりを大幅に向上することができる。また、モジュールを構成する各デバイス特性のばらつき許容度を拡げられるため、歩留まり向上とともに信頼性の向上も図れる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
図１は本発明の実施の形態におけるＰＤＰサステインドライバブロックの等価回路図であり、パワートランジスタ部３とそれを駆動するドライバモジュール２とで構成されている。
【００２０】
ドライバＩＣ１は、パワートランジスタＴｒ５、Ｔｒ６にローサイド出力（ＬＯ）と、ハイサイド出力（ＨＯ）の２種類の信号を伝達する。
【００２１】
ドライバＩＣ１には、ドライバＩＣ１の電源電圧端子ＶＣＣ−ＧＮＤ間の電源安定化用コンデンサＣ１、ドライバＩＣ１の出力信号を増幅するためのＮＰＮ、ＰＮＰバイポーラトランジスタで構成された増幅回路Ａ１、Ａ２が接続されている。また、増幅回路Ａ１とＡ２のバイポーラトランジスタのベースにはそれぞれ抵抗Ｒ１と抵抗Ｒ３が接続され、パワートランジスタＴｒ５、Ｔｒ６の制御端子にはそれぞれ抵抗Ｒ７と抵抗Ｒ１０が、パワートランジスタＴｒ５、Ｔｒ６のゲート端子にはそれぞれ保護用抵抗として抵抗Ｒ２と抵抗Ｒ４が接続されている。
【００２２】
また、ドライバＩＣ１の入力端子Ｈｉｎには抵抗Ｒ５とコンデンサＣ３が並列に接続され、同じくドライバＩＣ１の入力端子Ｌｉｎには抵抗Ｒ６とコンデンサＣ４が並列に接続されている。これらの抵抗とコンデンサで構成されるＣＲ回路は、外部コントローラ（図示せず）より出力されるＨｉｎ、Ｌｉｎへの入力信号を遅延させてノイズによる誤動作を防止するとともに、信号の伝達タイミングを調整する機能を有する。
【００２３】
また、ドライバＩＣ１のＶＣＣ−ＶＢ間にはブートストラップ回路用ダイオードＤ１が接続され、ドライバＩＣ１のＶＢ−ＶＳ間には電源安定化用コンデンサＣ２が接続されている。
【００２４】
以下に、本実施の形態のＰＤＰサステインドライバブロックの動作について説明する。
【００２５】
ドライバＩＣ１に入力信号が入ると、そのドライバＩＣからの出力信号が、抵抗Ｒ１、抵抗Ｒ３を介して、増幅回路Ａ１、Ａ２にそれぞれ伝達される。増幅回路Ａ１はＮＰＮバイポーラトランジスタＴｒ１とＰＮＰバイポーラトランジスタＴｒ２とで、増幅回路Ａ２はＮＰＮバイポーラトランジスタＴｒ３とＰＮＰバイポーラトランジスタＴｒ４とで構成され、各トランジスタの電流増幅率が３〜２００程度である。増幅回路Ａ１、Ａ２により増幅された信号は抵抗Ｒ７、Ｒ１０を通り、回路基板の外部に設けられたパワートランジスタＴｒ５、Ｔｒ６を駆動する。
【００２６】
図２はドライバモジュール２の実装配置図であり、各素子はセラミック基板１４上に実装されている。
【００２７】
セラミック基板１４上にはドライバＩＣ１の外部電源と接続するための金属電極と、セラミック基板の外部に配置されたパワートランジスタＴｒ５、Ｔｒ６と接続するための電極とが設けられており、パワートランジスタとの接続電極はセラミック基板の外周部に金属配線を行って形成される。また、セラミック基板１４は表面側と裏面側とで２つのシールド層に分離されており、裏面シールド層にはスリットを持たせることで、応力が緩和され、ドライバモジュールの信頼性、特に機械的衝撃、熱的衝撃に関して高い信頼性が得られる。
【００２８】
セラミック基板１４上には配線パターンが形成されており、その上にトランジスタチップや抵抗等が実装され、チップ−配線パターン間、チップ−チップ間を金属ワイヤー１１で結線している。なお、本実施の形態においてセラミック基板１４は２層構造であり、１層目にパターン１２と２層目にパターン１３が形成されている。各層のパターンはコンタクト（図示せず）を用いることで接続される。
【００２９】
セラミック基板１４上の全ての抵抗は厚膜パターンを印刷して作製され、レーザートリミングを行うことで抵抗値を変更させられる。
【００３０】
ドライバＩＣ１はある一定の入力しきい値を持っており、入力信号がＶth(on)に達すると動作し始め、入力信号がＶth(off)を下回ると動作を停止する。
【００３１】
本実施の形態のようにドライバＩＣ１の入力端子にＣＲ回路が接続された構成で、抵抗Ｒ５、Ｒ６に対してトリミングを行うと、入力信号が０ＶからＶth(on)へ上昇する時間を変化させることが容易となる。
【００３２】
具体的には、各部品の実装後、製品に電圧を印加し、入力信号と出力信号の波形をモニタリングしながら、抵抗Ｒ５ないしは抵抗Ｒ６をトリミングして抵抗値を上昇させていき、ハイサイド、ローサイドの出力信号のオン、オフ遅延時間の差を小さくするよう合わせ込んでいくことで、ＰＤＰの画像調整が行われる。
【００３３】
以上のように本実施の形態によれば、個々のデバイスが実装された後であっても、パワートランジスタのハイサイド出力、ローサイド出力のスイッチング時間の遅れを調整することが容易であり、ＰＤＰ装置において高品質の画像を提供することが可能となる。
【００３４】
また、図３に本実施の形態における別のＰＤＰサステインドライバブロックの等価回路図を、図４に本発明の実施の形態における別のドライバモジュールの実装配置図をそれぞれ示す。図３、図４に示すように、ハイサイド、ローサイドの出力端子ＯＵＴＨ、ＯＵＴＬに複数の抵抗をパラレルに接続することで、複数の出力端子に接続されたパワートランジスタを駆動することもできる。また、ここで示すようにパワートランジスタを複数段にすることで、図１に示した増幅回路Ａ１、Ａ２を不要とすることも可能である。
【００３５】
なお、セラミック基板１４のパワートランジスタの制御端子と接続するためのパッドはパワートランジスタ数に合せて変更することができる。
【００３６】
また、本実施の形態では、セラミック基板１４の配線パターンは２層配線として示したが、１層配線で行うこともできる。
【００３７】
またセラミック基板１４上に形成される金属配線部には樹脂封止を行うことで耐湿性を向上させることができる。
【００３８】
なお、本実施の形態では、ハイサイド出力端子とローサイド出力端子を持つドライバＩＣを用いる例を示したが、ハイサイド出力のみ持つドライバＩＣにも本発明は適応できる。
【００３９】
さらに、ＰＤＰサステインブロックに限定せずに、外部パワーデバイスの高耐圧側に印加される主電源電圧が数十Ｖ以上であるモータや照明などのインバータ回路等にも本発明は適用し得る。
【産業上の利用可能性】
【００４０】
本発明によれば、ドライバモジュールを実装した後に、出力信号をモニタしながら出力信号の遅延時間を調整することができ、モジュールの製造歩留まりを大幅に向上することができる。また、モジュールを構成する各デバイス特性のばらつき許容度を拡げられるため、歩留まり向上とともに信頼性の向上も図れる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態におけるＰＤＰサステインドライバブロックの等価回路図
【図２】本発明の実施の形態におけるドライバモジュールの実装配置図
【図３】本発明の実施の形態における別のＰＤＰサステインドライバブロックの等価回路図
【図４】本発明の実施の形態における別のドライバモジュールの実装配置図
【図５】従来のＰＤＰ装置の概略を示すブロック図
【図６】従来のドライバ回路のサステインブロックの構成を示す図
【符号の説明】
【００４２】
１  ドライバＩＣ
２  ドライバモジュール
３  パワートランジスタ部
１１  金属ワイヤー
１２  １層目配線パターン
１３  ２層目配線パターン
１４  セラミック基板
２１  表示パネル
２２  アドレスドライバ
２３  走査ドライバ
２４  ドライバ回路
１０１  ドライバＩＣ
【図１】
2006113251.tif 000003
【図２】
2006113251.tif 000004
【図３】
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【図４】
2006113251.tif 000006
【図５】
2006113251.tif 000007
【図６】
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