(57)【要約】【課題】  簡素な回路構成で負荷の誤動作を抑制する。【解決手段】  パルス生成回路１０は、所定パルス幅のパルスを生成する。電流検出抵抗３００は、モータの出力電流を検出する。デジタルアナログ変換回路３２は、出力電流を目標値に制御すべく外部から入力されるデジタル信号をアナログ信号に変換する。加算回路２０は、デジタルアナログ変換回路３２の低電位側基準電圧に対応して、検出回路の出力電圧に所定の電圧を加算する。コンパレータ３４は、デジタルアナログ変換回路３２の出力と、加算回路２０の出力とを比較する。マスク回路４０は、コンパレータ３４の出力に含まれるモータのスイッチングノイズ成分を上記パルスを利用してマスクする。フリップフロップ回路５０は、上記パルスとマスク回路４０の出力を基に、モータに供給すべき電流を制御する信号を生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定パルス幅のパルスを生成するパルス生成回路と、
負荷を流れる電流を検出する検出回路と、
前記検出回路の検出結果を基に生成される制御信号に含まれうる前記負荷のスイッチングノイズ成分を、前記パルスを利用してマスクするマスク回路と、
前記パルスおよび前記マスク回路の出力を基に、前記負荷に供給すべき電流を制御する信号を生成する信号生成回路と、
を備えることを特徴とする負荷駆動回路。
【請求項２】
外部から所定の信号が入力された場合、前記信号生成回路の出力を連続的なハイレベルまたはローレベルの信号に補正する補正回路をさらに備えることを特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
前記パルス生成回路は、
三角波を生成する発振回路と、
前記発振回路の出力と、前記パルス幅を指定するための信号とを比較し、前記パルスを出力する比較回路と、を含み、
前記パルス幅は、前記スイッチングノイズ成分が発生するタイミングまで有効な長さに設定されることを特徴とする請求項１または２に記載の負荷駆動回路。
【請求項４】
前記信号生成回路は、前記パルスの立ち上がりにより有効になり、前記マスク回路の出力の立ち上がりにより無効になる信号を生成することを特徴とする請求項１から３のいずれかに記載の負荷駆動回路。
【請求項５】
所定パルス幅のパルスを生成するパルス生成回路と、
モータを流れる電流を検出する検出回路と、
前記電流を目標値に制御すべく外部から入力されるデジタル信号をアナログ信号に変換するデジタルアナログ変換回路と、
前記デジタルアナログ変換回路の低電位側基準電圧に対応して、前記検出回路の出力電圧に所定の電圧を加算する加算回路と、
前記デジタルアナログ変換回路の出力と、前記加算回路の出力とを比較する比較回路と、
前記比較回路の出力に含まれうる前記モータのスイッチングノイズ成分を前記パルスを利用してマスクするマスク回路と、
前記パルスと前記マスク回路の出力を基に、前記モータに供給すべき電流を制御する信号を生成するフリップフロップ回路と、
を備えることを特徴とするモータ駆動回路。
【請求項６】
前記デジタル信号の全ビットが０または１のとき、前記フリップフロップ回路の出力を連続的なハイレベルまたはローレベルの信号に補正する補正回路をさらに備えることを特徴とする請求項５に記載のモータ駆動回路。
【請求項７】
前記パルス生成回路は、
三角波を生成する発振回路と、
前記発振回路の出力と、前記パルス幅を指定するための信号とを比較し、前記パルスを出力する回路と、を含み、
前記パルス幅は、前記スイッチングノイズ成分が発生するタイミングまで有効な長さに設定されることを特徴とする請求項５または６に記載のモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ステッピングモータなどの負荷を駆動する負荷駆動回路およびモータ駆動回路に関し、特に駆動電流を一定にするよう制御する負荷駆動回路およびモータ駆動回路に関する。
【背景技術】
【０００２】
ステッピングモータは、１．８°や０．７２°などステップ角単位で制御することができ、デジタル制御に適している。このステッピングモータの駆動方式の一つとして、定電流駆動方式が用いられている。定電流駆動方式は、駆動電圧を高めに設定し、ＰＷＭ(Pulse Width Modulation）駆動する方式である。この方式は、高速運転を可能にし、モータの共振や不安定現象を抑制することができる。特許文献１は、このようなモータ駆動装置を開示する。
【特許文献１】特開２００２−７８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
駆動回路は、ステッピングモータをＰＷＭ駆動する場合、特許文献１の図１に示されているように、抵抗などでモータの出力電流を検出する。しかしながら、検出した出力電流は間欠的なものになってしまう。また、ＰＷＭパルス切替の際、スイッチングノイズが発生してしまう。このような現象は、誤動作を引き起こしやすく、定電流制御の妨げになっていた。
【０００４】
特許文献１は、上記抵抗と比較手段１００４との間にＣＲノイズフィルター１００３を設けて、ノイズ対策を施していた。しかしながら、このようなフィルタを設けることは回路規模を大きくしてしまい、集積化の妨げになっていた。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、簡素な回路構成で誤動作を抑制することができる負荷駆動回路およびモータ駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の負荷駆動回路は、所定パルス幅のパルスを生成するパルス生成回路と、負荷を流れる電流を検出する検出回路と、検出回路の検出結果を基に生成される制御信号に含まれうる負荷のスイッチングノイズ成分を、パルスを利用してマスクするマスク回路と、パルスおよびマスク回路の出力を基に、負荷に供給すべき電流を制御する信号を生成する信号生成回路と、を備える。「負荷」には、ステッピングモータが含まれてもよい。「信号生成回路」に、ＲＳフリップフロップなどのエッジトリガタイプの回路を用いてもよい。
【０００７】
この態様によると、負荷に供給すべき電流を制御する信号を生成するためのパルスを、スイッチングノイズ成分のマスク用に利用することにより、簡素な回路構成で負荷の誤動作を抑制することができる。
【０００８】
外部から所定の信号が入力された場合、信号生成回路の出力を連続的なハイレベルまたはローレベルの信号に補正する補正回路をさらに備えてもよい。「所定の信号」は、オール０または１のデジタル信号であってもよい。この態様によると、一定値が必要なとき、上記電流を制御する信号からＰＷＭ成分を除去することができる。
【０００９】
パルス生成回路は、三角波を生成する発振回路と、発振回路の出力と、パルス幅を指定するための信号とを比較し、パルスを出力する比較回路と、を含んでもよい。パルス幅は、スイッチングノイズ成分が発生するタイミングまで有効な長さに設定されてもよい。この態様によると、三角波とその比較レベル調整により、パルス幅を容易に生成することができる。
【００１０】
信号生成回路は、パルスの立ち上がりにより有効になり、マスク回路の出力の立ち上がりにより無効になる信号を生成してもよい。この態様によれば、負荷の定電流制御を容易に実現することができる。
【００１１】
本発明の別の態様は、モータ駆動回路である。このモータ駆動回路は、所定パルス幅のパルスを生成するパルス生成回路と、モータを流れる電流を検出する検出回路と、電流を目標値に制御すべく外部から入力されるデジタル信号をアナログ信号に変換するデジタルアナログ変換回路と、デジタルアナログ変換回路の低電位側基準電圧に対応して、検出回路の出力電圧に所定の電圧を加算する加算回路と、デジタルアナログ変換回路の出力と、加算回路の出力とを比較する比較回路と、比較回路の出力に含まれうるモータのスイッチングノイズ成分をパルスを利用してマスクするマスク回路と、パルスとマスク回路の出力を基に、モータに供給すべき電流を制御する信号を生成するフリップフロップ回路と、を備える。
【００１２】
この態様によると、モータに供給すべき電流を制御する信号を生成するためのパルスを、スイッチングノイズ成分のマスク用に利用することにより、簡素な回路構成でモータの誤動作を抑制することができる。
【００１３】
デジタル信号の全ビットが０または１のとき、フリップフロップ回路の出力を連続的なハイレベルまたはローレベルの信号に補正する補正回路をさらに備えてもよい。この態様によると、一定値が必要なとき、フリップフロップ回路の出力からＰＷＭ成分を除去することができる。
【００１４】
パルス生成回路は、三角波を生成する発振回路と、発振回路の出力と、パルス幅を指定するための信号とを比較し、パルスを出力する回路と、を含んでもよい。パルス幅は、スイッチングノイズ成分が発生するタイミングまで有効な長さに設定されてもよい。この態様によると、三角波とその比較レベル調整により、パルス幅を容易に生成することができる。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、簡素な回路構成で負荷の誤動作を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の実施形態におけるモータ駆動回路１とそのモータ駆動回路１に駆動されるステッピングモータ２００を示す回路図である。図１では、モータ駆動回路１は、ステッピングモータ２００の出力電流を検出する電流検出抵抗３００と、その他の回路構成素子を集積化してワンチップ化した集積回路１００とを備える。
【００１８】
パルス生成回路１０は、三角波発振回路（Oscillator）１２、パルス幅設定回路１４、およびコンパレータ１６を備える。三角波発振回路１２は、低電位側基準電圧ＲＥＦ１（以下、単に基準電圧ＲＥＦ１と表記する。）と、高電位側基準電圧ＲＥＦ２（以下、単に基準電圧ＲＥＦ２と表記する。）とを基に、一定周期の三角波を生成する。パルス幅設定回路１４は、所定のパルス幅のパルスを生成するための基準電圧ＲＥＦ３（以下、単に基準電圧ＲＥＦ３と表記する。）を生成する。具体的には、後段のコンパレータ１６の比較基準電圧を生成する。図１では、基準電圧ＲＥＦ２のｋパーセントの電圧を生成している。通常、基準電圧ＲＥＦ３は、基準電圧ＲＥＦ２より多少、低い電圧となる。このｋパーセントの設定方法については後述する。
【００１９】
コンパレータ１６は、その非反転入力端子に三角波発振回路１２の出力電圧が、その反転入力端子にパルス幅設定回路１４の出力電圧、すなわち基準電圧ＲＥＦ３が入力される。そして、三角波発振回路１２の出力電圧が、基準電圧ＲＥＦ３より高い場合にハイを、低い場合にローを出力し、パルスを生成する。
【００２０】
図２は、パルス生成回路１０によるパルス生成過程を示すタイミングチャートである。図２（ａ）は、三角波発振回路１２により生成される三角波を示す。基準電圧ＲＥＦ１および基準電圧ＲＥＦ２を上下ピーク値とする三角波が生成される。図２（ａ）では、上のピーク値より少し低い位置に基準電圧ＲＥＦ３を設定している。図２（ｂ）は、コンパレータ１６の出力波形を示す。図２（ａ）において、基準電圧ＲＥＦ３より高い電圧が図２（ｂ）のハイとなり、それより低い電圧がローとなることが分かる。したがって、基準電圧ＲＥＦ３を低く設定するほど、パルス幅が広い、すなわちデューティ比が大きいパルスを生成し、それを高く設定するほどパルス幅が狭い、すなわちデューティ比が小さいパルスを生成することができる。
【００２１】
図１のステッピングモータ２００は、２相励磁式のモータである。図１では、Ａ相とＤ相、Ｂ相とＣ相がそれぞれ対になる。Ａ相の信号とＤ相の信号とは、逆位相の信号になる。Ｂ相とＣ相も同様である。ステッピングモータに限らず、一般のモータは、ＰＷＭ駆動される場合、そのローからハイへのスイッチング時に逆起電力による回生電流が発生する。２相励磁式のステッピングモータの場合、４つのトランジスタの内、スイッチング時に下流の２つのトランジスタがオンになり、上流の２つのトランジスタがオフになるため、上記回生電流は下流の２つのトランジスタを流れる。
【００２２】
電流検出抵抗３００は、ステッピングモータ２００の出力電流を検出する。電流検出抵抗３００は、一端がステッピングモータ２００に接続され、他端が接地され、その両端電圧を検出結果として、後述する加算回路２０に出力する。
【００２３】
加算回路２０は、オペアンプ２６、第１入力抵抗２２、第２入力抵抗２４、帰還抵抗２８、および接地側抵抗２９を備える。電流検出抵抗３００の両端電圧は、第１入力抵抗２２を介してオペアンプ２６の非反転入力端子に入力される。また、後述するデジタルアナログ変換回路（以下、ＤＡＣと表記する。）３２の低電位側基準電圧（以下、基準電圧ＲＥＦ４と表記する。）と同等の電圧が第２入力抵抗２４を介して、オペアンプ２６の非反転入力端子に入力される。
【００２４】
オペアンプ２６の反転入力端子は、接地側抵抗２９を介して接地される。オペアンプ２６の出力は、後述するコンパレータ３４の非反転入力端子に入力されるとともに、帰還抵抗２８を介して、オペアンプ２６の非反転入力端子に入力される。
【００２５】
第１入力抵抗２２と第２入力抵抗２４の抵抗値が等しいとすると、オペアンプ２６の非反転入力端子に流入する電流は非常に小さいので、電流検出抵抗３００の両端電圧と基準電圧ＲＥＦ４とを足した電圧が、当該非反転入力端子に印加される電圧とみなすことができる。一方、帰還抵抗２８が小さい抵抗値であるとすると、オペアンプ２６の反転入力端子に印加される電圧は、オペアンプ２６の出力電圧と略等しくなる。そして、非反転入力端子に印加される電圧は、反転入力端子に印加される電圧と等しいとみなせるので、オペアンプ２６の出力電圧は、電流検出抵抗３００の両端電圧と基準電圧ＲＥＦ４とを足した電圧に略等しくなる。
【００２６】
このように、加算回路２０は、電流検出抵抗３００の両端電圧を基準電圧ＲＥＦ４の分、シフトアップする。すなわち、電流検出抵抗３００の両端電圧の基準がグランドから基準電圧ＲＥＦ４にシフトすることになる。
【００２７】
電流制御回路３０は、ＤＡＣ３２およびコンパレータ３４を備える。ＤＡＣ３２は、外部から入力されるデジタル信号をアナログ信号に変換し、コンパレータ３４の反転入力端子に出力する。ＤＡＣ３２には、高電位側基準電圧（以下、基準電圧ＲＥＦ５と表記する。）および基準電圧ＲＥＦ４と同等の低電位側基準電圧が供給される。ＤＡＣ３２は、容量アレイ方式などによりアナログ信号に変換する。
【００２８】
コンパレータ３４には、その非反転入力端子に加算回路２０の出力が、その反転入力端子にＤＡＣ３２の出力が入力される。そして、加算回路２０の出力電圧が、ＤＡＣ３２の出力電圧より高い場合にハイを、低い場合にローを出力する。
【００２９】
このようにして、電流制御回路３０は、電流検出抵抗３００を流れる検出電流Ｉｏを制御する。すなわち、加算回路２０でのレベルシフトを、電流検出抵抗３００の両端電圧をｎ倍にしたと表現すると、検出電流Ｉｏは、
Ｉｏ＝ＶＤＡＣ／ｎＲ
と定義することができる。ここで、ＶＤＡＣは、ＤＡＣ３２に入力されるデジタル信号である。Ｒは、電流検出抵抗３００の抵抗値である。システム設計者は、これらの値を任意に設定して、検出電流Ｉｏを定めることができる。
【００３０】
ここで、電流検出抵抗３００の両端電圧を加算回路２０で基準電圧ＲＥＦ４の分、シフトアップするのは、ＤＡＣ３２の低電位側基準電圧をグランドレベルに設定することが難しいからである。したがって、検出電流Ｉｏを制御する信号がアナログ信号で外部から与えられれば、加算回路２０は不要である。
【００３１】
図３は、電流検出抵抗３００の両端電圧の変遷を示すタイミングチャートである。図３（ａ）は、電流検出抵抗３００の両端電圧を示す。符号３に示すように、この電圧にはスイッチングノイズ成分が含まれる。図３（ｂ）は、加算回路２０の出力電圧を示す。加算回路２０により基準電圧ＲＥＦ４の分、シフトアップされた結果、当該出力電圧のローレベルは、基準電圧ＲＥＦ４となる。図中、ＶＤＡＣはＤＡＣ３２の出力電圧レベルを示す。図３（ｃ）は、コンパレータ３４の出力信号を示す。図３（ｂ）の加算回路２０の出力電圧がＶＤＡＣより高い場合に、ハイが出力される様子が分かる。ここで、上記スイッチングノイズ成分はＶＤＡＣより高いため、それに対応してコンパレータ３４からハイが出力されてしまう。
【００３２】
図１に戻り、マスク回路４０は、ＮＯＴ回路４２およびＡＮＤ回路４４を備える。ＮＯＴ回路４２は、パルス生成回路１０で生成されたパルスを反転し、ＡＮＤ回路４４に出力する。ＡＮＤ回路４４の２入力端子には、ＮＯＴ回路４２の出力と、電流制御回路３０の出力とがそれぞれ入力される。ＡＮＤ回路４４は、少なくともいずれか一方の入力がローであればロー出力となるので、電流制御回路３０の出力がローの期間は、そのままローが出力される。電流制御回路３０の出力がハイの期間は、ＮＯＴ回路４２の出力による。すなわち、ＮＯＴ回路４２がハイの期間はＡＮＤ回路４４の出力がハイになり、ＮＯＴ回路４２がローの期間はＡＮＤ回路４４の出力がローとなる。ＮＯＴ回路４２はパルス生成回路１０の出力を反転しているので、パルス生成回路１０の出力がハイの期間は、電流制御回路３０の出力がハイでも、ＡＮＤ回路４４の出力がローとなる。これは、パルス生成回路１０の出力がハイの期間は、電流制御回路３０の出力をマスクしていることを意味する。
【００３３】
フリップフロップ回路５０は、ＮＯＲラッチ型のＲＳフリップフロップ回路である。フリップフロップ回路５０は、そのセット端子にパルス生成回路１０の出力が、そのリセット端子にマスク回路４０の出力が入力される。フリップフロップ回路５０は、セット端子とリセット端子の入力がともにローのとき、出力は不変である。セット端子にハイが、リセット端子にローが入力されると、出力がハイになる。リセット端子にハイが入力されると、セット端子の入力にかかわらず、出力がローになる。
【００３４】
フリップフロップ回路５０は、パルス生成回路１０の出力と、マスク回路４０によりマスクされた電流制御回路３０の出力とを基に、ステッピングモータ２００を制御するためのＰＷＭ信号を生成する。
【００３５】
図４は、ＰＷＭ信号の生成過程を示すタイミングチャートである。図４（ａ）は、パルス生成回路１０の出力を示す。すなわち、フリップフロップ回路５０のセット端子に入力される信号である。図４（ｂ）は、マスク回路４０の出力を示す。すなわち、フリップフロップ回路５０のリセット端子に入力される信号である。図３（ｃ）に示したコンパレータ３４の出力からスイッチングノイズ成分が除去された信号である。図４（ｃ）は、フリップフロップ回路５０の出力であるＰＷＭ信号を示す。パルス生成回路１０の出力がハイになると、当該ＰＷＭ信号がハイに立ち上がり、ハイを維持する。そして、マスク回路４０の出力がハイになると、当該ＰＷＭ信号がローに立ち下がる。
【００３６】
このように、マスク回路４０によりマスクされた電流制御回路３０の出力に応じて、ＰＷＭ信号のパルス幅を適応的に制御する。ここで、マスク回路４０を通していなければ、スイッチングノイズ成分で、上記ＰＷＭ信号が立ち下がってしまうことにより、ステッピングモータ２００の制御電流が低下し、必要以上にトルクが小さくなってしまう。
【００３７】
また、上述したパルス幅設定回路１４における基準電圧ＲＥＦ２の降圧比率であるｋパーセントは、パルス生成回路１０の出力がハイになってから、どの程度の期間後にスイッチングノイズが発生するかによる。そのノイズ成分をマスクすることができる程度のパルス幅が必要となるからである。このパルス幅を生成するよう、上記ｋパーセントを設定する。最適値は、シミュレーションや実験で求めることができる。上記期間が短ければ、パルス幅が狭くて済む。
【００３８】
図１に戻り、補正回路６０は、ＯＲ回路６２、ＡＮＤ回路６４、ＯＲ回路６６およびＡＮＤ回路６８を備える。ＯＲ回路６２およびＡＮＤ回路６４には、ＤＡＣ３２に入力されるデジタル信号と同様の信号がそれぞれ入力される。図１では、４ビットデータの例を示しているので、ＯＲ回路６２およびＡＮＤ回路６４の入力端子が４本になっている。
【００３９】
当該４ビットデータがオール０およびオール１以外の値、すなわち、０と１とが混在したデータの場合、ＯＲ回路６２は常にハイをＡＮＤ回路６８に出力し、ＡＮＤ回路６４は常にローをＯＲ回路６６に出力する。したがって、ＯＲ回路６６は、フリップフロップ回路５０の出力をＡＮＤ回路６８に出力することになり、ＡＮＤ回路６８は、ＯＲ回路６６の出力を後述するＡＮＤ回路７２〜７８に出力することになる。
【００４０】
これに対して、上記４ビットデータがオール０の場合、ＯＲ回路６２およびＡＮＤ回路６４は、ＡＮＤ回路６８およびＯＲ回路６６にローを常に出力する。したがって、ＡＮＤ回路６８の出力は、常にローとなる。また、上記４ビットデータがオール１の場合、ＯＲ回路６２およびＡＮＤ回路６４は、ＡＮＤ回路６８およびＯＲ回路６６にハイを常に出力する。したがって、ＯＲ回路６６の出力は常にハイとなり、ＡＮＤ回路６８の出力は常にハイとなる。
【００４１】
このように、補正回路６０は、外部から入力されるデジタル信号がオール０またはオール１の場合、フリップフロップ回路５０の出力にかかわらず、それぞれデューティ比０パーセント、または１００パーセントの信号を生成することができる。この補正回路６０を設けないと、フリップフロップ回路５０のセット端子に入力するパルスに幅を持たせているため、オール０およびオール１の入力に対して、ＰＷＭ制御されたパルスが出力されてしまう。
【００４２】
２相励磁式のステッピングモータ２００の場合、Ａ相、Ｂ相、Ｃ相およびＤ相の各々にドライバ８２、８４、８６、８８が設けられる。各ドライバ８２、８４、８６、８８の前段にはそれぞれＡＮＤ回路７２、７４、７６、７８が設けられ、後段にはそれぞれプッシュプル回路９２、９４、９６、９８が設けられる。各ＡＮＤ回路７２、７４、７６、７８には、補正回路６０の出力信号と、ステッピングモータ２００のステップ角を制御するための制御信号とが入力される。
【００４３】
この制御信号によりハイを与えられたＡＮＤ回路は、ゲートが開き、補正回路６０により補正されたＰＷＭ信号を対応するドライバに出力する。各ドライバ８２、８４、８６、８８は、対応するプッシュプル回路９２、９４、９６、９８のゲートに印加するために、入力されるＰＷＭ信号を所定の増幅率で増幅する。この増幅率は、ステッピングモータ２００の駆動電流などに応じて設定される。そして、増幅した信号と、その反転信号をそれぞれプッシュプル回路９２、９４、９６、９８を構成する２つのＦＥＴ（Field Effect Transistor）のゲートに印加する。
【００４４】
各プッシュプル回路９２、９４、９６、９８は、２つのＦＥＴを直列に接続し、各ＦＥＴのゲートを入力とし、２つのＦＥＴの接続点を出力とする。なお、ＦＥＴの替わりにバイポーラ型トランジスタを用いてもよい。その場合、ベース電流を制御することになる。上記２つのＦＥＴは、交互にオンオフし、ステッピングモータ２００に交流電流を流す。図１では、ドライバ８２とドライバ８８が反対の制御を行う。ドライバ８４とドライバ、８６も同様である。
【００４５】
図５は、プッシュプル回路９２の出力信号を示すタイミングチャートである。図４（ｃ）に示したＰＷＭ信号が増幅されたことが分かる。
【００４６】
以上説明したように本実施形態によれば、ステッピングモータなどの間欠的な出力電流検出を補うために必要であった、ピークホールド回路や平均化回路などの複雑な構成を必要とせず、また、位相補償回路を必要とせずにシステムを大幅に簡易化することができる。
【００４７】
また、従来、スイッチングノイズのマスク時間と最小パルス幅は、カウンタやＣＲ時定数で設定していたが、三角波との比較レベル調整により簡易に構成することができる。さらに、定電流制御から定電圧制御へ簡易に切り替えることも可能である。
【００４８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４９】
例えば、図１では、外部から入力される電流制御用のデジタル信号を４ビットとして説明した。この点、さらに精度を上げるために５ビット以上でもよいし、簡素化するために３ビット以下でもよい。また、当該デジタル信号を利用して、パルス幅設定回路１４の変数ｋを設定してもよい。
【００５０】
また、上述した実施形態ではモータの駆動回路について説明したが、本駆動回路はモータの駆動に限らず、他の負荷にも適用可能である。例えば、ＰＷＭ制御するランプにも適用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態におけるモータ駆動回路とそのモータ駆動回路に駆動されるステッピングモータを示す回路図である。
【図２】パルス生成回路によるパルス生成過程を示すタイミングチャートである。
【図３】電流検出抵抗の両端電圧の変遷を示すタイミングチャートである。
【図４】ＰＷＭ信号の生成過程を示すタイミングチャートである。
【図５】プッシュプル回路の出力信号を示すタイミングチャートである。
【符号の説明】
【００５２】
１  モータ駆動回路、  １０  パルス生成回路、  １２  三角波発振回路、  １４  パルス幅設定回路、  １６  コンパレータ、  ２０  加算回路、  ２６  オペアンプ、  ３０  電流制御回路、  ３２  デジタルアナログ変換回路、  ３４  コンパレータ、  ４０  マスク回路、  ５０  フリップフロップ回路、  ６０  補正回路、  １００  集積回路、  ２００  ステッピングモータ、  ３００  電流検出抵抗。
【図１】
2006087157.tif 000003
【図２】
2006087157.tif 000004
【図３】
2006087157.tif 000005
【図４】
2006087157.tif 000006
【図５】
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