(57)【要約】【課題】絶縁膜信頼性の低下や短チャネル特性の劣化が防止された、コアロジック系および外部の高電圧が印加される入出力系の双方に用いて好適な半導体装置を得ること。【解決手段】半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソース・ドレインエクステンション層と、前記半導体基板上の前記一対のソース・ドレインエクステンションに挟まれた領域に形成された高誘電率絶縁膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、少なくとも前記ゲート絶縁膜の側壁に設けられ、前記ゲート絶縁膜側から酸化膜または酸窒化膜と高誘電率絶縁膜とがこの順で積層された側壁膜と、を備える。【選択図】        図１
2006324528.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部に所定の間隔で形成された一対のソース・ドレインエクステンション層と、
前記半導体基板上の前記一対のソース・ドレインエクステンション層に挟まれた領域に形成された高誘電率絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
少なくとも前記ゲート絶縁膜の側壁に設けられ、前記ゲート絶縁膜側から酸化膜または酸窒化膜と高誘電率絶縁膜とがこの順で積層された側壁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記酸化膜または酸窒化膜の膜厚が２ｎｍ〜１０ｎｍであること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上層部に所定の間隔で形成された一対のソース・ドレインエクステンション層と、
前記半導体基板上の前記一対のソース・ドレインエクステンション層に挟まれた領域に形成された高誘電率絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
少なくとも前記ゲート絶縁膜の側壁および前記ソース・ドレインエクステンション層における前記ゲート絶縁膜の周辺領域に設けられた窒化膜と、
を備えることを特徴とする半導体装置。
【請求項４】
前記窒化膜の外周部に酸化膜または酸窒化膜を備えること
を特徴とする請求項２に記載の半導体装置。
【請求項５】
前記酸化膜または酸窒化膜の膜厚が２ｎｍ〜１０ｎｍであること
を特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、コアロジック系および入出力系の双方に用いて好適な半導体装置に関するものである。
【背景技術】
【０００２】
従来、高誘電率ゲート絶縁膜（High-k）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）では、ＨｆＳｉＯなどの高誘電率ゲート絶縁膜（High-k）に窒化処理を施して窒素を導入することにより、ゲート電極からのボロン（Ｂ）の拡散を抑制している（たとえば、非特許文献１参照）。
【０００３】
また、ゲート側壁には、酸化膜／窒化膜の積層サイドウォール構造を直接用いるオーソドックスなものや、酸化膜の部分を高誘電率（High-k）材料で置き換えるものが提案されている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】特開２００３−２５８２４１号公報
【非特許文献１】M.Koyama et al, in IEDM Tech. Dig., 2002, pp.849-852
【非特許文献２】T. Yamashita et al., in Symp. On VLSI Technol. Tech. Dig., 2004, pp.136-137
【非特許文献３】B. Tsui et al., IEEE Trans. On Electron Devices, vol. 51, pp.1733-1736
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、酸化膜またはＨｆＳｉＯxなどの高誘電率ゲート絶縁膜（High-k）では、ｐ型のドーパントであるボロン（Ｂ）がゲート電極から、または基板から、絶縁膜中を拡散しやすい（たとえば、非特許文献１、非特許文献２参照）。ゲート電極から絶縁膜を介してチャネル領域へボロンが染み出した場合には、サブスレッショルド係数Ｓや相互コンダクタンスｇｍなどのデバイス特性の劣化を招き、ソース・ドレイン拡散層からゲート絶縁膜中にボロン（Ｂ）が染みだした場合には、ゲートリーク電流の増大や絶縁膜信頼性の低下をもたらすことが知られている。
【０００６】
ゲート絶縁膜を窒化する場合には、窒化により導入される固定電荷による移動度劣化やゲート絶縁膜信頼性の低下を最小限に抑えるために、通常プラズマ窒化プロセスなどにより絶縁膜上部のみを窒化する技術が用いられている。この技術では、絶縁膜下部および側壁は窒化されないため、ソース・ドレインエクステンション（ＳＤＥ）層形成のために導入されるボロン（Ｂ）の基板側からの拡散を抑制できない。
【０００７】
また、側壁膜を高誘電率ゲート絶縁膜（High-k）で構成した場合、ＦＩＢＬ（Fringing Induced Barrier Lowering）による短チャネル特性の劣化が顕著になることも報告されている（たとえば、非特許文献３参照）。すなわち、従来のトランジスタにおいては、絶縁膜信頼性の低下や短チャネル特性の劣化が防止され、コアロジック系および外部の高電圧が印加される入出力（Ｉ／Ｏ）部の双方に用いて好適なトランジスタは実現されていないのが現状である。
【０００８】
本発明は、上記に鑑みてなされたものであって、絶縁膜信頼性の低下や短チャネル特性の劣化が防止された、コアロジック系および外部の高電圧が印加される入出力系の双方に用いて好適な半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板の上層部に所定の間隔で形成された一対のソース・ドレインエクステンション層と、半導体基板上の一対のソース・ドレインエクステンション層に挟まれた領域に形成された高誘電率絶縁膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、少なくともゲート絶縁膜の側壁に設けられ、ゲート絶縁膜側から酸化膜または酸窒化膜と高誘電率絶縁膜とがこの順で積層された側壁膜と、を備えることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、コアロジック系に用いた場合においてはゲート絶縁膜の側壁に設けられた酸化膜により、ソース・ドレインエクステンション層のドレイン側上部より電気力線がゲート絶縁膜中を通って半導体基板中のソース側近傍のバリアを低下させるＦＩＢＬ効果を抑制することができる、という効果を奏する。また、入出力系に用いた場合には、ゲート絶縁膜の側壁に設けられた高誘電率絶縁膜（High-k）により、ゲート電極からのフリンジ電界が高められ、ＬＤＤ構造においてソース・ドレインエクステンション層に強くキャリアを蓄積させて寄生抵抗を低減させて駆動電流を向上させることができる、という効果を奏する。したがって、この発明によれば、コアロジック系および外部の高電圧が印加される入出力系の双方に用いて好適な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置であるｐ型ＭＩＳＦＥＴの構造を模式的に示す断面図である。図１に示すように本実施の形態にかかるｐ型ＭＩＳＦＥＴは、半導体基板の表層に形成されたＮ型ウェル領域１に、各素子を分離するための素子分離３と、該素子分離３間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ソース・ドレイン拡散層１４が形成される。
【００１３】
Ｐ型ソース・ドレイン拡散層１４上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１１が形成され、ＬＤＤ（Lightly Doped Drain）またはＭＤＤ（Medium Doped Drain）またはＨＤＤ（Highly Doped Drain）の構造とされている。
【００１４】
そして、半導体基板上のＰ型ソース・ドレイン拡散層１４に挟まれた領域には、図１に示すように半導体基板側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜５、たとえばチタン（Ｔｉ）などの金属からなるゲート電極７がこの順で積層された積層構造を有するゲート構造が形成されている。
【００１５】
また、ゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域には、内側から順に酸化膜１３と高誘電率絶縁膜（High-k）１５と含む積層膜からなる側壁膜が形成されている。そして、その外側には、窒化膜からなるサイドウォール１７が形成されている。
【００１６】
つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２〜図９は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、表層にＮ型ウェル領域１が形成された半導体基板を準備し、各半導体素子を分離するための素子分離３をＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ（Local Oxidation of Silicon）などの公知の方法で図２に示すように該Ｎ型半導体基板１上に選択的に形成する。本実施の形態においてはＳＴＩにより素子分離３を形成する。
【００１７】
その後、図３に示すようにＮ型半導体基板１上にゲート絶縁膜となる高誘電率絶縁膜５ａを形成する。そして、図４に示すように高誘電率絶縁膜５ａおよび素子分離３上にたとえばチタン（Ｔｉ）を堆積してゲート電極７となるチタン（Ｔｉ）層７ａを形成する。
【００１８】
つぎに、写真製版により図５に示すようにゲート電極形成部のみを残したフォトレジスト９をチタン（Ｔｉ）層７ａ上に形成する。そして、該フォトレジスト９をマスクとしてチタン（Ｔｉ）層７ａと、酸化膜５ａとの異方性エッチングを行うことにより、図６に示すようにゲート電極７およびゲート絶縁膜５を形成する。
【００１９】
つぎに、フォトレジスト９を除去し、半導体基板の所定の領域に、たとえばボロン（Ｂ）を高ドーズ低エネルギーの条件でイオン注入し、図７に示すようにソース・ドレインエクステンション層１１を形成する。ソース・ドレインエクステンション層１１の形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。
【００２０】
つぎに、半導体基板上に酸化膜と高誘電率絶縁膜（High-k）とを成膜することにより図８に示すようにゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域に、酸化膜１３と高誘電率絶縁膜（High-k）１５とを含む積層膜からなる側壁膜を形成する。
【００２１】
つぎに、ゲート電極７を覆うように半導体基板上に、窒化膜を形成する。そしてエッチバックを行うことにより、図９に示すように高誘電率絶縁膜（High-k）１５の外周部に窒化膜からなるサイドウォール１７が形成される。またこの際、半導体基板上に形成されている余分な酸化膜と高誘電率絶縁膜（High-k）とが除去される。
【００２２】
つづいて、たとえばボロンをイオン注入してＰ型ソース・ドレイン拡散層１４を形成し、Ｐ型ソース・ドレイン拡散層１４の活性化アニール処理を行うことにより、図１に示すような本実施の形態にかかる半導体装置を作製することができる。
【００２３】
以上のような本実施の形態にかかる半導体装置においては、コアロジック系に用いた場合の短チャネル効果の抑制、および入出力系に用いた場合の駆動電流向上という効果を有する。すなわち、この半導体装置においては、ゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域に設けられた酸化膜１３により、ソース・ドレインエクステンション層１１のドレイン側上部より電気力線が絶縁膜中を通ってＮ型半導体基板１中のソース近傍のバリアを低下させるＦＩＢＬ効果を抑制することができ、短チャネル特性の劣化を抑制することができる。なお、酸化膜１３の膜厚は２ｎｍ〜１０ｎｍとすることが好ましい。詳細は後述する。
【００２４】
また、ゲート絶縁膜５の下に酸化膜層を設けることにより、ゲート電極７とソース・ドレインエクステンション層１１とのオーバラップ領域からのＦＩＢＬを抑止することが可能である。これにより、このｐ型ＭＩＳＦＥＴは、コアロジック系に用いた場合のＦＩＢＬによる短チャンネル効果を効果的に抑制することができる。
【００２５】
また、このｐ型ＭＩＳＦＥＴは、外部の高電圧が印加される入出力（Ｉ／Ｏ）系に用いた場合においては、高誘電率絶縁膜（High-k）からなる側壁膜によりゲート電極７からのフリンジ電界が高められ、ＬＤＤ構造においてソース・ドレインエクステンション層１１に強くキャリアを蓄積させて寄生抵抗を低減させて駆動電流を向上させることができる。
【００２６】
したがって、この半導体装置においては、絶縁膜信頼性の低下や短チャネル特性の劣化が防止された、コアロジック系および外部の高電圧が印加される入出力系の双方に用いて好適な半導体装置が実現されている。
【００２７】
つぎに、本発明にかかる半導体装置の特性について図１０、図１１を用いて説明する。
図１０は、ゲート側壁に高誘電率ゲート絶縁膜（High-k）、または下地に酸化膜を設けた高誘電率ゲート絶縁膜（High-k）を形成した場合について、比誘電率示を変化させて、ＦＩＢＬによる短チャネル効果の抑制効果を示している。図１０、図１１においては、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ）を揃えて特性を検証してある。
【００２８】
図１０より、ゲート絶縁膜として全て高誘電率ゲート絶縁膜（High-k）を用いた場合に比べて、下地に０．５ｎｍの酸化膜を用いた場合には、ＦＩＢＬによる短チャネル特性の劣化を抑制する効果があることが分かる。そして、特に、高誘電率ゲート絶縁膜（High-k）の比誘電率が高い場合にＦＩＢＬによる短チャネル特性の劣化を抑制する効果があることが分かる。また、側壁膜として２ｎｍ以上の酸化膜を高誘電率ゲート絶縁膜（High-k）との間に挟むことで、ＦＩＢＬによる短チャネル効果を抑制できていることが分かる。したがって、側壁膜としての酸化膜は２ｎｍ〜１０ｎｍの厚みとすることが好ましい。
【００２９】
また、図１１は、入出力（Ｉ／Ｏ）系に用いた場合の駆動電流の側壁膜構造依存性を示している。酸化膜と高誘電率ゲート絶縁膜（High-k）との物理膜厚の総和を１０ｎｍで一定とした場合、高誘電率ゲート絶縁膜（High-k）の比率が多いほど駆動電流が向上していることが分かる。
【００３０】
なお、上記においては、ゲート絶縁膜５が高誘電率ゲート絶縁膜（High-k）からなる場合について説明したが、本発明においては、ゲート絶縁膜はこれに限定されるものではなく、高誘電率絶縁膜（High-k）と酸化膜との積層膜や、高誘電率絶縁膜（High-k）と酸窒化膜との積層膜により構成されていても良い。また、上記においては、ゲート電極７が金属からなる場合について説明したが、本発明においてはゲート電極７は金属からなるものに限定されるものではなく、ポリシリコンからなるゲート電極や、金属、金属合金、またはこれらの化合物からなるゲート電極、またこれらの積層膜からなるゲート電極を用いることができる。
【００３１】
また、上記においては、サイドウォール１７が窒化膜からなる場合について説明したが、本発明においては、サイドウォールは窒化膜に限定されるものではなく、たとえば酸化膜、酸化膜と窒化膜との積層膜を用いることが可能である。
【００３２】
また、本実施の形態にかかるｐ型ＭＩＳＦＥＴは、デバイス速度向上のために、ソース・ドレインエクステンション層１１上およびゲート電極７の表面をシリサイド（たとえばニッケルシリサイド）により覆い、低抵抗化を図ったサリサイド構造（たとえばニッケルサイサイド構造）とすることも可能である。
【００３３】
実施の形態２．
図１２は、本発明の実施の形態２にかかる半導体装置であるｐ型ＭＩＳＦＥＴの構造を模式的に示す断面図である。図１２に示すように本実施の形態にかかるｐ型ＭＩＳＦＥＴは、半導体基板の表層に形成されたＮ型ウェル領域１に、各素子を分離するための素子分離３と、該素子分離３間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ソース・ドレイン拡散層１４が形成される。
【００３４】
Ｐ型ソース・ドレイン拡散層１４上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１１が形成され、ＬＤＤ（Lightly Doped Drain）またはＭＤＤ（Medium Doped Drain）またはＨＤＤ（Highly Doped Drain）の構造とされている。
【００３５】
そして、半導体基板上のＰ型ソース・ドレイン拡散層１４に挟まれた領域には、図１２に示すように半導体基板側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜５、たとえばチタン（Ｔｉ）などの金属からなるゲート電極７がこの順で積層された積層構造を有するゲート構造が形成されている。
【００３６】
また、ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域には、該ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５が窒化された窒化膜２１が形成されている。より詳細には、図１３に示すように、ゲート電極７の表層部が窒化された窒化膜２１ａと、ゲート絶縁膜５の表層部が窒化された窒化膜２１ｂと、ソース・ドレインエクステンション層１１の表層部が窒化された窒化膜２１ｃと、が形成されている。そして、この窒化膜２１の外側には側壁膜である酸化膜２３が形成されている。さらにその外側には、窒化膜からなるサイドウォール２５が形成されている。
【００３７】
つぎに、図１２に示す本実施の形態にかかる半導体装置の製造方法について図２〜図７、図１３〜図１６を参照しながら説明する。まず、表層にＮ型ウェル領域１が形成された半導体基板を準備し、各半導体素子を分離するための素子分離３をＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ（Local Oxidation of Silicon）などの公知の方法で図２に示すように該半導体基板上に選択的に形成する。本実施の形態においてはＳＴＩにより素子分離３を形成する。
【００３８】
その後、図３に示すようにＮ型半導体基板１上にゲート絶縁膜となる高誘電率絶縁膜５ａを形成する。そして、図４に示すように酸化膜５ａおよび素子分離３上にたとえばチタン（Ｔｉ）を堆積してゲート電極７となるチタン（Ｔｉ）層７ａを形成する。
【００３９】
つぎに、写真製版により図５に示すようにゲート電極形成部のみを残したフォトレジスト９をチタン（Ｔｉ）層７ａ上に形成する。そして、該フォトレジスト９をマスクとしてチタン（Ｔｉ）層７ａと、酸化膜５ａとの異方性エッチングを行うことにより、図６に示すようにゲート電極７およびゲート絶縁膜５を形成する。
【００４０】
つぎに、フォトレジスト９を除去し、半導体基板の所定の領域に、たとえばボロン（Ｂ）を高ドーズ低エネルギーの条件でイオン注入し、図７に示すようにソース・ドレインエクステンション層１１を形成する。ソース・ドレインエクステンション層１１の形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。
【００４１】
つぎに、ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺の所定の領域をたとえばラジカル窒化プロセスにより窒化して、図１４に示すように窒化膜２１を形成する。より詳細には、図１３に示すように、ゲート電極７の表層部が窒化された窒化膜２１ａと、ゲート絶縁膜５の表層部が窒化された窒化膜２１ｂと、ソース・ドレインエクステンション層１１の表層部が窒化された窒化膜２１ｃと、を形成する。
【００４２】
つぎに、半導体基板上に酸化膜を成膜することにより図１５に示すように窒化膜２１ａ、２１ｂの側壁、および窒化膜２１ｃ上に酸化膜２３からなる側壁膜を形成する。
【００４３】
つぎに、ゲート電極７を覆うように半導体基板上に、窒化膜を形成する。そしてエッチバックを行うことにより、図１６に示すように酸化膜２３の外周部に窒化膜からなるサイドウォール２５が形成される。またこの際、半導体基板上に形成されている余分な酸化膜と高誘電率絶縁膜（High-k）とが除去される。
【００４４】
つづいて、たとえばボロンをイオン注入してＰ型ソース・ドレイン拡散層１４を形成し、Ｐ型ソース・ドレイン拡散層１４の活性化アニール処理を行うことにより、図１２に示すような本実施の形態にかかる半導体装置を作製することができる。
【００４５】
以上のような本実施の形態にかかる半導体装置においては、コアロジック系に用いた場合のゲートリーク電流の低減、およびゲート絶縁膜の信頼性向上という効果を有する。すなわち、この半導体装置においては、ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域には、該ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５が窒化された窒化膜２１が形成されている。この窒化膜２１は、ボロン（Ｂ）に対する拡散障壁を高める効果を有するため、この窒化膜２１の形成後にイオン注入等により導入されるソース・ドレインエクステンション層１１のボロン（Ｂ）がゲート絶縁膜５の側壁を介してゲート絶縁膜５中へ拡散する現象を抑制することができる。ゲート絶縁膜５中に取り込まれたボロン（Ｂ）は、ゲートリーク電流の増大、またはゲート絶縁膜の信頼性の低下を招くが、この半導体装置においては、これを効果的に回避することが可能である。
【００４６】
また、この半導体装置においては、ゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域に設けられた酸化膜１３により、ソース・ドレインエクステンション層１１のドレイン側上部より電気力線が絶縁膜中を通ってＮ型半導体基板１中のソース近傍のバリアを低下させるＦＩＢＬ効果を抑制することができ、短チャネル特性の劣化を抑制することができる。なお、酸化膜１３の膜厚は２ｎｍ〜１０ｎｍとすることが好ましい。
【００４７】
また、ゲート絶縁膜５の下に酸化膜層を設けることにより、ゲート電極７とソース・ドレインエクステンション層１１とのオーバラップ領域からのＦＩＢＬを抑止することが可能である。これにより、このｐ型ＭＩＳＦＥＴは、コアロジック系に用いた場合のＦＩＢＬによる短チャネル効果を効果的に抑制することができる。
【００４８】
したがって、この半導体装置においては、絶縁膜信頼性の低下や短チャネル特性の劣化が防止された半導体装置が実現されている。
【００４９】
なお、上記においては、ゲート絶縁膜５が高誘電率ゲート絶縁膜（High-k）からなる場合について説明したが、本発明においては、ゲート絶縁膜はこれに限定されるものではなく、高誘電率絶縁膜（High-k）と酸化膜との積層膜や、高誘電率絶縁膜（High-k）と酸窒化膜との積層膜により構成されていても良い。また、上記においては、ゲート電極７が金属からなる場合について説明したが、本発明においてはゲート電極７は金属からなるものに限定されるものではなく、ポリシリコンからなるゲート電極や、金属、金属合金、またはこれらの化合物からなるゲート電極、またこれらの積層膜からなるゲート電極を用いることができる。
【００５０】
また、上記においては、サイドウォール２５が窒化膜からなる場合について説明したが、本発明においては、サイドウォールは窒化膜に限定されるものではなく、たとえば酸化膜、酸化膜と窒化膜との積層膜を用いることが可能である。
【００５１】
また、本実施の形態にかかるｐ型ＭＩＳＦＥＴは、デバイス速度向上のために、ソース・ドレインエクステンション層１１上およびゲート電極７の表面をシリサイド（たとえばニッケルシリサイド）により覆い、低抵抗化を図ったサリサイド構造（たとえばニッケルサイサイド構造）とすることも可能である。
【００５２】
実施の形態３．
図１７は、本発明の実施の形態３にかかる半導体装置であるｐ型ＭＩＳＦＥＴの構造を模式的に示す断面図である。本実施の形態にかかる半導体装置は、上述した実施の形態１および実施の形態２にかかる半導体装置を組み合わせたものである。すなわち、本実施の形態にかかる半導体装置は、図１７に示すように本実施の形態にかかるｐ型ＭＩＳＦＥＴは、半導体基板の表層に形成されたＮ型ウェル領域１に、各素子を分離するための素子分離３と、該素子分離３間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ソース・ドレイン拡散層１４が形成される。
【００５３】
Ｐ型ソース・ドレイン拡散層１４上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１１が形成され、ＬＤＤ（Lightly Doped Drain）またはＭＤＤ（Medium Doped Drain）またはＨＤＤ（Highly Doped Drain）の構造とされている。
【００５４】
そして、半導体基板上のＰ型ソース・ドレイン拡散層１４に挟まれた領域には、図１７に示すように半導体基板側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜５、たとえばチタン（Ｔｉ）などの金属からなるゲート電極７がこの順で積層された積層構造を有するゲート構造が形成されている。
【００５５】
また、ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域には、該ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５が窒化された窒化膜２１が形成されている。より詳細には、図１３に示すように、ゲート電極７の表層部が窒化された窒化膜２１ａと、ゲート絶縁膜５の表層部が窒化された窒化膜２１ｂと、ソース・ドレインエクステンション層１１の表層部が窒化された窒化膜２１ｃと、が形成されている。そして、この窒化膜２１の外側には内側から順に酸化膜１３と高誘電率絶縁膜（High-k）１５と含む積層膜からなる側壁膜が形成されている。さらに、その外側には、窒化膜からなるサイドウォール１７が形成されている。
【００５６】
以上のように構成された本実施の形態にかかる半導体装置は、上述した実施の形態１および実施の形態２にかかる半導体装置の効果を兼ね備える。
【００５７】
つぎに、図１７に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。まず、表層にＮ型ウェル領域１が形成された半導体基板を準備し、各半導体素子を分離するための素子分離３をＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ（Local Oxidation of Silicon）などの公知の方法で図２に示すように該Ｎ型半導体基板１上に選択的に形成する。本実施の形態においてはＳＴＩにより素子分離３を形成する。
【００５８】
その後、図３に示すように半導体基板上にゲート絶縁膜となる高誘電率絶縁膜５ａを形成する。そして、図４に示すように酸化膜５ａおよび素子分離３上にたとえばチタン（Ｔｉ）を堆積してゲート電極７となるチタン（Ｔｉ）層７ａを形成する。
【００５９】
つぎに、写真製版により図５に示すようにゲート電極形成部のみを残したフォトレジスト９をチタン（Ｔｉ）層７ａ上に形成する。そして、該フォトレジスト９をマスクとしてチタン（Ｔｉ）層７ａと、酸化膜５ａとの異方性エッチングを行うことにより、図６に示すようにゲート電極７およびゲート絶縁膜５を形成する。
【００６０】
つぎに、フォトレジスト９を除去し、半導体基板の所定の領域に、たとえばボロン（Ｂ）を高ドーズ低エネルギーの条件でイオン注入し、図７に示すようにソース・ドレインエクステンション層１１を形成する。ソース・ドレインエクステンション層１１の形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。
【００６１】
つぎに、ゲート絶縁膜５とゲート電極７との側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺の所定の領域をたとえばラジカル窒化プロセスにより窒化して、図１８に示すように窒化膜２１を形成する。より詳細には、図１３に示すように、ゲート電極７の表層部が窒化された窒化膜２１ａと、ゲート絶縁膜５の表層部が窒化された窒化膜２１ｂと、ソース・ドレインエクステンション層１１の表層部が窒化された窒化膜２１ｃと、を形成する。
【００６２】
つぎに、半導体基板上に酸化膜と高誘電率絶縁膜（High-k）とを成膜することにより図１９に示すように窒化膜２１ａ、２１ｂの側壁、および窒化膜２１ｃ上に酸化膜１３と高誘電率絶縁膜（High-k）１５と含む積層膜からなる側壁膜を形成する。
【００６３】
つぎに、ゲート電極７を覆うように半導体基板上に、窒化膜を形成する。そしてエッチバックを行うことにより、図２０に示すように窒化膜からなるサイドウォール１７が形成される。またこの際、半導体基板上に形成されている余分な酸化膜と高誘電率絶縁膜（High-k）とが除去される。
【００６４】
つづいて、たとえばボロンをイオン注入してＰ型ソース・ドレイン拡散層１４を形成し、Ｐ型ソース・ドレイン拡散層１４の活性化アニール処理を行うことにより、図１７に示すような本実施の形態にかかる半導体装置を作製することができる。
【００６５】
なお、本実施の形態にかかる半導体装置においてもゲート絶縁膜は高誘電率ゲート絶縁膜（High-k）に限定されるものではなく、高誘電率絶縁膜（High-k）と酸化膜との積層膜や、高誘電率絶縁膜（High-k）と酸窒化膜との積層膜により構成されていても良い。また、本実施の形態にかかる半導体装置においてもゲート電極７は金属からなるものに限定されるものではなく、ポリシリコンからなるゲート電極や、金属、金属合金、またはこれらの化合物からなるゲート電極、またこれらの積層膜からなるゲート電極を用いることができる。
【００６６】
また、本実施の形態にかかる半導体装置においてもサイドウォールは窒化膜に限定されるものではなく、たとえば酸化膜、酸化膜と窒化膜との積層膜を用いることが可能である。
【００６７】
そして、本実施の形態にかかる半導体装置においても、デバイス速度向上のためにソース・ドレインエクステンション層１１上およびゲート電極７の表面をシリサイド（たとえばニッケルシリサイド）により覆い、低抵抗化を図ったサリサイド構造（たとえばニッケルサイサイド構造）とすることも可能である。
【産業上の利用可能性】
【００６８】
以上のように、本発明にかかる半導体装置は、高誘電率ゲート絶縁膜（High-k）を用いる半導体装置に有用であり、特に、ＳｏＣ製品に適している。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１にかかる半導体装置の構成を説明するための断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図１０】本発明にかかる半導体装置の短チャネル効果の抑制効果を示す特性図である。
【図１１】本発明にかかる半導体装置を入出力系に用いた場合の駆動電流の側壁膜構造依存性を示す特性図である。
【図１２】本発明の実施の形態２にかかる半導体装置の構成を説明するための断面図である。
【図１３】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の構成を説明するための断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００７０】
１  Ｎ型ウェル領域
３  素子分離
５  ゲート絶縁膜
５ａ  高誘電率絶縁膜
７  ゲート電極
７ａ  チタン層
９  レジスト
１１  ソース・ドレインエクステンション層
１３  酸化膜
１４  Ｐ型ソース・ドレイン拡散層
１５  高誘電率絶縁膜（High-k）
１７  サイドウォール
２１  酸化膜
２１ａ  ゲート電極の表層部が窒化された酸化膜
２１ｂ  ゲート絶縁膜の表層部が窒化された酸化膜
２１ｃ  ソース・ドレインエクステンション層の表層部が窒化された酸化膜
２３  酸化膜
２５  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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