(57)【要約】      （修正有）【課題】ゲート電極とソース／ドレイン領域の間のオーバラップ容量を低減し製造プロセスにより設定されるチャネル連結部の抵抗も低減した電界効果トランジスタ構造を提供する。【解決手段】電界効果トランジスタのスペーサー構造２４２ｐ、２４２ｎには、束縛された電荷キャリアが部分的に濃縮されており、移動可能な電荷キャリアの濃縮帯１３ｎ、１３ｐが該スペーサー構造の下の半導体基板１の中に生じる。この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。【選択図】図１０Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板（１）に第１導電型の部分として、該半導体基板（１）の構造面（１０）に隣接して形成された、第１ソース／ドレイン領域（６１）および第２ソース／ドレイン領域（６２）と、
これらソース／ドレイン領域（６１、６２）の間に形成されており、ほぼ導電性であるか、または、上記第１導電型とは導電型が逆の第２導電型にドープされている、チャネル領域（６３）と、
このチャネル領域（６３）上に配置され、該チャネル領域（６３）とはゲート誘電体（２０）によって隔てられているゲート電極（２１）と、
上記構造面（１０）に配置されており、上記第１ソース／ドレイン領域（６１）側においてゲート電極（２１）に隣接している第１誘電体スペーサー構造（２４）と、を備えた電界効果トランジスタ構造であって、
この第１誘電体スペーサー構造（２４）は、半導体基板（１）に隣接している少なくとも制御部（２４２ｎ、２４２ｐ）において、１×１０１１／ｃｍ２よりも高い第２導電型に相当する、第２電荷型の電荷キャリアの表面電荷密度を有している、電界効果トランジスタ構造。
【請求項２】
上記第１誘電体スペーサー構造（２４）の制御部（２４２ｎ、２４２ｐ）には、第１導電型に相当する第１電荷型の移動可能な電荷キャリアによって生じた第１濃縮帯（１３ｐ、１３ｎ）が位置しており、該第１濃縮帯（１３ｐ、１３ｎ）は、上記制御部（２４２ｎ、２４２ｐ）の下の半導体基板（１）に隣接している部分に形成されていることを特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項３】
上記第１ソース／ドレイン領域（６１）は、ゲート電極（２１）の下に配されたチャネル領域（６３）の一部と、第１濃縮帯（１３ｐ、１３ｎ）によって隔てられていることを特徴とする、請求項２に記載の電界効果トランジスタ構造。
【請求項４】
上記第１ソース／ドレイン領域（６１）は、第１濃縮帯（１３ｐ、１３ｎ）と少なくとも部分的に重なっていることを特徴とする、請求項２に記載の電界効果トランジスタ構造。
【請求項５】
上記第１ソース／ドレイン領域（６１）は、第１濃縮帯（１３ｐ、１３ｎ）と完全に重なっており、ゲート電極（２１）の下に配されたチャネル領域（６３）の一部に隣接していることを特徴とする、請求項４に記載の電界効果トランジスタ構造。
【請求項６】
上記半導体基板（１）の構造面（１０）には第２誘電体スペーサー構造（２４）がさらに配置されており、該第２誘電体スペーサー構造（２４）は、第２ソース／ドレイン領域（６２）側においてゲート電極（２１）に隣接しており、
該第２誘電体スペーサー構造（２４）は、半導体基板（１）に隣接している少なくとも制御部（２４２ｐ、２４２ｎ）において、１×１０１１／ｃｍ２よりも高い第２電荷型の電荷キャリアの表面電荷密度を有することを特徴とする、請求項１〜５のいずれか１項に記載の電界効果トランジスタ構造。
【請求項７】
上記第２誘電体スペーサー構造（２４）における制御部（２４２ｎ、２４２ｐ）に位置する電荷キャリアによって第２濃縮帯（１３ｐ、１３ｎ）が生じ、
該第２濃縮帯（１３ｐ、１３ｎ）は、上記第２誘電体スペーサー構造（２４）の制御部（２４２ｎ、２４２ｐ）の下の半導体基板（１）に隣接している部分に第１電荷型の移動可能な電荷キャリアを含んでいることを特徴とする、請求項６に記載の電界効果トランジスタ構造。
【請求項８】
上記第２ソース／ドレイン領域（６２）は、ゲート電極（２１）の下のチャネル領域（６３）の一部と、第２濃縮帯（１３ｐ、１３ｎ）によって隔てられていることを特徴とする、請求項７に記載の電界効果トランジスタ構造。
【請求項９】
上記第２ソース／ドレイン領域（６２）は、第２濃縮帯（１３ｐ、１３ｎ）と少なくとも部分的に重なっていることを特徴とする、請求項７に記載の電界効果トランジスタ構造。
【請求項１０】
上記第２ソース／ドレイン領域（６２）は、第２濃縮帯（１３ｐ、１３ｎ）に完全に重なっており、ゲート電極（２１）の下のチャネル領域（６３）の一部に隣接していることを特徴とする、請求項９に記載の電界効果トランジスタ構造。
【請求項１１】
電界効果トランジスタ構造自身が導通状態にある場合に、各濃縮帯（１３ｐ、１３ｎ）の第１電荷型の電荷キャリアの電荷キャリア密度は、上記濃縮帯（１３ｐ、１３ｎ）にそれぞれ隣接しているソース／ドレイン領域（６１、６２）の電荷キャリア密度の少なくとも１０パーセントであることを特徴とする、請求項２または７に記載の電界効果トランジスタ構造。
【請求項１２】
上記電界効果トランジスタ構造自身が導通状態にある場合に、各濃縮帯（１３ｐ、１３ｎ）の第１電荷型の電荷キャリアの電荷キャリア密度は、上記濃縮帯（１３ｐ、１３ｎ）にそれぞれ隣接しているソース／ドレイン領域（６１、６２）の電荷キャリア密度にほぼ相当することを特徴とする、請求項１１に記載の電界効果トランジスタ構造。
【請求項１３】
上記ソース／ドレイン領域（６１、６２）は、互いに重なり合った少なくとも２つの注入領域（１１ｐ、１２ｐ；１１ｎ、１２ｎ）から形成されていることを特徴とする、請求項２または７に記載の電界効果トランジスタ構造。
【請求項１４】
スペーサー構造（２４）の全体が、上記各制御部（２４２ｐ、２４２ｎ）にて成ることを特徴とする、請求項２または７に記載の電界効果トランジスタ構造。
【請求項１５】
上記各制御部（２４２ｐ、２４２ｎ）の厚さの最大が、ゲート誘電体（２０）の厚さの１０倍未満であることを特徴とする、請求項２または７に記載の電界効果トランジスタ構造。
【請求項１６】
上記各制御部（２４２ｎ、２４２ｐ）の表面電荷密度が、１×１０１２／ｃｍ２よりも高いことを特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項１７】
上記第１導電型がｐ導電型であり、制御部（２４２ｐ、２４２ｎ）の材料が酸化アルミニウムであることを特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項１８】
上記第１導電型がｎ導電型であり、制御部（２４２ｐ、２４２ｎ）の材料が、酸化ケイ素、窒化ケイ素、または、希土類元素の酸化物であることを特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項１９】
請求項１に記載の電界効果トランジスタにおける第１導電型がｎ導電型である第１電界効果トランジスタ構造（３ｎ）と、
請求項１に記載の電界効果トランジスタにおける第１導電型がｐ導電型である第２電界効果トランジスタ構造（３ｐ）と、を備えたトランジスタ配列。
【請求項２０】
上記第１電界効果トランジスタ構造（３ｎ）のスペーサー構造（２４）の制御部（２４２ｐ）が、第１スペーサー材料から形成されており、
上記第２電界効果トランジスタ構造（３ｐ）のスペーサー構造（２４）の制御部（２４２ｎ）が、上記第１スペーサー材料とは異なる材料である、第２スペーサー材料から形成されていることを特徴とする、請求項１９に記載のトランジスタ配列。
【請求項２１】
上記第１スペーサー材料は、酸化ケイ素、窒化ケイ素、または、希土類元素の酸化物である一方、第２スペーサー材料は、酸化アルミニウムであることを特徴とする、請求項２０に記載のトランジスタ配列。
【請求項２２】
半導体基板（１）の構造面（１０）に第１積層構造（７１）および第２積層構造（７２）を形成する工程と、
上記第１積層構造（７１）および上記第２積層構造（７２）の垂直な側壁に、１×１０１１／ｃｍ２よりも高い表面電荷密度を有する第１電荷型の第１スペーサー構造（２４ｎ、２４ｐ）を設ける工程と、
上記第２積層構造（７２）を被覆する一方、第１積層構造（７１）を被覆しない、第１マスク（４１）を設ける工程と、
上記第１積層構造（７１）から上記第１スペーサー構造（２４ｎ、２４ｐ）を除去する工程と、
上記第１マスク（４１）を除去する工程と、
上記第１積層構造（７１）の垂直な側壁と、第１スペーサー構造（２４ｎ、２４ｐ）によって補充されている第２積層構造（７２）とに、第１電荷型とは電荷型が逆の第２電荷型でかつ１×１０１１／ｃｍ２よりも高い表面電荷密度を有する第２スペーサー構造（２４ｐ、２４ｎ）を設ける工程とを含む、少なくとも１つのｎ-ＦＥＴおよび少なくとも１つのｐ-ＦＥＴを有するトランジスタ配列の製造方法。
【請求項２３】
上記第２スペーサー構造（２４ｐ、２４ｎ）を設けた後、第１積層構造（７１）を被覆する一方、第２積層構造（７２）を被覆しない、第２マスク（４２）を設ける工程と、
上記第２スペーサー構造（２４ｐ、２４ｎ）を第２積層構造（７２）から除去する工程と、
上記第２マスク（４２）を除去する工程とを特徴とする、請求項２２に記載の方法。
【請求項２４】
半導体基板（１）の構造面（１０）に第１積層構造（７１）および第２積層構造（７２）を形成する工程と、
上記第１積層構造（７１）および上記第２積層構造（７２）の垂直な側壁に、前駆体スペーサー構造（７３）を形成する工程と、
上記第２積層構造（７２）を被覆する一方、上記第１積層構造（７１）を被覆しない、第１マスク（４１）を設ける工程と、
上記半導体基板（１）に隣接している第１積層構造（７１）の前駆体スペーサー構造（７３）の部分を除去することにより、前駆体スペーサー構造（７３）と半導体基板（１）との間にディボット（２５）を形成する工程と、
上記第１マスク（４１）を除去する工程と、
第１電荷型の１×１０１１／ｃｍ２よりも高い表面電荷密度を有する材料をディボット（２５）に充填することにより、この充填部を、第１スペーサー構造の制御部（２４２ｐ、２４２ｎ）として生成する工程と、
上記第１積層構造（７１）を被覆する一方、第２積層構造（７２）を被覆しない、第２マスク（４２）を設ける工程と、
上記半導体基板（１）に隣接している第２積層構造（７２）の前駆体スペーサー構造（７３）の部分を除去することにより、前駆体スペーサー構造（７３）と半導体基板（１）との間にディボット（２５）を形成する工程と、
上記第２マスク（４２）を除去する工程と、
上記第１電荷型とは電荷型が逆の第２電荷型の１×１０１１／ｃｍ２よりも高い表面電荷密度を有する材料をディボット（２５）に充填することにより、この充填部を、第２スペーサー構造の制御部（２４２ｎ、２４２ｐ）として生成する工程とを含む、少なくとも１つのｎ-ＦＥＴ（３ｎ）および少なくとも１つのｐ-ＦＥＴ（３ｐ）を有するトランジスタ配列の製造方法。
【請求項２５】
互いに異なる材料からなる第１部分層および第２部分層を同じ層厚で設けて、これら２つの部分層に対してスペーサーエッチングを行って、上記前駆体スペーサー構造（７３）を形成する工程と、
上記半導体基板（１）に隣接している前駆体スペーサー構造（７３）の部分を、下部部分層の残余部分によって形成する工程とを含んでいることを特徴とする、請求項２４に記載の方法。
【請求項２６】
上記下部部分層の材料がＴＥＯＳであり、上部部分層の材料が窒化ケイ素であり、
ディボット（２５）が、窒化ケイ素に対して選択的にＴＥＯＳを除去するウェットエッチング工程によって形成されることを特徴とする、請求項２５に記載の方法。
【請求項２７】
上記第１マスク（４１）が、第１電荷型に相当する第１電荷キャリア型のソース／ドレイン領域（６１、６２）の基本部分（１２ｐ、１２ｎ）を形成するための注入マスクとして用いられることを特徴とする、請求項２２〜２６のいずれか１項に記載の方法。
【請求項２８】
上記第２マスク（４２）が、第２電荷型に相当する第２電荷キャリア型のソース／ドレイン領域（６１、６２）の基本部分（１２ｐ、１２ｎ）を形成するための注入マスクとして用いられることを特徴とする、請求項２２〜２６のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体基板における第１導電型の部分として形成された、該半導体基板の構造面に隣接している、第１ソース／ドレイン領域および第２ソース／ドレイン領域と、該ソース／ドレイン領域間に形成されたチャネル領域（このチャネル領域は、ほぼ導電性であるか、または、第１導電型とは逆の第２導電型である）と、このチャネル領域上に配置され、該チャネル領域からゲート誘電体によって隔てられているゲート電極と、上記構造面に配置された第１誘電体スペーサー構造（このスペーサー構造は第１ソース／ドレイン領域側においてゲート電極に隣接している。）とを備えた電界効果トランジスタ構造に関するものである。また、本発明は、少なくとも１つのｎチャネル電界効果トランジスタと１つのｐチャネル電界効果トランジスタとをそれぞれ備えた複数のトランジスタ配列を製造するための方法に関するものでもある。
【０００２】
ｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）として形成された、請求項１の前提構成にかかる電界効果トランジスタ構造については、図１１の断面図に概略的に示している。
【０００３】
このｎ-ＦＥＴは、半導体基板１に形成されている活性領域と、半導体基板１の構造面１０に配置されたゲート構造２とを含んでいる。活性領域では、２つのソース／ドレイン領域６１、６２が、チャネル領域６３によって隔てられている。該ソース／ドレイン領域６１、６２は、半導体基板１のｎ型にドープされた部分であり、半導体基板１の構造面１０に隣接している。また、チャネル領域６３は、ほぼ導通しているか、または、ｐ型にドープされている。ゲート構造２はゲート電極２６を含んでいる。このゲート電極２６は、チャネル領域６３の構造面１０に配置されており、ゲート誘電体２０によって半導体基板から絶縁されている。さらに、ゲート構造２は、スペーサー構造２４を備えている。これらのスペーサー構造は、構造面１０に対して垂直なゲート電極２６の側壁に沿って配置されており、それぞれ、ソース／ドレイン領域６１、６２のうちの一方の構造面１０に配置されている。
【０００４】
図示したこの例では、ソース／ドレイン領域６１、６２では、それぞれ、ｎ型にドープされた基本部分１２ｎがｎ型にドープされた拡張部分１１ｎの上に重なっている。この製造によって規定されるように、チャネル領域６３側の基本部分１２ｎの境界縁部は、スペーサー構造２４の外縁に対してほぼ調整されている。チャネル領域６３側に位置する拡張部分１１ｎの境界縁部は、ゲート電極２６の外縁に対してほぼ調整されており、図示した例では、ゲート電極２６の電位により制御されるチャネル領域６３の一部にほぼ隣接している。拡張部分１１ｎは、ｎ-ＦＥＴが導通状態である場合にゲート誘電体２０の領域に形成されるチャネルを各ソース／ドレイン領域６１、６２に低抵抗で連結している。
【０００５】
この拡張部分１１ｎおよび基本部分１２ｎは、それぞれ、イオン注入によって形成されている。
【０００６】
また、これら拡張部分１１ｎおよび基本部分１２ｎの境界縁部は、初めに注入された領域をほぼ規定している。この注入領域内の注入直後の不純物濃度は、ほぼ均一である。不純物は、個々にドープされた部分の境界縁部において徐々に拡散する。
【０００７】
ｎ-ＦＥＴがＯＦＦ状態である場合、２つのソース／ドレイン領域６１、６２は互いに電気的に絶縁されている。ゲート電極２６に適切な電位を印加すると、移動可能な電子は、ゲート誘電体２０に隣接しているチャネル領域６３の一部に堆積され、２つのソース／ドレイン領域６１、６２間に導電性のチャネルを形成する。
【０００８】
さらに、不純物が拡散することにより、拡張部分１１ｎがゲート電極２６の機能を低下させてしまう。各ソース／ドレイン領域６１、６２がゲート電極２６と段々と重なっていくと、各ソース／ドレイン領域６１、６２とゲート電極２６との間の寄生オーバーラップ容量が増加する。寄生容量が増加すると、ｎ-ＦＥＴの導電性の状態と遮断状態とのスイッチングが遅延し、その結果、スイッチング損失が増す。
【０００９】
ゲート電極２６と各ソース／ドレイン領域６１、６２との間の寄生容量を低減するために、各ソース／ドレイン領域６１、６２の、または、各拡張部分１１ｎの、（チャネル領域６３側の）内部縁部は、チャネル領域６３から外へと離される。また、各ソース／ドレイン領域６１、６２の比較的大量にドープされた基本部分１２ｎと、（ゲート電極２６の電位の影響を受けやすい）チャネル領域６３の部分との接続部は、比較的少なくドープされた部分になっており、導電性のチャネルと各ソース／ドレイン領域６１、６２との連結部の非反応性抵抗は高い。
【００１０】
ゲート電極２６と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量は、ゲート電極２６によって制御された領域と各ソース／ドレイン領域６１、６２との間のチャネル連結部の非反応性抵抗が高くなることによって低減される。
【００１１】
オーバーラップ容量をチャネル連結部の抵抗と最適化するために、拡張部分１１ｎとゲート電極２６との間のオーバーラップを（ゲート電極２６の電界の影響を受けやすい）上記のチャネル領域６３の部分の外側において不純物添加量を増やすように選択することにより、導通状態においてチャネル連結部の抵抗を十分に低減できる。
【００１２】
不純物を徐々に増やすと、拡張部分１１ｎを、常に低い非反応性のリード抵抗を有するチャネル領域からさらに離すことができる。
【００１３】
しかしながら、これによるオーバーラップ容量の低減は、加工寸法をより小さくして不純物量を徐々に増やして、それに応じてゲート誘電体の厚さを同時に低減しても、部分的に補償されるにすぎない。
【００１４】
本発明の目的は、ゲート電極と各ソース／ドレイン領域との間のオーバーラップ容量を低減し、製造プロセスによって非反応性抵抗が設定されるチャネル連結部の抵抗を低減した、電界効果トランジスタ構造を提示することである。
【００１５】
冒頭部で述べたような電界効果トランジスタに対して、本目的を、請求項１の特徴部分に記載した特徴によって達成する。この目的を達成するための方法については、請求項２２および請求項２４に記載している。有効な発展形態については、各従属請求項に記載する。
【００１６】
本発明では、スペーサー構造に束縛された荷電粒子を用いて、移動可能な荷電粒子を有する濃縮帯（エンハンスメントゾーン）を、スペーサー構造の下の半導体基板に形成する。この濃縮帯は、導通状態においてチャネル領域に形成されている、各ソース／ドレイン領域とチャネルとの接続部を支持する。各ソース／ドレイン領域の境界縁部（通常は拡張部分（拡張注入部）の上記境界縁部）は、チャネル領域から離されているので、各ソース／ドレイン領域とゲート電極との間のオーバーラップ容量は低減されている。
【００１７】
この電界効果トランジスタ構造は、第１ソース／ドレイン領域および第２ソース／ドレイン領域を備えている。これら２つのソース／ドレイン領域は、第１導電型によってドープされた半導体基板の部分である。該２つのソース／ドレイン領域は、半導体基板の構造面に隣接している。該２つのソース／ドレイン領域間の半導体基板の中には、チャネル領域が設けられている。このチャネル領域は、ほぼ導通しているか、または、第１導電型とは逆の第２導電型にドープされている。
【００１８】
このチャネル領域の上の構造面には、ゲート電極が設けられている。このゲート電極は、ゲート誘電体によってチャネル領域から隔てられており、該構造面に配置された第１誘電体スペーサー構造に隣接している。該スペーサー構造は、第１ソース／ドレイン領域側に配置されている。
【００１９】
本発明では、第１スペーサー構造は、半導体基板に隣接している少なくとも制御部において、１×１０１１／ｃｍ２（１Ｅ１１／ｃｍ２）よりも高い第２導電型に相当する、第２電荷型の束縛された電荷キャリアの表面電荷密度を有している。
【００２０】
この表面電荷密度は、１×１０１２／ｃｍ２よりも高いことが好ましい。これにより、有効なことに、濃縮帯における移動可能な電荷キャリアの密度は、少なくとも、それぞれ隣接しているソース／ドレイン領域の通常の電荷キャリア密度に適合する。
【００２１】
第１スペーサー構造内の束縛された電荷キャリアによって、半導体基板において、第１導電型に相当する（第２電荷型とは逆の）第１電荷型の移動可能な電荷キャリアを有する第１濃縮帯が生じる。この第１濃縮帯は、第１スペーサー構造の下の構造面に隣接している半導体基板の一部に形成されている。
【００２２】
濃縮帯は、第１ソース／ドレイン領域と、電界効果トランジスタが導通状態である場合に第１電荷型の移動可能な電荷キャリアからなるゲート電極の下に形成されるチャネルとの間のリード抵抗を低減する。
【００２３】
第１ソース／ドレイン領域は、第１濃縮帯に実質的に隣接して形成されていることが好ましい。また、該第１ソース／ドレイン領域は、ゲート電極の電位によって制御されるチャネル領域の一部と、第１濃縮帯によって隔てられていることが好ましい。さらに、第１ソース／ドレイン領域とゲート電極との間のオーバーラップ容量が十分に低減されていることが好ましい。
【００２４】
あるいは、第１ソース／ドレイン領域は、第１濃縮帯と少なくとも部分的に重なっている、または、該第１濃縮帯を覆っていることが好ましい。通常の電界効果トランジスタ構造と比べて、移動可能な電荷キャリアの数が多いので、チャネル連結部の非反応性抵抗が低減し、さらに、オーバーラップ容量も、ソース／ドレイン領域がチャネルから離れているために低減される。
【００２５】
第１ソース／ドレイン領域が、ゲート電極によって制御されるチャネル領域の一部に直接隣接していれば、リード抵抗は、非常に低くなるという有効な効果を奏する。
【００２６】
本発明の電界効果トランジスタ構造の好ましい１つの形態では、半導体基板の構造面に第２誘電体スペーサー構造が配置されており、この第２誘電体スペーサー構造は、第２ソース／ドレイン領域側においてゲート電極に隣接している。また、該第２誘電体スペーサー構造は、半導体基板に隣接している少なくとも部分領域において、１×１０１１／ｃｍ２よりも高い、第２電荷型の束縛された電荷キャリアの表面電荷密度を有しており、半導体基板との隣接部分に、第１電荷型の移動可能な電荷キャリアを有する第２濃縮帯を発生させる。
【００２７】
第１ソース／ドレイン領域についてすでに記載した好ましい形態と同様に、第２濃縮帯に対する第２ソース／ドレイン領域が配設される。
【００２８】
さらに、電界効果トランジスタ構造が導通状態にある場合に、濃縮帯の第１電荷型の電荷キャリアの電荷キャリア密度が、該濃縮帯にそれぞれ隣接しているソース／ドレイン領域の電荷キャリア密度の少なくとも１０パーセントであるように、スペーサー構造を選択することが好ましい。これにより、リード抵抗が著しく低減される。
【００２９】
本発明の電界効果トランジスタ構造の好ましい１つの形態では、電界効果トランジスタ構造自身が導通状態にある場合に、各濃縮帯の第１導電型の電荷キャリアの電荷キャリア密度は、少なくとも、該濃縮帯にそれぞれ隣接しているソース／ドレイン領域の電荷キャリア密度にほぼ相当する。
【００３０】
ソース／ドレイン領域は、範囲の異なる、互いに重なり合った少なくとも２つの注入領域から形成されることが好ましい。
【００３１】
本発明の電界効果トランジスタ構造のさらに好ましい形態では、それぞれのスペーサー構造全体に、第２電荷型の束縛された電荷キャリアがドープされている。つまり、スペーサー構造の全体が、上記制御部にて成ることが好ましい。
【００３２】
比較的簡単なプロセス工程によって、このように成形されるスペーサー構造を備えたゲート構造を製造することが有効である。
【００３３】
あるいは、構造面上の各制御部の厚さが、ゲート誘電体の厚さの最大でも１０倍であることが好ましい。ゲート電極と、スペーサー構造または他の構造に束縛された電荷との間に生成された寄生容量が低減されるとともに、該スペーサー構造の被覆された犠牲層を部分的に除去することに基づく、ｐ-ＦＥＴおよびｎ-ＦＥＴの異なるようにドープされた制御部の形成方法が実行されることが有効である。
【００３４】
第１導電型が上記第１導電型がｐ導電型であれば、酸化アルミニウムが制御部を形成するための好ましい材料である。
【００３５】
第１導電型がｎ導電型であれば、制御部を形成するための好ましい材料は、酸化ケイ素、窒化ケイ素、および、希土類元素の酸化物である。
【００３６】
本発明のトランジスタ配列は、少なくとも１つのｎ-ＦＥＴおよび少なくとも１つのｐ-ＦＥＴを含んでいる。これらのｎ-ＦＥＴおよびｐ-ＦＥＴは、上記した電界効果トランジスタ構造のうちの１つに相当し、ｎ-ＦＥＴについては、第１導電型がｎ導電型であり、ｐ-ＦＥＴについては、第１導電型がｐ導電型である。
【００３７】
好ましい１つの形態では、ｎ-ＦＥＴおよびｐ-ＦＥＴのスペーサー構造の制御部は、異なる材料から形成されている。電界効果トランジスタの２つの型のチャネル連結部のパラメータは、互いに切り離されていることが有効である。特に、各トランジスタ型の適切な電荷キャリア型を、濃縮帯に有することができる。
【００３８】
ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列では、正に帯電された束縛された電荷キャリアが、ｎ-ＦＥＴのスペーサー構造に備えられ、負に帯電された電荷キャリアが、ｐ-ＦＥＴのスペーサー構造に備えられる。以下に、少なくとも１つのｎ-ＦＥＴおよび少なくとも１つのｐ-ＦＥＴを含むトランジスタ配列用の、ゲート電極の製造方法を示す。
【００３９】
本発明の方法では、初めに、半導体基板の構造面に第１積層構造および第２積層構造を形成する。該構造面に対する第１積層構造および第２積層構造の垂直の側壁に、第１スペーサー構造を設ける。該スペーサー構造は構造面に配置され、第１電荷型の電荷を有する電荷キャリアによって濃縮されている（ドープされている）。
【００４０】
第２積層構造を被覆し、第１積層構造を被覆しない、第１マスクを設ける。上記第１積層構造から第１スペーサー構造を除去する。次に、この第１マスクを除去する。
【００４１】
第１積層構造の垂直の側壁に、第１電荷型とは電荷型が逆の第２電荷型の電荷キャリアが濃縮された第２スペーサー構造を形成する。
【００４２】
第２スペーサー構造を形成する工程は、第１積層構造の垂直な側壁と、第２ゲート構造を形成するための第１スペーサー構造によって補充されている第２積層構造とに、第２スペーサー構造を設ける工程を含んでいる。好ましい。
【００４３】
第１積層構造を被覆し、第２積層構造を被覆しない、第２マスクを設ける。この第２マスクによって被覆することにより、第２スペーサー構造を第２ゲート構造から除去する。
【００４４】
第２マスクを除去した後、第１積層構造から生じた（例えばｎ-ＦＥＴである）第１ゲート構造は、正の電荷キャリアが濃縮されたスペーサー構造を備えている。ｐ-ＦＥＴである第２ゲート構造は、負に帯電された電荷キャリアが濃縮されたスペーサー構造を備えている。
【００４５】
以下に記載する、少なくとも１つのｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列のゲート電極を製造するための本発明の第２方法は、部分的にのみ束縛された電荷キャリアが濃縮されたスペーサー構造に関するものである。
【００４６】
半導体基板の構造面に、例えばｎ-ＦＥＴの第１積層構造とおよびｐ-ＦＥＴの第２積層構造を形成する。
【００４７】
これらの第１積層構造および第２積層構造の垂直の側壁に、前駆体スペーサー構造を例えば同じ層厚に堆積して異方性エッチバックを行うことにより形成する。
【００４８】
第２積層構造を被覆し、第１積層構造を被覆しない、第１マスクを設ける。半導体基板に隣接している第１積層構造の前駆体スペーサー構造の部分を除去することにより、前駆体スペーサー構造と半導体基板との間にディボットが形成される。
【００４９】
第１マスクを除去した後、第１電荷型の電荷を有する電荷キャリアが濃縮された材料をディボットに充填する。この場合、半導体基板に沿ったディボットの充填部が、スペーサー構造の制御部として生じる。
【００５０】
第１積層構造を被覆し、第２積層構造を被覆しない、第２マスクを設ける。
【００５１】
半導体基板に隣接している第２積層構造の前駆体スペーサー構造の部分を除去することにより、該前駆体スペーサー構造において、半導体基板に沿ってディボットが形成される。
【００５２】
第２マスクを除去した後、第２電荷型の電荷を有する電荷キャリアが濃縮された材料をディボットに充填する。各前駆体スペーサー構造から、第２積層構造の垂直の側壁に沿って延びる第２スペーサー構造が生じる。ディボットの充填部が、第２スペーサー構造の制御部として生じる。
【００５３】
前駆体スペーサー構造を形成する工程とは、異なる材料からなる２つの部分層を設け、前記２つの部分層に対して同様にスペーサーエッチングを行う工程を含んでいることが特に好ましい。次に、上記方法したがって半導体基板に隣接している前駆体スペーサー構造の部分を、前駆体スペーサー構造内の第１下部部分層の水平部分によって形成する。
【００５４】
下部部分層の材料が珪酸エチルＴＥＯＳであり、上部部分層の材料が窒化ケイ素であることが好ましい。ディボットが、窒化ケイ素に対して選択的にＴＥＯＳを除去するウェットエッチング工程によって形成される。
【００５５】
第１マスクが、第１導電型のソース／ドレイン領域の部分を形成するための注入マスクであることが特に好ましい。また、例えば、スペーサー構造によって位置あわせされたソース／ドレイン領域の基本部分を形成するために、第２マスクが、第２導電型のソース／ドレイン領域を部分的に形成するための注入マスクであることが好ましい。
【００５６】
さらに、（例えば、ソース／ドレイン領域の拡張部分の）第１注入部分を形成する工程を、スペーサー構造を設ける前、積層構造と位置あわせされるように行うことが好ましい。
【００５７】
適切なマスク形成を行う場合、本発明の方法により、片側にのみドープされた非対称のスペーサー構造を形成することもできる。この場合、各マスクは、片側に加工される積層構造を片側だけさらに被覆する。
【００５８】
本発明のおよびその利点を、図面を参照しながら以下に詳述する。ここでは、同じ素子および同じ構造には、同じ参照符号を付している。
【００５９】
図１は、両側に同じスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第１実施形態を概略的に示す断面図である。
【００６０】
図２は、両側に同じスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第１実施形態を概略的に示す断面図である。
【００６１】
図３は、非対称なスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第２実施形態を概略的に示す断面図である。
【００６２】
図４は、非対称なスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第２実施形態を概略的に示す断面図である。
【００６３】
図５は、部分的に濃縮された対称的なスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第３実施形態を概略的に示す断面図である。
【００６４】
図６は、部分的に濃縮された対称的なスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第３実施形態を概略的に示す断面図である。
【００６５】
図７は、片側に部分的に濃縮されたスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第４実施形態を概略的に示す断面図である。
【００６６】
図８は、片側に部分的に濃縮されたスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第４実施形態を概略的に示す断面図である。
【００６７】
図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【００６８】
図１０は、ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列に対して、部分的に濃縮されたスペーサー構造を形成するための本発明の方法の第４実施形態を概略的に示す断面図である。
【００６９】
図１１は、従来の電界効果トランジスタ構造を概略的に示す断面図である。
【００７０】
図１２は、チャネルから離れているソース／ドレイン領域を備えた本発明のｎチャネル電界効果トランジスタの他の実施形態を概略的に示す断面図である。
【００７１】
図１に示したｎ-ＦＥＴ３ｎは、基本部分１２ｎと拡張部分１１ｎとをそれぞれ含む２つのソース／ドレイン領域６１、６２を含む（半導体基板の中に形成された）活性領域を備えている。これらのソース／ドレイン領域６１、６２は、チャネル領域６３によって互いに隔てられている。チャネル領域６３の上の、半導体基板１の構造面１０には、ゲート構造２が配置されている。ｎ型にドープされたポリシリコンからなるこのゲート構造２のゲート導体部２１ｎは、図１１のゲート電極に当たる部分であり、ゲート誘電体２０によって半導体基板１から絶縁されている。このｎ型にドープされたゲート導体部２１の上には、金属または金属化合物からなる高導電性部２２が配置されており、該高導電性部２２の上には、例えば窒化ケイ素からなる絶縁体部分２３が配置されている。ゲート導体部２１ｎと、高導電性部２２と、絶縁体部分２３とによって構成されたゲート構造２の、基板面１０に対して垂直の側壁には、スペーサー構造２４ｐが隣接している。該スペーサー構造は、チャネル領域６３の外側の構造面１０に隣接している。また、該スペーサー構造２４ｐには、正に帯電された束縛された電荷キャリアが濃縮されている。
【００７２】
これらのスペーサー構造２４ｐに蓄積された正電荷は、半導体基板１の中に、電子を有する濃縮帯１３ｎを発生させる。該濃縮帯は、それぞれ、構造面１０に沿ってスペーサー構造２４ｐの下に形成されている。
【００７３】
本実施形態では、濃縮帯１３ｎはソース／ドレイン領域６１、６２に広範囲で重なっている。
【００７４】
これら２つの濃縮帯１３ｎによって、チャネル連結部の非反応性抵抗、または、ｎ-ＦＥＴが導通状態である場合には、ゲート誘電体２０の下、構造面１０に沿って、ソース／ドレイン領域６１、６２間に形成されているチャネルの接触抵抗が、低減される。さらに、チャネル領域６３にそれぞれ面した拡張部分１１ｎの内部境界縁部は、チャネル領域６３から離されている。これにより、ゲート導体部２１ｎと各拡張部分１１ｎとの間のオーバーラップを低減できる。
【００７５】
図２に示したようなｐ-ＦＥＴ３ｐの実施形態は、上記した図１のｎ-ＦＥＴ３ｎの実施形態とは、スペーサー構造２４ｎに負電荷が蓄積されており、ソース／ドレイン領域６１、６２を規定する拡張部分１１ｐおよび基本部分１２ｐがｐ型にドープされており、ゲート導体部２１ｐがｐ型にドープされているという点おいて、異なっている。正に帯電された、移動可能な正孔は、濃縮帯１３ｐにおいて、負に帯電された電荷キャリアが蓄積されたｎ型にドープされたスペーサー構造２４ｎの下に濃縮される。図３に示した電界効果トランジスタ構造は、正電荷キャリアが濃縮されたスペーサー構造を片側にのみ備えている。第２スペーサー構造２４は、ドープされていないか、または、１×１０１１／ｃｍ２よりも低い表面電荷密度を有している。したがって、濃縮帯１３ｎは、濃縮されたスペーサー構造２４ｐの下にのみ形成されている。
【００７６】
図４は、異なる２つのスペーサー構造２４ｎ、２４を備えたｐ-ＦＥＴを示している。正孔からなる濃縮帯１３ｐが、負電荷キャリアが濃縮されたスペーサー構造２４ｎの下に形成されているが、このような濃縮帯は、濃縮されていないスペーサー構造２４の下には存在しない。
【００７７】
図５〜図８に示したＦＥＴは、図１〜図４に示したＦＥＴに対応しているが、それぞれ、各スペーサー構造２４ｎ、２４ｐの（半導体基板１に隣接している）制御部２４２ｎ、２４２ｐにのみ、束縛された電荷キャリアが濃縮されているという点で、図１〜図４のＦＥＴと異なっている。各制御部２４２ｐ、２４２ｎ以外のスペーサー構造の残余部分２４１には、電荷キャリアは濃縮されていない。スペーサー構造の、濃縮された制御部２４２ｐ、２４２ｎと、各ゲート導体部２１ｎ、２１ｐと、高導電性部２２との間の寄生容量は、低減されている。
【００７８】
図９を参照しながら、本発明の第１実施形態にかかるｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列を製造するための本発明の方法を、一連のプロセス工程に基づいて簡単に示す。
【００７９】
図９Ａ〜図９Ｅの左半分は、ｎ-ＦＥＴ３ｎの処理工程を示し、右半分はｐ-ＦＥＴ３ｐの製造工程を示している。
【００８０】
半導体基板１の構造面１０に、ゲート誘電体２０と、ゲート導体材料からなる層と、高導電性材料からなる層と、絶縁体材料からなる層とが設けられている。これらは、フォトリソグラフィープロセスによって共にパターン形成されたものである。このゲート導体層に基づいて形成された積層構造７１、７２の露出した側壁は、酸化している。
【００８１】
イオン注入により、ｎ型にドープされた拡張部分１１ｎおよびｐ型にドープされた拡張部分１１ｐを、層が積み重なった積層構造７１、７２の縁部に位置あわせして形成し、各トランジスタ型にしたがってゲート導体層にドープする。
【００８２】
この堆積された層に負に帯電された電荷キャリアを蓄積するプロセス環境において、誘電体層を堆積する。この堆積された層の層厚は同じである。
【００８３】
方向性の異方性スペーサーエッチングを行っている間に、積層構造７１、７２の垂直の側壁に沿って堆積された誘電体層から、スペーサー構造２４ｎが生じる。
【００８４】
ｐ-ＦＥＴ３ｐ領域を第１マスク４１によって被覆し、一方、ｎ-ＦＥＴ３ｎ領域を被覆しない。第１マスク４１によってマスクし、ｎ-ＦＥＴ３ｎのｎ型にドープされた基本部分１２ｎを注入する。この注入を、積層構造７１、７２の反対側に位置する、濃縮されたスペーサー構造２４ｎの外部縁部に対して自己整合的に行う。
【００８５】
図９Ａの左半分は、ｎ-ＦＥＴ３ｎの領域を示しており、右半分はｐ-ＦＥＴ３ｐの領域を示している。各積層構造７１、７２は、部分的に半導体基板１上に配置されたゲート誘電体２０と、該ゲート誘電体２０上に配置されたゲート導体部２１ｎ、２１ｐ（該ゲート導体部はｎ-ＦＥＴ３ｎの領域ではｎ型にドープされており、ｐ-ＦＥＴ３ｐの領域ではｐ型にドープされている）と、該ゲート導体部２１ｎ、２１ｐ上に配置された高導電性部２２と、該高導電性部２２上に配置された絶縁体部分２３とを含んでいる。各ゲート導体部２１ｐ、２１ｎと、高導電性部２２と、絶縁体部分２３とによって形成された積層構造７１、７２の垂直の側壁を、束縛された負電荷キャリアが濃縮されているスペーサー構造２４ｎによって被覆する。積層構造７１、７２またはゲート導体部２１ｎ、２１ｐの外部縁部に位置あわせされた拡張部分１１ｎ、１１ｐを、半導体基板１の中に形成する。この拡張部分は、ｐ-ＦＥＴ３ｐの領域ではｐ型にドープされ、ｎ-ＦＥＴ３ｎの領域ではｎ型にドープされている。ｎ-ＦＥＴ３ｎのソース／ドレイン領域６１、６２の基本部分１２ｎを、スペーサー構造２４ｎの外部縁部に位置あわせする。
【００８６】
ｐ-ＦＥＴ３ｐ領域を、第１マスク４１によって被覆する。
【００８７】
ｎ型にドープされた基本部分１２ｎを形成するための注入部をマスクするために必要な第１マスク４１を、ｎ-ＦＥＴ３ｎの領域ではスペーサー構造を選択的に除去するために用いる。
【００８８】
そのため、図９Ｂのｎ-ＦＥＴの領域には、負電荷キャリアが濃縮されたスペーサー構造２４ｎは存在しない。
【００８９】
ｎ-ＦＥＴ３ｎ領域を、第２マスク４２によって被覆する。ｐ-ＦＥＴ３ｐ領域は露出したままである。第２マスク４２によってマスクされた注入部を用いて、ｐ-ＦＥＴ３ｐのｐ型にドープされた基本部分１２ｐを、スペーサー構造２４ｎの外部縁部と位置あわせして形成する。
【００９０】
これにより、図９Ｃに示したように完全に形成されたｐ-ＦＥＴ３ｐを備えた構造になる。ｐ型にドープされた拡張部分１１ｐ、さらにｐ型にドープされた基本部分１２ｐは、ｐ-ＦＥＴ３ｐの２つのソース／ドレイン領域６１、６２である。負電荷キャリアがドープされたスペーサー構造２４ｎにより、ゲート導体部２１ｐの電位によって制御されるチャネル領域と各ソース／ドレイン領域６１、６２との間に位置するスペーサー構造２４ｎ下の正孔が濃縮された濃縮帯１３ｐが生じる。
【００９１】
第２マスク４２を除去する。堆積される層に正電荷キャリアを蓄積するプロセス環境では、他の誘電体層の層厚を同じにして堆積し、異方性に除去する。
【００９２】
図９Ｄでは、正電荷キャリアが濃縮されたスペーサー構造２４ｐを、ｎ-ＦＥＴ３ｎの積層構造７１の垂直の側壁に沿って形成し、ｐ-ＦＥＴ３ｐの領域でも、負電荷キャリアが濃縮されたスペーサー構造２４ｎに沿って形成する。
【００９３】
第２マスク４２に対して同様にまたは同じくパターン形成された他のマスクを備えることにより、ｎ-ＦＥＴ３ｎを被覆し、ｐ-ＦＥＴ３ｐを被覆しない。正電荷キャリアが濃縮されたこのスペーサー構造２４ｐを、ｐ-ＦＥＴ３ｐの領域において除去する。これにより、図９Ｅでは、図１および図２の、ｎ-ＦＥＴ３ｎと、ｐ-ＦＥＴ３ｐと、ゲート構造２とを備えたトランジスタ配列となる。
【００９４】
また、図１０を参照しながら示す方法は、なによりも、負電荷キャリアが濃縮された誘電体層の代わりに、異なるエッチング特性を有する材料からなる濃縮されてない２つの部分層をそれぞれ連続的にほぼ一様に堆積するという点において、上記方法とは異なっている。第１スペーサーエッチングを、これら２つの部分層にも本質的には同様に行う。これにより、該２つの部分層の残余部分からなる部分領域５１、５２を備えた前駆体スペーサー構造７３が、ｎ-ＦＥＴ３ｎおよびｐ-ＦＥＴ３ｐの積層構造２の垂直の側壁に沿って形成される。
【００９５】
ｐ-ＦＥＴ３ｐを、図９Ａのマスク４１に相当する第１マスクによって被覆する。ｎ型にドープされた基本部分１２ｎを形成するための注入を、ｎ-ＦＥＴ３ｎの領域において行う。同じマスクを用いて、ｎ-ＦＥＴ３ｎの領域では、第１部分層の材料を第２部分層の材料に対して選択的に、異方性に除去する。
【００９６】
図１０Ａの右側は、第１部分層と第２部分層との残余部分から形成された前駆体スペーサー構造７３を示している。第１部分層の残余部分５１は、積層構造７１、７２の側壁に沿って延びており、第２上部部分層の残余部分５２によって覆われている。
【００９７】
図１０Ａの左側は、第１部分層５１の一部を異方性エッチングすることにより形成されたディボット２５を示している。ｎ型にドープされた基本部分１２ｎを形成するための、および、ｎ-ＦＥＴ３ｎの領域においてディボット２５を選択的に加工するためのマスクは、すでに除去されている。
【００９８】
堆積された層を正に帯電された電荷キャリアが濃縮するプロセス状態に基づいて、誘電体材料を堆積する。この堆積された層を異方性にエッチバックする。
【００９９】
図１０Ｂでは、堆積された誘電体層の残余部分は、ｎ-ＦＥＴ３ｎの領域において第１部分層５１を除去した結果形成された以前のディボット２５を充填する。正電荷キャリアが濃縮された誘電体材料は、半導体基板１に隣接しているｐ型にドープされた制御部２４２ｐと、さらに、絶縁体部分２３に隣接しているｐ型にドープされた部分２４３ｐとを形成する。他の部分２４３ｐ、第１部分層５１の残余部分、および、第２部分層５２の残余部分は、ｎ-ＦＥＴ３ｎに割り当てられたスペーサー構造の誘電性残余部分２４１である。
【０１００】
図９Ｃの第２マスク４２を設け、図９Ｃのように、ｐ-ＦＥＴ３ｐのｐ型にドープされた基本部分１２ｐを形成するための注入を同様に行う。次に、第１部分層を異方性に除去する。これにより、上記の記載と同様に、下部部分層が部分的に除去され、図１０Ｃから分かるように、ディボット２５が、上部部分層５２の残余部分と半導体基板１または積層構造７２との間に生じる。
【０１０１】
ｎ-ＦＥＴの加工については、第２マスクを除去し、堆積された層を負電荷キャリアが濃縮するプロセス状態に基づいて、誘電体材料を堆積する。堆積された誘電体層を異方性に除去する。完成したｐ-ＦＥＴ３ｐを、図１０Ｄの右側に示す。
【０１０２】
図１２は、ソース／ドレイン領域６１、６２がスペーサー構造２４ｐの外部縁部と同じくらい遠くに離されており、濃縮帯１３ｎに隣接していることによりオーバーラップ容量が低減される、本発明にかかるｎ-ＦＥＴ３ｎの実施形態に関するものである。
【０１０３】
例：  ゲート電圧が１Ｖである場合にスペーサー構造の表面電荷密度が６．０Ｅ＋１２／ｃｍ２（６．０×１０１２／ｃｍ２）であることにより、電荷キャリア密度が２．０Ｅ＋１９／ｃｍ３（２．０×１０１９／ｃｍ２）である濃縮帯が形成される。この密度は、ソース／ドレイン領域の通常の電荷キャリア密度に相当する。 
【図面の簡単な説明】
【０１０４】
【図１】図１は、両側に同じスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第１実施形態を概略的に示す断面図である。
【図２】図２は、両側に同じスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第１実施形態を概略的に示す断面図である。
【図３】図３は、非対称なスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第２実施形態を概略的に示す断面図である。
【図４】図４は、非対称なスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第２実施形態を概略的に示す断面図である。
【図５】図５は、部分的に濃縮された対称的なスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第３実施形態を概略的に示す断面図である。
【図６】図６は、部分的に濃縮された対称的なスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第３実施形態を概略的に示す断面図である。
【図７】図７は、片側に部分的に濃縮されたスペーサー構造を備えた本発明のｎチャネル電界効果トランジスタの第４実施形態を概略的に示す断面図である。
【図８】図８は、片側に部分的に濃縮されたスペーサー構造を備えた本発明のｐチャネル電界効果トランジスタの第４実施形態を概略的に示す断面図である。
【図９Ａ】図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【図９Ｂ】図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【図９Ｃ】図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【図９Ｄ】図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【図９Ｅ】図９は、ｎ-ＦＥＴとｐ-ＦＥＴとを備えたトランジスタ配列に対して、ドープされたスペーサー構造を形成するための本発明の方法の一実施形態を概略的に示す断面図である。
【図１０Ａ】図１０は、ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列に対して、部分的に濃縮されたスペーサー構造を形成するための本発明の方法の第４実施形態を概略的に示す断面図である。
【図１０Ｂ】図１０は、ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列に対して、部分的に濃縮されたスペーサー構造を形成するための本発明の方法の第４実施形態を概略的に示す断面図である。
【図１０Ｃ】図１０は、ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列に対して、部分的に濃縮されたスペーサー構造を形成するための本発明の方法の第４実施形態を概略的に示す断面図である。
【図１０Ｄ】図１０は、ｎ-ＦＥＴおよびｐ-ＦＥＴを備えたトランジスタ配列に対して、部分的に濃縮されたスペーサー構造を形成するための本発明の方法の第４実施形態を概略的に示す断面図である。
【図１１】図１１は、従来の電界効果トランジスタ構造を概略的に示す断面図である。
【図１２】図１２は、チャネルから離れているソース／ドレイン領域を備えた本発明のｎチャネル電界効果トランジスタの他の実施形態を概略的に示す断面図である。
【符号の説明】
【０１０５】
１                      半導体基板
１０                    構造面
１１ｎ                  ｎ型にドープされた拡張部分
１１ｐ                  ｐ型にドープされた拡張部分
１２ｎ                  ｎ型にドープされた基本部分
１２ｐ                  ｐ型にドープされた基本部分
１３ｎ                  ｎ型濃縮帯
１３ｐ                  ｐ型濃縮帯
２                      ゲート構造
２０                    ゲート誘電体
２１ｎ                  ｎ型にドープされたゲート導体部
２１ｐ                  ｐ型にドープされたゲート導体部
２２                    高導電性部
２３                    絶縁体部分
２４                    スペーサー構造
２４ｎ                  ｎ型にドープされたスペーサー構造
２４ｐ                  ｐ型にドープされたスペーサー構造
２４１                  残余部分
２４２ｎ、２４２ｐ      制御部
２４３ｎ、２４３ｐ      他の部分
２５                    ディボット
２６                  ゲート電極
３ｎ                    ｎ-ＦＥＴ
３ｐ                    ｐ-ＦＥＴ
４１                    第１マスク
４２                    第２マスク
５１                    第１部分層の残余部分
５２                    第２部分層の残余部分
６１                    第１ソース／ドレイン領域
６２                    第２ソース／ドレイン領域
６３                    チャネル領域
７１、７２              積層構造
７３                    前駆体スペーサー構造
【図１】
2006270089.tif 000003
【図２】
2006270089.tif 000004
【図３】
2006270089.tif 000005
【図４】
2006270089.tif 000006
【図５】
2006270089.tif 000007
【図６】
2006270089.tif 000008
【図７】
2006270089.tif 000009
【図８】
2006270089.tif 000010
【図９Ａ】
2006270089.tif 000011
【図９Ｂ】
2006270089.tif 000012
【図９Ｃ】
2006270089.tif 000013
【図９Ｄ】
2006270089.tif 000014
【図９Ｅ】
2006270089.tif 000015
【図１０Ａ】
2006270089.tif 000016
【図１０Ｂ】
2006270089.tif 000017
【図１０Ｃ】
2006270089.tif 000018
【図１０Ｄ】
2006270089.tif 000019
【図１１】
2006270089.tif 000020
【図１２】
2006270089.tif 000021
【外国語明細書】
2006270089000001.pdf