(57)【要約】【課題】  受光素子とアンプ回路部とを含む受光アンプ素子において、上記アンプ回路部の動作テストをレーザーの照射を行うことなくテスト回路を用いて簡易に実施可能とすると共に、該テスト回路によるチップ面積の増加を抑制する。【解決手段】  受光アンプ素子チップが形成されるウェハ１上において、フォトダイオードＰＤにテスト用の仮想電流を流し込むためのテストパッド１１を配置する。上記各テストパッド１１は、ウェハ１上で隣接するチップ間のダイシングライン２２上に配置される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、
上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、
上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、
上記テストパッドは、上記ウェハ上においてダイシングライン上に配置されることを特徴とする受光アンプ素子の形成ウェハ。
【請求項２】
上記テストパッドは、隣接する２つの受光アンプ素子チップ間のダイシングライン上に配置されていることを特徴とする請求項１に記載の受光アンプ素子の形成ウェハ。
【請求項３】
上記テストパッドは、隣接する４つの受光アンプ素子チップ間に存在する２本のダイシングラインの交点上に配置されていることを特徴とする請求項１に記載の受光アンプ素子の形成ウェハ。
【請求項４】
複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、
上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、
上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、
上記テストパッドは、複数の受光アンプ素子チップに囲まれた中央のチップをモニタチップとして該モニタチップ上に集約して配置されていることを特徴とする受光アンプ素子の形成ウェハ。
【請求項５】
複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、
上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、
上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、
上記テストパッドは、各受光アンプ素子チップの裏面側に配置され、該受光アンプ素子チップのおもて面側に形成される受光素子とコンタクトホールによって接続されていることを特徴とする受光アンプ素子の形成ウェハ。
【請求項６】
上記請求項１ないし５の何れかに記載の受光アンプ素子の形成ウェハを、ダイシングラインに沿って切断することによって得られることを特徴とする受光アンプ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の増幅器により順次ゲインを増幅する多段増幅器（アンプ回路）を有する受光アンプ素子に関するものであり、特に、光ピックアップ装置において好適に用いられる受光アンプ素子に関するものである。
【背景技術】
【０００２】
光ディスクは、音声、映像、文書データなどを記録するメディアとして広く使用されており、光ディスクの再生または記録を行う光ディスク装置が各種開発されている。光ピックアップ装置は、前記光ディスク装置において先端部分で光ディスクから信号の入出力を行う主要構成要素である。前記光ピックアップ装置は受光アンプ素子からなる光ピックアップ素子を備えており、該光ピックアップ素子は、光ディスクから反射された光信号を受光部（フォトダイオード）にて受け取り、それを電流に変換した後、回路内のゲイン抵抗で電圧変換を行い、後段のＬＳＩ等へ出力する。
【０００３】
次に、前記光ピックアップ素子として用いられる受光アンプ素子の等価回路ブロックを図５に示す。また、上記受光部の形状および位置を図６（ａ），（ｂ）に示す。
【０００４】
図６（ａ），（ｂ）において、上記受光部は、メイン受光部２０１とサブ受光部２０２とに分割されており、さらにメイン受光部は領域Ａ〜Ｄに、サブ受光部２０２は領域Ｅ〜Ｈに分割されている。また、上記各領域Ａ〜Ｈは、各々の領域が１つのフォトダイオードによって構成されており、これらのフォトダイオードのそれぞれに図５に示す等価回路が接続されている。すなわち、図５に示す等価回路では、フォトダイオードＰＤは、上記領域Ａ〜Ｈの何れかを構成するフォトダイオードとなっている。
【０００５】
上記受信部の中心に配置され、領域Ａ〜Ｄに４分割されたメイン受光部２０１は、フォーカス調整及びデータ信号の再生に用いられる。また、メイン受光部２０１の両側に配置されたサブ受光部２０２は、トラッキング調整に用いられる。
【０００６】
動作時の光ピックアップ素子では、メイン受光部２０１およびサブ受光部２０２を構成するフォトダイオードＰＤにディスクからのレーザー反射光が当たると、そのレーザー光信号は電流信号Ｉｓｃに変換される。この電流信号Ｉｓｃは、初段アンプＡ１１で電流電圧変換増幅され、後段アンプＡ１２で更に電圧増幅されて、出力端子１０１から信号出力される。
【０００７】
上記に示した受光アンプ素子においては、アンプ回路が正しく動作していることをチップテストすることにより確認するが、この時、実際にレーザー（ＬＥＤ）をチップ上のフォトダイオードＰＤに照射し、出力電圧の変動を見ることによりアンプ回路の動作を確認している。
【０００８】
また、従来の他の技術として、上記受光アンプ素子が形成されるＩＣチップ上にテスト回路を設け、光照射を行うことなくチップのテストを行う技術がある（例えば、特許文献１参照）。
【特許文献１】特開平８−１２９０４６号公報（公開日平成８年５月２１日）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、フォトダイオードＰＤに実際にレーザーを照射し、出力電圧の変動により回路内のアンプ動作を確認する方法では、照射するレーザーにおいて、フォトダイオードＰＤに入射する光量、入射する角度、位置等を調節しなければならない。
【００１０】
ここで、通常のチップテストでは、図６（ａ）に示すように、レーザー照射位置はＬ１となるのが理想である。この時、レーザー光が均一であり、Ａ〜Ｄｃｈの設計感度およびＥ〜Ｈｃｈの設計感度が同一ならば、出力電圧は全て同等となるはずである。
【００１１】
ところがレーザーの照射位置が、例えば図６（ｂ）に示すＬ２に移動した場合、Ａ，Ｄ，Ｅ，Ｇｃｈはレーザーが照射されているため通常の出力電圧となるが、Ｂ，Ｃ，Ｆ，Ｈｃｈではレーザー光がフォトダイオードＰＤの全面に当たっていないため、Ｂ，Ｃ，Ｆ，Ｈｃｈの出力電圧はＡ，Ｄ，Ｅ，Ｇｃｈの出力電圧より低くなる。
【００１２】
このように、実際にレーザーをチップに照射する際には、レーザーの照射位置、照射強度、照射角度が大きな問題となる。すなわち、ウェハテスト（チップのテスト）では、このレーザー条件の合わせ込み次第でチップの合否が左右される。
【００１３】
一方、特許文献１に開示される方法では、合わせ込み条件の厳しいレーザー（ＬＥＤ）を使うことなくチップ内のアンプ回路動作を確認することができる。また、近年では、チップ特性のバラツキを低減することが要求されており、早急に解決すべき問題となっているが、この方法を用いると、出力電圧の数値を確認することでチップ特性のバラツキを計測することもできる。
【００１４】
しかしながら、上記特許文献１では、ＩＣチップ上にテスト回路を設ける必要があるため、ＩＣチップにおける面積の増大といった問題、ひいてはチップコストの増大といった問題が新たに発生する。すなわち、特許文献１の構成では、ＩＣチップ上に設けられるテスト回路に対してテスト用信号を供給するテストパッドも形成する必要がある。
【００１５】
例えば、テスト回路およびテストパッドを有さない従来の構成では、図７（ａ）に示すように、チップ上に設けられるパッド部は出力端子用パッド（図中、黒塗り四角にて示す）１０２のみである。これに対し、特許文献１の構成では、図７（ｂ）に示すように、チップ上に出力端子用パッド１０２とテストパッド（図中、白抜き四角にて示す）１０３とが設けられる。これらのパッド部（すなわち、出力端子用パッド１０２およびテストパッド１０３）は、チップ内の回路部と比較して面積が大きすぎるため、図７（ｂ）に示すチップは図７（ａ）に示すチップに比べて約２倍のチップ面積が必要となる。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、受光素子とアンプ回路部とを含む受光アンプ素子において、上記アンプ回路部の動作テストをレーザーの照射を行うことなくテスト回路を用いて簡易に実施可能とすると共に、該テスト回路によるチップ面積の増加を抑制することのできる受光アンプ素子を実現することにある。
【課題を解決するための手段】
【００１７】
本発明に係る受光アンプ素子の形成ウェハは、上記課題を解決するために、複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、上記テストパッドは、上記ウェハ上においてダイシングライン上に配置されることを特徴としている。
【００１８】
上記受光アンプ素子の形成ウェハは、該ウェハ上に複数個分の受光アンプ素子チップを作りこみ、これをダイシングラインに沿って切断することによって、個別の受光アンプ素子チップが得られるものである。
【００１９】
上記の構成において、上記ウェハ上に作りこまれる各受光アンプ素子チップでは、一つの受光素子を備えたアンプ回路部をテストするために、受光素子に光を照射するのではなく、上記受光素子と接続されるテストパッドを介してテスト用の仮想電流を与えることとができる。このため、上記アンプ回路部の動作テストをレーザーの照射を行うことなくテスト回路を用いて簡易に実施することができる。
【００２０】
また、上記テストパッドは、チップ毎に必要なテストパッドをチップ内に形成すると、チップ面積の増大、ひいてはチップコストの増大につながるが、上記ウェハ上においてダイシングライン上に配置する構成とすることで、ウェハ上におけるテストパッドの数を低減することができ、チップコストの低減につながる。すなわち、ダイシングラインの周囲には、ダイシング処理を考慮してある程度のマージンが設けられているため、ダイシングライン上にテストパッドを配置しても、該テストパッドはこのマージン領域に配置されることになる。このため、上記テストパッドを設けることによる各チップ面積の増大を回避または抑制できる。
【００２１】
通常、チップテストはウェハ状態で行っており、チップテストを終えた後のテストパッドはダイシング後の各チップでは不要となる。このため、上記テストパッドをダイシングライン上に配置しても回路上は何ら問題は無い。
【００２２】
また、上記受光アンプ素子の形成ウェハでは、上記テストパッドは、隣接する２つの受光アンプ素子チップ間のダイシングライン上に配置されている構成、あるいは、隣接する４つの受光アンプ素子チップ間に存在する２本のダイシングラインの交点上に配置されている構成とすることができる。
【００２３】
また、本発明に係る他の受光アンプ素子の形成ウェハは、上記課題を解決するために、複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、上記テストパッドは、複数の受光アンプ素子チップに囲まれた中央のチップをモニタチップとして該モニタチップ上に集約して配置されていることを特徴としている。
【００２４】
上記の構成によれば、複数のチップに面した中央のチップをモニタチップとし、該モニタチップ上にテストパッドを集約して配置することで、各チップの面積を抑制できる。さらに、ダイシングを行った後の各チップ上にはテストパッドが残らないため、テストパッドがチップ内に残るような場合に、静電気や大電流がテストパッドから流れ込みチップを破壊するといった危険を回避できる。
【００２５】
また、本発明に係る他の受光アンプ素子の形成ウェハは、上記課題を解決するために、複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、上記テストパッドは、各受光アンプ素子チップの裏面側に配置され、該受光アンプ素子チップのおもて面側に形成される受光素子とコンタクトホールによって接続されていることを特徴としている。
【００２６】
上記の構成によれば、上記テストパッドをチップの裏面に形成することで、チップ面積を低減することができる。
【発明の効果】
【００２７】
本発明に係る受光アンプ素子の形成ウェハは、複数個分の受光アンプ素子チップが作り込まれてなる受光アンプ素子の形成ウェハにおいて、上記各受光アンプ素子チップは、少なくとも一つの受光素子を備えたアンプ回路部を有しており、上記受光素子は、上記ウェハ上に形成されたテストパッドと接続されていると共に、上記テストパッドは、上記ウェハ上においてダイシングライン上に配置される構成である。
【００２８】
それゆえ、上記ウェハ上に作りこまれる各受光アンプ素子チップでは、一つの受光素子を備えたアンプ回路部をテストするために、受光素子に光を照射するのではなく、上記受光素子と接続されるテストパッドを介してテスト用の仮想電流を与えることとができる。このため、上記アンプ回路部の動作テストをレーザーの照射を行うことなくテスト回路を用いて簡易に実施することができる。
【００２９】
さらに、上記テストパッドは、ダイシングライン上に配置する構成とすることで、ウェハ上におけるテストパッドの数を低減することができ、チップコストの低減につながるといった効果を奏する。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態について図１ないし図４に基づいて説明すると以下の通りである。
【００３１】
〔受光アンプ素子の回路構成〕
本発明に係る受光アンプ素子は、該受光アンプ素子が形成されるＩＣチップ上もしくはウェハ上にテストパッドを設け、このテストパッドから仮想電流を流すことによってアンプ回路部の動作確認を行うことを前提としている。先ずは、上記受光アンプ素子の回路構成を以下に説明する。
【００３２】
図２に示す受光アンプ素子は、１つのフォトダイオードＰＤに対し初段アンプＡ１１および後段アンプＡ１２が接続されて１チャンネル分のアンプ回路部１０を構成し、複数のチャンネルが同一チップ上に形成されてなる構成である。また、上記受光アンプ素子は、テストパッド１１と、カレントミラー部１２とを有している。カレントミラー部１２は、各チャンネルの入力側に接続された第１のトランジスタ（Ｔｒ１〜Ｔｒｎの何れか）と、該第１のトランジスタと共にカレントミラーを構成する第２のトランジスタＴｒ０と、第３のトランジスタＴｒａとを備えている。
【００３３】
尚、上記カレントミラー部１２では、第２のトランジスタＴｒ０および第３のトランジスタＴｒａは全てのチャンネルで共通であるが、第１のトランジスタＴｒ１〜Ｔｒｎが複数チャンネル分（ｎチャンネル）あるため、複数チャンネル分のカレントミラー部に相当する。以下の説明では、カレントミラー部１２において、第１のトランジスタをトランジスタＴｒ１として説明を行う。
【００３４】
第２のトランジスタＴｒ０は、間に抵抗を介してテストパッド１１がコレクタと接続されており、エミッタは間に抵抗を介して接地されている。第１のトランジスタ（例えばＴｒ１）は、そのコレクタがフォトダイオードＰＤと接続されており、エミッタは間に抵抗を介して接地されている。また、第２のトランジスタＴｒ０のベースと第１のトランジスタのベースとが接続されている。第３のトランジスタＴｒａは、そのベースが第２のトランジスタＴｒ０のコレクタと接続されており、エミッタは第２のトランジスタＴｒ０のベースと接続されており、かつ間に抵抗を介して接地されている。また、第３のトランジスタＴｒａのコレクタには、基準電圧Ｖｃｃが入力されている。
【００３５】
上記構成のカレントミラー部１２において、テストパッド１１を介して仮想電流Ｉ０を流し込むと、第２のトランジスタＴｒ０にこの仮想電流Ｉ０が流れる。この時、第２のトランジスタＴｒ０と共にカレントミラーを形成する第１のトランジスタＴｒ１にも同じ大きさの電流Ｉ１が流れ込むため、第１のトランジスタＴｒ１はアンプ回路部１０より電流Ｉ１を引き込むことになる。
【００３６】
この電流Ｉ１は、図５のＩｓｃに相当し、フォトダイオードＰＤにレーザーが照射する場合に該フォトダイオードＰＤに流れる電流と同等のものである。
【００３７】
尚、図２に示す構成では、受光アンプ素子を構成する全てのフォトダイオードＰＤに対して一つのテストパッド１１が設けられている。すなわち、一つのフォトダイオードＰＤを含むアンプ回路部１０とテストパッド１１とは多対１に形成されている。しかしながら、本発明の受光アンプ素子はこのような構成に限定されるものではなく、一つのフォトダイオードＰＤを含むアンプ回路部１０とテストパッド１１とは１対１に形成されていてもよい。また、アンプ回路部１０とテストパッド１１とが１対１に形成される場合、テストパッド１１とカレントミラー部１２との関係も１対１となる。
【００３８】
上述のようなテストパッドを有する受光アンプ素子では、該テストパッドはチップ上において大きな面積を占めることになるため、本発明では、テストパッドのチップ上もしくはウェハ上での配置を工夫することによってチップ面積の増大を抑制しようとする点に特徴を有する。このような観点からテストパッドの配置を工夫した構成例を、以下の実施の形態１以降に示す。
【００３９】
〔実施の形態１〕
本実施の形態１に係る構成について、仮想電流を流し込むためのテストパッド１１の配置例を図１に示す。図１は、同一のウェハ１上に形成される４枚分のチップについて図示している。すなわち、本実施の形態に係る受光アンプ素子のチップは、ウェハ上に複数枚のチップを作り込み、これをダイシングラインに沿って切断することにより、個別のチップとして得られるものである。
【００４０】
本実施の形態１に係る構成では、図１に示すように、ウェハ上に形成される各チップ上、アンプ回路部１０からの出力を取り出すための出力端子用パッド２１が形成されている。また、アンプ回路部の動作確認を行うための仮想電流を入力するテストパッド１１は、ダイシングライン２２上に配置される。尚、図１においては、テストパッド１１および出力端子用パッド２１のパッド部のみを記載しており、フォトダイオードや各種回路部の図示を省略している。
【００４１】
上記構成において、それぞれのテストパッド１１より仮想電流を流し込むことでカレントミラー部１２が動作する。カレントミラー回路が動作すれば、アンプ回路部１０より電流を引き込むため、アンプ回路部１０が動作する。その結果、出力端子の電圧は変動し、フォトダイオードＰＤへのレーザー照射無しで、チップテストが実行できる。
【００４２】
図１に示す構成において、出力端子用パッド２１とダイシングライン２２との間には、ダイシング処理を考慮してある程度のマージンが設けられている。このため、ダイシングライン２２上にテストパッド１１を配置する場合、該テストパッド１１はこのマージン領域に配置されることになるため、各チップの面積は図７（ａ）に示す構成とほぼ同じ程度の面積となり、図７（ｂ）に示す構成に比べてチップ面積の大幅な抑制が可能となる。また仮に、テストパッド１１を配置するためにダイシングライン２２周囲のマージンを図７（ａ）に示す構成よりも若干広げたとしても、図７（ｂ）に示す構成に比べてチップ面積の増大は少ないと考えられる。
【００４３】
通常、チップテストはウェハ状態で行っており、チップテストを終えた後のテストパッド１１はダイシング後の各チップでは不要となる。このため、上記テストパッド１１をダイシングライン２２上に配置しても回路上は何ら問題は無い。
【００４４】
ダイシングライン２２上に形成されるテストパッド１１の位置はチップ特性を妨げない範囲ならばダイシングライン上の任意の場所に配置可能である。例えば、図１の構成においては、テストパッド１１Ａは２つの隣接するチップ間のダイシングライン２２上に配置されており、テストパッド１１Ａは２本の直交するダイシングライン２２の交点上に配置されている。
【００４５】
このようにダイシングライン２２上に配置されるテストパッド１１は、該ダイシングライン２２を境界として隣接する複数のチップに対して、何れか一つのチップに仮想電流を入力するものであっても良く、あるいは複数のチップに仮想電流を入力するものであっても良い。例えば、図１に示すテストパッド１１Ａは、２つの隣接するチップの一方に仮想電流を入力するものであって良いし、あるいは両方に仮想電流を入力するものであって良い。また、図１に示すテストパッド１１Ｂは、４つの隣接するチップのうちの少なくとも一つのチップに仮想電流を入力するものであれば良い。
【００４６】
このように、ダイシングライン２２上に配置されるテストパッド１１を、該ダイシングライン２２を境界として隣接する複数のチップで共有化する構成は、ダイシングライン２２上に全てのテストパッド１１を配置する上で有効となる。
【００４７】
〔実施の形態２〕
本実施の形態２に係る構成について、仮想電流を流し込むためのテストパッド１１の配置例を図３に示す。
【００４８】
本実施の形態２においては、図３に示すように、８つのチップＣ１〜Ｃ８に囲まれた中央のチップをモニタチップとし、各チップＣ１〜Ｃ８内には出力端子用パッド２１を形成し、テストパッド１１は該モニタチップ上に集約して形成される構成となっている。
【００４９】
このように、複数のチップに囲まれた中央のチップをモニタチップとした場合でも、各チップＣ１〜Ｃ８においてはテストパッド１１が存在しないため、各チップＣ１〜Ｃ８の面積は図７（ａ）に示す構成とほぼ同じ程度の面積となり、図７（ｂ）に示す構成に比べてチップ面積の大幅な抑制が可能となる。
【００５０】
さらに、図３の構成では、ダイシングを行った後の各チップ上にテストパッド１１およびテスト回路部（カレントミラー部１２）が残らないといった利点がある。テストパッド１１がチップ内に残ると静電気や大電流がテストパッド１１から流れ込みチップを破壊する危険性があるが、ダイシングを行った後のチップ上にテストパッド１１が残らない本構成では、そのような危険性を回避できる。
【００５１】
さらには、図３の構成における８つのチップＣ１〜Ｃ８と１つのモニタチップの合計面積を、図７（ｂ）の構成における８つのチップの合計面積と比較した場合であっても、モニタチップ内ではテストパッド１１が規則正しく配置できるため、トータル的にも図３の構成の方がチップ面積は小さくなる。言い換えれば、同一面積のウェハに対するチップの取れ数は、図７（ｂ）の構成よりも図３の構成の方が多くなると考えられる。
【００５２】
尚、図３に図示される構成においても、各テストパッド１１は、複数の異なるチップに対して仮想電流が供給できるように共有化されていてもよい。また、上記モニタチップは、その周囲の存在する複数のチップに対して仮想電流を供給しているが、１つのモニタチップから仮想電流が供給されるチップの数は上記例の８個に限定されるものではなく、任意の数とすることができる。
【００５３】
また、ウェハ上には複数のモニタチップが設けられるが、各モニタチップから仮想電流が供給されるチップの数も、それぞれのモニタチップにおいて異なる数とすることができる。
【００５４】
〔実施の形態３〕
本実施の形態３に係る構成について、仮想電流を流し込むためのテストパッド１１の配置例を図４（ａ），（ｂ）に示す。
【００５５】
本実施の形態３においては、チップの裏面（図４（ｂ）参照）においてテストパッド１１を形成し、該テストパッド１１とチップのおもて面に形成されるアンプ回路部とをチップ基板内部の配線（コンタクトホール）１３を介して接続する構成（図４（ａ）参照）となっている。テスト回路部（カレントミラー部１２）については、チップの裏面およびおもて面の何れの面に形成されていても良い。
【００５６】
このように、テストパッド１１をチップの裏面に形成することで、チップ面積を低減することができる。また、先の実施の形態１のようにテストパッド１１をダイシングライン上に配置することも可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態を示すものであり、実施の形態１におけるウェハ上でのテストパッドの配置例を示す平面図である。
【図２】本発明の実施形態に係る受光アンプ素子の構成を示す回路図である。
【図３】実施の形態２におけるウェハ上でのテストパッドの他の配置例を示す平面図である。
【図４】実施の形態３におけるウェハ上でのテストパッドの配置例を示す図であり、図６（ａ）はウェハの断面図、図６（ｂ）はウェハの裏面図である。
【図５】多段増幅器（アンプ回路部）を備えた光ピックアップの構成を示す図である。
【図６】上記光ピックアップにおける受光アンプ素子の受光部形状を示す平面図である。
【図７】従来におけるチップ上でのパッド部の配置例を示す図であり、図７（ａ）はテストパッドを有さないチップの平面図、図７（ｂ）はテストパッドを有するチップの平面図である。
【符号の説明】
【００５８】
１    ウェハ（受光アンプ素子の形成ウェハ）
１０    アンプ回路部
１１    テストパッド
１２    カレントミラー部
１３    コンタクトホール
２１    出力端子用パッド
２２    ダイシングライン
ＰＤ    フォトダイオード（受光素子）
【図１】
2006098144.tif 000003
【図２】
2006098144.tif 000004
【図３】
2006098144.tif 000005
【図４】
2006098144.tif 000006
【図５】
2006098144.tif 000007
【図６】
2006098144.tif 000008
【図７】
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