(57)【要約】【課題】  トランジスタがトレンチ型キャパシタと充分に低いコンタクト抵抗で接続され、尚かつ、トランジスタの短チャネル効果を抑制した半導体装置を提供する。【解決手段】  半導体装置は、トレンチ型キャパシタＣＡＰおよび該トレンチ型キャパシタに接続されたトランジスタＴＲＮからなるメモリセルを含み、半導体基板１０と、半導体基板の表面に形成されたトレンチＴＲＥと、トレンチの側壁の一部に形成された第１の絶縁膜ＩＮＳ１０と、前記第1の絶縁膜と前記トレンチの上端との間の側壁に形成され、第１の絶縁膜よりも厚みの薄い第２の絶縁膜ＩＮＳ２０と、トレンチ内部に充填されトレンチ型キャパシタの一方の電極として作用する第１の導電体ＥＬＣと、半導体基板の表面に形成され、トランジスタの電極と第１の導電体とを電気的に接続する第２の導電体ＣＯＮとを備えている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタからなるメモリセルを含む半導体装置であって、
半導体基板と、
前記半導体基板の表面に形成されたトレンチと、
前記トレンチの側壁の一部に形成された第１の絶縁膜と、
前記第1の絶縁膜と前記トレンチの上端との間の側壁に形成され、前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜と、
前記トレンチ内部に充填され、前記トレンチ型キャパシタの一方の電極として作用する第１の導電体と、
前記半導体基板の表面に形成され、前記トランジスタの電極と前記第１の導電体とを電気的に接続する第２の導電体とを備えた半導体装置。
【請求項２】
トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、
半導体基板にトレンチを設けるステップと、
前記トレンチの側壁の一部に第１の絶縁膜を形成するステップと、
前記トレンチの上端から前記第１の絶縁膜の上端にかけての前記トレンチの側壁に、前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、
前記トレンチ内部に前記トレンチ型キャパシタの一方の電極として作用する第１の導電体を充填するステップと、
前記トランジスタの電極層を形成するステップと、
前記半導体基板上に前記電極層と前記第１の導電体とを電気的に接続する第２の導電体を形成するステップとを備えた半導体装置の製造方法。
【請求項３】
トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、
半導体基板にトレンチを設けるステップと、
前記トレンチの下部に第１の電極の材料を充填するステップと、
前記トレンチの上部側壁に第１の絶縁膜を形成するステップと、
前記トレンチ内部の前記第１の絶縁膜の内側に前記トレンチ型キャパシタの一方の電極として作用する第１の電極材料を充填するステップと、
前記トレンチの上端近傍にある前記第１の電極材料および前記第１の絶縁膜を除去するステップと、
前記第１の絶縁膜が除去された前記トレンチの上端近傍の側壁に前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、
前記トレンチ内部の前記第２の絶縁膜の内側に前記第１の電極材料を充填するステップと、
前記トランジスタの電極層を形成するステップと、
前記電極層と前記第１の電極材料とを電気的に接続する第２の導電体を前記半導体基板上に形成するステップとを備えた半導体装置の製造方法。
【請求項４】
トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、
半導体基板にトレンチを設けるステップと、
前記トレンチの下部にレジストを充填するステップと、
前記トレンチの上部側壁を熱酸化または熱窒化することによって第１の絶縁膜を形成するステップと、
前記レジストを除去するステップと、
前記トレンチ内部に前記トレンチ型キャパシタの一方の電極として作用する第１の導電体材料を充填するステップと、
前記トレンチの上端部近傍にある前記第１の導電体材料を除去するステップと、
前記第１の導電体材料が除去された前記トレンチの上端近傍の側壁に前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、
前記トレンチ内部の前記上端近傍に前記第１の導電体材料を充填するステップと、
前記トランジスタの電極層を形成するステップと、
前記電極層と前記第１の導電体とを電気的に接続する第２の導電体を前記半導体基板上に形成するステップとを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トレンチ型キャパシタおよびトランジスタからなるＤＲＡＭは、近年益々、高集積化および微細化されている。これに伴い、キャパシタに用いられるトレンチの開口面積も小さくなっている。一般に、トランジスタは、トレンチの開口部の上方を通してキャパシタの電極に電気的に接続されている。
【０００３】
例えば、図１７に示すように、トランジスタの一方の電極は、トレンチの開口部の上方に形成された導電体を介してトレンチ内のキャパシタ電極に接続されている。トレンチの開口面積が小さくなると、キャパシタとトランジスタとの電気的な接触面積が小さくなる。これにより、キャパシタとトランジスタとのコンタクト抵抗が上昇する。トレンチの開口面積がさらに小さくなると、キャパシタとトランジスタとのコンタクト抵抗がさらに上昇し、その結果、キャパシタへのデータの書き込みが困難になる。
【０００４】
他の従来例では、図１８に示すように、トランジスタの一方の電極は、トレンチの側壁に設けられた導電層を介してキャパシタ電極と接続されている。従って、トレンチの開口面積が小さくなったとしても、キャパシタとトランジスタとはトレンチの側壁において充分な接触面積を得ることができる。
【０００５】
しかしながら、このような構成では、キャパシタ電極として使用されているドープトポリシリコンやポリサイドからの不純物が、キャパシタ電極の形成後の熱工程により導電層を通してトランジスタの電極へ拡散する。これにより、トランジスタが短チャネル効果を引き起こすという問題が生じる。
【特許文献１】特開平６−１２０４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トランジスタがトレンチ型キャパシタと充分に低いコンタクト抵抗で接続され、尚かつ、トランジスタの短チャネル効果を抑制した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体装置は、トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタからなるメモリセルを含む半導体装置であって、半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチの側壁の一部に形成された第１の絶縁膜と、前記第1の絶縁膜と前記トレンチの上端との間の側壁に形成され、前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜と、前記トレンチ内部に充填され、前記トレンチ型キャパシタの一方の電極として作用する第１の導電体と、前記半導体基板の表面に形成され、前記トランジスタの電極と前記第１の導電体とを電気的に接続する第２の導電体とを備えている。
【０００８】
本発明の実施形態に係る半導体装置の製造方法は、トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、半導体基板にトレンチを設けるステップと、前記トレンチの側壁の一部に第１の絶縁膜を形成するステップと、前記トレンチの上端から前記第１の絶縁膜の上端にかけての前記トレンチの側壁に、前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、前記トレンチ内部に前記トレンチ型キャパシタの一方の電極として作用する第１の導電体を充填するステップと、前記トランジスタの電極層を形成するステップと、前記半導体基板上に前記電極層と前記第１の導電体とを電気的に接続する第２の導電体を形成するステップとを備えている。
【０００９】
本発明の他の実施形態に係る半導体装置の製造方法は、トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、半導体基板にトレンチを設けるステップと、前記トレンチの下部に第１の電極の材料を充填するステップと、前記トレンチの上部側壁に第１の絶縁膜を形成するステップと、前記トレンチ内部の前記第１の絶縁膜の内側に前記トレンチ型キャパシタの一方の電極として作用する第１の電極材料を充填するステップと、前記トレンチの上端近傍にある前記第１の電極材料および前記第１の絶縁膜を除去するステップと、前記第１の絶縁膜が除去された前記トレンチの上端近傍の側壁に前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、前記トレンチ内部の前記第２の絶縁膜の内側に前記第１の電極材料を充填するステップと、前記トランジスタの電極層を形成するステップと、前記電極層と前記第１の電極材料とを電気的に接続する第２の導電体を前記半導体基板上に形成するステップとを備えている。
【００１０】
本発明のさらに他の実施形態に係る半導体装置の製造方法は、トレンチ型キャパシタおよび該トレンチ型キャパシタに接続されたトランジスタを有するメモリセルを複数備えた半導体装置の製造方法であって、半導体基板にトレンチを設けるステップと、前記トレンチの下部にレジストを充填するステップと、前記トレンチの上部側壁を熱酸化または熱窒化することによって第１の絶縁膜を形成するステップと、前記レジストを除去するステップと、前記トレンチ内部に前記トレンチ型キャパシタの一方の電極として作用する第１の導電体材料を充填するステップと、前記トレンチの上端部近傍にある前記第１の導電体材料を除去するステップと、前記第１の導電体材料が除去された前記トレンチの上端近傍の側壁に前記第１の絶縁膜よりも厚みの薄い第２の絶縁膜を形成するステップと、前記トレンチ内部の前記上端近傍に前記第１の導電体材料を充填するステップと、前記トランジスタの電極層を形成するステップと、前記電極層と前記第１の導電体とを電気的に接続する第２の導電体を前記半導体基板上に形成するステップとを備えている。
【発明の効果】
【００１１】
本発明による半導体装置は、トランジスタとトレンチ型キャパシタとを充分に低いコンタクト抵抗で接続し、尚かつ、トランジスタの短チャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
図１は、本発明に係る第１の実施形態に従ったＤＲＡＭのメモリセル部分の平面図である。図１では、トレンチＴおよびアクティブ領域Ａが示されている。トレンチＴは、トレンチ型キャパシタ（以下、単に、キャパシタという）を形成するために用いられる。アクティブ領域Ａは、キャパシタを充放電する際にスイッチングするメモリセルトランジスタ（以下、単に、トランジスタという）を形成するために用いられる。
【００１４】
図２は、図１のＸ−Ｘ線に沿ったＤＲＡＭの断面図である。図２では、１つのトランジスタＴＲＮおよび１つのキャパシタＣＡＰからなる単位メモリセルが示されている。トランジスタＴＲＮは、ソースおよびドレイン電極ＥＬＴ１０およびＥＬＴ２０と、ゲート電極Ｇとを備えている。電極ＥＬＴ１０およびＥＬＴ２０は、例えば、半導体基板１０の表面１２に形成された不純物拡散層からなる。ゲート電極Ｇは、例えば、ドープトポリシリコンからなる。
【００１５】
キャパシタＣＡＰは、トレンチＴＲＥと、第１の導電体ＥＬＣと、第１の絶縁膜ＩＮＳ１０と、第２の絶縁膜ＩＮＳ２０とを備えている。
【００１６】
トレンチＴＲＥは、半導体基板１０の表面１２から下方向へ形成されている。第２の絶縁膜ＩＮＳ２０は、トレンチＴＲＥの上端近傍の側壁に形成されている。第１の絶縁膜ＩＮＳ１０は、第２の絶縁膜ＩＮＳ２０よりも下方の側壁に形成されている。
【００１７】
第１の絶縁膜ＩＮＳ１０および第２の絶縁膜ＩＮＳ２０は、トレンチＴＲＥの側壁において第１の導電体ＥＬＣとソース／ドレイン電極ＥＬＴ１０との間を絶縁している。また、第１の絶縁膜ＩＮＳ１０および第２の絶縁膜ＩＮＳ２０は、第１の導電体ＥＬＣからソース／ドレイン電極ＥＬＴ１０および半導体基板１０へ不純物が拡散することを防止する。
【００１８】
第１の導電体ＥＬＣは、トレンチＴＲＥの内部に充填され、キャパシタＣＡＰの一方の電極として作用する。第２の導電体ＣＯＮは、半導体基板１０の表面１２の上、トレンチＴＲＥの上端の上、ならびに、第１の導電体ＥＬＣの上を亘って形成されている。第２の導電体ＣＯＮは、半導体基板の表面１２に形成されたソース／ドレイン電極ＥＬＴ１０と第１の導電体ＥＬＣとを電気的に接続している。素子分離層ＩＳＬは、隣り合うトレンチ間を素子分離するために設けられている。
【００１９】
第２の絶縁膜ＩＮＳ２０の膜厚Ｄ２０は、第１の絶縁膜ＩＮＳ１０の膜厚Ｄ１０よりも薄い。例えば、第１の絶縁膜ＩＮＳ１０の膜厚Ｄ１０が５００オングストロームである場合、第２の絶縁膜ＩＮＳ２０の膜厚Ｄ２０は５０オングストローム程度とする。第１の絶縁膜ＩＮＳ１０の上に膜厚Ｄ２０が第１の絶縁膜ＩＮＳ１０の膜厚Ｄ１０より薄い第２の絶縁膜ＩＮＳ２０を形成することで、第１の導電体ＥＬＣの不純物が第２の絶縁膜ＩＮＳ２０を通ってソース／ドレイン電極ＥＬＴ１０および半導体基板１０へ拡散することを防止しつつ、第１の導電体ＥＬＣと第２の導電体ＣＯＮとの間の接触面積を増大させ、これらのコンタクト抵抗を低減する。
【００２０】
図３は、図２に示すメモリセルを上方から見た平面図である。第１の導電体ＥＬＣと第２の導電体ＣＯＮとの接触面積がＳ１０で示されている。接触面積Ｓ１０は、第１の導電体ＥＬＣの枠（破線部）と第２の導電体ＣＯＮの枠とで囲まれた部分の面積である。
【００２１】
第２の絶縁膜ＩＮＳ２０の膜厚Ｄ２０が第１の絶縁膜ＩＮＳ１０の膜厚Ｄ１０よりも小さいことにより、接触面積Ｓ１０が広くなる。その結果、本実施形態は、トランジスタの電極ＥＬＴ１０とキャパシタの電極（第１の導電体）ＥＬＣとを従来よりも低いコンタクト抵抗で接続することができる。
【００２２】
図４は、図１７に示す従来例のメモリセルの平面図を示す。図４を用いて、本実施形態を従来例と比較する。従来例では、絶縁膜の膜厚が比較的厚いので、導電体とキャパシタ電極との接触面積Ｓ１が本実施形態の接触面積Ｓ１０と比べ小さい。
【００２３】
尚、通常、素子分離層ＩＳＬは、最小線幅に対応して設計されている。よって、素子分離層ＩＳＬをずらすことや素子分離層ＩＳＬをさらに縮小することは、一般に困難である。本実施形態は、素子分離層ＩＳＬの設計を変更することなく上記課題を解決することができる。
【００２４】
このように、第１の実施形態は、第２の絶縁膜ＩＮＳ２０がキャパシタ電極（第１の導電体）ＥＬＣからトランジスタの電極ＥＬＴ１０への不純物拡散を防止することができる。それとともに、第２の絶縁膜ＩＮＳ２０の膜厚Ｄ２０が第１の絶縁膜ＩＮＳ１０の膜厚Ｄ１０よりも薄いので、キャパシタ電極（第１の導電体）ＥＬＣと第２の導電体ＣＯＮとの接触面積Ｓ１０が広くなり、それらのコンタクト抵抗が低下する。
【００２５】
図５から図１１は、第１の実施形態によるＤＲＡＭの製造方法を断面で示したフロー図である。図５に示すように、まず、半導体基板１０の表面１２から下方へトレンチＴＲＥが設けられる。次に、トレンチＴＲＥの下部に第１の導電体ＥＬＣの材料が充填される。第１の導電体ＥＬＣの材料は、例えば、ポリシリコンまたはポリサイド等である。
【００２６】
図６に示すように、次に、第１の絶縁膜の材料が、例えば、ＣＶＤ（Chemical Viper Deposition）法により膜厚Ｄ１０が５００オングストロームになるようトレンチＴＲＥの内壁に堆積される。第１の絶縁膜の材料は、例えば、シリコン酸化膜またはシリコン窒化膜等である。
【００２７】
図７に示すように、次に、ＲＩＥ（Reactive Ion Etching）法等の異方性ドライエッチングを用いて第１の絶縁膜ＩＮＳ１０の材料をエッチングする。これにより、半導体基板１０の表面上方およびトレンチＴＲＥの底部にある第１の絶縁膜ＩＮＳ１０の材料が除去される。トレンチＴＲＥの側壁に堆積された第１の絶縁膜ＩＮＳ１０の材料は残存する。
【００２８】
図８に示すように、次に、第１の導電体ＥＬＣの材料が堆積される。ＲＩＥ法等の異方性ドライエッチングを用いて、第１の導電体ＥＬＣの材料を半導体基板１０の表面１２よりも低いレベルまでエッチングバックする。さらに、フッ酸系の溶液を用いて、第１の導電体ＥＬＣの材料の表面よりも上にある第１の絶縁膜ＩＮＳ１０の材料を除去する。
【００２９】
図９に示すように、次に、トレンチＴＲＥの上端部近傍の側壁に第２の絶縁膜ＩＮＳ２０の材料を膜厚Ｄ２０が５０オングストロームになるよう形成する。第２の絶縁膜ＩＮＳ２０の材料は、例えば、シリコン酸化膜またはシリコン窒化膜等である。また、第２の絶縁膜ＩＮＳ２０の材料は、第１の絶縁膜ＩＮＳ１０の材料と同じ材料でもよく、それと異なる材料であってもよい。
【００３０】
第２の絶縁膜ＩＮＳ２０がシリコン酸化膜である場合には、第２の絶縁膜ＩＮＳ２０は、低温ラジカル酸化法、ＣＶＤ法または熱酸化法により形成される。第２の絶縁膜ＩＮＳ２０がシリコン窒化膜である場合には、第２の絶縁膜ＩＮＳ２０は、ラジカル窒化法、ＣＶＤ法または熱窒化法により形成される。
【００３１】
図１０に示すように、次に、ＲＩＥ（Reactive Ion Etching）法等の異方性ドライエッチングを用いて第２の絶縁膜ＩＮＳ２０の材料をエッチングする。これにより、半導体基板１０の表面上方および第１の導電体ＥＬＣ上にある第２の絶縁膜ＩＮＳ２０の材料が除去される。トレンチＴＲＥの側壁に堆積された第２の絶縁膜ＩＮＳ２０の材料は残存する。このとき、第２の絶縁膜ＩＮＳ２０の膜厚は、第１の絶縁膜ＩＮＳ１０の膜厚よりも薄く形成される。
【００３２】
図１１に示すように、次に、第１の導電体ＥＬＣが堆積される。ＲＩＥ法等の異方性ドライエッチングを用いて、第１の導電体ＥＬＣの材料を半導体基板１０の表面１２とほぼ同レベルまでエッチングバックする。
【００３３】
さらに、図２に示すように、半導体基板の表面１２上にあるシリコン窒化膜１３を除去し、さらに、素子分離層ＩＳＬおよびトランジスタＴＲＮを形成する。その後、第２の導電体ＣＯＮをゲート電極Ｇの間に形成する。第２の導電体ＣＯＮの材料は、例えば、ポリシリコンまたはポリサイド等である。また、第２の導電体ＣＯＮの材料は、第１の導電体ＥＬＣと同じ材料でもよく、異なる材料でもよい。以上の製造方法により、第１の実施形態によるＤＲＡＭが形成され得る。
【００３４】
（第２の実施形態）
図１２は、本発明による第２の実施形態に従ったＤＲＡＭの断面図である。第２の実施形態は、第１の絶縁膜ＩＮＳ１０の形態において第１の実施形態と異なる。第２の実施形態では、第１の絶縁膜ＩＮＳ１０の下端がバーズビーク状に成形されている。第２の実施形態の他の構成要素は、第１の実施形態のそれと同様であるので、その説明を省略する。
【００３５】
図１３から図１６は、第２の実施形態によるＤＲＡＭの製造方法を断面で示したフロー図である。まず、半導体基板１０の表面１２から下方へトレンチＴＲＥが設けられる。次に、ポリシリコン２１およびシリコン窒化膜２２を順次堆積する。次に、フォトレジストをトレンチＴＲＥ内に充填し、このフォトレジストをトレンチＴＲＥの中間位までエッチングバックする。このフォトレジストをマスクとしてポリシリコン２１およびシリコン窒化膜２２を除去する。これにより、図１３に示すように、ポリシリコン２１およびシリコン窒化膜２２がトレンチＴＲＥの下部に設けられる。
【００３６】
次に、トレンチＴＲＥの内壁を熱酸化する。これにより、図１４に示すように、膜厚Ｄ１０が５００オングストロームの第１の絶縁膜ＩＮＳ１０が形成される。このとき、第１の絶縁膜ＩＮＳ１０の下端はバーズビーク状に成形される。ポリシリコン２１およびシリコン窒化膜２２が除去される。
【００３７】
図１５に示すように、次に、ＲＩＥ法等の異方性ドライエッチングを用いて、第１の絶縁膜ＩＮＳ１０の材料をエッチングする。これにより、半導体基板の表面１２の上方にある第１の絶縁膜ＩＮＳ１０の材料を除去する。
【００３８】
図１６に示すように、次に、トレンチＴＲＥ内に第１の導電体ＥＬＣの材料を充填する。さらに、第１の導電体ＥＬＣの材料を半導体基板の表面１２よりも低いレベルまでエッチングバックする。その後、図９から図１１で示した工程を経て、図１２に示すＤＲＡＭが完成する。以上の製造方法により、第２の実施形態によるＤＲＡＭが形成され得る。
【００３９】
第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、トレンチＴＲＥ内に第１の導電体ＥＬＣを充填する前に、第１の絶縁膜ＩＮＳ１０が形成される。よって、第１の導電体ＥＬＣから半導体基板１０への不純物拡散がさらに効果的に防止され得る。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る第１の実施形態に従ったＤＲＡＭのメモリセル部分の平面図。
【図２】図１のＸ−Ｘ線に沿ったＤＲＡＭの断面図。
【図３】図２に示すメモリセルを上方から見た平面図。
【図４】図１７に示す従来例のメモリセルの平面図。
【図５】第１の実施形態によるＤＲＡＭの製造方法を示した断面図。
【図６】図５に続く製造方法を示した断面図。
【図７】図６に続く製造方法を示した断面図。
【図８】図７に続く製造方法を示した断面図。
【図９】図８に続く製造方法を示した断面図。
【図１０】図９に続く製造方法を示した断面図。
【図１１】図１０に続く製造方法を示した断面図。
【図１２】本発明による第２の実施形態に従ったＤＲＡＭの断面図。
【図１３】第２の実施形態によるＤＲＡＭの製造方法を示した断面図。
【図１４】図１３に続く製造方法を示した断面図。
【図１５】図１４に続く製造方法を示した断面図。
【図１６】図１５に続く製造方法を示した断面図。
【図１７】従来のＤＲＡＭの断面図。
【図１８】従来のＤＲＡＭの断面図。
【符号の説明】
【００４１】
ＣＡＰ  トレンチ型キャパシタ
ＴＲＮ  メモリセルトランジスタ
１０  半導体基板
ＴＲＥ  トレンチ
ＩＮＳ１０  第１の絶縁膜
ＩＮＳ２０  第２の絶縁膜
ＥＬＣ  第１の導電体
ＣＯＮ  第２の導電体
【図１】
2006086291.tif 000003
【図２】
2006086291.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006086291.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2006086291.tif 000012
【図１１】
2006086291.tif 000013
【図１２】
2006086291.tif 000014
【図１３】
2006086291.tif 000015
【図１４】
2006086291.tif 000016
【図１５】
2006086291.tif 000017
【図１６】
2006086291.tif 000018
【図１７】
2006086291.tif 000019
【図１８】
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