(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大する。【解決手段】  開口部１３ａを介して半導体基板１１の表面に接触する支持体１４ａが設けられた第２半導体層１４を第１半導体層上に形成し、第１半導体層１３の側面を露出させる露出部１７を介してエッチングガスまたはエッチング液を第１半導体層１３に接触させることにより、第１半導体層１３をエッチング除去し、半導体基板１１および第２半導体層１４の熱酸化を行うことにより、半導体基板１１と第２半導体層１４との間の空洞部１９に埋め込み酸化膜２０を形成する。【選択図】      図６
2006339484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、
前記埋め込み絶縁層は、前記半導体層の一部が前記半導体基板に接触した状態で、前記半導体層の一部が熱酸化された酸化膜を含んで構成されることを特徴とする半導体装置。
【請求項２】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を一部が前記半導体基板の表面に接触するようにして前記第１半導体層上に形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２半導体層が前記半導体基板に接触する部分を熱酸化させながら、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
散点状に配置された酸化膜を半導体基板上に形成する工程と、
前記酸化膜をマスクとして選択エピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層が形成された半導体基板から前記酸化膜を除去する工程と、
前記酸化膜が除去された半導体基板に接触するように配置され、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２半導体層が前記半導体基板に接触する部分を熱酸化させながら、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第２半導体層上に酸化防止膜を形成する工程と、
前記埋め込み絶縁層を形成した後に前記第２半導体層上に酸化膜を堆積する工程と、
前記酸化防止膜をストッパとして前記絶縁膜を薄膜化することにより、前記酸化膜を平坦化する工程と、
前記酸化膜を平坦化した後に前記酸化防止膜を除去する工程とを備えることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項５】
前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項２から４のいずれか１項記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための領域や、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための領域をＳｉ層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、前記埋め込み絶縁層は、前記半導体層の一部が前記半導体基板に接触した状態で、前記半導体層の一部が熱酸化された酸化膜を含んで構成されることを特徴とする。
【０００８】
これにより、半導体層の一部を利用することで、半導体層と半導体基板との間に隙間を持たせた状態で半導体層を半導体基板上に支持することができる。このため、半導体層を半導体基板上に支持するために、支持体を配置する領域を半導体層の周囲に確保する必要がなくなり、絶縁体上に形成される半導体層の面積を拡大することが可能となる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を一部が前記半導体基板の表面に接触するようにして前記第１半導体層上に形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２半導体層が前記半導体基板に接触する部分を熱酸化させながら、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１０】
これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１半導体層上に形成された第２半導体層の一部を半導体基板の表面に接触させることで、第２半導体層の一部を用いて第２半導体層を半導体基板上で支持する支持体を構成することが可能となり、支持体を配置する領域を第２半導体層の周囲に確保する必要がなくなる。さらに、空洞部内に埋め込まれた埋め込み絶縁層を形成する時に、第２半導体層が半導体基板に接触する部分を熱酸化することにより、第２半導体層の一部を用いて支持体を構成した場合においても、第２半導体層を半導体基板から完全に分離することが可能となる。このため、第２半導体層の面積を拡大することを可能としつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、散点状に配置された酸化膜を半導体基板上に形成する工程と、前記酸化膜をマスクとして選択エピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層が形成された半導体基板から前記酸化膜を除去する工程と、前記酸化膜が除去された半導体基板に接触するように配置され、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２半導体層が前記半導体基板に接触する部分を熱酸化させながら、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１２】
これにより、第２半導体層を複数の箇所で支えることが可能となるとともに、第２半導体層が半導体基板に接触する部分の面積を小さくすることができる。このため、第２半導体層の一部を用いて支持体を構成した場合においても、第２半導体層を半導体基板上で安定して支持することが可能となるとともに、第２半導体層の膜厚を確保しつつ、第２半導体層の熱酸化にて第２半導体層を半導体基板から完全に分離することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層上に酸化防止膜を形成する工程と、前記埋め込み絶縁層を形成した後に前記第２半導体層上に酸化膜を堆積する工程と、前記酸化防止膜をストッパとして前記絶縁膜を薄膜化することにより、前記酸化膜を平坦化する工程と、前記酸化膜を平坦化した後に前記酸化防止膜を除去する工程とを備えることを特徴とする。
【００１４】
これにより、半導体基板と半導体層との間に埋め込み絶縁層を埋め込んだ後に、第２半導体層の表面を安定して露出させることが可能となるとともに、第２半導体層の周囲に膜厚の厚い酸化膜を形成することができる。このため、ゲート電極を第２半導体層上に配置した際に、ゲート電極の両端が酸化膜にかかった場合においても、絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止することができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１半導体層および第２半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、第２半導体層の一部を用いて支持体を構成した場合においても、第２半導体層半導体基板上で安定して維持することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図１０（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図１０（ｂ）は、図１（ａ）〜図１０（ａ）のＡ１０−Ａ１０´〜Ａ１９−Ａ１９´線でそれぞれ切断した断面図、図１（ｃ）〜図１０（ｃ）は、図１（ａ）〜図１０（ａ）のＢ１０−Ｂ１０´〜Ｂ１９−Ｂ１９´線でそれぞれ切断した断面図である。
【００１７】
図１において、熱酸化などの方法により半導体基板１１上の全面に酸化膜１２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜１２をパターニングすることにより、酸化膜１２を半導体基板１１上に散点状に配置する。なお、散点状に配置された酸化膜１２のサイズは、数十ｎｍ程度とすることが好ましい。
次に、図２に示すように、酸化膜１２をマスクとした選択エピタキシャル成長を行うことにより、酸化膜１２に対応した開口部１３ａを有する第１半導体層１３を半導体基板１１上に形成する。ここで、選択エピタキシャル成長では、第１半導体層１３を形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層１３が成膜される。そして、酸化膜１２が配置された半導体基板１１上には、第１半導体層１３として単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体基板１１上に成膜させる時に、アモルファス半導体層が酸化膜１２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜１２上に半導体層が成膜されないようにして、半導体基板１１上に第１半導体層１３を選択的に形成することができる。
【００１８】
次に、図３に示すように、第１半導体層１３を形成した後、半導体基板１１に存在する酸化膜１２を除去する。そして、エピタキシャル成長を行うことにより、開口部１３ａを介して半導体基板１１の表面に接触する支持体１４ａが設けられた第２半導体層１４を第１半導体層上に形成する。なお、第１半導体層１３は、半導体基板１１および第２半導体層１４よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１３および第２半導体層１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１３としてＳｉＧｅ、第２半導体層１４としてＳｉを用いることが好ましい。これにより、第１半導体層１３と第２半導体層１４との間の格子整合をとることを可能としつつ、第１半導体層１３と第２半導体層１４との間の選択比を確保することができる。なお、第１半導体層１３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１３および第２半導体層１４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００１９】
次に、図４に示すように、第２半導体層１４の熱酸化により第２半導体層１４の表面にパッド酸化膜１５を形成する。そして、ＣＶＤなどの方法により、パッド酸化膜１５上の全面に酸化防止膜１６を形成する。なお、酸化防止膜１６としては、例えば、シリコン窒化膜を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１６、パッド酸化膜１５、第２半導体層１４および第１半導体層１３をパターニングすることにより、第１半導体層１３の側面を露出させる露出部１７を形成する。なお、第１半導体層１３の側面を露出させる露出部１７を形成する場合、必ずしも半導体基板１１の表面の一部を露出させる必要はなく、第１半導体層１３の表面でエッチングを止めるようにしてもよいし、第１半導体層１３をオーバーエッチングして第１半導体層１３に凹部を形成するようにしてもよい。
【００２０】
次に、図６に示すように、第１半導体層１３の側面を露出させる露出部１７を介してエッチングガスまたはエッチング液を第１半導体層１３に接触させることにより、第１半導体層１３をエッチング除去し、半導体基板１１と第２半導体層１４との間に空洞部１９を形成する。
ここで、第１半導体層１３の側面を露出させる露出部１７を形成することにより、第１半導体層１３上に第２半導体層１４が積層された場合においても、露出部１７を介してエッチングガスまたはエッチング液を第１半導体層１３に接触させることが可能となり、第２半導体層１４を残したまま、第１半導体層１３と第２半導体層１４との間の選択比の違いを利用して第１半導体層１３を除去することが可能となる。また、第１半導体層１３上に形成された第２半導体層１４の一部を半導体基板１１の表面に接触させることで、第２半導体層１４の一部を用いて第２半導体層１４を半導体基板１１上で支持する支持体１４ａを構成することが可能となる。このため、支持体１４ａを配置する領域を第２半導体層１４の周囲に確保する必要がなくなり、第２半導体層１４の面積を拡大することが可能となる。
【００２１】
なお、半導体基板１１および第２半導体層１４がＳｉ、第１半導体層１３がＳｉＧｅの場合、第１半導体層１３のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１１および第２半導体層１４のオーバーエッチングを抑制しつつ、第１半導体層１３を除去することが可能となる。また、第１半導体層１３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００２２】
また、第１半導体層１３をエッチング除去する前に、陽極酸化などの方法により第１半導体層１３を多孔質化するようにしてもよいし、第１半導体層１３にイオン注入を行うことにより、第１半導体層１３をアモルファス化するようにしてもよい。これにより、第１半導体層１３のエッチングレートを増大させることが可能となり、第１半導体層１３のエッチング面積を拡大することができる。
【００２３】
次に、図７に示すように、半導体基板１１および第２半導体層１４の熱酸化を行うことにより、半導体基板１１と第２半導体層１４との間の空洞部１９に埋め込み酸化膜２０を形成する。ここで、半導体基板１１と第２半導体層１４との間の空洞部１９に埋め込み酸化膜２０を形成する場合、第２半導体層１４の一部からなる支持体１４ａを熱酸化にて消失させ、埋め込み酸化膜２０にて半導体基板１１と第２半導体層１４とを完全に分離することが好ましい。これにより、第２半導体層１４の一部を用いて支持体１４ａを構成した場合においても、第２半導体層１４の品質を損なうことなく、第２半導体層１４を埋め込み酸化膜２０上に配置することが可能となり、第２半導体層１４の面積を拡大することを可能としつつ、第２半導体層１４と半導体基板１１との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層１４上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００２４】
なお、半導体基板１１および第２半導体層１４の熱酸化にて埋め込み酸化膜２０を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第２半導体層１４の側壁も熱酸化される。また、空洞部１９に埋め込み酸化膜２０を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み酸化膜２０をリフローさせることが可能となり、埋め込み酸化膜２０のストレスを緩和させることが可能となるとともに、第２半導体層１４との境界における界面準位を減らすことができる。また、埋め込み酸化膜２０は空洞部１９を全て埋めるように形成しても良いし、空洞部１９が一部残るように形成しても良い。
【００２５】
次に、図８に示すように、ＣＶＤなどの方法によって半導体基板１１上の全面に酸化膜２１を堆積する。そして、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法にて酸化膜２１を薄膜化することにより、酸化膜２１を平坦化する。ここで、酸化膜２１を平坦化する場合、エッチバックまたはＣＭＰのストッパとして酸化防止膜１６を利用することができる。このため、第２半導体層１４にダメージを与えることなく、第２半導体層１４の周囲に膜厚の厚い酸化膜２１を形成することができ、図１０のゲート電極３２を第２半導体層１４上に配置した際に、ゲート電極３２の両端が酸化膜２１にかかった場合においても、絶縁不良による半導体基板１１やソース／ドレイン層３５ａ、３５ｂへのリーク電流の発生を防止することができる。
【００２６】
次に、図９に示すように、第２半導体層１４上の酸化防止膜１６およびパッド酸化膜１５を除去することにより、第２半導体層１４の表面を露出させる。
次に、図１０に示すように、第２半導体層１４の表面の熱酸化を行うことにより、第２半導体層１４の表面にゲート絶縁膜３１を形成する。そして、ゲート絶縁膜３１が形成された第２半導体層１４上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１４上にゲート電極３２を形成する。
【００２７】
次に、ゲート電極３２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１４内にイオン注入することにより、ゲート電極３２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３３ａ、３３ｂを第２半導体層１４に形成する。そして、ＬＤＤ層３３ａ、３３ｂが形成された第２半導体層１４上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３２の側壁にサイドウォール３４ａ、３４ｂを形成する。そして、ゲート電極３２およびサイドウォール３４ａ、３４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１４内にイオン注入することにより、ゲート電極３２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層３５ａ、３５ｂを第２半導体層１４に形成する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００２９】
１１  半導体基板、１２  酸化膜、１３  第１半導体層、１３ａ  開口部、１４  第２半導体層、１４ａ  支持体、１５  パッド酸化膜、１６  酸化防止膜、１７  露出部、１９  空洞部、２０  埋め込み酸化膜、２１  酸化膜、３１  ゲート絶縁膜、３２  ゲート電極、３３ａ、３３ｂ、  ＬＤＤ層、３４ａ、３４ｂ  サイドウォールスペーサ、３５ａ、３５ｂ  ソース／ドレイン層
【図１】
2006339484.tif 000003
【図２】
2006339484.tif 000004
【図３】
2006339484.tif 000005
【図４】
2006339484.tif 000006
【図５】
2006339484.tif 000007
【図６】
2006339484.tif 000008
【図７】
2006339484.tif 000009
【図８】
2006339484.tif 000010
【図９】
2006339484.tif 000011
【図１０】
2006339484.tif 000012