(57)【要約】      （修正有）【課題】  読出しの高速化を図ることができる不揮発性半導体記憶装置の提供。【解決手段】    基板１上の第１の領域に配設されたセレクトゲート３（３ａ〜３ｉ）と、第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、第２の領域と隣接するとともに基板１表面上の第３の領域に設けられた拡散領域７ｂと、フローティングゲート６の上に配設されたコントロールゲート１１と、で一つの単位セルを構成し、セレクトゲート３は、消去動作を行ったときに同時に前記フローティングゲートから電子が引き抜かれる全ての単位セルよりなる消去ブロック２３内にて３個以上に分割され、分割された各セレクトゲート３ａ〜３ｉは、平面に対する法線方向から見て共通線から複数の櫛歯部分が延在する櫛状に形成され、セレクトゲート（例えば３ｂ）の櫛歯部分が、隣り合うセレクトゲート（例えば３ａ、３ｃ）の櫛歯間隙に所定の間隔をおいて配される。【選択図】    図３
2006324343.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に第２の絶縁膜を介して配設されたフローティングゲートと、
前記第２の領域と隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、
前記フローティングゲートの上に第３の絶縁膜を介して配設されたコントロールゲートと、
で一つの単位セルを構成し、
前記セレクトゲートは、消去動作を行ったときに同時に前記フローティングゲートから電子が引き抜かれる全ての単位セルよりなる消去ブロック内にて３個以上に分割され、
分割された各前記セレクトゲートは、平面に対する法線方向から見て共通線から複数の櫛歯部分が延在する櫛状に形成され、
分割された第１の前記セレクトゲートの櫛歯部分が、隣り合う第２の前記セレクトゲートの櫛歯間隙に所定の間隔をおいて配されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
分割された各前記セレクトゲートのうち両端に配された第１のセレクトゲート及び第２のセレクトゲートの櫛歯部分は、共通線に対する直角方向の片側のみ延在し、
前記第１のセレクトゲート及び前記第２のセレクトゲートの間に配された第３のセレクトゲートの櫛歯部分は、共通線に対する直角方向の両側に延在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セレクトゲートは、前記消去ブロック内にて４個以上に分割され、
分割された各前記セレクトゲートは、平面に対する法線方向から見て共通線から複数の櫛歯部分が延在する櫛状に形成され、
分割された各前記セレクトゲートの櫛歯部分は、共通線に対する直角方向の片側のみ延在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に第２の絶縁膜を介して配設された記憶ノードと、
前記第２の領域と隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、
前記記憶ノードの上に第３の絶縁膜を介して配設されたコントロールゲートと、
で単位セルを構成し、
複数の前記単位セルにより構成される消去ブロックを有し、
前記消去ブロックが更に複数に分割されるように前記セレクトゲートが複数に分割され、
それぞれの分割されたセレクトゲートはそれぞれが有するセレクトゲート駆動回路により駆動されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記消去ブロックの分割数は３以上であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記セレクトゲート駆動回路が駆動するセレクトゲート配線の時定数は概ね等しいこと
を特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する不揮発性半導体記憶装置に関し、特に、読出しの高速化を図ることができる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、１セルあたり複数ビット情報を記憶する不揮発性半導体記憶装置として、図６に示すようなセルトランジスタを有する不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、一導電型の帯状の半導体層１２４ａを挟んで半導体基体１２１の表層に形成された２つの帯状の反対導電型領域１２３ａ、１２３ｂと、一方の反対導電型領域１２３ａ上から半導体層１２４ａの一方の側面にかけて絶縁膜１２２ａを介して形成された第１のフローティングゲート１２７ａと、他方の反対導電型領域１２３ｂ上から半導体層１２４ａの他方の側面にかけて絶縁膜１２２ｂを介して形成された第２のフローティングゲート１２７ｂと、半導体層１２４ａの上部表面に絶縁膜１２８を介して形成されたコントロールゲート１３０ａとを有する（特許文献１参照）。従来例１に係る不揮発性半導体記憶装置によれば、構造自体の信頼性が高く、かつ過大な書込みを行っても捕獲電荷の局在化を維持し、かつ閾値電圧のばらつきを抑制することができ、フローティングゲート１２７ａ、１２７ｂと反対導電型領域１２３ａ、１２３ｂとが重なっている分だけ微細化が可能というものである。
【０００３】
また、従来の半導体記憶装置において、図７及び図８に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板２０１表面に互いに離間して並設される第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂと、第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂの間の領域の基板２０１上に絶縁膜２０２を介して配設されるセレクトゲート２０３と、セル領域外のセレクトゲート２０３下の基板２０１表面に、セレクトゲート２０３と交差する方向に延在して配設された第３の拡散領域（図７の２２１）と、を備え、第１の拡散領域２０７ａとセレクトゲート２０３との間の第１の領域、及び、第２の拡散領域２０７ｂとセレクトゲート２０３との間の第２の領域に、絶縁膜２０２を介して配設されるフローティングゲート２０６と、フローティングゲート２０６とセレクトゲート２０３の上に絶縁膜２０８を介して配設されるコントロールゲート２１１と、を有し、第１の拡散領域２０７ａと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第１の単位セルを構成し、第２の拡散領域２０７ｂと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第２の単位セルを構成したものがある。セレクトゲート２０３は、１つの消去ブロック２２３内において１対のＳＧ０及びＳＧ１を有する（図９参照）。ＳＧ０及びＳＧ１は、平面に対する法線方向から見て、それぞれ櫛状に形成されており、ＳＧ０の櫛歯部分はＳＧ１の櫛歯間隙に所定の間隔をおいて配されている。ＳＧ０及びＳＧ１は、消去ブロック２２３内の全ての単位セルに電気的に接続されている。ここで、消去ブロックは、複数の単位セルより構成され、消去動作を行ったときに同時にフローティングゲート２０６から電子が引き抜かれる全ての単位セルよりなるブロックである（消去動作については後述）。ＳＧ０はセレクトゲート駆動回路２２２ａと電気的に接続し、ＳＧ１はセレクトゲート駆動回路２２２ｂと電気的に接続している。従来例２に係る不揮発性半導体記憶装置では、セレクトゲート２０３に正電圧を印加することによって、セル領域内のセレクトゲート２０３下の基板２０１表面に反転層２２０が形成される。従来例２に係る不揮発性半導体記憶装置は、（１）セレクトゲート２０３が存在する点、（２）セレクトゲート２０３に正電圧を印加したときにセル領域内のセレクトゲート２０３下に反転層２２０が形成される点、（３）フローティングゲート２０６下をチャネルとして使用している点が、従来例１に係る不揮発性半導体記憶装置と異なる。
【０００４】
従来例２に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１０は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。図１１は、従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【０００５】
図１０を参照すると、読み出し動作では、フローティングゲート２０６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図７の２２１）に正電圧を印加することにより、電子ｅが第２の拡散領域２０７ｂからフローティングゲート２０６直下のチャネルを走行し、かつ、セレクトゲート２０３下に形成された反転層２２０を走行し、第３の拡散領域（図７の２２１）に移動する。一方、フローティングゲート２０６に電子が蓄積された状態（書込状態；しきい値電圧高）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図７の２２１）に正電圧を印加しても、フローティングゲート２０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかのデータ（０／１）を判断することで読み出しが行われる。
【０００６】
図１１を参照すると、消去動作では、消去ブロック（図９の２２３）内を通る全てのコントロールゲート２１１に負の高電圧を印加し、基板２０１に正の高電圧を印加することにより、電子ｅがフローティングゲート２０６から、フローティングゲート２０６下の絶縁膜２０５（トンネル酸化膜）を通して基板２０１に引き抜かれ、消去ブロック内の全ての単位セルについて消去される。なお、図示していないが、コントロールゲート２１１に負の高電圧を印加し、セレクトゲート２０３に正の電圧を印加することにより、電子ｅをフローティングゲート２０６から、フローティングゲート２０６側壁のトンネル酸化膜２０５を通してセレクトゲート２０３に引き抜いて消去する場合もある。
【０００７】
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート２０３のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート２０３を挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、安定な回路動作を得るのに有利である。
【０００８】
【特許文献１】特許第３２４９８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来例２に係る不揮発性半導体記憶装置では、多数のメモリセルを含む消去ブロック内において、セレクトゲートを２分割にしかしていなかったため、読み出し時に、高速に読み出すことができないおそれがある。つまり、従来例２に係る不揮発性半導体記憶装置では、セレクトゲート２０３（例えば、ポリシリコン）の長さが長くなりやすいため、セレクトゲート駆動回路から遠いセルのセレクトゲート２０３の抵抗が大きくなりやすい。また、セレクトゲート２０３（ポリシリコン）の面積が大きくなりやすいため、セレクトゲート２０３の寄生容量が大きくなりやすい。セレクトゲート２０３の寄生容量および抵抗が大きいと、セルを選択するために必要な電位に到達するまでに時間がかかり、高速に読み出すことができなくなる。
【００１０】
本発明の主な課題は、読出しの高速化を図ることである。
【課題を解決するための手段】
【００１１】
本発明の第１の視点においては、セルトランジスタを有する不揮発性半導体記憶装置において、基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に第２の絶縁膜を介して配設されたフローティングゲートと、前記第２の領域と隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、前記フローティングゲートの上に第３の絶縁膜を介して配設されたコントロールゲートと、で一つの単位セルを構成し、前記セレクトゲートは、消去動作を行ったときに同時に前記フローティングゲートから電子が引き抜かれる全ての単位セルよりなる消去ブロック内にて３個以上に分割され、分割された各前記セレクトゲートは、平面に対する法線方向から見て共通線から複数の櫛歯部分が延在する櫛状に形成され、分割された第１の前記セレクトゲートの櫛歯部分が、隣り合う第２の前記セレクトゲートの櫛歯間隙に所定の間隔をおいて配されることを特徴とする。
【００１２】
本発明の前記不揮発性半導体記憶装置において、分割された各前記セレクトゲートのうち両端に配された第１のセレクトゲート及び第２のセレクトゲートの櫛歯部分は、共通線に対する直角方向の片側のみ延在し、前記第１のセレクトゲート及び前記第２のセレクトゲートの間に配された第３のセレクトゲートの櫛歯部分は、共通線に対する直角方向の両側に延在することが好ましい。
【００１３】
本発明の前記不揮発性半導体記憶装置において、前記セレクトゲートは、前記消去ブロック内にて４個以上に分割され、分割された各前記セレクトゲートは、平面に対する法線方向から見て共通線から複数の櫛歯部分が延在する櫛状に形成され、分割された各前記セレクトゲートの櫛歯部分は、共通線に対する直角方向の片側のみ延在することが好ましい。
【００１４】
本発明の第２の視点においては、セルトランジスタを有する不揮発性半導体記憶装置において、基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に第２の絶縁膜を介して配設された記憶ノードと、前記第２の領域と隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、前記記憶ノードの上に第３の絶縁膜を介して配設されたコントロールゲートと、で単位セルを構成し、複数の前記単位セルにより構成される消去ブロックを有し、前記消去ブロックが更に複数に分割されるように前記セレクトゲートが複数に分割され、それぞれの分割されたセレクトゲートはそれぞれが有するセレクトゲート駆動回路により駆動されることを特徴とする。
【００１５】
本発明の前記不揮発性半導体記憶装置において、前記消去ブロックの分割数は３以上であることが好ましい。
【００１６】
本発明の前記不揮発性半導体記憶装置において、前記セレクトゲート駆動回路が駆動するセレクトゲート配線の時定数は概ね等しいことが好ましい。
【発明の効果】
【００１７】
本発明（請求項１−６）によれば、高速に読み出すことができる。つまり、セレクトゲートの長さが従来に比べ短くなるため、セレクトゲート駆動回路から遠いセルのセレクトゲートの抵抗が下がる。また、セレクトゲートの面積が従来に比べ小さくなるため、セレクトゲートの寄生容量が小さくなる。セレクトゲートの寄生容量および抵抗が小さくなると、セルを選択するために必要な電位に到達するまでの時間が短くなり、高速に読み出すことができる。
【００１８】
本発明（請求項３、６）によれば、分割された各セレクトゲートの長さ及び面積を全て同一にすることができるので、各セレクトゲートに必要な電位の到達時間を一定にすることができる。これにより選択するセルによらず高速な読み出しが可能となる。
【発明を実施するための最良の形態】
【００１９】
（実施形態１）
本発明の実施形態１に係る不揮発性半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した（図１のＸ−Ｘ´間の）部分断面図である。図３は、本発明の実施形態１に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【００２０】
半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３と、絶縁膜４と、絶縁膜５と、フローティングゲート６と、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第３の拡散領域（図１の２１）と、を有する。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第２の拡散領域７ｂと、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。半導体記憶装置における２ビットセルは、１つのセレクトゲート３を共通として２つの単位セルを線対称として配置することで構成される。すなわち、図２において、２ビットセルの他方の単位セルは、１つの第１の拡散領域７ａと、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。
【００２１】
基板１は、Ｐ型シリコン基板である。基板１は、セレクトゲート３及びフローティングゲート６の下にウェル１ａを有する。ウェル１ａは、ｐ−型拡散領域である。ウェル１ａは、共通ソース拡散領域ともいう。
【００２２】
図１を参照すると、基板１において、第２の拡散領域７ｂと第３の拡散領域２１とを結ぶ通路をなすチャネルは、基板１を上からみたときの形状として、セレクトゲート３の平面形状に関連して規定される１つの方向に沿って、１つの第３の拡散領域２１側から延在されている第１の経路Ｌを有し、１つの第３の拡散領域２１側から延在された第１の経路Ｌの端部は曲折されており、第１の方向に対して所定の角度（例えば直角）をなす第２の方向に沿って他の第２の拡散領域７ｂ側にまで延在されている第２の経路Ｓを有する。第１の経路Ｌのうちセル領域内のセレクトゲート３下のチャネルは、セレクトゲート３に正電圧を印加したときに、反転層となる。第２の経路Ｓでは、フローティングゲート６下もチャネル領域として使用することになる（図１、２参照）。同様に、第１の拡散領域７ａと第３の拡散領域２１とを結ぶ通路をなすチャネル領域は、基板１を上からみたときの形状として、セレクトゲート３の長手方向に沿って、一つの第３の拡散領域２１側から延在されている第１の経路を有し、第１の経路の端部が曲折され第１の方向に対して所定の角度（直角）をなす第２の方向に沿って延在され第１の拡散領域７ａ側に至る第２の経路を有する。
【００２３】
絶縁膜２は、セレクトゲート３と基板１の間に設けられている（図２参照）。絶縁膜２には、例えば、シリコン酸化膜を用いることができる。絶縁膜２は、セレクトゲート絶縁膜ともいう。
【００２４】
セレクトゲート３は、絶縁膜２の上に設けられた導電膜である（図２参照）。セレクトゲート３には、例えば、ポリシリコンを用いることができる。セレクトゲート３は、１つの消去ブロック２３内において３個以上に分割されている（従来例２では２個に分割）、例えば、図３では、セレクトゲート３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉの９個に分割されている。なお、セレクトゲート３は、消去ブロック２３が更に複数に分割されるように複数に分割してもよい。セレクトゲート３ａは、平面に対する法線方向から見て、共通線（図３の横線部分）から複数の櫛歯部分が図３の下側に延在する櫛状に形成されている。セレクトゲート３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈは、平面に対する法線方向から見て、それぞれ共通線から櫛歯部分が図３の上側および下側の両方に延在する櫛状に形成されている。セレクトゲート３ｉは、平面に対する法線方向から見て、共通線から複数の櫛歯部分が図３の上側に延在する櫛状に形成されている。セレクトゲート３ｂの櫛歯部分は、対応するセレクトゲート３ｄ、３ｆ、３ｈの櫛歯部分と同一直線上に配される。セレクトゲート３ｃ、３ｅ、３ｇの櫛歯部分は、対応するセレクトゲート３ａ、３ｉの櫛歯部分と同一直線上に配される。セレクトゲート３ｂの櫛歯部分は、セレクトゲート３ａ、３ｃの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。セレクトゲート３ｄの櫛歯部分は、セレクトゲート３ｃ、３ｅの櫛歯間隙に所定の間隔をおいて交互にかみ合うように配されている。セレクトゲート３ｆの櫛歯部分は、セレクトゲート３ｅ、３ｇの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。セレクトゲート３ｈの櫛歯部分は、セレクトゲート３ｇ、３ｉの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。セレクトゲート３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉは、消去ブロック２３内の一部の単位セルに電気的に接続されている。ここで、消去ブロック２３は、複数の単位セルより構成され、消去動作を行ったときに同時にフローティングゲート６から電子が引き抜かれる全ての単位セルよりなるブロックである。セレクトゲート３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉは、それぞれセレクトゲート駆動回路２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、２２ｇ、２２ｈ、２２ｉと電気的に接続している。
【００２５】
絶縁膜４は、セレクトゲート３の上に設けられている（図２参照）。
【００２６】
絶縁膜５は、絶縁膜４の側壁、セレクトゲート３の側壁、絶縁膜２の側壁、基板１上と、フローティングゲート６と、の間に設けられている。絶縁膜５には、例えば、シリコン酸化膜を用いることができる（図２参照）。絶縁膜５は、トンネル酸化膜ともいう。
【００２７】
フローティングゲート６は、記憶ノードであり、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図２参照）。フローティングゲート６には、例えば、ポリシリコンを用いることができる。フローティングゲート６は、断面を見るとサイドウォール状に形成されており（図２参照）、平面方向から見ると島状に配設されている（図１参照）。
【００２８】
第１の拡散領域７ａ及び第２の拡散領域７ｂは、基板１の所定領域（隣り合うフローティングゲート６の間）に設けられたｎ＋型拡散領域であり、セレクトゲート３（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７ａ及び第２の拡散領域７ｂは、セレクトゲート３との関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａ及び第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａ及び第２の拡散領域７ｂの不純物濃度は、同一である。
【００２９】
絶縁膜８は、フローティングゲート６とコントロールゲート１１の間に配設される絶縁膜である（図２参照）。絶縁膜８には、例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜８ａ、シリコン窒化膜８ｂ、シリコン酸化膜８ｃよりなるＯＮＯ膜を用いることができる。
【００３０】
絶縁膜９は、シリコン酸化膜８ａと基板１（の第１の拡散領域７ａおよび第２の拡散領域７ｂ）に間に配設される絶縁膜である（図２参照）。絶縁膜９には、例えば、熱酸化によるシリコン酸化膜（熱酸化膜）、あるいはＣＶＤ法で成膜したシリコン酸化膜を用いることができる。
【００３１】
コントロールゲート１１は、セレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３（３ａ、３ｂ、３ｃ、３ｄ、３ｅ）と立体交差する（図１参照）。コントロールゲート１１は、セレクトゲート３との交差部において、セレクトゲート３の上層に設けられたシリコン酸化膜８ｃの上面に当接している（図２参照）。コントロールゲート１１は、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１は、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。コントロールゲート１１は、ワード線となる。
【００３２】
第３の拡散領域２１は、ｎ＋型拡散領域であり、セルトランジスタのソース／ドレイン領域となる（図１参照）。第３の拡散領域２１は、セル領域外でセレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する。第３の拡散領域２１は、セレクトゲート３との交差部において、セレクトゲート３の下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
【００３３】
なお、実施形態１に係る不揮発性半導体記憶装置における２ビットセルの断面（図２の部分断面図）は、従来例２に係る不揮発性半導体記憶装置における２ビットセルの断面（図８の部分断面図）と同様な構成である。また、実施形態１に係る不揮発性半導体記憶装置は、各構成部の平面パターンを除いて、ウェル１ａの形成からコントロールゲート１１の形成まで従来例２に係る不揮発性半導体記憶装置の製造方法と同様な製造方法により製造することができる。
【００３４】
次に、本発明の実施形態１に係る半導体記憶装置の動作について説明する。
【００３５】
読み出し動作では、例えば、セレクトゲート３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉのうち読み出し対象となるセルのセレクトゲート３ａに電気的に接続されるセレクトゲート駆動回路２２ａのみからセレクトゲート３ａに正電圧を印加し、セレクトゲート３ａ以外のセレクトゲート３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉには、電圧０Ｖを印加する（図３参照）。また、読み出し対象となるセルのコントロールゲート１１、第３の拡散領域２１にも正電圧を印加する（図２参照）。なお、読み出し対象となるセルのみの電圧の印加状態は、従来例２に係る半導体記憶装置の読み出し動作の電圧の印加状態（図１０参照）と同様にしてもよい。例えば、コントロールゲート１１に電圧ＶＣＧ＝６Ｖを印加し、セレクトゲート３（図３のセレクトゲート３ａに対応するもの）に電圧ＶＳＧ＝５Ｖを印加し、ドレイン側となる第３の拡散領域２１（埋め込み拡散層）に電圧ＶＣＳ＝１．４Ｖを印加し、ソース側となる第２の拡散領域７ｂ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。これにより、フローティングゲート６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、電子ｅが第２の拡散領域７ｂからフローティングゲート６直下ないし側壁近傍のチャネル領域を走行し、かつ、セレクトゲート３下に形成された反転層を走行し、第３の拡散領域（図１の２１）に移動する。一方、フローティングゲート６に電子が蓄積された状態（書込状態；しきい値電圧高）では、フローティングゲート６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【００３６】
消去動作では、消去ブロック（図３の２３）内を通る全てのコントロールゲート１１に負の高電圧を印加し、基板１に正の高電圧を印加する。この点については、従来例２に係る半導体記憶装置の消去動作（図１１参照）と同様である。なお、図示していないが、消去ブロック（図３の２３）内を通る全てのコントロールゲート１１に負の高電圧を印加し、消去ブロック（図３の２３）内を通る所定のセレクトゲート３（例えば、図３の３ｂ、３ｄ、３ｆ、３ｈ）に正の電圧を印加して消去する場合もある。
【００３７】
実施形態１によれば、高速に読み出すことができる。つまり、セレクトゲート３（例えば、ポリシリコン）の長さが従来に比べ短くなるため、セレクトゲート駆動回路から遠いセルのセレクトゲート３の抵抗が下がる。また、セレクトゲート３の面積が従来に比べ小さくなるため、セレクトゲート３の寄生容量が小さくなる。セレクトゲート３の寄生容量および抵抗が小さくなると、セルを選択するために必要な電位に到達するまでに時間が短くなり、高速に読み出すことができる。
【００３８】
（実施形態２）
本発明の実施形態２に係る不揮発性半導体記憶装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した部分平面図である。図５は、本発明の実施形態２に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【００３９】
実施形態２に係る不揮発性半導体記憶装置は、消去ブロック３１内のセレクトゲート３３ａ〜３３ｐの平面パターン、及びセレクトゲート駆動回路３２ａ〜３２ｐの個数について、実施形態１に係る不揮発性半導体記憶装置の構成と異なる。その他の構成については、実施形態１に係る不揮発性半導体記憶装置の構成と同様である。なお、実施形態１に係る不揮発性半導体記憶装置の２ビットセルの断面は、実施形態１に係る不揮発性半導体記憶装置の２ビットセルの断面（図２の参照）と同様である。
【００４０】
セレクトゲート３３は、１つの消去ブロック３１内において４個以上に分割されている（従来例２では２個に分割）、例えば、図５では、セレクトゲート３３ａ〜３３ｐの１６個に分割されている。セレクトゲート３３ａ、３３ｃ、３３ｅ、３３ｇ、３３ｉ、３３ｋ、３２ｍ、３２ｏは、平面に対する法線方向から見て、共通線（図５の横線部分）から複数の櫛歯部分が図５の下側に延在する櫛状に形成されている。セレクトゲート３３ｂ、３３ｄ、３３ｆ、３３ｈ、３３ｊ、３３ｌ、３２ｎ、３２ｐは、平面に対する法線方向から見て、共通線（図５の横線部分）から複数の櫛歯部分が図５の上側に延在する櫛状に形成されている。セレクトゲート３３ａの櫛歯部分は、対応するセレクトゲート３３ｄ、３３ｅ、３３ｈ、３３ｉ、３３ｌ、３３ｍ、３３ｐの櫛歯部分と同一直線上に配される。セレクトゲート３３ｂの櫛歯部分は、対応するセレクトゲート３３ｃ、３３ｆ、３３ｇ、３３ｊ、３３ｋ、３３ｎ、３３ｏの櫛歯部分と同一直線上に配される。セレクトゲート３３ａの櫛歯部分は、セレクトゲート３３ｂの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配され、セレクトゲート３３ａとセレクトゲート３３ｂとは一つの対をなす。同様に、３３ｃと３３ｄ、３３ｅと３３ｆ、３３ｇと３３ｈ、３３ｉと３３ｊ、３３ｋと３３ｌ、３３ｍと３３ｎ、３３ｏと３３ｐ、のそれぞれが１つの対をなす。セレクトゲート３３ａ〜３３ｐは、消去ブロック３１内の一部の単位セルに電気的に接続されている。セレクトゲート３３ａ〜３３ｐは、それぞれセレクトゲート駆動回路３２ａ〜３２ｐと電気的に接続している。セレクトゲート駆動回路３２ａ〜３２ｐが駆動する各セレクトゲート３３ａ〜３３ｐに係る配線の時定数は概ね等しい。
【００４１】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、各セレクトゲート３３ａ〜３３ｐの長さ及び面積を全て同一にすることができるので、各セレクトゲート３３ａ〜３３ｐに必要な電位の到達時間を一定にすることができる。これにより選択するセルによらず高速な読み出しが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１のＸ−Ｘ´間の）部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【図４】本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図５】本発明の実施形態２に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【図６】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図７】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図８】従来例２に係る半導体記憶装置の構成を模式的に示した（図７の）Ｙ−Ｙ´間の部分断面図である。
【図９】従来例２に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【図１０】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１１】従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【符号の説明】
【００４３】
１、２０１  基板（ｐ型シリコン基板）
１ａ  ウェル
２、２０２  絶縁膜（シリコン酸化膜、セレクトゲート絶縁膜）
３、３ａ〜３ｉ、２０３  セレクトゲート（ポリシリコン膜、半導体膜）
４、２０４  絶縁膜（シリコン窒化膜）
５、２０５  絶縁膜（シリコン酸化膜、トンネル酸化膜）
６、２０６  フローティングゲート（ポリシリコン膜、半導体膜）
７  拡散領域（ローカルビット線）
７ａ、２０７ａ  第１の拡散領域（ローカルビット線）
７ｂ、２０７ｂ  第２の拡散領域（ローカルビット線）
８、２０８  絶縁膜（ＯＮＯ膜）
８ａ  シリコン酸化膜（ＯＮＯボトム酸化膜）
８ｂ  シリコン窒化膜
８ｃ  シリコン酸化膜（ＯＮＯトップ酸化膜）
９、２０９  絶縁膜（シリコン酸化膜、熱酸化膜）
１１、２１１  コントロールゲート（ワード線、ポリシリコン）
２０、２２０  反転層
２１、２２１  第３の拡散領域（埋め込み拡散領域、共通ソース拡散領域）
２２ａ〜２２ｉ、３２ａ〜３２ｐ  セレクトゲート駆動回路
２３、３１、２２３  消去ブロック
３３、３３ａ〜３３ｐ  セレクトゲート
１２１  半導体基体
１２２ａ、１２２ｂ  絶縁膜
１２３ａ、１２３ｂ  反対導電型領域
１２４ａ  半導体層
１２７ａ  第１のフローティングゲート
１２７ｂ  第２のフローティングゲート
１２８  絶縁膜
１３０ａ  コントロールゲート
２２２ａ、２２２ｂ  セレクトゲート駆動回路
【図１】
2006324343.tif 000003
【図２】
2006324343.tif 000004
【図３】
2006324343.tif 000005
【図４】
2006324343.tif 000006
【図５】
2006324343.tif 000007
【図６】
2006324343.tif 000008
【図７】
2006324343.tif 000009
【図８】
2006324343.tif 000010
【図９】
2006324343.tif 000011
【図１０】
2006324343.tif 000012
【図１１】
2006324343.tif 000013