(57)【要約】【課題】  ＮＲＺ符号のデータ信号をＮＲＺ符号の別のデータ信号に変換する符号変換回路に関し、動作速度の低い回路素子により構成する。【解決手段】  ＮＲＺ符号のデータ信号を複数に分離する多重分離部１と、分離された複数の並列データ信号を入力する変換回路２と、複数の並列出力のデータ信号を多重化する多重化部３とを備え、複数の並列データ信号の中の一つのデータ信号と他のデータ信号を遅延回路１１により１ビット遅延したデータ信号との排他的論理和を求める第１の排他的論理和回路１２と、この第１の排他的論理和回路１２の出力信号と前記並列データ信号の伝送速度のクロック信号との論理積を求める論理積回路１３と、この出力信号を入力するＴフリップフロップ１４と、この出力信号のＮＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和を求める第２の排他的論理和回路１５とを含む構成を有する。【選択図】        図１
2006270735.tif 000002
【特許請求の範囲】
【請求項１】
ＮＲＺ符号のデータ信号をＮＲＺ符号の別のデータ信号に変換する符号変換回路に於いて、
前記ＮＲＺ符号のデータ信号を複数に分離する多重分離部と、
該多重分離部により分離された複数の並列データ信号を入力する変換回路と、
該変換回路の複数の並列出力のデータ信号を多重化する多重化部とを備え、
前記変換回路は、前記並列データ信号の中の一つのデータ信号と１ビット遅延させた他のデータ信号との排他的論理和の出力信号を、前記並列データの伝送速度のクロック信号のパルス幅に変換して、ＴフリップフロップによりＮＲＺ符号の一つのデータ信号に変換し、且つ該ＮＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和の出力のデータ信号をＮＲＺ符号の他のデータ信号に変換して出力する構成を有する
ことを特徴とする符号変換回路。
【請求項２】
前記変換回路は、前記多重分離部により分離された複数の並列データ信号の中の一つのデータ信号と他のデータ信号を１ビット遅延したデータ信号との排他的論理和を求める第１の排他的論理和回路と、該第１の排他的論理和回路の出力信号と前記並列データ信号の伝送速度のクロック信号との論理積を求める論理積回路と、該論理積回路の出力信号を入力するＴフリップフロップと、該Ｔフリップフロップの出力のＮＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和を求める第２の排他的論理和回路とを含む構成を有することを特徴とする請求項１記載の符号変換回路。
【請求項３】
ＮＲＺ符号のデータ信号をＮＲＺ符号の別のデータ信号に変換する符号変換回路に於いて、
前記ＮＲＺ符号のデータ信号を複数に分離する多重分離部と、
該多重分離部により分離された複数の並列データ信号を入力する変換回路と、
該変換回路の複数の並列出力のデータ信号を多重化する多重化部とを備え、
前記変換回路は、前記並列データ信号の中の一つのデータ信号と他のデータ信号との排他的論理和を求める第１の排他的論理和回路と、該第１の排他的論理和回路の出力信号と前記並列データの伝送速度のクロック信号との論理積を求める論理積回路と、該論理積回路の出力信号を入力するＴフリップフロップと、該Ｔフリップフロップの出力信号を１ビット分遅延させる遅延回路と、該遅延回路の出力信号と前記並列データの中の一つのデータ信号との排他的論理和を求める第２の排他的論理和回路とを含む構成を有する
ことを特徴とする符号変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ；差動位相シフトキーイング）変調方式に適用可能の符号変換回路に関する。
【背景技術】
【０００２】
データ通信の需要増大に伴って各種の光通信システムが開発されており、送信データの例えば、“１”、“０”に対応した光強度変調による光信号を送受信する光通信システムが一般的である。又複数の異なる波長の光信号を多重化することにより、単一波長の光信号を用いた場合に対して、波長多重数倍の伝送速度とすることができる。又送信データにより光信号の位相変調を行って伝送する方式が既に各種提案されている。
【０００３】
例えば、光信号の位相を変調する方式として、ＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ；差動位相シフトキーイング）変調方式を適用した光通信システムの概要を図７に示す。即ち、送信機５１と受信機５２とを光伝送路により接続した光通信システムを構成するものであり、送信機５１は、レーザダイオード５３（ＬＤ）と、位相変調器５４と、符号変換回路５５と、強度変調器５６とを含む構成を有し、又受信機５２は、遅延干渉計５７と、直接検波回路５８と、クロック受光器５９とを含む構成を有するものであり、例えば、４０Ｇｂ／ｓのＮＲＺ信号のデータを符号変換回路５５に入力して、同相成分と直交成分との信号とすると共に差動符号化を行い、その差動符号化出力信号を位相変調器５４に入力する。
【０００４】
位相変調器５４は、差動符号化信号に従って０又はπの位相に光信号を変調して、ＤＰＳＫ変調光信号とする。又強度変調器５６にクロック信号を入力して強度変調し、クロック信号の周期に従ったＲＺパルス化したＤＰＳＫ変調光信号として光伝送路に送出する。
【０００５】
受信機５２は、光伝送路を介して受信したＲＺ−ＤＰＳＫ変調光信号を、遅延干渉計５７に入力する。直接検波回路５８は、前述の光電変換素子を含む構成とし、又クロック信号成分は、クロック受光器５９を設けた場合に、送信側でクロック信号により強度変調した光信号を電気信号に変換することによって得ることができ、このクロック信号を用いることにより、クロック信号に同期したデータを出力することができる。
【０００６】
図８は、従来例の符号変換回路の要部を示すものであり、同図の（Ａ）に示すように、論理積回路（ＡＮＤ）６１と、フリップフロップ（Ｔ−ＦＦ）６２とを含む構成を有し、この論理積回路６１に入力したＮＲＺ符号のデータ信号（１）とクロック信号（２）との論理積の信号（３）をフリップフロップ（Ｔ−ＦＦ）６２に入力して、ＮＲＺ符号の信号（４）に変換する構成であり、その各部の信号（１）〜（４）を図８の（Ｂ）に示す。各部の信号として、４０Ｇｂ／ｓのＮＲＺ符号のデータ信号（１）は、２５ｐｓのパルス幅の信号であり、クロック信号（２）は、１２．５ｐｓのパルス幅となるから、論理積出力信号（３）は、１２．５ｐｓのパルス幅の信号となる。そして、フリップフロップ６２の出力信号（４）は、Ｚ（ｎ）＝Ｚ（ｎ−１）＋ｄ（ｎ）の論理式に従ったＮＲＺ符号の信号となる。なお、この論理式の中の「＋」は、排他的論理和（ＥＸＯＲ）を示す。従って、論理積回路６１を含む各部は、パルス幅１２．５ｐｓの速度、即ち、４０Ｇｂ／ｓの２倍の８０Ｇｂ／ｓの動作速度が必要となる。
【０００７】
又データの伝送速度に比較して各部の動作速度を低減する為に、データを２並列化し、クロック信号を２分周して処理する手段が知られている（例えば、特許文献１参照）。又、高速入力信号をＮ系統に並列化して、それぞれ符号変換器に入力し、各符号変換器の出力信号をビット合成器により合成して、光デュオバイナリ伝送用の符号として出力する構成が知られている（例えば、特許文献２参照）。
【特許文献１】特開平１１−２９８５３９号公報
【特許文献２】特開２０００−１６５２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のように、従来の符号変換回路は、４０Ｇｂ／ｓのデータ信号を４０Ｇｂ／ｓのクロック信号により処理する構成に於いては、４０Ｇｂ／ｓのＮＲＺ符号のデータ信号のパルス幅は、２５ｐｓであるが、論理積出力信号（３）として示すように、１２．５ｐｓのパルス幅となり、従って、回路素子としては、４０Ｇｂ／ｓの２倍の８０Ｇｂ／ｓの速度で動作する構成が必要となる。このような高速動作の回路素子は、非常に高価であると共に、安定動作させる構成の実現は容易ではない問題がある。
【０００９】
本発明は、前述の問題点を解決するもので、ＮＲＺ符号の信号を別のＮＲＺ符号の信号に符号変換する構成に於いて、伝送速度に対応した動作速度又はそれ以下の動作速度でも符号変換処理を可能とすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の符号変換回路は、ＮＲＺ符号のデータ信号を別のＮＲＺ符号のデータ信号に変換する符号変換回路に於いて、ＮＲＺ符号のデータ信号を複数に分離する多重分離部と、この多重分離部により分離された複数の並列データ信号を入力する変換回路と、この変換回路の複数の並列出力のデータ信号を多重化する多重化部とを備え、前記変換回路は、前記並列データ信号の中の一つのデータ信号と１ビット遅延させた他のデータ信号との排他的論理和の出力信号を、前記並列データの伝送速度のクロック信号のパルス幅に変換して、ＴフリップフロップによりＮＲＺ符号の一つのデータ信号に変換し、且つ該ＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和の出力のデータ信号をＮＲＺ符号の他のデータ信号に変換して出力する構成を有するものである。
【００１１】
又前記変換回路は、多重分離部により分離された複数の並列データ信号の中の一つのデータ信号と他のデータ信号を１ビット遅延したデータ信号との排他的論理和を求める第１の排他的論理和回路と、この第１の排他的論理和回路の出力信号と前記並列データ信号の伝送速度のクロック信号との論理積を求める論理積回路と、この論理積回路の出力信号を入力するＴフリップフロップと、このＴフリップフロップの出力のＮＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和を求める第２の排他的論理和回路とを含む構成を有するものである。
【００１２】
又ＮＲＺ符号のデータ信号をＮＲＺ符号の別のデータ信号に変換する符号変換回路に於いて、前記ＮＲＺ符号のデータ信号を複数に分離する多重分離部と、この多重分離部により分離された複数の並列データ信号を入力する変換回路と、この変換回路の複数の並列出力のデータ信号を多重化する多重化部とを備え、前記変換回路は、前記並列データ信号の中の一つのデータ信号と他のデータ信号との排他的論理和を求める第１の排他的論理和回路と、この第１の排他的論理和回路の出力信号と前記並列データの伝送速度のクロック信号との論理積を求める論理積回路と、この論理積回路の出力信号を入力するＴフリップフロップと、このＴフリップフロップの出力信号を１ビット分遅延させる遅延回路と、この遅延回路の出力信号と前記並列データの中の一つのデータ信号との排他的論理和を求める第２の排他的論理和回路とを含む構成を有するものである。
【発明の効果】
【００１３】
ＮＲＺ符号のデータ信号を別のＮＲＺ符号のデータ信号に変換する場合に、ＮＲＺ符号のデータ信号を並列データ信号とするように多重分離し、その並列データ信号の伝送速度に対応したクロック信号を用いることにより、ＮＲＺ符号のデータ信号のビットレート程度又はそれ以下の速度で動作する回路構成で符号変換回路を実現することが可能となり、符号変換回路のコストダウン及び動作の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の符号変換回路は、図１を参照して説明すると、ＮＲＺ符号のデータ信号を複数に分離する多重分離部１と、この多重分離部１により分離された複数の並列データ信号を入力する変換回路２と、この変換回路２の複数の並列出力のデータ信号を多重化する多重化部３とを備え、多重分離部１により分離された複数の並列データ信号の中の一つのデータ信号と他のデータ信号を遅延回路１１により１ビット遅延したデータ信号との排他的論理和を求める第１の排他的論理和回路１２と、この第１の排他的論理和回路１２の出力信号と前記並列データ信号の伝送速度のクロック信号との論理積を求める論理積回路１３と、この論理積回路１３の出力信号を入力するＴフリップフロップ１４と、このＴフリップフロップ１４の出力のＮＲＺ符号のデータ信号と前記他のデータ信号との排他的論理和を求める第２の排他的論理和回路１５とを含む構成を有するものである。
【実施例１】
【００１５】
図１は、本発明の実施例１の説明図であり、１は多重分離部（１：２ＤＭＵＸ）、２は変換回路、３は多重化部（２：１ＭＵＸ）を示し、変換回路２は、点線矢印方向に拡大して示すように、遅延回路１１と、第１の排他的論理和回路（ＥＸＯＲ）１２と、論理積回路（ＡＮＤ）１３と、Ｔフリップフロップ（Ｔ−ＦＦ）１４と、第２の排他的論理和回路１５とにより構成されている。
【００１６】
多重分離部１に、ＮＲＺ符号の４０Ｇｂ／ｓのデータ信号（１）と、４０ＧＨｚのクロック信号とを入力し、データ信号を１：２の多重分離により２分岐し、それぞれ２０Ｇｂ／ｓのデータ信号（２），（３）として変換回路２に入力し、又４０ＧＨｚのクロック信号を、並列データ信号の伝送速度に対応した２０ＧＨｚのクロック信号（４）として、変換回路２と多重化部３とに入力する。
【００１７】
変換回路２は、一方のデータ信号（２）を第１の排他的論理和回路１２に入力し、他方のデータ信号（３）を１ビットの遅延回路１１を介した遅延信号（５）として第１の排他的論理和回路１２に入力する。この第１の排他的論理和回路１２の出力信号（６）とクロック信号（４）とを論理積回路１３に入力し、その出力信号（７）を、Ｔフリップフロップ１４に入力して出力信号（８）とし、又この出力信号（８）と入力信号（３）とを第２の排他的論理和回路１５に入力して出力信号（９）とする。そして、この出力信号（８），（９）を多重化部３により多重化して４０Ｇｂ／ｓの差分符号化したＮＲＺ符号のデータ信号とする。即ち、ＮＲＺ符号のデータ信号を、ＮＲＺ符号の差動符号化ししたデータ信号、即ち、ＮＲＺ符号の別のデータ信号に変換することができる。
【００１８】
図２は、前述の変換回路の動作説明図であり、（１）〜（１０）は、図１に於ける各部の信号（１）〜（１０）の一例を示すものであり、４０Ｇｂ／ｓのデータ信号（１）は、パルス幅２５ｐｓであり、これを１：２多重分離部１により２分岐したデータ信号（２），（３）のパルス幅は５０ｐｓとなる。例えば、４０Ｇｂ／ｓのデータ信号（１）のｄ（ｎ），ｄ（ｎ＋１）は、２０Ｇｂ／ｓのデータ信号（２）のｄ（ｎ）及びデータ信号（３）のｄ（ｎ＋１）となる。
【００１９】
第１の排他的論理和回路１２には、データ信号（２）のｄ（ｎ）と、データ信号（３）の遅延回路１１により１ビット分遅延されたデータ信号（５）のｄ（ｎ−１）とが入力され、第１の排他的論理和回路１２の出力信号（６）は、ｄ（ｎ）＋ｄ（ｎ−１）となる。なお、この場合の「＋」は排他的論理和を示す。そして、論理積回路１３によりクロック信号（４）との論理積を求めることにより、パルス幅２５ｐｓの出力信号（７）となる。この出力信号（７）をＴフリップフロップ１４に入力し、例えば、論理“１”により出力反転を行って、ＮＲＺ符号の出力信号（８）を得ることができる。又このＴフリップフロップ１４の出力信号（８）とデータ信号（３）とを第２の排他的論理和回路１５に入力することにより、出力信号（９）となる。従って、出力信号（８）は、式（１）に示すｚ（ｎ）となり、出力信号（９）は、式（２）に示すｚ（ｎ−１）となるから、２：１多重化部３により、４０Ｇｂ／ｓのクロック信号に従って多重化したデータ信号（１０）は、式（１），（２）の和のｚ（ｎ）＝ｚ（ｎ−１）＋ｄ（ｎ）となる。例えば、ＮＲＺ符号のデータ信号（１）が、“・・０１００１１１０１・・”とすると、変換されたＮＲＺ符号のデータ信号（１０）は、Ｔフリップフロップ１４の出力信号の初期値を“０”とすると、“・・１１１０１００１・・”に変換される。
【００２０】
従って、変換回路２内の回路素子は、４０Ｇｂ／ｓのデータ信号を処理する場合に、４０Ｇｂ／ｓ以上の動作速度を必要としないことになり、ＮＲＺ符号のデータ信号をＮＲＺ符号の別のデータ信号、例えば、差動符号化したデータ信号に変換する符号変換回路の動作の安定化並びにコストダウンを図ることができる。又回路素子の動作速度が技術の開発で更に高速化された場合は、それに伴って、データ信号の伝送速度を高速化した場合に、容易に対応することが可能となる。
【実施例２】
【００２１】
図３は、本発明の実施例２の説明図であり、３１は多重分離部（１：４ＤＭＵＸ）、３２は変換回路、３３は多重化部（４：１ＭＵＸ）を示し、変換回路３２は、点線矢印方向に拡大して示すように、遅延回路４１−１〜４１−３と、第１の排他的論理和回路（ＥＸＯＲ）４２と、論理積回路（ＡＮＤ）４３と、Ｔフリップフロップ（Ｔ−ＦＦ）４４と、第２の排他的論理和回路４５−１〜４５−３とにより構成されている。
【００２２】
多重分離部３１に、ＮＲＺ符号の４０Ｇｂ／ｓのデータ信号（１）と、４０ＧＨｚのクロック信号とを入力し、データ信号を１：４の多重分離部３１により４分岐し、それぞれ１０Ｇｂ／ｓのデータ信号（２）〜（５）として変換回路３２に入力し、又４０ＧＨｚのクロック信号を１０ＧＨｚのクロック信号（４）として、変換回路３２と多重化部３３とに入力する。
【００２３】
変換回路３２は、データ信号（２）〜（５）を入力信号１〜４として入力し、１０ＧＨｚのクロック信号（６）を論理積回路４３に入力し、又４分岐した１０Ｇｂ／ｓのデータ信号の中の一つ（２）（入力信号１）を排他的論理和回路４２に入力し、他の３つ（３）〜（５）（入力信号２〜４）をそれぞれ１ビットの遅延回路４１−１〜４１−３を介して排他的論理和回路４２に入力する。この排他的論理和回路４２の出力信号（７）を論理積回路４３に入力し、クロック信号（６）に同期した出力信号（８）をＴフリップフロップ４４に入力する。そして、このＴフリップフロップ４４の出力信号（９）を出力信号１とし、且つ排他的論理和回路４５−１〜４５−３にそれぞれ入力し、排他的論理和回路４５−１は、入力信号２のデータ信号（３）と出力信号１のデータ信号（８）との排他的論理和を出力信号２とし、排他的論理和回路４５−２は、入力信号２，３のデータ信号（３），（４）と出力信号１のデータ信号（８）との排他的論理和を出力信号３とし、排他的論理和回路４５−３は、入力信号２〜４のデータ信号（３）〜（５）と出力信号１のデータ信号（８）との排他的論理和を出力信号４とする。
【００２４】
これらの出力信号１〜４（データ信号（９）〜（１２））を、１０ＧＨｚのクロック信号（６）と４０ＧＨｚのクロック信号とに従って、４：１多重化部３３により多重化し、変換回路３２の出力信号１〜４を、４０ＧＨｚのクロック信号と、１０ＧＨｚのクロック信号とを従って４多重化して、ＮＲＺ符号の４０Ｇｂ／ｓのデータ信号（１３）として出力する。
【００２５】
図４は、本発明の実施例２の動作説明図であり、（１）〜（１３）は、図３に於ける各部の信号（１）〜（１３）の一例を示す。入力データ信号（１）は、前述のように、４０Ｇｂ／ｓとすると、２５ｐｓのパルス幅であるが、１：４多重分離部３１により、データ信号（２）〜（５）に分離し、例えば、４並列化したｄ（ｎ）〜ｄ（ｎ−３）の１００ｐｓのパルス幅のデータ信号となる。そして、クロック信号（６）は１０ＧＨｚとして、変換回路３２に入力する。
【００２６】
変換回路３２の排他的論理和回路４２は、例えば、ｄ（ｎ）＋ｄ（ｎ−３）＋ｄ（ｎ−２）＋ｄ（ｎ−１）（なお、「＋」は排他的論理和を示す）の処理による出力信号（７）を論理積回路４３に入力し、クロック信号（６）との論理積出力信号（８）をＴフリップフロップ４４に入力し、このＴフリップフロップ４４からＮＲＺ符号の出力信号（９）を出力すると共に、排他的論理和回路４５−１〜４５−３に入力する。各排他的論理和回路４５−１〜４５−３から出力信号２〜４（１０）〜（１２）を、Ｔフリップフロップ４４の出力信号１（９）と共に４：１多重化部３１に入力し、１０ＧＨｚのクロック信号（６）と４０ＧＨｚのクロック信号とに同期して４多重化し、ＮＲＺ符号の４０Ｇｂ／ｓのデータ信号（１３）とする。
【００２７】
この実施例２に於いては、ＮＲＺ符号の４０Ｇｂ／ｓのデータ信号を、１０Ｇｂ／ｓのデータ信号の速度で別のＮＲＺ符号のデータ信号（例えば、差動符号変調用にＮＲＺ符号のデータ信号）に変換して出力することができる。従って、更に高速のデータ伝送速度に対して、多重分割数を多くすることにより、動作可能の回路素子によって符号変換回路を構成することができる。
【実施例３】
【００２８】
図５は、本発明の実施例３の説明図であり、図１に於ける変換回路２に対応する変換回路を示し、２１は第１の排他的論理和回路（ＥＸＯＲ）、２２は論理積回路（ＡＮＤ）、２３はＴフリップフロップ（Ｔ−ＦＦ）、２４は１ビットの遅延回路、２５は第２の排他的論理和回路（ＥＸＯＲ）を示す。又（２）〜（９）は各部の信号を示す。
【００２９】
図６は、動作説明図であり、図５に於ける信号（２）〜（９）及び多重分離部により多重分離される前の４０Ｇｂ／ｓの入力信号（１）（図１参照）と、多重化部により多重化した出力信号（１０）（図１参照）とを示す。このＮＲＺ符号で４０Ｇｂ／ｓの入力信号（１）（パルス幅２５ｐｓ）を多重分離部により多重分離した複数の信号の中の一つの入力信号（２）（データ信号）と他の入力信号（３）（データ信号）（この実施例３に於いては、実施例１と同様に、１：２の多重分離を行う場合を示すが、実施例２と同様に複数のデータ信号に多重分離することも可能）とを第１の排他的論理和回路２１に入力し、その排他的論理和出力信号（５）を論理積回路２２に入力し、２０ＧＨｚのクロック信号（４）との論理積を求め、その出力信号（６）をＴフリップフロップ２３に入力する。この論理積回路２２の出力信号（６）は、パルス幅２５ｐｓとなる。
【００３０】
そして、Ｔフリップフロップ２３の出力信号（９）を１ビットの遅延回路２４により遅延させ、その遅延させた信号（７）と入力信号（２）とを、第２の排他的論理和回路２５に入力し、その出力信号（８）と、Ｔフリップフロップ２３の出力信号（９）とを、多重化部（図１参照）に入力して多重化することにより、ＮＲＺ符号の出力信号（１０）(データ信号)とする。この出力信号（１０）は、ｚ（ｎ−２)＝ｚ（ｎ−３）＋ｄ（ｎ−２）の式（１）と、ｚ（ｎ−１）＝ｚ（ｎ−３）＋ｄ（ｎ−２）＋ｄ（ｎ−１）の式（２）から、ｚ（ｎ）＝ｚ（ｎ−１）＋ｄ（ｎ）に従ったＮＲＺ符号のデータ信号となる。即ち、ＮＲＺ符号のデータ信号ｄ（ｎ）を、ＮＲＺ符号の別のデータ信号ｚ（ｎ）に変換することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１の説明図である。
【図２】本発明の実施例１の動作説明図である。
【図３】本発明の実施例２の説明図である。
【図４】本発明の実施例２の動作説明図である。
【図５】本発明の実施例３の説明図である。
【図６】本発明の実施例３の動作説明図である。
【図７】ＤＰＳＫ変調光信号通信システムの概要説明図である。
【図８】従来例の符号変換回路の要部説明図である。
【符号の説明】
【００３２】
１    多重分離部（１：２ＤＭＵＸ）
２    変換回路
３    多重化部（２：１ＭＵＸ）
１１  遅延回路
１２  第１の排他的論理和回路（ＥＸＯＲ）
１３  論理積回路（ＡＮＤ）
１４  Ｔフリップフロップ（Ｔ−ＦＦ）
１５  第２の排他的論理和回路（ＥＸＯＲ）
【図１】
2006270735.tif 000003
【図２】
2006270735.tif 000004
【図３】
2006270735.tif 000005
【図４】
2006270735.tif 000006
【図５】
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【図６】
2006270735.tif 000008
【図７】
2006270735.tif 000009
【図８】
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