(57)【要約】【課題】半導体チップ積層型の半導体装置における縦横の寸法の小型化を図る。【解決手段】リードフレーム１０のチップ搭載用ダイパッド１１上において、このダイパッド１１内に収まるように４段の第１、第２、第３、第４の半導体チップ２０−１〜２０−４が、中間に絶縁性のスペーサ３０を介在させてずらして積層され、全体が樹脂封止部材４０により封止されている。上側の半導体チップ２０−２，２０−４と下側の半導体チップ２０−１，２０−３との信号の授受は、ワイヤ３１により接続された複数の電極パッドを介して行われる。第２及び第３の半導体チップ２０−２，２０−３の端部である第１の辺２０−２ａ，２０−３ａは、重なるように配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の辺に沿って形成された第１の電極パッドと、前記第１の辺に対向する第２の辺に沿って形成された第２の電極パッドと、前記第２の電極パッドに沿って形成されると共に前記第１の電極パッドと電気的に接続された第３の電極パッドとが表面に形成された第１の半導体チップと、
前記第１の半導体チップと同様の構成を有する第２、第３、第４の半導体チップとを有し、ダイパッド上に前記第１の半導体チップが配置され、
前記第１の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第２の半導体チップが前記第１の半導体チップ上に配置され、
前記第２の半導体チップの前記第１、第２及び第３の電極パッドを露出させるようにスペーサが配置され、
前記スペーサ上に前記第３の半導体チップが配置され、
前記第３の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第４の半導体チップが前記第３の半導体チップ上に配置され、
前記第１及び第２の半導体チップの前記各第３の電極パッド同士が電気的に接続されると共に、前記第３及び第４の半導体チップの前記各第３の電極パッド同士が電気的に接続され、前記第２及び第４の半導体チップの前記各第１の電極パッドが外部端子に電気的に接続されると共に、前記第１及び第３の半導体チップの前記各第２の電極パッドが外部端子に電気的に接続され、
前記第１、第２、第３、第４の半導体チップ、前記ダイパッド、前記スペーサ及び前記外部端子が樹脂で封止され、前記外部端子の一部が露出されたことを特徴とする半導体装置。
【請求項２】
前記第１、第２、第３、第４の半導体チップにはそれぞれ、内部回路、第１の入出力回路、及び第２の入出力回路が設けられ、
前記第１の電極パッドは、前記第１の入出力回路に接続され、外部に対して信号の入出力を行う複数のパッドにより構成され、
前記第２の電極パッドは、前記第２の入出力回路に接続され、外部に対して信号の入出力を行う複数のパッドにより構成され、
前記第３の電極パッドは、前記内部回路に接続されると共に前記第１の入出力回路を介して前記第１の電極パッドに接続され、他の前記半導体チップとの間で信号の授受を行うパッドと、前記内部回路に接続されると共に前記第２の入出力回路を介して前記第２の電極パッドに接続され、他の前記半導体チップとの間で信号の授受を行うパッドとにより構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スペーサは、非導電性シリコンで形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記スペーサの厚さは、前記外部端子の厚さとほぼ同じであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記樹脂封止される前記外部端子の高さは、前記第３の半導体チップの裏面の高さと前記第２の半導体チップの表面の高さの間であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の半導体チップの端部と前記第３の半導体チップの端部とが、上面視で重なるように配置され、かつ前記第２の半導体チップの端部と前記第４の半導体チップの端部とが、上面視で重なるように配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の半導体チップの端部と前記第３の半導体チップの端部とが、上面視で重なるように配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記第４の半導体チップの端部から前記ダイパッドの端部が突出していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ダイパッドには貫通孔が設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２の半導体チップの前記各第３の電極パッド同士がワイヤにより接続されると共に、前記第３及び第４の半導体チップの前記各第３の電極パッド同士がワイヤにより接続され、前記第２及び第４の半導体チップの前記各第１の電極パッドがワイヤにより前記外部端子に接続されると共に、前記第１及び第３の半導体チップの前記各第２の電極パッドがワイヤにより他の前記外部端子に接続されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
第１の辺に沿って形成された第１の電極パッドと、前記第１の辺に対向する第２の辺に沿って形成された第２の電極パッドと、前記第２の電極パッドに沿って形成されると共に前記第１の電極パッドと電気的に接続された第３の電極パッドとが表面に形成された第１の半導体チップと、
前記第１の半導体チップと同様の構成を有する第２、第３及び第４の半導体チップと、  ダイパッド及びこの近傍に配置された第１及び第２の外部端子とを有する半導体装置の製造方法であって、
前記第１の半導体チップの裏面を前記ダイパッド上に固定する工程と、
前記第１の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第１の半導体チップの表面に前記第２の半導体チップの裏面を固定する工程と、
前記第２の半導体チップの前記第１、第２及び第３の電極パッドを露出させるように前記第２の半導体チップの表面にスペーサを固定する工程と、
前記第３の半導体チップの裏面を前記スペーサ上に固定する工程と、
前記第３の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第３の半導体チップの表面に前記第４の半導体チップの裏面を固定する工程と、
前記第１及び第２の半導体チップの前記各第３の電極パッド同士をワイヤにより接続し、前記第３及び第４の半導体チップの前記各第３の電極パッド同士をワイヤにより接続し、前記第２及び第４の半導体チップの前記各第１の電極パッドをワイヤにより前記第１の外部端子に接続し、前記第１及び第３の半導体チップの前記各第２の電極パッドをワイヤにより前記第２の外部端子に接続する工程と、
前記第１、第２の外部端子の一部が露出するように、前記第１、第２、第３、第４の半導体チップ、前記ダイパッド、前記スペーサ及び前記第１、第２の外部端子を樹脂で封止する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１、第２、第３、第４の半導体チップにはそれぞれ、内部回路、第１の入出力回路、及び第２の入出力回路が設けられ、
前記第１の電極パッドは、前記第１の入出力回路に接続され、外部に対して信号の入出力を行う複数のパッドにより構成され、
前記第２の電極パッドは、前記第２の入出力回路に接続され、外部に対して信号の入出力を行う複数のパッドにより構成され、
前記第３の電極パッドは、前記内部回路に接続されると共に前記第１の入出力回路を介して前記第１の電極パッドに接続され、他の前記半導体チップとの間で信号の授受を行うパッドと、前記内部回路に接続されると共に前記第２の入出力回路を介して前記第２の電極パッドに接続され、他の前記半導体チップとの間で信号の授受を行うパッドとにより構成されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の半導体チップを固定する工程では、前記第１の半導体チップの端部に対して前記第３の半導体チップの端部が、上面視で重なるように前記第２の半導体チップ上に固定し、
前記第４の半導体チップを固定する工程では、前記第２の半導体チップの端部に対して前記第４の半導体チップの端部が、上面視で重なるように前記第３の半導体チップ上に固定することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記第３の半導体チップを固定する工程では、前記第２の半導体チップの端部に対して前記第３の半導体チップの端部が、上面視で重なるように前記第２の半導体チップ上に固定することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１５】
前記第４の半導体チップを固定する工程では、前記第４の半導体チップの端部から前記ダイパッドの端部が突出するように、前記第４の半導体チップを前記第３の半導体チップ上に固定することを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記スペーサは、非導電性シリコンで形成されていることを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記スペーサの厚さは、前記第１、第２の外部端子の厚さとほぼ同じであることを特徴とする請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記樹脂封止される前記第１、第２の外部端子の高さは、前記第３の半導体チップの裏面の高さと前記第２の半導体チップの表面の高さの間であることを特徴とする請求項１１〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ダイパッドには貫通孔が設けられていることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層した半導体チップ積層型の半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体メモリ等の半導体装置では、メモリの大容量化や多機能化等を図るために、複数の半導体チップを積層した半導体チップ積層型（マルチチップパッケージ）の半導体装置が知られており、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平４−１１６８５９号公報
【特許文献２】特開２０００−５８７４３号公報
【０００４】
特許文献１の第２図には、リードフレームのダイパッド上に、半導体メモリ用の第１、第２の半導体チップをずらして積層した半導体装置の技術が記載されている。この半導体装置では、ダイパッド上に第１の半導体チップが固定され、この第１の半導体チップの表面の端部に設けられた電極パッドを避けるために、ずらしてこの第１の半導体チップ上に第２の半導体チップが固定されている。第１、第２の半導体チップの表面の電極パッドは、ワイヤ（金属細線）により、リードフレームの外部端子に接続され、これらの全体が樹脂により封止されている。
【０００５】
特許文献２の図１には、積層するためのほぼ同一寸法の第１及び第２の半導体チップの間に絶縁スペーサを挟むことにより、第２の半導体チップの下に隠れる第１の半導体チップ表面の電極パッドへのワイヤボンディング（ワイヤ接続）を可能にした半導体チップ積層型の半導体装置の技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体メモリの大容量化等の求めに応じて、既存の半導体チップで大容量化等を実現するために、マルチチップのパッケージを行う必要があり、必要に応じて２個ではなく、３個や４個、或いはそれ以上の数の半導体チップを積層しなければならない。
【０００７】
しかしながら、特許文献１に記載された半導体装置のように、多数の半導体チップを階段状にずらして積層すると、パッケージの横幅が大きくなってしまう。
【０００８】
又、特許文献２に記載された半導体装置のように、各半導体チップ間に絶縁スペーサを入れて多数の半導体チップを積層すると、パッケージの高さ（厚み）が大きくなってしまう。
【０００９】
本発明は、このような従来技術の課題を解決し、半導体チップの積層数が増加しても、半導体装置の縦横の寸法の小型化が可能な半導体装置とその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置では、同様の構成を有する第１、第２、第３、第４の半導体チップを有している。各半導体チップは、第１の辺に沿って形成された第１の電極パッドと、前記第１の辺に対向する第２の辺に沿って形成された第２の電極パッドと、前記第２の電極パッドに沿って形成されると共に前記第１の電極パッドと電気的に接続された第３の電極パッドとが表面に形成されている。前記第１の半導体チップは、ダイパッド上に配置されている。
【００１１】
前記第１の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第２の半導体チップが前記第１の半導体チップ上に配置され、前記第２の半導体チップの前記第１、第２及び第３の電極パッドを露出させるようにスペーサが配置されている。前記スペーサ上に前記第３の半導体チップが配置され、前記第３の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第４の半導体チップが前記第３の半導体チップ上に配置されている。
【００１２】
前記第１及び第２の半導体チップの前記各第３の電極パッド同士が電気的に接続されると共に、前記第３及び第４の半導体チップの前記各第３の電極パッド同士が電気的に接続され、前記第２及び第４の半導体チップの前記各第１の電極パッドが外部端子に電気的に接続されると共に、前記第１及び第３の半導体チップの前記各第２の電極パッドが外部端子に電気的に接続されている。そして、前記第１、第２、第３、第４の半導体チップ、前記ダイパッド、前記スペーサ及び前記外部端子が樹脂で封止され、前記外部端子の一部が露出している。
【００１３】
本発明の半導体装置の製造方法は、同様の構成を有する第１、第２、第３、第４の半導体チップと、ダイパッド及びこの近傍に配置された第１及び第２の外部端子とを有する半導体装置の製造方法である。前記各半導体チップは、第１の辺に沿って形成された第１の電極パッドと、前記第１の辺に対向する第２の辺に沿って形成された第２の電極パッドと、前記第２の電極パッドに沿って形成されると共に前記第１の電極パッドと電気的に接続された第３の電極パッドとが表面に形成されている。
【００１４】
そして、前記第１の半導体チップの裏面を前記ダイパッド上に固定する工程と、前記第１の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第１の半導体チップの表面に前記第２の半導体チップの裏面を固定する工程と、前記第２の半導体チップの前記第１、第２及び第３の電極パッドを露出させるように前記第２の半導体チップの表面にスペーサを固定する工程と、前記第３の半導体チップの裏面を前記スペーサ上に固定する工程と、前記第３の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第３の半導体チップの表面に前記第４の半導体チップの裏面を固定する工程とを有している。
【００１５】
更に、前記第１及び第２の半導体チップの前記各第３の電極パッド同士をワイヤにより接続し、前記第３及び第４の半導体チップの前記各第３の電極パッド同士をワイヤにより接続し、前記第２及び第４の半導体チップの前記各第１の電極パッドをワイヤにより前記第１の外部端子に接続し、前記第１及び第３の半導体チップの前記各第２の電極パッドをワイヤにより前記第２の外部端子に接続する工程と、前記第１、第２の外部端子の一部が露出するように、前記第１、第２、第３、第４の半導体チップ、前記ダイパッド、前記スペーサ及び前記第１、第２の外部端子を樹脂で封止する工程とを有している。
【発明の効果】
【００１６】
本発明の半導体装置及びその製造方法によれば、第２の半導体チップと第３の半導体チップの間にスペーサを入れたことで、第３の半導体チップをずらさずに、第２の半導体チップ上の第１の電極パッドを露出することが可能となる。ずらしとスペーサの両方を兼ね備えることで、半導体装置の平面積の増大を防ぎ、更に、厚みの増大も最小限に抑えられ、かつ、半導体チップの第１及び第２の辺の両端から接続を行うことが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明の最良の実施形態の半導体装置では、同様の構成を有する第１、第２、第３、第４の半導体チップを有している。各半導体チップは、第１の辺に沿って形成された第１の電極パッドと、前記第１の辺に対向する第２の辺に沿って形成された第２の電極パッドと、前記第２の電極パッドに沿って形成されると共に前記第１の電極パッドと電気的に接続された第３の電極パッドとが表面に形成されている。前記第１の半導体チップは、ダイパッド上に配置されている。
【００１８】
前記第１の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第２の半導体チップが前記第１の半導体チップ上に配置され、前記第２の半導体チップの前記第１、第２及び第３の電極パッドを露出させるようにスペーサが配置されている。前記スペーサ上に前記第３の半導体チップが配置され、前記第３の半導体チップの前記第２及び第３の電極パッドを露出させると共に、端部を突出するように前記第４の半導体チップが前記第３の半導体チップ上に配置されている。
【００１９】
前記第１及び第２の半導体チップの前記各第３の電極パッド同士がワイヤで接続されると共に、前記第３及び第４の半導体チップの前記各第３の電極パッド同士がワイヤで接続され、前記第２及び第４の半導体チップの前記各第１の電極パッドがワイヤで外部端子に接続されると共に、前記第１及び第３の半導体チップの前記各第２の電極パッドがワイヤで外部端子に接続されている。そして、前記第１、第２、第３、第４の半導体チップ、前記ダイパッド、前記スペーサ及び前記外部端子が樹脂で封止され、前記外部端子の一部が露出している。
【実施例１】
【００２０】
（実施例１の構造）
図１は、本発明の実施例１を示す半導体チップ積層型の半導体装置の概略の断面図である。
【００２１】
この半導体チップ積層型の半導体装置は、リードフレーム１０のチップ搭載用ダイパッド１１上においてこのダイパッド１１内に収まるように４段の第１、第２、第３、第４の半導体チップ２０−１〜２０−４が、中間に絶縁性のスペーサ３０を介在させてずらして積層され、全体が樹脂封止部材４０により封止されている。
【００２２】
リードフレーム１０のチップ搭載用のダイパッド１１は、図示しないフレーム本体から例えば２段階に落とした支持片により連結されて支持され、厚さ例えば１２５〜１５０μｍ程度のほぼ方形をしている。ダイパッド１１の第１の端部１１ａの近傍には、図示しない支持片によりフレーム本体に連結されて支持された複数の第１の外部端子１２が配置されると共に、第１の端部１１ａに対向する第２の端部１１ｂの近傍に、複数の第２の外部端子１３が配置されている。各外部端子１２，１３は、厚さ例えば１２５〜１５０μｍ程度のリード片からなり、この内側がインナリード部、外側がアウタリード部となっている。この各外部端子１２，１３の高さは、第３の半導体チップ２０−３の裏面の高さと第２の半導体チップ２０−２の表面の高さの間に設定されている。
【００２３】
ダイパッド１１上に搭載される各第１〜第４の半導体チップ２０−１〜２０−４は、シリコン等で形成された半導体メモリ等の集積回路チップであり、ほぼ同一外形寸法を有し、厚さが例えば２９０μｍ程度で、かつ、ダイパッド１１よりも小面積の方形をしている。各半導体チップ２０−１〜２０−４の表面において、対向する両端部の第１の辺２０−１ａ〜２０−４ａ及び第２の辺２０−１ｂ〜２０−４ｂの近傍には、外部引き出し電極である複数の電極パッドがそれぞれ埋設され、これらの電極パッドが半導体チップ表面の開口部から露出している。
【００２４】
ダイパッド１１上には、第１の半導体チップ２０−１の裏面が接着剤等により固定され、この第１の半導体チップ２０−１の表面に、横方向にずれた第２の半導体チップ２０−２の裏面が接着剤等により固定されている。更に、第２の半導体チップ２０−２の表面には、非導電性シリコン等の絶縁性のスペーサ３０を介して、第３の半導体チップ２０−３の裏面が接着剤等により固定され、この第３の半導体チップ２０−３の表面に、横方向にずれた第４の半導体チップ２０−４の裏面が接着剤等により固定されている。絶縁性のスペーサ３０は、厚さが例えば各半導体チップ２０−１〜２０−４の約半分（１５０μｍ）程度で、この各半導体チップ２０−１〜２０−４よりも小面積の例えば方形をしている。
【００２５】
ダイパッド１１、第１、第２の半導体チップ２０−１，２０−２、スペーサ３０、及び第３、第４の半導体チップ２０−３，２０−４の積層状態は、例えば、ダイパッド１１の表面の両端部１１ａ，１１ｂ内に収まるように、第１の半導体チップ２０−１が固定されている。第２の半導体チップ２０−２は、この端部である第１の辺２０−２ａが、第１の半導体チップ２０−１の端部である第１の辺２０−１ａから突出し、かつ、第１の半導体チップ２０−１の表面の第２の辺２０−１ｂの近傍の電極パッドが露出するように、この第１の半導体チップ２０−１の表面に固定されている。スペーサ３０は、第２の半導体チップ２０−２の表面の両辺２０−２ａ，２０−２ｂ近傍の電極パッドが露出するように、この第２の半導体チップ２０−２の表面に接着剤等で固定されている。第３の半導体チップ２０−３は、この端部である第１の辺２０−３ａが、第２の半導体チップ２０−１の端部である第１の辺２０−１ａに平面視（即ち、上面視）で重なるように、スペーサ３０上に接着剤等で固定されている。更に、第４の半導体チップ２０−４は、この端部である第１の辺２０−４ａが、ダイパッド１１の端部１１ａ内であって、第３の半導体チップ２０−３の端部である第１の辺２０−３ａから突出し、かつ、第３の半導体チップ２０−３の表面の第２の辺２０−３ｂの近傍の電極パッドが露出するように、この第３の半導体チップ２０−３の表面に固定されている。
【００２６】
例えば、第１の半導体チップ２０−１は、ワイヤ３１により、第２の半導体チップ２０−２及び第２の外部端子１３に接続され、第２の半導体チップ２０−２が、ワイヤ３１により、第１の外部端子１２に接続され、第３の半導体チップ２０−３が、ワイヤ３１により、第４の半導体チップ２０−４及び第２の外部端子１３に接続されている。
【００２７】
これらのダイパッド１１、第１〜第４の半導体チップ２０−１〜２０−４、スペーサ３０、ワイヤ３１、及び、外部端子１２，１３が樹脂封止部材４０により樹脂封止され、電極取り出しのために、外部端子１２，１３の一部であるアウタリード部分が露出されている。
【００２８】
図２（ａ）、（ｂ）は、図１中の半導体チップ（例えば、第１の半導体チップ２０−１）の概略の拡大構成図であり、図２（ａ）はその拡大平面図（上面図）、及び図２（ｂ）は図２（ａ）中のＡ１−Ａ２線拡大断面図である。
【００２９】
第１の半導体チップ２０−１は、ほぼ方形の半導体（例えば、シリコン）等の基板２１−１を有し、この基板２１−１内に、半導体メモリ等の集積回路からなる内部回路２２−１が形成されている。基板２１−１内の第１の辺２０−１ａ寄りには第１の入出力回路２３−１が、第２の辺２０−１ｂ寄りには第２の入出力回路２４−１が、それぞれ形成されている。入出力回路２３−１，２４−１は、外部からの入力電圧（例えば、５．０Ｖ）を内部電圧（例えば、３．３Ｖ）に変換する等のインタフェースを行う回路である。この内部回路２２−１及び入出力回路２３−１，２４−１上には、配線２５−１が形成され、この配線２５−１を介して内部回路２２−１と入出力回路２３−１，２４−１とが電気的に接続されている。
【００３０】
配線２５−１には、第１の辺２０−１ａに沿って外部接続用の複数の第１の電極パッド２６−１が形成され、これに対向する第２の辺２０−１ｂに沿って外部接続用の複数の第２の電極パッド２７−１が形成され、更に、複数の第１の電極パッド２６−１と複数の第２の電極パッド２７−２との間のこの複数の第２の電極パッド２７−１寄りにこれに沿って半導体チップ間接続用の複数の第３の電極パッド２８−１が形成されている。各電極パッド２６−１，２７−１，２８−１は、配線２５−１の端部を大きく形成したものである。複数の第１の電極パッド２６−１及び複数の第２の電極パッド２７−１は、外部に対して信号の入出力を行うパッドであり、各入出力回路２３−１，２４−１内に設けた図示しない保護素子に接続されて静電放電（ＥＳＤ）等の対策が施されている。
【００３１】
複数の第１の電極パッド２６−１は、配線２５−１を介して第１の入出力回路２３−１に電気的に接続され、この第１の入出力回路２３−１が配線２５−１を介して複数の第３の電極パッド２８−１中の所定のパッド２８−１ａに電気的に接続されている。複数の第３の電極パッド２８−１中の他のパッド２８−１ｂは、配線２５−１を介して第２の入出力回路２４−１に電気的に接続され、この第２の入出力回路２４−１が配線２５−１を介して複数の第２の電極パッド２７−１に電気的に接続されている。複数の第３の電極パッド２８−１ａには、複数の第１の電極パッド２６−１からの入力信号が第１の入出力回路２３−１を通して入力され、他の複数の第３の電極パッド２８−１ｂには、複数の第２の電極パッド２７−１からの入力信号が第２の入出力回路２４−１を通して入力される。
【００３２】
配線２５−１の上は、チップを保護するための絶縁膜２９−１により覆われている。各電極パッド２６−１，２７−１，２８−１は、絶縁膜２９−１の表面の開口部から露出している。
【００３３】
なお、図示しないが、他の第２、第３、第４の半導体チップ２０−２〜２０−４も第１の半導体チップ２０−１と同様に、基板２１−２〜２１−４、内部回路２２−２〜２２−４、第１の入出力回路２３−２〜２３−４、第２の入出力回路２４−２〜２４−４、配線２５−２〜２５−４、第１の電極パッド２６−２〜２６−４、第２の電極パッド２７−２〜２７−４、第３の電極パッド２８−２〜２８−４、及び、絶縁膜２９−２〜２９−４によりそれぞれ構成されている。
【００３４】
図３は、図１中の第１、第２の半導体チップ２０−１，２０−２の電気的接続状態を示す拡大平面図である。
【００３５】
第２の半導体チップ２０−２における複数の第１の電極パッド２６−２が、複数のワイヤ３１により、複数の第１の外部端子１２に電気的に接続され、複数の第３の電極パッド２８−２ａ，２８−２ｂが、複数のワイヤ３１により、下側の第１の半導体チップ２０−１における複数の第３の電極パッド２８−１ａ，２８−１ｂに電気的に接続され、複数の第２の電極パッド２７−１が、複数のワイヤ３１により、複数の第２の外部端子１３に電気的に接続されている。
【００３６】
上側の第２の半導体チップ２０−２と下側の第１の半導体チップ２０−１との信号の授受は、複数の第３の電極パッド２８−２，２８−１を介して行われる。第１の外部端子１２から上側の第１の電極パッド２６−２に入力された信号は、第１の入出力回路２３−２及び第３の電極パッド２８−２ａ，２８−１ａを介して、下側の第１の半導体チップ２０−１の内部回路２２−１へ入力され、所定の電気的処理が行われる。第２の外部端子１３から下側の第２の電極パッド２７−１に入力された信号は、第２の入出力回路２４−１及び第３の電極パッド２８−１ｂ，２８−２ｂを介して、上側の第２の半導体チップ２０−２の内部回路２２−２へ入力され、所定の電気的処理が行われる。第３の電極２８−１，２８−２を介して内部回路２８−１，２８−２へ入力される場合は、第２の入出力回路２４−１，２４−２を介しないで直接に入力される。よって、各半導体チップ２０−１，２０−２での消費電力は、各々入出力回路２４−１，２４−２を介して信号を入力する場合に比べて減少する。
【００３７】
なお、第３、第４の半導体チップ２０−３，２０−４の電気的接続状態及び動作は、図示しないが、第１、第２の半導体チップ２０−１，２０−２の電気的接続状態及び動作と同様である。
【００３８】
（実施例１の製造方法）
実施例１の半導体装置は、例えば、次のような製造工程により製造される。
【００３９】
予め、第１、第２、第３、第３の半導体チップ２０−１〜２０−４と、ダイパッド１１を２段階に落としたリードフレーム１０とを用意しておく。
【００４０】
先ず、ダイボンディング工程において、第１の半導体チップ２０−１の裏面を、接着剤等によりダイパッド１１上に固定する。第１の半導体チップ２０−１の第２及び第３の電極パッド２７−１，２８−１を露出させると共に、第２の半導体チップ２０−２の端部の第１の辺２０−２ａを突出するように、第１の半導体チップ２０−１の表面に、第２の半導体チップ２０−２の裏面を接着剤等により固定する。第２の半導体チップ２０−２の第１、第２及び第３の電極パッド２６−２，２７−２，２８−２を露出させるように、この第２の半導体チップ２０−２の表面に、スペーサ３０を接着剤等により固定する。
【００４１】
第２の半導体チップ２０−２の端部である第１の辺２０−２ａに対して、第３の半導体チップ２０−３の端部である第１の辺２０−３ａが、上面視で重なるように、この第３の半導体チップ２０−３の裏面を、非導電性シリコン等のスペーサ３０上に接着剤等で固定する。第３の半導体チップ２０−３の第２、第３の電極パッド２７−３，２８−３を露出させると共に、第４の半導体チップ２０−４の端部である第１の辺２−４ａを、ダイパッド１１の端部１１ａよりも内側に配置し、かつ、第３の半導体チップ２０−３の端部である第１の辺２０−３ａから突出するように、第３の半導体チップ２０−３の表面に、この第４の半導体チップ２０−４の裏面を接着剤等で固定する。
【００４２】
次に、ワイヤボンディング工程において、第１の半導体チップ２０−１の第３の電極２８−１と第２の半導体チップ２０−２の第３の電極２８−２とを、ワイヤ３１により接続し、第３の半導体チップ２０−３の第３の電極パッド２８−３と第４の半導体チップ２０−４の第３の電極パッド２８−４とを、ワイヤ３１により接続する。更に、第２の半導体チップ２０−２の第１の電極パッド２６−１と第４の半導体チップ２０−４の第１の電極パッド２６−４とを、ワイヤ３１により第１の外部端子１２のインナリード部に接続し、第１の半導体チップ２０−１の第２の電極パッド２７−１と第３の半導体チップ２０−３の第２の電極パッド２７−３とを、ワイヤ３１により第２の外部端子１３のインナリード部に接続する。
【００４３】
樹脂封止工程において、半導体チップ２０−１〜２０−４が搭載されたリードフレーム１０を金型にセットし、トランスファモールディング法等により、溶融した樹脂を金型に注入し、外部端子１２，１３のアウタリード部を露出させた状態で、ダイパッド１１、半導体チップ２０−１〜２０−４、スペーサ３０、ワイヤ３１、及び外部端子１２，１３のインナリード部を樹脂で封止し、樹脂封止部材４０を形成する。
【００４４】
その後、樹脂封止部材４０で封止されたリードフレーム１０を金型から取り出し、樹脂封止部材４０のばりや、リードフレーム１０の連結部等の余分な箇所を切断し、外部端子１２，１３における露出したアウタリード部の先端を折り曲げ加工等すれば、製造工程が終了する。
【００４５】
（実施例１の効果）
本実施例１では、次の（１）〜（５）のような効果がある。
【００４６】
（１）  第２の半導体チップ２０−２と第３の半導体チップ２０−３の間にスペーサ３０を入れたことで、第３の半導体チップ２０−３をずらさずに、第２の半導体チップ２０−２上の第１の電極パッド２６−１を露出することが可能となる。ずらしとスペーサ３０の両方を兼ね備えることで、半導体装置の平面積の増大を防ぎ、更に、厚みの増大も最小限に抑えられ、かつ、半導体チップ２０−１〜２０−４の第１の辺２０−１ａ〜２０−４ａ及び第２の辺２０−１ｂ〜２０−４ｂの両端から接続を行うことが可能となる。
【００４７】
（２）  上側の半導体チップ２０−２，２０−４と下側の半導体チップ２０−１，２０−３との信号の授受は、複数の第３の電極パッド２８−１〜２８−４を介して行われる。第３の電極パッド２８−１〜２８−４を介して内部回路２２−１〜２２−４へ入力される場合は、第２の入出力回路２４−１〜２４−４を介しないで直接に入力される。そのため、各半導体チップ２０−１〜２０−４での消費電力は、各々入出力回路２４−１〜２４−４を介して信号を入力する場合に比べて減少する。
【００４８】
（３）  半導体チップ２０−１〜２０−４と同様の材質のスペーサ３０を使用すれば、樹脂封止後の熱の応力が均一になり、半導体装置の歩留まりの向上が期待できる。
【００４９】
（４）  第２及び第３の半導体チップ２０−２，２０−３の端部である第１の辺２０−２ａ，２０−３ａを重なるように配置することで、第３の半導体チップ２０−３の積層のバランスを保つことが可能となり、機械的強度を向上できる。
【００５０】
（５）  第４の半導体チップ２０−４の端部である第１の辺２０−４ａからダイパッド３０の端部１１ａを突出させることで、第３の半導体チップ２０−３の端部である第１の辺２０−３ａから突出している第４の半導体チップ２０−４の端部である第１の辺２０−４ａに掛かる応力を低減することが可能となり、機械的強度を向上できる。
【実施例２】
【００５１】
図４は、本発明の実施例２を示す半導体チップ積層型の半導体装置の概略の断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５２】
本実施例２の半導体チップ積層型の半導体装置が実施例１の半導体装置と異なる点は、スペーサ３０の厚さが、外部端子１２，１３の厚さとほぼ同じで、スペーサ３０と外部端子１２，１３の配置される位置がほぼ同じであり、第１の半導体チップ２０−１の端部である第１の辺２０−１ａと第３の半導体チップ２０−３の端部である第１の辺２０−３ａとが、上面視で重なるように固定され、更に、第２の半導体チップ２０−２の端部である第１の辺２０−２ａと第４の半導体チップ２０−４の端部である第１の辺２０−４ａとが、上面視で重なるように固定されていることである。その他の構造及び製造方法は、実施例１と同様である。
【００５３】
本実施例２では、実施例１の効果（１）、（２）、（３）、（５）と同様の効果があり、更に、次の（６）、（７）のような効果もある。
【００５４】
（６）  スペーサ３０と外部端子１２，１３の厚さがほぼ同じ、スペーサ３０と外部端子１２，１３の配置される位置がほぼ同じであるので、半導体チップ２０−１〜２０−４が、半導体装置のほぼ中央に配置されることになり、樹脂封止持の溶融樹脂の流れを均一にすることが可能となる。
【００５５】
（７）  第１及び第３の半導体チップ２０−１，２０−３の端部である第１の辺２０−１ａ，２０−３ａを重なるように配置し、第２及び第４の半導体チップ２０−２，２０−４の端部である第１の辺２０−２ａ，２０−４ａを重なるように配置しているので、半導体装置の平面積を最小にすることが可能となる。
【実施例３】
【００５６】
図５（ａ）、（ｂ）は、本発明の実施例３を示す半導体チップ積層型の半導体装置の概略の構成図であり、同図（ａ）は全体の断面図、及び同図（ｂ）はダイパッド部分の平面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５７】
本実施例３の半導体チップ積層型の半導体装置が実施例１の半導体装置と異なる点は、第１の外部端子１２から内側の距離Ｌの位置と、第２の外部端子１３から内側の距離Ｌの位置との間に、ダイパッド１１を配置したことと、このダイパッド１１において半導体チップ２０−１，２０−２，・・・の重なる領域に、複数のスリット状の貫通孔１４を設けたことである。なお、貫通孔１４の形状は、方形、円形、三角形、星形等の種々の形状を採用できる。その他の構造及び製造方法は、実施例１と同様である。
【００５８】
本実施例３では、実施例１の効果に加え、ダイパッド１１において半導体チップ２０−１，２０−２，・・・の重なる領域に貫通孔１４を設けたので、次のような効果がある。
【００５９】
半導体装置の実装時等において、熱膨張により応力が発生する。図５に示すように、ダイパッド１１の端部１１ａから、第４の半導体チップ２０−４の端部である第１の辺２０−４ａが突出している場合は、この突出部にその応力が集中する傾向にある。しかし、ダイパッド１１に貫通孔１４を設けると、この貫通孔１４の近傍に応力が集中する。ダイパッド１１に貫通孔１４を設けた場合も、設けない場合も、半導体装置全体に発生する応力は変わらないが、貫通孔１４を設けると、その応力発生箇所を貫通孔１４の近傍に集中させることができる。なお、複数枚の半導体チップ２０−１，２０−２，・・・が積層される部分（即ち、重なる領域）に貫通孔１４を設けることで、複数枚の半導体チップ２０−１，２０−２，・・・に対して応力が掛かるので、貫通孔１４の近傍に応力が集中しても、１枚に掛かる応力を小さく抑えることが可能となり、半導体チップ２０−１，２０−２，・・・が割れる虞はない。このように、貫通孔１４を設けることにより、ダイパッド１１の端部１１ａから、第４の半導体チップ２０−４の端部である第１の辺２０−４ａを突出させても、この突出部に掛かる応力の集中による破壊等を防止でき、実施例１とほぼ同様の効果が得られる。
【００６０】
このような貫通孔１４は、実施例２のダイパッド１１に設けても、同様の作用、効果が得られる。
【００６１】
又、本実施例３では、第１の外部端子１２から距離Ｌの内側と、第２の外部端子１３から距離Ｌの内側との中央に、ダイパッド１１を配置しているので、均等構造によって機械的強度を向上できる。
【００６２】
なお、本発明は、上記実施例１〜３に限定されず、種々の変形が可能である。例えば、リードフレーム１０、半導体チップ２０−１〜２０−４、スペーサ３０等の形状、寸法、構造、材質、製造方法等は種々の変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１を示す半導体チップ積層型の半導体装置の概略の断面図である。
【図２】図１中の半導体チップ２０−１の概略の拡大構成図である。
【図３】図１中の第１、第２の半導体チップ２０−１，２０−２の電気的接続状態を示す拡大平面図である。
【図４】本発明の実施例２を示す半導体チップ積層型の半導体装置の概略の断面図である。
【図５】本発明の実施例３を示す半導体チップ積層型の半導体装置の概略の構成図である。
【符号の説明】
【００６４】
１０                                                          リードフレーム
１１                                                          ダイパッド
１１ａ，１１ｂ                                                端部
１２，１３                                                    外部端子
１４                                                          貫通孔
２０−１〜２０−４                                            半導体チップ
２０−１ａ，２０−１ｂ〜２０−１ｂ，２０−４ｂ                辺
２２−１〜２２−４                                            内部回路
２３−１〜２３−４，２４−１〜２４−４                        入出力回路
２５−１〜２５−４                                            配線
２６−１〜２６−４，２７−１〜２７−４，２８−１〜２８−４    電極パッド
３０                                                          スペーサ
３１                                                          ワイヤ
４０                                                          樹脂封止部材
【図１】
2006313798.tif 000003
【図２】
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【図３】
2006313798.tif 000005
【図４】
2006313798.tif 000006
【図５】
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