(57)【要約】【課題】歪みＳｉや歪みＳｉＧｅを利用して、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかる。【解決手段】絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層２２で形成され、ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１で形成されている。【選択図】図２
2006339309.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
【請求項２】
前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側の歪みＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、
前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に同一基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路の飛躍的性能向上は、スケーリング則に基づくＭＯＳＦＥＴの微細化により達成されてきたが、ゲート長が５０ｎｍ以下の領域に突入した現在、微細化による様々な問題が顕在化してきている。そのため、更なるＣＭＯＳ回路の性能向上には、チャネルの移動度を増大させる技術が必須となった。移動度を通常ＭＯＳＦＥＴから増大させる手段としては、チャネルを形成するＳｉに歪みを印加する方法やＳｉＧｅ（若しくはＧｅ）をチャネルに用いる方法が提案されている。
【０００３】
Ｓｉに歪みを印加する方法には主に、格子緩和したＳｉＧｅ上にＳｉをエピタキシャル成長させる方法とトランジスタ上に応力を及ぼす窒化膜を堆積させる方法がある。前者はＳｉに２軸の引っ張り歪みを、後者はゲート長方向に１軸の引っ張り歪みを与え、ｎＭＯＳＦＥＴの移動度増大に効果的である。しかしながら、上記の歪みでは、ｐＭＯＳＦＥＴの移動度増大が小さい、若しくは無いといった問題がある。
【０００４】
ｐＭＯＳＦＥＴの移動度増大には、チャネル材料に２軸圧縮歪みＳｉＧｅ（若しくはＧｅ）を用いる試みが古くから検討されており、ｎＭＯＳＦＥＴのチャネルは歪みＳｉ、ｐＭＯＳＦＥＴのチャネルは歪みＳｉＧｅとするＣＭＯＳ構造が提案されている（例えば、特許文献１参照）。しかしながら、２軸圧縮歪みＳｉＧｅでは、Ｇｅ組成を５０％以上にしないと２倍程度といった十分な移動度の増大は得られない。このような高Ｇｅ濃度チャネルを用いることは、ｎＭＯＳＦＥＴとの作り分け、結晶欠陥、リーク電流、ゲート絶縁膜界面特性、既存Ｓｉ−ＬＳＩプロセスとの整合性といった面での課題が大きい。
【特許文献１】特開２００１−１６０５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来、格子歪みにより移動度を向上させる従来のＣＭＯＳ構造では、Ｇｅ組成を増大させ、大きい歪みを印加しない限り、ｎ，ｐ両方で十分な移動度増大が得られないという問題があった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、歪みＳｉや歪みＳｉＧｅを利用して、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする。
【０００９】
また、本発明の別の一態様は、半導体装置の製造方法において、絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｎチャネル及びｐチャネルの各ＭＩＳトランジスタにおける歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わる半導体装置の概略構成を説明するためのもので、図１は平面図、図２は図１の矢視Ａ−Ａ’断面図である。
【００１３】
Ｓｉ基板１１上に形成されたＳｉ酸化膜（埋め込み絶縁層）１２上の一部に、格子緩和したＳｉＧｅ層２１が形成され、その上に歪みＳｉ層２２が形成されている。そして、この歪みＳｉ層２２にｎＭＯＳＦＥＴが構成されている。即ち、歪みＳｉ層２２上にゲート絶縁膜２３を介してゲート電極２４が形成され、ゲート電極２４の側面にゲート側壁絶縁膜２５が形成され、更に歪みＳｉ層２２にソース・ドレイン領域２６が形成されている。
【００１４】
また、Ｓｉ酸化膜１２上の一部に、ＳｉＧｅ層２１とは素子分離絶縁膜１５を挟んで歪みＳｉＧｅ層３１が形成され、この歪みＳｉＧｅ層３１にｐＭＯＳＦＥＴが構成されている。即ち、歪みＳｉＧｅ層３１上にゲート絶縁膜３３を介してゲート電極３４が形成され、ゲート電極３４の側面にゲート側壁絶縁膜３５が形成され、更に歪みＳｉＧｅ層３１にソース・ドレイン領域３６が形成されている。
【００１５】
ｎＭＯＳＦＥＴのチャネルは、格子緩和したＳｉＧｅ層２１上にエピタキシャル成長された２軸引っ張り歪みを有する歪みＳｉ層２２により形成され、ｐＭＯＳＦＥＴのチャネルは１軸圧縮歪みを有する歪みＳｉＧｅ層３１により形成される。図１の平面図に示すように、ｐＭＯＳＦＥＴの素子領域は素子領域長Ｌｐがチャネル幅Ｗｐより長くなっていることが特徴であり、チャネル幅Ｗｐは５μｍ以下とする。一方、ｎＭＯＳＦＥＴの素子領域のチャネル幅Ｗｎと素子領域長Ｌｎは共に５μｍ以下とする。なお、素子領域長Ｌｐは１０ｎｍ以上とする
ゲート絶縁膜２３，３３はＳｉＯ2 でもよいし、ＳｉＯ2 よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＴｉＯ2 ，Ｌａ2 Ｏ5 ，ＣｅＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＳｒＴｉＯ3 ，Ｐｒ2 Ｏ3 等がある。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたのもでもよい。また、ゲート電極２４，３４もポリＳｉ、ＳｉＧｅ、シリサイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタで必要な材料を適宜選択して用いればよい。ソース・ドレイン領域２６，３６には、ジャーマノシリサイド、若しくはシリサイドを用いる。
【００１６】
なお、本実施形態には示されていないが、ソース・ドレイン領域にＳｉをエピタキシャル成長させた後に電極を形成する、いわゆるエレベートソース・ドレイン構造をとることもでき、この場合は寄生抵抗の低減や短チャネル効果の抑制に有効である。
【００１７】
本実施形態に係わるＣＭＯＳ構造の作製手順を示すため、図３に主要工程の概略図を示す。
【００１８】
まず、図３（ａ）に示すように、埋め込み酸化膜１２上にＳｉ層（図示せず）を形成したＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に２軸の圧縮歪みを有する状態でＳｉＧｅ層１３を成長することにより歪みＳＧＯＩ基板を作製する。
【００１９】
歪みＳＧＯＩ基板は、ＳＯＩ（Si on Insulator）基板上にＳｉＧｅのエピタキシャル成長を行い、酸化濃縮法を利用して形成しても良いし（T. Tezuka，“A Novel Fabrication Technique of Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction for Sub-100 nm Strained Silicon-on-Insulator MOSFETs”, Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）、張り合わせＳＧＯＩ基板を用いても良く、その作製法に制限は無いが、ＳｉＧｅ層１３は２軸の圧縮歪みを有するものとする。
【００２０】
次いで、図３（ｂ）に示すように、周知のリソグラフィプロセスにより、ｎＭＯＳＦＥＴの素子領域をメサ加工する。
【００２１】
次いで、図３（ｃ）に示すように、例えば窒化膜１４で側面まで保護した後、１０００〜１３００℃で０．５ｈ以上の熱処理を行う。メサ加工した領域は熱処理による緩和が起こりやすくなるため、ｎＭＯＳＦＥＴ領域のみのＳＧＯＩを本工程で緩和させ、緩和ＳｉＧｅ層２１を得ることができる。また、この際の緩和には転位の導入が起こらない（T. Tezuka等“Dislocation-free relaxed SiGe-on-insulator mesa structures fabricated by high-temperature oxidation”，Journal of Applied Physics, 94, pp.7553-7559 (2003).）。ここで、点欠陥を導入することで緩和を促進させる目的で、熱処理前にＨ，Ｈｅ，Ｂ，Ｎ，Ａｒ，Ｓｉ，Ｇｅ，Ｘｅ等のイオン注入を行っても良い。
【００２２】
次いで、図３（ｄ）に示すように、ｐＭＯＳＦＥＴの素子領域をメサ加工する。このとき、チャネル幅方向は十分短く（例えば２μｍ）、チャネル長方向は十分長く（例えば１０μｍ）にする。その後、通常のＳＴＩ（Shallow Trench Isolation）工程を行うが、ＳＴＩ後、窒化膜１４が表面に残っている状態で再度熱処理を行っても良い。このような形状で、上記プロセスを経ることにより、チャネル幅方向のみに歪みが緩和し、チャネル長方向には歪みが残存した、１軸圧縮歪みＳｉＧｅ層３１を形成することできる。
【００２３】
ここで、ｐＭＯＳＦＥＴ領域のチャネル幅Ｗｐは短いほどＳｉＧｅ層を格子緩和するのに有利であり、Ｗｐを５μｍ以下にすれば格子歪みを容易に緩和させることができる。さらに、素子領域長Ｗｐを１０μｍ以上にすれば、格子歪みを確実に残すことができた。また、ｎＭＯＳＦＥＴ領域では、ＳｉＧｅ層を窒化膜１４で保護した後に熱処理により格子緩和するが、頼確実に格子緩和するためには、チャネル幅Ｗｎ及び素子領域長Ｌｎが５μｍ以下であるのが望ましい。
【００２４】
次いで、図３（ｅ）に示すように、ｎＭＯＳＦＥＴ領域の窒化膜１４を剥離し、ＳｉＧｅ層２１上に歪みＳｉ層２２をＣＶＤを用いて選択エピタキシャル成長させる。ｎＭＯＳＦＥＴ領域のＳＧＯＩは２軸に緩和しているため、２軸引っ張り歪みを有する歪みＳｉ層２１を形成することができる。
【００２５】
即ち、ｎＭＯＳＦＥＴ領域に２軸引っ張り歪みを有する歪みＳｉ層２２、ｐＭＯＳＦＥＴ領域に１軸圧縮歪みを有する歪みＳｉＧｅ層３１を形成することができる。
【００２６】
これ以降は図示しないが、通常のＣＭＯＳプロセスに従い、歪みＳｉ層２２上にｎＭＯＳＦＥＴを形成し、歪みＳｉＧｅ層３１上にｐＭＯＳＦＥＴを形成することにより、前記図１及び図２に示した、相補型のＭＯＳＦＥＴが完成することになる。
【００２７】
このように本実施形態によれば、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。例えば、Ｇｅ組成２０％という比較的小さい歪みであっても、双方で２倍程度の移動度増大が得られる。特に、ｐＭＯＳＦＥＴでは従来の２軸歪みでは移動度増大が小さいが、１軸歪みを印加することで効果的に移動度を増大させることが可能となる。
【００２８】
また、低Ｇｅ濃度で高い移動度増大が得られるため、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの作り分け、結晶欠陥、リーク電流、ゲート絶縁膜界面特性、既存Ｓｉ−ＬＳＩプロセスとの整合性といった面で従来技術より有利である。さらに、本実施形態によって形成されたＳＧＯＩ基板は、転位を含まない基板であるため、リーク電流の低減、信頼性の向上に寄与する。
【００２９】
なお、前記図１から分かるように、ｐＭＯＳＦＥＴ領域には素子領域として使用しない無駄な領域が多い。そこで、図４（ａ）に示すように、チャネル領域以外ではＳｉＧｅ層３１の素子領域の幅を広くしても良い。さらに、図４（ｂ）に示すように、チャネル幅の狭い複数のチャネルを平行に形成するようにしても良い。
【００３０】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図１と実質的に同様なので省略する。
【００３１】
本実施形態が先の第１の実施形態と異なる点は、ｐＭＯＳＦＥＴ側を、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１ではなく、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層３２で形成したことにある。
【００３２】
ｎＭＯＳＦＥＴのチャネルは、第１の実施形態と同様に、格子緩和したＳｉＧｅ層２１上にエピタキシャル成長された２軸引っ張り歪みを有する歪みＳｉ層２２である。一方、ｐＭＯＳＦＥＴ側では、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１上にＳｉ層３２がエピタキシャル成長されており、これによりＳｉ層３２には、チャネル幅方向に１軸引っ張り歪みが付与されている。従って、ｐＭＯＳＦＥＴのチャネルは１軸引っ張り歪みを有する歪みＳｉ層３２により形成される。
【００３３】
ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの素子領域長及びチャネル幅の長さの規定は第１の実施形態と同じである。
【００３４】
本実施形態に係わるＣＭＯＳ構造の作製手順を、前記図３及び図６を用いて説明する。
【００３５】
本実施形態の作製手順は、第１の実施形態で説明した図３（ｄ）まで、第１の実施形態の作製手順と同一であり、ｎＭＯＳＦＥＴの素子領域、ｐＭＯＳＦＥＴの素子領域を順次作製し、格子緩和したＳｉＧｅ層２１をｎＭＯＳＦＥＴ領域に、１軸圧縮歪みを有する歪みＳｉＧｅ層３１をｐＭＯＳＦＥＴ領域に形成する。
【００３６】
次いで、図６に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ両領域の窒化膜１４を剥離し、各々のＳｉＧｅ層２１，３１上にＳｉ層２２，３２をＣＶＤ法で選択エピタキシャル成長させる。ここで、ＳｉＧｅ層２１は格子緩和しているため、その上に形成されるＳｉ層２２には２軸の圧縮歪みが生じる。一方、ＳｉＧｅ層３１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層３２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、２軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸引っ張り歪みＳｉ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
【００３７】
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図５に示す構造が得られる。
【００３８】
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
【００３９】
また、ｐＭＯＳＦＥＴ側に関しては、前記図４（ａ）（ｂ）に示すような変形が可能である。
【００４０】
（第３の実施形態）
図７及び図８は、本発明の第３の実施形態に係わる半導体装置の概略構成を説明するためのもので、図７は平面図、図８は図７の矢視Ａ−Ａ’断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
本実施形態が先の第１の実施形態と異なる点は、ｎＭＯＳＦＥＴ側を、２軸圧縮歪みを有する歪みＳｉ層ではなく、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層４２で形成したことにある。
【００４２】
即ち、ｎＭＯＳＦＥＴのチャネルは、１軸圧縮歪みを有する歪みＳｉＧｅ層４１上にエピタキシャル成長された１軸引っ張り歪みを有する歪みＳｉ層４２で形成されている。また、ｐＭＯＳＦＥＴのチャネルは、第１の実施形態と同様に１軸圧縮歪みを有する歪みＳｉＧｅ層３１により形成される。
【００４３】
図７の平面図に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域は共に、素子領域長Ｌｎ，Ｌｐがチャネル幅Ｗｎ，Ｗｐより長くなっていることが特徴であり、チャネル幅Ｗｎ，Ｗｐは共に５μｍ以下とする。ゲート絶縁膜、ゲート電極、ソース・ドレイン領域については、第１の実施形態と同様である。
【００４４】
本実施形態に係わるＣＭＯＳ構造の作製手順を、図９を用いて説明する。
【００４５】
まず、図９（ａ）に示すように、第１の実施形態と同様にして歪みＳＧＯＩ基板を作製する。
【００４６】
次いで、図９（ｂ）に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域を同時にメサ加工し、ＳＴＩ工程を行う。ここで、素子領域は、チャネル長方向に長く、チャネル幅方向に短くする。ＳＴＩ後、図９（ｃ）に示すように、窒化膜１４が表面に残っている状態で熱処理を行っても良い。上記プロセスを経ることにより、チャネル幅方向のみに格子歪みが緩和し、チャネル長方向には格子歪みが残存した、１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１を形成することできる。
【００４７】
続いて、図１１に示すように、ｎＭＯＳＦＥＴ領域の窒化膜１４を剥離し、歪みＳｉＧｅ層４１上に歪みＳｉ層４２をＣＶＤで選択エピタキシャル成長させる。ＳｉＧｅ層４１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層４２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、１軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸圧縮歪みＳｉＧｅ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
【００４８】
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図７及び図８に示す構造が得られる。
【００４９】
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
【００５０】
また、本実施形態では、ｐＭＯＳＦＥＴ側だけではなく、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共に、前記図４（ａ）（ｂ）に示すような変形が可能である。
【００５１】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図７と実質的に同様なので省略する。
【００５２】
本実施形態が先の第３の実施形態と異なる点は、ｐＭＯＳＦＥＴ側を、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１ではなく、第２の実施形態と同様に、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層３２で形成したことにある。
【００５３】
即ち、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネルは共に、１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１上にエピタキシャル成長された１軸引っ張り歪みを有する歪みＳｉ層４２，３２で形成されている。
【００５４】
また、前記図７に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域は共に、素子領域長Ｌｎ，Ｌｐがチャネル幅Ｗｎ，Ｗｐがより長くなっていることが特徴であり、チャネル幅Ｗｎ，Ｗｐは５μｍ以下とする。ゲート絶縁膜、ゲート電極、ソース−ドレイン電極については、第１の実施形態と同様である。
【００５５】
本実施形態に係わるＣＭＯＳ構造の作製手順を、前記図９及び図１１を用いて説明する。
【００５６】
本実施形態の作製手順は、第３の実施形態で説明した図９（ｃ）まで、第３の実施形態の作製手順と同一であり、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域に１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１を形成する。
【００５７】
次いで、図１１に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの両領域の窒化膜１４を剥離し、歪みＳｉＧｅ層４１，３１上に歪みＳｉ層４２，３２をＣＶＤで選択エピタキシャル成長させる。ＳｉＧｅ層４１，３１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層４２，３２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、１軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸引っ張り歪みＳｉ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
【００５８】
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図７及び図８に示す構造が得られる。
【００５９】
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
【００６０】
また、本実施形態では第３の実施形態と同様に、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共に、前記図４（ａ）（ｂ）に示すような変形が可能である。
【００６１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、１つの素子領域中に１つのＭＯＳＦＥＴを形成することを前提としていたが、図１２に示すように、１つの素子領域中に複数のＭＯＳＦＥＴをアレイ上に形成させるような集積回路に対しても本発明は有用である。ここで、図中の５０は素子領域、５４はゲート電極、５５は素子分離絶縁膜を示している。
【００６２】
また、実施形態ではゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴについて説明したが、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造に適用することも可能である。さらに、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴは必ずしも相補型に形成する必要はなく、本発明は同一基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴを形成した構造に適用することができる。
【００６３】
また、ＭＯＳＦＥＴはいわゆるＦｉｎ型ＭＯＳＦＥＴやＴｒｉゲート型ＭＯＳＦＥＴを適用することが可能である。
【００６４】
図１３（ａ）は第１の実施形態の応用としてなるＦｉｎ型ＭＯＳＦＥＴの断面模式図である。支持基板１１上の埋め込み酸化膜１２上の一部に、緩和ＳｉＧｅ層２１と例えばシリコン窒化膜からなるキャップ層２８が積層され、ＳｉＧｅ層２１の周囲に歪みＳｉ層２２がエピタキシャル成長されている。そして、ゲート絶縁膜２３とゲート電極２４を形成することにより、Ｆｉｎ型のｎＭＯＳＦＥＴが構成されている。また、酸化膜１２上の一部に１軸ひずみＳｉＧｅ層３１と例えばシリコン窒化膜からなるキャップ層３８が積層され、さらにゲート絶縁膜３３とゲート電極３４を形成してＦｉｎ型ｐＭＯＳＦＥＴで構成されている。
【００６５】
図１３（ｂ）は第１の実施形態の応用としてなるＴｒｉゲート型ＭＯＳＦＥＴの断面模式図である。図１３（ｂ）は図１３（ａ）に対し、ＳｉＧｅ層２１の上部にも歪みＳｉ層２２、ゲート絶縁膜２３、そしてゲート電極２４が形成されている。さらに、ＳｉＧｅ層３１の上部にも、ゲート絶縁膜３３及びゲート電極３４が形成されている。
【００６６】
これらＦｉｎ型ＭＯＳＦＥＴ或いはＴｒｉゲート型ＭＯＳＦＥＴにおいても、本発明による移動度増大の効果が得られる。さらに、素子領域の配置によってチャネルとなる面の面方位が変えられることから、より高い電流駆動能力が得ることが可能となる。つまり、例えば（１００）面からなるウエハに対し、素子領域の配置によってＦｉｎ若しくはＴｒｉゲートのチャネルが形成される素子領域の側面の面方位を変えて、例えばチャネルとなる半導体層の側面の面方位を（１１０）面にすると、ｐＭＯＳＦＥＴは移動度の向上若しくは不純物拡散の抑制されることによるソース・ドレイン拡散層の寄生抵抗の低下によって電流駆動能力の増大、さらに短チャネル効果の抑制の効果が得られる。なお、これらＦｉｎ型、Ｔｒｉゲート型は第１の実施形態に限らず他の実施形態においても適用可能である。
【００６７】
また、本発明の特徴をまとめると、次のようになる。
【００６８】
（１）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
【００６９】
（1-2） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００７０】
（1-3） 前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側の歪みＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
【００７１】
（1-4） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
【００７２】
（1-5） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、前記絶縁膜上に薄壁状に形成され格子歪みが緩和されたＳｉＧｅ層の両側に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、前記絶縁膜上に薄壁状に形成され、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００７３】
（1-6） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、前記絶縁膜上に薄壁状に形成された格子歪みが緩和されたＳｉＧｅ層の上面及び両側面に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、前記絶縁膜上に薄壁状に形成され、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００７４】
（２）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、
前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００７５】
（2-2） 前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
【００７６】
（2-3） 前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層の格子歪みを緩和する工程として、前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層を島状に加工し、該ＳｉＧｅ層の表面を窒化膜で保護した後に、前記熱処理を施す。
【００７７】
（３）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成されていることを特徴とする半導体装置。
【００７８】
（3-2）・前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
【００７９】
（3-3）・前記ｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００８０】
（3-4）・前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
【００８１】
（3-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
【００８２】
（４）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより該ＳｉＧｅ層の格子歪みを緩和する工程と、
前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｐチャネルＭＩＳトランジスタ形成領域の、１軸圧縮歪みを有する前記ＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００８３】
（4-2）・前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
【００８４】
（4-3） 前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層の格子歪みを緩和する工程として、前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層を島状に加工し、該ＳｉＧｅ層の表面を窒化膜で保護した後に、前記熱処理を施す。
【００８５】
（５）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルがチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
【００８６】
（5-2）・前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
【００８７】
（5-3）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側の各ＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００８８】
（5-4）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
【００８９】
（5-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
【００９０】
（６）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を選択的にエッチングすることにより、ｎチャネルＭＩＳトランジスタ形成領域及びｐチャネルＭＩＳトランジスタ形成領域に、前記ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域側の１軸圧縮歪みを有する歪みＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域側の１軸圧縮歪みを有する歪みＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００９１】
（6-2）・前記ＳｉＧｅ層に１軸圧縮歪みを残す工程として、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
【００９２】
（７）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記各トランジスタのチャネルが共にチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成されていることを特徴とする半導体装置。
【００９３】
（7-2）・前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタの各チャネルが形成される歪みＳｉ層は、それぞれ、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
【００９４】
（7-3）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側の各ＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
【００９５】
（7-4）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
【００９６】
（7-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
【００９７】
（８）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を選択的にエッチングすることにより、ｎチャネルＭＩＳトランジスタ形成領域及びｐチャネルＭＩＳトランジスタ形成領域に、前記ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル幅方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＯＳトランジスタ形成領域の、１軸圧縮歪みを有する前記ＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域側の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域側の歪みＳｉ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００９８】
（8-2）・前記ＳｉＧｅ層に１軸圧縮歪みを残す工程として、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す平面図。
【図２】第１の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。
【図３】第１の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。
【図４】第１の実施形態の変形例を示す断面図。
【図５】第２の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。
【図６】第２の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。
【図７】第３の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す平面図。
【図８】第３の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。
【図９】第３の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。
【図１０】第４の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。
【図１１】第４の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。
【図１２】本発明の変形例を示す平面図。
【図１３】本発明の変形例の概略構成を示す断面図。
【符号の説明】
【０１００】
１１…Ｓｉ基板
１２…Ｓｉ酸化膜（埋め込み絶縁装置）
１３…歪みＳｉＧｅ層
１４…窒化膜
１５…素子分離用絶縁膜
２１…格子緩和ＳｉＧｅ層
２２…２軸引っ張り歪みＳｉ層
２３，３３…ゲート絶縁膜
２４，３４…ゲート電極
２５，３５…ゲート側壁絶縁膜
２６，３６…ソース・ドレイン領域
２８，３８…キャップ層
３１，４１…１軸圧縮歪みＳｉＧｅ層
３２，４２…１軸引っ張り歪みＳｉ層
５０…素子領域
５４…ゲート電極
５５…素子分離絶縁膜
【図１】
2006339309.tif 000003
【図２】
2006339309.tif 000004
【図３】
2006339309.tif 000005
【図４】
2006339309.tif 000006
【図５】
2006339309.tif 000007
【図６】
2006339309.tif 000008
【図７】
2006339309.tif 000009
【図８】
2006339309.tif 000010
【図９】
2006339309.tif 000011
【図１０】
2006339309.tif 000012
【図１１】
2006339309.tif 000013
【図１２】
2006339309.tif 000014
【図１３】
2006339309.tif 000015