(57)【要約】【課題】  簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供する。【解決手段】  遅延回路の各段遅延信号をゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。基準周波数信号の１周期間での上記リングオシレータの発振出力のカウンタ出力とＸ倍指定値との比較結果により第１レジスタで上記デコーダの入力信号を形成する。第１動作モードで上記制御回路の代表比較結果に対応してバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記比較結果により上記入力信号に対して＋１又は−１とする。【選択図】  図１
2006324828.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給された基準周波数信号に対してＸ倍された第１クロックを形成するクロック生成回路を内蔵し、
上記クロック生成回路は、
最小遅延回路が複数段縦列接続されてなる遅延回路と、
上記遅延回路の各段の遅延出力信号をそれぞれ選択するゲート手段と、
上記ゲート手段を通した遅延出力信号を上記遅延回路の初段側に帰還してリングオシレータを構成する帰還回路と、
上記ゲート手段のうち１つのゲート手段の選択信号を形成するデコーダと、
上記デコーダに供給される入力信号を形成する第１レジスタと、
上記リングオシレータの発振出力信号を計数するカウンタと、
上記基準周波数信号の１周期間での上記カウンタの計数出力と上記Ｘ倍に対応した指定値との大小比較して、上記第１レジスタの入力信号を形成する制御回路とを備え、
第１動作モードでは、上記第１レジスタの判定ビットを論理１にし、それ以下の下位ビットを論理０にし、上記判定ビットを上記制御回路の大小比較結果に対応して論理１又は論理０を設定するという動作を最上位ビットから最下位ビットまで繰り返して上記リングオシレータの初期周波数制御を行い上記第１クロックを生成することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記遅延回路の各段の遅延出力信号に対応したビットを持ち、上記デコーダで形成された選択信号を受けて、上記ゲート手段に選択信号を伝える第２レジスタを更に備えてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記最小遅延回路は、２段のインバータ回路からなり、
上記ゲート手段は、トライステートインバータ回路からなり、
上記帰還回路は、
上記各トライステートインバータ回路の出力端子を共通接続する第１配線と、
上記第１配線に入力端子が接続されて上記第１クロックを形成する出力インバータ回路と、
上記出力インバータ回路の出力信号を抑止信号に対応して上記遅延回路を構成する初段のインバータ回路の入力端子に帰還する論理ゲート回路とを含み、
上記第１動作モードでは、上記抑止信号によって各遅延段の出力信号をすべてロウレベルにした後に帰還ループが形成されて発振動作が開始されて、上記カウンタの計数動作及び上記制御回路による大小比較結果が第１レジスタに入力され、
上記第１動作モード後に上記制御回路の大小比較結果に対応して上記第１レジスタに設定された最下位ビットに対して＋１又は−１を加えて上記第１レジスタの値を更新させてリングオシレータの周波数制御を行う第２動作モードを更に備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記最小遅延回路は、一方の入力が入力端子とされ、他方の入力が抑止端子とされる２入力の第１ゲート回路と、上記第１ゲート回路の出力信号を一方の入力に受ける第２ゲート回路により構成され、他方の入力には、所定信号が供給されてインバータ回路として動作する第２ゲート回路から構成され、
上記抑止端子には、上記デコーダにより形成された抑止信号が供給され、
上記ゲート手段は、トライステートインバータ回路からなり、
上記帰還回路は、
上記各トライステートインバータ回路の出力端子を共通接続する第１配線と、
上記第１配線に入力端子が接続されて上記第１クロックを形成する出力インバータ回路と、
上記出力インバータ回路の出力信号を上記遅延回路の初段第１ゲート回路の上記入力端子に帰還する経路とを含み、
上記デコーダは、上記選択信号に対応した第１レジスタのビットを含んで入力側に配置された最小遅延回路を活性化させるよう抑止信号を形成し、上記ビットよりも出力側に配置される最小遅延回路を非活性化させる抑止信号を形成することを特徴とする半導体集積回路装置。
【請求項５】
請求項２又は３において、
上記第１クロックは、上記Ｘ倍は２の巾乗倍され、
上記基準周波数信号は、時計用振動子で形成されたものであり、第２クロックとして用いられるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば時計用等の低周波基準周波数信号に対応した第１クロックと、それよりも高周波数の第２クロックを形成するクロック生成回路を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
可変遅延回路でリングオシレータを構成し、基準周波数の逓倍されたクロックを生成するクロック発生器がIEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 7, JULY 1996 により提案されている。また、時計用の基準周波数信号をＰＬＬ回路で逓倍してＣＰＵ等のクロックを形成するものとして特開２００２−０９１６０６公報がある。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 7, JULY 1996
【特許文献１】特開２００２−０９１６０６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
非特許文献１では可変遅延回路をカウンタ対応構成９ビットとしている。つまり、９ビットの２進数に対応された５１２個の単位遅延段を縦列接続し、１段から５１２段までのいずれか１つ選択する。例えば、２０ns（ナノ秒）の調整範囲での可変遅延回路を所望周波数に調整するシーケンスは、上記遅延段の中点を基準にして遅延段を１段ずつ増加又は減少させる。遅延回路の分解能５０ps（ピコ秒）と仮定すると最大で約２００シーケンスとなる。１シーケンス＝１基準クロックとすると２００基準クロックサイクルと推定できる。上記基準クロックの周波数が例えば時計用の約３２ＫＨｚのように極端に低い場合には、その影響を著しく受けて必要な周波数のクロックを得るまでの間が長くなるシステムウエイトの悪化となる。このため、例えばシステムウエイトの短縮化が要求される携帯電話機等には不向きとなる。
【０００４】
特許文献１のようにＰＬＬ回路を用いた場合、ループフィルタの時定数を上記時計向の低い周波数に対応して極めて大きくしなければならず、半導体集積回路に形成されるキャパシタの素子面積が増大したり、消費電力も増大したりするなど現実的ではない。
【０００５】
この発明の目的は、簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。最小遅延回路が複数段縦列接続されてなる遅延回路の各段遅延信号をそれぞれゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。上記基準周波数信号の１周期間での上記リングオシレータの発振信号のカウンタ出力とＸ倍指定値との大小比較結果により第１レジスタで形成された入力信号を上記デコーダに伝える。第１動作モードで第１レジスタの判定ビットを論理１にし、それ以下の下位ビットを論理０にし、上記判定ビットを上記制御回路の大小比較結果に対応して論理１又は０を設定するという動作を最上位ビットから最下位ビットまで繰り返すというバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記第１動作モード後に上記第１レジスタの出力に上記制御回路の大小比較結果に対応して＋１又は−１を加えて上記入力信号を形成する。
【発明の効果】
【０００７】
デジタル回路の採用による高集積化とバイナリスキャンによる高逓倍クロックの高速安定を実現できる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体集積回路装置に設けられるクロック生成回路の一実施例のブロック図が示されている。外部端子ＸＴ１とＸＴ２には、時計用水晶振動子ＸＴＬが接続される。発振回路ＯＳＣは、上記水晶振動子による３２．７６８ＫＨｚのような低い周波数の基準クロックＣＫＲＥＦを形成する。この基準クロックＣＫＲＥＦは、特に制限されないが、半導体集積回路装置に搭載される図示しないタイマー回路に供給されるクロックＣＫＯＵＴ２として時刻及びカレンダー機能を実現するために用いられる。
【０００９】
この実施例のクロック生成回路は、上記基準クロックＣＫＲＥＦを高逓倍して上記半導体集積回路装置に搭載されるＣＰＵ等のようなクロックＣＫＯＵＴ１を形成する。リングオシレータは、例えば５１２段の遅延出力が選択的に出力させられるような可変遅延回路の出力を入力に帰還させて発振動作を行う。このリングオシレータの発振出力がクロックＣＫＯＵＴ１として図示しないＣＰＵ等のシステムクロックとされる。上記クロックＣＫＯＵＴ１は、特に制限されないが、外部端子ＸＭから供給された逓倍信号に対応して上記基準クロックＣＫＲＥＦを逓倍され周波数になるように制御される。
【００１０】
上記外部端子ＸＭから供給された逓倍信号は、ＸＭ進カウンタに入力される。このＸＭ進カウンタは、例えば上記逓倍信号を初期値とするダウンカウンタ動作を行う。タイミングジェネレータは、上記クロックＣＫＯＵＴ１と上記基準クロックＣＫＲＥＦとを受けて、上記基準クロックＣＫＲＥＦの１周期に対応し上記クロックＣＫＯＵＴ１に同期したタイミング信号を形成する。このタイミング信号は、上記ＸＭ進カウンタの計数出力を受けるステータスコントローラ及び遅延レジスタのクロック端子に供給される。演算器は、動作モード等に応じて上記ＸＭ進カウンタのアンダーフローの有無、あるいは計数出力と上記逓倍信号との大小比較に対応した演算を行う。この演算器の大小比較出力は、遅延レジスタの初期値設定に用いられ、かかる初期値設定後には遅延レジスタの出力に対して上記大小比較結果に対応した＋１又は−１の演算を行う。上記遅延レジスタの出力信号は、デコーダに供給されてリングオシレータの遅延段の中の１つの選択信号及び後述するような抑止信号を形成し、段数切替レジスタに供給する。この段数切替レジスタは、リングオシレータに対して段数選択を行う選択信号及び抑止信号を供給する。
【００１１】
上記ステータスコントローラは、特に制限されないが、上記遅延レジスタの初期値設定、言い換えるならば、電源投入後やシステムリセット後にリングオシレータを所望周波数に最初に調整する第１動作モードでの演算器の動作設定、上記最初の周波数調整後での電源変動や温度変化等に対するリングオシレータの周波数修正を行う第２動作モードでの演算器の動作設定を行う。上記第１動作モードでは、使用するリングオシレータの回路形式により、複数のステートが区別され、それに対応した制御信号が形成される。
【００１２】
図２には、この発明に係るリングオシレータの一実施例の回路図が示されている。この実施例では、インバータ２段を最小基本単位（単位遅延段）として、例えば９ビットの２進信号で選択信号が形成される場合には、上記５１２通りの遅延出力を形成するように構成される。上記第１段から第ｍ段の各々の遅延出力は、トライステートインバータ（又はクロックドインバータ回路）ＣＮ１〜ＣＮｍの入力端子に供給される。これらトライステートインバータ（又はクロックドインバータ回路）ＣＮ１〜ＣＮｍの出力端子は共通に接続されてワイヤードオア論理が採られる。これらのトライステートインバータ回路ＣＮ１〜ＣＮｍのうちいずれか１つが動作状態となり、他は非動作（出力ハイインピーダンス）状態となって、いずれか１つの遅延段の遅延信号が取り出される。
【００１３】
上記選択された遅延信号は、出力インバータ回路Ｎ１を通して出力され、抑止信号により制御されるナンド（ＮＡＮＤ）ゲート回路Ｇ１により反転されて初段（第１段）の遅延段の入力に帰還される。このようにして、上記選択された遅延信号の遅延時間及び上記出力インバータ回路Ｎ１とゲート回路Ｇ１の遅延時間に対応した周期で発振するリングオシレータが構成され、上記出力インバータ回路Ｎ１の出力信号がクロック信号ＣＫＯＵＴ１として用いられる。
【００１４】
上記トライステートインバータ回路ＣＮ１〜ＣＮｍの選択信号をレジスタ制御下で対応付け、段数を２の巾乗段で構成すると、レジスタと遅延時間（すなわち周波数）に対応関係が発生し、ロック周波数サーチにバイナリサーチを適用する事が可能となる。つまり、後述するように最上位ビットを１にしそれ以下の下位ビットを０にし、上記遅延段の中点を指定してリングオシレータを発振させ、その周波数が目標の周波数よりも高いか低いかで上記最上ビットＸの０又は１を確定し、以下順次に同様な動作を行うといういうバイナリサーチにより、９回の周波数比較で目標周波数にすることができる。
【００１５】
しかしながら、上記遅延回路では選択信号に対応した遅延段以降の遅延段でも引き続き遅延信号を形成している。つまり、図３のタイミング図に示したように、第ｎ段を選択している場合において、それよりも後段の例示的に示されている第ｎ＋１段、第ｎ＋Ｂ段でも遅延信号が形成されている。したがって、上記第ｎ段での遅延信号では目標の周波数よりも高いと判定された場合には、それよりも遅くするために例えば第ｎ＋Ｂ段に切り替えられる。すると、第ｎ＋Ｂ段の遅延信号を選択すると、前記通過中パルスが出力されてしまい想定していない不正パルスループが発生し続けるという問題が生じる。
【００１６】
この実施例では、上記のような不正パルスループを取り除く為に、上記遅延段の切り替え時においては、抑止信号が“０”（論理０）にされる。これにより、ゲート回路Ｇのゲートが閉じられリングオシレータの帰還ループが遮断されて、ゲート回路Ｇ１の出力信号の“１”（論理１）に対応して各段遅延段１〜ｍをすべて“１”に設定することができる。この後に、上記遅延段の切り替えを行い、上記抑止信号に“１”に戻すことにより、リングオシレータを切り替えられた遅延段の遅延信号に対応して発振させることができる。
【００１７】
図４には、図２のリングオシレータを用いた場合のロック周波数サーチを説明するための波形図が示されている。この実施例では、上記ロック周波数サーチにバイナリサーチが適用される。電源投入時のパワーオンリセットやシステムリセットが解除されると、そのときの基準クロックＣＫＲＥＦの第１サイクルはステータスコントローラによりリセット解除サイクルとされる。このときに、前記図１の遅延レジスタには初期値として“１００００００００”がセットされる。
【００１８】
上記基準クロックＣＫＲＥＦの第２サイクルにおける前半サイクル間は、上記ステータスコントローラによりリングオシレータの停止とされて上記抑止信号が“０”にされる。これにより、上記各段遅延段１〜ｍをすべて“１”に初期設定することができる。上記基準クロックＣＫＲＥＦの第２サイクルにおける後半サイクル間は、上記ステータスコントローラによりリングオシレータの安定待とされて上記抑止信号が“１”に戻される。これにより、図２の上記リングオシレータは、上記遅延レジスタの設定値“１００００００００”に対応した発振動作を開始する。
【００１９】
上記基準クロックＣＫＲＥＦの第３サイクルにおいて、上記ステータスコントローラにより周波数比較とされて上記リングオシレータにより形成されたクロックＣＫＯＵＴ１が図１のカウンタにより計数される。上記カウンタは、例えば目標の周波数に対応した逓倍数が初期値としてダウン計数動作を行うので、上記リングオシレータの発振周波数が上記目標の周波数よりも高いとアンダーフローが生成され、ステータスコントローラを介して演算器に伝えられて遅延レジスタの最上位ビットＸが“１”に確定する。上記リングオシレータの発振周波数が上記目標の周波数よりも低いと、アンダーフローが生成されない。これがステータスコントローラを介して演算器に伝えられて上記選択信号の上記最上位ビットＸが“０”に確定する。
【００２０】
上記基準クロックＣＫＲＥＦの第４サイクルにおいて、遅延量更新が行われて上位第２ビットが“１”にされる。上記ステータスコントローラは、再び前記第２サイクルと同様に前半サイクル間、リングオシレータを停止するよう上記抑止信号を“０”にし、後半サイクル間、リングオシレータが上記遅延量更新による設定値“Ｘ１０００００００”での発振動作の安定待とされる。そして、前記同様にして上記設定値“Ｘ１０００００００”による発振周波数が上記目標の周波数よりも高いと上位第２位ビットＸが“１”に確定し、低いと上位第２位ビットＸが“０”に確定する。このように、最下位ビットまで順次に繰り返して行われてロック周波数サーチが終了する。
【００２１】
図２のようなリングオシレータを用いた場合には、それを制御する信号としては基準クロックＣＫＲＥＦを用いるのが妥当であり、バイナリサーチの１調整シーケンスに発振停止（不正パルスループクリア）／安定待と周波数比較との２サイクル×基準クロックの構成となる。したがって、前記のように９ビットでの逓倍指定を行うときには、９×２×基準クロックによりロック周波数サーチを実施することができる。これにより、前記非特許文献１に比べて大幅な時間短縮化を図ることができる。
【００２２】
電源変動や温度変化によるリングオシレータの周波数補正は、上記周波数比較結果により遅延レジスタの値を＋１又は−１のように更新する。つまり、前記周波数比較結果に対応して演算器により遅延レジスタの設定値に＋１又は−１の演算を行って更新させる。このように遅延量更新には最小遅延時間に限定することにより、前記不正パルスループが問題にならないし、上記電源変動や温度変化による周波数変動は元々小さいのでそれに対応した周波数補正を行うようにすることができる。
【００２３】
図５には、この発明に係るリングオシレータの他の一実施例の回路図が示されている。この実施例では、２入力のナンドゲート（ＮＡＮＤ）２段を最小基本単位（単位遅延段）として用いる。入力側のナンドゲート回路には、一方の入力が遅延用とされ他方の入力が抑止用とされる。出力段のナンドゲート回路は、一方の入力が遅延用とされ他方の入力に論理１が固定的に供給されてインバータ回路として動作させられる。それ故、後段側のナンドゲート回路は、インバータ回路に置き換えるものであってもよい。
【００２４】
前記同様に例えば９ビットの２進信号で選択信号が形成される場合には、上記５１２通りの遅延出力を形成するように上記最小基本単位が構成される。そして、選択された１つの遅延信号は、出力インバータ回路Ｎ１を通してクロックＣＫＯＵＴ１として出力されるとともに、インバータ回路Ｎ２により反転されて第１段目の最小基本単位の入力に帰還される。上記各遅延段を選択するために前記同様にトライステートインバータ回路ＣＮ１〜ＣＮｍが設けられる。これらトライステートインバータＣＮ１〜ＣＮｍの出力端子は共通に接続されてワイヤードオア論理が採られる。これらのトライステートインバータ回路ＣＮ１〜ＣＮｍのうちいずれか１つが動作状態となり、他は非動作（出力ハイインピーダンス）状態となって、いずれか１つの遅延段の遅延信号が取り出される。
【００２５】
この実施例の遅延回路においては、図６のタイミング図に示したように、第ｎ段を選択している場合において、上記第ｎ段を含めてそれよりも前段（第１段〜第ｎ段）の最小基本単位の入力側のナンドゲート回路の抑止信号を全てがハイレベルにされてインバータ回路としての動作して遅延させるが、上記第ｎ段よりも後段（第ｎ＋１段〜第ｍ段）の最小基本単位の入力側のナンドゲート回路の抑止信号が全てロウレベルにされる。このようにして、例示的に示されている第ｎ＋１段、第ｎ＋Ｂ段では遅延信号が形成されないでロウレベル固定される。したがって、上記第ｎ段での遅延信号では目標の周波数よりも高いと判定された場合に、それよりも遅延時間を長くするために例えば第ｎ＋Ｂ段に切り替えても、上記のようにロウレベルになっているから前記図３のような通過中パルスが出力されることがない。
【００２６】
つまり、前記のようにナンドゲート回路で構成した遅延回路を用いて、第ｎ段から第ｎ＋Ｂ段へ切り替える場合、遅延量を切り替える前は抑止信号を第１段から第ｎ段まで全てに“１”にして、第ｎ＋１段以降全てに“０”を入力する。そして、遅延量更新により選択信号を第ｎ段を“１→０”に、第ｎ＋Ｂ段を“０→１”に切り替えると同時に抑止信号を第１段〜第ｎ＋Ｂ段まで全てに“１”にし、第ｎ＋Ｂ＋１段以降全てに“０”を入力する。このようにすると、切り替え元第ｎ段目の電位は“０”で、切り替え先の第ｎ＋Ｂ段目の電位も“０”である為に、“０→０”状態にて遅延段数が更新され不正パルスループは発生しない。また、信号を伝播させないゲート段数分の消費電力節約も図れる。
【００２７】
図７には、図５のリングオシレータを用いた場合のロック周波数サーチを説明するための波形図が示されている。この実施例でも、上記ロック周波数サーチにバイナリサーチが適用される。電源投入時のパワーオンリセットやシステムリセットが解除されると、そのときの基準クロックＣＫＲＥＦの第１サイクルはステータスコントローラによりリセット解除サイクルとされる。このときに、前記図１の遅延レジスタには初期値として“１００００００００”がセットされる。そして、リングオシレータは、上記遅延レジスタの初期設定に対応して発振動作を行う。
【００２８】
上記基準クロックＣＫＲＥＦの第２サイクルにおいて、上記ステータスコントローラにより周波数比較とされて上記リングオシレータにより形成されたクロックＣＫＯＵＴ１が図１のカウンタにより計数される。上記カウンタは、例えば目標の周波数に対応した逓倍数が初期値としてダウン計数動作を行うので、上記リングオシレータの発振周波数が上記目標の周波数よりも高いとアンダーフローが生成され、ステータスコントローラを介して演算器に伝えられて遅延レジスタの最上位ビットＸが“１”に確定する。上記リングオシレータの発振周波数が上記目標の周波数よりも低いと、アンダーフローが生成されない。これがステータスコントローラを介して演算器に伝えられて上記選択信号の最上位ビットＸが“０”に確定する。
【００２９】
上記基準クロックＣＫＲＥＦの第３サイクルにおいて、上記最上位ビットＸと上位第２ビット１とする遅延量更新（“Ｘ１０００００００”）が行われ、リングオシレータの発振周波数の更新が行われる。この発振周波数に対応したクロックＣＫＯＵＴ１はカウンタにより計数されて、かかる第３サイクルでの計数値に対応したリングオシレータの発振周波数が上記目標の周波数よりも高いとアンダーフローが生成され、ステータスコントローラを介して演算器に伝えて遅延レジスタの上位第２位ビットＸの“１”が確定する。上記リングオシレータの発振周波数が上記目標の周波数よりも低いと、アンダーフローが生成されない。これがステータスコントローラを介して演算器に伝えられて上記選択信号の上位第２位ビットＸが“０”に確定する。このような動作を最下位ビットまで順次に繰り返して行われてロック周波数サーチが終了する。
【００３０】
図５のようなリングオシレータを用いた場合にも、それを制御する信号としては基準クロックＣＫＲＥＦを用いるのが妥当であり、バイナリサーチの１調整シーケンスは１サイクル×基準クロックの構成となる。したがって、前記のように９ビットでの逓倍指定を行うときには、９×基準クロックによりロック周波数サーチを実施することができる。これにより、前記図２のリングオシレータを用い場合よりも更にロック周波数サーチの時間短縮化を図ることができる。
【００３１】
この実施例では、上記のように１調整シーケンスが基準クロックの１周期に対応しているので、演算器により遅延レジスタと上記カウンタの計数値との差分ΔＸを得て、上記遅延レジスタの値にΔＸを加算又は減算した遅延量更新値をセットするようにしてもよい。つまり、ΔＸは前記のように＋１又は−１のような１ビットに限定され必要はなく、上記差分ΔＸが＋“１０”，−“１０”であるときには、補正量を−“１０”，＋“１０”のような複数ビットにして周波数調整量を大きくするようにしてもよい。この構成では、何等かの原因で発振周波数が大きく変動した場合でも直ちに修正することができる。
【００３２】
図８には、この発明が適用された携帯電話機の一実施例のブロック図が示されている。マイク（送話器）、スピーカ（受話器）に対応して音声インターフェイスが設けられる。アンテナに対応して送信電波を出力し、受信電波を入力する高周波インターフェイスが設けられる。信号処理（ベースバンド）を行うマイクロプロセッサ、ＤＳＰ（デジタル・シグナル・プロセッサ）及びＡＳＩＣ（論理回路）及びデータを記憶するメモリ回路が設けられる。メモリ回路は、スタティック型ＲＡＭや不揮発性メモリ（フラッシュメモリ）が用いられる。
【００３３】
そして、前記説明した液晶コントローラ（ＬＳＩ）と液晶パネルが設けられて必要な表示動作が行われる。なお、ダイヤル入力や文字入力のためのスイッチ（ボタンや動作モードの切り替えを行うスイッチ（ボタン）は、ベースバンド部に含まれる。このような携帯電話装置では、液晶コントローラにおいて、その表示動作やロジック部の動作に必要なクロックが発振回路１で形成され、液晶用電源回路、つまりは昇圧回路のためのクロックを形成するクロック生成回路ＣＫＧ２、ＣＫＧ３が設けられる。そして、マイクロプロッサにも、その動作に必要なクロックを形成するＣＫＧ１が設けられる。
【００３４】
このように液晶表示動作を行うために、この実施例の携帯電話機では、３つのクロック生成回路ＣＫＧ１〜ＣＫＧ３が設けられる。それぞれのＣＫＧ１〜ＣＫＧ３の発振周波数は、それぞれの回路動作に応じて最適なものを選ぶことにより、全体としての簡素化と低消費電力を図ることができる。つまり、仮に、マイクロプロセッサのクロックを分周してコントローラのクロックを生成し、さらにそれを分周して昇圧パルスを形成すると、クロック生成回路は１個でよいが、大きな分周比での分周動作のために回路規模が大きくなるばかりか、かかる分周回路での消費電流が増大すること、時計用の基準クロックを形成する発振回路が必要となるという問題を有する。
【００３５】
この実施例の携帯電話機では、上記のような各クロック生成回路ＣＫＧ１〜ＣＫＧ３を時計用の基準クロックを用いて形成すると、時刻やカレンダー機能を上記安価な振動子を用いた発振回路の基準クロックを利用し、それぞれに適合した周波数のクロックを形成することにより全体としての消費電力を大幅に低減でき、表示動作の安定化とそれを動作させる電池電源の寿命を長くすることができる。例えば、ベースバンド部と液晶コントローラとをそれぞれ１つの半導体集積回路装置で構成し、上記ベースバンド部を構成する半導体集積回路装置に前記図１のような発振回路ＯＳＣを搭載し、その発振信号を液晶コントローラを構成する半導体集積回路装置のクロック生成回路ＣＫＧ２，ＣＫＧ３の動作に必要な基準クロックを供給する。
【００３６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。周波数比較動作は、上記のようなダウンカウンタのアンダーフローの有無を利用するもの他、計数値と目標値とのデジタル的な大小比較により行うようにするものであってもよい。前記リングオシレータの選択信号と抑止信号は、デコーダで形成したものを直接に供給するものであってもよい。この場合には、デコーダの前段にデータをラッチさせるレジスタ又は記憶回路を設けるようにすればよい。このように、遅延回路を用いたリングオシレータの周波数が設定された目標値に対応させて最適な遅延段を選択する制御回路は、種々の実施形態を採ることができる。
【００３７】
上記トライステートインバータ回路は、ゲート回路に置き換えるものであってもよい。ただ、ゲート回路を用いた場合には例えば前記のように５１２の遅延段のうちいずれか１つを選ぶための論理段数が増加するので、ワイヤードオア論理を利用できるトライステートインバータ回路のようにワイヤードオア論理を利用する回路を用いることが回路の簡素化を図る上で有利である。上記基本クロックは、前記時計用の約３２ＫＨｚを形成する発振回路で形成されたものを用いるもの他、例えば商用周波数のようにより低い基準周波数を入力するものであってもよい。このように発明は、高い周波数のクロックを低い周波数の基準クロックを用いて形成するものに広く適用できる。この発明は、クロック生成回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００３８】
【図１】この発明に係る半導体集積回路装置に設けられるクロック生成回路の一実施例を示すブロック図である。
【図２】この発明に係るリングオシレータの一実施例を示す回路図である。
【図３】図２のリングオシレータの動作の一例を説明するためのタイミング図である。
【図４】図２のリングオシレータを用いた場合のロック周波数サーチを説明するための波形図である。
【図５】この発明に係るリングオシレータの他の一実施例を示す回路図である。
【図６】図５のリングオシレータの動作の一例を説明するためのタイミング図である。
【図７】図５のリングオシレータを用いた場合のロック周波数サーチを説明するための波形図である。
【図８】この発明が適用された携帯電話機の一実施例を示すブロック図である。
【符号の説明】
【００３９】
ＣＮ１〜ＣＮｍ…トライステートインバータ回路、Ｎ１，Ｎ２…インバータ回路、Ｇ１…ゲート回路、ＣＫＧ１〜ＣＫＧ３…クロック生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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