(57)【要約】【課題】      基板面内の結晶粒の位置や結晶粒径を容易に制御することができる半導体薄膜の製造方法を提供する。【解決手段】  半導体薄膜の製造方法において、第１の透明基板２上に第１の下地層３１を形成する工程と、第１の下地層３１の表面に凸部３３及び凹部３４を形成する工程と、第１の下地層３１に対して熱伝導率が異なり、凸部３３及び凹部３４を覆い、表面が平坦な第２の下地層３２を第１の下地層３１の表面上に形成する工程と、第２の下地層３２の表面上に半導体薄膜を形成する工程と、半導体薄膜にエネルギビームを照射し、凸部３３又は凹部３４に対応する第１の下地層３１及びの第２の下地層３２の一部を結晶生成核３５として、半導体薄膜（５１０）を結晶化する工程とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に第１の下地層を形成する工程と、
前記第１の下地層の表面に凸部及び凹部を形成する工程と、
前記第１の下地層に対して熱伝導率が異なり、前記凸部及び前記凹部を覆い、表面が平坦な第２の下地層を前記第１の下地層の表面上に形成する工程と、
前記第２の下地層の表面上に半導体薄膜を形成する工程と、
前記半導体薄膜にエネルギビームを照射し、前記凸部又は凹部に対応する前記第１の下地層及び前記第２の下地層の一部を結晶生成核として、前記半導体薄膜を結晶化する工程と、
を備えたことを特徴とする半導体薄膜の製造方法。
【請求項２】
前記第１の下地層の表面に凸部及び凹部を形成する工程は、前記第１の下地層の表面に凹型又は凸型を有する金型を押し付け、前記第１の下地層の表面に凸部及び凹部を形成する工程であることを特徴とする請求項１に記載の半導体薄膜の製造方法。
【請求項３】
前記第２の下地層を形成する工程は、前記第１の下地層の前記凸部及び前記凹部を埋設し、表面を平坦化する塗布型材料により第２の下地層を形成する工程であることを特徴とする請求項１又は請求項２に記載の半導体薄膜の製造方法。
【請求項４】
基板と、
前記基板の表面上に配設され、行列状に規則的に配列された複数の結晶生成核を有する下地層と、
前記下地層の表面上において、前記結晶生成核に対応する領域に前記結晶生成核毎に配設され、結晶性を有する半導体薄膜を動作領域とするトランジスタと、
を備えたことを特徴とする電子デバイス。
【請求項５】
透明基板と、
前記透明基板の表面上に配設され、行列状に規則的に配列された複数の結晶生成核を有する下地層と、
前記下地層の表面上において、前記結晶生成核に対応する領域に前記結晶生成核毎に配設され、結晶性を有する半導体薄膜をチャネル形成領域とする薄膜トランジスタと、
を備えたことを特徴とする液晶表示デバイス。
【請求項６】
前記下地層は、前記透明基板上に配設され、表面に凸部及び凹部を有する第１の下地層と、前記第１の下地層に対して熱伝導率が異なり、前記凸部及び前記凹部を覆い、表面が平坦な第２の下地層とを備え、前記第１の下地層の前記凸部及び前記凹部により前記結晶生成核が生成されていることを特徴とする請求項５に記載の液晶表示デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体薄膜の製造方法、電子デバイス及び液晶表示デバイスに関し、特に、結晶性を有する半導体薄膜の製造方法、この製造方法により製作された電子デバイス及び液晶表示デバイスに関する。
【背景技術】
【０００２】
例えば下記特許文献１に記載されているように、キャリア移動度が高い結晶性半導体薄膜の製造方法として、絶縁基板上に非晶質半導体薄膜を形成し、この非晶質半導体薄膜にエネルギビームを照射し、結晶性を変化させて結晶性半導体薄膜を形成する製造方法が知られている。非晶質半導体薄膜にエネルギビームを照射すると、そのエネルギによって半導体薄膜は溶融し、この溶融状態から固化することによって非晶質から結晶性を有する結晶性半導体薄膜を製造することができる。
【０００３】
この種の結晶性半導体薄膜の製造方法は液晶表示デバイス（液晶表示パネル）の薄膜トランジスタ（TFT：thin film transistor）の製造方法に応用されている。すなちわ、液晶表示デバイスの製造方法は、透明石英基板上に絶縁層を介在して非晶質Ｓｉ（珪素）薄膜を成膜し、この非晶質Ｓｉ薄膜にレーザビームを照射して溶融し、非晶質Ｓｉ薄膜から多結晶Ｓｉ薄膜に結晶性を変えるプロセスを含んでいる。この多結晶Ｓｉ薄膜は、薄膜トランジスタのソース領域、チャネル形成領域及びドレイン領域として使用されている。
【特許文献１】特願２００２−２７８１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の結晶性半導体薄膜の製造方法、特に液晶表示デバイスの製造方法においては、以下の点について配慮がなされていなかった。平坦な透明石英基板上に形成された非晶質Ｓｉ薄膜にエネルギビームを照射すると、このエネルギによって非晶質Ｓｉ薄膜に加えられた熱の透明石英基板への伝導は基板面内において均一である。このため、非晶質Ｓｉ薄膜内に生成される結晶生成核の位置や非晶質Ｓｉ薄膜が溶融状態から固化する速度を、基板面内において制御することが不可能である。すなわち、結晶化した後の結晶性Ｓｉ薄膜においては、基板面内のＳｉ結晶粒の位置やＳｉ結晶粒径を制御することが不可能である。
【０００５】
この結果、１つの液晶表示デバイスの薄膜トランジスタ毎に、ソース領域、チャネル形成領域及びドレイン領域中に存在するＳｉ結晶粒界の位置並びに数が異なるので、キャリア移動度、閾値電圧、リーク電流等の電気的特性にばらつきが生じる。また、製造ロット毎の液晶表示デバイスの薄膜トランジスタ間においては、ソース領域、チャネル形成領域及びドレイン領域中に存在するＳｉ結晶粒界の位置並びに数、更にＳｉ結晶粒径が異なるので、キャリア移動度、閾値電圧、リーク電流等の電気的特性にばらつきが生じる。このような薄膜トランジスタの電気的特性のばらつきは、液晶表示特性に影響を及ぼす。
【０００６】
本発明は前述の課題を解決するためになされたものであり、本発明の目的は、基板面内の結晶粒の位置や結晶粒径を容易に制御することができる半導体薄膜の製造方法を提供することである。
【０００７】
更に、本発明の目的は、半導体薄膜を動作領域とするトランジスタの電気的特性のばらつきを減少することができ、性能向上を実現することができる電子デバイス又は液晶表示デバイスを提供することである。
【課題を解決するための手段】
【０００８】
本発明の実施の形態に係る第１の特徴は、半導体薄膜の製造方法において、基板上に第１の下地層を形成する工程と、第１の下地層の表面に凸部及び凹部を形成する工程と、第１の下地層に対して熱伝導率が異なり、凸部及び凹部を覆い、表面が平坦な第２の下地層を第１の下地層の表面上に形成する工程と、第２の下地層の表面上に半導体薄膜を形成する工程と、半導体薄膜にエネルギビームを照射し、凸部又は凹部に対応する第１の下地層及び第２の下地層の一部を結晶生成核として、半導体薄膜を結晶化する工程とを備える。
【０００９】
本発明の実施の形態に係る第２の特徴は、電子デバイスにおいて、基板と、基板の表面上に配設され、行列状に規則的に配列された複数の結晶生成核を有する下地層と、下地層の表面上において、結晶生成核に対応する領域に結晶生成核毎に配設され、結晶性を有する半導体薄膜を動作領域とするトランジスタとを備える。
【００１０】
本発明の実施の形態に係る第３の特徴は、液晶表示デバイスにおいて、透明基板と、透明基板の表面上に配設され、行列状に規則的に配列された複数の結晶生成核を有する下地層と、下地層の表面上において、結晶生成核に対応する領域に結晶生成核毎に配設され、結晶性を有する半導体薄膜をチャネル形成領域とする薄膜トランジスタとを備える。
【発明の効果】
【００１１】
本発明によれば、基板面内の結晶粒の位置や結晶粒径を容易に制御することができる半導体薄膜の製造方法を提供することができる。
【００１２】
更に、本発明によれば、半導体薄膜を動作領域とするトランジスタの電気的特性のばらつきを減少することができ、性能向上を実現することができる電子デバイス又は液晶表示デバイスを提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の一実施の形態は本発明を液晶表示デバイスに適用した例であり、以下、この一実施の形態を図面を参照して詳細に説明する。
【００１４】
［液晶表示デバイスの構造］
図１に示すように、本発明の一実施の形態に係る液晶表示デバイス１は、第１の透明基板２と、第１の透明基板２の表面上（図１中、上側表面上）に配設され、行列状に規則的に配列された複数の結晶生成核３５を有する下地層３と、下地層３の表面上において、結晶生成核３５に対応する領域に結晶生成核３５毎に配設され、結晶性を有する半導体薄膜をチャネル形成領域５１０とする薄膜トランジスタ（TFT：thin film transistor）５０とを備えている。更に、液晶表示デバイス１は、画素電極５１と、液晶１５と、共通画素電極１２と、第２の透明基板１０とを備えている。
【００１５】
第１の透明基板２、第２の透明基板１０にはいずれも例えば透明石英基板が使用されている。第１の透明基板２に対して第２の透明基板１０は対向配置され、第１の透明基板２と第２の透明基板１０との間は離間配置されている。この第１の透明基板２と第２の透明基板１０との間には液晶１５が封入されている。
【００１６】
薄膜トランジスタ５０は、第１の透明基板２の表面上に下地層３を介在して配設され、行列状に規則的に複数配列されている。本実施の形態において、１つの薄膜トランジスタ５０に対して例えば１つの画素電極５１が配設されている。この１つの薄膜トランジスタ５０、画素電極５１のそれぞれは、電気的に直列に接続されており、１つの画素（ピクセル）５を構築する。
【００１７】
薄膜トランジスタ５０は、チャネル形成領域５１０と、チャネル形成領域５１０の一端（図１中右側）に配設されソース領域として使用される第１の主電極領域５１１と、チャネル形成領域５１０の他端（図１中左側）に配設されドレイン領域として使用される第２の主電極領域５１２と、チャネル形成領域５１０上のゲート絶縁膜５２０と、ゲート絶縁膜５２０上の制御電極（ゲート電極）５３０とを備えている。
【００１８】
本実施の形態において、チャネル形成領域５１０、第１の主電極領域５１１、第２の主電極領域５１２はいずれも同一層の結晶性半導体薄膜、詳細には多結晶Ｓｉ薄膜により形成されている。この多結晶Ｓｉ薄膜は、液晶表示デバイス１の製造プロセスにおいて、非晶質（アモルファス）Ｓｉ薄膜を成膜した後、この非晶質Ｓｉ薄膜を結晶化したものである。結晶化においてはＳｉ薄膜を成膜する下地層３に生成された結晶生成核３５が使用され、この結晶生成核３５を中心としてその周囲に向かって非晶質Ｓｉ薄膜の結晶化が進められる。
【００１９】
下地層３は、図１及び図２に示すように、表面に凸部３３及び凹部３４を有する第１の下地層３１と、この下地層３１の表面上に形成され表面が平坦化された第２の下地層３２とを積層したものである。ここで、第１の下地層３１において凹部３４とは、第１の下地層３１の表面から膜厚方向に向かって形成した溝又は穴（貫通穴若しくは止め穴のいずれも含む。）であり、凸部３３とは、凹部３４が形成されていない領域であって、凹部３４の底面を基準にするとこの底面より高い領域である。そして、第１の下地層３１の熱伝導率は第２の下地層３２の熱伝導率に対して異なっている。本実施の形態においては、第１の下地層３１の熱伝導率に対して第２の下地層３２の熱伝導率は大きく設定されている。すなわち、下地層３の凸部３３の領域において第１の下地層３１の膜厚は厚く、第２の下地層３２の膜厚は薄く、凹部３４の領域において第１の下地層３１の膜厚は薄く、第２の下地層３２の膜厚は厚くなり、下地層３の凹部３４の領域の膜厚方向の合計の熱伝導率は凸部３３の領域の膜厚方向の合計の熱伝導率に対して大きくなる。結晶生成核３５は、本実施の形態において、第１の下地層３１の凹部３４により膜厚が薄くなった領域と第２の下地層３２の凹部３４により膜厚が厚くなった領域とにより形成されている。
【００２０】
結晶生成核３５は、下地層３の表面上に形成された非晶質Ｓｉ膜の結晶化開始の核であり、少なくとも薄膜トランジスタ５０のチャネル形成領域５１０内に結晶粒界が存在せず、チャネル形成領域５１０が１つの結晶粒子として結晶化させるためのものである。結晶生成核３５は、薄膜トランジスタ５０毎に、特にチャネル形成領域５１０毎に配設され、チャネル形成領域５１０の平面サイズに比べて小さい平面サイズから、薄膜トランジスタ５０の平面サイズと同等の平面サイズまでの範囲内において形成することが好ましい。本実施の形態において、結晶生成核３５は、平面正方形状を有しているが、このような形状に必ずしも限定されるものではなく、例えば、平面長方形状、平面円形状、五角形以上の平面多角形形状等を有していてもよい。
【００２１】
薄膜トランジスタ５０のゲート絶縁膜５２０は少なくともチャネル形成領域５１０の表面上に配設されている。ゲート絶縁膜５２０には、例えば酸化Ｓｉ膜を実用的に使用することができる。制御電極５３０は、チャネル形成領域５１０の表面上にゲート絶縁膜５２０を介在して配設されている。制御電極５３０には、例えば多結晶Ｓｉ膜、Ｗ、Ｍｏ等の高融点金属膜、多結晶Ｓｉと高融点金属との化合物であるシリサイド膜のいずれかの単層膜、又は多結晶Ｓｉ膜上に高融点金属膜若しくはシリサイド膜を積層した複合膜を実用的に使用することができる。
【００２２】
画素電極５１は、薄膜トランジスタ５０の表面上を覆う層間絶縁膜６上に配設され、この層間絶縁膜６に形成された接続孔６Ｈを通して薄膜トランジスタ５０の第１の主電極領域５１１に電気的に接続されている。画素電極５１には、例えばＩＴＯ膜を実用的に使用することができる。
【００２３】
図２に模式的に示すように、行方向に配列された複数の薄膜トランジスタ５０のそれぞれの制御電極５３０には垂直走査線（ゲート信号線）５３が電気的に接続されている。垂直走査線５３は、例えば制御電極５３０と同一層により形成され、かつ一体的に形成されている。更に、列方向に配列された複数の薄膜トランジスタ５０のそれぞれの第２の主電極領域５１２には水平走査線（映像信号線）５１が電気的に接続されている。水平走査線５１は、図２において模式的に示しているが、例えば制御電極５３０よりも上層の配線により形成されている。
【００２４】
図１に示すように、画素５の表面上、詳細には画素電極５１の表面上には保護膜７が配設されている。この保護膜７上に液晶１５が封入されている。
【００２５】
一方、第２の透明基板１０の表面上（図１中、下側表面上）には下地層１１が配設されており、この下地層１１の表面上に共通画素電極１２が配設されている。共通画素電極１２は、複数の画素５の複数の画素電極５１に対向する領域に配設されている。共通画素電極１２は前述の画素電極５１と同様に例えばＩＴＯ膜により形成されている。共通画素電極１２の表面上には保護膜１３が配設され、この保護膜１３上に液晶１５が封入されている。
【００２６】
［液晶表示デバイスの製造方法］
次に、前述の液晶表示デバイス１の製造方法、特に薄膜トランジスタ５０のチャネル形成領域５１０、第１の主電極領域５１１及び第２の主電極領域５１２を形成する半導体薄膜の製造方法を説明する。
【００２７】
まず、第１の透明基板２を準備し、図３に示すように、この第１の透明基板２の表面上の全面に第１の下地層３１を形成する。第１の下地層３１には例えば塗布型の酸化シリコン膜を使用することができる。第１の下地層３１は例えば５０ｎｍ〜１００ｎｍの膜厚において形成される。
【００２８】
図４に示すように、薄膜トランジスタ５０のチャネル形成領域５１０（図１及び図２参照。）に対応する領域において、第１の下地層３の表面部分に凹部３４を形成する。凹部３４は複数個同時に形成され、この複数個の凹部３４は規則的かつ行列状に配列される。凹部３４は、フォトリソグラフィ技術により第１の下地層３１の表面上にマスクを製作し、このマスクを使用して第１の下地層３４にエッチングを行い、凹部３４を形成する。第１の下地層３４において、凹部３４が形成されていない領域は凸部３３になる。
【００２９】
また、凹部３４は、その凹部３４の反転形状を有する凸形状の金型を第１の下地層３１の表面に密着させ、加熱しながら加圧することにより形成してもよい。金型には、例えば炭化シリコン、ダイヤモンド、ニッケル等の高硬度の材料を使用して製作することができる。
【００３０】
第１の下地層３１の表面上の全面に、少なくとも凹部３４の内部が完全に埋設されるように、第２の下地層３２を形成する（図５参照。）。第２の下地層３２には、例えば化学気相堆積（CVD）法、スパッタリング法等により成膜され、第１の下地層３１の熱伝導率と異なる熱伝導率を有する窒化シリコン膜を使用することができる。第２の下地層３２は例えば５０ｎｍ〜１００ｎｍの膜厚において形成される。また、第２の下地層３２は塗布型の絶縁膜により形成してもよい。この場合には、第２の下地層３２を塗布した段階において表面を平坦化することができるので、別途、平坦化プロセスは必要としない。
【００３１】
図５に示すように、ケミカルメカニカルポリッシング（CMP）を使用して、第２の下地層３２の表面を研磨し平坦化する。この工程が終了すると、第１の下地層３１とその表面上に重ね合わせた第２の下地層３２とにより下地層３が完成し、更に凹部３４とその領域の第１の下地層３１及び第２の下地層３２とにより結晶生成核３５を形成することができる。
【００３２】
図６に示すように、下地層３（第２の下地層３２）の表面上の全面に非晶質半導体薄膜５１５を形成する。非晶質半導体薄膜５１５には例えばCVD法により成膜された非晶質Ｓｉ膜を使用することができる。
【００３３】
例えばエキシマレーザを使用してエネルギビームを前述の非晶質半導体薄膜５１５に照射し、非晶質半導体薄膜５１５を溶融状態にする。溶融された半導体の熱は下地層３を通して第１の透明基板２に伝達され、半導体の温度は低下する。このとき、下地層３に生成された結晶生成核３５において温度降下速度が速く設定されているので、結晶生成核３５に対応する領域からその周囲に向かって結晶化が進展し、図７に示すように、結晶化半導体薄膜５１６、すなわち多結晶Ｓｉ膜を形成することができる。結晶化半導体薄膜５１６の形成工程においては、結晶生成核３５の平面サイズや凹部３４の深さ、第１の下地層３１の熱伝導率や膜厚、第２の下地層３２の熱伝導率や膜厚、結晶化速度等の条件を適宜調節することにより、結晶粒径を制御することができ、薄膜トランジスタ５０のチャネル形成領域５１０内に結晶粒界が存在しないようにすることができる。これは複数の薄膜トランジスタ５０において同様である。
【００３４】
次に、結晶化半導体薄膜５１６の表面上にゲート絶縁膜５１０、制御電極５２０のそれぞれを順次形成した後、結晶化半導体薄膜５１６に第１の主電極領域５１１及び第２の主電極領域５１２を形成するとともに、双方の間において結晶化半導体薄膜５１６からチャネル形成領域５１０を形成する。この工程が終了すると、薄膜トランジスタ５０を完成させることができる（図１参照。）。
【００３５】
次に、薄膜トランジスタ５０を覆う層間絶縁膜６を形成した後、第１の主電極領域５１１上において層間絶縁膜６に接続孔６Ｈを形成し、この接続孔６Ｈを通して第１の主電極領域５１１に接続される画素電極５１を層間絶縁膜６上に形成する（図１参照。）。この画素電極５１が形成されると、薄膜トランジスタ５０と画素電極５１との直列回路からなる画素５を完成させることができる。そして、画素５を覆う保護膜７を形成する。
【００３６】
一方、第２の透明基板１０を準備し、この第２の透明基板１０の表面上の全面に下地層１１、共通画素電極１２、保護膜１３のそれぞれを順次形成する。
【００３７】
そして、第１の透明基板２と第２の透明基板１０とを対向配置し、双方の間に液晶１５を封入することにより、本実施の形態に係る液晶表示デバイス１が完成する。
【００３８】
以上説明したように、本実施の形態に係る液晶表示デバイス１の製造方法、特に半導体薄膜の製造方法によれば、下地層３に結晶生成核３５を形成し、下地層３の表面上に形成した非晶質半導体薄膜５１５を結晶生成核３５を中心として結晶化し、結晶化半導体薄膜５１６を形成しているので、第１の透明基板２の面内において結晶化半導体薄膜５１６の結晶粒の位置や結晶粒径を容易に制御することができる。
【００３９】
更に、本実施の形態に係る液晶表示デバイス１によれば、薄膜トランジスタ５０特にチャネル形成領域５１０に対応する、下地層３に結晶生成核３５を備え、この結晶生成核３５を中心としてその周囲に向かってチャネル形成領域５１０（半導体薄膜）の結晶化を行っているので、チャネル形成領域５１０内に結晶粒界をなくすことができる。つまり、チャネル形成領域５１０は１つの結晶粒により形成することができる。この結果、薄膜トランジスタ５０の電圧電流特性のばらつきを防止することができ、表示特性を安定化することができるので、液晶表示デバイス１の性能を向上することができる。
【００４０】
［その他の実施の形態］
本発明は、前述の一実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能である。例えば、本発明は、下地層３において、凹部３４ではなく、凸部３３を結晶生成核３５として形成してもよい。この場合、第１の下地層３１の熱伝導率を第２の下地層３２の熱伝導率よりも大きく設定することにより、凸部３３を結晶生成核３５として使用することができる。この場合の製造方法は前述の製造方法と同様である。
【００４１】
また、本発明は、３層以上の下地層を積層して下地層３を形成し、そのうちの少なくとも２層の下地層により結晶生成核３５を形成してもよい。
【００４２】
更に、本発明は、液晶表示デバイス１に限定されるものではなく、結晶性半導体薄膜を動作領域として使用するトランジスタ、例えばＳＯＩ（silicon on insulator）基板上に形成されるトランジスタを集積化したロジック、メモリ等を搭載する電子デバイスに適用することができる。また、本発明は、トランジスタとしてバイポーラトランジスタに適用することができ、或いはトランジスタだけでなく、抵抗素子、容量素子等にも適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態に係る液晶表示デバイスの要部断面図である。
【図２】図１に示す液晶表示デバイスの要部斜視図である。
【図３】本発明の一実施の形態に係る液晶表示デバイスの製造方法（半導体薄膜の製造方法）を説明する第１の工程断面図である。
【図４】第２の工程断面図である。
【図５】第３の工程断面図である。
【図６】第４の工程断面図である。
【図７】第５の工程断面図である。
【符号の説明】
【００４４】
１…液晶表示デバイス、２…第１の透明基板、３、１１…下地層、３１…第１の下地層、３２…第２の下地層、３３…凸部、３４…凹部、３５…結晶生成核、５…画素、５０…薄膜トランジスタ、５１…画素電極、５３…垂直走査線、５４…水平走査線、５１０…チャネル形成領域、５１１…第１の主電極領域、５１２…第２の主電極領域、５１５…非晶質半導体薄膜、５１６…結晶化半導体薄膜、５２０…ゲート絶縁膜、５３０…制御電極、１０…第２の透明基板、１２…共通画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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