(57)【要約】【課題】  小面積かつ低抵抗のダイオードが実現できる半導体装置を提供する。【解決手段】  主表面１ａと裏面１ｂとを有するＮ＋シリコン基板１においてトレンチ２が主表面１ａから厚み方向に延設され、トレンチ２内にエピタキシャル膜からなるＰ型シリコン層３が形成されている。トレンチ２はアスペクト比が「１」より大きく、トレンチ２の内面においてＮ＋シリコン基板１とＰ型シリコン層３とのＰＮ接合を有している。【選択図】      図１
2006339527.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１ａ，５ａ，１０ａ，１５ａ）と裏面（１ｂ，５ｂ，１０ｂ，１５ｂ）とを有する第１導電型の半導体基板（１，５，１０，１５）と、
半導体基板（１，５，１０，１５）の主表面（１ａ，５ａ，１０ａ，１５ａ）から厚み方向に延設されたダイオード形成用トレンチ（２）内に形成され、エピタキシャル膜からなる第２導電型の半導体層（３）と、
を備え、
前記ダイオード形成用トレンチ（２）はアスペクト比が「１」より大きく、当該ダイオード形成用トレンチ（２）の内面（２ａ，２ｂ）において半導体基板（１，５，１０，１５）と第２導電型の半導体層（３）とのＰＮ接合を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型の半導体基板（１０）は、第１導電型の高濃度な基板（１１）の上に第１導電型の低濃度なエピタキシャル膜（１２）を形成したものであって、この半導体基板（１０）における第１導電型の低濃度なエピタキシャル膜（１２）に前記ダイオード形成用トレンチ（２）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の半導体基板（１５）は、第１導電型の高濃度な基板（１６）の主表面（１５ａ）から厚み方向に低濃度半導体層形成用トレンチ（１７）が延設され、当該低濃度半導体層形成用トレンチ（１７）の内部に第１導電型の低濃度な半導体層（１８）が形成されることによって構成され、前記低濃度半導体層形成用トレンチ（１７）の内部において前記第１導電型の低濃度な半導体層（１８）の内方に前記ダイオード形成用トレンチ（２）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２導電型の半導体層（３）の底部（３ａ）がラウンド状になっていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダイオード形成用トレンチ（２）内において前記第２導電型の半導体層（３）の内方にコンタクト用の低抵抗層（２０）を埋め込んだことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体スイッチング素子（３０）と、この半導体スイッチング素子（３０）を保護する保護ダイオード（３１）とをワンチップ化した半導体装置であって、
保護ダイオード（３１）は、
主表面（１ａ）と裏面（１ｂ）とを有する第１導電型の半導体基板（１）と、
半導体基板（１）の主表面（１ａ）から厚み方向に延設されたダイオード形成用トレンチ（２）内に形成され、エピタキシャル膜からなる第２導電型の半導体層（３）と、
を備え、
前記ダイオード形成用トレンチ（２）はアスペクト比が「１」より大きく、当該ダイオード形成用トレンチ（２）の内面（２ａ，２ｂ）において半導体基板（１）と第２導電型の半導体層（３）とのＰＮ接合を有することを特徴とする半導体装置。
【請求項７】
前記第１導電型の半導体基板（１）は、第１導電型の高濃度な基板の上に第１導電型の低濃度なエピタキシャル膜を形成したものであって、この半導体基板における第１導電型の低濃度なエピタキシャル膜に前記ダイオード形成用トレンチ（２）が形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１導電型の半導体基板（１）は、第１導電型の高濃度な基板の主表面から厚み方向に低濃度半導体層形成用トレンチが延設され、当該低濃度半導体層形成用トレンチの内部に第１導電型の低濃度な半導体層が形成されることによって構成され、前記低濃度半導体層形成用トレンチの内部において前記第１導電型の低濃度な半導体層の内方に前記ダイオード形成用トレンチ（２）が形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２導電型の半導体層（３）の底部（３ａ）がラウンド状になっていることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ダイオード形成用トレンチ（２）内において前記第２導電型の半導体層（３）の内方にコンタクト用の低抵抗層を埋め込んだことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体スイッチング素子は３次元パワーＭＯＳＦＥＴ（５０）であり、
当該３次元パワーＭＯＳＦＥＴ（５０）は、
ドレイン領域となる第１導電型の半導体基板（５２）における主表面（５２ａ）から掘られた第１のトレンチ（５３）と、
前記第１のトレンチ（５３）の内面において形成された第１導電型の低濃度なドリフト用半導体層（５４）と、
前記第１のトレンチ（５３）内において前記ドリフト用半導体層（５４）の内方に形成された第２導電型のベース用半導体層（５５）と、
前記第１のトレンチ（５３）内において前記ベース用半導体層（５５）の内方に形成された第１導電型のソース用半導体層（５６）と、
前記第１のトレンチ（５３）内において前記半導体基板（５２）の主表面（５２ａ）から掘られ、その平面構造として前記ソース用半導体層（５６）からドリフト用半導体層（５４）に向かう方向においてソース用半導体層（５６）とドリフト用半導体層（５４）との間のベース用半導体層（５５）を貫通するように形成された第２のトレンチ（５７）と、
前記第２のトレンチ（５７）の内面においてゲート絶縁膜（５８）を介して形成されたゲート電極（５９）と、
を備えており、
保護ダイオード（５１）の低濃度半導体層形成用トレンチ（６０）と３次元パワーＭＯＳＦＥＴ（５０）の第１のトレンチ（５３）は同じ深さであり、
保護ダイオードにおける前記第１導電型の低濃度な半導体層（６１）が前記ドリフト用半導体層（５４）と同一のエピタキシャル膜で構成されるとともに、保護ダイオードにおける第２導電型の半導体層（６３）が前記ベース用半導体層（５５）と同一のエピタキシャル膜で構成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記保護ダイオード（８０）における低濃度半導体層形成用トレンチ（６０）の幅（Ｗｄ）が、前記３次元パワーＭＯＳＦＥＴ（５０）における第１のトレンチ（５３）の幅（Ｗｔ）より小さいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
半導体集積回路（１００）と、この半導体集積回路（１００）を保護する保護ダイオード（１０１，１０２）とをワンチップ化した半導体装置であって、
保護ダイオード（１０１，１０２）は、
主表面（１０３ａ）と裏面（１０３ｂ）とを有する第１導電型の半導体基板（１０３）と、
前記半導体基板（１０３）の主表面（１０３ａ）から厚み方向に延設されたダイオード形成用トレンチ（１０４，１０６）内に形成され、エピタキシャル膜からなる第２導電型の半導体層（１０５，１０７）と、
を備え、
前記ダイオード形成用トレンチ（１０４，１０６）はアスペクト比が「１」より大きく、当該ダイオード形成用トレンチ（１０４，１０６）の内面において半導体基板（１０３）と第２導電型の半導体層（１０５，１０７）とのＰＮ接合を有することを特徴とする半導体装置。
【請求項１４】
前記第１導電型の半導体基板（１０３）は、第１導電型の高濃度な基板の上に第１導電型の低濃度なエピタキシャル膜を形成したものであって、この半導体基板における第１導電型の低濃度なエピタキシャル膜に前記ダイオード形成用トレンチが形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１導電型の半導体基板（１０３）は、第１導電型の高濃度な基板の主表面から厚み方向に低濃度半導体層形成用トレンチが延設され、当該低濃度半導体層形成用トレンチの内部に第１導電型の低濃度な半導体層が形成されることによって構成され、前記低濃度半導体層形成用トレンチの内部において前記第１導電型の低濃度な半導体層の内方に前記ダイオード形成用トレンチが形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第２導電型の半導体層（１０５，１０７）の底部（１０５ａ，１０７ａ）がラウンド状になっていることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記ダイオード形成用トレンチ（１０４，１０６）内において前記第２導電型の半導体層（１０５，１０７）の内方にコンタクト用の低抵抗層を埋め込んだことを特徴とする請求項１３〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
半導体スイッチング素子としての３次元パワーＭＯＳＦＥＴ（５０）と、この３次元パワーＭＯＳＦＥＴ（５０）を保護する保護ダイオード（５１）とをワンチップ化した半導体装置であって、
前記３次元パワーＭＯＳＦＥＴ（５０）は、
ドレイン領域となる第１導電型の半導体基板（５２）における主表面（５２ａ）から掘られた第１のトレンチ（５３）と、
前記第１のトレンチ（５３）の内面において形成された第１導電型の低濃度なドリフト用半導体層（５４）と、
前記第１のトレンチ（５３）内において前記ドリフト用半導体層（５４）の内方に形成された第２導電型のベース用半導体層（５５）と、
前記第１のトレンチ（５３）内において前記ベース用半導体層（５５）の内方に形成された第１導電型のソース用半導体層（５６）と、
前記第１のトレンチ（５３）内において前記半導体基板（５２）の主表面（５２ａ）から掘られ、その平面構造として前記ソース用半導体層（５６）からドリフト用半導体層（５４）に向かう方向においてソース用半導体層（５６）とドリフト用半導体層（５４）との間のベース用半導体層（５５）を貫通するように形成された第２のトレンチ（５７）と、
前記第２のトレンチ（５７）の内面においてゲート絶縁膜（５８）を介して形成されたゲート電極（５９）と、
を備え、
保護ダイオード（５１）は、
主表面と裏面とを有する第１導電型の半導体基板（５２，６１）と、
半導体基板（５２，６１）の主表面から厚み方向に延設されたダイオード形成用トレンチ（６２）内に形成され、エピタキシャル膜からなる第２導電型の半導体層（６３）と、
を備え、
前記ダイオード形成用トレンチ（６２）はアスペクト比が「１」より大きく、当該ダイオード形成用トレンチ（６２）の内面において半導体基板（５２，６１）と第２導電型の半導体層（６３）とのＰＮ接合を有し、
前記第１導電型の半導体基板は、第１導電型の高濃度な基板（５２）の主表面（５２ａ）から厚み方向に低濃度半導体層形成用トレンチ（６０）が延設され、当該低濃度半導体層形成用トレンチ（６０）の内部に第１導電型の低濃度な半導体層（６１）が形成されることによって構成され、前記低濃度半導体層形成用トレンチ（６０）の内部において前記第１導電型の低濃度な半導体層（６１）の内方に前記ダイオード形成用トレンチ（６２）が形成された半導体装置の製造方法であって、
３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ（５３）を形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチ（６０）を同時に形成する第１工程と、
３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ（５３）内にエピタキシャル膜よりなる第１導電型のドリフト用半導体層（５４）を形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチ（６０）内にエピタキシャル膜よりなる第１導電型の低濃度な半導体層（６１）を同時に形成する第２工程と、
３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ（５３）内での前記ドリフト用半導体層（５４）の内方にエピタキシャル膜よりなる第２導電型のベース用半導体層（５５）を形成する際に保護ダイオードの形成領域において前記低濃度半導体層形成用トレンチ（６０）内での前記第１導電型の低濃度な半導体層（６１）の内方にエピタキシャル膜よりなる第２導電型の半導体層（６３）を同時に形成する第３工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置では、静電気や誘導負荷の逆起電力によるサージ電流が内部の半導体素子を破壊しないように同一チップ上に保護素子を設けるのが一般的である。例えば特許文献１にもその技術は開示されている。
【０００３】
単純化した例を図２１および図２２に示す。図２１において、スイッチング素子としてのＭＯＳＦＥＴ２００と負荷２０１と電源２０２を直列に接続して、ＭＯＳＦＥＴ２００をスイッチングして負荷２０１を駆動する場合、内部素子としてのＭＯＳＦＥＴ２００においては外部からサージ電流が印加されるとＭＯＳＦＥＴ２００は局所的な寄生ＮＰＮトランジスタ動作により破壊し易いため、ソース・ドレイン間に保護ダイオード２０３を設けている。
【０００４】
十分な保護機能を得るために保護ダイオード２０３には大電流を瞬時に放散させる性能が要求され、低抵抗のダイオードが必要である。
一般的にダイオードは半導体基板へのイオン注入と熱拡散で形成される。そのため、図２２に示すように、ワンチップ内に内部ＭＯＳＦＥＴ２００と保護ダイオード２０３を形成する場合においては、保護ダイオード２０３はＮ−基板２１０の表層部にＰ領域２１１とＮ＋領域２１２を形成して構成するが、Ｐ領域２１１については基板厚み方向の比較的浅い領域に、基板平面方向に広がるようにＰＮ接合が形成される。より詳しくは、Ｐ領域２１１の製造については、図２３に示すように、Ｎ−基板２１０の上面に酸化膜２２０を形成した後にマスク２２１を配置し、その後に、イオン注入を行うとともに熱拡散にてＰ領域２１１を形成する。
【特許文献１】特開２００１−１２７２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、低抵抗、つまり十分大きな接合面積を有するダイオードをチップ上に形成しようとすると、チップ面積が増大してしまうという問題点がある。
本発明は、上記問題点に着目してなされたものであり、その目的は、小面積かつ低抵抗のダイオードが実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、主表面と裏面とを有する第１導電型の半導体基板と、半導体基板の主表面から厚み方向に延設されたダイオード形成用トレンチ内に形成され、エピタキシャル膜からなる第２導電型の半導体層と、を備え、ダイオード形成用トレンチはアスペクト比が「１」より大きく、当該ダイオード形成用トレンチの内面において半導体基板と第２導電型の半導体層とのＰＮ接合を有する半導体装置をその要旨とする。この請求項１に記載の発明によれば、小面積かつ低抵抗のダイオードが実現できる。
【０００７】
請求項２に記載の発明は、請求項１に記載の半導体装置において前記第１導電型の半導体基板は、第１導電型の高濃度な基板の上に第１導電型の低濃度なエピタキシャル膜を形成したものであって、この半導体基板における第１導電型の低濃度なエピタキシャル膜に前記ダイオード形成用トレンチが形成されていることを特徴としている。また、請求項３に記載の発明は、請求項１に記載の半導体装置において、前記第１導電型の半導体基板は、第１導電型の高濃度な基板の主表面から厚み方向に低濃度半導体層形成用トレンチが延設され、当該低濃度半導体層形成用トレンチの内部に第１導電型の低濃度な半導体層が形成されることによって構成され、前記低濃度半導体層形成用トレンチの内部において前記第１導電型の低濃度な半導体層の内方に前記ダイオード形成用トレンチが形成されていることを特徴としている。この請求項２，３に記載の発明によれば、高耐圧でも小面積かつ低抵抗のダイオードが実現できる。
【０００８】
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体装置において前記第２導電型の半導体層の底部がラウンド状になっていると、底部での電界集中による耐圧低下を抑制することができ、高耐圧かつ小面積の低抵抗ダイオードが実現できる。
【０００９】
請求項５に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において前記ダイオード形成用トレンチ内において前記第２導電型の半導体層の内方にコンタクト用の低抵抗層を埋め込むと、基板厚み方向での局所的な電流偏りを抑制することができ、小面積かつ更に低抵抗のダイオードが実現できる。
【００１０】
請求項６に記載の発明は、半導体スイッチング素子と、この半導体スイッチング素子を保護する保護ダイオードとをワンチップ化した半導体装置であって、保護ダイオードは、主表面と裏面とを有する第１導電型の半導体基板と、半導体基板の主表面から厚み方向に延設されたダイオード形成用トレンチ内に形成され、エピタキシャル膜からなる第２導電型の半導体層と、を備え、ダイオード形成用トレンチはアスペクト比が「１」より大きく、当該ダイオード形成用トレンチの内面において半導体基板と第２導電型の半導体層とのＰＮ接合を有する半導体装置をその要旨としている。この請求項６に記載の発明によれば、小面積かつ低抵抗のダイオードを保護ダイオードに用いることでチップ面積増大を抑制できる。
【００１１】
請求項７に記載の発明は、請求項６に記載の半導体装置において前記第１導電型の半導体基板は、第１導電型の高濃度な基板の上に第１導電型の低濃度なエピタキシャル膜を形成したものであって、この半導体基板における第１導電型の低濃度なエピタキシャル膜に前記ダイオード形成用トレンチが形成されていることを特徴としている。請求項８に記載の発明は、請求項６に記載の半導体装置において前記第１導電型の半導体基板は、第１導電型の高濃度な基板の主表面から厚み方向に低濃度半導体層形成用トレンチが延設され、当該低濃度半導体層形成用トレンチの内部に第１導電型の低濃度な半導体層が形成されることによって構成され、前記低濃度半導体層形成用トレンチの内部において前記第１導電型の低濃度な半導体層の内方に前記ダイオード形成用トレンチが形成されていることを特徴としている。この請求項７，８に記載の発明によれば、高耐圧な保護ダイオードとして機能させることができる。
【００１２】
請求項９に記載のように、請求項６〜８のいずれか１項に記載の半導体装置において前記第２導電型の半導体層の底部がラウンド状になっていると、底部でのブレークダウンによる電流集中を緩和することができ、保護ダイオードの保護機能を向上できる。
【００１３】
請求項１０に記載の発明にように、請求項６〜９のいずれか１項に記載の半導体装置において、ダイオード形成用トレンチ内において前記第２導電型の半導体層の内方にコンタクト用の低抵抗層を埋め込むと、基板厚み方向での局所的な電流偏りを抑制することができ、保護ダイオードの保護機能を向上できる。
【００１４】
請求項１１に記載のように、請求項８に記載の半導体装置において前記半導体スイッチング素子は３次元パワーＭＯＳＦＥＴであり、当該３次元パワーＭＯＳＦＥＴは、ドレイン領域となる第１導電型の半導体基板における主表面から掘られた第１のトレンチと、前記第１のトレンチの内面において形成された第１導電型の低濃度なドリフト用半導体層と、前記第１のトレンチ内において前記ドリフト用半導体層の内方に形成された第２導電型のベース用半導体層と、前記第１のトレンチ内において前記ベース用半導体層の内方に形成された第１導電型のソース用半導体層と、前記第１のトレンチ内において前記半導体基板の主表面から掘られ、その平面構造として前記ソース用半導体層からドリフト用半導体層に向かう方向においてソース用半導体層とドリフト用半導体層との間のベース用半導体層を貫通するように形成された第２のトレンチと、前記第２のトレンチの内面においてゲート絶縁膜を介して形成されたゲート電極と、を備えており、保護ダイオードの低濃度半導体層形成用トレンチと３次元パワーＭＯＳＦＥＴの第１のトレンチは同じ深さであり、保護ダイオードにおける前記第１導電型の低濃度な半導体層が前記ドリフト用半導体層と同一のエピタキシャル膜で構成されるとともに、保護ダイオードにおける第２導電型の半導体層が前記ベース用半導体層と同一のエピタキシャル膜で構成されていると、３次元パワーＭＯＳＦＥＴにおいて保護ダイオードによるチップ面積増大を抑制できると共に、製造方法において保護ダイオード形成のために工程が複雑化することのないチップを実現できる。
【００１５】
請求項１２に記載のように、請求項１１に記載の半導体装置において前記保護ダイオードにおける低濃度半導体層形成用トレンチの幅が、前記３次元パワーＭＯＳＦＥＴにおける第１のトレンチの幅より小さいと、保護ダイオードでの低濃度半導体層形成用トレンチ内にソース用半導体層と同一のエピタキシャル膜の形成を少なく、または抑制して保護ダイオードの保護機能を向上できる。
【００１６】
請求項１３に記載の発明は、半導体集積回路と、この半導体集積回路を保護する保護ダイオードとをワンチップ化した半導体装置であって、保護ダイオードは、主表面と裏面を有する第１導電型の半導体基板と、前記半導体基板の主表面から厚み方向に延設されたダイオード形成用トレンチ内に形成され、エピタキシャル膜からなる第２導電型の半導体層と、を備え、ダイオード形成用トレンチはアスペクト比が「１」より大きく、当該ダイオード形成用トレンチの内面において半導体基板と第２導電型の半導体層とのＰＮ接合を有する半導体装置をその要旨とする。この請求項１３に記載の発明によれば、小面積かつ低抵抗のダイオードを保護ダイオードに用いることでチップ面積増大を抑制できる。
【００１７】
請求項１４に記載の発明は、請求項１３に記載の半導体装置において前記第１導電型の半導体基板は、第１導電型の高濃度な基板の上に第１導電型の低濃度なエピタキシャル膜を形成したものであって、この半導体基板における第１導電型の低濃度なエピタキシャル膜に前記ダイオード形成用トレンチが形成されていることを特徴としている。請求項１５に記載の発明は、請求項１３に記載の半導体装置において前記第１導電型の半導体基板は、第１導電型の高濃度な基板の主表面から厚み方向に低濃度半導体層形成用トレンチが延設され、当該低濃度半導体層形成用トレンチの内部に第１導電型の低濃度な半導体層が形成されることによって構成され、前記低濃度半導体層形成用トレンチの内部において前記第１導電型の低濃度な半導体層の内方に前記ダイオード形成用トレンチが形成されていることを特徴としている。この請求項１４，１５に記載の発明によれば、高耐圧な保護ダイオードとして機能させることができる。
【００１８】
請求項１６に記載のように、請求項１３〜１５のいずれか１項に記載の半導体装置において前記第２導電型の半導体層の底部がラウンド状になっていると、底部でのブレークダウンによる電流集中を緩和することができ、保護ダイオードの保護機能を向上できる。
【００１９】
請求項１７に記載のように、請求項１３〜１６のいずれか１項に記載の半導体装置において前記ダイオード形成用トレンチ内において前記第２導電型の半導体層の内方にコンタクト用の低抵抗層を埋め込むことにより、基板厚み方向での局所的な電流偏りを抑制することができ、保護ダイオードの保護機能を向上できる。
【００２０】
請求項１８に記載の発明は、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチを形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチを同時に形成する第１工程と、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ内にエピタキシャル膜よりなる第１導電型のドリフト用半導体層を形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチ内にエピタキシャル膜よりなる第１導電型の低濃度な半導体層を同時に形成する第２工程と、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ内での前記ドリフト用半導体層の内方にエピタキシャル膜よりなる第２導電型のベース用半導体層を形成する際に保護ダイオードの形成領域において前記低濃度半導体層形成用トレンチ内での前記第１導電型の低濃度な半導体層の内方にエピタキシャル膜よりなる第２導電型の半導体層を同時に形成する第３工程と、を有することを特徴とする半導体装置の製造方法をその要旨としている。この請求項１８に記載の発明によれば、３次元パワーＭＯＳＦＥＴにおいて保護ダイオードによるチップ面積増大を抑制できるチップを、保護ダイオード形成のために工程が複雑化することなく製造できる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には、本実施形態における半導体装置の縦断面を示す。半導体装置は保護ダイオードであって、基板に作り込まれている。この保護ダイオードは同一基板に作り込まれた素子、あるいは、別のチップに作り込まれた素子を、静電気や誘導負荷の逆起電力によるサージ電流により破壊しないように保護するためのものである。
【００２２】
第１導電型の半導体基板としてのＮ−シリコン基板１は、主表面１ａと裏面１ｂとを有しており、シリコン基板１にはダイオードが作り込まれている。Ｎ−型シリコン基板１の濃度は１×１０１４〜１×１０１８ｃｍ−３である。
【００２３】
Ｎ−シリコン基板１の主表面１ａにはトレンチ（ダイオード形成用トレンチ）２が形成され、トレンチ２はＮ−シリコン基板１の主表面１ａから厚み方向に延設されている。トレンチ２の幅ｄは０．１〜１０μｍであるとともにトレンチ２の深さＬは１〜１００μｍであり、アスペクト比（＝Ｌ／ｄ）が「１」以上である。トレンチ２内には、エピタキシャル膜からなるＰ型シリコン層（第２導電型の半導体層）３が形成されている。Ｐ型シリコン層３はエピタキシャル膜からなることにより、不純物濃度が基板１の主表面１ａから基板１の厚み方向に所定の位置までほぼ均一である。Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。Ｐ型シリコン層３はアノード電極と接続されている。
【００２４】
Ｎ−型シリコン基板１の主表面１ａにおいてトレンチ２とは離間した位置にコンタクト用Ｎ＋領域４が形成されている。コンタクト用Ｎ＋領域４はカソード電極と接続されている。アノード電極、カソード電極は共に基板１の主表面１ａに形成されている。
【００２５】
このようにして、ダイオードは、アスペクト比が「１」より大きなトレンチ２の内面、即ち、底面２ａと側面２ｂにおいてＮ−シリコン基板１とＰ型シリコン層３とのＰＮ接合を有し、Ｎ−シリコン基板１をカソード側とするとともにＰ型シリコン層３をアノード側としている。これにより、小面積かつ低抵抗のダイオードが実現でき、保護ダイオードによるチップ面積増大を抑制できる。詳しくは、図２２に示す従来構成（保護ダイオード２０３）ではＮ−基板２１０の表層部にイオン注入によるＰ領域２１１にて基板平面方向に広がるＰＮ接合を有しており、低抵抗化しようとするとチップ面積の増大を招いてしまう。これに対し、本実施形態ではアスペクト比の大きなトレンチ２内にＰ型シリコン層３を埋め込むことにより基板厚み方向に広がるＰＮ接合を有することとなり、小面積かつ低抵抗のダイオードとすることができる。
【００２６】
次に、製造方法について説明する。
Ｎ−シリコン基板１を用意し、Ｎ−シリコン基板１に所望の深さのトレンチ２を形成する。そして、Ｎ−シリコン基板１の上にＰ型エピタキシャル膜（３）を形成してトレンチ２の内部をＰ型エピタキシャル膜（３）で埋込む。
【００２７】
その後、Ｎ−シリコン基板１の主表面１ａにおける不要なＰ型エピタキシャル膜（３）を研磨して除去する。さらに、Ｎ−型シリコン基板１の主表面１ａにコンタクト用Ｎ＋領域４を形成する。これにより、図１に示す半導体装置（ダイオード）を基板に作り込むことができる。
【００２８】
なお、図１におけるＮ型、Ｐ型の導電型は逆にしてもよい。
図２には、図１に代わる半導体装置の縦断面を示す。
図１ではＮ−型シリコン基板１にダイオードを作り込んだが、図２ではＮ＋シリコン基板５に作り込んでいる。第１導電型の半導体基板としてのＮ＋シリコン基板５は、主表面５ａと裏面５ｂとを有し、トレンチ２がＮ＋シリコン基板５の主表面５ａから厚み方向に延設されている。トレンチ２内には、エピタキシャル膜からなるＰ型シリコン層３が形成されている。アスペクト比が「１」より大きなトレンチ２の内面（底面２ａと側面２ｂ）においてＮ＋シリコン基板５とＰ型シリコン層３とのＰＮ接合を有し、Ｎ＋シリコン基板５をカソード側とするとともにＰ型シリコン層３をアノード側としている。
【００２９】
Ｎ＋シリコン基板５の濃度は１×１０１８〜１×１０２０ｃｍ−３である。なお、Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。トレンチ２の幅は０．１〜１０μｍであるとともにトレンチ２の深さは１〜１００μｍである。
【００３０】
製造方法については、Ｎ＋シリコン基板５に所望の深さのトレンチ２を形成して、Ｐ型のエピタキシャル膜（３）でトレンチ２を埋込み、不要なエピタキシャル膜（３）を研磨し除去する。アノード電極、カソード電極は共にＮ＋シリコン基板５の主表面５ａに形成する。なお、カソード電極はＮ＋シリコン基板５の裏面５ｂに形成してもよい。また、図２におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第２の実施の形態）
次に、第２の実施形態を第１の実施形態との相違点を中心に説明する。
【００３１】
図３には、本実施形態における半導体装置の縦断面を示す。
第１の実施形態と異なる点は、第１導電型の半導体基板としての半導体基板（Ｎ型基板）１０として、Ｎ＋シリコン基板１１（第１導電型の高濃度な基板）の上にＮ−シリコン層（第１導電型の低濃度なエピタキシャル膜）１２を形成したＮ＋／Ｎ−エピ基板を用いていることである。半導体基板（Ｎ型基板）１０は主表面１０ａと裏面１０ｂを有している。
【００３２】
Ｎ−シリコン層（第１導電型の低濃度なエピタキシャル膜）１２において、半導体基板１０の主表面１０ａ（Ｎ−シリコン層１２の上面）から厚み方向にトレンチ２が延設されている。トレンチ２内には、エピタキシャル膜からなるＰ型シリコン層３が形成されている。アスペクト比が「１」より大きなトレンチ２の内面（底面２ａと側面２ｂ）において基板１０とＰ型シリコン層３とのＰＮ接合を有している。
【００３３】
このように、半導体基板１０は、Ｎ＋シリコン基板１１の上にＮ−シリコン層（低濃度なエピタキシャル膜）１２を形成したものであって、この半導体基板１０におけるＮ−シリコン層１２にダイオード形成用トレンチ２が形成されている。よって、高耐圧でも小面積かつ低抵抗のダイオードが実現できる。
【００３４】
Ｎ＋シリコン基板１１は濃度が１×１０１８〜１×１０２０ｃｍ−３である。Ｎ−シリコン層（エピ膜）１２は、濃度が１×１０１４〜１×１０１８ｃｍ−３である。また、Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。トレンチ２の幅は０．１〜１０μｍであるとともにトレンチ２の深さは１〜１００μｍである。
【００３５】
製造方法に関して、半導体基板１０、即ち、Ｎ＋シリコン基板１１の上にＮ−シリコン層（エピ膜）１２を形成したエピ基板の主表面１０ａに、所望の深さのトレンチ２を形成して、Ｐ型のエピタキシャル膜（３）でトレンチ２を埋込み、不要なエピタキシャル膜（３）を研磨して除去する。アノード電極は基板１０の主表面１０ａに、カソード電極は基板１０の裏面１０ｂに形成する。
【００３６】
なお、図３におけるＮ型、Ｐ型の導電型は逆にしてもよい。
図４には、図３に代わる半導体装置の縦断面を示す。
図４において、第１導電型の半導体基板としての半導体基板１５は、Ｎ＋シリコン基板（第１導電型の高濃度な基板）１６とＮ−シリコン層（第１導電型の低濃度な半導体層）１８からなり、主表面１５ａと裏面１５ｂを有している。半導体基板１５は、Ｎ＋シリコン基板１６の主表面（基板１５の主表面１５ａ）から厚み方向に低濃度半導体層形成用トレンチ１７が延設され、このトレンチ１７の内部にＮ−シリコン層１８が形成されることによって構成されている。トレンチ１７の内部においてＮ−シリコン層１８の内方にダイオード形成用トレンチ２が形成されている。トレンチ２は半導体基板１５の主表面１５ａから厚み方向に延設されている。トレンチ２内には、エピタキシャル膜からなるＰ型シリコン層３が形成されている。これにより、アスペクト比が「１」より大きなトレンチ２の内面（底面２ａと側面２ｂ）において基板１５とＰ型シリコン層３とのＰＮ接合を有している。よって、高耐圧でも小面積かつ低抵抗のダイオードが実現できる。
【００３７】
Ｎ＋シリコン基板１６は濃度が１×１０１８〜１×１０２０ｃｍ−３である。Ｎ−シリコン層１８は、濃度が１×１０１４〜１×１０１８ｃｍ−３である。Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。トレンチ２の幅は０．１〜１０μｍであるとともにトレンチ２の深さは１〜１００μｍである。
【００３８】
製造方法については、Ｎ＋シリコン基板１６に所望の深さのトレンチ１７を形成して、所望のＮ−エピタキシャル膜（１８）、Ｐ型エピタキシャル膜（３）を順に埋込み、不要なエピタキシャル膜を研磨除去する。アノード電極、カソード電極は共に基板１５の主表面１５ａに形成する。
【００３９】
なお、カソード電極は基板１５の裏面１５ｂに形成してもよい。また、図４におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第３の実施の形態）
次に、第３の実施の形態を、第１，２の実施の形態との相違点を中心に説明する。
【００４０】
図５には、本実施形態における半導体装置の縦断面を示す。
第１、第２の実施形態と異なる点はＰ型シリコン層３の底部がラウンド状、即ち、丸めた構造になっていることである。
【００４１】
図５において、図１のＰ型シリコン層３の底部３ａが丸められている。つまり、トレンチ２の底面２ａは丸く形成され、Ｐ型シリコン層（第２導電型の半導体層）３の底部３ａがラウンド状になっている。よって、底部での電界集中による耐圧低下を抑制することができ、高耐圧かつ小面積の低抵抗ダイオードが実現できる。
【００４２】
Ｎ−型シリコン基板１の濃度は１×１０１４〜１×１０１８ｃｍ−３である。Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。トレンチ２の幅は０．１〜１０μｍであるとともにトレンチ２の深さは１〜１００μｍであり、アスペクト比が「１」以上である。
【００４３】
製造方法に関して、基板１に所望の深さのトレンチ２を形成する。そして、非酸化性雰囲気での高温アニールまたはケミカルエッチ等でトレンチ２の底面２ａを丸める。その後、Ｐ型のエピタキシャル膜（３）でトレンチ２を埋込む。さらに、不要なエピタキシャル膜（３）を研磨除去する。その後、Ｎ−型シリコン基板１の主表面１ａにコンタクト用Ｎ＋領域４を形成する。アノード電極、カソード電極は共に基板１の主表面１ａに形成する。
【００４４】
この構成は、図２〜図４の構成において適用してもよい。また、図５におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第４の実施の形態）
次に、第４の実施の形態を、第１，２，３の実施の形態との相違点を中心に説明する。
【００４５】
図６には、本実施形態における半導体装置の縦断面を示す。
第１〜第３の実施形態と異なる点は、トレンチ２内においてＰ型シリコン層３の内方に低抵抗層（２０）を埋め込んでいることである。
【００４６】
図６において、トレンチ２内での図２のＰ型シリコン層３の内方に低抵抗層としての金属層２０を埋込んでいる。つまり、トレンチ２内においてＰ型シリコン層（第２導電型の半導体層）３の内方にコンタクト用の金属層２０を埋め込んでいる。よって、基板厚み方向での局所的な電流偏りを抑制することができ、小面積かつ更に低抵抗のダイオードが実現できる。
【００４７】
Ｎ＋シリコン基板５の濃度は１×１０１８〜１×１０２０ｃｍ−３であり、Ｐ型シリコン層３の濃度は１×１０１４〜１×１０２０ｃｍ−３である。トレンチ２の幅は０．１〜１０μｍであるとともにトレンチ２の深さは１〜１００μｍであり、アスペクト比が「１」以上である。
【００４８】
製造の際には、基板５に所望の深さのトレンチ２を形成して、Ｐ型のエピタキシャル膜（３）でトレンチ２を埋込み、不要なエピタキシャル膜（３）を研磨除去する。
電極形成時にトレンチ２内でのエピタキシャル膜（３）に対し再びトレンチを形成し、金属層（金属膜）２０を埋込み、パターン形成する。アノード電極、カソード電極は共に基板５の主表面５ａに形成する。なお、カソード電極は基板５の裏面５ｂに形成してもよい。
【００４９】
この構造は、図１、図３〜図５の構造において適用してもよい。また、低抵抗層としての金属層２０に代わりに、高濃度のＰ＋シリコン層を用いてもよい。また、図６におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５０】
図７には、本実施形態における半導体装置の縦断面を示す。
内部素子として半導体スイッチング素子としてのＬＤＭＯＳトランジスタ３０を有する半導体装置において、同一チップ上に保護ダイオード３１を設け、その保護ダイオード３１に図１に示したダイオード構造を採用している。つまり、図７において基板１には内部素子としてＬＤＭＯＳトランジスタ３０が作り込まれるとともに、保護ダイオード３１が作り込まれている。即ち、半導体スイッチング素子（３０）と、このスイッチング素子（３０）を保護する保護ダイオード３１とをワンチップ化した半導体装置である。
【００５１】
ＬＤＭＯＳトランジスタ３０は、Ｎ−シリコン基板１の主表面１ａにおいてＰ型領域３２が形成されるとともに、Ｐ型領域３２内での表層部にＰ＋ソースコンタクト領域３３、Ｎ＋ソース領域３４が形成されている。Ｐ型領域３２の上にはゲート酸化膜３５を介してゲート電極３６が形成されている。さらに、Ｎ−シリコン基板１の主表面１ａにおいてＰ型領域３２に対しＬＯＣＯＳ酸化膜３７を介して離間した位置にＮ＋ドレイン領域３８が形成されている。Ｐ＋ソースコンタクト領域３３とＮ＋ソース領域３４にはソース電極が、また、Ｎ＋ドレイン領域３８にはドレイン電極が接続されている。
【００５２】
保護ダイオード３１は、第１の実施形態で示したものと同等である。つまり、主表面１ａと裏面１ｂとを有するＮ−シリコン基板（第１導電型の半導体基板）１における主表面１ａから厚み方向にトレンチ２が延設され、トレンチ２内にエピタキシャル膜からなるＰ型シリコン層（第２導電型の半導体層）３が形成されている。アスペクト比が「１」より大きなトレンチ２の内面（底面２ａと側面２ｂ）においてＮ−シリコン基板１とＰ型シリコン層３とのＰＮ接合を有している。基板１の主表面１ａにはコンタクト用Ｎ＋領域４が形成されている。Ｐ型シリコン層３にはアノード電極が、また、コンタクト用Ｎ＋領域４にはカソード電極が接続されている。当然、保護ダイオード３１の耐圧値は内部素子（３０）の耐圧値以下に設定されている。この半導体装置においては、小面積かつ低抵抗のダイオードを保護ダイオードに用いることでチップ面積増大を抑制できる。
【００５３】
このとき、保護ダイオード３１は、複数設けてもよい。
製造方法において、ＬＤＭＯＳトランジスタ３０のＮ＋領域３４，３８と保護ダイオード３１のコンタクト用Ｎ＋領域４は同じ工程で形成する。しかし、それぞれの性能を確保するために必要であれば別々に形成してもよい。
【００５４】
本実施形態において、第３実施形態、第４実施形態を適用してもよい。つまり、Ｐ型シリコン層３は底部をラウンド状にしてもよく、このようにすると、底部でのブレークダウンによる電流集中を緩和することができ、保護ダイオードの保護機能を向上できる。また、トレンチ２内においてＰ型シリコン層３の内方にコントクト用の低抵抗層を埋め込んでもよく、この場合、基板厚み方向での局所的な電流偏りを抑制することができ、保護ダイオードの保護機能を向上できる。
【００５５】
また、基板１の導電型によってはダイオードのＮ型、Ｐ型を逆にしてもよく、このとき、図７においてＮ型、Ｐ型が全て逆になるようにしてもよい。
本実施形態ではＮ−基板のようなバルク基板での適用を示したが、ＳＯＩ型基板に適用できるのは言うまでもない。
【００５６】
また、本実施形態においても第２実施形態での図３に示したように、半導体基板１０は、第１導電型の高濃度な基板１１の上に第１導電型の低濃度なエピタキシャル膜（１２）を形成したものであって、このエピタキシャル膜（１２）にダイオード形成用トレンチ２が形成されていてもよい。また、本実施形態においても図４に示したように、半導体基板１５は、第１導電型の高濃度な基板１６の主表面から厚み方向に低濃度半導体層形成用トレンチ１７が延設され、トレンチ１７の内部に第１導電型の低濃度な半導体層（１８）が形成されることによって構成され、トレンチ１７の内部において半導体層（１８）の内方にダイオード形成用トレンチ２が形成されていてもよい。本実施形態において第２実施形態（図３，４）の構成を用いることにより、高耐圧な保護ダイオードとして機能させることができる。
（第６の実施の形態）
次に、第６の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００５７】
図８には、本実施形態における半導体装置の縦断面を示す。
内部素子として半導体スイッチング素子としてのトレンチＤＭＯＳトランジスタ４０を有する半導体装置において、同一チップ上に保護ダイオード４１を設け、その保護ダイオード４１に図３に示したダイオード構造を採用している。
【００５８】
図８において、半導体基板１０はＮ＋シリコン基板１１の上にＮ−エピタキシャル膜（１２）を形成したものである。縦型ＤＭＯＳトランジスタであるトレンチＤＭＯＳトランジスタ４０に関して、基板１０の主表面１０ａ（Ｎ−シリコン層１２の表面）において表層部にはＰ型領域４２が形成されている。このＰ型領域４２内における表層部にはＮ＋ソース領域４３が形成されている。半導体基板１０の主表面１０ａ（Ｎ−シリコン層１２の表面）においてはトレンチ４４がＮ＋ソース領域４３およびＰ型領域４２を貫通するように形成されている。トレンチ４４内にはゲート酸化膜４５を介してゲート電極４６が埋め込まれている。また、Ｐ型領域４２内における表層部にはソースコンタクト用Ｐ＋領域が形成されている。Ｎ＋ソース領域４３とソースコンタクト用Ｐ＋領域４７にはソース電極が、また、Ｎ＋シリコン基板１１にはドレイン電極が接続されている。
【００５９】
保護ダイオード４１に関して、基板１０の主表面１０ａ（Ｎ−シリコン層１２の表面）においてトレンチ２が形成され、トレンチ２内には、エピタキシャル膜からなるＰ型シリコン層３が形成されている。アスペクト比が「１」より大きなトレンチ２の内面（底面２ａと側面２ｂ）において基板１０（Ｎ−シリコン層１２）とＰ型シリコン層３とのＰＮ接合を有している。Ｐ型シリコン層３にはアノード電極が、また、Ｎ＋シリコン基板１１にはカソード電極（ドレイン電極を兼用する）が接続されている。
【００６０】
このようにして、基板１０には内部素子としてトレンチＤＭＯＳトランジスタ４０が作り込まれるとともに保護ダイオード４１が作り込まれている。保護ダイオード４１は、第２の実施形態で示したものと同等である。当然、保護ダイオード４１の耐圧値は内部素子（４０）の耐圧値以下に設定されている。なお、保護ダイオード４１は、複数設けてもよい。
【００６１】
本実施形態において第３実施形態、第４実施形態を適用してもよい。即ち、トレンチ２の底面２ａを丸く形成してＰ型シリコン層３の底部をラウンド状にする。この場合、底部でのブレークダウンによる電流集中を緩和することができ、保護ダイオードの保護機能を向上できる。また、トレンチ２内においてＰ型シリコン層３の内方にコンタクト用の低抵抗層を埋め込む。この場合、基板厚み方向での局所的な電流偏りを抑制することができ、保護ダイオードの保護機能を向上できる。
【００６２】
また、内部素子はプレーナＤＭＯＳトランジスタやコンケーブＤＭＯＳトランジスタ等でもよい。
また、図８におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第７の実施の形態）
次に、第７の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００６３】
図９には、本実施形態における半導体装置の縦断面を示す。図１０（ａ），（ｂ）は、図９に示した半導体装置におけるチップの平面図（レイアウト）の例である。図１１は、図１０（ｂ）のＡ−Ａ線での断面図（トレンチ及びエピタキシャル膜部の断面図）である。
【００６４】
図９において、内部素子として半導体スイッチング素子としての３次元パワーＭＯＳＦＥＴ５０を有する半導体装置において、同一チップ上に保護ダイオード５１を設け、その保護ダイオード５１に図４に示したダイオード構造を採用している。即ち、内部素子は３次元パワーＭＯＳＦＥＴ５０であり、保護ダイオード５１は第２の実施形態で示したものと同等である。このように半導体スイッチング素子としての３次元パワーＭＯＳＦＥＴ５０と、この３次元パワーＭＯＳＦＥＴ５０を保護する保護ダイオード５１とをワンチップ化した半導体装置である。
【００６５】
３次元パワーＭＯＳＦＥＴ５０は次のような構成となっている。ドレイン領域となるＮ＋シリコン基板（第１導電型の半導体基板）５２における主表面５２ａから第１のトレンチ５３が掘られている。このトレンチ５３は平面形状が直線的に延びる帯状をなしている（図１０（ａ），（ｂ）参照）。第１のトレンチ５３の内面においてＮ−ドリフト用シリコン層（第１導電型の低濃度なドリフト用半導体層）５４が形成されている。第１のトレンチ５３内においてＮ−ドリフト用シリコン層５４の内方にＰ型ベース用シリコン層（第２導電型のベース用半導体層）５５が形成されている。第１のトレンチ５３内においてＰ型ベース用シリコン層５５の内方にＮ＋ソース用シリコン層（第１導電型のソース用半導体層）５６が形成されている。Ｐ型ベース用シリコン層５５とＮ＋ソース用シリコン層５６にはソース電極が接続されている。第１のトレンチ５３内においてＮ＋シリコン基板５２の主表面５２ａから第２のトレンチ５７が掘られ、第２のトレンチ５７は、その平面構造としてＮ＋ソース用シリコン層５６からＮ−ドリフト用シリコン層５４に向かう方向においてＮ＋ソース用シリコン層５６とＮ−ドリフト用シリコン層５４との間のＰ型ベース用シリコン層５５を貫通するように形成されている。第２のトレンチ５７の内面においてゲート酸化膜（ゲート絶縁膜）５８を介してゲート電極５９が形成されている。Ｎ＋シリコン基板５２にはドレイン電極が接続されている。
【００６６】
そして、トランジスタがオン時にはＰ型ベース用シリコン層５５におけるゲート電極５９に対向する部位に反転層が形成される。よって、Ｎ＋ソース用シリコン層５６から、Ｐ型ベース用シリコン層５５におけるゲート電極５９に対向する部位（反転層）を通して、Ｎ−ドリフト用シリコン層５４及びドレイン領域であるＮ＋シリコン基板５２に電流が流れる。このとき、反転層は基板表面から離れた深い部分まで形成され、そのためオン抵抗を小さくすることができる。
【００６７】
保護ダイオード５１に関して、ダイオードを構成するための第１導電型の半導体基板は、Ｎ＋シリコン基板５２とＮ−シリコン層（第１導電型の低濃度な半導体層）６１からなり、主表面と裏面を有している。この半導体基板は、Ｎ＋シリコン基板５２の主表面５２ａから厚み方向に低濃度半導体層形成用トレンチ６０が延設され、トレンチ６０の内部にＮ−シリコン層６１が形成されていることによって構成されている。トレンチ６０は平面形状が直線的に延びる帯状をなしている（図１０（ａ），（ｂ）参照）。トレンチ６０の内部においてＮ−シリコン層６１の内方にはダイオード形成用トレンチ６２がＮ＋シリコン基板５２の主表面５２ａから厚み方向に延設されている。トレンチ６２内には、エピタキシャル膜からなるＰ型シリコン層（第２導電型の半導体層）６３が形成されている。アスペクト比が「１」より大きなトレンチ６２の内面（底面と側面）においてＮ型基板（５２，６１）とＰ型シリコン層６３とのＰＮ接合を有している。トレンチ６０内でのＰ型シリコン層６３の内方にはＮ＋シリコン層６４が埋め込まれている。Ｐ型シリコン層６３にはアノード電極が、また、Ｎ＋シリコン基板５２にはカソード電極が接続されている。当然、保護ダイオード５１の耐圧値は内部素子（５０）の耐圧値以下に設定されている。
【００６８】
保護ダイオード５１でのトレンチ６０内の中央のＮ＋シリコン層６４はダイオードの保護能力を十分確保できればアノード電極と短絡させてもよいが、一般的には寄生ＮＰＮ動作抑制のため、フローティングがよい。
【００６９】
図１０（ａ）においては、チップにおいて、３次元パワーＭＯＳＦＥＴ５０の外側に保護ダイオード５１が配置されている。保護ダイオード５１のトレンチ６０は図１０（ａ）においてはチップの１辺あたり１つ形成している。ここで、保護ダイオード５１のトレンチ６０はチップの１辺あたり複数配置させてもよい。または、図１０（ｂ）に示すように、チップにおいて、３次元パワーＭＯＳＦＥＴ５０のソース電極と保護ダイオード５１のアノード電極を短絡させることを考慮して、内部に保護ダイオード５１を配置してもよい。
【００７０】
また、保護ダイオード５１のトレンチ６０と３次元パワーＭＯＳＦＥＴ５０の第１のトレンチ５３は同じ工程で形成される。図１１において、３次元パワーＭＯＳＦＥＴ５０と保護ダイオード５１は共に同じトレンチ（深さ、幅、長さ）であり、かつ、同じエピタキシャル膜を積層したものとなっている。つまり、図９に示すように、３次元パワーＭＯＳＦＥＴ５０のトレンチ５３の幅Ｗｔと保護ダイオード５１のトレンチ６０の幅Ｗｄは同じサイズである（Ｗｄ＝Ｗｔ）。また、保護ダイオード５１の低濃度半導体層形成用トレンチ６０と３次元パワーＭＯＳＦＥＴ５０の第１のトレンチ５３は同じ深さである。また、保護ダイオードにおけるＮ−シリコン層（第１導電型の低濃度な半導体層）６１がＮ−ドリフト用シリコン層５４と同一のエピタキシャル膜で構成されるとともに、保護ダイオードにおけるＰ型シリコン層（第２導電型の半導体層）６３がＰ型ベース用シリコン層５５と同一のエピタキシャル膜で構成されている。よって、３次元パワーＭＯＳＦＥＴにおいて保護ダイオード５１によるチップ面積増大を抑制できると共に、製造方法において保護ダイオード形成のために工程が複雑化することのないチップを実現できる。
【００７１】
製造方法について詳しく説明する。
Ｎ＋基板５２を用意し、３次元パワーＭＯＳＦＥＴと保護ダイオードそれぞれ所望の領域にトレンチ５３，６０を同時にする。その後、エピ膜（５４，６１）およびエピ膜（５５，６３）を同時に形成している。従って、エピ膜（５４，６１）およびエピ膜（５５，６３）は同じになる。つまり、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ５３を形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチ６０を同時に形成する（第１工程）。そして、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ５３内にエピタキシャル膜よりなるＮ−シリコン層（第１導電型のドリフト用半導体層）５４を形成する際に保護ダイオードの形成領域において低濃度半導体層形成用トレンチ６０内にエピタキシャル膜よりなるＮ−シリコン層（第１導電型の低濃度な半導体層）６１を同時に形成する（第２工程）。さらに、３次元パワーＭＯＳＦＥＴの形成領域において第１のトレンチ５３内でのドリフト用シリコン層５４の内方にエピタキシャル膜よりなるＰ型ベース用シリコン層（第２導電型のベース用半導体層）５５を形成する際に保護ダイオードの形成領域においてトレンチ６０内でのＮ−シリコン層（第１導電型の低濃度な半導体層）６１の内方にエピタキシャル膜よりなるＰ型シリコン層（第２導電型の半導体層）６３を同時に形成する（第３工程）。よって、３次元パワーＭＯＳＦＥＴにおいて保護ダイオード５１によるチップ面積増大を抑制できるチップを、保護ダイオード形成のために工程が複雑化することなく製造できる。
【００７２】
本実施形態においても第３の実施形態で説明したようにトレンチの底面を丸く形成してＰ型シリコン層（第２導電型の半導体層）６３の底部をラウンド状にしてもよい。その場合、３次元パワーＭＯＳＦＥＴ５０も同様な形状になることは言うまでもない。更に本実施形態において第４実施形態で説明したように、トレンチ６２内においてＰ型シリコン層（第２導電型の半導体層）６３の内方にコンタクト用の低抵抗層を埋め込むようにしてもよい。
【００７３】
また、図９におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第８の実施の形態）
次に、第８の実施の形態を、第７の実施の形態との相違点を中心に説明する。
【００７４】
図１２には、本実施形態における半導体装置の縦断面を示す。図１３にはチップの平面図を示す。
本実施形態は、第７の実施形態とは３次元パワーＭＯＳＦＥＴと同一チップ上に形成された保護ダイオードのレイアウト形状が異なっている。
【００７５】
図１２において、本実施形態の保護ダイオード７０は、低濃度半導体層形成用トレンチ６０の平面形状がほぼ正方形である（ダイオード形成用トレンチ６２も平面形状がほぼ正方形である）。
【００７６】
図１３に示すように、チップにおける対向する２つの辺に沿って（３次元パワーＭＯＳＦＥＴ５０の外側に）保護ダイオード７０が複数繰り返して配置されている。
１つのダイオード７０のトレンチ６０の幅は、３次元パワーＭＯＳＦＥＴのトレンチ５３の幅と等しく、かつ、トレンチ長さが異なる四角形状となっている。当然、保護ダイオード７０の耐圧値は内部素子（５０）の耐圧値以下に設定されている。
【００７７】
保護ダイオード７０のトレンチ６０及びエピタキシャル膜（６１，６３，６４）は図９の３次元パワーＭＯＳＦＥＴのトレンチ５３およびエピタキシャル膜（５４，５５，５６）と同一工程で形成されている。
【００７８】
なお、保護ダイオード７０に関して、３次元パワーＭＯＳＦＥＴとトレンチの幅が等しければ、丸形状、多角形状でもよい。
本実施形態において、第３実施形態、第４実施形態を適用してもよい。つまり、Ｐ型シリコン層６３は底部をラウンド状にしてもよく、また、Ｐ型シリコン層６３内に低抵抗層を埋め込んでもよい。また、図１３の構成に比べ、第７の実施形態と同様、３次元パワーＭＯＳＦＥＴ５０のソース電極と保護ダイオード７０のアノード電極を短絡させる場合は、図１０（ｂ）で説明したように内部に保護ダイオード７０を配置してもよい。
（第９の実施の形態）
次に、第９の実施の形態を、第７の実施の形態との相違点を中心に説明する。
【００７９】
図１４には、本実施形態における半導体装置の縦断面を示す。図１５（ａ），（ｂ）は、図１４に示した半導体装置の平面図（チップ内でのレイアウト）の例である。図１６（ａ）は、図１５（ａ）のＡ−Ａ線での断面図（トレンチ及びエピタキシャル膜部の断面図）である。図１６（ｂ）は、図１５（ｂ）のＢ−Ｂ線での断面図（トレンチ及びエピタキシャル膜部の断面図）である。
【００８０】
本実施形態の保護ダイオード８０は、第７の実施形態の保護ダイオードと異なる点は、３次元パワーＭＯＳＦＥＴ５０のトレンチ５３の幅と保護ダイオード８０のトレンチ６０の幅が異なり、保護ダイオード８０におけるトレンチ６０の幅Ｗｄが、３次元パワーＭＯＳＦＥＴ５０における第１のトレンチ５３の幅Ｗｔより小さい（Ｗｄ＜Ｗｔ）。当然、保護ダイオード８０の耐圧値は内部素子（５０）の耐圧値以下に設定されている。
【００８１】
図１５（ａ）においては、チップにおいて、３次元パワーＭＯＳＦＥＴ５０の外側に保護ダイオード８０が配置されている。または、図１５（ｂ）に示すように、チップにおいて、３次元パワーＭＯＳＦＥＴ５０のソース電極と保護ダイオード８０のアノード電極を短絡させることを考慮して、内部に保護ダイオード８０を配置してもよい。
【００８２】
３次元パワーＭＯＳＦＥＴ５０と保護ダイオード８０のトレンチ及びエピ膜は同一工程で形成したものである。ここで、保護ダイオード８０のトレンチ幅が小さいため、図１４に示すごとく保護ダイオード部にＮ＋ソース用シリコン層５６と同等のエピタキシャル膜は形成されていない。
【００８３】
よって、保護ダイオード８０での低濃度半導体層形成用トレンチ６０内にＮ＋ソース用シリコン層５６と同一のエピタキシャル膜の形成を少なく、または抑制して保護ダイオード８０の保護機能を向上できる。
【００８４】
本実施形態においても第３の実施形態で説明したようにトレンチ６２の底面を丸く形成してＰ型シリコン層（第２導電型の半導体層）６３の底部をラウンド状にしてもよい。その場合、３次元パワーＭＯＳＦＥＴ５０も同様な形状になることは言うまでもない。更に本実施形態において第４実施形態で説明したように、トレンチ６２内においてＰ型シリコン層（第２導電型の半導体層）６３の内方にコンタクト用の低抵抗層を埋め込むようにしてもよい。
【００８５】
また、図１４におけるＮ型、Ｐ型の導電型は逆にしてもよい。
（第１０の実施の形態）
次に、第１０の実施の形態を、第９の実施の形態との相違点を中心に説明する。
【００８６】
図１７には、本実施形態における半導体装置の縦断面を示す。図１８は、図１７に示した半導体装置の平面図（チップ内でのレイアウト）の例である。
本実施形態は、第９の実施形態とは、３次元パワーＭＯＳＦＥＴと同一チップ上に形成された保護ダイオード９０のレイアウト形状が異なっている。
【００８７】
図１７，１８に示すように、１つのダイオード９０を３次元パワーＭＯＳＦＥＴ５０とトレンチ幅だけでなく、トレンチ長さも異なる四角形状としている。そして、図１８の平面図に示すように、チップ上には３次元パワーＭＯＳＦＥＴ５０の外側に保護ダイオード９０を複数繰り返して配置している。当然、保護ダイオード９０の耐圧値は内部素子（５０）の耐圧値以下に設定されている。なお、図１８の構成に比べ、第９の実施形態と同様、３次元パワーＭＯＳＦＥＴ５０のソース電極と保護ダイオード９０のアノード電極を短絡させる場合は内部にダイオード９０を配置してもよい。
【００８８】
保護ダイオード９０のトレンチ６０及びエピ膜（Ｎ−シリコン層６１、Ｐ型シリコン層６３）は３次元パワーＭＯＳＦＥＴ５０と同一工程で形成されている。
保護ダイオード９０のトレンチ（６０，６２）の平面形状は、丸形状、多角形状でもよい。
【００８９】
本実施形態においても第３の実施形態で説明したようにトレンチ６２の底面を丸く形成してＰ型シリコン層（第２導電型の半導体層）６３の底部をラウンド状にしてもよい。更に本実施形態において第４実施形態で説明したように、トレンチ６２内においてＰ型シリコン層（第２導電型の半導体層）６３の内方にコンタクト用の低抵抗層を埋め込むようにしてもよい。
（第１１の実施の形態）
次に、第１１の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００９０】
図１９には、本実施形態における半導体装置の縦断面を示す。
内部素子として半導体集積回路としてのＣＭＯＳインバータ１００を有する半導体装置において、同一チップ上に電源保護ダイオード１０１とゲート保護ダイオード１０２を設け、その保護ダイオード１０１，１０２については図１に示したダイオード構造を採用している。即ち、本半導体装置は、半導体集積回路としてのＣＭＯＳインバータ１００と、このＣＭＯＳインバータ１００を保護する保護ダイオード１０１，１０２とをワンチップ化している。
【００９１】
Ｐ−シリコン基板（第１導電型の半導体基板）１０３は主表面１０３ａと裏面１０３ｂを有している。ＣＭＯＳインバータ１００からなる半導体集積回路に関して、外部接続端子として電源端子（Ｖｄｄ）とグランド端子（ＧＮＤ）と信号入力端子（ＩＮ）と信号出力端子（ＯＵＴ）を有している。Ｐ−シリコン基板１０３の主表面１０３ａにおいてその表層部にＮウエル層１０８とＰウエル層１１４が形成されている。Ｎウエル層１０８の表層部にコンタクト用Ｎ＋領域１０９、Ｐ＋領域１１０、Ｐ＋領域１１１が形成され、Ｐ＋領域１１０，１１１間においてゲート酸化膜（ゲート絶縁膜）１１２を介してゲート電極１１３が形成されている。Ｐウエル層１１４の表層部にＮ＋領域１１５、Ｎ＋領域１１６、コンタクト用Ｐ＋領域１１７が形成され、Ｎ＋領域１１５，１１６間においてゲート酸化膜（ゲート絶縁膜）１１８を介してゲート電極１１９が形成されている。コンタクト用Ｎ＋領域１０９とＰ＋領域１１０は電源端子（Ｖｄｄ）と接続されている。Ｎ＋領域１１６とコンタクト用Ｐ＋領域１１７はグランド端子（ＧＮＤ）と接続されている。Ｐ＋領域１１１とＮ＋領域１１５は信号出力端子（ＯＵＴ）と接続されている。ゲート電極１１３とゲート電極１１９は信号入力端子（ＩＮ）と接続されている。
【００９２】
また、保護ダイオード１０１，１０２に関して、基板１０３の主表面１０３ａから厚み方向にダイオード形成用トレンチ１０４，１０６が延設され、トレンチ１０４，１０６内にエピタキシャル膜からなるＮ型シリコン層（第２導電型の半導体層）１０５，１０７が形成されている。アスペクト比が「１」より大きなトレンチ１０４，１０６の内面（１０４ａ，１０４ｂ，１０６ａ，１０６ｂ）においてＰ−基板１０３とＮ型シリコン層１０５，１０７とのＰＮ接合を有している。カソード側のＮ型シリコン層１０５は電源端子（Ｖｄｄ）と接続されている。また、カソード側のＮ型シリコン層１０７は信号入力端子（内部素子のゲート電極）と接続されている。アノード側のＰ−シリコン基板１０３は基板裏面のコンタクト用Ｐ＋領域１０３ｃを介して接地されている。
【００９３】
よって、小面積かつ低抵抗のダイオードを保護ダイオードに用いることでチップ面積増大を抑制できる。
図１９では電源保護ダイオード１０１とゲート保護ダイオード１０２はそれぞれ１つずつ設けたが、複数個ずつ設けてもよい。
【００９４】
また、本実施形態において第３実施形態、第４実施形態を適用してもよい。即ち、トレンチ１０４，１０６の底面１０４ａ，１０６ａを丸く形成してＮ型シリコン層１０５，１０７の底部１０５ａ，１０７ａをラウンド状にする。また、トレンチ１０４，１０６内においてＮ型シリコン層１０５，１０７の内方にコンタクト用の低抵抗層を埋め込む。
【００９５】
また、図２０に示すように、部分ＳＯＩ型基板に適用してもよい。その場合、内部素子であるＣＭＯＳインバータ１２０はＳＯＩ領域に、また、保護ダイオード１２１，１２２はバルク領域に形成する。
【００９６】
詳しくは、内部素子としてのＣＭＯＳインバータ１２０に関して、Ｐ−シリコン基板１３０の主表面１３０ａ側において薄膜シリコン層を囲うように埋込絶縁膜１４０が形成され、薄膜シリコン層にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが形成されている。ＰチャネルＭＯＳトランジスタに関して、薄膜シリコン層にＮ領域１４１、Ｐ＋領域１４２、Ｐ＋領域１４３が形成されるとともに薄膜シリコン層上にはゲート酸化膜（ゲート絶縁膜）１４４を介してゲート電極１４５が形成されている。ＮチャネルＭＯＳトランジスタに関して、薄膜シリコン層にＰ領域１４６、Ｎ＋領域１４７、Ｎ＋領域１４８が形成されるとともに薄膜シリコン層上にはゲート酸化膜（ゲート絶縁膜）１４９を介してゲート電極１５０が形成されている。Ｐ＋領域１４２は電源端子（Ｖｄｄ）と接続されている。Ｎ＋領域１４８はグランド端子（ＧＮＤ）と接続されている。Ｐ＋領域１４３とＮ＋領域１４７は信号出力端子（ＯＵＴ）と接続されている。ゲート電極１４５とゲート電極１５０は信号入力端子（ＩＮ）と接続されている。
【００９７】
図２０の電源保護ダイオード１２１とゲート保護ダイオード１２２に関して、基板１３０の主表面１３０ａから厚み方向にトレンチ１３１，１３３が延設され、トレンチ１３１，１３３内にエピタキシャル膜からなるＮ型シリコン層（第２導電型の半導体層）１３２，１３４が形成されている。アスペクト比が「１」より大きなトレンチ１３１，１３３の内面においてＰ−基板１３０とＮ型シリコン層１３２，１３４とのＰＮ接合を有している。カソード側のＮ型シリコン層１３２は電源端子（Ｖｄｄ）と接続されている。また、カソード側のＮ型シリコン層１３４は信号入力端子（内部素子のゲート電極）と接続されている。アノード側のＰ−シリコン基板１３０は基板裏面のコンタクト用Ｐ＋領域１３０ｃを介して接地されている。
【００９８】
なお、第７の実施形態のパワー素子と本実施形態のＣＭＯＳインバータをモノリシック化した複合ＩＣに適用できることは言うまでもない。
また、図１９，２０におけるＮ型、Ｐ型の導電型は逆にしてもよい。
【００９９】
また、本実施形態においても第２実施形態で説明した構成を採ってもよい。つまり、図３に示したように、半導体基板１０は、第１導電型の高濃度な基板１１の上に第１導電型の低濃度なシリコン層（エピ膜）１２を形成したものであって、このシリコン層（エピ膜）１２にダイオード形成用トレンチ２が形成されていてもよい。また、図４に示したように、半導体基板１５は、第１導電型の高濃度な基板１６の主表面から厚み方向に低濃度半導体層形成用トレンチ１７が延設され、トレンチ１７の内部に第１導電型の低濃度な半導体層１８が形成されることによって構成され、トレンチ１７の内部において半導体層１８の内方にダイオード形成用トレンチ２が形成されていてもよい。本実施形態において第２実施形態（図３，４）の構成を用いることにより、高耐圧な保護ダイオードとして機能させることができる。
【０１００】
また、本実施形態においても第３の実施形態で説明したように図１９，２０でのトレンチ１０４，１０６，１３１，１３３の底面を丸く形成してＮ型シリコン層（第２導電型の半導体層）１０５，１０７，１３２，１３４の底部をラウンド状にしてもよい。このようにすると、底部でのブレークダウンによる電流集中を緩和することができ、保護ダイオードの保護機能を向上できる。更に本実施形態において第４実施形態で説明したように、トレンチ１０４，１０６，１３１，１３３内においてＮ型シリコン層（第２導電型の半導体層）１０５，１０７，１３２，１３４の内方にコンタクト用の低抵抗層を埋め込むようにしてもよい。このようにすると、基板厚み方向での局所的な電流偏りを抑制することができ、保護ダイオードの保護機能を向上できる。
【０１０１】
これまで説明してきた各実施形態においては半導体はシリコン（Ｓｉ）であったが、これに限ることなく他の材料、例えばＧａＮやＳｉＣでもよい。
【図面の簡単な説明】
【０１０２】
【図１】第１の実施形態における半導体装置の縦断面図。
【図２】第１の実施形態における半導体装置の縦断面図。
【図３】第２の実施形態における半導体装置の縦断面図。
【図４】第２の実施形態における半導体装置の縦断面図。
【図５】第３の実施形態における半導体装置の縦断面図。
【図６】第４の実施形態における半導体装置の縦断面図。
【図７】第５の実施形態における半導体装置の縦断面図。
【図８】第６の実施形態における半導体装置の縦断面図。
【図９】第７の実施形態における半導体装置の断面図。
【図１０】（ａ），（ｂ）は第７の実施形態における半導体装置の平面図。
【図１１】図１０（ｂ）でのＡ−Ａ線での縦断面図。
【図１２】第８の実施形態における半導体装置の断面図。
【図１３】第８の実施形態における半導体装置の平面図。
【図１４】第９の実施形態における半導体装置の断面図。
【図１５】（ａ），（ｂ）は第９の実施形態における半導体装置の平面図。
【図１６】（ａ）は図１５（ａ）でのＡ−Ａ線での縦断面図、（ｂ）は図１５（ｂ）でのＢ−Ｂ線での縦断面図。
【図１７】第１０の実施形態における半導体装置の断面図。
【図１８】第１０の実施形態における半導体装置の平面図。
【図１９】第１１の実施形態における半導体装置の縦断面図。
【図２０】第１１の実施形態における半導体装置の縦断面図。
【図２１】背景技術を説明するための保護素子を有する回路の構成図。
【図２２】背景技術を説明するための保護素子を有する回路の縦断面図。
【図２３】背景技術を説明するための保護素子の製造プロセスを示す縦断面図。
【符号の説明】
【０１０３】
１…Ｎ−シリコン基板、１ａ…主表面、１ｂ…裏面、２…トレンチ、３…Ｐ型シリコン層、３ａ…底部、５…Ｎ−シリコン基板、５ａ…主表面、５ｂ…裏面、１０…半導体基板、１１…Ｎ＋シリコン基板、１２…Ｎ−エピタキシャル層、１５…半導体基板、１６…Ｎ＋シリコン基板、１７…トレンチ、１８…Ｎ−エピタキシャル層、２０…金属層、３０…ＬＤＭＯＳトランジスタ、３１…保護ダイオード、５０…３次元パワーＭＯＳＦＥＴ、５１…保護ダイオード、５２…Ｎ＋シリコン基板、５３…トレンチ、５４…ドリフト用Ｎ−シリコン層、５５…Ｐ型ベース用シリコン層、５６…Ｎ＋ソース用シリコン層、５７…トレンチ、５８…ゲート酸化膜、５９…ゲート電極、６０…トレンチ、６１…Ｎ−シリコン層、６２…トレンチ、６３…Ｐ型シリコン層、８０…保護ダイオード、１００…ＣＭＯＳインバータ、１０１…電源保護ダイオード、１０２…ゲート保護ダイオード、１０３…Ｐ−シリコン基板、１０３ａ…主表面、１０３ｂ…裏面、１０４…トレンチ、１０５…Ｎ型シリコン層、１０６…トレンチ、１０７…Ｎ型シリコン層、Ｗｄ…幅、Ｗｔ…幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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