(57)【要約】【課題】リセスゲート領域にシリコンホーンが形成されることを防止し、食刻工程のマージンを高める半導体素子の製造方法を提供すること。【解決手段】リセスゲート領域の食刻工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるアイランド型マスクを用いて素子分離膜を先に食刻した後、半導体基板を食刻することにより、リセスゲート領域にシリコンホーンが形成されることを防止し、食刻工程のマージンを高める。【選択図】図５Ｆ
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【特許請求の範囲】
【請求項１】
（ａ）パッド絶縁膜が形成された半導体基板上部にＳＴＩ工程を行って活性領域を定義する素子分離膜を形成する段階と、
（ｂ）全体表面上部にポリシリコン層を形成する段階と、
（ｃ）前記活性領域と交差するアイランド型リセス領域を定義し、前記リセス領域内の前記ポリシリコン層、パッド絶縁膜及び所定厚さの素子分離膜を食刻して前記活性領域の側壁を露出させるリセスを形成するが、前記アイランド型リセス領域は前記活性領域の長手方向ではゲート領域の線幅より小さく、前記ゲート領域の長手方向では前記活性領域の線幅より大きく形成する段階と、
（ｄ）前記残ったポリシリコン層を食刻マスクに前記リセス内の前記半導体基板を食刻するが、前記ポリシリコン層を前記半導体基板と同時に食刻してリセスゲート領域を形成する段階と、
（ｅ）所定厚さの前記パッド絶縁膜を除去した後、前記活性領域上部にゲート酸化膜を形成する段階と、
（ｆ）全体表面上部に前記リセスゲート領域を埋め込む下部ゲート電極層を形成し、前記下部ゲート電極層の上部に上部ゲート電極層及びハードマスク層を形成する段階と、
（ｇ）前記ハードマスク層、上部ゲート電極層及び下部ゲート電極層をゲートマスクに選択的に食刻してゲート構造物を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ａ）段階は、
素子分離領域のパッド絶縁膜及び所定厚さの半導体基板を食刻してトレンチを形成する段階と、
全体表面上部に前記トレンチを埋め込む素子分離用絶縁膜を形成する段階と、
前記パッド絶縁膜が露出するまで、前記素子分離用絶縁膜を研磨して前記素子分離膜を形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記素子分離膜と半導体基板の界面に熱酸化膜を形成する段階を更に含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記素子分離膜と熱酸化膜の界面にライナー窒化膜を形成する段階を更に含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記（ａ）段階後、
前記パッド絶縁膜を食刻して半導体基板を露出する段階と、
前記露出した半導体基板の表面にバッファ酸化膜を形成する段階と、
ウェル及びチャンネル注入工程を行って前記活性領域に不純物を注入する段階と、
を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記（ａ）段階後、
ウェル及びチャンネル注入工程を行って前記活性領域に不純物を注入する段階と、
前記パッド絶縁膜を食刻して半導体基板を露出する段階と、
前記露出した半導体基板の表面にバッファ酸化膜を形成する段階と、
を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記（ｃ）段階は、
前記ポリシリコン層上部にリセスゲート領域を定義する感光膜パターンを形成するが、前記ゲートの長手方向では前記ゲート電極の線幅より小さく、ゲートの長手方向と垂直の方向である前記活性領域短軸方向では前記活性領域の短軸の線幅より大きく形成する段階と、
前記感光膜パターンをマスクに前記リセスのポリシリコン層、前記ポリシリコン層の下部のパッド絶縁膜及び素子分離膜を食刻する段階と、
前記感光膜パターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記アイランド型リセスゲート領域の前記活性領域の長手方向に対する線幅は前記ゲートの線幅より２Ｄほど小さく、前記アイランド型リセスゲート領域の前記ゲート構造物の長手方向に対する線幅は前記活性領域の短軸より２Ｅほど大きいことを特徴とする請求項１に記載の半導体素子の製造方法（但し、０≦Ｄ≦(１／３)Ｆ、０≦Ｅ≦(１／２)Ｆ、Ｆはゲート領域等の間の距離）。
【請求項９】
前記（ｃ）段階で食刻される素子分離膜の厚さは前記（ｄ）段階で食刻される半導体基板の厚さ以下であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記（ｅ）段階は、
前記パッド絶縁膜を除去し前記活性領域を露出する段階と、
前記露出した活性領域上部にゲート酸化膜を形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、リセスゲート領域の食刻工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先に食刻した後、半導体基板を食刻することにより、リセスゲート領域にシリコンホーンが形成されることを防止し、食刻工程のマージンを高める半導体素子の製造方法に関する。
【背景技術】
【０００２】
図１は、従来の技術に係る半導体素子のレイアウトを示す平面図である。
図１に示されているように、半導体基板上部に素子分離膜４０、活性領域１０ａ及び活性領域１０ａと交差するワードラインであるゲート構造物１２０が形成されている。ゲート構造物１２０間の間隔はＦであり（Ｆはデザインルールによる最小線幅）、リセスゲートゲート領域６０はライン型であって、ゲート構造物１２０下部に備えられ、ゲート構造物１２０の幅より左右に各々Ｄほど小さい。即ち、リセスゲート領域６０の誤整合マージンはＤである。
【０００３】
図２Ａ〜図２Ｆは、従来の技術に係る半導体素子の製造方法を示す断面図である。図２Ａ（ｉ）〜図２Ｆ（ｉ）は図１のＩ−Ｉ’に沿う断面を示す図である。図２Ａ（ii）〜図２Ｆ（ii）は図１のII−II’に沿う断面を示す図である。
【０００４】
図２Ａに示されているように、半導体基板１０上部にパッド酸化膜２０及びパッド窒化膜３０を積層する。次には、ＳＴＩ工程を行って活性領域１０ａを定義する素子分離膜４０を形成する。
【０００５】
図２Ｂに示されているように、素子分離膜４０を所定厚さに食刻してその高さを低くした後、パッド窒化膜３０を除去する。次には、全体表面上部にポリシリコン層５０を形成する。
【０００６】
図２Ｃに示されているように、ポリシリコン層５０上部に感光膜（図示省略）を形成した後、図１のリセスゲート予定領域６０を定義する露光マスクを利用した露光及び現像工程でリセスゲート予定領域６０を露出させるライン型の感光膜パターン（図示省略）を形成する。次には、前記感光膜パターンを食刻マスクに露出したポリシリコン層５０及びパッド酸化膜２０を食刻して、リセスゲート予定領域６０を定義するポリシリコン層パターン５０ａ及びパッド酸化膜パターン２０ａを形成する。その次に、前記感光膜パターンを除去する。
【０００７】
図２Ｄに示されているように、ポリシリコン層パターン５０ａを食刻マスクに露出した半導体基板１０を食刻してリセスゲート領域７０を形成する。ここで、半導体基板１０とポリシリコン層パターン５０ａが共に食刻されるようにする。この際、素子分離膜４０と隣接した半導体基板１０の食刻速度が素子分離膜４０と隣接しない半導体基板１０より遅いので、リセスゲート領域７０内の半導体基板にはシリコンホーン（Ａ）が形成される。その次に、パッド酸化膜２０を除去する。
【０００８】
図２Ｅに示されているように、露出した半導体基板１０の表面にゲート酸化膜８０を形成した後、全体表面上部にリセスゲート領域７０を埋め込む下部ゲート電極層９０を形成し、下部ゲート電極層９０上部に上部ゲート電極層１００及びハードマスク層１１０を順次積層する。
【０００９】
図２Ｆに示されているように、ハードマスク層１１０、上部ゲート電極層１００及び下部ゲート電極層９０をパターニングして、下部ゲート電極層パターン９０ａ、上部ゲート電極層パターン１００ａ及びハードマスク層パターン１１０ａの積層構造でなるゲート構造物１２０を形成する。
【００１０】
図３は、従来の技術に係る半導体素子の製造工程で誤整合が発生した場合を示す断面図である。
図３は、感光膜（図示省略）を食刻マスクにリセスゲート予定領域６０のポリシリコン層５０及びパッド酸化膜２０を食刻する際（図２Ｃの食刻工程）、整合誤差が最大誤整合マージンＤより大きいＭほど発生した場合を示している。リセスゲート領域の形成時にライン型のマスクを用いるので、誤整合がＭほど発生する場合は素子分離膜４０とポリシリコン層パターン５０ａとの間にＭ−Ｄの半導体基板１０が露出する。従って、図２Ｄの半導体基板１０の食刻工程で望まない部分の半導体基板１０が非正常的に食刻される。素子の大きさが小さくなるに従い工程マージンは漸次減少するが、整合誤差が少しだけ大きくなっても、図３のように望まない部分の半導体基板が露出して非正常的な食刻が発生するという問題点がある。さらに、リセスゲート領域内にシリコンホーンが形成されセルトランジスタのしきい値電圧を低減させ、漏洩電流を増加させて素子のリフレッシュ特性を低下させるという問題点がある。
【非特許文献１】「88nm以下の大きさを具現するためのリセス−チャンネル −アレイ−トランジスタ（RCAT）を利用してディラム（DRAM）データリテンション時間の飛躍的発展（“The breakthrough in data retention time of DRAM using Recess-Channel-array Transistor(RCAT) for 88nm feature size and beyond”）」、pp.11〜12、Symposium on VLSI technology Digest of Technical Papers、2003
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記問題点を解決するため、リセスゲート領域の食刻工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先に食刻した後、半導体基板を食刻することによりリセスゲート領域にシリコンホーンが形成されることを防止し、食刻工程のマージンを高める半導体素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体素子の製造方法は、
（ａ）パッド絶縁膜が形成された半導体基板上部にＳＴＩ工程を行って活性領域を定義する素子分離膜を形成する段階と、
（ｂ）全体表面上部にポリシリコン層を形成する段階と、
（ｃ）前記活性領域と交差するアイランド型リセス領域を定義し、前記リセス領域内の前記ポリシリコン層、パッド絶縁膜及び所定厚さの素子分離膜を食刻して、前記活性領域の側壁を露出させるリセスを形成するが、前記アイランド型リセス領域は前記活性領域の長手方向ではゲート領域の線幅より小さく、前記ゲート領域の長手方向では前記活性領域の線幅より大きく形成する段階と、
（ｄ）前記残ったポリシリコン層を食刻マスクに前記リセス内の前記半導体基板を食刻するが、前記ポリシリコン層を前記半導体基板と同時に食刻してリセスゲート領域を形成する段階と、
（ｅ）所定厚さの前記パッド絶縁膜を除去した後、前記活性領域上部にゲート酸化膜を形成する段階と、
（ｆ）全体表面上部に前記リセスゲート領域を埋め込む下部ゲート電極層を形成し、前記下部ゲート電極層上部に上部ゲート電極層及びハードマスク層を形成する段階と、
（ｇ）前記ハードマスク層、上部ゲート電極層及び下部ゲート電極層をゲートマスクに選択的に食刻してゲート構造物を形成する段階と、
を含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体素子の製造方法は、リセスゲート領域の食刻工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先に食刻した後、半導体基板を食刻することにより（ｉ）リセスゲート領域にシリコンホーンが形成されるのを防止して、セルトランジスタの漏洩電流を減少させ、従って素子のリフレッシュ特性を向上させ、（ii）リセスゲートマスクの整合誤差が工程マージンより大きい場合でも半導体基板の非正常的な食刻が発生することを防止するという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下では本発明の実施の形態を、図を参照して詳しく説明する。
図４は、本発明に係る半導体素子のレイアウトを示す平面図である。
図４に示されているように、活性領域２３０と、これを定義する素子分離膜２４０と、活性領域２３０を横切るワードラインであるゲート構造物３２０が半導体基板上に形成される。
【００１５】
周辺回路領域の半導体基板に、幅が広く活性領域１１５を定義する素子分離膜２４０と、活性領域２３０及び活性領域２３０と交差するワードラインであるゲート構造物３２０が形成されている。ゲート構造物３２０の間の間隔はＦ（Ｆはデザインルールによる最小線幅）であり、リセス領域２６０はライン型でない矩形のアイランド型（island type）であって、ゲート構造物３２０の下部に備えられ、活性領域の長手方向ではゲート構造物３２０の幅より左右に各々Ｄほど小さく、ゲート構造物の長手方向では活性領域２３０の線幅より上下に各々Ｅほど大きい。ここで、０≦Ｄ≦(１／３)Ｆ、０≦Ｅ≦(１／２)Ｆであるのが好ましい。
【００１６】
図５Ａ〜図５Ｆは、本発明に係る半導体素子の製造方法を示す断面図である。図５Ａ（ｉ）〜図５Ｆ（ｉ）は図４のＩ−Ｉ’に沿う断面を示す図である。図５Ａ（ii）〜図５Ｆ（ii）は図４のII−II’に沿う断面を示す図である。
図５Ａに示されているように、半導体基板２００の上部にパッド酸化膜２１０及びパッド窒化膜２２０を形成する。次は、素子分離膜２４０を形成するためのＳＴＩ工程を行う。具体的には、先ず素子分離領域のパッド窒化膜２２０、パッド酸化膜２１０及び所定厚さの半導体基板２００を食刻して素子分離用トレンチ（図示省略）を形成する。次は、全体表面上部に素子分離用トレンチを埋め込む素子分離用絶縁膜（図示省略）を形成した後、パッド窒化膜２２０が露出するまで、前記素子分離用絶縁膜を研磨して活性領域２３０を定義する素子分離膜２４０を形成する。ここで、素子分離膜２４０と半導体基板２００の界面に熱酸化膜（図示省略）を形成するか、または素子分離膜２４０と前記熱酸化膜の界面にライナー窒化膜を形成することもできる。
【００１７】
図５Ｂに示されているように、素子分離膜２４０を所定厚さに食刻してその高さを低くした後、パッド窒化膜２２０を除去する。次は、全体表面上部にポリシリコン層２５０を形成する。ここで、パッド窒化膜２２０を除去した後パッド酸化膜２１０を食刻して除去し、露出した半導体基板２００の表面にバッファ酸化膜（図示省略）を形成した後、ウェル及びチャンネル注入工程を行い活性領域２３０に不純物を注入する工程を行うことができる。さらに、パッド窒化膜２２０を除去した後、ウェル及びチャンネル注入工程を行って活性領域２３０に不純物を注入した後、パッド酸化膜２１０を食刻して除去し、露出した半導体基板２００の表面にバッファ酸化膜を形成することもできる。
【００１８】
図５Ｃに示されているように、ポリシリコン層２５０の上部に感光膜（図示省略）を形成した後、図４のリセス領域２６０を定義する露光マスク（図示省略）を利用した露光及び現像工程でリセス領域２６０を露出させる感光膜パターン（図示省略）を形成する。即ち、活性領域の長手方向ではゲート構造物３２０の線幅より２Ｄほど小さく、ゲート構造物の長手方向では活性領域２３０の線幅より２Ｅほど大きいリセス領域２６０を露出させる感光膜パターンを形成する。前記感光膜パターンは、チャンネル領域のポリシリコン層２５０の一部及びチャンネル領域と隣接する素子分離膜２４０を露出させる。
【００１９】
次は、前記感光膜パターンを食刻マスクに露出したポリシリコン層２５０、ポリシリコン層２５０下部のパッド酸化膜２１０及び所定厚さの素子分離膜２４０を食刻し、リセス領域２６０を定義するポリシリコン層パターン２５０ａ及びパッド酸化膜パターン２１０ａを形成する。素子分離膜２４０の食刻工程により活性領域２３０の側壁を露出させるリセスが形成される。ここで、食刻される素子分離膜２４０の厚さは下記の図５Ｄに示された半導体基板２００の食刻工程で食刻される半導体基板２００の食刻深さに従い適宜調節するのが好ましい。その次に、前記感光膜パターンを除去する。
【００２０】
図５Ｄに示されているように、ポリシリコン層パターン２５０ａを食刻マスクに図５Ｃに示す食刻工程により露出した半導体基板２００を食刻してリセスゲート領域２７０を形成する。ここで、食刻される半導体基板２００の厚さは図５Ｃに示されている素子分離膜２４０の食刻工程で食刻される素子分離膜２４０の厚さ以上であるものがさらに好ましい。さらに、半導体基板２００とポリシリコン層パターン２５０ａが共に食刻されるようにする。ここで、従来の技術では素子分離膜と半導体基板を同時に食刻するので、食刻速度が遅い半導体基板にシリコンホーンが形成されていたが、本発明の場合素子分離膜２４０を先に食刻した後半導体基板２００を食刻するので、シリコンホーンが形成されない。その次に、パッド酸化膜パターン２１０ａを少なくとも所定厚さに食刻して除去する。ここで、パッド酸化膜パターン２１０ａを完全に除去するか、または所定厚さだけ除去することができる。
【００２１】
図５Ｅに示されているように、露出した半導体基板２００の表面にゲート酸化膜２８０を形成する。図５Ｄに示されている食刻工程でパッド酸化膜パターン２１０ａを完全に除去した場合は、ゲート酸化膜２８０は活性領域２３０の上部面及び側壁を含む半導体基板２００の表面に形成され、所定厚さだけ除去された場合はゲート酸化膜２８０は残っているパッド酸化膜パターン２１０ａの表面及び活性領域２３０の側壁に形成される。その次に、全体表面の上部にリセスゲート領域２７０を埋め込む下部ゲート電極層２９０を形成し、下部ゲート電極層２９０上部に上部ゲート電極層３００及びハードマスク層３１０を順次形成する。
【００２２】
図５Ｆに示されているように、ハードマスク層３１０、上部ゲート電極層３００及び下部ゲート電極層２９０をパターニングして下部ゲート電極２９０ａ、上部ゲート電極３００ａ及びハードマスク層パターン３１０ａの積層構造からなるゲート構造物３２０を形成する。
【００２３】
図６は、本発明に係る半導体素子の製造工程で誤整合が発生した場合を示す断面図である。
図６に示されているように、感光膜（図示省略）を食刻マスクにリセス領域２６０のポリシリコン層２５０、パッド酸化膜２１０及び素子分離膜２４０を食刻する場合（図５Ｃの食刻工程）、整合誤差が最大の誤整合マージンより大きいＭほど発生したことを示している。本発明に係る半導体素子の製造方法は、リセスゲート領域の形成時にライン型のマスクでない図４のリセス領域２６０を定義するアイランド型のマスクを用いるので、誤整合がＭほど発生する場合でもリセス領域でない部分の半導体基板が露出しないので、図５Ｄの半導体基板２００の食刻工程で望まない部分の半導体基板２００の非正常的な食刻が防止されることが分かる。
【図面の簡単な説明】
【００２４】
【図１】従来の技術に係る半導体素子のレイアウトを示す平面図である。
【図２Ａ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２Ｂ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２Ｃ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２Ｄ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２Ｅ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２Ｆ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３】従来の技術に係る半導体素子の製造工程で誤整合が発生した場合を示す断面図である。
【図４】本発明に係る半導体素子のレイアウトを示す平面図である。
【図５Ａ】本発明に係る半導体素子の製造方法を示す断面図である。
【図５Ｂ】本発明に係る半導体素子の製造方法を示す断面図である。
【図５Ｃ】本発明に係る半導体素子の製造方法を示す断面図である。
【図５Ｄ】本発明に係る半導体素子の製造方法を示す断面図である。
【図５Ｅ】本発明に係る半導体素子の製造方法を示す断面図である。
【図５Ｆ】本発明に係る半導体素子の製造方法を示す断面図である。
【図６】本発明に係る半導体素子の製造工程で誤整合が発生した場合を示す断面図である。
【符号の説明】
【００２５】
１１５、２３０      活性領域
２００      半導体基板
２１０      パッド酸化膜
２１０ａ      パッド酸化膜パターン
２２０      パット窒化膜
２４０      素子分離膜
２５０      ポリシリコン層
２５０ａ      ポリシリコン層パターン
２６０      リセス領域
２７０      リセスゲート領域
２８０      ゲート酸化膜
２９０      下部ゲート電極層
２９０ａ      下部ゲート電極
３００      上部ゲート電極層
３００ａ      上部ゲート電極
３１０      ハードマスク層
３１０ａ      ハードマスク層パターン
３２０      ゲート構造物
【図１】
2006270049.tif 000003
【図２Ａ】
2006270049.tif 000004
【図２Ｂ】
2006270049.tif 000005
【図２Ｃ】
2006270049.tif 000006
【図２Ｄ】
2006270049.tif 000007
【図２Ｅ】
2006270049.tif 000008
【図２Ｆ】
2006270049.tif 000009
【図３】
2006270049.tif 000010
【図４】
2006270049.tif 000011
【図５Ａ】
2006270049.tif 000012
【図５Ｂ】
2006270049.tif 000013
【図５Ｃ】
2006270049.tif 000014
【図５Ｄ】
2006270049.tif 000015
【図５Ｅ】
2006270049.tif 000016
【図５Ｆ】
2006270049.tif 000017
【図６】
2006270049.tif 000018