(57)【要約】【課題】  仮想接地線型のメモリアレイ構成の半導体記憶装置において、読み出し対象のメモリセルに隣接するメモリセルを介してのリーク電流を抑制し、高速読み出しを可能にする。【解決手段】  読み出し対象メモリセルのソース・ドレインに各別に接続する１対の選択ビット線を選択して、当該ビット線間に所定の電圧を印加して、読み出し対象メモリセルに流れるメモリセル電流の大小を検知する読み出し回路３と、１対の選択ビット線上の何れの電位より高電位となる読み出し回路３内のメモリセル電流を供給する電流経路上の中間ノードＮ１の中間ノード電位Ｖｎ１に基づいて、メモリセル電流の大小に応じて中間ノード電位Ｖｎ１の変化と同じ方向に変化し、その変動幅が中間ノード電位Ｖｎ１より大きいカウンタ電位Ｖｎ２を生成するカウンタ電位生成回路４を備え、１対の選択ビット線の内の高電位側に隣接する非選択ビット線にカウンタ電位Ｖｎ２を供給する。【選択図】  図１
2006018946.tif 000002
【特許請求の範囲】
【請求項１】
１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
読み出し時において、読み出し対象の前記メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線間に所定の電圧を印加して、読み出し対象の前記メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
読み出し時において、前記１対の選択ビット線上の何れの電位より高電位となる前記読み出し回路内の前記メモリセル電流を供給する電流経路上の中間ノードの中間ノード電位に基づいて、前記メモリセル電流の大小に応じて前記中間ノード電位の変化と同じ方向に変化し、その変動幅が前記中間ノード電位より大きいカウンタ電位を生成するカウンタ電位生成回路を備え、
読み出し時において、前記１対の選択ビット線の内の高電位側に隣接する前記第１ビット線または前記第２ビット線に前記カウンタ電位を供給することを特徴とする半導体記憶装置。
【請求項２】
１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
読み出し時において、読み出し対象の前記メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線間に所定の電圧を印加して、読み出し対象の前記メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
読み出し時において、前記１対の選択ビット線上の何れの電位より高電位となる前記読み出し回路内の前記メモリセル電流を供給する電流経路上の中間ノードの中間ノード電位に基づいて、前記メモリセル電流の大小に応じて前記中間ノード電位の変化と同じ方向に変化し、その変動幅が前記中間ノード電位より大きいカウンタ電位を生成するカウンタ電位生成回路を備え、
読み出し時において、前記１対の選択ビット線の内の高電位側に、少なくとも１本のフローティング状態に設定された前記第１ビット線または前記第２ビット線またはその両方を間に介して位置する前記第１ビット線または前記第２ビット線に前記カウンタ電位を供給することを特徴とする半導体記憶装置。
【請求項３】
前記カウンタ電位は、前記中間ノード電位が高電位側に変化しているときは、前記１対の選択ビット線の内の高電位側の選択ビット線上の最低電位以上となるように生成され、前記中間ノード電位が低電位側に変化しているときは、前記高電位側の選択ビット線上の最低電位付近或いはそれ以下となるように生成されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記カウンタ電位は、前記中間ノード電位が高電位側に変化しているときは、前記中間ノード電位より高電位となり、前記中間ノード電位が低電位側に変化しているときは、前記中間ノード電位より低電位となることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
読み出し時において、読み出し対象でない前記メモリセルに接続する前記第１ビット線と前記第２ビット線の内の前記カウンタ電位が供給されない前記第１ビット線と前記第２ビット線はフローティング状態となることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記読み出し回路が前記メモリセル電流の大小を検知する前に、読み出し対象でない前記メモリセルに接続し、一方に前記カウンタ電位が供給される１対の非選択ビット線の他方を所定のプリチャージ電位にプリチャージすることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記読み出し回路が前記メモリセル電流の大小を検知する前に、前記１対の選択ビット線と、前記カウンタ電位が供給される前記第１ビット線または前記第２ビット線との間に存在する前記第１ビット線または前記第２ビット線またはその両方を所定のプリチャージ電位にプリチャージすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
前記プリチャージされた非選択ビット線を、前記読み出し回路が前記メモリセル電流の大小を検知する直前または直後にフローティング状態とすることを特徴とする請求項６または７に記載の半導体記憶装置。
【請求項９】
前記プリチャージ電位は、前記カウンタ電位より低電位であることを特徴とする請求項６〜８の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記カウンタ電位生成回路は、１段増幅回路により構成されることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
【請求項１１】
前記１段増幅回路は、カスコード接続されゲート電位を所定のバイアス電位に設定されたＭＯＳＦＥＴを備えていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記読み出し回路は、前記電流経路上の前記中間ノードの上流側にカスコード接続され、前記中間ノード電位によりゲート電位が制御されるＭＯＳＦＥＴを備えていることを特徴とする請求項１〜１１の何れか１項に記載の半導体記憶装置。
【請求項１３】
前記メモリセルが、閾値電圧の大小によって記憶状態が変化するＭＯＳＦＥＴ構造の不揮発性メモリセルであり、前記第１電極が当該ＭＯＳＦＥＴの制御ゲートで、前記１対の第２電極が当該ＭＯＳＦＥＴのドレインとソースであることを特徴とする請求項１〜１２の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳細には、仮想接地線型のメモリセルアレイ構成の半導体記憶装置の読み出し回路に関する。
【背景技術】
【０００２】
近年、携帯電話の高機能化やメモリカードやファイル市場の用途拡大にともない、フラッシュメモリの大容量化が進められており、低コストに対応するため、単体メモリセルに３値レベル以上の多値データを記憶する多値記憶方式や、行方向に隣接するメモリセル間でメモリセルを構成するトランジスタのドレイン及びソース領域を共通化して配置する仮想接地線型のメモリセルアレイ方式等を採用することにより実効セル面積の小さなデバイスが次々と開発されている。
【０００３】
特に、仮想接地線型のメモリセルアレイ方式は回路の工夫により小さなセル面積が実現できるため、同一プロセスでチップ面積の小さなデバイスが開発できるという利点がある。しかし、仮想接地構造であるために、読み出し動作において隣接メモリセルからのリーク電流が無視できず、高速読み出しを実現するために様々な工夫が必要である。
【０００４】
仮想接地線型のメモリセルアレイ方式において、上記リーク電流の問題を改善した読み出し方法が、下記の特許文献１において提案されている。
【０００５】
図９に、特許文献１に開示されている読み出し方法の対象となるＥＰＲＯＭの仮想接地線型のメモリセルアレイ構成を示す。メモリセルＭＣは周知の電気的にプログラム可能な絶縁ゲートｎチャンネル電界効果トランジスタで形成されている。各メモリセルＭＣの制御ゲートは行線ＷＬに接続され、ソース領域はソース列線ＳＬへ接続され、対応するドレイン領域はドレイン列線ＤＬへ接続される。この図におけるソース列線ＳＬとドレイン列線ＤＬは拡散領域で形成された埋め込みビット線である。
【０００６】
メモリセルＭＣｂを選択してその記憶内容を読み出す場合、行線ＷＬａを正の高電位へ昇圧することにより選択し、それと同時にソース列線ＳＬｂを、ＭＯＳＦＥＴ３４を介して接地する。メモリセルＭＣｂの右側の残りのドレイン列線（ＤＬｂ等）はフローティング状態である。ドレイン列線ＤＬａにはＭＯＳＦＥＴ３２を介して、ノード３３に供給される読み出しドレインバイアス電位（ＤＲＢ）が印加される。隣接するソース列線ＳＬａにはトランジスタ３０を介して、ノード３１に供給されるドレインバイアス電圧（ＲＤＰ）を印加する。ソース列線ＳＬａの左側の他の全てのソース列線はフローティング状態である。
【０００７】
ノード３１へ供給される読み出しドレインバイアス電位ＲＤＰの値は、回路点３３へ供給されるＤＲＢの電位と同一であり、例えば、両方とも１．２Ｖである。同じ電圧を供給することにより、読み出し電流はメモリセルＭＣａへ分流せずに、全て読み出し対象のメモリセルＭＣｂを流れる。当該方法により隣接セルへのリーク電流を防ぐことができ、高速アクセスが可能となる。
【０００８】
また、下記の特許文献２に、仮想接地線型のメモリセルアレイ構成におけるビット線のプリチャージレベルを制御するシステムが提案されている。
【０００９】
図１０に、特許文献２に開示されているプリチャージレベルを生成する電流ミラー回路を、例えばフラッシュメモリ等のフローティングゲート構造のメモリセルの仮想接地線型メモリセルアレイに適用した場合の回路構成を示す。図１０に示す電流ミラー回路は、信号線ＤＡＴＡＰを介してビット線Ｌ３をプリチャージする。電流ミラー回路は、信号線ＤＡＴＡ（データＰ信号）の電位を、信号線ＤＡＴＡ（データ信号）の電位と同電位にするよう動作する。従って、信号線ＤＡＴＡとＤＡＴＡＰが同電位となるように制御されるため、ビット線Ｌ２からビットＬ３への充電電流が抑制され、プリチャージ期間が短縮され、且つ、読み出し対象のメモリセルＡの読み出し電流のビット線Ｌ３側への分流も抑制されるので、高速アクセスが可能となる。
【特許文献１】特開平３−１７６８９５号公報
【特許文献２】特開２００３−３２３７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来技術を用いて読み出しを行う場合、ビット線抵抗とビット線を流れるメモリセル電流により、読み出し対象メモリセルのドレインに印加されるドレイン電位が低下するが、読み出し対象でない隣接メモリセルのリーク電流は読み出し対象のメモリセル電流に比較して小さいため、隣接メモリセルにおけるドレイン電位（以下、適宜「カウンタ電位」と称す。）の低下幅は小さい。よって、選択ビット線と隣接する非選択ビット線の電位をビット線端で同電位になるように制御しても、メモリセルアレイ内の読み出し対象メモリセルのドレインと隣接メモリセルのドレイン間で電位差が発生し、リーク電流の発生は避けられない。このリーク電流によって選択ビット線を流れるメモリセル電流はその分減少し、メモリセル電流に対してセンスアンプで検知される電流が減少することになり、読み出しマージンが低下する。
【００１１】
例えば、図９において、隣接メモリセルＭＣａの閾値電圧が低い場合、読み出し対象メモリセルＭＣｂの読み出し電流によってドレイン電位が低下し、隣接メモリセルＭＣａのドレインとソース間に電位差が生じ、隣接メモリセルのドレイン電位ＲＤＢからのリーク電流が発生する。
【００１２】
本発明は、上記問題点に鑑みてなされたもので、その目的は、仮想接地線型のメモリアレイ構成の半導体記憶装置において、読み出し対象のメモリセルに隣接するメモリセルを介してのリーク電流を抑制し、高速読み出しを可能にすることにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、読み出し時において、読み出し対象の前記メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線間に所定の電圧を印加して、読み出し対象の前記メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、読み出し時において、前記１対の選択ビット線上の何れの電位より高電位となる前記読み出し回路内の前記メモリセル電流を供給する電流経路上の中間ノードの中間ノード電位に基づいて、前記メモリセル電流の大小に応じて前記中間ノード電位の変化と同じ方向に変化し、その変動幅が前記中間ノード電位より大きいカウンタ電位を生成するカウンタ電位生成回路を備え、読み出し時において、前記１対の選択ビット線の内の高電位側に隣接する前記第１ビット線または前記第２ビット線に前記カウンタ電位を供給することを第１の特徴とする。
【００１４】
上記第１の特徴の構成によれば、読み出し対象メモリセルの導通状態、つまり、メモリセル電流の大小によって変動する中間ノード電位の変動幅は、ビット線抵抗での電圧降下により変動する読み出し対象メモリセルの第２電極に印加されるビット線電位の変動幅に比べて小さいので、カウンタ電位生成回路の中間ノード電位の電位変化に対するカウンタ電位の電位変化の増幅率を適正に設定することで、カウンタ電位の電位変化を、ビット線電位の電位変化に近似させることが可能となり、更に、カウンタ電位が印加されるビット線を流れるリーク電流は微小であるために読み出し対象メモリセルの高電位の第２電極側に隣接する非選択メモリセルの読み出し対象メモリセルと反対側の第２電極に印加されるビット線電位は略カウンタ電位となるため、非選択メモリセルの１対の第２電極の一方の電位は、読み出し対象メモリセルの第２電極に印加されるビット線電位となり、他方の電位はカウンタ電位となり、その電位差が同じか或いは極めて小さくなることから、非選択メモリセルの１対の第２電極間を流れるリーク電流は、読み出し対象メモリセルの導通状態に関係なく抑制されて、読み出し対象メモリセルの記憶内容の高速読み出しが促進される。
【００１５】
また、本発明に係る半導体記憶装置は、１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、読み出し時において、読み出し対象の前記メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線間に所定の電圧を印加して、読み出し対象の前記メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、読み出し時において、前記１対の選択ビット線上の何れの電位より高電位となる前記読み出し回路内の前記メモリセル電流を供給する電流経路上の中間ノードの中間ノード電位に基づいて、前記メモリセル電流の大小に応じて前記中間ノード電位の変化と同じ方向に変化し、その変動幅が前記中間ノード電位より大きいカウンタ電位を生成するカウンタ電位生成回路を備え、読み出し時において、前記１対の選択ビット線の内の高電位側に、少なくとも１本のフローティング状態に設定された前記第１ビット線または前記第２ビット線またはその両方を間に介して位置する前記第１ビット線または前記第２ビット線に前記カウンタ電位を供給することを第２の特徴とする。
【００１６】
上記第２の特徴の構成によれば、読み出し対象メモリセルの導通状態、つまり、メモリセル電流の大小によって変動する中間ノード電位の変動幅は、ビット線抵抗での電圧降下により変動する読み出し対象メモリセルの第２電極に印加されるビット線電位の変動幅に比べて小さいので、カウンタ電位生成回路の中間ノード電位の電位変化に対するカウンタ電位の電位変化の増幅率を適正に設定することで、カウンタ電位の電位変化を、ビット線電位の電位変化に近似させることが可能となり、更に、カウンタ電位が印加されるビット線を流れるリーク電流は微小であるために読み出し対象メモリセルの高電位の第２電極側に、少なくとも１本のフローティング状態に設定された第１ビット線または第２ビット線またはその両方を間に介して位置する非選択メモリセルの第２電極に印加されるビット線電位は略カウンタ電位となるため、読み出し対象メモリセルの高電位の第２電極側に隣接する非選択メモリセルの１対の第２電極の一方の電位は、読み出し対象メモリセルの第２電極に印加されるビット線電位となり、他方の電位は、フローティング状態であるもののビット線電位とカウンタ電位に非選択メモリセルを介して充電されるため、その電位差が同じか或いは極めて小さくなることから、非選択メモリセルの１対の第２電極間を流れるリーク電流は、読み出し対象メモリセルの導通状態に関係なく抑制されて、読み出し対象メモリセルの記憶内容の高速読み出しが促進される。また、読み出し対象メモリセルの高電位の第２電極側に隣接する非選択メモリセルの１対の第２電極の上記他方の電位の充電は、読み出し対象メモリセルに接続するビット線に加えて、カウンタ電位を供給されるビット線からもなされるため、その充電期間中における隣接する非選択メモリセルを介したリーク電流が軽減されることから、仮に当該充電期間中にメモリセル電流の大小の検知が実行されるとしても、リーク電流の影響を大幅に軽減することができる。
【００１７】
また、本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、前記カウンタ電位が、前記中間ノード電位が高電位側に変化しているときは、前記１対の選択ビット線の内の高電位側の選択ビット線上の最低電位以上となるように生成され、前記中間ノード電位が低電位側に変化しているときは、前記高電位側の選択ビット線上の最低電位付近或いはそれ以下となるように生成されることを第３の特徴とする。
【００１８】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記カウンタ電位は、前記中間ノード電位が高電位側に変化しているときは、前記中間ノード電位より高電位となり、前記中間ノード電位が低電位側に変化しているときは、前記中間ノード電位より低電位となることを第４の特徴とする。
【００１９】
上記第３または第４の特徴の構成によれば、読み出し対象の選択メモリセルのメモリセル電流が大きい場合は、高電位側の選択ビット線の電位が低下するが、この場合、選択メモリセルに対し高電位側の選択ビット線側に隣接する非選択メモリセルに接続し、選択メモリセルに接続しない非選択ビット線には選択ビット線電位より低いカウンタ電位が印加される、或いは、印加可能となるため、隣接する非選択メモリセルのリーク電流は、メモリセル電流を実効的に増大させる方向に影響するため、読み出しマージンが増加する。また、読み出し対象の選択メモリセルのメモリセル電流が小さい場合は、高電位側の選択ビット線の電位が上昇するが、この場合、選択メモリセルに対し高電位側の選択ビット線側に隣接する非選択メモリセルに接続し、選択メモリセルに接続しない非選択ビット線には選択ビット線電位より高いカウンタ電位が印加される、或いは、印加可能となるため、隣接する非選択メモリセルのリーク電流は、メモリセル電流を実効的に減少させる方向に影響するため、読み出しマージンが増加する。
【００２０】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、読み出し時において、読み出し対象でない前記メモリセルに接続する前記第１ビット線と前記第２ビット線の内の前記カウンタ電位が供給されない前記第１ビット線と前記第２ビット線はフローティング状態となることを第５の特徴とする。
【００２１】
カウンタ電位が供給される非選択ビット線が非選択メモリセルを介してカウンタ電位以外の固定電位に接続すると、メモリセル電流の大小に応じて変化するカウンタ電位の変動幅が制限されることになるが、上記第５の特徴の構成によれば、当該カウンタ電位の変動幅の制限を回避でき、上記第１または第２の特徴の構成によって奏される作用効果を発揮することができる。
【００２２】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記読み出し回路が前記メモリセル電流の大小を検知する前に、読み出し対象でない前記メモリセルに接続し、一方に前記カウンタ電位が供給される１対の非選択ビット線の他方を所定のプリチャージ電位にプリチャージすることを第６の特徴とする。
【００２３】
更に、本発明に係る半導体記憶装置は、上記第２の特徴に加えて、前記読み出し回路が前記メモリセル電流の大小を検知する前に、前記１対の選択ビット線と、前記カウンタ電位が供給される前記第１ビット線または前記第２ビット線との間に存在する前記第１ビット線または前記第２ビット線またはその両方を所定のプリチャージ電位にプリチャージすることを第７の特徴とする。
【００２４】
更に、本発明に係る半導体記憶装置は、上記第６または第７の特徴に加えて、前記プリチャージされた非選択ビット線を、前記読み出し回路が前記メモリセル電流の大小を検知する直前または直後にフローティング状態とすることを第８の特徴とする。
【００２５】
上記第６または第８の特徴の構成によれば、カウンタ電位が供給される非選択ビット線から非選択メモリセルを介して隣接する他の非選択ビット線がカウンタ電位に充電される期間が、プリチャージにより短縮されるので、読み出し時におけるカウンタ電位の変動が抑制され、結果として隣接する非選択メモリセルのリーク電流が抑制されて、読み出し対象メモリセルの記憶内容の高速読み出しが促進される。特に、第８の特徴の構成によれば、カウンタ電位が供給される非選択ビット線が非選択メモリセルを介してプリチャージ電位に固定されずに、メモリセル電流の大小に応じて変化するカウンタ電位の変動幅が制限されるのを回避でき、上記第６の特徴の作用効果を確実に発揮できる。
【００２６】
上記第７または第８の特徴の構成によれば、カウンタ電位が供給される非選択ビット線及び高電位側の選択ビット線から非選択メモリセルを介して高電位側の選択ビット線に隣接する非選択ビット線が選択ビット線のビット線電位に充電される期間が短縮されるので、読み出し対象メモリセルの高電位の第２電極側に隣接する非選択メモリセルのリーク電流が抑制されて、読み出し対象メモリセルの記憶内容の高速読み出しが促進される。特に、第８の特徴の構成によれば、高電位側の選択ビット線に隣接する非選択ビット線がプリチャージ電位に固定されずに、選択ビット線のビット線電位或いはカウンタ電位に充電されるので、上記第７の特徴の作用効果を確実に発揮できる。
【００２７】
更に、本発明に係る半導体記憶装置は、上記第６乃至第８の何れかの特徴に加えて、前記プリチャージ電位は、前記カウンタ電位より低電位であることを第９の特徴とする。
【００２８】
上記第９の特徴の構成によれば、高電位側の選択ビット線に隣接する非選択ビット線がカウンタ電位より高電位に過充電されるのを回避でき、当該過充電による読み出し対象メモリセルの高電位の第２電極側に隣接する非選択メモリセルを介して流れるリーク電流の発生を防止できる。
【００２９】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記カウンタ電位生成回路が、１段増幅回路により構成されることを第１０の特徴とする。
【００３０】
更に、本発明に係る半導体記憶装置は、上記第１０の特徴に加えて、前記１段増幅回路が、カスコード接続されゲート電位を所定のバイアス電位に設定されたＭＯＳＦＥＴを備えていることを第１１の特徴とする。
【００３１】
上記第１０または第１１の特徴の構成によれば、カウンタ電位の制御を、メモリセル電流を供給する電流経路上の中間ノードの中間ノード電位を入力とした１段増幅回路により行い、中間ノード電位の変化を増幅してカウンタ電位を制御することで高速、且つ、高精度に、非選択ビット線のプリチャージレベルの制御を実現できる。特に、上記第１１の特徴の構成によれば、増幅回路にカスコード接続のトランジスタを追加することにより、増幅率を高めてより高速なプリチャージレベルの制御を可能とする。
【００３２】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記読み出し回路が、前記電流経路上の前記中間ノードの上流側にカスコード接続され、前記中間ノード電位によりゲート電位が制御されるＭＯＳＦＥＴを備えていることを第１２の特徴とする。
【００３３】
上記第１２の特徴の構成によれば、メモリセル電流の大小に応じて変化する高電位側の選択ビット線電位の変動を補償するようにカスコードＭＯＳＦＥＴのゲート電位を制御することが可能となる。従って、読み出し対象メモリセルの記憶状態に拘らずに、選択ビット線電位の変動が抑制され、隣接する非選択メモリセルを介してのリーク電流が抑えられる。
【００３４】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセルが、閾値電圧の大小によって記憶状態が変化するＭＯＳＦＥＴ構造の不揮発性メモリセルであり、前記第１電極が当該ＭＯＳＦＥＴの制御ゲートで、前記１対の第２電極が当該ＭＯＳＦＥＴのドレインとソースであることを第１３の特徴とする。
【００３５】
上記第１３の特徴の構成によれば、フラッシュメモリ等のＭＯＳＦＥＴ構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置において、仮想接地線型のメモリセルアレイ構成を採用してチップ面積の増大を抑えながら、当該メモリセルアレイ構成における隣接メモリセルを介するリーク電流による読み出し速度及び読み出しマージンの低下を抑制することが可能となり、高速読み出し可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
【００３７】
〈第１実施形態〉
図１に、本発明装置１の仮想接地線型のメモリセルアレイ２及び読み出し回路系統の回路構成の概略を示す。本実施形態では、メモリセルアレイ２を構成するメモリセルとして、フローティングゲートを有するＭＯＳＦＥＴ構造のフラッシュメモリセルを想定する。フラッシュメモリセルは、公知の書き込み・消去動作によりフローティングゲートに蓄積される電子量を制御して、メモリセルの閾値電圧を変化させて記憶状態を決定する。
【００３８】
図１に示すように、本発明装置１のメモリセルアレイ２は、同一行にあるメモリセルＭＣｉｊ（ｉ：行番号、ｊ：列番号）の制御ゲート（第１電極に相当）が夫々共通のワード線ＷＬｉ（ｉ＝０〜ｎ）に接続し、行方向に隣接する２つのメモリセルＭＣｉｊ，ＭＣｉ（ｊ＋１）間で一方のソースまたはドレインと他方のソースまたはドレインが同じ拡散領域を共有して接続し、同一列にあるメモリセルＭＣｉｊのソース（またはドレイン）を共通のローカルビット線ＬＢＬｊ（第１ビット線に相当）に接続し、同一列にあるメモリセルＭＣｉｊのドレイン（またはソース）を共通のローカルビット線ＬＢＬ（ｊ＋１）（第２ビット線に相当）に接続し、第１ビット線ＬＢＬｊと第２ビット線ＬＢＬ（ｊ＋１）を夫々交互に複数本配置して構成されている。以下、説明の便宜上、読み出し対象のメモリセルのソースとドレインに接続している第１ビット線と第２ビット線の１対の選択ビット線の内のドレイン側に接続するもの単に「選択ビット線」とし、ソース側に接続するものを特に「選択ソース線」として区別する。１対の選択ビット線という場合は、選択ビット線と選択ソース線を意味する。また、１対の選択ビット線以外の第１ビット線と第２ビット線を総称して、「非選択ビット線」と称す。
【００３９】
本実施形態では、メモリセルアレイ２が複数のブロックに分割されたブロック構成を採用し、各ブロックのローカルビット線ＬＢＬｊは夫々ブロック選択トランジスタＴＢｊを介してメインビット線ＭＢＬｊに接続する。各メインビット線ＭＢＬｊは、列選択トランジスタＴＹｊを介して、対応するローカルビット線ＬＢＬｊが選択ビット線の場合は、読み出し回路３の出力ノードＮ１に接続し、対応するローカルビット線ＬＢＬｊが選択ソース線の場合は、接地電位ＧＮＤに接続し、対応するローカルビット線ＬＢＬｊが選択ビット線に隣接する非選択ビット線（以下、「特定非選択ビット線」と称す）の場合は、カウンタ電位生成回路４の出力ノードＮ２に接続し、更に、対応するローカルビット線ＬＢＬｊが、特定非選択ビット線以外の非選択ビット線の場合は、フローティング状態ＦＬとなる。図１中では、１種類の列選択トランジスタＴＹｊのみを簡略的に示しているが、各メインビット線ＭＢＬｊを読み出し回路３の出力ノードＮ１に接続する第１の列選択トランジスタと、接地電位ＧＮＤに接続する第２の列選択トランジスタと、カウンタ電位生成回路４の出力ノードＮ２に接続する第１の列選択トランジスタが存在する。仮に、選択ソース線が常に第１ビット線から選択され、選択ビット線が第２ビット線から選択されるようにメモリセルアレイを構成すると、特定非選択ビット線は第１ビット線側になるので、第１ビット線に接続するメインビット線に第２及び第３の列選択トランジスタが接続し、第２ビット線には第１の列選択トランジスタが接続することになる。また、各列選択トランジスタがオフの場合に、対応するメインビット線がフローティング状態となる。
【００４０】
読み出し回路３は、列選択トランジスタを介して選択ビット線に接続するメインビット線に読み出し用のビット線電位を供給する負荷回路５とカスコード接続したＮチャンネルＭＯＳＦＥＴ（以下、単に「ＮＭＯＳ」と称す）６の直列回路とインバータ８で形成されるメモリセル電流供給回路部と、負荷回路５とＮＭＯＳ６の接続点ＳＥＮを一方入力とし、所定の参照ノードＲＥＦを他方入力とする差動増幅回路で構成されるセンスアンプ７を備えて構成される。負荷回路５は、例えば、ゲートを接地し、ソースを電源電圧に接続し、ドレインをＮＭＯＳ６のドレインに接続したＰチャンネルＭＯＳＦＥＴ（以下、単に「ＰＭＯＳ」と称す）で構成される。ＮＭＯＳ６は、ソースが読み出し回路３の出力ノードＮ１（メモリセル電流を供給する電流経路上の中間ノードに相当）に接続し、ゲートが出力ノードＮ１を入力とするインバータ８の出力に接続している。これにより、出力ノードＮ１は、選択メモリセルのメモリセル電流の大小に応じてその電位Ｖｎ１が変動するものの、その変動範囲はインバータ８の入力反転レベルより僅かに低いレベル付近に抑制される。他方、接続点ＳＥＮの電位は、メモリセル電流の大小に応じて、出力ノードＮ１の電位変動幅より大きく変動する。センスアンプ７の他方入力である参照ノードＲＥＦは、例えば、メモリセル電流の記憶状態に応じた２状態（大と小、記憶レベルとして２値を想定。）の中間的な電流状態となるダミーメモリセルを設けて、当該中間的な電流状態において接続点ＳＥＮに表れる電圧レベルを、読み出し回路３を模擬したダミー読み出し回路とダミーメモリセルを用いて生成する（図３参照）。
【００４１】
カウンタ電位生成回路４は、ソース接地の１段増幅回路で構成されている。ＰＭＯＳ１０，１１及びＮＭＯＳ１６は、カウンタ電位生成回路４を活性化するためのトランジスタで、読み出し動作時のみオンとなり、待機時にはオフとなる。ＮＭＯＳ１２とＮＭＯＳ１３はゲートに一定電圧Ｖｃｏが入力されておりカスコード接続を構成し、増幅率を高める役目を果たす。ＮＭＯＳ１４は入力電圧（読み出し回路３の出力ノードＮ１の電位Ｖｎ１）を増幅してＮＭＯＳ１５のゲート電圧の振幅を大きく取れるように構成されている。カウンタ電位生成回路４の入出力特性は、図２に示すように、入力電圧Ｖｎ１の電圧変動幅に対して、大きな変動幅となる出力電圧Ｖｎ２となり、両者の電圧範囲において略線形な特性となる。例えば、増幅率が５の場合、入力電圧Ｖｎ１が０．８７５Ｖ〜０．９Ｖの範囲で変化する場合、出力電圧Ｖｎ２は０．７７５Ｖ〜０．９Ｖの範囲で変化する。
【００４２】
次に、図１に示すメモリセルアレイ２内のメモリセルＭＣ０１を読み出し対象のメモリセルとして選択して読み出す場合の動作について説明する。
【００４３】
読み出し動作を開始する前の初期状態として、全てのワード線とビット線（第１ビット線と第２ビット線）は接地電位としておく。先ず、選択メモリセルＭＣ０１の制御ゲートに接続するワード線ＷＬ０を選択して読み出しゲート電圧Ｖｃｇを印加する。他の非選択ワード線の電位は接地電位に維持する。次に、選択メモリセルＭＣ０１のドレインに接続する選択ビット線ＬＢＬ２に、メインビット線ＭＢＬ２を介して読み出し回路３の出力電位Ｖｎ１を印加する。同時に、出力電位Ｖｎ１は、カウンタ電位生成回路４に入力され、カウンタ電位生成回路４の出力電位Ｖｎ２が、選択ビット線ＬＢＬ２に隣接する特定非選択ビット線ＬＢＬ３にメインビット線ＭＢＬ３を介して印加される。選択メモリセルＭＣ０１のソースに接続する選択ソース線ＬＢＬ１は接地電位ＧＮＤに固定されるが、特定非選択ビット線ＬＢＬ３以外の他の非選択ビット線は接地電位のままフローティング状態とする。尚、選択ワード線ＷＬ０と選択ビット線ＬＢＬ２の何れの電圧印加を先行して開始するかは任意に決定すればよい。
【００４４】
次に、選択メモリセルＭＣ０１の制御ゲートに読み出しゲート電圧Ｖｃｇが印加され、ドレインに出力電位Ｖｎ１が印加されると、選択メモリセルＭＣ０１の閾値電圧が低い場合に、メモリセル電流が大となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差によって選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１より低下する。また、読み出し回路３の出力電位Ｖｎ１自体も、読み出し回路３の負荷回路５とＮＭＯＳ６を介してメモリセル電流を供給するために、若干低下する。しかし、出力電位Ｖｎ１の低下幅は、選択メモリセルＭＣ０１のドレイン電位の低下幅に比べて小さい。ここで、図２に示すカウンタ電位生成回路４の入出力特性の傾きα（増幅率）を、出力電位Ｖｎ１の低下幅に対する選択メモリセルＭＣ０１のドレイン電位の低下幅の比率と一致させることで、特定非選択ビット線ＬＢＬ３に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同じかそれ以下にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して特定非選択ビット線ＬＢＬ３から選択ビット線へ流れるリーク電流を略完全に抑制することができる。ここで、特定非選択ビット線ＬＢＬ３に接続する制御ゲート電位がＶｃｇの非選択メモリセルＭＣ０２、ＭＣ０３は、一方のソース・ドレイン電圧が略０Ｖで、他方のドレインがフローティング状態であるので、何れの非選択メモリセルもリーク電流が極めて小さくなるので、特定非選択ビット線ＬＢＬ３に印加されたカウンタ電位Ｖｎ２は、そのまま非選択メモリセルＭＣ０２のソース単にも印加される。
【００４５】
逆に、選択メモリセルＭＣ０１の閾値電圧が高い場合に、メモリセル電流が小となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差も小さく、選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１よりあまり大きくは低下しない。従って、カウンタ電位生成回路４の入力電圧Ｖｎ１が殆ど低下しないので、出力のカウンタ電位Ｖｎ２も大きく低下せず、特定非選択ビット線ＬＢＬ３に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同電位かそれ以上にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して選択ビット線から特定非選択ビット線ＬＢＬ３へ流れるリーク電流を略完全に抑制することができる。以上の結果、選択メモリセルＭＣ０１の閾値電圧の高低、つまり、メモリセル電流の大小に関係なく、選択メモリセルＭＣ０１のメモリセル電流を１００％反映した接続点ＳＥＮの電位をセンスアンプ７が参照ノードＲＥＦの参照電位と比較することができるため、リーク電流による読み出しマージンの低下を防止して高速読み出しが可能となる。
【００４６】
次に、選択メモリセルのドレイン電位の低下を補償したカウンタ電位Ｖｎ２を得るためのカウンタ電位生成回路４の入出力特性の最適な傾きα（増幅率）を導出する手法について具体的に説明する。最適な傾きαはメモリセルアレイ構成（ビット線抵抗）、メモリセルの電流特性、及び、読み出し回路３の回路構成から決定される。図３に、読み出し回路３とビット線とメモリセルからなるメモリセル電流の電流供給経路のモデル例を示す。電流供給経路は、センスアンプ７を挟んで左右に２系統設けられており、左側が読み出し対象の選択メモリセルに対する主電流供給経路で、右側が参照電位生成用のダミー電流供給経路であり、相互に対称な回路構成となっている。ダミー電流供給経路は、読み出し回路３の負荷回路５、カスコード接続したＮＭＯＳ６、インバータ８と全く同じ負荷回路５’、カスコード接続したＮＭＯＳ６’、インバータ８’からなるダミー読み出し回路３’を備えて構成される。ビット線抵抗Ｒｂｌはメモリセルアレイ構成から決定され、階層構造を採用する場合は、選択されたブロックのローカルビット線の配線抵抗、ブロック選択トランジスタのオン抵抗、メインビット線の配線抵抗、列選択トランジスタのオン抵抗等の直列抵抗となる。当該ビット線抵抗Ｒｂｌを仮に１０ｋΩとする。メモリセル電流Ｉｃｅｌｌは、図４に示すメモリセルのドレイン電流Ｉｄとゲート電圧ＶｇのＩ−Ｖ特性とワード線電圧Ｖｃｇで決定される。図４において、３種類のＩ−Ｖ特性は、消去状態での閾値電圧Ｖｔｈｅが最大のワーストケース時の消去メモリセルのＩ−Ｖ特性と、書き込み状態での閾値電圧Ｖｔｈｐが最小のワーストケース時の書き込みメモリセルのＩ−Ｖ特性と、その中間の閾値電圧Ｖｔｈｒを持つ参照メモリセルのＩ−Ｖ特性を示している。図４に例示するケースでは、選択メモリセルが消去メモリセルの場合は、メモリセル電流Ｉｃｅｌｌは２０μＡで、ビット線抵抗Ｒｂｌが１０ｋΩであるので、選択メモリセルのドレイン端では、読み出し回路３の出力ノードＮ１の出力電位Ｖｎ１から２００ｍＶの電圧降下となる。また、選択メモリセルが書き込みメモリセルの場合は、メモリセル電流Ｉｃｅｌｌは１０μＡで、ビット線抵抗Ｒｂｌが１０ｋΩであるので、選択メモリセルのドレイン端では、読み出し回路３の出力ノードＮ１の出力電位Ｖｎ１から１００ｍＶの電圧降下となる。出力ノードＮ１の出力電位Ｖｎ１が、選択メモリセルが消去メモリセルの場合に、書き込みメモリセルの場合より２５ｍＶ低下する場合を想定すると、選択メモリセルのドレイン端のビット線電圧は、選択メモリセルが消去メモリセルの場合に、書き込みメモリセルの場合より１２５ｍＶ低下することになる。このとき、出力ノードＮ１の出力電位Ｖｎ１の変動２５ｍＶに対して、選択メモリセルのドレイン端のビット線電圧は、１２５ｍＶ変動するので、傾きαは５となる。
【００４７】
〈第２実施形態〉
次に、本発明装置１の第２実施形態について説明する。図５に、第２実施形態における本発明装置１の仮想接地線型のメモリセルアレイ２及び読み出し回路系統の回路構成の概略を示す。メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成は、第１実施形態のものと同じである。従って、メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成についての重複する説明は割愛する。
【００４８】
第１実施形態との相違点は、カウンタ電位生成回路４の出力ノードＮ２に接続するメインビット線ＭＢＬｊに対応するローカルビット線ＬＢＬｊが、選択ビット線に隣接する非選択ビット線ではなく、更に、当該隣接する非選択ビット線を間に介して、１本分離れた位置にある非選択ビット線である点である。従って、図５において、読み出し対象がメモリセルＭＣ０１で選択ビット線がＬＢＬ２の場合、メインビット線ＭＢＬ４がカウンタ電位生成回路４の出力ノードＮ２に接続し、ローカルビット線ＬＢＬ４が特定非選択ビット線（対応するメインビット線がカウンタ電位生成回路４の出力ノードＮ２に接続する非選択ビット線）となる。
【００４９】
従って、本第２実施形態では、各メインビット線ＭＢＬｊは、列選択トランジスタＴＹｊを介して、対応するローカルビット線ＬＢＬｊが選択ビット線の場合は、読み出し回路３の出力ノードＮ１に接続し、対応するローカルビット線ＬＢＬｊが選択ソース線の場合は、接地電位ＧＮＤに接続し、対応するローカルビット線ＬＢＬｊが選択ビット線との間に１本の非選択ビット線を挟んで位置する非選択ビット線（第２実施形態において、「特定非選択ビット線」となる。）の場合は、カウンタ電位生成回路４の出力ノードＮ２に接続し、更に、対応するローカルビット線ＬＢＬｊが、特定非選択ビット線以外の非選択ビット線の場合は、フローティング状態ＦＬとなる。
【００５０】
次に、図５に示すメモリセルアレイ２内のメモリセルＭＣ０１を読み出し対象のメモリセルとして選択して読み出す場合の動作について説明する。
【００５１】
読み出し動作を開始する前の初期状態として、全てのワード線とビット線（第１ビット線と第２ビット線）は接地電位としておく。先ず、選択メモリセルＭＣ０１の制御ゲートに接続するワード線ＷＬ０を選択して読み出しゲート電圧Ｖｃｇを印加する。他の非選択ワード線の電位は接地電位に維持する。次に、選択メモリセルＭＣ０１のドレインに接続する選択ビット線ＬＢＬ２に、メインビット線ＭＢＬ２を介して読み出し回路３の出力電位Ｖｎ１を印加する。同時に、出力電位Ｖｎ１は、カウンタ電位生成回路４に入力され、カウンタ電位生成回路４の出力電位Ｖｎ２が、選択ビット線ＬＢＬ２から１本の非選択ビット線ＬＢＬ３を間に挟んで位置する特定非選択ビット線ＬＢＬ４にメインビット線ＭＢＬ４を介して印加される。選択メモリセルＭＣ０１のソースに接続する選択ソース線ＬＢＬ１は接地電位ＧＮＤに固定されるが、特定非選択ビット線ＬＢＬ４以外の他の非選択ビット線は接地電位のままフローティング状態とする。尚、選択ワード線ＷＬ０と選択ビット線ＬＢＬ２の何れの電圧印加を先行して開始するかは任意に決定すればよい。
【００５２】
次に、選択メモリセルＭＣ０１の制御ゲートに読み出しゲート電圧Ｖｃｇが印加され、ドレインに出力電位Ｖｎ１が印加されると、選択メモリセルＭＣ０１の閾値電圧が低い場合に、メモリセル電流が大となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差によって選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１より低下する。また、読み出し回路３の出力電位Ｖｎ１自体も、読み出し回路３の負荷回路５とＮＭＯＳ６を介してメモリセル電流を供給するために、若干低下する。しかし、出力電位Ｖｎ１の低下幅は、選択メモリセルＭＣ０１のドレイン電位の低下幅に比べて小さい。ここで、図２に示すカウンタ電位生成回路４の入出力特性の傾きα（増幅率）を、出力電位Ｖｎ１の低下幅に対する選択メモリセルＭＣ０１のドレイン電位の低下幅の比率と一致させることで、特定非選択ビット線ＬＢＬ４に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同じにすることができ、選択ビット線ＬＢＬ２に隣接する非選択ビット線ＬＢＬ３の電位を、その両側の選択ビット線ＬＢＬ２と特定非選択ビット線ＬＢＬ４から、制御ゲートの電位がＶｃｇの非選択メモリセルＭＣ０２とＭＣ０３を介して選択メモリセルＭＣ０１のドレイン電位とカウンタ電位Ｖｎ２の中間電位、つまり、ドレイン電位と略同じ電位に充電でき、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して非選択ビット線ＬＢＬ３から選択ビット線へ流れるリーク電流を略完全に抑制することができる。
【００５３】
逆に、選択メモリセルＭＣ０１の閾値電圧が高い場合に、メモリセル電流が小となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差も小さく、選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１よりあまり大きくは低下しない。従って、カウンタ電位生成回路４の入力電圧Ｖｎ１が殆ど低下しないので、出力のカウンタ電位Ｖｎ２も大きく低下せず、特定非選択ビット線ＬＢＬ４に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同電位かそれ以上にすることができ、非選択ビット線ＬＢＬ３の電位もドレイン電位と同電位かそれ以上にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して選択ビット線から非選択ビット線ＬＢＬ３へ流れるリーク電流を略完全に抑制することができる。以上の結果、選択メモリセルＭＣ０１の閾値電圧の高低、つまり、メモリセル電流の大小に関係なく、選択メモリセルＭＣ０１のメモリセル電流を１００％反映した接続点ＳＥＮの電位をセンスアンプ７が参照ノードＲＥＦの参照電位と比較することができるため、リーク電流による読み出しマージンの低下を防止して高速読み出しが可能となる。
【００５４】
尚、本第２実施形態では、カウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位の間に、仮に電位差が生じた場合でも、選択ビット線ＬＢＬ２と隣接する非選択ビット線ＬＢＬ３の間の電位差は、その半分に低減されるので、第１実施形態において同様の電位差が発生した場合に比較して、リーク電流を軽減することができる。
【００５５】
〈第３実施形態〉
次に、本発明装置１の第３実施形態について説明する。図６に、第３実施形態における本発明装置１の仮想接地線型のメモリセルアレイ２及び読み出し回路系統の回路構成の概略を示す。第３実施形態は、第１実施形態に対する変形例である。メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成は、第１実施形態のものと同じである。従って、メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成についての重複する説明は割愛する。
【００５６】
第１実施形態との相違点は、選択ビット線及び特定非選択ビット線の充電と同時に、特定非選択ビット線の選択ビット線と反対側に隣接する非選択ビット線を、カウンタ電位生成回路４の出力ノードＮ２の出力電位Ｖｎ２の下限値より低い所定のプリチャージ電位Ｖｐｒに充電するプリチャージ回路９を備え、当該非選択ビット線に対応するメインビット線を、列選択トランジスタを介して、プリチャージ回路９の出力ノードＮ３に接続する。
【００５７】
プリチャージ回路９は、読み出し回路３の負荷回路５とＮＭＯＳ６とインバータ８からなるメモリセル電流供給回路部と略同じ回路構成で、ＰＭＯＳ２０とＮＭＯＳ２１とインバータ２２で構成される。但し、インバータ２２の入力反転レベルは、読み出し回路３のインバータ８よりも低目のプリチャージ電位Ｖｐｒ近傍に設定されている。
【００５８】
次に、図６に示すメモリセルアレイ２内のメモリセルＭＣ０１を読み出し対象のメモリセルとして選択して読み出す場合の動作について説明する。
【００５９】
読み出し動作を開始する前の初期状態として、全てのワード線とビット線（第１ビット線と第２ビット線）は接地電位としておく。先ず、選択メモリセルＭＣ０１の制御ゲートに接続するワード線ＷＬ０を選択して読み出しゲート電圧Ｖｃｇを印加する。他の非選択ワード線の電位は接地電位に維持する。次に、選択メモリセルＭＣ０１のドレインに接続する選択ビット線ＬＢＬ２に、メインビット線ＭＢＬ２を介して読み出し回路３の出力電位Ｖｎ１を印加する。同時に、出力電位Ｖｎ１は、カウンタ電位生成回路４に入力され、カウンタ電位生成回路４の出力電位Ｖｎ２が、選択ビット線ＬＢＬ２に隣接する特定非選択ビット線ＬＢＬ３にメインビット線ＭＢＬ３を介して印加される。特定非選択ビット線ＬＢＬ３に隣接する非選択ビット線ＬＢＬ４は、メインビット線ＭＢＬ４を介して、プリチャージ回路９からプリチャージ電位Ｖｐｒに充電される。選択メモリセルＭＣ０１のソースに接続する選択ソース線ＬＢＬ１は接地電位ＧＮＤに固定されるが、特定非選択ビット線ＬＢＬ３と非選択ビット線ＬＢＬ４以外の他の非選択ビット線は接地電位のままフローティング状態とする。尚、選択ワード線ＷＬ０と選択ビット線ＬＢＬ２の何れの電圧印加を先行して開始するかは任意に決定すればよい。非選択ビット線ＬＢＬ４がプリチャージ電位Ｖｐｒに充電されると、プリチャージ回路９のインバータ２２の出力レベルが低下し、ＮＭＯＳ２１がカットオフして、非選択ビット線ＬＢＬ４はプリチャージ電位Ｖｐｒに充電された状態でフローティング状態となる。
【００６０】
次に、選択メモリセルＭＣ０１の制御ゲートに読み出しゲート電圧Ｖｃｇが印加され、ドレインに出力電位Ｖｎ１が印加されると、選択メモリセルＭＣ０１の閾値電圧が低い場合に、メモリセル電流が大となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差によって選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１より低下する。また、読み出し回路３の出力電位Ｖｎ１自体も、読み出し回路３の負荷回路５とＮＭＯＳ６を介してメモリセル電流を供給するために、若干低下する。しかし、出力電位Ｖｎ１の低下幅は、選択メモリセルＭＣ０１のドレイン電位の低下幅に比べて小さい。ここで、図２に示すカウンタ電位生成回路４の入出力特性の傾きα（増幅率）を、出力電位Ｖｎ１の低下幅に対する選択メモリセルＭＣ０１のドレイン電位の低下幅の比率と一致させることで、特定非選択ビット線ＬＢＬ３に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同じかそれ以下にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して特定非選択ビット線ＬＢＬ３から選択ビット線へ流れるリーク電流を略完全に抑制することができる。ここで、特定非選択ビット線ＬＢＬ３に接続する制御ゲート電位がＶｃｇの非選択メモリセルＭＣ０２、ＭＣ０３は、一方のソース・ドレイン電圧が略０Ｖで、他方のドレインがプリチャージ電位Ｖｐｒに充電されているので、特定非選択ビット線ＬＢＬ３と非選択ビット線ＬＢＬ４がカウンタ電位Ｖｎ２に充電される期間が短縮され、何れの非選択メモリセルも早い時期にリーク電流が極めて小さくなるので、特定非選択ビット線ＬＢＬ３に印加されたカウンタ電位Ｖｎ２は、そのまま非選択メモリセルＭＣ０２のソース端にも印加される。
【００６１】
逆に、選択メモリセルＭＣ０１の閾値電圧が高い場合に、メモリセル電流が小となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差も小さく、選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１よりあまり大きくは低下しない。従って、カウンタ電位生成回路４の入力電圧Ｖｎ１が殆ど低下しないので、出力のカウンタ電位Ｖｎ２も大きく低下せず、特定非選択ビット線ＬＢＬ３に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同電位かそれ以上にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して選択ビット線から特定非選択ビット線ＬＢＬ３へ流れるリーク電流を略完全に抑制することができる。以上の結果、選択メモリセルＭＣ０１の閾値電圧の高低、つまり、メモリセル電流の大小に関係なく、選択メモリセルＭＣ０１のメモリセル電流を１００％反映した接続点ＳＥＮの電位をセンスアンプ７が参照ノードＲＥＦの参照電位と比較することができるため、リーク電流による読み出しマージンの低下を防止して高速読み出しが可能となる。
【００６２】
第３実施形態では、特定非選択ビット線ＬＢＬ３のカウンタ電位Ｖｎ２への充電能力が低い場合に、隣接する非選択ビット線ＬＢＬ４への回り込み電流によって、特定非選択ビット線ＬＢＬ３の充電が遅れて、隣接する非選択メモリセルＭＣ０２のリーク電流が増加するのを、非選択ビット線ＬＢＬ４を別途プリチャージ回路９で充電することで抑制することができ、高速読み出しに貢献できる。
【００６３】
〈第４実施形態〉
次に、本発明装置１の第４実施形態について説明する。図７に、第４実施形態における本発明装置１の仮想接地線型のメモリセルアレイ２及び読み出し回路系統の回路構成の概略を示す。第４実施形態は、第２実施形態に対する変形例である。メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成は、第１及び第２実施形態のものと同じである。従って、メモリセルアレイ２、読み出し回路３、及び、カウンタ電位生成回路４の構成についての重複する説明は割愛する。
【００６４】
第２実施形態との相違点は、選択ビット線及び特定非選択ビット線の充電と同時に、特定非選択ビット線と選択ビット線の間にある非選択ビット線を、カウンタ電位生成回路４の出力ノードＮ２の出力電位Ｖｎ２の下限値より低い所定のプリチャージ電位Ｖｐｒに充電するプリチャージ回路９を備え、当該非選択ビット線に対応するメインビット線を、列選択トランジスタを介して、プリチャージ回路９の出力ノードＮ３に接続する。プリチャージ回路９の回路構成は、第３実施形態のプリチャージ回路９と同じであるので、重複する説明は割愛する。
【００６５】
次に、図７に示すメモリセルアレイ２内のメモリセルＭＣ０１を読み出し対象のメモリセルとして選択して読み出す場合の動作について説明する。
【００６６】
読み出し動作を開始する前の初期状態として、全てのワード線とビット線（第１ビット線と第２ビット線）は接地電位としておく。先ず、選択メモリセルＭＣ０１の制御ゲートに接続するワード線ＷＬ０を選択して読み出しゲート電圧Ｖｃｇを印加する。他の非選択ワード線の電位は接地電位に維持する。次に、選択メモリセルＭＣ０１のドレインに接続する選択ビット線ＬＢＬ２に、メインビット線ＭＢＬ２を介して読み出し回路３の出力電位Ｖｎ１を印加する。同時に、出力電位Ｖｎ１は、カウンタ電位生成回路４に入力され、カウンタ電位生成回路４の出力電位Ｖｎ２が、選択ビット線ＬＢＬ２から１本の非選択ビット線ＬＢＬ３を間に挟んで位置する特定非選択ビット線ＬＢＬ４にメインビット線ＭＢＬ４を介して印加される。選択ビット線ＬＢＬ２と特定非選択ビット線ＬＢＬ４の間の非選択ビット線ＬＢＬ３は、メインビット線ＭＢＬ３を介して、プリチャージ回路９からプリチャージ電位Ｖｐｒに充電される。選択メモリセルＭＣ０１のソースに接続する選択ソース線ＬＢＬ１は接地電位ＧＮＤに固定されるが、非選択ビット線ＬＢＬ３と特定非選択ビット線ＬＢＬ４以外の他の非選択ビット線は接地電位のままフローティング状態とする。尚、選択ワード線ＷＬ０と選択ビット線ＬＢＬ２の何れの電圧印加を先行して開始するかは任意に決定すればよい。非選択ビット線ＬＢＬ３がプリチャージ電位Ｖｐｒに充電されると、プリチャージ回路９のインバータ２２の出力レベルが低下し、ＮＭＯＳ２１がカットオフして、非選択ビット線ＬＢＬ３はプリチャージ電位Ｖｐｒに充電された状態でフローティング状態となる。
【００６７】
次に、選択メモリセルＭＣ０１の制御ゲートに読み出しゲート電圧Ｖｃｇが印加され、ドレインに出力電位Ｖｎ１が印加されると、選択メモリセルＭＣ０１の閾値電圧が低い場合に、メモリセル電流が大となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差によって選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１より低下する。また、読み出し回路３の出力電位Ｖｎ１自体も、読み出し回路３の負荷回路５とＮＭＯＳ６を介してメモリセル電流を供給するために、若干低下する。しかし、出力電位Ｖｎ１の低下幅は、選択メモリセルＭＣ０１のドレイン電位の低下幅に比べて小さい。ここで、図２に示すカウンタ電位生成回路４の入出力特性の傾きα（増幅率）を、出力電位Ｖｎ１の低下幅に対する選択メモリセルＭＣ０１のドレイン電位の低下幅の比率と一致させることで、特定非選択ビット線ＬＢＬ４に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同じにすることができる。選択ビット線ＬＢＬ２に隣接する非選択ビット線ＬＢＬ３の電位を、プリチャージ回路９でプリチャージレベルＶｐｒに別途充電しているので、その両側の選択ビット線ＬＢＬ２と特定非選択ビット線ＬＢＬ４から、制御ゲートの電位がＶｃｇの非選択メモリセルＭＣ０２とＭＣ０３を介して選択メモリセルＭＣ０１のドレイン電位とカウンタ電位Ｖｎ２の中間電位、つまり、ドレイン電位と略同じ電位に高速に充電でき、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して非選択ビット線ＬＢＬ３から選択ビット線へ流れるリーク電流を略完全に抑制することができる。
【００６８】
逆に、選択メモリセルＭＣ０１の閾値電圧が高い場合に、メモリセル電流が小となり、当該メモリセル電流と、選択ビット線のビット線抵抗、途中に介在するトランジスタのオン抵抗等の寄生抵抗にかかる電位差も小さく、選択メモリセルＭＣ０１のドレイン電位が出力電位Ｖｎ１よりあまり大きくは低下しない。従って、カウンタ電位生成回路４の入力電圧Ｖｎ１が殆ど低下しないので、出力のカウンタ電位Ｖｎ２も大きく低下せず、特定非選択ビット線ＬＢＬ４に印加するカウンタ電位Ｖｎ２を選択メモリセルＭＣ０１のドレイン電位と同電位かそれ以上にすることができる。また、選択ビット線ＬＢＬ２に隣接する非選択ビット線ＬＢＬ３の電位を、プリチャージ回路９でプリチャージレベルＶｐｒに別途充電しているので、非選択ビット線ＬＢＬ３の電位も高速にドレイン電位と同電位かそれ以上にすることができ、選択メモリセルＭＣ０１に隣接する非選択メモリセルＭＣ０２を介して選択ビット線から非選択ビット線ＬＢＬ３へ流れるリーク電流を略完全に抑制することができる。以上の結果、選択メモリセルＭＣ０１の閾値電圧の高低、つまり、メモリセル電流の大小に関係なく、選択メモリセルＭＣ０１のメモリセル電流を１００％反映した接続点ＳＥＮの電位をセンスアンプ７が参照ノードＲＥＦの参照電位と比較することができるため、リーク電流による読み出しマージンの低下を防止して高速読み出しが可能となる。
【００６９】
第４実施形態では、特定非選択ビット線ＬＢＬ４のカウンタ電位Ｖｎ２への充電能力が低い場合に、隣接する非選択ビット線ＬＢＬ３への回り込み電流によって、特定非選択ビット線ＬＢＬ４の充電が遅れて、隣接する非選択メモリセルＭＣ０２のリーク電流が増加するのを、非選択ビット線ＬＢＬ３を別途プリチャージ回路９で充電することで抑制することができ、高速読み出しに貢献できる。
【００７０】
次に、上記第１乃至第４実施形態に対する別実施形態について説明する。
【００７１】
〈１〉上記第１乃至第４実施形態において、カウンタ電位生成回路４の出力ノードＮ２の出力電位Ｖｎ２を、入力電位Ｖｎ１が高い場合は、入力電位Ｖｎ１より高く、更に、入力電位Ｖｎ１が低い場合は、入力電位Ｖｎ１より低くなるように調整するのも好ましい。つまり、図８に示すように、入力電位Ｖｎ１がＶｎ１’〜Ｖｎ１”の間で変動し、カウンタ電位Ｖｎ２がＶｎ２’〜Ｖｎ２”の間で変動するとした場合に、Ｖｎ２’＜Ｖｎ１’、Ｖｎ２”＞Ｖｎ１”となる。
【００７２】
読み出し対象のメモリセルの閾値電圧が低い場合には、読み出し電流が大きく、選択メモリセルのドレイン電位の低下も大きくなるが、カウンタ電位も当該ドレイン電位より低くなるように制御されることにより、隣接する非選択メモリセルを介して選択ビット線から非選択ビット線へ電流が流れ出し、読み出し電流はその分増加して、読み出しマージンが増加する。また、読み出しメモリセルの閾値電圧が高い場合には、読み出し電流が小さく、選択メモリセルのドレイン電位の低下も小さいが、カウンタ電位は当該ドレイン電位より高くなるように制御されることにより、隣接する非選択メモリセルを介して非選択ビット線から選択ビット線へ電流が流れ込み、読み出し電流はその分減少する。結果として、閾値電圧が高い場合において、読み出しマージンの増加となる。
【００７３】
〈２〉上記第１乃至第４実施形態において、読み出し回路３のメモリセル電流供給回路部は、負荷回路５とカスコード接続ＮＭＯＳ６とインバータ８で形成した回路構成を例示したが、メモリセル電流供給回路部の回路構成は、上記構成に限定されるものではない。例えば、読み出し回路３の出力ノードＮ１に内部クロックで制御されるプリチャージ回路を別途設けても構わない。また、メモリセル電流供給回路部を負荷回路５とカスコード接続ＮＭＯＳ６だけで構成し、ＮＭＯＳ６のゲート電位を所定の中間バイアスレベルに固定しても構わない。また、負荷回路５は、ゲートを接地されたＰＭＯＳ以外で構成しても構わない。
【００７４】
〈３〉上記第１乃至第４実施形態において、カウンタ電位生成回路４は、ソース接地の１段増幅回路を用いた回路構成に限定されるものではない。また、カウンタ電位生成回路４の出力ノードＮ２に内部クロックで制御されるプリチャージ回路を別途設けても構わない。
【００７５】
〈４〉上記第１乃至第４実施形態において、メモリセルアレイ２を構成するメモリセルとして、フローティングゲートを有するＭＯＳＦＥＴ構造のフラッシュメモリセルを想定したが、メモリセルはフラッシュメモリセル以外のメモリセルであっても構わない。例えば、マスクＲＯＭ等の製造段階で閾値電圧が固定されるメモリセルであっても構わない。
【００７６】
〈５〉上記第１乃至第４実施形態において、メモリセルアレイ２は、第１ビット線が常に選択ソース線となり、第２ビット線が選択ビット線になるように構成される場合を想定したが、読み出し対象のメモリセルの列位置に応じて、選択ビット線と選択ソース線の組み合わせが交代する構成であっても構わない。更には、１つのメモリセルに対してメモリセル電流の方向を異ならせて２つの記憶データを読み出す多値メモリセルの場合、メモリセル電流の方向に応じて選択ビット線と選択ソース線の組み合わせが交代する構成であっても構わない。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイ構成と読み出し回路系統の回路構成の概略を示す要部回路図
【図２】本発明に係る半導体記憶装置のカウンタ電位生成回路の入出力特性を示す特性図
【図３】本発明に係る半導体記憶装置における読み出し回路とビット線とメモリセルからなるメモリセル電流の電流供給経路のモデル例を示す図
【図４】本発明に係る半導体記憶装置におけるメモリセル電流の特性を示す図
【図５】本発明に係る半導体記憶装置の第２実施形態におけるメモリセルアレイ構成と読み出し回路系統の回路構成の概略を示す要部回路図
【図６】本発明に係る半導体記憶装置の第３実施形態におけるメモリセルアレイ構成と読み出し回路系統の回路構成の概略を示す要部回路図
【図７】本発明に係る半導体記憶装置の第４実施形態におけるメモリセルアレイ構成と読み出し回路系統の回路構成の概略を示す要部回路図
【図８】本発明に係る半導体記憶装置の別実施形態におけるカウンタ電位生成回路の入出力特性を示す特性図
【図９】仮想接地線型のメモリセルアレイ構成における読み出し方法の従来例を説明する図
【図１０】仮想接地線型のメモリセルアレイ構成における読み出し方法の他の従来例を説明する図
【符号の説明】
【００７８】
１：  本発明に係る半導体記憶装置
２：  メモリセルアレイ
３：  読み出し回路
３’：  ダミー読み出し回路
４：  カウンタ電位生成回路
５，５’：  負荷回路
６，６’：  カスコード接続したＮチャンネルＭＯＳＦＥＴ
７：  センスアンプ
８，８’：  インバータ
９：  プリチャージ回路
１０，１１：  ＰチャンネルＭＯＳＦＥＴ
１２，１３：  カスコード接続したＮチャンネルＭＯＳＦＥＴ
１４，１５，１６：  ＮチャンネルＭＯＳＦＥＴ
２０：  ＰチャンネルＭＯＳＦＥＴ
２１：  カスコード接続したＮチャンネルＭＯＳＦＥＴ
２２：  インバータ
ＭＣ００〜ＭＣｎ４：  メモリセル
ＷＬ０〜ＷＬｎ：  ワード線
ＭＢＬ０〜ＭＢＬ５：  メインビット線
ＬＢＬ０〜ＬＢＬ５：  ローカルビット線
ＳＧ０：  ブロック選択信号
ＴＢ０〜ＴＢ５：  ブロック選択用トランジスタ
ＴＹ０〜ＴＹ５：  列選択トランジスタ
Ｙ０〜Ｙ５：  列選択信号
ＲＥＦ：  参照ノード（センスアンプの他方入力）
ＳＥＮ：  センスアンプの一方入力
Ｎ１：  読み出し回路の出力ノード
Ｎ１’：  ダミー読み出し回路の出力ノード
Ｎ２：  カウンタ電位生成回路の出力ノード
Ｎ３：  プリチャージ回路の出力ノード
Ｖｎ１：  読み出し回路の出力電圧（中間ノード電位）
Ｖｎ２：  カウンタ電位生成回路の出力電圧（カウンタ電位）
Ｖｃｇ：  読み出し動作時の選択ワード線の読み出し電圧
Ｖｐｒ：  プリチャージ電位
ＦＬ：  フローティング状態
ＧＮＤ：  接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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