(57)【要約】【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線により電極から配線される誘電体分離型半導体装置およびその製造方法を提供する。【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および低不純物濃度の第１導電型の半導体基板が積層されている誘電体分離型基板を具備し、半導体基板は、選択的に形成された高不純物濃度の第１導電型の第１半導体領域と、第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように配設される高不純物濃度の第２導電型の第２半導体領域と、第１半導体領域の表面に接合配置される第１主電極と、第２半導体領域の表面に接合配置される第２主電極と、を備え、埋込誘電体層に隣接配置され、第１半導体領域に積層方向に向かって重畳する位置の支持基板の領域を囲繞するように配設される第１誘電体部と、第１主電極に接続されるワイヤと、を備える。【選択図】図１
2006313828.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、上記支持基板の第１主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第１導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第１導電型の第１半導体領域と、上記第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第２導電型の第２半導体領域と、上記第１半導体領域の表面に接合される第１主電極と、上記第２半導体領域の表面に接合される第２主電極と、を備える誘電体分離型半導体装置において、
上記埋込誘電体層に隣接して配設され、上記第１半導体領域に積層方向に向かって重畳する上記支持基板の領域を囲繞するように設けられる第１誘電体部と、
上記第１主電極に接続されるワイヤと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項２】
上記第１半導体領域が上記埋込誘電体層に接していることを特徴とする請求項１に記載する誘電体分離型半導体装置。
【請求項３】
上記第１半導体領域に積層方向に向かって重畳する上記支持基板の領域の、上記埋込誘電体層から積層方向に所定の距離だけ離間した位置に上記第１誘電体部と接続する第１誘電体層を備えることを特徴とする請求項２に記載する誘電体分離型半導体装置。
【請求項４】
上記第１半導体領域の内部に上記第１半導体領域を同心状の２つの領域に分離するトレンチ分離領域を備えることを特徴とする請求項１乃至３のいずれか一項に記載する誘電体分離型半導体装置。
【請求項５】
上記第１半導体領域、上記第１誘電体部および上記トレンチ分離領域を上記埋込誘電体層上に投影したとき、上記第１誘電体部と上記トレンチ分離領域との距離が上記第１誘電体部の積層方向の厚さを超え、上記第１半導体領域と上記第１誘電体部との重なりの幅が上記第１誘電体部と上記トレンチ分離領域との距離と同様であることを特徴とする請求項４に記載する誘電体分離型半導体装置。
【請求項６】
上記第１半導体領域は上記埋込誘電体層から離間し、
上記第１半導体領域の内部と上記第１半導体領域に積層方向に対して重畳する上記半導体基板の領域の内部とを同心状の２つの領域に分離するトレンチ分離領域と、
上記トレンチ分離領域を囲繞するように隣接し、上記第１半導体領域と上記埋込誘電体層とに接する高不純物濃度の第１導電型の第３半導体領域と、
を備えることを特徴とする請求項１に記載する誘電体分離型半導体装置。
【請求項７】
支持基板、上記支持基板の第１主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第１導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第１導電型の第１半導体領域と、上記第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第２導電型の第２半導体領域と、上記第１半導体領域の表面に接合される第１主電極と、上記第２半導体領域の表面に接合される第２主電極と、を備える誘電体分離型半導体装置において、
上記支持基板は、
上記第１半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域に接して配設される第２誘電体部と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁、上記第２誘電体部および裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁および上記第２誘電体部に囲まれる空間を埋めて平坦化する第１ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項８】
上記第１半導体領域の内部に上記第１半導体領域を同心状の２つの領域に分離するトレンチ分離領域を備え、
上記第１半導体領域、上記第２誘電体部および上記トレンチ分離領域を上記埋込誘電体層上に投影したとき、上記第２誘電体部と上記トレンチ分離領域との距離が上記第２誘電体部の積層方向の厚さを超え、上記第１半導体領域と上記第２誘電体部との重なりの幅が上記第２誘電体部と上記トレンチ分離領域との距離と同様であることを特徴とする請求項７に記載する誘電体分離型半導体装置。
【請求項９】
上記トレンチ分離領域は、トレンチ溝の内部に空洞またはポリシリコン充填部を有することを特徴とする請求項４または８に記載する誘電体分離型半導体装置。
【請求項１０】
支持基板、上記支持基板の第１主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第１導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第１導電型の第１半導体領域と、上記第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第２導電型の第２半導体領域と、上記第１半導体領域の表面に接合される第１主電極と、上記第２半導体領域の表面に接合される第２主電極と、を備える誘電体分離型半導体装置において、
上記半導体基板は、
上記第１半導体領域の内部に上記第１半導体領域を同心状の２つの領域に分離するトレンチ分離領域を備え、
上記支持基板は、
上記第１半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔を備え、
上記埋込誘電体層は、
上記貫通孔の開口に現れ、上記トレンチ分離領域に積層方向に向かって重畳する領域を囲繞する領域が積層方向に貫通され、
上記半導体基板は、
上記埋込誘電体層の上記囲繞する領域に連なる位置に凹部が設けられ、
上記凹部と貫通された上記埋込誘電体層の上記囲繞する領域とに第３誘電体部と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁、上記第３誘電体部および上記支持基板の裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁および上記第３誘電体部により囲まれた空間を埋めて平坦化する第１ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項１１】
支持基板、上記支持基板の第１主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第１導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第１導電型の第１半導体領域と、上記第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第２導電型の第２半導体領域と、上記第１半導体領域の表面に接合される第１主電極と、上記第２半導体領域の表面に接合される第２主電極と、を備える誘電体分離型半導体装置の製造方法において、
上記第１半導体領域に積層方向に対して重畳する上記支持基板の領域を含む領域に上記埋込誘電体層と反対側から異方性エッチングにより上記埋込誘電体層に達する貫通孔を形成する工程と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域をプライマー液によりプライマー処理する工程と、
シリコーンラダーポリマー溶液をインクジェット印刷法によりプライマー処理された上記埋込誘電体層の領域に塗布して第２誘電体部を形成する工程と、
上記第２誘電体部、上記貫通孔の側壁および上記支持基板の裏面に裏面電極を形成する工程と、
上記裏面電極上にハンダフラックスをインクジェット印刷法により塗布する工程と、
上記第２誘電体部および上記貫通孔の側壁に囲まれた空間にボールハンダを充填溶融してハンダで平坦化する工程と、
を含むことを特徴とする誘電体分離型半導体装置の製造方法。
【請求項１２】
上記貫通孔を形成する工程では、異方性ウエットエッチングにより側壁が斜めの貫通孔または異方性ドライエッチングにより側壁が上記支持基板の裏面に対して直角な貫通孔を形成することを特徴とする請求項１１に記載する誘電体分離型半導体装置の製造方法。
【請求項１３】
上記シリコーンラダーポリマーは、感光性シリコーンラダーポリマーであり、
上記第１半導体領域の中央部に積層方向に対して重畳する上記第２誘電体部の領域をリソグラフィ法により除去する工程を含むことを特徴とする請求項１１または１２に記載する誘電体分離型半導体装置の製造方法。
【請求項１４】
上記ボールハンダの径は、上記支持基板の厚さの１０分の１未満であることを特徴とする請求項１１乃至１３のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【請求項１５】
上記ハンダで平坦化する工程では、減圧炉内でボールハンダを溶融することを特徴とする請求項１１乃至１４のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、誘電体分離型基板に高耐圧回路が構成されている誘電体分離型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の誘電体分離半導体装置は、支持基板の上面及び下面にはそれぞれ誘電体層および裏面電極が設けられている。誘電体層の上面には半導体基板が備えられており、誘電体層は半導体基板と支持基板を誘電体分離している。半導体基板内の絶縁膜は、半導体基板を構成しているｎ−型半導体層を所定の範囲で区画している。この区画された所定の範囲において、ｎ−型半導体層の上面にｎ−型半導体層より低抵抗のｎ＋型半導体領域が、またｎ＋型半導体領域を取り囲むようにｐ＋型半導体領域が、それぞれ形成されている。ｎ＋型半導体領域及びｐ＋型半導体領域にはそれぞれカソード電極及びアノード電極が接続されている。カソード電極及びアノード電極は、フィールド酸化膜によって互いに絶縁されている。
アノード電極及び裏面電極をいずれも０Ｖにし、カソード電極に正の電圧を漸次増加させると、ｎ−型半導体層とｐ＋型半導体領域の間のｐｎ接合から空乏層が伸びる。この時、支持基板は誘電体層を介してフィールドプレートとして働くので、空乏層に加えてｎ−型半導体層と誘電体層との境界面からｎ−型半導体層の上面に向かう方向に空乏層が伸びる。この空乏層が伸びることによって、ｐｎ接合から伸びる空乏層が伸び易くなり、ｎ−型半導体層とｐ＋型半導体領域との間のｐｎ接合での電界は緩和される。この効果は一般にＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｆｉｅｌｄ）効果と言われている。
【０００３】
ｐ＋型半導体領域から充分離れた位置のｎ−型半導体層の厚さ方向の電界強度は、ｎ−型半導体層の上面から所定の位置までゼロであり、所定の位置から直線的に増加し、ｎ−型半導体層と誘電体層との境界面で階段状に増加し、誘電体層内では一定になり、誘電体層と支持基板との境界でゼロに戻る。ｎ−型半導体層と誘電体層との境界面から伸びる空乏層の厚さをｘ、誘電体層の厚さをｔ０、ｎ−型半導体層の不純物濃度をＮ（ｃｍ−３）、真空の誘電率をε０（Ｃ×Ｖ−１×ｃｍ−１）、ｎ−型半導体層の比誘電率をε２、誘電体層の比誘電率をε３として、ｐ＋型半導体領域から充分離れた位置のｎ−型半導体層の厚さ方向の全電圧降下Ｖは式（１）で表される。
【０００４】
Ｖ＝ｑ・Ｎ／（ε２・ε０）×（ｘ２／２＋ε２・ｔ０・ｘ／ε３）    （１）
【０００５】
式（１）より、全電圧降下が等しい場合、誘電体層の厚さｔ０を厚くすると、境界面から伸びる空乏層の厚さｘが薄くなることがわかる。これはＲＥＳＵＲＦ効果が弱くなることを意味する。
一方、ｎ−型半導体層とｐ＋型半導体領域との間のｐｎ接合での電界集中およびｎ−型半導体層とｎ＋型半導体領域との界面での電界集中によるアバランシェ破壊が発生しない条件下では、誘電体分離型半導体装置の耐圧は、最終的にはｎ＋型半導体領域の直下における、ｎ−型半導体層と誘電体層の界面での電界集中によるアバランシェ破壊で決定される。このような条件が満足されるように誘電体分離型半導体装置を構成するためには、ｐ＋型半導体領域とｎ＋型半導体領域とを十分離し、ｎ−型半導体層の厚さとその不純物濃度を最適化すればよい。
【０００６】
アバランシェ破壊が発生しない条件は、ｎ−型半導体層と誘電体層の界面からｎ−型半導体層の上面にまで空乏化した時に、ｎ−型半導体層と誘電体層の界面での電界集中がアバランシェ条件を満たす状態を意味することが一般的に知られている。
このような条件で、ｎ−型半導体層の厚さをｄ、アバランシェ破壊を起こす臨界電界をＥＣｒとすると、耐圧Ｖは式（２）で示される。但し、但し、ｎ＋型半導体領域の厚さは無視している。
【０００７】
Ｖ＝ＥＣｒ・（ｄ／２＋ε２・ｔ０／ε３）                （２）
【０００８】
ｎ−型半導体層をシリコンで、誘電体層をシリコン酸化膜で、それぞれ形成したとして、誘電体分離型半導体装置の耐圧Ｖを計算してみる。一般的な値としてｄ＝４×１０−４、ｔ０＝２×１０−４を採用する。また臨界電界ＥＣｒはｎ−型半導体層の厚さｄに影響されるが、この場合はおおよそＥＣｒ＝４×１０５である。これと、ε２＝１１．７、ε３＝３．９を代入すると、耐圧Ｖは３２０Ｖとなる。
そして、ｎ−型半導体層の厚さｄを１μｍ増加すると、耐圧が２０Ｖ増加し、誘電体層の厚さｔ０を１μｍ増加すると、耐圧が１２０Ｖ増加する。
このように、ｎ−型半導体層よりも誘電体層を厚くする方が耐圧が大きく増加するので、耐圧を増加するためには誘電体層を厚くする方が効果的である。しかも、ｎ−型半導体層を厚くすると絶縁膜の形成が難しくなって望ましくない。
【０００９】
しかし、誘電体層の厚さを増大させると、既述のように空乏層の伸びが小さくなり、ＲＥＳＵＲＦ効果が低減する。即ち、ｐ＋型半導体領域とｎ−型半導体層の間のｐｎ接合での電界集中が増大し、このｐｎ接合でのアバランシェ破壊によって耐圧が制限されることになる。
【００１０】
そこで、半導体基板のｎ＋型半導体領域の上面に設けられるカソード電極の直下を含む支持基板の領域にポーラス酸化膜を形成することにより、ｎ＋型半導体領域とｎ−型半導体層との境界の近傍のｎ−型半導体層での電界集中を緩和し、耐圧を向上している。
【００１１】
また、半導体基板に形成されているＭＯＳＦＥＴのドレイン電極の直下を含む支持基板の領域に貫通孔を設け、貫通孔の奥に現れている誘電体層上にシリコーンラダーポリマーからなる誘電体層を形成することにより、ｎ＋型半導体領域とｎ−型半導体層との境界の近傍のｎ−型半導体層での電界集中を緩和し、耐圧を向上している（例えば、特許文献１参照）。
【００１２】
【特許文献１】特開２００４−２００４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、ポーラス酸化膜を形成することにより誘電体分離型半導体装置の耐圧が増加するとカソード電極からの引き出し配線の絶縁耐量が誘電体分離型半導体装置の耐圧を下回ることになる。そこで、カソード電極から引き出し配線の替わりにワイヤ配線を採用することにより絶縁耐量が半導体装置の耐圧を上回るようにすることができる。
しかし、直下にポーラス酸化膜が形成されているカソード電極にワイヤを超音波ワイヤボンダーを用いてワイヤボンドすると、スポンジ状のポーラス酸化膜に超音波が加わり久ラックが発生してしまうという問題がある。
【００１４】
また、支持基板に貫通孔が設けられていると、超音波ワイヤボンダーのヘッダによりワイヤをドレイン電極に押し付ける力により誘電体分離型半導体装置が撓んでしまうという問題がある。
【００１５】
この発明の目的は、耐圧が維持されるとともに絶縁耐量の高いワイヤ配線により電極から配線される誘電体分離型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係わる誘電体分離型半導体装置は、支持基板、上記支持基板の第１主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第１導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第１導電型の第１半導体領域と、上記第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第２導電型の第２半導体領域と、上記第１半導体領域の表面に接合される第１主電極と、上記第２半導体領域の表面に接合される第２主電極と、を備える誘電体分離型半導体装置において、上記埋込誘電体層に隣接して配設され、上記第１半導体領域に積層方向に向かって重畳する上記支持基板の領域を囲繞するように設けられる第１誘電体部と、上記第１主電極に接続されるワイヤと、を備える。
【発明の効果】
【００１７】
この発明に係わる誘電体分離型半導体装置の効果は、第１半導体領域の直下に位置する支持基板の領域を囲繞するような第１誘電体部を埋込誘電体層に接するようにして支持基板内に設けられているので、誘電体分離型半導体装置の耐圧を高いまま維持できる。
また、第１主電極にワイヤを超音波ワイヤボンダーを用いてボンディングするとき、ワイヤボンダーのヘッドからワイヤを介して第１主電極に加わる超音波振動が、Ｎ−ｗｅｌｌ領域を通過して支持基板に伝搬されるが、その部分の支持基板は機械強度の高い単結晶シリコンなので、超音波振動によりクラックなど機械的な欠陥が入らない。このように、超音波ワイヤボンダーによりワイヤをボンディングすることができるので、第１主電極から絶縁耐量の大きいワイヤで配線を行うことができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１は、この発明の実施の形態１に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。図２は、実施の形態１に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
この発明の実施の形態１に係わる誘電体分離型半導体装置１は、図１に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の誘電体分離型基板２に形成されている。誘電体分離型基板２は、シリコンからなる支持基板３と、高耐圧回路が形成されるシリコンからなる半導体基板４と、支持基板３の第１主面上に隣接されている埋込誘電体層としての埋込酸化膜５とから一体として構成されている。
半導体基板４に高耐圧集積回路の１つの例としてのＭＯＳＦＥＴが形成されている。そして、半導体基板４は、低不純物濃度の第１導電型としてのｎ型シリコン層６から構成されている。
【００１９】
そして、ｎ型シリコン層６は、絶縁膜７により所定の範囲でリング状に区画されている。区画された範囲の中央部に高不純物濃度の第１導電型の第１半導体領域としてのＮ−ｗｅｌｌ領域８がｎ型シリコン層６の上面、すなわち、埋込酸化膜５に接している面の反対の面から埋込酸化膜５に亘って形成されている。そして、ｎ型シリコン層６の面方向に対するＮ−ｗｅｌｌ領域８の周囲に所定の幅の円環状のｎ型シリコン層６が残されている。この円環状のｎ型シリコン層６をｎ−領域９と称す。このｎ−領域９の周囲に所定の幅の円環状の高不純物濃度の第２導電型の第２半導体領域としてのＰ−ｗｅｌｌ領域１０がｎ型シリコン層の上面からｎ型シリコン層６の厚さ方向の所定の深さに亘って形成されている。さらに、Ｐ−ｗｅｌｌ領域１０内に含まれ、ｎ型シリコン層６の上面からＰ−ｗｅｌｌ領域１０より浅い深さまで高不純物濃度の第１導電型のｎ＋領域１１が形成されている。
【００２０】
さらに、Ｎ−ｗｅｌｌ領域８のｎ型シリコン層６の上面の相当する表面に第１主電極としてのドレイン電極１２が形成され、そのドレイン電極１２にワイヤ１３が配線されている。
また、ｎ−領域９の上面にフィールド絶縁膜１４が形成され、そのフィールド絶縁膜１４の表面にゲート電極１５が形成されている。
また、Ｐ−ｗｅｌｌ領域１０のｎ型シリコン層６の上面に相当する表面に第２主電極としてのソース電極１６が形成されている。
【００２１】
一方、支持基板３には、ＭＯＳＦＥＴが形成されたｎ型シリコン層６を支持基板３上に投影したときに、Ｎ−ｗｅｌｌ領域８に重畳する領域の外周からＰ−ｗｅｌｌ領域１０の一部までの円環状の領域に埋込酸化膜５から所定の深さに亘って第１誘電体部としてのポーラス酸化膜１７が形成されている。
また、支持基板３には、支持基板３の裏面、すなわち埋込酸化膜５に接している面の反対の面に、裏面電極１８が形成されている。
【００２２】
次に、実施の形態１に係わる誘電体分離型基板２の製造方法について説明する。この誘電体分離型基板２の製造において、支持基板３に予め半導体基板４を重ねてＭＯＳＦＥＴ回路を形成するときにＮ−ｗｅｌｌ領域８の下部にはそのまま単結晶シリコンが残っているように、所定のパターンのポーラス酸化膜１７を形成する。支持基板３の出発材料である単結晶シリコン基板の周囲をポーラス酸化膜が形成される領域を残してマスキングし、化成槽内の、フッ酸を例えばエチルアルコールのような溶媒に溶解したフッ酸溶液中に浸漬し、単結晶シリコン基板に正電位を通電し、溶液中に浸漬されている白金電極に負電位を通電し、陽極化成処理を行う。陽極化成処理を行うことにより、シリコンが溶解されて、多孔質のシリコン層が形成される。マスキングを外してから、予備酸化して、多孔質のシリコン層を酸化する。それから、半導体基板４としての単結晶シリコン基板を熱酸化により周囲に熱酸化膜を形成し、ポーラス酸化膜が形成された支持基板３と積層してから熱処理を施して一体化する。それから、半導体基板４を減厚して、誘電体分離型基板２が作製される。半導体基板４の周囲に形成された熱酸化膜が支持基板３との間に残って埋込酸化膜５となり、半導体基板４上に形成される回路を誘電体分離する。
【００２３】
このような実施の形態１に係わる誘電体分離型半導体装置１では、ソース電極１６と裏面電極１８に０Ｖを印加し、ドレイン電極１２に正の電圧を印加したとき、図２に示すように、ドレイン電極１２とソース電極１６および裏面電極１８との間の電気力線が画かれる。Ｎ−ｗｅｌｌ領域８が埋込酸化膜５に達しているので、ｎ−領域９から埋込酸化膜５内を通過してｎ−領域９へ電気力線が通っている。ここで、アバランシェ破壊を起こす臨界電界強度が低いために問題となるｎ−領域９内に関して見ると、ポーラス酸化膜１７内を一部の電気力線が通るので、Ｎ−ｗｅｌｌ領域８とｎ−領域９との境界の近傍のｎ−領域９では、ポーラス酸化膜１７がＮ−ｗｅｌｌ領域８の直下の支持基板３に設けられた場合と比較しても電界強度は増加しない。
【００２４】
このような誘電体分離型半導体装置１は、Ｎ−ｗｅｌｌ領域８の直下に位置する支持基板３の領域を囲繞するようなポーラス酸化膜１７を埋込酸化膜５に接するようにして支持基板３内に設けられているので、誘電体分離型半導体装置１の耐圧を高いまま維持できる。
また、ドレイン電極１２にワイヤ１３を超音波ワイヤボンダーを用いてボンディングするとき、ワイヤボンダーのヘッドからワイヤ１３を介してドレイン電極１２に加わる超音波振動が、Ｎ−ｗｅｌｌ領域８を通過して支持基板３に伝搬されるが、その部分の支持基板３は機械強度の高い単結晶シリコンなので、超音波振動によりクラックなど機械的な欠陥が入らない。このように、超音波ワイヤボンダーによりワイヤ１３をボンディングすることができるので、ドレイン電極１２から絶縁耐量の大きいワイヤ１３で配線を行うことができる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２に係わる誘電体分離型半導体装置の部分断面図である。
実施の形態２に係わる誘電体分離型半導体装置１Ｂは、図３に示すように、実施の形態１に係わる誘電体分離型半導体装置１と支持基板３Ｂに第１誘電体層としての第２埋込酸化膜２０が追加されていることが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
【００２６】
この第２埋込酸化膜２０は、誘電体分離型基板２の作製の過程で予め形成する。支持基板３Ｂの出発材料としての単結晶シリコン基板に酸素イオンを所定の位置に留まるように注入し、高温アニールを施すことにより第２埋込酸化膜２０が形成される。酸素イオンが滞留する単結晶シリコン基板の深さは、ポーラス酸化膜１７の深さ以内である。その後、実施の形態１と同様にポーラス酸化膜１７を形成して支持基板３Ｂの作製が完了する。このように作製された支持基板３Ｂと周囲全体に亘って熱酸化膜が形成された半導体基板４とを一体化する。
【００２７】
ポーラス酸化膜１７の深さの途中に第２埋込酸化膜２０が形成されているので、ソース電極１６と裏面電極１８に０Ｖを印加し、ドレイン電極１２に正の電圧を印加したとき、図３に示すように、ドレイン電極１２とソース電極１６および裏面電極１８との間の電気力線が画かれる。一部の電気力線は、Ｎ−ｗｅｌｌ領域８が埋込酸化膜５に達しているので、ｎ−領域９から埋込酸化膜５内を通過してｎ−領域９へ電気力線が通っている。残りの電気力線は、ｎ−領域９から埋込酸化膜５、ポーラス酸化膜１７、第２埋込酸化膜２０、ポーラス酸化膜１７、埋込酸化膜５を通過してｎ−領域９に連なっている。
【００２８】
このような誘電体分離型半導体装置１Ｂは、２つの埋込酸化膜５、２０がＮ−ｗｅｌｌ領域８の直下の支持基板３Ｂに形成されており、その埋込酸化膜５、２０により電界が分担されるので、Ｎ−ｗｅｌｌ領域８とｎ−領域９との境界の近傍のｎ−領域９の電界強度が緩和され、より耐圧の高い半導体回路が半導体基板４に形成することができる。
なお、実施の形態２においては支持基板３Ｂにポーラス酸化膜１７を形成する前に酸素イオンを注入しているが、高いエネルギー選択性が確保できる場合には貼り合わせを行い前に行ってよい。
【００２９】
実施の形態３．
図４は、この発明の実施の形態３に係わる誘電体分離型半導体装置の断面図である。
実施の形態３に係わる誘電体分離型半導体装置１Ｃは、実施の形態１とＮ−ｗｅｌｌ領域８Ｃの構成が異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
Ｎ−ｗｅｌｌ領域８Ｃは、その領域の内部にトレンチ分離領域２２が形成されている。そして、トレンチ分離領域２２は、トレンチ溝２３の側壁に側壁酸化膜２４、その側壁酸化膜２４が形成されたトレンチ溝２３を埋めるポリシリコン２５、ポリシリコン２５で埋められたトレンチ溝２３に蓋をするフィールド酸化膜２６から構成されている。
そして、トレンチ溝２３の外側側壁とポーラス酸化膜１７の最も近い間隔Ｗ１は、ポーラス酸化膜１７の厚さＤＰより大きい。
また、Ｎ−ｗｅｌｌ領域８Ｃとポーラス酸化膜１７とは、幅Ｗ１とほぼ同様な幅Ｗ２だけ重畳するように配置されている。
【００３０】
次に、トレンチ分離領域２２の形成について説明する。誘電体分離型基板２の半導体基板４Ｃに上面側から埋込酸化膜５に達するように第１導電型を発揮する不純物を高濃度に拡散してＮ−ｗｅｌｌ領域８Ｃを形成する。次に、ドライエッチングにより半導体基板４Ｃの埋込酸化膜５が露出するまでトレンチエッチを行い、トレンチ溝２３を形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜２４をトレンチ溝２３のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝２３を埋める。その後、トレンチ溝２３以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域２２とその近傍のＮ−ｗｅｌｌ領域８Ｃの一部をフィールド酸化膜２６で覆う。そのフィールド酸化膜２６とＮ−ｗｅｌｌ領域８Ｃとを覆うドレイン電極１２を形成する。
このように、トレンチ分離領域２２が下部に形成されたドレイン電極１２にワイヤ１３を超音波ワイヤボンダーによりワイヤボンドする。
【００３１】
このような誘電体分離型半導体装置１Ｃは、ワイヤ１３をワイヤボンドするドレイン電極１２の下部に側壁酸化膜２４により剛性が高められたトレンチ分離領域２２が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域２２とポーラス酸化膜１７との近接する距離Ｗ１がポーラス酸化膜１７の厚みＤＰより大きいので、超音波振動がトレンチ分離領域２２の下方から下に伝搬しても４５度以上外側にポーラス酸化膜１７が退避しており、ポーラス酸化膜１７に超音波振動が照射されることが防げる。このため、ポーラス酸化膜１７にクラックなどの機械的欠陥が誘発されることがない。
また、ポーラス酸化膜１７とＮ−ｗｅｌｌ領域８Ｃとが幅Ｗ１と同様な幅Ｗ２で重畳されているので、電圧が印加されているとき、Ｎ−ｗｅｌｌ領域８Ｃ、ｎ−領域９と埋込酸化膜５との３重点の近傍のｎ−領域９での電界強度をアバランシェ破壊臨界電界強度以下に緩和されている。
なお、実施の形態３においてトレンチ分離領域２２のトレンチ溝２３は１つであるが、トレンチ分離領域２２は自己完結的に形成されるものであるので、多重構造に形成してもよい。
【００３２】
実施の形態４．
図５は、この発明の実施の形態４に係わる誘電体分離型半導体装置の断面図である。
実施の形態４に係わる誘電体分離型半導体装置１Ｄは、図５に示しように、実施の形態３に係わる誘電体分離型半導体装置１ＣとＮ−ｗｅｌｌ領域８Ｄが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
Ｎ−ｗｅｌｌ領域８Ｄは、ｎ型シリコン層６の上面から第１導電型の不純物を高濃度に拡散することにより形成される第１Ｎ−ｗｅｌｌ領域２８ａとトレンチ溝２３のトレンチ側壁から第１導電型の不純物を高濃度に拡散することにより形成される第３半導体領域としての第２Ｎ−ｗｅｌｌ領域２８ｂとから構成されている。
【００３３】
そして、トレンチ溝２３の外側側壁とポーラス酸化膜１７の最も近い間隔Ｗ１は、ポーラス酸化膜１７の厚さＤＰより大きくしてある。
また、第２Ｎ−ｗｅｌｌ領域２８ｂとポーラス酸化膜１７とは、所定の幅Ｗ２だけ重畳するように配置されている。
【００３４】
Ｎ−ｗｅｌｌ領域８Ｄの形成は、ドライエッチングにより半導体基板４の埋込酸化膜５が露出するまでトレンチエッチを行い、トレンチ溝２３を形成する。次に、誘電体分離型基板２の半導体基板４に上面側から第１導電型を発揮する不純物を高濃度に拡散してＮ−ｗｅｌｌ領域２８ａを形成する。次に、トレンチ溝２３の側壁から第１導電型を発揮する不純物を高濃度に拡散してＮ−ｗｅｌｌ領域２８ｂを形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜２４をトレンチ溝２３のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝２３を埋める。その後、トレンチ溝２３以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域２２とその近傍の第１Ｎ−ｗｅｌｌ領域２８ａ、第２Ｎ−ｗｅｌｌ領域２８ｂの一部をフィールド酸化膜２６で覆う。そのフィールド酸化膜２６と第１Ｎ−ｗｅｌｌ領域２８ａとを覆うドレイン電極１２を形成する。
【００３５】
このような誘電体分離型半導体装置１Ｄは、ドレイン電極１２の直下の第２Ｎ−ｗｅｌｌ領域２８ｂで不純物が高濃度に拡散することができるので、半導体基板４Ｄに形成されたＭＯＳＦＥＴのオン抵抗を低減することができる。
なお、トレンチ分離領域２２に囲繞された半導体基板４Ｄの領域に第１導電型の不純物を高濃度に拡散しているが、この領域に拡散しなくても特性には影響がない。
【００３６】
実施の形態５．
図６は、この発明の実施の形態５に係わる誘電体分離型半導体装置の断面図である。図７は、実施の形態５に係わる貫通孔にボールハンダを充填する様子を示す図である。
実施の形態５に係わる誘電体分離型半導体装置１Ｇは、図６に示すように、実施の形態１に係わる誘電体分離型半導体装置１と支持基板３Ｇと半導体基板４Ｇに形成されているＮ−ｗｅｌｌ領域８Ｇが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態１のＮ−ｗｅｌｌ領域８では、ｎ型シリコン層６の上面から埋込酸化膜５に亘って第１導電型の不純物が拡散されているが、実施の形態５のＮ−ｗｅｌｌ領域８Ｇでは、ｎ型シリコン層６の上面から所定の深さまで第１導電型の不純物が拡散されている。
【００３７】
一方、支持基板３Ｇには、Ｎ−ｗｅｌｌ領域８Ｇの直下の支持基板３Ｇに貫通孔３０が設けられている。そして、貫通孔３０は、貫通孔３０の裏面側の開口が埋込酸化膜５に面する開口より広い頭切の四角錐状であり、埋込酸化膜５に達するように形成されている。その貫通孔３０の埋込酸化膜５に面する開口と貫通孔３０の側壁３１とに第２誘電体部としてのシリコーンラダーポリマー層３２が隣接配置されている。そして、支持基板３Ｇの裏面とシリコーンラダーポリマー層３２の表面に裏面電極１８Ｇが形成されている。裏面電極１８Ｇが形成された貫通孔３０が第１ハンダ３３で埋められており、裏面電極１８Ｇと第１ハンダ３３とをともに第２ハンダ３４で被覆されている。
【００３８】
次に、支持基板３Ｇに貫通孔３０を設け、２種類のハンダ３３、３４により埋める工程について説明する。
半導体基板４ＧにＭＯＳＦＥＴが形成された誘電体分離型基板２の支持基板３Ｇの裏面から水酸化カリウムのようなアルカリ溶液を用いて埋込酸化膜５が現れるまで異方性ウエットエッチングを行い、貫通孔３０を形成する。貫通孔３０の側壁３１は５７度くらいの傾きを有している。
次に、シリコーンラダーポリマーとの接着力を向上させるために、イソプロピルアルコール溶液に数％のシランカップリング剤を添加したプライマー液でシリコンおよびシリコン酸化物の表面をプライマー処理する。
次に、重量平均分子量１５０ｋのシリコーンポリマー（Ａ樹脂）をアニソール溶媒中に溶解させ、固形分濃度が１０重量％になるように溶解させた第１のワニスと、固形分濃度が１５重量％になるように溶解させた第２のワニスとについて、順次、塗布工程とキュア工程とを施す。具体的には、重量平均分子量１５０ｋのポリビニルフェニールシリセスグオタン（ＰＶＳＱ）を１０重量％のアニソール溶液で形成した第１のワニスと、重量平均分子量１５０ｋのＰＶＳＱを１５重量％のアニソール溶液で形成した第２のワニスとを、順次、１００ｒｐｍ×５秒、３００ｒｐｍ×１０秒、５００ｒｐｍ×６０秒の塗布処理を施し、この塗布処理の後、３５０℃×１時間以上加熱処理を行い、その後徐冷のキュア処理を施すことによりシリコーンラダーポリマー層３２を形成する。
これにより、貫通孔３０の開口に面した埋込酸化膜５の表面に、成膜ムラが有効に抑制されたシリコーンラダーポリマー層３２を得ることができる。なお、スピンコートするときの滴下量を最適化することにより、シリコーンラダーポリマー層３２の膜厚を制御することができる。
【００３９】
次に、支持基板３Ｇの裏面全面をポリッシュ処理し、裏面に形成されたシリコーンラダーポリマー層３２を除去して、金属蒸着層（たとえば、Ｔｉ／Ｎｉ／Ａｕの３層蒸着など）からなる裏面電極１８Ｇを形成する。
次に、ハンダフラックスをスピンコート法により裏面電極１８Ｇに塗布する。それから、図７に示しように、径ｒのボールハンダ３５を貫通孔３０に所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第１ハンダ３３を形成する。
次に、ハンダ槽に浸漬して、裏面電極１８Ｇ全体と第１ハンダ３３とを覆う第２ハンダ３４を形成する。
ここで使用するボールハンダ３５の径ｒは、支持基板３Ｇの厚さＤｓｕｂに対して、ｒ＜０．１×Ｄｓｕｂで規定されるように細かいボールハンダ３５を用いる。
【００４０】
このような誘電体分離型半導体装置１Ｇは、ドレイン電極１２の直下のシリコーンラダーポリマー層３２がボイドフリーの第１ハンダ３３により支持されているので、シリコーンラダーポリマー層３２で電圧降下を負担して耐圧を高く維持するとともに、ワイヤボンド時の超音波振動が伝搬する第１ハンダ３３がボイドフリーなのでストレス損傷を回避することができる。
また、第１ハンダ３３により貫通孔３０を設けたことによる支持基板３Ｇの裏面の凹形状を解消した後でダイボンド工程以降のアセンブリを行えるので、ワイヤボンド処理工程においても支障のないデバイス構造を得ることができる。
また、支持基板３Ｇの裏面の凹形状を平坦化するために使用するボールハンダ３５の径ｒを支持基板３Ｇの厚さＤｓｕｂに対して、ｒ＜０．１×Ｄｓｕｂで規定される径のものを用いるので、溶融後ボイドフリーのハンダで凹形状が埋められている。
【００４１】
実施の形態６．
図８は、この発明の実施の形態６に係わる誘電体分離型半導体装置の断面図である。図９は、実施の形態６におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
実施の形態６に係わる誘電体分離型半導体装置１Ｈは、図８に示すように、実施の形態５に係わる誘電体分離型半導体装置１Ｇと半導体基板４に形成されているＮ−ｗｅｌｌ領域８および第１誘電体部としてのシリコーンラダーポリマー層３２Ｈの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態６に係わる半導体基板４のＮ−ｗｅｌｌ領域８は、実施の形態１に係わるＮ−ｗｅｌｌ領域８と同様であるので、説明は省略する。
【００４２】
また、実施の形態６に係わるシリコーンラダーポリマー層３２Ｈは、埋込酸化膜５に面する貫通孔３０の開口のうち、Ｎ−ｗｅｌｌ領域８Ｈの直下の埋込酸化膜５の領域を除いた位置に配設されている。このように選択的な位置にシリコーンラダーポリマー層３２Ｈを形成する方法について説明する。この前後の工程は、実施の形態５と同様である。
実施の形態５と同様にして、支持基板３Ｈに異方性ウエットエッチングにより頭切の四角錐状の貫通孔３０を形成し、貫通孔３０の奥に表れている埋込酸化膜５の表面をプライマー処理する。
次に、感光性のシリコーンラダーポリマー溶液をスピンコート法、スプレーコート法、またはインクジェット法により支持基板３Ｈの裏面、貫通孔３０の側壁および貫通孔３０の奥に表れている埋込酸化膜５の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜３６を形成する。それから、図９に示すように、シリコーンラダーポリマー膜３６の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層３２Ｈが残る。
これ以後は、実施の形態５と同様に、裏面電極１８Ｈ、第１ハンダ３３、第２ハンダ３４を形成する。
【００４３】
このような誘電体分離型半導体装置１Ｈは、Ｎ−ｗｅｌｌ領域８Ｈが埋込酸化膜５にまで達しており、Ｎ−ｗｅｌｌ領域８Ｈとｎ−領域９との境界の近傍のｎ−領域９における電界強度がシリコーンラダーポリマー層３２Ｈが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔３０内がボイドフリーの第１ハンダ３３により埋められているので、ワイヤボンダーから発せられる超音波振動により第１ハンダ３３が機械的損傷を受けることがなく、ワイヤ１３をドレイン電極１２に確実に接続することができる。
また、シリコーンラダーポリマー層３２Ｈが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極１８Ｈを介して第１ハンダ３３に機械的に連なっているので、支持基板３Ｈの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【００４４】
実施の形態７．
図１０は、この発明の実施の形態７に係わる誘電体分離型半導体装置の断面図である。
実施の形態７に係わる誘電体分離型半導体装置１Ｊは、図１０に示すように、実施の形態６に係わる誘電体分離型半導体装置１Ｈと半導体基板４ＣのＮ−ｗｅｌｌ領域８Ｃにトレンチ分離領域２２が追加されていることが異なっており、これ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
また、実施の形態７に係わる半導体基板４Ｃでは、実施の形態３と同様に、Ｎ−ｗｅｌｌ領域８ＣとそのＮ−ｗｅｌｌ領域８Ｃ内にトレンチ分離領域２２とが形成されている。
【００４５】
このような誘電体分離型半導体装置１Ｊは、半導体基板４Ｃとして実施の形態３に係わるものを、支持基板３Ｊとして実施の形態６に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ１３をワイヤボンドするドレイン電極１２の下部に側壁酸化膜２４により剛性が高められたトレンチ分離領域２２が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域２２とシリコーンラダーポリマー層３２Ｊとの近接する距離Ｗ３がシリコーンラダーポリマー層３２Ｊの厚みＤＳより大きいので、超音波振動がトレンチ分離領域２２の下方から下に伝搬しても４５度以上外側にシリコーンラダーポリマー層３２Ｊが位置し、シリコーンラダーポリマー層３２Ｊに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層３２Ｊにクラックなどの機械的欠陥が誘発されることがない。
【００４６】
また、Ｎ−ｗｅｌｌ領域８Ｃが埋込酸化膜５にまで達しており、Ｎ−ｗｅｌｌ領域８Ｃとｎ−領域９との境界の近傍のｎ−領域９における電界強度がシリコーンラダーポリマー層３２Ｊが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層３２Ｊが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極１８Ｊを介して第１ハンダ３３に機械的に連なっているので、支持基板３Ｊの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【００４７】
実施の形態８．
図１１は、この発明の実施の形態８に係わる誘電体分離型半導体装置の断面図である。
実施の形態８に係わる誘電体分離型半導体装置１Ｋは、図１１に示しように、実施の形態７に係わる誘電体分離型半導体装置１Ｊと半導体基板４Ｋに形成されているトレンチ分離領域２２Ｋが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明する。
実施の形態８に係わるトレンチ分離領域２２Ｋは、トレンチ溝２３の側壁に側壁酸化膜２４、その側壁酸化膜２４が形成されたトレンチ溝２３に蓋をするフィールド酸化膜２６から構成されている。その結果、トレンチ溝２３の一部に空洞３８が残されている。
【００４８】
このような誘電体分離型半導体装置１Ｋは、トレンチ溝２３の内部に空洞３８が残されているので、フィールド酸化膜２６を伝搬してきた超音波振動の伝搬が空洞３８により遮られるので、半導体基板４ＫのＭＯＳＦＥＴのデバイス構造に与える損傷を回避することができる。
【００４９】
実施の形態９．
図１２は、この発明の実施の形態９に係わる誘電体分離型半導体装置の断面図である。図１３は、実施の形態９に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。図１４は、実施の形態９に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態９に係わる誘電体分離型半導体装置１Ｋは、実施の形態７に係わる誘電体分離型半導体装置１Ｊと第１誘電体部としてのシリコーンラダーポリマー層３２Ｌの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態９に係わるシリコーンラダーポリマー層３２Ｌは、図１２に示すように、埋込酸化膜５を貫通し、Ｎ−ｗｅｌｌ領域８Ｃおよびｎ−領域９の一部にまでくい込んでいる。
【００５０】
このシリコーンラダーポリマー層３２Ｌの形成方法について説明する。
半導体基板４Ｌのドレイン電極１２の直下に位置する支持基板３Ｌの領域に裏面から異方性ウエットエッチング法により埋込酸化膜５が現れるまでエッチングして貫通孔３０を形成する。
この貫通孔３０の開口に面する埋込酸化膜５を含む支持基板３Ｌの裏面全体に亘ってスプレーコート法によりレジスト４１を成膜し、直描露光によってそのレジスト４１のシリコーンラダーポリマー層３２Ｌを形成する領域を露光し、現像して除去して、シリコーンラダーポリマー層３２Ｌを形成する領域の埋込酸化膜５を現す。
次に、埋込酸化膜５をエッチングしてシリコーンラダーポリマー層３２Ｌを形成する領域のＮ−ｗｅｌｌ領域８Ｃとｎ−領域９を現し、シリコンをエッチングして所定の深さの凹部４２を図１３に示すように設ける。
次に、インクジェット法によりプライマー液を凹部４２とその周囲に塗布してプライマー処理をシリコンに施す。
次に、インクジェット法のノズル４３からシリコーンラダーポリマー溶液を射出して凹部４２を埋めるとともに凹部の周囲に塗布し、キュア処理を施してシリコーンラダーポリマー層３２Ｌを形成する。その後は、実施の形態５と同様に裏面電極１８Ｌ、第１ハンダ３３、第２ハンダ３４を形成して、誘電体分離型半導体装置１Ｌを作製する。
【００５１】
このような誘電体分離型半導体装置１Ｌは、Ｎ−ｗｅｌｌ領域８Ｃとｎ−領域９との境界に埋込酸化膜５を介在させずに直接第１誘電体部としてのシリコーンラダーポリマー層３２Ｌを形成されており、シリコーンラダーポリマーの比誘電率が熱酸化膜からの埋込酸化膜５の比誘電率より小さいので、シリコーンラダーポリマー層３２Ｌの厚みを薄くでき、熱抵抗を低減することができる。
また、インクジェット法によりプライマー処理とシリコーンラダーポリマー液の塗布を行うことにより、必要な位置にシリコーンラダーポリマー層３２Ｌを選択的に形成することができる。
【００５２】
実施の形態１０．
図１５は、この発明の実施の形態１０に係わる誘電体分離型半導体装置の断面図である。図１６は、実施の形態１０に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。図１７は、実施の形態１０に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。図１８は、実施の形態１０に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
実施の形態１０に係わる誘電体分離型半導体装置１Ｍは、実施の形態５に係わる誘電体分離型半導体装置１Ｇと支持基板３Ｍに形成される貫通孔３０Ｍが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板３Ｍに形成される貫通孔３０Ｍは、側壁３１Ｍが支持基板３Ｍの厚み方向に平行である。
この貫通孔３０Ｍは、例えばボッシュプロセスのような方法を用いた異方性ドライエッチング法により形成することができる。異方性ドライエッチング法では、図１６に示すように、支持基板３Ｍの厚さ方向にエッチングが進む度に、側壁３１Ｍにレジスト４５を被覆することにより、先にエッチングが行われた部分の側壁３１Ｍがレジスト４５によりエッチングを防止されるので、側壁３１Ｍが支持基板３Ｍの厚み方向に平行になるように形成される。
【００５３】
このように側壁３１Ｍが支持基板３Ｍの厚み方向に平行に形成されている貫通孔３０Ｍの開口に面する埋込酸化膜５の全面に亘って第１誘電体部としてのシリコーンラダーポリマー層３２Ｍが形成されている。さらに、シリコーンラダーポリマー層３２Ｍの表面、側壁３１Ｍおよび支持基板３Ｍの裏面に裏面電極１８Ｍが形成されている。シリコーンラダーポリマー層３２Ｍの厚さは支持基板３Ｍの厚さに比べて薄いので、貫通孔３０Ｍには窪みが残っている。そして、窪みは実施の形態５と同様にボールハンダが充填されて溶融されることにより第１ハンダ３３で埋められている。さらに、第１ハンダ３３と支持基板３Ｍの裏面の裏面電極１８Ｇとが第２ハンダ３４により被覆されている。
【００５４】
次に、貫通孔３０Ｍの形成から窪みを第１ハンダ３３により埋め合わせするまでの工程について説明する。
半導体基板４Ｍに形成されているドレイン電極１２の直下の支持基板３Ｍの領域に円柱状の貫通孔３０Ｍが空けられるように、支持基板３Ｍの裏面にレジスト４５を塗布し、その領域の支持基板３Ｍが現れるようにレジスト４５を削除する。それから、ドライエッチング装置内にセットして支持基板３Ｍをプラズマエッチングする。所定の深さにエッチングが達したら、図１６に示すように、側壁３１Ｍにレジスト４５を被覆し、エッチングを再開する。これらを繰り返して、埋込酸化膜５に達するまでエッチングを行う。
次に、エッチングにより姿を現した埋込酸化膜５の表面にプライマー液を塗布してプライマー処理を施し、後で形成するシリコーンラダーポリマーと埋込酸化膜５との親和性を高める。
次に、図１７に示すように、所定の粘度に調合されたシリコーンラダーポリマー溶液を所定の開口径を有するノズル４３から噴出して、埋込酸化膜５の表面に塗布し、その後キュア処理を施して固化することにより所定の厚さのシリコーンラダーポリマー層３２Ｇを形成する。
次に、支持基板３Ｍの裏面側から金属蒸着層（たとえば、Ｔｉ／Ｎｉ／Ａｕの３層蒸着など）からなる裏面電極１８Ｇをシリコーンラダーポリマー層３２Ｇ、貫通孔３０Ｍの側壁３１Ｍおよび裏面に形成する。
次に、ハンダフラックスをインクジェット法により裏面電極１８Ｇに塗布する。それから、実施の形態５と同様に、図１８に示すように、径ｒのボールハンダ３５を貫通孔３０Ｍに所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第１ハンダ３３を形成する。
次に、ハンダ槽に浸漬して、裏面電極１８Ｇ全体と第１ハンダ３３とを覆う第２ハンダ３４を形成する。
【００５５】
実施の形態５に係わる貫通孔３０は、異方性ウエットエッチング法により面方位に沿いながら５７度の傾きに形成された側壁３１を有し、頭切の四角錐状であるので、ドレイン電極１２の直下の埋込酸化膜５の領域を包含する開口を備えるためには、支持基板３の裏面の開口が広くなっている。しかし、実施の形態１０のように側壁３１Ｍをレジストで保護しながらドライエッチングして得られた貫通孔３０Ｍは円柱状であるので、ドレイン電極１２の直下の埋込酸化膜５の領域を包含する開口と支持基板３Ｍの裏面の開口が等しい広さになっている。
【００５６】
このように誘電体分離型半導体装置１Ｍは、支持基板３Ｍの貫通孔３０Ｍの体積が小さいので、貫通孔３０Ｍを設けることによる支持基板３Ｍの剛性の低下が少なく、ドレイン電極１２へ大きな力を加えながらワイヤボンディングすることができる。
また、異方性ドライエッチング法を採用することにより、円柱状の貫通孔３０Ｍを形成できる。
また、インクジェット法を採用することにより、円柱状の貫通孔３０Ｍの底に位置する埋込酸化膜５の表面だけにシリコーンラダーポリマー層３２Ｇを形成することができる。
【００５７】
実施の形態１１．
図１９は、この発明の実施の形態１１に係わる誘電体分離型半導体装置の断面図である。図２０は、実施の形態１１に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態１１に係わる誘電体分離型半導体装置１Ｎは、実施の形態６に係わる誘電体分離型半導体装置１Ｈと支持基板３Ｎに形成される貫通孔３０Ｎが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板３Ｎに形成される貫通孔３０Ｎは、側壁３１Ｎが支持基板３Ｎの厚み方向に平行である。この貫通孔３０Ｎは、実施の形態１０の貫通孔３０Ｍと同様に異方性ドライエッチング法により形成される。
次に、感光性のシリコーンラダーポリマー溶液をインクジェット法により貫通孔３０Ｎの奥に表れている埋込酸化膜５の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜３６を形成する。
それから、シリコーンラダーポリマー膜３６の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層３２Ｎが残る。
これ以後は、実施の形態６と同様に、裏面電極１８Ｈ、第１ハンダ３３、第２ハンダ３４を形成する。
【００５８】
このように誘電体分離型半導体装置１Ｎは、支持基板３Ｎの貫通孔３０Ｎの体積が小さいので、貫通孔３０Ｎを設けることによる支持基板３Ｎの剛性の低下が少なく、ドレイン電極１２へ大きな力を加えながらワイヤボンディングすることができる。
また、Ｎ−ｗｅｌｌ領域８が埋込酸化膜５にまで達しており、Ｎ−ｗｅｌｌ領域８とｎ−領域９との境界の近傍のｎ−領域９に加わる電界強度がシリコーンラダーポリマー層３２Ｎが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔３０Ｎ内がボイドフリーの第１ハンダ３３により埋められているので、ワイヤボンダーから発せられる超音波振動により第１ハンダ３３が機械的損傷を受けることがなく、ワイヤ１３をドレイン電極１２に確実に接続することができる。
また、シリコーンラダーポリマー層３２Ｎが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極１８Ｈを介して第１ハンダ３３に機械的に連なっているので、支持基板３Ｎの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【００５９】
実施の形態１２．
図２１は、この発明の実施の形態１２に係わる誘電体分離型半導体装置の断面図である。
実施の形態１２に係わる誘電体分離型半導体装置１Ｐは、実施の形態１１に係わる誘電体分離型半導体装置１Ｎと半導体基板４にトレンチ分離領域２２が追加されており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
【００６０】
このような誘電体分離型半導体装置１Ｊは、半導体基板４Ｈとして実施の形態３に係わるものを、支持基板３Ｈとして実施の形態６に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ１３をワイヤボンドするドレイン電極１２の下部に側壁酸化膜２４により剛性が高められたトレンチ分離領域２２が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域２２とシリコーンラダーポリマー層３２Ｈとの近接する距離Ｗ３がシリコーンラダーポリマー層３２Ｈの厚みＤＳより大きいので、超音波振動がトレンチ分離領域２２の下方から下に伝搬しても４５度以上外側にシリコーンラダーポリマー層３２Ｈが位置し、シリコーンラダーポリマー層３２Ｈに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層３２Ｈにクラックなどの機械的欠陥が誘発されることがない。
【００６１】
また、Ｎ−ｗｅｌｌ領域８Ｃが埋込酸化膜５にまで達しており、Ｎ−ｗｅｌｌ領域８Ｃとｎ−領域９との境界の近傍のｎ−領域９に加わる電界強度がシリコーンラダーポリマー層３２Ｈが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層３２Ｈが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極１８Ｈを介して第１ハンダ３３に機械的に連なっているので、支持基板３Ｈの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【図面の簡単な説明】
【００６２】
【図１】この発明の実施の形態１に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。
【図２】実施の形態１に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
【図３】この発明の実施の形態２に係わる誘電体分離型半導体装置の部分断面図である。
【図４】この発明の実施の形態３に係わる誘電体分離型半導体装置の断面図である。
【図５】この発明の実施の形態４に係わる誘電体分離型半導体装置の断面図である。
【図６】この発明の実施の形態５に係わる誘電体分離型半導体装置の断面図である。
【図７】実施の形態５に係わる貫通孔にボールハンダを充填する様子を示す図である。
【図８】この発明の実施の形態６に係わる誘電体分離型半導体装置の断面図である。
【図９】実施の形態６におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
【図１０】この発明の実施の形態７に係わる誘電体分離型半導体装置の断面図である。
【図１１】この発明の実施の形態８に係わる誘電体分離型半導体装置の断面図である。
【図１２】この発明の実施の形態９に係わる誘電体分離型半導体装置の断面図である。
【図１３】実施の形態９に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。
【図１４】実施の形態９に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図１５】この発明の実施の形態１０に係わる誘電体分離型半導体装置の断面図である。
【図１６】実施の形態１０に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。
【図１７】実施の形態１０に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図１８】実施の形態１０に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
【図１９】この発明の実施の形態１１に係わる誘電体分離型半導体装置の断面図である。
【図２０】実施の形態１１に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図２１】この発明の実施の形態１２に係わる誘電体分離型半導体装置の断面図である。
【符号の説明】
【００６３】
１  誘電体分離型半導体装置、２  誘電体分離型基板、３  支持基板、４  半導体基板、５、２０  埋込酸化膜、６  ｎ型シリコン層、７  絶縁膜、８、２８ａ、２８ｂ  Ｎ−ｗｅｌｌ領域、９  ｎ−領域、１０  Ｐ−ｗｅｌｌ領域、１１  ｎ＋領域、１２  ドレイン電極、１３  ワイヤ、１４  フィールド絶縁膜、１５  ゲート電極、１６  ソース電極、１７  ポーラス酸化膜、１８  裏面電極、２２  トレンチ分離領域、２３  トレンチ溝、２４  側壁酸化膜、２５  ポリシリコン、２６  フィールド酸化膜、３０  貫通孔、３１  側壁、３２  シリコーンラダーポリマー層、３３、３４  ハンダ、３５  ボールハンダ、３６  シリコーンラダーポリマー膜、３８  空洞、４１、４５  レジスト、４２  凹部、４３  ノズル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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