(57)【要約】【課題】ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ  ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供する。【解決手段】水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを半導体ウエハ１Ａの主面に供給し、エッチングによって削られたゲート電極の端部下のゲート絶縁膜のプロファイルを改善する熱処理を、ゲート電極の一部を構成する高融点金属膜が実質的に酸化されず、かつゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素がゲート酸化膜を通って基板に拡散しない低熱負荷条件下で行う。【選択図】図１１
2006313920.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面のシリコン表面上のゲート絶縁膜上に、下層のポリシリコン膜と上層の高融点金属膜を含むゲート電極を形成する工程、
（ｂ）前記工程の後、前記半導体ウエハを酸化炉のチャンバ内に導入して、水蒸気と水素を含む雰囲気中で熱処理することにより、前記ゲート電極の内、前記ポリシリコン膜を選択的に酸化する工程、
ここで、前記雰囲気は、酸素ガスと水素ガスから前記チャンバ外の水分発生部において触媒を用いて合成された水蒸気を、前記チャンバ外のガス混合部において、水素ガスを含むガスによって希釈することによって形成される。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記酸化炉は、枚葉式酸化炉である。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記酸化炉は、バッチ式酸化炉である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ホウ素（Ｂ）を含んだ多結晶シリコンと高融点金属との積層膜でゲート電極を構成したポリメタル構造のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
特開昭５９−１３２１３６号公報（特許文献１）は、Ｓｉ（シリコン）基板上にＷ膜またはＭｏ膜を含むポリメタル構造のゲート電極を形成した後、水蒸気と水素の混合雰囲気中でライト酸化を行うことによって、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択的に酸化する技術を開示している。これは、酸化還元反応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉとで異なる性質を利用したもので、この分圧比を、Ｗ（Ｍｏ）は水蒸気によって酸化されても共存する水素によって速やかに還元されるが、Ｓｉは酸化されたままで残るような範囲内に設定することでＳｉの選択的酸化を実現している。また、水蒸気と水素の混合雰囲気は、容器に入れた純水中に水素ガスを供給するバブリング方式によって生成し、水蒸気／水素分圧比は、純水の温度を変えることによって制御している。
【０００３】
特開平７−９４７１６号公報（特許文献２）は、Ｓｉ基板上にゲート酸化膜を介してＴｉＮなどの窒化金属層とＷなどの金属層とを含むポリメタル構造のゲート電極を形成した後、還元性気体（水素）と酸化性気体（水蒸気）とを窒素で希釈した雰囲気中でライト酸化を行う技術を開示している。これらの公報によれば、金属層を酸化することなしにＳｉのみを選択的に酸化できると共に、水蒸気／水素混合ガスを窒素で希釈することによって、窒化金属層からの脱窒素反応が阻止されるので、窒化金属層の酸化も同時に防止できるとされている。
【０００４】
１９９２年１２月１日および２日に行われた半導体集積回路技術第４５回シンポジウム公演論文集、ｐ１２８〜ｐ１３３（非特許文献１）には、ステンレス触媒により合成された水蒸気を含む強還元性雰囲気下における酸化膜形成技術が開示されている。
【特許文献１】特開昭５９−１３２１３６号公報
【特許文献２】特開平７−９４７１６号公報
【非特許文献１】半導体集積回路技術第４５回シンポジウム公演論文集（ｐ１２８〜ｐ１３３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート長が０．１８μｍ以下の微細なＭＯＳＦＥＴで回路を構成するＣＭＯＳＬＳＩは、低電圧動作時においてもゲート遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。
【０００６】
この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、８００℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いＷ（タングステン）、Ｍｏ（モリブデン）、Ｔｉ（チタン）などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にＴｉＮ（チタンナイトライド）やＷＮ（タングステンナイトライド）などの金属窒化膜からなるバリア層を介在させた３層構造で構成される。
【０００７】
従来のゲート加工プロセスの概略は、次の通りである。まず、半導体基板を熱酸化してその表面にゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する場合には膜中の欠陥密度が低減できるという理由から、ウェット酸化法が用いられる。ウェット酸化法では、酸素雰囲気中で水素を燃焼させて水を生成し、この水を酸素と共に半導体ウエハの表面に供給するパイロジェニック方式が利用されている。
【０００８】
しかし、パイロジェニック方式は、石英製の水素ガス導入管の先端に取り付けたノズルから噴出する水素に点火して燃焼を行うことから、その熱でノズルが溶けてパーティクルが発生し、これが半導体ウエハの汚染源となる虞れがあるために、燃焼を伴わない触媒方式によって水を生成する方法も提案されている（例えば特開平５−１５２２８２号公報など）。
【０００９】
次に、上記のようなウェット酸化法で形成したゲート酸化膜上にゲート電極材料を堆積した後、フォトレジストをマスクにしたドライエッチングでこのゲート電極材料をパターニングする。その後、フォトレジストをアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、基板表面に残ったドライエッチング残渣やアッシング残渣を除去する。
【００１０】
上記のウェットエッチングを行うと、ゲート電極の下部以外の領域のゲート酸化膜が削られると同時に、ゲート電極の側壁端部のゲート酸化膜も等方的にエッチングされてアンダーカットが生じる。そのため、そのままではゲート電極の耐圧が低下するなどの不具合が生じることから、アンダーカットされたゲート電極側壁端部のプロファイルを改善するために、基板をもう一度熱酸化してその表面に酸化膜を形成する処理（以下、ライト酸化処理という）が行なわれる。
【００１１】
ところが、前述したＷやＭｏなどの高融点金属は、高温酸素雰囲気中では非常に酸化され易い材料であるために、ポリメタル構造のゲート電極に上記のライト酸化処理を適用すると、高融点金属膜が酸化されてその抵抗値が増加したり、その一部が基板から剥離したりする。そのため、ポリメタルを使用するゲート加工プロセスでは、ライト酸化処理時に高融点金属膜が酸化されるのを防止する対策が必要となる。
【００１２】
上記のように、ポリメタル構造のゲート電極を形成するプロセスでは、所定の分圧比を有する水蒸気／水素混合ガス中でライト酸化を行うことが、ゲート酸化膜の耐圧改善と金属膜の酸化防止を図る有効な手段となる。
【００１３】
しかし、水蒸気／水素混合ガスを生成する方法として提案されている従来のバブリング方式は、容器内に汲み置いた純水中に水素ガスを供給して水蒸気／水素混合ガスを生成するため、この純水中に混入した異物が水蒸気／水素混合ガスと共に酸化炉に送られて半導体ウエハを汚染する虞れがある。
【００１４】
また、バブリング方式では、純水の温度を変えることによって水蒸気／水素分圧比を制御するので、（１）分圧比が変動し易く、最適の分圧比を精度良く実現することが困難である。（２）水蒸気濃度の制御範囲が数％〜十数％程度と狭く、ｐｐｍオーダの水蒸気濃度を実現することが困難である、といった問題がある。
【００１５】
後述するように、水蒸気／水素混合ガスを使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高いほど酸化反応が進み易い。そのため、バブリング方式で生成した水蒸気／水素混合ガスのように、比較的高い水蒸気濃度下でＳｉを酸化すると、酸化速度が大きいために極めて短時間で酸化膜が成長してしまう。しかし、ゲート長が０．１８μｍ以下の微細なＭＯＳＦＥＴは、素子の電気特性を維持するためにゲート酸化膜を３．５ｎｍ以下の極めて薄い膜厚で形成することが要求される。従って、バブリング方式で生成した蒸気／水素混合気体を使用したのでは、このような極薄のゲート酸化膜を均一に制御性良く形成することは困難である。また、酸化膜の成長速度を下げるために低温で酸化を行うと、品質の良いゲート酸化膜が得られない。
【００１６】
さらに、ゲート長が０．１８μｍ以下の微細なＭＯＳＦＥＴで回路を構成するＣＭＯＳ  ＬＳＩは、低電圧動作化によるしきい値電圧（Ｖth）の変動を極力抑えるために、ｎチャネル型ＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜の導電型をｎ型とし、ｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜の導電型をｐ型とする、いわゆるデュアルゲート(Dual Gate)構造の採用が有利になると考えられる。そのため、ゲート電極を前述したポリメタルで構成する場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極は、Ｐ（リン）などのｎ型不純物をドープしたｎ型多結晶シリコン膜の上に高融点金属膜が積層された構造となり、ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ｐ型不純物であるＢ（ホウ素）をドープしたｐ型多結晶シリコン膜の上に高融点金属膜が積層された構造となる。
【００１７】
ところが、ｐ型不純物であるＢ（ホウ素）は拡散係数が大きいことから、デュアルゲート構造を採用したＣＭＯＳに上記のライト酸化処理を適用した場合には、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部を構成するｐ型多結晶シリコン膜中のＢ（ホウ素）が膜厚３．５ｎｍ以下の極めて薄いゲート酸化膜を通って基板側に拡散し、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧（Ｖth)を変動させてしまうという問題が生じる。
【００１８】
そのため、ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ  ＬＳＩにおいては、ゲート加工後のライト酸化処理時に高融点金属の酸化とＢ（ホウ素）の基板への拡散とを共に抑制することのできる技術を確立することが重要な課題となる。
【００１９】
本発明の目的は、ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ  ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本願の一発明である半導体集積回路装置の製造方法は、（ａ）半導体ウエハの第１の主面のシリコン表面上のゲート絶縁膜上に、下層のポリシリコン膜と上層の高融点金属膜を含むゲート電極を形成する工程と、（ｂ）前記工程の後、前記半導体ウエハを酸化炉のチャンバ内に導入して、水蒸気と水素を含む雰囲気中で熱処理することにより、前記ゲート電極の内、前記ポリシリコン膜を選択的に酸化する工程とを含み、前記雰囲気は、酸素ガスと水素ガスから前記チャンバ外の水分発生部において触媒を用いて合成された水蒸気を、前記チャンバ外のガス混合部において、水素ガスを含むガスによって希釈することによって形成されるものである。
【００２３】
上記した発明以外の本願発明の概要を簡単に項分けして記載すれば、以下の通りである。すなわち、
１．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程（本願においては、後述するようにノンドープ多結晶シリコン膜を被着した後、イオン打ち込みなどでホウ素をドープすることを含むものとする。すなわち、ホウ素のドープの前後は問わない。また、多結晶シリコン膜の被着とホウ素のドープとを同時に行う場合も含まれる。以下同じ）、（ｂ）前記多結晶シリコン膜上に、直接またはバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲気下で前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００２４】
２．前記１において、前記バリア層は、窒化タングステン膜を含む半導体集積回路装置の製造方法。
【００２５】
３．前記２において、前記工程（ｄ）の熱酸化処理は、前記高融点金属膜および前記バリア層を実質的に酸化しない条件下で行う半導体集積回路装置の製造方法。
【００２６】
４．前記１において、前記ゲート絶縁膜は、酸窒化シリコン膜を含む半導体集積回路装置の製造方法。
【００２７】
５．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、直接またはバリア層を介して高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲気下で前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００２８】
６．前記５において、前記多結晶シリコン膜と前記高融点金属膜との間に前記バリア層を介在させる半導体集積回路装置の製造方法。
【００２９】
７．前記６において、前記工程（ｄ）の熱酸化処理は、前記高融点金属膜および前記バリア層を実質的に酸化しない条件下で行う半導体集積回路装置の製造方法。
【００３０】
８．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を主成分とする第１導電膜を形成する工程、（ｂ）前記第１導電膜上に、直接またはバリア層を介して高融点金属膜を形成する工程、（ｃ）前記第１導電膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガス雰囲気下で前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００３１】
９．前記８において、前記工程（ｄ）の熱酸化処理は、前記高融点金属膜を実質的に酸化しない条件下で行う半導体集積回路装置の製造方法。
【００３２】
１０．以下の工程を含むデュアルゲートＣＭＯＳを有する半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、窒化タングステン膜を含むバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜、前記バリア層および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲気下で、前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を、前記高融点金属膜を実質的に酸化しないように熱酸化処理する工程。
【００３３】
１１．以下の工程を含むデュアルゲートＣＭＯＳを有する半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、窒化タングステン膜を含むバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜、前記バリア層および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、シリコンおよび多結晶シリコンに対して酸化性および還元性を有する混合ガス雰囲気下で、前記高融点金属膜を実質的に酸化しないように、前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００３４】
１２．以下の工程を含むデュアルゲートＣＭＯＳを有する半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、直接またはバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、シリコンおよび多結晶シリコンに対して酸化性および還元性を有する混合ガス雰囲気下で、前記高融点金属膜を実質的に酸化しないように、前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００３５】
１３．以下の工程を含むデュアルゲートＣＭＯＳを有する半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、窒化タングステン膜を含むバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜、前記バリア層および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび水蒸気を含む混合ガス雰囲気下で、前記高融点金属膜を実質的に酸化しないように、前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理することによって、前記工程（ｃ）のパターニングの際にエッチングされた前記ゲート電極の端部下の前記酸化シリコン膜を補填する工程。
【００３６】
１４．以下の工程を含むデュアルゲートＣＭＯＳを有する半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、窒化タングステン膜を含むバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜、前記バリア層および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガス雰囲気下で、前記高融点金属膜を実質的に酸化しないように、前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理することによって、前記工程（ｃ）のパターニングの際にエッチングされた前記ゲート電極の端部下の前記酸化シリコン膜を補填する工程。
【００３７】
１５．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体ウエハの主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜を形成する工程、（ｂ）前記多結晶シリコン膜上に、直接またはバリア層を介してタングステンを主成分とする高融点金属膜を形成する工程、（ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程、（ｄ）前記工程（ｃ）の後、水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガス雰囲気下で、前記ゲート電極の端部に対応する部分の前記シリコン表面および前記多結晶シリコン膜を熱酸化処理する工程。
【００３８】
１６．半導体集積回路ウエハの第１の主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜と、前記多結晶シリコン膜上に直接またはバリア層を介して積層された高融点金属膜とで構成されるゲート電極が形成されたデュアルゲートＣＭＯＳを有する半導体集積回路装置であって、前記ゲート絶縁膜は、前記ゲート電極の一部を構成する前記多結晶シリコン膜の端部を越えて形成された熱酸化膜を含む半導体集積回路装置。
【００３９】
１７．半導体集積回路ウエハの第１の主面のシリコン表面に形成された熱酸化膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜と、前記多結晶シリコン膜上に直接またはバリア層を介して積層された高融点金属膜とで構成されるゲート電極が形成されたデュアルゲートＣＭＯＳを有する半導体集積回路装置であって、前記ゲート絶縁膜のうち、前記ゲート電極の端部下に形成された前記熱酸化膜の膜厚は、前記ゲート電極の中央部下に形成された前記熱酸化膜の膜厚よりも大きい半導体集積回路装置。
【００４０】
１８．半導体集積回路ウエハの第１の主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜と、前記多結晶シリコン膜上に直接またはバリア層を介して積層された高融点金属膜とで構成されるゲート電極が形成されたデュアルゲートＣＭＯＳを有する半導体集積回路装置であって、前記ゲート電極の端部下に形成された前記酸化シリコン膜は、電界集中を防止する程度に丸みを帯びた形状を有している半導体集積回路装置。
【００４１】
１９．半導体集積回路ウエハの第１の主面のシリコン表面に形成された酸化シリコン膜を含むゲート絶縁膜上に、ホウ素がドープされた多結晶シリコン膜と、前記多結晶シリコン膜上に直接またはバリア層を介して積層された高融点金属膜とで構成されるゲート電極が形成されたデュアルゲートＣＭＯＳを有する半導体集積回路装置であって、前記ゲート電極の一部を構成する前記多結晶シリコン膜の端部および下面は、熱酸化膜で覆われている半導体集積回路装置。
【００４２】
２０．前記１９において、前記ゲート絶縁膜は、酸窒化シリコン膜を含む半導体集積回路装置。
【００４３】
２１．半導体基板の主面に形成したゲート酸化膜上にホウ素を含んだ多結晶シリコン膜と高融点金属膜とを直接またはバリア層を介して積層してなる導電膜を形成した後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極を形成する工程と、水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを所定の温度に加熱された前記半導体基板の主面またはその近傍に供給し、前記半導体基板の主面を選択的に酸化することによって、前記パターニングの際にエッチングされた前記ゲート電極の端部下の前記ゲート酸化膜のプロファイルを改善する熱処理工程とを含み、前記熱処理は、前記高融点金属膜が実質的に酸化されず、かつ前記ゲート電極の一部を構成する前記多結晶シリコン膜中のホウ素が前記ゲート酸化膜を通って前記半導体基板に拡散しない条件下で行う半導体集積回路装置の製造方法。
【００４４】
２２．前記２１において、前記高融点金属膜はタングステンからなり、前記バリア層は窒化タングステンからなる半導体集積回路装置の製造方法。
【００４５】
２３．前記２１において、前記ゲート電極の中央部下の前記ゲート酸化膜の膜厚は、３．５ｎｍ以下である半導体集積回路装置の製造方法。
【００４６】
２４．前記２１において、前記ゲート電極のゲート長は、０．１８μｍ以下である半導体集積回路装置の製造方法。
【００４７】
２５．前記２２において、前記熱処理の温度は、６５０〜９００℃である半導体集積回路装置の製造方法。
【００４８】
２６．前記２２において、前記熱処理の温度は、７５０〜９００℃である半導体集積回路装置の製造方法。
【００４９】
２７．前記２２において、前記熱処理の温度は、８５０℃程度である半導体集積回路装置の製造方法。
【００５０】
２８．前記２６において、前記混合ガス中の水分濃度は、１〜５０％である半導体集積回路装置の製造方法。
【００５１】
２９．前記２７において、前記混合ガス中の水分濃度は、５０％程度である半導体集積回路装置の製造方法。
【００５２】
３０．前記２２において、前記混合ガスの圧力は、７００Ｔｏｒｒ以下の減圧である半導体集積回路装置の製造方法。
【００５３】
３１．前記２２において、前記混合ガスの圧力は、７００〜８００Ｔｏｒｒの常圧である半導体集積回路装置の製造方法。
【００５４】
３２．前記２２において、前記混合ガスの圧力は、８００Ｔｏｒｒ以上の陽圧である半導体集積回路装置の製造方法。
【００５５】
３３．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面にゲート酸化膜を形成した後、前記ゲート酸化膜上に多結晶シリコン膜を形成する工程、（ｂ）前記半導体基板の第１領域の前記多結晶シリコン膜にホウ素を含むｐ型不純物をドープしてｐ型多結晶シリコン膜を形成し、前記半導体基板の第２領域の前記多結晶シリコン膜にｎ型不純物をドープしてｎ型多結晶シリコン膜を形成する工程、（ｃ）前記ｐ型多結晶シリコン膜および前記ｎ型多結晶シリコン膜のそれぞれの上部を含む前記半導体基板上に直接またはバリア層を介して高融点金属膜を形成する工程、（ｄ）前記ｐ型多結晶シリコン膜および前記ｎ型多結晶シリコン膜とそれらの上部に形成した前記高融点金属膜とをパターニングすることによって、前記半導体基板の前記第１領域に前記ｐ型多結晶シリコン膜と前記高融点金属膜とで構成されるｐチャネル型ＭＯＳＦＥＴの第１ゲート電極を形成し、前記半導体基板の前記第２領域に前記ｎ型多結晶シリコン膜と前記高融点金属膜とで構成されるｎチャネル型ＭＯＳＦＥＴの第２ゲート電極を形成する工程、（ｅ）水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを所定の温度に加熱された前記半導体基板の主面またはその近傍に供給し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの一部を構成する前記高融点金属膜が実質的に酸化されず、かつ前記第１ゲート電極の他の一部を構成する前記ｐ型多結晶シリコン膜中のホウ素が前記ゲート酸化膜を通って前記半導体基板に拡散しない条件下で前記半導体基板の主面を選択的に酸化することによって、前記パターニングの際にエッチングされた前記第１ゲート電極および前記第２ゲート電極のそれぞれの端部下の前記ゲート酸化膜のプロファイルを改善する熱処理を行う工程。
【００５６】
３４．前記３３において、前記高融点金属膜はタングステンからなり、前記バリア層は窒化タングステンからなる半導体集積回路装置の製造方法。
【００５７】
３５．前記３３において、前記第１ゲート電極および前記第２ゲート電極のそれぞれの中央部下の前記ゲート酸化膜の膜厚は、３．５ｎｍ以下である半導体集積回路装置の製造方法。
【００５８】
３６．前記３３において、前記第１ゲート電極および前記第２ゲート電極のそれぞれのゲート長は、０．１８μｍ以下である半導体集積回路装置の製造方法。
【発明の効果】
【００５９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６０】
ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することができる。これにより、短ゲート長の微細なＭＯＳＦＥＴで構成されるＣＭＯＳ  ＬＳＩの信頼性、製造歩留まりを向上させることができる。特に、ゲート長が０．１８μｍ以下の微細なＭＯＳＦＥＴで構成されるＣＭＯＳ  ＬＳＩの場合、上記した効果はさらに顕著である。
【発明を実施するための最良の形態】
【００６１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００６２】
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等を含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。
【００６３】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００６４】
また、本願で半導体集積回路装置というときは、シリコンウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、ＴＦＴ液晶などの他の基板上に作られるものも含むものとする。
【００６５】
本実施の形態は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで集積回路を構成したＣＭＯＳ  ＬＳＩの製造方法に適用したものである。このＣＭＯＳ  ＬＳＩを製造するには、まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理してその主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２（パッド酸化膜）を形成し、次いでこの酸化シリコン膜２の上に膜厚１２０ｎｍ程度の窒化シリコン膜３をＣＶＤ(Chemical Vapor Deposition)法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。上記酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００６６】
次に、図２に示すように、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝４ａを形成した後、上記エッチングで溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝４ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。
【００６７】
次に、図３に示すように、半導体基板１上に膜厚３８０ｎｍ程度の酸化シリコン膜６をＣＶＤ法で堆積し、次いで酸化シリコン膜６の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜６をデンシファイ（焼締め）する。その後、窒化シリコン膜３をストッパに用いた化学的機械研磨(Chemical MechanicalPolishing;ＣＭＰ)法で酸化シリコン膜６を研磨して溝４ａの内部に残すことにより、表面が平坦化された素子分離溝４を形成する。なお、本願においてウエハ（基板）の主面（素子形成面）の機械的平坦化というときには、浮遊砥粒によるＣＭＰに限らず、固定砥粒を用いた同様の平坦化およびそれらの中間的形態を含むものとする。
【００６８】
次に、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜３を除去した後、図４に示すように、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン打ち込みしてｐ型ウエル７を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエル８を形成する。
【００６９】
その後、上記ｐ型ウエル７にｎチャネル型ＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するためのＢ（ホウ素）をイオン打ち込みし、ｎ型ウエル８にｐチャネル型ＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するためのＰ（リン)をイオン打ち込みする。
【００７０】
次に、図５に示すように、ｐ型ウエル７およびｎ型ウエル８のそれぞれの表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体基板１をウェット酸化してｐ型ウエル７およびｎ型ウエル８のそれぞれの表面に膜厚３．５ｎｍ程度の清浄なゲート酸化膜９を形成する。
【００７１】
特に限定はされないが、上記ゲート酸化膜９を形成した後、半導体基板１をＮＯ（酸化窒素）あるいはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜９と半導体基板１との界面に窒素を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜９が３．５ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜９の信頼性を向上できる。
【００７２】
次に、図６に示すように、半導体基板１上に膜厚９０〜１００ｎｍ程度のノンドープ多結晶シリコン膜をＣＶＤ法で堆積した後、ｎチャネル型ＭＩＳＦＥＴを形成する領域（ｐ型ウエル７）のノンドープ多結晶シリコン膜にＰ（リン）をイオン打ち込みしてｎ型多結晶シリコン膜１０ｎを形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｎ型ウエル８）のノンドープ多結晶シリコン膜にＢ（ホウ素)をイオン打ち込みしてｐ型多結晶シリコン膜１０ｐを形成する。
【００７３】
次に、図７に示すように、ｎ型多結晶シリコン膜１０ｎおよびｐ型多結晶シリコン膜１０ｐのそれぞれの上部に膜厚５ｎｍ程度のＷＮ膜１１と膜厚５０ｎｍ程度のＷ膜１２とをスパッタリング法で堆積し、さらにＷ膜１２の上部に膜厚２００ｎｍ程度の窒化シリコン膜１３をＣＶＤ法で堆積した後、窒化シリコン膜１３の上部に形成したフォトレジスト膜１４をマスクにしてこれらの膜をドライエッチングする。これにより、ｐ型ウエル７のゲート酸化膜９の上部にｎ型多結晶シリコン膜１０ｎ、ＷＮ膜１１およびＷ膜１２からなるｎチャネル型ＭＩＳＦＥＴのゲート電極１５ｎが形成され、ｎ型ウエル８のゲート酸化膜９の上部にｐ型多結晶シリコン膜１０ｐ、ＷＮ膜１１およびＷ膜１２からなるｐチャネル型ＭＩＳＦＥＴのゲート電極１５ｐが形成される。ゲート電極１５ｎおよびゲート電極１５ｐのそれぞれのゲート長は、例えば０．１８μｍである。
【００７４】
上記のように、ｎチャネル型ＭＩＳＦＥＴのゲート電極１５ｎおよびｐチャネル型ＭＩＳＦＥＴのゲート電極１５ｐのそれぞれの一部を低抵抗の金属（Ｗ）で構成したポリメタル構造とすることにより、そのシート抵抗を２Ω／□程度にまで低減できるので、ＣＭＯＳ回路のゲート遅延を抑制して高速動作を実現することができる。
【００７５】
その後、ゲート電極１５ｎ、１５ｐの加工に用いたフォトレジスト膜１４をアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やアッシング残渣を除去する。このウェットエッチングを行うと、図８に示すように、ゲート電極１５ｎ（ゲート電極１５ｐも同様）の下部以外の領域のゲート酸化膜９が削られてその膜厚がエッチング前の半分程度まで薄くなると同時に、ゲート側壁下部のゲート酸化膜９も等方的にエッチングされてアンダーカットが生じるので、そのままではゲート電極１５ｎ、１５ｐの耐圧が低下するなどの不具合が生じる。そこで、上記ウェットエッチングで削れたゲート酸化膜９を補填・再生するために、以下のような方法で再酸化（ライト酸化）処理を行う。なお、このライト酸化処理については、本発明者等による特願平９−１４２３１５号に詳細な記載がある。
【００７６】
図９（ａ）は、ライト酸化処理に用いる枚葉式酸化炉の具体的な構成の一例を示す概略平面図、図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図である。
【００７７】
この枚葉式酸化炉１００は、多重壁石英管で構成されたチャンバ１０１を備えており、その上部および下部には半導体ウエハ１Ａを加熱するヒータ１０２ａ、１０２ｂが設置されている。チャンバ１０１の内部には、このヒータ１０２ａ、１０２ｂから供給される熱を半導体ウエハ１Ａの全面に均等に分散させる円盤状の均熱リング１０３が収容され、その上部に半導体ウエハ１Ａを水平に保持するサセプタ１０４が載置されている。均熱リング１０３は、石英あるいはＳｉＣ（シリコンカーバイド）などの耐熱材料で構成され、チャンバ１０１の壁面から延びる支持アーム１０５によって支持されている。均熱リング１０３の近傍には、サセプタ１０４に保持された半導体ウエハ１Ａの温度を測定する熱電対１０６が設置されている。半導体ウエハ１Ａの加熱は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例えば図１０に示すようなハロゲンランプ１０７を用いたＲＴＡ(Rapid Thermal Annealing)方式を採用してもよい。
【００７８】
チャンバ１０１の壁面の一部には、チャンバ１０１内に水蒸気／水素混合ガスとパージガスとを導入するためのガス導入管１０８の一端が接続されている。このガス導入管１０８の他端には、後述する触媒方式のガス生成装置が接続されている。ガス導入管１０８の近傍には、多数の貫通孔１０９を備えた隔壁１１０が設けられており、チャンバ１０１内に導入された気体は、この隔壁１１０の貫通孔１０９を通過してチャンバ１０１内に均等に行き渡る。チャンバ１０１の壁面の他の一部には、チャンバ１０１内に導入された上記ガスを排出するための排気管１１１の一端が接続されている。
【００７９】
図１１は、上記枚葉式酸化炉１００のチャンバ１０１に接続された触媒方式の水蒸気／水素混合ガス生成装置を示す概略図、図１２は、このガス生成装置の配管系統図である。このガス生成装置１４０は、耐熱耐食性合金（例えば商品名「ハステロイ(Hastelloy)」として知られるＮｉ合金など）で構成された反応器１４１を備えており、その内部にはＰｔ（プラチナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）などの触媒金属からなるコイル１４２とこのコイル１４２を加熱するヒータ１４３とが収容されている。
【００８０】
上記反応器１４１には、水素および酸素からなるプロセスガスと、窒素あるいはＡｒ（アルゴン）などの不活性ガスからなるパージガスとがガス貯留槽１４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導入されるようになっている。また、ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと配管１４５の間には、ガスの量を調節するマスフローコントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃとが設置され、反応器１４１内に導入されるガスの量および成分比がこれらによって精密に制御されるようになっている。
【００８１】
上記反応器１４１内に導入されたプロセスガス（水素および酸素）は、３５０〜４５０℃程度に加熱されたコイル１４２に接触して励起され、水素分子からは水素ラジカルが生成し（Ｈ２→２Ｈ*）、酸素分子からは酸素ラジカルが生成する（Ｏ２→２Ｏ*）。これら２種のラジカルは化学的に極めて活性であるために、速やかに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ２Ｏ）。そこで、水（水蒸気）が生成するモル比（水素：酸素＝２：１）よりも過剰の水素を含んだプロセスガスを反応器１４１内に導入することにより、水蒸気／水素混合ガスが生成する。この混合ガスは、図１２に示す希釈ライン１４８から供給される水素と混合されて所望の水分濃度の水蒸気／水素混合ガスに調整された後、前記ガス導入管１０８を通って枚葉式酸化炉１００のチャンバ１０１に導入される。なお、この混合ガスは、窒素やアルゴンなどの不活性ガスで適度の濃度に希釈してチャンバ１０１に導入してもよい。また、混合ガスの圧力は、数十Ｔｏｒｒから数気圧の範囲で任意に設定してもよい。
【００８２】
上記のような触媒方式のガス生成装置１４０は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ１０１に導入される水蒸気／水素混合ガス中の水蒸気濃度をｐｐｍオーダの極低濃度から数１０％程度の高濃度まで広範囲に、かつ高精度に制御することができる。また、反応器１４１にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気／水素混合ガスがリアルタイムで得られる。また、これにより、異物の混入も最小限に抑えられるので、クリーンな水蒸気／水素混合ガスをチャンバ１０１に導入することができる。
【００８３】
なお、反応器１４１内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。
【００８４】
図１３は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比（ＰＨ２Ｏ／ＰＨ２）の温度依存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉの平衡蒸気圧比を示している。
【００８５】
図示のように、枚葉式酸化炉１００のチャンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、ゲート電極（１５ｎ、１５ｐ）の一部を構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸化することなしに、Ｓｉ（半導体基板１および多結晶シリコン膜１０ｎ、１０ｐ）のみを選択的に酸化することができる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度は大きくなる。すなわち、水蒸気／水素混合ガス中の水蒸気濃度を高くすることにより、より短時間の熱処理でＳｉを選択的に酸化することができる。
【００８６】
同様に、ゲート電極（１５ｎ、１５ｐ）の高融点金属部分をＭｏ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸化することができる。また、ゲート電極（１５ｎ、１５ｐ）の一部をＴａ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｔａ膜を酸化することなしにＳｉのみを選択的に酸化することができる。
【００８７】
一方、図示のように、水蒸気／水素混合ガス雰囲気中でＴｉはＳｉよりも酸化速度が大きいために、ゲート電極（１５ｎ、１５ｐ）のメタル部分をＴｉ膜で構成したり、バリア層をＴｉＮ膜で構成したりした場合には、Ｓｉ（半導体基板１および多結晶シリコン膜１０ｎ、１０ｐ）のみを選択的に酸化しようとしてもＴｉ膜やＴｉＮ膜が同時に酸化されてしまうために、ゲート電極の剥離が生じたりする。
【００８８】
図１４は、上記水蒸気／水素混合ガスを使った酸化処理時間と酸化シリコンの膜厚との関係を示すグラフである。図示のように、酸化シリコンの膜厚は、酸化時間にほぼ比例して増加するが、水分濃度が０％の場合は、酸化時間を増やしても膜厚は増加しない。
【００８９】
また、図１５および図１６は、水蒸気／水素混合ガスの水分濃度を１０％、１５％とした場合において、一定の酸化膜厚（２、３、４、５ｎｍ）を得るのに必要な酸化温度と酸化時間との関係を示すグラフである。図示のように、いずれの場合も一定の酸化膜厚を得るのに必要な酸化時間は、酸化温度にほぼ比例して短くなる。
【００９０】
一方、図１７は、膜厚３．５ｎｍの酸化シリコン膜上に形成した膜厚１００ｎｍの多結晶シリコン膜に打ち込みエネルギー５keＶ、ドーズ量４×１０1５／ｃｍ２の条件でＢ（ホウ素）をドープして形成したゲート電極を熱処理したときの温度とＶFB（Ｖthとほぼ等価）との関係を示すグラフである。図示のように、熱処理温度が８５０℃程度を超えると、酸化シリコン膜を通って基板に拡散するゲート電極中のＢ（ホウ素）の量が急激に増大することに起因してＶFBも急激に増大することが分かる。
【００９１】
以上のことから、ゲート電極（１５ｎ、１５ｐ）の一部を構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸化することなしに、Ｓｉ（半導体基板１および多結晶シリコン膜１０ｎ、１０ｐ）のみを選択的に酸化し、かつゲート電極（１５ｐ）の他の一部を構成するｐ型多結晶シリコン膜１０ｐ中のＢ（ホウ素）がゲート酸化膜９を通って半導体基板１（ｎ型ウエル８）に拡散しないような低熱負荷条件下でゲート酸化膜９を補填・再生するためのライト酸化処理を行うには、半導体ウエハ１Ａの加熱温度を酸化シリコン膜の品質が低下しない下限温度である６５０℃から半導体ウエハ１Ａの表面荒れが発生し易くなる９００℃の範囲内、好ましくは７５０〜９００℃の範囲内に設定し、より好ましくはＢ（ホウ素）の基板への拡散が抑制できる上限温度である８５０℃程度に設定する。また、このときの水蒸気／水素混合ガスの水分濃度は、酸化シリコン膜が成長する実用的な下限濃度である１％から前記酸化還元反応で酸化が進行する水分濃度の上限値の範囲内とし、特に、半導体ウエハ１Ａの加熱温度を８５０℃程度に設定した場合は、酸化反応速度を大きくするために水分濃度を少なくとも３０％程度以上に設定することが好ましく、より好ましくは水分濃度の上限値である５０％程度（図１３参照）に設定する。
【００９２】
次に、前記枚葉式酸化炉１００を使ったライト酸化プロセスシーケンスの一例を図１８を参照しながら説明する。
【００９３】
まず、枚葉式酸化炉１００のチャンバ１０１を開放し、その内部にパージガス（窒素）を導入しながら、前記ゲート電極１５ｎ、１５ｐの加工が終わった半導体ウエハ１Ａをサセプタ１０４の上にロードする。その後、チャンバ１０１を閉鎖し、引き続きパージガスを導入してチャンバ１０１内のガス交換を十分に行う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで加熱しておく（例えば８５０℃程度）。
【００９４】
次に、チャンバ１０１内に水素を導入して窒素を排出する。チャンバ１０１内に窒素が残留していると不所望な窒化反応が生じたりするので、ゲート酸化膜を極力厚くしたくない場合には、窒素を完全に排出しておくことが望ましい（なお、以下のライト酸化処理の雰囲気については、水素および水分以外にも、必要に応じてアルゴンなどの不活性ガス、酸素、窒素などを添加することができることは言うまでもない）。
【００９５】
続いて、ガス生成装置１４０の反応器１４１に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水を含む水蒸気／水素混合ガス（水分濃度は例えば５０％程度）をチャンバ１０１に導入して半導体ウエハ１Ａの表面を所定の時間だけ酸化する。これにより、前記ウェットエッチングで削られて薄くなったゲート酸化膜９が再酸化され、図１９（ａ）に示すように、アンダーカットされたゲート電極（１５ｎ、１５ｐ）の側壁端部のプロファイルが改善される。すなわち、同図（ｂ）に拡大して示すように、ゲート電極（１５ｎ、１５ｐ）の側壁端部は、エッチングによる尖ったエッジが取り除かれて丸みを帯び、電界集中が軽減されるようになる。
【００９６】
上記のライト酸化を長時間行うと、ゲート電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしきい値電圧（Ｖth）が設計値からずれたりする。また、ゲート電極１５ｐを一部を構成するｐ型多結晶シリコン膜１０ｐ中のＢ（ホウ素）の一部が基板（ｎ型ウエル８）に拡散し易くなるといった問題や、実効チャネル長がゲート電極（１５ｎ、１５ｐ）の加工値よりも短くなるといった問題も生じる。
【００９７】
特に、ゲート長が０．１８μｍ前後の微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの細り許容量が素子設計の面から厳しく制限される。これは、細り量が僅かに増加しただけでも短チャネル効果によって、しきい値電圧が急激に減少するからである。ゲート長が０．１８μｍ前後のゲート電極の場合、その一部を構成する多結晶シリコン膜の側壁端部がライト酸化工程で約０．１μｍ（両端で約０．２μｍ）酸化される程度が、しきい値電圧の急激な減少を来さない限界と考えられる。従って、ライト酸化によって成長させる酸化膜厚は、ゲート酸化膜厚の５０％増し程度を上限とするのが望ましい。
【００９８】
その後、チャンバ１０１内にパージガス（窒素）を導入して水蒸気／水素混合ガスを排出してからチャンバ１０１を開放し、その内部にパージガスを導入しながら半導体ウエハ１Ａをサセプタ１０４からアンロードすることにより、ライト酸化処理が終了する。
【００９９】
以下、上記ライト酸化工程以後のＣＭＯＳプロセスを簡単に説明する。まず、図２０に示すように、ｐ型ウエル７にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１５ｎの両側のｐ型ウエル７にｎ- 型半導体領域１６を形成し、ｎ型ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極１５ｐの両側のｎ型ウエル８にｐ- 型半導体領域１７を形成した後、半導体基板１上に膜厚１００ｎｍ程度の窒化シリコン膜１８をＣＶＤ法で堆積する。
【０１００】
次に、図２１に示すように、ｐ型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ＋型半導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ＋型半導体領域２２（ソース、ドレイン）を形成する。ここまでの工程により、デュアルゲート構造のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【０１０１】
次に、図２２に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜２２を堆積し、化学的機械研磨法を用いてその表面を平坦化した後、フォトレジスト膜をマスクにしたドライエッチングでｎ＋型半導体領域２０（ソース、ドレイン）およびｐ＋型半導体領域２１（ソース、ドレイン）の上部の酸化シリコン膜２２を除去する。このエッチングは、窒化シリコン膜１３、１９に対する酸化シリコン膜２２のエッチングレートが大きくなるような条件で行い、ｎ＋型半導体領域２０（ソース、ドレイン）およびｐ＋型半導体領域２１（ソース、ドレイン）のそれぞれの上部の窒化シリコン膜１８が除去されないようにする。
【０１０２】
次に、ｎ＋型半導体領域２０（ソース、ドレイン）およびｐ＋型半導体領域２１（ソース、ドレイン）のそれぞれの上部の窒化シリコン膜１８とゲート酸化膜９とを除去することにより、ｎ＋型半導体領域２０（ソース、ドレイン）の上部にコンタクトホール２３を形成し、ｐ＋型半導体領域２１（ソース、ドレイン）の上部にコンタクトホール２４を形成する。このエッチングは、半導体基板１の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、半導体基板１（シリコン）に対する選択比を大きく取れるエッチングガスを使用する。また、このエッチングは、窒化シリコン膜１９が異方的にエッチングされるような条件で行い、ゲート電極（１５ｎ、１５ｐ）の側壁に窒化シリコン膜１８が残るようにする。このようにすると、コンタクトホール２３は、ゲート電極１５ｎに対し、またコンタクトホール２４は、ゲート電極１５ｐに対してそれぞれ自己整合で形成される。
【０１０３】
次に、図２３に示すように、酸化シリコン膜２２の上部に堆積したＷ膜をパターニングして配線２５〜３０を形成することにより、本実施の形態のＣＭＯＳ  ＬＳＩが略完成する。
【０１０４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０５】
例えば上記したゲート酸化膜のライト酸化処理は、図２４に示すようなバッチ式縦型酸化炉１５０に前記のような触媒方式の水蒸気／水素混合ガス生成装置１４０を取り付けて行うこともできる。この種のバッチ式縦型酸化炉１５０を使用する場合には、昇降温機構を設けた酸化炉を使用するとよい。このバッチ式縦型酸化炉１５０を使ったライト酸化処理プロセスのシーケンスの一例を図２５に示す。
【０１０６】
また、前記実施の形態ではポリメタル構造のゲート電極を加工する場合について説明したが、本発明のライト酸化処理は、ホウ素がドープされた多結晶シリコン膜上にタングステンシリサイドなどの高融点金属膜を積層したポリサイド構造のゲート電極を加工する場合にも適用することができる。
【産業上の利用可能性】
【０１０７】
本発明は、ポリメタル構造のＭＯＳＦＥＴを有する半導体集積回路装置の製造に利用されるものである。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部拡大断面図である。
【図９】（ａ）はライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。
【図１０】（ａ）はライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。
【図１１】本発明の一実施の形態で使用する触媒方式の水蒸気／水素混合ガス生成装置の概略図である。
【図１２】図１１に示す水蒸気／水素混合ガス生成装置の配管系統図である。
【図１３】水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の温度依存性を示すグラフである。
【図１４】水蒸気／水素混合ガスを使った酸化処理時間と酸化シリコンの膜厚との関係を示すグラフである。
【図１５】酸化温度と酸化時間との関係を示すグラフである。
【図１６】酸化温度と酸化時間との関係を示すグラフである。
【図１７】ゲート電極を熱処理したときの温度とＶFBとの関係を示すグラフである。
【図１８】枚葉式酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。
【図１９】（ａ）、（ｂ）は、ライト酸化処理後のゲート酸化膜の状態を示す半導体基板の要部拡大断面図である。
【図２０】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＣＭＯＳ  ＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２４】ライト酸化処理に使用するバッチ式縦型酸化炉の概略断面図である。
【図２５】バッチ式縦型酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。
【符号の説明】
【０１０９】
１  半導体基板
１Ａ  半導体ウエハ
２  酸化シリコン膜（パッド酸化膜）
３  窒化シリコン膜
４  素子分離溝
４ａ  溝
５  酸化シリコン膜
６  酸化シリコン膜
７  ｐ型ウエル
８  ｎ型ウエル
９  ゲート酸化膜
１０ｎ  ｎ型多結晶シリコン膜
１０ｐ  ｐ型多結晶シリコン膜
１１  ＷＮ膜
１２  Ｗ膜
１３  窒化シリコン膜
１４  フォトレジスト膜
１５ｎ  ゲート電極
１５ｐ  ゲート電極
１６  ｎ−型半導体領域
１７  ｐ−型半導体領域
１８ 窒化シリコン膜
２０  ｎ＋型半導体領域（ソース、ドレイン）
２１  ｐ＋型半導体領域（ソース、ドレイン）
２２  酸化シリコン膜
２３  コンタクトホール
２４  コンタクトホール
２５〜３０  第１層配線
１００  枚葉式酸化炉
１０１  チャンバ
１０２ａ、１０２ｂ  ヒータ
１０３  均熱リング
１０４  サセプタ
１０５  支持アーム
１０６  熱電対
１０７  ハロゲンランプ
１０８  ガス導入管
１０９  貫通孔
１１０  隔壁
１１１  排気管
１４０  ガス生成装置
１４１  反応器
１４２  コイル
１４３  ヒータ
１４４ａ〜１４４ｃ  ガス貯留槽
１４５  配管
１４６ａ〜１４６ｃ  マスフローコントローラ
１４７ａ〜１４７ｃ  開閉バルブ
１４８  希釈ライン
Ｑｎ  ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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