(57)【要約】【課題】  一回のみの再量子化の際に、複数入力信号に対してそれぞれ異なるフィルタの周波数特性が混在しながらミックスやゲインコントロールなどの一括処理を一度に行うことができるデジタル信号処理装置を提供する。【解決手段】  デジタル信号処理装置１０は、再ΔΣ変調器１１の内部にＬＰＦ機能と、ミキサ機能と、アッテネータ機能を備え、複数の入力に対して、フィルタの周波数特性がそれぞれ異なり混在している場合でも、周波数特性の異なる入力を容易にミックスし、かつゲインを容易にコントロールすることができる。このように、再ΔΣ変調器１１は、一回のみの再量子化の際に、上記ＬＰＦ機能と、ミキサ機能と、アッテネータ機能を行うので、再量子化ノイズは１回しか発生させない。【選択図】  図１
2006086876.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデジタル信号処理装置において、
上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能と、上記少なくとも一つのフィルタ機能によって相互に異なる周波数特性とされた複数の信号を混合する混合機能を、
複数の積分器を有する積分手段と、
上記積分手段からの積分出力に量子化処理を施す量子化手段と、
上記複数の入力信号に応じた複数系統のフィードフォワード係数を用いて上記複数の入力信号に演算処理を施し、上記積分手段に供給する複数のフィードフォワード演算手段と、
上記量子化手段からの量子化出力にフィードバック係数を用いた演算処理を施し、上記積分手段にフィードバックする複数のフィードバック演算手段とを用いてなるデルタシグマ変調器により、
近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を用いて実行する
ことを特徴とするデジタル信号処理装置。
【請求項２】
上記デルタシグマ変調器は、上記複数の入力信号の数に対応するシグマ部と、一つのデルタ部からなることを特徴とする請求項１記載のデジタル信号処理装置。
【請求項３】
上記デルタシグマ変調器は、さらにゲインをコントロールするゲインコントロール機能を実行することを特徴とする請求項１記載のデジタル信号処理装置。
【請求項４】
近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を記憶手段に書き込み、その値を制御信号などで上記デルタシグマ変調器の係数にロードすることを特徴とする請求項１記載のデジタル信号処理装置。
【請求項５】
複数の入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するためのデジタル信号処理方法において、
上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能と、上記少なくとも一つのフィルタ機能によって相互に異なる周波数特性とされた複数の信号を混合する混合機能を、
複数の積分器を有して入力信号に積分処理を施す積分工程と、
上記積分工程からの積分出力に量子化処理を施す量子化工程と、
上記複数の入力信号に応じた複数系統のフィードフォワード係数を用いて上記複数の入力信号に演算処理を施し、上記積分工程に供給する複数のフィードフォワード演算工程と、
上記量子化工程からの量子化出力にフィードバック係数を用いた演算処理を施し、上記積分工程にフィードバックする複数のフィードバック演算工程とにより、
近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を用いて実行する
ことを特徴とするデジタル信号処理方法。
【請求項６】
上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能の伝達関数を算出する第１の伝達関数算出工程と、
３次のノイズシェーパの伝達関数を算出する第２の伝達関数算出工程と、
上記複数の入力信号の数に対応するシグマ工程により上記フィードフォワード係数に対応する近似的な係数を算出する第１の近似係数算出工程と、
一つのデルタ工程により上記フィードバック係数に対応する近似的な係数を算出する第２の近似係数算出工程と、
上記第１の近似係数算出工程により算出した第１の近似係数から上記フィードフォワード係数を算出するフィードフォワード係数算出工程と、
上記第２の近似係数算出工程により算出した第２の近似係数から上記フィードバック係数を算出するフィードバック係数算出工程と
を備えることを特徴とする請求項５記載のデジタル信号処理方法。
【請求項７】
さらにゲインをコントロールするゲインコントロール機能を実行することを特徴とする請求項５記載のデジタル信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置及びデジタル信号処理方法に関し、特にデルタシグマ（ΔΣ）変調されたデジタルオーディオ信号を入力とするデジタル信号処理装置及びデジタル信号処理方法に関する。
【背景技術】
【０００２】
ΔΣ変調された高速１ビット・オーディオ信号は、従来のデジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数４４.１kHz、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が４４.１kHzの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
ΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。また、ΔΣ変調された信号は、簡単なアナログローパスフィルタを通すことによって、アナログオーディオ信号に戻すことができる。
【０００４】
ところで、スーパーオーディオＣＤのマルチチャンネルを再生する際に、様々な試聴環境や試聴機材に適した再生を実現する為に、デジタル信号処理（Digital Signal Processor：ＤＳＰ）、或いはデジタル音場処理（Digital Surround Processor：ＤＳＰ）が不可欠となる。例えば、低域の音質が望めない小型のスピーカとサブウーハとの組み合わせでは、小型スピーカには低域成分を除いた信号を、サブウーハには各チャンネルをミックスして低域成分のみを出すことになる。よって、フィルタ、ミキサなどを用いた信号処理が必要になる。
【０００５】
従来、例えばΔΣ変調により得られた１ビットオーディオ信号にデジタル信号処理（ＤＳＰ）を１ビットデータのまま施すには、それぞれ機能毎にＤＳＰ処理を行なっていた。このため、その度毎に再量子化ノイズが発生し、音質を劣化させていた。
【０００６】
また、図１２（ａ）に示すデジタル信号処理装置１２０では、ΔΣ変調により得られた１ビットオーディオ信号である入力信号Ｘ１と、ＬＰＦ１２１により低域成分を通過させた上記１ビットオーディオ信号である入力信号Ｘ０を、ミキサ１２２によりミックスする場合に、入力信号Ｘ０にはＬＰＦ１２１を通過する分だけ時間的な遅れが生じていた。
【０００７】
もちろん、ＬＰＦ１２１によって取り出された低域成分は、例えば図１３に示す構成の５次の再ΔΣ変調器１２４によって再量子化されていた。また、ミキサ１２２によってミックスされたオーディオ信号も図１３に示す３次の再ΔΣ変調器１２５によって再量子化されていた。また、ミックス後にアッテネータ１２６にて減衰処理のためにゲインをコントロールされた後の出力も図１３に示す３次の再ΔΣ変調器１２６により再量子化されていた。
【０００８】
このため、図１２（ｂ）の量子化ノイズレベルを見ると、入力信号Ｘ１や入力信号Ｘ０が持っていた元々の量子化ノイズレベルに、ＬＰＦ１２１によるフィルタリング時の再ΔΣ変調による再量子化ノイズ、ミキサ１２２によるミキサ処理時の再ΔΣ変調による再量子化ノイズ、アッテネータ１２３によるゲインコントロール時の再ΔΣ変調による再量子化ノイズが加わり、再量子化ノイズが増えてしまう。
【０００９】
また、図１４（ａ）に示すデジタル信号処理装置１３０では、ＨＰＦ１３２により高域成分を通過させた入力信号Ｘ１と、ＬＰＦ１３１により低域成分を通過させた入力信号Ｘ０を、ミキサ１３３によりミックスする場合でも、ＨＰＦ１３２によって取り出された高域成分は上記図１３に示したような再ΔΣ変調器によって再量子化されていた。もちろん、ＬＰＦ１３１によって取り出された低域成分も上記図１３に示したような再ΔΣ変調器によって再量子化されていた。また、ミキサ１３３によってミックスされたオーディオ信号も再ΔΣ変調器によって再量子化されていた。また、ミックス後にアッテネータ１３４にて減衰処理のためにゲインをコントロールされた後の出力も再ΔΣ変調器により再量子化されていた。
【００１０】
このため、図１４（ａ）の量子化ノイズレベルを見ると、入力信号Ｘ１や入力信号Ｘ０が持っていた元々の量子化ノイズレベルに、ＬＰＦ１３１及びＨＰＦ１３２によるフィルタリング時の再ΔΣ変調による再量子化ノイズ、ミキサ１３３によるミキサ処理時の再ΔΣ変調による再量子化ノイズ、アッテネータ１３４によるゲインコントロール時の再ΔΣ変調による再量子化ノイズが加わり、量子化ノイズが増えてしまう。
【００１１】
この問題を解決すべく、例えばＤＳＰ処理として行なわれるすべての処理を一つのデルタシグマ変調器によって一度のみ再量子化の際に行うことがもっとも理想である。一つのデルタシグマ変調によってそれぞれゲインを調整してミックスする方法は容易であった。下記非特許文献１及び２には、１ビットディジタルフィルタが記載されている。
【００１２】
【非特許文献１】Casey,N.M. and Angus,J.A.S., "One Bit Digital Processing of Audio Signals," Proc. Audio Eng.Soc.,95th  AES Convention 1993,New York.
【非特許文献２】Casey,N.M., "One Bit Digital Processing of Audio Signals," MSc Thesis, Department of Electronics, University of York, Oct.1993.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、複数の入力に対して、フィルタの周波数特性がそれぞれ異なり混在している場合には、周波数特性の異なる入力をミックスし、かつゲインをコントロールするのは容易でなく、具体的に明らかにされていなかった。
【００１４】
本発明は、非特許文献１及び２に記載された１ビットディジタルフィルタを基に、一回のみの再量子化の際に、複数入力信号に対してそれぞれ異なるフィルタの周波数特性が混在しながらミックスやゲインコントロールなどの一括処理を一度に行うことができるデジタル信号処理装置及びデジタル信号処理方法の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るデジタル信号処理方法は、上記課題を解決するために、複数の入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデジタル信号処理装置において、上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能と、上記少なくとも一つのフィルタ機能によって相互に異なる周波数特性とされた複数の信号を混合する混合機能を、複数の積分器を有する積分手段と、上記積分手段からの積分出力に量子化処理を施す量子化手段と、上記複数の入力信号に応じた複数系統のフィードフォワード係数を用いて上記複数の入力信号に演算処理を施し、上記積分手段に供給する複数のフィードフォワード演算手段と、上記量子化手段からの量子化出力にフィードバック係数を用いた演算処理を施し、上記積分手段にフィードバックする複数のフィードバック演算手段とを用いてなるデルタシグマ変調器により、近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を用いて実行する。
【００１６】
上記デルタシグマ変調器は、上記複数の入力信号の数に対応するシグマ部と、一つのデルタ部からなる。上記デルタシグマ変調器は、さらにゲインをコントロールするゲインコントロール機能を実行する。また、近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を記憶手段に書き込み、その値を制御信号などで上記デルタシグマ変調器の係数にロードする。
【００１７】
本発明に係るデジタル信号処理方法は、上記課題を解決するために、複数の入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するためのデジタル信号処理方法において、上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能と、上記少なくとも一つのフィルタ機能によって相互に異なる周波数特性とされた複数の信号を混合する混合機能を、複数の積分器を有して入力信号に積分処理を施す積分工程と、上記積分工程からの積分出力に量子化処理を施す量子化工程と、上記複数の入力信号に応じた複数系統のフィードフォワード係数を用いて上記複数の入力信号に演算処理を施し、上記積分工程に供給する複数のフィードフォワード演算工程と、上記量子化工程からの量子化出力にフィードバック係数を用いた演算処理を施し、上記積分工程にフィードバックする複数のフィードバック演算工程とにより、近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を用いて実行する。
【００１８】
このため、デジタル信号処理方法は、上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能の伝達関数を算出する第１の伝達関数算出工程と、３次のノイズシェーパの伝達関数を算出する第２の伝達関数算出工程と、上記複数の入力信号の数に対応するシグマ工程により上記フィードフォワード係数に対応する近似的な係数を算出する第１の近似係数算出工程と、一つのデルタ工程により上記フィードバック係数に対応する近似的な係数を算出する第２の近似係数算出工程と、上記第１の近似係数算出工程により算出した第１の近似係数から上記フィードフォワード係数を算出するフィードフォワード係数算出工程と、上記第２の近似係数算出工程により算出した第２の近似係数から上記フィードバック係数を算出するフィードバック係数算出工程とを備える。デジタル信号処理方法は、さらにゲインをコントロールするゲインコントロール機能を実行する。
【発明の効果】
【００１９】
本発明によれば、１ビットのまま、例えば、フィルタ処理、ミックス処理、アッテネート処理等のＤＳＰ処理を行う際に、一括処理を行うことで、一回の量子化ノイズしか発生しないことから、従来と比較して十分に高くＳ／Ｎを保つことができ、より高音質を確保できる。
【００２０】
また、従来の構成例では、一方の入力信号の低域成分と、他方の入力信号をミックスする際に、一方の入力信号は再デルタシグマ変調器を通ることより遅延を生じてミックスされるが、本発明では、一回で再デルタシグマを行うので遅延無しでミックスできるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態を説明する。この第１の実施の形態は、デルタシグマ（ΔΣ）変調により得られた、複数、例えば２つの入力信号Ｘ０及びＸ１に対して、それぞれ異なる周波数特性を持たせた上で混合（ＭＩＸ）し、さらに同時にゲインをコントロールし、かつ再ΔΣ変調処理を行う再ΔΣ変調器で構成されるデジタル信号処理装置である。
【００２２】
図１には第１の実施の形態のデジタル信号処理装置１０の構成と量子化ノイズレベルを示す。図１（ａ）にあって再ΔΣ変調器１１は、ΔΣ変調により得られた１ビットオーディオ信号である入力信号Ｘ０の低域成分を通すＬＰＦ処理部１２と、ΔΣ変調により得られた１ビットオーディオ信号である入力信号Ｘ１とＬＰＦ処理部１２によって通された入力信号Ｘ０の低域成分を混合するミキサ（ＭＩＸ）処理部１３と、ミキサ処理部１３による混合出力のゲインをコントロールするアッテネータ（ＡＴＴ）処理部１４とを備えてなり、これらのフィルタ処理、ミックス処理、アッテネート処理を一括処理により行う。
【００２３】
図１（ａ）に示す構成を採ることにより、デジタル信号処理装置１０は、再ΔΣ変調器１１の内部に上記ＬＰＦ機能と、ミキサ機能と、アッテネータ機能を備え、複数の入力に対して、フィルタの周波数特性がそれぞれ異なり混在している場合でも、周波数特性の異なる入力を容易にミックスし、かつゲインを容易にコントロールすることができる。
【００２４】
再ΔΣ変調器１１は、一回のみの再量子化の際に、上記ＬＰＦ機能と、ミキサ機能と、アッテネータ機能を行うので、再量子化ノイズは１回しか発生させない。このため、図１（ｂ）に示すように、量子化ノイズレベルをみると、入力信号Ｘ１や入力信号Ｘ０が持っていた元々の量子化ノイズレベルに加算されるのは一回のみの再量子化ノイズだけである。
【００２５】
したがって、デジタル信号処理装置１０は、従来と比較して、十分に高くＳ／Ｎを保つことができ、より高音質を確保できる。また、従来のデジタル信号処理装置では、入力信号Ｘ０の低域成分と入力信号Ｘ１をミックスする際に、入力信号Ｘ０は再ΔΣ変調器を通ることにより遅延を生じてミックスされていたが、本発明では、一回で再Δシグマ変調処理を行うので、遅延なしでミックス、アッテネートできる。
【００２６】
以下、図１に構成を概略的に示したデジタル信号処理装置１０で用いる再ΔΣ変調器１１の構成、動作を詳細に説明する。図２は２系統の入力のΔΣ変調器の具体例である。このΔΣ変調器１１は、２次ＩＩＲフィルタ部（Ｘ０の系）と、フラットな周波数特性（Ｘ１の系）と３次のノイズシェーパ部で定義された係数を有する。
【００２７】
先ず、このΔΣ変調器１１の構成を説明する。図２に示すように、後述する５つの積分器２１、２２、２３、２４及び２５を有する積分部と、積分部からの積分出力を量子化する量子化器２６とを備える。前から２つ目までの積分器２１及び２２は、２次ＩＩＲフィルタ部を構成する。３つ目から最終段までの積分器２３、２４及び２５は、３次のノイズシェーパを構成する。
【００２８】
５つの積分器２１〜２５と量子化器２６の各前段には、後述する２系統のフィードフォワード係数ｂ０ｉ（ｉは０，１，２，３，４，５）及びｂ１ｉ（ｉは０，１，２，３，４，５）を２系統の入力信号Ｘ０及びＸ１に乗算してから各積分器２１〜２５及び量子化器２６に各加算器２７〜３８を介して入力するための２つのフィードフォワード系の各係数演算器３９〜５０が配置されている。
【００２９】
また、５つの積分器２１〜２５の各前段には、後述する１系統のフィードバック係数ａｉ（ｉは０，１，２，３，４）を量子化器２６の出力に乗算してから各積分器２１〜２５に加算器５１〜５５を介して入力するためのフィードバック系の係数演算器５６〜６０が配置されている。
【００３０】
例えば、第１積分器２１の前段の上記加算器２７、２８及び５１の配置は、入力信号Ｘ１ にフィードフォワード係数ｂ１０を乗算した係数演算器３９の出力を加算する加算器２７と、入力信号Ｘ０ にフィードフォワード係数ｂ００を乗算した係数演算器４０の出力を加算する加算器２８との間に、量子化器２６の出力にフィードバック係数ａ０を乗算した係数演算器５６の出力を加算する加算器５１を接続し、加算器２７，５１，２８となる順番である。第５積分器２５までの各前段の各加算器の配置も同様である。量子化器２６の前段には、入力信号Ｘ１ にフィードフォワード係数ｂ１５を乗算した係数演算器４９の出力を加算する加算器３７に続けて、入力信号Ｘ０ にフィードフォワード係数ｂ０５を乗算した係数演算器５０の出力を加算する加算器３８を接続している。また、各積分器２１〜２５の積分出力は、各加算器２８，３０，３２，３４，３６を通して入力側に戻される構成となっている。
【００３１】
係数演算器３９〜５０は、上記２系統の入力信号Ｘ０及びＸ１にフィルタ処理、ミックス処理、ゲイン制御処理のような演算処理を施すものであり、各演算制御処理のためのフィードフォワード係数ｂ０ｉ、ｂ１ｉを、後述するように外部のメモリからロードする。
【００３２】
係数演算器３９〜５０により上記２系統の入力信号Ｘ０及びＸ１に上記フィードフォワード係数ｂ０ｉ、ｂ１ｉが演算された各演算出力は、各積分器２１〜２５の各加算器２７〜３６に供給される。
【００３３】
量子化器２６は、加算器３８の加算出力に量子化処理を施し、量子化出力を出力端子６１に供給するとともに、量子化出力を係数演算器５６〜６０にフィードバックする。
【００３４】
各係数演算器５６〜６０は、上記量子化出力を上記各積分器２１〜２５にフィードバックする際のフィードバック係数ａｉを後述するように外部のメモリからロードする。各係数演算器５６〜６０の演算出力は、上記各積分器２１〜２５の前に設けられた加算器５１〜５５に供給されることによって各積分器にフィードバックされる。
【００３５】
次に、以上に説明した図２の構成から入出力に至る伝達関数を求める。具体的には、図２の構成を近似的にリニアなシステムに置き換え、このシステムにおける入出力伝達関数を求める。入力をＸ０（ｚ−１）, Ｘ１（ｚ−１）, 量子化ノイズをＮ（ｚ−１）、出力をＹ（ｚ−１）とすると、図２に示したΔΣ変調器は図３に示すようにシグマ部７０とデルタ部７３に分けて考えることができる。図３にあってシグマ部７０は、入力Ｘ０（ｚ−１）が通過するΣＸ０系７１と、入力Ｘ１（ｚ−１）が通過するΣＸ１系７２からなる。
【００３６】
ΣＸ０系７１は、５つの積分器２１〜２５と、入力Ｘ０（ｚ−１）にフィードフォワード係数ｂ０ｉを乗算する係数演算器４０、４２、４４、４６、４８及び５０と、各係数演算器４０、４２、４４、４６、４８の演算出力が供給される加算器２８、３０、３２、３４、３６と、係数演算器５０の演算出力が加算される加算器３８とを備える。
【００３７】
ΣＸ１系７２は、５つの積分器２１〜２５と、入力Ｘ１（ｚ−１）にフィードフォワード係数ｂ１ｉを乗算する係数演算器３９、４１、４３、４５、４７及び４９と、各係数演算器３９、４１、４３、４５、４７の演算出力を各積分器２１〜２５に加算すると共に各積分器の出力が戻される加算器２７，２９、３１、３３及び３５と、係数演算器４９の演算出力が加算される加算器３７とを備える。
【００３８】
また、デルタ部７３は、５つの積分器２１〜２５と、後述する加算器７４から供給される、ΣＸ０系出力７１、ΣＸ１系７２出力及び量子化ノイズＮ（ｚ−１）にフィードバック係数ａiを乗算する係数演算器５６〜６０と、各係数演算器５６〜６０の演算出力を各積分器２１〜２５に加算すると共に各積分器の出力が戻される加算器５１〜５５とを備える。また、各積分器２１〜２５の出力が戻される加算器２８、３０、３２、３４、３６を備える。デルタ部７３には、加算器７４を介したΣＸ０系７１出力、ΣＸ１系７２出力及び量子化ノイズＮ（ｚ−１）が供給される。
【００３９】
以上の構成をまとめると、入力Ｘ０（ｚ−１）、入力Ｘ１（ｚ−１）はシグマ部７０とデルタ部７３の両方を通過するが、量子化ノイズであるＮ（ｚ−１）はデルタ部７３しか通過しない。したがって以下の（１）式が成り立つ。
【００４０】
【数１】
2006086876.tif 000003
【００４１】
ここで、まず先に、図４に示すＸ０（ｚ−１）におけるシグマ部７０の入出力ブロックを参照して、シグマ部７０のΣＸ０系、つまり入力Ｘ０（ｚ−１）の系について、入力から出力に至る伝達関数を以下に説明する。入力の系をｘ００ 〜ｘ０５に分けて考えると、Ｘ０（ｚ−１）における伝達関数Ｈｓ０（ｚ−１）は、次の（２）式と置ける。
【００４２】
【数２】
2006086876.tif 000004
【００４３】
但し、例えば、Ｈｘ０５→ｙ０（ｚ−１）とは、ｘ０５→ｙ０への伝達関数を意味する。Ｈｘ０４→ｙ０（ｚ−１）とは、ｘ０４→ｙ０への伝達関数を意味する。同様に、Ｈｘ０ｉ→ｙ０（ｚ−１）とは、ｘ０ｉ→ｙ０への伝達関数を意味する。
【００４４】
そこで、それぞれの伝達関数を順々に導いて行くと、まず、ｘ０５→ｙ０への伝達関数は、次の（３）式となる。
【００４５】
【数３】
2006086876.tif 000005
【００４６】
また、ｘ０４は、図５のブロック図になる。つまり、入力Ｘ０（ｚ−１）に係数演算器４８にてフィードフォワード係数ｂ０４を乗算し、加算器３６を介して積分器２５に入力し、かつ加算器３６に戻す構成となる。このため、ｘ０４→ｙ０への伝達関数Ｈｘ０４→ｙ０（ｚ−１）は、次の（４）式となる。
【００４７】
【数４】
2006086876.tif 000006
【００４８】
同様にして、ｘ０３は、図６のようになる。つまり、入力Ｘ０（ｚ−１）に係数演算器４６にてフィードフォワード係数ｂ０３を乗算し、加算器３４を介して積分器２４に入力し、かつ加算器３４に戻し、さらに加算器３６を介して積分器２５に入力し、かつ加算器３６に戻す構成となる。このため、ｘ０３→ｙ０への伝達関数Ｈｘ０３→ｙ０（ｚ−１）は、次の（５）式となる。
【００４９】
【数５】
2006086876.tif 000007
【００５０】
以下、ｘ０２→ｙ０への伝達関数Ｈｘ０２→ｙ０（ｚ−１）、ｘ０１→ｙ０への伝達関数Ｈｘ０１→ｙ０（ｚ−１）、ｘ００→ｙ０への伝達関数Ｈｘ００→ｙ０（ｚ−１）は、それぞれ次の（６）、（７）、（８）式となる。
【００５１】
【数６】
2006086876.tif 000008
【００５２】
【数７】
2006086876.tif 000009
【００５３】
【数８】
2006086876.tif 000010
【００５４】
以上の（３）〜（８）式の伝達関数を、上記（２）式に代入すると、次の（９）式となる。
【００５５】
【数９】
2006086876.tif 000011
【００５６】
ここで、（９）式において、Ｙ（ｚ−１）＝｛Ｈｂ０（ｚ−１）／（１−ｚ−１）−５ ｝×Ｘ０（ｚ−１）と置くと、次の（１０）式が得られる。
【００５７】
【数１０】
2006086876.tif 000012
【００５８】
同様にして、Ｘ１（ｚ−１）における伝達関数ＨＳ１（Ｚ−１）＝｛Ｈｂ０（ｚ−１）／（１−ｚ−１）−５ ｝と置くと、次の（１１）式が得られる。
【００５９】
【数１１】
2006086876.tif 000013
【００６０】
一方、量子化ノイズＮ(ｚ−１)の伝達関数ＨΔ（ｚ−１）は、図７に示す伝達関数を付与する構成に基づくと、入力Ｘ０（ｚ−１）の系の伝達関数Ｈｓ０、ΣＸ１系７２の伝達関数Ｈｓ１であり、デルタ部の伝達関数Ｈｄであるので、
ＨΔ（ｚ−１）＝１／（１−Ｈｄ（ｚ−１））となる。図７は、係数演算器７５，７６及び７７で、各入力に上記伝達関数を付与する構成をしめしている。
【００６１】
また、図３、図７からＨｄ（ｚ−１）とＨｓｏ（ｚ−１）との関係は、ｂ００〜ｂ０４とａ０〜ａ４  を置き換えて、ｂ０５＝０とした回路と等価なことから、次の（１２）式となる。
【００６２】
【数１２】
2006086876.tif 000014
【００６３】
また、ＨΔ（ｚ−１）の分母をＨａ０（ｚ−１）と置くと、次の（１３）式となる。
【００６４】
【数１３】
2006086876.tif 000015
【００６５】
以上より、ｇ００〜ｇ０５、ｇ１０〜ｇ１５、ｈ０〜ｈ４とｂ００〜ｂ０５、ｂ１０〜ｂ１５、ａ０〜ａ４の関係を知るために、上記（１），（９），（１０）及び（１３）式からｚの多項式における係数比較を行なうと、次の（１４）、（１５）、（１６）式が得られる。
【００６６】
【数１４】
2006086876.tif 000016
【００６７】
【数１５】
2006086876.tif 000017
【００６８】
【数１６】
2006086876.tif 000018
【００６９】
上記の（１４），（１５），（１６）式の結果から、近似的に置いたリニアなシステムの入出力伝達関数である（１）式におけるｇ００〜ｇ０５、ｇ１０〜ｇ１５、ｈ０〜ｈ４が求めることができれば、図１の演算係数であるフィードフォワード係数ｂ００〜ｂ０５、ｂ１０〜ｂ１５と、フィードバック係数ａ０〜ａ４を導くことができる。
【００７０】
ここからは、実際の構成仕様をもとに係数演算の導出方法を示す。
【００７１】
図２のような構成で、仕様として入力であるＸ０（ｚ−１）における周波数特性が２次ＩＩＲフィルタの特性を持ち、一方、Ｘ１（ｚ−１）においては２次ＩＩＲフィルタの周波数特性を持たない系（ＦＬＡＴ型）であるそれぞれの入力Ｘ０（ｚ−１），Ｘ１（ｚ−１）をミックスし、かつ同時にゲインコントロールを行なった場合を考える。
初めに、２次ＩＩＲフィルタを実現させる為に、２次ＩＩＲフィルタの伝達関数をＨｉｉｒ（ｚ−１）とすると、次の（１７）式とおける。
【００７２】
【数１７】
2006086876.tif 000019
【００７３】
また、３次のノイズシェーパを実現させる為に、３次ノイズシェーパの伝達関数をＨｎｓ（ｚ−１）とすると、次の（１８）式とおける。
【００７４】
【数１８】
2006086876.tif 000020
【００７５】
さらに、Ｘ０（ｚ−１）やＸ１（ｚ−１）などの入力信号から入力される信号の高域成分をデルタシグマ部内部に取り込むと動作が不安定になる為、高域成分を除去する目的で用いる、カスケードＬＰＦフィルタの伝達特性をＨｃａｓ（ｚ−１）とすると、次の（１９）式とおける。
【００７６】
【数１９】
2006086876.tif 000021
【００７７】
ここで、入力のうち一つであるＸ０（ｚ−１）におけるＬＰＦフィルタの周波数特性において、上記図１と上記ＩＩＲフィルタ特性、ノイズシェーパ特性、カスケードＬＰＦフィルタ特性との関係を考えてみる。図３のシグマ部７０では、カスケードＬＰＦフィルタとＩＩＲフィルタの特性におけるゼロ点を実現させる為に、次の（２０）式を満足する係数ｇ００〜ｇ０５を導けばよい。
【００７８】
【数２０】
2006086876.tif 000022
【００７９】
また、図３のデルタ部７３から、ノイズシェーパとＩＩＲフィルタの特性における極を実現させる為に、次の（２１）式を満足する係数ｈ０〜ｈ４を導けばよい。
【００８０】
【数２１】
2006086876.tif 000023
【００８１】
一方、Ｘ１（ｚ−１）における周波数特性において、ＩＩＲフィルタの周波数特性を持たせない（周波数特性をフラットにする）為に、
Ｈｉｉｒ（ｚ−１）＝（ｒ０＋ｒ１ｚ−１＋ｒ２ｚ−２）／（１＋ｓ１ｚ−１＋ｓ２ｚ−２）＝１を満足し、かつ、一つのデルタシグマ変調で実現するためにＸ１（ｚ−１）における系もＸ０（ｚ−１）と同様なデルタ部を備えなければならないことから、次の（２２）式を満足する係数ｇ１０〜ｇ１５を導けばよい。
【００８２】
【数２２】
2006086876.tif 000024
【００８３】
また、ミックスとゲインコントロールを行う場合は、Ｘ０（ｚ−１）におけるミックス値をＭ０と置き、Ｘ１（ｚ−１）におけるミックス値をＭ１と置き、ゲインコントロールのゲインをＫと置くと、上記係数ｇ００〜ｇ０５、ｇ１０〜ｇ１５に乗算したＫＭ０ｇ００〜ＫＭ０ｇ０５、ＫＭ１ｇ１０〜ＫＭ１ｇ１５となる係数をｇ００〜ｇ０５、ｇ１０〜ｇ１５のかわりに使用すればよい。
【００８４】
以上の係数導出方法により、入力であるＸ０（ｚ−１）における周波数特性が２次ＩＩＲフィルタの特性を持ち、一方、Ｘ１（ｚ−１）においては２次ＩＩＲフィルタの周波数特性を持たない系（以下ＦＬＡＴ型）であるそれぞれの入力Ｘ０（ｚ−１），Ｘ１（ｚ−１）をミックスし、かつ同時にゲインコントロールを実現した係数を備えたデルタシグマ変調器が実現できる。
【００８５】
次に、第２の実施の形態について説明する。この第２の実施の形態も、デルタシグマ（ΔΣ）変調により得られた、複数、例えば２つの入力信号Ｘ０及びＸ１に対して、それぞれ異なる周波数特性を持たせてからミックスし、さらに同時にゲインをコントロールし、かつ再ΔΣ変調処理を行う再ΔΣ変調器で構成されるデジタル信号処理装置である。
【００８６】
図８には第２の実施の形態のデジタル信号処理装置８０の構成と量子化ノイズレベルを示す。再ΔΣ変調器８１は、ΔΣ変調により得られた１ビットオーディオ信号である入力信号Ｘ０の低域成分を通すＬＰＦ８２と、ΔΣ変調により得られた１ビットオーディオ信号である入力信号Ｘ１の高域成分を通すＨＰＦ８３と、ＬＰＦ８２によって通された入力信号Ｘ０の低域成分とＨＰＦ８３によって通された入力信号Ｘ１の高域成分を混合するミキサ（ＭＩＸ）８４と、ミキサ８４による混合出力のゲインをコントロールするアッテネータ（ＡＴＴ）８５とを備え、これらのフィルタ処理、ミックス処理、アッテネート処理を一括処理により行う。
【００８７】
図８（ａ）に示す構成を採ることにより、第２の実施の形態のデジタル信号処理装置８０は、再ΔΣ変調器８１の内部に上記ＬＰＦ機能と、ＨＰＦ機能と、ミキサ機能と、アッテネータ機能を備え、複数の入力に対して、フィルタの周波数特性がそれぞれ異なり混在している場合でも、周波数特性の異なる入力を容易にミックスし、かつゲインを容易にコントロールすることができる。
【００８８】
再ΔΣ変調器８１は、一回のみの再量子化の際に、上記ＬＰＦ機能と、ＨＰＦ機能と、ミキサ機能と、アッテネータ機能を行うので、再量子化ノイズは１回しか発生させない。図８（ｂ）に示すように、量子化ノイズレベルをみると、入力信号Ｘ１や入力信号Ｘ０が持っていた元々の量子化ノイズレベルに加算されるのは一回のみの再量子化ノイズだけである。
【００８９】
このため、デジタル信号処理装置８０は、従来と比較して、十分に高くＳ／Ｎを保つことができ、より高音質を確保できる。
【００９０】
以下、図８に構成を概略的に示したデジタル信号処理装置８０で用いるΔΣ変調器８１の構成、動作を詳細に説明する。図９は２系統の入力のΔΣ変調器の具体例である。このΔΣ変調器８１は、ＬＰＦを構成したｎ０次ＩＩＲフィルタ部８２（Ｘ０の系）と、ＨＰＦを構成したｎ１次ＩＩＲフィルタ部８３（Ｘ１の系）と、３次のノイズシェーパ部８４で定義された係数を有する。
【００９１】
先ず、このΔΣ変調器８１の構成を説明する。図９に示すように、（ｎ０＋ｎ１ ）次ＩＩＲフィルタ部８２，８３が備えるｎ０＋ｎ１ 個の積分器９１１〜９１（ｎ−１）の各前段には、２系統のフィードフォワード係数ｂ００〜ｂ０（ｎ−１）及びｂ１０〜ｂ１（ｎ−１）を２系統の入力信号Ｘ０及びＸ１に乗算してから各積分器に加算器９５１〜９５（ｎ−１）及び９６１〜９６（ｎ−１）を介して入力するための２つのフィードフォワード系の各係数演算器９２１〜９２（ｎ−１）及び９３１〜９３（ｎ−１）が配置されている。
【００９２】
また、３次ノイズシェーパ部８４が備える３個の積分器９１ｎ、９１（ｎ＋１）、９１（ｎ＋２）の各前段にも、２系統のフィードフォワード係数ｂ０ｎ〜ｂ０（ｎ＋３）及びｂ１ｎ〜ｂ１（ｎ＋３）を２系統の入力信号Ｘ０及びＸ１に乗算してから各積分器に加算器９５ｎ〜９５（ｎ＋２）及び９６ｎ〜９６（ｎ＋２）を介して入力するための２つのフィードフォワード系の各係数演算器９２ｎ〜９２（ｎ＋２）及び９３ｎ〜９３（ｎ＋２）が配置されている。
【００９３】
また、上記フィルタ部８２，８３及び上記ノイズシェーパ部８４の各積分器の各前段には、１系統のフィードバック係数ａ０〜ａ（ｎ＋２）を量子化器８６の出力に乗算してから各積分器に加算器を介して入力するためのフィードバック系の係数演算器９４１〜９４（ｎ−１），９４ｎ〜９４（ｎ＋２）が配置されている。
【００９４】
図８に示した構成のΔΣ変調器８１では、入力であるＸ０（ｚ−１）における周波数特性がｎ０次ＩＩＲフィルタの特性を持ち、一方、Ｘ１（ｚ−１）においてはｎ１次ＩＩＲフィルタの周波数特性を備える。それぞれの入力Ｘ０（ｚ−１），Ｘ１（ｚ−１）をミックスする場合の係数演算方法は、以下のように説明できる。
【００９５】
今回、実現しようとするｎ０次ＩＩＲフィルタ８２の伝達特性をＨｉ０（ｚ−１）、ｎ１次ＩＩＲフィルタ８３の伝達特性をＨｉ１（ｚ−１）とすると、これら伝達特性は、次の（２３）式となる。
【００９６】
【数２３】
2006086876.tif 000025
【００９７】
また、実現したいノイズシェーパを（１８）式のように３次のノイズシェーパの特性とすると、伝達特性は、次の（２４）式となる。
【００９８】
【数２４】
2006086876.tif 000026
【００９９】
さらに、カスケードＬＰＦフィルタの伝達特性Ｈｃａｓ（ｚ−１）は、同様にして、次の（２５）式となる。
【０１００】
【数２５】
2006086876.tif 000027
【０１０１】
ここで、１つのデルタシグマ変調器で実現する為に、デルタ部のみは、どちらにも共通で持つことから、ノイズシェーパ部８４と２つのＩＩＲフィルタ８２，８３の特性における極を実現させる為に、次の（２６）式を満足する係数ｈｋ｛０≦ｋ≦（ｎ０＋ｎ１＋２）｝を導けばよい。
【０１０２】
【数２６】
2006086876.tif 000028
【０１０３】
また、Ｘ０（ｚ−１）において、シグマ部では、カスケードＬＰＦフィルタとｎ０次ＩＩＲフィルタ８２の特性におけるゼロ点とデルタ部のｎ１次ＩＩＲフィルタ８３特性の極の項を相殺して実現させる為に、次の（２７）式を満足する係数ｇ０ｋ｛０≦ｋ≦（ｎ０＋ｎ１＋３）｝を導けばよい。
【０１０４】
【数２７】
2006086876.tif 000029
【０１０５】
同様にまた、Ｘ１（ｚ−１）において、シグマ部では、カスケードＬＰＦフィルタとｎ１次ＩＩＲフィルタの特性におけるゼロ点とデルタ部のｎ０次ＩＩＲフィルタ特性の極の項を相殺して実現させる為に、次の（２８）式を満足するｇ１ｋ｛０≦ｋ≦（ｎ０＋ｎ１＋３）｝を導けばよい。
【０１０６】
【数２８】
2006086876.tif 000030
【０１０７】
以上、上記実施の形態１、実施の形態２では、複数の入力がある一つのデルタシグマ変調器１１、８１において、それぞれ異なる周波数特性を備えた複数入力に対してゲインコントロールをして、その複数の信号をミックスすることを可能にした方法を説明した。
【０１０８】
実施の形態１のように複数の入力に対して一種類の周波数特性でその他の入力に対しては、周波数特性がフラットであれば、実現できるデルタシグマの次数はノイズシェーパの次数と一種類のＩＩＲフィルタ次数との和で済む。
【０１０９】
一方、実施の形態２のように複数の入力に対して２種類以上の周波数特性を備える場合に実現できるデルタシグマの次数は異なるＩＩＲフィルタの次数の総和ｎ０＋ｎ１にノイズシェーパの次数（例えば３）を加算した数だけのデルタシグマの次数が必要となり、規模が大きくなってしまうという違いがある。
【０１１０】
また、実施の形態２の入力が２系統でノイズシェーパの次数は３次だが、当然のことながら、入力が任意の数であっても、次数が任意の数であっても同様にして演算係数が導出できる。
【０１１１】
なお、実施の形態１及び２では、フィードフォワードのための係数ｂ０〜ｂｍ、フィードバックのための係数ａ０〜ａｍを、演算係数発生器により算出し、ΔΣ変調器の外部にあるメモリに書き込み、その値を制御信号などで各係数演算器にロードしている。ｍはＩＩＲフィルタにおける次数の総和＋ノイズシェーパの次数である。
【０１１２】
図１０に示すように、演算係数発生器１００は、ｎ系統入力Ｘ０・・・Ｘｎに対して、フィルタリング、ミックス、ゲインコントロールを一括処理するための係数ｂ０〜ｂｍ、ａ０〜ａｍを、仕様におけるパラメータを用い発生する。ここで、仕様におけるパラメータとしては、ＩＩＲフィルタの特性、ノイズシェーパの特性、ローカルフィードバックの有無、サンプリング周波数などを用いる。
【０１１３】
クロック発生器１０１によって発生されたクロックに同期して演算係数発生器１００は上記係数を発生し、ΔΣ変調器１１又は８１は上記係数を上記クロックに同期して各係数演算器にロードする。
【０１１４】
したがって、ΔΣ変調器１１は、複数ｎ系統の入力Ｘ０・・・Ｘｎに対し、演算係数発生器１００が発生し、例えばメモリに格納されていた、フィルタリング、ミックス、ゲインコントロールを一括処理するための係数ｂ０〜ｂｍ、ａ０〜ａｍをロードして、演算処理することができる。
【０１１５】
さらに、本発明では、図１１のように、ローカルフィードバック系を有するデルタシグマ変調器１１０においても同様にして演算係数が導出できる。すなわち、図１１（上記図２に構成を示したデルタシグマ変調器１１をベースにしている）において、３つ目の積分器２３の入力は２つ目の積分器２２の入力にローカルフィードバック係数ｃ０を用いた演算を行う係数演算器１１１を介してフィードバックされている。また、５つ目の積分器２５の入力は４つ目の積分器２４の入力にローカルフィードバック係数ｃ１を用いた演算を行う係数演算器１１２を介してフィードバックされている。このΔΣ変調器１１０は、ローカルフィードバック系を設けることにより可聴帯域の特性を良くしている。
【０１１６】
以上に説明したように、各実施の形態及び変形例では、１ビットオーディオ信号のままＤＳＰ処理、例えばフィルタ処理、ミックス処理、アッテネート処理等を行う際に、一括処理を行うことで、一回の量子化ノイズしか発生しない。このため、従来と比較して十分に高いＳ／Ｎを保つことができ、より高音質を確保できる。
【０１１７】
また、従来のデジタル信号処理装置のように入力Ｘ０の低域成分と、入力Ｘ１を混合する際に、入力Ｘ０は再デルタシグマ変調器を通ことにより遅延を生じて混合される。これに対して、上記第１の実施の形態のデジタル信号処理装置１０では、ΔΣ変調器１１にて１回で再ΔΣ処理を行うので、遅延無しで混合できるという効果がある。
【０１１８】
上記実施の形態１及び実施の形態２では、ｎ次の積分部を用いた再ΔΣ変調器によりデジタル信号処理装置を構成すると説明したが、デジタル信号処理装置としては本発明のデジタル信号処理方法に基づいたプログラムを、ＣＤ−ＲＯＭ、ＨＤＤ、その他ディスク状記録媒体や、半導体記録媒体などに格納し、ワークステーション、パーソナルコンピュータなどのコンピュータにて実行することにより実現してもよい。
【０１１９】
以下、本発明のデジタル信号処理方法を記述する。すなわち、デジタル信号処理方法は、複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能と、上記少なくとも一つのフィルタ機能によって相互に異なる周波数特性とされた複数の信号を混合する混合機能を、複数の積分器を有して入力信号に積分処理を施す積分工程と、上記積分工程からの積分出力に量子化処理を施す量子化工程と、上記複数の入力信号に応じた複数系統のフィードフォワード係数を用いて上記複数の入力信号に演算処理を施し、上記積分工程に供給する複数のフィードフォワード演算工程と、上記量子化工程からの量子化出力にフィードバック係数を用いた演算処理を施し、上記積分工程にフィードバックする複数のフィードバック演算工程とにより、近似的に求めた上記複数系統のフィードフォワード係数、上記複数のフィードバック係数を用いて実行して、複数の入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力する。
【０１２０】
具体的に、デジタル信号処理方法は、上記複数の入力信号に相互に異なる周波数特性を持たせる少なくとも一つのフィルタ機能の伝達関数を算出する第１の伝達関数算出工程と、３次のノイズシェーパの伝達関数を算出する第２の伝達関数算出工程と、上記複数の入力信号の数に対応するシグマ工程により上記フィードフォワード係数に対応する近似的な係数を算出する第１の近似係数算出工程と、一つのデルタ工程により上記フィードバック係数に対応する近似的な係数を算出する第２の近似係数算出工程と、上記第１の近似係数算出工程により算出した第１の近似係数から上記フィードフォワード係数を算出するフィードフォワード係数算出工程と、上記第２の近似係数算出工程により算出した第２の近似係数から上記フィードバック係数を算出するフィードバック係数算出工程とを備える。また、さらにゲインをコントロールするゲインコントロール機能を実行する。
【０１２１】
以上に説明したデジタル信号処理方法を、処理手順毎に具体化したプログラムは、上述した各種記録媒体に格納できる。このプログラム記録媒体がコンピュータに装着されると、コンピュータは、中央演算処理部（ＣＰＵ）により、バスを介してプログラムの各ステップ（工程）を逐次ワークエリア（ＲＡＭなど）に取り出し、実行することによって、デジタル信号処理装置として動作する。
【図面の簡単な説明】
【０１２２】
【図１】第１の実施の形態のデジタル信号処理装置の構成と量子化ノイズレベルを示す図である。
【図２】２系統の入力のΔΣ変調器の具体例の構成図である。
【図３】シグマ部とデルタ部に展開した図である。
【図４】Ｘ０（ｚ−１）におけるシグマ部の入出力ブロック図である。
【図５】ｘ０４→ｙ０への構成を示すブロック図である。
【図６】ｘ０３→ｙ０への構成を示すブロック図である。
【図７】デルタ部の伝達関数Ｈｄを説明するための図である。
【図８】第２の実施の形態のデジタル信号処理装置の構成と量子化ノイズレベルを示す図である。
【図９】２系統の入力のΔΣ変調器の具体例を示す図である。
【図１０】ｎ系統入力の演算係数発生器を備えたΔΣ変調器の具体例を示す図である。
【図１１】ローカルフィードバック系を有するデルタシグマ変調器の構成図である。
【図１２】デジタル信号処理装置の従来例の構成と量子化ノイズレベルを示す図である。
【図１３】図１２に示したデジタル信号処理装置の各部に対応するデルタシグマ変調器の構成を示す図である。
【図１４】デジタル信号処理装置の従来例の構成と量子化ノイズレベルを示す図である。
【符号の説明】
【０１２３】
１０  デジタル信号処理装置、１１  再ΔΣ変調器、１２  ＬＰＦ、１３  ミキサ、１４  アッテネータ、２１〜２５  積分器、２６  量子化器、３９〜５０  フィードフォワード係数演算器、５６〜６０  フィードバック係数演算器
【図１】
2006086876.tif 000031
【図２】
2006086876.tif 000032
【図３】
2006086876.tif 000033
【図４】
2006086876.tif 000034
【図５】
2006086876.tif 000035
【図６】
2006086876.tif 000036
【図７】
2006086876.tif 000037
【図８】
2006086876.tif 000038
【図９】
2006086876.tif 000039
【図１０】
2006086876.tif 000040
【図１１】
2006086876.tif 000041
【図１２】
2006086876.tif 000042
【図１３】
2006086876.tif 000043
【図１４】
2006086876.tif 000044