(57)【要約】      （修正有）【課題】ゲート電極を定義するためのゲート電極エッチング工程の際にコントロールゲートにアンダーカットが形成されることを防止することが可能な不揮発性メモリ素子のゲート電極形成方法を提供する。【解決手段】トンネル酸化膜１１１、フローティングゲート用第１ポリシリコン膜１１３、誘電体膜１１４及びコントロールゲート用第２ポリシリコン膜１１５の形成された半導体基板を準備する段階と、メインエッチングガスにカーボン含有添加ガスを追加させた第１エッチング工程を行い、前記第２ポリシリコン膜、前記誘電体膜および前記第１ポリシリコン膜の一部をパターニングする段階と、前記添加ガスの供給を遮断した後、前記メインエッチングガスのみを用いた第２エッチング工程を行って、パターニングされずに残留した前記第１ポリシリコン膜と前記トンネル酸化膜をパターニングする段階とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
（ａ）トンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜及びコントロールゲート用第２ポリシリコン膜の形成された半導体基板を準備する段階と、
（ｂ）メインエッチングガスにカーボン含有添加ガスを追加させた第１エッチング工程を行い、前記第２ポリシリコン膜、前記誘電体膜および前記第１ポリシリコン膜の一部をパターニングする段階と、
（ｃ）前記添加ガスの供給を遮断した後、前記メインエッチングガスのみを用いた第２エッチング工程を行って、パターニングされずに残留した前記第１ポリシリコン膜と前記トンネル酸化膜をパターニングする段階とを含む不揮発性メモリ素子のゲート電極形成方法。
【請求項２】
前記メインエッチングガスはＣｌ２またはＨＢｒを使用することを特徴とする請求項１記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項３】
前記添加ガスは前記メインエッチングガスの０．５倍〜２倍供給されることを特徴とする請求項１記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項４】
前記添加ガスはＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ３Ｆ８、Ｃ５Ｆ８及びＣＨ３Ｆのいずれか一つであり、或いはこれらが少なくとも２以上混合された混合ガスであることを特徴とする請求項１または３記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項５】
前記（ｂ）段階で前記第１エッチング工程時に前記添加ガスのカーボンによってパターニングされて露出される前記第２ポリシリコン膜、前記誘電体膜および前記第１ポリシリコン膜の一部にはパッシベーション層が形成されることを特徴とする請求項１記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項６】
前記（ａ）段階で前記第２ポリシリコン膜上には金属シリサイド層がさらに形成される段階をさらに含むことを特徴とする請求項１記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項７】
前記（ｂ）段階の前に、前記金属シリサイド層はＣｌ２またはＳＦ６ガスを用いた第３エッチング工程によってエッチングされてパターニングされることを特徴とする請求項６記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項８】
前記第１〜第３エッチング工程は同一のエッチングチャンバー内で行われることを特徴とする請求項７記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項９】
前記（ａ）段階で金属シリサイド層上にはハードマスクが形成される段階をさらに含むことを特徴とする請求項６記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項１０】
前記ハードマスクは前記第１エッチング工程時にエッチングマスクとして機能することを特徴とする請求項６記載の不揮発性メモリ素子のゲート電極形成方法。
【請求項１１】
前記第１及び第２エッチング工程は同一のエッチングチャンバー内で行われることを特徴とする請求項１記載の不揮発性メモリ素子のゲート電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子のゲート電極形成方法に係り、特に、ゲート電極を定義するためのゲート電極エッチング工程時にコントロールゲートにアンダーカット(under cut)が形成されることを防止することが可能な不揮発性メモリ素子のゲート電極形成方法に関する。
【背景技術】
【０００２】
一般に、ＥＰＲＯＭ(ErasableProgrammable Read-Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable ProgrammableRead-Only Memory)及びＦＬＡＳＨなどの不揮発性メモリ素子(Non-Volatile Memory device、ＮＶＭ)は、２つの電極が積層されたゲート電極から構成される。通常、下層に配置された電極をフローティングゲートとし、上層に配置された電極をコントロールゲートとする。そして、フローティングゲートとコントロールゲートとの間には、プログラムされた電子がフローティングゲートに蓄えられるようにするため、ＩＰＯ(InterPoly Oxide)膜（以下、「誘電体膜」という）が介在される。
【０００３】
次に、このような構造を有する不揮発性メモリ素子のゲート電極形成方法を図４（ａ）、（ｂ）を参照して説明する。図４（ａ）、（ｂ）はフラッシュメモリ素子のゲート電極を示す断面図である。
【０００４】
図４（ａ）、（ｂ）に示すように、半導体基板１０上にトンネル酸化膜１１、フローティングゲート１２、誘電体膜１３、コントロールゲート１４、タングステンシリサイド層１５及びハードマスク１６を順次蒸着する。その後、ゲート電極パターン用マスクを用いたエッチング工程を行ってハードマスク１６を優先的にパターニングした後、ゲート電極パターン用マスクを除去する。その次、パターニングされたハードマスク１６をエッチングマスクとして用いたエッチング工程を行ってタングステンシリサイド層１５、コントロールゲート１４、誘電体膜１３、フローティングゲート１２及びトンネル酸化膜１１を順次パターニングする。
【０００５】
ところが、ゲート電極パターニング工程でコントロールゲート１４がパターニングされた後、誘電体膜１３とフローティングゲート１２のパターニング時にコントロールゲート１４にアンダーカット（図４（ｂ）の「Ａ」参照）が発生する。このように、コントロールゲート１４にアンダーカットが発生する理由は、誘電体膜１３及びフローティングゲート１２をパターニングするとき、コントロールゲート１４の側壁がエッチングガスによって損傷するためである。このようにコントロールゲート１４にアンダーカットが発生すると、ゲート電極の臨界寸法の比(Critical Dimension ratio、Ｃ／Ｂ)が減少する。
【０００６】
これにより、ゲート電極をパターニングした後、損傷部位を補償するために行われるゲート電極酸化工程の際に誘電体膜１３にスマイリング(smiling)現象が激しく発生して誘電体膜１３の厚さが増加する現象が起こる。ここで、ゲート電極の臨界寸法の比は、コントロールゲートの臨界寸法Ｃとフローティングゲートの臨界寸法Ｂとの比である。よって、素子特性上、プログラム速度が遅くなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ゲート電極を定義するためのゲート電極エッチング工程の際にコントロールゲートにアンダーカットが形成されることを防止することが可能な不揮発性メモリ素子のゲート電極形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のある観点によれば、トンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜及びコントロールゲート用第２ポリシリコン膜の形成された半導体基板を準備する段階と、メインエッチングガスにカーボン含有添加ガスを追加させた第１エッチング工程を行い、前記第２ポリシリコン膜、前記誘電体膜および前記第１ポリシリコン膜の一部をパターニングする段階と、前記添加ガスの供給を遮断した後、前記メインエッチングガスのみを用いた第２エッチング工程を行って、パターニングされずに残留した前記第１ポリシリコン膜と前記トンネル酸化膜をパターニングする段階とを含む、不揮発性メモリ素子のゲート電極形成方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲート電極を定義するためのゲート電極エッチング工程の際に選択的にカーボン含有添加ガスを追加させてエッチング工程を行うことにより、フローティングゲートエッチング進行時にコントロールゲートの側壁部位にアンダーカットが形成されることを防止して、垂直なプロファイルを有するゲート電極を形成することができる。これにより、後続の酸化工程後にもゲート電極の臨界寸法の比を９０％以上維持することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、本発明に係る好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形態で変形できる。但し、本実施例は、本発明の開示を完全にし、当該分野で通常の知識を有する者に本発明を十分理解させるために提供される。
【００１１】
図１（ａ）は本発明の好適な実施例に係る不揮発性メモリ素子のゲート電極形成方法を説明するために示した回路図、図１（ｂ）は平面図、図２（ａ）は図１（ｂ）に示したＡ−Ａ線に沿った断面図、図２（ｂ）、（ｃ）、図３（ａ）、（ｂ）、（ｃ）は図１（ｂ）に示したＢ−Ｂ線に沿った断面図である。ここでは、一例として説明の便宜のためにＮＡＮＤフラッシュメモリ素子を示した。そして、説明される参照符号のうち、同一の参照符号は同一の機能を行う同一の構成要素である。
【００１２】
図１〜図２（ｂ）を参照すると、前処理洗浄工程によって洗浄された半導体基板１１０が提供される。前記前処理洗浄工程は、ＤＨＦ(Diluted HF)で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で行うか、あるいはＢＯＥ(BufferOxide Etchant)で洗浄した後、ＳＣ−１で順次行う。
【００１３】
その後、半導体基板１１０上にはスクリーン酸化膜（図示せず）が形成される。前記スクリーン酸化膜は、後続の工程で行われるウェルイオン注入工程またはしきい値電圧イオン注入工程の際に半導体基板１１０の界面(surface)が損傷することを防止するためである。ここで、ウェルイオン注入工程は半導体基板１１０にウェル領域を形成するために行われ、しきい値電圧イオン注入工程はしきい値電圧を調節するために行われる。
【００１４】
その次、ウェルイオン注入工程としきい値電圧イオン注入工程が行われる。これにより、半導体基板１１０にはウェル領域（図示せず）が形成される。ここで、ウェル領域はトリプル(triple)構造で形成できる。
【００１５】
次いで、半導体基板１１０上にはトンネル酸化膜１１１が形成される。ここで、トンネル酸化膜１１１はウェット酸化工程で７５０℃〜８００℃の温度範囲内で純粋酸化膜を形成した後、この純粋酸化膜に対して９００℃〜９１０℃の温度範囲内でＮ２ガスを用いたアニール工程を２０分〜３０分間行って形成する。このように、純粋酸化膜を形成した後、この純粋酸化膜に対してＮ２ガスを用いたアニール工程を行う理由は、トンネル酸化膜１１１と半導体基板１１０の界面間の欠陥密度を最小化させるためである。
【００１６】
その後、ＳＡＳＴＩ(Self Aligned Shallow Trench Isolation)工程で素子分離膜１１２を形成するために、トンネル酸化膜１１１上にはポリシリコン膜（図示せず）（以下、「第１ポリシリコン膜」という）を蒸着する。勿論、本発明の好適な実施例では、ＳＡＳＴＩ工程の代わりにＳＴＩ工程によって素子分離膜１１２を形成することもできる。一方、第１ポリシリコン膜は、酸化抵抗性の低いアンドーフト非晶質シリコン膜で蒸着し、或いはドーピング濃度の低い低濃度ドーフト非晶質シリコン膜で蒸着することができる。
【００１７】
その次、第１ポリシリコン膜上には、窒化膜系列のキャッピング層（図示せず）を蒸着する。この際、キャッピング層は後続のＣＭＰ(Chemical Mechanical Polishing)工程時にリセスされる度合いを考慮して十分厚く蒸着することが好ましい。このようなキャッピング層は後続のＣＭＰ工程時に第１ポリシリコン膜を保護する機能を行う。
【００１８】
その後、フォトリソグラフィ(photolithography)工程によってキャッピング層、第１ポリシリコン膜、トンネル酸化膜１１１及び半導体基板１１０の一部をエッチングしてトレンチ（図示せず）を形成する。これにより、フィールド(filed)領域と活性(active)領域が定義される。
【００１９】
その次、トレンチの形成された全体構造の上部面に対して酸化工程を行ってトレンチ、トンネル酸化膜１１１及び第１ポリシリコン膜の内側面にウォール酸化膜（図示せず）を形成することもできる。前記酸化工程は第１ポリシリコン膜の再結晶化を防止するために８００℃〜９００℃の温度範囲内で行うことができ、モニタリングウェーハターゲット(monitoring wafer target)を基準として３０Å〜１００Åの厚さに形成することができる。このように酸化工程を行う理由は、トレンチを形成するためのエッチング工程の際にトレンチの内側壁が損傷するおそれがあるが、このような損傷部位を補償するためである。なお、トレンチの上部／底部コーナー部位のプロファイル(profile)をラウンディング処理し且つ活性領域の臨界寸法を減少させるためである。
【００２０】
その後、トレンチがギャップフィリング(gap filling)されるようにトレンチが形成された全体構造の上部には素子分離膜用絶縁膜を蒸着する。ここで、素子分離膜用絶縁膜は、ＨＤＰ(HighDensity Plasma)酸化膜が使用される。ＨＤＰ酸化膜はトレンチのギャップフィリング特性に優れる。
【００２１】
その次、キャッピング層をエッチング停止層として用いたＣＭＰ工程によってＨＤＰ酸化膜を含んだ全体構造の上部を平坦化する。次に、キャッピング層はリン酸（Ｈ３ＰＯ４）を用いたエッチング工程によって除去する。
【００２２】
その後、キャッピング層の除去された全体構造の上部には、フローティングゲート用ポリシリコン膜１１３（以下、「第２ポリシリコン膜」という（請求項１に記載した「フローティングゲート用第１ポリシリコン膜」））を蒸着する。ここで、第２ポリシリコン膜１１３は、酸化抵抗性の低いアンドープト非晶質シリコン膜で蒸着し、或いはドーピング濃度の低い低濃度ドープト非晶質シリコン膜で蒸着することができる。ここで、アンドープト非晶質シリコン膜はＬＰＣＶＤ(Low Pressure Chemial Vapor Deposition)方式でＳｉＨ４ガスを用いて４８０℃〜５５０℃の温度範囲内で０．１ｔｏｒｒ〜０．３ｔｏｒｒの低い圧力によって１０００Å〜３０００Åの厚さに蒸着することができる。ドープト非晶質シリコン膜はＬＰＣＶＤ法でＳｉ２Ｈ６とＰＨ３ガスを用いて４８０℃〜５５０℃の温度範囲内で０．１ｔｏｒｒ〜０．３ｔｏｒｒの低い圧力で１０００Å〜３０００Åの厚さに蒸着することができる。
【００２３】
その後、フォトリソグラフィ工程を用いたエッチング工程によって第２ポリシリコン膜１１３はパターニングする。これにより、第２ポリシリコン膜１１３は素子分離膜１１２を境界として分離される。一方、前記フォトレジスト工程の前に第２ポリシリコン膜１１３上には反射防止膜（図示せず）が蒸着できる。反射防止膜はフォトリソグラフィ工程時に光が反射されることを防止する。
【００２４】
次に、パターニングされた第２ポリシリコン膜１１３を含む全体構造の上部には、段差に沿って誘電体膜１１４を蒸着する。ここで、誘電体膜１１４は酸化膜／窒化膜／酸化膜（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）から構成できる。前記酸化膜は耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ(Dichloro Silane；ＳｉＨ２Ｃｌ２)とＮ２Ｏガスをソースとする高温酸化膜(hottemperature oxide)で蒸着することができる。この際、前記酸化膜の蒸着条件は６００℃〜７００℃の温度雰囲気で半導体基板１１０をローディングして０．１ｔｏｒｒ〜３ｔｏｒｒの低い圧力と８１０℃〜８５０℃程度の温度下でステップカバレージ(stepcoverage)の良い工程条件によってＣＶＤ(Chemical Vapor Deposition)、ＰＥＣＶＤ(Plasma Enhanced CVD)またはＡＰＣＶＤ(AtmosphericPressure CVD)法を用いて蒸着することができる。一方、窒化膜はＤＣＳとＮＨ３ガスを用いて１ｔｏｒｒ〜３ｔｏｒｒの低い圧力と６５０℃〜８００℃程度の温度下でステップカバレージに優れたＣＶＤ、ＰＥＣＶＤまたはＡＰＣＶＤ方式で蒸着することができる。
【００２５】
その後、誘電体膜１１４上にコントロールゲート用ポリシリコン膜１１５（以下、「第３ポリシリコン膜」という（請求項１に記載した「コントロールゲート用第２ポリシリコン膜」））を蒸着する。ここで、第３ポリシリコン膜１１５は第２ポリシリコン膜１１３と同一の方法で形成できる。ところが、その厚さは素子のスペック(spec)に応じて適切に変更させることができる。
【００２６】
次いで、第３ポリシリコン膜１１５上に金属シリサイド層１１６を形成する。ここで、金属シリサイド層１１６は第３ポリシリコン膜１１５の抵抗を低める機能をする。このような金属シリサイド１１６はタングステン、チタニウム及びニッケルなどと金属のうちいずれか一つで形成される。その形成方法は第３ポリシリコン膜１１５上に金属層を蒸着した後、少なくとも１回の熱処理工程を行う工程から構成される。
【００２７】
その次、金属シリサイド層１１６上にハードマスク１１７を蒸着することができる。ここで、ハードマスク１１７は窒化膜(Low Pressure-nitrideまたはPlasma Enhanced-nitride)または酸化窒化膜で形成し、或いはＰＥ−ＴＥＯＳ(PlasmaEnhanced Tetra Ethyl Ortho Silicate)、ＬＰ−ＴＥＯＳ(Low Pressure TEOS)、ＨＴＯ(High TemperatureOxide)またはＵＳＧ(Undoped Silicate Glass)酸化膜で形成することもできる。
【００２８】
一方、図１（ａ）、（ｂ）で説明されていないＭＣ１〜ＭＣ３はメモリセルである。
【００２９】
次に、ゲート電極形成方法を説明するに際して、説明の便宜上、図１（ｂ）に示すようにＢ−Ｂ線に沿った断面図を参照して以後の工程を説明する。そして、下記要素の厚さは適切に変更できる。
【００３０】
図２（ｃ）を参照すると、ハードマスク１１７の上部にフォトレジストパターン１１８を形成する。ここで、フォトレジストパターン１１８は、ハードマスク１１７上にフォトレジストを塗布した後、ゲート電極を定義するためのフォトマスクを用いた露光及び現像工程によって形成する。
【００３１】
その後、フォトレジストパターン１１８を用いたエッチング工程を行ってハードマスク１１７をパターニングする。次いで、フォトレジストパターン１１８はストリップ工程によって除去する。
【００３２】
図３（ａ）を参照すると、パターニングされたハードマスク１１７をエッチングマスクとして用いたエッチング工程によって金属シリサイド層１１６をパターニングする。この際、前記エッチング工程は、Ｃｌ２とＯ２の混合ガスを使用し、或いはＳＦ６ガスを使用し、或いはこれらが混合された混合ガスを使用する。
【００３３】
図３（ｂ）を参照すると、メインエッチングガスにカーボン含有添加ガスを追加させて行われるエッチング工程によって第３ポリシリコン膜１１５、誘電体膜１１４及び第２ポリシリコン膜１１３の一部をパターニングする。この際、前記エッチング工程は、第２ポリシリコン膜１１３の上部の一部までパターニングされるようにエッチングターゲットを設定する。一方、前記カーボン含有添加ガスはＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ３Ｆ８、Ｃ５Ｆ８及びＣＨ３Ｆのいずれか一つであり、或いはこれらの少なくとも２つ以上混合された混合ガスである。そして、前記エッチング工程時、前記カーボン含有添加ガスはメインエッチングガスＣｌ２またはＨＢｒの比の０．５〜２倍程度使用される。
【００３４】
例えば、第３ポリシリコン膜１１５のパターニング工程は、金属シリサイド層１１６をパターニングするために使用されたエッチングチャンバーの内部に供給されるＳＦ６ガスを遮断させ、ＳＦ６ガスの代わりにＨＢｒガスを供給すると同時に、カーボン含有添加ガスを供給させて行う。ここで、ＳＦ６ガスの代わりにＨＢｒガスを使用する理由は、ポリシリコン膜のプロファイルがＳＦ６ガスに比べてＨＢｒガスを使用する場合、安定的に形成されるためである。勿論、第３ポリシリコン膜１１５をエッチングするためのエッチング工程の際にメインエッチングガスとしてＣｌ２ガスのみを使用することもできる。しかし、ポリシリコン膜のプロファイル側面を考慮するとき、ＨＢｒガスまたはＣｌ２ガスとＨＢｒガスが混合されたガスを使用することが好ましい。
【００３５】
一方、第３ポリシリコン膜１１５をエッチングするためのエッチング工程の際に、第３ポリシリコン膜１１５はメインエッチングガスによってエッチングしてパターニングする。しかし、第３ポリシリコン膜１１５のエッチング過程でカーボン含有添加ガスのカーボンが第３ポリシリコン膜１１５の側壁に浸透し、第３ポリシリコン膜１１５、誘電体膜１１４及び第２ポリシリコン膜１１３の一部（実際には第３ポリシリコン膜のエッチング工程時に露出される部位）の側壁にはパッシベーション層１１９が形成される。このパッシベーション層１１９は、メインガスによる第３ポリシリコン膜１１５のエッチング率を減少させる。これにより、誘電体膜１１４と第２ポリシリコン膜１１３のエッチング時にこのパッシベーション層１１９が緩衝作用をして第３ポリシリコン膜１１５にアンダーカットが発生することを防止する。また、第３ポリシリコン膜１１５をエッチングするためのエッチング工程の際にエッチングターゲットを第２ポリシリコン膜１１３の上部の一部まで含ませることにより、第３ポリシリコン膜１１５に発生するアンダーカット減少を抑制することができる。したがって、垂直なプロファイルを(vertical profile)有する第３ポリシリコン膜１１５を形成することができる。
【００３６】
図３（ｃ）を参照すると、エッチングチャンバーの内部に供給されるカーボン含有添加ガスを遮断させた後、メインエッチングガスのみを用いたエッチング工程によって第２ポリシリコン膜１１３及びトンネル酸化膜１１１をパターニングする。これにより、半導体基板１１０の一部が露出される。第２ポリシリコン膜１１３のエッチング工程の際に、カーボン含有添加ガスを遮断させることにより、それ以上パッシベーション層１１９は形成されず、そのまま第２ポリシリコン膜１１３とトンネル酸化膜１１１のみパターニングされる。したがって、金属シリサイド層１１６、第３ポリシリコン膜１１５、誘電体膜１１４、第２ポリシリコン膜１１３及びトンネル酸化膜１１１からなるゲート電極が定義される。
【００３７】
一方、図３（ｂ）で形成されたパッシベーション層１１９は、後続の酸化工程によって除去される。前記酸化工程の際に供給されるＯ２とパッシベーション層１１９に含まれたカーボンとが反応してカーボンは除去される。ここで、前記酸化工程はゲート電極パターニングの際に損傷する部位を補償するために行われる工程であって、Ｏ２雰囲気でゲート電極の側壁に対して行われる。
【００３８】
以上説明した本発明の技術的思想は好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できよう。
【産業上の利用可能性】
【００３９】
本発明に係る不揮発性メモリ素子のゲート電極形成方法では、ゲート電極を定義するためのゲート電極エッチング工程時にコントロールゲートにアンダーカットが形成されることを防止することが可能であり、産業上有用である。
【図面の簡単な説明】
【００４０】
【図１】（ａ）は本発明の好適な実施例に係る不揮発性メモリ素子のゲート電極形成方法を説明するために示した回路図である。（ｂ）は不揮発性メモリ素子の平面図である。
【図２】（ａ）は図１（ｂ）に示したＡ−Ａ線に沿った断面図である。（ｂ）、（ｃ）は図１（ｂ）に示したＢ−Ｂ線に沿った断面図である。
【図３】（ａ）、（ｂ）、（ｃ）は図１（ｂ）に示したＢ−Ｂ線に沿った断面図である。
【図４】（ａ）、（ｂ）は従来の技術に係る不揮発性メモリ素子のゲート電極形成方法を説明するために示した断面図である。
【符号の説明】
【００４１】
１１０    半導体基板
１１１    トンネル酸化膜
１１３    第２ポリシリコン膜
１１４    誘電体膜
１１５    第３ポリシリコン膜
１１６    金属シリサイド層
１１７    ハードマスク
【図１】
2006086486.tif 000003
【図２】
2006086486.tif 000004
【図３】
2006086486.tif 000005
【図４】
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