(57)【要約】      （修正有）【課題】半導体集積回路の量産時の検査コストを低減できると共に回路設計の際の煩雑さを低減できる半導体集積回路およびその遅延検査方法を提供する。【解決手段】半導体集積回路は、半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数に切換えて動作させることも可能な第２領域と、前記半導体チップ上に設けられて前記第１電圧で動作するとともに、前記第２領域を動作させる周波数で動作し、前記第１領域と第２領域間で送られる信号を送受する第３領域とを有し、前記第３領域は、前記第１領域と前記第３領域との間で生ずる第１遅延と前記第２領域と前記第３領域との間で生ずる第２の遅延とをそれぞれ解析可能な遅延解析端点を備える。【選択図】図１
2006313893.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、
前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数に切換えて動作させることも可能な第２領域と、
前記半導体チップ上に設けられて前記第１電圧で動作すると共に前記第２領域を動作させる周波数で動作し、前記第１領域と第２領域間で送られる信号を送受する第３領域と、
を有し、
前記第３領域は、前記第１領域と前記第３領域との間で生ずる第１遅延と前記第２領域と前記第３領域との間で生ずる第２の遅延とをそれぞれ解析可能な遅延解析端点を備えることを特徴とする半導体集積回路。
【請求項２】
前記遅延解析端点は、前記第１領域から前記第２領域への信号経路を中継する第１記憶素子と、前記第２領域から前記第１領域への信号経路を通計する第２記憶素子と、の少なくとも一方を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１領域は、当該第１領域から前記第３領域へと出力する信号を記憶する第３記憶素子と、前記第３領域から当該第１領域に入力された信号を記憶する第４記憶素子とを備え、前記第２領域は、前記第３領域から当該第２領域に入力された信号を記憶する第５記憶素子と、当該第２領域から前記第３領域へと出力する信号を記憶する第６記憶素子とを備えると共に、
前記第３記憶素子と第１記憶素子の間および前記第２記憶素子と第４記憶素子の間に設けられて前記第１領域および前記第３領域間で送受される入出力信号を組み合わせる第１組合せ回路と、前記第１記憶素子と第５記憶素子の間および前記第６記憶素子と第２記憶素子の間に設けられて前記第２領域および前記第３領域間で送受される入出力信号を組み合わせる第２組合せ回路とをさらに備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第２組合せ回路は、前記第１電圧領域と電圧切換え可能な前記第２領域の境界に、前記第１電圧領域から前記第２領域へ伝達される信号線を中継して、前記第１電圧から第２領域の現在電圧に変換する素子と、前記第２領域から前記第１電圧領域へ伝達される信号線を中継して、前記第２領域の現在の電圧から前記第１電圧に変換する素子とのグループによる電圧シフタを備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数に切換えて動作させることも可能な第２領域とを備える半導体集積回路に適用され、前記方法は、
前記半導体チップ上に設けられて、前記第１電圧で動作すると共に前記第２領域を動作させる周波数で動作し、前記第１領域と前記第２領域間で送られる信号を送受する第３領域を予め設け、
前記第３領域に、前記第１領域と前記第３領域との間で生ずる第１遅延と前記第２領域と前記第３領域との間で生ずる第２の遅延とをそれぞれ解析可能な遅延解析端点を予め設け、
前記遅延解析端点を用いて前記第１遅延および前記第２遅延を検出し、
遅延検査することを特徴とする半導体集積回路の遅延検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその遅延検査方法に関し、特に、一定のクロック周波数（以下、単に周波数とする）および電圧で動作する領域と異なる周波数および電圧を切り換えて動作可能な領域とを有する回路の遅延の検査を容易にする半導体集積回路およびその遅延検査方法に関する。
【背景技術】
【０００２】
近年、１つの半導体チップ上に形成された半導体集積回路の内部を複数の電源電圧、周波数領域に分割し、演算負荷の低い領域の周波数を下げて、さらに電圧も低下させる構成の集積回路が提案されている。すなわち、この集積回路は、種々の機能を有する内部回路が形成されたそれぞれの領域が一定の周波数と一定の電圧で動作する第１領域と、周波数と電圧を切り換えて異なる周波数と動作電圧とで機能することができる第２領域と、を備えている。
【０００３】
図９に示すように、従来の半導体集積回路１は、高周波数高電圧で動作する領域（第１領域）としてのＡ領域２と、高周波数高電圧でもこれよりも低い周波数電圧でも動作可能な周波数電圧切り換え領域（第２領域）としてのＢ領域３と、を備えている。この半導体集積回路１においては、Ｂ領域３の負荷が重い場合は、Ａ領域２と同じ周波数電圧でＢ領域３を駆動し、Ｂ領域３の負荷が軽い場合は、Ｂ領域３の周波数を低下させ、さらに電圧も下げて駆動することにより、消費電力を下げるようにしていた。したがって、従来は電源の領域と周波数の領域が、図９に示すように、区別されない境界により切り分けられていた。
【０００４】
従来の半導体集積回路の具体的な回路構成としては、図１０に示すように、高電圧の電源領域１でかつ高周波数の周波数領域１のＡ領域２に設けられたレジスタＲ３，Ｒ４と、高電圧と低電圧との間で切り換え可能な電源領域２でかつ高周波数と低周波数との間で切り換え可能な周波数領域２のＢ領域３に設けられたレジスタＲ５，Ｒ６との間に組合せ回路１２が設けられ、この組合せ回路１２には高電圧を低電圧に変換させると共に低電圧を高電圧に変換する電圧シフタ１３が設けられている。
【０００５】
半導体集積回路の出荷時の遅延故障テストとしては、スキャン手法を用いた遅延テストと、スキャン手法を用いない実環境遅延テストとがある。遅延テストは以下のように行なう。検査者は、検査を行なう遅延に対応した周波数で半導体集積回路を動作させつつ、半導体集積回路へデジタル信号を送る。それと同時に、検査者は半導体集積回路から出力されるデジタル信号を観測し、半導体集積回路からの信号が所定のパターンでなかった場合は、半導体集積回路内で信号が通過した場所のどこかに遅延不良があったものとして、当該半導体集積回路を不良品とする。スキャン手法を用いた遅延テストは、信号の伝播経路を特定しやすいため、不良箇所の推定が容易という利点がある。ただし、スキャン手法を適用する範囲の回路は周波数が一致している必要がある。スキャン手法を用いない実環境遅延テストは信号の伝播経路が特定しづらいため、半導体集積回路からの信号が所定のパターンでなかった場合の不良箇所の推定が困難である。上記従来の半導体集積回路の出荷時テスト（遅延テスト）を実行する際に、遅延区間の端点であるＡ領域２側のレジスタＲ３，Ｒ４と、Ｂ領域３側のレジスタＲ５，Ｒ６との間の遅延テストを行なう必要がある。Ａ領域２およびＢ領域３の両方が同一の周波数で駆動される場合を想定したテストは、周波数および電圧の切換を行なわない通常の半導体集積回路のテストと同じ手法により行なうことができる。
【０００６】
しかしながら、Ｂ領域３の周波数および電圧を切り換えてＡ領域２とＢ領域３とを異なる周波数および異なる電圧で駆動する場合を想定したテストは、Ａ，Ｂ両領域２，３を跨ぐ経路については、出荷時検査の観点からは異なる周波数および異なる電圧の組合せに対する遅延検査を実施する必要があり、設計の観点からは異なる周波数と異なる電圧との組合せに基づく使用に耐え得る回路設計を行なう必要がある。
【特許文献１】特開平５−１５２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来の半導体集積回路は、第１領域および第２領域が異なる周波数と異なる電源電圧で駆動されているときに、周波数および電源電圧領域をまたぐ信号経路の遅延検査のために異なる検査ベクトルが必要となり、量産時の出荷時検査に要する時間や手間が増加してコスト高になるという問題があった。また、上記構成の従来の半導体集積回路を設計する際にも異なる周波数と異なる電圧との組合せに基づく使用に耐え得る回路設計を行なわなければならないという問題があった。
【０００８】
本発明は上記問題に鑑みてなされたものであり、半導体集積回路を量産する際の出荷時検査コストを低減できる半導体集積回路およびその遅延検査方法を提供することを目的とする。また、回路設計の際の煩雑さを低減できる半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の基本構成に係る半導体集積回路は、半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数に切換えて動作させることも可能な第２領域と、前記半導体チップ上に設けられて前記第１電圧で動作すると共に前記第２領域を動作させる周波数で動作し前記第１領域と第２領域間で送られる信号を送受する第３領域と、を有し、前記第３領域は、前記第１領域と前記第３領域との間で生ずる第１遅延と前記第２領域と前記第３領域との間で生ずる第２の遅延とをそれぞれ解析可能な遅延解析端点を備えることを特徴とする。
【００１０】
また、本発明の基本構成に係る半導体集積回路の遅延検査方法は、半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数に切換えて動作させることも可能な第２領域とを備える半導体集積回路の遅延検査方法であって、前記半導体チップ上に設けられて、前記第１電圧で動作すると共に前記第２領域を動作させる周波数で動作し、前記第１領域と前記第２領域間で送られる信号を送受する第３領域を予め設け、前記第３領域に、前記第１領域と前記第３領域との間で生ずる第１遅延と前記第２領域と前記第３領域との間で生ずる第２の遅延とをそれぞれ解析可能な遅延解析端点を予め設け、前記遅延解析端点を用いて前記第１遅延および前記第２遅延を検出し、遅延検査することを特徴とする。
【発明の効果】
【００１１】
上記構成を備える半導体集積回路およびその遅延検査方法によれば、半導体集積回路を良妻する際の出荷時検査コストを低減することができる。また、回路設計の手法として応用することにより回路設計の煩雑さを除去して設計コストも低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照しながら、本出願に係る半導体集積回路およびその遅延検査方法の実施形態について詳細に説明する。図９および図１０で用いた参照符号と同一の符号を付した構成要素は、従来と同一もしくは相当する構成要素である。
【００１３】
［第１実施形態］
図１は、第１実施形態に係る半導体集積回路を示す構成図である。図１において、半導体集積回路１は、半導体チップ上に設けられて所定の第１電圧（高電圧）および第１周波数（高周波数）で動作する第１領域としてのＡ領域２と、同一の半導体チップ上に設けられて第１電圧および第１周波数よりもそれぞれ低い第２電圧（低電圧）および第２周波数（低周波数）で動作すると共に第１電圧（高電圧）および第１周波数（高周波数）でも動作可能な第２領域としてのＢ領域３と、第１領域と前記第２領域との間に設けられて前記第１電圧（高電圧）で動作すると前記第２領域を動作させる周波数で動作する中間的な領域である第３領域としてのＣ領域４と、前記第３領域としてのＣ領域４に設けられて、Ａ領域２とＢ領域３との間を送られる信号経路の途中であると共にＡ領域２とＣ領域４との間で生ずる第１遅延とＢ領域３とＣ領域４との間で生ずる第２遅延とをそれぞれ解析可能である遅延解析端点４Ａと、を備えている。
【００１４】
第１実施形態に係る半導体集積回路１は、図９に示す従来例に対して、周波数電圧一定領域であるＡ領域２と周波数電圧切り換えるＢ領域３との間に、電圧は一定で周波数のみ切り換えるＣ領域４を配置し、以下の手法により接続している。Ａ領域２とＣ領域４は等しく高電圧であり、Ｃ領域４は常に高周波数であるＡ領域２と等しい第１周波数かまたはより低い第２周波数であり、かつ、Ｃ領域４とＡ領域２の周波数は、Ｃ領域４の周波数の切換えの前後において同期する。
【００１５】
Ｂ領域３の電圧は、Ｃ領域４と等しい第１電圧あるいはより低い第２電圧である。Ｃ領域４とＢ領域３の周波数は共に切り換え可能であり、Ｂ領域３の電圧の切り換え前後においても同期する。Ｃ領域４とＢ領域３が共に第１電圧のとき、Ｃ領域４とＢ領域３はＡ領域２と同じ第１周波数である。一方、Ｂ領域３が第２電圧のとき、Ｃ領域４とＢ領域３は共にＡ領域２より低い第２低周波数である。このとき、Ｃ領域４をより低い第２周波数にすることにより、より低い消費電力が実現される。
【００１６】
Ａ領域２からＢ領域３へ送られる信号、あるいはＢ領域３からＡ領域２へ送られる信号は、一旦Ｃ領域４に存在する遅延解析端点４Ａを経由するように信号線を配置する。遅延解析端点４Ａを利用することにより、従来例では周波数領域と電源電圧領域とを同時にまたぐ信号経路を設計検査する必要があった部分を、周波数領域をまたぐ信号経路と電源電圧をまたぐ信号経路の２つの信号経路に区別して設計解析することが可能となる。
【００１７】
なお、便宜的に、第１電圧を高電圧とし、第２電圧を低電圧とする。また、第１周波数を高周波数とし、第２周波数を低周波数とする。図１における遅延解析端点の具体的な構成例は、次の第２実施形態に示されている。
【００１８】
［第２実施形態］
図２は第２実施形態にかかる半導体集積回路を示しており、図１に示した半導体集積回路１に、各領域における遅延解析端点として、フリップフロップもしくはラッチと呼ばれる記憶素子である、第１，第２，第３，第４，第５，第６レジスタＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６を備える。Ｃ領域４においては、第１，第２レジスタＲ１，Ｒ２が遅延解析端点４Ａとなっている。
【００１９】
図２において、Ａ領域２とＣ領域４との間には、第１組合せ回路１１が設けられ、Ｂ領域３とＣ領域４との間には、第２組合せ回路１２が設けられ、信号はそれぞれの組合せ回路を介してそれぞれの領域に入出力される。Ａ領域２の第３，第４レジスタＲ３，Ｒ４およびＣ領域４の第１，第２レジスタＲ１，Ｒ２の間は第１遅延区間であり、Ｂ領域３の第５，第６レジスタＲ５，Ｒ６およびＣ領域４の第１，第２レジスタＲ１，Ｒ２の間は第２遅延区間である。
【００２０】
この設計手法においては、Ａ領域２およびＢ領域３のレジスタの入出力を直接組み合わせる回路は設けられておらず、信号の経路においては必ずＣ領域４のレジスタを経由するように構成されている。図２における電圧シフタ１３は、高電圧のＣ領域４の電圧信号をＢ領域３の電圧信号に変換すると共に、その逆変換を行なう複数の素子の集合を一括して表現するものである。
【００２１】
このような設計手法の場合、Ａ領域２およびＣ領域４間の第１遅延区間は、Ａ領域２およびＣ領域４が常に高電圧により動作しているために、高電圧に対する遅延検査を実行するだけでよいので、周波数と電圧の組み合わせに対するテストが必要な従来例に比べて出荷時検査コストを低減できる。また、回路設計者は、異なる周波数の接続の問題のみ考慮して当該経路の回路設計を行なえばよいので、より容易な回路設計を実現できる。
【００２２】
また、Ｂ領域３およびＣ領域４間の第２遅延区間は、Ｂ領域３およびＣ領域４を同一の低周波数で動作させ、異なる電圧の組み合わせを考慮した検査を実行すればよく、Ａ領域２およびＢ領域３が高低で異なる周波数と異なる電圧の組み合わせを考慮したテストが必要な従来例に比べて出荷時検査コストを低減できる。また、回路設計者は、Ｂ領域３およびＣ領域４が低周波数の場合における異なる電圧の接続の問題のみ考慮して当該経路の回路設計を行なえばよいので、より容易な回路設計を実現できる。
【００２３】
すなわち、第２実施形態は、高電圧・高周波数の第１領域（Ａ領域２）と、電圧・周波数ともに切換える第２領域（Ｂ領域３）との間に、高電圧でかつ高低周波数切換える第３領域（Ｃ領域４）を設けると共に、この第３領域（Ｃ領域４）に遅延解析端点４Ａとしての第１，第２レジスタＲ１，Ｒ２を設けるようにしたので、電圧レベルが高電圧で一定なＡ領域２とＣ領域４の間の遅延検査は高電圧に対する遅延検査を実行するだけで良い。また、Ｂ領域３およびＣ領域４は、位相を含めて常により低い側の同一周波数であるため、Ｂ領域３およびＣ領域４が同一の低周波数で、高／低の異なる電圧の組み合わせを考慮した遅延検査を実行すれば良い。
【００２４】
［第３実施形態］
第３実施形態は、図３に示すように、バスなどのインタフェース回路として用いられ、Ｂ領域３に設けられた周波数切換え端子に、Ｃ領域４に設けられた高電圧で高低切換え周波数領域のレジスタを配置する構成を備えている。図３は、Ｂ領域３とＣ領域４との境界部分に組合せ回路１２を設けると共に、電圧シフタ１３を含む場合を示している。この出願のアスペクトは、Ｃ領域４に双方向に多数のレジスタを含むものであるため、この第３実施形態においてはＣ領域４に入出力用のレジスタを例示的に２対記載しているが、この出願のアスペクトに限定されず、所望によりさらに多くの入出力用のレジスタを備えるようにしても良い。
【００２５】
詳細な構成としては、Ｃ領域４には、第１，第２，第７，第８レジスタＲ１，Ｒ２，Ｒ７，Ｒ８が設けられ、Ａ領域２には、第３，第４，第９，第１０レジスタＲ３，Ｒ４，Ｒ９，Ｒ１０が設けられ、Ｃ領域４に設けられたレジスタとＡ領域２に設けられたレジスタとの間の第１遅延区間には第１組合せ回路１１が設けられ、Ｂ領域３の信号出力端子５，７と信号入力端子６，８とＣ領域４のレジスタとの間には第２組合せ回路１２と電圧シフタ１３とが設けられている。一般的には、上述した理由によりＡ領域２およびＣ領域４の各領域にはさらに多数のレジスタが配置されている。
【００２６】
この第３実施形態によれば、Ｂ領域３の信号入出力端子５〜８に、同期式設計の任意の回路、例えば他者が設計した単一周波数で単一電源を前提とした演算回路などを接続し、Ｃ領域４に設けられたレジスタＲ１，Ｒ２，Ｒ７，Ｒ８よりなる遅延解析端点を用いることにより、本実施形態の手法に基づいて遅延検査することができる。
【００２７】
［第４実施形態］
第４実施形態は、Ｂ領域３に接続される任意の回路が複数存在している場合に、それぞれに対応する電圧−周波数切換え回路を設けている。詳細な構成は、図４において、Ａ領域２には、第３，第４，第９，第１０レジスタＲ３，Ｒ４，Ｒ９，Ｒ１０と、これらのレジスタの入出力に接続されるその他の同期回路１９と、が設けられ、第３領域としてのＣ領域４は、第１高電圧周波数（高／低）切換え領域としてのＣ１領域４１と第２高電圧周波数（高／低）切換え領域としてのＣ２領域４２とを備えており、第２領域としてのＢ領域３は、第１電圧（高／低）周波数（高／低）切換え領域３１と第２電圧（高／低）周波数（高／低）切換え領域３２とを備えている。Ａ領域２−Ｃ１領域４１−Ｂ１領域３１の第１接続系統およびＡ領域２−Ｃ２領域４２−Ｂ２領域３２の第２接続系統とは別系統であり、それぞれの接続系統毎に第１組合せ回路１１ａと第２組合せ回路１２ａ、第３組合せ回路１１ｂと第４組合せ回路１２ｂにより接続され、異なる接続系統間での組み合わせは行なわない。
【００２８】
また、図４に示すように、第２，第４組合せ回路１２ａ，１２ｂには、第１，第２電圧シフタ１３ａ，１３ｂがそれぞれ設けられ、Ｂ１領域３１，Ｂ２領域３２には、信号出力端子５，７と信号入力端子６，８がそれぞれ設けられており、これらの入出力端子５〜８を介してバスのようなインタフェース回路に複数の電圧切換え周波数切換え領域を接続する際に利用できる。
【００２９】
［第５実施形態］
第５実施形態は、図２に示す第２実施形態の半導体集積回路において、全領域２，３，４を高電圧高周波数で動作させた場合の遅延検査の例である。周波数比は等倍であり、例えばＡ領域２、Ｂ領域３、Ｃ領域４で共に周波数は２００ＭＨｚで一定である。また、電圧は、Ａ領域２、Ｂ領域３、Ｃ領域４で共に１．５Ｖ系である。各領域２，３，４の電圧と周波数が上記のように一定に設定されている場合、遅延解析端点４Ａとしての第１，第２レジスタＲ１，Ｒ２とＡ領域２の間の信号区間である第１組み合わせ回路１１の遅延検査と、遅延解析端点４Ａとしての第１，第２レジスタＲ１，Ｒ２とＢ領域３の間の信号区間である第２組み合わせ回路１２の遅延検査は、全体が単一の周波数で動作している場合の検査ベクトルを用いて同時に検査することができる。この場合は２００ＭＨｚの周波数で１．５Ｖの電圧に対する遅延検査を実行するだけでよいので、周波数と電圧の組み合わせに対するテストが必要な従来例に比べて出荷時検査コストを低減できる。
【００３０】
［第６実施形態］
第６実施形態は、図２に示す第２実施形態の半導体集積回路において、Ｂ領域３を低周波数低電圧に切り替えて動作させた場合の遅延検査の例である。例えば、Ａ領域２のみ２００ＭＨｚで、Ｂ領域３とＣ領域４は１００ＭＨｚとすると、周波数比は１：２の整数比である。電圧は、Ａ領域２、Ｃ領域４は共に１．５Ｖであり、Ｂ領域３のみ１．２Ｖである。この場合、Ａ領域２とＣ領域４との間のテストは電圧を１．５Ｖに固定して周波数に違いがある場合の不具合を検出することにより確認し、Ｂ領域３とＣ領域４との間のテストは周波数を１００ＭＨｚに固定して電圧に違いがある場合の不具合を検出することにより確認することができる。なお、この条件でのテストの場合、周波数比が等倍でないために、第５実施形態で用いる検査ベクトルとは異なる検査ベクトルを用いることになる。
【００３１】
すなわち、Ｂ領域３およびＣ領域４間の遅延テストは、Ｂ領域３およびＣ領域４が１００ＭＨｚの同一周波数であるので、Ｂ領域３およびＣ領域４が同一な周波数で、Ｃ領域４が１．５ＶでＢ領域３が１．２Ｖの異なる電圧の組み合わせを考慮した検査を実行すれば良い。Ａ領域２およびＢ領域３間の異なる周波数と異なる電圧の組み合わせを考慮したテストが必要な従来例に比べて出荷時検査コストを低減できる。周波数電圧切換えを行なわない場合の動作テストもこの状態で実行する。
【００３２】
換言すれば、この第６実施形態による設計検査方法によれば、第１領域と第３領域間のテストは、電圧を固定し、周波数が異なる場合の動作を検証すれば良く、第２領域と第３領域間のテストは、周波数を固定して電圧に違いがある場合の動作を検証すれば良い。
【００３３】
また、回路設計者は、Ｂ領域３およびＣ領域４が同一の周波数の場合における異なる電圧の接続の問題のみ考慮して当該経路の回路設計を行なえばよいので、より容易な回路設計を実現できる。
【００３４】
［第７実施形態］
第７実施形態は、図２に示した第２実施形態の半導体集積回路において、高周波数領域であるＡ領域２も含めて、Ｂ領域３、Ｃ領域４の周波数を何れも１００ＭＨｚに設定し、電圧はＡ領域２およびＣ領域４を高電圧としての１．５Ｖに設定し、Ｂ領域３を低電圧としての１．２Ｖに設定した場合の遅延検査の例を示している。
【００３５】
すなわち、第６実施形態を実施する場合は、２００ＭＨｚと１００ＭＨｚという異なる周波数を同時に扱うテストを想定していたが、第７実施形態はＢ領域３とＣ領域４の間の遅延テストにのみ着目した実施形態であり、全体が同一の周波数１００ＭＨｚでテストする形態となっている。第７実施形態は、第５実施形態と併用する実施形態であり、第５実施形態のＡ領域２とＢ領域３とＣ領域４の全てが１．５Ｖの場合における２００ＭＨｚでのテストを通過していることにより、Ａ領域２とＣ領域４との間の遅延テストは終了しているものとみなす。このため、Ａ領域２とＣ領域４との間の設計は２００ＭＨｚでの遅延が保証されていれば、Ｃ領域４のみ１００ＭＨｚに低下しても動作可能になるよう高周波数対応回路を前提とした設計を行なう。
【００３６】
Ａ領域２およびＣ領域４間の動作が保証されているので、Ｂ領域３およびＣ領域４間の動作テストにのみ着目して、全領域の周波数を均一に低下させて全体を単一の周波数１００ＭＨｚとし、第５実施形態で用いたものと同一の検査ベクトルを流用することで、Ｂ領域３およびＣ領域４間の遅延テストを行なうことができる。この第１領域と第３領域間のタイミング設計を高周波数対応として設計すると共に、全領域の遅延テストを同一周波数でテストする遅延テスト方法によれば、第５実施形態で用いた１つの検査ベクトルの流用が可能であるため、検査コストを低減させる効果がある。
【００３７】
［第８実施形態］
第８実施形態は、いわゆるスキャンテストと組み合わせた構成で、第１領域内と第２，第３領域内に張られたスキャンパスを備えている。上記第７実施形態の半導体集積回路の場合、Ａ領域２、Ｂ領域３、Ｃ領域４を同じ周波数（第７実施形態を例にとると、全体を１．５Ｖの電圧でかつ全体を２００ＭＨｚの周波数で動作させた場合と、Ｂ領域３のみ電圧を１．２Ｖとして全体の周波数を１００ＭＨｚで動作させた場合）でテストできるため均一なスキャンテストが可能となる。
【００３８】
図５では、Ａ領域２の第３レジスタＲ３と第４レジスタＲ４を含む第１スキャンパス２１と、Ｃ領域４の第１レジスタＲ１および第２レジスタＲ２と、Ｂ領域３の第５レジスタＲ５および第６レジスタＲ６を含む第２スキャンパス２２とが設けられている。このように、第１，第２スキャンパス２１，２２を張ることにより、スキャンテストと組み合わせて遅延テストを行なうことができる。
【００３９】
なお、図５に示すように、スキャンパスを２つに分けて張ることに限定されるわけではなく、Ａ，Ｂ，Ｃ全領域２，３，４に（異なる電圧領域３，４を跨ぐ場合は電圧シフタ１３経由で）同一のスキャンパスをはることもできるし、Ａ領域２，Ｂ領域３，Ｃ領域４の各領域のそれぞれに対して個別にスキャンパスを張ることもできる。
【００４０】
［第９実施形態］
図６に示す第９実施形態は、図２に示す第２実施形態の半導体集積回路１が含まれる半導体集積回路２５が図２以外の回路構成を備えている例を示している。図６において、半導体集積回路２５は、図に示す第２実施形態の回路１と、その他の非同期回路２６と、異なる電圧駆動の回路２７と、を含んでいる。このように、異なる回路構成を含む半導体集積回路２５であっても、部分的に図２に示した第２実施形態の半導体集積回路の設計検査方法により設計と検査とを行なうようにすれば、少なくとも図２に示した第２実施形態に係る半導体集積回路の部分に関するテストは容易となると共に、この設計検査方法により設計することにより半導体集積回路の設計の難易度は緩和される。
【００４１】
［第１０実施形態］
第１０実施形態は、半導体集積回路の遅延検査方法に関するものであり、この遅延検査方法は、半導体チップ上に設けられて所定の第１電圧および第１周波数で動作する第１領域と、前記半導体チップ上に設けられて前記第１電圧および前記第１周波数よりもそれぞれ低い第２電圧および第２周波数で動作すると共に前記第１電圧および前記第１周波数でも動作可能な第２領域とを備えている半導体集積回路に対する設計検査方法であり、図２のブロック図および図８のフローチャートを参照しながら、このような半導体集積回路の遅延検査方法について説明する。
【００４２】
図８において、検査が開始されると、まずステップＳＴ１０でＡ、Ｃ、Ｂの各領域を高電圧で一定に設定して、高周波数の遅延検査を実行する。これは、第１０実施形態では、前提として半導体集積回路内部において周波数が異なる２つの動作条件に対する遅延テストを、半導体集積回路内部において周波数が一致する２つの検査条件を用いた遅延テストを実行することにより、電圧および周波数境界における遅延時間を検査することができる点に着目しているからである。２つの動作条件とは、（１）Ａ領域を高電圧・高周波数としてＣ領域も高電圧・高周波数に設定し、かつ、Ｃ領域を高電圧・高周波数としてＢ領域も高電圧・高周波数の場合である第１の動作条件と、（２）Ａ領域を高電圧・高周波数としてＣ領域を高電圧・低周波数に設定し、かつ、Ｃ領域を高電圧・低周波数としてＢ領域を低電圧・低周波数に設定する第２の動作条件とである。
【００４３】
２つの検査条件とは、（３）Ａ領域を高電圧・高周波数としてＣ領域も高電圧・高周波数に設定し、かつ、Ｃ領域を高電圧・高周波数としてＢ領域も高電圧・高周波数の場合である第１の検査条件と、（４）Ａ領域を高電圧・低周波数としてＣ領域を高電圧・低周波数に設定し、かつ、Ｃ領域を高電圧・低周波数としてＢ領域を低電圧・低周波数に設定する第２の検査条件とである。第１の動作条件は第１の検査条件と同一であり、ステップＳＴ１０で設定される条件である。また、第１の検査条件における遅延検査により第２の動作条件におけるＡ領域を高電圧・高周波数としてＣ領域を高電圧・低周波数とするＡ−Ｃ境界の遅延テストが省略できることになる。その理由は、論理的な帰結として理由（１）電圧条件を共に高電圧としたとき、条件の厳しい高周波数で遅延検査をパスした回路は条件の緩い低周波数での遅延検査を実行してもパスするからである。
【００４４】
次に、ステップＳＴ１１でＡ、Ｃ、Ｂ領域全体の遅延テストを実行するために、半導体集積回路内部において周波数が一致する前提で作られたパターンを用いた遅延検査を実行する。例として、スキャン手法を用いた遅延テストを考える。遅延テストをパスしなければその半導体集積回路は不良品であるものと判定でき、この遅延テストをパスした場合には、ステップＳＴ１２へと進む。ステップＳＴ１２では、前述の検査条件２すなわちＡ領域も高電圧・低周波数に設定してＣ領域を高電圧・低周波数に設定すると共に、Ｂ領域を低電圧・低周波数に設定して、Ａ、Ｃ、Ｂの３つの領域とも低周波数で一定にする。これは、Ａ領域およびＡ−Ｃ境界の検査は高周波数で遅延テストを実施済みであり、上記理由（１）からＡ領域とＡ−Ｃ境界とは高電圧・低周波数ならばＡ領域は動作確実となるからである。
【００４５】
このとき、ステップＳＴ１２では、Ａ、Ｃ、Ｂ全ての領域が低周波数に設定されているので、ステップＳＴ１３において、単一周波数が前提となる遅延テストを実行することができる。ステップＳＴ１３における検査条件は、半導体集積回路内部における周波数構成が、ステップＳＴ１１のときと同様に単一周波数なので、テストに用いるパターンとしてステップＳＴ１１で用いたものと同じものが利用できる。ステップＳＴ１３では動作条件（２）におけるＣ領域およびＢ−Ｃ境界の遅延検査が同時に実行されるが、これは論理的な帰結、理由（２）単一の遅延値における動作を前提とする回路は、異なる電圧を跨ぐ回路であっても同一周波数の遅延テストにより遅延検査を実行することができるということに起因する。
【００４６】
ステップＳＴ１３でも、Ａ、Ｃ、Ｂ領域全体の遅延（スキャン）テストを実行して、パスするか否かを判定する。パスしなければ不良品であるものと判定され、パスすれば、良品であるものと判定されて検査が終了する。このように、第１０実施形態の検査方法によれば、まず、製品としての半導体集積回路に対してステップＳＴ１０の動作条件を設定してテストを実行し、パスした半導体集積回路に対してステップＳＴ１２の動作条件を設定して同一のテストパターンを用いたテストを実行するだけで不良品の判定が可能となる。図２のＡ、Ｃ、Ｂの３つの領域の配置を見ながら上記の半導体集積回路に対する設計方法および設計データの検査方法を説明する。
【００４７】
図２において、まず、第１領域としてのＡ領域２と前記第２領域としてのＢ領域３との境界に、前記第１電圧で動作すると共に位相を含めて前記第２周波数で動作する中間的な領域である第３領域としてのＣ領域４を予め設けるように設計する。次に、第１領域としてのＡ領域２と第２領域としてのＢ領域３の間で送られる信号を、Ｃ領域４を経由するように設計する。さらに第１領域としてのＡ領域２と第３領域としてのＣ領域３との間で生ずる第１遅延と第２領域としてのＢ領域３と第３領域としてのＣ領域４との間で生ずる第２の遅延とをそれぞれ解析可能である遅延解析端点４Ａとしての第１レジスタＲ１と第２レジスタＲ２とを予め設けるように設計する。出荷時の遅延検査を実行する場合には、遅延解析端点４Ａすなわち第１レジスタＲ１および第２レジスタＲ２を用いて、第１遅延および第２遅延を検出するようにして、半導体集積回路の遅延検査を行なう。
【００４８】
半導体集積回路に対する設計の際、設計データに対してこの設計手法が守られているかを検査するアルゴリズムを説明する。これは、Ａ領域２およびＢ領域３を直接組み合わせ回路で接続するパスが存在しないことを確認するための検査アルゴリズムである。図７を参照しながらこのアルゴリズムについて説明する。この検査アルゴリズムを用いたＣＡＤによる検査により、回路設計段階において遅延検査を困難にする不適当なパスの存在を機械的に確認することができる。
【００４９】
図７において、設計データに対して検査が開始されると、まず、ステップＳＴ１では、Ａ領域２の第３レジスタ７と第４レジスタ８が順次選択される。次に、ステップＳＴ２では、選択されたＡ領域２のレジスタの入出力にＢ領域３に設けられたレジスタＲ５，Ｒ６と直接に組合せ回路を経由して接続される経路があるか否かが判定される。Ａ領域２とＢ領域３とを接続する経路がある場合、ステップＳＴ３により不適当なパスとして該当する経路を報告する。
【００５０】
ステップＳＴ２の判定において、Ａ領域２とＢ領域３とを直接接続する経路がないものと判定された場合には、ステップＳＴ４で、Ａ領域２のレジスタＲ３，Ｒ４は全て選択されたか否かが判定され、全て選択されたものと判定された場合には検査が終了する。ステップＳＴ４で、Ａ領域２のレジスタＲ３，Ｒ４が全て選択されていないものと判定された場合には、ステップＳＴ１ないしＳＴ４の処理を繰り返して行ない、全てが選択されたものと判定された時点で検査を終了する。
【００５１】
このような検査を実行することにより、回路設計者は不適当なパスが半導体集積回路に誤混入することを未然に回避できる。また、設計データの検査担当者は本実施形態の手法による出荷時遅延検査が困難なパスの存在をチェックすることができる。図中のＡ領域２とＢ領域３に関する記述は、入れ替わっていても構わない。各々の領域毎の具体的な検査は、個別の半導体集積回路毎に、図２および図７を用いて説明した検査条件を適用して、例えば図８を用いて説明したような個別のアルゴリズムにより行なうことができる。
【００５２】
以上のように、第１０実施形態の検査方法によれば、図２に示すＣ領域を設けたことにより、動作条件（２）のように電圧が異なるＣＢ境界を跨ぐ共に低周波数のＣ領域とＢ領域に対して遅延スキャンテストを行なった場合、上述した論理の帰結となる理由（２）よりＣＢ境界における遅延テストをＣ領域の遅延テストと同時に実行することができることになる。
【００５３】
次に、周波数切換領域を高電圧領域に配置して上述した論理の帰結の理由（１）を適用すると、電圧条件を一定にした場合、厳しい高周波数で遅延検査をパスした半導体集積回路は、緩い低周波数で遅延検査を実行してもパスするので、周波数を変更したときのＡＣ境界での遅延検査は不要となり、従来のようなＡ−Ｂ領域を直結させた回路のように多様な条件を適用して実機検査を行なう必要がなくなる。したがって、周波数・電圧切換状態における出荷時検査を、全体が高電圧・高周波数動作時に向けた遅延テストベクトルを用いて実行することができることになる。
【００５４】
テストベクトルは遅延テストとしてＣＡＤなどを用いて自動的に定義可能であるため、スキャンテストを適用することができると実機テストに比較して故障箇所の解析や診断が容易となる効果がある。また、この第１０実施形態によれば、テストベクトルの数が減少するためテストの回数を減らすことができ、ＣＡＤ解析だけでもテスト内容を保証することができる半導体集積回路となるという利点も有する。
【００５５】
［その他の実施形態］
なお、上述した実施形態においては、第１ないし第３領域を備える半導体集積回路と、この半導体集積回路の遅延検査方法についてのみ説明したが、この出願に係る半導体集積回路の概念は、本出願の概念を含む半導体集積回路の設計方法や、本出願の概念を含む半導体集積回路の設計を検査する方法にも適用できる。
【００５６】
以上説明した半導体集積回路およびその遅延検査方法は、半導体集積回路を量産する際の出荷時検査コストを低減する。また、回路設計の手法として応用することにより回路設計の煩雑さを除去して設計コストも低減する。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態に係る半導体集積回路を示すブロック図である。
【図２】第２実施形態に係る半導体集積回路を示すブロック図である。
【図３】第３実施形態に係るインタフェース回路を示すブロック図である。
【図４】第４実施形態に係る複数の切換え領域用のインタフェース回路を示すブロック図である。
【図５】第８実施形態による遅延検査の例を示すブロック図である。
【図６】第９実施形態による回路構成例を示すブロック図である。
【図７】第１０実施形態の検査アルゴリズムの一例を示すフローチャートである。
【図８】第１０実施形態におけるテストの流れを示すフローチャートである。
【図９】従来の半導体集積回路を示すブロック図である。
【図１０】従来の半導体集積回路を示すブロック図である。
【符号の説明】
【００５８】
１  半導体集積回路
２  第１領域（Ａ領域）
３  第２領域（Ｂ領域）
４  第３領域（Ｃ領域）
４Ａ  遅延解析端点
５〜８  入出力端子
１１  第１組合せ回路
１２  第２組合せ回路
１３  電圧シフタ
Ｒ１  第１レジスタ
Ｒ１  第２レジスタ
Ｒ３  第３レジスタ
Ｒ４  第４レジスタ
Ｒ５  第５レジスタ
Ｒ６  第６レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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