(57)【要約】【課題】消去特性が改善されたメモリ素子の製造方法を提供する。【解決手段】（ａ）半導体基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に形成させる工程と、（ｂ）トンネリング酸化層、電荷保存層及びブロッキング酸化層が形成された半導体基板を負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、（ｃ）ブロッキング酸化層上にゲート電極層を形成させ、トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして基板の上面を露出させる工程と、（ｄ）露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純水領域を形成させる工程と、を含む消去特性が改善されたメモリ素子の製造方法である。【選択図】図２Ａ
2006270102.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に形成させる工程と、
（ｂ）前記トンネリング酸化層、電荷保存層及びブロッキング酸化層が形成された半導体基板を負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、
（ｃ）前記ブロッキング酸化層上にゲート電極層を形成させ、前記トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして前記基板の上面を露出させる工程と、
（ｄ）前記露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純物領域を形成させる工程と、を含むことを特徴とする消去特性が改善されたメモリ素子の製造方法。
【請求項２】
前記（ｂ）工程の前記ガスは、Ｎ、Ｏ、Ｆ、Ｓｉ、Ｐ、Ｓ、Ｃｌ、Ｃ、Ａｓ、Ｓｅ、Ｂｒ、Ｔｅ、ＩまたはＡｔ元素を含むことを特徴とする請求項１に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項３】
前記（ｂ）工程の前記ガスは、Ｏ２、ＲｕＯまたはＮＨ３であることを特徴とする請求項１に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項４】
前記（ｂ）工程は、６５０℃以上の温度で熱処理することを特徴とする請求項１に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項５】
前記（ｂ）工程は、７００℃ないし１０００℃の温度範囲で熱処理することを特徴とする請求項４に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項６】
（ａ）半導体基板上にトンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層を順次に形成させる工程と、
（ｂ）前記ブロッキング酸化層上にゲート電極層を形成させ、前記トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして前記基板の上面を露出させる工程と、
（ｃ）前記露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純物領域を形成させ、前記ブロッキング酸化層が負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、を含むことを特徴とする消去特性が改善されたメモリ素子の製造方法。
【請求項７】
前記（ｃ）工程の前記ガスは、Ｎ、Ｏ、Ｆ、Ｓｉ、Ｐ、Ｓ、Ｃｌ、Ｃ、Ａｓ、Ｓｅ、Ｂｒ、Ｔｅ、ＩまたはＡｔ元素を含むことを特徴とする請求項６に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項８】
前記（ｃ）工程の前記ガスは、Ｏ２、ＲｕＯまたはＮＨ３であることを特徴とする請求項６に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項９】
前記（ｃ）工程は、６５０℃以上の温度で熱処理することを特徴とする請求項６に記載の消去特性が改善されたメモリ素子の製造方法。
【請求項１０】
前記（ｃ）工程は、７００℃ないし１０００℃の温度範囲で熱処理することを特徴とする請求項９に記載の消去特性が改善されたメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消去特性が改善されたメモリ素子の製造方法に係り、さらに詳細には、メモリ素子の製造工程時、ブロッキング酸化層が負電圧を有するように雰囲気ガス及び熱処理温度を調節した半導体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の性能は、情報保存容量とその情報の記録及び消去速度とを向上させるのに焦点を合わせて発展されてきた。通常的な半導体メモリアレイ構造は、回路的に連結された複数のメモリ単位セルを含んでおり、電源が遮断された場合にも情報がそのまま残っている不揮発性メモリとＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリとに分けられる。通常、一般的な半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを備える。
【０００３】
最近、新たな形態及び動作原理を有する半導体メモリ素子が紹介された。例えば、磁気抵抗特性を利用するためにトランジスタの上部にＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）構造を形成させた半導体メモリ素子が紹介された。また、相変換物質特性を利用したＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）とトンネリング酸化層、電荷保存層及びブロッキング酸化層の構造を有するＳＯＮＯＳなど新たな構造の不揮発性半導体メモリ素子が登場している。
【０００４】
図１には、従来の技術によるメモリ素子の一般的な形態が示されている。図１を参照すれば、半導体基板１０には、第１不純物領域１１ａ及び第２不純物領域１１ｂが形成されている。第１不純物領域１１ａと第２不純物領域１１ｂとの間の半導体基板１０内には、一般的にチャンネル領域が設定される。そして、第１不純物領域１１ａ及び第２不純物領域１１ｂと接触する半導体基板１０上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層１２、電荷保存層１３、ブロッキング酸化層１４及び伝導性物質で形成されたゲート電極層１５が順次に形成された構造を有する。
【０００５】
ここで、トンネリング酸化層１２は、半導体基板１０の第１不純物領域１１ａ及び第２不純物領域１１ｂと接触しており、チャンネル領域に流れる電流がトンネリング酸化層１２を通過して電荷保存層１３内のトラップサイトに電荷が保存される。すなわち、このような構造のメモリ素子の情報記録は、電圧を印加してトンネリング酸化層１２を通過した電子が電荷保存層１３のトラップサイトにトラップされつつなされる。
【０００６】
ゲート構造体がゲート絶縁層及びゲート電極層で形成されたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）トランジスタとは違って、ＳＯＮＯＳメモリ素子のしきい電圧Ｖｔｈは、電荷保存層１３に電子がトラップされた場合とトラップされていない場合とによって変わる特性を有している。電荷保存層１３上のブロッキング酸化層１４は、電子が電荷保存層１３のトラップサイトにトラップされる過程でゲート電極層１５に放出されることを遮断し、ゲート電極層１５の電荷が電荷保存層１３に注入されることを遮断する役割を行う。
【０００７】
このようなメモリ素子の場合、情報の保存及び消去速度を速くするためには、薄いトンネリング酸化層１２が必要であるが、この場合、情報維持特性が悪くなるという問題がある。すなわち、トンネリング酸化層１２の厚さの変化によって、リテンション特性及び情報消去特性は、相互トレードオフ関係にある。このようなリテンション特性と情報消去特性との相互反比例関係を改善するために、ブロッキング酸化層１４の制御が要求されている。
【０００８】
しかし、ブロッキング酸化層１４の場合にも、ゲート電極層１５の電子がブロッキング酸化層１４をトンネリングする現象を防止するために、その厚さを厚く形成させねばならない。そして、ブロッキング酸化層１４の厚さが厚くなれば、ゲート電極層１５のチャンネル領域の制御が難しくなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記従来の技術の問題点を解決するためのものであって、ＳＯＮＯＳメモリ素子またはフローティングゲート型メモリ素子のリテンション特性を維持させつつ、メモリ消去速度を向上させうる新たな半導体メモリ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、（ａ）半導体基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に形成させる工程と、（ｂ）前記トンネリング酸化層、電荷保存層及びブロッキング酸化層が形成された半導体基板を負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、（ｃ）前記ブロッキング酸化層上にゲート電極層を形成させ、前記トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして前記基板の上面を露出させる工程と、（ｄ）前記露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純物領域を形成させる工程と、を含む消去特性が改善されたメモリ素子の製造方法を提供する。
【００１１】
本発明において、前記（ｂ）工程の前記ガスは、Ｎ、Ｏ、Ｆ、Ｓｉ、Ｐ、Ｓ、Ｃｌ、Ｃ、Ａｓ、Ｓｅ、Ｂｒ、Ｔｅ、ＩまたはＡｔ元素を含むことを特徴とする。
【００１２】
本発明において、前記（ｂ）工程の前記ガスは、Ｏ２、ＲｕＯまたはＮＨ３であることを特徴とする。
【００１３】
本発明において、前記（ｂ）工程は、６５０℃以上の温度で熱処理することを特徴とする。
【００１４】
本発明において、前記（ｂ）工程は、７００℃ないし１０００℃の温度範囲で熱処理できる。
【００１５】
また、本発明では、（ａ）半導体基板上にトンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層を順次に形成させる工程と、（ｂ）前記ブロッキング酸化層上にゲート電極層を形成させ、前記トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして前記基板の上面を露出させる工程と、（ｃ）前記露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純物領域を形成させ、前記ブロッキング酸化層が負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、を含む消去特性が改善されたメモリ素子の製造方法を提供する。
【発明の効果】
【００１６】
本発明によれば、チャージトラップ型半導体メモリ素子のブロッキング酸化層に負電圧の固定酸化膜電荷を有させることによって、メモリ素子で問題となった消去特性の安定性を確保できる。
【００１７】
また、ブロッキング酸化層に負電圧の固定酸化膜電荷を有させることによって、ブロッキング酸化層のバンドギャップエネルギーを増加させ、ゲート電極層からの電荷がブロッキング酸化層に移動する、いわば、バックトンネリング現象を防止しうる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態による消去特性が改善されたメモリ素子の製造方法について詳細に説明する。ここでは、例示的な説明のために図面に示した各層の厚さ及び形態は、多少誇張されているということに留意しなければならない。
【００１９】
図２Ａは、本発明の実施形態による消去特性が改善されたメモリ素子の構造を示す図面である。
【００２０】
図２Ａを参照すれば、不純物がドーピングされた第１不純物領域２１ａ及び第２不純物領域２１ｂが形成された半導体基板２０が設けられており、第１不純物領域２１ａと第２不純物領域２１ｂとの間の半導体基板２０上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層２２と、電荷をトラップするトラップサイトを含む電荷保存層２３、ブロッキング酸化層２４及びゲート電極層２５が順次に積層された構造を有している。
【００２１】
ここで、トンネリング酸化層２２は、通常的な半導体メモリ素子に使われる物質であればよく、例えば、ＳｉＯ２のような絶縁物質で形成されうる。電荷保存層２３は、半導体基板２０のチャンネル領域からトンネリング酸化層２２を通過した電荷をトラップできるトラップサイトを含むものであって、トンネリング酸化層２２及びブロッキング酸化層２４より大きい誘電定数を有するｈｉｇｈ−ｋ物質を含んで形成されることが望ましい。
【００２２】
そして、ゲート電極層２５は、伝導性物質で形成されたものであって、それは、通常の半導体メモリ素子に使われるものであれば、制限なしに利用できる。ブロッキング酸化層２４は、負電圧の固定酸化膜電荷を有することが望ましい。これについては、図２Ｂを参照して詳細に説明する。
【００２３】
図２Ｂは、メモリ素子の初期状態のフラットバンド電圧ＶＦＢと情報消去時の最小フラットバンド電圧ＶＦＢとの関係を示すグラフである。チャージトラップ型のメモリ素子の場合、フラットバンド電圧ＶＦＢが高いほどリテンション特性が向上する。そして、メモリ素子の場合、情報消去のためには、ゲート電極層２５で高い負電圧を印加するが、情報消去過程では、最小フラットバンド電圧値が大きい負の値を有することが望ましい。すなわち、図２Ｂのグラフで、左側上部の特性値を有することが望ましい。ゲート電極２５に印加する電圧Ｖｇとフラットバンド電圧ＶＦＢ及びブロッキング酸化層２４に実際印加される電圧Ｖｏｘとの間には、次のような関係がある。
【００２４】
［数１］
Ｖｇ＝ＶＦＢ＋ＶＯＸ
【００２５】
そして、フラットバンド電圧は、−Ｑｆ／Ｃｏｘに比例する特性を有する。ここで、Ｑｆは、ブロッキング酸化層２４の電荷値であり、Ｃｏｘは、酸化膜のキャパシタンスを表す。情報消去過程で、ゲート電極２５に印加する電圧は、大きい負の値を有し、実際ブロッキング酸化層２４に印加される電圧は、フラットバンド電圧ＶＦＢによって変化するということが分かる。数式１から分かるように、フラットバンド電圧ＶＦＢが正の値を有する場合、ブロッキング酸化層２４に印加される電圧は、大きい負の値を有するということが分かる。
【００２６】
したがって、フラットバンド電圧が正の値を有するためには、ブロッキング酸化層２４が負電圧の固定酸化膜電荷を有することが望ましいということが分かる。
【００２７】
そして、ブロッキング酸化層２４が負電圧の固定酸化膜電荷を有する場合、ブロッキング酸化層２４のバンドキャップエネルギーが増加して、ゲート電極層２５の電荷がブロッキング酸化層２４をトンネリングして電荷保存層２３に移動するバックトンネリング現象を防止しうる。このようなバックトンネリングは、情報消去過程でも発生し、したがって、ブロッキング酸化層２４が負電圧の固定酸化膜電荷を有させることによって、メモリ素子の電気的特性が大きく向上する。
【００２８】
図２Ａに示したような本発明による消去特性が改善されたメモリ素子の製造方法を図３Ａないし図３Ｃを参照して詳細に説明すれば、次の通りである。本発明では、メモリ素子の製造のためにＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）、化学的ドーピング、コーティング、イオン注入、アニーリング工程及びＲＴＡ（Ｒａｐｉｄ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｉｎｇ）固定を使用できる。
【００２９】
図３Ａを参照すれば、まず、半導体基板２０を設ける。半導体基板２０は、一般的な半導体メモリ素子の製造に使われるものならば、Ｓｉなどを含んで制限なしに使用されうる。そして、半導体基板２０上にトンネリング酸化層２２を蒸着する。トンネリング酸化層２２は、ＳｉＯ２のような絶縁物質を約２ないし４ｎｍの厚さに蒸着して形成させ、それは、従来の技術による半導体製造工程をそのまま利用できる。トンネリング酸化層２２を形成させた後、電荷保存層２３をトンネリング酸化層２２上に蒸着させる。電荷保存層２３は、Ｓｉ３Ｎ４などの高誘電定数を有するＨｉｇｈ−ｋ物質を使用する。
【００３０】
そして、電荷保存層２３上にブロッキング酸化層２４を蒸着させる。ブロッキング酸化層２４物質は、例えば、ＳｉＯ２やＡｌ２Ｏ３などのような誘電物質を使用して約３.５ないし２０ｎｍの厚さに形成させうる。ブロッキング酸化層２４を蒸着する場合、ブロッキング酸化層２４が負電圧の固定酸化膜電荷の特性を有させるために、Ｎ、Ｏ、Ｆ、Ｓｉ、Ｐ、Ｓ、Ｃｌ、Ｃ、Ａｓ、Ｓｅ、Ｂｒ、Ｔｅ、ＩまたはＡｔ元素が含まれた雰囲気ガスをチャンバ内に注入し、６５０℃以上の温度範囲でＲＴＡ工程を実施する。具体的には、７００℃ないし１０００℃の温度範囲で実施することが望ましい。
【００３１】
使われるガスは、例えば、Ｏ２ガス、ＮＨ３ガスまたはＲｕＯガスなどを使用できる。ガス分圧の場合は、あまり重要な要素ではなく、装備によって実験者が任意に調節して進めうる。このような工程によって、Ｏ元素やＮ元素がブロッキング酸化層２４に負電圧の固定酸化膜電荷の特性を有させる。但し、Ｎ２またはＮ２Ｏガスを注入した場合には、ブロッキング酸化膜２４が負電圧の固定酸化膜電荷の特性を有することは、容易でない。したがって、窒素元素をブロッキング酸化膜２４内に投入しようとする場合、ＮＨ３ガスを雰囲気ガスとして使用することが望ましい。そして、ブロッキング酸化層２４上にゲート電極層２５を形成させる。ゲート電極層２５は、通常の半導体メモリ素子の製造時に使用する伝導性物質を使用できる。
【００３２】
そして、図３Ｂ及び図３Ｃを参照すれば、トンネリング酸化層２２、電荷保存層２３、ブロッキング酸化層２４及びゲート電極層２５の両側部をエッチングして半導体基板２０の両側上部を露出させる。そして、露出された半導体基板２０の両側上部に対して不純物をドーピングする。不純物のドーピングによって、半導体基板２０には、第１不純物領域２１ａ及び第２不純物領域２１ｂが形成される。最後に、熱処理工程を実施して第１不純物領域２１ａ及び第２不純物領域２１ｂを活性化させる。
【００３３】
前述した図３Ａないし図３Ｃについての説明では、ブロッキング酸化層２４の負電圧の固定酸化膜電荷に特性付与するための工程を、ブロッキング酸化層２４を電荷保存層２３上に形成させた直後に実施することを記載したが、これに限定されるものではない。選択的に、第１不純物領域２１ａ及び第２不純物領域２１ｂを何れも形成させた後に実施して、ブロッキング酸化層２４の側部を通じて酸素元素や窒素元素を浸透させてブロッキング酸化層２４に負電圧の固定酸化膜電荷の特性を有させることも可能である。
【００３４】
図４は、前述した図３Ａないし図３Ｃの工程によって製造した試片の熱処理温度による電荷値を示すグラフである。ここで、横軸は、酸素雰囲気下での熱処理温度を表し、縦軸は、Ｎｆ（Ｑｆ／Ｑ）値を表すものである。
【００３５】
図４を参照すれば、約６５０℃以上のアニーリングを実施する場合、ブロッキング酸化層２４が負電圧の固定酸化膜電荷の特性を有するということが分かる。
【００３６】
図５Ａないし図５Ｃは、本発明の実施形態による消去特性が改善されたメモリ素子の電気的特性を示すグラフである。
【００３７】
図５Ａを参照すれば、情報記録時にバイアス電圧を約１３Ｖないし１７Ｖで印加した場合、記録状態でのＶｔｈ値が１Ｖ以上に増加し、メモリ素子として使用されうるということが分かる。
【００３８】
図５Ｂを参照すれば、２５０℃で２時間加熱して、８５℃で１０年間使用したメモリ素子のＶｔｈの変化を推定すれば、−０.３Ｖ以上の小さな変化を表すということが分かる。
【００３９】
図５Ｃを参照すれば、情報記録及び情報消去（Ｐ/Ｅ）を実施し続けてフラットバンド電圧ＶＦＢ値を測定した結果、１０４回のＰ／Ｅサイクルを反復したが、情報記録及び消去時のフラットバンド電圧の値をそのまま維持しているということが分かる。
【００４０】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。すなわち、本発明の特徴は、ＳＯＮＯＳメモリ素子を含むチャージトラップ型のメモリ素子に何れも適用可能である。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４１】
本発明は、ＳＯＮＯＳメモリ素子を含むチャージトラップ型の何れのメモリ素子にも適用可能である。
【図面の簡単な説明】
【００４２】
【図１】従来の技術によるメモリ素子の一般的な形態を示す図面である。
【図２Ａ】本発明によるメモリ素子の構造を示す図面である。
【図２Ｂ】メモリ素子の初期状態のフラットバンド電圧ＶＦＢと情報消去時の最小フラットバンド電圧ＶＦＢとの関係を示すグラフである。
【図３Ａ】本発明の実施形態による消去特性が改善されたメモリ素子の製造方法を示す図面である。
【図３Ｂ】本発明の実施形態による消去特性が改善されたメモリ素子の製造方法を示す図面である。
【図３Ｃ】本発明の実施形態による消去特性が改善されたメモリ素子の製造方法を示す図面である。
【図４】本発明の実施形態によるメモリ素子の消去特性及びリテンション特性を示すグラフである。
【図５Ａ】本発明の実施形態による電気的特性を示すグラフである。
【図５Ｂ】本発明の実施形態による電気的特性を示すグラフである。
【図５Ｃ】本発明の実施形態による電気的特性を示すグラフである。
【符号の説明】
【００４３】
１０，２０  半導体基板
１１ａ，２１ａ  第１不純物領域
１１ｂ，２１ｂ  第２不純物領域
１２，２２  トンネリング酸化層
１３，２３  電荷保存層
１４，２４  ブロッキング酸化層
１５，２５  ゲート電極層
【図１】
2006270102.tif 000003
【図２Ａ】
2006270102.tif 000004
【図２Ｂ】
2006270102.tif 000005
【図３Ａ】
2006270102.tif 000006
【図３Ｂ】
2006270102.tif 000007
【図３Ｃ】
2006270102.tif 000008
【図４】
2006270102.tif 000009
【図５Ａ】
2006270102.tif 000010
【図５Ｂ】
2006270102.tif 000011
【図５Ｃ】
2006270102.tif 000012