(57)【要約】【課題】積層型デカップリングキャパシタを有する半導体装置を提供することにある。【解決手段】互いに異なった層に形成されたトランジスタを有する半導体装置において、前記記トランジスタを積層して製造する場合に使用される絶縁膜と前記絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタを複数個備える。【選択図】図２
2006270101.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なった層に形成されたトランジスタを有する半導体装置において、
前記記トランジスタを積層構造として製造する場合に使用される絶縁膜と該絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタを複数個備えることを特徴とする半導体装置。
【請求項２】
前記積層型キャパシタクラスタの１つは、少なくとも３つのデカップリングキャパシタを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ラインが電源電圧ラインである場合に前記第２ラインは接地電圧ラインであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１ラインが信号ラインである場合に前記第２ラインは接地電圧ラインであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記デカップリングキャパシタが３つである場合、
第１デカップリングキャパシタはＭＯＳトランジスタのゲート酸化膜を第１誘電膜層として形成され、
第２デカップリングキャパシタは前記ＭＯＳトランジスタ上に位置した第１チャネルシリコン層の上部に形成された第１トップゲート絶縁膜を第２誘電膜層として形成され、
第３デカップリングキャパシタは前記第１トップゲート絶縁膜上に位置した第２チャンネルシリコン層の上部に形成された第２トップゲート絶縁膜を第３誘電膜層として形成されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記デカップリングキャパシタが５個である場合、
第１デカップリングキャパシタはＭＯＳトランジスタのゲート酸化膜を第１誘電膜層として形成され、
第２デカップリングキャパシタは前記ＭＯＳトランジスタのゲート電極上に形成された層間絶縁膜を第２誘電膜層として形成され、
第３デカップリングキャパシタは前記層間絶縁膜上に位置した第１チャンネルシリコン層の上部に形成された第１トップゲート絶縁膜を第３誘電膜層として形成され、
前記第４デカップリングキャパシタは前記第１トップゲート絶縁膜上に位置した第１トップゲートの上部に形成された層間絶縁膜を第４誘電膜層として形成され、
第５デカップリングキャパシタは前記第４誘電膜層上に位置した第２チャンネルシリコン層の上部に形成された第２トップゲート絶縁膜を第５誘電膜層として形成されることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記半導体装置はシングルスタックメモリセルを複数有するＳＲＡＭであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体装置はダブルスタックメモリセルを複数有するＳＲＡＭであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ダブルスタックメモリセルは、プルダウントランジスタ、負荷トランジスタ、及びパストランジスタがそれぞれ異なった層に配置されるように積層されたセル構造を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ダブルスタックメモリセルは、負荷トランジスタ、プルダウントランジスタ、及びパストランジスタがそれぞれ異なった層に順次に配置されるように積層されたセル構造を有することを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記ダブルスタックメモリセルは、負荷トランジスタ、パストランジスタ、及びプルダウントランジスタがそれぞれ異なった層に順次に配置されるように積層されたセル構造を有することを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記シングルスタックメモリセルは、パストランジスタとプルダウントランジスタを下部層に形成し、負荷トランジスタを上部層に形成したセル構造を有することを特徴とする請求項７に記載の半導体装置。
【請求項１３】
前記上下部層に存在する導電層は前記トランジスタのそれぞれの基板層及びゲート層と同一であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
互いに異なった層に形成されるトランジスタをメモリセルとして有する半導体メモリ装置において、
メモリセル領域内で第１基板層と該第１基板層の上部に形成された第２基板層とに分けて形成された第１，２型トランジスタをメモリセルとして有するメモリセルアレイと、
前記メモリセル領域とは分離された周辺回路領域内で前記第１，２型トランジスタを積層構造として製造する場合に使用される絶縁膜と該絶縁膜を境界に上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタと、を備えることを特徴とする半導体メモリ装置。
【請求項１５】
前記積層型キャパシタクラスタの１つは少なくとも２個のデカップリングキャパシタを有することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１ラインが電源電圧ラインである場合に前記第２ラインは接地電圧ラインであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第１，２ラインのうち少なくとも１つは前記半導体メモリ装置の動作に必要な信号を伝達する信号伝達ラインであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
前記メモリセルがシングルスタックＳＲＡＭセルである場合、
パストランジスタとプルダウントランジスタは前記第１基板層に形成され、
負荷トランジスタは前記第２基板層に形成されたセル構造を有することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１９】
互いに異なった層に形成されたトランジスタをメモリセルとして有する半導体メモリ装置において、
メモリセル領域内で第１基板層と該第１基板層の上部に順次形成された第２及び第３基板層に分けて形成されたトランジスタをメモリセルとして有するメモリセルアレイと、
前記メモリセル領域とは分離された周辺回路領域内で前記トランジスタを積層構造として製造する場合に使用される絶縁膜と該絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタと、を備えることを特徴とする半導体メモリ装置。
【請求項２０】
前記積層型キャパシタクラスタの１つは少なくとも３個のデカップリングキャパシタを有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第１ラインが電源電圧ラインである場合に前記第２ラインは接地電圧ラインであることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２２】
前記第１，２ラインの中少なくとも１つは前記半導体メモリ装置の動作に必要な信号を伝達する信号伝達ラインであることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２３】
前記メモリセルがダブルスタックＳＲＡＭセルである場合、
プルダウントランジスタは前記第１基板層に形成され、
負荷トランジスタは前記第２基板層に形成され、
パストランジスタは前記第３基板層に形成されたセル構造を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２４】
前記メモリセルがダブルスタックＳＲＡＭセルである場合、
負荷トランジスタは前記第１基板層に形成され、
フルダウントランジスタは前記第１基板層に形成され、
パストランジスタは前記第３基板層に形成されたセル構造を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２５】
前記デカップリングキャパシタが３個で形成される場合、
第１デカップリングキャパシタは前記プルダウントランジスタのゲート酸化膜を第１誘電膜層として形成され、
第２デカップリングキャパシタは前記負荷トランジスタのゲート絶縁膜を第２誘電膜層として形成され、
第３デカップリングキャパシタは前記パストランジスタのゲート絶縁膜を第３誘電膜層として形成されることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２６】
前記負荷トランジスタ及び前記パストランジスタは互いに異なったチャンネルシリコン層にそれぞれ形成されることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記デカップリングキャパシタが５個である場合、
第１デカップリングキャパシタは前記負荷トランジスタのゲート酸化膜を第１誘電膜層として形成され、
第２デカップリングキャパシタは前記負荷トランジスタのゲート電極上に形成される層間絶縁膜を第２誘電膜層として形成され、
第３デカップリングキャパシタは前記プルダウントランジスタのゲート絶縁膜を第３誘電膜層として形成され、
第４デカップリングキャパシタは前記プルダウントランジスタのゲート電極上に形成される層間絶縁膜を第４誘電膜層として形成され、
第５デカップリングキャパシタは前記パストランジスタのゲート絶縁膜を第５誘電膜層として形成されることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２８】
前記周辺回路領域内で、前記第１，２，３基板層は、接地電圧、電源電圧、接地電圧でそれぞれ順次バイアシングされ、
前記プルダウントランジスタ、負荷トランジスタ、及びパストランジスタのゲートは、電源電圧、接地電圧、電源電圧でそれぞれ順次バイアシングされることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２９】
前記周辺回路領域内で、前記第１，２，３基板層は全て電源電圧でバイアシングされ、
前記負荷トランジスタ、プルダウントランジスタ、及びパストランジスタの各ゲートは全て接地電圧でバイアシングされることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
メモリセル領域内で、第１基板層と該第１基板層の上部に順次形成された第２及び第３基板層に分けて形成されたトランジスタをメモリセルとして有するメモリセルアレイを備えた半導体メモリ装置におけるデカップリングキャパシタの形成方法において、
前記メモリセル領域とは分離された周辺回路領域内で、前記トランジスタを積層構造として製造する場合に使用される絶縁膜と該絶縁膜を境界にして上下部層に存在する導電層を用いて、第１，２ライン間に互いに並列連結されるデカップリングキャパシタを前記メモリセルの積層構造に対応するように積層して形成することを特徴とするデカップリングキャパシタの形成方法。
【請求項３１】
前記第１ラインが電源電圧ラインである場合に前記第２ラインは接地電圧ラインであることを特徴とする請求項３０に記載のデカップリングキャパシタの形成方法。
【請求項３２】
前記第１，２ラインのうち少なくと１つは前記半導体メモリ装置の動作に必要な信号を伝達する信号伝達ラインであることを特徴とする請求項３０に記載のデカップリングキャパシタの形成方法。
【請求項３３】
積層構造のトランジスタを有する半導体装置において、積層構造のシリコン層及びゲート層がそれぞれの絶縁膜を介して電源電圧と接地電圧にバイアシングされた積層型キャパシタを複数有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係るもので、特に積層型デカップリングキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
一般に、パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような半導体メモリ装置も日々に高速化且つ高集積化されている。したがって、半導体メモリ素子の製造者らは、メモリセル領域内のメモリセルを縮小された臨界寸法に合うように配置する努力だけでなく、メモリセルを動作させるために必要な周辺回路の効率的配置及び製造にも多くの努力をしている。なぜならば、メモリセル領域に隣接した周辺回路の配置技術も高集積化を決定するために重要な要因として作用するからである。
【０００３】
通常、チップ内の周辺回路領域に配置されるデカップリングキャパシタは、パワーとグラウンドなどのようなオペレーティングサプライ間に存在する様々なノイズをフィルタリングするために使用される必須部品である。そのようなデカップリングキャパシタが周辺回路領域に配置される場合、制限された面積内でより大きいキャパシタを有することが要求される。
【０００４】
本分野によく知られたように、簡単なデカップリングキャパシタはＭＯＳ形態のキャパシタである。ＭＯＳトランジスタのゲート酸化膜は誘電膜として用いられ、シリコン基板に形成された拡散不純物領域が第１電極として用いられる場合、前記ゲート酸化膜の上部に多結晶シリコンで形成されるゲート層は第２電極として用いられることができる。
【０００５】
制限された面積内で一層大きいキャパシタンスを得るための試みが幾つかの先行技術で見られる。前記先行技術中の一つは２０００年９月２６日付でＳｈｉｒｌｅｙらに付与された米国特許第６，１２４，１６３号（特許文献１）に開示されている。このような特許技術は、図４に示すように、ＤＲＡＭと半導体メモリ装置において具現された多層デカップリングキャパシタの構造が示されている。
【０００６】
従来技術による多層デカップリングキャパシタの断面構造を示す図４を参照すると、基板層と第１，２，３ポリシリコン層が多層デカップリングキャパシタを形成するためにキャパシタの電極として使用されている。ここで、第１ポリシリコン電極はメモリセル領域内に形成されるセルトランジスタのゲート電極を堆積工程（deposition process）で製造するときに同一工程で一緒に製造されることができるが、第２ポリシリコン電極６２，６４，７２，７４と第３ポリシリコン電極６０，７０はメモリセル領域で行われる製造工程とは別の工程により周辺回路領域内で形成される。即ち、第２ポリシリコン電極６２，６４，７２，７４と第３ポリシリコン電極６０，７０は前記メモリセル領域をマスキングした状態で別の堆積工程により形成される。また、前記第２ポリシリコン電極の場合にはｎ＋領域７６，７８，８２とコンタクトされるためのフロー工程が必要である。そこで、半導体メモリ装置を製造するための全体工程のステップ数が増加するに従い、製品のコストが上昇するという問題があった。
【０００７】
図５はＭＯＳトランジスタの製造時に一緒に製造されるＭＯＳキャパシタのレイアウト示している。アクティブ領域２の上部にはゲートポリシリコン領域４が形成される。ここで、アクティブ領域２はｎ＋型またはｐ＋型不純物がドーピングされた領域として第１電極を形成し、ゲートポリシリコン領域４はｐ＋型またはｎ＋型不純物がドーピングされた領域として第２電極を形成する。この場合、キャパシタの誘電膜（誘電層）はアクティブ領域２が形成された基板とゲートポリシリコン領域４との間に挟まれたゲート酸化膜となる。ＭＯＳ形態のデカップリングキャパシタがパワーノイズを除去するために使用される場合、ゲートポリシリコン領域４はコンタクトＣＮ１を通じて金属ライン６と電気的に連結され、アクティブ領域２はコンタクトＣＮ２を通じて金属ライン９，１０，８と連結される。金属ライン６が動作電源電圧ＶＤＤを伝達するパワーラインの場合、パワーノイズを除去しパワーの信頼性を図るために金属ライン８は接地電圧ＧＮＤを伝達するグラウンドラインとなる。
【０００８】
図５に示されるデカップリングキャパシタはメモリセル領域のトランジスタを製造する際、同一の工程で周辺回路領域内で一緒に製造されるが、平面的に配置された単一キャパシタなので、デカップリングキャパシタンスが図４の場合に比べ顕著に小さく、第１，２電極間のショートの際にデカップリング作用を喪失しうるとの問題点があった。つまり、図５のＭＯＳタイプデカップリングキャパシタは高集積半導体素子では一層小さいキャパシタンスを有する点から、その採用に制限が従う。
【０００９】
半導体素子の駆動速度が速くなり、且つＰＣＢでのリアクタンス（Ｌ成分）の値が大きくなるに従い、デカップリングキャパシタの容量値は増加されるべきであるが、チップの全体面積が漸次減っている趨勢において、限定された面積で大容量のキャパシタを具現する技術は重要である。
【００１０】
最近、半導体メモリ装置の高集積化要求に応じて製造工程技術が飛躍的に発展するに従い、ＳＲＡＭの場合にメモリセル領域内のメモリセルトランジスタが平面的配置から脱皮してスタック型として製造される技術が開発されている。特許文献２、３にはメモリセルトランジスタをスタックタイプに積層する製造技術が提示される。例えば、シングルスタック型メモリセルを製造する場合、メモリセルを構成する６個のＭＯＳトランジスタのうち４個のＮ型ＭＯＳトランジスタ（プルダウン及びパストランジスタ）は半導体基板層に形成され、２個のＰ型ＭＯＳトランジスタ（負荷トランジスタ）は前記Ｎ型ＭＯＳトランジスタのゲート電極上に絶縁的に形成された他の基板層、例えば、チャンネルシリコン層で形成されることができる。
【００１１】
そのようなスタック型メモリセルを有する半導体メモリでは高集積化に従う高速及び低電力動作をも伴うので、各種信号ノイズ及びパワーノイズの除去が一層要求されることにより、制限した面積で一層大きいキャパシタンスを有することができるデカップリング改善対策が切実に求められている。
【特許文献１】米国特許第６，１２４，１６３号
【特許文献２】大韓民国特許出願第２００４−２０８０号
【特許文献３】大韓民国特許出願第２００４−２０８８号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の第１目的は、上述のような従来の問題点を解決することができる半導体素子を提供することにある。
【００１３】
本発明の第２の目的は、メモリセル領域に隣接した周辺回路領域を一層小さい占有面積で具現できる半導体素子を提供することにある。
【００１４】
本発明の第３の目的は、スタックメモリセルを採用する半導体メモリにおいて制限したサイズ内で一層効率的なキャパシタンスを有することができる半導体素子を提供することにある。
【００１５】
本発明の第４の目的は、スタックメモリセルを採用する半導体素子において積層型デカップリングキャパシタを有することができる半導体素子を提供することにある。
【００１６】
本発明の第５の目的は、互いに並列に連結された積層型キャパシタクラスタを複数個で有することができる半導体素子を提供することにある。
【００１７】
本発明の第６の目的は、シングルスタックまたはダブルスタックメモリセルを採用する半導体メモリにおいて別の追加工程なしにデカップリングキャパシタを効率的に製造することができる方法を提供することにある。
【００１８】
本発明の第７の目的は、半導体メモリのセル形成領域に隣接した周辺回路領域の配置面積を最小化または減少させることができるデカップリングキャパシタの配置構造を提供することにある。
【００１９】
本発明の第８の目的は、積層型ＳＲＡＭのセルを採用する半導体メモリ装置において、パワーラインまたは各種レファレンス信号ラインに含まれるノイズを効率的に除去することができる効果的なデカップリングキャパシタの積層構造及び製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
このような目的を達成するため本発明の好適な実施形態による、互いに異なった層に形成されたトランジスタを有する半導体装置は、前記トランジスタを積層構造として製造する場合に使用される絶縁膜と該絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタを備えることを特徴とする。
【００２１】
前記積層型キャパシタクラスタの１つは少なくとも３個のデカップリングキャパシタを有し、前記第１ラインが電源電圧ラインである場合に前記第２ラインは接地電圧ラインであるか、または前記第１ラインが信号ラインである場合に前記第２ラインは接地電圧ラインであることができる。
【００２２】
好ましくは、前記デカップリングキャパシタが３個である場合、第１デカップリングキャパシタはＭＯＳトランジスタのゲート酸化膜を第１誘電膜層として形成され、第２デカップリングキャパシタは前記ＭＯＳトランジスタ上に位置した第１チャンネルシリコン層の上部に形成された第１トップゲート絶縁膜を第２誘電膜層として形成され、第３デカップリングキャパシタは前記第１トップゲート絶縁膜上に位置した第２チャンネルシリコン層の上部に形成された第２トップゲート絶縁膜を第３誘電膜層として形成されることができる。
【００２３】
また、前記デカップリングキャパシタが５個である場合、第１デカップリングキャパシタはＭＯＳトランジスタのゲート酸化膜を第１誘電膜層として形成され、第２デカップリングキャパシタは前記ＭＯＳトランジスタのゲート電極上に形成された層間絶縁膜を第２誘電膜層として形成され、第３デカップリングキャパシタは前記層間絶縁膜上に位置した第１チャンネルシリコン層の上部に形成された第１トップゲート絶縁膜を第３誘電膜層として形成され、第４デカップリングキャパシタは前記第１トップゲート絶縁膜上に位置した第１トップゲートの上部に形成された層間絶縁膜を第４誘電膜層として形成され、第５デカップリングキャパシタは前記第４誘電膜層の上部に位置した第２チャンネルシリコン層の上部に形成された第２トップゲート絶縁膜を第５誘電膜層として形成されることができる。
【発明の効果】
【００２４】
本発明によると、スタックメモリセルを採用する半導体メモリにおいて制限されたサイズ内で一層効率的なキャパシタンスを有する半導体素子を提供できるとの効果がある。
【００２５】
また、シングルまたはダブルスタックメモリセルを採用する半導体メモリにおいて別の追加工程なしに互いに並列連結された複数の積層型キャパシタクラスタを有する半導体素子が提供されることにより、製造費用を減少させ、且つ半導体メモリのセル形成領域に隣接した周辺回路領域の配置面積を最小化または減少させることができるとの効果がある。
【発明を実施するための最良の形態】
【００２６】
上述の本発明の目的及びそのほかの目的、特徴、そして、利点は、添付図を参照して以下に記述される本発明の詳しく且つ好ましい実施形態の説明により一層明確になるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便意上同一ないし類似な符号で記載されることに留意されたい。
【００２７】
デザインルールが約８０ナノメーター（ｎｍ）以下の設計においては、通常、フルＣＭＯＳ  ＳＲＡＭセルを構成する６個のトランジスタは同一層に配置されずに互いに異なった層に配置されうる。ＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度限界付近まで縮小される場合、周辺回路領域に配置されるデカップリングキャパシタもそれに従い縮小されることが求められる。しかし、デカップリングキャパシタのサイズが縮小される場合には、一般にはキャパシタンス値減少してしまうので、キャパシタンス値が大幅に減少しないようにしながらサイズだけを減少させることができるテクニックが必要とされる。
【００２８】
本発明の第１実施形態では図１及び図２のようにダブルスタック型のデカップリングキャパシタの構造が提供される。
【００２９】
図１は本発明の第１実施形態としての積層型デカップリングキャパシタのレイアウトを示す。図２は図１に示す積層型デカップリングキャパシタの断面図である。
【００３０】
図１及び図２を参照すると、アクティブ領域３０の上部にはゲートポリシリコン層４２が形成され、その上部には順次第１チャンネルシリコン層４５、第２チャンネルシリコン層６０、及び第１金属層８０が互いに絶縁されて形成される。
【００３１】
ダブルスタック型メモリセルを有する半導体メモリの場合、第１チャンネルシリコン層４５と第２チャンネルシリコン層６０はトランジスタ形成用基板として使用される。ダブルスタック型メモリセルにおいてゲートポリシリコン層４２はプルダウントランジスタのゲート電極を形成するために使用され、第１チャンネルシリコン層４５の上部に形成される第１トップゲート層５１は負荷トランジスタのゲート電極を形成するために使用されることができる。また、第２チャンネルシリコン層６０の上部に形成される第２トップゲート層６３はパストランジスタのゲート電極を形成するために使用されることができる。
【００３２】
ダブルスタック型メモリセルの場合、メモリセルを形成するトランジスタが３つの層に分けて配置されるため、平面的サイズは約１／２ないし１／３倍に減る。本発明の好適な実施形態では、そのようなダブルスタック型メモリセルを製造するためにときに使用される第１，２トップゲート層と第１，２チャンネルシリコン層をデカップリングキャパシタの電極として適切に活用される。即ち、メモリセル領域と周辺回路領域との全体に１つの同一の導電層を形成した後に用途別にパターニングして、前記導電層がメモリセル領域では基板またはゲート電極として機能するようにし、周辺回路領域ではデカップリングキャパシタの電極として機能するようにする。
【００３３】
図１及び図２に図示される積層型キャパシタクラスタは、半導体メモリ装置のメモリセルのトランジスタを積層構造で製造する場合に使用される絶縁膜４０，５０，６１と該絶縁膜を境界にして上下部層に存在する導電層３０，４２，４５，５１，６０，６３を用いて形成され、第１，２ライン（図面ではＶＤＤ，ＧＮＤ）間に互いに並列連結されたデカップリングキャパシタＣ１，Ｃ２，Ｃ３からなる。また、図面において抵抗を減少させるためにタングステンなどのような高融点金属物質との反応により作られた金属シリサイド膜６４、ハードマスク膜６５、及びタングステンコンタクト６６が示される。
【００３４】
図面では単に１つのキャパシタクラスタを示したが、これは便意上のことで、実質的にチップの周辺回路領域内に複数のキャパシタクラスタが形成されてパワーラインだけでなく各種レファレンス信号と連結されるのが好ましい。また、前記第１ラインが電源電圧ＶＤＤラインである場合、前記第２ラインは接地電圧ＧＮＤラインとして説明されたが、例えば、前記第１ラインを半導体装置の各種信号を伝達する信号ラインに、前記第２ラインを接地電圧ラインにそれぞれ変更することができる。
【００３５】
本発明で使用される用語“クラスタ”は互いに連結された２個以上のキャパシタの群を意味し、並列または直列の形態をすべて含む意味である。
【００３６】
図示するように、１つのキャパシタクラスタが３個のデカップリングキャパシタを基本構成として有する場合、図２に示される第１デカップリングキャパシタＣ１はＭＯＳトランジスタのゲート酸化膜４０を第１誘電膜として形成される。そして、第２デカップリングキャパシタＣ２は前記ＭＯＳトランジスタの上部に位置した第１チャンネルシリコン層４５の上部に形成された第１トップゲート絶縁膜５０を第２誘電膜層として形成され、第３デカップリングキャパシタＣ３は第１トップゲート絶縁膜５０上に位置した第２チャンネルシリコン層６０の上部に形成された第２トップゲート絶縁膜６１を第３誘電膜層として形成される。
【００３７】
図面において、第１デカップリングキャパシタＣ１の第１電極（図面では下部電極）はｎ＋型不純物がドーピングされたアクティブ領域３０となり、第２電極（図面では上部電極）はｐ＋型不純物がドーピングされたゲートポリシリコン層４２となる。第２デカップリングキャパシタＣ２の第１電極（図面では下部電極）は第１チャンネルシリコン層４５になり、第２電極（図面では上部電極）は第１トップゲート５１になる。第３デカップリングキャパシタＣ３の第１電極（図面では下部電極）は第２チャンネルシリコン層６０になり、第２電極（図面では上部電極）は第２トップゲート６３になる。
【００３８】
デカップリングキャパシタがパワーノイズを除去するために使用される場合、接地電圧ＧＮＤにはアクティブ領域３０、第１トップゲート５１、及び第２チャンネルシリコン層６０が連結され、電源電圧ＶＤＤにはゲートポリシリコン層４２、第１チャンネルシリコン層４５、及び第２トップゲート６３が連結されうる。
【００３９】
ここで、第１，２トップゲート絶縁膜５０，６１は、例えば、ＴＥＯＳ、シリコンジオキシド、シリコン窒化膜、またはそれら材質のうち選択された材質の組合膜で形成されることができる。キャパシタの誘電物質として高誘電定数（高誘電率）を有する他の材質は本分野で通常の知識を有したものにとって明らかになるだろう。また、使用されたポリシリコン層は導電的にドープされ、ポリシリコン層の表面層は通常使用されるシリサイド、例えば、チタニウムシリサイド、タングステンシリサイドでシリサイド化されることができる。
【００４０】
アクティブ領域３０はタングステンコンタクト７５を通じてメタルゼロ層７１に連結され、メタルゼロ層７１は接地電圧ＧＮＤに連結される。ここで、メタルゼロ層７１は、例えば、タングステンなどのような材質で形成される金属ダマシン層であることができる。図１に示される第１コンタクトＣＯ１はタングステンコンタクト７５とメタルゼロ層７１に連結されるメタルコンタクトをともに示したものである。微細パターンの形成に適合するように使用される金属ダマシン工程の細部は本分野で広く知られているため、ダマシン工程に対する具体的説明は省略される。
【００４１】
選択的エピタキシャル成長層４３の上部に形成された第１チャンネルシリコン層４５は第２デカップリングキャパシタＣ２の下部電極として機能するためにタングステンコンタクト７４を通じてメタルゼロ層７２に連結され、メタルゼロ層７２は電源電圧ＶＤＤに連結される。
【００４２】
他の選択的エピタキシャル成長層５４の上部に形成された第２チャンネルシリコン層６０は第３デカップリングキャパシタＣ３の下部電極として機能するためにメタルコンタクト８２を通じてメタルワン層（Ｍ１）８０に連結され、メタルワン層８０はアルミニウムなどのような材質の金属で形成され、これは接地電圧８０に連結される。図１に示される第２コンタクトＣＯ２はネストコンタクトＮＣとメタルコンタクトＭＣを共に示す。メタルコンタクトＭＣはメタルワン層（Ｍ１）８０に連結されるコンタクトであり、ネストコンタクトＮＣはメタルコンタクトＭＣの下部に形成される他のコンタクトで、第２チャンネルシリコン層６０の上部または側部と電気的に接触されるコンタクトプラグを有する。
【００４３】
図２の構造は周辺回路領域及びフィールド領域であり、ｎ型ＭＯＳキャパシタからなる第１デカップリングキャパシタＣ１の上部にＣＳ１層４５とＴＧ１層５２を用いて形成された第２デカップリングキャパシタＣ２と、ＣＳ２層６０とＴＧ２層６３を電極層として用いて形成された第３デカップリングキャパシタＣ２が積層された構造を有し、ＣＳ１層４５はＶＤＤ、ＴＧ１層５２はＧＮＤでバイアシングされ、ＣＳ２層６０はＧＮＤ、ＴＧ２層６３はＶＤＤでバイアシングされるため、つまり、図面上に図示された３個のキャパシタが互いに並列に連結されたものと同一な等価回路として表れる。
【００４４】
そこで、ダブルスタックメモリセルを採用する半導体メモリにおいて別の追加工程なしに互いに並列に連結された３個のデカップリングキャパシタがメモリセルの製造とともに効率的に製造され、デカップリングキャパシタが形成される周辺回路領域の配置面積が平面的に最小化される。
【００４５】
図３は本発明の他の実施形態としての積層型デカップリングキャパシタの断面構造図であって、一層大きい容量のキャパシタクラスタを得るために、図２の場合に比べて２つのデカップリングキャパシタが追加形成された構造を示す。図３においても、図２のようにダブルスタックメモリセルを採用する半導体メモリの場合であるが、図２とは異なってＭＯＳ層の第１層にｐ型ＭＯＳトランジスタが形成される。
【００４６】
図３を参照すると、５つのデカップリングキャパシタＣ１−Ｃ５が電源電圧ＶＤＤと接地電圧ＶＳＳとの間に連結されたスタック構造が図示される。
【００４７】
最下部層のデカップリングキャパシタＣ１はＰＭＯＳキャパシタで構成され、ＣＳ１（４５）、ＴＧ１（５２）、ＣＳ２（６０）、Ｔ２（６３）のバイアスが図２とは異なって提供される。
【００４８】
図３において、第１デカップリングキャパシタＣ１はＭＯＳトランジスタのゲート酸化膜４０を第１誘電膜層として形成され、第２デカップリングキャパシタＣ２は前記ＭＯＳトランジスタのゲート電極４２上に形成された層間絶縁膜４４を第２誘電膜層として形成され、第３デカップリングキャパシタＣ３は層間絶縁膜４４上に位置した第１チャンネルシリコン層４５の上部に形成された第１トップゲート絶縁膜５０を第３誘電膜層として形成され、第４デカップリングキャパシタＣ４は第１トップゲート絶縁膜５０上に位置した第１トップゲート５２の上部に形成された層間絶縁膜５６を第４誘電膜層として形成され、第５デカップリングキャパシタＣ５は第４誘電膜層上に位置した第２チャンネルシリコン層６０の上部に形成された第２トップゲート絶縁膜６１を第５誘電膜層として形成される。
【００４９】
ここで、アクティブ領域３１はＶＤＤ、ゲートポリシリコン層４２はＧＮＤ、ＣＳ１（４５）はＶＤＤ、ＴＧ１（５２）はＧＮＤでバイアシングされ、ＣＳ２（６０）はＶＤＤ、ＴＧ２（６３）はＧＮＤでバイアシングされる。
【００５０】
図３の構成において、メモリセル領域には第１層に負荷トランジスタが形成され、その上部には順次フルダウントランジスタ及びパストランジスタが積層されるか、またはパストランジスタ及びフルダウントランジスタが積層されることができる。
【００５１】
図３のような構造の製造方法は、トランジスタの形成タイプまたはバイアシングの提供が異なるが、図２の場合と実質的に同一である。
【００５２】
上述のように、パワーノイズ及び各種レファレンス信号のノイズを上述のような構造を有するデカップリングキャパシタクラスで除去する場合、制限されたデカップリングキャパシタ面積内で一番効率的な性能が具現できる。
【００５３】
本明細書に提示された概念は、種々の応用例に種々の方式により適用することができるのは当該技術の知識を有したものならば誰でも理解できるだろう。提示されたデカップリングキャパシタの個数は本発明による実施形態の一部を表し、より効率的ながら回路設計者に利用可能な多くの別の方法が有り得る。そこで、これに関する詳しい具現は本発明に含まれ、請求項の範囲から外れないものである。
【００５４】
例えば、実施形態において変更を加えて、ダブルスタックメモリセルの場合でないシングルスタックメモリセルの場合には第２チャンネルシリコンを用いた電極を省いたままに複数個のスタックキャパシタを適切に形成することができる。また、各電極に連結されるコンタクトはネストコンタクトなどのような多様なコンタクトなどに変更できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態としての積層型デカップリングキャパシタのレイアウト図である。
【図２】図１に示す積層型デカップリングキャパシタの断面構造図である。
【図３】本発明の第２実施形態としての積層型デカップリングキャパシタの断面図である。
【図４】従来技術による多層デカップリングキャパシタの断面構造図である。
【図５】通常のＭＯＳキャパシタのレイアウト図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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