(57)【要約】【課題】装置に対する外部入力によってキャパシタの絶縁膜が破壊されない半導体装置とその製造方法を提供する。【解決手段】  半導体装置１０の絶縁膜１７は、Ｐ型半導体領域１２上に第１易破壊領域１７ａを備え、Ｎ＋型半導体領域１３上に第２易破壊領域１７ｂとを備える。Ｐ型半導体領域１２と第１易破壊領域１７ａとキャパシタ電極２０とは、リークパス部を構成する。Ｎ＋型半導体領域１３と第２易破壊領域１７ｂとキャパシタ電極２０とはＭＯＳキャパシタを構成する。Ｎ型半導体基板１１には電極２２を介して電源電圧Ｖｄｄが印加されているため、外部入力があった場合ダイオードの整流作用からリークパス部を電流が流れやすくなり、プログラミング目的以外で第２易破壊領域１７ｂが破壊されるのを防ぐことができる。【選択図】図１
2006339312.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、を備える半導体装置であって、
前記絶縁膜は、前記第２半導体領域上に形成された第１易破壊領域と、第１半導体領域上に形成された第２易破壊領域とを備え、
前記第１易破壊領域の耐圧は、前記第２易破壊領域の耐圧及び、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の耐圧より低いことを特徴とする半導体装置。
【請求項２】
前記第２易破壊領域の耐圧は、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の耐圧より低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１易破壊領域の厚みは、前記第２易破壊領域の厚み、及び前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２易破壊領域の厚みは、前記第１易破壊領域の厚みと比較して厚く、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１易破壊領域の厚みは１．５ｎｍ〜２．５ｎｍであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２易破壊領域の厚みは３ｎｍ〜４ｎｍであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１易破壊領域は、中心部とそれを囲む周辺部とを備え、前記中心部の厚みは周辺部の厚みと比較して薄く形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２易破壊領域は、中心部とそれを囲む周辺部とを備え、前記中心部の厚みは周辺部の厚みと比較して薄く形成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１易破壊領域は、前記電極と接する面に凹凸が設けられることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
第１導電型の第１半導体領域の表面領域に第２導電型の第２半導体領域を
形成する第２半導体領域形成工程と、
前記第１半導体領域及び前記第２半導体領域上に絶縁膜を形成する絶縁膜形成工程と、
前記第２半導体領域上の前記絶縁膜に第１易破壊領域を形成する第１易破壊領域形成工程と、
前記第１半導体領域上の前記絶縁膜に第２易破壊領域を形成する第２易破壊領域形成工程と、
前記絶縁膜上に電極を形成する電極形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１易破壊領域形成工程では、前記第１易破壊領域の厚みを、前記第２易破壊領域及び、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜と比較して薄く形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２易破壊領域形成工程では、前記第２易破壊領域の厚みを、前記第１易破壊領域の厚みと比較して厚く、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄く形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１易破壊領域形成工程では、薬液による洗浄又は／及びドライエッチングによって前記第１易破壊領域の前記電極と接する面に凹凸を設けることを特徴とする請求項１０乃至請求項１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１易破壊領域形成工程では、薬液による洗浄又は／及びドライエッチングによって前記第２半導体領域の前記第１易破壊領域に接する面に凹凸が設けられた上で、前記第１易破壊領域が形成されることを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置に対する負荷やＥＳＤ（Electrostatic Discharge）等の過大入力から装置を保護する構造を設けた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来、記憶装置やトリミング素子等のプログラマブルな半導体装置として、アンチヒューズを用いる方式が知られている。
【０００３】
アンチヒューズを用いる方式は半導体装置に通常の動作電圧よりも高い書き込み電圧を印加することによって、ＭＯＳ（Metal Oxide Semiconductor）キャパシタのゲート絶縁膜を破壊し、それまで絶縁状態にあった半導体装置を導通可能とすることで、所望のプログラミングデータを書き込むことができ、所望の回路動作を実現することが可能となるものである。このアンチヒューズを用いる方式は、製品完成後にユーザが目的とする用途に合わせて書き込みを行うことができるため、多品種少量品種の用途に向いている。
【０００４】
ＭＯＳキャパシタ以外に他のトランジスタ等が存在する場合、書き込み電圧によってトランジスタを破壊してしまう可能性があるため、書き込み電圧以上の耐圧性を備える高耐圧トランジスタを使用する必要がある。しかし、高耐圧トランジスタを形成するためには製造工程数が増加する、製造コストが増加する等の問題がある。
【０００５】
そこで、高耐圧トランジスタを利用せずに済むように、例えばＭＯＳキャパシタの絶縁膜を０．５〜５ｎｍに形成することによって書き込み電圧を低くする構成が提案されている。（例えば特許文献１参照）
【特許文献１】米国特許出願公開第２００２／００９４６１１Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＭＯＳキャパシタの絶縁膜を薄く形成すると、予期しない装置外からのサージ電圧やＥＳＤ（Electrostatic Discharge）等の過大入力、装置への衝撃や負荷等によって絶縁膜が破壊されてしまう場合があり、所望のプログラミングを行うことができない問題があった。
【０００７】
従って、プログラミング目的以外でＭＯＳキャパシタのゲート絶縁膜が破壊されない構造を備える半導体装置が求められている。
【０００８】
本発明は上記実情に鑑みてなされたものであって、装置に対する負荷やＥＳＤ等の過大入力によってＭＯＳキャパシタの絶縁膜が破壊されない半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の観点にかかる半導体装置は、
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域及び前記第２半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、を備える半導体装置であって、
前記絶縁膜は、前記第２半導体領域上に形成された第１易破壊領域と、第１半導体領域上に形成された第２易破壊領域とを備え、
前記第１易破壊領域の耐圧は、前記第２易破壊領域の耐圧及び、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の耐圧より低いことを特徴とする。
【００１０】
前記第２易破壊領域の耐圧は、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の耐圧より低くてもよい。
【００１１】
前記第１易破壊領域の厚みは、前記第２易破壊領域の厚み、及び前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄くてもよい。
【００１２】
前記第２易破壊領域の厚みは、前記第１易破壊領域の厚みと比較して厚く、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄くてもよい。
【００１３】
前記第１易破壊領域の厚みは１．５ｎｍ〜２．５ｎｍであってもよい。
【００１４】
前記第２易破壊領域の厚みは３ｎｍ〜４ｎｍであってもよい。
【００１５】
前記第１易破壊領域は、中心部とそれを囲む周辺部とを備え、前記中心部の厚みは周辺部の厚みと比較して薄く形成されてもよい。
【００１６】
前記第２易破壊領域は、中心部とそれを囲む周辺部とを備え、前記中心部の厚みは周辺部の厚みと比較して薄く形成されてもよい。
【００１７】
前記第１易破壊領域は、前記電極と接する面に凹凸が設けられてもよい。
【００１８】
上記目的を達成するため、本発明の第２の観点にかかる半導体装置の製造方法は、
第１導電型の第１半導体領域の表面領域に第２導電型の第２半導体領域を
形成する第２半導体領域形成工程と、
前記第１半導体領域及び前記第２半導体領域上に絶縁膜を形成する絶縁膜形成工程と、
前記第２半導体領域上の前記絶縁膜に第１易破壊領域を形成する第１易破壊領域形成工程と、
前記第１半導体領域上の前記絶縁膜に第２易破壊領域を形成する第２易破壊領域形成工程と、
前記絶縁膜上に電極を形成する電極形成工程と、を備えることを特徴とする。
【００１９】
前記第１易破壊領域形成工程では、前記第１易破壊領域の厚みを、前記第２易破壊領域及び、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜と比較して薄く形成してもよい。
【００２０】
前記第２易破壊領域形成工程では、前記第２易破壊領域の厚みを、前記第１易破壊領域の厚みと比較して厚く、前記第１易破壊領域及び前記第２易破壊領域を除く前記絶縁膜の厚みと比較して薄く形成してもよい。
【００２１】
前記第１易破壊領域形成工程では、薬液による洗浄又は／及びドライエッチングによって前記第１易破壊領域の前記電極と接する面に凹凸を設けてもよい。
【００２２】
前記第１易破壊領域形成工程では、薬液による洗浄又は／及びドライエッチングによって前記第２半導体領域の前記第１易破壊領域に接する面に凹凸が設けられた上で、前記第１易破壊領域が形成されてもよい。
【発明の効果】
【００２３】
本発明によれば、Ｐ型半導体領域上に耐圧が低い領域を備える絶縁膜を形成することによって、外部入力によるＭＯＳキャパシタのゲート絶縁膜の破壊を防止し、外部入力から装置を保護することが可能な半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態に係る半導体装置を図を用いて説明する。
【００２５】
図１は、本発明の実施の形態に係る半導体装置１０の断面図である。また、図１に示す半導体装置１０は、図２に示す回路の一点鎖線で囲んだ領域に対応する。
【００２６】
半導体装置１０は、図１に示すようにＮ型半導体基板１１と、Ｐ型半導体領域１２と、Ｎ＋型半導体領域１３と、Ｎ＋型拡散層１４と、Ｎ＋＋型拡散層１５と、フィールドチャネル１６と、絶縁膜１７と、層間絶縁膜１８と、キャパシタ電極２０と、アルミニウム配線２１と、電極２２と、を備える。
【００２７】
Ｎ型半導体基板１１は、リン、ヒ素等のＮ型（第１導電型）の不純物が拡散されたＮ型の半導体基板から構成される。
【００２８】
Ｐ型半導体領域１２は、ボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型の半導体領域から構成され、Ｎ型半導体基板１１の表面領域に形成される。Ｐ型半導体領域１２は、Ｎ＋型半導体領域１３と、フィールドチャネル１６とに接する。また、Ｐ型半導体領域１２上には、絶縁膜１７の第１易破壊領域１７ａを介してキャパシタ電極２０が形成される。後述するように、Ｐ型半導体領域１２と、絶縁膜１７の第１易破壊領域１７ａと、キャパシタ電極２０とは、図２に示すリークパス部２を構成する。
【００２９】
Ｎ＋型半導体領域１３は、Ｎ型半導体基板１１の表面領域に形成される。
Ｎ＋型半導体領域１３上には、絶縁膜１７の第２易破壊領域１７ｂを介してキャパシタ電極２０が形成される。後述するように、Ｎ＋型半導体領域１３と、絶縁膜１７の第２易破壊領域１７ｂと、キャパシタ電極２０とは、図２に示すＭＯＳキャパシタ１を構成する。キャパシタ電極２０とＮ＋＋型拡散層１５とに所定電圧が印加されると、絶縁膜１７の第２易破壊領域１７ｂが破壊され、以後、キャパシタ電極２０はＮ＋＋型拡散層１５を介して電極２２と短絡する。
【００３０】
Ｎ＋型拡散層１４は、リン、ヒ素等のＮ型（第１導電型）の不純物を拡散させたＮ型の半導体領域から構成され、Ｎ型半導体基板１１とＮ＋＋型拡散層１５との間に形成される。
【００３１】
Ｎ＋＋型拡散層１５は、リン、ヒ素等のＮ型（第１導電型）の不純物を拡散させたＮ型の半導体領域から構成され、フィールドチャネル１６の間に形成される。Ｎ＋＋型拡散層１５上には、電極２２が形成される。
【００３２】
フィールドチャネル１６は、Ｎ型の不純物を拡散させたＮ型半導体領域から構成され、Ｎ型半導体基板１１の表面領域に形成される。フィールドチャネル１６は、Ｎ＋型半導体領域１３と、Ｎ＋＋型拡散層１５とを短絡する。
【００３３】
絶縁膜１７は、シリコン酸化膜（ＳｉＯ２）から構成され、Ｐ型半導体領域１２と、Ｎ＋型半導体領域１３と、フィールドチャネル１６との上に形成される。絶縁膜１７はＰ型半導体領域１２上に第１易破壊領域１７ａを、Ｎ＋型半導体領域１３上に第２易破壊領域１７ｂを備える。
【００３４】
第１易破壊領域１７ａは、図１に示すようにＰ型半導体領域１２の表面領域上に形成される。また、第１易破壊領域１７ａは、図示するようにキャパシタ電極２０の側壁より内側に形成される。
【００３５】
第１易破壊領域１７ａは、厚みの薄く形成された中心部と、中心部を囲み且つ中心部より厚く形成された周辺部とから構成される。第１易破壊領域１７ａの周辺部が中心部と比較して厚く形成され、且つ第１易破壊領域１７ａがキャパシタ電極２０の側壁より内側に形成されるのは、キャパシタ電極２０を形成する際のオーバーエッチング及びポリマー剥離によって第１易破壊領域１７ａの厚みが薄くなり、第１易破壊領域１７ａの初期絶縁性が劣ることを防ぐためである。
【００３６】
第２易破壊領域１７ｂは、図１に示すようにＮ＋型半導体領域１３上に形成される。また、第２易破壊領域１７ｂは、図示するようにキャパシタ電極２０の側壁より内側に形成される。
【００３７】
第２易破壊領域１７ｂも、厚みの薄く形成された中心部と、中心部を囲み且つ中心部より厚く形成された周辺部とから構成される。これは、第１易破壊領域１７ａと同様にキャパシタ電極２０を形成する際のオーバーエッチング及びポリマー剥離によって第２易破壊領域１７ｂの初期絶縁性が劣ることを防ぐためである。
【００３８】
第１易破壊領域１７ａの中心部は、第２易破壊領域１７ｂと比較して耐圧が低くなるように形成されている。具体的には、第１易破壊領域１７ａの中心部の厚さは、第２易破壊領域１７ｂの中心部の厚さと比較して薄くなるように形成される。例えば、第１易破壊領域１７ａの中心部の厚さは１．５〜２．５ｎｍ程度に形成され、第２易破壊領域１７ｂの中心部の厚さは３〜４ｎｍに形成されており、第１易破壊領域１７ａの耐圧は５Ｖ程度であり、第２易破壊領域１７ｂの耐圧は８Ｖ程度である。
【００３９】
層間絶縁膜１８は、シリコン酸化膜から構成され、絶縁膜１７と、キャパシタ電極２０との上に形成される。また、層間絶縁膜１８の表面は平坦化されている。
【００４０】
キャパシタ電極２０は、Ｎ型のポリシリコン膜から構成され、Ｐ型半導体領域１２及びＮ＋型半導体領域１３上に形成される。
【００４１】
アルミニウム配線２１は、アルミニウム膜等から構成され、層間絶縁膜１８に形成された開口部１８ａを充填し、キャパシタ電極２０と電気的に接触するように形成される。アルミニウム配線２１には、図２に示すように、書込制御用ＭＯＳＦＥＴ３と読出時に電流を抑える電流制限抵抗４とが接続される。
【００４２】
電極２２は、アルミニウム膜等から構成され、図１に示すように層間絶縁膜１８に形成された開口部１８ｂを充填し、Ｎ＋＋型拡散層１５と電気的に接触するように形成される。
【００４３】
次に半導体装置１０の製造方法を図を用いて説明する。なお、以下に記載する製造方法は一例であって同様の結果物が得られるのであればこれに限定されない。
【００４４】
まず、Ｎ型半導体基板１１を用意し、Ｎ型半導体基板１１上にＰ型半導体領域１２が形成される領域を除き、フォトリソグラフィ等でレジストパターンを形成する。次にＰ型不純物をイオン注入法等で拡散させ、図３（ａ）に示すようにＰ型ウエル５１を形成する。
【００４５】
次に、Ｎ型半導体基板１１上に、熱酸化法等により２５ｎｍ程度の厚みでシリコン酸化膜（ＳｉＯ２）５２を形成する。続いてシリコン酸化膜５２上に、ＣＶＤ（Chemical Vapor Deposition）等により１３０ｎｍ程度の厚みで、図３（ｂ）に示すようにシリコン窒化膜（Ｓｉ３Ｎ４）５３を形成する。
【００４６】
次に、フォトリソグラフィ等によりＰ型半導体領域１２及びＮ＋型半導体領域１３が形成される領域、及び電極２２が形成される領域上にレジストパターン（図示せず）を形成する。レジストパターンをマスクとしてシリコン窒化膜５３をエッチングして除去すると、図３（ｃ）に示すように、Ｐ型半導体領域１２及びＮ＋型半導体領域１３が形成される領域、及び電極２２が形成される領域上のみシリコン窒化膜５３が残る。
【００４７】
次に、シリコン窒化膜５３上に残ったレジストパターンをマスクとしてリン、ヒ素等のＮ型不純物をイオン注入法等により注入する。次に、レジストパターンをアッシングして除去する。続いて、８００度の炉で１０分から２０分かけシリコン酸化膜５２を図３（ｄ）に示すように成長させる。この際、イオン注入されたリン等のＮ型不純物はＮ型半導体基板１１中に拡散し、図３（ｄ）に示すフィールドチャネル１６が形成される。
【００４８】
次に、シリコン窒化膜５３と、シリコン窒化膜５３下のシリコン酸化膜５２とを図４（ａ）に示すように除去する。
【００４９】
次に、Ｎ＋型半導体領域１３が形成される領域を除いたＰ型ウエル５１上にフォトリソグラフィ等により図４（ｂ）に示すようにレジストパターン５４を形成する。
【００５０】
Ｎ型不純物をイオン注入法等で注入し、図４（ｂ）に示すようにＮ＋型半導体領域１３とＮ＋型拡散層１４とを形成する。この際、Ｎ型半導体基板１１の表面領域には既にフィールドチャネル１６が形成されているため、予め拡散されていたＮ型不純物とが合わさり、Ｎ＋型拡散層１４より不純物濃度の高いＮ＋＋型拡散層１５が形成される。
【００５１】
次に、熱酸化法、ＣＶＤ法等により等によりＰ型半導体領域１２、Ｎ＋型半導体領域１３、Ｎ＋＋型拡散層１５上にシリコン酸化膜５２を図４（ｃ）に示すように形成する。
【００５２】
続いて、第１易破壊領域１７ａ及び第２易破壊領域１７ｂに対応する領域にフォトリソグラフィ、エッチング等により図５（ａ）に示す開口部５２ａ及び開口部５２ｂを形成する。
【００５３】
次に、熱酸化法等によりシリコン酸化膜を成長させ、図５（ｂ）に示すように開口部５２ａ内のＰ型半導体領域１２上に第１易破壊領域１７ａの中心部を、開口部５２ｂ内のＮ＋型半導体領域１３上に第２易破壊領域１７ｂの中心部を形成する。この際、第１易破壊領域１７ａの中心部の厚さを第２易破壊領域１７ｂのの中心部厚さと比較して薄くなるように形成する。例えば、第１易破壊領域１７ａの中心部の厚みは１．５〜２．５ｎｍ程度となるように、第２易破壊領域１７ｂの中心部の厚みは、３〜４ｎｍ程度となるように形成する。このようにして第１易破壊領域１７ａと第２易破壊領域１７ｂとを備える絶縁膜１７が形成される。
【００５４】
絶縁膜１７の全面にＣＶＤ法等によりポリシリコン膜を形成する。続いてフォトリソグラフィ法等を用いてパターニングした上でドライエッチングし、続いてドライエッチング時に発生した反応物ポリマーを剥離する。このようにして図５（ｃ）に示すキャパシタ電極２０を形成する。
【００５５】
次に、キャパシタ電極２０及び絶縁膜１７上にＣＶＤ法等により、シリコン酸化膜等を形成し、その表面を平坦化し図６（ａ）に示すように層間絶縁膜１８を形成する。続いて、層間絶縁膜１８上にフォトリソグラフィ等によりレジストパターンを形成し、エッチングすることで開口部１８ａおよび開口部１８ｂを図６（ｂ）に示すように形成する。
【００５６】
次に、ＰＶＤ（Physical Vapor Deposition）等により開口部１８ａ及び開口部１８ｂを充填するようにアルミニウム膜等の金属膜を形成する。これをパターニングすることによって、図６（ｃ）に示すようにキャパシタ電極２０に電気的に接続されるアルミニウム配線２１と、Ｎ＋＋型拡散層１５に電気的に接続される電極２２と、が形成される。
【００５７】
以上の工程により、Ｎ型半導体基板１１上に図１に示す半導体装置１０がマトリクス状に製造される。さらに、他の一般的な工程により、各半導体装置１０のアルミニウム配線２１に接続されて図２に示す書込制御用ＭＯＳＦＥＴ３と読出用の電流制限抵抗４が接続される。
また半導体装置１０は、図示せぬ配線などにより、任意の論理を実現するように適宜相互に接続される。
【００５８】
次に、本発明の半導体装置１０を備えるプログラマブルロジック回路をプログラミングする処理について説明する。
【００５９】
任意の半導体装置１０にデータを書き込む場合（読出点（キャパシタ電極２０及びアルミニウム配線２１）を電源電圧Ｖｄｄにプルアップする場合）、書込対象の半導体装置１０に接続されている書込制御用ＭＯＳＦＥＴ３の電流路の一端に書込電圧Ｖｗを印加する。この書込電圧Ｖｗは、（Ｖｄｄ−Ｖｗ）がＭＯＳキャパシタ１を構成している絶縁膜１７の第２易破壊部１７ｂを容易に破壊できる電圧に設定される。続いて、書込制御用ＭＯＳＦＥＴ３のゲートに書込信号を入力し、書込制御用ＭＯＳＦＥＴ３をオンする。これにより、ＭＯＳキャパシタ１の両端（キャパシタ電極２０とＮ＋＋型拡散層１５）との間に、電圧Ｖｄｄ−Ｖｗが印加され、絶縁膜１７の第２易破壊部１７ｂが破壊され、以後、キャパシタ電極２０はＮ＋＋型拡散層１５を介して、電極２２に短絡し、電源電圧Ｖｄｄにプルアップされる。前述のように、第２易破壊部１７ｂはその周囲と比較して薄く形成されているので、Ｖｄｄ−Ｖｗは、従来に比して小さい電圧ですむ。
なお、書込動作時、リークパス部２に関しては、Ｎ＋型半導体領域１３とＰ型半導体領域１２との間が逆バイアスになるため、第１易破壊領域１７ａには殆ど電圧がかからず、破壊されることはない。
【００６０】
なお、大容量の電源を用意し、全ての書込対象半導体装置１０に一括して書込電圧Ｖｗと書込信号を入力することにより、一括してプログラミングをおこなってもよく、或いは、所定個数ずつ同様の処理を繰り返して、順次プログラミングを行うことも可能である。
【００６１】
製造プロセス中或いは書き込み動作、さらに、読み出し動作中などに、静電気などにより、半導体装置１０に高電圧が印加される場合がある。例えば、アルミニウム配線２１に高電圧の電荷がチャージされた場合、この電荷は、キャパシタ電極２０、絶縁膜１７のうちで最も耐圧が低い第１易破壊領域１７ａと、順方向接続となっているＰ型半導体領域１２とＮ＋型半導体領域１３とから構成されるダイオードＤを介して電極２２に至り、電源に放電される。このため、プログラミングに使用する第２易破壊部１７ｂを破壊することなく、不要な電荷が外部に排出される。
なお、プログラミングの前又は後で第１易破壊領域１７ａが破壊されたとしても、通常動作時には、Ｐ型半導体領域１２とＮ＋型半導体領域１３とから構成されるダイオードＤが逆バイアスとなり、電源からの電流がブロックされ、回路の動作に影響を与えない。
【００６２】
このように本発明によれば、Ｐ型半導体領域上１２に第１易破壊領域１７ａを設け電源電圧Ｖｄｄを印加することによって、プログラミング目的以外の外部入力があった際、電流は第１破壊領域１７ａ、Ｐ型半導体領域１２等から構成されるリークパス部２を経由して流れるため、ＭＯＳキャパシタ１を構成する第２易破壊領域１７ｂが破壊されることを防ぐことができる。従って、外部入力から装置を保護することが可能な半導体装置及び製造方法を提供することができる。
【００６３】
本発明は上述した実施の形態に限られず、様々な修正及び応用が可能である。
例えば、上述した実施の形態では第１易破壊領域１７ａ及び第２易破壊領域１７ｂの厚みを薄く形成することで、第１易破壊領域１７ａ及び第２易破壊領域１７ｂの耐圧を下げる構成を例に挙げて説明したが、これに限られない。例えば、絶縁膜の厚みに変化を設けず、特に低い耐圧が要求される領域の絶縁膜下の半導体領域表面を荒らすことで、その上に形成される絶縁膜の下面を凹凸に形成し、絶縁膜の耐圧を下げる構成を採ることもできる。また、同様に低い耐圧が要求される領域の絶縁膜の表面（電極と接する面）を荒らして、絶縁膜の表面に凹凸を設けることによって絶縁膜の耐圧を下げる構成を採ることもできる。また、これらを同時に行い、絶縁膜の上面及び下面を荒らすこともできるし、絶縁膜の一部をその他の領域と比較して薄く形成した上で上面及び／又は下面を荒らすこともできる。これらは半導体装置に要求される性能、製造方法に応じて適宜調節することが可能である。
【００６４】
絶縁膜下の半導体領域の表面又は絶縁膜の表面を荒し、凹凸を形成する方法としては、例えば、アンモニア（ＮＨ３）と過酸化水素水（Ｈ２Ｏ２）との混合薬液に浸して表面を荒らすことで、表面に凹凸を設ける構成がある。この構成を採る場合、薬液の濃度、温度、薬液に浸す時間等によって凹凸が形成される程度が変化するため、これらを調節することで絶縁膜の耐圧を調節することができる。また、例えばＳＦ６等のＳｉアタック性を備えるガスによりドライエッチングすることで、表面を荒らし、表面に凹凸を設け、絶縁膜の耐圧を低くする構成もある。この場合、不純物の添加量を調節することによって、エッチングによる表面の凹凸を調節することができるため、これにより絶縁膜の耐圧を調節することができる。なお、これらの構成は単独で用いるだけでなく適宜組み合わせることも可能である。
【００６５】
また、上述した実施の形態では第１易破壊領域１７ａ及び第２易破壊領域１７ｂは、厚みの薄く形成された中心部と、中心部を囲み且つ中心部より厚く形成された周辺部とを備える構成を例に挙げて説明したが、これに限られない。例えば、中心部を囲む周辺部は、絶縁膜１７と厚みと同じに形成されても良い。また、第１易破壊領域１７ａ又は第２易破壊領域１７ｂの周辺部を、それぞれの中心部に向かうにつれて階段状に厚みが薄くなるように形成することも可能である。これらは半導体装置１０に要求される性能、半導体装置１０の製造工程に応じて適宜調節することが可能である。
【００６６】
上述した実施の形態では、第１導電型をＮ型、第２導電型をＰ型として説明したが、これを逆にすることも可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係る半導体装置を示す図である。
【図２】本発明の実施の形態に係る半導体装置の等価回路を示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【符号の説明】
【００６８】
１０  半導体装置
１１  Ｎ型半導体基板
１２  Ｐ型半導体領域
１３  Ｎ＋型半導体領域
１４  Ｎ＋型拡散層
１５  Ｎ＋＋型拡散層
１６  フィールドチャネル
１７  絶縁膜
１８  層間絶縁膜
２０  キャパシタ電極
２１  アルミニウム配線
２２  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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