(57)【要約】【課題】種々の用途に使用できる導電制御デバイスを提供すること。【解決手段】導電制御デバイスは、比較的大きい飽和保磁力を有する第１強磁性領域（６）と、比較的小さい飽和保磁力を有する第２強磁性領域（８）と、第１強磁性領域と第２強磁性領域との間に配置された接合領域（１１）とを備え、このデバイスは、更に接合領域内の電荷キャリア密度を制御するよう接合領域に電界を加えるためのゲート（３）も備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
比較的大きい飽和保磁力を有する第１強磁性領域（６；５８）と、
比較的小さい飽和保磁力を有する第２強磁性領域（８；５９）と、
前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域（９；６０）と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート（３；５７）とを備えた、導電制御デバイス（１；１’；５５）。
【請求項２】
前記第２強磁性領域（８）よりも大きい飽和保磁力を有する第３強磁性領域（７）と、
前記第２強磁性領域（７）と前記第３強磁性領域（８）との間に配置された別の接合領域（１０）と、
前記別の接合領域（１０）に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲート（４）とを備えた、請求項１記載のデバイス。
【請求項３】
前記第２強磁性領域に電界を加えるための更に別のゲート（５）とを備えた、請求項１または２記載のデバイス。
【請求項４】
前記第１強磁性領域（６、５８）と、前記第２強磁性領域（８、５９）とが同じ材料を含む、請求項１〜３のいずれかに記載のデバイス。
【請求項５】
前記第１強磁性領域（６、５８）と、前記第２強磁性領域（８、５９）と、前記接合領域（９；６０）とが同じ材料を含む、請求項１〜４のいずれかに記載のデバイス。
【請求項６】
前記第１強磁性領域（６、５８）と、前記第２強磁性領域（８、５９）と、前記接合領域（９；６０）とが層（１１；６７）内に形成されている、請求項１〜５のいずれかに記載のデバイス。
【請求項７】
前記第１強磁性領域（６、５８）と、前記第２強磁性領域（８、５９）とが強磁性半導体を含む、請求項１〜６のいずれかに記載のデバイス。
【請求項８】
前記強磁性半導体が（Ｇａ、Ｍｎ）Ａｓを含む、請求項７記載のデバイス。
【請求項９】
前記接合領域が半導体材料を含む、請求項１〜８のいずれかに記載のデバイス。
【請求項１０】
前記第１強磁性領域（６、５８）が細長く、かつ長手方向軸線（２５）を有する、請求項１〜９のいずれかに記載のデバイス。
【請求項１１】
前記長手方向軸線（２５）が磁化容易軸線（２６、２７）に沿った方向に整合している、請求項１０記載のデバイス。
【請求項１２】
トンネル異方性磁気抵抗（ＴＡＭＲ）効果を呈するように構成された、請求項１〜１１のいずれかに記載のデバイス。
【請求項１３】
トンネル磁気抵抗（ＴＭＲ）効果を呈するように構成された、請求項１〜１２のいずれかに記載のデバイス。
【請求項１４】
前記第２強磁性領域（８；５９）が実質的に平面内に配置された層または層の一部（１１；６７）によって提供されている、請求項１〜１３のいずれかに記載のデバイス。
【請求項１５】
前記層または層の一部（１１；６７）が１０ｎｍ以下の厚みを有する、請求項１〜１４のいずれかに記載のデバイス。
【請求項１６】
前記第２強磁性領域（８；５９）が前記層または層の一部（１１；６７）の平面の外に配向された磁化容易軸線を有する、請求項１４または１５記載のデバイス。
【請求項１７】
前記第２強磁性領域（８；５９）が前記層または層の一部（１１；６７）の平面内に配向された磁化容易軸線を有する、請求項１４、１５または１６記載のデバイス。
【請求項１８】
前記第１強磁性領域（６；５８）が実質的に平面内に配置されているか、または別の平面内に配置されている別の層、または層の別の部分（１１；６７）によって提供される、請求項１４〜１７のいずれかに記載のデバイス。
【請求項１９】
前記第１強磁性領域（６；５８）が他の層の一部（１１；６７）内に配向されている磁化容易軸線を有する、請求項１８記載のデバイス。
【請求項２０】
導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイス。
【請求項２１】
前記導電領域が前記非強磁性材料を含む、請求項２０記載のデバイス。
【請求項２２】
前記導電領域が半導体材料を含む、請求項２０または２１記載のデバイス。
【請求項２３】
前記導電領域が半導体材料を含む、請求項２０または２２記載のデバイス。
【請求項２４】
前記接合領域が半導体材料を含む、請求項２０〜２３のいずれかに１つに記載のデバイス。
【請求項２５】
導電領域と接合領域とが同一材料を含む請求項２０〜２４のいずれかに１つに記載のデバイス。
【請求項２６】
前記強磁性領域と前記接合領域が同一材料を含む、請求項２０〜２５のいずれかに１つに記載のデバイス。
【請求項２７】
前記請求項１〜２６のいずれかに記載のデバイス（５５）のメモリアレイ（６４）。
【請求項２８】
比較的大きい飽和保磁力を有する第１強磁性領域（６；５８）を設けるステップと、
比較的小さい飽和保磁力を有する第２強磁性領域（８；５９）を設けるステップと、
前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域（９；６０）を設けるステップと、
前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート（３；５７）を設けるステップとを備えた、導電制御デバイス（１；１’；５５）を製造する方法。
【請求項２９】
前記接合領域（９、６０）を設けるステップが、前記第１接合領域と前記第２接合領域との間にくびれ部を構成することを含む、請求項２８記載の方法。
【請求項３０】
比較的大きい飽和保磁力を有する第１強磁性領域（６；５８）と、比較的小さい飽和保磁力を有する第２強磁性領域（８；５９）と、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域（９；６０）と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート（３；５７）とを備えた、チャンネル（２）を有する導電制御デバイス（１；１’；５５）を作動させる方法において、
前記ゲート（３；５７）に第１バイアス（３７；７４）を加え、前記接合領域における電荷キャリア密度を増加させるステップと、
前記チャンネル（２）を介して前記第２強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第１電流パルス（４０；７６）を駆動するステップとを備えた、導電制御デバイスを作動させる方法。
【請求項３１】
前記ゲート（３；５７）に第２バイアス（４２；７６）を加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネル（２）を介し、前記臨界値よりも小さい第２電流振幅を有する第２電流パルス（４５；７８）を駆動するステップとを備えた、請求項３０記載の方法。
【請求項３２】
比較的大きい飽和保磁力を有する第１強磁性領域（６；５８）と、比較的小さい飽和保磁力を有する第２強磁性領域（８；５９）と、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域（９；６０）と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲート（３；５７）とを備えたチャンネル（２）を有する導電制御デバイス（１；１’；５５）を作動させる方法において、
前記第１強磁性領域ではなく、前記第２強磁性領域の磁化を反転させるよう、前記第１および第２強磁性領域に磁界を加えるステップを備え、前記磁界が前記第２強磁性領域の臨界磁界よりも大きく、かつ前記第１強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電制御デバイスに関する。
【背景技術】
【０００２】
電荷キャリアスピンによってキャリア運搬の少なくとも一部を制御する新しいタイプの電子デバイスが出現しつつある。これらいわゆる「スピントロニック」デバイスの周知の例としてジャイアント磁気抵抗効果（ＧＭＲ）および磁気トンネル接合（ＭＴＪ）デバイスに基づくスピンバルブを挙げることができる。一般にこれらデバイスは強磁性材料の層と非強磁性材料の層とを交互に配置した層を備え、非強磁性材料は（スピンバルブの場合）金属製であり、または（ＭＴＪデバイスの場合）絶縁性である。スピントロニック・デバイスは磁界センサと、磁気ランダムアクセスメモリ（ＭＲＡＭ）とを含むいくつかの用途を有する。スピンに基づく電子技術およびその用途の批評については、サイエンス、第２９４巻、１４８８〜１４９５ページ（２００１年）にＳ.Ａ.ウォルフ外による論文「スピントロニクス：将来のためのスピンに基づく電子技術のビジョン」が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
初期のスピントロニックデバイスでは、強磁性材料は一般に金属、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）、もしくはこれらの合金を含む。しかしながら、より最近の一部のスピントロニックデバイスは強磁性半導体、例えばヒ化ガリウムマンガン（Ｇａ、Ｍｎ）Ａｓを使用しており、この半導体についてはＨ.オオノによる論文「非磁性半導体を強磁性にする方法」（サイエンス第２８１巻、９５１〜９５６ページ（１９９８年））に記載されている。
【０００４】
強磁性半導体に基づくデバイスは強力な磁気抵抗効果を呈する。
【０００５】
例えばＣ.ラスター外による論文「ナノ収縮によるラテラル強磁性（Ｇａ、Ｍｎ）Ａｓワイヤーにおける極めて大きい磁気抵抗性」（フィジカルレビューレターズ、第９１巻、２１６６０２ページ（２００３年））は、トンネル磁気抵抗性（ＴＭＲ）を呈する構造体について記載している。この構造体は狭いくびれ部によりワイヤーの片側に接続されたアイランドを形成するようにエッチングすることによって横方向に構成された、半絶縁性ＧａＡｓ上で成長されたＧａ０.９７６Ｍｎ０.０２４Ａｓの１９ｎｍ厚みの層から製造される。
【０００６】
Ｃ.グールド他による論文「トンネル異方性磁気抵抗：単一磁気層を使用したスピンバルブに類似するトンネル磁気抵抗」（フィジカルレビューレターズ、第９３巻、１１７０２３ページ（２００４年））は、スピンバルブに類似した効果を示すデバイスについて述べている。このデバイスは半絶縁性ＧａＡｓ上で成長されたＧａ０.９４Ｍｎ０.０６Ａｓの７０ｎｍ厚みの層に配置された酸化アルミ（ＡｌＯｘ）トンネルバリアに対するチタン／金（Ｔｉ／Ａｕ）金属接点から成るピラーを含む。この実験的デバイスにおける強力な異方性ヒステリシス効果は、異方性トンネル磁気抵抗（ＴＡＭＲ）に寄与することができ、この磁気抵抗は単一強磁性層における強力なスピン−軌道結合から生じるものである。
【０００７】
本発明は、例えばメモリおよび／またはロジックで使用するための、または磁気センサとして使用するための導電制御デバイスを提供せんとするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の特徴によれば、比較的大きい飽和保磁力を有する第１強磁性領域と、比較的小さい飽和保磁力を有する第２強磁性領域と、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、導電制御デバイスが提供される。
【０００９】
従って、接合領域内の電荷キャリアを減損または累積させ、トンネルバリアまたは導通チャンネルを形成し、よってそれぞれ読み出し状態または書き込み状態とするのにゲートを使用できる。
【００１０】
このデバイスは、前記第２強磁性領域よりも大きい飽和保磁力を有する第３強磁性領域と、前記第２強磁性領域と前記第３強磁性領域との間に配置された別の接合領域と、前記別の接合領域に電界を加え、前記接合領域内の電荷キャリア密度を変えるための別のゲートとを備える。
【００１１】
本デバイスは、第２強磁性領域に電界を加えるための別のゲートを含むことができる。この別のゲートは第２強磁性領域内の電荷キャリア密度を増減し、従ってその磁気特性、例えば保持力を変えるのに使用できる。
【００１２】
第１強磁性領域と第２強磁性領域とは、同じ材料を含むことができ、この材料は強磁性半導体、例えば（Ｇａ、Ｍｎ）Ａｓとすることができる。接合領域も同じ材料を含むことができ、第１強磁性領域と、第２強磁性領域と、接合領域とを１つの層に形成できる。
【００１３】
第１強磁性領域は、細長くすることができ、長手方向軸線を有する。この長手方向軸線は磁化容易軸線に沿った方向に整合できる。
【００１４】
本デバイスは、トンネル異方性磁気抵抗（ＴＡＭＲ）効果および／またはトンネル磁気抵抗（ＴＭＲ）効果を呈するように構成できる。
【００１５】
第２強磁性領域は実質的に１つの平面に配置された層または層の一部によって提供できる。この層または層の一部は１０ｎｍ以下の厚みとすることができる。第２強磁性領域は層または層の一部の平面外に配置された磁化容易軸線および／または層にまたは層にの一部の平面内に配置された磁化容易軸線を有することができる。第１強磁性領域は実質的に平面内または別の平面内に配置された別の層または層の別の部分によって提供できる。第１強磁性領域は他の層または他の層の一部の平面に配向されあ磁化容易軸線を有することができる。
【００１６】
本発明の別の特徴によれば、導電領域と、強磁性領域と、前記導電領域と前記強磁性領域とを接合する接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたデバイスが提供される。
【００１７】
導電領域は非強磁性材料または半導体材料、または非強磁性半導体材料を含むことができる。接合領域は半導体材料を含むことができ、導電領域、接合領域および／または強磁性領域は同じ材料を含むことができる。
【００１８】
本発明の第２の特徴によれば、導電制御デバイスのメモリアレイが提供される。
【００１９】
本発明の第３の特徴によれば、比較的大きい飽和保磁力を有する第１強磁性領域を設けるステップと、比較的小さい飽和保磁力を有する第２強磁性領域を設けるステップと、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域を設けるステップと、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートを設けるステップとを備えた、導電制御デバイスを製造する方法が提供される。
【００２０】
接合領域を設けるステップは、第１接合領域と第２接合領域との間にくびれ部を構成することを含むことができる。
【００２１】
本発明の第４の特徴によれば、比較的大きい飽和保磁力を有する第１強磁性領域と、比較的小さい飽和保磁力を有する第２強磁性領域と、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えた、チャンネルを有する導電制御デバイスを作動させる方法において、前記ゲートに第１バイアスを加え、前記接合領域における電荷キャリア密度を増加させるステップと、前記チャンネルを介して前記第２強磁性領域の磁化を反転させるための臨界値よりも大きい振幅を有する第１電流パルスを駆動するステップとを備えた、導電制御デバイスを作動させる方法が提供される。
【００２２】
このことは、第１強磁性領域の磁化を反転することなく、第２強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【００２３】
この方法は、前記ゲートに第２バイアスを加え、前記接合領域内の電荷キャリア密度を減少させるステップと、前記チャンネルを介し、前記臨界値よりも小さい第２電流振幅を有する第２電流パルスを駆動するステップとを備える。
【００２４】
本発明の第５の特徴によれば、比較的大きい飽和保磁力を有する第１強磁性領域と、比較的小さい飽和保磁力を有する第２強磁性領域と、前記第１強磁性領域と前記第２強磁性領域とを磁気的に反結合させるよう、前記第１強磁性領域と前記第２強磁性領域との間に配置された接合領域と、前記接合領域に電界を加え、前記接合領域内の電荷キャリア密度を制御するためのゲートとを備えたチャンネルを有する導電制御デバイスを作動させる方法において、前記第２強磁性領域の磁化を反転させるよう、前記第１および第２強磁性領域に磁界を加えるステップを備え、前記磁界が前記第２強磁性領域の臨界磁界よりも大きく、かつ前記第１強磁性領域の臨界磁界よりも小さい、導電制御デバイスを作動させる方法が提供される。
【００２５】
このことは、第１強磁性領域の磁化を反転することなく、第２強磁性領域の磁化を選択的に反転できるという利点を有することができる。
【００２６】
以下、添付図面を参照し、例により本発明の実施例について説明する。
【００２７】
図１、２および３を参照する。本発明に係わる導電制御デバイス１は、細長い導電チャンネル２と、第１ゲート３、第２ゲート４および第３ゲート５を備える。
【００２８】
チャンネル２は飽和保磁力が比較的大きい第１強磁性領域６および第２強磁性領域７と、飽和保磁力が比較的小さい第３強磁性領域８とを備える。第３強磁性領域８を通して第１強磁性領域６と第２強磁性領域７との間の導電が生じるように、第１強磁性領域６と第２強磁性領域７との間に一般に第３強磁性領域８が配置される。従って、固定された第１領域６および固定された第２領域７はソース領域およびドレイン領域としても働く。
【００２９】
第１強磁性領域６、第２強磁性領域７および第３強磁性領域８は同じ強磁性材料から形成される。しかしながら、第１強磁性領域６、第２強磁性領域７および第３強磁性領域８を異なる強磁性材料、例えば強磁性金属と強磁性半導体とから形成してもよい。強磁性半導体は、強磁性となるように磁気ドーパントでドープされた半導体を含むことができ、この磁気ドーパントの濃度を変えることができる。更に強磁性半導体は別の非磁性ドーパントでドープしてもよいし、これとは異なり、強磁性半導体はドープすることなく強磁性を呈する半導体を含むことができ、この強磁性半導体は磁気ドーパントまたは非磁気ドーパントでドープできる。
【００３０】
チャンネル２は第１接合領域９および第２接合領域１０を備え、第１接合領域９は異なる磁界で第１強磁性領域６および第３強磁性領域８で磁気反転が生じ得るという意味で、第１強磁性領域６と第３強磁性領域８を磁気的に反結合させる。同様に、第２接合領域１０は第２強磁性領域７と第３強磁性領域８を磁気的に反結合させる。第１接合領域９および第２接合領域１０は半導体材料を含む。これら第１接合領域９および第２接合領域１０は同じ材料から形成でき、強磁性領域６、７、８のうちの１つ以上と同じ材料から形成できる。
【００３１】
強磁性半導体を含むパターン形成された強磁性層１１には強磁性の接合領域６、７、８、９、１０が設けられ、強磁性半導体は本例では０.０２のマンガン濃度ｘを有するヒ化ガリウムマンガン（Ｇａ１−ｘＭｎｘＡｓ）、換言すればＧａ０.９８Ｍｎ０.０２Ａｓである。しかしながら、その他のマンガン濃度、例えばｘ＝０.０６を有するヒ化ガリウムマンガン合金も使用できる。更にその他の強磁性半導体、例えば（Ｉｎ，Ｍｎ）Ａｓ、（Ｇａ、Ｍｎ）Ｐ、（Ｇａ、Ｍｎ）ＮまたはＧｅ１−ｙＭｎｙも使用できる。本例ではパターン形成された強磁性層１１は１００ｎｍの厚みを有する。しかしながら、この強磁性層１１の厚みはより薄くてもよく、例えば３ｎｍまたは５ｎｍでもよいし、もしくはそれより厚くてもよい。
【００３２】
強磁性金属または合金のかわりに金属半導体を使用することによって次のような利点が得られる。すなわち金属材料に展開を加え、磁気秩序を仲裁し、よって強磁性材料の磁気特性を変える電荷キャリアの密度および／または分布を変えるためにゲートを使用できるという利点が得られる。更に電力消費量を低減できるという利点も得られる。その理由は、強磁性半導体におけるスピン−トルク磁化反転のための臨界電流密度は強磁性金属の場合よりも大きさが２〜３桁小さいからである。
【００３３】
パターン形成された強磁性層１１は絶縁体を含む同一の広がりを有する絶縁層１２の上に載っており、絶縁体は本例ではヒ化アルミニウム（ＡｌＡｓ）である。別の絶縁体を使用することもでき、絶縁体は結晶体でよい。この絶縁体は強磁性半導体と格子マッチングしてもよいし、または磁気異方性を生じさせるのを助けるひずみを得るように、強磁性半導体とミスマッチングしていてもよい。強磁性層１１および絶縁層１２は同一延長上でなくてもよい。例えば絶縁層１２のほうを大きくしてもよい。絶縁層１２は一部がエッチングされた基板１３の上に載っており、この基板１３は本例では半絶縁性のヒ化ガリウム（ＧａＡｓ）を含む。その他の基板、例えばシリコンを使用することもできる。パターン形成された強磁性層１１の上に同一の広がりを有するようにキャッピング層１４（図１では明瞭にするため、一部除去された状態に示されている）が載っている。本例ではこのキャッピング層１４はＡｌＡｓを含む。キャッピング層１４と強磁性層１１とは同一延長上になくてもよい。
【００３４】
特に図２および３を参照すると、第３強磁性領域８および第１接合領域９および第２結合領域１０は、くびれ部１５、１６によって構成されている。これらくびれ部１５、１６は第１側壁１７と、これに対向する第２側壁１８の第１部分１８１および第２部分１８２との間に構成されている。平面図では、各側壁部分１８１、１８２は第１側壁１７に向かって内側のノッチを形成している。くびれ部１５、１６はその他の側壁構造、例えばその他の形状の屈曲部を使用するか、および／または一対の対向する屈曲部を使用して構成できる。くびれ部１５、１６は細長くすることができ、例えば狭い導電チャンネル部分によって提供できる。
【００３５】
接合領域９、１０をその他の方法で構成できるが、くびれ部を使用する必要はない。例えばこれら接合領域９、１０は異なる材料またはドーピング濃度が異なる材料を含むことができる。
【００３６】
第１強磁性領域６および第２強磁性領域７は一般に細長く、Ｗ＜Ｌとなるような幅Ｗおよび長さＬを有する。幅Ｗは１００ｎｍ以下、または５０ｎｍ以下でよく、本例ではＷは５０ｎｍであり、Ｌは２００ｎｍである。
【００３７】
第３強磁性領域８は細長く、幅ｗおよび長さｌを有し、幅ｗはＷよりも小さくてもよい。本例ではｗは４０ｎｍであり、ｌは６０ｎｍである。
【００３８】
強磁性領域６、７、８が同一材料を含む場合に、第１強磁性領域６および第２強磁性領域７の飽和保磁力に対する第３強磁性領域８の飽和保磁力を下げるのに、磁気形状異方性を使用できる。従って、第３強磁性領域８は他の強磁性領域６、７と比較して、異なるアスペクト比を有するように、この第３強磁性領域を配置することによって、より小さい飽和保磁力を有するように構成できる。このアスペクト比は長さに対する幅の比、すなわちｗ／ｌおよびＷ／Ｌとして定義できる。従って、第３強磁性領域８は第１強磁性領域６および第２強磁性領域７よりも大きいアスペクト比を有することができる。
【００３９】
くびれ部１５、１６の各々はｗよりも小さい幅ｃを有する。このくびれ部の幅ｃは２０ｎｍ未満でよい。本例ではこのくびれ部の幅ｃは１０ｎｍである。
【００４０】
くびれ部１５、１６は異なる幅を有することができる。例えば第１くびれ部１５は異方性トンネル磁気抵抗（ＴＡＭＲ）を示すように、デバイス１に対するトンネルバリアを提供するのに充分狭くすることができ、一方、第２くびれ部１６はトンネルバリアを提供しないように充分広い幅とすることができるし、この逆に第１くびれ部の幅と第２くびれ部の幅を上記とは逆にしてもよい。従って、第３磁気領域８を設けてもよいが、この場合、１つのくびれ部１５、１６しかトンネルバリアとならない。
【００４１】
第１ゲート３および第２ゲート４は、接合領域９、１０を導通状態と絶縁状態にスイッチングするよう、好ましくはそれぞれオーミック状態とトンネル状態に切り替わるよう、それぞれ第１接合領域９および第２接合領域１０内の電荷キャリア密度を制御する。
【００４２】
本例では第１ゲート３および第２ゲート４は一般に接合領域９、１０と平面状態にあり、これら領域から横方向に離間し、第１側壁１７に隣接され、サイドゲート構造を提供している。従って、第１ゲート３および第２ゲート４は第１側壁１７を通して第１接合領域９および第２接合領域１０にそれぞれの電界１９、２０を加える。しかしながら、その他のゲート構造も使用できる。例えば各サイドゲート３、４は、ときどき「スプリットゲート」と称される一対の対向するサイドゲートを含むことができる。これに加え、またはその代わりに、各ゲート３、４は接合領域９、１０に載った頂部ゲートおよび／または接合領域９、１０の下側のバックゲートを含むことができる。これらゲート３、４は誘電層（図示せず）により接合領域９、１０から分離していてもよい。
【００４３】
このサイドゲート構造では、第１ゲート３および第２ゲート４は第１接合領域９および第２接合領域１０から分離距離ｓだけそれぞれ離間している。分離距離ｓは２０ｎｍ未満、１０ｎｍ未満または５ｎｍ未満でよい。本例では分離距離ｓは１０ｎｍとなっている。
【００４４】
頂部ゲートおよび／またはサイドゲート構造では、ゲート３、４と接合部９、１０との分離距離は、中間絶縁体（図示せず）の厚みによって定めることができ、この中間絶縁体は例えばアモルファス絶縁材料、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）または絶縁結晶材料、例えば（Ｇａ、Ｎｍ）Ａｓに対するＡｌＡｓを含む。中間絶縁体は少なくとも代表的なゲート電圧でのトンネル効果またはブレークダウンを防止するのに充分厚くすることが好ましい。この絶縁体の厚みは２０ｎｍ未満、および１０ｎｍ未満とすることができ、絶縁体の厚みは６または５ｎｍ未満であるが、２または３ｎｍより大きくすることができる。
【００４５】
絶縁距離は印加される磁界の大きさおよびゲート３、４と接合部９、１０もしくは分離絶縁体（図示せず）との間のギャップのブレークダウン限界に基づき選択できる。
【００４６】
第３ゲート５は第３強磁性領域８における電荷キャリア密度を制御するよう、従って飽和保磁力を変更するように第３強磁性領域８に対するサイドゲートとして配置されている。これによって磁化反転に必要な電流および／または磁界を下げ、従って電力消費量を下げることができるという利点が得られる。更に、磁界センサとしてデバイスを使用するときに、デバイスの感度を増減するのに第３ゲートを使用できるという利点も得られる。
【００４７】
第３ゲート５は一般に第３強磁性領域８と同じ平面にあり、この第３強磁性領域８から横方向に離間しており、第２側壁１８に隣接し、サイドゲート構造を形成する。従って、この第３ゲート５は第２側壁１８を通して第３強磁性領域８に電界２１を加える。しかしながら、その他のゲート構造も使用できる。例えば第３ゲート５は一対の対向するサイドゲートを含むことができる。これに加え、かつこれとは別に、第３ゲート５は自由領域８に載る頂部ゲートおよび／または第３強磁性領域８の下に位置するバックゲートを含むことができる。頂部または底部ゲート構造は電界に対して第３強磁性領域８のより広い面積またはより大きい容積を曝すことができるので、強磁性領域８の磁気特性、例えば飽和保磁力をより制御することが可能となるという利点を有する。次に頂部ゲート構造についてより詳細に説明する。
【００４８】
サイドゲート構造では、第３ゲート５は分離距離ｓ’だけ第３強磁性領域８から離間している。この分離距離ｓ’は２０ｎｍ未満、１０ｎｍ未満、またはｎｍ未満とすることができ、本例ではこの分離距離ｓ’は１０ｎｍとなっている。
【００４９】
頂部ゲートおよび／またはシアドゲート構造では、ゲート５と第３強磁性領域８との間の分離距離を、例えば前に述べたように、アモルファス絶縁材料または結晶絶縁材料を含む中間絶縁体（図示せず）の厚みとして定義できる。この絶縁体の厚みは２０ｎｍ未満、または１０ｎｍ未満とすることができる。この絶縁体の厚みは６または５ｎｍ未満であって、かつ２または３ｎｍよりも大きくすることができる。
【００５０】
分離距離は印加される磁界２１の大きさおよびゲート５と第３強磁性領域８、または分離絶縁体（図示せず）との間のギャップのブレークダウン電界の大きさに基づいて選択できる。
【００５１】
ゲート３、４、５は、パターン形成された強磁性層１１内に設けられ、絶縁層１２および基板１３の上に載り、キャッピング層１４の下に位置する。
【００５２】
第１キャップ領域６の代わりに非強磁性領域、例えば非強磁性の半導体領域も使用できる。第２強磁性領域７を省略してもよいし、その代わりに非強磁性領域を使用してもよい。導電領域、強磁性領域、導電領域と強磁性領域を電気的に結合するための接合領域、および接合領域内の電荷キャリアの密度を制御するためのゲートを含むデバイスを磁気センサとして使用できる。
【００５３】
磁化
本例では第１強磁性領域６、第２強磁性領域７および第３強磁性領域８は（Ｇａ、Ｍｎ）Ａｓから形成される。（Ｇａ、Ｍｎ）Ａｓにおける強磁性は巡回ホールと局部的なＭｎイオンとの間の交換相互作用の結果生じるものである。従って、電荷キャリアの密度を変えると、デバイス１の磁気特性を変えることができ、磁気秩序を抑制することもできる。
【００５４】
強磁性領域６、７、８の各々はそれぞれの単一磁気ドメインを含むことができる。領域６、７、８が所定のサイズ、一般に１〜１０μｍの大きさよりも小さい寸法を有するように構成することにより、領域６、７、８は単一磁気ドメインを有するようにできる。
【００５５】
図４を参照すると、ここには第１強磁性領域６、第２強磁性領域７および第３強磁性領域８、およびそれぞれの磁化２２、２３、２４の略図が示されている。
【００５６】
第１強磁性領域６、第２強磁性領域７および第３強磁性領域８は、層１１の平面内で磁化され、それぞれの磁化強度２２、２３、２４を有する。しかしながら、強磁性領域６、７、８のうちの１つ以上を、層１１の平面の外で、例えば層１１の平面と垂直に磁化することもできる。例えば第１強磁性領域６および第２強磁性領域７を層１１の平面で磁化し、第３強磁性領域８を層１１の平面の外で磁化するようにしてもよいし、またこの逆にすることもできる。
【００５７】
ＧａＡｓ上で成長された（Ｇａ、Ｍｎ）Ａｓの薄膜は、格子の不整合に起因する圧縮応力を受け、低温（この場合、約４.２°Ｋよりも低い）で［１００］および［０１０］の結晶学的方向に沿った磁化容易軸線を有する双軸方向の異方性を呈する。従って、［１００］、［０１０］、［−１００］または［−０１０］の結晶学的方向に沿って整合した磁化の各々は通常同じ異方性エネルギーを有する。
【００５８】
しかしながら、磁化容易軸線を移動させるか、および／または４倍の縮退を破壊させ、よって好ましくはエネルギー上、別の磁化容易軸線に対する１つの磁化容易軸線の整合を生じさせ得る形状またはひずみより、別の異方性を導入できる。
【００５９】
第３強磁性領域８は形状の異方性を導入するよう、長手方向軸線２５に沿って細長い。第１強磁性領域６および第２強磁性領域７も軸線２５に沿って細長くてよい。本例では長手方向軸線２５は［１００］の結晶学的方向２６に沿って整合している。しかしながら長手方向軸線２５も［０１０］の結晶学的方向２７に沿って整合していてよい。
【００６０】
キュリー温度に近い、より高い温度では、ＧａＡｓ上で成長された（Ｇａ、Ａｓ）Ｍｎは、［１１０］の結晶学的方向に沿った磁化容易ジクセンを有する単一軸方向異方性も呈する。従って、長手方向軸線２５は［１１０］の結晶学的方向２８に沿って整合していてもよい。
【００６１】
磁化容易軸線は平面外方向にあるように構成できる。ＧａＭｎＡｓの膜内に引っ張りひずみを導入することにより、例えばＩｎＧａＡｓ上でＧａＭｎＡｓを成長させることにより、またはＧａＡｓ上で成長されるＧａＭｎＡｓ膜内のホール密度を下げることにより、ＧａＭｎＡｓ内の平面外異方性を得ることができる。従って、第３ゲート５を使って第３強磁性領域８内に電界を加えることにより、第３強磁性領域８は平面外磁気異方性を選択的に呈することができるが、第１強磁性領域６および第２強磁性領域７は依然として平面内磁気異方性を呈する。この結果、ＴＡＭＲ効果が大きくなり得る。
【００６２】
別の強磁性材料を使用する場合、磁化容易軸線を変えてもよい。
【００６３】
本例では、磁化容易軸線は層１１の平面内にある。外部磁界または電流が加えられないことにより、磁化方向２２、２３、２４は磁化容易軸線２６、２７のうちの１つに沿って整合する。しかしながら、磁界方向と異なる方向に外部磁界が印加された場合、１つの磁化容易軸線２６、２７から別の軸線２６、２７への磁化２２、２３、２４の方向が切り替わることがある。更にスピントルクを発生するように充分強力な電流を加えた場合、磁化２４の方向が１つの磁化容易磁化２６、２７から別の方向２６、２７に切り替わることができる。
【００６４】
図４に示されるように、磁化方向２４が磁化容易軸線２６、２７のうちの１つと整合しているときに、より高抵抗状態が生じる。この例では、第１磁化容易軸線２６に沿って、すなわち［１００］の結晶学的方向に沿って磁界２４が存在するときに比較的低い抵抗状態が生じ、第２磁化容易軸線２７に沿って、すなわち［０１０］の結晶学的方向に沿って磁界２４が存在するときに比較的高い抵抗状態が生じる。
【００６５】
本例では、デバイスの長手方向軸線２５は［１００］の結晶学的軸線２６に沿って整合する。第３強磁性領域８の磁化２４が電流の流れに並行な［１００］方向に沿って整合するとき、デバイスは低抵抗状態にある。磁化が電流の流れに垂直な［０１０］方向に沿って整合するとき、デバイス１は高抵抗状態にある。
【００６６】
デバイス１はＴＡＭＲ効果を活用しなくてもよい。その代わりに、デバイス１は別の効果、例えばトンネル磁気抵抗効果（ＴＭＲ）を活用できる。このトンネル磁気抵抗効果はデバイスの抵抗が第１強磁性領域６および第２強磁性領域７の磁化２２、２３の方向に対する第３強磁性領域８の磁化２４の方向に依存する効果である。
【００６７】
強磁性領域６、７、８を同一材料から形成しても、例えば第３強磁性領域８が所定の幾何学的形状となるように選択的に形状を定めることにより、このケースでは多少細長くすることにより、第３強磁性領域８がより小さい飽和保磁力を有するように構成できる。これに加え、またはこの代わりに、飽和保磁力を下げる別の技術を使用できる。例えばエッチングにより領域８を薄くするか、またはイオン打ち込みにより自由領域８にダメージを導入するか、またはそれらの２つの組み合わせを使用できる。
【００６８】
第３強磁性領域８の飽和保磁力は第１領域６、第２領域７の飽和保磁力よりも低いので、他の２つの強磁性領域６、７の磁化２２、２３の反転よりも低い臨界磁界で、この領域の磁化２４の反転が生じる。従って、第３強磁性領域８の臨界磁化よりも大きく、かつ第１強磁性領域６および第２強磁性領域７の臨界磁界よりも小さい磁界を加えることができる。かかる磁界を印加したとき、第３強磁性領域８の磁化方向２４をスイッチングすることができるが、第１強磁性領域６および第２強磁性領域７の磁化方向２２、２３はそれぞれ同一の方向に配向したままである。通常の作動中、第１強磁性領域６および第２強磁性領域７が固定方向の磁界２２、２３を領域に提供し、一方、第３強磁性領域８が反転可能な方向の磁界２４を領域に提供するように、このような挙動を利用できる。従って、第２強磁性領域６および第２強磁性領域７の各々の固定領域またはピン領域と称することができ、第３強磁性領域８は自由領域として知られている。便宜上、以下、第１強磁性領域６および第２強磁性領域７を第１固定領域６および第２固定領域７とそれぞれ称し、以下、第３領域８を自由領域と称す。
【００６９】
上記のように充分強力な電流が加えられた場合、磁界２４の方向は、１つの磁化容易軸線２６、２７から別の磁化容易軸線２６、２７に切り替わることができる。このことは、壁が自由領域８を通過して移動できるようにする磁気領域壁でのスピン−トルク作用によるものである。
【００７０】
第１固定領域６の磁化２２と第２固定領域７の磁化２３は同一方向に整合している。このことは、第１固定領域６および第２固定領域７の臨界電界よりも上に磁界を加えることによって達成できる。
【００７１】
デバイス１は従来のスピントロニックデバイスよりもいくつかの利点を有する。
【００７２】
例えば、従来のスピントロニックデバイスは層が固定した機能を有する複雑な多層構造を含む垂直スタックの形態をとる。しかしながら、デバイス１は、より簡単な構造であると見なすことができ、この構造ではデバイス１の種々の部分は異なる機能を有することができ、更にこれら部品をチューニングできる。例えば接合領域９、１０は、トンネルバリアとして機能することができ、ドメイン壁のピニングを生じさせ、および／またはドメイン壁に対する核形成領域として働くことができる。第３強磁性領域８の磁気特性、例えば磁気異方性および飽和保磁力を変えることができる。
【００７３】
デバイスの動作
図５を参照する。導電性のデバイス１を作動させるための装置２９は、チャンネル２を通して電流パルスＩを駆動するための電流ソース３０と、オプションの直列抵抗３１、第１サイドゲート３、第２サイドゲート４および第３サイドゲート５にそれぞれ第１ゲート電圧ＶＧ１、第２ゲート電圧ＶＧ２、第３ゲート電圧ＶＧ３を印加するための第１電圧ソース３２、第２電圧ソース３３および第３電圧ソース３４、および第１固定領域６と第２固定領域７との間の電圧低下ＶＳＤを測定するための、すなわちデバイス１が高抵抗状態にあるか、または低抵抗状態にあるかを判断するためのボルトメータ３５を含む。
【００７４】
磁界Ｂｅｘｔを発生するためのソース３６も設けられている。このソース３６は、ワイヤー、ループまたなコイルのようなインダクタ（図示せず）と、このインダクタを通して電流を駆動するためのソース（図示せず）とを含むことができる。インダクタ（図示せず）はデバイス１（図１）に近い基板１３（図１）に配置することができる。
【００７５】
デバイス１はデータを記憶したり、および／または磁界を検出するのに使用できる。
【００７６】
次に、図５〜７を参照し、デバイス１との間でデータを書き込んだり、デバイスからデータを読み出す方法について説明する。
【００７７】
デバイス１は強磁性材料のキュリー温度ＴＣよりも低くなるように冷却される。本例ではＧａ０.９８Ｍｎ０.０２Ａｓのキュリー温度は約４８°Ｋであり、デバイスは４.２°Ｋまで冷却される。他の強磁性材料はこれよりも高いキュリー温度を有することがあるので、これら材料に基づくデバイスはより高い温度でも作動できる。
【００７８】
特に図６を参照すると、書き込みプロセス中、第１電圧ソース３２および第２電圧ソース３３の各々は、第１ゲート３および第２ゲート４にバイアス３７、３８、すなわちＶＧ１＝ＶＧ２＝−Ｖ１を加え、よって接合領域９、１０における電荷キャリア密度を増し、よって接合領域９、１０の抵抗を下げるので、これら領域は好ましくはオーミック導電体として導通する。これら接合部９、１０は電流で誘導された磁化反転を呈するように、充分導電性である。
【００７９】
本例では｜ＶＧ１｜および｜ＶＧ２｜は１Ｖの大きさである。しかしながら、これら値はルーチング実験によって発見できる。
【００８０】
（Ｇａ、Ｍｎ）Ａｓでは、電荷キャリア移動はホールによって支配されている。従って、接合領域９、１０内の電荷キャリア密度を増すのに第１ゲート３および第２ゲート３に負のバイアスをかける。しかしながら、電荷キャリア移動が電子で支配されている強磁性半導体を使用する場合、ゲート３、４に正のバイアスをかける。
【００８１】
第３電圧ソース３４は強磁性アイランド８上の電荷キャリア密度を下げるのに、従って飽和保磁力を小さくするために、第３ゲート５にバイアス３９、すなわちＶＧ３＝Ｖ２を加えることができる。
【００８２】
本例では、｜ＶＧ３｜は１Ｖの大きさである。しかしながら、これら値はルーチン実験によって発見できる。
【００８３】
電流ソース３０は強磁性アイランド８の臨界電流よりも大きい大きさのＩＣ、すなわちＩＳＤ＝ＩＣを有する電流パルス４０を駆動する。この電流パルスは現在の磁化２４（図４）を補強するか、または例えば磁化方向９０度スイッチングすることにより磁化方向２４（図４）を反転する。電流パルスの極性を選択することにより、所定の方向磁界２４を得ることができる。電流パルス４０は時間長さΔｔ１を有する。この時間Δｔ１は１００ｎｓ、１０ｎｓまたは１ｎｓ以下でよく、本例では時間Δｔ１は１００ｐｓである。
【００８４】
強磁性金属に対し、代表的な臨界電流密度は１０７Ａｃｍ−２であり、強磁性半導体に対しては、代表的な臨界電流密度は１０４または１０５Ａｃｍ−２の大きさである。しかしながら、磁化方向を反転するのに必要な電流パルス４０の大きさおよび最小時間長さはルーチン実験、例えば電流密度を増加し、および／または時間長さを短くした電流パルスを駆動し、抵抗値を測定することにより発見できる。
【００８５】
電流パルス４０を補助するために磁界ソース３６は磁界パルス４１を加えることができる。しかしながら、この磁界ソース３６は自由領域８をバイアスするのに一定磁界を加えることができる。従って、より低い値を有する電流パルス４０を使って磁化方向を反転できる。磁界ソース３６は誘導ソースでもよいし、または永久磁石でもよい。
【００８６】
特に図７を参照すると、読み出しプロセス中、第１電圧ソース３２および第２電圧ソース３３の各々は、第１ゲート３および第２ゲート４にそれぞれバイアス４２、４３、すなわちＶＧ１＝ＶＧ２＝Ｖ３を加え、接合領域９、１０から電荷キャリアを減損させ、好ましくはトンネルバリアを形成することができる。少なくとも１つのトンネルバリアを形成することには、デバイス１がＴＡＭＲ効果を利用できるという効果があり、この効果は磁気抵抗が大きい。本例では移動はポールによって支配されるので、接合領域９、１０における電荷キャリア密度を下げるのに正のバイアスをかける。
【００８７】
本例では、Ｖ３は１Ｖの大きさである。しかしながら、接合領域９、１０から電荷キャリアを減損するのに必要なバイアスはルーチン実験、例えばゲートバイアスを増し、ソース−ドレイン特性を測定することによって発見できる。
【００８８】
第３電圧ソース３４は第３ゲート５にゼロバイアス４４をかける（すなわちＶＧ３＝０とする）か、または第３ゲート５をフロート状態にする。
【００８９】
電流ソース３０は大きさＩＰを有する測定、すなわちプローブ電流パルス４５を駆動する（すなわちＩＳＤ＝ＩＰ＜ＩＣとする）。この大きさＩＰは、強磁性アイランド８の臨界電流よりも小さい。電流パルス４０は時間Δｔ２を有する。プローブパルスは書き込みパルスよりも長くてよい。すなわちΔｔ２＞Δｔ１である。このプローブパルスはほぼ同じ長さ、すなわちΔｔ２≒Δｔ１でよいか、または書き込みパルスよりも短くてよい。すなわちΔｔ２＜Δｔ１でよい。この時間長さはデバイス１のＲＣ値および／またはボルトメータ３６の感度に応じて決まる。時間Δｔ２は１００ｎｓ、１０ｎｓまたは１ｎｓ以下でよい。本例では時間Δｔ２は１ｎｓとなっている。
【００９０】
ＩＰの大きさは電圧測定を可能にしながらできるだけ小さくすることができる。このＩＰの値はルーチン実験によって決定できる。
【００９１】
デバイス１によりプローブ電流パルス４５を駆動するので、デバイス１の両端で電圧低下が生じるが、この電圧低下はボルトメータ３５によって測定される。
【００９２】
デバイス１が高抵抗状態にあれば、比較的大きい電圧低下分に対応する比較的大きいパルス４６Ｈが測定されることになる。デバイスが低抵抗状態にあれば、比較的小さい電圧低下分に対応する比較的小さいパルス４６Ｌが測定されることになる。
【００９３】
デバイス製造
次に、図８Ａ〜８Ｄを参照し、デバイス１の製造方法について説明する。
【００９４】
図８Ａを参照する。半絶縁（００１）配向されたＧａＡｓのウェーハを基板１３’として使用し、これを分子ビームエピタキシー（ＭＢＥ）システム（図示せず）に装填する。
【００９５】
ＭＢＥ内で従来通り基板１３’上でドープされていないＡｌＡｓの層１２’を成長させる。このＡｌＡｓ層１２’は１０ｎｍの厚みを有する。しかしながら、ＡｌＡｓ層１２’はこれよりも薄くてよい。例えば５ｎｍでもよいし、またはこれよりも厚くてもよい。例えば２０〜５０ｎｍの間でよい。
【００９６】
例えばＲ.シャンピオンの論文、結晶成長のジャーナル第２４７巻４２ページ（１３０３）に記載されているように、低温ＭＢＥによりＡｌＡｓ層１２’上にＧａ０.９８Ｍｎ０.０２Ａｓの層１１’を成長させる。Ｇａ０.９８Ｍｎ０.０２Ａｓ層１１’は１０ｎｍの厚みを有する。しかしながらこのＧａ０.９８Ｍｎ０.０２Ａｓ層１１’はこれよりも薄くてもよく、例えば５ｎｍでもよいし、またはこれよりも厚くてもよい。このＧａ０.９８Ｍｎ０.０２ＡＳ層１１’は例えばＰタイプのドーパント、例えばベリリウム（Ｂｅ）によりドープできる。
【００９７】
前に説明したように、その他の強磁性材料を使用できる。特にその他の強磁性半導体を使用できる。
【００９８】
ＡｌＡｓ層１２’は基板１３’からＧａ０.９８Ｍｎ０.０２Ａｓ層を電気的に絶縁し、かつこのＧａ０.９８Ｍｎ０.０２ＡＳ層１１’にシャープな下方インターフェース４７を提供するのを助ける。
【００９９】
ＭＢＥによりＧａ０.９８Ｍｎ０.０２ＡＳ層１１’上にＡｌＡｓの層１４’を成長させる。キャッピング層の厚みは５ｎｍである。このキャッピング層１４’はＧａ０.９８Ｍｎ０.０２Ａｓ層１１’の酸化を制限し、更にＧａ０.９８Ｍｎ０.０２Ａｓ層１１’にシャープな上方インターフェース４８を提供するのも助ける。
【０１００】
変調ドーピングを使ってＧａ０.９８Ｍｎ０.０２Ａｓ層１１’内のキャリア濃度を増加することができる。例えばＰタイプのドーパント、タイプＢｅにより絶縁ＡｌＡｓ層１２’またはキャッピング層１４’をドープできる。これに加え、またはその代わりに、チャージキャリア密度を増すようにドープされた強磁性半導体のすぐ下方または上に、例えばＧａＡｓ、ＡｌＧａＡｓまたはＡｌＡｓを含む追加層（図示せず）を設けてもよい。
【０１０１】
基板１３’を備え、デポジットされ、上に載った層１１’、１２’、１４’を有するウェーハを反応器（図示せず）から除き、処理する。この方法はウェーハをより小さいチップに分割することを含むことができる。
【０１０２】
光リソグラフィおよびウェットエッチングを周知の態様で使用して、ウェーハ（またはチップ）の異なる領域を電気的にアイソレートするためのメサ構造体（図示せず）およびデバイス１をボンドパッド領域（図示せず）に電気的に接触させるためのリード（図示せず）を構成することができる。次に説明するように、アイソレートされた領域にデバイスを製造することができる。
【０１０３】
図８Ｂを参照する。キャッピング層１４’の情報表面４９にポリメチルメタクリレート（ＰＭＭＡ）の形態をした電子ビームレジストの層（図示せず）を塗布する。露光のために電子ビームリソグラフィシステム（図示せず）内にウェーハ（またはチップ）を装填する。パターンは図２に示されるパターンのネガ像を含む。
【０１０４】
電子ビームリソグラフィシステム（図示せず）からウェーハ（またはチップ）を除き、水およびイソプロパノール（ＩＰＡ）に基づく現像剤を使って現像し、レジストの露出した領域（図示せず）を除き、エッチングマスクとしてパターン形成されたレジスト層５０を残す。
【０１０５】
図８Ｃを参照する。反応性イオンエッチング（ＲＩＥ）システム（図示せず）内にウェーハ（またはチップ）を載せる。異方性四塩化シリコン（ＳｉＣｌ４）エッチ剤５１を使って層１１’、１３’、１４’のマスクされていない部分５１、５２をドライエッチングする。本例ではエッチング剤５１は基板１３’内に到達する。その他のＲＩＥエッチング剤、例えばＣｌ２を使用することができる。他のドライエッチング方法、例えばイオンビームミーリングを使用してもよい。この方法に加え、またはこの方法の代わりにウェットエッチング剤を使用してもよい。
【０１０６】
ＲＩシステム（図示せず）からウェーハ（またはチップ）を除き、パターン形成されたレジスト層５０をアセトンの使用により除去できる。図８Ｄに対応する構造が示されている。
【０１０７】
追加プロセス工程は自由領域８（図２）にダメージを導入するステップを含むことができる。このステップはエレクトロンビームレジスト層（図示せず）内の自由領域８（図示せず））上にウィンドー（図示せず）を開口し、デバイス１（図１）の上方にイオンビームをグローバルにスキャニングすることを含むことができる。これとは異なり、プロセスは自由領域８（図２）上にイオンビーム（図示せず）を選択的にスキャニングすることができる。
【０１０８】
例えばエドモンド外による論文（フィジカルレビューレターズ９２巻、０３７２０１ページ（２００４年））に記載されているように、アニーリングにより強磁性材料のキュリー温度を高めることができる。
【０１０９】
前に述べたように、第１強磁性領域６の代わりに非強磁性領域を使用できる。
【０１１０】
材料、例えば強磁性半導体材料の第１層をデポジットし、この第１層をパターン化し、例えば第３強磁性領域を形成し、次に材料、例えば非強磁性半導体材料の第２層（この層はパターン形成された第１層にオーバーラップしてよい）をデポジットし、第２層をパターン形成し、例えば非強磁性領域を形成することにより、導電領域と強磁性領域とを備えたデバイスを製造できる。
【０１１１】
ある材料の層をデポジットし、所定のタイプの領域を形成するように不純物を選択的に打ち込むことにより、導電領域と強磁性領域とを備えたデバイスを製造できる。例えば製造方法は非強磁性材料の、例えばＧａＡｓの層をデポジットし、磁気ドーパント、例えばＭｎを選択的に打ち込み、第３強磁性領域を形成することを含むことができる。この方法とは異なり、製造プロセスは強磁性材料、例えば（Ｇａ、Ｍｎ）Ａｓの層をデポジットし、ドーパント、例えばＳｉを選択的に打ち込み、強磁性領域にダメージを与え、および／または補償された半導体を提供し、よって第１強磁性領域の代わりに非強磁性領域を形成することを含むことができる。打ち込み領域と非打ち込み領域との間の少なくとも１つのインターフェース領域により接合領域が設けられる。
【０１１２】
別のゲート構造
図９および１０を参照する。変形デバイス１’はこれまで説明したデバイス１（図１）に類似するが、自由領域８上の領域においてサイドゲート５（図１）がキャッピング層１４に重なる頂部ゲート５’に置換されている点が異なる。この頂部ゲート５’は非強磁性導電体（例えば金属または半導体）を含む。
【０１１３】
本例ではエッチングされた基板１３からキャッピング層１４上まで頂部ゲート５’が延びている。非強磁性導電体５’をデポジットする前に追加絶縁層５４をデポジットし、側壁部分１８３に沿って上に延びている導電体５’から強磁性領域８を絶縁する。しかしながら、側壁部分１８３に沿って上に別個のサイド絶縁層（図示せず）を設けてもよい。従って、追加絶縁層５４を省略できる。
【０１１４】
別のゲート構造も使用できる。例えば下方の底部ゲートを使用してもよい。
【０１１５】
ロジックゲート
従来のマイクロプロセッサではロジックゲートはプロセッサが入力したデータを通常記憶しない。従って、ロジックゲートまたはロジックゲートの組がロジック演算を実行し、出力が生じた場合、この出力は通常別個のメモリに記憶される。出力を記憶するこの追加ステップが計算性能を阻害している。
【０１１６】
これと対照的にデバイス１はロジックゲートとして作動できるだけでなく、出力を別個のメモリに記憶しなくても作動の出力を記憶することもできる。
【０１１７】
図１１を参照すると、図４に示されたデバイス１は入力Ａ、ＢおよびＴ、並びに出力ＶＲを有するロジックゲートに関連して示されている。
【０１１８】
第３ゲート５には入力Ａが作動的に接続されており、この入力は磁化反転を制御する。抵抗器３１およびデバイス１を通した書き込みまたは読み出し電流パルスをドライブするよう、抵抗器３１には入力Ｂが作動的に接続されている。書き込みおよび読み出しのためにデバイス１を設定するよう、第１ゲート３および第２ゲート４には入力Ｔが作動的に接続されている。デバイス１と抵抗器３１との間で出力ＶＲが取り出される。
【０１１９】
本例では入力Ａ、Ｂ、Ｔはソース３０、３２、３３、３４（図５）によって提供される。しかしながら、これら入力はその他のロジックゲート（図示せず）または制御要素（図示せず）によっても提供できる。
【０１２０】
図１２を参照する。デバイス１を書き込み状態にスイッチングするために入力信号Ｔ＝０を加える。このことは前に述べたように第１ゲート３および第２ゲート４にＶＧ１＝ＶＧ２＝−Ｖ１を供給することによって達成される。
【０１２１】
第３ゲート５にＶＧ３＝Ｖ２またはＶＧ３またはＶ２を加えることにより、入力Ａ＝０またはＡ＝１がそれぞれ供給される。
【０１２２】
前に述べたのと同じように、デバイス１を通して電流パルスを印加しないか、または大きさＩＣを有する２倍パルスを印加することにより、入力Ｂ＝０またはＢ＝１が印加される。
【０１２３】
図１３を参照する。デバイス１を読み出し状態にスイッチングするために入力信号Ｔ＝１が印加される。このことは、前に述べたように第１ゲート２および第３ゲート３にＶＧ１＝ＶＧ２＝Ｖ１を供給することによって達成される。
【０１２４】
前に述べたように、デバイス１を通して大きさＩＰを有する電流パルスを印加し、デバイスの両端のバイアスＶＲを測定することによって出力ＶＲを読み出す。
【０１２５】
図１４を参照する。ここにはデバイス１の真理表が示されている。
【０１２６】
ＡおよびＢを書き込む前にＶＲを０にリセットし、ＶＲを測定することにより、論理「ＡＮＤ」を実現できる。ＡおよびＢを書き込む前にＶＲを１にリセットし、ＶＲを測定することにより、論理「ＮＡＮＤ」を達成できる。Ａ＝１およびＢ＝１を書き込むことにより、論理「ＣＮＯＴ」を実現できる。
【０１２７】
磁気ランダムアクセスメモリアレイ
図１５を参照する。本発明に係わる磁気ランダムアクセスメモリ（ＭＲＡＭ）セル５５は、細長い導電チャンネル５６とゲート５７とを備える。メモリセル５５は前に述べた導電制御デバイス１に類似しているが、構築ブロックとしてのメモリセル５５は第２固定領域７、第２接合領域１０、対応する接合ゲート４および飽和保磁力チューニングゲート５を有しなくても良い点が異なっている。しかしながら、後により詳細に説明するように、中間接合領域によって反結合された隣接する強磁性領域と共に、固定領域と自由領域とが交互にシリーズに配置された領域内にメモリセル５５を列状に配置できる。
【０１２８】
チャンネル５６はそれぞれ比較的大きい飽和保磁力を有する強磁性領域５８および比較的小さい飽和保磁力を有する強磁性領域５９を有する。これら強磁性領域５８、５９はパターン形成された層６７（図１７Ａ）内に同じ強磁性材料から形成される。しかしながら、これら強磁性領域５８、５９を異なる強磁性材料、例えば強磁性金属と強磁性半導体から製造してもよい。
【０１２９】
チャンネル５６は強磁性領域５８と５９とを磁気的に反結合する接合領域６０を含む。
【０１３０】
この接合領域６０は第１側壁６２と、対向する第２の側壁６３の一部６３１との間のくびれ部６１によって構成される。平面図では、第２側壁部分６３１が第１側壁２４に向かう内側ノッチを設けている。
【０１３１】
図１６を参照すると、メモリアレイ６４（図１７）の一部６４’が示されている。
【０１３２】
メモリアレイ６４’はメモリセル５５のアレイを含む。各メモリセル５５は、６Ｆ２（ここでＦは特徴部のサイズである）の単位セルサイズを有する。ゲートライン６５および電流ライン６６を通して各セル５５をアドレス指定できる。
【０１３３】
図１７Ａを参照する。強磁性半導体を含むパターン形成された強磁性層６７内に強磁性領域および接合領域５８、５９、６０が設けられており、パターン形成された強磁性半導体は、本例ではマンガン濃度ｘが０.０２であるヒ化ガリウムマンガン合金（Ｇａ１−ｘＭｎｘＡｓ）、すなわちＧａ０.９８Ｍｎ０.０２Ａｓである。
【０１３４】
パターン形成された強磁性層６７は絶縁体を備えた同一延長上にある絶縁層６８に載っており、絶縁体は本例ではヒ化アルミニウム（ＡｌＡｓ）であるが、他の絶縁体も使用できる。この絶縁体は強磁性半導体と格子マッチングしていてもよいし、格子ミスマッチングしていてもよい。半絶縁ヒ化ガリウム（ＧａＡｓ）を含む一部をエッチングした基板６９上に絶縁層６８が載っており、パターン形成された強磁性層６７上にＡｌＡｓを備えたキャッピング層７０が載っている。
【０１３５】
電流ライン６６は導電体、例えば金属または高濃度にドープされた半導体を含む。電流ライン６６は非強磁性体でよく、電流ライン６６は金属を含む場合であって、強磁性材料が半導体である場合、オーミック接点としても働くことができる。処理方法はオーミック接触部を形成するためのアニール工程を含むことができる。この例では、電流ライン６６は金／亜鉛（ＡｕＺｎ）合金を含み、この合金はＧａ０.９８Ｍｎ０.０２Ａｓおよび上に載っている金の層（Ａｕ）に対するオーミック接点として働く。この金／亜鉛層は、５０ｎｍの厚みを有し、金は２００ｎｍの厚みをを有する。しかしながらその他の層の厚みも使用できる。
【０１３６】
図１７Ｂを参照する。中間絶縁層７１によりゲートライン６５と電流ライン６６とが電気的に絶縁されている。中間絶縁層７１は結晶またはアモルファスでよい。本例では絶縁層７１は二酸化シリコン（ＳｉＯ２）を含むが、他の絶縁材料、例えば窒化シリコン（Ｓｉ３Ｎ４）も使用できる。ゲートライン６５をデポジットする前に絶縁層７１をデポジットする。
【０１３７】
ゲートライン６５は導電体、例えば金属または高濃度にドープされた半導体を含む。このゲートライン６５は非強磁性体でよい。本例では、ゲート６５はチタン（Ｔｉ）の付着層と、上に載った金（Ａｕ）の層とを含む。チタン層は２０ｎｍの厚みを有し、金の層は２００ｎｍの厚みを有する。しかしながら、別の層の厚みも使用できる。
【０１３８】
メモリアレイ６４は図１６、１７Ａおよび１７Ｂに示されたものと異なるように構成してもよい。例えばゲートライン６５はパターン形成された強磁性層６７と同じ平面に形成でき、更にこのラインは、前に述べたデバイス１（図１）と同じように、パターン形成された強磁性層６７と同じ強磁性材料から形成される。電流ライン６６は、特にゲートライン６５がパターン形成された強磁性層６７と同じ平面に形成された場合、ゲートライン６５の上に形成できる。前に述べたように、サイドゲーと構造の代わりに表面または下方ゲート構造を使用することもできる。
【０１３９】
上記とは異なり、例えば絶縁６８の上に導電層（図示せず）をデポジットし、層（図示せず）をストリップ（図示せず）にパターン形成し、導電材料のストリップ（図示せず）および絶縁材料のストリップ（図示せず）の上に強磁性層をデポジットすることにより、強磁性層６７の下方に電流ライン６６を形成できる。次に、パターン形成された層６７を形成するように、強磁性層のパターンを定め、ゲートライン６６を構成する。強磁性層をパターン形成することと、ゲートラインを構成することは、同一または異なる処理ステップで行うことができる。
【０１４０】
図１８を参照する。行デコーダ７２および列デコーダ７３により、メモリアレイ６４を制御する。
【０１４１】
行デコーダ７２はゲートライン６５１、６５ｉ−１、６５ｉ、６５ｉ＋１、６５ｎからのゲートラインを選択し、メモリセル５５１，１、５５１，ｊ−２、５５１，ｊ−１、５５１，ｊ、５５１，ｊ＋１、５５１，ｊ＋２、５５１，ｍ、５５ｉ−１，１、５５ｉ−１，ｊ−２、５５ｉ−１，ｊ−１、５５ｉ−１，ｊ、５５ｉ−１，ｊ＋１、５５ｉ−１，ｊ＋２、５５ｉ−１，ｍ、５５ｉ，１、５５ｉ，ｊ−２、５５ｉ，ｊ−１、５５ｉ，ｊ、５５ｉ，ｊ＋１、５５ｉ，ｊ＋２、５５ｉ，ｍ、５５ｉ＋１，１、５５ｉ＋１，ｊ−２、５５ｉ＋１，ｊ−１、５５ｉ＋１，ｊ、５５ｉ＋１，ｊ＋１、５５ｉ＋１，ｊ＋２、５５ｉ＋１，ｍ、５５ｎ，１、５５ｎ，ｊ−２、５５ｎ，ｊ−１、５５ｎ，ｊ、５５ｎ，ｊ＋１、５５ｎ，ｊ＋２、５５ｎ，ｍからメモリセルの１行をアドレス指定し、３つの異なるチャンネル導通レジュームを選択するよう、バイアスＶＬ、ＶＭまたはＶＨの選択信号をかける。
【０１４２】
バイアスＶＬを有する選択信号は接合領域６０内の電荷キャリア密度を高めるので、接合領域６０が好ましくはオーミック導電体として導通するように、接合領域６０の抵抗を下げる。バイアスＶＭを有する選択信号は接合領域６０を減損させるよう、接合領域６０内の電荷キャリア密度を減少させる。バイアスＶＨを有する選択信号は接合領域６０内の電荷キャリア密度を減少させるので、接合領域６０は強力に減損状態となる。すなわちバイアスＶＨが印加されるときの減損領域はＶＭが印加されるときの減損領域よりも大きくなる。ＶＭとＶＨとはＶＬと逆極性にあり、前に説明したようにこれら値はルーチン実験で発見できる。
【０１４３】
列デコーダ７３は電流ライン６６１、６６２、６６ｊ−２、６６ｊ−１、６６ｊ、６６ｊ＋１、６６ｊ＋２、６６ｊ＋３、６６ｍ、６６ｍ＋１から一対の隣接する電流ラインを選択し、より小さい飽和保磁力の強磁性領域６９に対する臨界電流よりも大きく、かつより大きい飽和保磁力の強磁性領域５８に対する臨界電流よりも小さい大きさ｜ＩＨ｜を有する書き込み電流パルスまたはより小さい飽和保磁力の強磁性領域５９に対する臨界電流よりも小さい大きさ｜ＩＭ｜を有する読み出し電流パルスを駆動できる。書き込み電流パルスの極性に従って０または１が書き込まれる。
【０１４４】
図１９を参照する。書き込みプロセス中のメモリアレイ６４の一部６４’が示されている。
【０１４５】
ゲートライン６５ｉ−１、６５ｉ＋１を含むその他の行にバイアスＶＨを有するホールド信号７５が印加される間、行ｉ、すなわちゲートライン６５ｉにバイアスＶＬを有する書き込み選択信号７４が印加される。従って、行ｉ内のメモリセル５５ｉ，ｊ−１、５５ｉ，ｊ、５５ｉ，ｊ＋１の接合部６０はより低い抵抗を有するが、他の行ｉ−１、ｉ＋１内のメモリセル５５ｉ−１，ｊ−１、５５ｉ−１，ｊ、５５ｉ−１，ｊ＋１、５５ｉ＋１，ｊ−１、５５ｉ＋１，ｊ、５５ｉ＋１，ｊ＋１の接合部６０はより大きい抵抗を有する。
【０１４６】
列ｊおよびｊ＋１、すなわち電流ライン６６ｊ、６６ｊ＋１を通して書き込み電流パルス７６が駆動される。電流パルス７６は磁化方向を設定するのに充分大きい電流密度でメモリセル５５ｉ，ｊを通過する。これらデバイス内の接合部６０は高抵抗状態にないので、同じ列ｊ内のその他のメモリセル５５ｉ−１，ｊ、５５ｉ＋１，ｊはセットされない。前に説明したように、書き込み電流パルス７６は１００ｎｓ、１０ｎｓまたは１ｎｓよりも短い時間長さを有することができる。この例では、時間は約１ｎｓである。
【０１４７】
図２０を参照する。ここには読み出しプロセス中のメモリアレイ６４の一部６４’が示されている。
【０１４８】
ゲートライン６５ｉ−１、６５ｉ＋１を含むその他の行にバイアスＶＨを有するホールド信号７５がまだ印加される間、行ｉ、すなわちゲートライン６５ｉにバイアスＶＭを有する読み出し選択信号７７が印加される。従って、行ｉ内のメモリセル５５ｉ，ｊ−１、５５ｉ，ｊ、５５ｉ，ｊ＋１の接合部６０はより低い抵抗を有するが、他の行ｉ−１、ｉ＋１内のメモリセル５５ｉ−１，ｊ−１、５５ｉ−１，ｊ、５５ｉ−１，ｊ＋１、５５ｉ＋１，ｊ−１、５５ｉ＋１，ｊ、５５ｉ＋１，ｊ＋１の接合部６０はより大きい抵抗を有する。
【０１４９】
行ｊおよびｊ＋１、すなわち電流ライン６６ｊ、６６ｊ＋１を通して読み出し電流パルス７８が駆動される。この電流パルス７４は磁化を設定するのに充分大きい電流密度でメモリセル５５ｉ，ｊを通過する。これらデバイス内の接合部６０は大きい抵抗値にあるので、同じ行ｊ内のその他のメモリセル５５ｉ−１，ｊ、５５ｉ＋１，ｊはセットされない。
【０１５０】
セルが、例えば０に対応する高抵抗状態にあるのか、または１に対応する低抵抗状態にあるのかを判断するために、行デコーダ７３（図１８）により電流ライン６６ｊ、６６ｊ＋１の両端に発生する電圧ＶＳが測定される。
【０１５１】
これまで説明した実施例について多くの変形が可能であることが理解できよう。デバイスは前に述べたようなラテラルデバイスにする必要はなく、バーチカルデバイス、例えばピラーとすることが出きる。
【図面の簡単な説明】
【０１５２】
【図１】本発明に係わる導電制御デバイスの斜視図である。
【図２】図１に示されたデバイスの平面図である。
【図３】図２に示されたＡ−Ａ’ラインに沿った、デバイスの横断面図である。
【図４】図１に示されたデバイス内の強磁性領域の磁化を示す略図である。
【図５】図１に示されたデバイスを作動させるための装置の略図である。
【図６】書き込みサイクル中に図１のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図７】読み出しサイクル中に図１のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図８】図１に示されたデバイスを製造するための方法を示す。
【図９】本発明に係わる別の導電制御デバイスの平面図である。
【図１０】図９に示されたＢ−Ｂ’ラインに沿った、デバイスの横断面図である。
【図１１】ロジックゲートとして使用される、図１に示されたデバイスを示す。
【図１２】書き込みサイクル中に図１のデバイスに印加できるゲートバイアス、電流パルスおよび磁界を示す。
【図１３】読み出しサイクル中に図１のデバイスに印加できるゲートバイアスおよび電流パルスを示す。
【図１４】図１１に示されたデバイスのための真理表である。
【図１５】本発明に係わるメモリセルの略図である。
【図１６】図１５に示されたメモリセルを含むメモリアレイの一部を示す。
【図１７】Ａは、図１５に示されたＣ−Ｃ’に沿った、メモリセルの横断面図である。  Ｂは、図１５に示されたＤ−Ｄ’に沿った、メモリセルの横断面図である。
【図１８】駆動回路を含むメモリアレイの略図である。
【図１９】図１８に示されたメモリアレイ内のメモリセルへの書き込みを示す。
【図２０】図１８に示されたメモリアレイ内のメモリセルの読み出しを示す。
【符号の説明】
【０１５３】
１  導電制御デバイス
２  導電チャンネル
３  第１ゲート
４  第２ゲート
５  第３ゲート
６  第１強磁性領域
７  第２強磁性領域
８  第３強磁性領域
９  第１接合領域
１０  第２接合領域
１１  パターン形成された強磁性層
１２  絶縁層
１３  基板
１４  キャッピング層
１５、１６  くびれ部
１７  第１側壁
１８  第２側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006270103.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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