(57)【要約】【課題】  ブレークダウン時において、電流量にかかわらず出力電圧が安定し、ノイズを発生しない定電圧ダイオード等の半導体装置を提供する。【解決手段】  Ｐ型半導体領域３は、Ｎ-型エピタキシャル層２の主面上に不純物を選択的に導入することによって形成され、Ｎ-型エピタキシャル層２の主面から所定の深さにまで形成された第１半導体領域１１と、第１半導体領域１１における底面１３から更に深部方向へと突出する複数の第２半導体領域１２とを含む。このようなＰ型半導体領域３によれば、定電圧ダイオード１０のブレークダウン時において、電流量が所定量より少ない場合には電流の流れる経路が狭くなり、電流量が所定量以上の場合には電流の流れる経路が広くなるため、出力電圧が安定する。【選択図】  図１
2006339275.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
第１導電型を有する半導体基板と、
前記第１導電型と反対の第２導電型を有し、前記半導体基板の主面から所定の深さにまで形成される第１半導体領域と、
前記第２導電型を有し、前記第１半導体領域の底面部分から更に深部方向へ突出するように、かつ、前記半導体領域と一体的に形成される複数の第２半導体領域と、
前記第１半導体領域に接続される第１電極と、
前記半導体基板における前記主面と反対側の面に接続される第２電極とを備える、半導体装置。
【請求項２】
前記第２半導体領域の各々は、前記第１半導体領域の前記底面に互いに密接して形成されることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体領域の各々は、前記第１半導体領域の前記底面に所定の間隔を空けて離散的に形成されることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記半導体基板には、前記第２導電型を有し、前記第１半導体領域の側面を所定の間隔を空けて取り囲むように配置されるガードリングが更に形成されていることを特徴とする、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板の前記主面側には、前記半導体基板より低濃度の不純物を含む半導体層が更に形成されており、
前記第１及び第２半導体領域は、前記半導体層に形成されることを特徴とする、請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、より特定的には、整流ダイオードや定電圧ダイオード等の半導体装置に関するものである。
【背景技術】
【０００２】
なだれ降伏現象を利用した定電圧ダイオードは、例えば基準電圧回路や保護回路等の種々の電子回路において広く使用されている（例えば、特許文献１参照）。
【０００３】
図９は、従来の比較的低電圧の定電圧ダイオードの断面図である。図９に示される定電圧ダイオード１００は、Ｎ型半導体基板１０１、Ｎ-型エピタキシャル層１０２、Ｐ型半導体領域１０３、Ｎ+型チャンネルストッパ１０４、絶縁膜１０５、アノード電極１０６及びカソード電極１０７を備えている。尚、Ｎ+型とは、含まれる不純物の濃度がＮ型の部分に含まれる不純物の濃度よりも高いことをいい、Ｎ-型とは、含まれる不純物の濃度がＮ型の部分に含まれる不純物の濃度よりも低いことをいう。
【０００４】
Ｎ型半導体基板１０１は、定電圧ダイオード１００のベースとなる基板である。Ｎ-型エピタキシャル層１０２は、Ｎ型半導体基板１０１の一方面上に積層されている。Ｐ型半導体領域１０３は、Ｎ-型エピタキシャル層１０２の主面に形成された半導体層である。Ｎ+型チャンネルストッパ１０４は、定電圧ダイオード１００の外周縁部分に環状に形成された半導体層である。絶縁膜１０５は、Ｎ-型エピタキシャル層１０２の主面を覆うように形成された半導体層である。絶縁膜１０５には、Ｐ型半導体領域１０３が露出するように開口部１０９が形成されている。アノード電極１０６は、絶縁膜１０５の開口部１０９を含む部分を覆うように形成され、開口部１０９から露出するＰ型半導体領域１０３と接続されている。また、カソード電極１０７は、Ｎ型半導体基板１０１の他方面を覆うように形成されている。
【０００５】
定電圧ダイオード１００におけるアノード電極１０６とカソード電極１０７との間に逆バイアス電圧が印加されると、Ｐ型半導体領域１０３とＮ-型エピタキシャル層１０２との接合部分の近傍に空乏層１０８が形成される。
【０００６】
尚、図９に示される定電圧ダイオード１００において、降伏電圧は、Ｐ型半導体領域１０３とＮ-型エピタキシャル層１０２との濃度によって決定される。
【０００７】
図１０は、従来のリーチスルー型定電圧ダイオードの断面図である。図１０に示されるダイオード２００は、Ｎ型半導体基板２０１、Ｎ-型エピタキシャル層２０２、Ｐ型半導体領域２０３、Ｎ+型チャンネルストッパ２０４、絶縁膜２０５、アノード電極２０６及びカソード電極２０７を備えている。
【０００８】
Ｎ型半導体基板２０１は、ダイオード２００のベースを構成する基板である。Ｎ-型エピタキシャル層２０２は、Ｎ型半導体基板２０１の一方面上に積層されている。Ｎ-型エピタキシャル層２０２に含まれる不純物の濃度は、図９に示されるＮ-型エピタキシャル層１０２に含まれる不純物の濃度より低く設定されている。Ｐ型半導体領域２０３は、Ｎ-型エピタキシャル層２０２の主面に形成された半導体層である。Ｎ+型チャンネルストッパ２０４は、ダイオード２００の外周縁を含む部分に環状に形成された半導体層である。絶縁膜２０５は、Ｎ-型エピタキシャル層２０２の主面を覆うように形成された半導体層である。絶縁膜２０５には、Ｐ型半導体領域２０３が露出するように開口部２０９が形成されている。アノード電極２０６は、絶縁膜２０５の開口部２０９が形成された部分を覆うように形成され、開口部２０９から露出するＰ型半導体領域２０３と接続されている。また、カソード電極２０７は、Ｎ型半導体基板２０１の他方面を覆うように形成されている。
【０００９】
ダイオード２００におけるアノード電極２０６とカソード電極２０７との間に逆バイアス電圧が印加されると、Ｐ型半導体領域２０３とＮ-型エピタキシャル層２０２の接合部の近傍に形成された空乏層２０８がＮ-型エピタキシャル層２０２の方向へと延びる。そして、空乏層２０８は、Ｎ型半導体基板２０１に達すると、それ以上延びなくなる。
【００１０】
更に、外部から印加する逆バイアス電圧を大きくすると、空乏層２０８におけるＰ型半導体領域２０３の底部とＮ型半導体基板２０１とで挟まれた部分の電界強度は、臨界電界強度に達する。その結果、空乏層２０８においてブレークダウン（降伏現象）が生じる。
【００１１】
尚、ダイオード２００の降伏電圧は、Ｐ型半導体領域２０３の底部からＮ型半導体基板２０１間での距離Ｄと、Ｎ-型エピタキシャル層２０２の比抵抗とによって決定される。
【００１２】
また、ダイオード２００の端面２１０ａ及び２１０ｂは、製造時の後工程において一枚のウェハーを個片化する際に結晶が不連続になるため、電気的に不安定な箇所である。そのため、空乏層２０８がダイオード２００の端面２１０ａまたは２１０ｂまで拡がると、大きなリーク電流が生じ、また、ブレークダウン電圧が低下してしまう。このような現象の発生を抑制するため、Ｎ+型チャンネルストッパ２０４は、ダイオード２００に逆バイアスの電圧が印加されたときに、空乏層２０８がチップ端面まで拡がることを抑制する機能を発揮する。
【特許文献１】特開平７−１５３９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のようなリーチスルー型定電圧ダイオード２００のブレークダウン時には、ダイオード２００に印加される外部電圧が増加するにつれて、ダイオード２００に流れる電流が増加する。尚、ここでは、ダイオード２００の特性曲線において、ブレークダウン時にダイオード２００に流れる電流量が所定量以上の部分を「高電流領域」といい、ブレークダウン時にダイオード２００に流れる電流量が所定量より小さい部分を「低電流領域」という。
【００１４】
しかしながら、ダイオード２００の出力電圧は、高電流領域、すなわち、ブレークダウン時にダイオード２００に流れる電流量が所定量以上の場合には安定するが、低電流領域、すなわち、ダイオード２００に流れる電流量が所定量より小さい場合には安定しないという問題がある。この結果、出力電圧の変化がノイズとして生じてしまう。この問題は、以下の理由によるものと考えられる。
【００１５】
上述したように、ダイオード２００に降伏電圧以上の大きさの逆バイアス電圧が印加されると、空乏層２０８内の電界強度が臨界に達し、ブレークダウン（降伏現象）が生じる。このとき、ブレークダウンは、Ｐ型半導体領域２０３とＮ型半導体基板２０１とで挟まれた空乏層２０８の内部で発生する。したがって、ダイオード２００がブレークダウンしたときに電流が流れることのできる経路は、Ｐ型半導体領域２０３の窓の大きさにほぼ等しい。
【００１６】
したがって、ダイオード２００を流れる電流の量が所定量より小さい場合には、電流が流れる経路の面積は、電流量に対して大きくなる。この場合、電流は、一定の経路を流れず、散乱して流れるため、ダイオード２００の出力電圧が安定しないと考えられる。
【００１７】
それ故に、本発明は、ブレークダウン時において、電流量にかかわらず出力電圧が安定し、ノイズを発生しない定電圧ダイオード等の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、第１の発明は、半導体装置であって、第１導電型を有する半導体基板と、第１導電型と反対の第２導電型を有し、半導体基板の主面から所定の深さにまで形成される第１半導体領域と、第２導電型を有し、第１半導体領域の底面部分から更に深部方向へ突出するように、かつ、半導体領域と一体的に形成される複数の第２半導体領域と、第１半導体領域に接続される第１電極と、半導体基板における主面と反対側の面に接続される第２電極とを備える。
【００１９】
このような構成によれば、半導体装置に逆バイアス電圧が印加された場合に、第２半導体領域同士で挟まれた領域の電位勾配が大きくなると考えられる。これにより、ブレークダウン時に半導体装置に流れる電流量が所定量より小さいときには、電流は、第２半導体領域同士で挟まれた領域を集中して流れ、電流量が所定量以上のときには、より広い領域を流れる。よって、ブレークダウン時に半導体装置に流れる電流量にかかわらず、半導体装置の出力電圧が安定する。
【００２０】
この場合、第２半導体領域の各々は、第１半導体領域の底面に互いに密接して形成されても良い。
【００２１】
また、第２半導体領域の各々は、第１半導体領域の底面に所定の間隔を空けて離散的に形成されても良い。
【００２２】
また、半導体基板には、第２導電型を有し、第１半導体領域の側面を所定の間隔を空けて取り囲むように配置されるガードリングが更に形成されていても良い。
【００２３】
このような構成によれば、第１及び第２電極の間に逆バイアス電圧が印加された時に、空乏層が主面と平行な方向に延びるため、第１及び第２半導体領域と、半導体基板との接合面の曲率でブレークダウンが生じることが防止される。
【００２４】
また、半導体基板の主面側には、半導体基板より低濃度の不純物を含む半導体層が更に形成されており、第１及び第２半導体領域は、半導体層に形成されても良い。
【発明の効果】
【００２５】
本発明の半導体装置によれば、ブレークダウン時に発生するノイズが少ない整流ダイオード、より特定的には、リーチスルー型の定電圧ダイオードを構成することが可能となる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る定電圧ダイオードの端面図である。図１に示される定電圧ダイオード１０は、Ｎ型半導体基板１、Ｎ-型エピタキシャル層２、Ｐ型半導体領域３、Ｐ型ガードリング４、Ｎ+型チャンネルストッパ５、絶縁膜６、アノード電極７及びカソード電極８を備える。
【００２７】
Ｎ型半導体基板１は、定電圧ダイオード１０のベースとなる基板である。Ｎ-型エピタキシャル層２は、Ｎ型半導体基板１の主面側に形成されている。Ｎ-型エピタキシャル層２に含まれる不純物の濃度は、Ｎ型半導体基板１に含まれる不純物の濃度よりも低く設定されている。
【００２８】
Ｐ型半導体領域３は、Ｎ-型エピタキシャル層２の主面上に不純物を選択的に導入することにより形成される領域である。Ｐ型半導体領域３は、Ｎ-型エピタキシャル層２の主面から所定の第１の深さＤ1にまで形成された第１半導体領域１１と、第１半導体領域１１における底面１３（図において二点差線で示される部分）から所定の第２の深さＤ2まで突出するように形成された複数の第２半導体領域１２とを含む。本実施形態においては、第２半導体領域１２の各々は、第１半導体領域１１の底面１３に密接して形成されている。
【００２９】
Ｐ型ガードリング４は、Ｎ-エピタキシャル層２の主面上に不純物を選択的に導入することによって、第１半導体領域１１の側面１４を所定の間隔を空けて取り囲むように環状に形成されている。
【００３０】
Ｐ型ガードリング４は、定電圧ダイオード１０のアノード電極とカソード電極との間に逆バイアス電圧が印加された時に、空乏層を主面と平行な方向（図における左右方向）に延ばす働きを担う。これにより、本実施形態に係る定電圧ダイオード１０において、Ｎ-型エピタキシャル層２とＰ型半導体領域３との接合面の曲率でブレークダウンが生じることが防止される。
【００３１】
尚、図１に示される定電圧ダイオード１０は、１本のＰ型ガードリング４を備えているが、定電圧ダイオード１０は、例えばフィールド・リミッティング・リングのように、必要な耐圧に応じて複数のガードリングを備えていても良い。この場合でも、本実施形態の半導体装置の趣旨からは逸脱しない。
【００３２】
Ｎ+型チャンネルストッパ５は、Ｎ-エピタキシャル層２の主面における外周縁部を囲うように環状に形成されている。絶縁膜６は、Ｎ-型エピタキシャル層２の主面を覆うように形成された半導体層である。絶縁膜６には、Ｐ型半導体領域３が露出するように開口部９が形成されている。
【００３３】
アノード電極７は、絶縁膜６の開口部９を含む部分を覆うように形成され、開口部９から露出するＰ型半導体領域３と接続されている。また、カソード電極８は、Ｎ型半導体基板１におけるＮ-エピタキシャル層２が形成されていない面を覆うように形成されている。
【００３４】
ここで、本実施形態の特徴部分であるＰ型半導体領域３について詳しく説明する。
【００３５】
図２は、図１に示したＰ型半導体領域を形成する方法を説明するための図である。図２（ａ）は、Ｐ型不純物を導入する際にＮ-エピタキシャル層の主面上に形成されるマスクパターンの一部の配置を示した図であり、図２（ｂ）は、図１に示されるＩＩｂ−ＩＩｂラインから見たＰ型半導体領域の一部を模式的に示した図であり、図２（ｃ）は、図２（ｂ）に示されるＩＩｃ−ＩＩｃラインから見た断面図である。
【００３６】
本実施形態におけるＰ型半導体領域３を形成する際には、まず、Ｎ-エピタキシャル層の主面上に図２（ａ）に示すような酸化膜マスクパターン１５ａ〜１５ｇを作成する。図２（ａ）においては、酸化膜マスクパターン１５ａを中心とし、酸化膜マスクパターン１５ｂ〜１５ｇが正六角形の頂点の位置に配置されている。例えば３つの酸化膜マスクパターン１５ａ〜１５ｃの各々の中心は、図の破線で示される正三角形を構成するように等間隔に配置されている。
【００３７】
次に、酸化膜マスクパターン１５ａ〜１５ｇを利用して、不純物が、Ｎ-エピタキシャル層へと選択的に導入され、拡散される。不純物が拡散された結果、酸化膜マスクパターン１５ａ〜１５ｇの各々に対応して、図２（ｂ）の実線で示される半導体部分領域１６ａ〜１６ｇの各々が形成される。尚、これらの半導体部分領域１６ａ〜１６ｇは、この図２（ｂ）に示される正三角形を基本単位とする繰り返しパターンで形成されている。
【００３８】
このとき、図２（ｃ）に示されるように、半導体部分領域１６ａ、１６ｂ及び１６ｅ等によって、Ｎ-エピタキシャル層２の主面から所定の第１の深さにまで形成された第１半導体領域１１と、第１半導体領域１１における底面１３から所定の第２の深さまで突出する複数の第２半導体領域１２とを含むＰ型半導体領域３が、一体的に形成される。
【００３９】
ところで、本実施形態においては、図２（ｂ）の破線で示した正六角形に囲まれる領域においてＮ-エピタキシャル層２が露出しないように半導体部分領域１６ａ〜１６ｇを形成する必要がある。ここで、酸化膜マスクパターン１５ａ〜１５ｃの各々の中心が構成する正三角形の一辺の長さをＡ1とし、半導体部分領域１６ａ〜１６ｇの直径をＢ1とし、酸化膜マスクパターン１５ａ〜１５ｃの直径をＣ1とする。そうすると、Ｐ型半導体領域１６ａ〜１６ｃの各々の間からＮ-エピタキシャル層２が露出しないためには、正三角形の一辺の長さをＡ1と半導体部分領域１６ａ〜１６ｇの直径Ｂ1とは、次の数式１を満たす必要がある
【数１】
2006339275.tif 000003
【００４０】
また、Ｐ型半導体領域１６ａ〜１６ｇの深さをＸjpとする。尚、Ｘjpは、設計時に予め設定される値である。一般に、マスクパターンの外周縁から側方への不純物の拡散量は、深さＸjpの８０％程度であることが知られている。そこで、マスクパターンの外周縁から外方への不純物の拡散量が深さＸjpの８０％であるとすると、半導体部分領域１６ａ〜１６ｇの直径Ｂは、次の数式２で示されるように近似される。
【数２】
2006339275.tif 000004
【００４１】
上記の数式２を数式１に代入すると、次の数式３が得られる。
【数３】
2006339275.tif 000005
【００４２】
したがって、半導体部分領域１６ａ〜１６ｇを正三角形の繰り返しパターンで形成するためには、酸化膜マスクパターン１６ａ〜１６ｇを配置する間隔Ａ1と、酸化膜マスクパターンの１５ａ〜１５ｇの直径Ｃ1と、半導体部分領域１６ａ〜１６ｇの深さＸjpとの値が、それぞれ上記の数式３を満たすように設定されていれば良い。
【００４３】
以上のような半導体装置によれば、逆バイアス電圧が印加された場合に、第２半導体領域１２同士で挟まれた領域の電位勾配が大きくなるため、電流は、第２半導体領域１２同士で挟まれた領域を集中して流れやすくなると考えられる。したがって、電流量が所定量より少ないときには、電流の流れる経路が狭く、電流量が所定量以上のときには、電流の流れる経路が広くなると考えられる。よって、ブレークダウン時において、電流量にかかわらず出力電圧が安定し、低ノイズ性に優れた半導体装置を形成することが可能となる。
【００４４】
（第２の実施形態）
本発明の第２の実施形態に係る定電圧ダイオードの端面図である。図３に示される定電圧ダイオード２０の基本的な構成は、第１の実施形態におけるものと同様であるので、以下では、第１の実施形態との相違点を中心に説明する。
【００４５】
Ｐ型半導体領域２３は、Ｎ-型エピタキシャル層２の主面上に不純物を選択的に導入することにより形成される領域である。Ｐ型半導体領域３は、Ｎ-型エピタキシャル層２の主面から所定の第１の深さＤ3にまで形成された第１半導体領域２１と、第１半導体領域２１における底面１７から更に第２の深さＤ4にまで突出するように、第１半導体領域２１と一体的に形成された複数の第２半導体領域２２とを含む。本実施形態においては、第２半導体領域２２の各々は、第１半導体領域２１の底面１７に所定の間隔を空けて離散的に形成されている。
【００４６】
Ｐ型ガードリング２４は、Ｎ-エピタキシャル層２の主面上に不純物を選択的に導入することによって、第１半導体領域２１の側面１８を所定の間隔を空けて取り囲むように環状に形成されている。
【００４７】
本実施形態におけるＰ型ガードリング２４もまた、第１の実施形態におけるガードリングと同様の機能を発揮する。すなわち、Ｐ型ガードリング２４は、定電圧ダイオード２０のアノード電極７とカソード電極８との間に逆バイアス電圧が印加されたときに、空乏層を横方向に延ばす働きを担う。これにより、本実施形態に係る定電圧ダイオードにおいて、Ｎ-型エピタキシャル層２とＰ型第半導体領域２３との接合面の曲率でブレークダウンが発生することを防止することが可能となる。
【００４８】
尚、図３に示される定電圧ダイオード２０は、１本のＰ型ガードリング２４を備えているが、定電圧ダイオード２０は、例えばフィールド・リミッティング・リングのように、必要な耐圧に応じて複数のガードリングを備えていても良い。この場合でも、本実施形態の半導体装置の趣旨からは逸脱しない。
【００４９】
ここで、本実施形態におけるＰ型半導体領域２３について更に詳細に説明する。
【００５０】
図４は、図３に示したＰ型半導体領域を形成する方法を説明するための図である。図４（ａ）は、Ｐ型不純物を導入する際にＮ-エピタキシャル層の主面上に形成されるマスクパターンの一部の配置を示した図であり、図４（ｂ）は、図１に示されるＩＶｂ−ＩＶｂラインから見たＰ型半導体領域の一部を模式的に示した図であり、図４（ｃ）は、図４（ｂ）に示されるＩＶｃ−ＩＶｃラインから見た断面図である。
【００５１】
本実施形態におけるＰ型半導体領域３を形成する際には、まず、Ｎ-エピタキシャル層２の主面上に図４（ａ）に示すような酸化膜マスクパターン２５ａ〜２５ｇを作成する。図４（ａ）においては、酸化膜マスクパターン２５ａを中心とし、酸化膜マスクパターン２５ｂ〜２５ｇが正六角形の頂点の位置に配置されている。例えば３つの酸化膜マスクパターン２５ａ〜２５ｃの各々の中心は、図の破線で示される正三角形を構成するように等間隔に配置されている。
【００５２】
次に、酸化膜マスクパターン２５ａ〜２５ｇを利用して、不純物が、Ｎ-エピタキシャル層へと選択的に導入され、拡散される。不純物が拡散された結果、酸化膜マスクパターン２５ａ〜２５ｇの各々に対応して、図４（ｂ）の実線で示される半導体部分領域２６ａ〜２６ｇの各々が形成される。尚、これらの半導体部分領域２６ａ〜２６ｇは、この図４（ｂ）に示される正三角形を基本単位とする繰り返しパターンで形成されている。
【００５３】
このとき、酸化膜マスクパターン２５ａ〜２５ｇの配置間隔に起因して、半導体部分領域２６ａ〜２６ｇの各々の間に隙間２８が生じ、隙間２８等からＮ-エピタキシャル層２が露出する。そこで、隙間なくＰ型半導体領域を形成するために、Ｐ型半導体部分領域２６ａ〜２６ｇと隙間２８等とを含む部分全体に更に不純物が導入される。
【００５４】
これにより、図４（ｃ）に示されるように、半導体部分領域２６ａ、２６ｂ及び２６ｅ等の主面側の一部と半導体部分領域２７とによって、Ｎ-エピタキシャル層２の主面から所定の第１の深さにまで第１半導体領域２１が一体的に形成される。また、半導体部分領域２６ａ、２６ｂ及び２６ｅにおける他の部分によって、第１半導体領域２１における底面１７から所定の第２の深さにまで突出する複数の第２半導体領域２２が、第１半導体領域２１と一体的に形成される。本実施形態においては、酸化膜マスクパターン２５ａ〜２５ｇの配置間隔を調整することによって、複数の第２半導体領域２２の各々は、第１半導体領域２１における底面１７に所定の間隔を空けて形成されている。
【００５５】
ここで、本実施形態のような複数の第２半導体領域２２形成するために必要な条件の一例について説明する。酸化膜マスクパターン２５ａ〜２５ｃの各々の中心が構成する正三角形の一辺の長さをＡ2とし、半導体部分領域２６ａ〜２６ｇの直径をＢ2とし、酸化膜マスクパターン２５ａ〜２５ｇの直径をＣ2とする。本実施形態においては、図４（ｂ）の破線で示した正六角形に囲まれる領域においてＮ-エピタキシャル層２が露出するように、複数の半導体部分領域２６ａ〜２６ｇが形成されている。Ｎ-型エピタキシャル層２の主面において隣接する半導体部分領域１６ａ及び１６ｂが、いずれの箇所においても接触することなく、独立して形成されるためには以下の式を満たす必要がある。
【数４】
2006339275.tif 000006
【００５６】
また、半導体部分領域２６ａ〜２６ｇの深さをＸjpとする。尚、Ｘjpは、予め設定される値である。一般に、マスクパターンの外周縁から側方への不純物の拡散量は、深さＸjpの８０％程度であることが知られている。そこで、マスクパターンの外周縁から外方への不純物の拡散量が深さＸjpの８０％であるとすると、Ｐ型半導体領域１６ａ〜１６ｇの直径Ｂ2は、次の数式４で示されるように近似される。
【数５】
2006339275.tif 000007
【００５７】
上記の数式５を数式４に代入すると、次の数式６が得られる。
【数６】
2006339275.tif 000008
【００５８】
したがって、半導体部分領域２６ａ〜２６ｇを正三角形の繰り返しパターンで形成するためには、酸化膜マスクパターン２５ａ〜２５ｇの配置間隔Ａ2と、酸化膜マスクパターン２５ａ〜２５ｇの直径Ｃ2と、半導体部分領域２６ａ〜２６ｇの深さＸjpとの値が、上記の数式３を満たすように設定されていれば良い。
【００５９】
以上のように、本実施形態に係る定電圧ダイオード２０は、第１の実施形態におけるものと同様の効果を発揮する。すなわち、半導体装置に逆バイアス電圧が印加された場合に、第２半導体領域２２同士で挟まれた領域の電位勾配が大きくなるため、電流は、第１半導体領域における第２半導体領域２２同士の間から露出する領域を集中して流れやすくなると考えられる。したがって、電流量が所定量より少ないときには、電流の流れる経路が狭く、電流量が所定量以上のときには、電流の流れる経路が広くなると考えられる。よって、ブレークダウン時において、電流量にかかわらず出力電圧が安定し、低ノイズ性に優れた半導体装置を形成することが可能となる。
【実施例】
【００６０】
本発明のより具体的な実施の形態について、以下に説明する。図５〜図８は、上記第２の実施形態に係る定電圧ダイオードの特性についてのシミュレーション結果を示す図である。これらの図５〜図８は、図３に示される断面の一部に対応し、接合面３０より上方の部分がＰ型半導体領域２３に相当し、接合面３０より下方の領域３３がＮ-エピタキシャル層２に相当する。また、接合面３０より上方の部分において、領域３１が第１半導体領域２１に相当し、領域３２ａ及び３２ｂが第２半導体領域２２に相当する。尚、図５〜図８における縦軸は、Ｎ-型エピタキシャル層２の主面からの深さ（μｍ）を示し、横軸は、Ｎ-型エピタキシャル層２の主面と平行な方向の長さ（μｍ）を示す。
【００６１】
シミュレーションを行うために、図４において示される各部の寸法及び特性を次の通りに設定した。まず、Ｎ-型エピタキシャル層２の比抵抗を２０Ω・ｃｍとし、Ｎ-型エピタキシャル層２の厚さを２５μｍと設定した。
【００６２】
次に、酸化膜マスクパターン２５ａの配置間隔Ａ2を５０μｍとし、酸化膜マスクパターン２５ａの直径Ｃ2を１０μｍとし、酸化膜マスクパターン２５ａを利用して形成される半導体部分領域２６ａの深さＸjpを１２μｍと設定した。このとき、上記の数式５にＣ2及びＸjpの値を代入することによって、１つの半導体部分領域２６ａの直径Ｂ2は、約３０μｍと算出される。算出されたＢ2の値は、上記の数式４を満たしているため、複数の半導体部分領域２６ａ〜２６ｇの各々は、互いに接触することなく、それぞれ独立して形成される。
【００６３】
また、本実施例においては、第１半導体領域２１の深さを４μｍとし、表面濃度Ｃｓを約５×１０18／ｃｍ3と設定した。また、第２半導体領域２２の表面濃度Ｃｓを約２×１０19／ｃｍ3と設定した。
【００６４】
図５は、定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における等電位面を示した図であり、図６は、定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における等電界強度面を示した図である。また、図７は、定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における電子電流密度の等強度面を示した図である。尚、図５〜図７においては、定電圧ダイオードに印加される逆バイアス電圧ＶＲは、３００Ｖに設定されている。
【００６５】
図７によれば、外部から印加される電圧が所定値より小さい場合には、第２半導体領域同士に挟まれる領域（横軸目盛が約４０〜６０の範囲の領域）を集中して電流が流れていることが確認される。この現象は、次の理由によるものと考えられる。
【００６６】
本実施例における定電圧ダイオードは、図３に示されるように、Ｎ-型エピタキシャル層２の主面からの第１半導体領域２１の深さと、Ｎ-型エピタキシャル層２の主面からの第２半導体領域２２の深さとが相違するように形成されている。そのため、第２半導体領域同士の間の領域における等電位面の間隔は、図５に示されるように、他の部分における等電位面同士の間隔より小さくなる。すなわち、第２半導体領域同士で挟まれた領域における電位勾配は、他の領域と比べて大きくなる。したがって、外部から定電圧ダイオードに印加される電圧が所定値より小さい場合には、まず、第２半導体領域２２同士の間の領域における電界強度が臨界電界強度に達し、当該領域においてアバランシェブレークダウンが発生する。そのため、定電圧ダイオードに流れる電流量が所定量より小さい場合には、図７に示されるように、電流は、第２半導体領域２２同士に挟まれた第１半導体領域２１の底面（横軸目盛が約４０〜６０の範囲の領域）を集中して流れるものと考えられる。
【００６７】
図８は、外部から定電圧ダイオードに印加される逆バイアス電圧が図７より高いときの定電圧ダイオード内部における電子電流密度の等強度面を示した図である。図８に示されるように、外部から印加される電圧が所定値以上のときには、第２半導体領域同士の間の領域に加えて、第２半導体領域の下方部の領域もまた、電流が流れていることが確認される。この現象は、次の理由によるものと考えられる。
【００６８】
外部から定電圧ダイオードに印加される電圧が所定値以上となると、第２半導体領域の各々の直下の領域内においても、電界強度が臨界電界強度に達し、アバランシェブレークダウンが発生する。そのため、図８に示されるように、電流は、第２半導体領域同士で挟まれた領域（横軸目盛が約４０〜６０の範囲の領域）に加えて、第２半導体領域の直下の領域（横軸目盛が約１０〜４０、約６０〜９０の範囲の領域）にも流れるものと考えられる。
【００６９】
以上より、本発明に係る半導体装置において、電流量が所定量より少ないときには、電流の流れる経路が狭く、電流量が所定量以上のときには、電流の流れる経路が広くなることが確認された。したがって、本発明によれば、ブレークダウン時において、電流量にかかわらず出力電圧が安定するため、低ノイズ性に優れた半導体装置を形成することが可能となる。
【００７０】
尚、上記の各実施形態においては、Ｎ型半導体基板の主面にＰ型半導体領域が形成された半導体装置が例示されているが、これらの導電型は、それぞれ逆であっても良い。すなわち、本発明は、Ｐ型半導体基板の主面にＮ型半導体領域が形成された半導体装置にも同様に適用することが可能である。
【００７１】
また、上記の各実施形態においては、第２半導体領域の各々の深さは、同一に設定されているが、第２半導体領域が第１半導体領域の底面より更に深部方向に突出するように形成されていれば、第２半導体領域の各々の深さは、同一でなくても良い。
【００７２】
また、上記の各実施形態において、第２半導体領域の数は、適宜変更されても良い。
【００７３】
更に、上記の第２の実施形態において、第２半導体領域の配置間隔は、適宜変更されても良い。また、第２の実施形態において、第１半導体領域を形成するための酸化膜マスクパターンの設計寸法は、適宜に設定されていればよい。
【産業上の利用可能性】
【００７４】
本発明は、低ノイズ性に優れたダイオードとして有用であり、特にリーチスルー型の定電圧ダイオードに適している。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係る定電圧ダイオードの端面図
【図２】図１に示したＰ型半導体領域を形成する方法を説明するための図
【図３】本発明の第２の実施形態に係る定電圧ダイオードの端面図
【図４】図３に示したＰ型半導体領域を形成する方法を説明するための図
【図５】定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における等電位面を示した図
【図６】定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における等電界強度面を示した図
【図７】定電圧ダイオードに所定値より小さい逆バイアス電圧が印加されたときのダイオード内部における電子電流密度の等強度面を示した図
【図８】図７より高い逆バイアス電圧が印加されたときの定電圧ダイオード内部における電子電流密度の等強度面を示した図
【図９】従来の定電圧ダイオードの断面図
【図１０】従来のリーチスルー型定電圧ダイオードの断面図
【符号の説明】
【００７６】
１  Ｎ型半導体基板
２  Ｎ-型エピタキシャル層
３、２３  Ｐ型半導体領域
４、２４  Ｐ型ガードリング
５  Ｎ+型チャンネルストッパ
６  絶縁膜
７  アノード電極
８  カソード電極
１０、２０  定電圧ダイオード
１１、２１  第１半導体領域
１２、２２  第２半導体領域
１３、１７  底面
１４、１８  側面
【図１】
2006339275.tif 000009
【図２】
2006339275.tif 000010
【図３】
2006339275.tif 000011
【図４】
2006339275.tif 000012
【図５】
2006339275.tif 000013
【図６】
2006339275.tif 000014
【図７】
2006339275.tif 000015
【図８】
2006339275.tif 000016
【図９】
2006339275.tif 000017
【図１０】
2006339275.tif 000018