(57)【要約】【課題】容量値のばらつきが少なく、かつ大容量を保持することができるＭＩＭ型容量素子を提供する。【解決手段】本発明の半導体装置では、下部電極６の上面における最短幅１１がＣＭＰ法によるディッシングの影響が許容範囲内となる値を有しており、下部電極６の上面における他の幅は、必要な容量値を保持可能な平面積を実現する長さを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
容量素子を備える半導体装置であって、
前記容量素子は、絶縁膜に設けられた溝内を充填するように形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを備え、
前記下部電極のうち第１の下部電極領域と第２の下部電極領域は、所定の電極幅以下で、且つ、前記絶縁膜を挟んで対向するように形成されている半導体装置。
【請求項２】
前記所定の電極幅は、ＣＭＰ法によるディッシングの影響が許容範囲内となる値である、請求項１に記載の半導体装置。
【請求項３】
前記所定の電極幅は１０μｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記下部電極は、少なくとも１つの中抜き部を有する平面形状である、請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記下部電極は、前記中抜き部を囲むリング型の平面形状を有する、請求項４に記載の半導体装置。
【請求項６】
前記下部電極は、前記中抜き部が複数配置する平面形状である、請求項４に記載の半導体装置。
【請求項７】
前記下部電極は、凹部を有する平面形状である、請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項８】
前記下部電極は櫛型の平面形状を有する、請求項７に記載の半導体装置。
【請求項９】
前記下部電極はアンテナ型の平面形状を有する、請求項７に記載の半導体装置。
【請求項１０】
前記下部電極は渦巻き型の平面形状を有する、請求項７に記載の半導体装置。
【請求項１１】
前記下部電極はスネーク型の平面形状を有する、請求項７に記載の半導体装置。
【請求項１２】
前記下部電極は折れ曲がった平面形状を有する、請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項１３】
前記下部電極は、銅、銀、金、アルミニウムまたはこれらの合金からなる、請求項１〜１２のうちいずれか１項に記載の半導体装置。
【請求項１４】
容量素子を備える半導体装置の製造方法であって、
絶縁膜に溝を形成する工程（ａ）と、
前記溝が形成された絶縁膜の上を覆う導体膜を形成する工程（ｂ）と、
前記導体膜に対してＣＭＰを行うことにより、前記溝内を充填するように前記容量素子用の下部電極を形成する工程（ｃ）と、
前記下部電極の上に、前記容量素子用の容量絶縁膜を形成する工程（ｄ）と、
前記容量絶縁膜の上に、前記容量素子用の上部電極を形成する工程（ｅ）とを備え、
前記工程（ａ）では、前記下部電極が形成される前記溝のうち第１の溝領域と第２の溝領域は、所定の溝幅以下で、且つ、前記絶縁膜を挟んで対向するように形成する半導体装置の製造方法。
【請求項１５】
前記所定の溝幅は１０μｍ以下である、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって形成されるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、通信技術の発達により、無線を利用したワイヤレス接続が色々な場面で使われるようになってきている。特に、情報機器においては、その携帯性が重視されており、従来はアナログ専用プロセスにより形成してきたＲＦ通信関係の素子を、ＣＭＯＳロジックプロセスによってシステムＬＳＩに混載させることにより、システムの小型化が実現されている。ＲＦ通信関係でよく用いられる素子としては例えばＭＩＭ容量素子がある。従来では、ＣＭＯＳロジックプロセスにおいてＭＩＭ容量素子を形成するために、信号線や電源ラインとして用いる金属配線を用いてきた。
【０００３】
また、半導体集積回路の微細化、高機能化および高速化に伴って、配線抵抗を低減させるために、配線材料として低比抵抗材料である銅が使用されている。銅配線はダマシンプロセスによって形成されるのが一般的である。このダマシンプロセスの際に、ＭＩＭ容量素子の下部電極も同時に形成される。
【特許文献１】特開２００３−５１５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方法では、ダマシンプロセスで下部電極を形成した場合、矩形状の下部電極における縦幅及び横幅が大きくなるとディッシングによってＭＩＭ容量素子の容量がばらつくという不具合が生じていた。
【０００５】
本発明は、ダマシンプロセスによってＭＩＭ容量素子の下部電極を形成する際に、ＣＭＰ法によってディッシングの影響が生じるのを抑制する手段を講ずることにより、容量値のばらつきが少なく、かつ大きな容量を保持することができるＭＩＭ容量素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、容量素子を備える半導体装置であって、前記容量素子は、絶縁膜に設けられた溝内を充填するように形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを備え、前記下部電極のうち第１の下部電極領域と第２の下部電極領域は、所定の電極幅以下で、且つ、前記絶縁膜を挟んで対向するように形成されている。
【０００７】
本発明の半導体装置によると、下部電極のうち第１の下部電極領域と第２の下部電極領域を、所定の電極幅以下で、且つ、絶縁膜を挟んで対向するように形成することにより、ＣＭＰ法におけるディッシングの影響を低減することができるため、容量素子の容量値のばらつきが抑制される。
【０００８】
本発明の半導体装置において、前記所定の電極幅は、ＣＭＰ法によるディッシングの影響が許容範囲内となる値である。
【０００９】
本発明の半導体装置において、前記所定の電極幅は１０μｍ以下であることが好ましい。この場合には、ディッシングの影響を確実に小さくすることができる。
【００１０】
本発明の半導体装置において、前記下部電極は少なくとも１つの中抜き部（下部電極が設けられない領域）を有する平面形状であってもよい。この場合には、中抜き部によって、下部電極の電極幅を狭くすることができる。
【００１１】
下部電極が中抜き部を有する具体的な構造としては、前記中抜き部を囲むリング型の平面形状が挙げられる。この場合にはリングの太さが下部電極の電極幅となりディッシングの影響を低減することができると共に、電極長を変えるためにリングの径を調整することにより、所望の容量値を実現することができる。
【００１２】
他の具体的な構造としては、前記下部電極の平面形状において、前記中抜き部が複数配置している場合が挙げられる。この場合には、中抜き部が規則的に配列していてもよいし、不規則的に配置していてもよい。
【００１３】
本発明の半導体装置において、前記下部電極は、凹部を有する平面形状であってもよい。
【００１４】
下部電極が凹部を有する平面形状である具体的な構造としては、前記下部電極が櫛型の平面形状を有する場合が挙げられる。この場合には、櫛の幹部および枝部の幅が下部電極の電極幅となってディッシングの影響を低減することができると共に、下部電極の電極長となる幹部および枝部の数や長さを調整することにより、所望の容量値を実現することができる。
【００１５】
他の具体的な構造としては、前記下部電極がアンテナ型の平面形状を有する場合が挙げられる。この場合には、アンテナの幹部および枝部の幅が下部電極の電極幅となってディッシングの影響を低減することができると共に、下部電極の電極長となる幹部および枝部の数や長さを調整することにより、所望の容量値を実現することができる。
【００１６】
他の具体的な構造としては、前記下部電極が渦巻き型の平面形状を有する場合が挙げられる。この場合には、渦巻きの太さが下部電極の電極幅となってディッシングの影響を低減することができると共に、下部電極の電極長となる渦巻きの長さを調整することにより、所望の容量値を実現することができる。
【００１７】
他の具体的な構造としては、前記下部電極がスネーク状の平面形状を有するものが挙げられる。この場合には、スネークの太さが下部電極の電極幅となってディッシングの影響を低減することができると共に、下部電極の電極長となるスネークの長さを調整することにより、所望の容量値を実現することができる。
【００１８】
また、本発明の半導体装置において、前記下部電極は折れ曲がった平面形状を有していてもよい。この場合には、下部電極の電極幅を短くしてディッシングの影響を低減することができると共に、下部電極を折れ曲げて長く形成することにより、所望の容量値を実現することができる。
【００１９】
本発明の半導体装置の製造方法は、容量素子を備える半導体装置の製造方法であって、絶縁膜に溝を形成する工程（ａ）と、前記溝が形成された絶縁膜の上を覆う導体膜を形成する工程（ｂ）と、前記導体膜に対してＣＭＰを行うことにより、前記溝内を充填するように前記容量素子用の下部電極を形成する工程（ｃ）と、前記下部電極の上に、前記容量素子用の容量絶縁膜を形成する工程（ｄ）と、前記容量絶縁膜の上に、前記容量素子用の上部電極を形成する工程（ｅ）とを備え、前記工程（ａ）では、前記溝のうち第１の溝領域と第２の溝領域は、所定の溝幅以下で、且つ、前記絶縁膜を挟んで対向するように形成する。
【００２０】
本発明の半導体装置の製造方法によると、工程（ａ）において溝のうち第１の溝領域と第２の溝領域は、所定の溝幅以下で、且つ、前記絶縁膜を挟んで対向するように形成する。上記寸法の溝を形成することにより、工程（ｃ）においてディッシングの影響を小さくすることができるため、この方法により形成された容量素子では、容量値のばらつきが抑制される。また、溝のうち最も短い幅以外の幅の長さを自由に調整することにより、一素子で大容量のＭＩＭ容量素子を形成することも可能となる。
【００２１】
本発明の半導体装置の製造方法において、前記所定の溝幅は、１０μｍ以下であることが好ましい。この場合には、ディッシングの影響を確実に小さくすることができる。
【発明の効果】
【００２２】
本発明によると、容量値のばらつきが少なく、大容量を保持することが可能なＭＩＭ容量素子を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、考察の結果について説明する。図５は、ディッシングを説明するための図である。図５には、絶縁膜１０１に平面積の異なる２つの溝１０４、１０５が設けられ、溝１０４、１０５内は導体膜１０２、１０３によって埋められている。図５に示すように、面積が大きい方の溝１０４を埋める導体膜１０３の表面は、ディッシングの影響により平坦でなくなっている。ディッシングとは、ＣＭＰ法によって溝に埋め込まれた導体膜を平坦化するときに、溝の縁部よりも中央部において研磨度合いが高くなることにより、導体膜の中央部の厚みが薄くなる現象である。一方、図５に示すように、面積が小さい方の溝１０５を埋める導体膜１０２では、ディッシングの影響は小さい。以上のことから、ディッシングの影響が大きくなるのを回避するためには、下部電極の面積を縮小する方法をとることができる。
【００２４】
図６（ａ）は、ＭＩＭ容量素子における下部電極の平面積とディッシングの影響との関係を説明するための平面図であり、図６（ｂ）は、図６（ａ）のVI−VI線における断面図である。図６（ａ）、（ｂ）では、面積の異なる２つのＭＩＭ型容量素子２０１、２０２が示されている。面積が大きい方のＭＩＭ容量素２０２では、下部電極２０３においてディッシングの影響が顕著に現れているのに対し、面積が小さい方のＭＩＭ型容量素子２０１では、下部電極２０６におけるディッシングの影響は小さい。
【００２５】
しかしながら、ＭＩＭ型容量素子の面積を小さくすると、一素子で大容量のＭＩＭ容量素子を形成することができなくなる。したがって、大容量を保持する必要がある場合には、小容量のＭＩＭ容量素子を多数配置することが必要となるため、ＭＩＭ容量素子の面積効率が悪化する。以上の考察をもととして、以下では、本発明の実施形態に係るＭＩＭ容量素子およびその製造方法について、図面を参照しながら説明する。
【００２６】
図１（ａ）、（ｂ）は、本発明の実施形態に係る半導体装置のＭＩＭ容量素子の構造を示す平面図および断面図である。
【００２７】
図１（ａ）に示すように、本実施形態のＭＩＭ容量素子では、所定の電極幅１１を有する下部電極６がリング形状のレイアウトを有している。この下部電極６の電極幅１１は、ＣＭＰおけるディッシングの影響を受けにくい電極幅以下に制限されており、その電極幅は１０μｍ程度以下となっていることが好ましい。なお、本実施形態では、リング状の平面形状の一例として、四角形の外径および内径を有するリング状の形状を図示している。この場合の寸法は、例えば外径を構成する四角形の一辺が７０μｍ、リングの内径を構成する四角形の一辺が５０μｍである。なお、本発明の下部電極は、ドーナツ状のリング形状であってもよいし、多角形の外径を有するリング形状であってもよい。
【００２８】
このように下部電極６をリング形状にすることにより、例えば下部電極６のうち第１の下部電極領域６Ａと第２の下部電極領域６Ｂは、ディッシングの生じない所定の電極幅以下で、且つ、絶縁膜３（図１（ｂ）に示す）を挟んで対向するように形成することができる。これにより、ＣＭＰ法におけるディッシングの影響を低減することができるため、容量素子の容量値のばらつきが抑制される。
【００２９】
また、下部電極６に囲まれる領域には、リング状の上部電極９と外部とを電気的に接続するための配線（引き出し部）５が設けられている。配線５を下部電極６に囲まれる領域に配置することにより、一素子当たりの面積効率を高めることができるが、本発明では、配線５を他の領域に設けてもよい。
【００３０】
リング状の下部電極６および配線５の上には、上部電極９が設けられている。なお、図１（ａ）には、上部電極９が、下部電極６の上に位置するリング状の部分と、配線５の上に位置し、リング状の部分から内側に突出する突出部とを有する場合を示している。しかしながら、本発明では、上部電極９を全面に形成してもよい。
【００３１】
また、図１（ｂ）に示すように、本実施形態のＭＩＭ容量素子は、第１の層間絶縁膜１と、第１の層間絶縁膜１内に形成された配線２と、第１の層間絶縁膜１および配線２の上に形成された第２の層間絶縁膜３と、第２の層間絶縁膜３内に設けられたヴィア４ａと、ヴィア４ａの上に設けられた配線５と、第２の層間絶縁膜３のうち配線５の四方を囲む領域に設けられたリング状の下部電極６と、下部電極６のうちの一部の下に設けられ、配線２に接触するヴィア４ｂと、下部電極６の上に設けられた容量絶縁膜７と、容量絶縁膜７の上および配線５の上に設けられた上部電極９と、上部電極９同士の間を埋める第３の層間絶縁膜８と、第３の層間絶縁膜８および上部電極９の上に設けられた第４の層間絶縁膜１０とを備えている。そして、下部電極６は、第２の層間絶縁膜３に設けられた溝内を充填するように形成されており、下部電極６の上面と第２の層間絶縁膜３の上面が実質的に同一高さになるように平坦化されている。従って、下部電極６の電極幅１１は、第２の層間絶縁膜３に設けた下部電極用の溝の溝幅によって決まっている。
【００３２】
次に、図２（ａ）〜図３（ｃ）を参照しながら、本実施形態におけるＭＩＭ容量素子の製造方法について説明する。図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は、本発明の実施形態におけるＭＩＭ容量素子の製造工程を示す断面図である。本実施形態では、例として、配線形成にデュアルダマシンプロセスを適用した場合について説明する。なお、本発明はデュアルダマシンプロセス以外のダマシンプロセスに適用してもよい。
【００３３】
本実施形態の製造方法では、まず図２（ａ）に示す工程で、半導体集積回路等（図示せず）が形成された基板（図示せず）の上に、第１の層間絶縁膜１および配線２を形成する。その後、第１の層間絶縁膜１および配線２の上に、例えば酸化シリコンからなる厚さ６００ｎｍの第２の層間絶縁膜３を形成する。
【００３４】
次に、第２の層間絶縁膜３に、リソグラフィおよびドライエッチング法を用いて、ヴィアホール４ａ’、４ｂ’、配線用の溝５’および下部電極用の溝６'を形成する。このとき、下部電極用の溝６’は、ＣＭＰによって下部電極にディッシングの生じない所定の溝幅以下で、ヴィアホール４ａ’および配線用の溝５’の四方を囲むリング状の平面形状で形成している。また、図２（ａ）に示す断面において、向かって左側に位置する溝６’の下には、溝６’内に形成される下部電極６（図１等に示す）と配線２とを電気的に接続させるためのヴィアホール４ｂ’を形成している。
【００３５】
次に、図２（ｂ）に示す工程で、例えばメッキ法を用いることにより、第２の層間絶縁膜３の上に銅からなる金属膜１６を形成する。金属膜１６は、ヴィアホール４ａ’、４ｂ’、配線用の溝５’および下部電極用の溝６’をそれぞれ埋めるように形成する。ここでは、金属膜１６の材料として銅を用いたが、他にも、銀、金またはアルミニウムを用いてもよいし、これらの合金を用いてもよい。
【００３６】
次に、図２（ｃ）に示す工程で、ＣＭＰ法を用いて研磨を行うことにより、先に形成した金属膜１６の表面を平坦化する。この研磨は、金属膜１６のうち第２の層間絶縁膜３の上に位置する部分が除去される深さまで行う。これにより、ヴィア４ａ、４ｂ、配線５および下部電極６を形成する。このとき、下部電極６は、所定の溝幅以下で形成された下部電極用の溝６‘内に金属膜１６が充填されて形成されており、下部電極６の上面と第２の層間絶縁膜３の上面は同一高さで平坦化されている。従って、下部電極６の電極幅１１は、ＣＭＰによってディッシングの生じない所定の電極幅以下で形成される。
【００３７】
次に、図３（ａ）に示す工程で、第２の層間絶縁膜３、配線５および下部電極６の上に、例えば窒化シリコンからなる厚さ６０ｎｍの容量絶縁膜（誘電体膜）７を形成する。続いて、容量絶縁膜７の上に、例えば酸化シリコンからなる厚さ５００ｎｍの第３の層間絶縁膜８を形成する。
【００３８】
次に、図３（ｂ）に示す工程で、リソグラフィ法およびドライエッチング法により、第３の層間絶縁膜８のうち下部電極６および配線５の上に位置する部分を選択的に除去することにより、上部電極用の溝９'を形成する。さらに、リソグラフィ法およびドライエッチング法により、容量絶縁膜７のうち配線５の上に位置する部分を選択的に除去することにより、配線５の上面を露出させる。
【００３９】
次に、図３（ｃ）に示す工程で、例えばメッキ法を用いて、溝９’を埋める、銅からなる金属膜（図示せず）を形成する。その後、ＣＭＰ法によって金属膜を研磨することにより、上部電極９を形成する。
【００４０】
その後、上部電極９および第３の層間絶縁膜８の上に、酸化シリコンや窒化シリコンからなる第４の層間絶縁膜（またはパッシベーション膜）１０を形成することにより、本発明におけるＭＩＭ容量素子が形成される。なお、上部電極９の上面がディッシングの影響を受けてもＭＩＭ容量素子の容量ばらつきには影響しないので、上部電極９にはレイアウト上の制限を設けなくてもよい。
【００４１】
なお、本実施形態では、上部電極となる金属膜として銅を用いて説明したが、銅の代わりにアルミニウムを用いてもよい。この場合、図３（ａ）に示す工程において、容量絶縁膜７を形成した後、リソグラフィ法及びドライエッチング法を用いて、容量絶縁膜７のうち配線５の上に位置する部分を除去することにより、配線５の上面を露出させる。その後、スパッタ法により、基板上の全面にアルミニウムを形成した後、リソグラフィ法及びドライエッチング法を用いてアルミニウムをパターニングして上部電極９を形成すればよい。
【００４２】
本実施形態の半導体装置では、下部電極６の電極幅１１をディッシングの影響が許容範囲内となる値まで小さくすることにより、下部電極６の上面の平坦性を高めることができる。これにより、容量素子の容量値のばらつきを抑制することができる。また、下部電極６のうち電極長１１Ａ及び１１Ｂの少なくとも一方を調整することにより、一素子で大容量を保持することも可能となる。
【００４３】
次に、下部電極のレイアウトの変形例について、図４（ａ）〜（ｄ）を参照しながら説明する。図４（ａ）〜（ｄ）は、本発明の実施形態において、下部電極のレイアウトの変形例を示す平面図である。
【００４４】
下部電極に対するディッシングの影響を小さくするためには、下部電極６の上面における電極幅（両側を絶縁膜で挟まれ、下部電極のうち相対的に寸法が小さい方の幅）（１１（図１および図４に示す）の長さを、ディッシングの影響が許容範囲内となる値に設定すればよい。一方、所望の容量値を実現するために、下部電極６の上面における電極長（電極幅１１を所定の電極幅以下に維持した状態で長さを変えれる箇所の長さで、下部電極のうち相対的に寸法が大きい方の幅）を調整すればよい。
【００４５】
電極幅１１の長さを短くするための方法としては、まず、下部電極の平面形状に中抜き部を形成する方法がある。
【００４６】
この場合の具体的な下部電極６の構造としては、図１に示すようなリング型形状や、図４（ａ）に示すような格子型形状がある。図４（ａ）に示す格子型形状では、下部電極６内に中抜き部１２を規則的に配置させることにより、下部電極６の電極幅１１を、ディッシングの影響を受けにくい一律な長さにすることができる。また、この構造では、下部電極６の外周の大きさ及び内部に設けられた中抜き部１２の大きさや数を調整することにより、所望の容量値を得ることができる。なお、図４（ａ）には、下部電極６の外縁および中抜き部１２の形状が矩形である場合を示しているが、これらは矩形以外の多角形や円形であってもよい。また、図４（ａ）には中抜き部１２がマトリクス状に規則的に配列している場合を示しているが、これらは規則性を有さない配列であってもよい。
【００４７】
一方、電極幅１１の長さを短くするための他の方法としては、下部電極６の平面形状に凹部を形成する方法（下部電極６の側面に凹凸をつける方法）がある。
【００４８】
この場合の下部電極６の具体的な構造としては、図４（ｂ）に示すように、アンテナ型形状がある。アンテナ型形状では幹部１３の側面から複数の枝部１４が左右に伸びている。上下に配置する枝部１４同士の間には、凹部１５が配置している。この場合には、幹部１３および枝部１４の電極幅１１を短くすることにより、ディッシングの影響を受けにくくすることができる。また、この構造では、電極長となる幹部１３の長さや枝部１４の長さや数を調整することにより、所望の容量値を得ることができる。なお、図４には、幹部１３の側面の左右に枝部１４が伸びている場合を示しているが、下部電極６は、幹部１３の側面のうちのどちらか一方から枝部１４が伸びている櫛形形状を有していてもよい。
【００４９】
また、他の下部電極６の具体的な構造としては、図４（ｃ）に示すように、渦巻き型形状がある。渦巻き型形状とは、平面的にみて、下部電極内に、１つの凹部１５が渦巻き状に配置する形状のことをいう。この場合には、渦巻き型形状の下部電極６の電極幅１１を所定の電極幅以下にすることにより、ディッシングの影響を受けにくくすることができる。また、この構造では、渦巻きの太さや巻き数を調整することにより、下部電極６の電極長を変えて所望の容量値を得ることができる。なお、渦巻きの外縁は矩形以外の多角形や円形であってもよい。
【００５０】
また、他の下部電極６の具体的な構造としては、図４（ｄ）に示すように、スネーク型形状（つづらおり形状）がある。スネーク型形状とは、平面的にみて、下部電極の両側面に、凹部１５が交互に配置する形状のことをいう。この場合には、スネーク型形状の下部電極６の電極幅１１を所定の電極幅以下にすることにより、ディッシングの影響を受けにくくすることができる。また、この構造では、スネーク形状の折れ曲がりの数や幅などを調整することにより、下部電極６の電極長を変えて所望の容量値を得ることができる。
【００５１】
なお、図４（ｃ）、（ｄ）に示す下部電極６は、折れ曲がった平面形状を有していると言い換えることもできる。
【００５２】
また、図示は省略するが、下部電極６は矩形の形状を有していてもよい。この場合には、下部電極６の電極幅を所定の電極幅以下にすることによりディッシングの影響を受けにくいものとすると共に、下部電極６の電極長を長くすることにより、容量値を大きくすることができる。
【００５３】
また、本発明に係る下部電極は上述した形状に限られず、基板内で空いた領域の形状によって変形されたものであってよい。この場合にも、最短幅の長さをディッシングの影響を受けにくい範囲内にすればよい。
【産業上の利用可能性】
【００５４】
以上説明したように、本発明の半導体装置は、容量値のばらつきが少なく、かつ大容量を保持することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００５５】
【図１】（ａ）、（ｂ）は、本発明の実施形態に係る半導体装置のＭＩＭ容量素子の構造を示す平面図および断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態におけるＭＩＭ容量素子の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施形態におけるＭＩＭ容量素子の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の実施形態において、下部電極のレイアウトの変形例を示す平面図である。
【図５】ディッシングを説明するための図である。
【図６】（ａ）は、ＭＩＭ容量素子における下部電極の平面積とディッシングの影響との関係を説明するための平面図であり、（ｂ）は、図６（ａ）のVI−VI線における断面図である。
【符号の説明】
【００５６】
１      第１の層間絶縁膜
２      配線
３      第２の層間絶縁膜
４ａ、４ｂ    ヴィア
４ａ’、４ｂ’      ヴィアホール
５      配線
５’    溝
６      下部電極
６Ａ    第１の下部電極領域
６Ｂ    第２の下部電極領域
６’    溝
７      容量絶縁膜
８      第３の層間絶縁膜
９      上部電極
９’    溝
１０      第４の層間絶縁膜
１１      電極幅
１１Ａ    電極長
１１Ｂ    電極長
１２      中抜き部
１３      幹部
１４      枝部
１５      凹部
１６      金属膜
【図１】
2006339383.tif 000003
【図２】
2006339383.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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