(57)【要約】【課題】  回路規模の増大を抑え、サンプリングクロックに位相ずれがある場合にも、エコー／クロストークのキャンセルを行うキャンセラ装置の提供。【解決手段】          入力アナログ信号を共通に入力し、互いに異なる位相のサンプリングクロック信号に応じてディジタル信号に変換して出力する複数のアナログデジタル変換回路１０１、１０２のサンプリングの位相ずれを補償するサブキャンセラ１０４と、サンプリング位相ずれが補償されたあとのエコー／クロストークをキャンセルするメインキャンセラ１０３と、サブキャンセラ１０４の位相ずれの補償範囲をメインキャンセラ１０３のタップ係数に基づき決定する補償範囲選択回路１０５とを有する。【選択図】            図１
2006180093.tif 000002
【特許請求の範囲】
【請求項１】
インタリーブ型アナログ・ディジタル変換回路のサンプリング位相ずれを補償する第１のキャンセラと、
サンプリング位相ずれが補償されたあとの信号からエコー及び／又はクロストークをキャンセルする第２のキャンセラと、
を備えている、ことを特徴とするキャンセラ装置。
【請求項２】
前記第２のキャンセラのタップ係数に基づき、前記第１のキャンセラの補償範囲を決定する補償範囲選択回路をさらに備えている、ことを特徴とする請求項１記載のキャンセラ装置。
【請求項３】
前記第１のキャンセラと前記第２のキャンセラとが回路の一部を共有する、ことを特徴とする請求項１記載のキャンセラ装置。
【請求項４】
前記第１及び第２のキャンセラを構成する第１及び第２の適応フィルタが、データを遅延させる遅延回路列を共有する、ことを特徴とする請求項３記載のキャンセラ装置。
【請求項５】
前記第１及び第２のキャンセラを構成する第１及び第２の適応フィルタが、ディジタルシグナルプロセッサから構成され、
前記第１及び第２の適応フィルタは、データを遅延させるデータメモリを共有する、ことを特徴とする請求項３記載のキャンセラ装置。
【請求項６】
アナログ受信信号を共通に入力し互いに異なる位相のサンプリングクロック信号に応答して前記アナログ受信信号をディジタル信号に変換する複数のアナログ・ディジタル変換回路の出力信号から所定の学習アルゴリズムに基づき、エコー及び／又はクロストークをキャンセルするキャンセラ装置であって、
ディジタル送信信号と誤差信号とを入力して、エコー及び／又はクロストークのレプリカを出力し、前記複数のアナログ・ディジタル変換回路のサンプリング位相のずれを補償する第１のキャンセラと、
前記ディジタル送信信号と前記誤差信号とを入力とし、サンプリングの位相ずれが補償された信号から、エコー及び／又はクロストークをキャンセルする第２のキャンセラと、
前記第１のキャンセラにおけるサンプリング位相ずれの補償位置を選択する制御を行う補償範囲選択回路と、
を備え、
前記補償範囲選択回路は、トレーニング後の前記第２のキャンセラのタップ係数に基づき、位相ずれの補償を行う必要があるタップ位置を推定し、前記第１のキャンセラの使用タップを選択する、ことを特徴とするキャンセラ装置。
【請求項７】
前記複数のアナログ・ディジタル変換回路の出力から、前記第１のキャンセラの複数の出力をそれぞれ差し引く第１群の減算器と、
前記第１群の減算器の複数の出力を多重化して出力する多重化回路と、
前記多重化回路の出力より前記第２のキャンセラの出力を差し引く第２の減算器と、
を備え、
前記第２の減算器の出力が、前記誤差信号として、前記第１及び第２のキャンセラに供給される、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項８】
前記第１のキャンセラは、前記複数のアナログ・ディジタル変換回路の出力に対応する複数の誤差信号を入力し、前記複数の誤差信号と前記ディジタル送信信号から、前記第１群の減算器に生成したレプリカをそれぞれ出力する複数入力複数出力型の適応フィルタよりなる、ことを特徴とする請求項７記載のキャンセラ装置。
【請求項９】
前記補償範囲選択回路は、前記第２のキャンセラのタップ係数の値をソートし、前記第１のキャンセラで用意されている数のタップ係数まで、降順にタップを選択する、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項１０】
前記補償範囲選択回路は、前記第２のキャンセラのタップ係数の値について予め定められた閾値と比較し、前記閾値を超えるタップに対応する、前記第１のキャンセラのタップを選択する、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項１１】
前記第１のキャンセラと前記第２のキャンセラのそれぞれ構成する適応フィルタが、データを遅延させる遅延回路列を共有する、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項１２】
前記第１の適応フィルタにおいて予め用意された複数のタップには、前記補償範囲選択回路で選択されたタップが割り振られる、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項１３】
前記第１のキャンセラと前記第２のキャンセラとをそれぞれ構成する第１及び第２の適応フィルタとして、
前記ディジタル送信信号を一時的に蓄積し遅延させて出力するデータメモリと、
それぞれのタップ係数を格納した第１及び第２の係数メモリと、
前記第１及び第２の係数メモリ、前記データメモリの読み出しアドレスを生成する読出しアドレス生成回路と、
前記データメモリの出力と、前記第１及び第２の係数メモリの出力をそれぞれ乗算する第１及び第２の乗算器と、
前記第１及び第２の乗算器の出力を累算する累算器と、
を備え、
前記第１及び第２の適応フィルタは、前記データメモリを共用する、ことを特徴とする請求項６記載のキャンセラ装置。
【請求項１４】
前記第２の適応フィルタにおいて、前記第２の係数メモリからは、非選択のタップに対応するタップ係数として、値０が、前記第２の乗算器に出力される、ことを特徴とする請求項１３記載のキャンセラ装置。
【請求項１５】
インタリーブ型アナログ・ディジタル変換回路のサンプリング位相ずれを補償する第１のキャンセラと、
サンプリング位相ずれが補償されたあとの信号波形からノイズ信号をキャンセルする第２のキャンセラと、
を備えている、ことを特徴とするキャンセラ装置。
【請求項１６】
全二重通信を行うデータ伝送システムの受信装置が、請求項１乃至１５のいずれか一に記載のキャンセラ装置を備えた、ことを特徴とする受信装置。
【請求項１７】
受信装置が、請求項１乃至１５のいずれか一に記載のキャンセラ装置を備えた、ことを特徴とするデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システムに関し、特に、受信した信号からエコー及び／又はクロストークをキャンセルするキャンセラ装置に関する。
【背景技術】
【０００２】
データ伝送システムについてその概略を説明しておく。図２は、エコーキャンセラを具備したデータ伝送システムの典型的な構成例を示す図である。図２には、本発明に係るキャンセラ回路が適用されるデータ伝送システムとして、ツイストペア（撚り線対）ケーブル等を用いた伝送システム（全二重伝送システム）の構成の一例が示されている。
【０００３】
図２を参照すると、このデータ伝送システムにおいて、送信装置では、それぞれの送信シンボル（ディジタル信号）をディジタル・アナログ変換器１０、２０にてアナログ信号に変換し、ドライバ回路１１、２１にて駆動出力し、ハイブリッド回路１６、２６、トランス１７、２７を介して伝送路３０に送出される。また、対向装置から伝送路３０に伝送された送信信号は、トランス１７、２７、ハイブリッド回路１６、２６を介して、受信装置で受信される。受信装置では、ＡＤ変換器１２、２２を用いて、受信アナログ信号をディジタル信号に変換した後に、波形等化器１３、２３にて波形等化が行われた後、不図示の識別器より、受信シンボルが出力される。伝送路３０では、送信信号と受信信号が双方向に同時伝送される。エコーは、送信信号の受信信号への回り込みであり、トランス１７、２７、ハイブリッド回路１６、１７のミスマッチ、伝送路３０のコネクタのミスマッチ等により発生する。エコーキャンセラ１４、２４では、それぞれ、送信対象の送信シンボルとＡＤ変換器１２、２２の出力からエコーキャンセラ１４、２４の出力（エコーレプリカ）を減算器１５、２５で差し引いた誤差信号とを入力し、エコーのキャンセル及び近端漏話（near end crosstalk；「ＮＥＸＴ」という）等の雑音の抑圧処理（ノイズキャンセル）が行われる。
【０００４】
図２に示したようなデータ伝送システムの一具体例として、例えば「IEEE Standard 802.ab 1000 BASE-T」では、ＣＡＴ−５ケーブル・システム上でのギガビット・イーサネット（登録商標）用の物理層（ＰＨＹ）が規定されており、入力データバイトに、トレリス・エンコーダは１２５ＭＢａｕｄ／ｓで４対のワイヤに４つのＰＡＭ−５シンボルを出力する。信号は、４つのワイヤ（図２の伝送路が４対）の各々について双方向で送信され、このため、各ワイヤでエコーを除去する必要がある。また他のワイヤからの近端クロストーク（ＮＥＸＴ）も、エコーのキャンセレーションと同様に除去される（非特許文献１（Ｒunshengその他、ISSCC 2001 19-6 A DSP Based Receiver for 1000BASE-T PHY）参照）。非特許文献１には、図１２に示すような、１０００ＢＡＳＥ−Ｔの物理層（ＰＨＹ）用のＤＳＰベース受信装置の構成が開示されている。なお、図１２では、１つのチャネルのデータパスが示されているが、４チャネル分について同一の構成とされる。
【０００５】
図１２を参照すると、９ビットパイプライン構成のＡＤ変換器（Ａ／Ｄ）６０７の前段のブロックとして、ハイブリッド（ＨＹＢＲＩＤ）６０３、ベースラインワンダー補正回路６０４、プログラム可能な利得ステージ（ＧＡＩＮ）６０５、アンチエイリアシング低域通過フィルタ（ＬＰＦ）６０６を備えている。ハイブリッド６０３は、受信波形から帯域制限波形の複製（レプリカ）を差し引くことで粗いエコー・キャンセルを行う。残留エコーは、ディジタル・エコーキャンセラ（ＥＣＨＯ＆ＮＥＸＴ）６１０によって除去される。エコーの離散時間応答は、ＡＤ変換器６０７のタイミング位相に感応的（センシティブ）であり、タイミングジッタにより、ジッタ雑音をＥＣＨＯ＆ＮＥＸＴキャンセラ６１０は有する。ＬＰＦ６０６は、エコーと近端クロストーク応答の高周波成分を除去することで、ジッタ雑音を低減している。ベースラインワンダー補正回路６０４は、トランスの低域遮断特性（高域通過特性）によって生じるベースライン歪みを除去するものであり、判定型適応ループによって制御される。ＦＩＦＯ（先入れ先出し回路）６０８は、４つの異なるワイヤの遅延スキューを補償する。ＡＤ変換器６０７の出力信号はＡＤサンプリングクロックによって４チャネル別々の位相でＦＩＦＯ６０８に書き込まれ、単一のクロック（全てのＤＳＰブロックを駆動するクロック）で読み出される。ＤＳＰブロックの前段に、ＦＩＦＯ６０８を配置したことで、初期段階でレイテンシスキューを解消し、ＤＳＰブロックは、同一クロックドメインで動作する。各チャネルでのＦＩＦＯ６０８の遅延は、スタートアップ時に４つのチャネルの全てでアイドルシンボルを照合することで見出される。ＦＩＦＯ６０８の遅延は最大スキューで決定される。ディジタル型ＥＣＨＯ＆ＮＥＸＴキャンセラ６１０は、ハイブリッドの残留エコーのみならず、ＮＥＸＴ（近端クロストーク）を除去する。各チャネルのＥＣＨＯ＆ＮＥＸＴキャンセラ６１０は、４つのＦＩＲ（有限インパルス応答）フィルタ（ＮＥＸＴ用に３つ（２０×３タップ）、エコー用に１つ（１６０タップ））設けられ、ＦＩＲフィルタには、エンコーダ６０２からのローカルな送信データ（ＴＸ  ＤＡＴＡ）が入力される。ＥＣＨＯ＆ＮＥＸＴキャンセラ６１０の入力のディレイ回路（DELAY Adjust）６１１は、ＡＤ変換器６０７の入力からＦＩＦＯ６０８の出力の遅延をマッチさせるものである。ＥＣＨＯ＆ＮＥＸＴキャンセラ６１０のＦＩＲフィルタのタップは、適応型とされ、１２５Ｍ／ｓシンボルレートと比べてその応答変化は遅いため、ＥＣＨＯ＆ＮＥＸＴキャンセラ６１０のループゲインは小さな値とされ、勾配ノイズを縮減している。ＥＣＨＯ＆ＮＥＸＴキャンセラ６１０での学習はＬＭＳ（least mean square）アルゴリズムが用いられる。ＦＩＦＯ６０８の出力からＥＣＨＯ＆ＮＥＸＴキャンセラ６１０の出力（エコー＆クロストーク・レプリカ）が差し引かれ、ＦＦＥ（feed-forward equalizer）６１２に入力される。ＦＦＥ６１２は、ｐｒｅ−ｃｕｒｓｏｒ（プリカーソル）ＩＳＩ（InterSymbol Interference；シンボル間干渉）をキャンセルするためのフィルタである。ゲインステージの出力は、ＤＦＳＥ（Descision Feedback Sequence Estimation；判定帰還型シーケンス推定）６１４に供給される。ＤＦＳＥ６１４は、トレリスコード復号器とＤＦＥ（判定帰還型推定器）を実装している。トレリスコードデコーダのブランチメトリックを生成するためにエラーの絶対値を用いている。ＤＦＳＥ６１４のゲインを比較するため、５レベルの閾値検出器が実装されている。ディジタル・タイミングリカバリ(不図示)は、ＡＤ変換器６０７のサンプリング位相を制御する。ディジタルタイミングリカバリは、各チャネルに位相ループを有し、４つのチャネルで共用される周波数ループを有する。なお、図１２において、参照符号６１５、６１６、６１７、６１８は、エラー生成器、エラーモニタ、アダプテーション・アルゴリズム、コントロール回路をそれぞれ示しているが、本発明の主題に直接関係しないためその説明は省略する。
【０００６】
図１３は、図１２のＥＣＨＯ＆ＮＥＸＴキャンセラ６１０の構成を例示した図である（なお、図１３は、本明細書の説明用に新たに作成したものである）。図１３に示すように、送信シンボルペア１と残留エコーを入力としエコー・レプリカを出力するエコーキャンセラ７０２（例えば１６０タップのＦＩＲフィルタ）と、３つのＮＥＸＴキャンセラ回路７０３、７０４、７０５（それぞれ２０タップのＦＩＲフィルタ）を備えている。４対のツイストペアのうち、ツイストペア１からの入力信号ペア１には、ツイストペア１からのエコー誤差信号、ツイストペア２からの近端クロストーク、ツイストペア３からの近端クロストーク、ツイストペア４からの近端クロストークが回りこんでいる。エコーキャンセラ７０２は、送信シンボルと誤差信号（残留エコー）を入力し、出力は、減算器７０６に入力され、ＡＤ変換器７０１の出力波形から差し引かれる。また、減算器７０７は、減算器７０６の出力（受信波形からエコー・レプリカを減算した波形）を入力し、ＮＥＸＴキャンセラ回路７０３、７０４、７０５の出力を差し引いたものを、誤差信号として出力する。ＮＥＸＴキャンセラ回路７０３、７０４、７０５は、送信シンボルペア２、３、４をそれぞれ入力し、さらに誤差信号を共通に入力し、ＬＭＳアルゴリズム等にしたがってタップ係数を適応制御してクロストーク・レプリカをそれぞれ生成出力する。なお、近端クロストーク（ＮＥＸＴ）は、同一ケーブル内の信号ペア（ツイストペア）間でのクロストークをいう。また、エコーは、同一ペア（ツイストペア）内でのクロストークといえる。
【０００７】
近時、伝送システムでは、伝送速度の高速化に伴い、図２等に示した受信装置では、ＡＤ変換器の高速化及び高精度化が要求されている。ＡＤ変換器の高速化は変換レート（サンプリング周波数）の高速化を意味し、またＡＤ変換器の高精度化の実現には、高分解能、オフセット、直線性特性等のＤＣ特性の向上のほか、例えばサンプリングクロックのスキューの低減等の動特性（ＡＣ特性）の改善も要求される。そして、高速のＡＤ変換器の分解能は比較的粗く、１つのＡＤ変換器で、高速・高精度化を実現することは難しく、価格の高騰をまねく。そこで、高速・高精度のＡＤ変換を実現するために、複数のＡＤ変換器を並置し、時分割にインターリーブ方式で各ＡＤ変換器を動作させる構成としたＡＤ変換装置（「インターリーブ型ＡＤ変換装置」あるいは、「タイム・インターリーブ型ＡＤ変換装置」という）が、従来より、用いられている（例えば非特許文献２参照）。インターリーブ型ＡＤ変換装置は、アナログ入力端子に共通に接続された複数のＡＤ変換器を互いに位相が異なる多相の分周クロックで駆動することで、個々のＡＤ変換器の変換レートの上昇を抑えながら、高速化に対応可能としたものである。
【０００８】
図１１は、位相ずれによる雑音発生のモデルであり、２つのＡＤ変換器よりなるインターリーブ型ＡＤ変換装置における２つのＡＤ変換器間でのサンプリングクロックの位相ずれによる雑音発生の様子を模式的に説明するための図である。図１１において、横軸は時間軸であり、縦軸は信号振幅を示している。また、図１１において、位相１で示すタイミングは、第１のＡＤ変換器のサンプリング位相を表しており、位相２は、位相２を基準としたときの、第２のＡＤ変換器の理想サンプリング位相を表している。図１１のアナログ信号は、２つのＡＤ変換装置に入力信号として供給される時間連続のアナログ信号波形を表しており、アナログ信号波形と、位相１、位相２のタイミングにおける交点が、第１、第２のＡＤ変換器による、時間離散のサンプル値（理想サンプル値）を表している。また、図１１において、矢線（位相ずれ）で示すタイミングは、サンプリングクロックの位相ずれによって、第２のＡＤ変換器のサンプリング位相がずれたタイミングを表している。
【０００９】
図１１に示すように、位相ずれによって、第２のＡＤ変換器のサンプリング位相がずれ、このため、位相ずれが存在する条件下でのサンプル値と、理想サンプル値（ＡＤＣ２とアナログ信号との交点）との間にずれ（矢印で示す雑音参照）が生じる。ここで、サンプリング位相のずれをΔｔとすると、雑音の大きさΔＶは、ΔＶ＝［ｄｆ（ｔ）／ｄｔ］Δｔ（ただし、ｆ（ｔ）は時間連続アナログ信号波形を表す）となり、その大きさは、位相ずれの値Δｔに依存するとともに、信号波形の変化率であるf（ｔ）の微分係数ｄｆ（ｔ）／ｄｔの大きい箇所（スルーレートの大きい箇所）で大となる。
【００１０】
このような位相ずれに対応するため、従来のインターリーブ型ＡＤ変換装置では、位相ずれ調整を行うための補正回路が設けられている（例えば特許文献１参照）。
【００１１】
【非特許文献１】Ｒunshengその他、 A DSP Based Receiver for 1000BASE-T PHY、2001 IEEE International Solid State Circuits Conference 19-6
【非特許文献２】Robert Taltその他、A 1.8V 1.6GS/s 8b Self-Calibrating Folding ADC with 7.26 ENOB at Nyquist Frequency 2004 IEEE International Solid State Circuits Conference 14.1
【非特許文献３】Simon Haykin著、鈴木博他訳、「適応フィルタ理論」、科学技術出版、第５０８頁等
【特許文献１】米国特許第6522282号明細書（US6,522,282 B1 Fig.3）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように、インターリーブ型ＡＤ変換装置において、高速、高精度を実現するには、位相ずれを補正するための補正回路が必要となる。この場合、データ伝送システムの受信装置における通常の適応等化器には不要な回路、処理、シーケンスを追加する必要があり、回路の小型化、処理の簡易化を著しく困難としている。
【００１３】
また、ＡＤ変換器のサンプリング位相ずれを補正した上で、エコーキャンセル等を行う必要があり、回路規模の増大、コストの上昇をもたらす。一方、高速化に伴い、位相ずれを事前に補正したサンプリングクロックを複数のＡＤ変換器に供給することは、設計を困難なものとしている。
【００１４】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、インターリーブ型ＡＤ変換装置の位相ずれが発生した場合においても、回路規模の増大を抑止し、消費電力の増加を抑止しながら、エコー及び／又はクロストークのキャンセルを可能とするキャンセラ装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は、上記目的を達成するため、代表的には、概略以下の通りとされる。
【００１６】
本発明に係るキャンセラ装置は、 インタリーブ型アナログ・ディジタル変換回路のサンプリング位相ずれを補償する第１のキャンセラと、位相ずれが補償されたあとの信号から、エコー及び／又はクロストークをキャンセルする第２のキャンセラと、を備えている。
【００１７】
本発明においては、好ましくは、前記第２のキャンセラのタップ係数に基づき、前記第１のキャンセラの補償範囲を決定する補償範囲選択回路を備えている。
【００１８】
本発明において、前記第１のキャンセラと前記第２のキャンセラとが回路の一部を共有する構成としてもよい。
【発明の効果】
【００１９】
本発明によれば、インターリーブ型ＡＤ変換装置の位相ずれが発生した場合においても、回路規模の増大を抑止し、消費電力の増大を抑制しながら、エコー、近端クロストークのキャンセルを可能としている。
【００２０】
また、本発明によれば、サンプリング位相のずれを許容して、エコーと近端クロストークの抑制を実現可能としており、タイミングなどの遅延設計を容易化している。
【発明を実施するための最良の形態】
【００２１】
上記した本発明について更に詳細に説述すべく、添付図面を参照して、本発明の実施の形態について以下に説明する。はじめに、本発明の原理について説明しておく。図９は、図２、図３等に示したデータ伝送システムにおける、エコー孤立波の応答波形を示す図であり、横軸は時間軸（単位は１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ））、縦軸は振幅である。エコー波形においては、遠端側の反射により、数百サンプル時間（数百ＵＩ）経った後にも、エコーのすそが残っている。
【００２２】
図１０は、エコー孤立波の応答波形から、エコー孤立波の応答波形を例えば０．０５ＵＩだけずらしたものを差し引いた波形を示す図である。図１０においても、横軸は時間軸（単位は１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ））、縦軸は振幅である。図１０からも判るように、ＡＤ変換器のサンプリング位相のずれの影響は、エコー孤立波応答（図９参照）の振幅の大きな部分だけを補償することで、抑圧することができることがわかる。また、他のワイヤ等からの近端クロストーク（ＮＥＸＴ）も、エコーのキャンセレーションと同様にして抑圧することができる。
【００２３】
本発明は、上記知見に基づき創案されたものであって、インターリーブ型のＡＤ変換器のサンプリング位相のずれを補償するためのキャンセラ（図１の１０４）を用意し、この位相ずれ補正用のキャンセラとは別に、サンプリング位相補償後のエコー及び／又はクロストーク（「エコー／クロストーク」と略記する）を抑圧するためのキャンセラ（図１の１０３）を備えている。さらに、本発明は、サンプリング位相ずれ補償位置を選択する補償範囲選択回路（図１の１０５）を備え、位相補償後のエコー／クロストークを抑圧するキャンセラ（図１の１０３）のタップ係数に基づき、位相ずれの補償を行う必要があるタップ位置を推定することで、位相ずれ補正用のキャンセラ（図１の１０４）のタップ係数を制御する。
【００２４】
位相ずれ補正用のキャセラ（図１の１０４）において、位相ずれの補償を行う必要があるタップ以外は、タップを用意する必要がないため、位相ずれ補正用のキャセラ（図１の１０４）のタップの乗算器、加算器の個数を削減することができる。また、メインキャンセラにおいて、エコー／クロストークを抑圧し、サブキャンセラでは、差分だけを補償するため、演算語長の削減が可能となる。
【００２５】
比較例として、例えば、インタリーブ型のＡＤ変換装置を構成する複数のＡＤ変換器の各々に対して、エコーの孤立波の応答長分のタップ数を設けた場合、回路規模が増大する。
【００２６】
本発明によれば、ＡＤ変換器のサンプリングクロックに位相ずれがある場合にも、位相ずれを補償するキャンセラ（図１の１０４）で該位相ずれを補償しておき、別のキャンセラ（図１の１０３）で、位相ずれ補償後のエコー／クロストークをキャンセルする構成としたことにより、たとえ、サンプリング位相にずれがあった場合にも、特性の劣化を抑えることができる。また、サンプリング位相にずれの存在を容認した設計を可能とすることで、タイミング設計を容易化し、高速化に対応可能としている。以下、実施例に即して詳細に説明する。
【実施例】
【００２７】
図１は、本発明の第１の実施例の受信装置の構成をシグナルダイヤグラムにて示す図である。なお、以下の示す実施例は、例えば図２又は図１２等に示した受信装置として用いられる。
【００２８】
図１を参照すると、本実施例の受信装置は、入力される受信アナログ信号を入力に受け、互いに位相の異なるサンプリングクロック（不図示）に応答してディジタル信号に変換して出力する２つのＡＤ変換器１０１、１０２と、受信信号からエコー／近端クロストーク（ＮＥＸＴ）をキャンセルするメインキャンセラ１０３と、位相ずれ補正用のサブキャンセラ１０４と、２つのＡＤ変換器１０１、１０２から出力されるディジタル信号から、サブキャンセラ１０４の出力（レプリカ）を減算する減算器１０６、１０７と、減算器１０６、１０７の出力を、時間軸上交互に多重化して出力するパラレルシリアル変換回路（マルチプレクサ）１０８と、パラレルシリアル変換回路１０８の多重化出力からメインキャンセラ１０３の出力（レプリカ）を減算する減算器１０９とを備え、さらに、補償範囲選択回路１０５と、シリアルパラレル変換回路１１０、１１１を備えている。
【００２９】
メインキャンセラ１０３は、減算器１０９から出力される誤差信号と、送信シンボル（ディジタル送信信号）とを入力し、エコー／近端クロストーク（ＮＥＸＴ）をキャンセルする適応フィルタよりなる。このメインキャンセラ１０３は、ＡＤ変換器１０１、１０２のサンプリング位相ずれ補償後のエコー／近端クロストーク（ＮＥＸＴ）をキャンセルする。
【００３０】
誤差信号は、シリアルパラレル変換回路（デ・マルチプレクサ）１１０で２つに分離され、サブキャンセラ１０４に入力される。補償範囲選択回路１０５は、メインキャンセラ１０３のタップ係数に基づき、サブキャンセラ１０４におけるサンプリング位相のずれの範囲を選択する。
【００３１】
サブキャンセラ１０４は、送信シンボルを入力しデマルチプレクスして出力するシリアルパラレル変換回路１１１からの２つの出力と、シリアルパラレル変換回路１１０から並列に出力される誤差信号とを入力として受け、さらに補償範囲選択回路１０５からの制御のもと、タップを可変制御する適応フィルタよりなり、エコー／近端クロストークのレプリカを減算器１０６、１０７にそれぞれ出力する。
【００３２】
ＡＤ変換器１０１、１０２の出力より、サブキャンセラ１０４の２つの出力をそれぞれ減算する減算器１０６、１０７からは、ＡＤ変換器１０１、１０２のサンプリング位相ずれが補正された受信信号（ディジタル信号）が出力される。これは、図９、図１０を参照して説明した、本発明の原理に従う。そして、メインキャンセラ１０３は、サンプリング位相ずれが補正された状態の受信信号から（すなわち、減算器１０６、１０７の出力から）、エコー／近端クロストークをキャンセルする。
【００３３】
図３は、図１に示したメインキャンセラ１０３の構成の一例を示す図である。図３を参照すると、適応等化器は、ＦＩＲ（Finite Impulse Response；有限インパルス応答）フィルタよりなるフィルタ部２００と、ＦＩＲフィルタ部２００のフィルタ係数を更新するタップ更新部２１０とを有する適応フィルタとして構成されている。特に制限されないが、図３には、ＬＭＳ（Least Mean Square）アルゴリズムを用いた適応フィルタの構成の一例が示されている。フィルタ次数をＭとして、入力信号（離散時間ディジタル信号）をｘｎ、出力信号をｙｎ、識別誤差をｅｎ、時刻ｎにおけるフィルタ係数２０８〜２０６をｂ０、ｎ、ｂ１、ｎ、…ｂＭ、ｎとすると、
yn=b0,nxn+ b1,nxn-1 +  …+ bM,nxn-M  …(1)
で与えられる。ただし、ｘｎ−１は遅延素子で入力信号を１単位時間遅延させた信号、
ｘｎ−ＭはＭ段の遅延素子でＭ単位時間遅延させた信号である。
【００３４】
ベクトルBn=Col[b0,n,b1,n,…,bN,n]、
Xn=Col[xn,xn-1,…,xn-M]（ただし、Ｃｏｌは行を列とする演算子）とすると、
yn=BnTXn          …(2)
で表され、タップ更新として、よく知られているB.WidrowによるＬＭＳアルゴリズムによれば、時刻ｎ＋１のフィルタ係数Ｂｎ＋１は、
Bn+1=Bn+venXn  …(3)
で与えられる。
【００３５】
すなわち、図３において、タップ更新部２１０は、現在の時刻ｎのフィルタ係数Ｂｎを、乗算器２０８〜２０６に供給するとともに、記憶素子（Ｄ型レジスタ）２２０、…、２１７、２１４に記憶しておき、次の時刻ｎ＋１のフィルタ係数Ｂｎ＋１として、Xn=Col[xn,xn-1,…,xn-M]にゲインｖと誤差ｅｎを乗算器２１８、…、２１５、２１２で乗算したものと、記憶素子（Ｄ型レジスタ）２２０、…、２１７、２１４の値Bn=[b0,n,b1,n,…,bN,n]を、それぞれ加算器２１９、…、２１６、２１３で加算した値に、更新する。このＬＭＳアルゴリズムは、最適タップ利得に、少しずつ近づいていく。なお、ＲＬＳ（Recursive Least Squares）アルゴリズム等により、フィルタ係数を可変制御するようにしてもよいことは勿論である。また、図３では、簡単のため、直線位相特性のＦＩＲフィルタを用いた例に即して説明したが、ＦＩＲフィルタに限定されるものでないことは勿論である。さらに、適応等化器として、時間領域での等化器を例に説明したが、周波数領域で適応等化を行う等化器にも適用できる（例えば非特許文献３参照）。時間領域での畳み込み演算（上式（１）参照）は周波数領域での乗算となるため、周波数領域で適応等化を行う構成とした場合、高速化に適している。
【００３６】
図４は、図１の位相ずれ補正用のサブキャンセラ１０４の構成の一例を示す図である。特に制限されないが、図４に示す例では、サブキャンセラ１０４は、ＭＩＭＯ（多入力多出力）型のフィルタで構成されている。図１のシリアルパラレル変換回路１１１でシリアルパラレル変換された後のデータ１と、図１のシリアルパラレル変換回路１１０でシリアルパラレル変換された後の誤差信号１とを受ける第１の適応等化器３０１の出力と、図１のシリアルパラレル変換回路１１１でシリアルパラレル変換された後のデータ２と、誤差信号１を受ける第２の適応等化器３０２の出力と、を加算器３０５で加算した結果が、図１の減算器１０６に供給される。また図１のシリアルパラレル変換回路１１１でシリアルパラレル変換された後のデータ１と、図１のシリアルパラレル変換回路１１０でシリアルパラレル変換された後の誤差信号２とを受ける第３の適応等化器３０３の出力と、図１のシリアルパラレル変換回路１１１でシリアルパラレル変換された後のデータ２と、誤差信号２とを受ける第４の適応等化器３０４の出力と、を加算器３０６で加算した結果が、図１の減算器１０７に供給される。なお、各適応等化器は、図３に示した適応フィルタ（例えばＦＩＲフィルタ）よりなる。
【００３７】
再び図１を参照すると、補償範囲選択回路１０５は、メインキャンセラ１０３のタップ係数（図３のＤ型レジスタ２１４〜２２０の値）を受け取り、サブキャンセラ１０４における位相ずれ補正用のタップ位置を算出する。
【００３８】
本実施例において、キャンセラ１０３、１０４のフィルタの各タップ係数のトレーニング手順として以下の手法を用いることができる。
【００３９】
（Ａ１）メインキャンセラ１０３のタップ係数をトレーニングする（タップ係数のトレーニングは継続する）。
【００４０】
（Ａ２）メインキャンセラ１０３のタップ係数の大きさから、サブキャンセラ１０４の位相を補償するタップ位置を決定する。
【００４１】
（Ａ３）サブキャンセラ１０４のタップ係数のトレーニングを行う。
【００４２】
（Ａ４）サブキャンセラ１０４の補償範囲を可変としない場合には、サブキャンセラ１０４とメインキャンセラ１０３は、同時に、それぞれのタップ係数のトレーニングを行ってもよい。
【００４３】
図５は、補償範囲選択回路１０５による、位相ずれ補正用のサブキャセラ１０４の補償範囲の設定手順を示す図である。
【００４４】
まずメインキャンセラ１０３（ＸＣ１）のアダプテーションを行う（ステップＳ１）。次に、アダプテーション終了か否か判定する（ステップＳ２）。この判定のとき、アダプテーションは止める必要はない。また、アダプテーション終了をタイマーのタイムアウト発生によって判定するようにしてもよい。
【００４５】
メインキャンセラ１０３（ＸＣ１）のアダプテーション終了時（ステップＳ３）、メインキャンセラ１０３（ＸＣ１）のタップ係数（図３のＤ型レジスタ２１４〜２２０）の値を例えば降順にソートし（ステップＳ４）、用意されているサブキャンセラ（ＸＣ２）１０４のタップ係数まで、大きい順に、タップを選択する（ステップＳ５）。
【００４６】
次に、サブキャンセラ１０４（ＸＣ２）のアダプテーションを行い（ステップＳ６）、その後、メインキャンセラ１０３（ＸＣ１）、サブキャンセラ１０４（ＸＣ２）は通常動作する（ステップＳ７）。
【００４７】
あるいは、メインキャンセラ１０３のアダプテーション終了時、メインキャンセラ１０３のタップ係数（図３のＤ型レジスタ２１４〜２２０）を先頭からサーチし、タップ係数を予め定められた閾値と比較し、閾値を超えるタップについて、サブキャンセラ１０４（ＸＣ２）のタップとするようにしてもよい。図６は、この手順を示す流れ図である。図６において、ステップＳ１１、Ｓ１２、Ｓ１３は、図５のステップＳ１、Ｓ２、Ｓ３と同一である。
【００４８】
メインキャンセラ１０３（ＸＣ１）のアダプテーション終了時、メインキャンセラ１０３（ＸＣ１）のタップ係数（図３のＤ型レジスタ２１４〜２２０）を先頭から読み出し（ステップＳ１４）、読み出したタップ係数を閾値と比較し（ステップＳ１５）、閾値よりも大の場合（ステップＳ１５のＹｅｓ分岐）、サブキャンセラ（ＸＣ２）１０４の使用タップ係数として選択する（ステップＳ１６）。
【００４９】
使用するタップ係数の数が、サブキャンセラ（ＸＣ２）１０４に用意されたタップ係数を越えた場合（ステップＳ１７のＹｅｓ分岐）、サブキャンセラ（ＸＣ２）１０４のアダプテーションを行う（ステップＳ１８）。その後、メインキャンセラ（ＸＣ１）１０３、サブキャンセラ（ＸＣ２）１０４は通常動作を行う（ステップＳ１９）。
【００５０】
次に、本発明の別の実施例について説明する。本実施例のシグナルダイアグラムは、図１に示したものと同一とされる。本実施例においては、図１のメインキャンセラ１０３とサブキャンセラ１０４とが回路の一部を共有する構成としたものである。
【００５１】
図７は、本実施例の構成を示す図であり、図１のメインキャンセラ１０３とサブキャンセラ１０４と補償範囲選択回路１０５の構成が示されている。図７を参照すると、遅延回路４０１〜４０５よりなるシフトレジスタ（遅延回路列）４００と、遅延回路４０１〜４０５の出力と入力されるタップ係数とをそれぞれ乗算する乗算器４０６〜４１０と、加算器４１１〜４１４よりなるＦＩＲフィルタは、図１のメインキャンセラ１０３を構成している。また、遅延回路４０１〜４０５よりなるシフトレジスタ（遅延回路列）４００のうちタップセレクタ４２０で選択された遅延回路の出力と入力されるタップ係数をそれぞれ乗算する乗算器４２１〜４２３と、加算器４２４〜４２５よりなるＦＩＲフィルタは、位相ずれ用のサブキャンセラ１０４を構成している。メインキャンセラ１０３とサブキャンセラ１０４とは、それぞれのＦＩＲフィルタを構成するシフトレジスタ（遅延回路列）４００を共有している。タップセレクタ４２０は、図１の補償範囲選択回路１０５を構成しており、図５又は図６を参照して説明した処理手順にしたがって、サブキャンセラ１０４のタップを選択する。タップセレクタ４２０は、メインキャンセラ１０３のアダプテーション後のタップ係数の値に基づき、サブキャンセラ１０４の使用タップを選択する。一具体例として、乗算器４２１〜４２３において、非使用タップには、乗算器は割り当てず、使用タップにのみ乗算器を割り振る。
【００５２】
図８は、本発明のさらに別の実施例の構成を示す図であり、図１のメインキャンセラ１０３とサブキャンセラ１０４との回路の一部を共有する構成としたものである。本実施例は、適応フィルタをメモリとＤＳＰ（ディジタルシグナルプロセッサ）で実現したものであり、より詳しくは、図１のキャンセラ１０３とサブキャンセラ１０４を、メモリと累算器（積和演算器）で構成し、キャンセラ１０３とサブキャンセラ１０４とが、データメモリを共用したものである。本実施例において、キャンセラ１０３とサブキャンセラ１０４は、例えばＤＳＰとその制御ソフトウェアで実現される。
【００５３】
図８を参照すると、図１のメインキャンセラ１０３は、メインキャンセラ１０３のタップ係数を格納したメモリ（「ＸＣ１係数メモリ」という）５０２と、ＸＣ１係数メモリ５０２から読み出されたタップ係数と、データメモリ５０４から読み出された送信データとを乗算する乗算器５０５と、乗算器５０５の出力を累算する累算器（加算器５０６と、遅延回路（Ｄ型レジスタ）５０７で構成される）よりなる。また、図１のサブキャンセラ１０４は、サブキャンセラ１０４のタップ係数を格納したメモリ（「ＸＣ２係数メモリ」という）５０３と、ＸＣ２係数メモリ５０３から読み出されたタップ係数とデータメモリ５０４から読み出された送信データを乗算する乗算器５０８と、乗算器５０８の出力を累算する累算器（加算器５０９と、遅延回路（Ｄ型レジスタ）５１０で構成される）よりなる。さらに、ＸＣ１係数メモリ５０２とＸＣ２係数メモリ５０３の読み出しアドレス、及び、データメモリ５０４の読み出しアドレスを生成するリードアドレス生成器５０１が配設されている。本実施例において、ＸＣ２係数メモリ５０３は、サブキャンセラ１０４のタップのうち、図１の補償範囲選択回路１０５で非使用とされたタップに対して、値０を乗算回路５０８に出力する。
【００５４】
上記した本実施例によれば、インタリーブされるサンプリング位相毎に、エコー／近端クロストークのレプリカ信号を生成することで、ＡＤ変換器のサンプリング位相に位相ずれがあった場合でも、エコー／クロストークを抑圧することができる。図９、図１０を参照して説明したように、例えばエコー孤立波の応答波形において、位相のずれの影響は、振幅の大きな部分だけを補償することで抑圧することができる。本実施例によれば、補償範囲選択回路１０５において、位相補償後のエコー／クロストークを抑圧するメインキャンセラ１０３のタップ係数に基づき、位相ずれの補償を行う必要があるタップ位置を推定することで、位相ずれ補正用のサブキャンセラ１０４のタップ係数を制御する構成としたことにより、位相ずれを補償した上でエコー／クロストークを補償することができる。また、サブキャンセラ１０４におけるタップ数の個数、加算器の個数を削減することができ、回路規模、消費電力の低減等に資する。
【００５５】
なお、本発明は、応用システムにしたがって、
・受信信号から除去すべきノイズ信号として、エコーのみをキャンセルするキャンセラ装置、
・受信信号から除去すべきノイズ信号として、クロストークのみをキャンセルするキャンセラ装置、
・受信信号から除去すべきノイズ信号として、エコー及びクロストークをキャンセルするキャンセラ装置
のうちの任意の装置として用いることができる。
【００５６】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明が適用されるシステムの構成を示す図である。
【図３】本発明の一実施例における適応フィルタ（等化器）の構成を示す図である。
【図４】本発明のサブキャンセラの構成を示す図である。
【図５】本発明の一実施例の補償範囲選択回路の処理を示す流れ図である。
【図６】本発明の一実施例の補償範囲選択回路の処理を示す流れ図である。
【図７】本発明の一実施例のメイン、サブキャンセラの構成を示す図である。
【図８】本発明の一実施例のメイン、サブキャンセラの構成を示す図である。
【図９】エコー応答波形を示す図である。
【図１０】エコー応答波形の差分波形を示す図である。
【図１１】インターリーブ型ＡＤ変換器における位相ずれと雑音の関係を示す図である。
【図１２】非特許文献１に記載される受信装置の構成を示す図である。
【図１３】図１２のＥＣＨＯ＆ＮＥＸＴの構成を説明するための図である。
【符号の説明】
【００５８】
１０、２０  ＤＡ変換器
１１、２１  ドライバ
１２、２２  ＡＤ変換器
１３、２３  波形等化器
１４、２４  エコーキャンセラ
１５、２５  減算器
１６、２６  ハイブリッド回路
１７、２７  トランス
３０  伝送路
１０１、１０２  ＡＤ変換器
１０３  メインキャンセラ
１０４  サブキャンセラ
１０５  補償範囲選択回路
１０６、１０７、１０９  減算器
１０８  パラレルシリアル変換器
１１０、１１１  シリアルパラレル変換器
２００  ＦＩＲフィルタ部
２０１、２０３、２０５、４０１、４０２、４０３、４０４、４０５  遅延素子（Ｄ型レジスタ）
２０２、２０４、４１１、４１２、４１３、４１４、４２４、４２５  加算器
２０６、２０７、２０８、４０６、４０７、４０８、４０９、４１０、４２１、４２２、４２３  乗算器
２１０  タップ更新部
２１３、２１６、２１９  加算器
２１１、２１２、２１５、２１８  乗算器
２１４、２１７、２２０  記憶素子（Ｄ型レジスタ）
２２１、２２２、２２３  遅延素子（Ｄ型レジスタ）
３０１、３０２、３０３、３０４  適応等化器
３０５、３０６  加算器
４００  シフトレジスタ
４２０  タップセレクタ
５０１  リードアドレス生成器
５０２  メインキャンセラ係数メモリ（ＸＣ１係数メモリ）
５０３  サブキャンセラ係数メモリ（ＸＣ２係数メモリ）
５０４  データメモリ
５０５、５０８  乗算器
５０６、５０９  加算器
５０７、５１０  遅延回路
６０１  送信回路
６０２  エンコーダ
６０３  ハイブリッド
６０４  ベースラインワンダ補正
６０５  ゲイン
６０６  ＬＰＦ
６０７  ＡＤ変換器
６０８  ＦＩＦＯ
６０９  減算器
６１０  ＥＣＨＯ＆ＮＥＸＴ
６１１  ディレイ回路
６１２  ＦＦＥ
６１３  ゲイン
６１４  ＤＦＳＥ
６１５  エラー生成回路
６１６  エラーモニタ
６１７  アダプテーションアルゴリズム
６１８  コントロール
７０１  ＡＤ変換器
７０２  エコーキャンセラ
７０３、７０４、７０５  クロストークキャンセラペア用回路
７０６、７０７  減算器
【図１】
2006180093.tif 000003
【図２】
2006180093.tif 000004
【図３】
2006180093.tif 000005
【図４】
2006180093.tif 000006
【図５】
2006180093.tif 000007
【図６】
2006180093.tif 000008
【図７】
2006180093.tif 000009
【図８】
2006180093.tif 000010
【図９】
2006180093.tif 000011
【図１０】
2006180093.tif 000012
【図１１】
2006180093.tif 000013
【図１２】
2006180093.tif 000014
【図１３】
2006180093.tif 000015