(57)【要約】【課題】読出し速度が低速であるメモリに格納してある機器制御用プログラム及びデータを、高速かつ安価に、読出し速度が高速であるメモリに転送できるようにすること。【解決手段】外部からの信号１０７を契機として、バス１０４の初期化を半導体回路１０１に含まれるバス制御部１０３に指示し、低速アクセスメモリ（不揮発性メモリ）１１０の内容を、メモリバス制御部１０３を経由して高速アクセスメモリ（揮発性メモリ）１０２に転送し、転送が終了した後に半導体回路１０１に対して制御信号１１３を送信して半導体回路１０１にプログラム実行を行なわせるプログラム転送部１０７を備えた構成。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも命令実行機能を有する半導体回路と、
その半導体回路に内蔵されたバス制御部と、
そのバス制御部を経由して半導体回路に接続された高速アクセスが可能なメモリ（高速アクセスメモリ）と、
バス制御部に接続されたプログラム転送部と、
そのプログラム転送部に接続されたアクセスが低速なメモリ（低速アクセスメモリ）とからなり、
プログラム転送部は、外部からの信号を契機にバス制御部、及びバス制御部と高速アクセスメモリとの間のバスとを初期化して、低速アクセスメモリに格納されたプログラム及びデータを高速アクセスメモリ上に転送するものであることを特徴とする半導体装置。
【請求項２】
低速アクセスメモリとプログラム転送部との間に位置して、低速アクセスメモリ内に圧縮されたプログラム及びデータを伸張してプログラム転送部に転送する圧縮伸張部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
低速アクセスメモリに複数のプログラム及びデータの対を格納してあることを特徴とする請求項１から２に記載の半導体装置。
【請求項４】
低速アクセスメモリを複数備え、プログラム転送部が、外部からの信号でいずれかの低速アクセスメモリを選択し、選択した低速アクセスメモリに格納してあるプログラムとデータとを転送することを特徴とする請求項１から３までのいずれかに記載の半導体装置。
【請求項５】
高速アクセスメモリを揮発性メモリにより構成してあることを特徴とする請求項１から４までのいずれかに記載の半導体装置。
【請求項６】
低速アクセスメモリを、不揮発性メモリにより構成してあることを特徴とする請求項１から５までのいずれかに記載の半導体装置。
【請求項７】
高速アクセスメモリが複数のバスを持ち、プログラム転送部が半導体回路に接続されたバスを使用せずにプログラムを転送することを特徴とする請求項１に記載の半導体装置。
【請求項８】
請求項１ないし７のいずれかに記載の半導体装置の制御方法であって、
プログラム転送部は、外部からの制御信号を契機にバス制御部と、バス制御部と高速アクセスメモリとの間のバスとを初期化して、低速アクセスメモリに格納されたプログラム及びデータを高速アクセスメモリ上に転送することを特徴とする半導体装置の制御方法。
【請求項９】
低速アクセスメモリに複数のプログラム及びデータの対を格納し、各対のプログラム及びデータ毎にプログラム転送部によるプログラム及びデータの転送と、半導体回路によるプログラムの実行とを繰り返すことを特徴とする請求項８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器、マルチメディア機器、産業機器等の各種の機器への組み込み用の半導体装置（機器組込み向け半導体装置）及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
上記した機器組込み向け半導体装置には、特許文献１のような装置があった。図１１に特許文献１に記載された機器組込み向け半導体装置の概略回路ブロックを示す。図１１において、２０１は、機器制御用プログラムおよびデータに従い、組み込み対象である機器を制御するワンチップマイクロコンピュータ内蔵の半導体回路、２０２は、揮発性メモリ、２０３，２０４は、不揮発性メモリを示す。図１１に示す半導体装置の中において、揮発性メモリ２０２は、機器制御用プログラムおよびデータの転送を受けるメモリである。一方の不揮発性メモリ２０４は、読出し速度が高速であり、かつ、内部に機器制御用プログラムおよびデータの転送に用いる転送プログラムを格納してある。他方の不揮発性メモリ２０３は、読出し速度が低速でかつ安価であり、機器制御用プログラムおよびデータを格納してある。
【０００３】
半導体回路２０１は、不揮発性メモリ２０４内の転送プログラムに従い、不揮発性メモリ２０３内の機器制御用プログラムおよびデータを、揮発性メモリ２０２に転送する。半導体回路２０１は、揮発性メモリ２０２に機器制御用プログラムおよびデータを転送した後、揮発性メモリ２０２に転送してある機器制御用プログラム及びデータを参照して、組み込み対象である機器の制御を実行する。このように読出し速度が高速である一方の不揮発性メモリ２０４は、転送プログラムのみを格納しており、容量が比較的小さい。読出し速度が低速である他方の不揮発性メモリ２０３は、機器の制御用プログラム及びデータを含んでおり、容量が比較的大きい。
【０００４】
以上の構成を備えた半導体装置では、半導体回路２０１が、機器の制御を開始する際には、不揮発性メモリ２０３から揮発性メモリ２０２に、機器制御用プログラム及びデータを転送するために、不揮発性メモリ２０４内に転送プログラムを格納しておくという構成をとるために、不揮発性メモリ２０３，２０４を複数必要とする高価な回路構成となるという課題がある。
【０００５】
そこで、転送プログラムを格納する不揮発性メモリ２０４を削除して低価格化を図るべく、例えば、転送プログラムを不揮発性メモリ２０３に格納する構成とした場合では、半導体回路２０１が低速な不揮発性メモリ２０３上の転送プログラムを参照して転送を実行する必要があるため、転送プログラムが揮発性メモリ２０２に転送するまでに時間がかかり、機器制御が起動されるまでに必要な立ち上がり時間が長くなるという課題があり、これでは、機器制御の高速実行に好ましくない。
【特許文献１】特開平０８−１９０４９７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明により解決すべき課題は、読出し速度が低速であるメモリに格納してある機器制御用プログラム及びデータを、高速かつ安価に、読出し速度が高速であるメモリに転送できるようにすることである。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、少なくとも命令実行機能を有する半導体回路と、その半導体回路に内蔵されたバス制御部と、そのバス制御部を経由して半導体回路に接続された高速アクセスが可能なメモリ（高速アクセスメモリ）と、バス制御部に接続されたプログラム転送部と、そのプログラム転送部に接続されたアクセスが低速なメモリ（低速アクセスメモリ）とからなり、プログラム転送部は、外部からの信号を契機にバス制御部、及びバス制御部と高速アクセスメモリとの間のバスとを初期化して、低速アクセスメモリに格納されたプログラム及びデータを高速アクセスメモリ上に転送するものであることを特徴とするものである。
【０００８】
本発明によると、従来のように、不揮発性メモリを２つ備え、一方の不揮発性メモリに機器制御用プログラム及びデータを転送するための転送プログラムを格納し、他方の不揮発性メモリに機器制御用プログラムおよびデータを格納するという２つの不揮発性メモリを用いるという構成ではなく、機器制御用プログラムおよびデータの格納のための１つの不揮発性メモリで済み、低価格化を実現できるとともに、このように１つの不揮発性メモリとした場合では、その１つの不揮発性メモリに転送プログラムと、機器制御用プログラムおよびデータとを格納せずに済むから、機器制御が起動されるまでに必要な立ち上がり時間が長くならずに済み、機器制御の高速化を実現できるものとなる。
【発明の効果】
【０００９】
本発明によると、読出し速度が低速であるメモリに格納してある機器制御用プログラム及びデータを、高速かつ安価に、読出し速度が高速であるメモリに転送できる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態について、添付した図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１ないし図４に本発明の実施の形態１を示す。
【００１２】
図１は実施の形態１における機器組込み向け半導体装置の回路構成を示す。
【００１３】
図１を参照して、実施の形態１の半導体装置は、半導体回路１０１と、読出し速度が高速である例えば揮発性メモリで構成してある高速アクセスメモリ１０２と、読出し速度が低速である例えば不揮発性メモリで構成してある低速アクセスメモリ１１０と、低速アクセスメモリ１１０に格納してある機器制御用プログラムおよびデータを高速アクセスメモリ１０２に転送するプログラム転送部１０７とを備える。
【００１４】
半導体回路１０１は、バス制御部１０３を内蔵しており、このバス制御部１０３を介して高速アクセスメモリ１０２に接続してある。高速アクセスメモリ１０２は、半導体回路１０１が命令を解釈し実行する際に必要な機器制御用プログラムおよびデータを保持する。
【００１５】
プログラム転送部１０７は、半導体回路１０１が機器制御の実行を開始する前に、低速アクセスメモリ１１０に格納してある機器制御用プログラム及びデータを、メモリバス１０９、１０６、１０４を介して高速アクセスメモリ１０２に転送する。
【００１６】
プログラム転送部１０７は、機器制御用プログラムおよびデータを高速アクセスメモリ１０２に転送するとともに、その転送が完了した後、転送した機器制御用プログラム中の実行開始アドレスの情報１１３を半導体回路１０１内の命令実行部１１１に送信する。プログラム転送部１０７は、情報１１３を半導体回路１０１内の命令実行部１１１に送信した後、半導体回路１０１の動作の契機となる信号１１２を半導体回路１０１に送信する。半導体回路１０１は、この信号１１２の送信を受信したことを契機として機器制御の動作を開始する。
【００１７】
図２を参照して、低速アクセスメモリ１１０に格納される機器制御用プログラムおよびデータの管理情報を説明すると、低速アクセスメモリ１１０は、格納されているプログラム及びデータの管理情報部１１０ａと、半導体回路１０１が使用する機器制御用プログラム及びデータ１１０ｂとを含んでいる。管理情報部１１０ａは、機器制御用プログラムの高速アクセスメモリ１０２内の転送先アドレス１１０ｃと、機器制御用プログラム及びデータ１１０ｂの転送サイズ１１０ｄと、高速アクセスメモリ１０２上に転送した機器制御用プログラム及びデータ１１０ｂの実行開始アドレス１１０ｅとから構成される。プログラム転送部１０７は、低速アクセスメモリ１１０に格納してある機器制御用プログラム及びデータの管理情報を用いて、高速アクセスメモリ１０２上の、定められた転送先アドレス１１０ｃから、同じく定められた転送サイズ１１０ｄ分だけ、機器制御用プログラム及びデータ１１０ｂの転送を行う。１０５は、メモリバス制御の信号を示す。
【００１８】
図３を参照して、実施の形態１に係る半導体装置の制御方法を説明すると、プログラム転送部１０７は、起動信号１０８を受けて起動すると（３０１）、プログラム転送部１０７と半導体回路１０１との間のメモリバス１０６の初期化を行う（３０２）。プログラム転送部１０７は、メモリバス１０６の初期化が完了すると（３０３）、半導体回路１０１のバス制御部１０３に対して、半導体回路１０１と高速アクセスメモリ１０２との間のメモリバス１０４を初期化する指令を発信し、この発信に応答してバス制御部１０３は、メモリバス１０４の初期化を行う（３０４）。こうしてメモリバスの初期化が完了すると（３０５）、プログラム転送部１０７は低速アクセスメモリ１１０内の管理情報部１１０ａより機器制御用プログラム及びデータ１１０ｂの高速アクセスメモリ１０２上への転送先アドレス１１０ｃ及び転送サイズ１１０ｄを取得し（３０６）、その値に従い機器制御用プログラム及びデータ１１０ｂの転送を開始する（３０７）。プログラム転送部１０７は、機器制御用プログラム及びデータ１１０ｂの転送が完了すると（３０８）、機器制御用プログラム及びデータ１１０ｂの転送成否の検査を行う（３０９）プログラム転送部１０７は、転送が失敗した場合は、再度、機器制御用プログラム及びデータ１１０ｂの転送を実施する。この際、再度の転送を行わず、システムエラー状態としてエラー回復処理をする構成としてもよい。プログラム転送部１０７は、転送が成功した場合（３１０）、半導体回路１０１の動作を確実に停止をする為に停止信号を送信し（３１１）、低速アクセスメモリ１１０内の管理情報部１１０ａより機器制御用プログラムの実行開始アドレスを取得し（３１２）、半導体回路１０１に送信する（３１３）。
【００１９】
その後、プログラム転送部１０７は、半導体回路１０１に対して、プログラム実行部が実行動作を開始する契機となる信号１１２を発信し（４１４）、これにより半導体回路１０１が動作を開始するとともに、そのプログラム実行部は動作を停止する。
【００２０】
なお、実施の形態１においては、半導体回路１０１に接続された高速アクセスメモリ１０２が複数のバスを持ち、プログラム転送部１０７が半導体回路１０１内のバス制御部１０３を介さずに低速アクセスメモリ１１０に格納してある機器制御用プログラム及びデータ３０２を高速アクセスメモリ１０２に転送する構成としても良い。
【００２１】
また、プログラム転送部１０７は、図４に示すように、動作の契機となる信号１０８を受理した後に低速アクセスメモリ１１０内の機器制御用プログラム及びデータをプログラム転送部１０７と高速アクセスメモリ１０２との間のメモリバス１１４を用いて転送し、この転送終了後に、前記の制御手順にて半導体回路１０１を動作させるようにしてもよい。かかる転送構成とした場合、低速アクセスメモリ１１０内の機器制御用プログラムを転送するためのプログラム、及び転送プログラムを格納する低速アクセスメモリ１１０を必要とせず、半導体回路１０１を動作させることが可能となる。
【００２２】
（実施の形態２）
図５ないし図７に実施の形態２を示す。図５に示す実施の形態２の半導体装置において、実施の形態１の半導体装置と相違するのは、低速アクセスメモリ１１０に機器制御用プログラムおよびデータが圧縮されて格納されており、プログラム転送部１０７と低速アクセスメモリ１１０との間に機器制御用プログラムおよびデータを圧縮伸張する圧縮伸張部１１５を設けたことであり、実施の形態２の半導体装置は、圧縮伸張部１１５を除いて、実施の形態１の半導体装置と同様の構成を備えている。したがって、実施の形態２の半導体装置の動作の基本は、実施の形態１を参照することとし、実施の形態２の半導体装置の動作の特徴を説明する。すなわち、実施の形態２の半導体装置においては、半導体回路１０１が機器制御動作を開始する前に、プログラム転送部１０７が、圧縮伸張部１１５を介して、低速アクセスメモリ１１０に格納してある圧縮された機器制御用プログラム及びデータを伸張すると同時に、この伸張した機器制御用プログラムおよびデータをメモリバス１０６、１０４を介して高速アクセスメモリ１０２に格納し、この格納が完了した後に転送した機器制御用プログラム中の実行開始アドレス情報１１３を半導体回路１０１内の命令実行部１１１に送信する。その後にプログラム転送部１０７が半導体回路１０１の動作の契機となる信号１１２を半導体回路１０１に送信することにより半導体回路１０１が機器制御動作を開始する。
【００２３】
図６を参照して、実施の形態２に係る低速アクセスメモリ１１０に格納してある機器制御用プログラム及びデータの管理情報を説明すると、低速アクセスメモリ１１０内には格納されているプログラム及びデータの管理情報部１１０ａと、半導体回路１０１が使用する機器制御用プログラム及びデータが圧縮された状態で格納されている１１０ｂが含まれる。管理情報部１１０ａは、機器制御用プログラムの高速アクセスメモリ１０２内の転送先アドレス情報１１０ｃと、機器制御用プログラム及びデータ１１０ｂのサイズ１１０ｄと、高速アクセスメモリ上に転送された機器制御用プログラム及びデータ１１０ｂの実行開始アドレス情報１１０ｅとから構成される。
【００２４】
プログラム転送部１０７及び圧縮伸張部１１５はこれらの管理情報を用いて、高速アクセスメモリ１０２上の、定められた転送先アドレス１１０ｃから、同じく定められたサイズ１１０ｄ分だけ、圧縮された機器制御用プログラム１１０ｂの伸張と転送を行う。
【００２５】
図７を参照して、実施の形態２に係る半導体装置の制御方法を説明すると、半導体回路１０１の起動の契機となる信号１０８を受け、プログラム転送部１０７が起動する（７０１）。プログラム転送部１０７は、プログラム転送部１０７と半導体回路１０１との間のメモリバス１０６の初期化を行い（７０２）、初期化が完了すると（７０３）、半導体回路１０１のバス制御部１０３に、半導体回路１０１と高速アクセスメモリ１０２との間のメモリバス１０４を初期化する指令を発信し、メモリバス１０４の初期化を行う（７０４）。こうしてメモリバスの初期化が完了すると（７０５）、プログラム転送部１０７は低速アクセスメモリ１１０内の管理情報１１０ａより機器制御用プログラム及びデータ１１０ｂの高速アクセスメモリ１０２上への転送先アドレス１１０ｃ及び転送サイズ１１０ｄを取得する（７０６）。その値に従い、圧縮伸張部１１５は低速アクセスメモリ１１０より圧縮されたプログラム及びデータ１１０ｂを取得し（７０７）、伸張した後にプログラム転送部１０７に転送する（７０８）。プログラム転送部１０７は低速アクセスメモリ１１０に対して機器制御用プログラム及びデータ１１０ｂの転送を行う（７０９）。転送が完了すると（７１０）、プログラム転送部１０７が機器制御用プログラム及びデータ１１０ｂの転送成否の検査を行う（７１１）。転送が失敗した場合は、再度転送を実施する。この際、再度の転送を行わず、システムエラー状態としてエラー回復処理をする構成としてもよい。転送が成功した場合、低速アクセスメモリ１１０内の管理情報１１０ａより機器制御用プログラムの実行開始アドレス１１０ｅを取得し（７１３）、半導体回路１０１に送信する（７１４）。その後に半導体回路１０１に対して、プログラム実行部が実行の契機となる信号１１２を発信し（７１５）、半導体回路１０１が動作を開始する。プログラム実行部は動作を停止する（７１６）。
【００２６】
かかる構成によれば、機器制御用プログラム及びデータを格納する為の低速アクセスメモリ１１０のサイズを小さくした上で、実施の形態１と同じ効果をもって半導体回路１０１を動作させることが可能となる。
【００２７】
（実施の形態３）
図８および図９は、実施の形態３を示す。実施の形態３の半導体装置の構成は、実施の形態１と実施の形態２とに対して低速アクセスメモリ１１０のデータ構成を除いて、同様である。実施の形態３の半導体装置の構成及び各構成部分を示す符号は、実施の形態１、実施の形態２に示す半導体装置に付した符号を参照する。図８を参照して、低速アクセスメモリ１１０内には、格納されているプログラム及びデータの管理情報部１１０ａ−１，１１０ａ−２，…，１１０ａ−３と、半導体回路が使用する機器制御用プログラム及びデータが格納されている１１０ｂ−１，１１０ｂ−２，…，１１０ｂ−３との対が複数含まれる。管理情報部１１０ａ−１は、機器制御用プログラムの高速アクセスメモリ１０２内の転送先アドレス情報１１０ｂ−１と、機器制御用プログラム及びデータ１１０ｂ−１のサイズ１１０ｄ−１と、高速アクセスメモリ１０２上に転送された機器制御用プログラム及びデータ１１０ｂ−１の実行開始アドレス情報１１０ｅ−１と、次の管理情報部１１０ａ−２のアドレス格納部１１０ｆ−１から構成される。管理情報部１１０ａ−２も同様の構造をとり、次の管理情報部のアドレスは更に次の管理情報部のアドレスを格納する。
【００２８】
低速アクセスメモリ１１０に格納される最後の管理情報部１１０ａ−３は、機器制御用プログラムの高速アクセスメモリ１０２内の転送先アドレス情報１１０ｃ−３と、機器制御用プログラム及びデータ１１０ｂ−３のサイズ１１０ｄ−３と、高速アクセスメモリ１０２上に転送された機器制御用プログラム及びデータ１１０ｂ−３の実行開始アドレス情報１１０ｅ−３と、この管理情報部が最終であることを示す特殊な値であるエンドマーク１１０ｇとから構成される。
【００２９】
図９を参照して、実施の形態３に係る半導体装置の制御方法を説明すると、プログラム転送部１０７は、半導体回路１０１の起動の契機となる信号１０８を受けて起動する（９０１）、プログラム転送部１０７は、プログラム転送部１０７と半導体回路１０１との間のメモリバス１０６の初期化を行い（９０２）、この初期化が完了すると（９０３）、半導体回路１０１のバス制御部１０３に、半導体回路１０１と高速アクセスメモリ１０２との間のメモリバス１０４を初期化する指令を発信し、メモリバス１０４の初期化を行う（９０４）。こうしてメモリバスの初期化が完了すると（９０５）、プログラム転送部１０７は低速アクセスメモリ１１０内の管理情報より機器制御用プログラム及びデータの高速アクセスメモリ１０２上への転送先アドレス及び転送サイズを取得し（９０６）、その値に従いプログラム及びデータの転送を開始する（９０７）。転送が完了すると（９０８）、プログラム転送部１０７はプログラム及びデータの転送成否の検査を行う（９０９）。転送が失敗した場合は、プログラム転送部１０７は、再度転送を実施する。この際、再度の転送を行わず、システムエラー状態としてエラー回復処理をする構成としてもよい。転送が成功した場合、プログラム転送部１０７は半導体回路１０１の動作を確実に停止をする為に停止信号を送信し（９１１）、低速アクセスメモリ１１０内の管理情報より機器制御用プログラムの実行開始アドレスを取得し（９１２）、半導体回路１０１に送信する（９１３）。その後に半導体回路１０１に対して、プログラム実行部が実行の契機となる信号を発信し（９１４）、半導体回路１０１が動作を開始する。プログラム実行部は低速アクセスメモリ１１０内の管理情報より次の管理情報のアドレスを取得し（９１６）、それがエンドマークでなければ（９１７）、プログラム転送部は次の新たな低速アクセスメモリ内の管理情報より機器制御用プログラム及びデータの高速アクセスメモリ１０２上への転送先アドレス及び転送サイズを取得し処理を繰り返す。エンドマークの場合は、プログラム転送部１０７は処理を終了する。
【００３０】
かかる構成によれば、第１のプログラム及びデータを半導体回路１０１で処理すると同時に、第２以降のプログラムの転送を実施することが可能となる。第１のプログラム及びデータで機器の初期化を実施し、同時に本体処理を転送することが可能となり、機器の起動に必要な時間を更に短縮することが可能となる。
【００３１】
（実施の形態４）
図１０に実施の形態４に係る半導体装置の回路ブロックの構成を示す。実施の形態４の半導体装置の構成は、実施の形態１ないし３とは低速アクセスメモリ１１０の構成を除いて、同様である。実施の形態４の半導体装置の構成及び各構成部分を示す符号は、実施の形態１ないし３に示す半導体装置に付した符号を参照する。図１０において、１１０Ａ，１１０Ｂはそれぞれ低速アクセスメモリ、１０９Ａ，１０９Ｂはそれぞれ低速アクセスメモリ１１０Ａ，１１０Ｂとプログラム転送部１０７との間のメモリバスを示す。
【００３２】
図１０に示す実施の形態４の半導体装置において、複数の、この実施の形態４では、例えば、２つの低速アクセスメモリ１１０Ａ，１１０Ｂを備えている。プログラム転送部１０７は、半導体回路１０１が機器制御動作を開始する前に、動作の契機となる信号１０８を受理した後、プログラム転送部１０７に接続された低速アクセスメモリ１１０Ａ，１１０Ｂの選択信号１１６に従い、低速アクセスメモリ１１０Ａあるいは１１０Ｂのいずれかに配置されている機器制御用プログラム及びデータを、メモリバス１０６，１０２を介して高速アクセスメモリ１０２に格納し、格納が完了した後に、転送したプログラム中の実行開始アドレス情報１１３を半導体回路１０１内の命令実行部１１１に送信する。その後にプログラム転送部１０７が半導体回路１０１の動作の契機となる信号１１２を半導体回路１０１に送信することにより半導体回路１０１が動作を開始する。
【００３３】
かかる構成によれば、機器制御用プログラム及びデータを外部からの信号で切り替えて実行することが可能となる。メインプログラムと障害対策プログラム等の切替え機構を容易に実現することが可能となる。
【産業上の利用可能性】
【００３４】
本発明はマイクロプロセッサやＤＳＰ（デジタル・シグナル・プロセッサ）等を含む、命令を解釈実行する機能を有した半導体回路において、半導体回路が実行するプログラムを、実行に先立ち低速アクセスメモリから高速アクセスメモリに転送して実行する回路構成において利用することができ、その産業上の利用可能性は非常に広くかつ効果は大きい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１における機器組込み向け半導体装置の回路ブロック図
【図２】本発明の実施の形態１における低速アクセスメモリ内に格納されるプログラム及びデータの管理情報の構成図
【図３】本発明の実施の形態１における半導体装置の制御方法のフローチャート
【図４】メモリが複数のバスを持つ場合の本発明の実施の形態１の構成図
【図５】本発明の実施の形態２における機器組込み向け半導体装置の回路ブロック図
【図６】本発明の実施の形態２における低速アクセスメモリ内に格納されるプログラム及びデータの管理情報の構成図
【図７】本発明の実施の形態２における半導体装置の制御方法のフローチャート
【図８】本発明の実施の形態３における低速アクセスメモリ内に格納されるプログラム及びデータの管理情報の構成図
【図９】本発明の実施の形態３における半導体装置の制御方法のフローチャート
【図１０】本発明の実施の形態４における機器組込み向け半導体装置の回路ブロック図
【図１１】従来の機器組込み向け半導体装置の回路ブロック図
【符号の説明】
【００３６】
１０１  半導体回路
１０２  高速アクセスメモリ
１０３  バス制御部
１０４  メモリバス
１０５  バス制御用信号
１０６  メモリバス
１０７  プログラム転送部
１０８  外部からの動作契機信号
１０９  プログラム転送部−低速アクセスメモリ間バス
１１０  低速アクセスメモリ
１１１  命令実行部
１１２  半導体回路の動作契機信号
１１３  実行開始アドレス情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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