(57)【要約】【課題】  キャパシタ特性の良好な強誘電体キャパシタを提供することにある。【解決手段】  本発明の強誘電体キャパシタの形成方法は、  （ａ）基体１０の上方に第１導電層２０ａを形成すること、  （ｂ）前記第１導電層２０ａ上に、酸素を有する強誘電体物質を含む強誘電体層３０ａを形成すること、  （ｃ）前記強誘電体層３０ａ上に第２導電層４０ａを形成すること、  （ｄ）前記第２導電層４０a上にマスクＭ１を形成すること、  （ｅ）前記マスクＭ１を用いて、少なくとも前記第２導電層４０ａをエッチングすることにより、前記第１導電層２０、前記強誘電体層３０、及び該第２導電層４０からなるキャパシタを形成すること、  （ｆ）前記（ｅ）の工程の後、前記エッチングにより露出した前記強誘電体層３０の露出面にフッ素を付着させること、  （ｇ）前記キャパシタに熱処理を施すこと、を含む。【選択図】      図４
2006313833.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基体の上方に第１導電層を形成すること、
（ｂ）前記第１導電層上に、酸素を有する強誘電体物質を含む強誘電体層を形成すること、
（ｃ）前記強誘電体層上に第２導電層を形成すること、
（ｄ）前記第２導電層上にマスクを形成すること、
（ｅ）前記マスクを用いて、少なくとも前記第２導電層をエッチングすることにより、前記第１導電層、前記強誘電体層、及び該第２導電層からなるキャパシタを形成すること、
（ｆ）前記（ｅ）の工程の後、前記エッチングにより露出した前記強誘電体層の露出面にフッ素を付着させること、
（ｇ）前記キャパシタに熱処理を施すこと、を含む、強誘電体キャパシタの形成方法。
【請求項２】
（ａ）基体の上方に第１導電層を形成すること、
（ｂ）前記第１導電層上に、酸素を有する強誘電体物質を含む強誘電体層を形成すること、
（ｃ）前記強誘電体層上に第２導電層を形成すること、
（ｄ）前記第２導電層上にマスクを形成すること、
（ｅ）前記マスクを用いて、少なくとも前記第２導電層をエッチングすることにより、前記第１導電層、前記強誘電体層、及び該第２導電層からなるキャパシタを形成すること、
（ｆ）前記（ｅ）の工程の後、前記強誘電体物質が有する前記酸素の少なくとも一部をフッ素と置換すること、
（ｇ）前記キャパシタに熱処理を施すこと、を含む、強誘電体キャパシタの形成方法。
【請求項３】
請求項１または２において、
前記（ｆ）の工程の前に、酸素プラズマ処理により前記マスクを除去すること、を含む、強誘電体キャパシタの形成方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記（ｆ）の工程は、前記基体をフッ素を含むプラズマ雰囲気にさらすこと、を含む、強誘電体キャパシタの形成方法。
【請求項５】
請求項４において、
前記フッ素を含むプラズマの原料ガスは、ＣＦ４、Ｃ２Ｆ６およびＮＦ３の少なくとも１種を含む、強誘電体キャパシタの形成方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記強誘電体層は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２の少なくとも１種を含む、強誘電体キャパシタの形成方法。
【請求項７】
強誘電体キャパシタを含む電子デバイスにおいて、
前記強誘電体キャパシタは、請求項１ないし６のいずれかに記載の強誘電体キャパシタの形成方法により形成されている、電子デバイス。
【請求項８】
基体と、
前記基体の上方に形成された下部電極と、
前記下部電極上に形成された、酸素を有する強誘電体物質を含む強誘電体層と、
前記強誘電体層上に形成された上部電極と、を含み、
前記強誘電体物質が有する前記酸素の少なくとも一部は、フッ素と置換されている、強誘電体キャパシタ。
【請求項９】
請求項８において、前記強誘電体層は、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ３−ＸＦＸであって、０＜Ｘ＜３である、強誘電体キャパシタ。
【請求項１０】
請求項８または９に記載の強誘電体キャパシタを含む、電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイスに関する。
【背景技術】
【０００２】
強誘電体メモリは、キャパシタ絶縁層に強誘電体層を用いたＲＡＭであり、高速な読出し、書き込みができるＲＡＭとして注目されている。このような強誘電体メモリに含まれている強誘電体キャパシタは、下部電極と上部電極との間に強誘電体膜が形成された構造をとり、ドライエッチングによりパターニングされることで形成される。
【特許文献１】特開２００３−２４３６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した強誘電体キャパシタの形成では、強誘電体層が上部電極の形成時やパターニングのためのドライエッチング時にダメージを受けることがある。このようなダメージは、強誘電体層の結晶構造を崩し、ひいては強誘電体キャパシタの電気特性の劣化を招くこととなる。そのため、パターニングを終えた後に強誘電体層の結晶回復の熱処理が行われることがある。この熱処理において、十分に結晶構造の回復を図るためには、熱処理温度を高温化することまたは処理時間を長くすることが必要だが、いずれも、強誘電体層の構成成分（たとえば、Ｐｂ）の蒸発や下部電極および上部電極への拡散を引き起こすことがある。このことは、やはり電気特性の劣化を招くこととなる。
【０００４】
本発明の目的は、結晶回復が良好に行われ、特性のよい強誘電体キャパシタの形成方法および強誘電体キャパシタを提供することにある。また、本発明の他の目的は、上記強誘電体キャパシタを含む電子デバイスを提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の強誘電体キャパシタの形成方法は、
（ａ）基体の上方に第１導電層を形成すること、
（ｂ）前記第１導電層上に、酸素を有する強誘電体物質を含む強誘電体層を形成すること、
（ｃ）前記強誘電体層上に第２導電層を形成すること、
（ｄ）前記第２導電層上にマスクを形成すること、
（ｅ）前記マスクを用いて、少なくとも前記第２導電層をエッチングすることにより、前記第１導電層、前記強誘電体層、及び該第２導電層からなるキャパシタを形成すること、
（ｆ）前記（ｅ）の工程の後、前記エッチングにより露出した前記強誘電体層の露出面にフッ素を付着させること、
（ｇ）前記キャパシタに熱処理を施すこと、を含む。
【０００６】
本発明の強誘電体キャパシタの形成方法によれば、前記（ｆ）において、強誘電体層の表面にフッ素を付着させた後に、前記（ｇ）において熱処理を行うことで、パターニング工程などでダメージを受けた強誘電体膜の結晶回復を促進させることができる。そのため、結晶性のよい強誘電体膜を有する強誘電体キャパシタを形成でき、その結果、ヒステリシス特性の良好な強誘電体キャパシタを提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に特定のＢ層（以下、「Ｂ層」という。）を設けるというとき、Ａ層の上に直接Ｂ層を設ける場合と、Ａ層の上に他の層を介してＢ層を設ける場合とを含む意味である。
【０００８】
（２）本発明の強誘電体キャパシタの形成方法は、
（ａ）基体の上方に第１導電層を形成すること、
（ｂ）前記第１導電層上に、酸素を有する強誘電体物質を含む強誘電体層を形成すること、
（ｃ）前記強誘電体層上に第２導電層を形成すること、
（ｄ）前記第２導電層上にマスクを形成すること、
（ｅ）前記マスクを用いて、少なくとも前記第２導電層をエッチングすることにより、前記第１導電層、前記強誘電体層、及び該第２導電層からなるキャパシタを形成すること、
（ｆ）前記（ｅ）の工程の後、前記強誘電体物質が有する前記酸素の少なくとも一部をフッ素と置換すること、
（ｇ）前記キャパシタに熱処理を施すこと、を含む。
【０００９】
本発明の強誘電体キャパシタの形成方法によれば、前記（ｆ）において、強誘電体層を構成する強誘電物質の有する酸素の一部がフッ素と置換された状態で、前記（ｇ）において熱処理を行うことで、パターニング程などでダメージを受けた強誘電体膜の結晶回復を促進させることができる。そのため、結晶性のよい強誘電体膜を有する強誘電体キャパシタを形成でき、その結果、ヒステリシス特性の良好な強誘電体キャパシタを提供することができる。
【００１０】
本発明の強誘電体キャパシタの形成方法は、さらに、下記の態様をとることができる。
【００１１】
（３）本発明の強誘電体キャパシタの形成方法において、
前記（ｆ）の工程の前に、酸素プラズマ処理により前記マスクを除去すること、を含むことができる。
【００１２】
この態様によれば、たとえば、強誘電体キャパシタ形成時のレジスト層除去のための酸素プラズマを用いたアッシング工程などで、前記（ｆ）で強誘電体層の露出面に付着させたフッ素または強誘電体物質の酸素と置換されたフッ素が除去されてしまうことを防ぐことができる。
【００１３】
（４）本発明の強誘電体キャパシタの形成方法において、
前記（ｆ）の工程は、前記基体をフッ素を含むプラズマ雰囲気にさらすこと、を含むことができる。
【００１４】
（５）本発明の強誘電体キャパシタの形成方法において、
前記フッ素プラズマの原料ガスは、ＣＦ４、Ｃ２Ｆ６およびＮＦ３の少なくとも１種を含むことができる。
【００１５】
（６）本発明の強誘電体キャパシタの形成方法において、
前記強誘電体層は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２の少なくとも１種を含むことができる。
【００１６】
（７）本発明の電子デバイスは、
強誘電体キャパシタを含み、
前記強誘電体キャパシタは、上記の強誘電体キャパシタの形成方法により形成されたものである。
【００１７】
（８）本発明の強誘電体キャパシタは、
基体と、
前記基体上方に形成された下部電極と、
前記下部電極上に形成された、酸素を有する強誘電体物質を含む強誘電体層と、
前記強誘電体層上に形成された上部電極と、を含み、
前記強誘電体物質が有する前記酸素の少なくとも一部は、フッ素と置換されている。
【００１８】
（９）本発明の強誘電体キャパシタにおいて、
前記強誘電体層は、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ３−ＸＦＸであって、０＜Ｘ＜３であることができる。
【００１９】
（１０）本発明の電子デバイスは、上記の強誘電体キャパシタを含む。
【発明を実施するための最良の形態】
【００２０】
１．強誘電体キャパシタおよび強誘電体キャパシタの形成方法
以下、本発明の実施の形態の一例について、図１〜４を参照しつつ説明する。図１〜４は、本実施の形態にかかる強誘電体キャパシタの形成方法を模式的に示す断面図である。
【００２１】
（１）まず、図１に示すように、基体１０の上に、下部電極のための導電層２０ａ（以下、「下部電極層２０ａ」という）、強誘電体層のための層３０a（以下、「強誘電体層３０ａ」という）、および上部電極のための導電層４０ａ（以下、「上部電極層４０ａ」という）を順次積層する。
【００２２】
下部電極層２０ａは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０aは、たとえば、Ｐｔ又はＩｒ等の貴金属や、その酸化物（たとえば、ＩｒＯx等）を材料として用いることができる。また、下部電極層２０ａは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０ａの成膜方法は、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法である。
【００２３】
強誘電体層３０ａの材質としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などを挙げることができる。
【００２４】
強誘電体層３０ａの成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法またはＣＶＤ（Chemical  Vapor  Deposition）法（ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法を含
む）などを挙げることができる。
【００２５】
上部電極層４０ａは、下部電極層２０ａと同様の材料、及び成膜方法を用いることができる。
【００２６】
（２）次に、図２に示すように、上部電極層４０ａの上に所定のパターンを有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、本実施の形態では、ハードマスクを形成する場合を例として説明する。マスク層Ｍ１の材質としては、たとえば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンを挙げることができる。マスク層Ｍ１は、単層であってもよいし、複数の層の積層体であってもよい。マスク層Ｍ１の形成では、まず、上部電極層４０ａの全面に上述した材質のハードマスク層（図示せず）を形成する。その後、ハードマスク層の上に公知のフォトリソグラフィ法およびエッチング技術によりレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ＩＣＰ（Induction coupled plasma）プラズマなどを用いたドライエッチングによりハードマスク層をパターニングし、マスク層Ｍ１が形成される。
【００２７】
（３）次に、図３に示すように、上部電極層４０ａおよび強誘電体層３０ａをドライエッチングすることによりパターニングする。上部電極層４０ａ、および強誘電体層３０ａのエッチング方法としては、その材質によって、適宜選択することができ、スパッタエッチング、プラズマエッチング等を挙げることができる。たとえば、ＩＣＰプラズマ等の高密度プラズマを用いる場合には、まず、エッチングガスとして、ハロゲンを含むエッチングガスを用いて、上部電極層４０ａをドライエッチングする。ハロゲンを含むエッチングガスとしては、たとえば塩素と酸素の混合ガスを挙げることができる。その後、強誘電体層３０ａが露出する前に、エッチングガスを、フッ素を含むエッチングガスに切り替えて、残りの上部電極層４０ａと強誘電体層３０ａとをエッチングする。フッ素を含むエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８などのフロンガスを挙げることができる。エッチングガスはアルゴンなどの不活性ガスを含むことができる。また、上部電極層４０ａをエッチングし、その後マスク層Ｍ１を除去し、エッチングされた上部電極層４０ａをマスクとして、強誘電体層３０ａをパターニングしてもよい。
【００２８】
以上の工程により、下部電極２０、強誘電体膜３０および上部電極４０の積層構造が形成される。
【００２９】
（４）次に、強誘電体層３０の表面にフッ素を付着させる（以下、「フッ素処理」ともいう）。具体的には、図４に示すように、下部電極２０、強誘電体膜３０および上部電極４０が積層された基板１０をフッ素プラズマ雰囲気５０中に曝す。本工程では、プラズマを発生させることができる装置であれば、特に制限はない。たとえば、上部電極層４０ａや強誘電体層３０ａのエッチングに使用したプラズマエッチング装置をそのまま用いることができる。フッ素プラズマを発生させる方法としては、平行平板型リアクタまたはＩＣＰ、ＥＣＲもしくはマイクロ波などの各種の方式を用いることができる。フッ素プラズマの原料ガスとしては、ＣＦ４、Ｃ２Ｆ６、Ｃ４F８などのＣＦ系ガス、ＳＦ６およびＮＦ３を用いることができる。原料ガスの中には、アルゴンガスなどの不活性ガスや酸素ガスなどが含まれていてもよい。また、原料ガスとして、カーボンの割合が多いＣ２Ｆ６、Ｃ４F８などを用いる場合、カーボンのデポ物が形成されるため、後述の熱処理前に、デポ物を除去するため、純水などによるリンス工程を設けることが好ましい。
【００３０】
また、プラズマを発生させる方式としては、ＩＣＰなどの高密度プラズマを発生できる方法を適用することが好ましい。高密度プラズマを用いる場合、低圧力であってもプラズマを発生させることができるため、ラジカルの発生を抑制でき、下地層に酸化シリコン層などが設けられている場合であっても、下地層に与えるダメージを少なくすることができる。
【００３１】
フッ素処理としては、上述したフッ素プラズマ雰囲気に曝す他、フッ素含有の薬液の塗布、薬液に浸す、もしくは薬液による洗浄などの方法を用いることができる。
【００３２】
（５）次に、結晶回復のための熱処理を行う。この熱処理は、パターニング工程などのダメージにより崩れてしまった強誘電体膜３０の結晶構造を回復させ、電気特性を回復することを目的として行われる。熱処理は、ＦＡ（ファーネス）を用いてゆっくり加熱を行ってもよいし、ラピッドサーマルアニール法を用いて急速加熱を行ってもよい。この熱処理は、酸素雰囲気下で行われることが好ましい。
【００３３】
熱処理は、フッ素処理を終えた後、できるだけ早い段階で処理を行うことが望ましい。これは時間がたつにつれ付着させたフッ素が失われてしまい、結晶回復を有利に進めるという効果が低減してしまうためである。さらに、アッシングやコロージョン対策のための酸素プラズマ処理をフッ素処理後に行うと、同様に付着させたフッ素が失われてしまうことがある。そのため、これらの酸素プラズマを用いる処理は、工程（４）の前に行われていることが好ましい。
【００３４】
以上の工程により、本実施の形態にかかる強誘電体キャパシタを形成することができる。本実施の形態にかかる強誘電体キャパシタの形成方法によれば、結晶回復のための熱処理により強誘電体膜の結晶構造を良好に回復でき、電気特性の向上した強誘電体キャパシタを形成することができる。強誘電体膜３０の表面にフッ素を付着させることで、結晶回復を有利に進めることができる理由は、次のように考察される。なお、以下の考察では、強誘電体膜３０として、ＰＺＴを用いた場合について説明する。フッ素は、露出面に付着後ダメージを受けて結晶構造が崩れている強誘電体膜３０に拡散する。フッ素は酸素とイオン半径が似ているために、酸素と置き換わることができる。すなわち、強誘電体膜は３０は、たとえば、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ３−ＸＦＸ（０＜Ｘ＜３）となっていると考えられる。このように、フッ素が酸素に置き換わることで、ドナーとして働き、欠損した鉛の電荷を補填する。よって、結晶構造の回復を促進することができるのである。その結果、本実施の形態にかかる形成方法によれば、電気特性の良い強誘電体キャパシタを形成することができる。
【００３５】
（変形例）
また、本実施の形態にかかる強誘電体キャパシタの形成方法の変形例について、図５を参照しつつ説明する。図５は、変形例にかかる強誘電体キャパシタの形成方法を模式的に示す断面図である。変形例は、上述の実施の形態と比して、強誘電体膜３０のパターンが異なる例である。
【００３６】
変形例では、まず、上述の工程（１）、（２）と同様に、基体１０の上に下部電極層２０ａ、強誘電体層３０ａおよび上部電極層４０ａを形成し、上部電極層４０ａの上に、所定のパターンのマスク層Ｍ１を形成する。
【００３７】
次に、図５に示すように、上部電極層４０ａおよび強誘電体層３０ａの上部をドライエッチングすることによりパターニングする。強誘電体層３０ａのエッチングは、上部電極層４０ａと強誘電体層３０ａの界面が露出した直後に止めることが好ましい。直後とは、たとえば上部電極の膜厚／上部電極のドライエッチング速度の変化が算出される時や、ドライエッチング中のプラズマ発光スペクトルの強度をモニタし、上部電極層がなくなり強誘電体層が露出することにより引き起こされるスペクトル強度の変化が観察される時である。また、ウェハーの面内均一性も考慮し、１０％程度のオーバーエッチングを加えて、強誘電体層３０ａのエッチングを止めても良い。
【００３８】
ついで、上述の実施の形態の工程（４）および（５）と同様に、フッ素処理および結晶回復のための熱処理を施す。以上の工程により、本変形例にかかる強誘電体キャパシタを形成することができる。
【００３９】
本変形例によれば、強誘電体層３０にフッ素を付着させることができる面が増加するため、結晶回復をより有利に促進することができる。その結果、電気特性のよい強誘電体キャパシタを提供することができる。
【００４０】
２．実験例
以下、本実施の形態にかかる強誘電体キャパシタの実験例について説明する。
【００４１】
２．１．第１の実験
第１の実験例では、下部電極２０、強誘電体膜３０および上部電極４０が積層された積層体を形成し、これに、フッ素プラズマ処理を行った強誘電体キャパシタ１と、塩素プラズマ処理を行った強誘電体キャパシタ２と、処理を行わなかった強誘電体キャパシタ３とを形成した。その後、ヒステリシス特性を測定し分極値を求めた。図６には、強誘電体キャパシタ１〜３のヒステリシス曲線を示し、図７には、分極値の測定結果を示す。
【００４２】
まず、強誘電体キャパシタ１〜３の形成方法について説明する。なお、以下の説明では強誘電体キャパシタ１の形成方法について説明した後、強誘電体キャパシタ２、３については、強誘電体キャパシタ１と異なる点についてのみ説明する。
【００４３】
（ａ）積層体の形成
基体の上に下部電極層２０ａとして、膜厚が４０ｎｍのＴｉＯ２層と膜厚が２００ｎｍのＰｔ層の積層体をスパッタ法により形成した。ついで、下部電極層２０ａの上に、強誘電体層３０ａとして、膜厚が、１５０ｎｍのＰＺＴＮ膜をスピンコート法により成膜、熱処理して形成した。ついで、強誘電体層３０ａの上に上部電極層４０ａとして、膜厚が２００ｎｍのＰｔ層をスパッタ法により形成した。ついで、マスク層Ｍ１として、レジスト層を形成し公知の方法でパターニングを行った。
【００４４】
その後、マスク層Ｍ１をマスクとして、上部電極層４０ａと強誘電体層３０ａをエッチングした。上部電極層４０ａのエッチングには、たとえばＩＣＰなどの高密度プラズマドライエッチング装置を使用し、塩素ガスとアルゴンガスの混合ガスを用いて１．０Ｐａ以下の低圧力で行うことができる。また、強誘電体層３０ａのエッチングでは、同様の装置を使用し、ＣＦ４などのフロン系のガスとアルゴンガスの混合ガスにより行うことができる。また、この後、マスク層Ｍ１を除去するために酸素プラズマでアッシングを行いレジストマスクを除去した。これにより、強誘電体キャパシタの基本構成である積層体が形成された。
【００４５】
（ｂ）フッ素付着処理
次に、形成された積層体の強誘電体膜の表面にフッ素を付着させた。具体的には、積層体が形成された基板をフッ素プラズマ雰囲気中に６０秒間曝した。フッ素ブラズマの発生条件は、原料ガスとして、たとえばＣＦ４ガスを１００ｓｃｃｍ、圧力は、１、０Ｐａ、また、ソースにかけるパワーは、９００Ｗであり、バイアスパワーは０Ｗであった。特にバイアス側にパワーをかけると下地のエッチングが進んでしまうため好ましくない。
【００４６】
（ｃ）結晶回復の熱処理
次に、結晶回復の熱処理として、酸素雰囲気で、７２５℃で５分間の熱処理を行った。
【００４７】
以上の工程（ａ）〜（ｃ）により、強誘電体キャパシタ１が形成された。
【００４８】
強誘電体キャパシタ２の形成では、強誘電体キャパシタ１と比して、工程（ｂ）が異なる。サンプル２では、工程（ｂ）として、塩素プラズマ雰囲気に基板を曝した。条件は塩素ガスを１００ｓｃｃｍ、圧力は、１、０Ｐａ、また、ソースにかけるパワーは、９００Ｗであった。また、強誘電体キャパシタ３の形成では、工程（ｂ）を行うことなく、強誘電体キャパシタを形成した。
【００４９】
図６から明らかなように、強誘電体キャパシタ１は、強誘電体キャパシタ２、３と比して角形性が向上していることがわかる。また、図７にも示されるように、強誘電体キャパシタ１は、強誘電体キャパシタ２、３と比して、分極値も大きくなっていることがわかる。その結果、フッ素の付着処理を行うことで、特性の良好な強誘電体キャパシタを形成できることが確認された。
【００５０】
２．２．第２の実験
次に、第２の実験について説明する。第２の実験では、工程（ｂ）を終えた後、工程（ｃ）を行うまで酸素プラズマによりアッシングの有無や、工程（ｃ）の熱処理の温度を様々に変更して各種サンプルを形成した。具体的には、表１に示す通りである。また、工程（ａ）および工程（ｂ）（ｃ）のうち表１に示されていない事項は、第１の実験と同様に行った。
【００５１】
【表１】
2006313833.tif 000003
【００５２】
図８は、強誘電体キャパシタ２１〜２３のヒステリシスを示す。
【００５３】
図８から分かるように、ヒステリシスの角型性およびＰｒの値は工程（ｂ）を行うと向上するが、工程（ｂ）の後に酸素プラズマによるアッシングを入れるとその効果がなくなる事がわかる。これは、酸素プラズマにより強誘電体膜３０に付着したフッ素が除去されるためと考えられる。したがって、酸素プラズマのアッシングを行う場合は、工程（ｂ）の前に行うことが好ましいことが確認された。
【００５４】
また、図９には、強誘電体キャパシタ２４〜２７の残留分極を比較して示す図である。強誘電体キャパシタ２４と２５、強誘電体キャパシタ２６と２７が異なる熱処理の温度にも関わらずほぼ同じ特性を示していることがわかる。このことより、工程（ｂ）の処理を行うことで、同様の特性の強誘電体キャパシタを得たいときには、より低温の処理でも十分な特性が得られることが分かった。つまり、プロセスの低温化を図ることもできることとなる。
【００５５】
３．  電子デバイス
次に、本実施形態にかかる強誘電体キャパシタを含む電子デバイスについて説明する。
【００５６】
なお、電子デバイスとしては、強誘電体メモリ、圧電素子、インクジェットプリンタのインクジェット式記憶ヘッド等を挙げることができる。
【００５７】
３．１  強誘電体メモリ
次に、本実施の形態にかかる強誘電体キャパシタを含む強誘電体メモリについて説明する。
【００５８】
図１０（Ａ）および図１０（Ｂ）は、上記実施形態の製造方法により得られる強誘電体キャパシタを用いた強誘電体メモリ１０００を模式的に示す図である。なお、図１０（Ａ）は、強誘電体メモリ１０００の平面的形状を示すものであり、図１０（Ｂ）は、図１０（Ａ）におけるＩ−Ｉ断面を示すものである。
【００５９】
強誘電体メモリ装置１０００は、図１０（Ａ）に示すように、メモリセルアレイ２００と、周辺回路部３００とを有する。そして、メモリセルアレイ２００と周辺回路部３００とは、異なる層に形成されている。また、周辺回路部３００は、メモリセルアレイ２００に対して半導体基板４００上の異なる領域に配置されている。なお、周辺回路部３００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファを挙げることができる。
【００６０】
メモリセルアレイ２００は、行選択のための下部電極２１０（ワード線）と、列選択のための上部電極２２０（ビット線）とが交叉するように配列されている。また、下部電極２１０および上部電極２２０は、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極２１０がビット線、上部電極２２０がワード線となるように形成することができる。
【００６１】
そして、図１０（Ｂ）に示すように、下部電極２１０と上部電極２２０との間には、強誘電体膜２１５が配置されている。メモリセルアレイ２００では、この下部電極２１０と上部電極２２０との交叉する領域において、強誘電体キャパシタ２３０として機能するメモリセルが構成されている。強誘電体キャパシタ２３０として、本実施の形態にかかる強誘電体キャパシタが適用されている。
【００６２】
さらに、強誘電体メモリ装置１０００は、下部電極２１０、強誘電体膜２１５、および上部電極２２０を覆うように、第２の層間絶縁膜４３０が形成されている。さらに、配線層４５０、４６０を覆うように第２の層間絶縁膜４３０の上に絶縁性の保護層４４０が形成されている。
【００６３】
周辺回路部３００は、図１０（Ａ）に示すように、前記メモリセルアレイ２００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、たとえば、下部電極２１０を選択的に制御するための第１の駆動回路３１０と、上部電極２２０を選択的に制御するための第２の駆動回路３２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。
【００６４】
また、周辺回路部３００は、図１０（Ｂ）に示すように、半導体基板４００上に形成されたＭＯＳトランジスタ３３０を含む。ＭＯＳトランジスタ３３０は、ゲート絶縁膜３３２、ゲート電極３３４、およびソース／ドレイン領域３３６を有する。各ＭＯＳトランジスタ３３０間は、素子分離領域４１０によって分離されている。このＭＯＳトランジスタ３３０が形成された半導体基板４００上には、第１の層間絶縁膜４２０が形成されている。そして、周辺回路部３００とメモリセルアレイ２００とは、配線層５１によって電気的に接続されている。
【００６５】
図１１には、他の強誘電体メモリの例として１Ｔ１Ｃ型強誘電体メモリ装置５００の構造図を示す。図１２は、強誘電体メモリ５００の等価回路図である。
【００６６】
強誘電体メモリ５００は、図１１に示すように、下部電極５０１、プレート線に接続される上部電極５０２、強誘電体膜５０３からなるキャパシタ５０４(１Ｃ)と、ソース／ドレイン電極の一方がデータ線５０５に接続され、ワード線に接続されるゲート電極５０６を有するスイッチ用のトランジスタ素子５０７(１Ｔ)からなるＤＲＡＭに良く似た構造のメモリ素子である。１Ｔ１Ｃ型のメモリは、書き込みおよび読み出しが１００ｎｓ以下と高速で行うことができ、かつ書き込んだデータは不揮発であるため、ＳＲＡＭの置き換え等に有望である。
【００６７】
本実施形態の強誘電体メモリによれば、上記実施形態の電気特性のよい強誘電体キャパシタ５０４を用いて構成されているため、性能が向上した強誘電体メモリ装置を提供することができる。また、低温で強誘電体膜５０３を結晶化することができ、ＭＯＳトランジスタなどの半導体素子との混載を実現することができる。本実施形態の強誘電体メモリ装置は、上述したものに限定されず、２Ｔ２Ｃ型強誘電体メモリ装置などにも適用できる
３．２  圧電素子
次に、本実施の形態にかかる強誘電体キャパシタを圧電素子として適用した例について説明する。つまり、強誘電体膜を圧電体膜として用いた例である。
【００６８】
図１３は、本実施の形態にかかる圧電素子１を示す断面図である。この圧電素子１は、基板２と、基板２の上に形成された下部電極３と、下部電極３の上に形成された圧電体膜（強誘電体膜）４と、圧電体膜４の上に形成された上部電極５と、を含んでいる。
【００６９】
基板２は、たとえばシリコン基板を用いることができる。本実施形態において、基板２には、（１１０）配向の単結晶シリコン基板を用いている。なお、基板２としては、（１００）配向の単結晶シリコン基板または（１１１）配向の単結晶シリコン基板なども用いることができる。また、基板２としては、シリコン基板の表面に、熱酸化膜または自然酸化膜などのアモルファスの酸化シリコン膜を形成したものも用いることができる。
【００７０】
下部電極３は、圧電体膜４に電圧を印加するための一方の電極である。下部電極３は、たとえば、圧電体膜４と同じ平面形状に形成されることができる。下部電極３の膜厚は、たとえば１００ｎｍ〜２００ｎｍ程度に形成されている。圧電体膜４は、ペロブスカイト型構造を有する膜である。下部電極３および上部電極５は、たとえばスパッタ法あるいは真空蒸着法などによって形成することができる。下部電極３および上部電極５は、たとえばＰｔ（白金）からなる。なお、下部電極３および上部電極５の材料は、Ｐｔに限定されることなく、たとえば、Ｉｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、Ｔｉ（チタン）、または、ＳｒＲｕＯ３などを用いることができる。
【００７１】
本実施形態によれば、圧電特性の良好な圧電素子を提供することができる。本実施の形態の圧電素子は、インクジェットプリンタのインクジェット式記憶ヘッドに好適に用いることができる。
【００７２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００７３】
【図１】本実施の形態にかかる強誘電体キャパシタの形成工程を模式的に示す図。
【図２】本実施の形態にかかる強誘電体キャパシタの形成工程を模式的に示す図。
【図３】本実施の形態にかかる強誘電体キャパシタの形成工程を模式的に示す図。
【図４】本実施の形態にかかる強誘電体キャパシタの形成工程を模式的に示す図。
【図５】本変形例にかかる強誘電体キャパシタの形成工程を模式的に示す図。
【図６】第１の実験の測定結果を示す図。
【図７】第１の実験の測定結果を示す図。
【図８】第２の実験の測定結果を示す図。
【図９】第２の実験の測定結果を示す図。
【図１０】本実施の形態にかかる強誘電体メモリを説明する図。
【図１１】本実施の形態にかかる強誘電体メモリを説明する図。
【図１２】本実施の形態にかかる強誘電体メモリを説明する図。
【図１３】本実施の形態にかかる圧電素子を説明する図。
【符号の説明】
【００７４】
１０…基体、  ２０…下部電極、  ３０…強誘電体膜、  ４０…上部電極、  ５０…フッ素プラズマ雰囲気、  Ｍ１…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図７】
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【図８】
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【図９】
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