(57)【要約】      （修正有）【課題】工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制する事が可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】ゲート電極１４下には絶縁膜８が必ず残るようにして、第１半導体層５および第２半導体層６の端部の一部を露出させる露出面９を絶縁膜８および犠牲酸化膜４に形成し、露出面９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、半導体基板１と第２半導体層６との間に空洞部１０を形成し、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する。【選択図】図７
2006339580.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の側壁の一部に形成されたサイドウォールと、
前記サイドウォールにかかるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の長手方向の両端部に形成された第１のサイドウォールと、
前記半導体層の短手方向の両端部の一部に形成された第２のサイドウォールと、
前記第２のサイドウォールにかかるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
前記サイドウォールは、前記半導体層の端部の肩を覆うように配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層の側壁の一部を覆うように配置され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体から露出された側壁を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体にかかるように配置されたゲート電極を前記第２半導体層上に形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングすることにより、前記第１半導体層の一部を露出させる露出部を形成するとともに、前記半導体層の側壁の一部に形成されたサイドウォールを形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記サイドウォールにかかるように配置されたゲート電極を前記第２半導体層上に形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
ここで、ＳＯＩトランジスタをＳＯＩ層に形成した場合、素子分離を行うためにメサ分離法を用いる方法がある。このメサ分離法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。ただし、メサ分離法にて素子分離を行うと、分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタのチャネルとなる反転層が形成される。このため、ＳＯＩ層に形成されたＭＯＳトランジスタのＶｇ−Ｉｄ特性において、ゲート電圧が比較的低い場合においても、ソース／ドレイン領域にリーク電流が流れ、電流の立ち上がり特性に異常が見られることがある。
【０００５】
また、特許文献３には、メサ分離法にて素子分離を行った時に、メサ分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にＳｉＯ2からなるサイドウォールを形成する方法が開示されている。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開平８−３３５７０２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００７】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための支持体を形成したり、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、メサ分離法にて素子分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタが形成されることを防止するために、メサ分離端にＳｉＯ2からなるサイドウォールを形成すると、工程数の増大を招くという問題があった。
【０００８】
そこで、本発明の目的は、工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層の側壁の一部に形成されたサイドウォールと、前記サイドウォールにかかるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１０】
これにより、半導体層下に埋め込まれた埋め込み絶縁層にて半導体基板と半導体層とを絶縁することが可能となるとともに、半導体層をメサ状に分離した場合においても、ゲート電極下の半導体層の側壁をサイドウォールにて覆うことができる。このため、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタを形成することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタを安定して動作させることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層の長手方向の両端部に形成された第１のサイドウォールと、前記半導体層の短手方向の両端部の一部に形成された第２のサイドウォールと、前記第２のサイドウォールにかかるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１２】
これにより、半導体基板と半導体層との間に埋め込み絶縁層を埋め込むために、選択比の違いを利用して下層の半導体層を除去する場合においても、下層の半導体層を長手方向からエッチングすることができる。このため、下層の半導体層を除去できる面積を拡大することを可能としつつ、ゲート電極下の半導体層の側壁をサイドウォールにて覆うことができ、埋め込み絶縁層上に形成可能な半導体層の面積を拡大しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記サイドウォールは、前記半導体層の端部の肩を覆うように配置されていることを特徴とする。
これにより、半導体層をメサ状に分離した場合においても、ゲート電極下の半導体層の側壁およびコーナー部をサイドウォールにて覆うことができる。このため、メサ分離された半導体層の側面およびコーナー部に寄生トランジスタが形成されることを防止することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを低減することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層の側壁の一部を覆うように配置され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体から露出された側壁を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体にかかるように配置されたゲート電極を前記第２半導体層上に形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体層上に第２半導体層が積層された場合においても、支持体から露出された側壁を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層をメサ状に分離することが可能となるとともに、第２半導体層下の第１半導体層が除去された場合においても、ゲート電極下の第２半導体層の側壁を支持体で覆うことを可能としつつ、第２半導体層を半導体基板上で支持することができる。このため、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の第２半導体層にトランジスタを形成することが可能となるとともに、第２半導体層の品質を損なうことなく、第２半導体層を埋め込み絶縁層上に配置することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層をメサ状に分離した場合においても、工程数の増大を抑制しつつ、寄生トランジスタによる電流リークを抑制することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタを安定して動作させることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記第１半導体層の一部を露出させる露出部を形成するとともに、前記半導体層の側壁の一部に形成されたサイドウォールを形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記サイドウォールにかかるように配置されたゲート電極を前記第２半導体層上に形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１７】
これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、絶縁膜をパターニングすることにより、前記第１半導体層の一部を露出させる露出部を形成するとともに、ゲート電極下の配置された第２半導体層の側壁にサイドウォールを形成することが可能となり、第２半導体層下の第１半導体層が除去された場合においても、ゲート電極下の第２半導体層の側壁をサイドウォールで覆うことを可能としつつ、第２半導体層を半導体基板上で支持することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層をメサ状に分離した場合においても、工程数の増大を抑制しつつ、寄生トランジスタによる電流リークを抑制することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタを安定して動作させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図７（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図７（ｂ）は、図１（ａ）〜図７（ａ）のＡ１−Ａ１´〜Ａ７−Ａ７´線でそれぞれ切断した断面図、図１（ｃ）〜図７（ｃ）は、図１（ａ）〜図７（ａ）のＢ１−Ｂ１´〜Ｂ７−Ｂ７´線でそれぞれ切断した断面図である。
【００１９】
図１において、例えば、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて熱酸化膜２をパターニングすることにより、半導体基板１の表面の一部を露出させる開口部２ａを形成する。そして、熱酸化膜２をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上に順次選択的に形成する。ここで、熱酸化膜２上には、第１半導体層５および第２半導体層６はエピタキシャル成長しないので、熱酸化膜２を形成してから第１半導体層５および第２半導体層６のエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１に選択的に形成することができる。
【００２０】
なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチングレートが大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６してＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間の選択比を確保することができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２１】
ここで、熱酸化膜２をマスクとした選択エピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６の結晶品質を劣化させることなく、第１半導体層５および第２半導体層６をメサ状に形成することができ、第１半導体層５および第２半導体層６を周囲の半導体層と完全に孤立させることができる。なお、酸化膜２の膜厚は、第１半導体層５の膜厚よりも厚くすることが好ましい。これにより、第１半導体層５上に第２半導体層６を成膜させた場合においても、第２半導体層６が第１半導体層５の側壁に形成されることを防止することができる。
【００２２】
次に、図２に示すように、第１半導体層５および第２半導体層６が半導体基板１上に選択的に形成されると、半導体基板１および第２半導体層６の熱酸化により半導体基板１および第２半導体層６の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、第２半導体層６が覆われるようにして犠牲酸化膜４上に絶縁膜８を形成する。なお、絶縁膜８としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００２３】
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜８および犠牲酸化膜４をパターニングすることにより、第１半導体層５および第２半導体層６の端部の一部を露出させる露出面９を絶縁膜８および犠牲酸化膜４に形成する。なお、第１半導体層５および第２半導体層６の端部の一部を露出させる場合、第１半導体層５および第２半導体層６の端部の残りの一部は絶縁膜８で覆われたままにする。ここで、第１半導体層５および第２半導体層６の端部の一部が絶縁膜８で覆われたままにする場合、図７のゲート電極１４下には絶縁膜８が必ず残るようにすることができる。また、ゲート電極１４下の絶縁膜８の幅はゲート電極１４の幅より大きくすることが好ましく、ゲート電極１４下の絶縁膜８の長さは、第２半導体層６の膜厚の２倍以上あることが好ましい。
【００２４】
また、第１半導体層５および第２半導体層６の端部の一部が絶縁膜８で覆われたままにする場合、第１半導体層５および第２半導体層６の長手方向の両端部に絶縁膜８を残すとともに、第１半導体層５および第２半導体層６の短手方向の中央部に絶縁膜８を残すようにすることができる。
次に、図４に示すように、露出面９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
【００２５】
ここで、第１半導体層５の端部の一部を露出させる露出面９を絶縁膜８に形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、第１半導体層５の端部の残りの一部は絶縁膜８で覆われたままにすることにより、第１半導体層５が除去された場合においても、第２半導体層６を絶縁膜８にて半導体基板１上で支持することが可能となる。
【００２６】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。また、第１半導体層５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２７】
また、第１半導体層５をエッチング除去する前に、陽極酸化などの方法により第１半導体層５を多孔質化するようにしてもよいし、第１半導体層５にイオン注入を行うことにより、第１半導体層５をアモルファス化するようにしてもよい。これにより、第１半導体層５のエッチングレートを増大させることが可能となり、第１半導体層５のエッチング面積を拡大することができる。
【００２８】
次に、図５に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成するとともに、第２半導体層６の周囲に素子分離絶縁膜１２を形成する。なお、半導体基板１および第２半導体層６の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第２半導体層６の側壁も熱酸化される。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層６との境界における界面準位を減らすことができる。また、埋め込み絶縁層６は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００２９】
また、図５の方法では、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、化学気相成長法にて半導体基板１と第２半導体層６との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層６との間の空洞部１０を絶縁膜で埋め込むようにしてもよい。これにより、第２半導体層６の膜減りを防止しつつ、半導体基板１と第２半導体層６との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層６の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層６の裏面側の寄生容量を低減させることができる。
【００３０】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１０として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３１】
次に、図６に示すように、異方性エッチングなどの方法にて第２半導体層６の表面の絶縁膜８および犠牲酸化膜４を除去することにより、図７のゲート電極１４下の第２半導体層６の側壁に絶縁膜８が残るようにして、第２半導体層６の表面を露出させる。なお、ゲート電極１４下の第２半導体層６の両端部をレジストで覆ってから、絶縁膜８および犠牲酸化膜４のエッチングを行うことにより、ゲート電極１４下の第２半導体層６の端部の肩が絶縁膜８にて覆われたままにするようにしてもよい。
【００３２】
次に、図７に示すように、第２半導体層６の表面の熱酸化を行うことにより、第２半導体層６の表面にゲート絶縁膜１３を形成する。そして、ゲート絶縁膜１３が形成された第２半導体層６上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６上にゲート電極１４を形成する。そして、ゲート電極１４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、ゲート電極１４の側方にそれぞれ配置されたソース／ドレイン層を第２半導体層６に形成することができる。
【００３３】
これにより、第２半導体層６下に埋め込まれた埋め込み絶縁層１１にて半導体基板１と第２半導体層６とを絶縁することが可能となるとともに、第２半導体層６をメサ状に分離した場合においても、ゲート電極１４下の第２半導体層６の側壁を絶縁膜８にて覆うことができる。このため、メサ分離された第２半導体層６の側面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の第２半導体層６にトランジスタを形成することができ、埋め込み絶縁層１１上に形成された第２半導体層６の素子分離を安定して行うことが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層６上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタを安定して動作させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３５】
１  半導体基板、２  熱酸化膜、２ａ  開口部、４  犠牲酸化膜、５  第１半導体層、６  第２半導体層、８  絶縁膜、９  露出面、１０  空洞部、１１  埋め込み絶縁層、１２  素子分離絶縁膜、１３  ゲート絶縁膜、１４  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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