(57)【要約】【課題】  ゲート電極および不純物拡散層にシリサイド膜が形成された半導体装置において、不純物拡散層のシリサイド膜の異常成長や凝集を抑える。【解決手段】  半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成され、ゲート電極１３２を含む半導体素子と、ゲート長方向の断面において、シリコン基板１０２の半導体素子が形成された領域の両側方に形成された不純物拡散層１２１（または１２２）と、不純物拡散層１２１（または１２２）表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜１３０と、ゲート電極１３２の少なくとも表面に形成され、第１の金属のシリサイド化合物よりシリサイド化の温度が低い第２の金属のシリサイド化合物により構成された第２のシリサイド膜１３１と、を含む。【選択図】  図１
2006313784.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、ゲート電極を含む半導体素子と、
ゲート長方向の断面において、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、
前記不純物拡散層表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜と、
前記ゲート電極の少なくとも表面に形成され、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜と、
を含み、
前記第２の金属のシリサイド化合物は、前記第１の金属のシリサイド化合物よりもシリサイド化の温度が低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属および前記第２の金属の組み合わせは、この順に、ニッケルおよびパラジウム、コバルトおよびパラジウム、またはコバルトおよびニッケルであることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、ゲート電極を含む半導体素子と、
ゲート長方向の断面において、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、
前記不純物拡散層表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜と、
前記ゲート電極の少なくとも表面に形成され、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜と、
を含み、
前記第１の金属および前記第２の金属の組み合わせは、この順に、ニッケルおよびパラジウム、コバルトおよびパラジウム、またはコバルトおよびニッケルであることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記ゲート電極は、全体が前記第２のシリサイド膜により構成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記半導体素子は、前記半導体基板と前記ゲート電極との間に形成されたゲート絶縁膜をさらに含み、
前記ゲート絶縁膜は、ＨｆまたはＺｒを含み、前記ゲート電極に接して設けられた膜を含むことを特徴とする半導体装置。
【請求項６】
半導体基板上に形成され、多結晶シリコンにより構成されたゲート電極を含む半導体素子と、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、を含む構造体を準備する工程と、
前記不純物拡散層表面に、第１の金属のシリサイド化合物により構成された第１のシリサイド膜を形成する工程と、
前記ゲート電極の前記多結晶シリコンの少なくとも表面に、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜を形成する工程と、
を含み、
前記第２のシリサイド膜を形成する工程において、前記第１のシリサイド膜を形成する工程よりも低い温度条件で前記第２のシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１のシリサイド膜を形成する工程は、
前記半導体基板上全面に、前記不純物拡散層に接するように、前記第１の金属の膜を形成する工程と、
第１の温度条件で加熱処理を行うことにより、前記不純物拡散層の表面をシリサイド化する工程と、を含み、
前記第２のシリサイド膜を形成する工程は、
前記半導体基板上全面に、前記ゲート絶縁膜の前記多結晶シリコンに接するように、前記第２の金属の膜を形成する工程と、
前記第１の温度条件よりも低い第２の温度条件で加熱処理を行うことにより、前記多結晶シリコンの少なくとも表面をシリサイド化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第２のシリサイド膜を形成する工程において、前記第２の温度条件は、前記第１の金属のシリサイド化合物のシリサイド化の温度よりも低い温度条件であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８いずれかに記載の半導体装置の製造方法において、
前記第２のシリサイド膜を形成する工程において、前記多結晶シリコン全体を前記第２のシリサイド膜に変化させることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９いずれかに記載の半導体装置の製造方法において、
前記第１のシリサイド膜を形成する工程の前に、前記ゲート電極の表面に、保護膜を形成する工程と、
前記第１のシリサイド膜を形成する工程の後、前記第２のシリサイド膜を形成する工程の前に、前記保護膜を除去して前記ゲート電極の前記多結晶シリコンを露出させる工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第２のシリサイド膜を形成する工程の前に、
前記保護膜を埋め込むように、前記半導体基板全面に層間絶縁膜を形成する工程をさらに含み、
前記多結晶シリコンを露出させる工程は、前記層間絶縁膜とともに前記保護膜を平坦化除去して、前記ゲート電極の前記多結晶シリコンを露出させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極および不純物拡散層にシリサイド膜が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
多結晶シリコンにより構成されたトランジスタのゲート電極表面やトランジスタのソース領域およびドレイン領域となる不純物拡散層表面をシリサイド化することにより、これらの領域の低抵抗化をはかる技術が知られている。トランジスタを低抵抗化することにより、トランジスタの動作を高速化することができる。
【０００３】
従来、シリサイド化は、トランジスタのゲート絶縁膜、ゲート電極、側壁絶縁膜、および不純物拡散層を形成した後に、ゲート電極の多結晶シリコン（ポリシリコン）上および不純物拡散層上に金属層を形成し、熱処理を行うことにより、ゲート電極表面および不純物拡散層表面に同時にシリサイド膜を形成するという手順で行われていた。
【０００４】
しかし、ゲート電極のシリサイド化と不純物拡散層のシリサイド化とに適切な条件が異なり、これらを同時に形成しようとすると、たとえば不純物拡散層に結晶欠陥や異常成長が生じるという問題があった。
【０００５】
特許文献１には、以下の半導体装置の製造方法が開示されている。第１回目のシリサイド工程で、拡散層上シリサイド膜と、ゲート上のダミーシリサイド膜とを形成する。第１の層間絶縁膜を堆積した後、ＣＭＰにより、ダミーシリサイド膜を除去して、第１の層間絶縁膜とポリシリコン電極とをともに平坦化する。その後、Ｃｏ膜を堆積して、熱処理を行って、ポリシリコン電極の上部をシリサイド化してなるゲートシリサイド膜を形成する。これにより、不純物拡散層上のシリサイド膜と、ゲート上部のシリサイド膜とを異なる条件で形成することができ、ゲート上部シリサイド膜と拡散層上シリサイド膜との特性をともに適正に調整することが容易になると記載されている。
【特許文献１】特開２００４−２７３５５６号公報
【非特許文献１】草野、「半導体大事典」、工業調査会、１９９９年１２月２０日、Ｐ５２１
【非特許文献２】佐野、第５２回応用物理学関係連合講演会、講演予稿集（２００５春）、Ｐ９５８
【非特許文献３】S. S .Lau et al, Interactins in the Co/Si thin-film system. I. Kinetics, J. appl. Phys. 49(7), July 1978, pp4005-4010
【非特許文献４】C.Hobbs et al，"Fermi Level Pinning at the PolySi/Metal Oxide Interface"，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載の方法では、ゲート上部シリサイド膜を形成する際に、高温で加熱処理が行われるため、不純物拡散層に形成されたシリサイド膜が異常成長したり、グレインが分割する凝集が生じたりするという課題があった。これにより、不純物拡散層が高抵抗となったり、接合リークが増大するという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板と、
前記半導体基板上に形成され、ゲート電極を含む半導体素子と、
ゲート長方向の断面において、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、
前記不純物拡散層表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜と、
前記ゲート電極の少なくとも表面に形成され、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜と、
を含み、
前記第２の金属のシリサイド化合物は、前記第１の金属のシリサイド化合物よりもシリサイド化の温度が低いことを特徴とする半導体装置が提供される。
【０００８】
ここで、前記第１の金属および前記第２の金属の組み合わせは、この順に、ニッケルおよびパラジウム、コバルトおよびパラジウム、またはコバルトおよびニッケルとすることができる。コバルトのシリサイド化合物（ＣｏＳｉ２）、ニッケルのシリサイド化合物（ＮｉＳｉ）、パラジウムのシリサイド化合物（Ｐｄ２Ｓｉ）は、この順でシリサイド化の温度が高い（非特許文献１〜３）。第２の金属がニッケルの場合、第２の金属のシリサイド化合物は、ＮｉＳｉを主成分とする構成とすることができる。ただし、この場合でも、第２の金属のシリサイド化合物は、ＮｉＳｉ２を含むことができる。
【０００９】
このように、ゲート電極の第２のシリサイド膜は、第１の金属のシリサイド化合物よりもシリサイド化の温度が低い第２の金属のシリサイド化合物により構成されるため、たとえば不純物拡散層表面に第１のシリサイド膜を形成した後に、これとは別の工程で、第２のシリサイド膜を形成する場合、第２のシリサイド膜を低い温度で形成することができる。そのため、第１のシリサイド膜を形成した後に、ゲート電極の第２のシリサイド膜を形成する際に、第１のシリサイド膜の異常成長や凝集を防ぐことができる。これにより、半導体装置の不純物拡散層の高抵抗化や、接合リークの増大を防ぐことができる。
【００１０】
本発明によれば、
半導体基板と、
前記半導体基板上に形成され、ゲート電極を含む半導体素子と、
ゲート長方向の断面において、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、
前記不純物拡散層表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜と、
前記ゲート電極の少なくとも表面に形成され、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜と、
を含み、
前記第１の金属および前記第２の金属の組み合わせは、この順に、ニッケルおよびパラジウム、コバルトおよびパラジウム、またはコバルトおよびニッケルであることを特徴とする半導体装置が提供される。
【００１１】
このような構成とすると、ゲート電極の第２のシリサイド膜を、第１の金属のシリサイド化合物のシリサイド化の温度よりも低い温度で形成することができる。そのため、第１のシリサイド膜を形成した後に、ゲート電極の第２のシリサイド膜を形成する際に、第１のシリサイド膜の異常成長や凝集を防ぐことができる。これにより、半導体装置の不純物拡散層の高抵抗化や、接合リークの増大を防ぐことができる。
【００１２】
本発明の半導体装置において、前記ゲート電極は、全体が前記第２のシリサイド膜により構成されたものとすることができる。以下、ゲート電極全体が第２のシリサイド膜により構成された状態をフルシリサイド化という。前記半導体素子は、前記半導体基板と前記ゲート電極との間に形成されたゲート絶縁膜をさらに含むことができる。ゲート電極は、前記表面から前記ゲート絶縁膜と接する面にわたって前記第２のシリサイド膜により構成することができる。
【００１３】
本発明の半導体装置によれば、ゲート電極の第２のシリサイド膜は、第１の金属のシリサイド化合物よりもシリサイド化の温度が低い第２の金属のシリサイド化合物により構成されるため、低温で第２の金属によりゲート電極のシリサイド化を行うことができる。そのため、不純物拡散層における第１のシリサイド膜の異常成長等を生じさせることなく、第２のシリサイド膜の膜厚を所望の厚さにすることができる。これにより、不純物拡散層への影響を与えることなく、ゲート電極をフルシリサイド化することもできる。
【００１４】
ゲート電極の材料として多結晶シリコン等の半導体材料を用いた場合、ゲート絶縁膜との界面近傍において、ゲート電極の多結晶シリコン中に空乏層が発生することがある。空乏層が発生すると、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。本発明によれば、ゲート電極がフルシリサイド化され、ゲート電極が半導体を含まない構成とされるので、このような問題も解消される。
【００１５】
本発明の半導体装置において、前記半導体素子は、前記半導体基板と前記ゲート電極との間に形成され、ＨｆまたはＺｒを含み、前記ゲート電極に接して設けられた膜を含むゲート絶縁膜をさらに含むことができる。
【００１６】
ここで、ＨｆまたはＺｒを含む前記膜は、高誘電率膜とすることができる。ゲート絶縁膜として高誘電率膜を用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。これにより、トランジスタの電流駆動能力を向上させたり、ゲートリーク電流を低減することができる。
【００１７】
しかし、最近の研究によれば、ゲート絶縁膜を高誘電率膜で構成するとともにゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献４）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。このようなフェルミレベルピニングは、とくに、ＨｆやＺｒを含む膜を用いた場合、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を有するＰ型ＭＯＳＦＥＴで生じやすい。
【００１８】
そのため、ゲート絶縁膜をＨｆまたはＺｒを含む膜で構成した場合、ゲート電極中のゲート絶縁膜側界面近傍において、多結晶シリコン中に上述したような空乏層が発生しやすくなる。従来、ゲート絶縁膜として高誘電率膜を用いた場合、閾値電圧の上昇および閾値電圧のばらつきが大きくなるという課題が、ゲート絶縁膜としてシリコン酸化膜を用いた場合よりも顕著だった。
【００１９】
しかし、本発明によれば、ゲート電極において、第２のシリサイド膜をフルシリサイド化することができるので、このような空乏層の問題を解決することができる。これにより、トランジスタの電流駆動能力を向上させたり、ゲートリーク電流を低減することができる。ＨｆまたはＺｒを含む前記膜が、高誘電率膜でない場合にも、空乏層の問題を解決する効果が得られ、本発明は当該膜が高誘電率膜でない場合に適用することもできる。
【００２０】
本発明によれば、
半導体基板上に形成され、多結晶シリコンにより構成されたゲート電極を含む半導体素子と、前記半導体基板の前記半導体素子が形成された領域の両側方に形成された不純物拡散層と、を含む構造体を準備する工程と、
前記不純物拡散層表面に、第１の金属のシリサイド化合物により構成された第１のシリサイド膜を形成する工程と、
前記ゲート電極の前記多結晶シリコンの少なくとも表面に、前記第１の金属とは異なる第２の金属のシリサイド化合物により構成された第２のシリサイド膜を形成する工程と、
を含み、
前記第２のシリサイド膜を形成する工程において、前記第１のシリサイド膜を形成する工程よりも低い温度条件で前記第２のシリサイド膜を形成することを特徴とする半導体装置の製造方法が提供される。
【００２１】
このように、ゲート電極の第２のシリサイド膜は、前記第１のシリサイド膜を形成する工程よりも低い温度条件で形成されるため、たとえば不純物拡散層表面に第１のシリサイド膜を形成した後に、これとは別の工程で、第２のシリサイド膜を形成する場合、第２のシリサイド膜を低い温度で形成することができる。そのため、第１のシリサイド膜を形成した後に、ゲート電極の第２のシリサイド膜を形成する際に、第１のシリサイド膜の異常成長や凝集を防ぐことができる。これにより、半導体装置の不純物拡散層の高抵抗化や、接合リークの増大を防ぐことができる。
【００２２】
本発明の製造方法において、
前記第１のシリサイド膜を形成する工程は、
前記半導体基板上全面に、前記不純物拡散層に接するように、前記第１の金属の膜を形成する工程と、
第１の温度条件で加熱処理を行うことにより、前記不純物拡散層の表面をシリサイド化する工程と、を含むことができ、
前記第２のシリサイド膜を形成する工程は、前記半導体基板上全面に、前記ゲート絶縁膜の前記多結晶シリコンに接するように、前記第２の金属の膜を形成する工程と、
前記第１の温度条件よりも低い第２の温度条件で加熱処理を行うことにより、前記多結晶シリコンの少なくとも表面をシリサイド化する工程と、
を含むことができる。
【００２３】
このように、第２のシリサイド膜を形成する工程において、第２の温度条件を低くすることにより、第１のシリサイド膜を形成した後に、ゲート電極の第２のシリサイド膜を形成する際に、第１のシリサイド膜の異常成長や凝集を防ぐことができる。これにより、半導体装置の不純物拡散層の高抵抗化や、接合リークの増大を防ぐことができる。
【００２４】
本発明の半導体装置の製造方法において、前記第２のシリサイド膜を形成する工程において、前記第２の温度条件は、前記第１の金属のシリサイド化合物のシリサイド化の温度よりも低い温度条件とすることができる。
【００２５】
このように、第２の温度条件を第１の金属のシリサイド化合物のシリサイド化の温度よりも低い温度とすることにより、第１のシリサイド膜を形成した後に、ゲート電極の第２のシリサイド膜を形成する際に、第１のシリサイド膜の異常成長や凝集を防ぐことができる。これにより、半導体装置の不純物拡散層の高抵抗化や、接合リークの増大を防ぐことができる。
【発明の効果】
【００２６】
本発明によれば、ゲート電極および不純物拡散層にシリサイド膜が形成された半導体装置において、不純物拡散層のシリサイド膜の異常成長や凝集を抑えることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２８】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである。また、このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
【００２９】
半導体装置１００は、Ｐ型の導電型を有するＰウェル１０２ａおよびＮ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｐウェル１０２ａとＮウェル１０２ｂとを分離する素子分離領域１０４とを含む。Ｐウェル１０２ａおよびＮウェル１０２ｂには、それぞれ、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０が形成されている。シリコン基板１０２には、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０の側方を覆う層間絶縁膜１３４が形成される。
【００３０】
Ｐウェル１０２ａには、一対の不純物拡散層１２１が設けられ、これらの間にチャネル領域が形成されている。チャネル領域上には、ゲート絶縁膜１０６と、ゲート絶縁膜１０６上に設けられたゲート電極１３２と、側壁絶縁膜１１６と、により構成されたゲート（半導体素子）が設けられる。同様に、Ｎウェル１０２ｂにも一対の不純物拡散層１２２が設けられ、これらの間にチャネル領域が形成されている。チャネル領域上には、ゲート絶縁膜１０６と、ゲート絶縁膜１０６上に設けられたゲート電極１３２と、側壁絶縁膜１１６と、により構成されたゲートが設けられる。
【００３１】
不純物拡散層１２１および不純物拡散層１２２の表面には、第１の金属のシリサイド化合物により構成された第１のシリサイド膜１３０が形成されている。本実施の形態において、ゲート電極１３２は、第１の金属のシリサイド化合物よりシリサイド化の温度が低い第２の金属のシリサイド化合物により構成された第２のシリサイド膜１３１により構成される。ここで、第１の金属と第２の金属との組み合わせは、この順に、ニッケルおよびパラジウム、コバルトおよびパラジウム、またはコバルトおよびニッケルとすることができる。コバルトのシリサイド化合物（ＣｏＳｉ２）のシリサイド化の温度は、約５５０℃〜６００℃、ニッケルのシリサイド化合物（ＮｉＳｉ）のシリサイド化の温度は約４００〜５００℃、パラジウムのシリサイド化合物（Ｐｄ２Ｓｉ）のシリサイド化の温度は約３００℃である（非特許文献１〜３）。本実施の形態において、後述するように、不純物拡散層１２１および不純物拡散層１２２上の第１のシリサイド膜１３０を形成した後に、これとは別の工程で、ゲート電極１３２の第２のシリサイド膜１３１を形成する。第２のシリサイド膜１３１は、第１の金属のシリサイド化合物よりシリサイド化の温度が低い第２の金属のシリサイド化合物により構成されるため、第２のシリサイド膜１３１は、第１のシリサイド膜１３０の第１の金属のシリサイド化合物のシリサイド化温度よりも低い温度で形成することができる。そのため、第１のシリサイド膜１３０を形成した後に、ゲート電極１３２の第２のシリサイド膜１３１を形成する際に、第１のシリサイド膜１３０の異常成長や凝集を防ぐことができる。
【００３２】
以下に、図２から図４を参照して、本実施の形態の半導体装置の製造方法について説明する。
図２から図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、公知の技術により、シリコン基板１０２に、たとえば、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
【００３３】
次いで、シリコン基板１０２の表面にゲート絶縁膜１０６を形成する。ここで、ゲート絶縁膜１０６は、たとえば、シリコン基板１０２の表面を熱酸化することにより形成されたシリコン酸化膜（たとえば膜厚約１ｎｍ〜２ｎｍ）とすることができる。
【００３４】
その後、ゲート絶縁膜１０６上に、多結晶シリコン膜１１４（たとえば膜厚約５ｎｍ〜１５ｎｍ）を成膜する。つづいて、多結晶シリコン膜１１４上に、保護膜１４０（たとえば膜厚約３ｎｍ〜１０ｎｍ）を形成する。保護膜１４０は、後の工程で、シリコン基板１０２表面の不純物拡散層をシリサイド化する際に、多結晶シリコン膜１１４がシリサイド化されるのを防ぐハードマスクとして機能すれば、どのような構成とすることもできる。保護膜１４０は、たとえばＣＶＤ（Chemical vapor deposition）法により形成されたシリコン窒化膜とすることができる。これにより、図２（ａ）に示した構造体が得られる。
【００３５】
次いで、ゲート絶縁膜１０６、多結晶シリコン膜１１４、および保護膜１４０を所定の領域を残すように、選択的にドライエッチングし、ゲートの形状に加工する（図２（ｂ））。
【００３６】
その後、Ｐウェル１０２ａ上およびＮウェル１０２ｂ上において、ゲート絶縁膜１０６、多結晶シリコン膜１１４、および保護膜１４０の側壁に側壁絶縁膜１１６をそれぞれ形成する。側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。つづいて、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散層１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＢＦ２等のＰ型不純物をドープして不純物拡散層１２２を形成する。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う（図２（ｃ））。
【００３７】
次いで、シリコン基板１０２上全面に、スパッタ法等により、第１の金属層１４２（たとえば膜厚約５ｎｍ〜１０ｎｍ）を形成する（図３（ｄ））。ここで、第１の金属は、たとえばニッケルとすることができる。その後、以下の第１の熱処理（シンター）を行う。
【００３８】
（ａ−１）約４５０℃で約３０秒ランプアニールを行う；
（ａ−２）ウェットエッチングにより、未反応の第１の金属層１４２を除去する。
【００３９】
以上の処理により、不純物拡散層１２１および不純物拡散層１２２の表面に、第１のシリサイド膜１３０（たとえば膜厚約１０ｎｍ〜２０ｎｍ）が形成される（図３（ｅ））。このときに、多結晶シリコン膜１１４上には、保護膜１４０が設けられているので、シリサイド層は形成されない。
【００４０】
つづいて、シリコン基板１０２上全面に、保護膜１４０を埋め込むように、層間絶縁膜１３４を形成する（図４（ｆ））。ここで、層間絶縁膜１３４は、たとえば、シリコン酸化膜とすることができる。また、層間絶縁膜１３４は、シリコン基板１０２上に形成されたシリコン窒化膜と、その上に形成されたシリコン酸化膜との積層膜とすることもできる。
【００４１】
次いで、ＣＭＰ（chemical mechanical polishing）により、層間絶縁膜１３４の上部および保護膜１４０を除去し、多結晶シリコン膜１１４を露出させる（図４（ｇ））。その後、層間絶縁膜１３４上に、第２の金属層１４４（たとえば膜厚約１０ｎｍ〜３０ｎｍ）を形成する（図４（ｈ））。ここで、第２の金属は、たとえばパラジウムとすることができる。その後、以下の第２の熱処理（シンター）を行う。
【００４２】
（ｂ−１）約３００℃で約１０分ランプアニールを行う；
（ｂ−２）ウェットエッチングにより、未反応の第２の金属層１４４を除去する。
【００４３】
以上の処理により、多結晶シリコン膜１１４全体が、第２の金属層１４４によりフルシリサイド化され、ゲート電極１３２が形成される。ここで、フルシリサイド化とは、ゲート電極１３２全体が第２のシリサイド膜１３１により構成された状態をいう。つまり、多結晶シリコン膜１１４がほぼ１００％シリサイド化され、シリコンが確認されないことをいう。ここで、ゲート絶縁膜１０６が、第２のシリサイド膜１３１と直接接する。上記第２の熱処理条件で、多結晶シリコン膜１１４をシリサイド化した半導体装置のゲート電極１３２の断面をＴＥＭ（Transmission Electron Microscope）で確認したところ、シリコンの存在は確認されず、多結晶シリコン膜１１４がフルシリサイド化されることが示された。以上の手順により、図１に示した構成の半導体装置１００が形成される。
【００４４】
本実施の形態における半導体装置１００の製造方法によれば、第１のシリサイド膜１３０を形成した後に、多結晶シリコン膜１１４をシリサイド化する際の熱処理は、第１のシリサイド膜１３０を構成する第１の金属のシリサイド化温度よりも低い温度で行われる。そのため、第１のシリサイド膜１３０の異常成長や凝集を防ぐことができる。これにより、半導体装置１００の不純物拡散層１２１や不純物拡散層１２２の高抵抗化や、接合リークの増大を防ぐことができる。さらに、ゲート電極１３２がフルシリサイド化されているため、ゲート電極１３２における空乏層の発生を防ぐことができ、閾値電圧の上昇や閾値電圧のばらつきを防ぐこともできる。
【００４５】
以上の例では、第１の金属がニッケルで第２の金属がパラジウムである場合を例として示したが、他の例において、第１の金属がコバルトで第２の金属がパラジウム、または第１の金属がコバルトで第２の金属がニッケルとすることもできる。各場合の熱処理の条件は、たとえば以下のようにすることができる。
【００４６】
（ｉ）第１の金属がコバルトで第２の金属がパラジウムの場合；
第１の熱処理は、以下のようにすることができる。
（ａ−１）約６００℃で約３０秒ランプアニールを行う；。
（ａ−２）ウェットエッチングにより、未反応の第１の金属層１４２を除去する。
【００４７】
第２の熱処理は、以下のようにすることができる。
（ｂ−１）約３００℃で約１０分間ランプアニールを行う；
（ｂ−２）ウェットエッチングにより、未反応の第２の金属層１４４を除去する。
【００４８】
（ｉｉ）第１の金属がコバルトで第２の金属がニッケルの場合；
第１の熱処理は、以下のようにすることができる。
（ａ−１）約６００℃で約３０秒ランプアニールを行う；
（ａ−２）ウェットエッチングにより、未反応の第１の金属層１４２を除去する。
【００４９】
第２の熱処理は、以下のようにすることができる。
（ｂ−１）約４５０℃で約６０秒ランプアニールを行う；
（ｂ−２）ウェットエッチングにより、未反応の第２の金属層１４４を除去する。
【００５０】
以上のように、ゲート電極１３２を構成する第２の金属として、そのシリサイド化温度が第１のシリサイド膜１３０を構成する第１の金属のシリサイド化温度よりも低いものを用いることにより、ゲート電極１３２をシリサイド化する際の熱処理温度を低くすることができる。これにより、先に形成される不純物拡散層１２１や不純物拡散層１２２の第１のシリサイド膜１３０の異常成長や凝集を抑えることができる。これにより、半導体装置１００の不純物拡散層１２１や不純物拡散層１２２の高抵抗化や、接合リークの増大を防ぐことができる。さらに、第２の金属のシリサイド化温度が低いために、高温の熱処理を行わなくても、ゲート電極１３２をフルシリサイド化することができる。そのため、ゲート電極１３２における空乏層の発生を防ぐことができ、閾値電圧の上昇や閾値電圧のばらつきを防ぐこともできる。
【００５１】
（第２の実施の形態）
本実施の形態においては、半導体装置１００の製造手順の一部が第１の実施の形態と異なる。以下に、図５を参照して、本実施の形態における半導体装置の製造方法を説明する。図５は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
【００５２】
本実施の形態においても、第１の実施の形態で図２および図３を参照して説明したのと同様の手順で、図３（ｅ）に示したのと同様の構造体を形成する。つづいて、たとえばドライエッチングにより、保護膜１４０を選択的に除去し、多結晶シリコン膜１１４を露出させる（図５（ａ））。
【００５３】
次いで、シリコン基板１０２上全面に、第２の金属層１４４（たとえば膜厚約５ｎｍ〜１０ｎｍ）を形成する（図５（ｂ））。その後、第２の熱処理を行う。第２の金属層１４４を構成する金属、および第２の熱処理の条件は、第１の実施の形態で説明したのと同様とすることができる。
【００５４】
以上の処理により、多結晶シリコン膜１１４が第２の金属層１４４によりフルシリサイド化され、ゲート電極１３２が形成される。引き続いて、未反応の第２の金属層１４４をウェットエッチにより除去して、本実施の形態における半導体装置１００が得られる（図５（ｃ））。
【００５５】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。また、半導体装置１００の製造手順を簡略化することができる。
【００５６】
（第３の実施の形態）
本実施の形態においては、半導体装置１００の製造手順の一部が第１の実施の形態と異なる。以下に、図６から図８を参照して、本実施の形態における半導体装置の製造方法を説明する。図６から図８は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
【００５７】
まず、第１の実施の形態で説明したのと同様に、シリコン基板１０２に素子分離領域１０４、Ｐウェル１０２ａ、およびＮウェル１０２ｂを形成し、次いでシリコン基板１０２上にゲート絶縁膜１０６および多結晶シリコン膜１１４を形成する（図６（ａ））。本実施の形態において、多結晶シリコン膜１１４上に保護膜１４０を形成しない点で第１の実施の形態と異なる。
【００５８】
つづいて、ゲート絶縁膜１０６および多結晶シリコン膜１１４を所定の領域を残すように、選択的にドライエッチングし、ゲートの形状に加工する（図６（ｂ））。
【００５９】
次いで、Ｐウェル１０２ａ上およびＮウェル１０２ｂ上において、ゲート絶縁膜１０６および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６をそれぞれ形成する。その後、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散層１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＢＦ２等のＰ型不純物をドープして不純物拡散層１２２を形成する（図６（ｃ））。
【００６０】
つづいて、シリコン基板１０２上全面に、スパッタ法等により、第１の金属層１４２（たとえば膜厚約５ｎｍ〜１０ｎｍ）を形成する（図７（ｄ））。次いで、第１の熱処理を行う。これにより、不純物拡散層１２１および不純物拡散層１２２の表面に第１のシリサイド膜１３０が、多結晶シリコン膜１１４の表面にシリサイド膜１４６（たとえば膜厚約１０ｎｍ〜２０ｎｍ）がそれぞれ形成される（図７（ｅ））。
【００６１】
次いで、シリコン基板１０２上全面に、シリサイド膜１４６を埋め込むように、層間絶縁膜１３４を形成する（図８（ｆ））。その後、ＣＭＰにより、層間絶縁膜１３４の上部およびシリサイド膜１４６を除去し、多結晶シリコン膜１１４を露出させる（図８（ｇ））。その後、層間絶縁膜１３４上に、第２の金属層１４４を形成する。つづいて、第２の熱処理を行う。本実施の形態において、第１の金属層１４２を構成する金属、第１の熱処理の条件、第２の金属層１４４を構成する金属、および第２の熱処理の条件は、第１の実施の形態で説明したのと同様とすることができる。
【００６２】
以上の処理により、多結晶シリコン膜１１４が第２の金属層１４４によりフルシリサイド化され、ゲート電極１３２が形成される。これにより、本実施の形態においても、第１の実施の形態において図１に示したのと同様の構成の半導体装置１００が形成される。
【００６３】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。また、半導体装置１００の製造手順を簡略化することができる。
【００６４】
（第４の実施の形態）
本実施の形態においては、ゲート絶縁膜１０６が、積層膜により構成されている点で、第１の実施の形態と異なる。以下に、図９を参照して、本実施の形態における半導体装置の構造について説明する。図９は、本実施の形態における半導体装置１００の構造を示す断面図である。本実施の形態において、ゲート絶縁膜１０６が、シリコン酸化膜１０５と、高誘電率膜１０８とがこの順で積層された積層膜により構成されている。
【００６５】
高誘電率膜１０８は、シリコン酸化膜１０５よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜とすることができる。たとえば、高誘電率膜１０８は、比誘電率１０以上の材料により構成することができる。具体的には、高誘電率膜１０８は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。高誘電率膜１０８は、たとえばＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。このような材料を用いることにより、高誘電率膜１０８の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。なお、Ｎ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０において、高誘電率膜１０８を同じ材料により構成することもできるが、異なる材料により構成することもできる。
【００６６】
ゲート絶縁膜１０６は、シリコン酸化膜１０５を有しない構成とすることもできるが、高誘電率膜１０８とシリコン基板１０２との間にシリコン酸化膜１０５を設けることにより、高誘電率膜１０８の金属がシリコン基板１０２に拡散等するのを防ぐことができる。また、シリコン酸化膜１０５は、窒素を含むこともできる。
【００６７】
以下に、図１０を参照して、本実施の形態における半導体装置の製造方法を説明する。図１０は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
本実施の形態においても、まず、第１の実施の形態で説明したのと同様に、シリコン基板１０２に素子分離領域１０４、Ｐウェル１０２ａ、およびＮウェル１０２ｂを形成する。つづいて、シリコン基板１０２上にシリコン酸化膜１０５を形成する。次いで、シリコン酸化膜１０５上に、高誘電率膜１０８（たとえば膜厚約１ｎｍ）を形成する。高誘電率膜１０８は、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。この後、たとえばアンモニア等の窒素含有ガスを用いてアニールを行う。この条件としては、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、高誘電率膜１０８の結晶化を抑制することができる。
【００６８】
つづいて、高誘電率膜１０８上に多結晶シリコン膜１１４および保護膜１４０を形成する（図１０（ａ））。
【００６９】
つづいて、シリコン酸化膜１０５、高誘電率膜１０８、多結晶シリコン膜１１４、および保護膜１４０を選択的にドライエッチングし、ゲートの形状に加工する（図１０（ｂ））。
【００７０】
次いで、Ｐウェル１０２ａ上およびＮウェル１０２ｂ上において、シリコン酸化膜１０５、高誘電率膜１０８、多結晶シリコン膜１１４、および保護膜１４０の側壁に側壁絶縁膜１１６をそれぞれ形成する。その後、Ｐウェル１０２ａ上に不純物拡散層１２１、Ｎウェル１０２ｂ上に不純物拡散層１２２をそれぞれ形成する（図１０（ｃ））。
【００７１】
この後、第１の実施の形態で説明したのと同様に、不純物拡散層１２１および不純物拡散層１２２表面に第１のシリサイド膜１３０を形成する。次いで、シリコン基板１０２上に層間絶縁膜１３４を形成し、ＣＭＰにより多結晶シリコン膜１１４を露出させた後、多結晶シリコン膜１１４をフルシリサイド化し、ゲート電極１３２を形成する。これにより、図９に示した構成の半導体装置１００が形成される。
【００７２】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、上述したように、ゲート絶縁膜１０６として高誘電率膜１０８を用いた場合、フェルミレベルピニングといわれる現象が起こり、ゲート電極１３２を多結晶シリコン膜１１４により構成した場合、多結晶シリコン膜１１４に空乏層が生じるという課題が生じる。しかし、本実施の形態において、ゲート電極１３２がフルシリサイド化されるので、ゲート電極１３２に空乏層が生じるのを防ぐことができ、高誘電率膜１０８を用いることによるトランジスタの電流駆動能力の向上およびゲートリーク電流の低減等のメリットを得ることができる。
【００７３】
また、本実施の形態においても、第３の実施の形態で説明したのと同様にして、多結晶シリコン膜１１４上に保護膜１４０を形成せず、第１のシリサイド膜１３０を形成する際に多結晶シリコン膜１１４表面にもシリサイド膜１４６が形成されるようにし、後にシリサイド膜１４６を除去するようにすることもできる。これによっても、図９に示したのと同様の構成の半導体装置１００が得られる。
【００７４】
また、本実施の形態においても、第２の実施の形態で説明したのと同様にして、多結晶シリコン膜１１４上に保護膜１４０を形成して、第１のシリサイド膜１３０を形成した後に、保護膜１４０をエッチングにより選択的に除去するようにすることもできる。これにより、図１１に示す構成の半導体装置１００が得られる。
【００７５】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７６】
たとえば、第４の実施の形態において、高誘電率膜１０８がＨｆまたはＺｒを含む構成を示したが、高誘電率膜１０８は、これらに限らず、いわゆるｈｉｇｈ−ｋ膜として知られる他の種々の材料により構成することができる。また、実施の形態では、高誘電率膜１０８を例示したが、この膜は、誘電率にかかわらず、ＨｆまたはＺｒを含む膜とすることができる。この場合も、空乏層の問題を解決する効果が得られる。
【００７７】
また、以上の実施の形態においては、ゲート電極１３２がフルシリサイド化された構成を示したが、本発明は、ゲート電極１３２をフルシリサイド化しない構成に適用することもできる。本発明によれば、第２のシリサイド膜１３１が第１のシリサイド膜１３０とは別の工程で形成され、また第２のシリサイド膜１３１を低温で形成することができるため、第２のシリサイド膜１３１の膜厚を所望の厚さにすることができる。その場合であっても、多結晶シリコン膜１１４のシリサイド化に先立ち形成される不純物拡散層１２１や不純物拡散層１２２の第１のシリサイド膜１３０の異常成長や凝集を抑えることができる。これにより、第２のシリサイド膜１３１の膜厚を厚くすることができ、ゲート電極１３２の抵抗を低くすることができる。
【００７８】
なお、多結晶シリコン膜１１４をフルシリサイド化しない場合、多結晶シリコン膜１１４を形成した後に、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入することができる。このイオン注入は、多結晶シリコン膜１１４を形成した後、電極形状にパターニングする前に行ってもよく、電極形状にパターニングした後、不純物拡散層１２１や不純物拡散層１２２を形成する際に同時に行ってもよい。また、多結晶シリコン膜１１４をフルシリサイド化する場合も、同様の処理を行うことができるが、この場合、多結晶シリコン膜１１４への不純物の注入処理は省略することもできる。
【００７９】
また、以上の実施の形態において、シリサイド化をランプアニールにより行う例を示したが、第１の金属のシリサイド化合物および第２の金属のシリサイド化合物のいずれか一方、または両方を、ファーネスアニールでシリサイド化することもできる。この場合も、第２の金属のシリサイド化合物は、第１のシリサイド化合物のシリサイド化温度よりも低い温度条件で形成することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【符号の説明】
【００８１】
１００  半導体装置
１０２  シリコン基板
１０２ａ  Ｐウェル
１０２ｂ  Ｎウェル
１０４  素子分離領域
１０５  シリコン酸化膜
１０６  ゲート絶縁膜
１０８  高誘電率膜
１１４  多結晶シリコン膜
１１６  側壁絶縁膜
１１８  Ｎ型ＭＯＳＦＥＴ
１２０  Ｐ型ＭＯＳＦＥＴ
１２１  不純物拡散層
１２２  不純物拡散層
１３０  第１のシリサイド膜
１３１  第２のシリサイド膜
１３２  ゲート電極
１３４  層間絶縁膜
１４０  保護膜
１４２  第１の金属層
１４４  第２の金属層
１４６  シリサイド膜
【図１】
2006313784.tif 000003
【図２】
2006313784.tif 000004
【図３】
2006313784.tif 000005
【図４】
2006313784.tif 000006
【図５】
2006313784.tif 000007
【図６】
2006313784.tif 000008
【図７】
2006313784.tif 000009
【図８】
2006313784.tif 000010
【図９】
2006313784.tif 000011
【図１０】
2006313784.tif 000012
【図１１】
2006313784.tif 000013