(57)【要約】【課題】  スクライブＴＥＧの電極端子によるＬＳＩチップのウエハ上での取れ数削減を抑制して、低コスト化を実現する。【解決手段】  半導体素子からなる内部回路が集積して形成されたＬＳＩチップ１と、ＬＳＩチップ周辺のスクライブ領域４上に形成され、評価素子５と電極端子６が形成されたスクライブＴＥＧとを備え、スクライブＴＥＧの評価素子５の少なくとも一つとスクライブＴＥＧの電極端子６とが、それぞれスクライブ領域４内の異なる領域に分離して形成され、互いに電気的に接続されている。これにより、スクライブＴＥＧの電極端子と評価素子の接続の制約が緩和され、結果的にスクライブ領域面積の縮小ができ、ＬＳＩチップの低コスト化を実現できる。【選択図】  図１
2006339548.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子からなる内部回路が集積して形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、
前記スクライブＴＥＧの評価素子の少なくとも一つと前記スクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成され、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記スクライブＴＥＧの電極端子は、前記スクライブ領域における縦方向に延伸する領域内、もしくは前記スクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成されている請求項１記載の半導体装置。
【請求項３】
前記スクライブＴＥＧの評価素子は、前記スクライブ領域における縦方向に延伸する領域内、および前記スクライブ領域における横方向に延伸する領域の両方に形成されている請求項１記載の半導体装置。
【請求項４】
半導体素子からなる回路が集積して形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、電極端子が形成されたスクライブＴＥＧとを備え、
前記ＬＳＩチップ内の空き領域に、前記スクライブＴＥＧの評価素子を形成し、
前記スクライブＴＥＧの電極端子と前記スクライブＴＥＧの評価素子とは、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項５】
前記スクライブＴＥＧの電極端子は、前記スクライブ領域における縦方向に延伸する領域内、もしくは前記スクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成されている請求項４記載の半導体装置。
【請求項６】
前記スクライブＴＥＧの評価素子は、前記ＬＳＩチップ内の縦方向に延伸する空き領域、および前記ＬＳＩチップ内の横方向に延伸する空き領域の両方に形成されている請求項４記載の半導体装置。
【請求項７】
半導体素子からなる回路が集積して形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、
前記ＬＳＩチップ内の空き領域に、前記スクライブＴＥＧの電極端子を形成し、前記スクライブＴＥＧの評価素子と前記スクライブＴＥＧの電極端子とは、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項８】
前記スクライブＴＥＧの電極端子は、前記ＬＳＩチップ内の縦方向に延伸する空き領域、もしくは前記ＬＳＩチップ内の横方向に延伸する空き領域のうちいずれか一方に形成されている請求項７記載の半導体装置。
【請求項９】
前記スクライブＴＥＧの評価素子は、前記スクライブ領域における縦方向に延伸するスクライブ領域内、および前記スクライブ領域における横方向に延伸するスクライブ領域内の両方に形成されている請求項７記載の半導体装置。
【請求項１０】
前記スクライブＴＥＧの電極端子と前記スクライブＴＥＧの評価素子とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項４または７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ＬＳＩチップおよびスクライブＴＥＧ(Test Element Group)の電極端子の配置についての半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩチップの微細化と低コスト化が進んでいるが、ＬＳＩチップにある電極端子やＬＳＩチップの周辺に形成されたスクライブ領域上に形成されたスクライブＴＥＧにある電極端子の占有面積が大きいことにより、ＬＳＩチップの微細化と低コスト化が難しくなっている。
【０００３】
図７は、従来のウエハ上に形成されたＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図８は、図７のスクライブ領域上に形成されたスクライブＴＥＧとＬＳＩチップの一部を拡大して模式的に示す平面図である。
【０００４】
図７に示すように、６０はＬＳＩチップ、６１はＬＳＩチップの電極端子、６２はＬＳＩチップ１の外周に沿って形成されたシールリング、６３はスクライブ領域、６４はスクライブＴＥＧ、６５はスクライブＴＥＧの電極端子である。
【０００５】
ＬＳＩチップ６０はウエハ面上に格子状に形成され、ＬＳＩチップ６０の周辺にはチップを切断するためのスクライブ領域６３が形成されている。ＬＳＩチップ６０には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子６１もしくは回路素子と接続されていない電極端子６１が形成されている。
【０００６】
ＬＳＩチップ６０の外周に沿って決められた拡散層とその上層にはＣｕ配線層と最上層にはアルミ配線層からなるシールリング６２が形成されている。シールリング６２はＬＳＩチップ６０を囲むように形成されているもので、その外側のスクライブ領域６３にはスクライブＴＥＧ６４が形成されており、スクライブＴＥＧ６４には評価素子と電極端子６５が形成されている。
【０００７】
図８に示すように、６６はＬＳＩチップ、６７はＬＳＩチップの電極端子、６８はＬＳＩチップ１の外周に沿って形成されたシールリング、６９はスクライブＴＥＧ、７０はスクライブＴＥＧの電極端子、７１はＬＳＩチップの回路素子と電極端子を接続する配線、７２はスクライブＴＥＧの評価素子、７３はスクライブＴＥＧの電極端子と評価素子を接続する配線である。従来、スクライブＴＥＧの評価素子７２と電極端子７０は一体ものとして同じ領域で形成されるのが通常であった。
【０００８】
他方、ＬＳＩチップのウエハ上での取れ数を増大させるには、ＬＳＩチップの面積を縮小する必要があるが、ＬＳＩチップ外部との電気的な接続を行う際の制約からＬＳＩチップの電極端子の占める面積を縮小することは容易ではなく、従ってＬＳＩチップの面積縮小を実現するのは困難であり、またスクライブ領域に形成されたスクライブＴＥＧにおいても、スクライブＴＥＧの電極端子の占める面積を縮小する必要があるが、ＴＥＧ評価時の外部との電気的な接続を行う際の制約からスクライブＴＥＧの電極端子の占める面積を縮小することは容易ではなく、従ってスクライブ領域の面積縮小を実現するのは困難であるという短所を有していた。
【０００９】
この課題に対して、最近、これまでスクライブ上の同じ領域に形成されていたスクライブＴＥＧの評価素子と電極端子に関し、スクライブＴＥＧの評価素子をＬＳＩチップ内の電極端子の下方に形成することでチップ全体の面積縮小を実現する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−３１３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＬＳＩチップの微細化と低コスト化が進んでいく中、ＬＳＩチップの電極端子とスクライブＴＥＧの電極端子のウエハ上で占める面積比率の増大傾向は収まらず、ＬＳＩチップの回路素子とスクライブＴＥＧの評価素子が縮小されても、また、上記の従来例のようにスクライブＴＥＧの評価素子をＬＳＩチップ内の電極端子の下方に形成しても、ＬＳＩチップの電極端子とスクライブＴＥＧの電極端子の大きさがネックとなって、ＬＳＩチップのウエハ上での取れ数は増加する事はなく、低コスト化が困難であるという問題は依然として大きな課題となっている。
【００１１】
したがって、本発明の目的は、上記課題に鑑みて、スクライブＴＥＧの電極端子によるＬＳＩチップのウエハ上での取れ数削減を抑制し、ＬＳＩチップのウエハ上での取れ数を増大させ、低コスト化を実現する半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体素子からなる内部回路が集積して形成されたＬＳＩチップと、前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、前記スクライブＴＥＧの評価素子の少なくとも一つと前記スクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成され、互いに電気的に接続されている。
【００１３】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記スクライブＴＥＧの電極端子は、前記スクライブ領域における縦方向に延伸する領域内、もしくは前記スクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成されている。
【００１４】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記スクライブＴＥＧの評価素子は、前記スクライブ領域における縦方向に延伸する領域内、および前記スクライブ領域における横方向に延伸する領域の両方に形成されている。
【００１５】
請求項４記載の半導体装置は、半導体素子からなる回路が集積して形成されたＬＳＩチップと、ＬＳＩチップ周辺のスクライブ領域上に形成され、電極端子が形成されたスクライブＴＥＧとを備え、ＬＳＩチップ内の空き領域に、スクライブＴＥＧの評価素子を形成し、スクライブＴＥＧの電極端子とスクライブＴＥＧの評価素子とは、互いに電気的に接続されている。
【００１６】
請求項５記載の半導体装置は、請求項４記載の半導体装置において、前記スクライブＴＥＧの電極端子は、前記スクライブ領域における縦方向に延伸する領域内、もしくは前記スクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成されている。
【００１７】
請求項６記載の半導体装置は、請求項４記載の半導体装置において、前記スクライブＴＥＧの評価素子は、前記ＬＳＩチップ内の縦方向に延伸する空き領域、および前記ＬＳＩチップ内の横方向に延伸する空き領域の両方に形成されている。
【００１８】
請求項７記載の半導体装置は、半導体素子からなる回路が集積して形成されたＬＳＩチップと、前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、前記ＬＳＩチップ内の空き領域に、前記スクライブＴＥＧの電極端子を形成し、前記スクライブＴＥＧの評価素子と前記スクライブＴＥＧの電極端子とは、互いに電気的に接続されている。
【００１９】
請求項８記載の半導体装置は、請求項７記載の半導体装置において、前記スクライブＴＥＧの電極端子は、前記ＬＳＩチップ内の縦方向に延伸する空き領域、もしくは前記ＬＳＩチップ内の横方向に延伸する空き領域のうちいずれか一方に形成されている。
【００２０】
請求項９記載の半導体装置は、請求項７記載の半導体装置において、前記スクライブＴＥＧの評価素子は、前記スクライブ領域における縦方向に延伸するスクライブ領域内、および前記スクライブ領域における横方向に延伸するスクライブ領域内の両方に形成されている。
【００２１】
請求項１０記載の半導体装置は、請求項４または７記載の半導体装置において、前記スクライブＴＥＧの電極端子と前記スクライブＴＥＧの評価素子とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【発明の効果】
【００２２】
本発明の請求項１記載の半導体装置によれば、スクライブＴＥＧの評価素子の少なくとも一つとスクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成され、互いに電気的に接続されているので、スクライブ領域において大きな面積を占めるスクライブＴＥＧの電極端子の存在によるＬＳＩチップのウエハ上での取れ数削減を抑制し、ＬＳＩチップのウエハ上での取れ数を増大させ、低コスト化を実現することが可能となる。また、スクライブＴＥＧの評価素子と比較的大面積を必要とするスクライブＴＥＧの電極端子をスクライブ領域の別領域に形成することにより、スクライブ領域中にスクライブＴＥＧを高密度に配置できるため、スクライブ領域面積を増大させることなくスクライブＴＥＧの評価素子形成面積を拡大できる。
【００２３】
請求項２，３では、スクライブＴＥＧの電極端子は、スクライブ領域における縦方向に延伸する領域内、もしくはスクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成され、スクライブＴＥＧの評価素子は、スクライブ領域における縦方向に延伸する領域内、およびスクライブ領域における横方向に延伸する領域の両方に形成されているので、スクライブＴＥＧの電極端子と評価素子の接続の制約が緩和され、スクライブＴＥＧの電極端子面積を縮小させることなくスクライブ領域面積を縮小できる。
【００２４】
本発明の請求項４記載の半導体装置によれば、ＬＳＩチップ内の空き領域に、スクライブＴＥＧの評価素子を形成し、スクライブＴＥＧの電極端子とスクライブＴＥＧの評価素子とは、互いに電気的に接続されているので、スクライブＴＥＧの評価素子をＬＳＩチップ内に形成することにより、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧの評価素子がなくなる。このため、請求項１と同様にＬＳＩチップのウエハ上での取れ数削減を抑制し、ＬＳＩチップのウエハ上での取れ数を増大させ、低コスト化を実現することが可能となる。
【００２５】
請求項５，６では、スクライブＴＥＧの電極端子は、スクライブ領域における縦方向に延伸する領域内、もしくはスクライブ領域における横方向に延伸する領域内のうちのいずれか一方に形成され、スクライブＴＥＧの評価素子は、ＬＳＩチップ内の縦方向に延伸する空き領域、およびＬＳＩチップ内の横方向に延伸する空き領域の両方に形成されているので、スクライブＴＥＧの電極端子と評価素子の接続の制約が緩和され、スクライブＴＥＧの電極端子面積を縮小させることなくスクライブ領域面積を縮小できる。
【００２６】
本発明の請求項７記載の半導体装置によれば、ＬＳＩチップ内の空き領域に、スクライブＴＥＧの電極端子を形成し、スクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子とは、互いに電気的に接続されているので、スクライブＴＥＧの電極端子をＬＳＩチップ内に形成することにより、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧの電極端子がなくなる。このため、請求項１と同様にＬＳＩチップのウエハ上での取れ数削減を抑制し、ＬＳＩチップのウエハ上での取れ数を増大させ、低コスト化を実現することが可能となる。また、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧにある金属材料が大面積を占める電極端子がなくなり、ダイシング加工の際にスクライブ領域切断による金属膜からのチップ汚染防止の向上となる。
【００２７】
請求項８，９では、スクライブＴＥＧの電極端子は、ＬＳＩチップ内の縦方向に延伸する空き領域、もしくはＬＳＩチップ内の横方向に延伸する空き領域のうちいずれか一方に形成され、スクライブＴＥＧの評価素子は、スクライブ領域における縦方向に延伸するスクライブ領域内、およびスクライブ領域における横方向に延伸するスクライブ領域内の両方に形成されているので、スクライブＴＥＧの電極端子面積を縮小させることなく、スクライブＴＥＧの電極端子により縮小できなかったスクライブＴＥＧ形成面積を縮小することができる。
【００２８】
請求項１０では、スクライブＴＥＧの電極端子とスクライブＴＥＧの評価素子とは、ＬＳＩチップの最上層配線を用いて、ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、スクライブＴＥＧの電極端子と評価素子を接続する配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１および図２に基づいて説明する。
【００３０】
図１は、本実施形態に係るＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図２は、図１のスクライブＴＥＧの評価素子と電極端子がスクライブ領域で別領域に形成され電気的に接続されている一部を拡大して模式的に示す平面図である。
【００３１】
図１に示すように、１はＬＳＩチップ、２はＬＳＩチップの電極端子、３はＬＳＩチップの外周に沿って形成されたシールリング、４はスクライブ領域、５はスクライブＴＥＧの評価素子、６はスクライブＴＥＧの電極端子、７はスクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子を接続する配線である。
【００３２】
ＬＳＩチップ１はウエハ面上に格子状に形成され、ＬＳＩチップ１の周辺にはチップを切断するためのスクライブ領域４が形成されている。ＬＳＩチップ１には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子２もしくは回路素子と接続されていない電極端子２とが形成されている。
【００３３】
ＬＳＩチップ１の外周に沿って決められた拡散層とその上層にはＣｕ配線層と最上層にはアルミ配線層からなるシールリング３が形成されている。シールリング３はＬＳＩチップ１を囲むように形成されているもので、その外側のスクライブ領域４にはスクライブＴＥＧの評価素子５とスクライブＴＥＧの電極端子６が形成されている。スクライブＴＥＧの評価素子５の少なくとも一つと電極端子６はスクライブ領域の別領域に形成され電気的に接続されている。
【００３４】
図２に示すように、８はＬＳＩチップの回路素子、９はＬＳＩチップの電極端子、１０はＬＳＩチップの外周に沿って形成されたシールリング、１１はＬＳＩチップの回路素子と電極端子を接続する配線、１２はスクライブＴＥＧの電極端子、１３はスクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子を接続する配線、１４はスクライブＴＥＧの評価素子、１５はスクライブ領域における縦方向に延伸する縦スクライブ領域、１６はスクライブ領域における横方向に延伸する横スクライブ領域である。
【００３５】
スクライブＴＥＧの評価素子１４は、スクライブ領域の縦スクライブ領域１５と横スクライブ領域１６のどちらにも形成されており、スクライブＴＥＧの電極端子１２はスクライブ領域の縦スクライブ領域１５または横スクライブ領域１６のいずれか一方に形成されている。スクライブＴＥＧの電極端子１２とスクライブＴＥＧの評価素子１４は、スクライブ領域で電気的に接続されている。
【００３６】
なお、スクライブＴＥＧの評価素子１４は、スクライブ領域の縦スクライブ領域１５と横スクライブ領域１６のどちらか一方に形成されていても構わない。
【００３７】
本実施形態によると、スクライブＴＥＧの評価素子と比較的大面積を必要とするスクライブＴＥＧの電極端子をスクライブ領域の別領域に形成することにより、スクライブ領域中にスクライブＴＥＧを高密度に配置できるため、スクライブ領域面積を増大させることなくスクライブＴＥＧの評価素子形成面積を拡大できる。
【００３８】
また、スクライブＴＥＧの電極端子どうしの間に形成されていたスクライブＴＥＧの評価素子がなくなることにより、スクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子を接続するためにスクライブＴＥＧの電極端子両側に形成されていた配線を、スクライブ領域の下方の層に配置し、スクライブＴＥＧの電極端子の下を通して所定のスクライブＴＥＧの評価素子に接続することが可能となる。
【００３９】
このため、スクライブＴＥＧの電極端子両側の配線をなくすことができ、かつスクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子を接続する配線形成領域が拡大され、言い換えれば、スクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子の接続に関する制約が緩和され、スクライブＴＥＧの電極端子面積を縮小させることなくスクライブ領域面積の縮小ができることになり、ウエハ上でのＬＳＩチップの取れ数が増大し低コスト化が実現することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３および図４に基づいて説明する。
【００４０】
図３は、本実施形態に係るＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図４は、図３のＬＳＩチップにあるスクライブＴＥＧの評価素子とスクライブ領域にあるスクライブＴＥＧの電極端子が電気的に接続されているチップの一部を拡大して模式的に示す平面図である。
【００４１】
図３に示すように、２１はＬＳＩチップ、２２はＬＳＩチップの電極端子、２３はＬＳＩチップの外周に沿って形成されたシールリング、２４はスクライブ領域、２５はＬＳＩチップにあるスクライブＴＥＧの評価素子、２６はスクライブ領域にあるスクライブＴＥＧの電極端子、２７はＬＳＩチップにあるスクライブＴＥＧの評価素子とスクライブ領域にあるスクライブＴＥＧの電極端子を接続する配線である。
【００４２】
ＬＳＩチップ２１はウエハ面上に格子状に形成され、ＬＳＩチップ２１の周辺にはチップを切断するためのスクライブ領域２４が形成されている。ＬＳＩチップ２１には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子２２もしくは回路素子と接続されていない電極端子２２が形成されている。
【００４３】
ＬＳＩチップの外周に沿ってシールリング２３が形成され、その外側のスクライブ領域にはスクライブＴＥＧの電極端子２６は形成されているが、スクライブＴＥＧの評価素子２５はスクライブ領域には形成されていない。スクライブＴＥＧの評価素子２５は、ＬＳＩチップに形成されている。
【００４４】
図４に示すように、２８はＬＳＩチップの回路素子、２９はＬＳＩチップの電極端子、３０はＬＳＩチップの外周に沿って形成されたシールリング、３１はＬＳＩチップの回路素子と電極端子を接続する配線、３２はスクライブＴＥＧの電極端子、３３はＬＳＩチップにあるスクライブＴＥＧの評価素子とスクライブ領域にあるスクライブＴＥＧの電極端子を接続する配線、３４はＬＳＩチップにあるスクライブＴＥＧの評価素子、３５はスクライブ領域における縦方向に延伸する縦スクライブ領域、３６はスクライブ領域における横方向に延伸する横スクライブ領域、３７はＬＳＩチップの縦余り領域、３８はＬＳＩチップの横余り領域である。
【００４５】
ＬＳＩチップの回路素子２８とＬＳＩチップにある電極端子２９の間にある縦余り領域３７と横余り領域３８にスクライブＴＥＧの評価素子３４を形成し、ＬＳＩチップの回路素子と電極端子を接続する配線３１は、スクライブＴＥＧの評価素子３４と評価素子３４の間を通して接続され、もしくはスクライブＴＥＧの評価素子３４の形成に使用されていない配線でかつ電気特性上問題の出ない配線でスクライブＴＥＧの評価素子３４を跨いで接続されている。スクライブＴＥＧの電極端子３２はスクライブ領域の縦スクライブ領域３５または横スクライブ領域３６のいずれか一方に形成されている。
【００４６】
また、ＬＳＩチップにあるスクライブＴＥＧの評価素子３４とスクライブ領域にあるスクライブＴＥＧの電極端子３２を接続する配線３３はアルミ配線で形成されており、ＬＳＩチップの外周に沿って形成されたシールリング３０の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング３０の最上層にあるアルミ配線層は接続配線３３がシールリング３０を跨ぐ近接付近で切断されて形成されている。これにより、スクライブＴＥＧの電極端子３２と評価素子３４とは、ＬＳＩチップの最上層配線を用いて、シールリング３０の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【００４７】
本実施形態によると、スクライブＴＥＧの評価素子をＬＳＩチップ内に形成することにより、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧの評価素子がなくなるため、スクライブＴＥＧの評価素子とスクライブＴＥＧの電極端子を接続するためにスクライブＴＥＧの電極端子両側に形成されていた配線がなくなり、スクライブＴＥＧの電極端子面積を縮小させることなくスクライブ領域面積を縮小できるため、ウエハ上でのＬＳＩチップの取れ数が増大し低コスト化が実現することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図５および図６に基づいて説明する。
【００４８】
図５は、本実施形態に係るＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図６は、図５のＬＳＩチップにあるスクライブＴＥＧの電極端子とスクライブ領域にあるスクライブＴＥＧの評価素子が電気的に接続されているチップの一部を拡大して模式的に示す平面図である。
【００４９】
図５に示すように、４１はＬＳＩチップ、４２はＬＳＩチップの電極端子、４３はＬＳＩチップの外周に沿って形成されたシールリング、４４はスクライブ領域、４５はスクライブ領域にあるスクライブＴＥＧの評価素子、４６はＬＳＩチップにあるスクライブＴＥＧの電極端子、４７はスクライブ領域にあるスクライブＴＥＧの評価素子とＬＳＩチップにあるスクライブＴＥＧの電極端子を接続する配線である。
【００５０】
ＬＳＩチップ４１はウエハ面上に格子状に形成され、ＬＳＩチップ４１の周辺にはチップを切断するためのスクライブ領域４４が形成されている。ＬＳＩチップ４１には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子４２もしくは回路素子と接続されていない電極端子４２が形成されている。
【００５１】
ＬＳＩチップの外周に沿ってシールリング４３が形成され、その外側のスクライブ領域にはスクライブＴＥＧの評価素子４５が形成されており、スクライブ領域にはスクライブＴＥＧの電極端子４６が形成されていない。スクライブＴＥＧの電極端子４６は、ＬＳＩチップに形成されている。
【００５２】
図６に示すように、４８はＬＳＩチップの回路素子、４９はＬＳＩチップの電極端子、５０はＬＳＩチップの外周に沿って形成されたシールリング、５１はＬＳＩチップの回路素子と電極端子を接続する配線、５２はスクライブＴＥＧの評価素子、５３はＬＳＩチップにあるスクライブＴＥＧの電極端子とスクライブ領域にあるスクライブＴＥＧの評価素子を接続する配線、５４はＬＳＩチップにあるスクライブＴＥＧの電極端子、５５はスクライブ領域における縦方向に延伸する縦スクライブ領域、５６はスクライブ領域における横方向に延伸する横スクライブ領域、５７はＬＳＩチップの縦方向に延伸する縦余り領域、５８はＬＳＩチップの横方向に延伸する横余り領域である。
【００５３】
ＬＳＩチップにある回路素子４８とＬＳＩチップにある電極端子４９の間にある縦余り領域５７または横余り領域５８の一方にスクライブＴＥＧの電極端子５４を形成し、ＬＳＩチップの回路素子と電極端子を接続する配線５１は、スクライブＴＥＧの電極端子５４と電極端子５４の間を通して接続され、もしくはスクライブＴＥＧの電極端子５４の形成に使用されていない配線を使用してかつ電気特性上問題の出ない配線でスクライブＴＥＧの電極端子５４を跨いで接続されている。スクライブＴＥＧの評価素子５２はスクライブ領域の縦スクライブ領域５５と横スクライブ領域５６に形成されている。また、ＬＳＩチップにあるスクライブＴＥＧの電極端子５４とスクライブ領域にあるスクライブＴＥＧの評価素子５２を接続する配線５３はアルミ配線で形成されており、ＬＳＩチップの外周に沿って形成されたシールリング５０の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング５０の最上層にあるアルミ配線層は接続配線５３がシールリング５０を跨ぐ近接付近で切断する。これにより、スクライブＴＥＧの電極端子５４と評価素子５２とは、ＬＳＩチップの最上層配線を用いて、シールリング５０の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【００５４】
本実施形態によると、スクライブＴＥＧの電極端子をＬＳＩチップ内に形成することにより、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧの電極端子がなくなるため、スクライブ領域面積を増大することなくスクライブＴＥＧの評価素子形成面積を増大でき、あるいは、スクライブＴＥＧの電極端子により縮小できなかったスクライブＴＥＧ形成面積を縮小することができるため、スクライブ領域面積も縮小でき、ウエハ上でのＬＳＩチップの取れ数が増大し低コスト化が実現することができる。
【００５５】
また、チップ切断されるスクライブ領域に形成されるスクライブＴＥＧにある金属材料が大面積を占める電極端子がなくなり、ダイシング加工の際にスクライブ領域切断による金属膜からのチップ汚染防止の向上となる。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、スクライブ領域の面積縮小を実現するものであり、ＬＳＩチップの低コスト化等に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】本発明の第１の実施形態に係る半導体装置のＬＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【図３】本発明の第２の実施形態に係る半導体装置の平面図である。
【図４】本発明の第２の実施形態に係る半導体装置のＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【図５】本発明の第３の実施形態に係る半導体装置の平面図である。
【図６】本発明の第３の実施形態に係る半導体装置のＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【図７】従来の半導体装置の平面図である。
【図８】従来の半導体装置のＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【符号の説明】
【００５８】
１，２１，４１，６０，６６  ＬＳＩチップ
２，９，２２，２９，４２，４９，６１，６７  ＬＳＩチップの電極端子
３，１０，２３，３０，４３，５０，６２，６８  ＬＳＩチップの外周に沿って形成されたシールリング
４，２４，４４，６３  スクライブ領域
５，１４，２５，３４，４５，５２，７２  スクライブＴＥＧの評価素子
６，１２，２６，３２，４６，５４，６５，７０  スクライブＴＥＧの電極端子
７，１３，２７，３３，４７，５３，７３  スクライブＴＥＧの電極端子とスクライブＴＥＧの評価素子を接続する配線
８，２８，４８  ＬＳＩチップの回路素子
１１，３１，５１，７１  ＬＳＩチップの回路素子と電極端子を接続する配線
１５，３５，５５  縦スクライブ領域
１６，３６，５６  横スクライブ領域
３７，５７  ＬＳＩチップの縦余り領域
３８，５８  ＬＳＩチップの横余り領域
６４，６９  スクライブＴＥＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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