(57)【要約】【課題】  高速動作が可能で、ある程度の消費電力の削減も図れ、あるいは検査も容易に行える液晶表示装置を提供すること。【解決手段】  走査線Ｌとデータ線Ｄの交点に対応して液晶表示画素が形成されている液晶表示マトリックス３００と、走査線を駆動する走査線駆動回路１０１，１０２と、データ線を駆動するデータ線駆動回路２１２とを有する液晶表示装置である。データ線駆動回路は、複数段を備えるシフトレジスタ２２０と、データ線の各々の第１の端側に対応して設けられ、シフトレジスタの出力に応じて映像信号をサンプリングするための複数のスイッチ回路２６１とを有し、データ線の各々の第２の端側には線順次デジタルドライバ２１４を有し、データ線駆動回路２１２は、アナログ映像信号に基づいてデータ線を駆動し、線順次デジタルドライバ２１４は、デジタル映像信号に基づいて前記データ線を駆動する。【選択図】      図２０
2006126870.tif 000002
【特許請求の範囲】
【請求項１】
走査線とデータ線の交点に対応して液晶表示画素が形成されている液晶表示マトリックスと、前記走査線を駆動する走査線駆動回路と、前記データ線を駆動するデータ線駆動回路と、を有する液晶表示装置において、
前記データ線駆動回路は、
複数段を備えるシフトレジスタと、
前記データ線の各々の第１の端側に対応して設けられ、前記シフトレジスタの出力に応じて映像信号をサンプリングするための複数のスイッチ回路と、
を有し、
前記データ線の各々の第２の端側には線順次デジタルドライバを有し、
前記データ線駆動回路は、アナログ映像信号に基づいて前記データ線を駆動し、前記線順次デジタルドライバは、デジタル映像信号に基づいて前記データ線を駆動することを特徴とする液晶表示装置。
【請求項２】
前記線順次デジタルドライバは、
デジタル映像信号を取り込んで一時的に記憶する第１のラッチと、
前記第１のラッチの各ビットのデジタルデータを一括して取り込んで一時的に記憶する第２のラッチと、
前記第２のラッチの各ビットのデジタルデータを同時にアナログ信号に変換し、前記データ線を同時に駆動するＤ／Ａコンバータと、
を有し、
前記線順次デジタルドライバを検査用の信号の入力回路として用いて、前記Ｄ／Ａコンバータより検査用の信号を前記データ線に供給すること特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、液晶表示マトリクスを駆動するためのトランジスタを、液晶表示マトリクス基板上に形成した液晶表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴという）をスイッチング素子として用いたアクティブマトリクス型液晶表示装置において、アクティブマトリクスの駆動回路をＴＦＴで構成し、その駆動回路を構成するＴＦＴを、画素部のＴＦＴと同時にアクティブマトリクス基板上に形成できれば、ドライバＩＣを搭載する必要がなくなり便利である。  但し、ＴＦＴは、単結晶シリコン基板に集積されたトランジスタに比べて動作スピードが遅く駆動回路の高速化には一定の限界があり、また、駆動回路を高速動作させれば、それだけ消費電力も増大する。  液晶表示装置の駆動回路を高速に動作させるための技術の例としては、特許文献１に記載の技術，非特許文献１に記載の技術がある。
【０００３】
特許文献１に記載の技術は、駆動回路を複数のシフトレジスタで構成し、各シフトレジスタをそれぞれ、位相が少しずつ異なるクロックで駆動することによって、シフトレジスタの実質的な動作周波数を向上させるものである。
【０００４】
また、非特許文献１には、複数のアナログスイッチを、タイミング制御回路の一つの出力で同時に一括して駆動し、映像信号を並列に書き込む技術が開示されている。
【０００５】
また、駆動回路の低消費電力化を図る技術の例としては、特許文献１に記載の技術がある。この技術は、駆動回路を複数のブロックに分割し、動作しなければならないブロックのみを動作状態とし、他のブロックは非動作状態とすることによって消費電力の削減を図るものである。
【０００６】
しかし、特許文献１に記載の技術を実施する場合、位相の異なる複数のクロックを用意する必要があり、回路構成の複雑化や端子数の増大を招く。
【０００７】
また、非特許文献１に記載の技術は、複数のアナログスイッチを一括して駆動するため、負荷が重く、したがって重い負荷を駆動できるバッファを用意する必要がある。また、駆動信号の遅延により、各アナログスイッチの駆動タイミングにもずれが生じやすい。
【０００８】
また、特許文献１に記載の技術は、分割されたブロックを選択的に動作状態とするための制御回路が必要であり、回路の複雑化を招き、また、この技術は駆動回路の高速化には何ら寄与しない。
【０００９】
さらに、上述の従来技術の駆動回路をＴＦＴで構成した場合、いずれの場合も回路が複雑で、回路の電気的特性を正確かつ高速に検査することが難しく、よって信頼性の評価の面では問題がある。
【００１０】
特許文献２には、データ線の一端にアナログドライバを有すると共に、他端に、ターゲット端子３からのプリチャージ電位をデータ線に一括して供給するスイッチを有する液晶表示装置が開示されている。
【００１１】
【特許文献１】特開昭６１−０３２０９３号公報
【特許文献２】特開平０２−２０４７１８号公報
【非特許文献１】ＳＩＤ  Ｄｉｇｅｓｔ，ｐｐ６０９−６１２（１９９２）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の従来技術の問題点を考慮してなされたものであり、その目的は、高速動作が可能で、ある程度の消費電力の削減も図れ、あるいは検査も容易に行える、新規な液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、走査線とデータ線の交点に対応して液晶表示画素が形成されている液晶表示マトリックスと、前記走査線を駆動する走査線駆動回路と、前記データ線を駆動するデータ線駆動回路と、を有する液晶表示装置において、前記データ線駆動回路は、複数段を備えるシフトレジスタと、前記データ線の各々の第１の端側に対応して設けられ、前記シフトレジスタの出力に応じて映像信号をサンプリングするための複数のスイッチ回路とを有し、前記データ線の各々の第２の端側には線順次デジタルドライバを有し、前記データ線駆動回路は、アナログ映像信号に基づいて前記データ線を駆動し、前記線順次デジタルドライバは、デジタル映像信号に基づいて前記データ線を駆動することを特徴とする。
シフトレジスタの出力信号を、アナログドライバにおける映像信号のサンプリングタイミングを決めるために使用すれば、高速なデータ線の駆動が実現される。したがって、液晶表示マトリクスの駆動回路をＴＦＴで構成した場合でも、消費電力を増大させずに、駆動回路の高速動作が可能となる。
【００１４】
本発明においては、前記線順次デジタルドライバを検査用の信号の入力回路として用いることができる。この場合、前記線順次デジタルドライバは、デジタル映像信号を取り込んで一時的に記憶する第１のラッチと、前記第１のラッチの各ビットのデジタルデータを一括して取り込んで一時的に記憶する第２のラッチと、前記第２のラッチの各ビットのデジタルデータを同時にアナログ信号に変換し、前記データ線を同時に駆動するＤ／Ａコンバータとを有し、前記線順次デジタルドライバを検査用の信号の入力回路として用いて、前記Ｄ／Ａコンバータより検査用の信号を前記データ線に供給することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を用いて、本発明の内容をより詳細に説明する。
【００１６】
（実施形態１）
（全体構成）
図１Ａは本発明の液晶表示装置の一実施形態の構成を示し、図１Ｂはアクティブマトリクス型液晶表示装置のおける画素部の構成を示す図である。
【００１７】
本実施形態は、アナログスイッチ（スイッチ回路）を用いてデータ線を駆動する方式を採用した液晶表示装置である。
【００１８】
また、本実施形態では、データ線駆動回路を構成するトランジスタとしてＴＦＴを使用している。そのＴＦＴは、画素部のスイッチング用ＴＦＴと同時に基板上に形成されたものである。その製造プロセスについては、後述する。
【００１９】
画素部（アクティブマトリクス）３００における１つの画素は、図１Ｂに示すように、スイッチング用のＴＦＴ３５０と液晶素子３７０とで構成される。ＴＦＴ３５０のゲートは走査線Ｌ（ｋ）に接続され、ソース（ドレイン）はデータ線Ｄ（ｋ）に接続されている。
【００２０】
走査線Ｌ（ｋ）は、図１Ａに示される走査線駆動回路１００により駆動され、データ線Ｄ（ｋ）は、図１Ａに示されるデータ線駆動回路２００により駆動される。
【００２１】
データ線駆動回路２００は、データ線の本数に対応する段数を少なくとも具備するシフトレジスタ２２０と、ゲート回路２４０と、Ｎ本（本実施形態では４本）の映像信号線（Ｓ１〜Ｓ４）に接続される複数のアナログスイッチ２６１とを有している。
【００２２】
Ｎ本の映像信号線（Ｓ１〜Ｓ４）が用意されているということは、映像信号が多重化されていてかつ、その多重度が「Ｎ」であることを意味する。
【００２３】
複数のアナログスイッチは、任意のＭ個毎（本実施形態では、４個毎）にグループ化され、そのグループの総数は映像信号線の総数（すなわち「Ｎ」）に等しい。つまり、本実施形態ではアナログスイッチのグループ数は「４」個であり、一つのグループに属する各アナログスイッチは１本の映像信号線に共通に接続されている。
【００２４】
図１Ａ中、「Ｖ１」，「Ｖ２」，「Ｖ３」，「Ｖ４」は多重化された映像信号を示し、「ＳＰ」はシフトレジスタ２２０に入力されるスタートパルスを示し、「ＣＬ１」，「ｎＣＬ１」は動作クロックを示す。なお、「ＣＬ１」と「ｎＣＬ１」は位相が１８０度ずれたパルスである。以下の説明において、他のパルス信号についても、位相が１８０度ずれたクロックは冒頭に「ｎ」を付して表すこととする。また、正極性のパルスがデジタル値の「１」に対応し、負極性のパルスがデジタル値の「０」に対応する。
【００２５】
また、映像信号の多重化の意味が図４Ｂに示されている。図４Ａに示すように、１番目から１６番目までの映像信号を例にとると、通常、各信号は時系列的に順番に配置されている。
【００２６】
一方、本実施形態のように多重度「４」で映像信号を多重化すると、図４Ｂに示すように、時刻ｔ１において、映像信号Ｖ１〜Ｖ４にはそれぞれ、「１番目」，「５番目」，「９番目」，「１３番目」の各信号が同時に現れる。以下、同様に、時刻ｔ２には「２番目」，「６番目」，「１０番目」，「１４番目」の各信号が同時に現れ、時刻ｔ３には「３番目」，「７番目」，「１１番目」，「１５番目」の各信号が同時に現れ、時刻ｔ４には「４番目」，「８番目」，「１２番目」，「１６番目」の各信号が同時に現れる。
【００２７】
映像信号の多重化は、例えば、図６に示すようにアナログ映像信号を少しずつ遅延させて、位相が少しずつ異なる複数の映像信号を作成することにより可能である。そのような映像信号の遅延は、例えば、図５に示すような遅延回路１２００を用いて実現できる。遅延回路１２００は同じ遅延量をもつ４つの遅延回路１２０２〜１２０７を直列に接続してなり、各遅延回路の出力をデータ線駆動回路２００に供給する。なお、図５において、参照番号１０００はアナログ映像信号発生装置であり、参照番号１１００はタイミングコントローラである。
【００２８】
本実施形態では、このように映像信号を多重化しておき、一方、一本のシフトレジスタを用いて多重度に応じた数のパルスを同時に発生させ、複数のアナログスイッチを同時に駆動して、映像信号を同時に複数のデータ線に供給することにより、データ線駆動の高速化が図られる。
【００２９】
なお、液晶表示装置は、実際は、図２１に示されるように、アクティブマトリクス基板３１００と対向基板３０００とを張り合わせて構成される。各基板の間に液晶が封入されている。
【００３０】
（データ線駆動回路の具体的構成）
本実施形態は、データ線駆動回路２００における動作に特徴があり、以下、具体的に説明する。
【００３１】
図２に示されるように、本施例では、シフトレジスタ２２０において、所定間隔をおいて複数の正極性のパルス（１つのパルスはデータ「１」に対応する）が同時にシフトされ、これに対応してシフトレジスタの各段から、相互に間隔をおいて並列に走る複数のパルスが出力される。並列に走るパルスの数は、上述の映像信号の多重度「Ｎ」に等しい。つまり、本実施形態では「４」個である。
【００３２】
それらのパルスは、アナログスイッチ２６１の動作タイミングを決定するために使用される。具体的には、それらのパルスはゲート回路２４０に入力され、そのゲート回路２４０の出力端（ＯＵＴ１〜ＯＵＴ（Ｎ×Ｍ））から、相互に間隔をおいて並列に走る複数のパルスが出力される。
【００３３】
そして、本実施形態では、ゲート回路２４０から出力されるそれらのパルスは、アナログスイッチによる映像信号のサンプリングのタイミングを決定するために用いられる。
【００３４】
ゲート回路２４０は、波形整形のために使用される。つまり、ｐ型のＴＦＴとｎ型のＴＦＴとでは、図２３Ａに示すように電圧−電流特性に差があり、したがって、それらのＴＦＴを出力段トランジスタとして用いて図２３Ｂのようなバッファを構成すると、図２３Ｃに示すように、パルス入力に対して出力波形が鈍り、信号の遅延が生じる。このような遅延を抑制するため、ゲート回路２４０を設けるのが望ましいのである。しかし、必ず必要というものではなく、シフトレジスタ２２０の出力信号で、直接にアナログスイッチ２６１を駆動してもよい。
【００３５】
データ線駆動回路２００の、より具体的な回路構成が図３に示される。
【００３６】
図３に明示されるように、アナログスイッチ２６１は、ＭＯＳトランジスタ４１０により構成されている。また、参照番号４１２は、データ線自体がもつ容量（以下、データ線容量という）である。
【００３７】
また、シフトレジスタ２２０を構成する一つの段（参照番号５００）は、インバータ５０４と、クロックドインバータ５０２，５０６とからなっている。
【００３８】
また、ゲート回路２４０は、シフトレジスタの隣り合う２つの段の出力を入力とする２入力ナンドゲート２４１〜２４６を具備している。
【００３９】
（回路動作の説明）
次に、図９および図１０を用いて、図３に示される回路の動作を具体的に説明する。図９及び図１０は、Ｎ＝４，Ｍ＝１０の例を示している。図９は、シフトレジスタ２２０から並列に走る４つのパルスが定常的に出力されるようになるまで（その状態が図１０に示される）の動作のうちの、初期段階の動作を示している。
【００４０】
図９において、「ａ」〜「ｇ」は、図３に示される、シフトレジスタ２２０の各段の出力端における信号波形を示し、「ＯＵＴ１」〜「ＯＵＴ６」は、同じく図３に示されるナンドゲート２４１〜２４６のそれぞれの出力信号の波形を示す。また、「ＧＰ」は一本の走査線の選択パルスであり、「Ｈ1」は非定常時の１番目の選択期間を示し、「Ｈ2」は非定常時の２番目の選択期間を示し、「Ｈ3」は非定常時の３番目の選択期間を示す。また
、上述したように、「ＣＬ１」，「ｎＣＬ１」は動作クロックであり、「ＳＰ」はスタートパルスである。図１０においても同様である。
【００４１】
図９に示されるように、１選択期間（１Ｈ）に１個のスタートパルス（ＳＰ）をシフトレジスタ２２０に順次に入力していくと、それに対応してシフトレジスタ２２０の各段から一つのパルスが出力され、そのパルスは順次にシフトされていく。これに応じて、ナンドゲート２４１〜２４６のそれぞれから順次に１つのパルスが出力される。
【００４２】
このような動作が繰り返され、図１０に示すように、４番目の選択期間が定常時の最初の選択期間「Ｈ1th」であり、その開始時点（時刻ｔ１）において、初めて、４つのパル
スが、ゲート回路２４０より同時に出力される（ＯＵＴ１，ＯＵＴ１１，ＯＵＴ２１，ＯＵＴ３１）。以後、各パルスは相互の間隔を保ちながら同一方向に並列に走るようになり、４つのパルスが同時に出力される状態が定常的に実現される。
【００４３】
このようにして得られた、同時に出力される４つのパルスでもって、図３の各アナログスイッチ２６１を構成するＭＯＳトランジスタ４１０を同時にオンさせ、多重化された映像信号を同時にサンプリングし、対応する４本のデータ線に同時に映像信号を供給する。
【００４４】
すなわち、パルスが入力されるとＭＯＳトランジスタ４１０がオンし、データ線（Ｄ（ｎ））と映像信号線（Ｓ１〜Ｓ４）とが電気的に接続され、アナログビデオ信号がデータ線容量４１２に書き込まれる。そして、ＭＯＳトランジスタ４１０がオフすると、書き込まれた信号がデータ線容量４１２に保持される。つまり、データ線容量４１２がホールディングコンデンサの役割を果たす。データ線のドライバがアナログスイッチのみで構成されているので、回路構成が簡単で集積度を高めることができ、また、映像信号のサンプリングも正確に行うことができる。なお、比較的小型の液晶パネルの場合、本実施形態のようなアナログスイッチのみのドライバでデータ線を十分に駆動可能である。
【００４５】
このように、本実施形態では、まず、一本のシフトレジスタを用いて複数のパルスを同時に発生させる。したがって、シフトレジスタの動作クロックの周波数を変更することなく、シフトレジスタの出力信号の周波数を高くすることができる。同時に発生するパルスの数を「Ｎ個（Ｎは２以上の自然数）」とした場合、シフトレジスタの出力信号の周波数はＮ倍となる。
【００４６】
そして、シフトレジスタの各出力信号を、アナログスイッチによる映像信号のサンプリングのタイミングを決めるために使用することにより、高速なデータ線の駆動が実現される。したがって、液晶表示マトリクスの駆動回路をＴＦＴで構成しても、消費電力を増大させずに、高速なデータ線の駆動が可能である。
【００４７】
なお、アナログスイッチとしては、１個のＭＯＳトランジスタのみからなるものだけでなく、図２５Ａに示すようなＣＭＯＳで構成されるスイッチも使用可能である。ＣＭＯＳスイッチは、ＭＯＳトランジスタ４１４，４１６と、インバータ４１８とで構成されている。
【００４８】
また、データ線ドライバとして、図２５Ｂのようなアナログドライバを用いることも可能である。アナログドライバは、ＭＯＳトランジスタ４４０およびホールディングコンデンサ４２０からなるサンプル・ホールド回路と、バッファ回路（ボルテージフォロワ）４００とで構成されている。
【００４９】
さらに、本実施形態は、以下に述べるような優れた独自の効果を有している。以下、比較例と対比して、その効果について説明する。
【００５０】
（比較例との対比）
図１１Ａは比較例のデータ線駆動回路の構成を示す図であり、図１１Ｂは図１１Ａの構成の問題点を示す図である。
【００５１】
図１１Ａの比較例では、シフトレジスタ（ＳＲ）およびゲート回路を複数設け（２２２〜２２６，２４２〜２４６）、シフトレジスタ（ＳＲ）のそれぞれに、個別にスタートパルス（ＳＰ）を供給するようにしている。そのスタートパルスのシフトレジスタへの入力は、専用の配線Ｓ１０を介して行う必要がある。
【００５２】
この場合、スタートパルス入力用の配線Ｓ１０が、各シフトレジスタ２２２，２２４，２２６へ動作クロック（ＣＬ１，ｎＣＬ１）を入力するための配線Ｓ２０と交差し、その結果、図１１Ｂに示すように、スタートパルスにノイズが重畳されることになる。
【００５３】
また、スタートパルスの入力用配線Ｓ１０の長さは、少なくとも１０μｍ程度になり、よって微細化の大きな障害となる。
【００５４】
さらに、その配線の抵抗よってスタートパルスが遅延し、各シフトレジスタへの入力タイミングに差が生じる恐れもある。
【００５５】
これに対し、本実施形態のデータ線駆動回路では、図１２Ａに示されるように、１本のシフトレジスタ２２０の左端から所望のタイミングでスタートパルス（ＳＰ）を入力すればよく、スタートパルス用の専用配線は不要である。
【００５６】
したがって、本実施形態では、図１１Ｂに示すようにスタートパルスにノイズが重畳するがことがなく、また、レイアウト面積の削減も図れる。
【００５７】
また、一本のシフトレジスタを用いて複数のパルスを生成するので、スタートパルスの遅延も生じない。
【００５８】
このように、本実施形態によれば、回路の微細化とシフトレジスタの動作クロックの周波数の低減とを両立できる。したがって、例えば、データ線駆動回路を構成するＴＦＴとして、低温プロセスを用いて作成したＴＦＴを用いた場合でも高速かつ正確な動作が確保される。
【００５９】
したがって、本実施形態を用いれば、駆動回路をＴＦＴで構成した液晶表示装置の性能を高めることができる。
【００６０】
（ＴＦＴの製造プロセス）
図２２Ａ〜図２２Ｅに、ドライバ部のＴＦＴと、アクティブマトリクス部（画素部）のＴＦＴとを同時に基板上に形成する場合の、製造プロセス（低温製造プロセス）の一例が示されている。本製造プロセスにより製造されるＴＦＴは、ポリシリコンを用いた、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＴＦＴである。
【００６１】
まず、ガラス基板４０００上に絶縁膜４１００を形成し、絶縁膜４１００上にポリシリコンアイランド（４２００ａ，４２００ｂ，４２００ｃ）を形成し、続いて、全面にゲート酸化膜４３００を形成する（図２２Ａ）。
【００６２】
次に、ゲート電極４４００ａ，４４００ｂ，４４００ｃを形成した後、マスク材４５００ａ，４５００ｂを形成し、次に、ボロンを高濃度にイオン打ち込みし、ｐ型のソース・ドレイン領域４７０２を形成する（図２２ｂ）。
【００６３】
次に、マスク材４５００ａ，４５００ｂを除去し、リンをイオン打ち込みし、ｎ型のソース・ドレイン領域４７００，４９００を形成する（図２２Ｃ）。
【００６４】
続いて、マスク材４８００ａ，４８００ｂを形成した後、リンをイオン打ち込みする（図２２Ｄ）。
【００６５】
続いて、層間絶縁膜５０００、金属電極５００１，５００２，５００４，５００６，５００８、最終保護膜６０００を形成して、デバイスが完成する。
【００６６】
（実施形態２）
本発明は、アナログ方式のドライバを用いたデータ線駆動回路のみならず、デジタルドライバを用いたデータ線駆動回路にも適用が可能である。
【００６７】
図８は、デジタルドライバを用いた線順次駆動方式のデータ線駆動回路の構成例を示す。
【００６８】
この回路の構成の特徴は、デジタル映像信号（Ｖ１ａ〜Ｖ１ｄ）を取り込んで一時的に記憶する第１のラッチ１５００と、この第１のラッチ１５００の各ビットのデータを一括して取り込んで一時的に記憶する第２のラッチ１５１０と、この第２のラッチ１５１０の各ビットのデジタルデータを同時にアナログ信号に変換し、全データ線を同時に駆動するＤ／Ａコンバータ１６００とを有していることである。
【００６９】
このようなデジタルドライバを用いた回路においても、デジタル映像信号（Ｖ１ａ〜Ｖ１ｄ）を第１のラッチ１５００に取り込む方式として、前掲の第１の実施形態で示した技術を適用できる。つまり、デジタル映像信号（Ｖ１ａ〜Ｖ１ｄ）を多重化し、かつ一本のシフトレジスタ２２０から複数のパルスを同時に発生させ、それらのパルスを用いてデジタル映像信号の複数のデータを並列にラッチすることにより、シフトレジスタの動作クロックの周波数を高めることなく、デジタル映像信号のラッチを高速化できる。
【００７０】
デジタル映像信号の多重化は例えば、図７に示される、データの組み替え回路１２７０により実現できる。なお、図７において、参照番号１０００はアナログ映像信号発生装置を示し、参照番号１２５０はＡ／Ｄ変換回路を示し、参照番号１２６０はγ補正用ＲＯＭを示し、参照番号１１１０はタイミングコントローラを示す。
【００７１】
なお、線順次駆動方式のデジタルドライバに限定されず、点順次駆動方式のデジタルドライバにも同様に、本発明は適用可能である。
【００７２】
（実施形態３）
本発明の第３の実施形態の特徴が図１９Ａ，図１９Ｂに示されている。第１の実施形態では、ゲート回路２４０をナンドゲートで構成していたが（図３）、本実施形態では、ゲート回路２４０を排他的論理和ゲート２５１で構成している。排他的論理和ゲート２５１は、シフトレジスタの隣接する２つの段の出力（ａ，ｂ・・・）を入力とし、映像信号のサンプリングタイミングを決めるために使用されるパルス（Ｘ，Ｙ，Ｚ・・・）を出力する。
【００７３】
排他的論理和ゲート２５１を用いる利点は、スタートパルス（ＳＰ）の１周期を２選択期間（選択期間の２倍）とすると消費電力の低減が可能となる点と、出力パルスの後端が急峻となってパルス幅が広がるのを防ぐことができる点である。
【００７４】
すなわち、図３に示すように、スタートパルス（ＳＰ）の１周期を２選択期間（選択期間の２倍）とすると、図９に示されるのと同様の回路動作によって並列にパルスが出力されると共に、１選択期間あたりの、シフトレジスタの各段の出力（ａ，ｂ・・・）のレベル変化の回数が、図９のような動作が行われる場合に比べて半分となる。
【００７５】
つまり、図１９Ａの「ｂ」点における１選択期間（１Ｈ）内の信号のレベル変化は、図１９Ｂに示すように、１回である。つまり、１選択期間（１Ｈ）にはポジティブエッジＲ３が１つ存在するだけである。
【００７６】
これに対し、図９に示す回路動作では、「ｂ」点における信号レベルは１選択期間（１Ｈ）内で２回変化している。つまり、１選択期間（１Ｈ）には、ポジティブエッジＲ１とネガティブエッジＲ２の２つが存在する。したがって、図９の場合に比べ、図１９の場合は信号レベルの遷移回数が半減しており、それに伴い、消費電力が約半分となる。
【００７７】
また、図２４Ｂに示すように、２入力ナンドゲート（図２４Ａに示される）の場合、１つの入力のポジティブエッジと他の入力のネガティブエッジとで出力パルスのパルス幅（Ｔ１）が決定されるのに対し、２入力排他的論理和ゲート（図２４Ｃ）の場合、図２４Ｄに示されるように、２つの入力のポジティブエッジで出力パルスのパルス幅（Ｔ２）が決定される。このため、出力パルスの後端が急峻となってパルス幅が広がるのを防止できる。
【００７８】
（実施形態４）
図１３Ａに本発明の第４の実施形態の要部構成が示される。
【００７９】
本実施形態の特徴は、図１のゲート回路２４０を、シフトレジスタの各段の出力と出力イネーブル信号（Ｅ，ｎＥ）とを入力とするナンドゲート（２４１，２４２，２４３，２４４・・・）で構成したことである。
【００８０】
出力イネーブル信号（Ｅ，ｎＥ）による制御を可能としたことにより、シフトレジスタの出力のレベルとゲート回路の出力のレベルとを独立して制御可能となる。この特徴を活用すると、回路の動作中に、ナンドゲート（２４１，２４２，２４３，２４４・・・）からのパルスの発生（ネガティブエッジ発生）を一時的に中断させることができ、かつ、その中断を解いて、パルスの発生を再開させることが可能となる。
【００８１】
例えば、図１３Ｂにおいて、時刻ｔ４〜時刻ｔ６（期間ＴＳ１）において、ナンドゲート（２４１，２４２，２４３，２４４・・・）からのパルスの発生を停止させ、かつ、時刻ｔ６にパルスの発生を再開させる場合を考える。
【００８２】
このような動作は、期間ＴＳ１において動作クロックＣＬ１，ｎＣＬ１を停止し、一方、出力イネーブル信号（Ｅ）を時刻ｔ４〜時刻ｔ５までローレベルに固定しておき、時刻ｔ５において、動作クロックと同じ周期での変化を再開させることにより実現される。出力イネーブル信号（ｎＥ）については、時刻ｔ６より動作クロックと同じ周期での変化を再開させればよい。
【００８３】
このようなパルスの発生を停止する技術は、例えば、水平帰線期間（ＢＬ）における映像信号のサンプリングを禁止するために利用できる。
【００８４】
図１４に、実際の回路において、水平帰線期間（時刻ｔ１２〜ｔ１３）にゲート回路からのパルスの発生を停止させる場合の動作が示される。図１４中、例えば、「１５７」は
、一本のシフトレジスタの「第１５７段の出力」を示し、「ＯＵＴ１５９」は、「第１５９番目のナンドゲートの出力」を示す。
【００８５】
図１４に明示されるように、水平帰線期間（時刻ｔ１２〜ｔ１３）にゲート回路からのパルスの発生を停止させるためには、時刻ｔ１〜ｔ１４において、動作クロック（ＣＬ１，ｎＣＬ１）およびイネーブル信号（ｎ，ｎＥ）を停止させればよい。
【００８６】
（実施形態５）
図１に示す液晶表示装置は、データ線等の電気的特性の検査にも適している。すなわち、図１５の上側に示すように、検査用信号の入力回路２０００を設けることにより、データ線やアナログスイッチの周波数特性や、データ線の断線等を正確かつ高速に検出可能となる。
【００８７】
図１５において、データ線の一端に検査用信号の入力回路２００が接続され、データ線の他端に、アナログスイッチ２６１を介して映像信号の入力線Ｓ１が接続されている。図１５において、「ＴＧ」はテストイネーブル信号を示し、「ＴＣ」は電源電圧を示す。
【００８８】
検査は、以下のように行われる。
【００８９】
まず、テストイネーブル信号「ＴＧ」をアクティブとし、各データ線に電源電圧（検査用電圧）を一括して供給する。
【００９０】
そのような電圧印加状態において、１本のシフトレジスタより一つのパルスを順次に出力させる。すると、ゲート回路２４０から１個のパルスが順次に出力される。そのパルスによりアナログスイッチが順次にオンし、これにより、データ線の一端より供給された電圧を、アナログスイッチ２６１および映像信号の入力線Ｓ１を介して受信でき、これにより、データ線やアナログスイッチの電気的特性の検査を行うことができる。
【００９１】
このように、本実施形態では、１本のシフトレジスタから１個ずつ順次にパルスを発生させることが必要である。つまり、図１６Ａに示すようにデータ線が配列されていて、前掲の実施形態では、図１６Ｂに示すように複数本同時にデータ線を駆動する方式を採用していたが、本実施形態では、図１６Ｃに示すように、一本ずつ順次に駆動する方式に切り替えることが必要である。
【００９２】
このような切り替えは、図１７に示すように、スタートパルスの入力方式を変更することで容易に行える。つまり、図１７に示すように、１番目の選択期間（Ｈ1st）の最初に
１つのスタートパルス（ＳＰ）を入力し、そのパルスを全段数に渡ってシフトさせれば、順次に１つのパルスが発生し、各選択期間毎に１つのスタートパルス（ＳＰ）を入力すれば、図１０に示すように、複数のパルスを同時に発生させることができる。
【００９３】
１本のシフトレジスタから１個ずつ順次にパルスを発生させることにより、データ線の電気的特性を一本毎に調べることができ、検査が容易となる。
【００９４】
なお、図１８Ａの構成を用いた場合、図１８Ｂに示されるように、所定期間ＴＳ３において、シフトレジスタの動作クロックＣＬ１，ｎＣＬ１を停止させれば、その期間内では、ナンドゲートの出力（ＯＵＴ１）のみがハイレベルとなる。よって、対応するアナログスイッチのみがオンし、所定期間ＴＳ３においては、第１番目のデータ線のみをじっくりと検査できる。
【００９５】
また、図２０では、専用の検査用信号の入力回路２０００の代わりに、線順次デジタル
ドライバ２１４（図８の構成と同一である）を設けてもよい。この場合、デジタルドライバ２１４は、本来のデータ線を駆動するという働きの他に、検査用信号の入力回路としても機能することになる。
【００９６】
図２０の構成では、アナログ映像信号に基づくデータ線駆動およびデジタル映像信号に基づくデータ線駆動の双方が可能である。
【００９７】
以上説明した本発明の液晶表示装置をパーソナルコンピュータ等の機器における表示装置として使用すれば、製品の価値が向上する。
【図面の簡単な説明】
【００９８】
【図１】図１Ａは、本発明の液晶表示装置の一実施例の全体構成を示す図であり、図１Ｂは画素部の構成を示す図である。
【図２】図１に示される実施例の特徴を説明するための図である。
【図３】図２に示される回路構成をより具体化して示す回路図である。
【図４】図４Ａは、原映像のデータ配列を示す図であり、図４Ｂは、本発明に用いられる手法により、原映像のデータを時系列に配置した場合のデータ配列の例を示す図である。
【図５】アナログ映像信号を、図４Ｂに示されるような多重化された信号に加工するための回路構成の例を示す図である。
【図６】図５の回路の主要な動作を説明するための図である。
【図７】デジタル映像信号を図４Ｂに示されるような多重化された信号に加工するための回路構成の例を示す図である。
【図８】デジタル線順次方式の液晶マトリクス駆動回路の構成例を示す図である。
【図９】図１Ａ，図２，図３に示される回路の動作タイミングを示すタイミングチャートである。
【図１０】図１０は図１Ａ，図２，図３に示される回路における、アナログスイッチ２６１の出力信号の出力タイミングを示すタイミングチャートである。
【図１１】図１１Ａは、比較例の回路構成を示す図であり、図１１Ｂは、図１１Ａの回路の問題点を示す信号の波形図である。
【図１２】図１２Ａは、図１〜図３に示される本発明の液晶表示装置の要部を抜き出して示す図であり、図１２Ｂは図１２Ａの回路の利点を示す、信号の波形図である。
【図１３】図１３Ａは、本発明の液晶表示装置の他の実施例の要部構成を示す図であり、図１３Ｂは、図１３Ａの回路の動作例を説明するためのタイミングチャートである。
【図１４】図１３Ａに示す回路の他の動作例を示すタイミングチャートである。
【図１５】本発明の液晶表示装置の他の実施例の全体構成を示す図である。
【図１６】図１６Ａは、図１５の回路におけるデータ線の配列を示す図であり、図１６Ｂは、本発明の駆動回路の通常動作を示す図であり、図１６Ｃは図１６Ｂの駆動回路の欠陥検査時の動作例を示す図である。
【図１７】図１６Ｃに示される本発明の駆動回路の欠陥検査時の動作を、より具体的に説明するためのタイミングチャートである。
【図１８】図１８Ａは、本発明の駆動回路の要部構成を示す図であり、図１８Ｂは、図１８Ａの回路の欠陥検査時の動作の一例を示す図である。
【図１９】図１９Ａは、本発明の駆動回路の要部構成を示す図であり、図１９Ｂは、図１９Ａの駆動回路の通常の動作例を示すタイミングチャートである。
【図２０】本発明の液晶表示装置の他の実施例の構成を示す図である。
【図２１】液晶表示装置の構造を示す斜視図である。
【図２２】図２２Ａ〜図２２Ｅはそれぞれ、ドライバ部を構成するＴＦＴとアクティブマトリクスを構成するＴＦＴとを同時に形成する製造プロセスの例を示す、各工程におけるデバイスの断面図である。
【図２３】図２３Ａは、ｐチャネルＴＦＴとｎチャネルＴＦＴの電圧−電流特性を示す図であり、図２３Ｂは、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いたバッファ回路の回路図であり、図２３Ｃは、図２３Ｂの回路の入力波形と出力波形を示す図である。
【図２４】図２４Ａは、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いたナンドゲートを示し、図２４Ｂは、図２４Ａの回路の入力波形と出力波形を示す図であり、図２４Ｃは、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いた排他的論理和ゲートを示す図であり、図２４Ｄは、図２４Ｃの回路の入力波形と出力波形を示す図である。
【図２５】図２５Ａは、アナログスイッチの構成の一例を示す図であり、図２５Ｂは、アナログドライバの構成を示す図である。
【符号の説明】
【００９９】
１００  走査線駆動回路、  ２００  データ線駆動回路、  ２１４  デジタルドライバ、
２２０  シフトレジスタ、  ２２２〜２２６，２４２〜２４６  ゲート回路、  ２４０
ゲート回路、  ２５１  排他的論理和ゲート、  ２６１  アナログスイッチ、  ３００
画素部（アクティブマトリクス）、  ３５０  ＴＦＴ、  ３７０  液晶素子、  ４１０，４１４，４１６，４４０  ＭＯＳトランジスタ、  ４１２  データ線容量、  ４１８，５０４  インバータ、  ４２０  ホールディングコンデンサ、  ４００  バッファ回路（ボルテージフォロワ）、５０２，５０６  クロックドインバータ、  １０００  アナログ映像信号発生装置、  １１００，１１１０  タイミングコントローラ、  １２５０  Ａ／Ｄ変換回路、  １２６０  γ補正用ＲＯＭ、  １２７０  データの組み替え回路、  １５００  第１のラッチ、  １５１０  第２のラッチ、  １６００  Ｄ／Ａコンバータ、  ２０００  検査用信号の入力回路、  ３０００  対向基板、  ３１００  アクティブマトリクス基板、  ４０００  ガラス基板、  ４１００  絶縁膜、  ４２００ａ，４２００ｂ，４２００ｃ  ポリシリコンアイランド４３００  ゲート酸化膜、  ４４００ａ，４４００ｂ，４４００ｃ  ゲート電極、  ４５００ａ，４５００ｂ  マスク材、  ４７０２  ｐ型ソース・ドレイン領域、  ４７００，４９００  ｎ型ソース・ドレイン領域、  ４８００ａ，４８００ｂ  マスク材、  ５０００  層間絶縁膜、  ５００１，５００２，５００４，５００６，５００８  金属電極、  ６０００  最終保護膜、  Ｖ１〜Ｖ４  映像信号、  ＳＰ  スタートパルス、  ＣＬ１，ｎＣＬ１  動作クロック、  ｔ１，ｔ２，ｔ３，ｔ４  時刻、  ＧＰ  走査線の選択パルス、  Ｄ（ｎ）  データ線、  Ｓ１〜Ｓ４  映像信号線、  ＳＲ  シフトレジスタ、  Ｓ１０  配線、  Ｖ１ａ〜Ｖ１ｄ  デジタル映像信号、  Ｅ，ｎＥ  出力イネーブル信号、  ＢＬ  水平帰線期間、  ＴＧ  テストイネーブル信号、  ＴＣ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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