(57)【要約】【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。【解決手段】この半導体装置は、ｐチャネル領域５ａを挟むように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域６ａと、ｐチャネル領域５ａ上にゲート絶縁膜７ａを介して形成され、ポリシリコン層１０ａと、ポリシリコン層１０ａとゲート絶縁膜７ａとの界面近傍に形成された金属含有層９ａとを含むゲート電極８ａと、ｎチャネル領域５ｂを挟むように所定の間隔を隔てて形成された一対のｐ型のソース／ドレイン領域６ｂと、ｎチャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成され、ポリシリコン層１０ｂと、ポリシリコン層１０ｂとゲート絶縁膜７ｂとの界面近傍に形成された金属含有層９ｂとを含むゲート電極８ｂとを備えている。また、金属含有層９ａおよび９ｂは、ＰｔおよびＴａＮを含む。【選択図】図１
2006339172.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、
前記第１チャネル領域上に第１ゲート絶縁膜を介して形成され、第１半導体層と、前記第１半導体層と前記第１ゲート絶縁膜との界面近傍に形成された第１金属含有層とを含む第１ゲート電極と、
前記半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、
前記第２チャネル領域上に第２ゲート絶縁膜を介して形成され、第２半導体層と、前記第２半導体層と前記第２ゲート絶縁膜との界面近傍に形成された第２金属含有層とを含む第２ゲート電極とを備え、
前記第１金属含有層および前記第２金属含有層の少なくとも一方は、複数の金属を含む、半導体装置。
【請求項２】
前記第１金属含有層および前記第２金属含有層は、それぞれ、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を部分的に覆うように形成されており、
前記第１半導体層および前記第２半導体層は、それぞれ、前記第１ゲート絶縁膜の前記第１金属含有層により覆われていない部分、および、前記第２ゲート絶縁膜の前記第２金属含有層により覆われていない部分に接触するように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第１金属含有層および前記第２金属含有層は、ドット状に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第１金属含有層および前記第２金属含有層は、同一の複数の金属を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ソース／ドレイン領域は、ｎ型であるとともに、前記第２ソース／ドレイン領域は、ｐ型であり、
前記第１ゲート絶縁膜は、前記第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する金属を含み、
前記第２金属含有層は、前記第２半導体層の前記伝導帯と前記価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する前記金属を含む、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１ソース／ドレイン領域は、ｎ型であるとともに、前記第２ソース／ドレイン領域は、ｐ型であり、
前記第１金属含有層は、前記第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する前記金属を含み、
前記第２金属含有層は、前記第２半導体層の前記伝導帯と前記価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する前記金属を含む、請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、第１導電型のソース／ドレイン領域と、第２導電型のソース／ドレイン領域とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ｎ型のソース／ドレイン領域とｎ型のポリシリコン層からなるゲート電極とを有するｎチャネルＭＯＳトランジスタと、ｐ型のソース／ドレイン領域とｐ型のポリシリコン層からなるゲート電極とを有するｐチャネルＭＯＳトランジスタとによって構成されたデュアルゲートＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。この従来のデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極をポリシリコン層によって形成しているので、ゲート電極の空乏化が生じるという不都合がある。そこで、このゲート電極の空乏化の問題点を解消することが可能なデュアルゲートＣＭＯＳが提案されている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を金属層により形成することによって、半導体（ポリシリコン）からなるゲート電極の空乏化の問題点を解消している。
【０００４】
【特許文献１】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１において提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を、それぞれ、金属層のみによって形成しているので、１０００℃程度の熱処理後には、ゲート電極と、ゲート絶縁膜およびソース／ドレイン領域が形成された基板との熱膨張係数の差が大きくなるという不都合がある。これにより、ゲート電極と、ゲート絶縁膜および基板との間に働く応力が増大するので、この応力に起因して基板における電子移動度が劣化するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面における半導体装置は、半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、第１チャネル領域上に第１ゲート絶縁膜を介して形成され、第１半導体層と、第１半導体層と第１ゲート絶縁膜との界面近傍に形成された第１金属含有層とを含む第１ゲート電極と、半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、第２チャネル領域上に第２ゲート絶縁膜を介して形成され、第２半導体層と、第２半導体層と第２ゲート絶縁膜との界面近傍に形成された第２金属含有層とを含む第２ゲート電極とを備えている。また、第１金属含有層および第２金属含有層の少なくとも一方は、複数の金属を含む。
【０００８】
この一の局面による半導体装置では、上記のように、第１ゲート電極が第１半導体層と、第１半導体層と第１ゲート絶縁膜との界面近傍に形成された第１金属含有層とを含むように構成するとともに、第２ゲート電極が第２半導体層と、第２半導体層と第２ゲート絶縁膜との界面近傍に形成された第２金属含有層とを含むように構成することによって、第１および第２ゲート電極をゲート絶縁膜上に形成された半導体層のみによって構成する場合と異なり、第１および第２ゲート電極の空乏化を抑制することができる。また、第１ゲート電極が第１半導体層と、第１半導体層と第１ゲート絶縁膜との界面近傍に形成された第１金属含有層とを含むように構成するとともに、第２ゲート電極が第２半導体層と、第２半導体層と第２ゲート絶縁膜との界面近傍に形成された第２金属含有層とを含むように構成することによって、第１および第２ゲート電極と同じ厚みのゲート電極を金属含有層のみにより形成する場合に比べて、金属含有層と、ゲート絶縁膜および半導体領域との間に働く応力を低減することができる。これにより、金属含有層と、ゲート絶縁膜および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。また、第１および第２ゲート電極と同じ厚みのゲート電極を金属含有層のみにより形成する場合に比べて、金属含有層の厚みを小さくすることができる。これにより、金属含有層のエッチングによる加工（パターニング）が容易になるので、金属含有層を含むゲート電極を用いる場合にも、容易にゲート電極をパターニングすることができる。
【０００９】
また、一の局面では、第１金属含有層および第２金属含有層の少なくとも一方が複数の金属を含むように構成することによって、たとえば、第１金属含有層に含まれる複数の金属を、第１半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）近傍に準位を形成する金属と、第１半導体層のミッドギャップよりも伝導帯側に準位を形成する金属とによって構成すれば、第１半導体層のミッドギャップよりも伝導帯側に準位を形成する金属により、第１ゲート電極のフェルミレベルを伝導帯側の準位に固定しやすくすることができるので、第１半導体層のミッドギャップ近傍に準位を形成する金属により第１ゲート電極のフェルミレベルがミッドギャップ近傍にピニングされるのを抑制することができる。また、第２金属含有層に含まれる複数の金属を、第２半導体層のミッドギャップ近傍に準位を形成する金属と、第２半導体層のミッドギャップよりも価電子帯側に準位を形成する金属とによって構成すれば、第２半導体層のミッドギャップよりも価電子帯側に準位を形成する金属により、第２ゲート電極のフェルミレベルを価電子帯側の準位に固定しやすくすることができるので、第２半導体層のミッドギャップ近傍に準位を形成する金属により第２ゲート電極のフェルミレベルがミッドギャップ近傍にピニングされるのを抑制することができる。上記のように、第１ゲート電極および第２ゲート電極の少なくとも一方において、フェルミレベルが第１半導体層または第２半導体層のミッドギャップ近傍にピニングされるのを抑制することができるので、第１ゲート電極および第２ゲート電極の少なくとも一方の仕事関数が、第１半導体層または第２半導体層のミッドギャップ近傍に対応する仕事関数に固定されるのを抑制することができる。
【００１０】
上記一の局面による半導体装置において、好ましくは、第１金属含有層および第２金属含有層は、それぞれ、第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成されており、第１半導体層および第２半導体層は、それぞれ、第１ゲート絶縁膜の第１金属含有層により覆われていない部分、および、第２ゲート絶縁膜の第２金属含有層により覆われていない部分に接触するように形成されている。このように構成すれば、第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成された第１金属含有層および第２金属含有層により、容易に、第１および第２金属含有層と、ゲート絶縁膜および半導体領域との間に働く応力を低減することができるので、その応力に起因する電子移動度の劣化を容易に低減することができる。
【００１１】
また、第１半導体層および第２半導体層を、それぞれ、第１ゲート絶縁膜の第１金属含有層により覆われていない部分および第２ゲート絶縁膜の第２金属含有層により覆われていない部分に接触するように形成することによって、第１および第２半導体層とゲート絶縁膜との接触面積を小さくすることができる。これにより、第１および第２半導体層をシリコンを含有する材料により形成するとともに、ゲート絶縁膜を金属を含有する高誘電率材料により形成する場合にも、第１および第２半導体層に含まれるシリコンと、ゲート絶縁膜の高誘電率材料に含まれる金属との反応に起因するピニングが発生しにくくなるので、ピニングに起因してゲート電極の仕事関数を調節するのが困難になるのを抑制することができる。なお、この場合において、ゲート絶縁膜と接触する第１および第２半導体層に所定の導電型の不純物を導入することにより、ゲート電極の仕事関数を調節することができる。
【００１２】
上記第１金属含有層および第２金属含有層が第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成されている構成において、好ましくは、第１金属含有層および第２金属含有層は、ドット状に形成されている。このように構成すれば、容易に、第１金属含有層および第２金属含有層を第１ゲート絶縁膜および第２ゲート絶縁膜を部分的に覆うように形成することができる。
【００１３】
上記一の局面による半導体装置において、好ましくは、第１金属含有層および第２金属含有層は、同一の複数の金属を含む。このように構成すれば、第１金属含有層および第２金属含有層を同一の複数の金属を含む層をパターニングすることにより同時に形成することができるので、第１および第２金属含有層を形成する際の製造プロセスを簡略化することができる。
【００１４】
上記一の局面による半導体装置において、好ましくは、第１ソース／ドレイン領域は、ｎ型であるとともに、第２ソース／ドレイン領域は、ｐ型であり、第１ゲート絶縁膜は、第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側に準位を形成する金属を含み、第２金属含有層は、第２半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも価電子帯側に準位を形成する金属を含む。このように構成すれば、第１ゲート絶縁膜に含まれる第１半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成する金属により、ｎ型の第１ソース／ドレイン領域を含むｎチャネルトランジスタの第１ゲート電極のフェルミレベルを第１半導体層の伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルトランジスタの第１ゲート電極の仕事関数を小さくする方向に調節することができるので、ｎチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。また、第２金属含有層に含まれる第２半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも価電子帯側に準位を形成する金属により、ｐ型の第２ソース／ドレイン領域を含むｐチャネルトランジスタの第２ゲート電極のフェルミレベルを第２半導体層の価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルトランジスタの第２ゲート電極の仕事関数を大きくする方向に調節することができるので、ｐチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルトランジスタおよびｐチャネルトランジスタによって構成される半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のしきい値電圧を低下する方向に調節することができる。
【００１５】
上記一の局面による半導体装置において、好ましくは、第１ソース／ドレイン領域は、ｎ型であるとともに、第２ソース／ドレイン領域は、ｐ型であり、第１金属含有層は、第１半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側に準位を形成する金属を含み、第２金属含有層は、第２半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも価電子帯側に準位を形成する金属を含む。このように構成すれば、第１金属含有層に含まれる第１半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成する金属により、ｎ型の第１ソース／ドレイン領域を含むｎチャネルトランジスタの第１ゲート電極のフェルミレベルを第１半導体層の伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルトランジスタの第１ゲート電極の仕事関数を小さくする方向に調節することができるので、ｎチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。また、第２金属含有層に含まれる第２半導体層の伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも価電子帯側に準位を形成する金属により、ｐ型の第２ソース／ドレイン領域を含むｐチャネルトランジスタの第２ゲート電極のフェルミレベルを第２半導体層の価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルトランジスタの第２ゲート電極の仕事関数を大きくする方向に調節することができるので、ｐチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルトランジスタおよびｐチャネルトランジスタによって構成される半導体装置において、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のしきい値電圧を低下する方向に調節することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明する。
【００１７】
図１は、本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。図２は、図１に示した一実施形態によるＣＭＯＳのｎチャネルＭＯＳトランジスタ部分の構造を示した拡大断面図である。まず、図１および図２を参照して、本発明の一実施形態によるＣＭＯＳの構造について説明する。
【００１８】
本実施形態によるＣＭＯＳでは、図１に示すように、シリコン基板１上に約２００ｎｍの厚みを有する埋め込み酸化膜２が形成されている。また、埋め込み酸化膜２上の所定領域には、約１００ｎｍの厚みを有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層としての単結晶シリコン層３が島状に形成されている。なお、この単結晶シリコン層３は、本発明の「半導体領域」の一例である。また、単結晶シリコン層３を取り囲むように、埋め込み酸化膜２に達するＳｉＯ２膜からなる素子分離絶縁膜４が形成されている。
【００１９】
また、本実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ５０ａの形成領域では、単結晶シリコン層３には、ｐ型のチャネル領域５ａを挟むように所定の間隔を隔てて一対のｎ型のソース／ドレイン領域６ａが形成されている。なお、このｐ型のチャネル領域５ａは、本発明の「第１チャネル領域」の一例であり、ｎ型のソース／ドレイン領域６ａは、本発明の「第１ソース／ドレイン領域」の一例である。また、ｐ型のチャネル領域５ａ上には、ゲート絶縁膜７ａが形成されている。なお、このゲート絶縁膜７ａは、本発明の「第１ゲート絶縁膜」の一例である。また、ゲート絶縁膜７ａは、ＳｉＯ２膜、または、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜であるＨｆＯ２膜などによって形成されている。このＨｆＯ２膜は、３．９よりも高い比誘電率を有する。また、ゲート絶縁膜７ａがＳｉＯ２膜からなる場合には、そのＳｉＯ２膜は、約６ｎｍ以下の厚みを有する。ゲート絶縁膜７ａがＨｆＯ２膜からなる場合には、そのＨｆＯ２膜は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有する。また、ゲート絶縁膜７ａ上には、ゲート電極８ａが形成されている。なお、このゲート電極８ａは、本発明の「第１ゲート電極」の一例である。
【００２０】
ここで、本実施形態では、ゲート電極８ａは、ゲート絶縁膜７ａ上に形成されたＰｔおよびＴａＮを含む金属含有層９ａと、金属含有層９ａ上に形成されたｎ＋型のポリシリコン層１０ａとによって形成されている。なお、この金属含有層９ａは、本発明の「第１金属含有層」の一例であり、ポリシリコン層１０ａは、本発明の「第１半導体層」の一例である。また、金属含有層９ａは、ポリシリコン層１０ａの平均膜厚（約１５０ｎｍ）よりも小さい約３ｎｍ未満の平均膜厚（成膜時）を有している。このように、金属含有層９ａを小さい膜厚で形成することにより、金属含有層９ａは、図２に示すように、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成されている。また、金属含有層９ａ上に形成されたｎ＋型のポリシリコン層１０ａは、金属含有層９ａの隣接するドット間の領域を介して、ゲート絶縁膜７ａの金属含有層９ａによって覆われていない部分に接触している。上記したｐ型のチャネル領域５ａ、一対のｎ型のソース／ドレイン領域６ａ、ゲート絶縁膜７ａおよびゲート電極８ａによって、ｎチャネルＭＯＳトランジスタ５０ａが構成されている。
【００２１】
一方、本実施形態によるＣＭＯＳを構成するｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、図１に示すように、単結晶シリコン層３に、ｎ型のチャネル領域５ｂを挟むように所定の間隔を隔てて一対のｐ型のソース／ドレイン領域６ｂが形成されている。なお、ｎ型のチャネル領域５ｂは、本発明の「第２チャネル領域」の一例であり、ｐ型のソース／ドレイン領域６ｂは、本発明の「第２ソース／ドレイン領域」の一例である。また、ｎ型のチャネル領域５ｂ上には、上記したｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａと同様の組成（ＳｉＯ２またはＨｆＯ２）および厚み（約６ｎｍ以下）を有するゲート絶縁膜７ｂが形成されている。なお、このゲート絶縁膜７ｂは、本発明の「第２ゲート絶縁膜」の一例である。また、ゲート絶縁膜７ｂ上には、ゲート電極８ｂが形成されている。なお、このゲート電極８ｂは、本発明の「第２ゲート電極」の一例である。
【００２２】
ここで、本実施形態では、ゲート電極８ｂは、ゲート絶縁膜７ｂ上に形成され、ゲート電極８ａの金属含有層９ａと同じ２種類の金属であるＰｔおよびＴａＮを含む金属含有層９ｂと、金属含有層９ｂ上に形成されたｐ＋型のポリシリコン層１０ｂとによって構成されている。なお、金属含有層９ｂは、本発明の「第２金属含有層」の一例であり、ポリシリコン層１０ｂは、本発明の「第２半導体層」の一例である。また、金属含有層９ｂは、上記したｎチャネルＭＯＳトランジスタ５０ａの金属含有層９ａと同様に構成されている。すなわち、金属含有層９ｂは、ゲート絶縁膜７ｂ上を部分的に覆うようにドット状に形成されている。そして、金属含有層９ｂ上に形成されたｐ＋型のポリシリコン層１０ｂは、金属含有層９ｂのドット間の領域を介して、ゲート絶縁膜７ｂの金属含有層９ｂによって覆われていない部分に接触するように形成されている。上記したｎ型のチャネル領域５ｂ、一対のｐ型のソース／ドレイン領域６ｂ、ゲート絶縁膜７ｂおよびゲート電極８ｂによって、ｐチャネルＭＯＳトランジスタ５０ｂが構成されている。
【００２３】
なお、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ａおよび８ｂの金属含有層９ａおよび９ｂに含まれるＴａＮは、９００℃程度の熱処理後にはシリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）近傍に実効仕事関数を有する。また、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのｎ＋型のポリシリコン層１０ａでは、フェルミレベルがシリコンの伝導帯近傍に位置する一方、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのｐ＋型のポリシリコン層１０ｂでは、フェルミレベルがシリコンの価電子帯近傍に位置する。
【００２４】
また、ゲート電極８ａおよび８ｂの金属含有層９ａおよび９ｂに含まれるＰｔは、ポリシリコン層１０ａおよび１０ｂのシリコン（Ｓｉ）と反応して、Ｐｔ−Ｓｉ結合を形成することにより、シリコンの価電子帯近傍に準位を形成する。また、ゲート絶縁膜７ａおよび７ｂがＨｆＯ２膜からなる場合には、ＨｆＯ２膜のＨｆとポリシリコン層１０ａおよび１０ｂのシリコン（Ｓｉ）とが反応して形成されるＨｆＳｉが金属含有層９ａおよび９ｂに含まれる。この場合には、Ｈｆ−Ｓｉ結合によってシリコンの伝導帯近傍に準位が形成される。したがって、本実施形態によるＣＭＯＳでは、図３に示すように、ゲート電極８ａ（８ｂ）のゲート絶縁膜７ａ（７ｂ）との界面近傍において、シリコンの伝導帯近傍にＨｆ−Ｓｉ結合による準位Ｄ１が局在しているとともに、シリコンの価電子帯近傍にＰｔ−Ｓｉ結合による準位Ｄ２が局在している。ｎチャネルＭＯＳトランジスタ５０ａでは、ゲート電極８ａがＴａＮを含む金属含有層９ａとｎ＋型のポリシリコン層１０ａとからなることにより、ゲート電極８ａのフェルミレベルがシリコンのミッドギャップから伝導帯側のエネルギレベルに固定されやすいので、ゲート電極８ａのフェルミレベルは、上記の準位Ｄ１およびＤ２のうち、伝導帯側の準位Ｄ１に対応するエネルギレベルにピニングされる。一方、ｐチャネルＭＯＳトランジスタ５０ｂでは、ゲート電極８ｂがＴａＮを含む金属含有層９ｂとｐ＋型のポリシリコン層１０ｂとからなることにより、ゲート電極８ｂのフェルミレベルがシリコンのミッドギャップから価電子帯側のエネルギレベルに固定されやすいので、ゲート電極８ｂのフェルミレベルは、上記の準位Ｄ１およびＤ２のうち、価電子帯側の準位Ｄ２に対応するエネルギレベルにピニングされる。
【００２５】
なお、ゲート電極８ａ（８ｂ）のポリシリコン層１０ａ（１０ｂ）の仕事関数Φｍを変化させた場合には、ゲート容量−ゲート電圧（Ｃ−Ｖ）測定から予想されるゲート電極の有効仕事関数Φｍ・ｅｆｆは、ポリシリコン層１０ａ（１０ｂ）の仕事関数Φｍに正比例して変化する。しかしながら、本実施形態のようにシリコンの伝導帯近傍にＨｆ−Ｓｉ結合による準位Ｄ１が局在しているとともに、シリコンの価電子帯近傍にＰｔ−Ｓｉ結合による準位Ｄ２が局在している場合には、図４に示すように、ゲート電極８ａ（８ｂ）のポリシリコン層１０ａ（１０ｂ）の仕事関数を変化させたとしても、ゲート電極８ａ（８ｂ）の有効仕事関数Φｍ・ｅｆｆの変化が、伝導帯近傍の準位Ｄ１および価電子帯近傍の準位Ｄ２に対応する有効仕事関数において抑制される。これにより、本実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの仕事関数が価電子帯近傍のエネルギレベルに対応する仕事関数に調節されるとともに、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの仕事関数が伝導帯近傍のエネルギレベルに対応する仕事関数に調節される。
【００２６】
また、図１に示すように、素子分離領域４、ｎ型のソース／ドレイン領域６ａ、ｐ型のソース／ドレイン領域６ｂ、ゲート電極８ａおよび８ｂ上を覆うように、約２００ｎｍの厚みを有するＳｉＯ２膜からなる層間絶縁膜１１が形成されている。この層間絶縁膜１１には、それぞれ、一対のｎ型のソース／ドレイン領域６ａ、一対のｐ型のソース／ドレイン領域６ｂ、ｎ＋型のポリシリコン層１０ａおよびｐ＋型のポリシリコン層１０ｂに達するコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆが形成されている。このコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆ内には、それぞれ、タングステンからなるプラグ１２ａ、１２ｂ、１２ｃ、１２ｄ、１３ａおよび１３ｂが埋め込まれている。
【００２７】
また、層間絶縁膜１１上には、プラグ１２ａに接続するように、配線１４が形成されているとともに、プラグ１２ｂと１２ｃとを接続するように、配線１５が形成されている。これにより、ｎチャネルＭＯＳトランジスタ５０ａの一方のソース／ドレイン領域６ａと、ｐチャネルＭＯＳトランジスタ５０ｂの一方のソース／ドレイン領域６ｂとは、プラグ１２ｂ、１２ｃおよび配線１５を介して接続されている。また、層間絶縁膜１１上には、プラグ１２ｄに接続するように、配線１６が形成されている。また、層間絶縁膜１１上には、プラグ１３ａおよび１３ｂに接続するように、配線１７ａおよび１７ｂがそれぞれ形成されている。また、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとは、プラグ１３ａおよび１３ｂと、配線１７ａおよび１７ｂとを介して接続されている。
【００２８】
図５〜図１０は、本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１および図５〜図１０を参照して、本発明の一実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００２９】
まず、図５に示すように、シリコン基板１上に約２００ｎｍの厚みを有する埋め込み酸化膜２を介して、約１００ｎｍの厚みを有する単結晶シリコン層３が島状に形成されたＳＯＩ基板を準備する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、素子分離領域に位置する単結晶シリコン層３を除去した後、ＳｉＯ２膜（図示せず）を形成する。そして、そのＳｉＯ２膜の余分な堆積部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法により除去することによって、図５に示されるようなＳｉＯ２膜からなる素子分離絶縁膜４が形成される。
【００３０】
次に、図６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて、単結晶シリコン層３および素子分離絶縁膜４の上面上に、ゲート絶縁膜７を形成する。この際、本実施形態では、ゲート絶縁膜７は、ＳｉＯ２膜またはＨｆＯ２膜などの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜によって形成する。ゲート絶縁膜７をＳｉＯ２膜によって形成する場合には、そのＳｉＯ２膜は、約６ｎｍ以下の厚みを有するように形成する。一方、ゲート絶縁膜７をＨｆＯ２膜によって形成する場合には、そのＨｆＯ２膜は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有するように形成する。
【００３１】
その後、本実施形態では、ゲート絶縁膜７上に、ＣＶＤ法を用いて約１ｎｍの平均膜厚（成膜時）を有するＴａＮ膜を堆積するとともに、スパッタ法を用いて約１ｎｍ未満の平均膜厚（成膜時）を有するＰｔ膜を堆積する。この際、ＴａＮ膜およびＰｔ膜は、ゲート絶縁膜７上に層状には堆積されない。すなわち、ＴａＮ膜およびＰｔ膜は、それぞれ、ゲート絶縁膜７上に部分的に混在した状態で形成されると考えられる。このようにして、ゲート絶縁膜７上に約３ｎｍ未満の平均膜厚（成膜時）を有するＰｔおよびＴａＮを含む金属含有層９が形成される。なお、Ｐｔ膜を形成する場合には、ゲート絶縁膜７のダメージを抑制するために、ゲート絶縁膜７上に保護膜（図示せず）を形成した後にＰｔ膜を形成するのが好ましい。この際、本実施形態では、保護膜（図示せず）としてＳｉＮ膜などの窒素を含有する材料以外の材料からなる保護膜を用いるのが好ましい。これにより、ＰｔがＳｉＮ膜中の窒素（Ｎ）の影響を受けることに起因して、意図しないゲート電極８ａ（８ｂ）（図１参照）のフェルミレベルのシリコンのミッドギャップ側へのシフトが生じるのが抑制される。
【００３２】
この後、ＣＶＤ法を用いて、金属含有層９上に約１５０ｎｍの厚みを有するアモルファスシリコン層１０を堆積する。なお、ＣＶＤ法による金属含有層９およびアモルファスシリコン層１０の堆積や、後述するソース／ドレイン領域６ａ、６ｂおよびアモルファスシリコン層１０に導入した不純物を活性化するための熱処理や、その他の工程において与えられる熱によって、金属含有層９は、平均膜厚が小さいことに起因してドット状に凝集すると考えられる。これにより、金属含有層９は、ゲート絶縁膜７を部分的に覆うようにドット状に形成されるとともに、アモルファスシリコン層１０は、金属含有層９の隣接するドット間の領域を介して、ゲート絶縁膜７の金属含有層９によって覆われていない部分に接触するように形成される。その後、フォトリソグラフィ技術を用いて、アモルファスシリコン層１０のゲート電極８ａおよび８ｂ（図１参照）を形成する領域上にレジスト層２０を形成する。
【００３３】
次に、図７に示すように、レジスト層２０をマスクとしてアモルファスシリコン層１０、金属含有層９およびゲート絶縁膜７をエッチングする。この際のエッチングは、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって行う。なお、このＲＩＥによるエッチング加工の際、金属含有層９の厚みが大きい場合には、金属含有層９をエッチング加工しづらい。特に、金属含有層９のエッチングによる垂直加工は困難となる。しかしながら、本実施形態では、金属含有層９を約３ｎｍ未満（成膜時）の小さい平均膜厚を有するように形成しているので、容易に、金属含有層９をＲＩＥによりエッチング加工することが可能である。そして、このエッチングにより、アモルファスシリコン層１０のゲート電極８ａおよび８ｂ（図１参照）に対応する部分が形成される。また、同時に、ゲート電極８ａおよび８ｂ（図１参照）を構成する金属含有層９ａおよび９ｂがそれぞれ形成されるとともに、ゲート電極８ａおよび８ｂ（図１参照）に対応するゲート絶縁膜７ａおよび７ｂがそれぞれ形成される。この後、レジスト層２０を除去する。
【００３４】
次に、図８に示すように、イオン注入によるゲート絶縁膜７ａおよび７ｂのエッジ部近傍のダメージを抑制するため、ＳｉＯ２膜からなる保護膜２１を全面を覆うように形成する。そして、フォトリソグラフィ技術を用いて、保護膜２１のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する領域上を覆うようにレジスト層２２を形成する。その後、ｎ型の不純物であるリン（Ｐ）を、注入エネルギ：約３０ｋｅｖ、注入量：約３×１０１５ｃｍ−２の条件下でイオン注入する。これにより、保護膜２１を介して、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１０および単結晶シリコン層３のソース／ドレイン領域６ａに、ｎ型の不純物であるリン（Ｐ）が導入される。この後、レジスト層２２を除去する。
【００３５】
次に、図９に示すように、フォトリソグラフィ技術を用いて、保護膜２１のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する領域上を覆うようにレジスト層２３を形成する。その後、ｐ型の不純物であるＢＦ２を、注入エネルギ：約３５ｋｅｖ、注入量：約３×１０１５ｃｍ−２の条件下でイオン注入する。これにより、保護膜２１を介して、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層１０および単結晶シリコン層３のソース／ドレイン領域６ｂに、ｐ型の不純物であるＢＦ２が導入される。この後、レジスト層２３を除去する。
【００３６】
次に、図１０に示すように、ＣＶＤ法を用いて、ＳｉＯ２膜からなる保護膜２１上に、ＳｉＯ２膜を堆積することにより、約２００ｎｍの厚みを有する層間絶縁膜１１を形成する。この後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理（約９５０℃、約２０秒間）を行うことによって、ソース／ドレイン領域６ａ、６ｂおよびアモルファスシリコン層１０に注入した不純物を電気的に活性化させる。なお、この熱処理によって、アモルファスシリコン層１０は多結晶化される。これにより、ｎチャネルＭＯＳトランジスタ５０ａの形成領域において、ｎ＋型のポリシリコン層１０ａが形成されるとともに、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域において、ｐ＋型のポリシリコン層１０ｂが形成される。そして、ｎチャネルＭＯＳトランジスタ５０ａの形成領域では、金属含有層９ａと、金属含有層９ａ上に形成されたｎ＋型のポリシリコン層１０ａとによって、ゲート電極８ａが形成される。また、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、金属含有層９ｂと、金属含有層９ｂ上に形成されたｐ＋型のポリシリコン層１０ｂとによって、ゲート電極８ｂが形成される。
【００３７】
なお、本実施形態では、上記の熱処理の際、ゲート電極８ａ（８ｂ）とゲート絶縁膜７ａ（７ｂ）との界面近傍において、金属含有層９ａ（９ｂ）のＰｔとポリシリコン層１０ａ（１０ｂ）のシリコン（Ｓｉ）とが反応することにより、Ｐｔ−Ｓｉ結合が形成される。このＰｔ−Ｓｉ結合により、シリコンの価電子帯近傍に準位が形成される。また、ゲート絶縁膜７ａ（７ｂ）をＨｆＯ２膜によって形成した場合には、ＨｆＯ２膜中のＨｆとポリシリコン層１０ａ（１０ｂ）のシリコン（Ｓｉ）とが反応して形成されるＨｆＳｉが金属含有層９ａ（９ｂ）に含まれる。また、このＨｆＳｉにより、シリコンの伝導帯近傍に準位が形成される。
【００３８】
次に、図１に示したように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１１のソース／ドレイン領域６ａおよび６ｂと、ポリシリコン層１０ａおよび１０ｂとに対応する領域にコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆを形成する。その後、ＣＶＤ法を用いて、コンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆ内にタングステン層を埋め込むように形成した後、ＣＭＰ法を用いて、タングステン層の余分な堆積部分を除去することによって、プラグ１２ａ、１２ｂ、１２ｃ、１２ｄ、１３ａおよび１３ｂを形成する。最後に、層間絶縁膜１１の上面上の所定領域に、配線１４、１５、１６、１７ａおよび１７ｂを形成する。上記のようにして、図１に示した本実施形態によるＣＭＯＳが形成される。
【００３９】
本実施形態では、上記のように、ゲート電極８ａ（８ｂ）をポリシリコン層１０ａ（１０ｂ）と、ポリシリコン層１０ａ（１０ｂ）とゲート絶縁膜７ａ（７ｂ）との界面近傍に形成された金属含有層９ａ（９ｂ）とにより構成することによって、ゲート電極８ａ（８ｂ）をゲート絶縁膜７ａ（７ｂ）上に形成されたポリシリコン層のみによって構成する場合と異なり、ゲート電極８ａ（８ｂ）の空乏化を抑制することができる。
【００４０】
また、本実施形態では、ゲート電極８ａ（８ｂ）をポリシリコン層１０ａ（１０ｂ）と、ポリシリコン層１０ａ（１０ｂ）とゲート絶縁膜７ａ（７ｂ）との界面近傍に形成された金属含有層９ａ（９ｂ）とにより構成することによって、ゲート電極８ａ（８ｂ）と同じ厚みのゲート電極を金属含有層のみにより形成する場合に比べて、金属含有層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との熱膨張係数の差に起因する応力を低減することができる。これにより、金属含有層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との間に働く応力に起因する電子移動度の劣化を低減することができる。
【００４１】
また、本実施形態では、金属含有層９ａ（９ｂ）をゲート絶縁膜７ａ（７ｂ）を部分的に覆うようにドット状に形成することによって、金属含有層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との熱膨張係数の差に起因する応力をより低減することができる。これにより、金属含有層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との間に働く応力に起因する電子移動度の劣化をより低減することができる。
【００４２】
また、本実施形態では、金属含有層９ｂがＰｔおよびＴａＮを含むように構成することによって、金属含有層９ｂに含まれるＰｔがポリシリコン層１０ｂのシリコンと反応してＰｔ−Ｓｉ結合を形成することにより、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのフェルミレベルをシリコンの価電子帯側の準位に固定しやすくすることができる。これにより、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの仕事関数を大きくする方向に調節することができるので、ｐチャネルＭＯＳトランジスタ５０ｂのしきい値電圧を低下する方向に調節することができる。また、ゲート絶縁膜７ａをＨｆＯ２膜によって構成することによって、ゲート絶縁膜７ａのＨｆＯ２膜に含まれるＨｆがポリシリコン層１０ａのシリコンと反応してＨｆ−Ｓｉ結合を形成することにより、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのフェルミレベルをシリコンの伝導帯側の準位に固定しやすくすることができる。これにより、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの仕事関数を小さくする方向に調節することができるので、ｎチャネルＭＯＳトランジスタ５０ａのしきい値電圧を低下する方向に調節することができる。上記のようにして、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂによって構成されるＣＭＯＳにおいて、ｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂの両方のしきい値電圧を低下する方向に調節することができる。
【００４３】
また、本実施形態では、金属含有層９ａ（９ｂ）をゲート絶縁膜７ａ（７ｂ）を部分的に覆うようにドット状に形成するとともに、ポリシリコン層１０ａ（１０ｂ）を、ゲート絶縁膜７ａ（７ｂ）の金属含有層９ａ（９ｂ）により覆われていない部分に接触するように形成することによって、ポリシリコン層１０ａ（１０ｂ）とゲート絶縁膜７ａ（７ｂ）との接触面積を小さくすることができるので、その分、ポリシリコン層１０ａ（１０ｂ）とゲート絶縁膜７ａ（７ｂ）との界面反応に起因するポリシリコン層１０ａ（１０ｂ）のフェルミレベルのピニングが発生しにくくなる。その結果、ピニングに起因してゲート電極８ａおよび８ｂの仕事関数をｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂのそれぞれに適した値に調節するのが困難になるのを抑制することができる。
【００４４】
また、本実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａの金属含有層９ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂの金属含有層９ｂとが同じ金属（ＰｔおよびＴａＮ）を含むように構成することによって、金属含有層９ａおよび９ｂを同一のＰｔおよびＴａＮを含む層をパターニングすることにより同時に形成することができるので、金属含有層９ａおよび９ｂを形成する際の製造プロセスを簡略化することができる。
【００４５】
（実施例）
次に、ゲート電極の金属含有層（Ｐｔ）の有無（実施例１）と、ゲート絶縁膜のＳｉＯ２膜とゲート電極の金属含有層との間のＳｉＮ膜の有無（実施例２）と、ゲート電極のポリシリコン層に導入する不純物の種類および濃度（実施例３）とによって、ＭＯＳトランジスタのしきい値電圧がどのように変化するのかを調べるために行った比較実験について説明する。この比較実験では、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを作製するとともに、作製したｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを用いて、ゲート容量−ゲート電圧（Ｃ−Ｖ）特性を調べた。以下、詳細に説明する。
【００４６】
（実施例１）
この実施例１では、ゲート電極の金属含有層（Ｐｔ）の有無によって、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのしきい値電圧がどのように変化するのかを調べるために行った実験について説明する。まず、以下の実施例１−１、実施例１−２、比較例１−１および比較例１−２によるＭＯＳトランジスタを作製した。
【００４７】
（実施例１−１）
この実施例１−１では、１００μｍ×１００μｍの大きさのｎチャネルＭＯＳトランジスタを作製した。また、この実施例１−１では、スパッタ法を用いて、ＳｉＯ２膜からなるゲート絶縁膜上に０．９ｎｍの厚みを有するＰｔのみを含むドット状の金属含有層を形成した。そして、その金属含有層上に１５０ｎｍの厚みを有するｎ＋型のポリシリコン層を形成した。このように形成した金属含有層とポリシリコン層とによって、実施例１−１によるｎチャネルＭＯＳトランジスタのゲート電極を形成した。これ以外は、上記実施形態によるｎチャネルＭＯＳトランジスタと同様にして、実施例１−１によるｎチャネルＭＯＳトランジスタを作製した。
【００４８】
（実施例１−２）
この実施例１−２では、１００μｍ×１００μｍの大きさのｐチャネルＭＯＳトランジスタを作製した。また、この実施例１−２では、上記実施例１−１と同様にして、０．９ｎｍの厚みを有するＰｔのみを含むドット状の金属含有層と、１５０ｎｍの厚みを有するｐ＋型のポリシリコン層とを形成した。このように形成した金属含有層とポリシリコン層とによって、実施例１−２によるｐチャネルＭＯＳトランジスタのゲート電極を形成した。これ以外は、上記実施形態によるｐチャネルＭＯＳトランジスタと同様にして、実施例１−２によるｐチャネルＭＯＳトランジスタを作製した。
【００４９】
（比較例１−１）
この比較例１−１では、ゲート電極を１５０ｎｍの厚みを有するｎ＋型のポリシリコン層のみによって形成したこと以外は、上記実施例１−１と同様にして、ｎチャネルＭＯＳトランジスタを作製した。すなわち、この比較例１−１によるｎチャネルＭＯＳトランジスタでは、ゲート電極の金属含有層を形成しなかった。
【００５０】
（比較例１−２）
この比較例１−２では、ゲート電極を１５０ｎｍの厚みを有するｐ＋型のポリシリコン層のみによって形成したこと以外は、上記実施例１−２と同様にして、ｐチャネルＭＯＳトランジスタを作製した。すなわち、この比較例１−２によるｐチャネルＭＯＳトランジスタでは、ゲート電極の金属含有層を形成しなかった。
【００５１】
そして、上記のように作製した実施例１−１、実施例１−２、比較例１−１および比較例１−２によるＭＯＳトランジスタを用いて、高周波Ｃ−Ｖ測定を行うことにより、これらのＭＯＳトランジスタのゲート容量−ゲート電圧（Ｃ−Ｖ）特性を調べた。その結果が、図１１に示されている。図１１から判るように、実施例１−１によるｎチャネルＭＯＳトランジスタでは、比較例１−１によるｎチャネルＭＯＳトランジスタと比べて、Ｃ−Ｖ曲線の立下り部分の位置がゲート電圧が正（＋）に増加する方向にシフトしている。これは、実施例１−１によるｎチャネルＭＯＳトランジスタのフラットバンド電圧が、比較例１−１によるｎチャネルＭＯＳトランジスタのフラットバンド電圧に対して、正（＋）方向に変化したことを表している。なお、フラットバンド電圧とは、ゲート絶縁膜と、チャネル領域を構成するシリコン層との界面におけるエネルギバンド構造をフラット（平坦）にするために必要なゲート電圧であり、このフラットバンド電圧が変化すると、ＭＯＳトランジスタのしきい値電圧も同じ方向（正または負）に変化する。したがって、図１１から、実施例１−１によるｎチャネルＭＯＳトランジスタでは、ゲート電極の金属含有層（Ｐｔ）を形成することによって、ゲート電極の金属含有層（Ｐｔ）を形成していない比較例１−１によるｎチャネルＭＯＳトランジスタと比べて、しきい値電圧を正（＋）方向に変化（増加）させることができることが判る。
【００５２】
これは、以下の理由によると考えられる。すなわち、ｎチャネルＭＯＳトランジスタのゲート電極のｎ＋型のポリシリコン層は、シリコンの伝導帯近傍のフェルミレベルを有している。また、ゲート電極とゲート絶縁膜との界面の金属含有層に含まれるＰｔは、ゲート電極のポリシリコン層のシリコン（Ｓｉ）と反応してＰｔ−Ｓｉ結合を形成することにより、シリコン（Ｓｉ）の価電子帯近傍に準位を形成する。したがって、ゲート電極がｎ＋型のポリシリコン層とＰｔを含む金属含有層とによって形成されることにより、Ｐｔ−Ｓｉ結合によるフェルミレベルピニングの影響を受けることによって、そのゲート電極とゲート絶縁膜との界面の実効フェルミレベルは、ｎ＋型のポリシリコン層によるシリコンの伝導帯近傍の位置から、Ｐｔ−Ｓｉ結合によりシリコンの価電子帯側へシフトする。これにより、ゲート電極の実効仕事関数が大きくなる。このため、実施例１−１によるｎチャネルＭＯＳトランジスタでは、比較例１−１によるｎチャネルＭＯＳトランジスタと比べて、フラットバンド電圧が正（＋）方向に変化するとともに、しきい値電圧が正（＋）方向に変化したと考えられる。
【００５３】
また、図１１から、実施例１−２によるｐチャネルＭＯＳトランジスタと、比較例１−１によるｐチャネルＭＯＳトランジスタとは、ほぼ同様のＣ−Ｖ曲線を示すことが判る。これは、以下の理由によると考えられる。すなわち、ｐチャネルＭＯＳトランジスタのゲート電極のｐ＋型ポリシリコン層のフェルミレベルは、シリコン（Ｓｉ）の価電子帯近傍に位置する。これにより、ゲート電極の金属含有層に含まれるＰｔとポリシリコン層のシリコン（Ｓｉ）とが反応して形成されるＰｔ−Ｓｉ結合によりシリコンの価電子帯近傍に準位が形成されるとともに、ゲート電極がＰｔ−Ｓｉ結合によるフェルミレベルピニングの影響を受けても、ゲート電極とゲート絶縁膜との界面の実効フェルミレベルの位置は、シリコンの価電子帯近傍からほとんど変化しない。このため、ゲート電極がＰｔを含有する金属含有層を含むように構成しても、ｐチャネルＭＯＳトランジスタのゲート電極の実効仕事関数は、ほとんど変化しない。これにより、ゲート電極に金属含有層（Ｐｔ）を含む実施例１−２によるｐチャネルＭＯＳトランジスタと、ゲート電極に金属含有層（Ｐｔ）を含まない比較例１−２によるｐチャネルＭＯＳトランジスタとがほぼ同様のＣ−Ｖ曲線を示したと考えられる。
【００５４】
（実施例２）
この実施例２では、ゲート絶縁膜のＳｉＯ２膜とゲート電極の金属含有層との間のＳｉＮ膜の有無によって、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのしきい値電圧がどのように変化するのかを調べるために行った実験について説明する。この実施例２では、以下の実施例２−１、実施例２−２、比較例２−１および比較例２−２によるＭＯＳトランジスタを作製した。
【００５５】
（実施例２−１）
実施例２−１では、１００μｍ×１００μｍの大きさのｎチャネルＭＯＳトランジスタを作製した。また、この実施例２−１では、１０ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜を形成した後、そのゲート絶縁膜上に２ｎｍの厚みを有するＳｉＮ膜を形成した。そして、スパッタ法を用いて、ＳｉＮ膜上に０．９ｎｍの厚みを有するＰｔのみを含むドット状の金属含有層を形成した。また、金属含有層上には、１５０ｎｍの厚みを有するｎ＋型のポリシリコン層を形成した。これ以外は、上記実施例１−１と同様にして、実施例２−１によるｎチャネルＭＯＳトランジスタを作製した。
【００５６】
（実施例２−２）
この実施例２−２では、１００μｍ×１００μｍの大きさのｐチャネルＭＯＳトランジスタを作製した。また、この実施例２−２では、上記実施例２−１と同様にして、１０ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜と、ゲート絶縁膜上の２ｎｍの厚みを有するＳｉＮ膜と、０．９ｎｍの厚みを有するＰｔのみを含むドット状の金属含有層とを形成した。また、金属含有層上に１５０ｎｍの厚みを有するｐ＋型のポリシリコン層を形成した。これ以外は、上記実施例１−２と同様にして、実施例２−２によるｐチャネルＭＯＳトランジスタを作製した。
【００５７】
（比較例２−１）
この比較例２−１では、ＳｉＯ２膜からなるゲート絶縁膜と、ゲート電極の金属含有層との間にＳｉＮ膜を形成しなかったこと以外は、上記実施例２−１と同様にして、ｎチャネルＭＯＳトランジスタを作製した。
【００５８】
（比較例２−２）
この比較例２−２では、ＳｉＯ２膜からなるゲート絶縁膜と、ゲート電極の金属含有層との間にＳｉＮ膜を形成しなかったこと以外は、上記実施例２−２と同様にして、ｐチャネルＭＯＳトランジスタを作製した。
【００５９】
そして、上記のように作製した実施例２−１、実施例２−２、比較例２−１および比較例２−２によるＭＯＳトランジスタを用いて、高周波Ｃ−Ｖ測定を行うことにより、これらのＭＯＳトランジスタのゲート容量−ゲート電圧（Ｃ−Ｖ）特性を調べた。その結果が、図１２に示されている。図１２から判るように、ＳｉＮ膜を含む実施例２−１によるｎチャネルＭＯＳトランジスタでは、ＳｉＮ膜を含まない比較例２−１によるｎチャネルＭＯＳトランジスタと比べて、Ｃ−Ｖ曲線の立下り部分の位置がゲート電圧が正（＋）に増加する方向にシフトしている。すなわち、実施例２−１によるｎチャネルＭＯＳトランジスタでは、比較例２−１によるｎチャネルＭＯＳトランジスタと比べて、フラットバンド電圧が正（＋）方向に変化するとともに、しきい値電圧が正（＋）方向に変化したことが判る。これは、上記実施例１において、シフトしたｎチャネルＭＯＳトランジスタ（実施例１−１）のゲート電極の実効仕事関数がさらにミッドギャップ（＋）方向にシフトしたことになる。
【００６０】
また、図１２から、実施例２−２によるｐチャネルＭＯＳトランジスタでは、比較例２−２によるｐチャネルＭＯＳトランジスタと比べて、Ｃ−Ｖ曲線の立下り部分の位置がゲート電圧が負（−）に減少する方向にシフトしていることが判る。これにより、実施例２−２によるｐチャネルＭＯＳトランジスタでは、比較例２−２によるｐチャネルＭＯＳトランジスタと比べて、フラットバンド電圧が負（−）方向に変化するとともに、しきい値電圧が負（−）方向に変化したことが判る。これは、上記実施例１においてほとんど変化しなかったｐチャネルＭＯＳトランジスタ（実施例１−２）のゲート電極の実効仕事関数がミッドギャップ（−）方向にシフトしたことになる。これらの結果から、スパッタ法によりＰｔからなる金属含有層をゲート絶縁膜上に形成する際に、キャップ層としてＳｉＮ膜を用いる場合には、ｐチャネルＭＯＳトランジスタのフラットバンド電圧およびしきい値電圧を負（−）方向へ調節することが可能であることが判った。これらの結果は、金属含有層のＰｔがＳｉＮ膜中の窒素（Ｎ）の影響を受けること、および、全体としてゲート電極とゲート絶縁膜との界面の電荷中性点がシリコンのミッドギャップにシフトするような準位が発生することとに起因すると考えられる。
【００６１】
（実施例３）
この実施例３では、ゲート電極のポリシリコン層に導入する不純物の種類および濃度によって、ｎチャネルＭＯＳトランジスタのしきい値電圧がどのように変化するのかを調べるために行った実験について説明する。この実施例３では、以下の実施例３−１、実施例３−２、実施例３−３および実施例３−４によるｎチャネルＭＯＳトランジスタを作製した。
【００６２】
（実施例３−１）
この実施例３−１では、１００μｍ×１００μｍの大きさのｎチャネルＭＯＳトランジスタを作製した。また、この実施例３−１では、ＣＶＤ法を用いて、ＳｉＯ２膜からなるゲート絶縁膜上に０．５ｎｍの厚み（成膜時）を有するＴａＮのみを含むドット状の金属含有層を形成した。そして、その金属含有層上に１５０ｎｍの厚みを有するｐ＋型のポリシリコン層を形成した。この際、実施例３−１では、ポリシリコン層に注入量：１×１０１５ｃｍ−２の条件下で、ＢＦ２をイオン注入した。これにより、ｐ＋型のポリシリコン層の不純物濃度を６．７×１０１９ｃｍ−３に設定した。これ以外は、上記実施例１−１と同様にして、実施例３−１によるｎチャネルＭＯＳトランジスタを作製した。
【００６３】
（実施例３−２）
この実施例３−２では、ポリシリコン層に注入量：２×１０１５ｃｍ−２の条件下で、ＢＦ２をイオン注入することにより、１．３×１０２０ｃｍ−３の不純物濃度を有するゲート電極のｐ＋型のポリシリコン層を形成した。これ以外は、上記実施例３−１と同様にして、実施例３−２によるｎチャネルＭＯＳトランジスタを作製した。
【００６４】
（実施例３−３）
この実施例３−３では、ポリシリコン層に注入量：３×１０１５ｃｍ−２の条件下で、ＢＦ２をイオン注入することにより、２×１０２０ｃｍ−３の不純物濃度を有するゲート電極のｐ＋型のポリシリコン層を形成した。これ以外は、上記実施例３−１と同様にして、実施例３−３によるｎチャネルＭＯＳトランジスタを作製した。
【００６５】
（実施例３−４）
この実施例３−４では、ポリシリコン層に注入量：３×１０１５ｃｍ−２の条件下で、リン（Ｐ＋）をイオン注入することにより、２×１０２０ｃｍ−３の不純物濃度を有するゲート電極のｎ＋型のポリシリコン層を形成した。これ以外は、上記実施例３−１と同様にして、実施例３−４によるｎチャネルＭＯＳトランジスタを作製した。
【００６６】
そして、上記のように作製した実施例３−１〜実施例３−４によるｎチャネルＭＯＳトランジスタを用いて、高周波Ｃ−Ｖ測定を行うことにより、これらのｎチャネルＭＯＳトランジスタのゲート容量−ゲート電圧（Ｃ−Ｖ）特性を調べた。その結果が、図１３に示されている。図１３から、ゲート電極のｐ＋型のポリシリコン層の不純物濃度を、６．７×１０１９ｃｍ−３（実施例３−１）から１．３×１０２０ｃｍ−３（実施例３−２）および２×１０２０ｃｍ−３（実施例３−３）へ増加させるにつれて、Ｃ−Ｖ曲線の立下り部分の位置がゲート電圧が正（＋）に増加する方向へ徐々にシフトすることが判る。これにより、ゲート電極のポリシリコン層の不純物濃度を調節することにより、ＭＯＳトランジスタにおけるフラットバンド電圧およびしきい値電圧を調節することが可能であることが判明した。
【００６７】
また、図１３から、２×１０２０ｃｍ−３の不純物濃度を有するｐ＋型のポリシリコン層を用いた実施例３−３のｎチャネルＭＯＳトランジスタでは、同じ不純物濃度（２×１０２０ｃｍ−３）を有するｎ＋型のポリシリコン層を用いた実施例３−４のｎチャネルＭＯＳトランジスタに比べて、Ｃ−Ｖ曲線の立下りの位置がゲート電圧が正（＋）に増加する方向に大きくなることが判る。この結果から、ゲート電極のポリシリコン層に導入する不純物の種類によって、ポリシリコン層をｐ型またはｎ型にすることにより、ｎチャネルＭＯＳトランジスタにおけるフラットバンド電圧およびしきい値電圧を調節することが可能であることが判った。以上の結果から、ＴａＮからなるドット状の金属を、ゲート絶縁膜とゲート電極を構成するポリシリコン層との界面に導入したＭＯＳデバイスでは、ポリシリコン層に導入する不純物の種類および濃度を変えることによって、ゲート電極の実効仕事関数を連続的に調整することが可能であることが判る。
【００６８】
なお、今回開示された実施形態および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態および実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６９】
たとえば、上記実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａを構成する金属含有層９ａ、および、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂを構成する金属含有層９ｂの両方がＰｔおよびＴａＮを含むように構成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート電極を構成する金属含有層、および、ｐチャネルＭＯＳトランジスタのゲート電極を構成する金属含有層のいずれか一方のみが複数の金属を含むように構成してもよい。たとえば、図１４に示すように、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂを構成する金属含有層９ｂがＰｔおよびＴａＮを含むように構成するとともに、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａを構成する金属含有層１９ａがＴａＮのみを含むように構成してもよい。なお、この場合には、少なくともｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａをＨｆＯ２膜により構成するのが好ましい。
【００７０】
また、上記実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａを構成する金属含有層９ａ、および、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂを構成する金属含有層９ｂの両方が同じ金属（ＰｔおよびＴａＮ）を含むように構成したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのゲート電極を構成する金属含有層、および、ｐチャネルＭＯＳトランジスタのゲート電極を構成する金属含有層がそれぞれ異なる複数の金属を含むように構成してもよい。たとえば、図１５に示すように、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａを構成する金属含有層２９ａがＨｆおよびＴａＮを含むように構成するとともに、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂを構成する金属含有層９ｂがＰｔおよびＴａＮを含むように構成してもよい。なお、この場合には、ｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａは、ＳｉＯ２膜またはＨｆＯ２膜のどちらで形成してもよい。
【００７１】
また、上記実施形態では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明したが、本発明はこれに限らず、ＣＭＯＳ以外の半導体装置にも本発明を適用することができる。
【００７２】
また、上記実施形態では、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｎ型にするとともに、ｐチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｐ型にした例について説明したが、本発明はこれに限らず、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのゲート電極のポリシリコン層が同一の導電型であってもよい。
【００７３】
また、上記実施形態では、ゲート電極の金属含有層をドット状に形成したが、本発明はこれに限らず、ゲート電極の金属含有層を、ドット状以外の形状で、ゲート絶縁膜上に部分的に形成してもよい。また、ゲート電極の金属含有層をゲート絶縁膜の全面上に形成される連続した厚みの小さい膜により形成してもよい。
【００７４】
また、上記実施形態では、ゲート絶縁膜上に金属含有層を形成した後、熱処理により金属含有層を凝集させることによって、金属含有層をドット状に形成したが、本発明はこれに限らず、上記以外の種々の方法を用いて金属含有層をドット状に形成してもよい。たとえば、ＣＶＤ法を用いて、ゲート絶縁膜上に金属含有層を形成するとともに、金属含有層を形成した状態で既にドット状に形成されるようにＣＶＤ法による形成条件を制御することにより、熱処理を行うことなく、金属含有層をドット状に形成してもよい。
【００７５】
また、上記実施形態では、ゲート電極の金属含有層を形成した後、ＣＶＤ法によりアモルファスシリコン層を堆積する工程や、ソース／ドレイン領域およびアモルファスシリコン層に導入した不純物を活性化するための熱処理工程や、その他の工程において与えられる熱を利用して、金属含有層をドット状に凝集させたが、本発明はこれに限らず、ゲート絶縁膜上に金属含有層を形成した後、引き続いて熱処理を行うことにより、金属含有層をドット状に凝集させてもよい。
【００７６】
また、上記実施形態では、ゲート電極の金属含有層がＴａＮを含むように構成したが、本発明はこれに限らず、ゲート電極の金属含有層のＴａＮの替わりに他の材料を用いてもよい。たとえば、ＴｉＳｉおよびＴａＳｉなどの金属珪化物、金属窒化物および金属単体などをＴａＮの替わりに用いてもよい。
【００７７】
また、上記実施形態では、ゲート電極の金属含有層がＰｔを含むように構成したが、本発明はこれに限らず、シリコンのミッドギャップよりも価電子帯側に準位を形成することが可能な金属であれば、Ｐｔの替わりに他の金属をゲート電極の金属含有層が含むように構成してもよい。たとえば、ゲート電極の金属含有層が、Ｐｔの替わりにＲｕや、Ｉｒなどの金属を含むように構成してもよい。
【００７８】
また、上記実施形態では、ゲート絶縁膜を形成する高誘電率絶縁膜としてＨｆＯ２膜を用いたが、本発明はこれに限らず、ゲート絶縁膜を形成する高誘電率絶縁膜としてＨｆＯ２膜以外の材料からなる絶縁膜を用いてもよい。たとえば、ゲート絶縁膜を形成する高誘電率絶縁膜としてＺｒＯ２膜、ＨｆＡｌＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＳｉＯ膜およびＨｆＮＯ膜などを用いてもよい。
【００７９】
また、上記実施形態では、シリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成するＨｆを含有するＨｆＯ２膜を用いてゲート絶縁膜を形成したが、本発明はこれに限らず、シリコンのミッドギャップよりも価電子帯側に準位を形成する金属を含有する材料を用いてゲート絶縁膜を形成してもよい。たとえば、Ａｌ２Ｏ３膜などを用いてゲート絶縁膜を形成してもよい。
【００８０】
また、上記実施形態では、ＳＯＩ基板を用いてＣＭＯＳを形成したが、本発明はこれに限らず、ＳＯＩ基板以外の半導体基板を用いてＣＭＯＳを形成してもよい。たとえば、単結晶シリコン基板などを用いてＣＭＯＳを形成してもよい。
【００８１】
また、上記実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを、プラグ１３ａおよび１３ｂと、配線１７ａおよび１７ｂとを介して接続するように構成したが、本発明はこれに限らず、上記以外の種々の構成により、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを接続するようにしてもよい。たとえば、サリサイド技術を用いて、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのポリシリコン層１０ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのポリシリコン層１０ｂとを接続するＴｉやＣｏなどからなる１つの金属含有層を形成して熱処理することにより、ポリシリコン層１０ａおよび１０ｂ上にシリサイド層を形成するとともに、そのシリサイド層を介して、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを接続するようにしてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。
【図２】図１に示した一実施形態によるＣＭＯＳのｎチャネルＭＯＳトランジスタ部分の構造を示した拡大断面図である。
【図３】本発明の一実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおいて、伝導帯近傍および価電子帯近傍に形成される準位について説明するためのエネルギバンド図である。
【図４】本発明の一実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおけるポリシリコン層の仕事関数とゲート電極の有効仕事関数との関係を示した相関図である。
【図５】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１１】本発明の実施例１−１、実施例１−２、比較例１−１および比較例１−２によるＭＯＳトランジスタのゲート容量−ゲート電圧特性を示した図である。
【図１２】本発明の実施例２−１、実施例２−２、比較例２−１および比較例２−２によるＭＯＳトランジスタのゲート容量−ゲート電圧特性を示した図である。
【図１３】本発明の実施例３−１〜実施例３−４によるｎチャネルＭＯＳトランジスタのゲート容量−ゲート電圧特性を示した図である。
【図１４】本発明の一実施形態の変形例によるＣＭＯＳの構造を示した断面図である。
【図１５】本発明の一実施形態の変形例によるＣＭＯＳの構造を示した断面図である。
【符号の説明】
【００８３】
３  単結晶シリコン層（半導体領域）
５ａ  チャネル領域（第１チャネル領域）
５ｂ  チャネル領域（第２チャネル領域）
６ａ  ソース／ドレイン領域（第１ソース／ドレイン領域）
６ｂ  ソース／ドレイン領域（第２ソース／ドレイン領域）
７ａ  ゲート絶縁膜（第１ゲート絶縁膜）
７ｂ  ゲート絶縁膜（第２ゲート絶縁膜）
８ａ  ゲート電極（第１ゲート電極）
８ｂ  ゲート電極（第２ゲート電極）
９ａ  金属含有層（第１金属含有層）
９ｂ  金属含有層（第２金属含有層）
１０ａ  ポリシリコン層（第１半導体層）
１０ｂ  ポリシリコン層（第２半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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