(57)【要約】【課題】ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタの性能向上と、ＰＭＯＳトランジスタのＮＢＴＩ信頼性の維持を同時に実現できる半導体装置およびその製造方法を提供する。【解決手段】フォトリソグラフィーを用いて、シリコン基板１０１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ３を形成し、その上から１５ｋＶの加速電圧で、ドーズ量１×１０15／ｃｍ2のＮ2（窒素）イオンをイオン注入して、ＮＭＯＳ領域のシリコン基板１０１内に窒素を導入する。その後、活性酸素を用いた酸化手法によりシリコン酸化膜を形成した後に、活性窒素処理を行ってＳｉＯＮ薄膜に転化し、ＮＭＯＳ領域およびＰＭＯＳ領域に、それぞれＳｉＯＮのゲート絶縁膜１０３および１０４を形成する。【選択図】図４
2006313769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＮチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成される第１のＣＭＯＳ回路領域を備え、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜はシリコン、酸素および窒素を含有して構成され、
前記ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度は、前記ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高く、前記半導体基板との界面の近傍領域において濃度差が最も大きいことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたＮチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成される第１のＣＭＯＳ回路領域を備え、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、前記半導体基板と接する側が、シリコン、酸素および窒素を含有して構成され、ゲート電極と接する側がシリコン、酸素、窒素および金属酸化物を含有して構成され、
前記ＮＭＯＳトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度は、前記ＰＭＯＳトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度よりも高いことを特徴とする半導体装置。
【請求項３】
前記ＮＭＯＳトランジスタのゲート絶縁膜の厚さと、前記ＰＭＯＳトランジスタのゲート絶縁膜の厚さは、ほぼ等しい、請求項１または請求項２記載の半導体装置。
【請求項４】
前記ＮＭＯＳトランジスタのゲート絶縁膜の厚さおよび前記ＰＭＯＳトランジスタのゲート絶縁膜の厚さは１〜４ｎｍである、請求項３記載の半導体装置。
【請求項５】
前記ＮＭＯＳトランジスタのゲート絶縁膜中の窒素濃度と、前記ＰＭＯＳトランジスタのゲート絶縁膜中の窒素濃度との差は、面密度で１×１０13〜１×１０14／ｃｍ2の範囲にある、請求項１記載の半導体装置。
【請求項６】
前記ＰＭＯＳトランジスタのゲート絶縁膜の厚さは、前記ＮＭＯＳトランジスタのゲート絶縁膜の厚さよりも厚い、請求項１記載の半導体装置。
【請求項７】
前記第１のＣＭＯＳ回路領域の前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタよりも厚いゲート絶縁膜を有するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有して構成される第２のＣＭＯＳ回路領域をさらに備え、
前記第２のＣＭＯＳ回路領域の前記ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度は、前記第２のＣＭＯＳ回路領域の前記ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高く、前記半導体基板との界面の近傍領域において濃度差が最も大きい、請求項１記載の半導体装置。
【請求項８】
Ｎチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成されるＣＭＯＳ回路領域を備えた半導体装置を製造する方法であって、
(ａ)半導体基板上に前記ＮＭＯＳトランジスタを形成する第１の領域と、前記ＰＭＯＳトランジスタを形成する第２の領域とを規定した後、前記第１の領域に窒素を導入する工程と、
(ｂ)前記工程(ａ)の後、前記第１および第２の領域の前記半導体基板上に、前記ＮＭＯＳトランジスタのゲート絶縁膜および前記ＰＭＯＳトランジスタのゲート絶縁膜を、同時に、ほぼ同じ厚さに形成する工程と、を備える半導体装置の製造方法。
【請求項９】
前記工程(ｂ)は、
活性酸素を用いた酸化手法により、前記第１および第２の領域の前記半導体基板上に、ほぼ同じ厚さのシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を、プラズマにより励起された窒素イオンおよび活性窒素に曝す活性窒素処理によって窒化酸化膜に転化する工程とを含む、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｂ)は、
前記シリコン酸化膜の厚さを、１〜３．５ｎｍの厚さに形成する工程を含む、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記工程(ａ)は、
前記第１の領域上に開口部を有するレジストマスクを形成した後、該レジストマスク上方から窒素のイオン注入を行って、前記第１の領域に窒素を導入する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１２】
Ｎチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成されるＣＭＯＳ回路領域を備えた半導体装置を製造する方法であって、
(ａ)半導体基板上に前記ＮＭＯＳトランジスタを形成する第１の領域と、前記ＰＭＯＳトランジスタを形成する第２の領域とを規定した後、前記第２の領域の前記半導体基板上にシリコン酸化膜を形成する工程と、
(ｂ)前記工程(ａ)の後、窒化処理によって前記第１の領域の前記半導体基板上にシリコン窒化膜を形成する工程と、
(ｃ)前記シリコン窒化膜および前記シリコン酸化膜が露出した状態で酸化処理を施して、前記第１の領域には酸素含有シリコン窒化膜を形成し、前記第２の領域には窒化酸化膜を形成する工程と、を備える半導体装置の製造方法。
【請求項１３】
前記工程(ｂ)は、
プラズマにより励起された窒素イオンおよび活性窒素に前記半導体基板を曝す活性窒素処理によって、前記シリコン窒化膜を形成する工程を含む、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記工程(ｃ)の後に、前記酸素含有シリコン窒化膜および前記窒化シリコン酸化膜に再度前記活性窒素処理を施す工程をさらに備える、請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＣＭＯＳ（complementary  ＭＯＳ）トランジスタを有した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタのゲート絶縁膜には、古くはシリコン酸化膜（ＳｉＯ2膜）が用いられていたが、近年はシリコン酸化膜に窒素を導入した窒化酸化膜（ＳｉＯＮ膜）が用いられている。
【０００３】
窒素導入の目的は２つあり、１つは、ホウ素(Ｂ)を添加した多結晶シリコン、いわゆるＢドープＰ型多結晶シリコンをＰチャネルＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと呼称）のゲート電極に用いた場合に、ゲート電極からシリコン基板へのＢ拡散を抑制することである。もう１つはゲートリーク電流の抑制である。窒素導入によって絶縁膜の誘電率が増大するので、ゲートリーク電流を抑制することができる。
【０００４】
窒素の導入方法としては、例えば特許文献１に開示されているように、シリコン酸化膜を一酸化窒素（ＮＯ）ガス雰囲気中で熱処理する手法や、特許文献２に開示されているように、シリコン酸化膜を亜酸化窒素（Ｎ2Ｏ）ガス雰囲気中で熱処理する手法が挙げられる。
【０００５】
さらに進んだ技術としては、例えば特許文献３に開示されているように、シリコン酸化膜を窒素プラズマに曝す処理（以後、活性窒素処理と呼称）が挙げられる。
【０００６】
この手法は、前述の熱処理を用いた手法に対して次の２点で優れている。
１つは、より大量の窒素を導入して、窒素濃度の高いＳｉＯＮ膜を形成できることである。
【０００７】
ゲート絶縁膜の薄膜化はとどまるところを知らず、現在すでに２ｎｍの厚さを下回るに至っている。このことは当然ながらゲートリーク電流の増加をもたらし、これを抑制するために、できるだけ高窒素濃度のＳｉＯＮゲート絶縁膜を用いることが要求されており、活性窒素処理は、この要求に適した処理と言える。
【０００８】
もう１つは、シリコン酸化膜の表面近傍に窒素を導入できることである。すなわち、熱処理を用いた手法では、窒素はシリコン酸化膜とシリコン基板との界面近傍に優先的に導入されるが、この場合にはＰＭＯＳトランジスタに負のゲートバイアスを加えた場合の寿命いわゆるＮＢＴＩ（Negative bias temperature instability）寿命が短くなることが知られている。しかし、活性窒素処理であればシリコン酸化膜とシリコン基板との界面近傍に集中するものではないので、ＮＢＴＩ寿命が低下することが防止される。
【０００９】
一方で、非特許文献１に開示されているように、ＮチャネルＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと呼称）の場合には、ゲート絶縁膜と基板との界面近傍領域に窒素を導入することによって高電圧領域の移動度が上昇することが知られており、動作条件によっては、基板近傍領域への窒素導入はＮＭＯＳトランジスタの性能向上に有効となる。
【００１０】
しかしながら、上述したように、ＰＭＯＳトランジスタの場合には、ＳｉＯＮゲート絶縁膜中の窒素濃度の増加、特に界面近傍領域での窒素濃度の増加は、ＮＢＴＩ寿命を縮める効果が顕著であり、好ましくない。
【００１１】
また、ＳｉＯＮゲート絶縁膜に取って替わるべく開発が進められている、例えばＬａ（ランタン）、Ｈｆ（ハフニウム）、Ａｌ（アルミニウム）、Ｓｉ（シリコン）、Ｏ（酸素）、Ｎ（窒素）といった元素を含む、いわゆる高誘電率ゲート絶縁膜においても、その半導体基板近傍領域の組成は実質的にＳｉ、Ｏ、Ｎで構成することが望ましいことが知られている。
【００１２】
そして、この場合にも、基板界面近傍の窒素濃度が高い場合にはＰＭＯＳトランジスタのＮＢＴＩ寿命の低下が顕著になることが、例えば非特許文献２に開示されており、ＮＭＯＳトランジスタのゲートリーク電流低減やオン電流の増加が、ＰＭＯＳトランジスタのＮＢＴＩ寿命とトレードオフの関係にあるのは、高誘電率ゲート絶縁膜を用いる場合においても同様である。
【００１３】
【特許文献１】特開平１０−４１４５号公報（図８）
【特許文献２】特開平２００４−１３４７１９号公報（図２(ｂ)）
【特許文献３】特開２００４−３１１７３９号公報（図１）
【非特許文献１】Takashi Hori et al.,“Inversion Layer Mobility under High Normal Field in Nitrided-Oxide MOSFET's”,“IEEE TRANSACTION ON ELECTRON DEVICES.vol.37.NO.9.SEPTEMBER 1990,p.2058-2069”
【非特許文献２】Katsunori Onishi et al.,“Chaging Effects on Reliability of HfO2 Devices with Polysilicon Gate Electrode”,IEEE 02CN37320.40H Annual International Reliability Physics Symposium proceeding 2002,p.419-420”
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上説明したように、ＣＭＯＳトランジスタのゲート絶縁膜として、ＳｉＯＮ膜を使用する場合に、ＳｉＯＮ膜の形成に際して、ＮＭＯＳトランジスタのゲートリーク電流低減やオン電流を増加できる方法で窒素導入を行うと、ＰＭＯＳトランジスタのＮＢＴＩ寿命が短くなって信頼性が低下し、ＰＭＯＳトランジスタのＮＢＴＩ信頼性を維持できる方法で窒素導入を行うと、ＮＭＯＳトランジスタの性能を向上させることができず、ＮＭＯＳトランジスタの性能向上と、ＰＭＯＳトランジスタのＮＢＴＩ信頼性の維持とはトレードオフの関係にあり、両立するのは困難であった。また、これは、ゲート絶縁膜として、高誘電率絶縁膜を使用する場合でも同様であった。
【００１５】
本発明は、上記のような問題点を解消するためになされたもので、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタの性能向上と、ＰＭＯＳトランジスタのＮＢＴＩ信頼性の維持を同時に実現できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る請求項１記載の半導体装置は、半導体基板上に形成されたＮチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成される第１のＣＭＯＳ回路領域を備え、前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜はシリコン、酸素および窒素を含有して構成され、前記ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度は、前記ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高く、前記半導体基板との界面の近傍領域において濃度差が最も大きい。
【００１７】
本発明に係る請求項２記載の半導体装置は、半導体基板上に形成されたＮチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成される第１のＣＭＯＳ回路領域を備え、前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、前記半導体基板と接する側が、シリコン、酸素および窒素を含有して構成され、ゲート電極と接する側がシリコン、酸素、窒素および金属酸化物を含有して構成され、前記ＮＭＯＳトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度は、前記ＰＭＯＳトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度よりも高い。
【００１８】
本発明に係る請求項８記載の半導体装置の製造方法は、Ｎチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成されるＣＭＯＳ回路領域を備えた半導体装置を製造する方法であって、半導体基板上に前記ＮＭＯＳトランジスタを形成する第１の領域と、前記ＰＭＯＳトランジスタを形成する第２の領域とを規定した後、前記第１の領域に窒素を導入する工程(ａ)と、前記工程(ａ)の後、前記第１および第２の領域の前記半導体基板上に、前記ＮＭＯＳトランジスタのゲート絶縁膜および前記ＰＭＯＳトランジスタのゲート絶縁膜を、同時に、ほぼ同じ厚さに形成する工程(ｂ)とを備えている。
【００１９】
本発明に係る請求項１２記載の半導体装置の製造方法は、Ｎチャネル型のＮＭＯＳトランジスタおよびＰチャネル型のＰＭＯＳトランジスタを有して構成されるＣＭＯＳ回路領域を備えた半導体装置を製造する方法であって、半導体基板上に前記ＮＭＯＳトランジスタを形成する第１の領域と、前記ＰＭＯＳトランジスタを形成する第２の領域とを規定した後、前記第２の領域の前記半導体基板上にシリコン酸化膜を形成する工程(ａ)と、前記工程(ａ)の後、窒化処理によって前記第１の領域の前記半導体基板上にシリコン窒化膜を形成する工程(ｂ)と、前記シリコン窒化膜および前記シリコン酸化膜が露出した状態で酸化処理を施して、前記第１の領域には酸素含有シリコン窒化膜を形成し、前記第２の領域には窒化酸化膜を形成する工程(ｃ)とを備えている。
【発明の効果】
【００２０】
本発明に係る請求項１記載の半導体装置によれば、ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度が、ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高く、半導体基板との界面の近傍領域において濃度差が最も大きいので、ＮＭＯＳトランジスタのゲートリーク電流が低減されるとともに、オン電流を増加でき、一方で、ＰＭＯＳトランジスタのゲート絶縁膜中の窒素濃度は、ＮＭＯＳトランジスタのゲート絶縁膜に比べて低いので、ＮＢＴＩ寿命を縮めることが防止され、ＮＢＴＩ信頼性を維持することができる。
【００２１】
本発明に係る請求項２記載の半導体装置によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、半導体基板と接する側が、シリコン、酸素および窒素を含有して構成され、ゲート電極と接する側がシリコン、酸素、窒素および金属酸化物を含有して構成され、ＮＭＯＳトランジスタのゲート絶縁膜の半導体基板と接する側の窒素濃度が、ＰＭＯＳトランジスタのゲート絶縁膜の半導体基板と接する側の窒素濃度よりも高いので、いわゆる高誘電率ゲート絶縁膜を有するＮＭＯＳトランジスタにおいても、ゲートリーク電流が低減されるとともに、オン電流を増加でき、一方で、ＰＭＯＳトランジスタのゲート絶縁膜中の窒素濃度は、ＮＭＯＳトランジスタのゲート絶縁膜に比べて低いので、ＮＢＴＩ寿命を縮めることが防止され、ＮＢＴＩ信頼性を維持することができる。
【００２２】
本発明に係る請求項８記載の半導体装置の製造方法によれば、第１の領域に窒素を導入した後、第１および第２の領域の半導体基板上に、ＮＭＯＳトランジスタのゲート絶縁膜およびＰＭＯＳトランジスタのゲート絶縁膜を、同時に、ほぼ同じ厚さに形成することで、ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度が、ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高く、半導体基板との界面の近傍領域において窒素が集中的に導入されて、濃度差を最も大きくできる。
【００２３】
本発明に係る請求項１２記載の半導体装置の製造方法によれば、シリコン窒化膜およびシリコン酸化膜が露出した状態で酸化処理を施して、第１の領域には酸素含有シリコン窒化膜を形成し、第２の領域には窒化酸化膜を形成するので、ＮＭＯＳトランジスタのゲート絶縁膜の窒素濃度を、ＰＭＯＳトランジスタのゲート絶縁膜の窒素濃度よりも高くすることができる。
【発明を実施するための最良の形態】
【００２４】
＜Ａ．実施の形態１＞
本発明に係る実施の形態１として、共通のシリコン基板上に、それぞれが同じ厚さのゲート絶縁膜を有するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを同時に形成する方法およびその構造について説明する。
【００２５】
図１〜図１６は、本実施の形態１の半導体装置の製造方法を工程順に説明する断面図であり、最終工程を説明する図１６において本発明に係る半導体装置１００を示している。なお、図１〜図１６はＣＭＯＳトランジスタで構成される集積回路の高速素子部に対応する部分を表している。
【００２６】
＜Ａ−１．製造方法＞
以下、図１〜図１６を用いて半導体装置１００の製造方法を説明する。
まず、図１に示すように、Ｐ型のシリコン基板１０１を準備し、その主面内に周知の技術を用いてＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１０２を選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、ＮＭＯＳトランジスタを形成するＮＭＯＳ領域（第１の領域）およびＰＭＯＳトランジスタを形成するＰＭＯＳ領域（第２の領域）が含まれている。
【００２７】
続いてフォトリソグラフィーを用いて、シリコン基板１０１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ１を形成し、その上からＢＦ2（２フッ化ホウ素）イオンをイオン注入して、ＮＭＯＳ領域のシリコン基板１０１内にＰウェル９１を形成する。また、トランジスタのしきい値電圧を調整するために、ＮＭＯＳ領域にはＢイオンをイオン注入して、基板表面に近い領域にチャネルドープ領域９２を形成する。
【００２８】
レジストマスクＲＭ１を除去した後、図２に示すようにフォトリソグラフィーを用いて、シリコン基板１０１上にＰＭＯＳ領域に開口部を有するレジストマスクＲＭ２を形成し、その上からＰ（リン）イオンをイオン注入して、ＰＭＯＳ領域のシリコン基板１０１内にＮウェル９３を形成する。また、トランジスタのしきい値電圧を調整するために、ＰＭＯＳ領域にはＡｓ（ヒ素）イオンをイオン注入して、基板表面に近い領域にチャネルドープ領域９４を形成し、レジストマスクＲＭ２を除去する。なお、上述した各不純物領域を形成した後、窒素雰囲気中で８５０℃、１０秒間の熱処理を行って、注入した各不純物を活性化させる。
【００２９】
次に、通常の洗浄処理および希フッ酸を用いた溶解処理によって、シリコン基板１０１の表面を露出させた後、図３に示す工程において、酸素を含有する雰囲気中における熱処理によって、その表面に膜厚６ｎｍのシリコン酸化膜１２３を形成する。
【００３０】
次に、図４に示す工程において、フォトリソグラフィーを用いて、シリコン基板１０１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ３を形成し、その上から１５ｋＶの加速電圧で、ドーズ量１×１０15／ｃｍ2のＮ2（窒素）イオンをイオン注入して、ＮＭＯＳ領域のシリコン基板１０１内に窒素を導入する。なお、導入された窒素は、シリコン基板１０１の主面から深さ１０数ｎｍの位置に注入中心を有して分布する。
【００３１】
なお、窒素イオン注入の代わりに、レジストマスクＲＭ３を形成した状態のシリコン基板１０１を、窒素プラズマに曝すことによってシリコン基板１０１内に窒素を導入しても良い。
【００３２】
次に、レジストマスクＲＭ３を除去した後、図５に示す工程において、窒素雰囲気中で９００℃、１０分間の熱処理を加えて、イオン注入のダメージを取り除く。この後、シリコン酸化膜１２３を希フッ酸にて溶解除去して、再びシリコン基板１０１の表面を露出させる。
【００３３】
その後、図６に示す工程において、活性酸素を用いた酸化手法によりシリコン酸化膜を形成した後に、活性窒素処理を行ってＳｉＯＮ薄膜に転化し、ＮＭＯＳ領域およびＰＭＯＳ領域に、それぞれＳｉＯＮのゲート絶縁膜１０３および１０４を形成する。
【００３４】
ここで、活性酸素を用いた酸化手法としては、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．社が提供する、いわゆるＩＳＳＧ（In Situ Steam Generation）酸化などの手法が挙げられる。
【００３５】
また、活性窒素処理とは、プラズマにより窒素イオンや活性窒素（窒素ラジカル）を励起して生成し、これらにシリコン基板１０１を曝す処理である。
【００３６】
次に、図７に示す工程において、ＮＭＯＳ領域のゲート絶縁膜１０３およびＰＭＯＳ領域のゲート絶縁膜１０４の上部を含むシリコン基板１０１の主面全面に、モノシランをソース・ガスとして用いる周知の化学気相成長法（ＣＶＤ法）により、厚さ１３０ｎｍのポリシリコン膜ＰＳ１を堆積する。
【００３７】
次に、図８に示す工程において、フォトリソグラフィーを用いて、ポリシリコン膜ＰＳ１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ４を形成し、その上から１５ｋＶの加速電圧で、ドーズ量５×１０15／ｃｍ2のＰイオンをイオン注入して、ＮＭＯＳ領域のポリシリコン膜ＰＳ１内にＮ型不純物を導入する。
【００３８】
次に、レジストマスクＲＭ４を除去した後、図９に示す工程において、フォトリソグラフィーを用いて、ポリシリコン膜ＰＳ１上にＰＭＯＳ領域に開口部を有するレジストマスクＲＭ５を形成し、その上から２ｋＶの加速電圧で、ドーズ量５×１０15／ｃｍ2のＢイオンをイオン注入して、ＮＭＯＳ領域のポリシリコン膜ＰＳ１内にＰ型不純物を導入する。
【００３９】
次に、レジストマスクＲＭ５を除去した後、図１０に示すように、フォトリソグラフィーと異方性ドライエッチングを用いてポリシリコン膜ＰＳ１を選択的に除去し、ＮＭＯＳ領域にはＮＭＯＳトランジスタのゲート電極１０５を、ＰＭＯＳ領域にはＰＭＯＳトランジスタのゲート電極１０６を形成する。なお、ゲート電極１０５および１０６は、それぞれＮ+ゲート電極、Ｐ+ゲート電極となる。
【００４０】
その後、フォトリソグラフィーを用いて、シリコン基板１０１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ６を形成し、その上から５ｋＶの加速電圧で、ドーズ量３×１０14／ｃｍ2のＡｓイオンをイオン注入して、ゲート電極１０５の側面外方のシリコン基板１０１の主面内にＮ型のエクステンション層１０７１を形成する（図１０）。
【００４１】
エクステンション層は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
【００４２】
なお、エクステンション層１０７１の形成により、チャネルドープ領域９２はゲート電極１０５の下方に残るだけとなり、図においては破線で示す。
【００４３】
次に、レジストマスクＲＭ６を除去した後、図１１に示す工程において、フォトリソグラフィーを用いて、シリコン基板１０１上にＰＭＯＳ領域に開口部を有するレジストマスクＲＭ７を形成し、その上から１ｋＶの加速電圧で、ドーズ量３×１０14／ｃｍ2のＢイオンをイオン注入して、ゲート電極１０６の側面外方のシリコン基板１０１の主面内にＰ型のエクステンション層１０８１を形成する。
【００４４】
なお、エクステンション層１０８１の形成により、チャネルドープ領域９４はゲート電極１０６の下方に残るだけとなり、図においては破線で示す。
【００４５】
次に、レジストマスクＲＭ７を除去した後、図１２に示す工程において、シリコン基板１０１の全面に、化学気相成長法によりモノシランと亜酸化窒素を用いて厚さ６０ｎｍのシリコン酸化膜ＯＸ１を形成する。
【００４６】
次に、図１３に示す工程において、異方性ドライエッチングによりシリコン酸化膜ＯＸ１を除去することにより、ゲート電極１０５および１０６の側面にサイドウォール酸化膜１０９を形成する。
【００４７】
次に、図１４に示す工程において、フォトリソグラフィーを用いて、シリコン基板１０１上にＮＭＯＳ領域に開口部を有するレジストマスクＲＭ８を形成し、その上から１０ｋＶの加速電圧で、ドーズ量５×１０15／ｃｍ2のＡｓイオンをイオン注入して、サイドウォール酸化膜１０９の外方のシリコン基板１０１の主面内にＮ型のソース・ドレイン層１０７を形成する。
【００４８】
次に、レジストマスクＲＭ８を除去した後、図１５に示す工程において、フォトリソグラフィーを用いて、シリコン基板１０１上にＰＭＯＳ領域に開口部を有するレジストマスクＲＭ９を形成し、その上から３ｋＶの加速電圧で、ドーズ量５×１０15／ｃｍ2のＢイオンをイオン注入して、サイドウォール酸化膜１０９の外方のシリコン基板１０１の主面内にＰ型のソース・ドレイン層１０８を形成する。
【００４９】
レジストマスクＲＭ９を除去した後、１０２５℃で１０秒の熱処理を行って、ソース・ドレイン層１０７および１０８に注入された不純物を電気的に活性化する。
【００５０】
次に、図１６に示す工程において、プラズマＣＶＤ法により、テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4）を用いてシリコン基板１０１上にシリコン酸化膜を６００ｎｍの厚さに堆積し、これを化学機械研磨（ＣＭＰ）することによって平坦化して層間絶縁膜１１０を形成する。
【００５１】
その後、フォトリソグラフィーとドライエッチングを用いて層間絶縁膜１１０を貫通するコンタクトホールを形成する。その後、層間絶縁膜１１０の全面に、ＣＶＤ法およびスパッタリングを用いてタングステン層を形成するとともに、当該タングステン層をコンタクトホール内にも充填し、層間絶縁膜１１０上のタングステン層をフォトリソグラフィーとドライエッチングによって加工して配線１１１とする。
【００５２】
以上の工程を経て、図１６に示すようにＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０構成される半導体装置１００が完成する。なお、実際の先端ＣＭＯＳ集積回路の形成には、より複雑な構造のサイドウォール酸化膜の形成、自己整合シリサイデーション、多層銅配線の形成等の工程が必要だが、ここでは省略している。
【００５３】
＜Ａ−２．特徴的作用効果＞
以上説明した製造方法を用いて形成されたＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０では、それぞれのゲート絶縁膜１０３および１０４に含まれる窒素の含有量に差異を有することを特徴としている。
【００５４】
ＮＭＯＳトランジスタ１０のゲート絶縁膜１０３およびＰＭＯＳトランジスタ２０のゲート絶縁膜１０４に含まれる窒素を二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectroscopy）によって分析した結果を図１７に示す。
【００５５】
図１７においては、横軸にゲート絶縁膜のゲート電極との界面を０とした場合のゲート絶縁膜表面からの深さ（ｎｍ）を示し、縦軸に窒素濃度（atoms／ｃｍ3）を示す。なお、図１７においてはゲート絶縁膜とシリコン基板との界面位置を破線で示している。
【００５６】
図１７から、ＮＭＯＳトランジスタ１０のゲート絶縁膜１０３は、ＰＭＯＳトランジスタ２０のゲート絶縁膜１０４よりも窒素濃度が高く、その差は特に基板界面近傍において顕著であることが判る。
【００５７】
すなわち、ゲート絶縁膜１０３は窒素のイオン注入を行った膜であり、窒素のイオン注入を行わないゲート絶縁膜１０４との相違が顕著に現れている。
【００５８】
図１７に示した２種類の試料の窒素含有量をＸ線光電子分光法(ＸＰＳ：X-ray photoelectron spectroscopy）によって調べると、窒素注入の際のドーズ量が１×１０15／ｃｍ2の場合、ゲート絶縁膜１０３内の窒素量は、ゲート絶縁膜１０４内の窒素量に比べて面密度にして約５×１０13／ｃｍ2多いことが判った。
【００５９】
ゲート絶縁膜１０３および１０４は、活性窒素処理の条件は同じであるので、上記増量分はイオン注入された窒素によるものと考えられることから、イオン注入した窒素のうち１／１０以下しかゲート絶縁膜１０３中に残存していないことになる。
【００６０】
ここで、シリコン基板１０１にイオン注入された窒素が、ゲート絶縁膜１０３中に残存している理由は、イオン注入後の熱処理によってシリコン基板１０１からゲート絶縁膜１０３内に移動したものと考えられる。
【００６１】
なお、イオン注入された窒素の大部分は、イオン注入後の熱処理によって外方拡散したか、あるいはシリコン酸化膜１０３の選択的除去の際に失われたものと考えられる。従って、イオン注入した窒素のうち、どれだけの割合が完成状態において残存するかは、窒素のイオン注入後の製造工程の態様に左右されるものと考えられる。
【００６２】
ここで、シリコン基板中の窒素の存在はシリコン基板の酸化速度に影響を及ぼすことが一般的に知られている。発明者らが詳細に検討した結果、通常のドライ酸化の場合にはその傾向が顕著であることが判った。
【００６３】
一方、例えば、ＩＳＳＧ（In Situ Steam Generation）酸化などの、活性酸素を用いた酸化の場合には、シリコン基板中の窒素の存在はシリコン基板の酸化速度に顕著には影響しないことが判った。なお、ＩＳＳＧ酸化とは、加熱したシリコン基板表面の近傍で、Ｈ2とＯ2とを反応させて酸素ラジカル（活性酸素）を生成し、これを用いて酸化を行う方法である。
【００６４】
図１８には、活性酸素を用いた酸化手法により形成した酸化膜および、ドライ酸化により形成した酸化膜について、シリコン基板中に窒素を導入した場合と導入しない場合とで、膜厚がどのように変わるかを調べた結果を示す。
【００６５】
図１８においては、横軸にシリコン基板中に窒素を導入しない場合の酸化膜の膜厚（ｎｍ）を、縦軸にシリコン基板中に窒素を導入した場合の酸化膜の膜厚（ｎｍ）を示し、窒素を導入した領域と導入していない領域とで酸化の条件を共通にして酸化膜を形成した結果を示している。なお、酸化膜の厚さが変わるように酸化の条件を種々変えて試験を行った。
【００６６】
図１８から判るように、活性酸素を用いた酸化手法により形成した酸化膜の場合、シリコン基板中に窒素を導入した場合と、そうでない場合とで形成される酸化膜の厚さに殆ど差がないということができる。
【００６７】
一方、ドライ酸化により形成した酸化膜の場合、シリコン基板中に窒素を導入した場合には、窒素を導入しない場合に比べて酸化膜の厚さが薄くなり、その影響は厚さが厚いほど顕著であると言える。
【００６８】
従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで、ゲート絶縁膜の膜厚に殆ど差がない状態を実現するためには、図６を用いて説明したように、ＩＳＳＧ酸化のような活性酸素を用いた酸化手法の採用が好ましい。
【００６９】
例えば、ＰＭＯＳトランジスタ２０のゲート絶縁膜１０４の厚さを、酸化膜換算膜厚で１．２ｎｍにする条件で形成した場合には、ＮＭＯＳトランジスタ１０のゲート絶縁膜１０３の酸化膜換算膜厚は１．１５ｎｍ程度とすることができる。ここで、酸化膜換算膜厚（equivalent oxide thickness）とは、シリコン酸化膜以外の絶縁膜について、その電気的容量に相当するシリコン酸化膜の厚さで表した値である。
【００７０】
以上のことから、ＩＳＳＧ酸化のような活性酸素を用いた酸化手法によりシリコン酸化膜を形成し、その後、活性窒素処理を行うようにすることで、シリコン基板１０１中に窒素を導入したＮＭＯＳ領域に形成されるゲート絶縁膜１０３と、窒素を導入していないＰＭＯＳ領域に形成されるゲート絶縁膜１０４とで、両者の厚さをほぼ同じにすることができ、ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ２０とで、従来と同等の性能バランスを達成することができる。
【００７１】
なお、図１８を用いて説明した活性酸素を用いた酸化手法における特性は、シリコン酸化膜の膜厚が薄い場合、すなわち１〜３．５ｎｍの場合に現れる特性であり、換言すれば、シリコン酸化膜の膜厚が薄い場合、すなわち１〜３．５ｎｍの場合には、活性酸素を用いた酸化手法により形成した酸化膜の場合、シリコン基板中に窒素を導入した場合と、そうでない場合とで形成される酸化膜の厚さに殆ど差を生じさせずに済むということができる。
【００７２】
逆に、シリコン酸化膜がさらに厚くなると、ドライ酸化により形成する場合と同様に、シリコン基板中に窒素を導入した場合には、シリコン酸化膜の厚さが薄くなる特性を示す。従って、本発明に係る製造方法は、シリコン酸化膜の膜厚が１〜３．５ｎｍの場合に適した製造方法であると言える。
【００７３】
ここで、図４を用いて説明した条件に従って、シリコン基板中に窒素を導入した領域に形成されることで、窒素を高濃度に有することとなったＳｉＯＮゲート絶縁膜（高濃度窒素含有ゲート絶縁膜と呼称）を有するＮＭＯＳトランジスタ（ゲート長０．１μｍ、ゲート幅１０μｍ）、すなわち本発明の技術によるＮＭＯＳトランジスタの電気特性と、シリコン基板中に窒素を導入せずに形成したＳｉＯＮゲート絶縁膜を有するＮＭＯＳトランジスタ（ゲート長０．１μｍ、ゲート幅１０μｍ）、すなわち従来技術によるＮＭＯＳトランジスタの電気特性とを比較すると、以下の結果が得られた。
【００７４】
すなわち、高濃度窒素含有ゲート絶縁膜を有するＮＭＯＳトランジスタでは、ゲート電圧＋１Ｖにおけるゲートリーク電流は、従来技術によるＮＭＯＳトランジスタの約７０％に抑制され、高濃度窒素含有ゲート絶縁膜の酸化膜換算膜厚は約０．０５ｎｍ薄くなり、当該ＮＭＯＳトランジスタのしきい値電圧は約０．１Ｖマイナス側にシフトすることとなった。
【００７５】
このしきい値電圧の差は、シリコン基板との界面近傍のゲート絶縁膜中に窒素が集中的に存在することに起因するものと考えられる。
【００７６】
また、シリコン基板中の不純物濃度の調整によって、従来技術によるＮＭＯＳトランジスタのしきい値電圧と同じにした状態で比較すると、本発明の技術によるＮＭＯＳトランジスタトランジスタは、ゲート電圧およびドレイン電圧が１Ｖの場合でのドレイン電流が約４％高い結果となった。なお、この場合でもゲートリーク電流が約７０％に抑制される効果は変わらない。
【００７７】
上述したドレイン電流の増加は、酸化膜換算膜厚が薄くなったことに加え、ＳｉＯＮゲート絶縁膜のシリコン基板との界面近傍領域での高濃度窒素の存在が、ＮＭＯＳトランジスタの高電界電子移動度を上昇させることが原因であると考えられる。
【００７８】
なお、図１７に示されるように、ＰＭＯＳ領域に形成されるＰＭＯＳトランジスタ２０のゲート絶縁膜１０４中の窒素濃度（特に界面近傍領域）は、ＮＭＯＳトランジスタ１０のゲート絶縁膜１０３に比べて低いので、ＮＢＴＩ寿命を縮めることが防止され、ＮＢＴＩ信頼性を維持することができる。
【００７９】
以上のように本発明の効果が確認されたが、これらの効果はＮＭＯＳトランジスタのゲート絶縁膜に導入された窒素量に依存する。
【００８０】
発明者らの検討によれば、本発明に係る製造方法によって導入される窒素量が、完成状態のゲート絶縁膜において、面密度で１×１０13／ｃｍ2以上の場合に有効な効果が得られた。また、導入される窒素量が、１×１０14／ｃｍ2を超えると界面準位の生成が顕著となり、ＮＭＯＳトランジスタのオン／オフ特性が低下した。従って、本発明に係る製造方法によってゲート絶縁膜中に導入する窒素量は、完成状態のゲート絶縁膜において、面密度で１×１０13〜１×１０14／ｃｍ2の範囲とすることが望ましい。
【００８１】
このような状態を達成するには、イオン注入によってシリコン基板１０１に注入する窒素ドーズ量を２×１０14〜２×１０15／ｃｍ2とすることが望ましいが、この値はイオンの加速電圧やシリコン酸化膜１２３の膜厚といったプロセス条件に左右される。
【００８２】
なお、上述したように、ＮＭＯＳトランジスタについては、ゲート絶縁膜中に窒素を高濃度に導入することで電気特性を向上させる効果が得られたが、ＰＭＯＳトランジスタのゲート絶縁膜に窒素を高濃度に導入すると、高温負バイアスにおける特性変動が著しく大きくなり、ＮＢＴＩが低下する結果となった。
【００８３】
具体的には、ゲート絶縁膜中に窒素を高濃度に導入したＰＭＯＳトランジスタでは、１２５℃において−１．８Ｖのゲート電圧による電気的ストレスを１００００秒間加えた場合、のしきい値電圧の変化がおよそ２．４倍に増加した。
【００８４】
このようにＰＭＯＳトランジスタのゲート絶縁膜中に窒素を高濃度に導入すると、ＮＢＴＩを劇的に低下させるので、ＮＭＯＳトランジスタのゲート絶縁膜のみに窒素を高濃度に導入する技術は、ＮＭＯＳトランジスタの性能向上とＰＭＯＳトランジスタの信頼性を両立するために極めて有効であると言える。
【００８５】
＜Ａ−３．変形例＞
以上説明した実施の形態１においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで、ゲート絶縁膜の厚さをほぼ等しくすることを前提とするものであったが、用途によっては、意図的にＮＭＯＳトランジスタのゲート絶縁膜の酸化膜換算膜厚をＰＭＯＳトランジスタのそれよりも薄くすることがメリットとなる場合もあり、その場合には例えば上述したドライ酸化もしくはそれに類する手法（酸素ラジカルの寄与が少ない酸化手法）の採用が好ましい。
【００８６】
このケースについてさらに説明する。
ＰＭＯＳトランジスタに一般的に用いられるＰ+ポリシリコンゲート電極は、ＮＭＯＳトランジスタに用いられるＮ+ポリシリコンゲート電極よりも空乏化の問題が深刻であることが知られている。
【００８７】
ポリシリコンゲート電極中の空乏電荷が、トランジスタのチャネルを流れるキャリアの移動度、すなわちＰＭＯＳトランジスタでは正孔の移動度を低下させることも知られている（M. S. Krishnan et al.,“IEDM Technical Digest 1998,p.571-574”）。
【００８８】
この効果はゲート絶縁膜が薄くなるほど顕著になるので、特に極薄のゲート絶縁膜を有するＰＭＯＳトランジスタにおいてはゲート絶縁膜のさらに薄膜化がオン電流の増加につながらなくなる場合もあり得る。従って、場合によっては、ＰＭＯＳトランジスタのゲート絶縁膜の膜厚をＮＭＯＳトランジスタよりも厚く設定することが効果的となることがある。
【００８９】
従って、ＮＭＯＳトランジスタ１０のゲート絶縁膜１０３およびＰＭＯＳトランジスタ２０のゲート絶縁膜１０４を、ドライ酸化および活性窒素処理によって形成する場合は、例えば、ＰＭＯＳトランジスタ２０のゲート絶縁膜１０４の酸化膜換算膜厚を１．２５ｎｍとする条件では、シリコン基板１０１中に窒素を導入したＮＭＯＳ領域に形成するゲート絶縁膜１０３の酸化膜換算膜厚を１．０ｎｍ程度にすることができ、ＰＭＯＳトランジスタ２０の性能を向上させることができる。
【００９０】
以上、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート絶縁膜の膜厚をほぼ等しく形成する場合と、ＰＭＯＳトランジスタの方が厚くなるように形成する場合について典型的な例をそれぞれ示したが、酸化条件やシリコン基板に導入する窒素の量によってその膜厚バランスを微調整することもできる。
【００９１】
＜Ｂ．実施の形態２＞
以上説明した実施の形態１においては、例えば、ＣＭＯＳトランジスタで構成される集積回路（ＣＭＯＳ集積回路）のうち、最も薄いゲート絶縁膜を有するＣＭＯＳトランジスタで構成される高速素子部に適用するものとして、それぞれが概ね同じ厚さのゲート絶縁膜を有するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを同時に形成する方法およびその構造について述べた。
【００９２】
しかし、実際のＣＭＯＳ集積回路では、高速素子部（第１のＣＭＯＳ回路領域）よりもゲート絶縁膜の厚いＮＭＯＳトランジスタおよびＰＭＯＳトランジスタも共通の半導体基板上に形成し、これらを組み合わせて集積回路を構成している。
【００９３】
例えば、高速素子部を構成するＣＭＯＳトランジスタの入出力電圧を１Ｖとする場合には、高速素子部の入出力回路（第２のＣＭＯＳ回路領域）には２．５Ｖ動作のＭＯＳトランジスタを用いたり、あるいは３．３Ｖ動作および１．８Ｖ動作の２種類のＭＯＳトランジスタを用いることもある。
【００９４】
すなわち、高速素子部のＣＭＯＳトランジスタとは別に、１種類もしくは２種類以上の動作電圧が異なるＭＯＳトランジスタを形成することが要求され、しかも、それらのゲート絶縁膜は、高速素子部のＣＭＯＳトランジスタよりも厚いことが要求される。
【００９５】
また、高速デジタル回路や入出力回路といったデジタル回路に加え、アナログ回路も共通の半導体基板上に形成することが求められる場合もあり、アナログ回路のＭＯＳトランジスタには入出力回路と同じく厚いゲート絶縁膜を用いることが一般的である。
【００９６】
以上を鑑みて、本発明に係る実施の形態２においては、高速素子部のＭＯＳトランジスタよりも厚いゲート絶縁膜を有するＭＯＳトランジスタも併せて共通の半導体基板上に形成した構成、いわゆるマルチオキサイドと呼称される構成について、その製造方法を中心に説明する。
【００９７】
＜Ｂ−１．製造方法＞
図１９〜図２３は、本実施の形態２の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図１９〜図２３は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図１６に示したような半導体装置を得ることができる。
【００９８】
まず、図１９に示すように、シリコン基板５１を準備し、その主面内に周知の技術を用いてＳＴＩ構造の素子分離絶縁膜５２を選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、高速素子部のＮＭＯＳトランジスタを形成するＮコア領域（第１の領域）および高速素子部のＰＭＯＳトランジスタを形成するＰコア領域（第２の領域）および入出力回路部のＭＯＳトランジスタを形成するＩ／Ｏ領域が含まれている。
【００９９】
次に、シリコン基板５１の全面に対して、通常の洗浄処理および希フッ酸を用いた溶解処理によって、シリコン基板５１の表面を露出させた後、酸素を含有する雰囲気中における熱処理によって、その表面に膜厚６ｎｍのシリコン酸化膜５３を形成する。
【０１００】
次に、図２０に示す工程において、フォトリソグラフィーを用いて、シリコン基板５１上にＮコア領域に開口部を有するレジストマスクＲＭ１１を形成し、その上から１５ｋＶの加速電圧で、ドーズ量１×１０15／ｃｍ2のＮ2イオンをイオン注入して、Ｎコア領域のシリコン基板５１内に窒素を導入する。
【０１０１】
なお、窒素イオン注入の代わりに、レジストマスクＲＭ１１を形成した状態のシリコン基板５１を、窒素プラズマに曝すことによってシリコン基板５１内に窒素を導入しても良い。
【０１０２】
次に、レジストマスクＲＭ１１を除去した後、窒素雰囲気中で９００℃、１０分間の熱処理を加えて、イオン注入のダメージを取り除く。
【０１０３】
次に、図２１に示す工程において、フォトリソグラフィーを用いて、シリコン基板５１上にＮコア領域およびＰコア領域が開口部となったレジストマスクＲＭ１２を形成する。
その後、Ｎコア領域およびＰコア領域上のシリコン酸化膜５３を希フッ酸にて溶解除去して、Ｎコア領域およびＰコア領域のシリコン基板５１の表面を露出させる。
【０１０４】
次に、図２２に示す工程において、硫酸過水（硫酸過酸化水素水混合）溶液を用いた溶解処理によってレジストマスクＲＭ１２を全て除去した後、アンモニア過水（アンモニア過酸化水素水混合）溶液および塩酸過水（塩酸過酸化水素水混合）溶液を用いてシリコン基板５１の洗浄処理を行う。これらの一連の洗浄処理によって、Ｉ／Ｏ領域上のシリコン酸化膜５３の膜厚は６ｎｍから４ｎｍに減少する。
【０１０５】
その後、図２３に示す工程において、ＩＳＳＧ酸化のような活性酸素を用いた酸化を行ってシリコン酸化膜を形成した後、活性窒素処理を行うことでＳｉＯＮ薄膜を形成し、Ｎコア領域、Ｐコア領域およびＩ／Ｏ領域に、それぞれＳｉＯＮのゲート絶縁膜５６、５７および５８を形成する。
【０１０６】
なお、形成されるゲート絶縁膜５６、５７および５８の厚さは、それぞれ酸化膜換算膜厚で、１．１５ｎｍ、１．２ｎｍおよび４．２ｎｍとすることができる。ここで、Ｉ／Ｏ領域ではシリコン酸化膜５３を残した状態でさらにシリコン酸化膜を形成するので、ゲート絶縁膜５８の厚さを、他よりも厚くすることができる。なお、ゲート絶縁膜５８の厚さは、シリコン酸化膜５３の厚さを増減することで容易に調整可能である。
【０１０７】
以下、図７〜図１６を用いて説明した工程と同様の工程を経ることで、高速素子部を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、また、入出力回路部を構成するＭＯＳトランジスタ（Ｎ型およびＰ型を含む）を共通のシリコン基板５１上に作成することができる。
【０１０８】
なお、以上の説明では、厚いゲート絶縁膜を１種類だけ形成する構成を示したが、厚いゲート絶縁膜を複数種類形成する構成もあり、その場合にも公知の手法によって実現可能である。
【０１０９】
＜Ｂ−２．効果＞
以上の工程を経てＮコア領域に形成されたＮＭＯＳトランジスタのゲート絶縁膜には、Ｐコア領域に形成されたＰＭＯＳトランジスタに比べて窒素を高濃度に有することとなり、実施の形態１において説明したように、オン電流が増加し、一方で、ゲートリーク電流が低減するので、ＮＭＯＳトランジスタの性能が向上し、また、ＰＭＯＳトランジスタにおいてはＮＢＴＩ信頼性を維持することができるという効果を奏することは言うまでもない。
【０１１０】
＜Ｂ−３．変形例＞
以上説明した製造方法においては、Ｎコア領域のシリコン基板５１内に選択的に窒素を導入するものとしたが、レジストマスクＲＭ１１の開口部は任意の領域に設けることができるので、Ｎコア領域に限らず所望の領域に窒素を導入することができる。
【０１１１】
例えば、Ｎコア領域に加え、Ｉ／Ｏ領域に設けるＮＭＯＳトランジスタの形成領域にも開口部を設けることで、当該ＮＭＯＳトランジスタのゲート絶縁膜にも窒素を高濃度に導入可能である。
【０１１２】
この場合、ゲート絶縁膜のシリコン基板との界面近傍領域に窒素が高濃度に導入されるため、入出力回路部のＮＭＯＳトランジスタの相互コンダクタンスの最大値（ｇmｍａｘ）は低下するものの、ホットキャリア耐性が向上する。
【０１１３】
この効果は、入出力回路のようなデジタル回路のＮＭＯＳトランジスタにとっては好ましい場合があるが、アナログ回路のＮＭＯＳトランジスタには好ましくない。従って、共通のシリコン基板上に、デジタル回路に加えてアナログ回路も搭載する場合には、Ｎコア領域および入出力回路のＮＭＯＳトランジスタのゲート絶縁膜に窒素を選択的に導入し、全てのＰＭＯＳトランジスタおよびアナログ回路のＮＭＯＳトランジスタのゲート絶縁膜には窒素導入を行わないことが望ましいが、シリコン基板の所望の領域に窒素のイオン注入が可能なようにレジストマスクをパターニングすることで、このような構成を実現することも可能である。
【０１１４】
ただし、Ｉ／Ｏ領域に設けるＮＭＯＳトランジスタのゲート絶縁膜にも窒素を導入する場合、シリコン酸化膜５３を除去せずにゲート絶縁膜の形成を行うことになるので、Ｎコア領域と同一条件でＩ／Ｏ領域のシリコン基板５１に窒素を導入すると、完成状態のゲート絶縁膜では、Ｎコア領域のＮＭＯＳトランジスタよりも多量の窒素を含有することになる。
【０１１５】
従って、Ｎコア領域とＩ／Ｏ領域とで、シリコン基板５１に注入する窒素のドーズ量を変えることが望ましく、そのためには、Ｎコア領域とＩ／Ｏ領域とで別個にイオン注入ができるように、それぞれの注入において専用のレジストマスクを形成することが望ましい。
【０１１６】
また、Ｎコア領域の一部に限定して窒素導入を行うようにしても良い。
すなわち、最先端のＣＭＯＳ集積回路においては、ゲート絶縁膜の厚さだけでなく、しきい値電圧も異なる複数種類のＭＯＳトランジスタを使用することが一般的である。本発明に係る製造方法でゲート絶縁膜に窒素を導入したＮＭＯＳトランジスタでは、先に説明したように、窒素を導入しない場合に比べてしきい値電圧が低くなる（最大で０．２Ｖ程度）。従って、しきい値電圧が高い方が望ましいＮＭＯＳトランジスタについては、ゲート絶縁膜に窒素導入を行わない方が良好な性能が得られる場合もあるので、レジストマスクのパターニングにより、このようなＮＭＯＳトランジスタが形成される領域には、窒素導入を行わないようにすることも可能である。
【０１１７】
＜Ｃ．実施の形態３＞
以上説明した実施の形態２においては、高速素子部のＭＯＳトランジスタよりも厚いゲート絶縁膜を有するＭＯＳトランジスタも併せて共通の半導体基板上に形成した構成の製造方法について説明したが、実施の形態３においては同様の構成について、実施の形態２とは異なる製造方法について説明する。
【０１１８】
＜Ｃ−１．製造方法＞
図２４〜図２８は、本実施の形態３の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図２４〜図２８は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図１６に示したような半導体装置を得ることができる。
【０１１９】
まず、図２４に示すように、シリコン基板６１を準備し、その主面内に周知の技術を用いてＳＴＩ構造の素子分離絶縁膜６２を選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、高速素子部のＮＭＯＳトランジスタを形成するＮコア領域（第１の領域）および高速素子部のＰＭＯＳトランジスタを形成するＰコア領域（第２の領域）および入出力回路部のＭＯＳトランジスタを形成するＩ／Ｏ領域が含まれている。
【０１２０】
次に、シリコン基板６１の全面に対して、通常の洗浄処理および希フッ酸を用いた溶解処理によって、シリコン基板６１の表面を露出させた後、酸素を含有する雰囲気中における熱処理によって、その表面に膜厚６ｎｍのシリコン酸化膜６３を形成する。
【０１２１】
次に、図２５に示す工程において、フォトリソグラフィーを用いて、シリコン基板６１上にＰコア領域に開口部を有するレジストマスクＲＭ２１を形成する。そして、希フッ酸水溶液による溶解処理によってＰコア領域のシリコン酸化膜６３を除去する。
【０１２２】
次に、硫酸過水溶液を用いた溶解処理によってレジストマスクＲＭ２１を全て除去した後、アンモニア過水溶液および塩酸過水溶液を用いてシリコン基板６１の洗浄処理を行う。これらの一連の洗浄処理によって、Ｎコア領域のシリコン酸化膜６３およびＩ／Ｏ領域上のシリコン酸化膜６３の膜厚が若干減少する。
【０１２３】
その後、図２６に示す工程において、酸素を含有する雰囲気中における熱処理によってＰコア領域に厚さ１．２ｎｍのシリコン酸化膜６５を形成する。この際に、Ｎコア領域およびＩ／Ｏ領域のシリコン酸化膜６３の膜厚が若干増加し、結果としてＮコア領域およびＩ／Ｏ領域のシリコン酸化膜６３の膜厚は５．５ｎｍ程度となる。
【０１２４】
次に、図２７に示す工程において、フォトリソグラフィーを用いて、シリコン基板６１上にＮコア領域に開口部を有するレジストマスクＲＭ２２を形成する。そして、希フッ酸水溶液による溶解処理によってＮコア領域のシリコン酸化膜６３を除去する。
【０１２５】
その後、硫酸過水溶液を用いた溶解処理によってレジストマスクＲＭ２２を全て除去した後、アンモニア過水溶液および塩酸過水溶液を用いてシリコン基板６１の洗浄処理を行う。
【０１２６】
そして、図２８に示す工程において、活性窒素処理によってＮコア領域に厚さ０．７ｎｍのシリコン窒化膜を形成する。その後、酸化性雰囲気中の熱処理によって、シリコン窒化膜に酸素を導入して酸素を含有するシリコン窒化膜であるゲート絶縁膜６７を形成する。
【０１２７】
ここで、酸化性雰囲気中の熱処理とは、Ｏ2、ＮＯ、Ｎ2Ｏなどの酸化力を有するガスを含有する雰囲気中での熱処理であり、この処理によって酸素が主としてシリコン窒化膜６７とシリコン基板６１との界面近傍に導入され、Ｎコア領域には酸素を含有するシリコン窒化膜であるゲート絶縁膜６７が形成される。
【０１２８】
このようにして形成されたシリコン窒化膜は、シリコン酸化膜を活性窒素処理によって窒化したＳｉＯＮ膜に比べて窒素濃度が高く、ゲート絶縁膜として優れている特性を示すことが知られている（S.Tsujikawa et al.,“Symposium on VLSI Technology Digest of Technical Papers 2002,p202-203)。
【０１２９】
ここで、Ｎコア領域に形成されたゲート絶縁膜６７の酸化膜換算膜厚は１．１ｎｍである。
【０１３０】
また、Ｐコア領域のシリコン酸化膜６５およびＩ／Ｏ領域のシリコン酸化膜６３は、活性窒素処理および酸化性雰囲気での熱処理に曝されることで、その表面領域が窒化され、ＳｉＯＮ膜に転化するとともに、厚さが増して、それぞれ酸化膜換算膜厚１．４ｎｍのゲート絶縁膜６８および酸化膜換算膜厚５．５ｎｍのゲート絶縁膜６９が形成される。
【０１３１】
なお、酸化性雰囲気中での熱処理を行った後に、再度活性窒素処理を行うことで、ゲート絶縁膜６７〜６９の最表面を窒化して、酸化膜換算膜厚をさらに小さくして、リーク電流を小さくするようにしても良い。
【０１３２】
ここで、Ｐコア領域に形成されるＳｉＯＮのゲート絶縁膜６８の窒素濃度は、Ｎコア領域に形成される酸素を含有する窒化シリコン膜であるゲート絶縁膜６７よりも低くできる。すなわち、ＸＰＳによってゲート絶縁膜６７および６８の平均的な組成を調べると、例えば、ゲート絶縁膜６７の窒素濃度を１７原子％とした時に、ゲート絶縁膜６８の窒素濃度を６原子％とすることが可能である。
【０１３３】
従って、以上説明した製造方法を採用することで、高速素子部のＮＭＯＳトランジスタには窒素濃度の高いゲート絶縁膜を使用し、ＰＭＯＳトランジスタには窒素濃度の低いゲート絶縁膜を用いることが可能となり、ＮＭＯＳトランジスタのリーク電流の低減とＰＭＯＳトランジスタの良好なＮＢＴＩ信頼性を両立することができる。
【０１３４】
また、入出力回路やアナログ回路向けの厚いゲート絶縁膜を有したＭＯＳトランジスタも共通のシリコン基板上に形成することが可能となる。
【０１３５】
＜Ｄ．実施の形態４＞
以上説明した実施の形態１および２においては、ゲート絶縁膜をＳｉＯＮ膜で構成する構成およびその製造方法を説明したが、形成したＳｉＯＮ膜上に、さらに金属酸化物を含む高誘電率材料を積層してＭＯＳトランジスタのゲート絶縁膜として用いるようにしても良い。
【０１３６】
以下、本発明に係る実施の形態４として、実施の形態２を用いて説明したゲート絶縁膜上に、さらに金属酸化物を含む高誘電率材料を積層した構成およびその製造方法について説明する。
【０１３７】
＜Ｄ−１．製造方法＞
図２９、３０は、本実施の形態４の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図２９、３０は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図１６に示したような半導体装置を得ることができる。
【０１３８】
使用する高誘電率材料としては、ＨｆＳｉＯＮ（窒素を含有するハフニウムシリケート）を例にとって説明するが、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ等の金属元素の何れかと酸素とを含有する材料であれば使用可能である。
【０１３９】
まず本発明に係る実施の形態２に述べたのと同様の手順によって、図２９に示すようにシリコン基板７１の素子分離絶縁膜７２によってお互いに電気的に分離されたＮコア領域（第１の領域）、Ｐコア領域（第２の領域）およびＩ／Ｏ領域に、それぞれＳｉＯＮ膜で構成されるＳｉＯＮ膜７３、７４および７５を形成する。なお、ＳｉＯＮ膜７３は、図２３に示すゲート絶縁膜５６と同様に、シリコン基板７１との界面近傍の領域に窒素を高濃度に有していることは言うまでもない。
【０１４０】
ここでＮコア領域上のＳｉＯＮ膜７３、Ｐコア領域上のＳｉＯＮ膜７４の膜厚は酸化膜換算膜厚で、それぞれ１．１ｎｍおよび１．１５ｎｍとなるように形成し、前者の方が窒素濃度が高くなるように形成する。また、Ｉ／Ｏ領域上のＳｉＯＮ膜７５の膜厚は酸化膜換算膜厚にして５．０ｎｍとなるように形成する。
【０１４１】
その後、ＳｉＯＮ膜７３〜７５上にＨｆＳｉＯ膜を１．２ｎｍの厚さ（酸化膜換算膜厚で０．４〜０．６ｎｍ）に堆積する。なお、ＨｆＳｉＯ膜のＨｆとＳｉの組成比はおよぼ１：１とする。
【０１４２】
この堆積法法としては、例えばＨＴＢ（Hafnium tetra-tert-butoxide：ハフニウムテトラターシャリーブトオキサイド）とＴＤＭＡＳ（Tetrakis dimethyl amino silicon：テトラキシジメチルアミドシリコン）をソース材料とする有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いるが、他のソース材料を用いても良いし、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）等の他の堆積手法を用いても良い。
【０１４３】
ここで、原子層堆積法とは、処理対象表面に例えばＨｆＣｌ4の吹きつけとＨ2Ｏの吹きつけを交互に繰り替えすことで、原子層ごとに膜を形成する手法である。なお、素子分離絶縁膜７２上にもＨｆＳｉＯ膜が形成されるが、図示は省略している。
【０１４４】
次に、図３０に示す行程において、活性窒素処理によって上記ＨｆＳｉＯ膜に窒素を導入し、ＨｆＳｉＯＮ膜に転化させることで、ＳｉＯＮ膜７３〜７５上にＨｆＳｉＯＮ膜７６が形成された構成を得ることができる。
【０１４５】
以上の工程を経て、Ｎコア領域、Ｐコア領域、Ｉ／Ｏ領域上の、ＳｉＯＮ膜７３〜７５上に同一の組成および厚さのＨｆＳｉＯＮ膜７６が形成され、それぞれ、ゲート絶縁膜７７、７８および７９、いわゆる高誘電率ゲート絶縁膜が得られることになる。
【０１４６】
また、ゲート絶縁膜７７、７８および７９の酸化膜換算膜厚は、それぞれ１．５ｎｍ、１．６ｎｍおよび５．５ｎｍとなる。
【０１４７】
なお、ＭＯＳトランジスタの形成過程における熱負荷によって、各ゲート絶縁膜のＨｆＳｉＯＮ層とその下のＳｉＯＮ層が相互拡散し、結果として完全な積層構造とはならない。
【０１４８】
その後、実施の形態１において図７〜図１６を用いて説明した工程と同様の工程を経ることで、高速素子部を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、また、入出力回路部を構成するＭＯＳトランジスタ（Ｎ型およびＰ型を含む）を共通のシリコン基板７１上に作成することができる。
【０１４９】
なお、本実施の形態においてはゲート電極材料としてポリシリコンを用いても良いが、窒化チタン、窒化タンタル、窒化ハフニウム、珪化ニッケル、珪化コバルトなどのいわゆる金属ゲート電極を用いることも可能である。
【０１５０】
ここで、高窒素濃度のゲート絶縁膜７７を有してＮコア領域に形成されるＮＭＯＳトランジスタの電子移動度を図３１に示す。なお、比較のために、従来の手法で形成したＳｉＯＮ膜上にＨｆＳｉＯＮ膜が形成されたＮＭＯＳトランジスタの電子移動度を併せて示している。
【０１５１】
図３１においては、横軸に電界強度（ＭＶ／ｃｍ）を、縦軸に移動度（ｃｍ2／Ｖ／ｓｅｃ）を示しており、本発明に係るＮＭＯＳトランジスタでは、ゲート絶縁膜とシリコン基板界面近傍領域の窒素濃度が高いことによって、０．８ＭＶ／ｃｍ以上の高電界領域における移動度が向上することが判る。
【０１５２】
すなわち、高誘電率材料を用いてＮＭＯＳトランジスタトランジスタを構成する場合であっても、そのシリコン基板との界面近傍の構造がＳｉＯＮに近い場合には、本発明に係る製造方法によって界面近傍領域の窒素濃度を高めることが効果的であると言うことができる。
【図面の簡単な説明】
【０１５３】
【図１】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１４】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１５】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１６】本発明に係る実施の形態１の半導体装置の製造方法を工程順に説明する断面図である。
【図１７】本発明に係る実施の形態１において説明するゲート絶縁膜のＳＩＭＳ分析結果を示す図である。
【図１８】本発明に係る実施の形態１において説明する基板に導入された窒素が基板の酸化速度に及ぼす影響を示す図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造方法を工程順に説明する断面図である。
【図２０】本発明に係る実施の形態２の半導体装置の製造方法を工程順に説明する断面図である。
【図２１】本発明に係る実施の形態２の半導体装置の製造方法を工程順に説明する断面図である。
【図２２】本発明に係る実施の形態２の半導体装置の製造方法を工程順に説明する断面図である。
【図２３】本発明に係る実施の形態２の半導体装置の製造方法を工程順に説明する断面図である。
【図２４】本発明に係る実施の形態３の半導体装置の製造方法を工程順に説明する断面図である。
【図２５】本発明に係る実施の形態３の半導体装置の製造方法を工程順に説明する断面図である。
【図２６】本発明に係る実施の形態３の半導体装置の製造方法を工程順に説明する断面図である。
【図２７】本発明に係る実施の形態３の半導体装置の製造方法を工程順に説明する断面図である。
【図２８】本発明に係る実施の形態３の半導体装置の製造方法を工程順に説明する断面図である。
【図２９】本発明に係る実施の形態４の半導体装置の製造方法を工程順に説明する断面図である。
【図３０】本発明に係る実施の形態４の半導体装置の製造方法を工程順に説明する断面図である。
【図３１】本発明に係る実施の形態４におけるＮＭＯＳトランジスタトランジスタの電子移動度を示す図である。
【符号の説明】
【０１５４】
１０  ＮＭＯＳトランジスタ、２０  ＰＭＯＳトランジスタ、５１，６１，７１，１０１  シリコン基板、５６，５７，６７，６８，７７，７８，１０３，１０４  ゲート絶縁膜、７６  ＨｆＳｉＯＮ膜。
【図１】
2006313769.tif 000003
【図２】
2006313769.tif 000004
【図３】
2006313769.tif 000005
【図４】
2006313769.tif 000006
【図５】
2006313769.tif 000007
【図６】
2006313769.tif 000008
【図７】
2006313769.tif 000009
【図８】
2006313769.tif 000010
【図９】
2006313769.tif 000011
【図１０】
2006313769.tif 000012
【図１１】
2006313769.tif 000013
【図１２】
2006313769.tif 000014
【図１３】
2006313769.tif 000015
【図１４】
2006313769.tif 000016
【図１５】
2006313769.tif 000017
【図１６】
2006313769.tif 000018
【図１７】
2006313769.tif 000019
【図１８】
2006313769.tif 000020
【図１９】
2006313769.tif 000021
【図２０】
2006313769.tif 000022
【図２１】
2006313769.tif 000023
【図２２】
2006313769.tif 000024
【図２３】
2006313769.tif 000025
【図２４】
2006313769.tif 000026
【図２５】
2006313769.tif 000027
【図２６】
2006313769.tif 000028
【図２７】
2006313769.tif 000029
【図２８】
2006313769.tif 000030
【図２９】
2006313769.tif 000031
【図３０】
2006313769.tif 000032
【図３１】
2006313769.tif 000033