(57)【要約】【課題】  不揮発性記憶素子を有する半導体装置の信頼性向上を図る。【解決手段】不揮発性記憶素子を有する半導体装置の製造方法であって、（ａ）第１の熱処理を施して浮遊ゲート電極及び制御ゲート電極を酸化する工程と、（ｂ）前記（ａ）工程の後、第２の熱処理を施して前記浮遊ゲート電極及び制御ゲート電極を酸化する工程とを有し、  前記第２の熱処理は、前記第１の熱処理と比較して、温度が高く、時間が短く、昇降温レートが大きく、熱履歴が小さい条件で行う。【選択図】        図１７
2006339415.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介在して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上に層間絶縁膜を介在して制御ゲート電極が設けられた不揮発性記憶素子を有する半導体装置の製造方法であって、
（ａ）前記ゲート絶縁膜、前記浮遊ゲート電極、前記層間絶縁膜、前記制御ゲート電極を形成する工程と、
（ｂ）第１の熱処理を施して前記浮遊ゲート電極及び制御ゲート電極を酸化する工程と、
（ｃ）前記（ｂ）工程の後、第２の熱処理を施して前記浮遊ゲート電極及び制御ゲート電極を酸化する工程とを有し、
前記第２の熱処理は、前記第１の熱処理と比較して、温度が高く、時間が短く、昇降温レートが大きく、熱履歴が小さい条件で行うことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面上にゲート絶縁膜を介在して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上に層間絶縁膜を介在して制御ゲート電極が設けられた不揮発性記憶素子を有する半導体装置の製造方法であって、
（ａ）前記ゲート絶縁膜、前記浮遊ゲート電極、前記層間絶縁膜、前記制御ゲート電極を形成する工程と、
（ｂ）前記半導体基板に不純物をイオン注入して前記浮遊ゲート電極に整合した一対の第１の半導体領域を形成する工程と、
（ｃ）第１の熱処理を施して、前記第１の半導体領域の不純物を活性化させると共に、前記浮遊ゲート電極及び制御ゲート電極を酸化する工程と、
（ｄ）前記一方の第１の半導体領域に不純物を選択的にイオン注入して前記浮遊ゲート電極に整合した第２の半導体領域を形成する工程と、
（ｅ）第２の熱処理を施して、前記第２の半導体領域の不純物を活性化させると共に、前記浮遊ゲート電極及び制御ゲート電極を酸化する工程とを有し、
前記第２の熱処理は、前記第１の熱処理と比較して、温度が高く、時間が短く、昇降温レートが大きく、熱履歴が小さい条件で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記浮遊ゲート電極及び前記制御ゲート電極は、シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記第１及び第２の熱処理は、酸素雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記第１の熱処理は、８５０℃以下の低温化で行い、
前記第２の熱処理は、１０００℃以上の高温下で行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、炉体酸化法で行われ、
前記（ｃ）工程は、枚葉酸化法で行われることを特徴とする半導体装置の製造方法。
【請求項７】
請求項２に記載の半導体装置の製造方法において、
前記（ｃ）工程は、炉体酸化法で行われ、
前記（ｅ）工程は、枚葉酸化法で行われることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記浮遊ゲート電極は第１のシリコン膜をエッチングによりパターンニングすることによって形成され、
前記制御ゲート電極は第２のシリコン膜をエッチングによりパターンニングすることによって形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記不揮発性記憶素子のデータ書き込みは、ドレイン領域近傍で発生したホットエレクトロンを前記ゲート絶縁膜をトンネリングさせて前記浮遊ゲート電極に注入させることによって行われ、
前記不揮発性記憶素子のデータ消去は、前記浮遊ゲート電極中の電子を前記ゲート絶縁膜をトンネリングさせて前記半導体基板へ放出させることによって行われることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記不揮発性記憶素子のデータ書き込みは、前記ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記浮遊ゲート電極に電子を注入させることによって行われ、
前記不揮発性記憶素子のデータ消去は、前記ゲート絶縁膜をトンネリングさせて前記浮遊ゲート電極中の電子を前記半導体基板に放出させることによって行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、浮遊ゲート型不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えばフラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性記憶素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを並列に接続した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロールゲート電極）との間の浮遊ゲート電極（フローティングゲート電極）に情報を記憶させる浮遊ゲート（フローティングゲート）型や、半導体基板とゲート電極との間のゲート絶縁膜にＮＯ（窒化膜／酸化膜：Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（Ｍetal Ｏxide Ｎitride Ｏxide Ｓemiconductor）型等が知られている。また、浮遊ゲート型においては、浮遊ゲート電極と制御ゲート電極との間の層間絶縁膜にＯＮＯ膜を使用したものも知られている。
【０００３】
なお、本発明に関連する公知文献としては、例えば特開平１１−２８９０８８号公報がある。この公報には、不揮発性半導体記憶装置の製造において、浮遊ゲート電極、層間絶縁膜及び制御ゲート電極の表面をＣＶＤ法による絶縁膜で被覆することにより、不揮発性半導体記憶装置の書き換え回数の向上及び各種ディスターブ特性の向上を図る技術が開示されている。
【０００４】
【特許文献１】特開２００２−２７０５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
浮遊ゲート型不揮発性記憶素子において、浮遊ゲート電極及び制御ゲート電極は、各々の多結晶シリコン膜をエッチングによりパターンニングすることによって形成されるため、浮遊ゲート電極及び制御ゲート電極の各々の角部が角張っている。
【０００６】
浮遊ゲート電極の下面（ゲート絶縁膜と接する面）の角部が角張っていると、消去時に浮遊ゲート電極の下面の角部に電界が局所的に集中し、浮遊ゲート電極から電子が過剰に放出されてしまい、閾値電圧がシフトする所謂ディプリート不良が起き易い。
【０００７】
また、制御ゲート電極は、ワード線に電圧を印加した時、浮遊ゲート電極の上面（層間絶縁膜と接する面）の角部及び制御ゲート電極の下面（層間絶縁膜と接する面）の角部が角張っていると、これらの角部に電界が集中し、浮遊ゲート電極に蓄積された電子が制御ゲート電極に漏洩する所謂ディスターブ不良が起き易い。
【０００８】
これらの不良は、浮遊ゲート型不揮発性記憶素子の特性に影響し、半導体装置の信頼性を低下させる要因となるため、対策が必要である。
【０００９】
そこで、本発明者は、局所的な電界集中を緩和するため、浮遊ゲート電極及び制御ゲート電極の角部の丸めを促進（緩やか曲面形状に）することに着目し、本発明を成した。
【００１０】
本発明の目的は、不揮発性記憶素子を有する半導体装置の信頼性向上を図ることが可能な技術を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１３】
上記目的は、不揮発性記憶素子を有する半導体装置の製造において、
（ａ）第１の熱処理を施して前記浮遊ゲート電極及び制御ゲート電極を酸化する工程と、
（ｂ）前記（ａ）工程の後、前記第１の熱処理と比較して、温度が高く、時間が短く、昇降温レートが大きく、熱履歴が小さい条件で第２の熱処理を施して前記浮遊ゲート電極及び制御ゲート電極を酸化する工程とを有する、
ことによって達成される。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１５】
不揮発性記憶素子を有する半導体装置の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
本実施例では、ＮＯＲ型フラッシュメモリ（半導体装置）に本発明を適用した例について説明する。
【００１８】
図１乃至図１８は、本発明の一実施例であるＮＯＲ型フラッシュメモリに係る図であり、
図１は、フラッシュメモリに搭載された不揮発性記憶素子の構造を示す模式的平面図、
図２は、図１のａ−ａ線に沿う模式的断面図、
図３は、図１のｂ−ｂ線に沿う模式的断面図、
図４乃至図１７は、フラッシュメモリの製造工程を示す図、
図１８は、熱酸化時の時間と温度との関係を示す図である。
【００１９】
なお、図４乃至図１０において、（ａ）はＸ方向に沿う模式的断面図、（ｂ）はＹ方向に沿う模式的断面図である。また、図１３は図１２に一部を拡大した模式的断面図、図１４は図１３の一部を拡大した模式的断面図、図１７は図１６の一部を拡大した模式的断面図である。
【００２０】
本実施例のフラッシュメモリは、図１乃至図３に示す１つの不揮発性記憶素子Ｑｍで構成された１トランジスタ方式のメモリセルを行列状に複数個配置したメモリアレイ部を有している。
【００２１】
本実施形態１のフラッシュメモリは、図１乃至図３に示すように、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１（以下、単に基板と呼ぶ）を主体に構成されている。
【００２２】
基板１の主面（素子形成面，回路形成面）は、素子分離領域２によって区画された素子形成領域を有し、この素子形成領域にはｐ型ウエル領域３及び不揮発性記憶素子Ｑｍが形成されている。素子分離領域２は、例えば、基板１の主面を選択的に熱酸化して酸化シリコン膜を形成することにより形成される。
【００２３】
図２及び図３に示すように、不揮発性記憶素子Ｑｍは、浮遊ゲート型構造になっており、主に、チャネル形成領域、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート電極ＦＧ、層間絶縁膜７、制御ゲート電極ＳＧ、ソース領域及びドレイン等を有する構成になっている。ソース領域は、例えばゲート電極（ＳＧ，ＦＧ）に整合して基板１の主面に形成されたｎ型半導体領域１０（図２に向かって左側）で構成されている。ドレイン領域は、例えばゲート電極（ＳＧ，ＦＧ）に整合して基板１の主面に形成されたｎ型半導体領域１０及び１２（図２に向かって左側）で構成されている。
【００２４】
ゲート絶縁膜４は、基板１の主面の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。浮遊ゲート電極ＦＧは、基板１の主面の素子形成領域上にゲート絶縁膜４を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。層間絶縁膜７は、浮遊ゲート電極ＦＧ上に設けられ、例えば浮遊ゲート電極ＦＧ側から順次配置された酸化シリコン膜７ａ、窒化シリコン膜７ｂ、酸化シリコン膜７ｃを含むＯＮＯ膜で形成されている。制御ゲート電極ＣＧは、浮遊ゲート電極ＦＧ上に層間絶縁膜７を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、浮遊ゲート電極ＦＧと対向する基板１の領域（浮遊ゲート電極下）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向において、チャネル形成領域を挟むようにして基板１の主面の素子形成領域に設けられている。
【００２５】
ここで、不揮発性記憶素子Ｑｍのチャネル長方向（浮遊ゲート電極の幅方向）に沿う方向をＸ方向と呼び、不揮発性記憶素子Ｑｍのチャネル幅方向（浮遊ゲート電極の長さ方向）に沿う方向をＹ方向と呼ぶ。
【００２６】
基板１の主面上には、不揮発性記憶素子Ｑｍを覆うようにして例えば酸化シリコン膜からなる層間絶縁膜１３が設けられている。一対のｎ型半導体領域１０の各々の上には、層間絶縁膜１３の表面からｎ型半導体領域１０に到達する接続孔が設けられ、この各々の接続孔の内部には、導電性プラグ１４が埋め込まれている。一対のｎ型半導体領域１０の各々は、接続孔に埋め込まれた導電性プラグ１４を介して、層間絶縁膜１３上を延在する配線１５と電気的に接続されている。
【００２７】
なお、制御ゲート電極ＣＧは、Ｙ方向に沿って延在するワード線ＷＬ（図１参照）の一部で形成されており、制御ゲート電極ＣＧを含むワード線ＷＬ上には、例えば酸化シリコン膜からなる絶縁膜９が設けられている。また、図示していないが、一対のｎ型半導体領域１０の一方は、Ｘ方向に沿って延在するデータ線（ビット線）と電気的に接続されている。即ち、１つの浮遊ゲート型不揮発性記憶素子Ｑｍからなるメモリセルは、ワード線ＷＬとデータ線との交差部に配置されている。
【００２８】
不揮発性記憶素子Ｑｍのデータ書き込みは、例えば、制御ゲート電極ＣＧに１０Ｖ、ドレイン領域に５Ｖの高電圧を印加してドレイン領域近傍で発生したチャネルホットエレクトロン（ＣＨＥ：Ｃhannel Ｈot Ｅlectron）をゲート絶縁膜４を通過（トンネリング）させて浮遊ゲート電極ＦＧに注入することによって行われる（ＣＨＥ注入方式）。
【００２９】
不揮発性記憶素子Ｑｍのデータ消去は、例えば、制御ゲート電極ＣＧに０Ｖ又は−１２Ｖの高電圧、ソース領域に１０Ｖ高電圧を印加して浮遊ゲート電極ＦＧ中の電子をゲート絶縁膜４を通過させて基板１へ放出することによって行われる（ＦＮトンネリング（Ｆowler-Ｎordheim Ｔunneling）放出方式）。
【００３０】
不揮発性記憶素子Ｑｍのデータ読み出しは、例えば、ソース領域に０Ｖ、ドレイン領域に１Ｖ、制御ゲート電極に５Ｖの電圧を夫々印加することによって行われる。
【００３１】
次に、本実施形態１のフラッシュメモリの製造について、図４乃至図１８を用いて説明する。
【００３２】
まず、図４（ａ）及び（ｂ）に示すように、比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型シリコン基板１を準備し、その後、基板１の主面に素子形成領域を区画する素子分離領域２を形成する。素子分離領域２は、これに限定されないが、例えば基板１の主面を選択的に熱酸化して酸化シリコン膜を形成することにより形成される。若しくは、基板１に溝を形成して、その後、溝内に酸化シリコン膜等の絶縁膜を埋め込むことで、素子分離領域２を形成することもできる。
【００３３】
次に、基板１の主面の素子形成領域にｐ型ウエル領域３を選択的に形成し、その後、基板１の主面を熱酸化して素子形成領域に例えば厚さが１０〜１２［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜（トンネル絶縁膜）４を形成する。
【００３４】
次に、図５（ａ）及び（ｂ）に示すように、素子形成領域上を含む基板１の主面上の全面に、浮遊ゲート電極ＦＧを形成するためのゲート材として、例えば厚さが１５０［ｎｍ］程度の多結晶シリコン膜５をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成する。
【００３５】
次に、多結晶シリコン膜５に、抵抗値を低減するための不純物をイオン注入し、その後、不純物を活性化させるための熱処理を施す。
【００３６】
次に、図６（ａ）及び（ｂ）に示すように、多結晶シリコン膜５上にマスクＭ１を形成する。マスクＭ１は、多結晶シリコン膜５上に感光性レジスト膜を形成し、その後、レチクルのパターンを転写する露光処理を施し、その後、現像処理、洗浄処理及び乾燥処理を施すことにより形成される。
【００３７】
ここで、浮遊ゲート電極ＦＧは、多結晶シリコン膜５に２回のパターンニングを施すことによって形成される。１回目のパターンニングは、浮遊ゲート電極ＦＧのＹ方向の幅を規定するものであり、２回目のパターンニングは、浮遊ゲート電極ＦＧのＸ方向の幅を規定するものである。マスクＭ１は、１回目のパターンニングに使用されるものであり、このマスクＭ１をエッチングマスクにして１回目のパターンニングを行うことにより、浮遊ゲート電極ＦＧのＹ方向の幅が規定される。
【００３８】
次に、図７（ａ）及び（ｂ）に示すように、多結晶シリコン膜５に、浮遊ゲート電極ＦＧのＹ方向の幅を規定する１回目のパターンニングを施す。１回目のパターンニングは、マスクＭ１の周囲の多結晶シリコン膜５をエッチングして除去することによって行われる。多結晶シリコン膜５のパターンニングは、例えばドライエッチング法で行う。
【００３９】
次に、マスクＭ１を除去し、その後、図８（ａ）及び（ｂ）に示すように、基板１の主面の素子形成領域上を含む多結晶シリコン膜５上の全面に、ＯＮＯ膜からなる層間絶縁膜７を形成する。ＯＮＯ膜からなる層間絶縁膜７は、窒素で希釈した酸素雰囲気中で多結晶シリコン膜５の表面を熱酸化もしくはＣＶＤ法を用いて下層の酸化シリコン膜７ａを成膜し、その後、下層の酸化シリコン膜７ａ上にＣＶＤ法で窒化シリコン膜７ｂを成膜し、その後、スチーム雰囲気中で窒化シリコン膜の表面を熱酸化もしくはＣＶＤ法を用いて上層の酸化シリコン膜７ｃを成膜することによって形成される。下層の酸化シリコン膜７ａは例えば５［ｎｍ］程度の厚さ、窒化シリコン膜７ｂは例えば５［ｎｍ］程度の厚さ、上層の酸化シリコン膜７ｃは例えば５［ｎｍ］程度の厚さで成膜する。
【００４０】
次に、図９（ａ）及び（ｂ）に示すように、多結晶シリコン膜５上を含む層間絶縁膜７上の全面に、制御ゲート電極ＣＧを含むワード線ＷＬを形成するための配線材（ゲート材）として例えば１５０［ｎｍ］程度の膜厚の多結晶シリコン膜８をＣＶＤ法で成膜し、その後、多結晶シリコン膜８上の全面に例えば１０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜９をＣＶＤ法で成膜する。多結晶シリコン膜８は、その成膜後、抵抗値を低減するための不純物がイオン注入され、その後、不純物を活性化するための熱処理が施される。
【００４１】
次に、制御ゲート電極ＣＧを含むワード線ＷＬのＸ方向の幅、及び浮遊ゲート電極のＸ方向の幅を規定するパターンニングを、絶縁膜９、多結晶シリコン膜８、層間絶縁膜７、及び多結晶シリコン膜５に順次施して、図１０（ａ）及び（ｂ）に示すように、多結晶シリコン膜８からなる制御ゲート電極ＣＧ及びワード線ＷＬ、多結晶シリコン膜５からなる浮遊ゲート電極ＦＧを形成する。
【００４２】
次に、基板１の主面の素子形成領域に不純物をイオン注入して、浮遊ゲート電極ＦＧに整合した一対のｎ型半導体領域１０を形成する。
【００４３】
次に、第１の熱処理を施して、ｎ型半導体領域１０の不純物を活性化させると共に、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧを酸化する。第１の熱処理は、炉体酸化法で行う。また、第１の熱処理は、酸素雰囲気中で行う。また、第１[２]の熱処理は、例えば、酸化温度が約８５０℃、酸化時間が数十分、昇温レートが数℃／min、降温レートが数℃／minとする条件（図１８の条件Ａ）で行う。
【００４４】
この工程において、図１２及び図１３に示すように、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの側面に酸化膜１１が形成される。また、図１４に示すように、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの周縁から内部に向かって酸化が進行し、浮遊ゲート電極ＦＧの下面及び上面の周縁部、並びに制御ゲート電極ＣＧの下面及び上面の周縁部にバーズビーク状の酸化膜１１ａが形成される。この酸化膜（バーズビーク）１１ａの形成により、浮遊ゲート電極ＦＧの下面の周縁部はゲート絶縁膜４から離間され、浮遊ゲート電極ＦＧの上面の周縁部は層間絶縁膜７から離間され、制御ゲート電極ＣＧの下面の周縁部は層間絶縁膜７から離間される。
【００４５】
また、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの各々の角部（５ａ，８ａ）は、多結晶シリコン膜をパターンニングした時の形状と比較して、若干丸くなる。
【００４６】
次に、基板１の主面の素子形成領域において、図１５に示すように、ソース領域側をマスクＭ２で選択的に覆った状態で、ドレイン領域側に不純物を選択的にイオン注入して、浮遊ゲート電極ＦＧに整合したｎ型半導体領域１２を形成する。マスクＭ２は、基板１の主面上に感光性レジスト膜を形成し、その後、レチクルのパターンを転写する露光処理を施し、その後、現像処理、洗浄処理及び乾燥処理を施すことにより形成される。
【００４７】
次に、マスクＭ２を除去し、その後、第２の熱処理を施して、ｎ型半導体領域１２の不純物を活性化させると共に、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧを酸化する。第２の熱処理は、枚葉酸化法で行う。また、第２の熱処理は、酸素雰囲気中で行う。また、第２の熱処理は、前記第１の熱処理と比較して、酸化温度が高く、酸化時間が短く、昇降温レートが大きく、熱履歴が小さい条件で行う。例えば、酸化温度が約１０００℃、酸化時間が数分、昇温レートが数十℃／sec、降温レートが数十℃／secとする条件（図１８の条件Ｂ）で行う。
【００４８】
この工程において、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部（５ａ，８ａ）は、第１の熱処理後と比較して、図１６及び図１７に示すように、緩やかな曲面形状となり、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部の丸めが促進する。
【００４９】
ここで、酸化膜１１を形成した後（第１の熱処理後）の、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部（５ａ，８ａ）は、酸化膜１１によって応力を受ける。第１の熱処理と同一条件で第２の熱処理を行った場合、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部（５ａ，８ａ）に働く応力は緩和されることがないため、角部（５ａ，８ａ）の酸化は促進しない。
【００５０】
これに対し、本実施例では、高温で第２の熱処理を行うことから、酸化膜１１の粘性流動により応力が緩和され、また、酸化膜１１を介して供給される酸素（Ｏ２）が多いため、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部（５ａ，８ａ）の丸めが促進する。また、酸化膜１１中の酸素の拡散係数が高くなり、角部においても酸化膜１１が厚く形成される。
【００５１】
また、第２の熱処理では、酸化時間が短く、昇降温レートが大きいため、酸化膜（バーズビーク）１１ａの平面方向及び厚さ方向の成長を抑制することができる。
【００５２】
次に、不揮発性記憶素子Ｑｍ上を含む基板１の主面上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１３をＣＶＤ法で成膜し、その後、層間絶縁膜１３の表面を化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）法で平坦化し、その後、層間絶縁膜１３の表面からｎ型半導体領域１０に到達する接続孔を形成し、その後、接続孔の内部に金属等の導電物を埋め込んで導電性プラグ１４を形成し、その後、層間絶縁膜１３上に配線１５を形成することにより、図１に示す構造となる。
【００５３】
このようにして形成された不揮発性記憶素子Ｑｍにおいて、基板１に正の電圧を印加してディプリート特性を評価した。また、制御ゲート電極ＣＧに正の電圧を印加してディスターブ特性を評価した。この結果、ディプリート不良の不良率は、１→０．３に改善され、ディスターブ不良の不良率は、１→０．０５に改善された。
【００５４】
このように、本実施例によれば、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの角部（５ａ，８ａ）の丸めを促進（緩やか曲面形状に）することができるため、浮遊ゲート電極及び制御ゲート電極の角部における局所的な電界集中を緩和することができる。この結果、不揮発性記憶素子Ｑｍを有する半導体装置の信頼性向上を図ることができる。
【００５５】
また、本実施例では、ｎ型半導体領域１０の不純物を活性化させるための熱処理と第１の熱処理とを兼用し、ｎ型半導体領域１２の不純物を活性化させるための熱処理と第２の熱処理とを兼用しているため、製造工程数を増加することなく、半導体装置の信頼性向上を図ることができる。
【００５６】
なお、前述の実施例では、層間絶縁膜７として、下層の酸化シリコン膜７ａ、窒化シリコン膜７ｂ、上層の酸化シリコン膜７ｃを有する３層構造のＯＮＯ膜を用いた例について説明したが、本発明はこれに限定されず、更に酸化シリコン膜、窒化シリコン膜を有する４層以上のＯＮＯ膜を用いた場合においても適用することができる。
【００５７】
また、前述の実施例では、ＮＯＲ型フラッシュメモリに本発明を適用した例について説明したが、本発明は、ＮＡＮＤ型フラッシュメモリにも適用することができる。ＮＡＮＤ型の場合、不揮発性記憶素子Ｑｍのデータ書き込みは、例えば、ゲート絶縁膜４をトンネリングさせて基板１側から浮遊ゲート電極ＦＧに電子を注入させるチャネルＦＮトンネリング注入方式で行われる。データ消去は、例えば、ゲート絶縁膜４をトンネリングさせて浮遊ゲート電極ＦＧ中の電子を基板１に放出させる基板ＦＮトンネリング放出方式で行われる。データ読み出しは、例えば、ソース領域、ドレイン領域、制御ゲート電極に夫々電圧を印加することによって行われる。
【００５８】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施例であるフラッシュメモリ（半導体装置）に搭載された不揮発性記憶素子の構造を示す模式的平面図である。
【図２】図１のａ−ａ線に沿う模式的断面図である。
【図３】図１のｂ−ｂ線に沿う模式的断面図である。
【図４】本発明の一実施例であるフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図５】図４に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図６】図５に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図７】図６に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図８】図７に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図９】図８に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図１０】図９に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図１１】図１０に続くフラッシュメモリの製造工程を示す模式的断面図である。
【図１２】図１１に続くフラッシュメモリの製造工程を示す模式的断面図である。
【図１３】図１２の一部を拡大した模式的断面図である。
【図１４】図１３の一部を拡大した模式的断面図である。
【図１５】図１２に続くフラッシュメモリの製造工程を示す模式的断面図である。
【図１６】図１５に続くフラッシュメモリの製造工程を示す模式的断面図である。
【図１７】図１６の一部を拡大した模式的断面図である。
【図１８】熱酸化時の時間（sec）と温度（℃）との関係を示す図である。
【符号の説明】
【００６０】
１…ｐ型シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ゲート絶縁膜、５…多結晶シリコン膜、７…層間絶縁膜、７ａ…酸化シリコン膜、７ｂ…窒化シリコン膜、７ｃ…酸化シリコン膜、８…多結晶シリコン膜、９…絶縁膜、１０，１２…ｎ型半導体領域、１１…酸化膜、１１ａ…酸化膜（バーズビーク）、１３…層間絶縁膜、１４…導電性プラグ、１５…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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