(57)【要約】【課題】貫通転位密度が少なく、表面の粗さが小さい表面に二次元引張り歪みを内在させた歪みＳｉ層が形成された半導体ウェーハの製造方法を提供する。【解決手段】Ｓｉ基板上にＳｉＧｅ混晶層を形成する工程と、形成したＳｉＧｅ混晶層上にＳｉ層を形成する工程とを含む半導体ウェーハの製造方法の改良であり、その特徴ある構成は、ＳｉＧｅ混晶層を形成する工程が高温形成工程と低温形成工程の双方を含み、高温形成工程が７５０〜１１００℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成し、かつ低温形成工程が高温形成工程の温度より１００〜６００℃低い５００〜７５０℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成するところにある。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＳｉＧｅ混晶層を形成する工程と、前記形成したＳｉＧｅ混晶層上にＳｉ層を形成する工程とを含む半導体ウェーハの製造方法において、
前記ＳｉＧｅ混晶層を形成する工程が高温形成工程と低温形成工程の双方を含み、
前記高温形成工程が７５０〜１１００℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成し、かつ前記低温形成工程が前記高温形成工程の温度より１００〜６００℃低い５００〜７５０℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成することを特徴とする半導体ウェーハの製造方法。
【請求項２】
低温形成工程が１回又は２回以上行われ、
１回分の低温形成工程で形成するＳｉＧｅ混晶層の膜厚が０．０１〜２μｍである請求項１記載の製造方法。
【請求項３】
高温形成工程から低温形成工程へ移行する際の降温速度が１０〜３００℃／分である請求項１記載の製造方法。
【請求項４】
低温形成工程から高温形成工程へ移行する際の昇温速度が１０〜４００℃／分である請求項１記載の製造方法。
【請求項５】
低温形成工程及び高温形成工程を少なくとも１回行う請求項１記載の製造方法。
【請求項６】
低温形成工程及び高温形成工程を少なくとも１回行い、１０〜３００℃／分の温度変更速度で低温形成温度にした後に、前記低温形成温度で低温形成工程を行い、続いて前記低温形成温度から１０〜４００℃／分の昇温速度で高温形成温度にまで昇温した後に、前記高温形成温度で高温形成工程を行う請求項５記載の製造方法。
【請求項７】
低温形成工程の間に挟まれた高温形成工程で形成するＳｉＧｅ混晶層の膜厚が０．１〜２μｍである請求項６記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面に二次元引張り歪みを内在させた歪みＳｉ層が形成された半導体ウェーハの製造方法に関するものである。
【背景技術】
【０００２】
従来、シリコンＭＯＳ（Metal-Oxide-Semiconductor）デバイスは、スケーリング則に従った微細化や動作電圧の低減を行うことにより、高速化と低消費電力化を両立してきた。しかし、集積回路の微細化の指標の一つとされるゲート長が１００ｎｍ以下の領域では、上記高速化と低消費電力化の両立が困難になりつつあるため、様々な研究が進められている。Ｓｉ単結晶を用いた半導体デバイスの性能を向上させるためには、Ｓｉ単結晶中の電子又は正孔の移動度を高めることが有効である。電子又は正孔が流れる領域となるＳｉ層を、二次元引張り歪みを内在させた歪みＳｉ層とすることで電子又は正孔の移動度を向上させ、高速動作を可能にするＣＭＯＳデバイスなどを作製することが検討されている。
【０００３】
歪みＳｉ層を有する半導体ウェーハは、Ｓｉ基板上にＳｉよりも格子定数の大きいＳｉＧｅ層をエピタキシャル成長法を用いて形成し、このＳｉＧｅ層の上に薄いＳｉ層をエピタキシャル成長することにより、Ｓｉ層の単位格子を弾性的に歪ませてＳｉＧｅ層の格子定数に倣った歪みＳｉ層を作製する。
しかし、上記方法によりＳｉＧｅ層上に歪みＳｉ層を作製する際には、ＳｉＧｅ層のＧｅ組成比を最大３０％程度にまで高める必要があるため、Ｓｉ基板とＳｉＧｅ層との格子定数の違いが大きくなりすぎて、ミスフィット転位のような結晶欠陥が発生してしまい、その上に形成する歪みＳｉ層に悪影響を及ぼしていた。一般的には、ＳｉＧｅのＧｅ組成比をＳｉ基板側から一定の傾斜でＧｅ濃度を増加させたＳｉＧｅ層と所定のＧｅ濃度一定のＳｉＧｅ層との２層構造が用いられるが、貫通転位密度が高いためデバイス不良を招いていた。また、ＳｉＧｅ層の構造として、Ｇｅ組成比を一定の傾斜で増加させた構造だけでなく、Ｇｅ組成比を階段状に変化させた構造や、Ｇｅ組成比を一定の傾斜で増加させた構造のＳｉＧｅとＳｉ基板との間にＧｅ濃度が均一なＳｉＧｅ層を挟んだ構造などが考案されているが、いずれも貫通転位密度が高くなってデバイス不良を招いていた。また、ＳｉＧｅ層を形成した後、このＳｉＧｅ層上にＳｉ層を形成する前に、熱処理を施して、貫通転位密度の低減を図る方法も行われているが、十分な効果は得られていない。
【０００４】
また、シリコン基板上に、ＳｉＧｅ層が積層された半導体基板において、シリコン基板とＳｉＧｅ層との界面に、転位を発生或いは集中し易くするための結晶欠陥領域或いは構造領域が形成されていることを特徴とする半導体基板が、開示されている（例えば、特許文献１参照。）。この特許文献１に示される半導体基板では、シリコン基板上にＳｉＧｅ層をエピタキシャル成長させた後、シリコン基板とＳｉＧｅ層との界面に水素元素及び不活性元素であるアルゴン、ヘリウム、ネオンなどから選ばれた、少なくとも１つの元素のイオンを注入し、界面を中心とした一定範囲内に、転位を発生或いは集中し易くするための結晶欠陥領域を形成することにより得られ、ＳｉＧｅ層表面の貫通転位密度を極力少なくすることができ、高品質の歪みＳｉ層を有する半導体基板が得られる。
【特許文献１】特開２００４−３４２８１９号公報（請求項１、請求項８、段落［００１２］）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に示される半導体基板では、イオン注入工程を導入した割には、十分に貫通転位密度を低減できていなかった。
本発明の目的は、貫通転位密度が少なく、表面の粗さが小さい表面に二次元引張り歪みを内在させた歪みＳｉ層が形成された半導体ウェーハの製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に係る発明は、Ｓｉ基板上にＳｉＧｅ混晶層を形成する工程と、形成したＳｉＧｅ混晶層上にＳｉ層を形成する工程とを含む半導体ウェーハの製造方法の改良である。その特徴ある構成は、ＳｉＧｅ混晶層を形成する工程が高温形成工程と低温形成工程の双方を含み、高温形成工程が７５０〜１１００℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成し、かつ低温形成工程が高温形成工程の温度より１００〜６００℃低い５００〜７５０℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成するところにある。
通常、Ｓｉ基板表面にＳｉＧｅ混晶層を８５０℃程度の一定温度で形成した場合、ＳｉとＳｉＧｅとの格子定数の違いによって、Ｓｉ基板とＳｉＧｅ混晶層の界面近傍から順次ミスフィット転位が発生する。発生したミスフィット転位同士は互いに干渉し合わないため、ＳｉＧｅ混晶層の上に形成する歪みＳｉ層にまで到達し、貫通転位となる。
【０００７】
一方、請求項１に係る発明では、低温形成工程で形成したＳｉＧｅ混晶層は緩和し難いため、圧縮歪みがかかったままの状態となり、続く高温形成工程でＳｉＧｅ混晶層を形成すると、この高温形成工程では低温形成したＳｉＧｅ混晶層が緩和を始め、圧縮歪みが一気に緩和されて、低温形成工程で形成したＳｉＧｅ混晶層と高温形成工程で形成したＳｉＧｅ混晶層との界面近傍に集中的にミスフィット転位が発生する。集中的に発生したミスフィット転位はお互いに干渉し合い、転位が緩和ＳｉＧｅ混晶層内に固着されて、歪みＳｉ層にまで到達し難くなるため貫通転位密度が低減される。
【０００８】
請求項２に係る発明は、請求項１に係る発明であって、低温形成工程が１回又は２回以上行われ、１回分の低温形成工程で形成するＳｉＧｅ混晶層の膜厚が０．０１〜２μｍである製造方法である。
請求項３に係る発明は、請求項１に係る発明であって、高温形成工程から低温形成工程へ移行する際の降温速度が１０〜３００℃／分である製造方法である。
請求項４に係る発明は、請求項１に係る発明であって、低温形成工程から高温形成工程へ移行する際の昇温速度が１０〜４００℃／分である製造方法である。
請求項５に係る発明は、請求項１に係る発明であって、低温形成工程及び高温形成工程を少なくとも１回行う製造方法である。
請求項６に係る発明は、請求項７に係る発明であって、低温形成工程及び高温形成工程を少なくとも１回行い、１０〜３００℃／分の温度変更速度で低温形成温度にした後に、低温形成温度で低温形成工程を行い、続いて低温形成温度から１０〜４００℃／分の昇温速度で高温形成温度にまで昇温した後に、高温形成温度で高温形成工程を行う製造方法である。
請求項７に係る発明は、請求項８に係る発明であって、低温形成工程の間に挟まれた高温形成工程で形成するＳｉＧｅ混晶層の膜厚が０．１〜２μｍである製造方法である。
【発明の効果】
【０００９】
本発明の半導体ウェーハの製造方法では、高温形成工程と低温形成工程の双方によりＳｉＧｅ混晶層を形成することにより、ミスフィット転位を集中的に発生させてＳｉＧｅ混晶層内にミスフィット転位を固着させるため、貫通転位密度が少なく、表面の粗さが小さい歪みＳｉ層を有する半導体ウェーハを製造できる。
【発明を実施するための最良の形態】
【００１０】
次に本発明を実施するための最良の形態を図面に基づいて説明する。
本発明の半導体ウェーハの製造方法は、Ｓｉ基板上にＳｉＧｅ混晶層を形成する工程と、この形成したＳｉＧｅ混晶層上にＳｉ層を形成する工程とを含む半導体ウェーハの製造方法の改良である。従来、歪みＳｉ基板を作製する工程において、Ｓｉ基板表面にＳｉＧｅ混晶層を８５０℃程度の一定温度で形成した場合、ＳｉとＳｉＧｅとの格子定数の違いによって、Ｓｉ基板とＳｉＧｅ混晶層の界面から順次ミスフィット転位が発生する。発生したミスフィット転位同士は互いに干渉し合わないため、ＳｉＧｅ混晶層の上に形成する歪みＳｉ層にまで到達し、貫通転位となる。
【００１１】
本発明の半導体ウェーハの製造方法の特徴ある構成は、ＳｉＧｅ混晶層を形成する工程が高温形成工程と低温形成工程の双方を含み、高温形成工程が７５０〜１１００℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成し、かつ低温形成工程が高温形成工程の温度より１００〜６００℃低い５００〜７５０℃の温度範囲で濃度が傾斜又は一定のＳｉＧｅ混晶層を形成するところにある。低温形成工程で形成したＳｉＧｅ混晶層は緩和し難いため、ＳｉＧｅの単位格子が弾性的に歪んで界面に平行な格子定数がＳｉ基板の格子定数に一致し、圧縮歪みがかかったままの状態となる。そこで続く高温形成工程でＳｉＧｅ混晶層を形成すると、低温形成工程で形成したＳｉＧｅ混晶層が緩和を始め、圧縮歪みが一気に緩和されて、低温形成工程で形成したＳｉＧｅ混晶層と高温形成工程で形成したＳｉＧｅ混晶層との界面近傍に集中的にミスフィット転位が発生する。集中的に発生したミスフィット転位はお互いに干渉し合い、転位が緩和ＳｉＧｅ混晶層内に固着されて、歪みＳｉ層にまで到達し難くなるため貫通転位密度が低減される。
【００１２】
高温形成工程では７５０〜１１００℃の温度範囲でＳｉＧｅ混晶層を形成する。８００℃以上ではＳｉＧｅが特に緩和し易くなる傾向があるので、高温形成工程の温度範囲は８００〜１１００℃が好ましい。また、低温形成工程は高温形成工程の温度より１００〜６００℃低い５００〜７５０℃の温度範囲でＳｉＧｅ混晶層を形成する。７００℃以下ではＳｉＧｅが特に緩和し難くなる傾向があるので、低温形成工程の温度範囲は５５０〜７００℃が好ましい。高温形成工程と低温形成工程の双方で形成するＳｉＧｅ混晶層は濃度が傾斜となっていても良いし、又は一定濃度でも良い。
【００１３】
また、本発明の製造方法では、低温形成工程と高温形成工程とを交互に行うことで、高温形成工程で形成されたＳｉＧｅ混晶層と低温形成工程で形成されたＳｉＧｅ混晶層との界面近傍にミスフィット転位が集中的に発生して、この高温形成ＳｉＧｅ混晶層内に固着され、かつ低温形成工程で形成されたＳｉＧｅ混晶層にはミスフィット転位が発生しないので、ミスフィット転位の歪みＳｉ層への到達が少ないので、低温形成工程及び高温形成工程を少なくとも１回行うことが好ましい。
【００１４】
本発明の半導体ウェーハの製造方法の一例としては、図１に示すように、低温形成工程及び高温形成工程を少なくとも１回行い、１０〜３００℃／分の温度変更速度で低温形成温度とし（Ａ）、この低温形成温度で低温形成工程を行い（Ｂ）、続いて低温形成温度から１０〜４００℃／分の昇温速度で高温形成温度にまで昇温し（Ｃ）、高温形成温度で高温形成工程を行う（Ｄ）。このようにして形成したＳｉＧｅ混晶層の上に歪みＳｉ層を形成する（Ｅ）。上記製造例により得られた半導体ウェーハを図２に示す。
【００１５】
なお、上記製造例では、低温形成工程と高温形成工程をそれぞれ１回ずつ施す例を示したが、低温形成工程を２回以上施した場合、このときの低温形成工程の間に挟まれた高温形成工程で形成するＳｉＧｅ混晶層の膜厚は０．１〜２が好ましく、０．５〜２μｍが特に好ましい。
【実施例】
【００１６】
次に本発明の実施例を比較例とともに詳しく説明する。
＜実施例１＞
Ｓｉ基板として、直径が２００ｍｍのシリコンウェーハを用意した。先ず、図１に示すように、８０℃／分の昇温速度で低温形成温度となる６５０℃にまで昇温した（Ａ）後、ＳｉＧｅ混晶層の形成を６５０℃で１５分間行い、ウェーハ表面にＧｅ濃度が５％一定のＳｉＧｅ混晶層を０．１μｍ形成した（Ｂ）。続いて低温形成温度となる６５０℃から１００℃／分の昇温速度で高温形成温度となる８５０℃にまで昇温した（Ｃ）。ＳｉＧｅ混晶層の形成を８５０℃で３５分間行い、低温形成したＳｉＧｅ混晶層上にＧｅ濃度が５％から２０％まで傾斜したＳｉＧｅ混晶層を２μｍ形成した（Ｄ）。更に、８５０℃でＧｅ濃度が２０％と一定のＳｉＧｅ混晶層を１μｍ形成した。最後に、８５０℃の一定温度で形成したＳｉＧｅ混晶層上にＳｉ層を形成し（Ｅ）、図２に示す歪みＳｉ層を有するシリコン基板を作製した。なお、ＳｉＧｅ混晶層並びに歪みＳｉ層の形成にはＣＶＤ装置を使用した。ＳｉＧｅ混晶層形成の原料ガスにはＧｅＨ4及びＳｉＨ4をそれぞれ使用し、歪みＳｉ層形成の原料ガスにはＳｉＨ4を使用した。
【００１７】
＜実施例２＞
Ｓｉ基板として、実施例１と同様の直径が２００ｍｍのシリコンウェーハを用意した。先ず、図３に示すように、１５０℃／分の昇温速度で高温形成温度となる８５０℃にまで昇温した（ａ）後、ＳｉＧｅ混晶層の形成を８５０℃で５分間行い、ウェーハ表面にＧｅ濃度が５％一定のＳｉＧｅ混晶層を０．１μｍ形成し、続いて、Ｇｅ濃度が５％から１０％まで傾斜したＳｉＧｅ混晶層を０．５μｍ形成した（ｂ）。次に、高温形成温度となる８５０℃から５０℃／分の降温速度で低温形成温度となる６５０℃にまで降温し（ｃ）、ＳｉＧｅ混晶層の形成を６５０℃で２０分間行い、高温形成したＳｉＧｅ混晶層上にＧｅ濃度が１０％から１５％まで傾斜したＳｉＧｅ混晶層を０．５μｍ形成した（ｄ）。次に低温形成温度となる６５０℃から１５０℃／分の昇温速度で高温形成温度となる８５０℃にまで昇温し（ｅ）、ＳｉＧｅ混晶層の形成を８５０℃で２５分間行い、低温形成したＳｉＧｅ混晶層上にＧｅ濃度が１５％から１８％まで傾斜したＳｉＧｅ混晶層を０．５μｍ形成した（ｆ）。次に高温形成温度となる８５０℃から５０℃／分の降温速度で低温形成温度となる６５０℃にまで降温し（ｇ）、ＳｉＧｅ混晶層の形成を６５０℃で１０分間行い、高温形成したＳｉＧｅ混晶層上にＧｅ濃度が１８％から２０％まで傾斜したＳｉＧｅ混晶層を０．２μｍ形成した（ｈ）。次に、低温形成温度となる６５０℃から１００℃／分の昇温速度で高温形成温度となる８５０℃にまで昇温し（ｉ）、ＳｉＧｅ混晶層の形成を８５０℃で１０分間行い、低温形成したＳｉＧｅ混晶層上にＧｅ濃度が２０％から２２％まで傾斜したＳｉＧｅ混晶層を０．２μｍ形成した（ｊ）。更に、８５０℃でＧｅ濃度が２２％と一定のＳｉＧｅ混晶層を１μｍ形成した。最後に、８５０℃の一定温度で高温形成したＳｉＧｅ混晶層上にＳｉ層を形成し（ｋ）、図４に示す歪みＳｉ層を有するシリコン基板を作製した。
【００１８】
＜実施例３＞
Ｓｉ基板として、実施例１と同様の直径が２００ｍｍのシリコンウェーハを用意した。先ず、１５０℃／分の昇温速度で８５０℃にまで昇温した後、ＳｉＧｅ混晶層の形成を８５０℃で３５分間行い、ウェーハ表面にＧｅ濃度が０％から２０％まで傾斜したＳｉＧｅ混晶層２μｍを形成し、更に、Ｇｅ濃度２０％一定のＳｉＧｅ混晶層を０．５μｍ形成した。次に、７０℃／分の降温速度で７００℃にまで降温した後、Ｇｅ濃度２０％一定のＳｉＧｅ混晶層を０．５μｍ形成し、次にＳｉＧｅ混晶層上にＳｉ層を形成し、歪みＳｉ層を有するシリコン基板を作製した。
【００１９】
＜実施例４＞
Ｓｉ基板として、直径が２００ｍｍのシリコンウェーハを用意した。先ず、図１に示すように、８０℃／分の昇温速度で低温形成温度となる６５０℃にまで昇温した（Ａ）後、ＳｉＧｅ混晶層の形成を６５０℃で１５分間行い、ウェーハ表面にＧｅ濃度が５％一定のＳｉＧｅ混晶層を０．１μｍ形成した（Ｂ）。続いて低温形成温度となる６５０℃から１００℃／分の昇温速度で高温形成温度となる８５０℃にまで昇温した（Ｃ）。ＳｉＧｅ混晶層の形成を８５０℃で３５分間行い、低温形成したＳｉＧｅ混晶層上にＧｅ濃度が５％から２０％まで傾斜したＳｉＧｅ混晶層を２μｍ形成した（Ｄ）。更に、８５０℃でＧｅ濃度が２０％と一定のＳｉＧｅ混晶層を１μｍ形成した（Ｅ）。次にＣＭＰ加工を行い、ＳｉＧｅ混晶層を０．５μｍ除去した。次に、７０℃の速度で７００℃に温度を下げてＧｅ濃度２０％一定のＳｉＧｅ混晶層を０．５μｍ形成し、次にＳｉＧｅ混晶層上にＳｉ層を形成し、図２に示す歪みＳｉ層を有するシリコン基板を作製した。ＳｉＧｅ混晶層形成の原料ガスにはＧｅＨ4及びＳｉＨ4をそれぞれ使用し、歪みＳｉ層形成の原料ガスには
ＳｉＨ4を使用した。
【００２０】
＜比較例１＞
Ｓｉ基板として、実施例１と同様の直径が２００ｍｍのシリコンウェーハを用意した。先ず、１５０℃／分の昇温速度で８５０℃にまで昇温した後、ＳｉＧｅ混晶層の形成を８５０℃で４０分間行い、ウェーハ表面にＧｅ濃度が０％から２０％まで傾斜したＳｉＧｅ混晶層を２μｍ形成し、更にＧｅ濃度２０％一定のＳｉＧｅ混晶層を１μｍ形成した。次に、８５０℃の一定温度で形成したＳｉＧｅ混晶層上にＳｉ層を形成し、歪みＳｉ層を有するシリコン基板を作製した。
【００２１】
＜比較試験１＞
実施例１〜４と比較例１でそれぞれ得られた歪みＳｉ層を有する半導体ウェーハについて、表面の粗さをＡＦＭにより測定した。またウェーハ表面にセコエッチング（secco etching）を施し、貫通転位密度を微分干渉顕微鏡により計数した。比較例１の結果に対する実施例１〜４の表面粗さ及び貫通転位密度の相対評価を表１にそれぞれ示す。
【００２２】
【表１】
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【００２３】
表１より明らかなように、比較例１の方法により得られた歪みＳｉ層を有する半導体ウェーハよりも実施例１〜４の方法により得られた歪みＳｉ層を有する半導体ウェーハの方が表面粗さ及び貫通転位密度が小さくなっていることが判る。
【図面の簡単な説明】
【００２４】
【図１】実施例１の製造方法における温度プロファイルを示す図。
【図２】図１の方法により得られた半導体ウェーハの断面図。
【図３】実施例２の製造方法における温度プロファイルを示す図。
【図４】図３の方法により得られた半導体ウェーハの断面図。
【符号の説明】
【００２５】
１１  Ｓｉ基板
１２  ＳｉＧｅ混晶層
１２ａ  低温形成ＳｉＧｅ混晶層
１２ｂ  高温形成ＳｉＧｅ混晶層
１３  歪みＳｉ層
【図１】
2006324466.tif 000004
【図２】
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【図３】
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【図４】
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