(57)【要約】【課題】サブスレッショルド電流低減のための副電源配線上での電圧降下を少なくでき、それによって論理回路の動作速度の低下を防止する。【解決手段】複数個のＭＯＳ論理回路の電源端子に接続されると共にＸ，Ｙ方向に配置され交差部に結合点を有するＸ方向副電源配線４５ｘ及びＹ方向副電源配線４５ｙと、Ｘ方向副電源配線４５ｘ又はＹ方向副電源配線４５ｙの少なくとも一方の敷設方向に配置された主電源配線ＶＰＰと、Ｘ方向副電源配線４５ｘとＹ方向副電源配線４５ｙとの中から選ばれた複数の副電源配線を主電源配線ＶＰＰに接続する複数個のスイッチＭＯＳトランジスタ４７ｘ，４７ｙを設ける。ＭＯＳ論理回路のスタンバイ状態においてスイッチＭＯＳトランジスタ４７ｘ，４７ｙをオフ状態とし、ＭＯＳ論理回路の動作可能状態においてスイッチＭＯＳトランジスタ４７ｘ，４７ｙをオン状態とする。【選択図】図１１
2006313639.tif 000002
【特許請求の範囲】
【請求項１】
選択端子にワード線が結合された多数のメモリセルを含みアレイ状に配置された複数個のメモリマットと、
前記アレイ状に配置されたメモリマットの間に規則的に配置されワード線を選択的に駆動するワードドライバと、
前記アレイ状に配置されたメモリマットの間に規則的に配置され前記ワードドライバにワード線駆動電圧を供給する複数個のＭＯＳ論理回路と、
前記複数個のＭＯＳ論理回路の電源端子に接続されると共にＸ，Ｙ方向に配置され交差部に結合点を有するＸ方向副電源配線及びＹ方向副電源配線と、
前記Ｘ方向副電源配線又はＹ方向副電源配線の少なくとも一方の副電源配線の敷設方向に配置された主電源配線と、
前記Ｘ方向副電源配線とＹ方向副電源配線との中から選ばれた複数の副電源配線を主電源配線に接続する複数個のスイッチＭＯＳトランジスタと、
を含み、前記ＭＯＳ論理回路のスタンバイ状態において前記スイッチＭＯＳトランジスタがオフ状態にされ、前記ＭＯＳ論理回路の動作可能状態において前記スイッチＭＯＳトランジスタがオン状態にされるものである半導体集積回路。
【請求項２】
前記ワードドライバは複数個のワードドライバ単位で共通のメインワード線から選択信号を受け、前記ＭＯＳ論理回路は前記複数個のワードドライバの中から１個を選択するためのデコード信号に従って前記ワードドライバに前記副電源配線のワード線駆動レベルを供給し、前記副電源配線は前記メインワード線と同一の配線層に形成されて成るものである請求項１に記載の半導体集積回路。
【請求項３】
前記主電源配線には昇圧電圧が供給され、前記副電源配線にソースが結合され前記ＭＯＳ論理回路内部のｐチャンネル型ＭＯＳトランジスタのウェル領域に、前記昇圧電圧が供給されるものである請求項２に記載の半導体集積回路。
【請求項４】
前記動作停止状態はチップ非選択状態に呼応して指示されるものである請求項１に記載の半導体集積回路。
【請求項５】
Ｘ方向副電源配線とＹ方向副電源配線との上記結合点は、上記メモリマット上に配置される請求項１又は２記載の半導体集積回路。
【請求項６】
上記メモリセルはダイナミック型メモリセルである請求項１又は５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタのサブスレッショルド特性によるリーク電流を低減する回路構成の改良に関し、素子が微細化され、また、動作電圧が定電圧化された半導体集積回路に関し、例えば記憶容量が２５６Ｍ〜１Ｇビット以上の大容量ＤＲＡＭ(Dynamic Random Access Memory)等に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高集積化の著しい半導体集積回路、例えばＤＲＡＭは、素子の微細化によりその動作電圧は２〜２．５Ｖのように低電圧化され、また、高速化のためにはＭＯＳトランジスタのしきい電圧を０．１５〜０．２Ｖ（従来は０．４Ｖ程度）に下げることが行われる。そうすると、ＭＯＳトランジスタのサブスレッショルド特性によるリーク電流（サブスレッショルド電流）が問題になる。サブスレッショルド電流とはゲート電圧が閾値電圧以下でしかも表面が弱反転状態のときに流れようとするリーク電流である。
【０００３】
本発明者は、このサブスレッショルド電流を低減する回路（Subthreshold Current Reduction Circuit、以下ＳＣＲＣと略す）をＤＲＡＭに適用することについて検討した。
【０００４】
本発明者が先に検討したＳＣＲＣの一例を示す図１６において、ＣＭＯＳインバータによって代表される論理回路Ｌ１〜Ｌ４がサブスレッショルド電流を低減する対象とされる。サブスレッショルド電流の低減が必要な期間は例えばスタンバイ状態であり、スタンバイ状態において論理回路Ｌ１への入力信号ＩＮはローレベル（“Ｌ”）とされる。これによって、スタンバイ状態でオフ状態に制御されるべきＭＯＳトランジスタＱｎ１，Ｑｐ２，Ｑｎ３，Ｑｐ４にサブスレッショルド電流が発生するのを抑制するため、電源電圧ＶＤＤが供給される主電源配線ＭＬ１と接地電圧ＶＳＳが供給される主電源配線ＭＬ２に対して副電源配線ＳＬ１，ＳＬ２が設けられ、主電源配線ＭＬ１と副源配線ＳＬ１の間にスイッチＳＤが設けられ、主電源配線ＭＬ２と副電源配線ＳＬ２との間にスイッチＳＳが設けられる。スイッチＳＤ，ＳＳはスタンバイ状態でオフ状態に制御される。スイッチＳＤ，ＳＳがオフ状態になると、副電源配線ＳＬ１の電位は主電源配線ＭＬ１の電源電圧ＶＤＤよりも低下し、副電源配線ＳＬ２の電位は主電源配線ＭＬ２の接地電圧ＶＳＳよりも上昇する。これにより、各論理回路Ｌ１〜Ｌ４におけるオフ状態のＭＯＳトランジスタＱｎ１，Ｑｐ２，Ｑｎ３，Ｑｐ４のゲート・ソース間にそれぞれ逆バイアス電圧がかかり、サブスレッショルド電流が減少する。
【０００５】
尚、ＳＣＲＣについて記載された文献の例として、例えば特開平５−２１０９７６号公報及び特開平５−３４７５５０号公報がある。
【特許文献１】特開平５−２１０９７６号公報
【特許文献２】特開平５−３４７５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は上記ＳＣＲＣについて検討したところ、以下の問題点を見出した。ＳＣＲＣの第１の問題点は、電源配線、特に副電源配線の配線抵抗による電圧降下である。ＳＣＲＣでは電源配線の本数が４本と倍増するので、レイアウト的に１本当たりの配線幅を細くせざるを得ず、配線抵抗が増大する。配線抵抗によって電源電圧ＶＤＤ側の副電源配線ＳＬ１の電位が低下し、接地電圧ＶＳＳ側の副電源配線ＳＬ２の電位が上昇すると、動作可能状態において論理回路の動作速度が低下する。
【０００７】
第２の問題点はスイッチＳＳ，ＳＤの占有面積である。ＭＯＳ半導体集積回路において、スイッチＳＳ，ＳＤは実際にはＭＯＳトランジスタによって実現される。論理ゲートの動作速度の低下を防ぐには、スイッチＭＯＳトランジスタがオン状態のときの抵抗をできるだけ小さくする必要がある。そのためにはＭＯＳトランジスタのチャネル幅を大きくしなければならず、レイアウト面積が増大する。
【０００８】
本発明の目的は、サブスレッショルド電流低減のための副電源配線上での電圧降下を少なくでき、それによって論理回路の動作速度の低下を防止できる半導体集積回路を提供することにある。
【０００９】
本発明の別の目的は、待機時の低消費電力と、動作時の高速化が可能な半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、主電源配線と副電源配線を選択的に接続するスイッチＭＯＳトランジスタを１本の主電源配線に対して分散して複数個配置する。主電源配線、副電源配線及びスイッチのレイアウトは以下のような態様とすることができる。
【００１２】
第１に、サブスレッショルド電流の低減対象とされるＭＯＳ論理回路を含む矩形領域の一辺に沿って主電源配線を配置し、副電源配線は当該領域上を主電源配線と直交する方向に複数本配置する。副電源配線を選択的に主電源配線に導通させるスイッチＭＯＳトランジスタは主電源配線に対して複数個分散配置する。
【００１３】
第２に、副電源配線を領域上でＸ方向及びＹ方向に交差配置し、交差点で結合して、所謂メッシュ状に構成する。このとき主電源配線は領域の一辺に沿って配置する。或いは、上記領域の隣接する２辺に沿って配置する。
【００１４】
第３に、主電源配線と副電源配線とを接続するスイッチＭＯＳトランジスタを、主電源配線の直下の領域に配置する。
【００１５】
上記手段のように、主電源配線に対してスイッチＭＯＳトランジスタを分散配置すると、スイッチＭＯＳトランジスタを１箇所に配置する場合に比べて、副電源配線の等価配線抵抗を小さくすることができる。サブスレッショルド電流の低減対象とされるＭＯＳ論理回路から直近のスイッチＭＯＳトランジスタまでの距離が短くなるからである。サブスレッショルド電流の低減対象とされるＭＯＳ論理回路が矩形内に分散している場合、矩形領域の短辺方向に副電源配線を敷設すれば、１本の副電源配線の長さは高々矩形領域の短辺の長さで済み、副電源配線の抵抗成分は更に小さくなる。また、副電源配線をメッシュ状に構成し、矩形領域の隣接２辺に沿った主電源配線の２方向から給電されるようにすれば、副電源配線の等価配線抵抗はさらに小さくなる。
【００１６】
副電源配線の等価抵抗が小さくなれば、ＭＯＳ論理回路の動作可能状態において副電源配線上での電圧降下が小さくなる。したがって、サブスレッショルド電流の低減を行っても、ＭＯＳ論理回路の動作速度の低下を抑制することができる。また、待機時における半導体集積回路の低消費電力を促進できる。
【００１７】
上記において、主電源配線が、相対的にレベルの高い第１の電源電圧が供給される第１の主電源配線と相対的にレベルの低い第２の電源電圧が供給される第２の主電源配線とを含むとき、動作停止状態においてＭＯＳ論理回路内部でオフ状態に制御されるｐチャンネル型ＭＯＳトランジスタのソースに結合された副電源配線は、スイッチＭＯＳトランジスタを介して第１の主電源配線に接続される。また、動作停止状態においてＭＯＳ論理回路内部でオフ状態に制御されるｎチャンネル型ＭＯＳトランジスタのソースに結合された副電源配線は、スイッチＭＯＳトランジスタを介して第２の主電源配線に接続される。ｐチャンネル型ＭＯＳトランジスタのキャリアの伝導度はｎチャンネル型ＭＯＳトランジスタの大凡１／３である。したがって、ＣＭＯＳ回路などにおいてｐチャンネル型ＭＯＳトランジスタのチャンネル幅はｎチャンネル型ＭＯＳトランジスタの３倍にされる。これによって、サブスレッショルド電流の発生率はｎチャンネル型ＭＯＳに比べてｐチャンネル型ＭＯＳトランジスタの方が多くなる。したがって、サブスレッショルド電流低減のための対策をｎチャンネ型及びｐチャンネル型双方のＭＯＳトランジスタに対して施すことができない場合には、ｐチャンネル型ＭＯＳトランジスタに対して対策を施すのが得策である。
【００１８】
ＤＲＡＭなどのメモリでは一般にワード線選択レベルとして、電源電圧を昇圧した電圧を用いることが多い。このような昇圧電圧を動作電源とするＭＯＳ論理回路を構成するＭＯＳトランジスタは、その他の回路部分のＭＯＳトランジスタに比べて動作電源電圧が高いが、閾値電圧は他の回路に含まれるＭＯＳトランジスタと同一にされることが多い。製造プロセスを簡素化するためである。そうすると、昇圧電圧を動作電源とするＭＯＳトランジスタの閾値電圧は動作電源に対して相対的に小さくなるのと等価である。これは、サブスレッショルド電流の増加傾向を意味する。この点を考慮した本願発明による半導体集積回路は、選択端子にワード線が結合された多数のメモリセルを含みアレイ状に配置された複数個のメモリマットと、アレイ状に配置されたメモリマットの間に規則的に配置されワード線を選択的に駆動するワードドライバと、アレイ状に配置されたメモリマットの間に規則的に配置されワードドライバにワード線駆動電圧を供給する複数個のＭＯＳ論理回路と、複数個のＭＯＳ論理回路の電源端子に接続されると共にＸ，Ｙ方向に配置され交差位置に結合点を有するＸ方向副電源配線及びＹ方向副電源配線と、Ｘ方向副電源配線又はＹ方向副電源配線の少なくとも一方の副電源配線の敷設方向に配置された主電源配線と、Ｘ方向副電源配線とＹ方向副電源配線との中から選ばれた全部又は一部の複数の副電源配線を個別的に主電源配線に接続する複数個のスイッチＭＯＳトランジスタとを含み、ＭＯＳ論理回路のスタンバイ状態においてスイッチＭＯＳトランジスタがオフ状態にされ、ＭＯＳ論理回路の動作可能状態においてスイッチＭＯＳトランジスタがオン状態にされるものである。主電源配線には昇圧電圧が供給される。動作停止状態は例えばチップ非選択状態に呼応して指示される。
【００１９】
主電源配線に昇圧電圧が供給されるとき、副電源配線にソースが結合されＭＯＳ論理回路内部のｐチャンネル型ＭＯＳトランジスタのウェル領域に、昇圧電圧を供給することができる。これにより、当該ｐチャンネル型ＭＯＳトランジスタの閾値電圧が高くされる傾向を採り、この点においてもサブスレッショルド電流を低減する。
【００２０】
ワードドライバは複数個のワードドライバ単位で共通のメインワード線から選択信号を受け、ＭＯＳ論理回路は複数個のワードドライバの中から１個を選択するためのデコード信号に従ってワードドライバに副電源配線のワード線駆動レベルを供給する。メインワード線は複数個のワードドライバ毎に配置されるから、メインワード線の間隔は比較的広く、その間に副電源配線を配置する。すなわち、副電源配線をメインワード線と同一の配線層に形成する。これにより、副電源配線の増加によってもチップ面積は大きくならない。
【発明の効果】
【００２１】
本発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、主電源配線と副電源配線を選択的に接続するスイッチＭＯＳトランジスタを１本の主電源配線に対して分散して複数個配置する。このように、主電源配線に対してスイッチＭＯＳトランジスタを分散配置すると、スイッチＭＯＳトランジスタを１箇所に配置する場合に比べて、副電源配線の等価配線抵抗を小さくすることができる。また、副電源配線をメッシュ状に構成し、矩形領域の隣接２辺に沿った主電源配線の２方向から給電されるようにすれば、副電源配線の等価配線抵抗はさらに小さくなる。副電源配線の等価抵抗が小さくなれば、ＭＯＳ論理回路の動作可能状態において副電源配線上での電圧降下が小さくなる。したがって、サブスレッショルド電流の低減を行っても、ＭＯＳ論理回路の動作速度の低下を抑制することができる。そして、待機時における半導体集積回路の低消費電力を促進できる。
【発明を実施するための最良の形態】
【００２３】
図１には半導体集積回路におけるサブスレッショルド電流低減のためのＳＣＲＣの一例が示される。同図に示される回路は、例えば、２５６Ｍ〜１Ｇビット以上のＤＲＡＭなどのように、高集積化のために微細化された素子の耐圧の点や動作の高速化の点から、回路の動作電圧を１．５Ｖ〜２Ｖ程度に引き下げた半導体集積回路の一部である。図１において１で示される矩形領域は、サブスレッショルド電流の低減対象として着目されたＭＯＳ論理回路２が配置された領域である。この矩形領域１には実際はその他の回路素子も配置されているが、それらについては図示を省略してある。
【００２４】
ここでは、ＭＯＳ論理回路２は、特に制限されないが、ｐチャンネル型ＭＯＳトランジスタＭｐ１とｎチャンネル型ＭＯＳトランジスタＭｎ２とから成るＣＭＯＳインバータとされる。以下ＭＯＳ論理回路２をＣＭＯＳインバータ２とも称する。このＣＭＯＳインバータ２は、半導体集積回路の待機状態若しくはスタンバイ状態において入力信号ＩＮがハイレベルに固定され、これによって当該ＣＭＯＳインバータ２の出力を受ける回路の状態を固定するようになっている。ＣＭＯＳインバータ２は矩形領域１にマトリクス状に配置されている。
【００２５】
矩形領域１の長辺に沿ってＸ方向主電源配線３，４が配置されている。Ｘ方向主電源配線（第１のＸ方向主電源配線）３には相対的にレベルの高い２Ｖのような電源電圧ＶＤＤが供給され、Ｘ方向主電源配線（第２のＸ方向主電源配線）４には相対的にレベルの低い０Ｖのような接地電圧ＶＳＳが供給される。矩形領域１の上には、主電源配線３，４と交差する方向に複数本の副電源配線５，６が配置されている。一方の副電源配線（第１のＹ方向副電源配線）５はｐチャンネル型のスイッチＭＯＳトランジスタ７を介して主電源配線３に結合され、他方の副電源配線（第２のＹ方向副電源配線）６は主電源配線４に直接結合されている。スイッチＭＯＳトランジスタ７は、制御信号φＤによってオン・オフされる。
【００２６】
ＣＭＯＳインバータ２は、副電源配線５，６から動作電源を得る。副電源配線５に供給される電圧を電源電圧ＶＤＤと区別するために電圧ＶＤＴと称する。半導体集積回路の動作状態においてスイッチＭＯＳトランジスタ７はオン状態にされる。これにより、副電源配線５の電圧ＶＤＴは概ね電源電圧ＶＤＤに等しくされる。これによってＣＭＯＳインバータ２は電源電圧ＶＤＤと接地電圧ＶＳＳを動作電源として動作される。
【００２７】
半導体集積回路のスタンバイ状態においてＣＭＯＳインバータ２の入力ＩＮは概ね電源配線圧ＶＤＤに等しいハイレベルに固定される。このとき、信号φＤもハイレベルにされ、スイッチＭＯＳトランジスタ７はオフ状態にされる。そうすると、副電源配線５の電圧ＶＤＴは主電源配線３の電源電圧ＶＤＤよりも低くされる。これにより、ＣＭＯＳインバータ２を構成するｐチャンネル型ＭＯＳトランジスタＭｐ１のソース電圧がゲート電圧よりも低下した逆バイアス電圧状態にされ、サブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。半導体集積回路がスタンバイ状態から動作可能状態にされると、これに同期して制御信号φＤがローレベルにされる。
【００２８】
上記ＳＣＲＣの構成は、主電源配線３，４に対してスイッチＭＯＳトランジスタ７が分散配置されている。図１６に示されるようにスイッチＭＯＳトランジスタを１個所に集中配置する場合に比べて、副電源配線５，６の等価配線抵抗を小さくすることができる。ＣＭＯＳインバータ２から直近のスイッチＭＯＳトランジスタ７までの距離が短くなるからである。図１のように、矩形領域１の短辺方向に副電源配線５，６が敷設されているので、１本の副電源配線５，６の長さは高々矩形領域１の短辺の長さで済み、個々の副電源配線５，６の抵抗値は更に小さくなる。同様に、副電源配線５，６の寄生容量成分も小さくできる。
【００２９】
このように、副電源配線５，６の等価抵抗が小さくなれば、ＣＭＯＳインバータ２の動作可能状態において、副電源配線５の上で電圧ＶＤＴが電源電圧ＶＤＤから不所望に降下したり、副電源配線６の電圧が接地電圧ＶＳＳから不所望に上昇する事態を低減できる。したがって、サブスレッショルド電流の低減を行っても、半導体集積回路の動作状態において、ＣＭＯＳインバータ２の動作速度が低下するのを抑制することができる。また、副電源配線５，６の寄生容量成分（配線容量成分）が低減されているので、スイッチＭＯＳトランジスタ７がターン・オンされたとき、副電源配線５の電圧ＶＤＴが電源電圧ＶＤＤに回復する時間を短縮できる。したがって、半導体集積回路の待機状態から動作可能状態への遷移時間の短縮にも寄与する。そして、ＣＭＯＳインバータ２でサブスレッショルド電流が発生するのを防止又は低減できるから、半導体集積回路の待機時における無駄な電力消費も抑制できる。
【００３０】
図１の構成において、スイッチＭＯＳトランジスタ７のオフ状態において主電源配線３から副電源配線５にはＭＯＳトランジスタ７のリーク電流が供給されるので、副電源配線５のレベルが異常に低下することはない。副電源配線のレベルが低くなり過ぎると、副電源配線５の電圧ＶＤＴを電源電圧ＶＤＤに回復させる時間が長くなる。半導体集積回路の待機時における副電源配線５のレベル低下を比較的小さくするには、図２に例示されるように、高抵抗素子８をスイッチＭＯＳトランジスタ７に並列配置することが可能である。
【００３１】
図３には接地電圧ＶＳＳ側の副電源配線６と主電源配線４との間にｎチャンネル型のスイッチＭＯＳトランジスタ９を配置した時の例が示される。この例は、半導体集積回路のスタンバイ状態においてＣＭＯＳインバータ２の入力ＩＮがローレベルに固定される場合を想定している。これにより、スタンバイ状態においてスイッチＭＯＳトランジスタ９はオフ状態にされ、副電源配線６の電圧ＶＳＴは接地電圧ＶＳＳよりもレベルが高くされる。その結果、ＣＭＯＳインバータ２を構成するｎチャンネル型ＭＯＳトランジスタＭｎ２のソース電圧がゲート電圧よりも高くされた逆バイアス電圧状態にされ、当該ＭＯＳトランジスタＭｎ２におけるサブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。主電源配線３，４と副電源配線５，６とのレイアウトに関して得られる効果は図１の場合と同じである。
【００３２】
図４にはスタンバイ状態におけるサブスレッショルド電流の低減対象とされるＭＯＳ論理回路が２個のＣＭＯＳインバータ２ａ，２ｂの直列回路である場合の例が示される。図４の構成は、図１と図３を組み合わせた回路構成とされる。すなわち、主電源配線３に対して副電源配線５ａ，５ｂが直交配置され、主電源配線４に対して副電源配線６ａ，６ｂが直交配置されている。電源電圧ＶＤＤ側の一方の副電源配線５ａはスイッチＭＯＳトランジスタ７を介して主電源配線３に、他方の副電源配線５ｂは直接主電源配線３に接続される。接地電圧ＶＳＳ側の一方の副電源配線６ａは直接主電源配線４に、他方の副電源配線６ｂはスイッチＭＯＳトランジスタ９を介して主電源配線４に接続される。前段のＣＭＯＳインバータ２ａは副電源配線５ａ，６ａの電圧ＶＤＴ，ＶＳＳを動作電源として動作される。後段のＣＭＯＳインバータ２ｂは副電源配線５ｂ，６ｂの電圧ＶＤＤ，ＶＳＴを動作電源として動作される。したがって、半導体集積回路のスタンバイ状態において、ＣＭＯＳインバータ２ａのｐチャンネル型ＭＯＳトランジスタＭｐ１及びＣＭＯＳインバータ２ｂのｎチャンネル型ＭＯＳトランジスタＭｎ２のサブスレッショルド電流の発生が抑制される。
【００３３】
図５には図４における接地電圧ＶＳＳ側の副電源配線を６ａ，６ｂを１本に統合した例が示される。すなわち、図４における副電源配線６ｂとスイッチＭＯＳトランジスタ９を廃止し、後段のＣＭＯＳインバータ２ｂのｎチャンネル型ＭＯＳトランジスタＭｎ２を副電源配線６ｂに結合する。この構成では後段ＣＭＯＳインバータ２ｂのｎチャンネル型ＭＯＳトランジスタＭｎ２に対するサブスレッショルド電流の低減は施されていない。ここで、ｐチャンネル型ＭＯＳトランジスタのキャリアの伝導度はｎチャンネル型ＭＯＳトランジスタの大凡１／３である。したがって、ＣＭＯＳ回路などにおいてｐチャンネル型ＭＯＳトランジスタのチャンネル幅はｎチャンネル型ＭＯＳトランジスタの３倍にされる。これによって、サブスレッショルド電流の発生率はｎチャンネル型ＭＯＳに比べてｐチャンネル型ＭＯＳトランジスタの方が多くなる。したがって、図５のように、前段ＣＭＯＳインバータ２ａのｐチャンネル型ＭＯＳトランジスタＭｐ１に対してだけサブスレッショルド電流低減のための対策を講ずれば、待機時における低消費電力の目的はある程度達成することができる。図５の構成は図４の構成に比べれば待機時の低消費電力化は劣るが、回路構成若しくはチップ占有面積は図４に比べて縮小されている。
【００３４】
図６には主電源配線を矩形領域の短辺に沿って配置した場合の例が示される。この場合には、副電源配線５，６は、矩形領域１の長辺方向に向けて配置される。図１の構成に比べて副電源配線５，６は長くなるが、主電源配線３，４は短くなる。主電源配線３，４が短くなるので、当該配線３，４が配線領域を占有する面積は図１に比べて節約できる。但し、動作可能状態における副電源配線５，６での不所望な電圧降下は図１に比べて図４の方が大きくなる。
【００３５】
図７には副電源配線をメッシュ状に配置した例が示される。図７に示されるＣＭＯＳインバータ２は図１と同様に、半導体集積回路の待機状態において入力ＩＮがハイレベルに固定される。
【００３６】
矩形領域１の相互に隣接する２辺に沿ってＸ方向主電源配線３ｘ，４ｘとＹ方向主電源配線３ｙ，４ｙが配置されている。主電源配線３ｘ及び３ｙは相互結合され電源電圧ＶＤＤが供給される。また、主電源配線４ｘ及び４ｙは相互結合され接地電圧ＶＳＳが供給される。
【００３７】
矩形領域１には、複数本のＸ方向副電源配線５ｘ，６ｘが一定間隔で交互にＸ方向に配置され、複数本のＹ方向副電源配線５ｙ，６ｙが一定間隔で交互にＹ方向に配置されている。Ｘ方向副電源配線５ｘとＹ方向副電源配線５ｙは交差点位置で結合され、同様に、Ｘ方向副電源配線６ｘとＹ方向副電源配線６ｙは交差点位置で結合されている。ＭＯＳ論理回路としてのＣＭＯＳインバータ２のｐチャンネル型ＭＯＳトランジスタＭｐ１及びｎチャンネル型ＭＯＳトランジスタＭｎ２はＸ方向副電源配線５ｘ、６ｘに直接結合されている。
【００３８】
Ｘ方向副電源配線５ｘはＹ方向に配列されたｐチャンネル型のスイッチＭＯＳトランジス７ｙを介してＹ方向主電源配線３ｙに結合され、Ｙ方向副電源配線５ｙはＸ方向に配列されたｐチャンネル型のスイッチＭＯＳトランジス７ｘを介してＸ方向主電源配線３ｘに結合される。接地電圧ＶＳＳ側の主電源配線４ｘ，４ｙは副電源配線６ｙ，６ｘに直結されている。
【００３９】
スイッチＭＯＳトランジスタ７ｘ，７ｙは、制御信号φＤによってスイッチ制御され、半導体集積回路の待機状態においてオフ状態にされ、半導体集積回路の動作可能状態においてオン状態にされる。
【００４０】
上記構成において、副電源配線５ｘ，５ｙ，６ｘ，６ｙのレイアウト形態は２通りある。第１は、電源電圧側の副電源配線５ｘ及び５ｙに１つの配線層（例えば第３層目のメタル配線層）を用い、接地電圧側の副電源配線６ｘ，６ｙに別のの配線層（例えば第２層目のメタル配線層）を用いる手法である。第２は、Ｙ方向（縦方向）の副電源配線５ｙ，６ｙに１つの配線層（例えば第３層目のメタル配線層）を用い、Ｘ方向（横方向）の副電源配線５ｘ，６ｘに別の配線層（例えば第２層目のメタル配線層）を用いる方法である。後者の場合は、副電源配線５ｘと５ｙの交点、及び６ｘと６ｙの交点にスルーホールを設けて、配線同士を接続することになる。
【００４１】
上記の例では、交差位置で相互に結合された副電源配線５ｘ，５ｙには２方向からスイッチＭＯＳトランジスタ７ｘ，７ｙを介して給電されるので、図１の構成に比べて、副電源配線５ｘ，５ｙの等価的な抵抗成分や容量成分を小さくできる。したがって、動作可能状態におけるＣＭＯＳインバータ２の高速動作、並びに、待機状態から動作可能状態に至るまでの時間短縮とを更に向上させることができる。その他の作用及び効果は図１の場合と同様であるからその詳細な説明は省略する。
【００４２】
図８にはレイアウト上の制約によって図７の構成を簡略化した構成が示される。図７に示されるように、スイッチＭＯＳトランジスタ７ｘ，７ｙは副電源配線５ｘ，５ｙ毎に設けるのが理想であるが、レイアウト上の制約などによりそれができないときは、図７の構成の一部を省略することができる。例えば、図８に示されるように、主電源配線３ｘ，４ｘを一方向だけに設け、スイッチＭＯＳトランジスタ７ｘを副電源配線５ｙの１本置きに設ける。このとき、副電源配線は、図７と同様に、５ｘ，６ｘ，５ｙ，６ｙによってメッシュ状に構成する。副電源配線５ｘ，６ｘ，５ｙ，６ｙがメッシュ状に構成されているから、スイッチＭＯＳトランジスタ７ｘの数が少なくても、ＣＭＯＳインバータ２への電流供給経路が多数確保されることにより、図１の構成と比べても、副電源配線の等価的な抵抗性分や容量成分は左程大きくならない。
【００４３】
図９にはスイッチＭＯＳトランジスタ７のレイアウトの一例が示される。スイッチＭＯＳトランジスタ７は主電源配線３の直下の領域に形成されている。スイッチＭＯＳトランジスタ７において、Ｓはソース、Ｄはドレイン、Ｇはゲートである。
【００４４】
このように、スイッチＭＯＳトランジスタ７を主電源配線３の直下に形成することにより、チップ面積を節約することができる。言い換えれば、チップ面積を増加させることなく比較的大きなサイズのスイッチＭＯＳトランジスタ７を配置することができる。尚、主電源配線３ｘに対するスイッチＭＯＳトランジスタ７ｘの配置、主電源配線３ｙに対するスイッチＭＯＳトランジスタ７ｙの配置についても同様に構成することができる。
【００４５】
図１０には本発明を適用したＤＲＡＭの全体的なブロック図が示される。同図に示されるＤＲＡＭは、単結晶シリコンのような１個の半導体基板１０に形成されている。図１０に示される回路ブロックの配置は、ＤＲＡＭのレイアウト例に即している。半導体基板１０の中央部に周辺回路１４が配置され、その上下には、多数のメモリアレイ部１１、カラムデコーダ部１３、ロウデコーダ部１２、周辺回路部１５及び周辺回路部１６が配置されている。
【００４６】
メモリアレイ部１１にはダイナミック型のメモリセルが多数マトリクス配置されている。ロウデコーダ部はロウアドレス信号をデコードして、メモリセルの選択端子に結合されたワード線を選択するための選択信号を生成する。カラムデコーダ部１３は、カラムアドレス信号をデコードし、メモリセルのデータ入出力端子が結合されたビット線を選択する。周辺回路部１４、１５、１６は、アドレス入力バッファ、データ入出力バッファ、及びタイミングコントローラ等を含み、ＤＲＡＭの全体的な制御を行う。
【００４７】
このＤＲＡＭにおいてサブスレッショルド電流低減のためのＳＣＲＣが適用された回路はメモリアレイ部１１に配置されている。この例において、ＳＣＲＣを適用する回路の高電位側電源は、ワード線駆動用の昇圧電圧ＶＰＰである。昇圧電圧ＶＰＰは電源電圧ＶＤＤに相当するような外部電源を昇圧回路２０で昇圧して形成する。この昇圧回路２０は周辺回路部１４に配置されている。昇圧電圧ＶＰＰが供給される主電源配線とＳＣＲＣ用のスイッチＭＯＳトランジスタは、図１０のロウデコーダ回路部１２及び周辺回路部１４の中に示されたハッチングを施した領域２１，２２に形成されている。メモリアレー部１１の上層には、副電源配線がメッシュ状に配線されている。これらの構成については後で詳細に説明する。
【００４８】
主電源配線とスイッチＭＯＳトランジスタの配置は上記に限定されず、周辺回路１５，１６の中、カラムデコーダ部１３の中、及び半導体基板１０の周縁部に配置すれば、メッシュ状の副電源配線に４方向から給電可能に成り、副電源配線の等価配線抵抗及び等価的な容量成分を更に小さくすることができる。
【００４９】
図１１にはメモリアレイ部１１の一例が示される。メモリアレイ部１１は、メモリマット３０、センスアンプ部（ＳＡ）３２、サブワードドライバ部（ＳＷＤ）３１及びＭＯＳ論理回路３３が、アレイ状に多数規則的に配置されている。ＭＯＳ論理回路３３は、サブワードドライバ部３１に昇圧電圧ＶＰＰを駆動電圧として供給する。
【００５０】
メモリマット３０にはダイナミック型メモリセルが多数マトリクス配置されている。センスアンプ部３２は、メモリセルのデータ入出力端子が結合された相補ビット線のペアに折り返しビット線形式で結合されたセンスアンプを多数含む。サブワードドライバ部３１はメモリセルの選択端子が結合されたサブワード線を選択的に選択レベルに駆動するサブワードドライバを多数含んでいる。
【００５１】
サブワードドライバ部３１及びＭＯＳ論理回路３３の構成については後で詳細に説明するが、サブワードドライバ部３１がサブワード線に出力する選択レベルはＭＯＳ論理回路３３を介して供給され、その選択レベルは昇圧電圧ＶＰＰである。ＭＯＳ論理回路３３を構成するＭＯＳトランジスタの閾値電圧はメモリアレイ部１１のその他のＭＯＳトランジスタと同じにされている。したがって、当該ＭＯＳ論理回路３３の高電位側動作電源（昇圧電圧ＶＰＰ）はメモリアレイ部１１のその他のＭＯＳトランジスタに対してレベルが高くされる。換言すれば、ＭＯＳ論理回路３３を構成するＭＯＳトランジスタの電源電圧に対する閾値電圧は、メモリアレイ部１１におけるその他のＭＯＳトランジスタに比べて相対的に小さくされる。また、メモリアレイ部１１において電源に結合されたＭＯＳトランジスタを含む回路の内、ＭＯＳ論理回路３３の数がその大半を占めている。
【００５２】
上記事情を考慮して、この例では、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータをＳＣＲＣの対象とする。図１１のＤＲＡＭのスタンバイ状態、例えばチップ非選択状態において、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータの入力はハイレベルに固定される（当該ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタがオフ状態にされる）。すなわち、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータに対するＳＣＲＣ構成は高電位側電源に対して施される。図１１のＭＯＳ論理回路３３に含まれるＣＭＯＳインバータへの動作電源の供給には、図７の構成を適用する。図１１には、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータへの高電位側電源の供給経路のみが代表的に示されている。
【００５３】
図１１においてメモリアレイ部１１が矩形領域とされ、４３ｘはメモリアレイ部１１のＸ方向に配置されたＸ方向主電源配線、４３ｙはＹ方向に配置されたＹ方向主電源配線であり、それらには昇圧回路２０から出力される昇圧電圧ＶＰＰが供給される。４５ｙはメモリアレイ部１１の上でＹ方向に配置されたＹ方向副電源配線、４５ｘはメモリアレイ部１１の上でＸ方向に配置されたＸ方向副電源配線である。Ｘ方向副電源配線４５ｘとＹ方向副電源配線４５ｙは交差位置で相互に結合されている。Ｘ方向副電源配線４５ｘはスイッチＭＯＳトランジスタ４７ｙを介して主電源配線４３ｙに結合され、Ｙ方向副電源配線４５ｙはスイッチＭＯＳトランジスタ４７ｘを介して主電源配線４３ｘに結合される。スイッチＭＯＳトランジスタ４７ｘ，４７ｙはＤＲＡＭのｌスタンバイ状態においてオフ状態にされる。ＶＰＴは副電源配線４５ｘ，４５ｙの電圧を意味する。したがって、ＤＲＡＭのスタンバイ状態において電圧ＶＰＴは昇圧電圧ＶＰＰよりも低くされる。ＤＲＡＭの動作可能状態において電圧ＶＰＴは昇圧電圧ＶＰＰにされる。このメッシュ状副電源配線網を用いたＳＣＲＣ構成の基本的な作用効果は図７で説明した内容と同じであるから、その詳細な説明は省略する。
【００５４】
図１２にはＤＲＡＭの主副ワード線構造の回路形式が示されている。ＭＷＢはメインワード線、ＳＷはサブワード線である。メインワード線ＭＷＢは横方向に配列された複数個のメモリマット３０に共通化される。サブワード線ＳＷはメモリマット３０毎に多数配置されている。サブワード線ＳＷの選択に用いられる信号はメインワード線ＭＷＢに伝達される選択信号とプリデコード信号ＦＸＢ０〜ＦＸＢ７とされる。一つのメモリマット３０においてプリデコード信号はＦＸＢ０，ＦＸＢ２，ＦＸＢ４，ＦＸＢ６の組と、ＦＸＢ１，ＦＸＢ３，ＦＸＢ５，ＦＸＢ７の組に分けて用いられ、メモリマット３０の左右で夫々４個を一単位とするサブワードドライバ５１に個別的に供給される。メインワード線ＭＷＢは、ここのメモリマット３０において４個を一単位とするサブワードドライバ５１に共通接続される。選択レベルに駆動されたメインワード線ＭＷＢは、個々のメモリマットにおいて左右で８本一組のサブワード線ＳＷの一組を選択し、プリデコード信号ＦＸＢ０〜ＦＸＢ７は８本一組のサブワード線ＳＷの中から１本のサブワード線ＳＷを選択する信号と見なすことができる。尚、プリデコード信号ＦＸＢ０〜ＦＸＢ７は、周辺回路１４に含まれる図示を省略するプリデコーダから出力される。プリデコーダはアドレス信号の一部をデコードしてプリデコード信号ＦＸＢ０〜ＦＸＢ７を生成する。尚、主副ワード線構造、すなわち、階層化ワード線方式についての詳細は、例えば、ESSCIRC Dig. Tech. Papers, Sep. 1992, pp. 131-134に記載がある。
【００５５】
図１３にはロウデコーダ部１２の詳細な一例が示される。ロウデコーダ部１２は、左右のメモリアレイ部１１に共通利用される。マット選択回路５０はアドレス信号の一部を利用して左右一対のメモリマット３０を選択する。ロウデコーダ部５１はアドレス信号の一部をデコードしてメインワード線ＭＷＢの選択信号を生成する。メインワードドライバ部５２はメインワード線ＭＷＢ毎にメインワードドライバ５２０を有し、個々のメインワードドライバ５２０にはメインワード線の選択信号が１対１対応で供給される。
【００５６】
図１１に示される副電源配線４５ｙは第３層目のメタル配線層（カラムデコーダ部１３の出力線と同層の配線層）を用い、Ｘ方向の副電源配線４５ｘは第２層目のメタル配線層（メインワード線ＭＷＢと同層の配線層）を用いている。カラムデコーダ部１３の出力線やメインワード線の配線ピッチは配線の最小加工寸法に比べて余裕があるのが普通である。図１２に従えば、メインワード線ＭＷＢは８本のサブワード線ＳＷ毎に配置されており、サブワード線ＳＷは例えばポリシリコン配線層等によって構成されているからである。また、カラムデコーダの出力線は単数又は複数の相補ビット線毎に配置されるからである。したがって、新たな配線層を追加したり、副電源配線専用の領域を特別に設けたりしなくても、副電源配線４５ｘ，４５ｙを配線することができる。副電源配線４５ｘと４５ｙとはスルーホールによって接続されている。したがって、製造工程数やチップサイズを増加させることなく、副電源配線４５ｘ，４５ｙをメモリアレー部１１にメッシュ状に配線することができる。これにより、上述と同じく、副電源配線の電圧降下を低減し、回路動作の高速化を図ることができる。図１１には図示が省略されているが、接地電圧ＶＳＳ側の副電源配線についても同様である。
【００５７】
図１４にはサブワードドライバ部３１及びＭＯＳ論理回路３３の周辺の回路構成が示される。ＭＯＳ論理回路３３は、サブワードドライバ５１に動作電源を供給するＣＭＯＳインバータ５０を有する。ＣＭＯＳインバータ５０はサブデコード信号ＦＸ０Ｂ，ＦＸ２Ｂ，…を反転して信号ＦＸ０，ＦＸ２，…を生成する。信号ＦＸ０Ｂ，ＦＸ２Ｂ，…、ＦＸ０，ＦＸ２，…のハイレベルは何れも昇圧電圧ＶＰＰであり、ローレベルは接地電圧ＶＳＳである。ＣＭＯＳインバータ５０はｐチャンネル型ＭＯＳトランジスタＭｐ３とｎチャンネル型ＭＯＳトランジスタＭｎ４によって構成される。
【００５８】
サブワードドライバ５１は、ｐチャンネル型ＭＯＳトランジスタＭｐ５とｎチャンネル型ＭＯＳトランジスタＭｎ６，Ｍｎ７によってノア（ＮＯＲ）ゲートとして構成されている。ＭＯＳトランジスタＭｎ７のゲートには対応するプリデコード信号ＦＸ０Ｂ，ＦＸ２Ｂ，…が供給され、ＭＯＳトランジスタＭｐ５，Ｍｎ６のゲートには対応されるメインワード線ＭＷＢが結合される。サブワードドライバ５１は、それに対応されるメインワード線ＭＷＢがローレベルであって、それに対応される信号ＦＸ０Ｂ，ＦＸ２Ｂ，…がローレベル（ＦＸ０，ＦＸ２，…はハイレベル）であるときに限り、サブワード線ＳＷを昇圧電圧ＶＰＰに等しい電圧ＶＰＴに駆動する。電圧ＶＰＴは、ＣＭＯＳインバータ５０におけるハイレベルの出力ＦＸ０，ＦＸ２，…としてサブワードドライバ５１に供給される。
【００５９】
ＤＲＡＭの待機状態では信号ＦＸ０Ｂ，ＦＸ２Ｂ，…はハイレベル（＝ＶＰＰ）にされ、ＦＸ０，ＦＸ２，…はローレベルにされる。そのため、ＣＭＯＳインバータ５０を構成するｐチャネル型ＭＯＳトランジスタＭｐ３にはサブスレッショルド電流が流れようとする。このとき、当該ＭＯＳトランジスタＭｐ３のソースはサブ電源配線４５ｘに接続され、サブ電源配線４５ｘはスイッチＭＯＳトランジスタ４７ｙを介して主電源配線４３ｙに接続されている。スタンバイ状態においても主電源配線４３ｙには昇圧電圧ＶＰＰが供給されている。待機時にスイッチＭＯＳトランジスタ４７ｙ，４７ｘはオフ状態に制御される。したがって、待機時に電圧ＶＰＴは昇圧電圧ＶＰＰよりも低下するから、ＭＯＳトランジスタＭｐ３のゲート電位がソース電位よりも高くなり、サブスレッショルド電流が抑制される。尚、図１４において４６ｘ，４６ｙで示されるものは図１１では図示を省略した接地電圧ＶＳＳ側の副電源配線である。
【００６０】
図１４の構成において、ｐチャンネル型ＭＯＳトランジスタＭｐ３のバックゲートすなわちｎ型ウェル領域には、電圧ＶＰＴではなく、昇圧電圧ＶＰＰが供給されている。これは、スタンバイ状態において電圧ＶＰＴの電位が低下したとき、当該ＭＯＳトランジスタＭｐ３にバックゲートバイアスがかかり、ＭＯＳトランジスタＭｐ３の閾値電圧が低くなり（絶対値的に閾値電圧が大きくなり）、サブスレッショルド電流を減少させる方向に作用するからである。昇圧電圧ＶＰＰをバックゲートバイアス電圧として供給する電源配線４８ｘ，４８ｙはそれ専用とされる。したがって、大きな電流を供給する必要はないから、その配線抵抗は多少大きくても支障ない。そこで、電源配線４８ｘ，４８ｙは、電圧ＶＰＴを供給する副電源配線４５ｘ，４５ｙに比べて配線幅を細くでき、それによるチップ占有面積を節約することができる。
【００６１】
図１４において５２はダイナミック型のメモリセルであり、その選択端子はサブワード線ＳＷに結合され、そのデータ入出力端子は相補ビット線ＢＬ，ＢＬＢに結合されている。
【００６２】
５３で示されるものは、センスアンプ部３２に含まれるセンスアンプであり、センスアンプ５３は相補ビット線ＢＬ，ＢＬＢ毎に設けられ、相補ビット線ＢＬ，ＢＬＢの間の微小電位差を増幅する。相補ビット線ＢＬ，ＢＬＢはカラム選択ゲート５４を介してコモンデータ線ＩＯ，ＩＯＢに接続される。このカラム選択ゲート５４は、カラムデコーダ部１３のから出力されるカラム選択信号ＹＳによってスイッチ制御される。
【００６３】
図１３において、ＳＣＲＣ用のスイッチＭＯＳトランジスタ４７ｙが配置された領域２２を中心に、マット選択回路５０、ロウデコーダ部５１、メインワードドライバ部５２が左右に配置されている。副電源配線４５ｘは、メインワード線ＭWBと同層の配線層で形成され、メインワード線ＭＷＢの間の余剰領域に配線されている。スイッチＭＯＳトランジスタ４７ｙは左右のメモリアレー部１１で共用されている。左右のメモリアレー部１１は同時には選択されないので、スイッチＭＯＳトランジスタ４７ｙのチャンネル幅は片方のメモリアレー部１１に電源を供給可能な大きさにすればよい。したがって、スイッチＭＯＳトランジスタ４７ｙを左右のメモリアレイ部１１で共有する構成であっても、当該ＭＯＳトランジスタ４７ｙのチャンネル幅を２倍にする必要はない。
【００６４】
図１５にはメモリマット３０の部分的な断面図が示される。図１５において６０はｐ形基板、６１は素子分離用酸化膜、６２はｎ形拡散層、６３はビット線ＢＬ，ＢＬＢとして用いられている第１層目のメタル配線層である。尚、サブワード線ＳＷは紙面の手前または奥を通過しており、この図には現われない。
【００６５】
ここではメモリセルとして積層キャパシタ形を用いている。蓄積電極６４、対向電極６５、及びその間の絶縁膜（図示を省略）によって、キャパシタが形成されている。６６は層間絶縁膜である。６７は第２層目のメタル配線層であり、副電源配線４５ｘの配線として用いられている。図示していないが、メインワード線ＭＷＢも第２層目のメタル配線層で形成されていて、副電源配線４５ｘと平行に配線されている。７０は第３層目のメタル配線層であり、副電源配線４５ｙ及びカラムデコーダから出力されるカラム選択信号ＹＳの配線として用いられている。６９は層間絶縁膜６８に形成されたスルーホールであり、副電源配線同士を接続している。接地電圧ＶＳＳ側の副電源配線４６ｘ，４６ｙについても同様である。７１は表面保護膜である。
【００６６】
カラム選択信号ＹＳの信号配線は、２対又は４対の相補ビット線に１本の割合で設けられることが多い。すなわち、第１層目のメタル配線層の４本あるいは８本に１本の割合でカラム選択信号配線が形成される。したがって、第３層目のメタル配線層が第１層目のメタル配線層に比べて最小加工寸法が大きい分を考慮しても、なお配線ピッチに余裕があるのが普通であり、カラム選択信号線ＹＳの配線の間には、副電源配線などの他の配線を通すことが可能である。
【００６７】
このように、副電源配線４５ｘ，４５ｙ，４６ｘ，４６ｙをメインワードＭＷＢ線やカラム選択信号ＹＳの配線と同一の配線層で形成しているため、新たな配線層を追加しなくてもメッシュ状配線が可能である。
【００６８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えばＳＣＲＣの対象とするＭＯＳ論理回路はＣＭＯＳインバータに限定されず適宜の回路に変更することができる。また、ＭＯＳ論理回路はＣＭＯＳ回路に限定されず、ｎチャンネル型ＭＯＳトランジスタを用いたプッシュプル回路などであってもよい。本発明をＤＲＡＭに適用した時、ＳＣＲＣの対象はＣＭＯＳインバータ５０に限定されず、メインワードドライバの電源供給用回路部分や、カラムデコーダの電源供給用回路部分などにも適用することができる。
【００６９】
本発明は、ＳＲＡＭ(Static Random Access Memory)やＲＯＭ(Read Only Memory)などその他のメモリ、更には論理ＬＳＩ等の種々の半導体集積回路に適用することができる。本発明は、サブスレッショルド電流の低減と動作の高速化を企図する半導体集積回路に広く適用することができる。
【図面の簡単な説明】
【００７０】
【図１】半導体集積回路におけるサブスレッショルド電流低減のためのＳＣＲＣの一例を示す回路図である。
【図２】待機状態での副電源配線のレベル低下を比較的小さくする構成を図１の構成に付加した回路図である。
【図３】接地電圧側の副電源配線と主電源配線との間にｎチャンネル型のスイッチＭＯＳトランジスタを配置して構成したＳＣＲＣの一例を示す回路図である。
【図４】スタンバイ状態におけるサブスレッショルド電流の低減対象とされるＭＯＳ論理回路を２個のＣＭＯＳインバータの直列回路としたときのＳＣＲＣの一例を示す回路図である。
【図５】図４における接地電圧側の副電源配線の数を少なくしたＳＣＲＣの一例回路図である。
【図６】主電源配線を矩形領域の短辺に沿って配置したＳＣＲＣの一例回路図である。
【図７】副電源配線をメッシュ状に配置したＳＣＲＣの一例回路図である。
【図８】レイアウト上の制約によって図７の構成を簡略化した構成を示す回路図である。
【図９】スイッチＭＯＳトランジスタのレイアウトの一例を示す平面図である。
【図１０】本発明に係るＳＣＲＣの構成を適用したＤＲＡＭの全体的なブロック図である。
【図１１】図１０のＤＲＡＭに含まれるメモリアレイ部の一例を示すブロック図である。
【図１２】図１０のＤＲＡＭにおける主副ワード線構造の一例を示す論理回路図である。
【図１３】図１０のＤＲＡＭに含まれるロウデコーダの一例を示すブロック図である。
【図１４】図１０のＤＲＡＭに含まれるサブワードドライバ部及びＭＯＳ論理回路近辺の一例回路図である。
【図１５】図１０のＤＲＡＭに含まれるメモリマットの部分的な断面図である。
【図１６】本発明者が先に検討したＳＣＲＣの一例回路図である。
【符号の説明】
【００７１】
１  矩形領域
２，２ａ，２ｂ  ＣＭＯＳインバータ（ＭＯＳ論理回路）
３，４  主電源配線
５，６  副電源配線
３ｘ，４ｘ  Ｘ方向主電源配線
３ｙ，４ｙ  Ｙ方向主電源配線
５ｘ，６ｘ  Ｘ方向副電源配線
５ｙ，６ｙ  Ｙ方向副電源配線
７  ｐチャンネル型のスイッチＭＯＳトランジスタ
７ｘ  Ｘ方向スイッチＭＯＳトランジスタ
７ｙ  Ｙ方向スイッチＭＯＳトランジスタ
Ｍｐ１  ｐチャンネル型ＭＯＳトランジスタ
Ｍｎ２  ｎチャンネル型ＭＯＳトランジスタ
ＶＤＤ  電源電圧
ＶＳＳ   接地電圧
ＶＤＴ  副電源配線５の電圧
８  抵抗素子
９  ｎチャンネル型のスイッチＭＯＳトランジスタ
１０  半導体基板
１１  メモリ部
１２  ロウデコーダ部
１４  周辺回路部
３０  メモリマット
３１  サブワードドライバ部
３２  センスアンプ部
３３  ＭＯＳ論理回路
４３ｘ  Ｘ方向主電源配線
４３ｙ  Ｙ方向主電源配線
４５ｘ  Ｘ方向副電源配線
４５ｙ  Ｙ方向副電源配線
４７ｘ  Ｘ方向スイッチＭＯＳトランジスタ
４７ｙ  Ｙ方向スイッチＭＯＳトランジスタ
ＶＰＰ  昇圧電圧
ＶＰＴ  副電源配線４５ｘ、４５ｙ上の電圧
ＳＷ  サブワード線
ＭＷＢ  メインワード線
ＦＸＢ０〜ＦＸＢ７  プリデコード信号
ＦＸ０〜ＦＸ７  プリデコード信号ＦＸＢ０〜ＦＸＢ７の反転信号
５０  ＣＭＯＳインバータ
５１  サブワードドライバ
６３  第１層目のメタル配線層
６７  第２層目のメタル配線層
７０  第３層目のメタル配線層
【図１】
2006313639.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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