(57)【要約】      （修正有）【課題】構成が簡単かつ小型で、消費電力が少なく高分解能なプログラマブル遅延発生装置を提供する。【解決手段】一端に第一の電圧が印加され、入力時間信号に応じてオン・オフするスイッチと、一端がスイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、一方の入力端に入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、この論理和回路の各出力端とスイッチの他端との間にそれぞれ接続されたキャパシタと、微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、スイッチの他端の電圧と比較基準電圧とを比較して遅延時間信号を出力する比較器を備え、遅延設定信号の設定コードによる論理和回路の選択により、遅延時間を調整し、微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成する。【選択図】                    図１
2006180303.tif 000002
【特許請求の範囲】
【請求項１】
入力時間信号を遅延して遅延時間信号を発生するプログラマブル遅延発生装置において、
一端に第一の電圧が印加され、前記入力時間信号に応じてオン・オフするスイッチと、
一端が前記スイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、
一方の入力端に前記入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、
この論理和回路の各出力端と前記スイッチの他端との間にそれぞれ接続されたキャパシタと、
微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、
前記スイッチの他端の電圧と前記比較基準電圧とを比較して前記遅延時間信号を出力する比較器
を備え、遅延時間に応じて、前記遅延設定信号の設定コードによる前記論理和回路の選択により遅延時間を調整すると共に、前記比較基準電圧の変化範囲が前記スイッチの他端の電圧変化に対して相対的に小さくなるようにしておき前記微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成したことを特徴とするプログラマブル遅延発生装置。
【請求項２】
前記キャパシタの容量の重み付けを２のべき乗とし、前記比較基準電圧の変化スパンを電荷注入部で発生する最小電圧変化に調整し、前記デジタルアナログ変換器に入力する微小遅延設定信号の設定コードを遅延時間設定ビットの下位ビット、電荷注入部に入力する遅延設定信号の設定コードを遅延時間設定ビットの上位ビットとした直線的遅延設定により遅延時間を調整するようにしたことを特徴とするプログラマブル遅延発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LSIテスタやパルス発生器などのタイミング信号を発生する場合に適用可能なプログラマブル遅延発生装置に関し、詳しくは、ディジタル信号によって、遅延時間を高精度・高分解能に設定できる低消費電力のプログラマブル遅延発生装置に関するものである。
【背景技術】
【０００２】
プログラマブル遅延発生装置の先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特許第３１３６８９０号公報（第３頁の段落００１６〜００１７、図４）
【０００４】
図３は特許文献１に記載のプログラマブル遅延発生装置の一例を示す構成図である。図において、入力端子１に加えられた入力時間信号Ｖiは、バッファアンプ２および電荷注入回路５１〜５ｎに入力されている。スイッチ３は、バッファアンプ２の出力電圧によりオン・オフ駆動される。電荷注入回路５１〜５ｎは、その出力が、制御部９の制御によりオン・オフされるようになっている。
【０００５】
キャパシタ（コンデンサ）６１〜６ｎは、それぞれ容量が異なり、それぞれ一端が電荷注入回路５１〜５ｎの出力端に接続され、他端は共に電流源４に接続されている。電流源４は、その一端がスイッチ３に接続されると共に、他端には負の電圧−Ｖsが印加されている。また、スイッチ３の他端には正の電圧Ｖccが印加されている。
比較器７は、スイッチ３と電流源４の共通接続点（ノード）Ｎの電圧ＶNと、比較基準の電圧Ｖthとを比較して遅延時間信号Ｖoを出力する。
【０００６】
このような構成における動作は次の通りである。図４に示すように、入力時間信号Ｖiがハイレベル（以下単にＨという）からローレベル（以下単にＬという）に変化すると、スイッチ３がオフになる。このとき、制御部９によりオンに制御されている電荷注入回路（例えば５１であるとする）の出力はＬからＨに変わり、この電圧がコンデンサ６１を介してノードＮの電圧ＶNを上昇させる。このとき、スイッチ３がオフであるため、電流源４の電流によりコンデンサ６１は放電し、ノード電圧ＶNは徐々に下がって行く。
【０００７】
ノード電圧ＶNが電圧Ｖthに下がった時点で比較器７の遅延時間信号ＶoがＨからＬに変わる。さらに、ノード電圧ＶNは下がって、一定の値、つまり入力時間信号ＶiのＬで決まる値になり、コンデンサ６１の放電が終了する。
【０００８】
入力時間信号ＶiをＨからＬに変化させた時点から遅延時間信号ＶoがＬに変わるまでの時間（遅延時間td）はコンデンサの容量に対応する。したがって、遅延時間を変更するときは、所望の遅延時間に対応した容量を持つコンデンサに接続される電荷注入回路を制御部９によりオンにすることにより、所望の遅延時間を得ることができる。
【０００９】
ここで、コンデンサ６１〜６ｎを２のべき乗の重み付けとなる容量値にすれば、ｎビット分解能の遅延設定が可能なプログラマブル遅延発生回路を実現することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、そのような構成とした場合には次のような課題がある。
高分解能化しようとすると、コンデンサの容量値を２のべき乗で重み付けすることから、使用するコンデンサの総容量が飛躍的に増大する。例えば、６ビット分解能では単位容量の６３倍でよいが、１０ビット分解能を得ようとすると１０２３倍となる。特に集積回路においては、使用するコンデンサの単位容量には精度確保および製造ルールによる下限値があり、総容量を低減することは困難である。
この結果、高分解化に伴い、回路規模・消費電力が増大し、また動作速度が低下するという問題が発生する。
【００１１】
本発明の目的は、構成が簡単かつ小型で、消費電力が少なく高分解能なプログラマブル遅延発生装置を提供することにある。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明は、
入力時間信号を遅延して遅延時間信号を発生するプログラマブル遅延発生装置において、
一端に第一の電圧が印加され、前記入力時間信号に応じてオン・オフするスイッチと、
一端が前記スイッチの他端に接続され、他端に第二の電圧が印加された定電流源と、
一方の入力端に前記入力時間信号が入力され、他方の入力端に遅延設定信号がそれぞれ入力される複数個の論理和回路と、
この論理和回路の各出力端と前記スイッチの他端との間にそれぞれ接続されたキャパシタと、
微小遅延設定信号の設定コードに対応した比較基準電圧を発生するデジタルアナログ変換器と、
前記スイッチの他端の電圧と前記比較基準電圧とを比較して前記遅延時間信号を出力する比較器
を備え、遅延時間に応じて、前記遅延設定信号の設定コードによる前記論理和回路の選択により、遅延時間を調整すると共に、前記比較基準電圧の変化範囲が前記スイッチの他端の電圧変化に対して相対的に小さくなるようにしておき前記微小遅延設定信号の設定コードにより遅延時間の微調整を行うように構成したことを特徴とする。
【００１３】
このような構成により、遅延設定信号の設定コードにより遅延時間を調整し、微小遅延信号の設定コードにより遅延時間の微調整を行うことができる。
したがって、本発明によれば、キャパシタの容量の総計を増やすことなく、高分解能なプログラマブル遅延発生装置が容易に実現でき、また、構成が簡単で小型であり、消費電力も少ないという効果がある。
【００１４】
この場合、請求項２のように、前記キャパシタの容量の重み付けを２のべき乗とし、前記比較基準電圧の変化スパンを電荷注入部で発生する最小電圧変化に調整し、前記デジタルアナログ変換器に入力する微小遅延設定信号の設定コードを遅延時間設定ビットの下位ビット、電荷注入部に入力する遅延設定信号の設定コードを遅延時間設定ビットの上位ビットとした直線的遅延設定により遅延時間を調整することができる。
【発明の効果】
【００１５】
以上説明したことから明らかなように、本発明によれば、構成が簡単であり、小型・低消費電力でありながら、高精度・高分解能の遅延設定が可能なプログラマブル遅延発生装置を容易に実現できる効果がある。
【発明を実施するための最良の形態】
【００１６】
以下図面を用いて本発明を詳細に説明する。図１は本発明に係るプログラマブル遅延発生回路の一実施例を示す構成図である。図１において、図３と同等部分には同一符号を付してある。
【００１７】
図において、５０１〜５０ｎは、CMOS論理回路で構成された論理和回路（以下ＯＲゲートという）であり、遅延設定分解能ｎビットに対応してｎ個備えられている。
各ＯＲゲートは、その一方の入力端が入力端子１に共通に接続され、他方の入力端にはｎビットの遅延設定信号ＣＤ１〜ＣＤｎがそれぞれ入力されている。そして、正の電圧Ｖdd（第一の電圧という）を持つ電源により駆動され、出力電圧はＶddもしくは０Ｖのいずれかの値をとるように構成されている。
【００１８】
コンデンサ６０１〜６０ｎは、上記遅延設定分解能ｎビットに対応してｎ個設けられており、それぞれ２のべき乗で重み付けされた容量値を有する。すなわち、コンデンサ６０１の容量を単位容量Ｃoとすると、コンデンサ６０１は２０×Ｃo、コンデンサ６０２は
２１×Ｃo、．．．コンデンサ６０ｎは２n-1×Ｃoの容量で重み付けされている。
各コンデンサの一端はそれぞれＯＲゲート５０１〜５０ｎの出力に接続され、他端はスイッチ３と定電流源４との共通接続点Ｎに接続されている。
なお、定電流源４の他端は、負の電圧−Ｖs（第二の電圧という）を持つ電源に接続されている。
【００１９】
比較器７は、共通接続点Ｎの電位とデジタルアナログ変換器（以下ＤＡコンバータという）１０の出力電圧（比較基準電圧）Ｖthを比較する。
ＤＡコンバータ１０は、ｍビットの分解能を有するＤＡコンバータであり、ｍビットの微小遅延設定分解能に対応した微小遅延設定信号ＦＤ1〜ＦＤmが入力され、その微小遅延設定信号の設定コードに対応した比較基準電圧Ｖthを発生するように構成されている。
【００２０】
このような構成における動作を図２の動作波形図を参照して次に説明する。
入力時間信号Ｖi がＨであるときは、スイッチ３がオンであり、共通接続点Ｎの電位はＶddに固定される。一方、ＯＲゲート５０１〜５０ｎの出力はすべてＨであり、コンデンサ６０１〜６０ｎの両端の電位はすべてＶddとなる。すなわち、遅延動作前の初期状態を維持する。
【００２１】
入力時間信号ＶiをＬに変化させ、遅延動作させるときは、次のような動作となる。ここで、例として遅延設定信号ＣＤnをＨにし、他の遅延設定信号ＣＤ0〜ＣＤn-1はすべてＬに設定したものとする。
入力時間信号ＶiをＬに変化させると、ＯＲゲート５０１から５０ｎ−１の出力は高速にＬに変化する。一方、ＯＲゲート５０ｎの出力はＨのままである。このとき、コンデンサ６０１〜６０ｎ−１の電荷は、ＯＲゲート５０１〜５０ｎ−１の出力の変化に伴いごく短期間に移動し（図２中のＡ部）、すべてのコンデンサで電荷再分配され、図２中のＢ点で示されるＶNの屈曲点電位を決定する。
【００２２】
図２中のＡ部において移動する電荷は、出力が変化するＯＲゲートに接続されたコンデンサの容量に比例し、かつコンデンサの容量は２のべき乗で重み付けされているため、屈曲点電位はＯＲゲートに与える遅延設定信号ＣＤ1〜ＣＤnにの設定コードに比例して定まる。遅延設定信号が上記設定の場合には実線イのような電圧変化を示す。遅延設定信号をすべてＬに設定した場合には破線ロ、すべてをＨに設定した場合には破線ハのような電圧変化を示す。
【００２３】
一方、入力時間信号ＶiがＬになると、スイッチ３はオフとなり、定電流源４は共通接続点Ｎからコンデンサ６０１〜６０ｎを放電する。これにより、共通接続点Ｎの電圧ＶNは徐々に降下する。ＶNがＶthに達すると、比較器７がこれを検出し、出力端子８に出力される遅延時間信号ＶoをＬにする。
【００２４】
定電流源４による放電は屈曲点（Ｂ点）の電位を初期値として行われるとみなせるから、放電にかかる期間は遅延設定信号ＣＤ1〜ＣＤnの設定コードに対応する。すなわち、遅延設定信号の設定により遅延時間ｔｄをプログラマブルに決定することができる。
【００２５】
さて、本発明で特徴的であるのは、以下に説明するように、比較器７の比較基準電圧ＶthをＤＡコンバータ１０により可変としたことにある。そしてまた、この比較基準電圧Ｖthの変化範囲を上記放電電圧変化に対し相対的に小さく抑え、遅延時間の微調整（高分解能化）を可能としつつ、コンデンサおよび定電流源の非線形性の影響低減を図ったことにある。
本発明によれば、前記従来例について指摘した問題点である、高分解能化に伴うコンデンサの総容量の増大とそれに伴う種々の特性劣化について、効果的に解決できる。以下詳しく説明する。
【００２６】
例えば、遅延設定分解能の要求が１０ビット相当であるとする。従来例の構成では、電荷注入部（５１〜５ｎおよび６１〜６ｎからなる部分）の重み付けべき数ｎを１０にする必要がある。そうすると、コンデンサ単位容量がＣoであれば、コンデンサ容量の総計は１０２３×Ｃoとなり、消費電力およびサイズの増大や、特性の劣化などの問題が発生する。
【００２７】
これに対し、本発明では、電荷注入部の重み付けべき数ｎを６、すなわち６ビットとして、コンデンサ容量総計を６３×Ｃoに抑え、従来例の問題点を解決する。加えて、電荷注入部で設定される最小遅延変化幅未満の微小遅延設定は、ＤＡコンバータ１０のビット数を４ないし５ビットとし、Ｖthをわずかに変化させ、全体で１０ビット相当の遅延設定分解能を実現する。
【００２８】
さらに、ＤＡコンバータ１０の発生するＶthの変化幅は電荷注入部で発生する電圧変化スパンの１／６４に過ぎないため、コンデンサ６０１〜６０ｎおよび定電流源４の非線形性、すなわち電圧依存性の影響は問題ない程度に抑えられ、遅延設定線形性を良好に保つことが可能である。
加えて、ＤＡコンバータ１０については、その精度は遅延設定の下位であるため、要求が緩やかであり、かつビット数が少ないため、実現は容易である。
【００２９】
なお、本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００３０】
例えば、前記実施例の回路を直列に複数接続し、遅延変化スパン量の拡大を図るようにしてもよい。さらに、この場合、１つのＤＡコンバータを共通使用するようにしてもよい。
また、ＯＲゲート５０１〜５０ｎの遅延設定とＤＡコンバータ１０の微小遅延設定とのそれぞれの遅延設定を、独立に微調整設定と粗調整設定として用いるようにしてもよい。
【００３１】
また、ＤＡコンバータ１０によるＶthの変化スパンを、電荷注入部で発生する最小電圧変化、すなわち前記屈曲点電圧の最小変化量に調整し、ＤＡコンバータ１０の微小遅延設定信号ＦＤ1〜ＦＤ４を遅延時間設定ビットの下位ビット、電荷注入部の遅延設定信号ＣＤ1〜ＣＤ6を遅延時間設定ビットの上位ビットとして、１０ビット分解能の直線的遅延設定を可能とするように構成してもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明に係るプログラマブル遅延発生回路の一実施例を示す構成図である。
【図２】本発明における動作波形図である。
【図３】従来のプログラマブル遅延発生装置の一例を示す構成図である。
【図４】従来のプログラマブル遅延発生装置における動作波形図である。
【符号の説明】
【００３３】
１  入力端子
３  スイッチ
４  電流源
７  比較器
８  出力端子
１０  ＤＡコンバータ
５０１〜５０ｎ  ＯＲゲート
６０１〜６０ｎ  コンデンサ
【図１】
2006180303.tif 000003
【図２】
2006180303.tif 000004
【図３】
2006180303.tif 000005
【図４】
2006180303.tif 000006