(57)【要約】【課題】各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイを実現する。【解決手段】本発明は、第１シリコン基板に第１Ｐ＋層および第１Ｎ＋埋込層を形成する工程３４と、第１下部電極、犠牲材料層、第１ハードマスクを堆積する工程４０と、第１ハードマスクを、第１パターンにパターンニングし、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし、第１Ｎ＋埋込層をオーバーエッチングする工程４８と、第１絶縁層を堆積する工程５０と、第１ハードマスクを、第２パターンになるようにパターニングし、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層をエッチングし、第１シリコン基板をオーバーエッチングする工程５６と、第２絶縁層を堆積する工程５８と、残存第１ハードマスク及び犠牲材料層をエッチングする工程と、第１抵抗材料層を堆積する工程と、第１上部電極を堆積しエッチングする工程とを含む。【選択図】図４Ａ
2006313898.tif 000002
【特許請求の範囲】
【請求項１】
第１下部電極及び第１上部電極を備え、第１下部電極と第１上部電極との間に磁気抵抗材料からなる第１抵抗材料層が形成された抵抗メモリが複数配列して形成された、クロスポイント型抵抗メモリアレイの製造方法であって、
第１シリコン基板を準備する準備工程と、
上記第１シリコン基板にイオンを注入し、第１Ｐ＋層と、その下層の第１Ｎ＋埋込層とを形成する第１イオン注入工程と、
上記第１Ｐ＋層上に第１下部電極、犠牲材料層、第１ハードマスクをこの順に堆積する第１下部電極形成工程と、
上記第１ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第１パターンニング工程と、
上記第１パターンになるように、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし除去するとともに、第１Ｎ＋埋込層をオーバーエッチングし部分的に除去する第１エッチング工程と、
第１エッチング工程にて、第１ハードマスク、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層がエッチングされた部分に第１絶縁層を堆積する第１絶縁層堆積工程と、
上記パターンニングされた第１ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第２パターンニング工程と、
上記第２パターンになるように、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層をエッチングし除去するとともに、第１シリコン基板をオーバーエッチングし部分的に除去する第２エッチング工程と、
第２エッチング工程にて、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、第１Ｎ＋埋込層、及び第１シリコン基板がエッチングされた部分に第２絶縁層を堆積する第２絶縁層堆積工程と、
残存する第１ハードマスク及び犠牲材料層を、第１下部電極が露出するまでエッチングし除去する第１ハードマスク・犠牲材料層除去工程と、
第１下部電極の露出部分に、第１抵抗材料層を堆積する第１抵抗材料層堆積工程と、
第１抵抗材料層に第１上部電極を堆積し、その第１上部電極が第１パターンまたは第２パターンになるようにエッチングする第１上部電極堆積工程とを含むことを特徴とするクロスポイント型抵抗メモリアレイの製造方法。
【請求項２】
上記第１絶縁層堆積工程及び上記第２絶縁層堆積工程では、第１ハードマスク、犠牲材料層、及び第１下部電極の厚さの合計の１．５倍の厚さで、第１絶縁層及び第２絶縁層を堆積することを特徴とする請求項１に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項３】
上記第１絶縁層堆積工程にて堆積された第１絶縁層を平坦化し、第１絶縁層表面と上記第１ハードマスク表面とを揃える第１平坦化工程と、
上記第２絶縁層堆積工程にて堆積された第２絶縁層を平坦化し、第２絶縁層表面と上記第１ハードマスク表面とを揃える第２平坦化工程とを含むことを特徴とする請求項１または２に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項４】
上記第１シリコン基板が、ｐ型基板とｐウェルを有するｎ型基板とからなるシリコン基板のグループから選択されたシリコンウエハであることを特徴とする請求項１〜３の何れか１項に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項５】
第１イオン注入工程では、第１Ｐ＋層の厚さが１０ｎｍ〜４０ｎｍになり、かつ、第１Ｎ＋埋込層の厚さが５０ｎｍ〜２００ｎｍになるように、イオンを注入することを特徴とする請求項１〜４の何れか１項に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項６】
上記第１下部電極形成工程では、さらに、第１下部電極に、酸素拡散障壁及び接着層を堆積することを特徴とする請求項１〜５の何れか１項に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項７】
第１上部電極堆積工程では、さらに第１上部電極に酸素拡散障壁を堆積するとともに、
上記イオン注入工程にて注入されたイオンを活性化し、第１抵抗材料層をアニールするアニーリング工程を含むことを特徴とする請求項１〜６の何れか１項に記載のクロスポイント型抵抗メモリアレイの製造方法。
【請求項８】
請求項１〜６の何れか１項に記載のクロスポイント型抵抗メモリアレイの製造方法により製造されたクロスポイント型抵抗メモリアレイに、さらにクロスポイント型抵抗メモリアレイが積載された、クロスポイント型抵抗メモリアレイ積載体の製造方法であって、
上記第１上部電極堆積工程にて、第１上部電極がエッチングされた部分に第３絶縁層を堆積する第３絶縁層堆積工程と、
上記第１上部電極に、磁気抵抗材料からなる第２抵抗材料層を堆積する第２抵抗材料層堆積工程と、
上記第２抵抗材料層に、第２下部電極を堆積する第２下部電極形成工程と、
シリコン層が形成されたドナー基板を準備し、該ドナー基板から上記抵抗材料層表面へ上記シリコン層を転移させるシリコン層転移工程と、
シリコン層転移工程にて転移されたシリコン層に、イオンを注入し第２Ｐ＋層と、その下層の第２Ｎ＋埋込層を形成する第２イオン注入工程と、
上記第２Ｐ＋層上に第２ハードマスクを堆積し、第２ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第３パターンニング工程と、
上記第１パターンになるように、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングする第３エッチング工程と、
第３エッチング工程にて、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に、第３絶縁層を堆積する第３絶縁層堆積工程と、
上記パターンニングされた第２ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第４パターンニング工程と、
上記第２パターンになるように、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングし除去する第４エッチング工程と、
第４エッチング工程にて、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に第４絶縁層を堆積する第４絶縁層堆積工程と、
残存する第２ハードマスクをエッチングし除去する第２ハードマスク除去工程と、
残存する第２ハードマスクが除去された部分に第２上部電極を堆積する第２上部電極堆積工程とを含むことを特徴とするクロスポイント型抵抗メモリアレイ積載体の製造方法。
【請求項９】
上記第２下部電極形成工程では、第２下部電極に加え、導電性酸素障壁を形成し、
上記導電性酸素障壁に、導電性接着材料からなる導電性接着層を堆積する導電性接着層堆積工程を含むことを特徴とする請求項８に記載のクロスポイント型抵抗メモリアレイ積載体の製造方法。
【請求項１０】
請求項８または９に記載のクロスポイント型抵抗メモリアレイ積載体の製造方法により製造されたクロスポイント型抵抗メモリアレイ積載体に、第３シリコン基板を接着する第３シリコン基板接着工程と、
上記第３シリコン基板にイオンを注入し第３Ｐ＋層と、その下層の第３Ｎ＋埋込層とを形成する第３イオン注入工程と、
上記第３Ｐ＋層上に第３下部電極、犠牲材料層、第３ハードマスクをこの順に堆積する第３下部電極形成工程と、
上記第３ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第５パターンニング工程と、
上記第１パターンになるように、第３ハードマスク、犠牲材料層及び第３下部電極をエッチングし除去するとともに、第３Ｎ＋埋込層をオーバーエッチングし部分的に除去する第５エッチング工程と、
第５エッチング工程にて、第３ハードマスク、犠牲材料層、第３下部電極、及び第３Ｎ＋埋込層がエッチングされた部分に第５絶縁層を堆積する第５絶縁層堆積工程と、
上記パターンニングされた第３ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第６パターンニング工程と、
上記第２パターンになるように、第３ハードマスク、第５絶縁層、犠牲材料層、第３下部電極、及び第３Ｎ＋埋込層をエッチングし除去するとともに、第３シリコン基板をオーバーエッチングし部分的に除去する第６エッチング工程と、
第６エッチング工程にて、第３ハードマスク、第５絶縁層、犠牲材料層、第３下部電極、第３Ｎ＋埋込層、及び第３シリコン基板がエッチングされた部分に第６絶縁層を堆積する第６絶縁層堆積工程と、
残存する第３ハードマスク及び犠牲材料層を、第３下部電極が露出するまでエッチングし除去する第３ハードマスク・犠牲材料層除去工程と、
第３下部電極の露出部分に、第３抵抗材料層を堆積する第３抵抗材料層堆積工程と、
第３抵抗材料層に第３上部電極を堆積し、その第３上部電極が第１パターンまたは第２パターンになるようにエッチングする第３上部電極堆積工程とを含むことを特徴とするクロスポイント型抵抗メモリアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型抵抗メモリアレイの製造方法、及びクロスポイント型抵抗メモリアレイ積載体の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１（Ｈｓｕら，「クロスポイント型電気書込式抵抗メモリ（resistance cross point memory）」）には、上部電極と下部電極との間にペロブスカイト材料からなる活性層が配されたメモリデバイスが開示されている。このメモリデバイスでは、上部電極と下部電極とが交差する活性層内にビット領域が配されており、このビット領域は、１つ以上のパルス電圧の印加に応じて値域内で可変する抵抗性を有している。そして、パルス電圧を用いて、ビット領域の抵抗性を増加させてもよいし、ビット領域の抵抗性を減少させてもよいし、ビット領域の抵抗性を決定させてもよい。また、このメモリデバイスでは、メモリ周辺回路が設けられており、ビット領域の書込及び読出を補助するようになっている。
【０００３】
特許文献２（Ｈｓｕら，「クロスポイント型クロストーク電気書込式抵抗メモリ（Cross-talk Electrically Programmable resistance cross point memory）」）に開示されたメモリデバイスでは、上部電極と下部電極とが交差する領域で、ペロブスカイト材料からなる活性層が上部電極と下部電極との間を介在するようになっている。そして、このメモリデバイスでは、この活性層を用いてビットが形成されている。各ビットは、１つ以上のパルス電圧の印加に応じて値域内で可変する抵抗性を有している。
【０００４】
特許文献３（Ｈｓｕら，「電気的書込可能なクロスポイント型抵抗メモリ（resistance cross point memory）」）には、上部電極と下部電極との間にペロブスカイト材料からなる活性層が配されたメモリデバイスが開示されている。このメモリデバイスでは、パルス電圧を用いて、ビット領域の抵抗性を増加させてもよいし、ビット領域の抵抗性を減少させてもよいし、ビット領域の抵抗性を決定させてもよい。
【０００５】
図１〜図３に、従来のクロスポイント型抵抗メモリアレイ１０の構成を示す。図１は、クロスポイント型抵抗メモリアレイの構成を示す平面図である。図２は、図１のクロスポイント型抵抗メモリアレイの２‐２断面図である。図３は、図１のクロスポイント型抵抗メモリアレイの３‐３断面図である。クロスポイント型抵抗メモリアレイ１０は、酸化物層１２、上部電極１４、コロッサル磁気抵抗（ＣＭＲ）層１６、障壁層１８、下部電極２０、ｐ＋層２２、ｎ＋層２４、およびシリコン基板２６を備えている。ＣＭＲメモリ材料からなるＣＭＲ層１６は、上部電極１４をマスクとして使用しエッチングされる。それゆえ、ＣＭＲ層１６は、２‐２断面に沿ってエッチングされず、図２に示されているように２−２方向に延びる平面のままである。このことによって、２‐２方向の隣接したビット間でのクロストークが可能となる。
【０００６】
非特許文献１には、コロッサル磁気抵抗（ＣＭＲ）材料の特性が記載されている。
【特許文献１】米国特許第６，５３１，３７１号明細書（２００３年３月１１日付与）
【特許文献２】米国特許第６，６９３，８２１号明細書（２００４年２月１７日付与）
【特許文献３】米国特許出願公開第２００３／１４２５７８号明細書（２００３年７月３１日公開）
【非特許文献１】リウ（Liu）ら著，「磁気抵抗膜における電気パルス誘導された可逆的な抵抗変化(Electric-pulse induced reversible resistance change effect in magnetoresistive film)」，応用物理学レター(Applied Physics Letters)，２０００年５月，第７６巻、第１９号、ｐ．２７４９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の特許文献及び非特許文献に開示された従来技術では、以下の問題が生じる。
【０００８】
すなわち、従来技術において、コロッサル磁気抵抗（ＣＭＲ）メモリ材料からなるＣＭＲ層は、メモリアレイ領域にてエッチングされる、もしくは、上部電極をマスクとして用いてエッチングされている。従来技術のメモリデバイスでは、上部電極が共通する隣接ビット間で電位のクロストークが起きるおそれがある。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各ＣＭＲ材料が完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイを形成することにより最小のメモリセルサイズ４Ｆ２を達成できるクロスポイント型抵抗メモリアレイの製造方法、及びクロスポイント型抵抗メモリアレイ積載体の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係るクロスポイント型抵抗メモリアレイの製造方法は、上記の課題を解決するために、第１下部電極及び第１上部電極を備え、第１下部電極と第１上部電極との間に磁気抵抗材料からなる第１抵抗材料層が形成された抵抗メモリが配列して形成された、クロスポイント型抵抗メモリアレイの製造方法であって、第１シリコン基板を準備する準備工程と、上記第１シリコン基板にイオンを注入し第１Ｐ＋層と、その下層の第１Ｎ＋埋込層とを形成する第１イオン注入工程と、上記第１Ｐ＋層上に第１下部電極、犠牲材料層、第１ハードマスクをこの順に堆積する第１下部電極形成工程と、上記第１ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第１パターンニング工程と、上記第１パターンになるように、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし除去するとともに、第１Ｎ＋埋込層をオーバーエッチングし部分的に除去する第１エッチング工程と、第１エッチング工程にて、第１ハードマスク、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層がエッチングされた部分に第１絶縁層を堆積する第１絶縁層堆積工程と、上記パターンニングされた第１ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第２パターンニング工程と、上記第２パターンになるように、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層をエッチングし除去するとともに、第１シリコン基板をオーバーエッチングし部分的に除去する第２エッチング工程と、第２エッチング工程にて、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、第１Ｎ＋埋込層、及び第１シリコン基板がエッチングされた部分に第２絶縁層を堆積する第２絶縁層堆積工程と、残存する第１ハードマスク及び犠牲材料層を、第１下部電極が露出するまでエッチングし除去する第１ハードマスク・犠牲材料層除去工程と、第１下部電極の露出部分に、第１抵抗材料層を堆積する第１抵抗材料層堆積工程と、第１抵抗材料層に第１上部電極を堆積し、その第１上部電極が第１パターンまたは第２パターンになるようにエッチングする第１上部電極堆積工程とを含むことを特徴としている。
【００１１】
上記の構成により製造されたクロスポイント型抵抗メモリアレイでは、第１下部電極と第１上部電極との間に第１抵抗材料層が形成された抵抗メモリが、第１及び第２の方向に複数配列された構成になる。
【００１２】
上記の構成によれば、第１パターンニング工程にて、第１ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングし、第１エッチング工程にて、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし除去するとともに、第１Ｎ＋埋込層をオーバーエッチングし部分的に除去し、第１絶縁層堆積工程にて、第１ハードマスク、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層がエッチングされた部分に第１絶縁層を堆積する。そして、第２パターンニング工程にて、パターンニングされた第１ハードマスクを、第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングし、第２エッチング工程にて、上記第２パターンになるように、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層をエッチングし除去するとともに、第１シリコン基板をオーバーエッチングし部分的に除去し、第２絶縁層堆積工程にて、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、第１Ｎ＋埋込層、及び第１シリコン基板がエッチングされた部分に第２絶縁層を堆積する。それゆえ、クロスポイント型抵抗メモリアレイは、第１絶縁層または第２絶縁層により各抵抗メモリが互いに絶縁して配列した構成になる。また、各抵抗メモリが、第１Ｐ＋層および第１Ｎ＋埋込層とのＰＮ接合と直列に製造されることになる。それゆえ、上記の構成によれば、上部電極が共通する抵抗メモリ（ビット）間で起きる電位のクロストークを防止することが可能になる。
【００１３】
従って、上記の構成によれば、各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイの製造方法を提供することが可能になる。
【００１４】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記第１絶縁層堆積工程及び上記第２絶縁層堆積工程では、第１ハードマスク、犠牲材料層、及び第１下部電極の厚さの合計の１．５倍の厚さで、第１絶縁層及び第２絶縁層を堆積することが好ましい。
【００１５】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記第１絶縁層堆積工程にて堆積された第１絶縁層を平坦化し、第１絶縁層表面と上記第１ハードマスク表面とを揃える第１平坦化工程と、上記第２絶縁層堆積工程にて堆積された第２絶縁層を平坦化し、第２絶縁層表面と上記第１ハードマスク表面とを揃える第２平坦化工程とを含むことが好ましい。
【００１６】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記第１シリコン基板が、ｐ型基板とｐウェルを有するｎ型基板とからなるシリコン基板のグループから選択されたシリコンウエハであってもよい。
【００１７】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、第１イオン注入工程では、第１Ｐ＋層の厚さが１０ｎｍ〜４０ｎｍになり、かつ、第１Ｎ＋埋込層の厚さが５０ｎｍ〜２００ｎｍになるように、イオンを注入することが好ましい。
【００１８】
上記の構成によれば、第１Ｐ＋層の厚さが１０ｎｍ〜４０ｎｍになり、かつ、第１Ｎ＋埋込層の厚さが５０ｎｍ〜２００ｎｍになるように、イオンを注入するので、このＮ＋注入により、Ｐ＋注入層はＳｉ基板と分離されるという効果を奏する。
【００１９】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記下部電極形成工程では、さらに、第１下部電極に、酸素拡散障壁及び接着層を堆積することが好ましい。
【００２０】
また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、第１上部電極堆積工程では、さらに第１上部電極に酸素拡散障壁を堆積するとともに、上記イオン注入工程にて注入されたイオンを活性化し、第１抵抗材料層をアニールするアニーリング工程を含むことが好ましい。
【００２１】
これにより、クロスポイント型抵抗メモリアレイ製造時における熱収支を最小にすることができる。
【００２２】
また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法は、上述のクロスポイント型抵抗メモリアレイの製造方法により製造されたクロスポイント型抵抗メモリアレイに、さらにクロスポイント型抵抗メモリアレイが積載された、クロスポイント型抵抗メモリアレイ積載体の製造方法であって、上記上部電極堆積工程にて、上部電極がエッチングされた部分に第３絶縁層を堆積する第３絶縁層堆積工程と、上記上部電極に、磁気抵抗材料からなる第２抵抗材料層を堆積する第２抵抗材料層堆積工程と、上記第２抵抗材料層に、第２下部電極を堆積する第２下部電極形成工程と、シリコン層が形成されたドナー基板を準備し、該ドナー基板から上記抵抗材料層表面へ上記シリコン層を転移させるシリコン層転移工程と、シリコン層転移工程にて転移されたシリコン層に、イオンを注入し第２Ｐ＋層と、その下層の第２Ｎ＋埋込層とを形成する第２イオン注入工程と、上記第２Ｐ＋層上に第２ハードマスクを堆積し、第２ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第３パターンニング工程と、上記第１パターンになるように、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングする第３エッチング工程と、第３エッチング工程にて、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に、第３絶縁層を堆積する第３絶縁層堆積工程と、上記パターンニングされた第２ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第４パターンニング工程と、上記第２パターンになるように、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングし除去する第４エッチング工程と、第４エッチング工程にて、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に第４絶縁層を堆積する第４絶縁層堆積工程と、残存する第２ハードマスクをエッチングし除去する第２ハードマスク除去工程と、残存する第２ハードマスクが除去された部分に第２上部電極を堆積する第２上部電極堆積工程とを含むことを特徴としている。
【００２３】
従来のクロスポイント型抵抗メモリアレイ積載体の製造方法では、クロスポイント型抵抗メモリアレイにポリシリコン層を堆積し、このポリシリコン層を再結晶化してＰ／Ｎ接合を形成し、このＰ／Ｎ接合上にクロスポイント型抵抗メモリアレイを積載していた。しかしながら、再結晶化したポリシリコン層のＰ／Ｎ接合では、漏えい電流が高くなるという問題があった。このため、従来の製造方法は、高密度・大規模のメモリアレイ積載体の製造に適したものではない。
【００２４】
しかしながら、上記の構成によれば、従来のクロスポイント型抵抗メモリアレイ積載体の製造方法における上記問題を招来しない。上記の構成によれば、シリコン層転移工程にて、シリコン層が形成されたドナー基板を準備し、該ドナー基板から上記抵抗材料層表面へ上記シリコン層を転移させており、ポリシリコン層を堆積していない。従って、上記の構成によれば、高密度・大規模のクロスポイント型抵抗メモリアレイ積載体を製造することが可能になる。
【００２５】
また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記第２下部電極形成工程では、第２下部電極に加え、導電性酸素障壁を形成し、上記導電性酸素障壁に、導電性接着材料からなる導電性接着層を堆積する導電性接着層堆積工程を含むことが好ましい。
【００２６】
また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上述のクロスポイント型抵抗メモリアレイ積載体の製造方法により製造されたクロスポイント型抵抗メモリアレイ積載体に、第３シリコン基板を接着する第３シリコン基板接着工程と、上記第３シリコン基板にイオンを注入し第３Ｐ＋層と、その下層の第３Ｎ＋埋込層とを形成する第３イオン注入工程と、上記第３Ｐ＋層上に第３下部電極、犠牲材料層、第３ハードマスクをこの順に堆積する第３下部電極形成工程と、上記第３ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第５パターンニング工程と、上記第１パターンになるように、第３ハードマスク、犠牲材料層及び第３下部電極をエッチングし除去するとともに、第３Ｎ＋埋込層をオーバーエッチングし部分的に除去する第５エッチング工程と、第５エッチング工程にて、第３ハードマスク、犠牲材料層、第３下部電極、及び第３Ｎ＋埋込層がエッチングされた部分に第５絶縁層を堆積する第５絶縁層堆積工程と、上記パターンニングされた第３ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第６パターンニング工程と、上記第２パターンになるように、第３ハードマスク、第５絶縁層、犠牲材料層、第３下部電極、及び第３Ｎ＋埋込層をエッチングし除去するとともに、第３シリコン基板をオーバーエッチングし部分的に除去する第６エッチング工程と、第６エッチング工程にて、第３ハードマスク、第５絶縁層、犠牲材料層、第３下部電極、第３Ｎ＋埋込層、及び第３シリコン基板がエッチングされた部分に第６絶縁層を堆積する第６絶縁層堆積工程と、残存する第３ハードマスク及び犠牲材料層を、第３下部電極が露出するまでエッチングし除去する第３ハードマスク・犠牲材料層除去工程と、第３下部電極の露出部分に、第３抵抗材料層を堆積する第３抵抗材料層堆積工程と、第３抵抗材料層に第３上部電極を堆積し、その第３上部電極が第１パターンまたは第２パターンになるようにエッチングする第３上部電極堆積工程とを含むことが好ましい。
【発明の効果】
【００２７】
本発明に係るクロスポイント型抵抗メモリアレイの製造方法は、以上のように、第１シリコン基板を準備する準備工程と、上記第１シリコン基板にイオンを注入し第１Ｐ＋層と、その下層の第１Ｎ＋埋込層とを形成する第１イオン注入工程と、上記第１Ｐ＋層上に第１下部電極、犠牲材料層、第１ハードマスクをこの順に堆積する第１下部電極形成工程と、上記第１ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第１パターンニング工程と、上記第１パターンになるように、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし除去するとともに、第１Ｎ＋埋込層をオーバーエッチングし部分的に除去する第１エッチング工程と、第１エッチング工程にて、第１ハードマスク、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層がエッチングされた部分に第１絶縁層を堆積する第１絶縁層堆積工程と、上記パターンニングされた第１ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第２パターンニング工程と、上記第２パターンになるように、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ＋埋込層をエッチングし除去するとともに、第１シリコン基板をオーバーエッチングし部分的に除去する第２エッチング工程と、第２エッチング工程にて、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、第１Ｎ＋埋込層、及び第１シリコン基板がエッチングされた部分に第２絶縁層を堆積する第２絶縁層堆積工程と、残存する第１ハードマスク及び犠牲材料層を、第１下部電極が露出するまでエッチングし除去する第１ハードマスク・犠牲材料層除去工程と、第１下部電極の露出部分に、第１抵抗材料層を堆積する第１抵抗材料層堆積工程と、第１抵抗材料層に第１上部電極を堆積し、その第１上部電極が第１パターンまたは第２パターンになるようにエッチングする第１上部電極堆積工程とを含む構成である。
【００２８】
また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法は、以上のように、上記上部電極堆積工程にて、上部電極がエッチングされた部分に第３絶縁層を堆積する第３絶縁層堆積工程と、上記上部電極に、磁気抵抗材料からなる第２抵抗材料層を堆積する第２抵抗材料層堆積工程と、上記第２抵抗材料層に、第２下部電極を堆積する第２下部電極形成工程と、シリコン層が形成されたドナー基板を準備し、該ドナー基板から上記抵抗材料層表面へ上記シリコン層を転移させるシリコン層転移工程と、シリコン層転移工程にて転移されたシリコン層に、イオンを注入し第２Ｐ＋層と、その下層の第２Ｎ＋埋込層とを形成する第２イオン注入工程と、上記第２Ｐ＋層上に第２ハードマスクを堆積し、第２ハードマスクを、第１の方向に沿ってストライプ状に延びた第１パターンにパターンニングする第３パターンニング工程と、上記第１パターンになるように、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングする第３エッチング工程と、第３エッチング工程にて、第２ハードマスク、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に、第３絶縁層を堆積する第３絶縁層堆積工程と、上記パターンニングされた第２ハードマスクを、上記第１方向と略垂直な第２方向に沿ってストライプ状に延びた第２パターンになるようにパターニングする第４パターンニング工程と、上記第２パターンになるように、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層をエッチングし除去する第４エッチング工程と、第４エッチング工程にて、第２ハードマスク、第３絶縁層、第２Ｐ＋層、第２Ｎ＋埋込層、及び第２抵抗材料層がエッチングされた部分に第４絶縁層を堆積する第４絶縁層堆積工程と、残存する第２ハードマスクをエッチングし除去する第２ハードマスク除去工程と、残存する第２ハードマスクが除去された部分に第２上部電極を堆積する第２上部電極堆積工程とを含む構成である。
【００２９】
それゆえ、クロスポイント型抵抗メモリアレイは、第１絶縁層または第２絶縁層により各抵抗メモリが互いに絶縁して配列した構成になり、上部電極が共通する抵抗メモリ（ビット）間で起きる電位のクロストークを防止することが可能になる。従って、各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイの製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００３０】
本発明は、大型の不揮発性メモリおよび内蔵メモリ構成に関するものであり、具体的にはその中に単一レベルまたは複数レベルのメモリデバイスを有する自己整合クロスポイント型抵抗メモリアレイに関するものである。
【００３１】
すなわち、本発明は、高性能クロスポイント型電気書込式抵抗（以下、ＥＰＲと記す）メモリアレイ、及び高性能３次元（またはマルチレベル）クロスポイント型ＥＰＲメモリアレイの製造方法に関するものであり、上述の特許文献及び非特許文献に開示された従来技術を改善するものである。従来技術において、コロッサル磁気抵抗（ＣＭＲ）メモリ材料からなるＣＭＲ層は、メモリアレイ領域にてエッチングされる、もしくは、上部電極をマスクとして用いてエッチングされている。従来技術のメモリデバイスでは、上部電極が共通する隣接ビット間で電位のクロストークが起きるおそれがある。本発明の方法は、完全に絶縁され、かつ自己整合するクロスポイント型ＥＰＲメモリアレイの製造方法を提供する。
【００３２】
ここでは、完全に絶縁され、かつ自己整合するクロスポイント型ＥＰＲメモリアレイの製造方法を開示する。メモリセルの大きさは、４Ｆ２に維持されている。なお、Ｆは、所定の集積回路製造工程における最小形状である。単層または単一レベルの自己整合クロスポイント型ＥＰＲメモリアレイの製造方法の各種工程が、図５〜図２５に示されている。また、本発明の方法の各工程が、図４のフローチャートに示されている。なお、メモリセル構造では、側壁保護絶縁層が設けられているが、簡略化のため、図５〜２５では側壁保護絶縁層を図示していない。本発明の方法は、完全に絶縁され、かつ自己整合するクロスポイント型ＥＰＲメモリアレイの製造方法を提供する。そして、このメモリアレイは、単一レベルまたはマルチレベルの構成である。
【００３３】
ここで、図４〜７を参照して、製造工程について以下のように説明する。まず、最初の工程は、シリコン基板３２（第１シリコン基板）を準備する工程３０である。このシリコン基板３２は、メモリウエハと称されるものであるが、ｐ型の従来のシリコンウエハ、または、その内部にｐウェルを有するｎ型基板であってもよい。そして、シリコン基板３２にイオンを注入し、上部Ｐ＋層（第１Ｐ＋層）３６及びＮ＋埋込層（第１Ｎ＋埋込層）３８を形成する（工程３４）。上部Ｐ＋層３６は、厚さが約１０ｎｍ〜４０ｎｍであることが好ましい。また、Ｎ＋埋込層３８は、厚さが約５０ｎｍ〜２００ｎｍであることが好ましい。そして、次の工程で、下部電極（第１下部電極）４２、犠牲材料層４４（例えば窒化ケイ素）、及びハードマスク（第１ハードマスク）４６を堆積する（工程４０）。下部電極４２は、白金（Ｐｔ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層といった、酸素拡散障壁及び接着層を含んでいてもよい。下部電極２４は、厚さが約２０ｎｍ〜６０ｎｍであることが好ましい。また、ハードマスク４６は、酸化ケイ素（ＳｉＯ２）、チタン（Ｔｉ）、または窒化チタン（ＴｉＮ）からなっていてもよい。さらに、犠牲材料層４４は、厚さが約５０ｎｍ〜３００ｎｍであることが好ましい。
【００３４】
ここで、図４および８〜１０を参照すると、フォトレジスト層を堆積し（工程４８）、Ｂ‐Ｂ方向（第一方向ともいえる）にマスクを設ける。ハードマスク４６は、犠牲材料層４４および下部電極４２とともに、パターニング・エッチングされる。このエッチング工程４８には、オーバーエッチングしＮ＋埋込層３８を約１０ｎｍ〜５０ｎｍ除去する工程が含まれる。そして、フォトレジスト層が除去され、結果として図８〜１０に示された構成となる。
【００３５】
本発明の方法には、第１酸化ケイ素層（第１絶縁層）５２を堆積する工程５０が含まれる。この第１酸化ケイ素層５２の厚さは、ハードマスク４６、犠牲材料層４４、および下部電極４２の厚さの約１．５倍になっている。そして、第１酸化ケイ素層５２を平坦化するために、工程５０後の構成は、ＣＭＰにより平滑化される。そして、このＣＭＰ処理は、ハードマスク４６に達すると停止される。その結果、図１１〜１３に示された構成となる。
【００３６】
フォトレジストを塗布し（工程５４）、Ａ‐Ａ方向（第２方向ともいえる）にマスクを設ける。図面（図１４〜図１６）から明らかなように、第２方向は第１方向とほぼ垂直になっている。そして、フォトレジストをパターニングし、この構成をエッチングする（工程５６）。工程５６では、ハードマスク４６、犠牲材料層４４、及び下部電極４２、Ｎ＋埋込層３８、およびシリコン基板（Ｐ基板）３２をエッチングする。なお、Ｎ＋埋込層３８に関しては、Ａ‐Ａ方向にのみエッチングする。また、シリコン基板３２に関しては、少なくとも１００ｎｍエッチングする。
【００３７】
次の工程では、第２酸化ケイ素層（第２絶縁層）６０を堆積する（工程５８）。この第２酸化ケイ素層６０は、Ａ‐Ａ方向における厚さが、ハードマスク４６、犠牲材料層４４、および下部電極４２の厚さの約１．５倍になっている。第２酸化ケイ素層６０を平坦化するために、工程５８後の構成は、ＣＭＰにより再び平滑化される。そして、このＣＭＰ処理は、ハードマスク４６に達すると停止される。そして、残存するハードマスク４６、および犠牲材料層４４をエッチングにより除去する（工程６４）。その結果、図１７〜１９に示された構成となる。
【００３８】
ここで図４および２０〜２２を参照すると、ＣＭＲ材料からなるＣＭＲ層（第１抵抗材料層）６８または任意の好適な抵抗メモリ材料(resistor memory material)からなる層を堆積し（工程６６）、その厚さを、すでに除去された犠牲材料層及びハードマスクの１．５倍にする。そして、ＣＭＲ層６８を平坦化するために、ＣＭＲ層６８は、ＣＭＰにより平滑化される。そして、このＣＭＰ処理は、第２酸化ケイ素層６０（第１酸化ケイ素層５２と第２酸化ケイ素層６０との結合体ともいえる）に達すると停止される。
【００３９】
その後、上部電極（第１上部電極）７２を堆積し（工程７０）、自己整合クロスポイント型抵抗メモリアレイの第１レベルが完成される。上部電極７２は、例えば、白金、金、銀、チタン、またはタンタルのような貴金属材料によって形成されていてもよい。また、上部電極７２は、約２００ｎｍ〜６００ｎｍの厚さまで堆積される。図２３〜２５に示されているように、例えばＴｉＮまたはＴａＮのような任意の酸素拡散障壁は、上記上部電極が単一レベルメモリアレイであり最後の構成となるべきこの時点で含まれ得る。そして、フォトレジストを塗布し（工程７４）、上部電極７２をエッチングする（工程７６）。この工程が最後の製造工程である場合には、完成した、絶縁性自己整合クロスポイント型抵抗メモリアレイ７９を集積回路に内蔵する（工程７８）。
【００４０】
上述した方法は、単一レベルの自己整合クロスポイント型抵抗メモリアレイを対象としたものである。この抵抗メモリアレイでは、各抵抗メモリがｐｎ接合と直列に製造されており、書込処理中のクロストークおよび妨害を避けるようになっている。堆積されたポリシリコン層を再結晶化し、Ｐ／Ｎ接合を製造し、従来のクロスポイント型ＥＰＲメモリアレイ上にメモリアレイを製造することにより、３次元（またはマルチレベル）クロスポイント型ＥＰＲメモリアレイ（クロスポイント型抵抗メモリアレイ積載体）を製造してもよい。しかしながら、再結晶化されたポリシリコンのＰ／Ｎ接合は漏えい電流が比較的高いことがよく知られており、この工程は、高密度・大規模のメモリアレイの製造には好適ではないといえる。この問題を解決するために、ここでは、高品質の単結晶シリコンのＰ／Ｎ接合を用いて、メモリセルをより高いレベルにする方法について説明する。マルチレベルのメモリアレイに関して、さらにレベルまたは層を追加する方法は、上部電極７２を堆積させる工程７０に続く、酸素拡散障壁を取り除く工程を含む。さらに、図４および２６〜２７を参照すると、上記レベルまたは層を追加する方法は、例えばＣＭＲ材料のような、メモリ抵抗材料（memory resistor material）からなるＣＭＲ層（第２抵抗材料層）８２を堆積させる工程８０と、第２下部電極８６および導電性酸素障壁を堆積させる工程８４とを含む。上記レベルまたは層を追加する方法は、さらに、導電性接着材料からなる薄膜を堆積させる工程９０を含み、この導電性接着材料は、メモリウエハにシリコン単結晶層を接着させるために使用される。上記導電性接着材料としては、例えば、ＴｉＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、またはＰｔＳｉ２のような、多結晶シリコンおよび金属シリサイドからなる薄膜であってもよい。
【００４１】
工程９２では、ドナーウエハを準備し、メモリウエハにシリコン薄膜（シリコン層）を提供する。この工程９２は、任意の最先端の方法（例えばSmartCut処理（登録商標））を用いて実行してもよい。絶縁体上にシリコンを接着する処理において、金属シリサイド上にシリコンを接着する場合であっても、公知の接着処理を利用する。これと同様に、上記ドナーウエハから上記メモリウエハに、厚さ約２００ｎｍ〜１０００ｎｍのシリコン層を接着させる工程９６は、いかなる公知の接着処理を使用して実行してもよい。そして、工程１００で、イオンを注入し、Ｐ／Ｎ接合を形成する。このＰ／Ｎ接合は、図２６〜２７に示されているように、Ｐ＋層（第２Ｐ＋層）１０２およびＮ＋層（第２Ｎ＋層）１０４を有する。
【００４２】
ここで図２８〜２９を参照すると、工程１０６では、第２ハードマスクを堆積させ、フォトレジストを堆積させる。そして、Ｎ＋層１０４、Ｐ＋層１０２、およびＣＭＲ層８２のメモリ積載体をパターニング・エッチングする。そして、第２下部電極８６のレベルでエッチングを停止することにより、Ｐ／Ｎ接合が絶縁される。このエッチング処理は、２段階の作業が必要とされ得る。フォトレジストは、除去される。そして、酸化物からなる層（第３絶縁層）８７が堆積され、ＣＭＰにより平滑化される。次に、第２上部電極１１０を堆積する（工程１０８）。そして、フォトレジストを塗布・パターニングし、第２上部電極１１０をエッチングする（工程１１２）。さらに、酸化物からなる層（第４絶縁層）１１６を堆積し（工程１１４）、この層１１６をＣＭＰにより平滑化することで、第２レベル自己整合クロスポイント型抵抗メモリアレイ（クロスポイント型抵抗メモリアレイ積載体）１１８が得られる。２レベルメモリアレイが最終的な構成である場合には、集積回路に内蔵することにより完成される。
【００４３】
ここで図４および３０〜３１を参照すると、さらに付加的に、メモリアレイのレベルを製造してもよい（工程１２０）。自己整合第３レベルクロスポイント型ＥＰＲメモリアレイ（クロスポイント型抵抗メモリアレイ積載体）１２２は、本発明における第１レベル７９の製造工程を適用することで、製造され得る。また、自己整合第４レベルクロスポイント型ＥＰＲメモリアレイ（クロスポイント型抵抗メモリアレイ積載体）１２４は、本発明における第２レベル１１８の製造工程を適用することで、製造され得る。
【００４４】
この方法は、いかなる数のメモリレベルを製造するために、何回でも繰り返され得る。熱収支を最小にするために、注入されたイオンは、各イオン注入後に、活性化されない。単一アニーリング工程１２６を用いて、全てのイオン注入と、全レベルが形成された後のＣＭＲ膜のアニーリングとを活性化させる。そして、マルチレベルの自己整合クロスポイント型抵抗メモリアレイは、完成された集積回路装置に内蔵される（工程１２８）。
【００４５】
以上のように、本発明では、単一レベルまたはマルチレベルの自己整合クロスポイント型抵抗メモリアレイの製造方法を開示している。さらなる変更および修正は、付属の特許請求の範囲に定義されている本発明の範囲内で成され得ることを理解されたい。
【００４６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００４７】
集積回路内蔵用の複数レベルの自己整合クロスポイント型抵抗メモリアレイを製造する方法は、メモリウエハとしてのシリコン基板を作成する工程を含む奇数の第１メモリアレイレベルを製造する工程、上記シリコン基板にイオンを注入し上部Ｐ＋層およびＮ＋埋め込み層を形成する工程、下部電極、犠牲材料層、およびハードマスク層を上記Ｐ＋層上に堆積させる工程、上記ハードマスク層をマスキングおよびパターニングする工程、エッチングしてハードマスクの脱マスキングされた部分、犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記Ｎ＋層の脱マスキングされた部分を除去する工程、厚さが、ハードマスク、犠牲材料、および下部電極全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクのレベルにとどめる工程、残ったハードマスク層をマスキングおよびパターニングする工程、エッチングして上記ハードマスクの脱マスキングされた部分、上記犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記Ｎ＋層の脱マスキングされた部分および少なくとも１００ｎｍの上記シリコン基板を除去する工程、厚さが、ハードマスク、犠牲材料、および下部電極全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクのレベルにとどめる工程、エッチングし、残ったいかなるハードマスクも残ったいかなる犠牲材料も除去するためにエッチングする工程、該犠牲材料および上記ハードマスク材料の約１．５倍の厚さまでＣＭＲ材料の層を堆積させる工程、ＣＭＰによって該ＣＭＲ層を平坦化し上記酸化ケイ素のレベルにとどめる工程、上部電極を堆積させる工程、フォトレジストを適用し該フォトレジストをパターニングし、かつ上記上部電極をエッチングする工程、上記上部電極上にＣＭＲ材料の層を堆積させる工程を含む偶数の第２メモリアレイレベルを製造する工程、上記ＣＭＲ材料の層の上に第２下部電極を堆積させ、かつ上記ＣＭＲ層の上に導電性酸素バリヤを堆積させる工程、上記導電酸素層の上に導電性接着剤の薄膜を堆積させる工程、シリコンの薄膜を前記メモリウエハ上に移すためのドナーウエハを作成する工程、シリコン層を該ドナーウエハから上記メモリウエハへ接着する工程、上記接着されたシリコン層にイオンを注入し、Ｐ＋層およびＮ＋層を有するｐｎ接合を形成させる工程、第２ハードマスクを堆積させる工程、該第２ハードマスク上のフォトレジストを堆積させかつパターニングする工程、上記Ｎ＋層、上記Ｐ＋層、および上記ＣＭＲ層をエッチングし上記第２下部電極のレベルにとどめる工程、酸化ケイ素の層を堆積させる工程、ＣＭＰによって最後に堆積された該酸化ケイ素の層を平坦化し上記第２ハードマスクのレベルにとどめる工程、第２上部電極を堆積させる工程、フォトレジストを堆積させかつパターニングする工程、上記第２上部電極をエッチングする工程、酸化ケイ素の層を堆積させる工程、ＣＭＰによって酸化ケイ素を平坦化する工程、ならびに集積回路に上記自己整合クロスポイント型抵抗メモリアレイを内蔵する工程を含んでいる。
【００４８】
より高レベルのメモリセル適用のために高品質単結晶ｐｎ接合を使用する方法を提供することが本発明の目的である。
【００４９】
本発明の他の目的は、少なくとも１つのレベルを有する自己整合クロスポイント型抵抗メモリアレイを製造する方法を提供し、それに加えて複数レベルの自己整合クロスポイント型抵抗メモリアレイを製造する方法を提供することである。
【００５０】
本発明のさらなる目的は、完全に独立しているが自己整合であるクロスポイント型抵抗メモリアレイを製造する方法を提供することである。
【００５１】
以上のことより、本発明は、以下のように言い換えることができる。
【００５２】
（１）すなわち、本発明に係るクロスポイント型抵抗メモリアレイの製造方法は、集積回路内蔵用の自己整合クロスポイント型抵抗メモリアレイの製造法であって、メモリウエハとしてのシリコン基板を作成する工程と、上記シリコン基板にイオンを注入し上部Ｐ＋層およびＮ＋埋め込み層を形成する工程と、下部電極、犠牲材料層、およびハードマスク層を上記Ｐ＋層上に堆積させる工程と、第１方向のパターンを規定する上記ハードマスク層をマスキングおよびパターニングする工程と、エッチングして上記ハードマスクの脱マスキングされた部分、上記犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記Ｎ＋層の脱マスキングされた部分を除去する工程と、厚さが、ハードマスク、上記犠牲材料、および上記下部電極の全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクのレベルにとどめる工程と、上記第１方向とほぼ垂直な第２方向のパターンを規定する上記残ったハードマスク層をマスキングおよびパターニングする工程と、エッチングして上記ハードマスクの脱マスキングされた部分、上記犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記Ｎ＋層の脱マスキングされた部分および少なくとも１００ｎｍの上記シリコン基板を除去する工程と、厚さが、ハードマスク、上記犠牲材料、および上記下部電極全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクの上記レベルにとどめる工程と、残ったいかなるハードマスクも残ったいかなる犠牲材料も除去するためにエッチングする工程と、上記犠牲材料および上記ハードマスク材料の約１．５倍の厚さまでＣＭＲ材料の層を堆積させる工程と、ＣＭＰによって該ＣＭＲ材料を平坦化し、上記先ほど堆積された酸化ケイ素の上記レベルにとどめる工程と、上部電極を堆積させる工程と、フォトレジストを適用し該フォトレジストをパターニングし、かつ上記上部電極をエッチングする工程と、集積回路に上記メモリアレイを内蔵する工程と、を含む方法であるといえる。
【００５３】
（２）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記シリコン基板が、ｐ型基板とｐウェルを内部に有するｎ型基板とからなるシリコン基板のグループから選択されたシリコンウエハであることが好ましいといえる。
【００５４】
（３）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記シリコン基板にイオンを注入し上部Ｐ＋層およびＮ＋埋め込み層を形成する上記工程が、厚さ約１０ｎｍ〜４０ｎｍのｐ＋層を形成するためにイオンを注入する工程および厚さ約５０ｎｍ〜２００ｎｍのｎ＋層を形成するためにイオンを注入する工程を含むことが好ましいといえる。
【００５５】
（４）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、下部電極を堆積させる上記工程が、該下部電極上に酸素拡散障壁および接着層を堆積させる工程を含むことが好ましいといえる。
【００５６】
（５）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上部電極を堆積させる上記工程が、該上部電極上に酸素拡散障壁を堆積させる工程を含み、上記注入されたイオンを活性化させかつ上記ＣＭＲ層をアニーリングするために前記メモリアレイをアニーリングする工程をさらに含むことが好ましいといえる。
【００５７】
（６）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、他のレベルのメモリアレイを堆積させる工程をさらに含み、厚さが、上記上部電極の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素を平坦化し、上記上部電極のレベルにとどめる工程と、上記上部電極の上にＣＭＲ材料の層を堆積させる工程と、上記ＣＭＲ材料の層の上に第２下部電極を堆積させ、かつ上記ＣＭＲ層の上に導電性酸素障壁を堆積させる工程と、上記導電酸素層の上に導電性接着剤の薄膜を堆積させる工程と、シリコンの薄膜を前記メモリウエハ上に示すためのドナーウエハを作成する工程と、シリコン層を上記ドナーウエハから上記メモリウエハへ接着する工程と、上記接着されたシリコン層にイオンを注入し、深いＰ＋層および浅いＮ＋層を有するｐｎ接合を形成させる工程と、第２ハードマスクを堆積させる工程と、第１方向のパターンを規定する上記第２ハードマスク上のフォトレジストを堆積させかつパターニングする工程と、上記Ｎ＋層、上記Ｐ＋層、および上記ＣＭＲ層をエッチングし上記第２下部電極のレベルにとどめる工程と、上記Ｎ＋層、上記Ｐ＋層、上記ＣＭＲ層および上記第２ハードマスク層を合わせた厚さの約１．５倍まで酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記先ほど堆積された酸化ケイ素の層を平坦化し、上記第２ハードマスク層のレベルにとどめる工程と、上記第２ハードマスク層の上記レベルまでエッチングする工程と、第２下部電極を堆積させる工程と、上記第１方向とほぼ垂直な第２方向のパターンを規定するフォトレジストを堆積させかつパターニングする工程と、上記第２下部電極をエッチングする工程と、上記第２下部電極上に酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素の層を平坦化する工程と、上記自己整合クロスポイント型抵抗メモリアレイ集積回路の第２レベルを合体させる工程と、を含むことが好ましいといえる。
【００５８】
（７）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、第３メモリアレイレベルの製造に上記（１）に記載の方法を適用し、上記シリコンのＮ＋層およびＰ＋層が深いＮ＋イオン注入および浅いＰ＋イオン注入の深さを有する接着されたシリコンであることが好ましいといえる。
【００５９】
（８）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上記（６）に記載の方法を第４メモリアレイレベルの製造に適用することが好ましいといえる。
【００６０】
（９）また、本発明に係るクロスポイント型抵抗メモリアレイの製造方法では、上部電極を堆積させる上記工程が、該上部電極上に酸素拡散障壁を堆積させる工程を含み、上記メモリアレイをアニーリングし上記注入されたイオンを活性化させかつ上記ＣＭＲ層をアニーリングする工程をさらに含むことが好ましいといえる。
【００６１】
（１０）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法は、集積回路内蔵用のマルチレベルの自己整合クロスポイント型抵抗メモリアレイの製造法であって、第１メモリアレイレベルを製造する工程が、メモリウエハとしてのシリコン基板を作成する工程と、上記シリコン基板にイオンを注入し上部Ｐ＋層およびＮ＋埋め込み層を形成する工程と、下部電極、犠牲材料層、およびハードマスク層を上記Ｐ＋層上に堆積させる工程と、第１方向のパターンを規定する上記ハードマスク層をマスキングおよびパターニングする工程と、エッチングして上記ハードマスクの脱マスキングされた部分、上記犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記ｎ＋層の脱マスキングされた部分を除去する工程と、厚さが、ハードマスク、上記犠牲材料、および上記下部電極の全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクのレベルにとどめる工程と、上記第１方向とほぼ垂直な第２方向のパターンを規定する上記残ったハードマスク層をマスキングおよびパターニングする工程と、エッチングして上記ハードマスクの脱マスキングされた部分、上記犠牲材料の脱マスキングされた部分、および上記下部電極の脱マスキングされた部分を除去し、かつオーバーエッチングして上記ｎ＋層の脱マスキングされた部分および少なくとも１００ｎｍの上記シリコン基板を除去する工程と、厚さが、ハードマスク、上記犠牲材料、および上記下部電極全体の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記酸化ケイ素を平坦化し上記ハードマスクの上記レベルにとどめる工程と、残ったいかなるハードマスクも残ったいかなる犠牲材料も除去するためにエッチングする工程と、上記犠牲材料および上記ハードマスク材料の約１．５倍の厚さまでＣＭＲ材料の層を堆積させる工程と、ＣＭＰによって上記先ほど堆積されたＣＭＲ材料を平坦化し、上記酸化ケイ素の上記レベルにとどめる工程と、上部電極を堆積させる工程と、フォトレジストを適用し該フォトレジストをパターニングし、かつ上記上部電極をエッチングする工程とを含み、第２メモリアレイレベルを製造する工程が、厚さが、上記上部電極の厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記先ほど堆積された酸化ケイ素を平坦化し、上記上部電極のレベルにとどめる工程と、上記上部電極の上にＣＭＲ材料の層を堆積させる工程と、上記ＣＭＲ材料の層の上に第２下部電極を堆積させ、かつ上記ＣＭＲ層の上に導電性酸素バリヤを堆積させる工程と、上記導電酸素層の上に導電性接着材の薄膜を堆積させる工程と、シリコンの薄膜を前記メモリウエハに示すためのドナーウエハを作成する工程と、シリコン層を上記ドナーウエハから上記メモリウエハへ接着する工程と、上記接着されたシリコン層にイオンを注入し、Ｐ＋層およびＮ＋層を有するｐｎ接合を形成させる工程と、第２ハードマスクを堆積させる工程と、第１方向に伸びるパターンを規定する上記第２ハードマスク上のフォトレジストを堆積させかつパターニングする工程と、上記Ｎ＋層、上記Ｐ＋層、および上記ＣＭＲ層をエッチングし上記第２下部電極のレベルにとどめる工程と厚さが上記Ｎ＋層、上記Ｐ＋層、および上記ＣＭＲ材料の層を合わせた厚さの約１．５倍である酸化ケイ素の層を堆積させる工程と、上記先ほど堆積された酸化ケイ素の層を平坦化し、上記ＣＭＲ材料の層のレベルにとどめる工程と、第２上部電極を堆積させる工程と、上記第１方向とほぼ垂直な第２方向に伸びるパターンを規定するフォトレジストを堆積させかつパターニングする工程と、上記第２上部電極をエッチングする工程と、酸化ケイ素の層を堆積させる工程と、ＣＭＰによって上記先ほど堆積された酸化ケイ素の層を平坦化し、上記第２上部電極の上記レベルにとどめる工程と、集積回路に上記自己整合クロスポイントレジスタメモリアレイを内蔵する工程を含む方法であるといえる。
【００６２】
（１１）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記シリコン基板が、ｐ型基板とｎ型シリコン基板のｐウェルとからなるシリコン基板のグループから選択されたシリコンウエハであることが好ましいといえる。
【００６３】
（１２）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記シリコン基板にイオンを注入し上部ｐ＋層およびｎ＋埋め込み層を形成する上記工程が、厚さ約１０ｎｍ〜４０ｎｍのｐ＋層を形成するためにイオンを注入する工程および厚さ約５０ｎｍ〜２００ｎｍのｎ＋層を形成するためにイオンを注入する工程を含むことが好ましいといえる。
【００６４】
（１３）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、下部電極を堆積させる上記工程が、該下部電極上に酸素拡散障壁および接着層を堆積させる工程を含むことが好ましいといえる。
【００６５】
（１４）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上部電極を堆積させる上記工程が、該上部電極上に酸素拡散障壁を堆積させる工程を含み、前記メモリアレイをアニーリングして上記注入されたイオンを活性化させかつ前記ＣＭＲ層をアニーリングする工程をさらに含むことが好ましいといえる。
【００６６】
（１５）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記（１０）に記載の第１メモリアレイレベル製造法を第３メモリアレイレベルの製造に適用することが好ましいといえる。
【００６７】
（１６）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記（１０）に記載の第２メモリアレイレベル製造法を第４メモリアレイレベルの製造に適用することが好ましいといえる。
【００６８】
（１７）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上部電極を堆積させる上記工程が、複数レベルのメモリアレイの該上部電極用に該上部電極上に酸素拡散障壁を堆積させる工程を含むことが好ましいといえる。
【００６９】
（１８）また、本発明に係るクロスポイント型抵抗メモリアレイ積載体の製造方法では、上記メモリアレイをアニーリングして上記注入されたイオンを活性化させかつ上記ＣＭＲ層をアニーリングする工程をさらに含むことが好ましいといえる。
【産業上の利用可能性】
【００７０】
以上のように、本発明においては、各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型ＥＰＲメモリアレイを実現できる。それゆえ、本発明は主に半導体産業に適用できる。
【図面の簡単な説明】
【００７１】
【図１】従来のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図２】図１のクロスポイント型抵抗メモリアレイの２‐２断面図である。
【図３】図１のクロスポイント型抵抗メモリアレイの３‐３断面図である。
【図４Ａ】本発明に係るクロスポイント型抵抗メモリアレイの製造方法の各工程を示すブロック図である。
【図４Ｂ】本発明に係るクロスポイント型抵抗メモリアレイの製造方法の各工程を示すブロック図である。
【図４Ｃ】本発明に係るクロスポイント型抵抗メモリアレイの製造方法の各工程を示すブロック図である。
【図５】図４Ａにおける、下部電極、犠牲材料層、及びハードマスクを堆積する工程４０後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図６】図５のクロスポイント型抵抗メモリアレイの６‐６断面図である。
【図７】図５のクロスポイント型抵抗メモリアレイの７‐７断面図である。
【図８】図４Ａにおける、フォトレジスト層を塗布し、ハードマスク、犠牲材料層、及び下部電極をエッチングし、Ｎ＋シリコン層をオーバーエッチングする工程４８後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図９】図８のクロスポイント型抵抗メモリアレイの９‐９断面図である。
【図１０】図８のクロスポイント型抵抗メモリアレイの１０‐１０断面図である。
【図１１】図４Ａにおける、酸化ケイ素層を堆積し、ＣＭＰを行い、酸化ケイ素層を平坦化する工程５０後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図１２】図１１のクロスポイント型抵抗メモリアレイの１２‐１２断面図である。
【図１３】図１１のクロスポイント型抵抗メモリアレイの１３‐１３断面図である。
【図１４】図４Ａにおける、ハードマスク、犠牲材料層、及び下部電極をエッチングし、Ｎ＋シリコン層をオーバーエッチングする工程５６後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図１５】図１４のクロスポイント型抵抗メモリアレイの１５‐１５断面図である。
【図１６】図１４のクロスポイント型抵抗メモリアレイの１６‐１６断面図である。
【図１７】図４Ｂにおける、残存ハードマスクおよび犠牲材料層をエッチングする工程６４後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図１８】図１７のクロスポイント型抵抗メモリアレイの１８‐１８断面図である。
【図１９】図１７のクロスポイント型抵抗メモリアレイの１９‐１９断面図である。
【図２０】図４Ｂにおける、ＣＭＲ材料からなるＣＭＲ層を堆積する工程６６後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図２１】図２０のクロスポイント型抵抗メモリアレイの１８‐１８断面図である。
【図２２】図２０のクロスポイント型抵抗メモリアレイの１９‐１９断面図である。
【図２３】図４Ｂにおける、上部電極をエッチングする工程７６後のクロスポイント型抵抗メモリアレイの構成を示す平面図である。
【図２４】図２３のクロスポイント型抵抗メモリアレイの２４‐２４断面図である。
【図２５】図２３のクロスポイント型抵抗メモリアレイの２５‐２５断面図である。
【図２６】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【図２７】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【図２８】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【図２９】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【図３０】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【図３１】本発明に係るクロスポイント型抵抗メモリアレイの製造方法により、マルチレベルのクロスポイント型抵抗メモリアレイを製造する際の各種工程後を示す断面図である。
【符号の説明】
【００７２】
３０    工程（準備工程）
３２    シリコン基板（第１シリコン基板）
３４    工程（イオン注入工程）
３６    上部Ｐ＋層（第１Ｐ＋層）
３８    Ｎ＋埋込層（第１Ｎ＋埋込層）
４０    工程（第１下部電極形成工程）
４２    下部電極（第１下部電極）
４４    犠牲材料層
４６    ハードマスク（第１ハードマスク）
４８    工程（第１パターンニング工程、第１エッチング工程）
５０    工程（第１絶縁層堆積工程、第１平坦化工程）
５２    第１酸化ケイ素層（第１絶縁層）
５４    工程（第２パターンニング工程）
５６    工程（第２エッチング工程）
５８    工程（第２絶縁層堆積工程）
６０    第２酸化ケイ素層（第２絶縁層）
６２    工程（第２平坦化工程）
６４    工程（第１ハードマスク・犠牲材料層除去工程）
６６    工程（第１抵抗材料層堆積工程）
６８    ＣＭＲ層（第１抵抗材料層）
７０    工程（第１上部電極堆積工程）
７２    上部電極（第１上部電極）
７４    工程（第１上部電極堆積工程）
７６    工程（第１上部電極堆積工程）
８０    工程（第２抵抗材料層堆積工程）
８２    ＣＭＲ層（第２抵抗材料層）
８４    工程（第２下部電極形成工程）
８６    第２下部電極
８７    酸化物からなる層（第３絶縁層）
９０    工程（第２下部電極形成工程）
９２    工程（シリコン層転移工程）
９６    工程（シリコン層転移工程）
１００  工程（第２イオン注入工程）
１０２  Ｐ＋層（第２Ｐ＋層）
１０４  Ｎ＋層（第２Ｎ＋層）
１１０  第２上部電極
１１２  工程（第３パターンニング工程）
１１８  第２レベルクロスポイント型抵抗メモリアレイ（クロスポイント型抵抗メモリアレイ積載体）
１２２  第３レベルクロスポイント型ＥＰＲメモリアレイ（クロスポイント型抵抗メモリアレイ積載体）
１２４  第４レベルクロスポイント型ＥＰＲメモリアレイ（クロスポイント型抵抗メモリアレイ積載体）
１２６  単一アニーリング工程
【図１】
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【図２】
2006313898.tif 000004
【図３】
2006313898.tif 000005
【図４Ａ】
2006313898.tif 000006
【図４Ｂ】
2006313898.tif 000007
【図４Ｃ】
2006313898.tif 000008
【図５】
2006313898.tif 000009
【図６】
2006313898.tif 000010
【図７】
2006313898.tif 000011
【図８】
2006313898.tif 000012
【図９】
2006313898.tif 000013
【図１０】
2006313898.tif 000014
【図１１】
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【図１２】
2006313898.tif 000016
【図１３】
2006313898.tif 000017
【図１４】
2006313898.tif 000018
【図１５】
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【図１６】
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【図１７】
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【図１８】
2006313898.tif 000022
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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