(57)【要約】  【課題】  不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体集積回路において、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みを低減する。  【解決手段】半導体装置の製造方法は、半導体基板に、低電圧領域、高電圧領域、及び不揮発性メモリ領域を互いに分離するように、ＳＴＩ領域を形成した後に、全領域に第２のシリコン酸化膜及びシリコン窒化膜を形成する。高電圧領域におけるシリコン窒化膜及びシリコン酸化膜を選択的に除去した後に、高電圧領域における半導体基板の上に高電圧系ゲートシリコン酸化膜を形成する。不揮発性メモリ領域におけるシリコン窒化膜は、不揮発性メモリを構成するシリコン窒化膜であり、低電圧領域におけるシリコン窒化膜と不揮発性メモリ領域におけるシリコン窒化膜とは、同一の工程にて形成される。【選択図】  図３
2006339501.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１の電圧が印加される第１の領域、前記第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、
前記工程(a)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(b)と、
前記第２の領域における前記シリコン窒化膜及び前記シリコン酸化膜を選択的に除去する工程(c)と、
前記第２の領域における前記半導体基板の上に第１のゲート酸化膜を形成する工程(d)とを備え、
前記第３の領域における前記シリコン窒化膜は、前記不揮発性メモリを構成する膜であり、
前記第１の領域における前記シリコン窒化膜と前記第３の領域における前記シリコン窒化膜とは、同一の工程にて形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート酸化膜の膜厚は、前記第１の領域における前記半導体基板上に形成される第２のゲート酸化膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不揮発性メモリは、浮遊ゲート電極型メモリであり、
前記第３の領域における前記シリコン窒化膜は、前記浮遊ゲート電極型メモリを構成するＯＮＯ結合容量膜に含まれることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不揮発性メモリは、ＭＯＮＯＳ型メモリであり、
前記第３の領域における前記シリコン窒化膜は、前記ＭＯＮＯＳ型メモリを構成する電子トラップ膜に含まれることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
半導体基板に、第１の電圧が印加される第１の領域、前記第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、
前記工程(a)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、トンネル酸化膜及び第１の導電膜を下方からこの順に形成する工程(b)と、
前記第３の領域における前記第１の導電膜を選択的にパターニングして、前記第３の領域に浮遊ゲート電極を形成する工程(c)と、
前記工程(c)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(d)と、
前記第２の領域における、前記シリコン窒化膜、前記第２のシリコン酸化膜、前記第１の導電膜及び前記トンネル酸化膜を選択的に除去する工程(e)と、
前記工程(e)の後に、前記第２の領域に第１のゲート酸化膜を形成する工程(f)と、
前記第１の領域における、前記シリコン窒化膜、前記第２のシリコン酸化膜、前記第１の導電膜及び前記トンネル酸化膜を選択的に除去する工程(g)と、
前記工程(g)の後に、前記第１の領域に第２のゲート酸化膜を形成する工程(h)と、
前記工程(h)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域の全面に、第２の導電膜を形成する工程(i)と、
前記第１の領域、前記第２の領域、及び前記第３の領域における前記第２の導電膜を選択的にパターニングして、前記第１の領域に第１のゲート電極、前記第２の領域に第２のゲート電極、及び前記第３の領域に制御ゲート電極を形成する工程(j)とを備え、
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも厚く、
前記第１の領域における前記シリコン窒化膜と前記第３の領域における前記シリコン窒化膜とは、同一の工程にて形成されることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程(e)及び前記工程(g)は、弗酸を用いたウェットエッチングによって前記トンネル酸化膜を選択的に除去する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程(f)は、前記第１のゲート酸化膜を形成すると共に、前記第３の領域に第３のシリコン酸化膜を形成する工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
半導体基板に、第１の電圧が印加される領域、前記第１の電圧よりも高い第２の電圧が印加される領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、
前記工程(a)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、トンネル酸化膜及び第１の導電膜を下方からこの順に形成する工程(b)と、
前記第１の領域及び前記第２の領域における前記第１の導電膜を選択的に除去すると共に、前記第３の領域における前記第１の導電膜を選択的にパターニングして浮遊ゲート電極を形成する工程(c)と、
前記工程(c)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(d)と、
前記第２の領域における、前記シリコン窒化膜、前記第２のシリコン酸化膜及び前記トンネル酸化膜を選択的に除去する工程(e)と、
前記工程(e)の後に、前記第２の領域に第１のゲート酸化膜を形成する工程(f)と、
前記第１の領域における、前記シリコン窒化膜、前記第２のシリコン酸化膜、及び前記トンネル酸化膜を選択的に除去する工程(g)と、
前記工程(g)の後に、前記第１の領域に第２のゲート酸化膜を形成する工程(h)と、
前記工程(h)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域の全面に、第２の導電膜を形成する工程(i)と、
前記第１の領域、前記第２の領域、及び前記第３の領域における前記第２の導電膜を選択的にパターニングして、前記第１の領域に第１のゲート電極、前記第２の領域に第２のゲート電極、及び前記第３の領域に制御ゲート電極を形成する工程(j)とを備え、
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも厚く、
前記第１の領域における前記シリコン窒化膜と前記第３の領域における前記シリコン窒化膜とは、同一の工程にて形成されることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程(e)及び前記工程(g)では、弗酸を用いたウェットエッチングによって前記第２のシリコン酸化膜及び前記トンネル酸化膜を選択的に除去する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程(d)では、前記シリコン窒化膜の上に第３のシリコン酸化膜をさらに形成する工程を含み、
前記工程(e)及び前記工程(g)では、前記第３のシリコン酸化膜を選択的に除去する工程をさらに含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板に、第１の電圧が印加される第１の領域、前記第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、
前記工程(a)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、第２のシリコン酸化膜、シリコン窒化膜及び第３のシリコン酸化膜を下方からこの順に形成する工程(b)と、
前記第２の領域における、前記第３のシリコン酸化膜、前記シリコン窒化膜、及び前記第２のシリコン酸化膜を選択的に除去する工程(c)と、
前記工程(c)の後に、前記第２の領域に第１のゲート酸化膜を形成する工程(d)と、
前記第１の領域における、前記第３のシリコン酸化膜、前記シリコン窒化膜、及び前記第２のシリコン酸化膜を選択的に除去する工程(e)と、
前記工程(e)の後に、前記第１の領域に第２のゲート酸化膜を形成する工程(f)と、
前記工程(f)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域の全面に、第２の導電膜を形成する工程(g)と、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第２の導電膜を選択的にパターニングして、前記第１の領域に第１のゲート電極、前記第２の領域に第２のゲート電極、及び前記第３の領域にメモリゲート電極を形成する工程(h)とを備え、
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも厚く、
前記第１の領域におけるシリコン窒化膜と前記第３の領域における前記シリコン窒化膜とは、同一の工程にて形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程(c)及び前記工程(e)では、弗酸を用いたウェットエッチングによって前記第２のシリコン酸化膜を選択的に除去することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板に、第１の電圧が印加される第１の領域、前記第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、
前記工程(a)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域における全面に、第２のシリコン酸化膜、シリコン窒化膜及び第３のシリコン酸化膜を下方からこの順に形成する工程(b)と、
前記第２の領域における、前記第３のシリコン酸化膜、前記シリコン窒化膜、及び前記第２のシリコン酸化膜を選択的に除去する工程(c)と、
前記工程(c)の後に、前記第２の領域に第１のゲート酸化膜を形成する工程(d)と、
前記第１の領域における、前記第３のシリコン酸化膜及び前記シリコン窒化膜を選択的に除去する工程(e)と、
前記工程(d)の後に、前記第１の領域、前記第２の領域、及び前記第３の領域の全面に、第２の導電膜を形成する工程(f)と、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第２の導電膜を選択的にパターニングして、前記第１の領域に第１のゲート電極、前記第２の領域に第２のゲート電極、及び前記第３の領域にメモリゲート電極を形成する工程(g)とを備え、
前記第１のゲート酸化膜の膜厚は、前記１の領域における前記第２のシリコン酸化膜の膜厚よりも厚く、
前記第１の領域における前記シリコン窒化膜と前記第３の領域における前記シリコン窒化膜とは、同一の工程にて形成され、
前記第１の領域における前記第２のシリコン酸化膜は、第２のゲート酸化膜として機能することを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程(c)では、弗酸を用いたウェットエッチングによって前記第２のシリコン酸化膜を選択的に除去することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体装置において、ＳＴＩ（Shallow Trench Isolation）技術が使用されてなる素子分離を有するＣＭＯＳ周辺回路を構成するトランジスタの動作特性の低下を防ぐ方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化及び高集積化の進展に伴い、素子分離を形成する技術として、従来のＬＯＣＯＳ（Local Oxidation of Silicon）技術に替わり、ＳＴＩ技術が主流となってきている。このＬＯＣＯＳ技術からＳＴＩ技術への流れは、フラッシュメモリ等の不揮発性半導体記憶装置とＣＭＯＳ（Complementary Metal Oxide Semiconductor）からなる周辺回路とが一つのチップに混載された半導体集積回路装置においても同様のことが言える。
【０００３】
しかしながら、フラッシュメモリとＣＭＯＳ周辺回路とが混載された半導体集積回路においては、フラッシュメモリの書き換え等に約１０Ｖ〜２０Ｖの高電圧を必要とするので、マイクロコントローラー又はＳＲＡＭ（Static Random Access Memory）等を構成する、数Ｖの低電圧で駆動可能な低電圧系トランジスタとは別に、より高電圧に耐えることが可能な高電圧系トランジスタを形成する必要があるが、製造過程において、この高電圧系トランジスタを形成する工程が必要になる結果、低電圧系トランジスタの動作特性が著しく低下する場合があることが知られている。
【０００４】
以下に、この特性低下の原因について説明する。
【０００５】
図１３は、低電圧系トランジスタの狭チャネル効果を示すグラフであり、横軸に同トランジスタのゲート幅Ｗを規定すると共に、縦軸にトランジスタの閾値電圧Ｖｔｈを規定している。また、パラメーターは、高電圧系トランジスタを形成する工程を含む製造方法の場合(ａ)、及び高電圧系トランジスタを形成する工程を含まない製造方法の場合（ｂ）の２つである。
【０００６】
図１３に示すように、高電圧系トランジスタを形成する工程を含む製造方法の場合（ａ）には、高電圧系トランジスタを形成する工程を含まない製造方法の場合（ｂ）に比べて、ゲート幅Ｗが狭くなるほど閾値電圧Ｖｔｈが大きく低下していることが分かる。すなわち、逆ナロー効果が大きく現れている。
【０００７】
したがって、このような半導体集積回路において、ゲート幅の狭いトランジスタを使用すると、オフリーク電流が大きくなるので、待機状態における消費電力が大きくなったり、又は、本来オフ状態であるはずのトランジスタがオン状態になるといった誤動作が生じたりする場合がある。
【０００８】
また、図１４は、低電圧系トランジスタのサブスレッショルド特性を示すグラフであり、横軸にゲート印加電圧Ｖｇｓを規定すると共に、縦軸にドレイン電流Ｉｄｓの対数を規定している。また、パラメーターは、図１３と同様に、高電圧系トランジスタを形成する工程を含む製造方法の場合（ａ）、及び高電圧系トランジスタを形成する工程を含まない製造方法（ｂ）の場合の２つである。
【０００９】
図１４に示すように、高電圧系トランジスタを形成する工程を含む製造方法の場合（ａ）には、不連続な曲線が示されており、ゲート電圧Ｖｇｓがある値以下ではリーク電流が大きい状態にあり、ゲート電圧Ｖｇｓがある値以上では高電圧系トランジスタを形成する工程の有無に関わらず特性は同じであることが分かる。
【００１０】
一般的に、このような不連続な曲線を示すサブスレッショルド特性は、ハンプ現象として知られており、あたかも異なる２つのトランジスタのサブスレッショルド特性が合成されたような特性を示す。
【００１１】
次に、このような現象の発生原因について検討する。
【００１２】
図１５（ａ）及び（ｂ）は、低電圧系トランジスタにおける活性領域と分離領域との境界において、埋め込みシリコン酸化膜よりなるＳＴＩ膜１０６が窪んでいる様子を示した断面図であって、ゲート幅方向の断面図を示している。また、図１５（ａ）は高電圧系トランジスタを形成する工程を含む製造方法の場合について、図１５（ｂ）は高電圧系トランジスタを形成する工程を含まない製造方法の場合について、それぞれの様子を示している。
【００１３】
図１５（ａ）及び（ｂ）から明らかなように、図１５（ａ）に示す高電圧系トランジスタを形成する工程を含む製造方法の場合における活性領域と分離領域との境界におけるＳＴＩ膜１０６の窪み量Ｙａは、図１５（ｂ）に示す高電圧系トランジスタを形成する工程を含まない製造方法の場合における対応する箇所の窪み量Ｙｂよりも大きくなっていることが分かる。そして、図１５（ａ）における領域ｃ１に示すように、活性領域と分離領域との境界におけるＳＴＩ膜１０６の窪み量が大きい場合には、ゲート電極１１４がＳＴＩ膜１０６の側壁と面する活性領域１０１を覆うような形状となるので、この領域ｃ１においても、チャネルが形成されることになる。
【００１４】
また、図１５（ａ）及び（ｂ）に示す領域ｃ１及びｃ２では、活性領域の中央部分と比べてゲートシリコン酸化膜１１３が薄膜化した状態になり易く、さらに、ゲート電極１１４が活性領域１０１の角を覆う様な形状となっているため、垂直方向及び水平方向の両方の電界が掛かかるので、活性領域１０１の端部では活性領域１０１の中央部と比べてより低い閾値電圧によってチャネルがオンしてしまう、すなわち、活性領域１０１の端部と中央部とであたかも異なるトランジスタを有している様な状態になり、この状態は前述した図１４に示すようなハンプ現象として現れてくる。
【００１５】
さらに、活性領域と分離領域との境界におけるＳＴＩ膜１０６に形成される窪み量は、ゲート幅の大きさに関わらず一定であるので、ゲート幅が狭いほど、この窪んだ部分の影響が大きくなり、前述の図１３に示した狭チャネル効果において逆ナロー効果が大きく現れてしまう。
【００１６】
以下に、活性領域と分離領域との境界に存在しているＳＴＩ膜に窪みが発生する原因について、図１６（ａ）〜（ｅ）、図１７（ａ）〜（ｅ）、図１８（ａ）〜（ｄ）、並びに図１９（ａ）及び（ｂ）を参照しながら説明する。
【００１７】
図１６（ａ）〜（ｅ）、図１７（ａ）〜（ｅ）、図１８（ａ）〜（ｄ）、並びに図１９（ａ）及び（ｂ）は、不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された従来の半導体装置の製造方法を示す要部断面図であって、各図はいずれもゲート幅方向の断面図を示している。また、各図において、活性領域は３つの領域に分けられており、具体的には、ＣＭＯＳ周辺回路を構成する低電圧系トランジスタが形成される低電圧領域Ａ、不揮発性メモリの書き換え動作に必要な高電圧系トランジスタが形成される高電圧領域Ｂ、不揮発性メモリが形成されるメモリ領域Ｃに分けられている。また、メモリ領域Ｃに形成される不揮発性メモリとしては、浮遊ゲート電極型メモリセルを想定している。
【００１８】
まず、図１６（ａ）に示すように、熱酸化法により、例えばシリコンよりなる基板１０１の上に、パッドシリコン酸化（ＳｉＯ2 ）膜１０２を例えば５〜２０ｎｍの厚さに形成した後に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、パッドシリコン酸化膜１０２の上にシリコン窒化（ＳｉＮ）膜１０３を堆積する。
【００１９】
次に、図１６（ｂ）に示すように、シリコン窒化膜１０３の上に、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃにおける活性領域となる部分が覆われるように、フォトレジストパターンＲ１０１を形成した後に、該フォトレジストパターンＲ１０１をマスクとし、フッ素系ガスを用いたドライエッチング法により、基板１０１におけるフォトレジストパターンＲ１０１によって覆われていない部分が露出するように、シリコン窒化膜１０３及びパッドシリコン酸化膜１０２を除去する。
【００２０】
次に、図１６（ｃ）に示すように、シリコン窒化膜１０３をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、基板１０１中に、約３００ｎｍの深さを有するトレンチ１０４を形成する。
【００２１】
次に、図１６（ｄ）に示すように、ＣＶＤ法により、基板１０１の上に、トレンチ１０４を埋め込むと共にシリコン窒化膜１０３を覆うように、埋め込みシリコン酸化膜１０５を堆積する。
【００２２】
次に、図１６（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、埋め込みシリコン酸化膜１０５を研磨して、シリコン窒化膜１０３を露出させる。
【００２３】
次に、図１７（ａ）に示すように、燐酸を用いたウェットエッチングにより、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域に残存しているシリコン窒化膜１０３を除去する。このとき、シリコン酸化膜は燐酸を用いたウェットエッチングに対して耐性があるので、パッドシリコン酸化膜１０２及び埋め込みシリコン酸化膜１０５は殆どエッチングされない。
【００２４】
次に、図１７（ｂ）に示すように、弗酸を用いたウェットエッチングにより、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域に残存しているパッドシリコン酸化膜１０２を除去して、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域における分離領域となる部分に、ＳＴＩ膜１０６を形成する。このとき、弗酸を用いたウェットエッチングの際に、埋め込みシリコン酸化膜１０５もエッチングされるので、低電圧領域Ａ、高電圧領域Ｂ及びメモリ領域Ｃにおいて、活性領域と分離領域との境界に存在しているＳＴＩ膜１０６に窪みが形成される。
【００２５】
次に、図１７（ｃ）に示すように、熱酸化法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃにおける活性領域上にトンネルシリコン酸化膜１０７を例えば７〜１２ｎｍの厚さに形成した後に、ＣＶＤ法により、トンネルシリコン酸化膜１０７及びＳＴＩ膜１０６の上に、第１の導電膜１２１を堆積する。
【００２６】
次に、図１７（ｄ）に示すように、第１の導電膜１２１の上に、メモリ領域Ｃにおける分離領域上の一部が開口するように、フォトレジストパターンＲ１０２を形成した後に、該フォトレジストパターンＲ１０２をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、第１の導電膜１２１の一部を除去することにより、浮遊ゲート電極１０８を形成する。
【００２７】
次に、図１７（ｅ）に示すように、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの全面に、ＬＰＣＶＤ法により、ＯＮＯ結合容量膜を構成する下部シリコン酸化膜１０９とシリコン窒化膜１１０とを堆積する。
【００２８】
次に、図１８（ａ）に示すように、メモリ領域Ｃにおけるシリコン窒化膜１１０の上に、低電圧領域Ａ及び高電圧領域Ｂを開口させるフォトレジストパターンＲ１０３を形成し、該フォトレジストパターンＲ１０３をマスクとし、フッ素系ガスを用いたドライエッチング法により、低電圧領域Ａ及び高電圧領域Ｂにおけるシリコン窒化膜１１０及び下部シリコン酸化膜１０９を除去する。さらに、フォトレジストパターンＲ１０３をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、トンネルシリコン酸化膜１０７を露出させるように、低電圧領域Ａ及び高電圧領域Ｂにおける第１の導電膜１２１を除去する。
【００２９】
次に、図１８（ｂ）に示すように、弗酸を用いたウェットエッチングにより、低電圧領域Ａ及び高電圧領域Ｂにおけるトンネルシリコン酸化膜１０７を除去する。このとき、埋め込みシリコン酸化膜１０５も弗酸によってエッチングされるので、低電圧領域Ａ及び高電圧領域Ｃにおいて、活性領域と分離領域との境界に存在しているＳＴＩ膜１０６の窪みがさらに深くなる。一方、メモリ領域Ｃの表面はＯＮＯ結合容量膜を構成するシリコン窒化膜１１０が露出しており、シリコン窒化膜は弗酸に対して耐性があるので、メモリ領域Ｃでは弗酸によるエッチングの影響はない。
【００３０】
次に、図１８（ｃ）に示すように、熱酸化法及びＬＰＣＶＤ法により、低電圧領域Ａ及び高電圧領域Ｂにおける活性領域上に、高電圧系ゲートシリコン酸化膜１１２を例えば１５〜２５ｎｍの厚さに形成する。このとき、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１１０の上には、ＣＶＤ法によるシリコン酸化膜が堆積されて、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１１が形成される。
【００３１】
次に、図１８（ｄ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１１２の上及びメモリ領域Ｃにおける上部シリコン酸化膜１１１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ１０４を形成し、該フォトレジストパターンＲ１０４をマスクとし、弗酸を用いたウェットエッチングにより、低電圧領域Ａにおける基板１０１上の高電圧系ゲートシリコン酸化膜１１２を除去する。このとき、低電圧領域Ａにおける埋め込みシリコン酸化膜１０５も弗酸によってウェットエッチングされるので、低電圧領域Ａにおいて、活性領域と分離領域との境界に存在しているＳＴＩ膜１０６の窪みがさらに深くなる。しかも、このウェトエッチング工程では、高電圧系ゲートシリコン酸化膜１１２の膜厚に相当する厚いシリコン酸化膜を、低電圧領域Ａにおける活性領域上から除去する必要があるので、ウェットエッチングに要する時間も長くなって、低電圧領域ＡにおけるＳＴＩ膜１０６の窪みの深さは非常に大きくなる。
【００３２】
次に、図１９（ａ）に示すように、熱酸化法により、低電圧領域Ａにおける活性領域上に低電圧系ゲートシリコン酸化膜１１３を例えば３〜８ｎｍの厚さに形成する。このとき、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１１２も酸化されるが、酸化される前の高電圧系ゲートシリコン酸化膜１１２の膜厚が厚いので、増加する膜厚は僅かである。また、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１１０は殆ど酸化されないので、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１１の膜厚増加も殆どない。
【００３３】
次に、図１９（ｂ）に示すように、所望のフォトレジストパターンを用いたドライエッチング法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域の全面に、第２の導電膜を形成し、当該第２の導電膜を電極パターン上にのみ残存させることにより、低電圧領域Ａ及び高電圧領域Ｂにゲート電極１１４を形成すると共に、メモリ領域Ｃに制御ゲート電極１１５を形成する。このように、低電圧系トランジスタ１１６、高電圧系トランジスタ１１７、及び浮遊ゲート電極型メモリセル１１８が形成される。
【００３４】
以上のように、高電圧系トランジスタを形成する工程を含む従来の半導体装置の製造方法では、図１７（ｂ）、図１８（ｂ）、及び図１８（ｄ）に示した３つの工程において、低電圧領域Ａにおける基板１０１の表面及びＳＴＩ膜１０６がウェットエッチングに晒されて、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜１０６の窪みが大きくなり、前述した図１５（ａ）に示すような形状になる。特に、図１８（ｄ）に示す工程では、低電圧領域Ａにおける活性領域上に、高電圧系ゲートシリコン酸化膜１１２の膜厚に相当する厚いシリコン酸化膜が残存しているので、該シリコン酸化膜を除去するためのウェットエッチングに要する時間が長くなるので、ＳＴＩ膜１０６の窪みが形成される工程のうち支配的な工程となっている。
【００３５】
一方、高電圧系トランジスタを形成する工程を含まない製造方法、すなわち、不揮発性半導体記憶装置などを混載することなく低電圧系トランジスタよりなるＣＭＯＳ回路のみで構成される半導体集積装置の製造方法では、メモリ領域Ｃ及び高電圧領域Ｂにて要する工程が不要であるので、図１６（ａ）〜図１８（ｂ）で示した製造方法のうち、図１７（ｃ）〜図１８（ｄ）までの工程を省略した製造方法となる。
【００３６】
したがって、低電圧領域Ａに高電圧系ゲートシリコン酸化膜１１２を一旦形成する工程がないので、高電圧系ゲートシリコン酸化膜１１２を形成する工程の直前に、活性領域上に残存しているシリコン酸化膜をウェットエッチングする工程（図１８（ｂ）参照）、及び低電圧系ゲートシリコン酸化膜１１３を形成する直前に、低電圧領域Ａに残存しているシリコン酸化膜をウェトエッチングする工程（図１８（ｄ）参照）がなくなるので、高電圧系トランジスタを形成する工程を含む製造方法と比べて、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜１０６の窪みが大きくなることはなく、図１５（ｂ）で示すような形状になる。
【００３７】
また、高電圧系トランジスタを形成する工程を含む製造方法では、低電圧領域Ａと高電圧領域Ｂとを比較してみても、低電圧領域Ａには図１８（ｄ）に示した工程の分だけ、ＳＴＩ膜１０６は弗酸によるウェットエッチングに多く曝されるので、高電圧領域Ｂに比べて低電圧領域ＡにおけるＳＴＩ膜１０６に形成される窪み量は大きくなる。
【００３８】
図２０（ａ）及び（ｂ）は、活性領域と分離領域との境界におけるＳＴＩ膜１０６の窪みの形状を示したゲート幅方向の断面図であって、(ａ)は低電圧領域におけるＳＴＩ膜１０６の窪みの形状を示していると共に、（ｂ）は高電圧領域におけるＳＴＩ膜１０６の窪みの形状を示している。図２０（ａ）及び（ｂ）から明らかなように、低電圧領域ＡにおけるＳＴＩ膜１０６の窪み量Ｙ１１は、前述の理由により、高電圧領域ＢにおけるＳＴＩ膜１０６の窪み量Ｙ１２よりも大きくなっていることが分かる。
【００３９】
以下では、前述したような問題を解決する目的で提案された従来の半導体装置の製造方法について説明する（例えば、特許文献１参照）。
【００４０】
まず、図１６（ａ）〜（ｅ）、並びに図１７（ａ）及び（ｂ）に示した工程と同じ工程を行なって、ＳＴＩ膜１０６を形成する。
【００４１】
次に、図２１（ａ）に示すように、ＣＶＤ法により、基板１０１及びＳＴＩ膜１０６の上に保護膜１１９を堆積する。保護膜１１９は、弗酸に対する耐性が大きい膜であればよいので、保護膜１１９として、多結晶シリコン膜又はシリコン窒化膜などを用いることができる。
【００４２】
次に、図２１（ｂ）に示すように、ドライエッチングにより、基板１０１が露出するまで保護膜１１９を除去する。このとき、基板１０１の表面より上部に露出しているＳＴＩ膜１０６の側壁に、保護膜１１９の残存部分よりなる側壁保護膜１２０が形成される。
【００４３】
この側壁保護膜１２０は、弗酸に対して耐性が有しており、さらに、該側壁保護膜１２０は、活性領域と分離領域との境界に存在しているＳＴＩ膜１０６を覆うように形成されているため、後の工程において、弗酸によるウェットエッチングによって活性領域上に残存しているシリコン酸化膜を除去する際、側壁保護膜１２０はウェットエッチング防止膜として機能するので、活性領域と分離領域との境界におけるＳＴＩ膜１０６に窪みが発生することを防止することができる。
【特許文献１】特開２０００−３０６９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００４４】
以上のような製造工程（図１６（ａ）〜図１９（ｂ）参照）を含む従来の半導体装置の製造方法では、高電圧系トランジスタを形成する工程を含まない製造方法と比べて、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ膜に形成される窪みが大きくなるという問題が生じていた。
【００４５】
一方で、図２１（ａ）及び（ｂ）に示した製造工程を含む半導体装置の製造方法も提案されているが、この場合には、新たな成膜工程を必要とするので、製造コストが増大するという問題が生じていた。また、サイドウォール（側壁保護膜）が多少の幅を持っているので、トランジスタのゲート幅に相当する活性領域の幅が狭くなって、狭チャネル効果が発生するという問題も生じていた。
【００４６】
前記に鑑み、本発明の目的は、不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体集積回路において、新たな成膜工程を必要とすることなく、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ膜に形成される窪みを低減し、トランジスタ特性の低下を抑制することを可能にする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００４７】
前記の目的を達成するために、本発明の一側面に係る第１の半導体装置の製造方法は、半導体基板に、第１の電圧が印加される第１の領域、第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、工程(a)の後に、第１の領域、第２の領域、及び第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(b)と、第２の領域におけるシリコン窒化膜及びシリコン酸化膜を選択的に除去する工程(c)と、第２の領域における半導体基板の上に第１のゲート酸化膜を形成する工程(d)とを備え、第３の領域におけるシリコン窒化膜は、不揮発性メモリを構成する膜であり、第１の領域におけるシリコン窒化膜と第３の領域におけるシリコン窒化膜とは、同一の工程にて形成される。
【００４８】
本発明の一側面に係る第１の半導体装置の製造方法によると、工程(c)及び工程(d)の際、第１の領域にはシリコン窒化膜が形成された状態であるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、第１の領域に第２のゲート酸化膜を形成する直前に、第１の領域における活性領域に残存しているシリコン酸化膜をウェットエッチングする際、ウェットエッチングに要する時間を短縮することができるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を低減することができる。また、第１の領域におけるウェットエッチング防止膜であり且つ酸化防止膜であるシリコン窒化膜と、第３の領域における不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成するので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【００４９】
本発明の一側面に係る第１の半導体装置の製造方法において、第１のゲート酸化膜の膜厚は、第１の領域における半導体基板上に形成される第２のゲート酸化膜の膜厚よりも厚いことが好ましい。
【００５０】
本発明の一側面に係る第１の半導体装置の製造方法において、不揮発性メモリは、浮遊ゲート電極型メモリであり、第３の領域におけるシリコン窒化膜は、浮遊ゲート電極型メモリを構成するＯＮＯ結合容量膜に含まれることが好ましい。
【００５１】
本発明の一側面に係る第１の半導体装置の製造方法において、不揮発性メモリは、ＭＯＮＯＳ型メモリであり、第３の領域におけるシリコン窒化膜は、ＭＯＮＯＳ型メモリを構成する電子トラップ膜に含まれることが好ましい。
【００５２】
本発明の一側面に係る第２の半導体装置の製造方法は、半導体基板に、第１の電圧が印加される第１の領域、第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、工程(a)の後に、第１の領域、第２の領域、及び第３の領域における全面に、トンネル酸化膜及び第１の導電膜を下方からこの順に形成する工程(b)と、第３の領域における第１の導電膜を選択的にパターニングして、第３の領域に浮遊ゲート電極を形成する工程(c)と、工程(c)の後に、第１の領域、第２の領域、及び第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(d)と、第２の領域における、シリコン窒化膜、第２のシリコン酸化膜、第１の導電膜及びトンネル酸化膜を選択的に除去する工程(e)と、工程(e)の後に、第２の領域に第１のゲート酸化膜を形成する工程(f)と、第１の領域における、シリコン窒化膜、第２のシリコン酸化膜、第１の導電膜及びトンネル酸化膜を選択的に除去する工程(g)と、工程(g)の後に、第１の領域に第２のゲート酸化膜を形成する工程(h)と、工程(h)の後に、第１の領域、第２の領域、及び第３の領域の全面に、第２の導電膜を形成する工程(i)と、第１の領域、第２の領域、及び第３の領域における第２の導電膜を選択的にパターニングして、第１の領域に第１のゲート電極、第２の領域に第２のゲート電極、及び第３の領域に制御ゲート電極を形成する工程(j)とを備え、第１のゲート酸化膜の膜厚は、第２のゲート酸化膜の膜厚よりも厚く、第１の領域におけるシリコン窒化膜と第３の領域におけるシリコン窒化膜とは、同一の工程にて形成される。
【００５３】
本発明の一側面に係る第２の半導体装置の製造方法によると、工程(e)及び工程(f)の際、第１の領域にはシリコン窒化膜が形成された状態であるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、第１の領域に第２のゲート酸化膜を形成する直前に、第１の領域における活性領域に残存しているシリコン酸化膜をウェットエッチングする際、ウェットエッチングに要する時間を短縮することができるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を低減することができる。また、第１の領域におけるウェットエッチング防止膜であり且つ酸化防止膜であるシリコン窒化膜と、第３の領域における不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成するので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【００５４】
本発明の一側面に係る第２の半導体装置の製造方法において、工程(e)及び工程(g)は、弗酸を用いたウェットエッチングによってトンネル酸化膜を選択的に除去する工程を含むことが好ましい。
【００５５】
本発明の一側面に係る第２の半導体装置の製造方法において、工程(f)は、第１のゲート酸化膜を形成すると共に、第３の領域に第３のシリコン酸化膜を形成する工程を含むことが好ましい。
【００５６】
本発明の一側面に係る第３の半導体装置の製造方法は、半導体基板に、第１の電圧が印加される領域、第１の電圧よりも高い第２の電圧が印加される領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、工程(a)の後に、第１の領域、第２の領域、及び第３の領域における全面に、トンネル酸化膜及び第１の導電膜を下方からこの順に形成する工程(b)と、第１の領域及び第２の領域における第１の導電膜を選択的に除去すると共に、第３の領域における第１の導電膜を選択的にパターニングして浮遊ゲート電極を形成する工程(c)と、工程(c)の後に、第１の領域、第２の領域、及び第３の領域における全面に、第２のシリコン酸化膜及びシリコン窒化膜を下方からこの順に形成する工程(d)と、第２の領域における、シリコン窒化膜、第２のシリコン酸化膜及びトンネル酸化膜を選択的に除去する工程(e)と、工程(e)の後に、第２の領域に第１のゲート酸化膜を形成する工程(f)と、第１の領域における、シリコン窒化膜、第２のシリコン酸化膜、及びトンネル酸化膜を選択的に除去する工程(g)と、工程(g)の後に、第１の領域に第２のゲート酸化膜を形成する工程(h)と、工程(h)の後に、第１の領域、第２の領域、及び第３の領域の全面に、第２の導電膜を形成する工程(i)と、第１の領域、第２の領域、及び第３の領域における第２の導電膜を選択的にパターニングして、第１の領域に第１のゲート電極、第２の領域に第２のゲート電極、及び第３の領域に制御ゲート電極を形成する工程(j)とを備え、第１のゲート酸化膜の膜厚は、第２のゲート酸化膜の膜厚よりも厚く、第１の領域におけるシリコン窒化膜と第３の領域におけるシリコン窒化膜とは、同一の工程にて形成される。
【００５７】
本発明の一側面に係る第３の半導体装置の製造方法によると、工程(e)及び工程(f)の際、第１の領域にはシリコン窒化膜が形成された状態であるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、第１の領域に第２のゲート酸化膜を形成する直前に、第１の領域における活性領域に残存しているシリコン酸化膜をウェットエッチングする際、ウェットエッチングに要する時間を短縮することができるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を低減することができる。また、第１の領域におけるウェットエッチング防止膜であり且つ酸化防止膜であるシリコン窒化膜と、第３の領域における不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成するので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【００５８】
本発明の一側面に係る第３の半導体装置の製造方法において、工程(e)及び工程(g)では、弗酸を用いたウェットエッチングによって第２のシリコン酸化膜及びトンネル酸化膜を選択的に除去する工程を含むことが好ましい。
【００５９】
本発明の一側面に係る第３の半導体装置の製造方法において、工程(d)では、シリコン窒化膜の上に第３のシリコン酸化膜をさらに形成する工程を含み、工程(e)及び工程(g)では、第３のシリコン酸化膜を選択的に除去する工程をさらに含むことが好ましい。
【００６０】
本発明の一側面に係る第４の半導体装置の製造方法は、半導体基板に、第１の電圧が印加される第１の領域、第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、工程(a)の後に、第１の領域、第２の領域、及び第３の領域における全面に、第２のシリコン酸化膜、シリコン窒化膜及び第３のシリコン酸化膜を下方からこの順に形成する工程(b)と、第２の領域における、第３のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜を選択的に除去する工程(c)と、工程(c)の後に、第２の領域に第１のゲート酸化膜を形成する工程(d)と、第１の領域における、第３のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜を選択的に除去する工程(e)と、工程(e)の後に、第１の領域に第２のゲート酸化膜を形成する工程(f)と、工程(f)の後に、第１の領域、第２の領域、及び第３の領域の全面に、第２の導電膜を形成する工程(g)と、第１の領域、第２の領域及び第３の領域における第２の導電膜を選択的にパターニングして、第１の領域に第１のゲート電極、第２の領域に第２のゲート電極、及び第３の領域にメモリゲート電極を形成する工程(h)とを備え、第１のゲート酸化膜の膜厚は、第２のゲート酸化膜の膜厚よりも厚く、第１の領域におけるシリコン窒化膜と第３の領域におけるシリコン窒化膜とは、同一の工程にて形成される。
【００６１】
本発明の一側面に係る第４の半導体装置の製造方法によると、工程(c)及び工程(d)の際、第１の領域にはシリコン窒化膜が形成された状態であるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、第１の領域に第２のゲート酸化膜を形成する直前に、第１の領域における活性領域に残存しているシリコン酸化膜をウェットエッチングする際、ウェットエッチングに要する時間を短縮することができるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を低減することができる。また、第１の領域におけるウェットエッチング防止膜であり且つ酸化防止膜であるシリコン窒化膜と、第３の領域における不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成するので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【００６２】
本発明の一側面に係る第４の半導体装置の製造方法において、工程(c)及び工程(e)では、弗酸を用いたウェットエッチングによって第２のシリコン酸化膜を選択的に除去することが好ましい。
【００６３】
本発明の一側面に係る第５の半導体装置の製造方法は、半導体基板に、第１の電圧が印加される第１の領域、第１の電圧よりも高い第２の電圧が印加される第２の領域、及び不揮発性メモリが形成される第３の領域を互いに分離するように、第１のシリコン酸化膜よりなるＳＴＩ領域を形成する工程(a)と、工程(a)の後に、第１の領域、第２の領域、及び第３の領域における全面に、第２のシリコン酸化膜、シリコン窒化膜及び第３のシリコン酸化膜を下方からこの順に形成する工程(b)と、第２の領域における、第３のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜を選択的に除去する工程(c)と、工程(c)の後に、第２の領域に第１のゲート酸化膜を形成する工程(d)と、第１の領域における、第３のシリコン酸化膜及びシリコン窒化膜を選択的に除去する工程(e)と、工程(d)の後に、第１の領域、第２の領域、及び第３の領域の全面に、第２の導電膜を形成する工程(f)と、第１の領域、第２の領域及び第３の領域における第２の導電膜を選択的にパターニングして、第１の領域に第１のゲート電極、第２の領域に第２のゲート電極、及び第３の領域にメモリゲート電極を形成する工程(g)とを備え、第１のゲート酸化膜の膜厚は、第１の領域における第２のシリコン酸化膜の膜厚よりも厚く、第１の領域におけるシリコン窒化膜と第３の領域におけるシリコン窒化膜とは、同一の工程にて形成され、第１の領域における第２のシリコン酸化膜は、第２のゲート酸化膜として機能する。
【００６４】
本発明の一側面に係る第５の半導体装置の製造方法によると、工程(c)及び工程(d)の際、第１の領域にはシリコン窒化膜が形成された状態であるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、ウェットエッチングを行なう工程は１つの工程で足りるので、第１の領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を大幅に低減することができる。また、第１の領域におけるウェットエッチング防止膜であり且つ酸化防止膜であるシリコン窒化膜と、第３の領域における不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成するので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【００６５】
本発明の一側面に係る第５の半導体装置の製造方法において、工程(c)では、弗酸を用いたウェットエッチングによって第２のシリコン酸化膜を選択的に除去することが好ましい。
【発明の効果】
【００６６】
本発明によると、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に窪みが形成されることを防止することができる。さらに、低電圧系ゲート酸化膜を形成する直前において、低電圧領域における活性領域に残存しているシリコン酸化膜をウェットエッチングする際、ウェットエッチングに要する時間を短縮することができるので、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みの量を低減することができる。また、ウェットエッチング防止膜であると同時に酸化防止膜でもあるシリコン窒化膜と、不揮発性メモリの構成要素の一部であるシリコン窒化膜とは、同一の工程にて形成することができるので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００６８】
（第１の実施形態）
図１（ａ）〜（ｅ）、図２（ａ）〜（ｅ）、図３（ａ）〜（ｅ）、図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図であって、各図はいずれもゲート幅方向の断面図を示している。また、各図において、活性領域は３つの領域に分けられており、具体的には、ＣＭＯＳ周辺回路を構成する低電圧系トランジスタが形成される低電圧領域Ａ、不揮発性メモリの書き換え動作に必要な高電圧系トランジスタが形成される高電圧領域Ｂ、不揮発性メモリが形成されるメモリ領域Ｃに分けられている。また、メモリ領域Ｃに形成される不揮発性メモリとしては、浮遊ゲート電極型メモリセルを想定している。
【００６９】
まず、図１（ａ）に示すように、熱酸化法により、例えばシリコンよりなる基板１の上に、パッドシリコン（ＳｉＯ2 ）酸化膜２を例えば５〜２０ｎｍの厚さに形成した後に、ＬＰＣＶＤ法により、パッドシリコン酸化膜２の上にシリコン窒化（ＳｉＮ）膜３を例えば１００〜２００ｎｍ程度堆積する。
【００７０】
次に、図１（ｂ）に示すように、シリコン窒化膜３の上に、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃにおける活性領域となる部分が覆われるように、フォトレジストパターンＲ１を形成した後に、該フォトレジストパターンをマスクとし、フッ素系ガスを用いたドライエッチング法により、基板１におけるフォトレジストパターンＲ１によって覆われていない部分が露出するように、シリコン窒化膜３及びパッドシリコン酸化膜２を除去する。
【００７１】
次に、図１（ｃ）に示すように、シリコン窒化膜３をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、基板１中に、約３００ｎｍの深さを有するトレンチ４を形成する。
【００７２】
次に、図１（ｄ）に示すように、高密度プラズマＣＶＤ法により、基板１の上に、トレンチ４を埋め込むと共にシリコン窒化膜３を覆うように、埋め込みシリコン酸化膜５を堆積する。
【００７３】
次に、図１（ｅ）に示すように、ＣＭＰ法により、埋め込みシリコン酸化膜５を研磨して、シリコン窒化膜３を露出させる。
【００７４】
次に、図２（ａ）に示すように、燐酸を用いたウェットエッチングにより、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域に残存しているシリコン窒化膜３を除去する。このとき、シリコン酸化膜は燐酸を用いたウェットエッチングに対して耐性があるので、パッドシリコン酸化膜２及び埋め込みシリコン酸化膜５は殆どエッチングされない。
【００７５】
次に、図２（ｂ）に示すように、弗酸を用いたウェットエッチングにより、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域に残存しているパッドシリコン酸化膜２を除去して、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域における分離領域となる部分に、ＳＴＩ（Shallow Trench Isolation）膜６を形成する。このとき、弗酸を用いたウェットエッチングの際に、埋め込みシリコン酸化膜５もエッチングされるので、低電圧領域Ａ、高電圧領域Ｂ及びメモリ領域Ｃにおいて、ＳＴＩ膜６における活性領域と分離領域との境界に存在している部分に窪みが形成される。
【００７６】
次に、図２（ｃ）に示すように、熱酸化法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃにおける活性領域上にトンネルシリコン酸化膜７を例えば８〜１２ｎｍの厚さに形成した後に、ＬＰＣＶＤ法により、トンネルシリコン酸化膜７及びＳＴＩ膜６の上に、第１の導電膜２４を約２００ｎｍの厚さで堆積する。
【００７７】
次に、図２（ｄ）に示すように、第１の導電膜２４の上に、メモリ領域Ｃにおける分離領域上の一部が開口するように、フォトレジストパターンＲ２を形成した後に、該フォトレジストパターンＲ２をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、第１の導電膜２４の一部を除去することにより、浮遊ゲート電極８を形成する。
【００７８】
次に、図２（ｅ）に示すように、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの全面に、ＬＰＣＶＤ法により、ＯＮＯ結合容量膜を構成する下部シリコン酸化膜９とシリコン窒化膜１０とを、それぞれ約５ｎｍ及び約１０ｎｍの厚さで堆積する。
【００７９】
次に、図３（ａ）に示すように、低電圧領域Ａ及びメモリ領域Ｃにおけるシリコン窒化膜１０の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ３を形成し、該フォトレジストパターンＲ３をマスクとし、フッ素系ガスを用いたドライエッチング法により、高電圧領域Ｂにおけるシリコン窒化膜１０及び下部シリコン酸化膜９を除去する。さらに、フォトレジストパターンＲ３をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、トンネルシリコン酸化膜７を露出させるように、高電圧領域Ｂにおける第１の導電膜２４を除去する。
【００８０】
次に、図３（ｂ）に示すように、弗酸を用いたウェットエッチングにより、高電圧領域Ｂにおけるトンネルシリコン酸化膜７を除去する。このとき、低電圧領域Ａ及びメモリ領域Ｃでは、ＯＮＯ結合容量膜を構成するシリコン窒化膜１０が最上層を覆っているので、弗酸を用いたウェットエッチングが、低電圧領域Ａ及びメモリ領域ＣにおけるＳＴＩ膜６に対してなされることはない。
【００８１】
次に、図３（ｃ）に示すように、熱酸化法及びＬＰＣＶＤ法により、高電圧領域Ｂにおける活性領域上に、高電圧系ゲートシリコン酸化膜１２を例えば１５〜２５ｎｍの厚さに形成する。このとき、低電圧領域Ａには、ＯＮＯ結合容量膜を構成するシリコン窒化膜１０が形成されているので、低電圧領域Ａに高電圧系ゲートシリコン酸化膜１２が形成されることはない。また、高電圧系ゲートシリコン酸化膜１２の形成と同時に、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１０の上に、ＬＰＣＶＤ法によるシリコン酸化膜が堆積されて、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１が形成される。なお、この際、低電圧領域Ａにおけるシリコン窒化膜１０の上にも上部シリコン酸化膜１１が堆積される。
【００８２】
次に、図３（ｄ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２の上及びメモリ領域Ｃにおける上部シリコン酸化膜１１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ４を形成し、該フォトレジストパターンＲ４をマスクとし、フッ素系ガスを用いたドライエッチング法により、上部シリコン酸化膜１１、シリコン窒化膜１０、及び下部シリコン酸化膜９を除去する。さらに、フォトレジストパターンＲ４をそのままマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、低電圧領域Ａにおける第１の導電膜２４を除去して、トンネルシリコン酸化膜７を露出させる。
【００８３】
次に、図３（ｅ）に示すように、前述のフォトレジストパターンＲ４をそのままマスクとし、弗酸を用いたウェットエッチングにより、低電圧領域Ａにおける基板１上のトンネルシリコン酸化膜７を除去する。このとき、弗酸を用いたウェットエッチングにより、低電圧領域Ａにおける埋め込みシリコン酸化膜５もエッチングされるので、低電圧領域Ａにおいて、活性領域と分離領域との境界に形成されているＳＴＩ膜６に窪みが形成される。
【００８４】
次に、図４（ａ）に示すように、熱酸化法により、低電圧領域Ａにおける活性領域上に、低電圧系ゲートシリコン酸化膜１３を例えば３〜８ｎｍの厚さに形成する。このとき、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２も酸化されるが、酸化される前の高電圧系ゲートシリコン酸化膜１２の膜厚は元々厚いので、酸化によって増加する膜厚は僅かである。また、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１０は殆ど酸化されないので、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１の膜厚増加は殆どない。
【００８５】
次に、図４（ｂ）に示すように、ＬＰＣＶＤ法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域の全面に、第２の導電膜を約２００ｎｍの厚さで形成した後に、所望のフォトレジストパターン（図示せず）をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチングにより、第２の導電膜を電極パターン上にのみ残存させることにより、低電圧領域Ａ及び高電圧領域Ｂの各領域に、ゲート電極１４を形成すると共に、メモリ領域Ｃに制御ゲート電極１５を形成する。このようにして、低電圧系トランジスタ１６、高電圧系トランジスタ１７、及び浮遊ゲート電極型メモリセル１８が形成される。
【００８６】
以上のように、本発明の第１の実施形態において、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に対してなされる弗酸を用いたウェットエチングは、図２（ｂ）及び図３（ｅ）に示した２つの工程だけである。さらに、図３（ｅ）に示すシリコン酸化膜に対するウェットエッチング工程では、低電圧領域Ａにおける活性領域上に残存しているシリコン酸化膜の膜厚はトンネルシリコン膜７の膜厚相当の厚さだけであって、従来の製造方法のような高電圧系ゲートシリコン酸化膜１２の膜厚相当の厚いシリコン酸化膜は残存していないので、本工程におけるウェットエッチングに要する時間は比較的短時間で済ませることができる。したがって、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みは、従来の製造方法と比べて、大幅に低減することができる。
【００８７】
ここで、低電圧領域Ａ及び高電圧領域Ｂの各領域におけるＳＴＩ膜６に形成される窪み量について説明する。
【００８８】
高電圧領域Ｂにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に対してなされる弗酸を用いたウェットエチングは、図２（ｂ）及び図３（ｂ）に示した２つの工程である。そして、図３（ｂ）に示す工程では、図３（ｄ）に示す低電圧領域Ａにおけるウェットエッチング工程と同様に、高電圧領域Ｂにおける活性領域上に残存しているシリコン酸化膜の膜厚はトンネルシリコン酸化膜７の膜厚相当の厚さだけであり、その厚さ分のシリコン酸化膜を除去するだけでよい。したがって、低電圧領域Ａ及び高電圧領域Ｂの各領域における活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪み量はほぼ同じとなることが分かる。
【００８９】
図５（ａ）及び（ｂ）は、低電圧領域Ａ及び高電圧領域Ｂの各領域における活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みの様子を示したゲート幅方向の断面図である。また、図５（ａ）は低電圧領域Ａについての窪みの様子を示しており、図５（ｂ）は高電圧領域Ｂについての窪みの様子を示している。
【００９０】
図５（ａ）及び（ｂ）から明らかなように、本実施形態に示す半導体装置の製造方法においては、低電圧領域ＡにおけるＳＴＩ膜６に形成された窪み量Ｙ０１は、高電圧領域ＢにおけるＳＴＩ膜６に形成された窪み量Ｙ０２とほぼ同じ量となる。
【００９１】
本発明の第１の実施形態によると、高電圧系ゲートシリコン酸化膜１２を形成する直前に、活性領域上に残存しているシリコン酸化膜７をウェットエッチングする際、低電圧領域Ａには、シリコン窒化膜１０よりなるウェットエッチング防止膜が形成されているので、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に窪みが形成されることを防止することができる。
【００９２】
さらに、高電圧系ゲートシリコン酸化膜１２を形成する際は、前述のシリコン窒化膜１０は酸化防止膜としての役割も果たすので、低電圧領域Ａにおける活性領域上には高電圧系ゲートシリコン酸化膜が形成されることがない。したがって、低電圧系ゲートシリコン酸化膜１３の形成直前において、低電圧領域Ａにおける活性領域上に残存しているシリコン酸化膜７をウェットエッチングする際、低電圧領域Ａでは、高電圧系ゲートシリコン酸化膜の膜厚に相当する厚いシリコン酸化膜ではなく比較的に薄いシリコン酸化膜しか残存していないので、ウェットエッチングに要する時間を短縮することができる。このため、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みの量を低減することができる。
【００９３】
また、前述したウェットエッチング防止膜であると同時に酸化防止膜でもあるシリコン窒化膜１０は、不揮発性メモリの構成要素の一部であるシリコン窒化膜の形成工程と同一工程で形成することが可能であるので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。さらに、新たな成膜工程を追加する必要がないので、従来例のように、サイドウォールを形成することがなく、狭チャネル効果は発生しない。
【００９４】
（第２の実施形態）
図６（ａ）〜（ｅ）、図７（ａ）〜（ｅ）、並びに図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部断面図であって、各図はいずれもゲート幅方向の断面図を示している。また、各図において、活性領域は、第１の実施形態と同様に、ＣＭＯＳ周辺回路を構成する低電圧系トランジスタが形成される低電圧領域Ａ、不揮発性メモリの書き換え動作に必要な高電圧系トランジスタが形成される高電圧領域Ｂ、不揮発性メモリが形成されるメモリ領域Ｃに分けられている。また、メモリ領域Ｃに形成される不揮発性メモリとしては、浮遊ゲート電極型メモリセルを想定している。
【００９５】
まず、ＳＴＩ膜６を形成するまでの工程は、前述した第１の実施形態における図１（ａ）〜（ｅ）、並びに図２（ａ）及び（ｂ）を用いた説明と同一である。
【００９６】
次に、図６（ａ）に示すように、熱酸化法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃにおける活性領域上にトンネルシリコン酸化膜７を例えば８〜１２ｎｍの厚さに形成した後に、ＬＰＣＶＤ法により、トンネルシリコン酸化膜７及びＳＴＩ膜６の上に、第１の導電膜２４を約２００ｎｍの厚さで堆積する。
【００９７】
次に、図６（ｂ）に示すように、第１の導電膜２４の上に、メモリ領域Ｃにおける分離領域上の一部、低電圧領域Ａ及び高電圧領域Ｂが開口するように、フォトレジストパターンＲ６を形成した後に、該フォトレジストパターンＲ６をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチング法により、第１の導電膜２４におけるフォトレジストパターンＲ６によって覆われていない部分を除去して、メモリ領域Ｃに浮遊ゲート電極８を形成する。
【００９８】
次に、図６（ｃ）に示すように、ＬＰＣＶＤ法により、低電圧領域Ａ、高電圧領域Ｂ及びメモリ領域Ｃの全面に、ＯＮＯ結合容量膜を構成する下部シリコン酸化膜９、シリコン窒化膜１０、及び上部シリコン酸化膜１１を、それぞれ約５ｎｍ、約１０ｎｍ、及び約１５ｎｍの厚さで順に堆積する。
【００９９】
次に、図６（ｄ）に示すように、上部シリコン酸化膜１１の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ７を形成した後に、該フォトレジストパターンＲ７をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１を除去して、高電圧領域ＢにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１０を露出させる。
【０１００】
次に、図６（ｅ）に示すように、燐酸を用いたウェットエッチングにより、高電圧領域Ｂに残存しているＯＮＯ結合容量膜を構成するシリコン窒化膜１０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるため、低電圧領域Ａ及びメモリ領域Ｃでは、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１が最小層を覆っているので、低電圧領域Ａ及びメモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１２が、燐酸によってウェトエッチングされることはない。
【０１０１】
次に、図７（ａ）に示すように、低電圧領域Ａ及びメモリ領域Ｃにおける上部シリコン酸化膜１１の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ８を形成した後に、該フォトレジストパターンＲ８をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域Ｂにおける、ＯＮＯ結合容量膜を構成する下部シリコン酸化膜９とトンネルシリコン酸化膜７とが積層されてなる積層シリコン酸化膜を除去する。
【０１０２】
次に、図７（ｂ）に示すように、熱酸化法により、高電圧領域Ｂに高電圧系ゲートシリコン酸化膜１２を例えば１５〜２５ｎｍの厚さに形成する。このとき、シリコン窒化膜は酸化防止膜として機能するため、低電圧領域Ａでは、ＯＮＯ容量結合膜を構成するシリコン窒化膜１０が形成されているので、低電圧領域Ａに高電圧系ゲートシリコン酸化膜１２が形成されることはない。
【０１０３】
次に、図７（ｃ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２及びＳＴＩ膜６の上並びにメモリ領域Ｃにおける上部シリコン酸化膜１１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ９を形成した後に、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１を除去する。
【０１０４】
次に、図７（ｄ）に示すように、燐酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるので、メモリ領域Ｃには、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１が形成されているので、メモリ領域Ｃにおけるシリコン窒化膜１０が燐酸によってウェットエッチングされることはない。
【０１０５】
次に、図７（ｅ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２及びＳＴＩ膜６の上並びにメモリ領域ＣにおけるＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ１０を形成した後に、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯ結合容量膜を構成する下部シリコン酸化膜９及びトンネルシリコン酸化膜７よりなる積層シリコン酸化膜を除去する。
【０１０６】
次に、図８（ａ）に示すように、熱酸化法により、低電圧領域Ａにおける活性領域上に低電圧系ゲートシリコン酸化膜１３を例えば３〜８ｎｍの厚さに形成する。このとき、高電圧領域Ｂにおいて、高電圧系ゲートシリコン酸化膜１２も酸化されるが、酸化される前の高電圧系ゲートシリコン酸化膜１２は膜厚が厚いので、増加する膜厚は僅かである。また、メモリ領域ＣにおけるＯＮＯ結合容量膜を構成するシリコン窒化膜１０は殆ど酸化されないので、ＯＮＯ結合容量膜を構成する上部シリコン酸化膜１１の膜厚増加は殆どない。
【０１０７】
次に、図８（ｂ）に示すように、ＬＰＣＶＤ法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの全面に、第２の導電膜を約２００ｎｍの厚さで形成した後に、所望のフォトレジストパターン（図示せず）をマスクとし、塩素系ガス及び臭素系ガスを用いたドライエッチングにより、第２の導電膜を電極パターン上にのみ残存させることにより、低電圧領域Ａ及び高電圧領域Ｂの各領域に、ゲート電極１４を形成すると共に、メモリ領域Ｃに制御ゲート電極１５を形成する。このようにして、低電圧系トランジスタ１６、高電圧系トランジスタ１７、及び浮遊ゲート電極型メモリセル１８が形成される。
【０１０８】
以上のように、本発明の第２の実施形態において、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に対してなされる弗酸を用いたウェットエチングは、図２（ｂ）及び図７（ｅ）の２つの工程だけである。このため、活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みは、従来の半導体装置の製造方法と比べて、大幅に低減することができる。
【０１０９】
また、本発明の第２の実施形態によると、高電圧系ゲートシリコン酸化膜１２を形成する直前に、活性領域上に残存しているシリコン酸化膜７をウェットエッチングする際、低電圧領域Ａには、シリコン窒化膜１０よりなるウェットエッチング防止膜が形成されているので、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜８に窪みが形成されることを防止することができる。
【０１１０】
さらに、高電圧系ゲートシリコン酸化膜を形成する際は、前述のシリコン窒化膜１０は酸化防止膜としての役割も果たすので、低電圧領域Ａにおける活性領域上には高電圧系ゲートシリコン酸化膜が形成されることがない。したがって、低電圧系ゲートシリコン酸化膜１３の形成直前において、低電圧領域Ａにおける活性領域上に残存しているシリコン酸化膜７をウェットエッチングする際、低電圧領域Ａでは、高電圧系ゲートシリコン酸化膜の膜厚に相当する厚いシリコン酸化膜ではなく比較的に薄いシリコン酸化膜しか残存していないので、ウェットエッチングに要する時間を短縮することができる。このため、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みの量を低減することができる。
【０１１１】
また、前述したウェットエッチング防止膜であると同時に酸化防止膜でもあるシリコン窒化膜１０は、不揮発性メモリの構成要素の一部であるシリコン窒化膜の形成工程と同一の工程で形成することが可能であるので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。さらに、新たな成膜工程を追加する必要がないので、従来例のように、サイドウォールを形成することがなく、狭チャネル効果は発生しない。
【０１１２】
（第３の実施形態）
図９（ａ）〜（ｅ）、図１０（ａ）〜（ｅ）、図１１（ａ）〜（ｅ）、図１２（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部断面図であって、各図はいずれもゲート幅方向の断面図を示している。また、各図において、活性領域は、第１の実施形態と同様に、ＣＭＯＳ周辺回路を構成する低電圧系トランジスタが形成される低電圧領域Ａ、不揮発性メモリの書き換え動作に必要な高電圧系トランジスタが形成される高電圧領域Ｂ、不揮発性メモリが形成されるメモリ領域Ｃに分けられている。また、メモリ領域Ｃに形成される不揮発性メモリとしては、ＭＯＮＯＳ型メモリセルを想定している。
【０１１３】
まず、ＳＴＩ膜６を形成するまでの工程は、前述した第１の実施形態における図１（ａ）〜（ｅ）、並びに図２（ａ）及び（ｂ）を用いた説明と同一である。
【０１１４】
次に、図９（ａ）に示すように、熱酸化法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃに、ＯＮＯトラップ膜を構成する下部シリコン酸化膜１９を例えば３〜８ｎｍの厚さに形成し、さらに、ＬＰＣＶＤ法により、ＯＮＯトラップ膜を構成する下部シリコン酸化膜１９の上に、ＯＮＯトラップ膜を構成するシリコン窒化膜２０を約２０ｎｍの厚さで形成し、さらに、熱酸化法又はＬＰＣＶＤ法により、ＯＮＯトラップ膜を構成するシリコン窒化膜２０の上に、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を約１５ｎｍの厚さで形成する。
【０１１５】
次に、図９（ｂ）に示すように、低電圧領域Ａ及びメモリ領域Ｃの各領域におけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ１１を形成し、該フォトレジストパターンＲ１１をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を除去する。
【０１１６】
次に、図９（ｃ）に示すように、燐酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるので、低電圧領域Ａ及びメモリ領域Ｃには、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１が形成されているので、低電圧領域Ａ及びメモリ領域ＣにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０が燐酸によってウェットエッチングされることはない。
【０１１７】
次に、図９（ｄ）に示すように、低電圧領域Ａにおける上部シリコン酸化膜２０の上及びメモリ領域Ｃにおける上部シリコン酸化膜２０の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ１２を形成した後に、該フォトレジトパターンＲ１２をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成する下部シリコン酸化膜１９を除去する。
【０１１８】
次に、図９（ｅ）に示すように、熱酸化法により、高電圧領域Ｂにおける活性領域上に高電圧系ゲートシリコン酸化膜１２を例えば１５〜２５ｎｍの厚さで形成する。このとき、シリコン窒化膜は酸化防止膜として機能するため、低電圧領域Ａでは、ＯＮＯトラップ膜を構成するシリコン窒化膜２０が形成されているので、低電圧領域Ａに高電圧系ゲートシリコン酸化膜１２が形成されることはない。
【０１１９】
次に、図１０（ａ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２及びＳＴＩ膜６の上並びにメモリ領域ＣにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ１３を形成した後に、該フォトレジストパターンＲ１３をマスクとし、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を除去する。
【０１２０】
次に、図１０（ｂ）に示すように、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるため、メモリ領域Ｃでは、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１が形成されているので、メモリ領域Ｃにおけるシリコン窒化膜２０が弗酸によってウェットエッチングされることはない。
【０１２１】
次に、図１０（ｃ）に示すように、高電圧領域Ｂにおける高圧電圧ゲートシリコン酸化膜１２の上及びメモリ領域ＣにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ１４を形成した後に、該フォトレジストパターンＲ１４をマスクとし、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯトラップ膜を構成する下部シリコン酸化膜１９を除去する。
【０１２２】
次に、図１０（ｄ）に示すように、熱酸化法により、低電圧領域Ａにおける活性領域上に低電圧系ゲートシリコン酸化膜１３を例えば３〜８ｎｍの厚さに形成する。このとき、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜２１も酸化されるが、酸化される前の高電圧系ゲートシリコン酸化膜１２の膜厚は厚いので、増加する膜厚は僅かである。また、メモリ領域ＣにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０は殆ど酸化されないので、メモリ領域ＣにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１の膜厚増加は殆どない。
【０１２３】
次に、図１０（ｅ）に示すように、ＬＰＶＤ法により、低電圧領域Ａ、高電圧領域Ｂ及びメモリ領域Ｃの各領域の全面に、導電膜を約２００ｎｍの厚さで形成した後に、所望のフォトレジストパターンを用いると共に、塩素系ガス及び臭素系ガスを用いたドライエッチングにより、当該導電膜を電極パターン上にのみ残存させることにより、低電圧領域Ａ及び高電圧領域Ｂには、ゲート電極１４を形成すると共に、メモリ領域Ｃには、メモリセルのゲート電極２２を形成し、低電圧系トランジスタ１６、高電圧系トランジスタ１７、及び、ＭＯＮＯＳ型メモリセル２３を形成する。
【０１２４】
以上のように、本発明の第３の実施形態において、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に対してなされる弗酸を用いたウェットエチングは、図２（ｂ）及び図１０（ｃ）に示した２つの工程だけである。さらに、図１０（ｃ）に示すシリコン酸化膜に対するウェットエッチング工程を行なう際には、低電圧領域Ａにおける活性領域上に残存しているシリコン酸化膜の膜厚はＯＮＯトラップ膜を構成する下部シリコン酸化膜９の膜厚相当の厚さだけであって、従来の製造方法のような高電圧系ゲートシリコン酸化膜１２の膜厚相当の厚いシリコン酸化膜は残存していないので、本工程におけるウェットエッチングに要する時間は比較的短時間で済ませることができる。したがって、活性領域と分離領域との境界に存在しているＳＴＩ膜６に形成される窪みは、従来の製造方法と比べて、大幅に低減することができる。
【０１２５】
また、本発明の第３の実施形態によると、高電圧系ゲートシリコン酸化膜１２を形成する直前に、活性領域上に残存しているシリコン酸化膜１９をウェットエッチングする際、低電圧領域Ａにはシリコン窒化膜２０よりなるウェットエッチング防止膜が形成されているので、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に窪みが形成されることを防止することができる。
【０１２６】
さらに、高電圧系ゲートシリコン酸化膜１２を形成する際は、前述のシリコン窒化膜２０は酸化防止膜としての役割も果たすので、低電圧領域Ａにおける活性領域上には高電圧系ゲートシリコン酸化膜１２が形成されることがない。したがって、低電圧系ゲートシリコン酸化膜１３の形成直前において、低電圧領域Ａにおける活性領域上に残存しているシリコン酸化膜７をウェットエッチングする際、低電圧領域Ａでは、高電圧系ゲートシリコン酸化膜１２の膜厚に相当する厚いシリコン酸化膜ではなく比較的に薄いシリコン酸化膜しか残存していないので、ウェットエッチングに要する時間を短縮することができる。このため、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜に形成される窪みの量を低減することができる。
【０１２７】
また、前述したウェットエッチング防止膜であると同時に酸化防止膜でもあるシリコン窒化膜２０は、不揮発性メモリの構成要素の一部であるシリコン窒化膜の形成工程と同一工程で形成することが可能であるので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。さらに、新たな成膜工程を追加する必要がないので、従来例のように、サイドウォールを形成することがなく、狭チャネル効果は発生しない。
【０１２８】
（第４の実施形態）
図１１（ａ）〜（ｅ）及び図１２（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す要部断面図であって、各図はいずれもゲート幅方向の断面図を示している。また、各図において、活性領域は、第１の実施形態と同様に、ＣＭＯＳ周辺回路を構成する低電圧系トランジスタが形成される低電圧領域Ａ、不揮発性メモリの書き換え動作に必要な高電圧系トランジスタが形成される高電圧領域Ｂ、不揮発性メモリが形成されるメモリ領域Ｃに分けられている。また、メモリ領域Ｃに形成される不揮発性メモリとしては、ＭＯＮＯＳ型メモリセルを想定している。
【０１２９】
まず、ＳＴＩ膜６を形成するまでの工程は、前述した第１の実施形態における図１（ａ）〜（ｅ）、並びに図２（ａ）及び（ｂ）を用いた説明と同一である。
【０１３０】
次に、図１１（ａ）に示すように、熱酸化法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃに、シリコン酸化膜を例えば３〜８ｎｍの厚さに形成する。このとき、形成されたシリコン酸化膜は、低電圧領域Ａにおいては低電圧系ゲートシリコン酸化膜１３となり、メモリ領域ＣにおいてはＯＮＯトラップ膜を構成する下部シリコン酸化膜１９となる。そして、ＬＰＣＶＤ法により、低電圧系ゲートシリコン酸化膜１３又はＯＮＯトラップ膜を構成する下部シリコン酸化膜１９の上に、シリコン窒化膜２０を約２０ｎｍの厚さに形成した後に、熱酸化法又はＬＰＣＶＤ法により、ＯＮＯトラップ膜を構成するシリコン窒化膜２０の上に、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を約１５ｎｍの厚さで形成する。
【０１３１】
次に、図１１（ｂ）に示すように、低電圧領域Ａ及びメモリ領域Ｃにおける上部シリコン酸化膜２１の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ１５を形成した後に、該フォトレジストパターンＲ１５をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を除去する。
【０１３２】
次に、図１１（ｃ）に示すように、燐酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるので、低電圧領域Ａ及びメモリ領域Ｃには、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１が形成されているので、低電圧領域Ａ及びメモリ領域におけるＯＮＯトラップ膜を構成するシリコン窒化膜１２が燐酸によってウェットエチングされることはない。
【０１３３】
次に、図１１（ｄ）に示すように、低電圧領域Ａ及びメモリ領域Ｃにおける上部シリコン酸化膜２１の上に、高電圧領域Ｂのみを開口させるフォトレジストパターンＲ１６を形成した後に、該フォトレジストパターンＲ１６をマスクとし、弗酸を用いたウェットエッチングにより、高電圧領域ＢにおけるＯＮＯトラップ膜を構成する下部シリコン酸化膜１９を除去する。
【０１３４】
次に、図１１（ｅ）に示すように、熱酸化法により、高電圧領域Ｂにおける活性領域上に高電圧系ゲートシリコン酸化膜１２を例えば１５〜２５ｎｍの厚さに形成する。このとき、シリコン窒化膜は酸化防止膜として機能するので、低電圧領域Ａには、ＯＮＯトラップ膜を構成するシリコン窒化膜が形成されているので、低電圧領域Ａにおける低電圧系ゲートシリコン酸化膜１３の膜厚は殆ど増加することはない。
【０１３５】
次に、図１２（ａ）に示すように、高電圧領域Ｂにおける高電圧系ゲートシリコン酸化膜１２の上及びメモリ領域ＣにおけるＯＮＯ膜を構成する上部シリコン酸化膜２１の上に、低電圧領域Ａのみを開口させるフォトレジストパターンＲ１７を形成した後に、該フォトレジストパターンＲ１７をマスクとし、弗酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯトラップ膜を構成する上部シリコン酸化膜２１を除去する。
【０１３６】
次に、図１２（ｂ）に示すように、燐酸を用いたウェットエッチングにより、低電圧領域ＡにおけるＯＮＯトラップ膜を構成するシリコン窒化膜２０を除去する。このとき、シリコン酸化膜は燐酸に対して耐性があるので、メモリ領域Ｃには、ＯＮＯトラップ膜を構成する上部シリコン酸化膜２１が形成されているので、メモリ領域Ｃにおけるシリコン窒化膜２０は燐酸によってウェットエッチングされることはない。
【０１３７】
次に、図１２（ｃ）に示すように、ＬＰＣＶＤ法により、低電圧領域Ａ、高電圧領域Ｂ、及びメモリ領域Ｃの各領域の全面に、導電膜を約２００ｎｍの厚さで形成した後に、所望のフォトレジストパターン（図示せず）を用いると共に、塩素系ガス及び臭素系ガスを用いたドライエッチングにより、導電膜を電極パターン上にのみ残存させることにより、低電圧領域Ａ及び高電圧領域Ｂにゲート電極１４を形成すると共に、メモリ領域Ｃにメモリセルのゲート電極２２を形成する。このようにして、低電圧系トランジスタ１６、高電圧系トランジスタ１７、及びＭＯＮＯＳ型メモリセル２３が形成される。
【０１３８】
以上のように、本発明の第３の実施形態において、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に対してなされる弗酸を用いたウェットエチングは、図２（ｂ）を用いた１つの工程だけである。このため、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜に形成される窪みは、従来の製造方法と比べて、大幅に低減することができる。
【０１３９】
また、本発明の第４の本実施形態によると、高電圧系ゲートシリコン酸化膜１２を形成する直前に、活性領域上に残存しているシリコン酸化膜１９をウェットエッチングする際、低電圧領域Ａにはシリコン窒化膜２０であるウェットエッチング防止膜が形成されているので、低電圧領域Ａにおける活性領域と分離領域との境界に存在しているＳＴＩ膜６に窪みが形成されることを防止することができる。
【０１４０】
さらに、高電圧系ゲート酸化膜を形成する際は、前述のシリコン窒化膜２０は酸化防止膜としての役割も果たすので、低電圧領域Ａにおける活性領域上に高電圧系ゲート酸化膜１２が形成されることがない。
【０１４１】
また、前述したウェットエッチング防止膜であると同時に酸化防止膜でもあるシリコン窒化膜２０は、不揮発性メモリの構成要素の一部であるシリコン窒化膜と同一の工程で形成することが可能であるので、新たな成膜工程を追加することなく、本発明の目的を達成することができる。さらに、新たな成膜工程を追加する必要がないので、従来例のように、サイドウォールを形成することがなく、狭チャネル効果は発生しない。
【産業上の利用可能性】
【０１４２】
以上説明したように、本発明に係る半導体装置の製造方法は、不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体集積回路において、新たな成膜工程を必要とすることなく、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ膜に形成される窪みの量を低減して、トランジスタ特性の低下を抑制することを可能にするものであり、素子分離にＳＴＩ技術を用いている場合における不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【０１４３】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態において、活性領域と分離領域との境界におけるＳＴＩ膜に形成された窪みを示すゲート幅方向の断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図８】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図９】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図１１】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図１３】ＳＴＩ膜を形成する工程を有する製造方法において、高電圧系トランジスタを形成する工程を含む製造方法である場合と含まない製造方法である場合とにおける、低電圧系トランジスタの狭チャネル効果を示すグラフである。
【図１４】ＳＴＩ膜を形成する工程を有する製造方法において、高電圧系トランジスタを形成する工程を含む製造方法である場合と含まない製造方法である場合とにおける、低電圧系トランジスタのサブスレッショルド特性を示すグラフである。
【図１５】（ａ）及び（ｂ）は、活性領域と分離領域との境界におけるＳＴＩ絶縁膜に形成される窪みを示すゲート幅方向の断面図である。
【図１６】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【図１７】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【図１８】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【図１９】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【図２０】（ａ）及び（ｄ）は、従来の半導体装置の活性領域と分離領域との境界におけるＳＴＩ膜に形成される窪みを示したゲート幅方向の断面図である。
【図２１】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【符号の説明】
【０１４４】
１  シリコン基板
２  パッドシリコン酸化膜
３  シリコン窒化膜
４  トレンチ
５  埋め込みシリコン酸化膜
６  ＳＴＩ領域
７  トンネルシリコン酸化膜
８  浮遊ゲート電極
９  ＯＮＯ結合容量膜を構成する下部シリコン酸化膜
１０  ＯＮＯ結合容量膜を構成するシリコン窒化膜
１１  ＯＮＯ結合容量膜を構成する上部シリコン酸化膜
１２  高電圧系ゲートシリコン酸化膜
１３  低電圧系ゲートシリコン酸化膜
１４  周辺領域のゲート電極
１５  制御ゲート電極
１６  低電圧系トランジスタ
１７  高電圧系トランジスタ
１８  浮遊ゲート電極型メモリセル
１９  ＯＮＯトラップ膜を構成する下部シリコン酸化膜
２０  ＯＮＯトラップ膜を構成するシリコン窒化膜
２１  ＯＮＯトラップ膜を構成する上部シリコン酸化膜
２２  メモリセルのゲート電極
２３  ＭＯＮＯＳ型メモリセル
２４  第１の導電膜
Ｒ１〜１７  フォトレジストパターン
ｃ１、ｃ２  領域
１０１  シリコン基板
１０２  パッドシリコン酸化膜
１０３  シリコン窒化膜
１０４  トレンチ
１０５  埋め込みシリコン酸化膜
１０６  ＳＴＩ領域
１０７  トンネルシリコン酸化膜
１０８  浮遊ゲート電極
１０９  ＯＮＯ結合容量膜を構成する下部シリコン酸化膜
１１０  ＯＮＯ結合容量膜を構成するシリコン窒化膜
１１１  ＯＮＯ結合容量膜を構成する上部シリコン酸化膜
１１２  高電圧系ゲートシリコン酸化膜
１１３  低電圧系ゲートシリコン酸化膜
１１４  周辺領域のゲート電極
１１５  制御ゲート電極
１１６  低電圧系トランジスタ
１１７  高電圧系トランジスタ
１１８  浮遊ゲート電極型メモリセル
１１９  保護膜
１２０  側壁保護膜
１２１  第１の導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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