(57)【要約】【課題】回路の低電圧化、回路の簡単化、小型化を図ることができ、消費電力の低減およびパネルで発生する熱を低減することが可能な表示装置を提供する。【解決手段】水平スキャナ２３において、シフトレジスタ２３１を入力信号と同じ電源条件にすることで、低消費電力化を図る。入力信号を受けてシフトレジスタによりパルスを転送するが、パルスの電圧は入力信号の電圧と等しい。そして、低電圧によるパルスのノイズ対策、正常動作実現に対しては、トランジスタのチャネル長Ｌをレベルシフタ群２３３、サンプリングスイッチ群２３４におけるＶ２の電源で使用されるブロックよりも短くする。【選択図】      図４
2006113143.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置され、各画素列または行ごとに駆動ラインが配線された画素部と、
上記画素部を駆動する駆動回路と、を有し、
上記駆動回路は、
第１の電源レベルの走査の基準となるクロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、
上記シフトレジスタによるシフトパルスに基づいて上記第１の電源レベルより高い第２の電源レベルの信号を生成するレベルシフタ群と、を有し、
レベルシフト後の信号に基づいて上記画素部の対応する各駆動ラインを駆動する
表示装置。
【請求項２】
上記駆動ラインは、各画素列毎に配線された信号ラインを含み、
上記駆動回路は、水平スキャンを含み、
上記水平スキャナは、
第１の電源レベルの水平走査の基準となる互いに逆相のクロック信号および反転クロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、
上記シフトレジスタの対応するシフト段から出力される上記シフトパルスに応答して上記クロック信号および反転クロック信号を交互に順次抜き取り、サンプルホールドパルスとして出力する第１のスイッチ群と、
上記第１のスイッチ群によるサンプルホールドパルスを上記第１の電源レベルより高い第２の電源レベルにレベルシフトするレベルシフタ群と、
映像信号を上記レベルシフタ群によるサンプルホールドパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する第２のスイッチ群と、を含む
請求項１記載の表示装置。
【請求項３】
上記水平スキャナには、上記クロック信号および反転クロック信号に基づいて、周期が同じでかつ位相が異なる２つの第２のクロック信号が供給され、
上記水平スキャナの第１スイッチ群の各スイッチ、上記２つの第２のクロック信号のいずれかを抜き取り、
上記レベルシフタ群は、抜き取られた第２のクロック信号のレベルをシフトさせる
請求項２記載の表示装置。
【請求項４】
上記駆動ラインは、各画素行毎に配線されたゲートラインを含み、
上記駆動回路は、垂直スキャンを含み、
上記垂直スキャナは、
上記シフトレジスタのシフトパルスを上記第１の電源レベルより高い第２の電源レベルにレベルシフトし、上記レベルシフト後の信号を上記画素部の対応する各ゲートラインに順次に出力する
請求項１記載の表示装置。
【請求項５】
上記駆動ラインは、各画素列毎に配線された信号ラインを含み、
上記駆動回路は、プリチャージ回路を含み、
上記プリチャージ回路は、
プリチャージ信号を上記レベルシフタ群によるパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給するスイッチ群を含む
請求項１記載の表示装置。
【請求項６】
上記シフトレジスタは、上記入力クロックと略同じ電源条件化で駆動する
請求項１記載の表示装置。
【請求項７】
上記シフトレジスタは第１のチャネル長のトランジスタを含み、上記レベルシフタ群は第２のチャネル長のトランジスタを含み、
上記第１のチャネル長は上記第２のチャネル長より短く設定されている
請求項１記載の表示装置。
【請求項８】
上記シフトレジスタは第１のチャネル長のトランジスタを含み、上記レベルシフタ群および第２のスイッチ群は第２のチャネル長のトランジスタを含み、
上記第１のチャネル長は上記第２のチャネル長より短く設定されている
請求項２記載の表示装置。
【請求項９】
上記画素の表示エレメントが液晶セルである
請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に係り、特にいわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いたアクティブマトリクス型液晶表示装置において、水平駆動回路（水平スキャナ部）に、点順次駆動方式が採用されている。
【０００３】
図１は、一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である（たとえば、特許文献１参照）。
【０００４】
この液晶表示装置（ＬＣＤパネル）１０は、図１に示すように、有効画素部（ＰＸＬＰ）１１、垂直駆動回路（垂直スキャナ：ＶＳＣＮ）１２，１３、水平スキャナ（ＨＳＣＮ）１４、および信号ラインのプリチャージ回路（ＰＲＣＧ）１５を主構成要素として有している。
また、ＬＣＤパネル１０の外部にはクロック生成回路１６が配置されている。
【０００５】
画素部１１は、複数の画素ＰＸＬがｎ行ｍ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）と、このＴＦＴのドレイン電極に画素電極が接続された液晶セルと、ＴＦＴのドレイン電極に一方の電極が接続された保持容量とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ１〜ＳＧＮＬｎが各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ１〜ＧＴＬｍが各行ごとにその画素配列方向に沿って配線されている。
画素ＰＸＬの各々において、ＴＦＴのソース電極（または、ドレイン電極）が、対応する信号ラインＳＧＮＬ１〜ＳＧＮＬｎに各々接続されている。ＴＦＴのゲート電極が、ゲートラインＧＴＬ１〜ＧＴＬｍにそれぞれ接続されている。液晶セルの対向電極および保持容量の他方の電極は、各画素間で共通にＣs ラインに接続されている。このＣs ラインには、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
この画素部１１において、ゲートラインＧＴＬ１〜ＧＴＬｍの各一端は、画素部１１のたとえば図中、左側に配置された垂直スキャナ１２，１３の各行の出力端に接続されている。
【０００６】
垂直スキャナ１２（１３）は、１Ｈ（Ｈは水平走査期間）ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ１〜ＧＴＬｍに接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ１２からゲートラインＧＴＬ１に対して走査パルスＳＰ１が与えられたときには１行目の各列の画素が選択され、ゲートラインＧＴＬ２に対して走査パルスＳＰ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートラインＧＴＬ３，〜ＧＴＬｍに対して走査パルスＳＰ３〜ＳＰｍが順に与えられる。
【０００７】
画素部１１のたとえば図中の上側には、水平スキャナ１４が配置されている。
水平スキャナ１４は、入力される映像信号ＶＤＯ１をクロックＨＣＫに同期してユニット単位で順次サンプリングし、垂直スキャナ１２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
【０００８】
水平スキャナ１４は、図２に示すように、クロックドライブ方式を採用しており、レベルシフタ１４１−１〜１４１−５、クロックバッファ１４２−１〜１４２−５、シフトレジスタ群１４３、クロック抜き取りスイッチ群１４４、およびサンプリングスイッチ群１４５を有している。
【０００９】
レベルシフタ１４１−１〜１４１−５は、外部のクロック生成回路１６で生成されるたとえば３．３Ｖや５Ｖレベルの水平スタートパルスＨＳＴ、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸ、並びに互いに周期が同じで位相が異なる第２のクロックＤＣＫ，ＤＣＫＸを１３Ｖ〜１５Ｖ程度にレベルシフトし、クロックバッファ１４２−１〜１４２−３を通して１３Ｖ〜１５Ｖレベルの水平スタートパルスＨＳＴ、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸをシフトレジスタ群１４３に供給し、１３Ｖ〜１５Ｖレベルの第２のクロックＤＣＫ，ＤＣＫＸを供給ラインＤＫＬ１，ＤＫＸＬ１に伝搬させる。
【００１０】
シフトレジスタ群１４３は、画素部１１の画素列（本例では、ｎ列）に対応したｎ段のシフト段（Ｓ／Ｒ段）１４３−１〜１４３−ｎを有し、レベルシフト後の水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ群１４３の各シフト段１４３−１〜１４３−ｎからは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ１〜ＳＦＴＰｎが順次出力される。
【００１１】
クロック抜き取りスイッチ群１４４は、画素部１１の画素列に対応したｎ個のスイッチ１４４−１〜１４４−ｎを有し、これらスイッチ１４４−１〜１４４−ｎの各一端が、レベルシフト後の第２のクロックＤＣＫＸ，ＤＣＫを伝送するクロックラインＤＫＸＬ１，ＤＫＬ１に交互に接続されている。
クロック抜き取りスイッチ群１４４の各スイッチ１４４−１〜１４４−ｎには、シフトレジスタ群１４３の各シフト段１４３−１〜１４３−ｎから順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰｎが与えられる。
クロック抜き取りスイッチ群１４４の各スイッチ１４４−１〜１４４−ｎは、シフトレジスタ群１４３の各シフト段１４３−１〜１４３−ｎからシフトパルスＳＦＴＰ１〜ＳＦＴＰｎが与えられると、これらシフトパルスＳＦＴＰ１〜ＳＦＴＰｎに応答して順にオン状態となることにより、周期が同じでかつ位相が異なる第２のクロックＤＣＫ，ＤＣＫＸを交互に抜き取る。
【００１２】
サンプリングスイッチ群１４５は、画素部１１の画素列に対応した４個のサンプリングスイッチ１４５−１〜１４５−ｎを有し、これらのサンプリングスイッチ１４５−１〜１４５−ｎの各一端が映像信号ＶＤＯを入力するビデオラインＶＤＬ１に接続されている。  ところで、点順次駆動方式の画像表示装置では、１系統で映像信号ＶＤＯを入力するとした場合、高精細化に伴って特に水平方向の画素数が増えると、限られた走査期間内で全画素について順番にサンプリングするためのサンプリング時間を十分に確保することが難しくなる。
そこで、１画素当たりのサンプリング時間を十分に確保するために、映像信号をＭ系統（Ｍは２以上の整数）で並列に入力する一方、水平方向のＭ個の画素に対応したＭ個のサンプリングスイッチを単位とし、１つのサンプリングパルスにより１単位内のＭ個のサンプリングスイッチを同時に駆動することによって、Ｍ画素単位で順次書込を行うＭ相駆動方式を採用している。
ここで、映像信号の系統は、特に限定されるものではなく、一般的に６系統、１２系統などがあり、解像度や走査スピードに応じて決定される。
各サンプリングスイッチ１４５−１〜１４５−ｎには、クロック抜き取りスイッチ群１４４の各スイッチ１４４−１〜１４４−ｎによって抜き取られたクロックＤＣＫ，ＤＣＫＸがサンプルホールドパルスＳＨＰ１〜ＳＨＰｎとして与えられる。
サンプリングスイッチ群１４５の各サンプリングスイッチ１４５−１〜１４５−ｎは、サンプルホールドパルスＳＨＰ１〜ＳＨＰｎが与えられると、これらサンプルホールドパルスＳＨＰ１〜ＳＨＰｎに応答して順にオン状態となることにより、ビデオラインＶＤＬ１を通して入力されるＭ系統（たとえば６または１２系統）の映像信号ＶＤＯ１をサンプリングし、画素部１１の信号ラインＳＧＮＬ１〜ＳＧＮＬｎに供給する。
【００１３】
また、クロック生成回路１６は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ１２，１３に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ１４に供給する。
さらに、クロック生成回路１６は、生成した水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに基づいて第２のクロックＤＣＫ，ＤＣＫＸを生成し、水平スキャナ１４に供給する。また、クロック生成回路１６では、図示しない走査方向切り替えクロック、左右反転制御信号ＲＧＴ、垂直反転制御信号ＤＷＮなどが含まれる。これらもＨＣＫ，ＨＳＴ等の信号と同様に、レベルシフタおよびバッファが含まれる。
【００１４】
上述した水平スキャナ１３では、図３（Ａ）〜（Ｅ）に示すように、外部のクロック生成回路１６で生成されるたとえば３．３Ｖや５Ｖレベルの水平スタートパルスＨＳＴ、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸ、並びに第２のクロックＤＣＫ，ＤＣＫＸを、図３（Ｆ）〜（Ｊ）に示すように、１３Ｖ〜１５Ｖ程度にレベルシフトする。
そして、シフトレジスタ群１４３から順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰｎをサンプルホールドパルスとして用いるのではなく、シフトパルスＳＦＴＰ１〜ＳＦＴＰｎに同期して、第２のクロックＤＣＸＫ，ＤＣＫを交互に抜き取り、これらクロックＤＣＫ，ＤＣＫＸを、図３（Ｋ）〜（Ｎ）に示すように、サンプルホールドパルスＳＨＰ１〜ＳＨＰｎとして用いるようにしている。これにより、サンプルホールドパルスＳＨＰ１〜ＳＨＰｎのばらつきを抑えることができる。その結果、サンプルホールドパルスＳＨＰ１〜ＳＨＰｎのばらつきに起因するゴーストを除去できる。
【特許文献１】特開２００２−７２９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、近年のアクティブマトリックス型の液晶表示装置は、設計技術、プロセス技術の進歩により画素内にＴＦＴなどの薄膜素子を形成し、液晶のスイッチングを行うだけでなく、低温ポリシリコン液晶に代表されるように、画素周辺部に液晶を駆動するための回路を一体化し、駆動回路のモノリシック化によりコスト削減が達成されている。
また、小型化・高精細化により携帯電話やモバイル端末にこれらの液晶表示装置が搭載され始め、パネルのいっそうの低消費電力化の要求がある。
また、高精細化、高解像度化によりパネル内に形成されるトランジスタの高集積化・トランジスタサイズの大型化、駆動周波数の高速化により、パネルで発生する熱の問題も無視できなくなっている。
【００１６】
しかし、従来の回路構成では、液晶のしきい値電圧が±５Ｖと高く、そのため駆動回路としては１０Ｖ以上の電圧が必要であり、この電圧を駆動回路内の電源として使用していた。また、薄膜トランジスタの特性が悪いこともあり、高電圧によってトランジスタの特性のばらつきを吸収する必要があった。
そのため、従来の装置では、パネル内に入力する信号の電圧は、たとえば３．３Ｖや５Ｖなどの低電圧であるが、それらの入力信号を前述した高い電圧までレベルシフトしている。
また、従来の回路構成では、パネルが高精細、高解像度化するにつれ、パネル内の寄生容量や配線抵抗などの負荷が大きくなることにより、レベルシフト後は巨大なバッファを必要とした。
このため、バッファでは大電流が流れ、駆動周波数が高くなると消費電力は大幅に増加する。同時に表示品位の要求も高く、駆動回路内の信号のばらつきによる画質不良を起こさないように、入力端子を増やしよりばらつきのない回路構成を実現しているパネルもある。
また、従来の回路では、１０Ｖ以上の電圧は、液晶に映像信号を印加する駆動回路のみ必要であって、その他の転送パルス等の駆動回路部分は低電圧での駆動が可能であるにもかかわらず、上述したように外部からのクロックをすべて昇圧していた。
端子数が増えると当然、トランジスタ数が増え、サイズも大きくなれば消費電力や熱の増大がある。パネルに要求される高精細、高解像度、表示品位の向上に対して、パネルはより高集積化、トランジスタ数の増大、サイズの大型化、駆動の高速化により、消費電力と熱の発生は深刻になりつつある。
【００１７】
本発明の目的は、回路の低電圧化、回路の簡単化、小型化を図ることができ、消費電力の低減およびパネルで発生する熱を低減することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の観点に係る表示装置は、複数の画素が行列状に配置され、各画素列または行ごとに駆動ラインが配線された画素部と、上記画素部を駆動する駆動回路と、を有し、上記駆動回路は、第１の電源レベルの走査の基準となるクロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、上記シフトレジスタによるシフトパルスに基づいて上記第１の電源レベルより高い第２の電源レベルの信号を生成するレベルシフタ群とを有し、レベルシフト後の信号に基づいて上記画素部の対応する各駆動ラインを駆動する。
【００１９】
好適には、上記駆動ラインは、各画素列毎に配線された信号ラインを含み、上記駆動回路は、水平スキャンを含み、上記水平スキャナは、第１の電源レベルの水平走査の基準となる互いに逆相のクロック信号および反転クロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、上記シフトレジスタの対応するシフト段から出力される上記シフトパルスに応答して上記クロック信号および反転クロック信号を交互に順次抜き取り、サンプルホールドパルスとして出力する第１のスイッチ群と、上記第１のスイッチ群によるサンプルホールドパルスを上記第１の電源レベルより高い第２の電源レベルにレベルシフトするレベルシフタ群と、映像信号を上記レベルシフタ群によるサンプルホールドパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する第２のスイッチ群と、を含む。
【００２０】
好適には、上記水平スキャナには、上記クロック信号および反転クロック信号に基づいて、周期が同じでかつ位相が異なる２つの第２のクロック信号が供給され、上記水平スキャナの第１スイッチ群の各スイッチ、上記２つの第２のクロック信号のいずれかを抜き取り、上記レベルシフタ群は、抜き取られた第２のクロック信号のレベルをシフトさせる。
【００２１】
好適には、上記駆動ラインは、各画素行毎に配線されたゲートラインを含み、上記駆動回路は、垂直スキャンを含み、上記垂直スキャナは、上記シフトレジスタのシフトパルスを上記第１の電源レベルより高い第２の電源レベルにレベルシフトし、上記レベルシフト後の信号を上記画素部の対応する各ゲートラインに順次に出力する。
【００２２】
好適には、上記駆動ラインは、各画素列毎に配線された信号ラインを含み、上記駆動回路は、プリチャージ回路を含み、上記プリチャージ回路は、プリチャージ信号を上記レベルシフタ群によるパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給するスイッチ群を含む。
【００２３】
好適には、上記シフトレジスタは、上記入力クロックと略同じ電源条件化で駆動する。
【００２４】
好適には、上記シフトレジスタは第１のチャネル長のトランジスタを含み、上記レベルシフタ群は第２のチャネル長のトランジスタを含み、上記第１のチャネル長は上記第２のチャネル長より短く設定されている。
【００２５】
好適には、上記シフトレジスタは第１のチャネル長のトランジスタを含み、上記レベルシフタ群および第２のスイッチ群は第２のチャネル長のトランジスタを含み、上記第１のチャネル長は上記第２のチャネル長より短く設定されている。
【００２６】
好適には、上記画素の表示エレメントが液晶セルである。
【００２７】
本発明によれば、たとえば外部の回路において水平走査の基準となる互いに逆相のクロック信号および反転クロック信号が生成され、水平スキャナに供給される。
水平スキャナにおいては、水平スタートパルスがシフトレジスタ群における初段シフト段に供給される。
水平スキャナにおいては、クロック信号および反転クロック信号に同期して各シフト段からシフトパルスが第１のスイッチ群の対応する各スイッチに順次出力される。
第１のスイッチ群においては、対応するシフト段から出力されるシフトパルスに応答してクロック信号および反転クロック信号が交互に順次抜き取られる。そして、抜き取られた信号が、レベルシフト（昇圧）されてサンプルホールドパルスとして第２のスイッチ群の対応する各スイッチに出力される。
第２のスイッチ群においては、入力された映像信号が第１のスイッチ群の各スイッチによるサンプルホールドパルスに応答して順次サンプリングされて、画素部の対応する各信号ラインに供給される。
【発明の効果】
【００２８】
本発明によれば、クロックや制御信号の入力信号に対し、低電圧で駆動し、駆動する回路部でレベルシフタを個別に設けることができ、巨大なバッファも不要なため、消費電力の低減だけでなく熱の発生の低減が可能である。これらの低電圧駆動およびレベルシフタの削減、巨大バッファの小サイズ化が、水平走査駆動回路、垂直走査駆動回路、プリチャージ駆動回路など、各ドライバ回路ブロックで効果を発揮するため、パネル全体の消費電力の削減、熱の発生の低減を図ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３０】
図４は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【００３１】
この液晶表示装置２０は、図４に示すように、有効画素部（ＰＸＬＰ）２１、垂直スキャナ（ＶＳＣＮ）２２、水平スキャナ（ＨＳＣＮ）２３、およびクロック生成回路（ＧＥＮ）２４を主構成要素として有している。
なお、図５に示すように、垂直スキャナに関しては、画素部２１の一側部（図中、左側部）のみでなく、両側部（図中、左側部および右側部）に配置されることもあり、また、信号線のプリチャージ回路（ＰＲＣＧ）２５が設けられる。
そして、有効画素部（ＰＸＬＰ）２１、垂直スキャナ（ＶＳＣＮ）２２（２２−１，２２−２）、水平スキャナ（ＨＳＣＮ）２３、およびプリチャージ回路２５が表示パネル（ＬＣＤパネル、ＴＦＴ基板）３０に実装される。
【００３２】
画素部２１は、複数の画素ＰＸＬがｎ行ｍ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃs ２１とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４が各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ２１〜ＧＴＬ２４が各行ごとにその画素配列方向に沿って配線されている。
画素ＰＸＬの各々において、ＴＦＴ２１のソース電極（または、ドレイン電極）が、対応する信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に各々接続されている。ＴＦＴ２１のゲート電極が、ゲートラインＧＴＬ２１〜ＧＴＬ２４にそれぞれ接続されている。液晶セルＬＣ２１の対向電極および保持容量Ｃs ２１の他方の電極は、各画素間で共通にＣs ラインＣｓＬ２１に接続されている。このＣs ラインＣs Ｌ２１には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
この画素部２１において、ゲートラインＧＴＬ２１〜ＧＴＬ２４の各一端は、画素部２１のたとえば図中、左側に配置された垂直スキャナ２２の各行の出力端に接続されている。
【００３３】
垂直スキャナ２２は、１Ｈ期間ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ２１〜ＧＴＬ２４に接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ２２からゲートラインＧＴＬ２１に対して走査パルスＳＰ２１が与えられたときには１行目の各列の画素ＰＸＬが選択され、ゲートラインＧＴＬ２２に対して走査パルスＳＰ２２が与えられたときには２行目の各列の画素ＰＸＬが選択される。以下同様にして、ゲートラインＧＴＬ２３，ＧＴＬ２４に対して走査パルスＳＰ２３，ＳＰ２４が順に与えられる。
【００３４】
画素部２１のたとえば図中の上側には、水平スキャナ２３が配置されている。
【００３５】
水平スキャナ２３は、入力される映像信号ＶＤＯ１をクロックＨＣＫに同期してユニット単位で順次サンプリングし、垂直スキャナ２２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
水平スキャナ２３は、図４に示すように、クロックドライブ方式を採用しており、シフトレジスタ２３１、クロック抜き取りスイッチ群２３２、レベルシフタ群２３３、およびサンプリングスイッチ群２３４を有している。
【００３６】
シフトレジスタ２３１は、画素部２１の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）２３１−１〜２３１−４を有し、たとえば外部のクロック生成回路２４により水平スタートパルスＨＳＴがたとえば第１（初段）シフト段２３１−１（または第４（最終）シフト段２３１−４）に与えられると、互いに逆相の水平クロックＨＣＫおよび反転水平クロックＨＣＫＸ（以下、両者共、水平クロックという）に同期してシフト動作を行う。
これにより、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が順次出力される。
【００３７】
クロック抜き取りスイッチ群２３２は、画素部２１の画素列に対応した４個のスイッチ２３２−１〜２３２−４を有し、これらスイッチ２３２−１〜２３２−４の各一端が、クロック生成回路２５による第２のクロックＤＣＫと周期が同じで位相が異なる第２のクロックＤＣＫＸを伝送するクロックラインＤＫＬ２１，ＤＫＸＬ２１に交互に接続されている。
すなわち、画素部２１の画素列の奇数列に対応したスイッチ２３２−１，２３２−３の各一端がクロックラインＤＫＸＬ２１に、画素部２１の画素列の偶数列に対応したスイッチ２３２−２，２３２−４の各一端がクロックラインＤＫＬ２１にそれぞれ接続されている。
クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４には、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４から順次出力されるシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられる。
クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４は、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられると、これらシフトパルスＳＦＴ２３Ｐ１〜ＳＦＴＰ２３４に応答して順にオン状態となることにより、クロックＤＣＫＸ，ＤＣＫを交互に抜き取る。
【００３８】
レベルシフタ群２３３は、画素部２１の画素列に対応した４個のレベルシフタ（ＬＳ）２３３−１〜２３３−４を有し、各レベルシフタ２３３−１〜２３３−４でクロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４でそれぞれ抜き取られたクロックＤＣＫＸ，ＤＣＫの電圧レベルを３〜７Ｖレベルからたとえば１０Ｖ〜１２Ｖ程度のＨＶＤＤレベルにレベルシフト（昇圧）させた後、対応するサンプリングスイッチ群２３４のサンプリングスイッチに供給する。
【００３９】
図６は、レベルシフタ２３３（−１〜−４）の具体的な構成例を示す回路図である。
【００４０】
図６のレベルシフタ２３３は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１〜ＰＴ２４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１，ＮＴ２２、およびインバータＩＮＶ２１により構成されている。
ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のソースが昇圧用電源ＨＶＤＤ（たとえば１０Ｖ〜１２Ｖ）に接続され、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソースが接地電位ＧＮＤ（０Ｖ）に接続されている。
ＰＭＯＳトランジスタＰＴ２１のドレインがＰＭＯＳトランジスタＰＴ２３のソースに接続され、ＰＭＯＳトランジスタＰＴ２２のドレインがＰＭＯＳトランジスタＰＴ２４のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点によりノードＮＤ２１が構成されている。また、ＰＭＯＳトランジスタＰＴ２４のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点により出力ノードＮＤ２２が構成されている。
そして、ＰＭＯＳトランジスタＰＴ２１のゲートが出力ノードＮＤ２２に接続され、ＰＭＯＳトランジスタＰＴ２２のゲートがノードＮＤ２１に接続されている。
ＰＭＯＳトランジスタＰＴ２３のゲートおよびＮＭＯＳトランジスタＮＴ２１のゲートがクロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４で抜き取られたクロックＤＣＫまたはＤＣＫＸのクロック入力ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２４のゲートおよびＮＭＯＳトランジスタＮＴ２２のゲートがクロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４で抜き取られたクロックＤＣＫまたはＤＣＫＸのクロック入力ラインに、インバータＩＮＶ２１を介して接続されている。
【００４１】
このレベルシフタ２３３において、ハイレベル（たとえば７Ｖ）のクロックが入力されれると、ＰＭＯＳトランジスタＰＴ２３がオフ状態、ＮＭＯＳトランジスタＮＴ２１がオン状態となり、またクロックがインバータＩＮＶ２１でレベル反転されて、ＰＭＯＳトランジスタＰＴ２４がオン状態、ＮＭＯＳトランジスタＮＴ２２がオフ状態となる。
ＮＭＯＳトランジスタＮＴ２１がオン状態になったことに伴い、ノードＮＤ２１が接地電位レベルに遷移する。その結果、ＰＭＯＳトランジスタＰＴ２２がオン状態に切り替わる。そして、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４がオン状態にあり、ＮＭＯＳトランジスタＮＴ２２がオフ状態にあることから、出力ノードＮＤ２２に昇圧用電源ＨＶＤＤから電荷がチャージされ、図７に示すように、入力レベル７Ｖが１０Ｖ〜１２ＶのＨＶＤＤレベルに昇圧されて次段に供給される。
また、出力ノードＮＤ２２がＨＶＤＤレベルに昇圧されたことに伴い、ＰＭＯＳトランジスタＰＴ２１がオフ状態に安定に保持される。
【００４２】
このレベルシフタ２３３において、ローレベル（たとえば０Ｖ）のクロックが入力されると、ＰＭＯＳトランジスタＰＴ２３がオン状態、ＮＭＯＳトランジスタＮＴ２１がオフ状態となり、またクロックがインバータＩＮＶ２１でレベル反転されて、ＰＭＯＳトランジスタＰＴ２４がオフ状態、ＮＭＯＳトランジスタＮＴ２２がオン状態となる。
ＮＭＯＳトランジスタＮＴ２２がオン状態になったことに伴い、出力ノードＮＤ２２が接地電位レベルに遷移する。その結果、ＰＭＯＳトランジスタＰＴ２１がオン状態に切り替わり、図７に示すように、入力レベル０Ｖが０Ｖレベルのままで次段に供給される。
出力ノードＮＤ２１が接地電位レベルになったことに伴い、ＰＭＯＳトランジスタＰＴ２１がオン状態に安定に保持され、その結果、ノードＮＤ２１に昇圧用電源ＨＶＤＤから電荷がチャージされる。そして、出力ノードＮＤ２１がＨＶＤＤレベルに昇圧されたことに伴い、ＰＭＯＳトランジスタＰＴ２２がオフ状態に安定に保持される。
【００４３】
サンプリングスイッチ群２３４は、画素部２１の画素列に対応した４個のサンプリングスイッチ２３４−１〜２３４−４を有し、これらのサンプリングスイッチ２３４−１〜２３４−４の各一端が外部からの映像信号ＶＤＯ１を入力するビデオラインＶＤＬ２１に接続されている。
なお、本実施形態では、１画素当たりのサンプリング時間を十分に確保するために、映像信号をＭ系統（Ｍは２以上の整数、たとえば６系統）で並列に入力する一方、水平方向のＭ個の画素に対応したＭ個のサンプリングスイッチを単位とし、１つのサンプリングパルスにより１単位内のＭ個のサンプリングスイッチを同時に駆動することによって、Ｍ画素単位で順次書込を行うＭ相駆動方式を採用している。
各サンプリングスイッチ２３４−１〜２３４−４には、クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４によって抜き取られ、レベルシフタ群２３３でレベルシフトされたクロックＤＣＫＸ，ＤＣＫがサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として与えられる。
サンプリングスイッチ群２３４の各サンプリングスイッチ２３４−１〜２３４−４は、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４が与えられると、これらサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４に応答して順にオン状態となることにより、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１を順次サンプリングし、画素部２１の信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に供給する。
【００４４】
クロック生成回路２４は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ２２に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ２３に供給する。
また、クロック生成回路２４は、水平スタートパルスＨＳＴを生成し、水平スキャナ２３のシフトレジスタ２３１の第１シフト段２３１−１に供給する。
クロック生成回路２４は、生成された水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに基づいて周期が同じ（Ｔ１＝Ｔ２）でかつ位相が異なる第２のクロックＤＣＫ，ＤＣＫＸを生成し、クロックラインＤＫＬ２１，ＤＫＸＬ２１を通して水平スキャナ２３に供給する。
【００４５】
上述したように、本実施形態では、駆動回路、たとえば水平スキャナ２３で使用される主な電源条件は以下のような条件である。V=V1 V1<V2。これは入力信号の電圧とシフトレジスタで使用される電源が等しいことを示している。具体的には、入力信号は３．３Ｖや５．０Ｖが使用される。もちろんそれより高電圧の入力信号でも構わない。
つまり、シフトレジスタ２３１を入力信号と同じ電源条件にすることで、低消費電力化を図る。入力信号を受けてシフトレジスタによりパルスを転送するが、パルスの電圧は入力信号の電圧と等しい。
本実施形態では、低電圧によるパルスのノイズ対策、正常動作実現に対しては、トランジスタのチャネル長Ｌをレベルシフタ群２３３、サンプリングスイッチ群２３４におけるＶ２の電源で使用されるブロックよりも小さくすることで解決する。
もちろん最適なトランジスタのチャネル幅Ｗを求める必要がある。一般にトランジスタの能力は、設計側で制御可能な因子として、トランジスタのサイズがあるが、それはサイズ比であるＷ／Ｌで決まる。ただ、トランジスタの特性の安定のためにトランジスタごとにチャネル長Ｌを変えることは少なく、チャネル長Ｌは固定し、チャネル幅Ｗを変えるのが一般的である。しかし、駆動電圧が小さくなると、いくらトランジスタのＷを大きくしても駆動電流が上がらない傾向あり、またむやみにチャネル幅Ｗを大きくするとレイアウト面積も大きくなってしまう。したがって、低電圧の駆動には、短チャネル長Ｌの効果が大きい。
【００４６】
本実施形態では、Ｖ１の電源条件で使用するブロック（シフトレジスタ２３１、抜き取りスイッチ群２３２）においては、Ｖ２の電源条件のブロックよりも短い第１のチャネル長Ｌのトランジスタを使用することで、低電圧駆動を実現する。
チャネル長Ｌを短くするとトランジスタの耐圧が問題になるが、Ｖ１の電源条件で使用するトランジスタは電圧が低いため、耐圧の問題は回避される。ただし、チャネル長Ｌが短くなるにつれ、トランジスタのばらつきが大きくなるのは事実であるが、近年のプロセス技術の向上により、ばらつきが少なくなり短Ｌ長化が可能になっている。
また、シフトレジスタ２３１で生成するパルスは転送パルスであり、このパルスが映像信号をサンプリングするためのパルスではないため、ある程度のばらつきは許容できる。電源条件としては、V=V1が望ましいが、駆動にマージンを持たせたV<V1の条件のほうが駆動が安定するため、V<V1の条件でも構わない。
【００４７】
このように、本実施形態においては、シフトレジスタ２３１は低電圧で駆動するが、これ以降の電源条件は、液晶のしきい値電圧以上の電圧が必要となる。液晶のしきい値電圧が±５Ｖとすると、駆動電圧は最低でも１０Ｖが必要となる。もちろん液晶材料によって、しきい値電圧が変わってくるが、シフトレジスタ２３１等で使用した電圧よりは高くなるため、電圧のレベルシフトは必要である。ここではサンプリングパルスをＶ１からＶ２（ＨＶＤＤ）までレベルシフトする。
一般に、V1<V2となる。レベルシフトされたサンプリングパルスは、たとえばバッファ
ブロック、サンプリングブロックをえて、映像信号をサンプリングし、画素のＴＦＴへと送られる。本実施形態では、転送ブロックとサンプリングで駆動電圧を変えることで、低電圧化と熱の発生の低減化が可能としている。
【００４８】
上述したように、本実施形態においては、各入力端子のレベルシフトは必要ない。入力信号の電圧でパルスの転送が行われる。また、各入力信号の遅延に対しても、低電圧であることと、パネルの負荷に対し外側のＩＣ，ＬＳＩからの出力バッファにより十分駆動能力の高い信号が得られる。
また、たとえばＤＣＫなどの端子については、従来は一括のレベルシフタとバッファで駆動していたため、巨大なバッファを要したが、本実施形態の回路構成では、シフトレジスタ２３１以降、各段にレベルシフタを設けることにより、その段以降の負荷だけが各レベルシフタにかかるため、負荷は従来の一括の場合と比べて格段に低く、小サイズの設計が可能になり、これも低消費電力化と熱の発生の低減に寄与する。
【００４９】
次に、上記構成による通常スキャン動作について、図８（Ａ）〜（Ｍ）のタイミングチャートに関連付けて説明する。
【００５０】
クロック生成回路２４において、図８（Ａ）に示すような、水平スタートパルスＨＳＴが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第１シフト段２３１−１に供給される。
また、クロック生成回路２４においては、図８（Ｂ），（Ｃ）に示すように、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第１シフト段２３１−１〜第４シフト段２３１−４に供給される。
さらにクロック生成回路２４においては、図８（Ｄ），（Ｅ）に示すように、生成された水平クロックＨＣＫ，ＨＣＫＸに基づいて周期が同じでかつ位相が異なる第２のクロックＤＣＫ，ＤＣＫＸが生成され、クロックラインＤＫＬ２１，ＤＫＸＬ２１を通して水平スキャナ２３に供給される。
【００５１】
クロック生成回路２４においては、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴが生成され、垂直スキャナ２２に供給される。
【００５２】
そして、水平スキャナ２３のシフトレジスタ２３１において、外部のクロック生成回路２４により水平スタートパルスＨＳＴが供給された第１シフト段２３１−１では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図８（Ｆ）に示すようＮＡシフトパルスＳＦＴＰ２３１が抜き取りスイッチ２３２−１に出力される。また、第１シフト段２３１−１から第２シフト段２３１−２にシフトパルスＳＦＴＰ２３１がシフトインされる。
第１シフト段２３１−１に対応した抜き取りスイッチ２３２−１では、シフトパルスＳＦＴＰ２３１に応答してオン状態となり、図８（Ｈ）に示すように、クロックラインＤＫＸＬ２１に出力されたクロックＤＣＫＸが抜き取られ、図８（Ｊ）に示すように、レベルシフタ２３３−１でレベルシフト（昇圧）された後、サンプルホールドパルスＳＨＰ２３１としてサンプリングスイッチ２３４−１に供給される。
これにより、サンプリングスイッチ２３４−１は、サンプルホールドパルスＳＨＰ２３１に応答してオン状態となり、図８（Ｌ）に示すように、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１がサンプリングされ、画素部２１の信号ラインＳＧＮＬ２１に供給される。
【００５３】
次に、第１シフト段２３１−１からシフトパルスＳＦＴＰ２３１がシフトインされた第２シフト段２３１−２では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図８（Ｇ）に示すように、シフトパルスＳＦＴＰ２３２が抜き取りスイッチ２３２−２に出力される。また、第２シフト段２３１−２から第３シフト段２３１−３にシフトパルスＳＦＴＰ２３２がシフトインされる。
第２シフト段２３１−２に対応した抜き取りスイッチ２３２−２では、シフトパルスＳＦＴＰ２３２に応答してオン状態となり、図８（Ｉ）に示すように、クロックラインＤＫＬ２１に出力されたクロックＤＣＫが抜き取られ、図８（Ｋ）に示すように、レベルシフタ２３３−２でレベルシフト（昇圧）された後、サンプルホールドパルスＳＨＰ２３２としてサンプリングスイッチ２３４−２に供給される。
これにより、サンプリングスイッチ２３４−２は、サンプルホールドパルスＳＨＰ２３２に応答してオン状態となり、図８（Ｌ）に示すように、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１がサンプリングされ、画素部２１の信号ラインＳＧＮＬ２２に供給される。
【００５４】
次に、第２シフト段２３１−２からシフトパルスＳＦＴＰ２３２がシフトインされた第３シフト段２３１−３では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、シフトパルスＳＦＴＰ２３３が抜き取りスイッチ２３２−３に出力される。また、第３シフト段２３１−３から第４シフト段２３１−４にシフトパルスＳＦＴＰ２３３がシフトインされる。
第３シフト段２３１−３に対応した抜き取りスイッチ２３２−３では、シフトパルスＳＦＴＰ２３３に応答してオン状態となり、クロックラインＤＫＸＬ２１に出力されたクロックＤＣＫＸが抜き取られ、レベルシフタ２３３−３でレベルシフト（昇圧）された後、サンプルホールドパルスＳＨＰ２３３としてサンプリングスイッチ２３４−３に供給される。
これにより、サンプリングスイッチ２３４−３は、サンプルホールドパルスＳＨＰ２３３に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１がサンプリングされ、画素部２１の信号ラインＳＧＮＬ２３に供給される。
【００５５】
次に、第３シフト段２３１−３からシフトパルスＳＦＴＰ２３３がシフトインされた第４シフト段２３１−４では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、シフトパルスＳＦＴＰ２３４が抜き取りスイッチ２３２−４に出力される。
第４シフト段２３１−４に対応した抜き取りスイッチ２３２−４では、シフトパルスＳＦＴＰ２３４に応答してオン状態となり、クロックラインＤＫＬ２１に出力されたクロックＤＣＫが抜き取られ、レベルシフタ２３３−４でレベルシフト（昇圧）された後、サンプルホールドパルスＳＨＰ２３４としてサンプリングスイッチ２３４−４に供給される。
これにより、サンプリングスイッチ２３４−４は、サンプルホールドパルスＳＨＰ２３４に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１がサンプリングされ、画素部２１の信号ラインＳＧＮＬ２４に供給される。
【００５６】
このように、水平スキャナ２３において、クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４で、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられると、これらシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４に応答して順にオン状態となることにより、クロックＤＣＫＸ，ＤＣＫを交互に抜き取り、レベルシフタでレベルシフト（昇圧）されたクロックＤＣＫＸ，ＤＣＫがサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として与えられる。
そして、サンプリングスイッチ群２３４の各サンプリングスイッチ２３４−１〜２３４−４では、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４が与えられると、これらサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４に応答して順にオン状態となり、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１が順次サンプリングされ、画素部２１の信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に供給される。
【００５７】
以上説明したように、本実施形態によれば、水平スキャナ２３において、クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４で、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられると、これらシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫＸ，ＤＣＫを交互に抜き取り、レベルシフタ群２３３でレベルシフト（昇圧）したクロックＤＣＫＸ，ＤＣＫをサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４としてサンプリングスイッチ群２３４の各サンプリングスイッチ２３４−１〜２３４−４に与え、これらサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４に応答して順にオン状態となり、ビデオラインＶＤＬ２１を通して入力されるＭ系統の映像信号ＶＤＯ１を順次サンプリングして、画素部２１の信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に供給するので、パネルの駆動電圧を一部低電圧駆動することで消費電力の低減化が可能になった。
また、その実現方法としては、シフトレジスタおよび走査方向切り替えブロック内のトランジスタのチャネル長Ｌをバッファ部などの高電圧駆動回路部と比較して短Ｌ化することで、入力電圧と同じ電圧で駆動（もしくわ若干高い電圧）が可能になる。
これにより、クロックや制御信号の入力信号に対し、レベルシフタが不要になり、また巨大なバッファも不要なため、消費電力の低減だけでなく熱の発生の低減という効果が得られた。
これらの低電圧駆動およびレベルシフタの削減、巨大バッファの小サイズ化が、水平走査駆動回路、垂直走査駆動回路、プリチャージ駆動回路など、各ドライバ回路ブロックで効果を発揮するため、パネル全体の消費電力の削減、熱の発生の低減が得られる利点がある。
【００５８】
また、水平スキャナ２３では、シフトレジスタ２３１から順次出力されるシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４をサンプルホールドパルスとして用いるのではなく、シフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４に同期して、第２のクロックＤＣＫＸ，ＤＣＫを交互に抜き取り、これらクロックＤＣＫＸ，ＤＣＫをレベルシフト（昇圧）させサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として用いるようにしている。これにより、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４のばらつきを抑えることができる。その結果、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４のばらつきに起因するゴーストを除去できる。
【００５９】
しかも、水平スキャナ２３においては、シフトレジスタ２３１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプルホールドパルスとして用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに基づいて同じ周期でかつ位相が異なるクロックＤＣＫＸ，ＤＣＫを別途生成し、これらクロックＤＣＫＸ，ＤＣＫを抜き取ってサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として用いるようにしているので、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できることから、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００６０】
なお、上述した実施形態においては、水平スキャナ（水平走査駆動回路）について説明したが、本発明は、垂直スキャン（垂直走査駆動回路）に適用することも可能である。
垂直スキャナは、画素ＴＦＴのゲート線にトランジスタの選択パルスを出力する駆動回路である。パルスを順次シフトしていく構成は水平スキャナと同じであり、シフトレジスタによる構成で実現できる。また、上下反転機能を有する場合は、水平スキャナの左右反転と同じ機能であり、この点も水平スキャナと同じである。
よって、垂直スキャナにおいても、水平スキャナと同様、シフトレジスタおよび走査方向切り替えブロックともに低電圧での駆動が可能である。
【００６１】
図９は、本実施形態に係る垂直スキャナの具体的な構成例を示す回路図である。
また、図１０は、図９の垂直スキャナのタイミングチャートである。
【００６２】
図９の垂直スキャナ２２は、シフトレジスタ２２１、第１バッファ群２２２、第２バッファ群２２３、およびレベルシフタ群２２４を有している。
【００６３】
シフトレジスタ２２１は、ゲートラインに対応した数のシフト段（ＳＷ／Ｒ段）を含み、たとえば外部のクロック生成回路２４により垂直スタートパルス２ＶＳＴがたとえば第１（初段）シフト段２２１−１に与えられると、互いに逆相の垂直クロック２ＶＣＫおよび反転垂直クロック２ＶＣＫＸ（以下、両者共、垂直クロックという）に同期してシフト動作を行う。
これにより、図１０（Ｇ），（Ｈ）に示すように、シフトレジスタ２２１の各シフト段２２１−１，２２１−２、・・・からは、垂直クロック２ＶＣＫ，２ＶＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２２１，ＳＦＴＰ２２２、・・・第１のバッファ部２２２に順次出力される。
【００６４】
第１バッファ群２２２は、シフトレジスタ２２１の各シフト段２２１−１，２２１−２，・・・から出力されるシフトパルスＳＦＴＰ２２１，ＳＦＴＰ２２２、・・・を、図１０（Ｆ）に示すようなイネーブル信号ＥＮＢを受けて増幅し、各バッファ段２２２−１，２２２−２、・・・から、図１０（Ｉ），（Ｊ）に示すような、信号ＢＰＬＳ２２１，ＢＰＬＳ２２２、・・・を次段の第２のバッファ群に出力する。
各バッファ段２２２−１，２２２−２、・・・は、図９に示すように、ＮＡＮＤゲートおよびインバータＩＮＶの直列回路により構成されている。
【００６５】
第２バッファ群２２３は、第１バッファ群２２２の各バッファ段２２２−１，２２２−２、・・・からの信号ＢＰＬＳ２２１，ＢＰＬＳ２２２、・・・を、図１０（Ｄ），（Ｅ）に示すような、垂直クロックｈａｌｆ２ＶＣＫ、ｈａｌｆ２ＶＣＫＸを受けて増幅し、各バッファ段２２３−１，２２３−２、・・・から、図１０（Ｋ）〜（Ｎ）に示すような、信号ＢＰＬＳ２２１１，ＢＰＬＳ２２１２、ＢＰＬＳ２２２１，ＢＰＬＳ２２２２、・・・を次段のシフトレジスタ群２２４に出力する。
各バッファ段２２３−１，２２３−２、・・・は、図９に示すように、ＮＡＮＤゲートおよびインバータＩＮＶの直列回路により構成されている。
【００６６】
レベルシフタ群２２４は、第２バッファ群２２３の各バッファ段から出力された信号ＢＰＬＳ２２１１，ＢＰＬＳ２２１２、ＢＰＬＳ２２２１，ＢＰＬＳ２２２２、・・・を、図１０（Ｋ）〜（Ｒ）に示すように昇圧し、走査パルス２１，ＳＰ２２，ＳＰ２３，ＳＰ２４を対応するゲートラインＧＴＬ２１〜ＧＴＬ２４に順番に印加するレベルシフタ２２４−１〜２２４−４を有する。
【００６７】
このように、シフトパルスを転送後、垂直スキャナ２２は、バッファ部を設けて、パネルの負荷に対して十分駆動能力を持つよう増幅する。この選択パルスは、画素に映像信号を書き込むための制御信号であるため、画素ＴＦＴがｎチャネルトランジスタで構成されているなら、駆動電圧は映像信号の最大電位よりもマージンを持たせる必要がある。ｐチャネルトランジスタならば、映像信号の最小電位よりも低い電位を持たせる必要がある。
また、画素ＴＦＴが十分ＯＦＦするような高い電位が必要になる。よって、液晶のしきい値電圧である±５Ｖに対して十分駆動能力を持つ電圧までゲートパルスをレベルシフトしなければならない。
よって、バッファの前にレベルシフタ回路を導入し、パルスをレベルシフトする。垂直走査駆動回路は、入力信号Ｖに対し、シフトレジスタおよび走査方向切り替えブロックは、駆動電圧V1をVと同じ電位もしくは若干マージンを持たせた低電圧で駆動する。バッフ
ァ部はパルスをレベルシフトし、駆動電圧V2は、V1<V2で駆動する。
【００６８】
さらに、水平スキャナ、垂直スキャナのほかに周辺回路としては、プリチャージ回路２５がある。プリチャージ回路２５には、一括プリチャージ方式と点順次プリチャージ方式が代表的な方法としてあげられるが、ここでは点順次プリチャージ方式の回路ブロックについて述べる。
一括プリチャージ方式は、信号としては、サンプリングスイッチを制御する信号とプリチャージ電位からなり、回路構成はスイッチのみである。
点順次プリチャージは、名が示すとおり、点順次でプリチャージしていくため、基本的には、回路構成としては水平スキャナ２３と同じ構成である。
【００６９】
図１１は、本実施形態に係るプリチャージ回路の具体的な構成例を示す回路図である。
また、図１２は、図１１のプリチャージ回路のタイミングチャートである。
【００７０】
図１１のプリチャージ回路２５は、シフトレジスタ２５１、バッファ群２５２、レベルシフタ群２５３、およびサンプリングスイッチ群２５４を有している。
【００７１】
シフトレジスタ２５１は、信号ラインに対応した数のシフト段（ＳＷ／Ｒ段）を含み、たとえば外部のクロック生成回路によりプリチャージスタートパルスＰＳＴがたとえば第１（初段）シフト段２５１−１に与えられると、互いに逆相のプリチャージクロックＰＣＫおよび反転プリチャージクロックＰＣＫＸ（以下、両者共、プリチャージクロックという）に同期してシフト動作を行う。
これにより、図１２（Ｄ），（Ｅ）に示すように、シフトレジスタ２５１の各シフト段２５１−１，２５１−２、・・・からは、プリチャージクロックＰＣＫ，ＰＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２５１，ＳＦＴＰ２５２、・・・バッファ部２５２に順次出力される。
【００７２】
バッファ群２５２は、シフトレジスタ２５１の各シフト段２５１−１，２５１−２，・・・から出力されるシフトパルスＳＦＴＰ２５１，ＳＦＴＰ２５２、・・・を増幅し、各バッファ段２５２−１，２５２−２、・・・から、図１２（Ｆ），（Ｇ）に示すような、信号ＢＰＬＳ２５１，ＢＰＬＳ２５２、・・・をレベルシフタ群２４３に出力する。
各バッファ段２５２−１，２５２−２、・・・は、図１１に示すように、ＮＡＮＤゲートおよびインバータＩＮＶの直列回路により構成されている。
【００７３】
レベルシフタ群２５３は、バッファ群２５２の各バッファ段から出力された信号ＢＰＬＳ２５１，ＢＰＬＳ２５２、・・・を、図１０（Ｆ）〜（Ｉ）に示すように昇圧し、サンプルホールドパルスＳＨＰ２５１，ＳＨＰ２５２、・・・を対応するサンプリングスイッチ群２５４のサンプリングスイッチ２５４−１，２５４−２、・・・に印加する。
【００７４】
サンプリングスイッチ群２５４の各サンプリングスイッチ２５４−１，２５４−２、・・・は、サンプルホールドパルスＳＨＰ２５１，ＳＨＰ２５２、・・・が与えられると、これらサンプルホールドパルスＳＨＰ２５１、ＳＨＰ２５２、・・・に応答して順にオン状態となることにより、外部から与えられるプリチャージ信号ＰＳＩＧを順次サンプリングし、画素部２１の信号ラインＳＧＮＬ２１，ＳＧＮＬ２２，・・・に供給する。
【００７５】
プリチャージ回路２５は、パルスを転送するシフトレジスタ、左右反転を定める回路ブロックも必要であり、電源電圧も水平スキャナと同様、これらのブロックは低電圧で駆動する。そのための回路構成として、トランジスタの短Ｌ長も実施する。
【００７６】
なお、本実施形態では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
また、本実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
【００７７】
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
【図面の簡単な説明】
【００７８】
【図１】一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す図である。
【図２】図１の水平スキャナの具体的な構成を説明するための図である。
【図３】図１の回路の動作を説明するためのタイミングチャートである。
【図４】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【図５】図４のアクティブマトリクス型液晶表示装置の表示パネルの構成例を示すブロック図である。
【図６】本発明に係るレベルシフタの具体的な構成例を示す回路図である。
【図７】図６のレベルシフタの説明するための波形図である。
【図８】図４の回路の動作を説明するためのタイミングチャートである。
【図９】本実施形態に係る垂直スキャナの具体的な構成例を示す回路図である。
【図１０】図９の垂直スキャナのタイミングチャートである。
【図１１】本実施形態に係るプリチャージ回路の具体的な構成例を示す回路図である。
【図１２】図１１のプリチャージ回路のタイミングチャートである。
【符号の説明】
【００７９】
２０…液晶表示装置、２１…有効画素部（ＰＸＬＰ）、２２…垂直スキャナ（ＶＳＣＮ）、２３…水平スキャナ（ＨＳＣＮ）、２３１…シフトレジスタ、２３２…抜き取りスイッチ群、２３３…レベルシフタ群、２３４…サンプリングスイッチ群、２４…クロック生成回路（ＧＥＮ）、２５…プリチャージ回路（ＰＲＣＧ）、３０…表示パネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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