(57)【要約】  【課題】  位相遅延回路付ＰＬＬ回路において、遅延信号値が確定され、常に正しく映像信号のサンプリングが得られるようにすること。  【解決手段】  ＰＬＬ回路のＶＣＯ１５から出力される［VCO］信号をＤＦＦ３で１／２分周してＶＥＳＡ規格のクロックを生成すると共に、位相遅れ制御回路２で任意の位相遅れを持たせた［VCO_Delay］信号をＤＦＦ４で１／２分周し、映像信号をＡＤコンバータでサンプリングするために使用される［1/2Div_Delay］信号を生成するようにした回路において、［VCO］信号と［1/2Div_Delay］信号の位相をＯＲ回路９で検出し、［VCO］信号と［1/2Div_Delay］信号が位相反転していたときは、ＤＦＦ６から［Reset］信号を出力させ、ＤＦＦ３とＤＦＦ４をリセットさせるようにしたＰＬＬ回路。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＰＬＬループ部の出力に１／２分周回路を備え、位相遅延部に位相遅れ制御回路と１／２分周回路を備えたＰＬＬ回路において、
前記ＰＬＬループ部の出力に備えられている１／２分周回路の動作と前記位相遅延部に備えられている１／２分周回路の動作を同期させる手段が設けられていることを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記同期させる手段が、
前記２個の１／２分周回路の出力の位相差を検出する手段と、この手段による位相差の検出結果に応じて前記２個の１／２分周回路をリセットする手段により構成されていることを特徴とするＰＬＬ回路。
【請求項３】
請求項１に記載のＰＬＬ回路において、
前記２個の１／２分周回路がＤフリップフロップ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１に記載のＰＬＬ回路において、
前記２個の１／２分周回路の少なくとも一方がアナログ乗算回路で構成されていることを特徴とするＰＬＬ回路。
【請求項５】
請求項１に記載のＰＬＬ回路において、
前記２個の１／２分周回路の少なくとも一方が論理演算回路で構成されていることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路からなるＰＬＬ回路に係り、特にコンピュータモニター信号用のピクセルクロックの発生に好適なＰＬＬ回路に関する。
【背景技術】
【０００２】
コンピュータなどで生成した文字、画像等のデータをディスプレイに表示するための信号処理回路においては、当該データをピクセル(画素)毎にサンプリングするためのクロック、いわゆるピクセルクロックを必要とするが、このピクセルクロックとしては、パーソナルコンピュータのモニター規格であるＶＥＳＡ(Video Electronics Standard Asso-
ciation)規格に従って、図１５に示すように、異なった周波数の複数のクロックを生成する必要がある。
【０００３】
そして、このためには、通常、ＰＬＬ(フェーズ・ロックド・ループ)回路が用いられているが、その一例として、図１３に示すＰＬＬ回路が従来技術として知られている(例えば、特許文献１参照。)。そこで、以下、この図１３の従来技術によるＰＬＬ回路について説明する。
【０００４】
この図１３の従来技術は、周波数が１３．５ＭＨｚのシステムクロック信号Ｓ６３を用い、これからＶＥＳＡ規格による同期信号Ｓ３２をＰＬＬ回路により生成するもので、このため、位相比較回路４０とチャージポンプ４１、ループフィルタ４２、ＶＣＯ(電圧発振回路)４３、それに１／Ｌ分周回路(プログラマブルカウンタ)４４からなるループで構成されたＰＬＬ回路３５を備え、１／Ｒ分周回路３４から供給されるクロック信号Ｓ３４により動作するものでる。
【０００５】
そして、このとき１／Ｒ分周回路３４は、分周比指示信号Ｓ６０により分周比３(Ｒ＝３)に設定され、１／Ｌ分周回路４４は、分周比指示信号Ｓ６１により分周比１００７(Ｌ＝１００７)に設定され、そして、分周回路３６は、分周比指示信号Ｓ６２により、分周比４に設定されているものとする。
【０００６】
そうすると、まず分周回路３４では、システムクロック信号Ｓ６３が分周され、この結果、システムクロック信号Ｓ６３の周波数の１／３倍のクロック信号Ｓ３４が生成され、ＰＬＬ処理された結果、このクロック信号Ｓ３４を１００７倍した周波数１００．７０００００ＭＨｚのクロック信号Ｓ４３がＶＣＯ４３により生成され、分周回路３６に出力される。
【０００７】
そして、分周回路回路３６では、このクロック信号Ｓ４３が分周回路５０、５１、５２により順次１／２倍され、このときマルチプレクサ５３が分周回路５０、５１、５２の出力信号Ｓ５０、Ｓ５１、Ｓ５１中の何れの信号を取り込むかを決める。
【０００８】
そこで、いま、マルチプレクサ５３に入力されている分周比指示信号Ｓ６２により、分周回路５１の出力を選択する指示がなされていたとすると、周波数が１／４の２５．１７５００ＭＨｚになる分周回路５１の出力が取り出され、ピクセルクロックＳ３２として同期生成回路３３に供給されることになり、必要とする周波数、この場合は２５．１７５００ＭＨｚの同期信号Ｓ３２が同期生成回路３３から出力されることになる。
【０００９】
また、ピクセルクロックは、映像信号をＡＤコンバータでサンプリングするために使用されるが、このとき、一般的なＡＤコンバータでは、アナログ信号をサンプル＆ホールドする処理のため５０％のデューティが必要となることが多く、このため、一般には１／２分周回路を用いてデューティ５０％を生成している。
【００１０】
図１４(a)は、この１／２分周回路の一例を示したもので、これはＤＦＦ(Ｄフリップフロップ回路)を用い、そのクロック入力ＣＫに同期信号Ｓ３２を入力し、図１４(b)に示すように、ＤＦＦの出力Ｑからデューティ５０％のパルスを得るようにしたものである。
【００１１】
ところで、このようにして生成したピクセルクロックは、映像信号をＡＤコンバータでサンプリングするために使用されるが、このとき、サンプリングレートについては特に問題はなく、生成したピクセルクロックのままで１ピクセル毎にサンプリングできる。しかし、このときにサンプリングすべき映像信号は１ピクセル毎に変化しているので、クロックの位相がずれていると、ピクセル間の信号遷移途中のデータをサンプリングしてしまうことになり、映像信号値を正しくサンプリングできない。
【００１２】
そこで、サンプリングタイミングにクロックを合わせるため、従来から、遅延出力部を設け、クロックを遅延させるようにしており、以下、このようにした位相遅延回路付ＰＬＬ回路について、図１１により説明すると、この位相遅延回路付ＰＬＬ回路の場合、図示のように、ＰＬＬループ部２０と遅延出力部２１で構成されている。
【００１３】
まず、図１１のＰＬＬループ部２０において、ＰＦＤ１２は位相比較回路で、図１３の位相比較回路４０に相当し、ＣＰ１３はチャージポンプで、同じくチャージポンプ４１に相当する。ＬＰＦ１４はローパスフィルタで、同、ループフィルタ４２に相当し、ＶＣＯ１５は電圧制御発振回路で、同、ＶＣＯ４３に相当する。そしてＦＤ(Feedback Devider：フィードバックディバイダ回路)１６は、同、１／Ｌ分周回路４４に相当する。
【００１４】
従って、この図１１には、１／２分周回路として働くＤＦＦ(Ｄフリップフロップ回路)１７も含めて、ＰＬＬループ部、つまり図１３のＰＬＬ回路３５に相当する回路が構成されていることになり、このとき、図１３のクロック信号Ｓ３４が基準ＣＫに相当し、これによりＦＤ１６の分周比と基準ＣＫの周波数で決まる周波数のピクセルクロックをＶＣＯ１５から出力させることができる。
【００１５】
次に、この従来技術による位相遅延回路付ＰＬＬ回路の動作について説明する。この従来技術の場合、基本的には図１１に示したＰＬＬループ部２０により動作するもので、このためＰＦＤ１２により、基準ＣＫ(基準信号クロック)と、ＦＤ１６の出力信号の位相差を検出し、位相比較結果を電荷として、ＣＰ１３によりＬＰＦ１４のコンデンサに充放電させ、これによりＶＣＯ１５の制御電圧を制御する。
【００１６】
このときＶＣＯ１５は、入力された制御電圧に対応した周波数で発振し、クロック信号を発生する。そこで、このクロック信号を１／２分周回路１７により分周し、ＦＤ１６に設定された値だけ更に分周する。そして、このようにして分周したＶＣＯ１５のクロック信号を、ＰＦＤ１２により基準ＣＫと比較することにより、ＰＬＬ、つまり位相ロックループが形成され、このループを回すことにより、ＦＤ１６の出力位相と周波数が基準ＣＫの位相と周波数に一致する動作が得られることになる。
【００１７】
このときＶＣＯ１５の発振周波数はＦＤ１６の設定値の２倍の周波数となる。例えば、基準ＣＫの周波数が３０ＫＨｚでＦＤ１６の設定値が１２００のとき、ＶＣＯ１５の発振周波数は７２ＭＨｚとなる。そこで、このＶＣＯ１５の発振クロックを、位相遅延部２１のＰＤ(Phase Delay：位相遅延回路)１８に入力し、これに設定された位相値だけ遅延させることにより所望の位相遅延を発生させ、１／２分周回路１９によりＶＣＯ周波数の半分の周波数でデューティ５０％の信号を出力する。
【００１８】
従って、この図１１に示した従来技術による位相遅延回路付ＰＬＬ回路によれば、このように、位相遅延部２１により位相をシフトして所望の位相差を与えることができ、この結果、位相遅延部２１による位相シフト量を映像信号のピクセル位置に合わせて設定することにより、前述したように、各ピクセルデータの正確な値でのサンプリングを可能にすることができる。
【特許文献１】特開２０００−３９８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記従来技術は、遅延信号値が確定できない点に配慮がされておらず、ピクセルデータの正確なサンプリングに問題があった。
【００２０】
上記従来技術のように、ＰＬＬ(例えばＰＬＬループ部２０)のループの外に位相遅延制御回路(例えば遅延出力部２１)がある場合で、デューティ５０％実現のため１／２分周回路(例えば１／２分周回路１９)を使用したとすると、上記したように、分周前の位相遅延制御回路において生成した遅延に、１／２分周回路のスタートアップ条件により位相が１８０度異なった２種の状態が発生してしまう。
【００２１】
すなわち、１／２分周回路は、入力されるクロック信号の立ち上がりエッジによりデータが反転するトグルフリップフロップ回路であり、従って、初期状態の違いによって位相が１８０度異なった２種の信号の何れかを生成してしまう。このことを２個のトグルフリップフロップ回路を用いて説明すると、図１４(a)において、ＤＦＦ２２、２３はトグルフリップフロップ回路であり、従って、位相遅延回路から出力された共通のＣＫ入力をトグルして１／２分周の信号を各々生成する。
【００２２】
このときの各々のＤＦＦ２２、２３の出力Ａ、Ｂは、図１４(b)のタイミングチャートに示すように、初期状態が同じであれば、位相が同じ信号ＡＯ、ＢＯを出力する。しかしながら、初期状態が異なった場合には、信号ＡＯに対して、信号ＢＯx となり、１８０度位相が異なってしまう。
【００２３】
ここで、このときの初期状態は不定であり、従って、トグルフリップフロップ回路を用いた１／２分周回路では、その出力が１８０度位相が異なった２種の状態の何れをとるかも不定になってしまい、各ピクセルデータの正確な値でのサンプリングに支障をきたしてしまう。
【００２４】
このように、ＡＤコンバータのクロックデューティ５０％を確保するため遅延出力部に分周回路を設けた場合、遅延回路の出力に位相ずれのない信号が発生する場合と、１８０度ずれた信号が発生する場合とが生じてしまうことになり、従って、従来技術では、遅延信号値が確定できず、正しいサンプリングが得られなくなってしまうという問題が生じてしまうのである。
【００２５】
本発明の目的は、このようにデューティ５０％を保証するための遅延出力部が備えられているＰＬＬ回路、つまり位相遅延回路付ＰＬＬ回路において、遅延信号値が確定され、常に正しく映像信号のサンプリングが得られるようにしたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的は、ＰＬＬループ部の出力に１／２分周回路を備え、位相遅延部に位相遅れ制御回路と１／２分周回路を備えたＰＬＬ回路において、前記ＰＬＬループ部の出力に備えられている１／２分周回路の動作と前記位相遅延部に備えられている１／２分周回路の動作を同期させる手段が設けられていることにより達成される。
【００２７】
このとき、前記同期させる手段が、前記２個の１／２分周回路の出力の位相差を検出する手段と、この手段による位相差の検出結果に応じて前記２個の１／２分周回路をリセットする手段により構成されていることによっても上記目的を達成することができる。
【００２８】
記２個の１／２分周回路の少なくとも一方が論理演算回路で達成される。
【発明の効果】
【００２９】
本発明によれば、ピクセルクロック発生回路を構成するＰＬＬにおいて、各ピクセルクロックのサンプリングポイントを制御出来るような位相遅延回路を持つシステムにおいて、クロックのデューティを５０％にする１／２分周回路において、どのような場合でも位相遅延値が設定通りに同期して出力させることができる。
【００３０】
このことにより、出力クロックデューティを５０％で基準クロックに確実に位相同期した位相遅延出力を持つ信号が生成できるようになり、映像信号サンプリングクロックを生成するシステムとして極めて有益である。
【発明を実施するための最良の形態】
【００３１】
以下、本発明によるＰＬＬ回路について、図示の実施の形態により詳細に説明する。
【００３２】
図１は、本発明の一実施形態で、これは、図１１の従来技術による位相遅延回路付ＰＬＬ回路における位相遅延部２１に相当する部分について、本発明を適用したものであり、その他の部分、つまりＰＬＬループ部２０については、図１１の従来技術の場合と同じであり、従って、図１１の従来技術において説明したように、例えば、基準ＣＫの周波数が３０ＫＨｚでＦＤ１６の設定値が１２００のとき、ＶＣＯ１５の発振周波数は７２ＭＨｚとなり、この周波数のピクセルクロックがＶＣＯ１５から出力される。
【００３３】
そこで、ＶＣＯ１５の出力は、図１において、位相遅れ制御回路(Phase Shift)２の入力とＰＬＬループ用１／２分周回路として働くＤＦＦ３の入力、それにＮＯＲ回路１０の反転入力に夫々供給される。従って、この図１の位相遅れ制御回路２が、図１１のＰＤ１８に相当し、ＤＦＦ３が、図１１の１／２分周回路１７に相当する。そして、この図１において、４〜６はＤＦＦで、７はＭＵＸ(２入力信号セレクタ回路)、８はＡＮＤ回路、９はＯＲ回路、１１はインバータ回路である。このときＤＦＦ４が、図１１の１／２分周回路１９に相当する。なお、この図１では、ＤＦＦ５とＤＦＦ６にリセット信号が入力されていないが、これらについては、初期処理としてリセット信号が入力され、動作立ち上げ時、リセットされるように構成されている。
【００３４】
ここで、この実施形態のように、ＰＬＬループ部２０のループの外に位相遅れ制御回路２を設けた状態で、デューティ５０％実現のため１／２分周回路となるＤＦＦ４を使用したとすると、上記したように、ＤＦＦ４の初期条件(スタートアップ条件)によって、位相が１８０度異なった２種の状態が発生してしまう。
【００３５】
しかし、この実施形態によれば、位相情報のデータに基づいてＤＦＦ４、つまり１／２分周回路をリセットして同期させるように構成されていることが特徴であり、このため、図１に示す構成を備えているものである。
【００３６】
このとき、位相遅れ制御回路２は、ＶＣＯ１５から出力されるピクセルクロック信号の１周期を１６分割し、１／１６ずれた位相から１５／１６ずれた位相までの１６ステップのの位相差を生成する働きをするもので、このときのステップの選択は、この位相遅れ制御回路２に与えられる「Phase」入力によって決められるようになっている。
【００３７】
従って、この位相遅れ制御回路２によれば、「Phase」入力の選定により、２２．６度ステップで１６種類の遅れ位相を任意に選択でき、１／２分周後のデータでは３２ステップの位相差を生成できることになる。しかも、この位相遅れ制御回路２は、更に８／１６ずれた位相に固定された信号、つまり９０度位相が遅れた信号も出力できるように構成してある。
【００３８】
次に、この実施形態の動作について、図２〜図１０のタイミングチャートにより説明する。ここで、まず、これらの図における信号について説明すると、以下の通りである。
【００３９】
［VCO］
ＶＣＯ１５の出力で、ＰＬＬ制御により生成され、ピクセルクロックの
基準となる信号。
【００４０】
［VCO_90］
位相遅れ制御回路２の出力で、上記［VCO］信号を９０度遅らせた信号。
【００４１】
[VCO_Delay]
同じく位相遅れ制御回路２の出力で、上記した「Phase」入力に応じて
１６ステップの位相差の中の何れかの位相遅れに設定された信号。
【００４２】
［1/2Div_Main］
ＤＦＦ３の出力で、図１の［Main_out］信号としてＰＬＬループ部２０
にフィードバックされる信号。
【００４３】
［1/2Div_Delay］
ＤＦＦ４の出力で、位相遅延用の１／２分周回路で分周された信号。
【００４４】
［Delay_out］
ＭＵＸ７のＹ端子の出力で、位相遅延部２１の出力となる信号。
【００４５】
[Detect_CK]
ＮＯＲ回路１０の出力で、［VCO］信号と［VCO_90］信号の位相差状態、
つまり９０度位相遅延信号の位相差状態を表わす信号。
【００４６】
［Detect_DCK_Div］
ＤＦＦ５の出力で、[Detect_CK]信号を１／２分周した信号。
【００４７】
［Detect］
ＯＲ回路９の出力で、［1/2Div_Main］信号と［1/2Div_Delay］信号の
位相差状態を表わす信号。
【００４８】
［Reset］
ＤＦＦ６の出力で、ＤＦＦ３とＤＦＦ４をリセットし、ＰＬＬループ
部２０の出力である［Main_out］信号と［1/2Div_Delay］信号の位相を
同期させるため、ＤＦＦ３、４をリセットさせる信号。
【００４９】
このとき、ＭＵＸ７は、その切換状態が端子Ｓに設定された信号により制御され、端子Ｓの信号が［０］のときは入力端子Ａを選択して出力端子Ｙに接続させ、［１］のときは入力端子Ｂを選択して出力端子Ｙに接続させる働きをするものである。そして、この実施形態では、上記した位相差が０−１８０度の範囲では端子Ｓの信号を［０］、つまりＳ＝０に設定し、１８０−３６０度の範囲では、端子Ｓの信号を［１］、つまりＳ＝１に設定する。
【００５０】
従って、上記した［Delay_out］信号は、位相差が０−１８０度の範囲にあるときはＤＦＦ４の出力である［1/2Div_Delay］信号と同じになり、１８０−３６０度の範囲のときは、［1/2Div_Delay］信号をインバータ回路１１で反転した信号となり、これにより、この実施形態では、１／２分周後の信号については０−３６０度位相差の信号を３２ステップで出力することができるようになっている。
【００５１】
ところで、図２は、位相遅れ制御回路２による［VCO_Delay］信号の位相遅れが２２．５度(deg)に設定された場合を示したものであるが、図３では、［VCO_Delay］信号の位相遅れが４５度(２２．５度×２)の場合が示されている。そして、以後、図４から図１０までは、２２．５度の３倍(６７．５度)から１５倍(３３７．５度)までの位相遅れの場合を夫々順に示したものである。
【００５２】
次に、動作について説明すると、この実施形態では、まず［VCO］信号と、これを９０度遅らせた信号、つまり［VCO_90］信号をＮＯＲ回路１０に入力し、れこらの位相関係を検出するようになっている。つまり、このＮＯＲ回路１０は、各フローチャートに示されているように、［VCO］信号の位相が０度から９０度の期間において、当該［VCO］信号のレベルだけが“Ｈ”になったとき、レベル“Ｈ”になる［Detect_CK］信号を出力する働きをする。そこで、この［Detect_CK］信号に基づいて基準ＶＣＯの位相を検出判断し、それを基準に位相差を検出し、分周回路を同期させるようにしたものである。
【００５３】
このため、まずＰＬＬループの１／２分周信号である［1/2Div_Main］信号と、位相遅延信号の１／２分周信号である［1/2Div_Delay］信号の位相差をＯＲ回路９で検出し、これを［Detect_CK］信号の１／２分周信号である［Detect_CK_Dvi］信号に同期してＤＦＦ６に取り込み、このＤＦＦ６の出力信号を同期リセット信号、つまり［Reset］信号とする。
【００５４】
次に、この［Reset］信号と９０度位相遅延したＶＣＯ信号、つまり［VCO_90］信号のＡＮＤであるＡＮＤ回路８の出力により、ＰＬＬループの分周回路であるＤＦＦ３をリセットさせ、これによりＰＬＬループと位相遅延出力の１／２分周出力の位相関係が常に同期されることになる。
【００５５】
以下、タイミングチャートにより説明する。まず、図２〜図１０の夫々において、(a)は位相遅延回路の１／２分周がＰＬＬループの１／２分周より反転してしまった場合を示し、(b)はＰＬＬループの１／２分周回路が位相遅延回路の１／２分周より反転してしまった場合を示してある。
【００５６】
例えば、図２(a)において、［VCO］信号に対して、［VCO_90］信号は９０度位相が遅れた信号であり、［VCO_Delay］信号は、位相遅延設定された遅延信号であり、この図の場合、１／２分周後で２２．５度の設定となり、従って、［VCO］信号に対しては４５度遅延した信号となる。そして、［Detect_CK］信号は、図示のように、［VCO］信号が０度位相から９０度位相にある間、“Ｈ”になる。これは、上記したように、［VCO］信号と［VCO_90］信号からＮＯＲ回路１０により生成される。
【００５７】
この(a)図の例では、［VCO］信号を分周した信号のうち、［1/2Div_Main］信号は最初の立ち上がりエッジでレベル“Ｈ”にトグルし、［1/2Div_Delay］信号はレベル“Ｌ”にトグルする。このため［Detect］信号は“Ｈ”を検出し、先の［Detect_CK］信号の１／２分周である［Detect_Ck_Div］によりＤＦＦ６でラッチされ、［Reset］信号は“Ｈ”を出力する。
【００５８】
このときＤＦＦ４の分周回路はリセットされ、“Ｌ”を出力している状態のままにされており、他方、ＤＦＦ３の分周回路は［Reset］信号が“Ｈ”で［VCO_90］信号が“Ｈ”のときにリセットされるので、［1/2Div_Main］信号として図示されているような波形を出力している。
【００５９】
そして、このようにして両分周回路の位相差が２２．５度となったとき、つまり［1/2Div_Main］信号と［1/2Div_Delay］信号の位相差が２２．５度となったとき、［Reset］信号は“Ｌ”になり、従って、ここで所定の位相差、つまり２２．５度の位相差をもち、しかも常に位相反転してない状態にされた［1/2Div_Main］信号と［1/2Div_Delay］信号の生成が得られることになる。
【００６０】
そして、以後、同期がとれている限り［Reset］信号は出力されず、従って、この後、２２．５度の位相差をもった［1/2Div_Main］信号と［1/2Div_Delay］信号を出力し続けることになる。
【００６１】
次に、図２(b)は、上記した(a)のときとは反対に、［1/2Div_Main］信号は、［VCO］信号の最初の立ち上がりエッジで“Ｌ”にトグルした場合であり、このときも、(a)のときと同様に位相差を検出して［Reset］信号が出力されるので、同じく同期がかかり、この結果、図２(a)の場合と同様、２２．５度の位相差をもった［1/2Div_Main］信号と［1/2Div_Delay］信号を位相反転してない状態にして出力することができる。
【００６２】
ここで、この図２は、位相遅れ制御回路２による［VCO_Delay］信号の位相遅れが２２．５度(deg)に設定された場合を示したものであるが、図３から図１０までは、上記したように、［VCO_Delay］信号の位相遅れが２２．５度の２倍(４５度)から１５倍(３３７．５度)までの位相遅れに設定されている場合を夫々順に示したものである。
【００６３】
そして、これら図３から図１０のフローチャートによれば、何れの場合も、夫々毎に設定されている所定の位相差をもち、しかも常に位相反転してない状態にされた［1/2Div_Main］信号と［1/2Div_Delay］信号が得られていることが判る。
【００６４】
このとき図３から図８までは、ＭＵＸ７の端子Ｓの信号を［０］、つまりＳ＝０に設定したときで、図９と図１０は、端子Ｓの信号を［１］、つまりＳ＝１に設定したときであり、従って、図９と図１０では、［1/2Div_Delay］信号に対して［Delay_out］信号が反転している。
【００６５】
従って、この実施形態によれば、位相遅延部による位相シフト量を３２種の異なった位相遅れに任意に設定することができ、この結果、ピクセルデータのサンプリングを対象となる映像信号に合わせて容易に設定することができる。
【００６６】
なお、以上の実施形態では、前記１／２分周回路にＤＦＦが用いられているが、アナログ乗算回路で構成してもよく、論理演算回路で構成してもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明によるＰＬＬ回路の一実施形態における位相遅延部の一例を示すブロック構成図である。
【図２】位相遅れが２２．５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図３】位相遅れが４５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図４】位相遅れが６７．５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図５】位相遅れが９０度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図６】位相遅れが１１２．５度のときの本発明の一実施形態の動作を説明するための位相遅れが１１２．５度のときのフローチャートである。
【図７】位相遅れが１３５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図８】位相遅れが１５７．５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図９】位相遅れが２０２．５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図１０】位相遅れが３３７．５度のときの本発明の一実施形態の動作を説明するためのフローチャートである。
【図１１】従来技術による位相遅延回路付ＰＬＬ回路の一例を示すブロック構成図である。
【図１２】トグルフリップフロップ回路の説明図である。
【図１３】従来技術によるＰＬＬ回路の一例を示すブロック構成図である。
【図１４】１／２分周回路の説明図である。
【図１５】ＶＥＳＡ規格の説明図である。
【符号の説明】
【００６８】
２：位相遅れ制御回路(Phase Shift)
３：ＰＤＦ(ＰＬＬループ用／２分周回路)
４：ＰＤＦ(位相遅延クロック信号用１／２分周回路)
５、６：ＰＤＦ(Ｄフリップフロップ回路)
７：ＭＵＸ(２入力信号セレクタ回路)
８：ＡＮＤ回路(アンド回路)
９：ＯＲ回路(オア回路)
１０：ＮＯＲ回路(ノア回路)
１１：インバータ回路
１２：ＰＦＤ(位相比較器回路)
１３：ＣＰ(チャージポンプ)
１４：ローパスフィルタ
１５：ＶＣＯ(電圧制御発振回路)
１６：ＦＤ(フィードバックディバイダ回路)
１７：１／２分周回路
１８：ＰＤ(位相遅延回路)
１９：１／２分周回路
２０：ＰＬＬループ部
２１：遅延出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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