(57)【要約】【課題】  簡易な構成で電荷蓄積時間の長い電荷蓄積層を有するＭＩＳトランジスタを実現する。【解決手段】  ＳＯＩ−ＭＩＳＦＥＴを有する半導体装置において、絶縁層１４と、絶縁層１４上に形成されたＧｅを含む半導体層１３と、絶縁層１４中の半導体層１３との界面付近に形成された、半導体層１３よりも高いＧｅ組成を有する複数の半導体ドット１５と、半導体層に形成されたＭＩＳトランジスタとを備えた。【選択図】      図１
2006339310.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に形成されたＧｅを含む半導体層と、
前記絶縁層中に形成された、前記半導体層よりも高いＧｅ組成を有する複数の半導体ドットと、
前記半導体層に形成されたＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項２】
前記絶縁層は半導体支持基板上に形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は素子分離絶縁層により複数に分離され、該分離された各々の半導体層に前記ＭＩＳトランジスタがそれぞれ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１の絶縁層上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をウェット雰囲気下で酸化することによって、前記ＳｉＧｅ層の表面に第２の絶縁層を形成すると共に、第２の絶縁層中の前記ＳｉＧｅ層との界面付近に該ＳｉＧｅ層よりもＧｅ組成の高い複数の半導体ドットを形成する工程と、
前記第２の絶縁層上に半導体支持基板を接着した後に、前記第１の絶縁層を除去する工程と、
前記第１の絶縁層の除去により露出した前記ＳｉＧｅ層にＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
支持基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成されたＧｅを含む半導体層と、
前記半導体層上の一部に形成された第２の絶縁層と、
前記第２の絶縁層中に形成された、前記半導体層よりも高いＧｅ組成を有する複数の半導体ドットと、
前記第２の絶縁層をゲート絶縁膜として用い、前記半導体層に形成されたＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層にＭＩＳトランジスタを形成した半導体装置に係わり、特にトランジスタ部分に電荷蓄積層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）層上に形成したＭＯＳＦＥＴは、寄生容量を低減できることから、高速ＬＳＩへの適用に注目されている。
【０００３】
また、ＳＯＩ層が空乏層幅より薄い完全空乏型ＳＯＩ−ＭＯＳＦＥＴにおいては、埋め込み絶縁膜下の支持基板をバックゲートとして用いることによって、しきい値の制御が可能である。さらに、埋め込み絶縁膜とバックゲートとの間に多結晶Ｓｉからなる電荷蓄積層を設けることによって、素子のしきい値を制御することも可能である。例えば、電荷蓄積層を用いることによって素子の待機時と動作時のしきい値を制御する方法が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、電荷蓄積層を有するＳＯＩ−ＭＯＳＦＥＴにおいては、次のような問題があった。即ち、この種のＳＯＩ−ＭＯＳＦＥＴを作製するには、電荷蓄積層を有するＳＯＩ基板を形成する必要がある。そして、このＳＯＩ基板の作製にはＳｉ酸化膜と多結晶Ｓｉの多層構造の形成が必要となり、製造コストが高くなる。さらに、電荷蓄積層を用いた場合、電荷が保持される時間（リテンション）が長いほど望ましいが、多結晶Ｓｉの電荷蓄積層では十分な電荷蓄積時間は得られていないのが現状である。
【特許文献１】特開平９−３１２４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、従来方法にて得られる電荷蓄積層を有するＳＯＩ基板においては、Ｓｉ酸化膜と多結晶Ｓｉの多層構造の形成が必要となり製造コストが高くなる、電荷蓄積層による電荷の蓄積時間が短い、という問題があった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、簡易な構成で電荷蓄積時間の長い電荷蓄積層を有するＭＩＳトランジスタを実現することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、ＭＩＳトランジスタを有する半導体装置において、絶縁層と、前記絶縁層上に形成されたＧｅを含む半導体層と、前記絶縁層中に形成された、前記半導体層よりも高いＧｅ組成を有する複数の半導体ドットと、前記半導体層に形成されたＭＩＳトランジスタと、を具備したことを特徴とする。
【０００９】
また、本発明の他の一態様は、半導体装置の製造方法において、第１の絶縁層上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層をウェット雰囲気下で酸化することによって、前記ＳｉＧｅ層の表面に第２の絶縁層を形成すると共に、第２の絶縁層中の前記ＳｉＧｅ層との界面付近に該ＳｉＧｅ層よりもＧｅ組成の高い複数の半導体ドットを形成する工程と、前記第２の絶縁層上に半導体支持基板を接着した後に、前記第１の絶縁層を除去する工程と、前記第１の絶縁層の除去により露出した前記ＳｉＧｅ層にＭＩＳトランジスタを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＭＩＳトランジスタを形成するための半導体層よりも高いＧｅ組成を有する半導体ドットを電荷蓄積層として用いることにより、簡易な構成で高いリテンションの電荷蓄積層を有するＭＩＳトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の骨子は、絶縁層上の半導体層にＭＩＳトランジスタを形成した半導体装置において、電荷蓄積層を付加すると共に、この電荷蓄積層として半導体のドットを用いることにある。
【００１２】
ＳｉＧｅ層をウェット雰囲気で燃焼酸化すると、ＳｉＧｅが酸化され、ＳｉＧｅ近傍の酸化膜中にＧｅが凝集することが本発明者らの実験により明らかとなった。このＳｉＧｅドットはＳｉＧｅ層よりもＧｅ組成が高いため、価電子帯端が深くなる。これは、電荷蓄積層としてのリテンションの向上に有効である。本発明は、このようにして得られたＳｉＧｅドットをメモリノードとして用いることで、高リテンションのしきい値制御機能を有するＭＩＳＦＥＴを実現することにある。
【００１３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００１５】
Ｓｉからなる支持基板２０上にＳｉ酸化膜からなる埋め込み絶縁層１４が形成され、この埋め込み絶縁層１４上にＧｅを含む半導体層としてＳｉＧｅ層１３が形成されている。ＳｉＧｅ層１３上の一部にゲート酸化膜２１を介してゲート電極２２が形成され、このゲート電極２２をマスクにＳｉＧｅ層１３にソース・ドレイン領域２３が形成されている。
【００１６】
ここまでの基本構成は、ＳＧＯＩ基板上にＭＯＳＦＥＴを形成した従来素子と同じであるが、本実施形態ではこれに加え、埋め込み絶縁層１４中に電荷蓄積層となる複数の半導体のドット１５が形成されている。この半導体ドット１５は、高いＧｅ組成のＳｉＧｅからなり、絶縁層１４内のＳｉＧｅ層１３側に設けられている。また、支持基板２０には、電源２４により電圧が印加され、これにより電荷蓄積層に電荷を注入できるようになっている。
【００１７】
図２は、本実施形態の半導体装置の製造工程を示す断面図である。
【００１８】
まず、図２（ａ）に示すように、Ｓｉからなる第１の支持基板１１上にＳｉ酸化膜からなる埋め込み絶縁層（第１の絶縁層）１２を形成し、その上にＳｉＧｅ層（半導体層）１３を形成したＳＧＯＩ基板を用意する。
【００１９】
このＳＧＯＩ（SiGe On Insulator）基板の作製手法としては、公知の酸化濃縮法（T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650, 2002.）、或いは貼り合わせ法（I. Cayrefourcq, et al., Abstract Solid State Devices and Materials (SSDM) pp. 774-775, 2004）を用いればよい。
【００２０】
次いで、図２（ｂ）に示すように、熱酸化によりＳｉＧｅ層１３を酸化する。この酸化は、ウェット雰囲気下で行う必要があり、例えば水蒸気燃焼酸化で処理するのが望ましい。これにより、ＳｉＧｅ層１３が酸化されて酸化膜（第２の絶縁層）１４が形成されるが、絶縁層１４中のＳｉＧｅ層１３近傍領域には酸化前のＧｅが凝集しＳｉＧｅドット１５が形成される。これは、Ｓｉの酸化に比してＧｅの酸化が遅いため、酸化しきれなかったＧｅが絶縁層１４中に残留するためである。そして、ＳｉＧｅドット１５のＧｅ組成は、ＳｉＧｅ層１３に比べ高いという特徴を有する。
【００２１】
次いで、図２（ｃ）に示すように、絶縁層１４の表面を第２の支持基板として用いるＳｉ基板２０に貼り合わせる。
【００２２】
次いで、図２（ｄ）に示すように、第１の支持基板１１及び埋め込み絶縁層１２を剥離する。そして、露出したＳｉＧｅ層１３上にゲート酸化膜２１を介してゲート電極２２を形成し、更にソース・ドレイン領域２３を形成することによって、前記図１に示す構造のＭＯＳＦＥＴが得られる。
【００２３】
ここで、ＳｉＧｅ層１３上にＳｉ層をエピタキシャル成長した後、ＭＯＳＦＥＴを作製することも可能である。このＳｉ層を、ゲート酸化膜形成工程で酸化されて無くなる程度に薄く形成すると、Ｇｅによる界面準位が少ない良好なゲート絶縁膜／ＳｉＧｅ層界面からなるＳｉＧｅチャネルＭＯＳＦＥＴを形成することが可能となる。また、Ｓｉ層をチャネルとするようにＭＯＳＦＥＴを形成することも可能である。Ｓｉ層はＳｉＧｅ層との格子不整合により、Ｓｉ層の格子は引っ張り方向に歪む。この歪みＳｉ層はバンド構造を変調し、移動度の向上、そしてトランジスタ特性の向上の効果を奏する。
【００２４】
このようにして作製された半導体装置は、ＳｉＧｅドット１５のＧｅ組成がＭＯＳＦＥＴのＳｉＧｅ層１３に比べ高いことから、図３に示すバンド図のようにＳｉＧｅドット１５の価電子帯端位置がＳｉＧｅ層１３に比べ高くなる。つまり、電荷蓄積層に蓄える電荷にホールを用いることにより、ＳｉＧｅドット１５に蓄積されたホールはＳｉＧｅ層１３に抜けにくくなり、従ってリテンションが向上する。
【００２５】
例えば、ｐ型Ｓｉからなる支持基板２０からホールを電荷蓄積層に注入し、ＭＯＳＦＥＴの基板側のポテンシャルを深くしてしきい値を高める。ＳｉＧｅドット１５の価電子帯端は、支持基板２０のＳｉよりも深く、そしてＭＯＳＦＥＴのＳｉＧｅ層１３よりも、高Ｇｅ組成であるため、電荷蓄積層に蓄えられたホールは抜けにくく、高いリテンションを確保できる。また、ホールの引き抜きは基板２０からなるバックゲート電極に負の電圧を印加することにより抜き取ることが可能である。なお、図３中の２５はＳｉ層を示し、２６はバックゲートに所望の電圧を印加するための制御回路を示している。
【００２６】
上記のように高リテンションのしきい値調整用メモリノードであるＳｉＧｅドット１５を用いることで、バックゲート電圧印加時間を低減できるため、リーク電流等による電力消費を低減できる。さらに、制御回路２６として、例えばベリファイ回路とフィードバック回路などを応用してしきい値設定回路を設けることで、各ＭＯＳＦＥＴのしきい値の制御、初期設定、しきい値の面内ばらつきの低減をはかることができる。また、半導体ドット１５はＳｉＧｅ層１３を酸化するだけで形成できるので、電荷蓄積層の形成は容易である。
【００２７】
図４は、第１の実施形態の応用例を示す素子構造断面図であり、前記図２（ｃ）までの工程で形成された構造において、支持基板２０を薄膜化してＭＯＳＦＥＴ素子形成層としたものである。なお、図中の２８は素子分離絶縁膜を示している。
【００２８】
上記のような構成では、前記図１と異なり、ＳｉからなるＭＯＳＦＥＥＴを形成することができる。この場合もＳｉＧｅドット１５の価電子帯端はＳｉに比べ深いため、高リテンションが得られる。また、ＳｉＧｅ層１３をバックゲート電極として用いる場合、素子分離をＳｉＧｅ層１３まで到達させることにより、バックゲート電極を個々に分離することが可能で、バックゲート電極間のリーク電流を低減できる。
【００２９】
このように本実施形態によれば、ＳｉＧｅ層１３よりもＧｅ濃度の高いＳｉＧｅドット１５を電荷蓄積層として用いることにより、高いリテンションの電荷蓄積層を有するＳＯＩ−ＭＯＳＦＥＴを実現することができる。そして、ＳｉＧｅドット１５はＳｉＧｅ層１３を水蒸気燃焼酸化するのみで簡易に形成することができるため、Ｓｉ酸化膜と多結晶Ｓｉの多層構造の形成等が不要となり、製造コストの低減をはかることもできる。
【００３０】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
Ｓｉからなる支持基板１１上にＳｉ酸化膜からなる埋め込み絶縁層１２が形成され、埋め込み絶縁層１２上にＳｉＧｅ層１３が形成されている。ＳｉＧｅ層１３上の一部にゲート酸化膜２１を介してゲート電極２２が形成され、ゲート電極２２をマスクにＳｉＧｅ層１３にソース・ドレイン領域２３が形成されている。
【００３２】
また、ゲート絶縁膜２１中にＳｉＧｅからなる半導体ドット１５が形成されている。なお、この半導体ドット１５中のＧｅ組成はＳｉＧｅ層１３のＧｅ組成に比べ高く、またゲート絶縁膜２１中にもＧｅが含まれている。
【００３３】
図６は、本実施形態の半導体装置の製造工程を示す断面図である。
【００３４】
まず、図６（ａ）に示すように、Ｓｉからなる支持基板１１上にＳｉ酸化膜からなる埋め込み絶縁膜１２を形成し、その上にＳｉＧｅからなる半導体層１３を形成したＳＧＯＩ基板を用意する。このＳＧＯＩ基板の作製手法としては、第１の実施形態と同様に、酸化濃縮法或いは貼り合わせ法を用いればよい。
【００３５】
次いで、図６（ｂ）に示すように、第１の実施形態と同様に、水蒸気燃焼熱酸化によりＳｉＧｅ層１３を酸化する。これにより、ＳｉＧｅ層１３上に酸化膜１４が形成されるが、ＳｉＧｅ層１３近傍の酸化膜１４中には酸化前のＧｅが凝集しＳｉＧｅドット１５が形成される。ＳｉＧｅドット１５のＧｅ組成は、ＳｉＧｅ層１３に比べ高い。なお、上記の酸化の前に、素子分離、しきい値調整用のイオン注入等を施してもよい。また、本実施形態では酸化膜１４を埋め込み絶縁膜として用いるのではなく、後述するようにゲート絶縁膜として用いる。
【００３６】
次いで、図６（ｃ）に示すように、酸化膜１４上にポリＳｉ膜２２を堆積した後に、図６（ｄ）に示すように、ポリＳｉ膜２２及び酸化膜１４をＲＩＥ等により選択的にエッチングすることによりゲート酸化膜２１及びゲート電極２２を形成する。その後、ソース・ドレイン領域２３を形成することにより、前記図５に示す構造のＳＯＩ−ＭＯＳＦＥＴが得られる。
【００３７】
このようにして作製された半導体装置は、ＳｉＧｅドット１５のＧｅ組成がＭＯＳＦＥＴのＳｉＧｅ層１３に比べ高いことから、ＳｉＧｅドット１５の価電子帯端位置がＳｉＧｅ層１３に比べ高くなる。従って、第１の実施形態と同様に、リテンションの向上をはかることができる。
【００３８】
また、先の第１の実施形態と同様に、バックゲート側に制御回路を接続することにより、ＭＯＳＦＥＴのしきい値を制御、しきい値の面内ばらつきの低減をはかることとができる。なお、本実施形態のＦＥＴはＳＯＩ基板上に形成したが、ＳＯＩではなくいわゆるバルクＳｉ上のＳｉＧｅ層上に形成することも可能であり、この場合も同様の効果が得られる。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴについて説明したが、酸化膜以外の絶縁膜を用いるＭＩＳＦＥＴに適用できるのは勿論のことである。さらに、しきい値調整用のバックゲートを有するＭＩＳトランジスタとしての用途に限らず、半導体メモリとして用いることも可能である。
【００４０】
また、絶縁層中に形成されるＳｉＧｅのドットは、Ｇｅ濃度が極めて高く実質的にＧｅドットであってもよい。さらに、絶縁層上に形成する半導体層は、必ずしもＳｉＧｅに限るものではなく、Ｇｅを含む半導体であればよい。また、ＳｉＧｅのドットを形成するためのＳｉＧｅ層の酸化は必ずしも水蒸気酸化に限るものではなく、ウェット雰囲気下の酸化であればよい。
【００４１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる半導体装置の断面構成とバンド図との関係を示す模式図。
【図４】第１の実施形態の変形例を示す断面図。
【図５】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図６】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００４３】
１１…Ｓｉ基板（第１の支持基板）
１２…Ｓｉ酸化膜（第１の絶縁層）
１３…ＳｉＧｅ層（半導体層）
１４…酸化膜（第２の絶縁層）
１５…ＳｉＧｅドット（半導体ドット）
２０…Ｓｉ基板（第２の支持基板）
２１…ゲート酸化膜（ゲート絶縁膜）
２２…ゲート電極
２３…ソース・ドレイン領域
２４…電源
２５…Ｓｉ層
２６…制御回路
２８…素子分離絶縁膜
【図１】
2006339310.tif 000003
【図２】
2006339310.tif 000004
【図３】
2006339310.tif 000005
【図４】
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【図５】
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【図６】
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