(57)【要約】【課題】  論理段数を削減し高速化を図る論理回路の提供。【解決手段】  第１の信号入力端子ＲとＧＮＤ間に直列形態に接続された第１及び第２のＭＯＳトランジスタＰ１、Ｎ１を備え、第１及び第２のＭＯＳトランジスタのゲートは、第２の信号入力端子Ｍに共通に接続され、第１及び第２のＭＯＳトランジスタのドレインの接続点は、出力端子Ｗに接続され、第１及び第２のＭＯＳトランジスタがともにオフ状態のときに、出力端子はＬＯＷレベルとされる。【選択図】            図１
2006180197.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子と第１の電源間に直列形態に接続された第１及び第２のトランジスタを備え、
前記第１のトランジスタと前記第２のトランジスタの接続点は出力端子に接続され、
前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子は第２の入力端子に共通に接続され、
前記第１及び第２の入力端子にそれぞれ入力される信号の組み合わせに応じて、前記第１及び第２のトランジスタがともにオフ状態のとき、前記出力端子は前記第１の電源電位に対応する第１の論理レベル以下とされてなる、ことを特徴とする論理回路。
【請求項２】
前記出力端子が第１の論理レベルにあるとき、前記第１の入力端子に入力される信号が第１の論理レベルに維持された状態で、前記第２の入力端子に入力される信号が、第２の電源電位に対応する第２の論理レベルから第１の論理レベルとなると、前記出力端子は、前記制御端子と前記出力端子の容量結合により、第１の論理レベル以下とされる、ことを特徴とする請求項１記載の論理回路。
【請求項３】
（ａ）前記第１及び第２の入力端子に入力される信号がともに第２の論理レベルとされて前記出力端子は第１の論理レベルとされ、
（ｂ）つづいて、前記第２の入力端子に入力される信号が第２の論理レベルの状態で、前記第１の入力端子に入力される信号が第２の論理レベルから第１の論理レベルに遷移し、
（ｃ）つづいて、前記第２の入力端子に入力される信号が第２の論理レベルから第１の論理レベルに遷移し、その際、前記出力端子は、前記制御端子と前記出力端子との間の容量結合により第１の論理レベル又は負電位とされ、
上記（ａ）乃至（ｃ）にしたがって、前記第１及び第２の入力端子にそれぞれ入力される信号がタイミング制御される、ことを特徴とする請求項２記載の論理回路。
【請求項４】
第１の入力端子と第１の電源間に直列形態に接続された第１及び第２のトランジスタを備え、
前記第１のトランジスタと前記第２のトランジスタの接続点は出力端子に接続され、
第２の入力端子に入力される信号を入力端から入力し、前記第２の入力端子に入力される信号の所定の遷移を検出し、前記遷移の検出に応答してパルス信号を生成して出力端より出力するパルス発生回路をさらに備え、
前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子は前記パルス発生回路の出力に共通に接続され、
前記第１及び第２の入力端子にそれぞれ入力される信号の組み合わせに応じて、前記第１及び第２のトランジスタがともにオフ状態のとき、前記出力端子は前記第１の電源電位に対応する第１の論理レベル以下とされてなる、ことを特徴とする論理回路。
【請求項５】
前記パルス発生回路は、前記第２の入力端子に入力される信号の第２の電源電位に対応する第２の論理レベルから第１の論理レベルへの遷移の検出時、所定のパルス開始位置より、所定の期間、第１の論理レベルとされるパルス信号を生成して出力端より出力し、
前記出力端子が第１の論理レベルにあるとき、前記第１の入力端子に入力される信号が第１の論理レベルに維持された状態で、前記パルス発生回路からの出力が第２の論理レベルから第１の論理レベルとなると、前記出力端子は、前記制御端子と前記出力端子の容量結合により、第１の論理レベル以下とされる、ことを特徴とする請求項４記載の論理回路。
【請求項６】
請求項１又は４に記載の論理回路を備え、
前記論理回路の前記出力端子が、ワード線に接続され、前記ワード線を駆動する、ワードドライバ回路。
【請求項７】
前記論理回路の前記第１及び第２の入力端子それぞれに与えられる信号は、前記論理回路の前記第１の入力端子が、第２の電源電位に対応する第２の論理レベルから第１の論理レベルへ遷移した後に、前記論理回路の前記第２の入力端子が第２の論理レベルから第１の論理レベルに遷移する、ことを特徴とする請求項６記載のワードドライバ回路。
【請求項８】
前記論理回路の前記出力端子が第１の論理レベルにあるとき、前記論理回路の前記第１の入力端子に入力される信号が第１の論理レベルに維持された状態で、前記論理回路の前記第２の入力端子に入力される信号が第２の論理レベルから第１の論理レベルに遷移すると、前記論理回路の前記第１及び第２のトランジスタの前記制御端子と前記出力端子との間の容量結合により前記出力端子を、第１の論理レベル又は負電位とする、ことを特徴とする請求項７記載のワードドライバ回路。
【請求項９】
前記論理回路の前記第１及び第２の入力端子それぞれに与えられる信号は、前記論理回路の前記第２の入力端子が第１の論理レベルから第２の論理レベルへ遷移した後に、前記論理回路の前記第１の入力端子が第１の論理レベルから第２の論理レベルに遷移する、ことを特徴とする請求項７記載のワードドライバ回路。
【請求項１０】
前記第１のトランジスタがＰＭＯＳトランジスタよりなり、前記第２のトランジスタがＮＭＯＳトランジスタよりなる、ことを特徴とする請求項６記載のワードドライバ回路。
【請求項１１】
請求項１０記載の前記ワードドライバ回路を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路に関し、特に、デコーダ回路又はワード線を駆動するワードドライバ回路等に適用して好適な論理回路に関する。
【背景技術】
【０００２】
図８に、従来のワードドライバ回路の構成の一例を示す（特許文献１参照）。図８を参照すると、このワードドライバ回路１は、ソースが電源ＶＣＣに接続されゲートが第１の信号入力端子Ｒに接続されたＰＭＯＳトランジスタＰ１１と、ソースがＰＭＯＳトランジスタＰ１１のドレインに接続され、ゲートが第２の信号入力端子Ｍに接続されたＰＭＯＳトランジスタＰ１２と、ソースがともにグランド（ＧＮＤ）に接続され、ドレインがともにＰＭＯＳトランジスタＰ１２のドレインに接続され、ゲートが第１、第２の信号入力端子Ｒ、端子Ｍにそれぞれ接続されたトランジスタＮ１１、Ｎ１２とを備え、ＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１１、Ｎ１２のドレインの接続点は出力端子Ｗとされ、出力端子Ｗはワード線ＷＬに接続されている。ワード線ＷＬには、１つのＲＯＷ（行）分のメモリセル２が接続されている。なお、図８には、簡単のため、１つのメモリセル２のみが示されている。
【０００３】
特に制限されないが、ＳＲＡＭ（Static Random Access Memory）の場合、メモリセル２は、典型的には、入力と出力が互いに接続された２つのインバータよりなるフリップフロップと、ゲートがワード線ＷＬに接続され、相補のビット線対Ｂ、／Ｂとフリップフロップの入力と出力との間にそれぞれ接続されトランスファスイッチをなすＮＭＯＳトランジスタＮ２３、Ｎ２４とから構成される。より詳細には、該フリップフロップは、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１からなる第１のＣＭＯＳインバータと、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２からなる第２のＣＭＯＳインバータからなり、第１のＣＭＯＳインバータの入力をなすＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１のゲートは、第２のＣＭＯＳインバータの出力をなすＰＭＯＳトランジスタＰ２２のドレインとＮＭＯＳトランジスタＮ２２のドレインの接続点に接続され、第２のＣＭＯＳインバータの入力をなすＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２のゲートは、第１のＣＭＯＳインバータの出力をなすＰＭＯＳトランジスタＰ２１のドレインとＮＭＯＳトランジスタＮ２１のドレインの接続点に接続されている。なお、ＰＭＯＳトランジスタＰ２１、Ｐ２２を負荷素子とする代わりに、抵抗素子で構成する場合もある。なお、ワード線ＷＬに接続されるメモリセル２は、ＤＲＡＭ（Dynamic Random Access Memory）セル（ゲートがワード線に接続され、ドレイン及びソースの一方がビット線に接続されたトランジスタと、該トランジスタのドレイン及びソースの他方が接続された容量からなる）であってもよい。
【０００４】
図８のワードドライバ回路１の動作について以下に説明する。
【０００５】
第１、第２の信号入力端子Ｒ、Ｍが、ＬＯＷレベル、ＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ１１、Ｐ１２がともにオンし、ＮＭＯＳトランジスタＮ１１、Ｎ１２はオフであるため、ワード線ＷＬはＨＩＧＨレベルとなる。
【０００６】
第１、第２の信号入力端子Ｒ、Ｍが、ＬＯＷレベル、ＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰ１１はオン、ＰＭＯＳトランジスタＰ１２はオフ、ＮＭＯＳトランジスタＮ１１はオフ、ＮＭＯＳトランジスタＮ１２はオンとなり、ワード線ＷＬはＬＯＷレベルとなる。
【０００７】
第１、第２の信号入力端子Ｒ、Ｍが、ＨＩＧＨレベル、ＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ１１はオフ、ＰＭＯＳトランジスタＰ１２はオフ、ＮＭＯＳトランジスタＮ１１はオン、ＮＭＯＳトランジスタＮ１２はオフとなり、ワード線ＷＬはＬＯＷレベルとなる。
【０００８】
第１、第２の信号入力端子Ｒ、Ｍが、ＨＩＧＨレベル、ＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰ１１はオフ、ＰＭＯＳトランジスタＰ１２はオフ、ＮＭＯＳトランジスタＮ１１はオン、ＮＭＯＳトランジスタＮ１２はオンとなり、ワード線ＷＬはＬＯＷレベルとなる。
【０００９】
上記の通り、図８に示したワードドライバ回路は、ＮＯＲ回路と等価の論理動作を行う。
【００１０】
なお、特許文献１には、２入力論理回路装置において入力信号の一方をＭＯＳトランジスタのソース部に接続することで、論理回路の遅延時間の高速化及び素子数減による占有面積の縮小を実現する構成が提案されている。図９は、特許文献１に記載される論理回路装置の構成を示す図である。図９を参照すると、ソースが第１の信号入力端子Ｒに接続され、ゲートが第２の信号入力端子Ｍに接続され、ドレインが出力信号端子Ｗに接続されたＰＭＯＳトランジスタＰ３１と、ソースが低電位の電源供給端子ＧＮＤに接続され、ドレインが出力端子Ｗに接続されたＮＭＯＳトランジスタＮ３１と、ソースが電源供給端子ＧＮＤに接続され、ゲートが高電位側の電源端子ＶＣＣに接続され、ドレインが出力端子Ｗと接続されたＮＭＯＳトランジスタＮ３２を有している。なお、図９の論理回路装置が、サブワードドライバ回路（サブワード線を駆動するドライバ回路）である場合、第２の信号入力端子Ｍには、メインワード線、第１の信号入力端子Ｒには、選択時にワード線駆動用電源電圧が供給される。
【００１１】
図９の論理回路装置の動作について以下に説明する。
【００１２】
第１の信号入力端子ＲがＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ３１はオフ状態であり、第２の信号入力端子ＭがＨＩＧＨレベルのとき、ＮＭＯＳトランジスタＮ３１はオン状態となり、出力端子ＷはＬＯＷレベルとなる。
【００１３】
第１の信号入力端子ＲがＬＯＷレベル、第２の信号入力端子ＭがＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ３１、トランジスタＮ３１はともにオフ状態であり、常にオン状態のＮＭＯＳトランジスタＮ３２により、出力端子Ｗはフローティング状態にならず、ＬＯＷレベルを出力する。
【００１４】
第１の信号入力端子ＲがＨＩＧＨレベル、第２の信号入力端子ＭがＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰ３１はオフ、ＮＭＯＳトランジスタＮ１１、Ｎ１２はオンとなるので、出力端子ＷはＬＯＷレベルとなる。
【００１５】
第１の信号入力端子ＲがＨＩＧＨレベル、第２の信号入力端子ＭがＬＯＷレベルのときは、ＰＭＯＳトランジスタＰ３１、ＮＭＯＳトランジスタＮ３２はオン、ＮＭＯＳトランジスタＮ３１がオフとなり、ＮＭＯＳトランジスタＮ３２のサイズがＰＭＯＳトランジスタＰ３１のサイズに比べて十分小さく、オン状態での抵抗成分が充分に大きいとすれば、出力信号端子ＷはＨＩＧＨレベルを出力する。
【００１６】
すなわち、Ｒ＝ＨＩＧＨ、Ｍ＝ＬＯＷレベルの選択状態のときのみＨＩＧＨレベルを出力し、それ以外、ＬＯＷレベルを出力するデコーダ回路と同等の論理動作を行う。また図８の構成と較べて素子数が少なくて済み、面積を縮小するとともに、図８のトランジスタＰ１１、Ｐ１２のような直列接続されたトランジスタが存在しないので伝播遅延時間の高速化を図ることができる。
【００１７】
【特許文献１】特許２５９０５８１号公報（第１、第６図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、本願発明者は、鋭意、研究を重ねた結果、素子数を縮減し高速化を図る図７に示した論理回路と較べ、さらに素子数を１つ縮減し高速化を図る論理回路の構成を全く新たに創案した。よって、本発明の目的は、論理段数を削減し高速化を図る論理回路及び該論理回路を備えたワードドライバ回路を提供することにある。
【課題を解決するための手段】
【００１９】
本願で開示される発明は、前記目的を達成するため、概略以下の構成とされる。
【００２０】
本発明の１つのアスペクトに係る論理回路は、第１の入力端子と第１の電源間に直列形態に接続された第１及び第２のトランジスタを備え、前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子は第２の入力端子に共通に接続され、前記第１のトランジスタと前記第２のトランジスタの接続点は出力端子に接続され、前記第１及び第２の入力端子にそれぞれ入力される信号の組み合わせに応じて、前記第１及び第２のトランジスタがともにオフ状態のとき、前記出力端子は前記第１の電源電位に対応する第１の論理レベルとされてなるものである。
【００２１】
本発明によれば、前記出力端子が第１の論理レベルにあるとき、前記第１の入力端子に入力される信号が第１の論理レベルに維持された状態で、前記第２の入力端子に入力される信号が第２の電源電位に対応する第２の論理レベルから第１の論理レベルとなると、前記出力端子は、前記制御端子と前記出力端子の容量結合により、第１の論理レベル以下とされる。なお、本発明においては、第２の入力端子に入力される信号の遷移を検出してパルス信号を生成するパルス発生回路を備え、該パルス発生回路の出力を、前記第１及び第２のトランジスタの制御端子の共通接続ノードに供給する構成としてもよい。
【００２２】
本発明の他のアスペクトに係るワードドライバ回路は、上記論理回路を備え、前記論理回路の前記出力端子がワード線に接続される。本発明に係るワードドライバ回路において、前記論理回路の前記出力端子が第１の論理レベルにあるとき、前記論理回路の前記第１の入力端子に入力される信号が第１の論理レベルに維持された状態で、前記論理回路の前記第２の入力端子に入力される信号が第２の論理レベルから第１の論理レベルに遷移すると、前記論理回路の前記第１及び第２のトランジスタの前記制御端子と前記出力端子との間の容量結合により前記出力端子を、第１の論理レベル又は負電位とする。
【発明の効果】
【００２３】
本発明の１つのアスペクトに係る論理回路によれば、論理段数、素子数を削減し、高速化を図ることができる。
【００２４】
また本発明の他のアスペクトに係るワードドライバ回路によれば、出力がハイインピーダンス状態のとき、出力をＧＮＤ電位以下とすることで、ワード線電位の浮き等に関する雑音余裕度を広げ、雑音耐性、信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２５】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、本発明の一実施形態の論理回路は、ソースが第１の信号入力端子Ｒに接続され、ゲートが第２の信号入力端子Ｍに接続されたＰＭＯＳトランジスタＰ１と、ドレインがＰＭＯＳトランジスタＰ１のドレインに接続され、ゲートが第２の信号入力端子Ｍに接続され、ソースが電源ＧＮＤに接続されたＮＭＯＳトランジスタＮ１とを備えている。図１の論理回路の動作（デコード動作）について説明する。
【００２６】
はじめに第１の信号入力端子Ｒに入力される信号がＨＩＧＨレベルである場合について説明する。この場合、第２の信号入力端子Ｍに入力される信号がＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタＮ１はオフし、出力端子ＷはＨＩＧＨレベルとなる。一方、第２の信号入力端子Ｍに入力される信号がＨＩＧＨレベルのとき、ＮＭＯＳトランジスタＮ１がオンし、ＰＭＯＳトランジスタＰ１はオフし、出力端子ＷはＬＯＷレベルとなる。すなわち、図１の回路は、第１の信号入力端子ＲがＨＩＧＨレベルのとき、第２の信号入力端子Ｍの論理レベルを反転出力するＣＭＯＳインバータとして機能する。
【００２７】
次に、第１の信号入力端子Ｒに入力される信号がＬＯＷレベルである場合について説明する。この場合、第２の信号入力端子Ｍに入力される信号がＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１がオンし出力端子ＷはＬＯＷレベルとされる。また、第２の信号入力端子Ｍに入力される信号がＬＯＷレベルのとき、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１はともにオフし、出力はハイインピーダンス状態となる。その際、第２の信号入力端子がＨＩＧＨレベルからＬＯＷレベルに遷移する直前で、出力端子ＷがＬＯＷレベル（ＧＮＤ電位）のとき、第２の信号入力端子ＭがＨＩＧＨレベルからＬＯＷレベル（ＧＮＤ電位）への遷移により、出力端子ＷはＬＯＷレベルあるいは、ＧＮＤ電位よりも低い電位とされる。すなわち、第２の信号入力端子ＭがＨＩＧＨレベルからＬＯＷレベルへの遷移時に、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１のゲートとドレイン間の容量結合により、出力端子ＷはＬＯＷレベル、あるいは、負電位（ＧＮＤ電位よりも低い電位）とされる。
【００２８】
このように、図１の論理回路は、第１の信号入力端子Ｒ、第２の信号入力端子Ｍにそれぞれ入力される信号をデコードし、第１の信号入力端子Ｒ、第２の信号入力端子ＭがＨＩＧＨレベル、ＬＯＷレベルのときにＨＩＧＨレベルを出力するデコーダ回路、もしくは後述するワードドライバ回路として用いることができる。以下、実施例に即して説明する。
【実施例】
【００２９】
図２は、図１を参照して説明した本発明に係る論理回路をワードドライバ回路等に適用した一実施例の構成を示す図である。なお、図２には、図１に示した論理回路とワード線ＷＬが等価回路で示されており、ワード線ＷＬに接続されるメモリセルは示されていない（メモリセルの構成については例えば図８の符号２参照）。なお、図２のワードドライバ回路１の構成は、図１の論理回路と同一構成であるため、重複する説明は、適宜省略する。図３は、図２のワードドライバ回路の端子Ｒ、Ｍ、ワード線ＷＬの電圧波形を示す図である。図２及び図３を参照して、本発明の一実施例の動作を説明する。
【００３０】
図２に示すように、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通接続されたゲートと、共通接続されたドレイン間の容量をＣ１とする。また、出力端子Ｗの負荷（容量負荷）をなすワード線ＷＬの容量をＣ２とする。
【００３１】
出力端子Ｗ（ワード線ＷＬ）がＧＮＤ電位の状態にあるとき、第１の信号入力端子ＲがＬＯＷレベル、第２の信号入力端子ＭがＨＩＧＨレベル（電源電位ＶＤＤ）からＬＯＷレベル（ＧＮＤ電位）に遷移すると、出力端子Ｗの電位は、容量Ｃ１による電荷再配分により、０Ｖ−｛Ｃ１／（Ｃ１＋Ｃ２）｝ＶＤＤとなる。
【００３２】
すなわち、第２の信号入力端子Ｍの電源電位ＶＤＤからＧＮＤ電位への遷移の直前において、容量Ｃ１の端子電圧（ゲート側の端子電圧）は電源電位ＶＤＤとされ、容量Ｃ１の蓄積電荷ＱはＣ１・ＶＤＤとされており、該遷移により、容量Ｃ１の端子電圧がＧＮＤ電位となった場合、出力端子Ｗの電位は、ＧＮＤ電位（＝０Ｖ）から、電荷−Ｑ（Ｑ＝Ｃ１・ＶＤＤ）を、合成容量（Ｃ１＋Ｃ２）で除した電位だけ低くなる。
【００３３】
これにより、非選択のワード線ＷＬの電位は負電位とされる（図３のワード線ＷＬの「選択」参照）。このため、図８に示したメモリセルにおいて、ワード線ＷＬに接続されたメモリセルのＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートには、非選択時に負電位が供給されることになる（図３のワード線ＷＬの「非選択」参照）。負電位とされるワード線ＷＬに、ＮＭＯＳトランジスタＮ２３、Ｎ２４の閾値電圧Ｖｔｈ分だけ、浮きが生じても、ＮＭＯＳトランジスタＮ２３、Ｎ２４はオフ状態とされ、誤動作は生じない。すなわち、ノイズ等により、ワード線の電位の浮き等に対して、マージン（雑音余裕度）が拡大され、雑音耐性を向上している。
【００３４】
一方、第１の信号入力端子ＲがＨＩＧＨレベル、第２の信号入力端子ＭがＬＯＷレベルのとき、出力端子Ｗは第１の信号入力端子Ｒに給電される電源電位ＶＤＤとされ、出力端子Ｗに接続されるワード線は、選択状態とされる。
【００３５】
なお、本実施例では、好ましくは、第１の信号入力端子ＲがＨＩＧＨレベル、第２の信号入力端子ＭをＨＩＧＨレベルとして、出力端子ＷがＬＯＷレベル（ＧＮＤ電位）となった後に、第１の信号入力端子ＲをＨＩＧＨレベルからＬＯＷレベルとし、つづいて第２の信号入力端子ＭをＨＩＧＨレベルからＬＯＷレベルとして、出力端子Ｗを負電位とするように、第２の信号入力端子Ｍへの入力信号（ワンショットパルス）のタイミングが制御される。図３に示すように、第２の信号入力端子Ｍに与えらる信号の少なくとも立ち下がりエッジは、第１の信号入力端子Ｒに与えらる信号の対応するエッジに対して所定のタイミングマージンが設けられる（図３の「マージン」参照）。この点について、図２及び図４を参照して、以下に説明する。
【００３６】
図４（Ａ）に示すタイミング波形は、図２に示したワードドライバ回路１をして誤動作させる可能性のあるタイミング制御の一例を示す図である。第１の信号入力端子ＲがＨＩＧＨレベルであり、第２の信号入力端子ＭがＬＯＷレベルの場合に（図４（Ａ）のタイミングｔ０）、出力端子ＷはＨＩＧＨレベルとなり、この状態で第１の信号入力端子ＲをＬＯＷレベルとすると（図４（Ａ）のタイミングｔ１）、出力はハイインピーダンス状態となり、出力端子Ｗは元のＨＩＧＨレベルからＨｉＺ（フローティング状態の中間電位）をとる。ここで、第２の信号入力端子ＭがＬＯＷレベルからＨＩＧＨレベルに立ち上がると（図４（Ａ）のタイミングｔ２、○で囲んだＭの立ち上がりエッジ）、出力端子ＷはＨｉＺからＬＯＷレベルとなるが、その際、第２の信号入力端子Ｍの立ち上がりエッジに応答して、容量Ｃ１の容量結合により、出力端子Ｗ、したがってワード線ＷＬがＨＩＧＨレベル側に持ち上げられ、誤動作の原因となり得る。具体的には、図４（Ａ）のようなタイミング制御を行った場合、第２の信号入力端子Ｍの立ち上がりエッジによる容量結合による非選択のワード線ＷＬの電位上昇により、非選択のワード線ＷＬのメモリセルのトランスファトランジスタがオンしてしまう場合がある。なお、図４（Ａ）のタイミングｔ３では、第２の信号入力端子ＭがＨＩＧＨレベルからＬＯＷレベルとなり、出力端子ＷはＨｉＺとなり、タイミングｔ４の第１の信号入力端子ＲのＨＩＧＨレベルへの遷移でＨＩＧＨレベルとなる。
【００３７】
そこで、本実施例では、図４（Ａ）のようなタイミング制御はとらず、図４（Ｂ）に示すようなタイミング制御を行う。すなわち、第１の信号入力端子ＲをＨＩＧＨレベル、第２の信号入力端子ＭをＨＩＧＨレベルとし（図４（Ｂ）のタイミングｔ０）、出力端子ＷをＬＯＷレベルとする。つづいて第１の信号入力端子ＲをＬＯＷレベルとし（図４（Ｂ）のタイミングｔ１）、その後、第２の信号入力端子ＭをＬＯＷレベルとする（図４（Ｂ）のタイミングｔ２、○で囲んだＭの立ち下がりエッジ）。これにより、非選択時のワード線ＷＬは、負電位とされる。また、第２の信号入力端子ＭをＬＯＷレベルからＨＩＧＨレベルとし（図４（Ｂ）のタイミングｔ３）、その後、第１の信号入力端子ＲをＬＯＷレベルからＨＩＧＨレベルとする（図４（Ｂ）のタイミングｔ４）。
【００３８】
図４（Ｂ）を参照して説明したタイミング制御を行うワードドライバ回路１を備えた半導体記憶装置の動作の一例を以下に説明する。図５は、図２に示した回路における第１の信号入力端子Ｒ、第２の信号入力端子Ｍ、ワード線ＷＬ（図２参照）の動作波形の一例を示す図である。第１の信号入力端子Ｒには、ワード線駆動電源電位又はＧＮＤ電位が供給され、第２の信号入力端子Ｍには、不図示のＸデコーダからの信号（ＨＩＧＨレベル、ＬＯＷレベル）が供給される。また、サブワードドライバ回路として用いる場合、第２の信号入力端子Ｍにはメインワード線が接続され、第１の信号入力端子Ｒには、ワード線駆動電源電位又はＧＮＤ電位が供給される。ワード線ＷＬに接続されるメモリセルがＤＲＡＭセルの場合、ワード線駆動電源電位として、例えば電源電位ＶＤＤよりも高い昇圧電圧が供給される。
【００３９】
第１の信号入力端子Ｒ及び第２の信号入力端子ＭがともにＨＩＧＨレベルのとき（タイミングｔ０）、出力端子ＷはＧＮＤ電位とされ、第１の信号入力端子ＲがＨＩＧＨレベル（ワード線駆動電源電位）からＬＯＷレベルとなり（タイミングｔ１）、出力端子ＷはＧＮＤ電位に保たれる。
【００４０】
つづいて第２の信号入力端子ＭがＬＯＷレベル（ＧＮＤ電位）となると（タイミングｔ２）、ワード線ＷＬは、ＧＮＤ電位よりも低い電圧とされる（非選択状態）。
【００４１】
つづいて、第２の信号入力端子ＭがＬＯＷレベルからＨＩＧＨレベルとなると（タイミングｔ３）、ワード線ＷＬはＧＮＤ電位とされる。
【００４２】
次に、第１の信号入力端子ＲがＬＯＷレベルからＨＩＧＨレベルとされ（タイミングｔ４）、このとき、第２の信号入力端子ＭがＨＩＧＨレベルであるため、ワード線ＷＬはＬＯＷレベルとされる。
【００４３】
第１の信号入力端子ＲがＨＩＧＨレベルの状態で、第２の信号入力端子ＭがＬＯＷレベルとなり（タイミングｔ５）、ワード線ＷＬはＨＩＧＨレベルとされる。
【００４４】
第１の信号入力端子ＲがＨＩＧＨレベルの状態で、第２の信号入力端子ＭがＨＩＧＨレベルとなり（タイミングｔ６）、ワード線ＷＬはＧＮＤ電位となる。
【００４５】
つづいて、第２の信号入力端子ＭがＨＩＧＨレベルの状態で、第１の信号入力端子ＲがＨＩＧＨレベルからＬＯＷレベルとなる（タイミングｔ７）。ワード線ＷＬはＧＮＤ電位とされる。
【００４６】
次に、本発明の別の実施例について説明する。図６は、本発明の第２の実施例の論理回路の回路構成を示す図である。図６（Ａ）を参照すると、本発明の第２の実施例は、図１に示した論理回路の構成に、さらにパルス発生回路１１が追加されており、パルス発生回路１１の入力は、第２の信号入力端子Ｍに接続されており、パルス発生回路１１の出力Ｍ’は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通ゲートに接続されている。
【００４７】
特に制限されないが、パルス発生回路１１は、一例として、第２の信号入力端子Ｍの信号のＨＩＧＨレベルからＬＯＷレベルへの遷移に応答して、その出力Ｍ’をＨＩＧＨレベルからＬＯＷレベルとし、予め定められた期間（パルス幅）ＬＯＷレベルを保った後、ＨＩＧＨレベルとする。
【００４８】
図６（Ｂ）は、図６（Ａ）のパルス発生回路１１の構成の一例を示す図である。図６（Ｂ）を参照すると、パルス発生回路１１は、第２の信号入力端子Ｍに接続された奇数段のインバータ列（図６（Ｂ）では、３段のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３よりなる）と、該インバータ列の最終段のインバータＩＮＶ３の出力と第２の信号入力端子Ｍの入力がそれぞれ接続された２入力否定論理和回路ＮＯＲと、２入力否定論理和回路ＮＯＲの出力を反転し出力信号Ｍ’として出力するインバータＩＮＶ４を備えている。インバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の伝搬遅延時間がパルス幅を規定している。よって、インバータ列の段数は３段に限定されるものでなく、任意の奇数段であってよい。
【００４９】
次に図６（Ｂ）のパルス発生回路の動作を説明する。図６（Ｂ）を参照すると、第２の信号入力端子ＭがＨＩＧＨレベルのとき、インバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の出力はＬＯＷレベルとされ、２入力否定論理和回路ＮＯＲの出力はＬＯＷレベルとされ、インバータＩＮＶ４の出力Ｍ’はＨＩＧＨレベルとされる。
【００５０】
第２の信号入力端子ＭのＨＩＧＨレベルからＬＯＷレベルへの遷移時、インバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の伝搬遅延時間が経過するまで、インバータＩＮＶ３の出力はＬＯＷレベルであるため、２入力否定論理和回路ＮＯＲの出力はＨＩＧＨレベルとされ、インバータＩＮＶ４の出力Ｍ’は、ＨＩＧＨレベルからＬＯＷレベルに遷移する。
【００５１】
そして、第２の信号入力端子ＭのＨＩＧＨレベルからＬＯＷレベルへの遷移時点から、インバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の伝搬遅延時間の経過時、インバータＩＮＶ３の出力はＬＯＷレベルからＨＩＧＨレベルに遷移し、この遷移に応答して２入力否定論理和回路ＮＯＲの出力はＨＩＧＨレベルからＬＯＷレベルとなり、インバータＩＮＶ４の出力Ｍ’はＬＯＷレベルからＨＩＧＨレベルに遷移する。
【００５２】
図７は、図６（Ａ）及び図６（Ｂ）に示した論理回路（もしくはワードドライバ回路）の動作を説明するタイミング波形図である。前述したように、第１の信号入力端子ＲがＬＯＷレベルの場合、出力端子ＷがＧＮＤ電位にあるとき、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通ゲートに与えられるパルス発生回路１１の出力Ｍ’がＬＯＷレベル（ＧＮＤ電位）となると、出力端子Ｗは、ゲート−ドレイン間の容量結合により、ＧＮＤ電位以下（負電位）となる（タイミングｔ１〜ｔ２参照）。
【００５３】
一方、第１の信号入力端子ＲがＨＩＧＨレベルの場合、パルス発生回路１１の出力Ｍ’がＬＯＷレベル（ＧＮＤ電位）のとき、出力端子Ｗは、ＨＩＧＨレベル（もしくは高電位）とされる（タイミングｔ３〜ｔ４参照）。
【００５４】
なお、図７において、タイミングｔ０における第２の信号入力端子ＭのＨＩＧＨレベルからＬＯＷレベルへの遷移に対して、図６（Ｂ）の２入力否定論理和回路ＮＯＲ、インバータＩＮＶ４の伝搬遅延時間経過したタイミングｔ１にて、出力Ｍ’がＨＩＧＨレベルからＬＯＷレベルに遷移し、出力Ｍ’のＬＯＷレベル期間（パルス幅）はインバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）の伝搬遅延時間に対応している。
【００５５】
第１の信号入力端子Ｒ、第２の信号入力端子Ｍにそれぞれ供給される信号がともにスタティックな信号である場合、本発明の第２の実施例の論理回路は、第２の信号入力端子ＭのＨＩＧＨレベルからＬＯＷレベルへの遷移を検出し該検出に応答してパルスを生成して出力する。出力Ｍ’のパルス開始位置（図７のｔ１）は、パルス幅（図７のｔ１〜ｔ２の期間）は、パルス発生回路１１にて自前で調整自在とされる。なお、図６（Ｂ）のインバータ列（ＩＮＶ１〜ＩＮＶ３）の遅延回路列の遅延時間を可変自在としてもよいことは勿論である。図６及び図７を参照して説明した本発明の第２の実施例の論理回路も、図２に示したワードドライバ回路として適用できることは勿論である。
【００５６】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明一実施例のワードドライバ回路を説明するための図である。
【図３】図２のワードドライバ回路のタイミング波形の一例を示す図である。
【図４】（Ａ）、（Ｂ）は、本発明の一実施例の動作原理を説明するための図である。
【図５】本発明の一実施例のワードドライバ回路のタイミング動作を説明するための図である。
【図６】（Ａ）、（Ｂ）は本発明の別の実施例の構成を示す図である。
【図７】本発明の別の実施例のタイミング動作を説明するための図である。
【図８】従来のワードドライバ回路の構成を示す図である。
【図９】特許文献１記載の論理回路装置の構成を示す図である。
【符号の説明】
【００５８】
１  ワードドライバ回路
２  メモリセル
１１  パルス発生回路
Ｍ  第２信号入力端子
Ｎ１、Ｎ１１、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２  ＮＭＯＳトランジスタ
Ｐ１、Ｐ１１、Ｐ２１、Ｐ３１  ＰＭＯＳトランジスタ
Ｒ  第１信号入力端子
Ｗ  出力端子
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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