(57)【要約】【課題】ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ること。【解決手段】半導体基板と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備える。【選択図】        図１
2006339597.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、
前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、
前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜が高誘電率ゲート絶縁膜であること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁側壁の上面が平坦化されていること
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板上における前記絶縁側壁の研磨形成用のストッパを備えること
を特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜用絶縁膜層を形成する絶縁膜層形成工程と、
前記絶縁膜上にゲート電極用のポリシリコン層を形成するポリシリコン層形成工程と、
前記ゲート絶縁膜用絶縁膜層および前記ポリシリコン層をパターニングしてゲート絶縁膜およびポリシリコンからなるゲート電極を成形する成形工程と、
前記ゲート絶縁膜およびポリシリコンからなるゲート電極の側面に、前記ポリシリコンからなるゲート電極の上面よりも上方に突出した絶縁側壁を形成する絶縁側壁形成工程と、
前記半導体基板の表層の前記ゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層を形成する工程と、
前記一対のソース・ドレイン拡散層の表層をシリサイド化して該一対のソース・ドレイン拡散層の表層にシリサイド層を形成するシリサイド層形成工程と、
前記ポリシリコンからなるゲート電極の全体をシリサイド化してフルシリサイドゲート電極を形成するフルシリサイドゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記シリサイド層形成工程と前記フルシリサイドゲート電極形成工程とを同時に行うこと、
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
絶縁側壁形成工程が、
前記ポリシリコンからなるゲート電極上にダミー層を形成する工程と、
前記ダミー層上および前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層を異方性エッチングすることにより前記ゲート絶縁膜およびポリシリコンからなるゲート電極の側面に該ポリシリコンからなるゲート電極の上面よりも上方に突出した絶縁側壁を形成する工程と、
前記ダミー層を除去する工程と、
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記絶縁側壁の上面を平坦化する平坦化工程をさらに備えること
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記平坦化工程が、
前記シリサイド層、フルシリサイドゲート電極および絶縁側壁上に絶縁層を形成する工程と、
前記絶縁層とともに前記絶縁属壁を研磨して該絶縁側壁の上面を平坦化する工程と、
をさらに備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板上に、前記絶縁側壁の研磨形成用のストッパを形成する工程をさらに備え、
前記平坦化工程において、前記ストッパを用いて前記絶縁層とともに前記絶縁属壁を研磨して該絶縁側壁の上面を平坦化すること、
を特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特にゲート電極の全体をシリサイド化したフルシリサイドゲート電極を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
４５ｎｍ世代以降のＳｏＣ向けトランジスタでは、スタンバイ時の消費電力低減と高電流駆動能力とを両立するため、高誘電率ゲート絶縁膜（High-k）とメタルゲート電極との適用が検討されている。これらを適用した技術としていくつかの手法が提案されている。たとえば、ダミーゲート絶縁膜およびダミーゲート電極を形成し、多結晶シリコン膜に自己整合的に不純物を注入してソース・ドレイン拡散層を形成し、ダミーゲート絶縁膜およびダミーゲート電極を除去した後、高誘電率ゲート絶縁膜およびメタルゲート電極を形成する方法が提案されている。
【０００３】
また、メタルゲート電極の形成法についてもいくつかの手法が提案されている。その中の一つの候補としてフルシリサイドゲート（Fully silicided gate、以下、ＦＵＳＩゲートと称する）がある。ＦＵＳＩゲートは、従来のＣＭＯＳプロセスと同様にポリシリコンで形成したゲート電極をシリサイド化することで形成するが、従来はゲート電極の上部のみをシリサイド化していたのに対して、ＦＵＳＩではゲート電極の全体をシリサイド化する点が異なる。
【０００４】
また、ダマシン・プロセスでメタルゲート電極を形成する手法と比べると、ＦＵＳＩは従来のＣＭＯＳプロセスのノウハウが有用となるためプロセス構築の上でのメリットが大きい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＦＵＳＩには上述したようなメリットがある反面、特有の問題もある。その一つがシリサイド膜厚の問題である。従来のＣＭＯＳプロセスにおいては、イオン注入によるソース・ドレイン拡散層の形成後、ゲート上部とソース・ドレイン拡散層を同時に、自己整合的にシリサイド化していた。
【０００６】
一般に、ソース・ドレイン拡散層のシリサイド膜厚を厚くすることには問題がある。すなわち、シリサイド層からは微小なスパイク上のシリサイドが異常成長することがあり、これがソース・ドレイン拡散層−基板間のＰ／Ｎ接合を突きぬけると、接合リークの増大が生じ、その結果として回路の動作不良や消費電力の増加を招くことになる。このため、ソース・ドレイン拡散層はシリサイド層を十分カバーできる深さに形成する必要があり、シリサイド層が厚くなった場合には、ソース・ドレイン拡散層もこれに対応して深くしなければならない。
【０００７】
しかしながら、ソース・ドレイン拡散層の深さを深く形成すると接合容量が増大し、回路スピードの低下に繋がることから、シリサイド層を厚くすることは好ましくない。そこで、ソース・ドレイン拡散層のシリサイド層を厚くすることなく、サイサイドプロセスでゲート電極とソース・ドレイン拡散層とを同時にシリサイド化するためには、ゲート電極のポリシリコン膜厚をＦＵＳＩに仕上がる程度に薄くする必要がある。
【０００８】
この場合、ゲート電極とソース・ドレイン拡散層との段差が小さくなることから、ソース・ドレイン拡散層のシリサイドが異常成長した場合には、ソース・ドレイン拡散層とゲート電極との間でのショート（以下、シリサイドの這い上がりと称する）が起き易くなる。これを回避するためには、ゲート電極とソース・ドレイン拡散層との段差を十分に確保し、一方、ソース・ドレイン拡散層のシリサイドを薄く保つ必要があり、ゲート電極を厚いポリシリコンで形成し、ソース・ドレイン拡散層のシリサイドとは別に、厚いゲート電極をシリサイド化するプロセスが必要となる。
【０００９】
しかし、ゲート電極とソース・ドレイン拡散層とを別々にシリサイド化する場合には、工程数の増加に伴う製造コストの上昇に加え、ＮｉＳｉなど耐熱性のないシリサイドを用いる場合にはプロセスフローの構築も難しくなる。
【００１０】
このように、従来の技術では、サリサイドプロセスで、這い上がりのないソース・ドレイン拡散層のシリサイド化と、ＦＵＳＩゲートと、を形成することが困難である、という問題がある。
【００１１】
本発明は、上記に鑑みてなされたものであって、ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、半導体基板上における、一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、ゲート絶縁膜上においてゲート絶縁膜に接するように形成されポリシリコンがシリサイド化されてなるゲート電極と、ゲート絶縁膜およびゲート電極の側面に設けられゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備えることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、ゲート絶縁膜およびゲート電極の側面に設けられるとともにゲート電極の上面よりも上方に突出して形成された絶縁側壁を備えることにより、フルシリサイドゲートを有する半導体装置においてゲート電極とソース・ドレイン拡散層との間でのショートが確実に防止された半導体装置を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。図１に示すように本実施の形態にかかる半導体装置においては、半導体基板１の表層に、各素子を分離するための素子分離２と、該素子分離２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててソース・ドレイン拡散層１０が形成されている。
【００１６】
また、ソース・ドレイン拡散層１０間には、該ソース・ドレイン拡散層１０に隣接してソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層７が形成されている。そして、ソース・ドレイン拡散層１０の表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層１０ａが形成されている。
【００１７】
また、半導体基板１上のソース・ドレイン拡散層１０上および該ソース・ドレイン拡散層１０に挟まれた領域上には、図１に示すように半導体基板１側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４、ポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極（ＦＵＳＩゲート電極）５がこの順で積層された積層構造を有するゲート構造が形成されている。
【００１８】
また、ゲート構造の外側、すなわち側面には、窒化膜などの絶縁膜からなるサイドウォールスペーサ９が形成されている。ここで、本実施の形態にかかる半導体装置においては、サイドウォールスペーサ９の高さが、ゲート電極に高さよりも高く設けられている。すなわち、この半導体装置においては、サイドウォールスペーサ９がゲート電極よりも上方に突き出した形状とされている。
【００１９】
半導体基板１上にはゲート構造および素子分離２を覆う層間絶縁膜１３が形成されている。そして、層間絶縁膜１３には、導電性材料からなり層間絶縁膜１３の上面からシリサイド層１０ａまで達してソース・ドレイン拡散層１０に導通するコンタクト１５が形成され、さらに該層間絶縁膜１３上にはコンタクト１５と導通する配線層１６が形成されている。
【００２０】
以上のように構成された本実施の形態にかかる半導体装置においては、フルシリサイドゲートを有する半導体装置において、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に設けられるとともにフルシリサイドゲート電極５の上面よりも上方に突出して形成されたサイドウォールスペーサ９を備えることにより、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタが実現されている。
【００２１】
上記のように構成された本実施の形態にかかる半導体装置においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を備え、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を備えるため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタが実現されている。
【００２２】
つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２〜図１４は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１を準備し、たとえばＳＴＩ（shallow trench isolation：素子分離技術）工程などの公知に方法により、各半導体素子を分離するための素子分離２を図２に示すように半導体基板１上に選択的に形成する。
【００２３】
そして、素子分離２により区切られた領域に、ウエル形成用の不純物、しきい値調整用の不純物等の不純物のイオン注入を行い、図２に示すようにレトログレードウェル３を形成する。
【００２４】
つぎに、図３に示すように半導体基板１上に、ゲート絶縁膜となる高誘電率絶縁膜４ａを堆積する。高誘電率絶縁膜４ａとしては、たとえばＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3などの膜を堆積する。また、このような高誘電率絶縁膜４ａは、たとえば１ｎｍ〜５ｎｍ程度の膜厚で堆積する。
【００２５】
そして、図３に示すように高誘電率絶縁膜４ａ上に、ゲート電極となるポリシリコン膜５ａを堆積する。ポリシリコン膜５ａは、後のサリサイドプロセスにおいてＦＵＳＩとなる程度に薄い膜厚に形成され、たとえば２０ｎｍ〜５０ｎｍ程度の膜厚で堆積する。
【００２６】
さらに、図３に示すようにポリシリコン膜５ａ上に、後のゲート電極のエッチング工程におけるマスクとなる層として、たとえばテトラエチルオルソシリケート（ＴＥＯＳ）酸化膜６ａを堆積する。この際に堆積したＴＥＯＳ酸化膜６ａの膜厚により、後のゲート構造とソース・ドレイン拡散層とを分離するスペーサの高さを調整することができる。このようなＴＥＯＳ酸化膜６ａは、一例として２０ｎｍ〜５０ｎｍ程度の膜厚で堆積する。
【００２７】
そして、写真製版工程によってＴＥＯＳ酸化膜６ａをパターニングした後、該パターニングしたＴＥＯＳ酸化膜６をマスクとしてポリシリコン膜５ａと高誘電率絶縁膜４ａとの異方性エッチングを行うことにより、図４に示すようにシリサイド前のゲート電極５ｂ、およびゲート絶縁膜（高誘電率ゲート絶縁膜（High-k））４を形成する。なお、ＴＥＯＳ酸化膜６は、以下のサイドウォールスペーサ９の形成工程においてはサイドウォールスペーサ９を成形するためのダミー層として用いる。
【００２８】
つぎに、通常のＣＭＯＳ形成プロセスに従って、半導体基板１の所定の領域にイオン注入を行い、図５に示すようにソース・ドレインエクステンション層７を形成する。ソース・ドレインエクステンション層７の形成のための注入エネルギーやドーズ量は各世代で要求されるソース・ドレインエクステンション層７の深さや抵抗値により適宜決定される。
【００２９】
ソース・ドレインエクステンション層７の形成後、たとえば窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜８を図５に示すように半導体基板１上およびＴＥＯＳ酸化膜６上に堆積する。絶縁膜８の膜厚は、たとえば１０ｎｍ〜５０ｎｍ程度とする。そして、絶縁膜８の異方性エッチングを行うことにより、図６に示すようにシリサイド前のゲート電極５ｂ、ゲート絶縁膜４およびＴＥＯＳ酸化膜６の外周部に、絶縁膜からなるサイドウォールスペーサ９が形成される。
【００３０】
つぎに、通常のＣＭＯＳ形成プロセスに従ってイオン注入を行い、さらに活性化アニール処理を行うことにより、図６に示すようにソース・ドレイン拡散層１０を形成する。その後、図７に示すようにシリサイド前のゲート電極５ｂ上部のＴＥＯＳ酸化膜６を除去してシリサイド前のゲート電極５ｂの表面を露出させる。ＴＥＯＳ酸化膜６の除去は、たとえばフッ酸による等方性ウエットエッチングや、異方性ドライエッチングにより行うことができる。
【００３１】
ここでＴＥＯＳ酸化膜６の除去を行う際に、素子分離２も同時にエッチングされてしまう。そこで、ＴＥＯＳ酸化膜６のエッチング量が多い場合（一例として５０ｎｍ以上の場合）は、図８に示すように写真製版によりフォトレジスト１１で素子分離２を覆い、その後ＴＥＯＳ酸化膜６のエッチングを行う。これにより、素子分離２をエッチングすることなく、ＴＥＯＳ酸化膜６のエッチングを行うことができる。
【００３２】
シリサイド前のゲート電極５ｂの表面を露出させた後、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）などの金属層１２をスパッタリング法やＣＶＤ（Chemical Vapor Deposition）法により図９に示すように堆積する。金属層１２の体積にスパッタリング法を用いた場合には、サイドウォールスペーサ９の高さが高くなった場合にシリサイド前のゲート電極５ｂの上面に堆積される金属層１２の膜厚が薄くなるが、ＣＶＤ法を用いた場合には、ソース・ドレイン拡散層１０上と均一な膜厚の金属層１２を堆積することが可能である。
【００３３】
その後、所定の温度でアニール処理を施すなどの通常のシリサイドプロセスを実施することにより、シリサイド前のゲート電極５ｂおよびソース・ドレイン拡散層１０をシリサイド化する。ここで、シリサイド化は、シリサイド前のゲート電極５ｂの全体がシリサイド化されるように行う。これにより、ソース・ドレイン拡散層１０の表層にシリサイド層１０ａが形成され、シリサイド前のゲート電極５ｂ全体がシリサイド化されたフルシリサイドゲート電極（ＦＵＳＩゲート電極）５が形成される。
【００３４】
そして、未反応の金属層１２を除去し、所定の温度でアニール処理を施すことによりシリサイド層１０ａおよびＦＵＳＩゲート電極の低抵抗化を行い、図１０に示すような構造を形成する。
【００３５】
その後、図１１に示すように層間絶縁膜１３として酸化膜を堆積し、図１２に示すように該層間絶縁膜１３の表面からシリサイド層１０ａまで達するコンタクトホール１４を形成する。この際、ゲート電極５へのコンタクトホールも画面外の領域で形成されている。そして、少なくとも導電材料を含む材料により該コンタクトホール１４を埋め込んで、図１３に示すようにシリサイド層１０ａ（ソース・ドレイン拡散層１０）に導通するコンタクト１５を形成する。さらに、図１４に示すように層間絶縁膜１３上にコンタクト１５と導通する配線層１６を形成することにより、図１に示す本実施の形態にかかる半導体装置を作製することができる。
【００３６】
以上のような半導体装置の製法方法においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を形成し、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を形成するため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタを作製することができる。
【００３７】
また、以上のような半導体装置の製法方法においては、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に、フルシリサイドゲート電極５の上面よりも上方に突出したサイドウォールスペーサ９を形成するため、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタを作製することができる。
【００３８】
また、以上のような半導体装置の製法方法においては、ゲート電極とソース・ドレイン拡散層とを同時にシリサイド化することができるため、ゲート電極とソース・ドレイン拡散層とを別々にシリサイド化する場合のように工程数の増加に伴う製造コストの上昇がなく、また、プロセスフローの構築も容易である。
【００３９】
実施の形態２．
実施の形態２では、上述した実施の形態１にかかる半導体装置の変形例について説明する。図１５は、本発明の実施の形態２にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。本実施の形態にかかる半導体装置が、上述した実施の形態１にかかる半導体装置と異なる点は、サイドウォールスペーサの上部が平坦化されていることである。すなわち、図１５に示すように本実施の形態にかかる半導体装置においては、半導体基板１の表層に、各素子を分離するための素子分離２と、該素子分離２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててソース・ドレイン拡散層１０が形成されている。
【００４０】
また、ソース・ドレイン拡散層１０間には、該ソース・ドレイン拡散層１０に隣接してソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層７が形成されている。そして、ソース・ドレイン拡散層１０の表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層１０ａが形成されている。
【００４１】
また、半導体基板１上のソース・ドレイン拡散層１０上および該ソース・ドレイン拡散層１０に挟まれた領域上には、図１５に示すように半導体基板１側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４、ポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極（ＦＵＳＩゲート電極）５がこの順で積層された積層構造を有するゲート構造が形成されている。
【００４２】
また、ゲート構造の外側、すなわち側面には、窒化膜などの絶縁膜からなるサイドウォールスペーサ９ａが形成されている。ここで、本実施の形態にかかる半導体装置においては、サイドウォールスペーサ９ａの高さが、ゲート電極に高さよりも高く設けられている。そして、該サイドウォールスペーサ９ａの上部は平坦化されている。
【００４３】
半導体基板１上にはゲート構造および素子分離２を覆う層間絶縁膜１３が形成されている。そして、層間絶縁膜１３には、導電性材料からなり層間絶縁膜１３の上面からシリサイド層１０ａまで達してソース・ドレイン拡散層１０に導通するコンタクト１５が形成され、さらに該層間絶縁膜１３上にはコンタクト１５と導通する配線層１６が形成されている。なお、実施の形態１と同様の部材については、上記と同じ符号を付してある。
【００４４】
以上のように構成された本実施の形態にかかる半導体装置においては、フルシリサイドゲートを有する半導体装置において、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に設けられるとともにフルシリサイドゲート電極５の上面よりも上方に突出して形成されたサイドウォールスペーサ９を備えることにより、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタが実現されている。
【００４５】
また、上記のように構成された本実施の形態にかかる半導体装置においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を備え、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を備えるため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタが実現されている。
【００４６】
さらに、実施の形態１の構造においてサイドウォールスペーサ９の表面上を介してフルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが生じた場合においても、サイドウォールスペーサ９の上部を削り取り本実施の形態にかかるトランジスタの構造とすることによりショート状態から回復することができる。
【００４７】
つぎに、図１５に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。本実施の形態にかかる半導体装置を製造するには、まず、上述した実施の形態１において説明した製造方法に従って（図２〜図１０に対応）図１０に示す構造を形成する。
【００４８】
つぎに、図１６に示すように層間絶縁膜２１を堆積する。そして、たとえばＣＭＰ（Chemical Mechanical Polish）により層間絶縁膜２１の研磨を行い、サイドウォールスペーサ９の上部を平坦化する。層間絶縁膜２１の研磨は、図１７に示すようにフルシリサイドゲート電極５の上面からサイドウォールスペーサ９の平坦面までの距離Ｌが所定の距離になるまで行う。一例としては、フルシリサイドゲート電極５の上面５ｃからサイドウォールスペーサ９の平坦面９ｂまでの距離Ｌが０〜５０ｎｍ程度になるまで層間絶縁膜２１の研磨を行う。これにより、上部が平坦化されたサイドウォールスペーサ９ａを形成することができる。
【００４９】
これ以降は、上述した実施の形態１において説明した製造方法と同様に層間絶縁膜１３を堆積し、該層間絶縁膜１３の表面からシリサイド層１０ａまで達するコンタクトホール１４を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホール１４を埋め込んで、シリサイド層１０ａ（ソース・ドレイン拡散層１０）に導通するコンタクト１５を形成する。さらに、層間絶縁膜１３上にコンタクト１５と導通する配線層１６を形成することにより、図１５に示す本実施の形態にかかる半導体装置を作製することができる。
【００５０】
以上のような半導体装置の製法方法においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を形成し、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を形成するため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタを作製することができる。
【００５１】
また、以上のような半導体装置の製法方法においては、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に、フルシリサイドゲート電極５の上面よりも上方に突出したサイドウォールスペーサ９を形成するため、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタを作製することができる。
【００５２】
さらに、以上のような半導体装置の製法方法においては、サイドウォールスペーサ９の上部を削り取り平坦化するため、図１０に示すような実施の形態１の構造を形成した際にサイドウォールスペーサ９の表面上を介してフルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが生じた場合においても、ショート状態から回復することができる。
【００５３】
実施の形態３．
実施の形態３では、上述した実施の形態２にかかる半導体装置の変形例について説明する。図１８は、本発明の実施の形態３にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。本実施の形態にかかる半導体装置が、上述した実施の形態２にかかる半導体装置と異なる点は、トランジスタ回路素子部以外の領域に窒化シリコン膜の堆積部３１を備えることである。すなわち、図１８に示すように本実施の形態にかかる半導体装置においては、半導体基板１の表層に、各素子を分離するための素子分離２と、該素子分離２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててソース・ドレイン拡散層１０が形成されている。
【００５４】
また、ソース・ドレイン拡散層１０間には、該ソース・ドレイン拡散層１０に隣接してソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層７が形成されている。そして、ソース・ドレイン拡散層１０の表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層１０ａが形成されている。
【００５５】
また、半導体基板１上のソース・ドレイン拡散層１０上および該ソース・ドレイン拡散層１０に挟まれた領域上には、図１５に示すように半導体基板１側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４、ポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極（ＦＵＳＩゲート電極）５がこの順で積層された積層構造を有するゲート構造が形成されている。
【００５６】
また、ゲート構造の外側、すなわち側面には、窒化膜などの絶縁膜からなるサイドウォールスペーサ９ａが形成されている。ここで、本実施の形態にかかる半導体装置においては、サイドウォールスペーサ９ａの高さが、ゲート電極に高さよりも高く設けられている。そして、該サイドウォールスペーサ９ａの上部は平坦化されている。
【００５７】
半導体基板１上にはゲート構造および素子分離２を覆う層間絶縁膜１３が形成されている。そして、層間絶縁膜１３には、導電性材料からなり層間絶縁膜１３の上面からシリサイド層１０ａまで達してソース・ドレイン拡散層１０に導通するコンタクト１５が形成され、さらに該層間絶縁膜１３上にはコンタクト１５と導通する配線層１６が形成されている。
【００５８】
そして、半導体基板１上の、トランジスタ回路素子部以外の領域に窒化シリコン膜の堆積部３１を備える。なお、実施の形態１と同様の部材については、上記と同じ符号を付してある。
【００５９】
以上のように構成された本実施の形態にかかる半導体装置においては、フルシリサイドゲートを有する半導体装置において、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に設けられるとともにフルシリサイドゲート電極５の上面よりも上方に突出して形成されたサイドウォールスペーサ９を備えることにより、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタが実現されている。
【００６０】
また、上記のように構成された本実施の形態にかかる半導体装置においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を備え、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を備えるため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタが実現されている。
【００６１】
そして、実施の形態１の構造においてサイドウォールスペーサ９の表面上を介してフルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが生じた場合においても、サイドウォールスペーサ９の上部を削り取り本実施の形態にかかるトランジスタの構造とすることによりショート状態から回復することができる。
【００６２】
さらに、上記のように構成された本実施の形態にかかる半導体装置においては、半導体基板１上の、トランジスタ回路素子部以外の領域に窒化シリコン膜の堆積部３１を備えるため、サイドウォールスペーサ９の高さが精度良くコントロールされて形成されており、高品質なトランジスタが実現されている。
【００６３】
つぎに、図１８に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。本実施の形態にかかる半導体装置を製造するには、まず、上述した実施の形態１において説明した製造方法（図２〜図５に対応）に従って図５に示す構造を形成する。
【００６４】
つぎに、絶縁膜８の異方性エッチングを行う前に、半導体基板１上の、トランジスタ回路素子部以外の領域の一部を図１９に示すようにフォトレジスト３２で覆う。そして、実施の形態１の場合と同様に絶縁膜８の異方性エッチングを行うことにより、図２０に示すようにシリサイド前のゲート電極５ｂ、ゲート絶縁膜４およびＴＥＯＳ酸化膜６の外周部に、絶縁膜からなるサイドウォールスペーサ９が形成される。また、これと同時に、窒化シリコン膜の堆積部３１が形成される。
【００６５】
その後、上述した実施の形態１および実施の形態２において説明した製造方法に従って図２１に示す構造を形成する。そして、実施の形態２と同様にしてＣＭＰ（Chemical Mechanical Polish）により層間絶縁膜２１の研磨を行い、サイドウォールスペーサ９の上部を平坦化する。ここで、本実施の形態においては、層間絶縁膜２１の研磨を、対窒化膜シリコン膜選択比の大きな条件で行う。すなわち、窒化シリコン膜の堆積部３１に対する選択比の大きな条件で行う。これにより、図２２に示すように窒化シリコン膜の堆積部３１をストッパーとして用いて、層間絶縁膜２１の研磨を精度良くコントロールすることが可能である。これにより、図２２に示すように上部が平坦化されたサイドウォールスペーサ９ａを形成することができる。
【００６６】
これ以降は、上述した実施の形態１において説明した製造方法と同様に層間絶縁膜１３を堆積し、該層間絶縁膜１３の表面からシリサイド層１０ａまで達するコンタクトホール１４を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホール１４を埋め込んで、シリサイド層１０ａ（ソース・ドレイン拡散層１０）に導通するコンタクト１５を形成する。さらに、層間絶縁膜１３上にコンタクト１５と導通する配線層１６を形成することにより、図１８に示す本実施の形態にかかる半導体装置を作製することができる。
【００６７】
以上のような半導体装置の製法方法においては、ゲート電極としてポリシリコン電極の全体をシリサイド化したフルシリサイドゲート電極５（メタルゲート電極）を形成し、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜４を形成するため、電気特性、信頼性に優れ、スタンバイ時の消費電力低減と高電流駆動能力とを両立するトランジスタを作製することができる。
【００６８】
また、以上のような半導体装置の製法方法においては、ゲート絶縁膜４およびフルシリサイドゲート電極５の側面に、フルシリサイドゲート電極５の上面よりも上方に突出したサイドウォールスペーサ９を形成するため、フルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが確実に防止されたトランジスタを作製することができる。
【００６９】
そして、以上のような半導体装置の製法方法においては、サイドウォールスペーサ９の上部を削り取り平坦化するため、図１０に示すような実施の形態１の構造を形成した際にサイドウォールスペーサ９の表面上を介してフルシリサイドゲート電極５とソース・ドレイン拡散層１０との間でのショートが生じた場合においても、ショート状態から回復することができる。
【００７０】
さらに、以上のような半導体装置の製法方法においては、半導体基板１上の、トランジスタ回路素子部以外の領域に窒化シリコン膜の堆積部３１を形成するため、サイドウォールスペーサ９の高さを精度良くコントロールして形成することができ、フルシリサイドゲート電極５を削ってしまうなどの不具合を効果的に防止して高品質なトランジスタを作製することができる。
【産業上の利用可能性】
【００７１】
以上のように、本発明にかかる半導体装置は、ゲート電極の全体をシリサイド化したフルシリサイドゲート電極を用いた半導体装置に有用であり、特に、４５ｎｍ世代以降のＳｏＣ向けトランジスタに適している。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１にかかる半導体装置の構造を模式的に示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図４】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図５】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図６】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図７】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図８】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図９】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１０】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１３】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１４】本発明の実施の形態２にかかる半導体装置の構造を模式的に示す断面図である。
【図１５】実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図１６】実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図１７】実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の構造を模式的に示す断面図である。
【図１９】実施の形態３にかかる半導体装置の製造工程を説明するための断面図である。
【図２０】実施の形態３にかかる半導体装置の製造工程を説明するための断面図である。
【図２１】実施の形態３にかかる半導体装置の製造工程を説明するための断面図である。
【図２２】実施の形態３にかかる半導体装置の製造工程を説明するための断面図である。
【符号の説明】
【００７３】
１  半導体基板
２  素子分離
３  レトログレードウェル
４  ゲート絶縁膜
４ａ  高誘電率絶縁膜
５  フルシリサイドゲート電極
５ａ  ポリシリコン膜
５ｃ  フルシリサイドゲート電極の上面
６  ＴＥＯＳ酸化膜
６ａ  ＴＥＯＳ酸化膜
７  ソース・ドレインエクステンション層
８  絶縁膜
９  サイドウォールスペーサ
９ａ  サイドウォールスペーサ
９ｂ  平坦面
１０  ソース・ドレイン拡散層
１０ａ  シリサイド層
１１  フォトレジスト
１２  金属層
１３  層間絶縁膜
１４  コンタクトホール
１５  コンタクト
１６  配線層
２１  層間絶縁膜
３１  堆積部
３２  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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