(57)【要約】  【課題】  DIデータの取りこぼしの発生を防止する。  【解決手段】  水晶振動子２３のクロック周波数を分周回路３１で分周し、パルス信号を生成する。一方、STB信号検出部回路３３は、STB DI更新信号を検出し、この検出部回路３３の出力には、STB LOCK信号が送出される。カウンタ３４は、STB信号検出後、一定時間の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成する。この “Low”状態の信号の後のSTB LOCK信号と分周回路３１で生成されたパルス信号は、ダブルラッチ信号発生回路３２に入力されると、ダブルラッチ信号発生回路３２は、DIオン／オフ時間比選択信号によるDIオン時間の間にダブルラッチ信号を２回発生する。このラッチ信号が入力データラッチ回路３５に与えられると、その出力にはデータ取りこぼしが回避されたデータ得られる。  【選択図】  図３
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【特許請求の範囲】
【請求項１】
、入力されるDIデータを光−電気変換により電気的に分離し、その入力されたDIデータを、伝送システムを介して演算処理部に伝送して演算処理する方法において、
前記DIデータを電気的に分離した後、伝送システムからのクロック信号を分周処理した信号と、伝送システムで生成されるストローブDI更新信号とに基づいて生成されるダブルラッチ信号により前記DIデータをラッチさせるようにしたことを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル計測器やディジタル保護継電器等に適用されるディジタル入力回路におけるデータ入力時のデータ処理方法に関するものである。
【背景技術】
【０００２】
例えば、ディジタル保護継電装置は、系統の電圧、電流を取り込む電圧、電流入力変換部と、この入力変換部で取り込まれた電圧、電流を適当な電圧、電流に変換し、フィルタを通した後、サンプリングしてから、Ａ／Ｄ変換するＡ−Ｄ変換部と、このＡ−Ｄ変換部で変換されたディジタルデータを演算処理するCPU,RAM,ROM等からなる演算処理部と、この演算処理部に遮断器や断路器の補助接点などの外部情報を取り込むディジタル入力回路部（DI回路部）と、演算処理部からディジタル継電器のトリップ指令などを出力するディジタル出力回路部（DO回路部）などから構成されていて、演算処理部、DI回路部やDO回路部は、各々ボードにて各別に構成されている。
【０００３】
ここで、上述したDI回路部ボードの一般的な回路構成を図６に示す。図６において、１は限流抵抗、２は不感帯抵抗、３は外部・内部絶縁用フォトカプラ、Ia，Ibは前記外部情報が取り込まれるデータ入力端である。
【０００４】
また、DI回路部ボードは、ハイスピード・リンク・システム（以下HLSと称す）機能を有し、DI点数を拡張する場合には、限流抵抗１、不感帯抵抗２、フォトカプラ３で構成された回路より出力されるディジタルデータ（図示太線部）を、HLSにより構成される１対N信号伝送システムを介して演算処理部ボード（CPUボード）に伝送する手段が採られている。
【０００５】
HLSはハイスピード・リンク・システム・サテライト素子（以下HLS-Sと称す）４、ドライバIC５，６、送受信部７，８及びハイスピード・リンク・システム・センター素子（以下HLS-Cと称す）９から構成されている。１０はＣＰＵである。
【０００６】
上記HLSは、伝送速度３Mbps、６Mbps、１２Mbpsの伝送レートで、オリジナル・フォーマットで通信可能なシステムである。なお、１１はDI拡張ボード（DI回路部ボード）、１２はCPUボードである。
【特許文献１】特開平０６−０９０１６１号公報
【特許文献２】特開平１１−０１６３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、上述したCPUボード１２に接続するDI拡張ボード１１において、DI回路の消費電力を低減するために、図示しないスイッチング回路方式を採用すると、CPUクロックと同期していないDI拡張ボード１１では、入力データをシングルラッチ方式でラッチすると、DIデータの取りこぼしが生じてしまうおそれがある。
【０００８】
この発明は、上記の事情に鑑みてなされたもので、DIデータの取りこぼしの発生を防止するデータ処理方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
この発明は、上記の課題を達成するために、入力されるDIデータを光−電気変換により電気的に分離し、その入力されたDIデータを、伝送システムを介して演算処理部に伝送して演算処理する方法において、
前記DIデータを電気的に分離した後、伝送システムからのクロック信号を分周処理した信号と、伝送システムで生成されるストローブDI更新信号とに基づいて生成されるダブルラッチ信号により前記DIデータをラッチさせるようにしたことを特徴とするものである。
【発明の効果】
【００１０】
以上述べたように、この発明によれば、DIデータの取りこぼしが発生しないようにするとともに、DI回路部を最小限の部品で構成できるようにした。
【発明を実施するための最良の形態】
【００１１】
以下この発明の実施の形態を図面に基づいて説明する。図１はこの発明の実施の形態を示すブロック構成図で、図６と同一部分には同一符号を付して説明する。
【００１２】
図１において、２１はDIコモンON/OFF用フォトカプラ、２２はDIスイッチング制御用PLD（プログラマブル・ロジック・デバイス）である。そして、DIコモンON/OFF用フォトカプラ２１のフォトトランジスタは、不感帯抵抗２と外部・内部絶縁用フォトカプラ３の発光ダイオードの負極側とを結んだ負側電路に介挿される。
【００１３】
また、DIコモンON/OFF用フォトカプラ２１の発光ダイオードの負極側をDIスイッチング制御用PLD２２に接続する。
【００１４】
DIスイッチング制御用PLD２２には、図２に示すように、外部・内部絶縁用フォトカプラ３から太線部２４を介してDIデータ（IN_DI_DATA0〜31）が入力される。また、PLD２２からは太線部２５を介してDIデータ（OUT_DI_DATA0〜31）がサテライト素子４に供給される。
【００１５】
さらに、PLD２２には、DIコモンDI/OFF用フォトカプラ２１からDIコモンON/OFF信号が信号線２６を介して入力されるとともに、HLS用の水晶振動子２３からクロック周波数が信号線２７を介して入力される。なお、PLD２２には、サテライト素子４からSTB DI更新信号が信号線２８を介して入力される。
【００１６】
PLD２２内には、図３に示す分周回路３１が設けられ、HLS用の水晶振動子２３のクロック（CLK）周波数を流用して、図２に示すDIデータのスイッチングタイミングが生成される。
【００１７】
図３において、HLS用の水晶振動子２３のクロック周波数を分周するHLS_CLK分周回路３１で、１０μｓ周期のパルス信号を生成する。分周回路３１からのパルス信号は、ダブルラッチ信号発生回路３２に入力される。
【００１８】
ダブルラッチ信号発生回路３２は、初期設定カウンタ３２ａ、第１、第２の論理積回路３２ｂ，３２ｃ及び論理和回路３２ｄから構成される。前記分周回路３１からのパルス信号は初期設定カウンタ３２ａに入力される。
【００１９】
この初期設定カウンタ３２ａは、DIオン／オフ時間比選択信号１、２によるDIオン時間の間にラッチ信号が２回発生されるとともに、DI_COM0,1,2,3、DIコモンON／OFF信号が出力される。
【００２０】
初期設定カウンタ３２ａから発生されたラッチ信号は、論理積回路３２ｂ，３２ｃ及び論理和回路３２ｄを介してダブルラッチ信号として出力される。
【００２１】
STB信号検出部回路３３は、HLS・サテライト素子４から出力されるSTB DI更新信号を検出し、この検出部回路３３の出力には、STB LOCK信号が送出される。この信号はダブルラッチ信号発生回路３２の論理積回路３２ｂ、３２ｃに供給される。
【００２２】
カウンタ３４は、STB信号検出後、一定時間（例えば500ns）の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成するものである。
【００２３】
入力データラッチ回路３５には、ダブルラッチ信号発生回路３２からのダブルラッチ信号と外部・内部絶縁用フォトカプラ３からのデータ［IN_DI_DATA0〜31］が入力され、出力にはHLS・サテライト素子４にデータ取りこぼしの無いデータ［OUT_DI_DATA0〜31］が得られる。
【００２４】
次に、実施の形態の動作を述べる。ＣＰＵ１０側からDI拡張ボード１１側を見た時に、実DIデータのように、常時は入力されている状態にするために、PLD２２内にてDIデータをラッチする。
【００２５】
しかし、ラッチのタイミングをHLS用の水晶振動子２３で生成した場合（シングルラッチの場合）、非同期で発生するHLSデータ入力更新信号（STB信号）とHLS用水晶振動子２３で生成したシングルラッチ信号が、DIオン時に重なった場合（図４に示すDI限流抵抗部のタイミング波形の“×”印の時）、CPU認識データを取りこぼす場合（図示斜線部分）が存在する。
【００２６】
その解決手段として、DIオン時間の間に、ラッチ信号を図４、図５に示すように２回発生（ダブルラッチ信号）させることにより、CPU認識DIデータ取りこぼし状態を回避することができる。
【００２７】
図５はSTB信号とダブルラッチ信号の関係を示す拡大図で、STB信号検出部回路３３とカウンタ３４にSTB DI更新信号が入力されると、STB信号検出後、500ns間“High”状態のSTB LOCK信号が信号検出部回路３３に生成される。
【００２８】
その後、次のSTB信号が来るまでSTB LOCK信号は“Low”状態となった後、100nsのダブルラッチ信号を生成する。このダブルラッチ信号により、図４に示すように、STB信号が重なってもCPU認識データ取りこぼしが防止される。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態を示すブロック構成図。
【図２】DIのスイッチングタイミングチャート。
【図３】PLD内部の回路構成図。
【図４】ダブルラッチ信号とシングルラッチ信号のタイミングチャート。
【図５】STB信号とダブルラッチ信号の関係を示す拡大図。
【図６】従来例を示すDI−CPUボードの構成図。
【符号の説明】
【００３０】
１…限流抵抗
２…不感帯抵抗
３…外部・内部絶縁用フォトカプラ
４…HLS・サテライト素子
１０…CPU
１１…DI拡張ボード
１２…CPUボード
２１…DIコモンON／OFFフォトカプラ
２２…DIスイッチング制御用PLD
２３…水晶振動子
３１…分周回路
３２…ダブルラッチ信号発生回路
３３…STB信号検出部回路
３４…カウンタ
３５…入力データラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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