(57)【要約】【課題】リンギングやジッタ等が抑えられ、アイ開口が大きくＱ値の高い高品質な出力波形を有するドライバ回路を提供すること。【解決手段】グランド(ＧＮＤ)に一端が共通接続されている第一及び第二の抵抗(ＲＴ１及びＲＴ２)と、ＲＴ１の他端にコレクタ端子が接続されている第一のトランジスタ(Ｔｒ.１)と、ＲＴ２の他端にコレクタ端子が接続されている第二のトランジスタ(Ｔｒ.２)と、共通接続されているＴｒ.１及びＴｒ.２のエミッタ端子と電源端子(ＶＥＥ)との間に接続された定電流源(ＣＳ)とを構成要素とし、Ｔｒ.１及びＴｒ.２のエミッタ面積をＳとし、Ｔｒ.１及びＴｒ.２の最大発振周波数が最大値となる電流密度をＪｆｍａｘとしたとき、ＣＳの電流量が１.０４ＪｆｍａｘＳ以上２.９２ＪｆｍａｘＳ以下であることを特徴とするドライバ回路を構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
最終出力段が、第一の電源端子に各々の一端が共通接続されている第一及び第二の抵抗と、前記第一の抵抗の他端にコレクタ端子が接続されている第一のトランジスタと、前記第二の抵抗の他端にコレクタ端子が接続されている第二のトランジスタと、共通接続されている前記第一及び第二のトランジスタのエミッタ端子と第二の電源端子との間に接続された定電流源とを構成要素とし、
前記第一及び第二のトランジスタのエミッタ面積をＳとし、前記第一及び第二のトランジスタの最大発振周波数が最大値となる電流密度をＪｆｍａｘとしたとき、前記定電流源の電流量が１.０４ＪｆｍａｘＳ以上２.９２ＪｆｍａｘＳ以下であることを特徴とするドライバ回路。
【請求項２】
請求項１に記載のドライバ回路において、
前記第一のトランジスタのコレクタ端子と前記第一の抵抗の他端との間は、前記第一のトランジスタのコレクタ端子にエミッタ端子が接続し前記第一の抵抗の他端にコレクタ端子が接続する第三のトランジスタを介して接続され、前記第二のトランジスタのコレクタ端子と前記第二の抵抗の他端との間は、前記第二のトランジスタのコレクタ端子にエミッタ端子が接続し前記第二の抵抗の他端にコレクタ端子が接続する第四のトランジスタを介して接続され、
前記第一のトランジスタのエミッタ端子と前記定電流源との間は第三の抵抗を介して接続され、前記第二のトランジスタのエミッタ端子と前記定電流源との間は第四の抵抗を介して接続され、
前記第三及び第四のトランジスタのベース端子は共通接続されていることを特徴とするドライバ回路。
【請求項３】
請求項１または２に記載のドライバ回路において、前記最終出力段とその前段とを接続する配線が、信号配線層と、グランド層または電源層とが層間膜を挟んでなる多層構造を有することを特徴とするドライバ回路。
【請求項４】
請求項１、２または３に記載のドライバ回路において、少なくとも前記最終出力段の全ての構成要素がモノリシック集積されていることを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はドライバ回路に関し、特に、高速光変調器などの外部高周波装置を数Ｖ程度の電圧で駆動するドライバ回路に関する。
【背景技術】
【０００２】
高速光変調器用のドライバ回路の従来例として、図６に示すような構成が知られている（下記非特許文献１参照）。
【０００３】
図６において、ＧＮＤは接地端子、ＶＥＥは電源端子、ＤＴとＤＣは入力端子、Pre driver 1とPre driver 2は最終出力段前段、Emitter Followerはエミッタフォロワ、ＲＴ１、ＲＴ２は送端抵抗、Ｔｒ.１〜Ｔｒ.４はトランジスタ、ＣＳは定電流源、ＶＣＡＳは電源端子、Ｉは定電流源ＣＳを流れる電流、ＱＴとＱＣは差動出力端子である。また、破線に囲まれたOutput driverは最終出力段である。
【０００４】
従来例の動作を簡単に説明する。入力信号が２本で１組の差動信号の場合、入力端子ＤＴ、ＤＣに差動信号が加えられる。一方、入力信号が単相信号の場合には、単相信号は入力端子ＤＴもしくはＤＣに加えられ、余った端子には単相信号のハイレベルとローレベルの中間値の電圧が印加される。このように入力することで単相信号でも、振幅は純粋な差動信号の半分の値であるが、差動信号が入力端子に等価的に印加されたことになる。入力信号は、差動増幅器であるPre driver 1、Pre driver 2において差動信号として増幅され、Emitter followerを介して最終出力段のOutput driverへ受け渡される。
【０００５】
Output driverは、縦積み２段のトランジスタに特徴があるカスコード構成の差動増幅器である。カスコード構成としているのは、利得に比例して増大するミラー容量を緩和するためであり、結果として帯域の伸張が図られる。このOutput driverで最終的な出力振幅まで増幅され、出力端子ＱＴ、ＱＣを介して差動の出力信号が出力される。尚、送端抵抗ＲＴ１、ＲＴ２は、ドライバ回路の出力インピーダンス整合、及びOutput driverの負荷抵抗の役割を担っている。
【０００６】
【非特許文献１】論文：Z．Lao，M．Yu，V．Ho，K．Guinn，M．Xu，S．Lee，V．Radisic，and  K．C．Wang，"40  Gbit/s  monolithic  integrate  modulator  driver  in  InP  SHBT  technology"，IEEE  Electronics  Letters，Vol．39，No．16，pp．1181-1182  (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図７、図８（図７に対応する概念図）に、従来例による４０Ｇｂｉｔ/ｓ出力波形を示す(上記非特許文献１のFig. 4より)。この波形は、２本１組の出力差動信号のうちの１本をサンプリングオシロスコープで観測したものである。この従来例では、１.５ｐｓ程度のＲＭＳジッタ（自乗平均ジッタ、図８においては、ピーク・トゥー・ピーク・ジッタ：〜９ｐｓとして表してある）で４０Ｇｂｉｔ/ｓのアイ開口（図８に示す）が得られている。しかしながら、最終的に駆動する光変調器等で、より良好なアイ開口を得るには、その前段であるドライバ回路でも、従来例よりも優れたアイ開口を得ることが望まれる。
【０００８】
本発明は上記の要望に鑑みてなされたものであり、本発明が解決しようとする主要な課題は、アイ開口が大きくＱ値の高い高品質な出力波形を有するドライバ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明においては、請求項１に記載のように、
最終出力段が、第一の電源端子に各々の一端が共通接続されている第一及び第二の抵抗と、前記第一の抵抗の他端にコレクタ端子が接続されている第一のトランジスタと、前記第二の抵抗の他端にコレクタ端子が接続されている第二のトランジスタと、共通接続されている前記第一及び第二のトランジスタのエミッタ端子と第二の電源端子との間に接続された定電流源とを構成要素とし、前記第一及び第二のトランジスタのエミッタ面積をＳとし、前記第一及び第二のトランジスタの最大発振周波数が最大値となる電流密度をＪｆｍａｘとしたとき、前記定電流源の電流量が１.０４ＪｆｍａｘＳ以上２.９２ＪｆｍａｘＳ以下であることを特徴とするドライバ回路を構成する。
【００１０】
また、本発明においては、請求項２に記載のように、
請求項１に記載のドライバ回路において、前記第一のトランジスタのコレクタ端子と前記第一の抵抗の他端との間は、前記第一のトランジスタのコレクタ端子にエミッタ端子が接続し前記第一の抵抗の他端にコレクタ端子が接続する第三のトランジスタを介して接続され、前記第二のトランジスタのコレクタ端子と前記第二の抵抗の他端との間は、前記第二のトランジスタのコレクタ端子にエミッタ端子が接続し前記第二の抵抗の他端にコレクタ端子が接続する第四のトランジスタを介して接続され、前記第一のトランジスタのエミッタ端子と前記定電流源との間は第三の抵抗を介して接続され、前記第二のトランジスタのエミッタ端子と前記定電流源との間は第四の抵抗を介して接続され、前記第三及び第四のトランジスタのベース端子は共通接続されていることを特徴とするドライバ回路を構成する。
【００１１】
また、本発明においては、請求項３に記載のように、
請求項１または２に記載のドライバ回路において、前記最終出力段とその前段とを接続する配線が、信号配線層と、グランド層または電源層とが層間膜を挟んでなる多層構造を有することを特徴とするドライバ回路を構成する。
【００１２】
また、本発明においては、請求項４に記載のように、
請求項１、２または３に記載のドライバ回路において、少なくとも前記最終出力段の全ての構成要素がモノリシック集積されていることを特徴とするドライバ回路を構成する。
【発明の効果】
【００１３】
本発明の実施により、差動増幅回路における定電流源の電流量を従来よりも大きい特定の値に設定し、アイ開口が大きくＱ値の高い高品質な出力波形を有するドライバ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を実施するための最良の形態について、実施の形態例によって、詳細に説明する。
【００１５】
［第一の実施の形態例］
図１に、本発明によるドライバ回路の第一の実施の形態例を示す。図１において、ＧＮＤは接地端子（第一の電源端子に該当）、ＶＥＥは電源端子（第二の電源端子に該当）、ＤＴとＤＣは入力端子、Pre driverは最終出力段前段、Emitter Followerはエミッタフォロワ、Low-impedance Lineは低インピーダンス配線、ＲＴ１、ＲＴ２は送端抵抗（それぞれ、第一、第二の抵抗に該当）、Ｔｒ.１〜Ｔｒ.４はトランジスタ（それぞれ、第一〜第四のトランジスタに該当）、ＲＦ１、ＲＦ２は負帰還抵抗（それぞれ、第三、第四の抵抗に該当）、ＣＳは定電流源、ＶＣＡＳは電源端子、Ｉは定電流源ＣＳを流れる電流、ＱＴとＱＣは差動出力端子である。また破線に囲まれたOutput driverは最終出力段、ＪｆｍａｘはＴｒ.１〜Ｔｒ.４の最大発振周波数（ｆｍａｘ）が最大となる電流密度、ＳはＴｒ.１〜Ｔｒ.４のエミッタ面積である。
【００１６】
本実施の形態例の特徴は３点である。
【００１７】
第一の特徴は、定電流源の電流量Ｉが１.０４ＪｆｍａｘＳ以上２.９２ＪｆｍａｘＳ以下の範囲に有るように設定されていること（１.０４ＪｆｍａｘＳ≦Ｉ≦２.９２ＪｆｍａｘＳ）である。従来例では、電流量Ｉは大凡０.５ＪｆｍａｘＳに設定されていた。電流量がこの範囲（１.０４ＪｆｍａｘＳ≦Ｉ≦２.９２ＪｆｍａｘＳ）にあることで、高品質な出力波形が得られる理由を以下に説明する。
【００１８】
図２は、Ｊｆｍａｘで規格化された電流密度とドライバ回路の４３Ｇｂｉｔ/ｓ出力波形のＱ値との関係を示したものである。図中、塗りつぶし点のプロットは実験結果を示し、曲線は塗りつぶし点のプロットを３次元スプライン回帰曲線でフィッティングしたものを示す。Ｑ値は出力波形（アイパターン）の品質指標の１つであり、図３に示されているようにローレベル・ハイレベルの電圧統計分布の平均値（ＶＨ，ＶＬ）と分散（σＨ，σＬ）とを用いて、
Ｑ＝（ＶＨ−ＶＬ)/(σＨ＋σＬ）            （１）
と定義されている。式（１）からわかるように、Ｑ値が高いほどアイ開口部分が大きく、波形が高品質であると言える。またＱ値はビット誤り率ＢＥＲ（ビットエラーレート）と
ＢＥＲ＝（１/２)×erfc(Ｑ/√２）        （２）
で数式的に結びつけられており、Ｑ＝７がＢＥＲ＝１×１０−１２程度に相当する。一般的に、ファイバを用いた光通信システムでは、ＢＥＲが１×１０−１２以下となることが要求され、この要求は、Ｑ値が７以上になれば満足される。この、Ｑ値が７以上となる範囲は、図２に示されているように、規格化電流密度（電流密度/Ｊｆｍａｘ）が１.０４から２.９２までの値を取る範囲に対応する。この規格化電流密度の範囲を、定電流源を流れる電流量Ｉの範囲にするには、Ｊｆｍａｘと、トランジスタＴｒ.１〜Ｔｒ.４のエミッタ面積Ｓとを掛け、
１.０４ＪｆｍａｘＳ≦Ｉ≦２.９２ＪｆｍａｘＳ    （３）
とすればよい。
【００１９】
尚、Ｑ値は、電流密度＝２.０Ｊｆｍａｘ付近まで増加し、その後減少するが、これは、電流密度＝２.０Ｊｆｍａｘ付近までは電流密度の増加による容量充電時間短縮の効果が大きいこと、電流密度＝２.０Ｊｆｍａｘ以降は電流密度の増加によるトランジスタ単体の速度劣化の効果が顕著になることによる。
【００２０】
第二の特徴は、トランジスタ縦積み２段のカスコード構成と負帰還抵抗ＲＦ１、ＲＦ２の同時使用である。カスコード構成は従来例において述べたように、ミラー容量を緩和し、結果として帯域の伸長が図られる。一方、負帰還抵抗ＲＦ１、ＲＦ２は、Ｔｒ.１、Ｔｒ.２のベース端子の電位が上昇してｏｎ状態になる際、Ｔｒ.１、Ｔｒ.２のエミッタ端子の電位を上昇させて、Ｔｒ.１、Ｔｒ.２の入力電圧であるベース-エミッタ間電圧を実効的に減ずる。この入力電圧の実効的な減少は負帰還作用そのものであり、抵抗成分を利用した負帰還であることから、周波数無依存な比例成分の負帰還となる。周波数無依存な比例成分の負帰還では、低周波での利得は減少するが帯域は伸張する。以上をまとめると、カスコード接続はミラー容量の減少作用、負帰還抵抗は周波数無依存な比例成分の負帰還作用と互いに独立で損ない合うことの無い作用で帯域の伸張が図られる。その結果、従来例より大きな帯域伸張効果が得られる。大きな帯域伸張の結果、入力信号が有する全ての周波数成分がばらつき無く利得が付与されることになり、高品質な出力波形が得られるようになる。
【００２１】
第三の特徴は、最終出力段とその前段とを接続する配線が、図１中に図示したように、信号配線層と、グランド層または電源層とが層間膜を挟んでなる多層構造を有する、低インピーダンス配線であることである。この低インピーダンス配線は容量的であり、最終出力段もしくはその前段の入出力容量との共振を起こしにくく、リンギングやジッタ等の波形品質を損なう原因が排除できる。その結果、出力波形は高品質化される。
【００２２】
図４、図５（図４に対応する概念図）に、本実施の形態例であるドライバ回路の４３Ｇｂｉｔ/ｓ出力波形を示す。ここでは、定電流源の量としてＩ＝２.０ＪｆｍａｘＳ、トランジスタとして従来例と同じＩｎＰ  ＨＢＴを用いている。図４において、従来例より良好なアイ開口（図５に示す）が得られていることがわかる。Ｑ値はＱＴが１８.６、ＱＣが１５.８であり、ＲＭＳジッタ（自乗平均ジッタ）はＱＴ、ＱＣ共に０.７４ｐｓであり従来例の半分以下である（図５においては、ピーク・トゥー・ピーク・ジッタ：〜４.５ｐｓとして表してある）。
【００２３】
［その他の実施の形態例］
第一の実施の形態例では、低インピーダンス配線として、上層が信号配線、その下層がグランド層もしくは電源層の高周波グラウンドの２層構造の配線を用いているが、下層が信号配線、その上層がグランド層もしくは電源層の高周波グランドの２層構造の配線に置き換えても良い。また２層構造に限らず、信号配線の層と高周波グラウンドの層とが隣接している層構成であれば、層の数に制限はない。
【００２４】
また第一の実施の形態例では、ＩｎＰ  ＨＢＴを用いて実証しているが、バイポーラ型のトランジスタであれば、本発明による効果を得ることができる。
【００２５】
上記実施の形態例において、最終出力段の全ての構成要素がモノリシック集積されていもよいし、さらに、ドライバ回路の全ての構成要素がモノリシック集積されていてもよい。このようなモノリシック集積によって、ドライバ回路の小型化と製造工程の簡素化が達成される。
【００２６】
上記の説明によって明らかなように、本発明によれば、リンギングやジッタ等が抑えられ、アイ開口が大きくＱ値の高い高品質な出力波形を有するドライバ回路が構成できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態例を示す図である。
【図２】規格化された電流密度と４３Ｇｂｉｔ/ｓ出力波形のＱ値との関係を示す図である。
【図３】Ｑ値の定義を示す図である。
【図４】本実施の形態例でＩ＝２.０×ＪｆｍａｘＳとしたときの４３Ｇｂｉｔ/ｓ出力波形である。
【図５】図４に対応する概念図である。
【図６】従来のドライバ回路の構成を示す図である。
【図７】従来のドライバ回路による４０Ｇｂｉｔ/ｓ出力波形を示す図である。
【図８】図７に対応する概念図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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