(57)【要約】【課題】  相変化メモリはメモリ要素と選択要素とを有する。【解決手段】  メモリ要素は誘電体中に埋め込まれ、少なくとも１つのサブリソグラフィック寸法を有する抵抗性要素と抵抗性要素と接触している記憶領域とを有する。選択要素は誘電体中に埋め込まれたカルコゲン材料を有する。カルコゲン材料及び記憶領域は共通のエッチング端部を有するスタックの一部である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
サブリソグラフィック寸法を有する部分を有するヒータ；
前記部分と接する相変化材料；及び
前記相変化材料におけるカルコゲン選択材料であって、前記相変化材料と前記カルコゲン選択材料とは共通の端部を有する、カルコゲン選択材料；
から構成される、ことを特徴とする相変化メモリ。
【請求項２】
請求項１に記載の相変化メモリであって、前記サブリソグラフィック寸法を有する接触領域において前記相変化材料と接触する抵抗性壁要素を有する、ことを特徴とする相変化メモリ。
【請求項３】
請求項２に記載の相変化メモリであって、前記壁要素は、前記底部領域から前記スタックの方に伸びている壁及び底部領域を有するボックス状構造の一部である、ことを特徴とする相変化メモリ。
【請求項４】
請求項３に記載の相変化メモリであって前記ボックス状構造は平行六面体であり、前記壁は前記壁要素を含む、ことを特徴とする相変化メモリ。
【請求項５】
請求項４に記載の相変化メモリであって、前記壁要素は実質的に矩形である、ことを特徴とする相変化メモリ。
【請求項６】
請求項４に記載の相変化メモリであって、前記壁要素は、少なくとも前記接触領域を規定する凸部分を有する、実質的に矩形である、ことを特徴とする相変化メモリ。
【請求項７】
請求項６に記載の相変化メモリであって、前記壁要素の１つの側部において伸びているグルー領域を有する、ことを特徴とする相変化メモリ。
【請求項８】
請求項７に記載の相変化メモリであって、グルー領域はチタンを含む、ことを特徴とする相変化メモリ。
【請求項９】
請求項２に記載の相変化メモリであって、前記壁要素は、酸化回避領域により側部を囲まれている、ことを特徴とする相変化メモリ。
【請求項１０】
請求項１に記載の相変化メモリであって、選択領域により囲まれたスタックを有する、ことを特徴とする相変化メモリ。
【請求項１１】
請求項１に記載の相変化メモリであって、前記スタックは、前記記憶領域と、第１バリア領域と、前記選択要素と、第２バリア領域とから構成される、ことを特徴とする相変化メモリ。
【請求項１２】
請求項１に記載の相変化メモリであって、前記抵抗性要素と電気的接触状態にあって、その抵抗性要素の下に伸びている導電性材料の第１接続ラインと前記壁要素において伸びている前記スタックと電気的接触状態にあって、その壁要素において伸びている導電性材料の第２接続ラインとから更に構成される、ことを特徴とする相変化メモリ。
【請求項１３】
選択要素を形成する段階；及び
誘電体領域に完全に伸びている層のスタックにおいて記憶領域を形成する段階；
から構成されることを特徴とする方法。
【請求項１４】
請求項１３に記載の方法であって：
絶縁層の第１開口において抵抗性要素を形成する段階；
前記第１開口の側壁及び底部を覆うヒータ層を堆積する段階であって、前記ヒータ層の前記側壁部分は前記抵抗性要素を構成する、段階；
絶縁体材料で前記開口を満たす段階；並びに
カプセル化構造により囲まれたヒータ領域を形成するために前記開口から突き出した前記絶縁性材料と前記ヒータ層の部分を除去する段階；
を更に有する、ことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって、ヒータ層を堆積する段階の前に、前記第１開口の前記側壁においてスペーサ領域を形成する段階を有する、ことを特徴とする方法。
【請求項１６】
請求項１４に記載の方法であって、前記開口を満たす段階の前に、前記ヒータ層においてシース層を堆積する段階を有する、ことを特徴とする方法。
【請求項１７】
請求項１４に記載の方法であって、前記第１開口を形成する段階の前に、グルー材料層を堆積する段階であって、前記第１開口を形成する段階は、前記グルー材料層の選択された部分を除去する手順と、前記ヒータ層の側部のみにおいて伸びているグルー材料部分を形成するために前記スタックの側面方向に伸びている前記グルー材料層を除去する手順とから構成される、グルー材料層を堆積する段階から構成される、ことを特層においてシース層を堆積する段階を有する、ことを特徴とする方法。
【請求項１８】
請求項１３に記載の方法であって、前記スタックを側面に沿って囲むシーリング領域を形成する段階から更に構成される、ことを特徴とする方法。
【請求項１９】
請求項１３に記載の方法であって、スタックを形成する段階は、第１カルコゲン材料の第１層と、バリア材料の第２層と、第２の異なるカルコゲン材料の第３層と、バリア材料の第４層とを堆積する手順から構成される、ことを特徴とする方法。
【請求項２０】
請求項１３に記載の方法であって、前記ヒータを挟む一対の層を用いて前記ヒータに前記スタックを固定する段階であって、前記層は酸化から前記ヒータを保護する、段階を有する、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリは、物質の２つの異なる結晶学的構造であって、正確には、無秩序である非晶質相と秩序立った配列の結晶又は多結晶とに関連付けられる全く異なる電気的特性を有する２つの相の間でオンオフを切り換える特性を有する物質のクラスを用いる。それらの２つの相は、それ故、著しく異なる抵抗値に関連付けられる。
【０００３】
現在、周期律表の第４属の元素であって、例えば、テルル又はセレン等より成る合金であって、カルコゲナイド又はカルコゲン材料と呼ばれる合金は、相変化メモリセルにおいて有利に用いられることができる。現在、最も有望なカルコゲナイドは、Ｇｅ、Ｓｂ及びＴｅの合金（Ｇｅ２Ｓｂ２Ｔｅ５）から構成される。
【０００４】
そのようなカルコゲナイドにおいては、その材料が非晶質相（より抵抗性）から結晶相（より導電性）に又はそれ逆に相変化するとき、比抵抗はその大きさを２桁又はそれ以上変化させることが可能である。
【０００５】
局所的に温度を増加させることにより、相変化を得ることができる。１５０℃以下においては、両方の相は比較的安定であり、１５０℃に保たれる場合、長い年数に亘って、非晶質ビットは次第に結晶化する傾向にある。非晶質から開始し、温度を２００℃まで上げ、ここで、結晶の速い核形成が存在し、その材料が十分に長い時間、結晶化温度に保たれる場合、相変化が起こり、結晶が形成する。好適には、その材料は、結晶状態をより確実にするためにゆっくりと冷却される。そのカルコゲナイドを非晶質に戻すためには、約融点（約６００℃）以上に温度を上げる必要がある。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明の特徴は、メモリ要素と選択要素とを有する相変化メモリを提供することである。
【発明を実施するための最良の形態】
【０００７】
記憶要素としてカルコゲン元素を有する相変化メモリにおいては、メモリセルは、図１に示すように、アレイ１を構成する行及び列の状態で配列される。図１のメモリアレイ１は複数のメモリセル２から構成され、各々のメモリセルは相変化メモリ要素３と選択要素４とを有する。メモリセル２は、行６（又は、ワードラインという）と列５（ビットラインという）の交差部分に置かれる。
【０００８】
各々のメモリセル２においては、メモリ要素３は、ワードライン５に接続された第１端子と、選択要素４の第１端子に接続された第２端子とを有する。選択要素４は、ビットライン６に接続された第２端子を有する。他の解決方法においては、各々のセルのメモリ要素３及び選択要素４は位置を交換することが可能である。
【０００９】
２値メモリは、“オボニック（ｏｖｏｎｉｃ）メモリスイッチ（ＯＭＳ）”と呼ばれるメモリ要素３と直列に接続される“オボニック閾値スイッチ（以下、又は、ＯＴＳという）と呼ばれる選択要素４を有するセル２のアレイにより構成されることが可能である。ＯＴＳ及びＯＭＳは、絶縁性基板上に互いに隣接するように形成されることが可能であり、導電性ストリップにより互いに接続されることが可能である。各々のセルはメモリアレイの行と列との間に結合される。
【００１０】
ＯＭＳは、異なる比抵抗に関連付けられる２つの区別可能な準安定相を有するカルコゲナイド半導体材料により構成されることが可能である。ＯＴＳは、異なる比抵抗に関連付けられる２つの区別可能な動作領域を有する１つの単一相（一般に、非晶質であるが、しばしば、結晶）を有するカルコゲナイド半導体材料と共に構築されることが可能である。
ＯＴＳはＯＭＳより大きい比抵抗を有することが可能である。メモリセルが読み取られるときであって、後者が高抵抗状態（ディジタルの“０”状態と対応付けられる）にあるとき、電圧降下が、ＯＭＳをトリガするに不十分であるセルに加えられる。それと同じ電圧降下は、ＯＭＳが既に低抵抗状態（ディジタルの“１”状態と対応付けられる）にあるとき、ＯＴＳ及びＯＭＳを低抵抗状態にするに十分である。
【００１１】
ＯＴＳは、図２に示すような典型的な特性を有することが可能である。ＯＴＳは、閾値Ｖｔｈ以下の電圧に対して高抵抗を有している。印加される電圧が閾値Ｖｔｈより大きいとき、ＯＴＳは実質的に一定の低電圧で導通し、低インピーダンスを示す。ＯＴＳを流れる電流が維持電流ＩＨ以下に低下するとき、ＯＴＳは元々の高インピーダンスの状態に戻る。このような挙動は対称的であることが可能であり、負電圧及び電流に対しても又、生じることが可能である。
【００１２】
相変化メモリ装置はカルコゲン材料と抵抗性電極とから構成され、又、ヒータと呼ばれる。実際には、電気的観点からは、結晶化温度及び融点が、カルコゲン材料とカルコゲン材料に接する又はそれの近くの抵抗性電極とを流れる電流に原因して得られる。カルコゲン材料は、抵抗性電極におけるジュール効果とカルコゲン材料における電流／電圧及びジュール効果とにより加熱される。
【００１３】
特に、適切な長さ（結晶化時間に対応する）及び振幅（結晶化温度に対応する）の電圧／電流パルスはカルコゲン材料を結晶化させる。カルコゲン材料は状態を変化させ、結晶状態（又は、セット状態という）におけるより小さい比抵抗に切り換わる。
【００１４】
逆に、適切な振幅（融点に対応する）のより短い電圧／電流パルス（例えば、２０ナノ秒）カルコゲン材料を融解させ、それをすぐに冷却させ、次いで、非晶質相の状態にそれをクエンチングする。
【００１５】
図３を参照するに、ウェーハ１０は半導体材料（例えば、シリコン）の基板１１を有する。ウェーハ１０は絶縁層１２を有することが可能である。行ライン１３は絶縁層１２の上に形成され、第１誘電体層１４により互いに分離されている。第１誘電体層１４を形成し、次いで、行ライン１３が形成されるべき誘電体材料を除去することにより、ダマシン処理により、行ライン１３（図１のワードライン６に対応する）を形成することが可能である。得られたトレンチは銅で満たされる。いずれの余分な銅は、次いで、図４に示すように、化学的機械研磨方法（ＣＭＰ）によりウェーハ１０の表面から除去される。
【００１６】
カプセル化構造が、第１窒化物層１８及び第１酸化物層１９（図４）を順に堆積し、次いで、第１誘電体層１４（図５）の表面の方に第１窒化物層１８及び第１酸化物層１９を選択的に除去することにより形成されることが可能である。それ故、図５においては、各々の行ラインに対して、行ライン１３の上の少なくとも一部に伸びている開口２０が形成される。特に、各々の開口２０の少なくとも１つの垂直方向の表面２０ａがそれぞれの行ラインの上に伸びている。各々の開口２０は、全体的にそれぞれの行ライン１３に沿って又はそれら行ラインの一部のみに沿って伸びることが可能であり、その場合、複数の開口２０が、各々の行ライン１３に沿って互いに位置合わせされる。開口２０は、実質的に平行六面体の形状を有することが可能である。
【００１７】
次いで、例えば、窒化シリコンのスペーサ層が堆積され、エッチングにより除去される。それ故、スペーサ層の水平方向部分が除去され、参照番号２１で表され、開口２０の垂直方向の表面に沿って伸びている、その垂直方向の部分のみが残される。それらの垂直方向部分２１は、開口２０の側面に沿っている第１窒化物層１８を接合し、第１窒化物層と共に、参照番号２２で表されている保護領域２２を構成する。それ故、図１５の構造が得られ、保護領域２２は第１酸化物層１９と共に、カプセル化構造を構成する。
【００１８】
その後、図６を参照するに、ヒータ層２３が堆積され、固定される。例えば、開口２０の側部及び底部を絶縁保護するように覆うＴｉＳｉＮを用いることが可能である。次いで、例えば、窒化シリコンのシース層２４及び第２酸化物層２５が堆積される。一実施形態においては、第２酸化物層２５は、準大気圧化学的気相蒸着方法のアンドープドシリコンガラス（ＵＳＧ）又は高密度プラズマＵＳＧにより堆積されることが可能であり、若しくはプラズマエンハンスド化学的気相蒸着方法により、カプセル化構造を完結するように開口２０を完全に満たす。
【００１９】
ここで、シース層２４及び保護領域２２は、第１酸化物層１９及び第２酸化物層２５のシリコン酸化物によりヒータ層２３を絶縁し、ヒータ材料の酸化を防止する。
【００２０】
図７に示すように、その構造は、次いで、ＣＭＰ化学的機械研磨方法により平坦化され、それ故、開口２０の外側に伸びているヒータ層２３及びシース層２４の第２酸化物層２５の部分全ては除去される。特に、ヒータ層２３の残りの部分は複数のヒータ領域２３（メモリアレイの各々のセルに対して１つ）を構成する。
【００２１】
次いで、図８を参照するに、ＯＭＳ（オボニックメモリスイッチ）／ＯＴＳ（オボニック閾値スイッチ）スタックが堆積される。詳細には、第１カルコゲン層２７（例えば、Ｇｅ２Ｓｂ２Ｔｅ２）、第１バリア層２８（例えば、ＴｉＡｌＮ）、第２カルコゲンスイッチ層２９（例えば、Ａｓ２Ｓｅ３）及び第２バリア層３０（ＴｉＡｌＮ）が堆積される。前記材量は単に例示であり、その物理的状態（第１カルコゲン層２７に対する）に依存して情報を記憶し、スイッチ（第２カルコゲン層２９に対する）として動作するために適切である複数の層を含む、いずれのカルコゲン材料又は材料の混合物が用いられることが可能である。更に、カルコゲン材料を分離し、シーリングするために適切である、いずれのバリア層又はバリア層の混合体が用いられることが可能である。次いで、層２８乃至３０のスタックが、所謂“ドット”３１を形成するように規定され（図９）、各々のドット３１は、記憶層２７、第１バリア層２８、スイッチング層２９及び第２バリア層３０から構成される。
【００２２】
ドット３１は、実質的にアレイの列に沿って伸びている（図１２参照）。
【００２３】
次いで、例えば、シリコン窒化物のシーリング層３２及び層間誘電体３３（例えば、シリコン酸化物）が堆積される。
【００２４】
最後に、ウェーハは、構造を平坦化するためにＣＭＰが施され、例えば、標準的なデュアルダマシン銅処理を用いて、列ライン及びビアが形成される。図１１に示すように、誘電体３３及び第１誘電体層１４（シーリング層及び保護領域２２の底部と同様に、有する場合は）ドット３１の上部まで伸びているトレンチ３６ａ、３６ｂとビア開口３５（行ライン１３まで伸びている）を形成するために２段階処理でエッチングされることが可能である。２つのエッチング段階がいずれのシーケンスで実行されることが可能である。次いで、金属材料（例えば、銅）が堆積され、ビア開口３５（図１１）及びトレンチ３６ａ、３６ｂを満たし、ビア４０、列ライン４１ａ及び行ライン４１ｂ接続を形成する。それ故、図１０乃至１２の構造が得られ、各々のドット３１が、行ライン１３と列ライン４１ａとの交差部分に形成される。明らかに、下にある回路構成への接続はこの金属レベルにより与えられるが、必ずしもこれに限定されるものではない。
【００２５】
図１０及び１２から明らかであるように、最終的な構造においては、各々のヒータ領域２３は、壁領域と底部領域を含み、それぞれの開口２０の形状に対応する、実質的にボックスのような形状を有する。特に、各々のヒータ領域２３は、矩形状底部領域と、第１及び第２の垂直方向に伸びた壁２３ａ、２３ｂを有する４つの壁要素とから構成される。第１の垂直方向に伸びた壁２３ａ（図において左側）はそれぞれの行ライン１３の略中央上に伸びでおり、その行ラインと電気的に接触している。第２の垂直方向に伸びた壁２３ｂ（右側）は第１酸化物層１９の上において伸びている。各々の第１の垂直方向に伸びた壁２３ａは、単一の行ライン１３の上で位置合わせされたドット３１全てにより共有され、直線状の接触領域３７（図１２においてハッチングにより示されている）に沿ってそれぞれのドット３１と接触する、実質的に矩形の壁形状ヒータを構成する。壁形状ヒータ２３による同じ行ライン１３に沿ったドット３１全ての電気的接続は、メモリ装置の動作を損なうことはない。ドット３１の第２カルコゲン材料２９は、アドレス指定される行ライン１３及び列ライン４１ａの両方に接続されるドット３１のみにアクセスすることを可能にするＯＴＳ又は選択要素を構成する。
【００２６】
上記の実施形態においては、窒化物から成る保護領域２２及びシース層２４の上部は、ドット自体が規定される間に、下にある層にドット３１を帰属させるためのグルー層を構成する。
【００２７】
接触領域３７（図１２）は矩形状であり、サブリソグラフィックである第１寸法（列ライン４１ａ方向）とドット３１の幅に等しい第２寸法（行ライン方向）を有する。それ故、非常に小さいセル領域（例えば、４Ｆ２−６Ｆ２であって、ここで、Ｆは所定技術にについて有効である最小リソグラフィ寸法）と、小さい接触領域（ｔ＊Ｆであって、ここで、ｔはヒータの厚さ）の両方を得ることが可能である。実際には、ヒータ２３の幅は、現在の堆積技術を用いて、光ＵＶリソグラフィにより得られる最小寸法より小さいサブリソグラフィック寸法である、ヒータ層２３の厚さにより与えられる。
【００２８】
更に、デコーディング要素がアレイの下の基板において割り当てられることが可能であり、その結果、占有領域の著しい節約が得られる。
【００２９】
上記の構造は、異なるレベルにおいて更なる回数、繰り返されることが可能であり、それ故、メモリバルクにおける更なる縮小を伴った、スタックドア例の形成を可能にする。
【００３０】
図１３乃至２０は、金属／半金属／半導体グルー層を用いる、異なる実施形態を示している。その実施形態においては、図３乃至１２の実施形態における場合と同じである部分は同じ参照番号を付けてあり、以下の説明においては、この実施形態の特定の特徴に焦点を当てる。
【００３１】
図１３は、第１誘電体層１４により分離され、第１窒化物層１８と第１酸化物層１９で覆われた行ライン１３が既に形成されたウェーハを示している。この実施形態に従って、金属（例えば、Ｔｉ）のグルー層５０が第１酸化物層の上に堆積され、続いて、層５０、１９、１８を通して伸びる開口２０が形成される（図１４）。
【００３２】
次いで、図１５においては、例えば、シリコン窒化物のスペーサ層が堆積され、第１窒化物層１８と共に保護領域２２を構成する。続いて、ヒータ層２３（例えば、ＴｉＳｉＮ）が堆積され、固定され、シース層２４（例えば、シリコン窒化物）及び第３酸化物層２５が堆積され、それ故、図１５の構造が得られる。
【００３３】
続いて、図１６に示すように、その構造は、ＣＭＰ（化学的機械研磨方法）により平坦化され、第１カルコゲン層２７）、第１バリア層２８、第２カルコゲン層２９及び第２バリア層３０を含むＯＭＳ（オボニックメモリスイッチ）／ＯＴＳ（オボニック閾値スイッチ）スタックが堆積される。
【００３４】
後に、ＯＭＳ／ＯＴＳスタック２７乃至３０が、ドット３１を構成するために規定される（図１７）。この場合、グルー層５０をエッチングするためにエッチングが続けられ、それにより、ドット３１の下のグルー部分５０ａのみが残される。エッチングにより、ドットをショートさせ得る金属残渣が残ることを回避するために、ドット周囲のグルー層５０全てを除去することが可能である。その結果、図１７において明らかであるように、各々のドットの右側において、層１９、２２、２３、２４、２５の上部がエッチングされる。
【００３５】
次いで、図１８乃至２０を参照するに、シーリング層３２及び層間誘電体３３が堆積される。ウェーハ１０はＣＫＰが施される。ビア４０、列ライン４１ａ及び行ライン接続４１ｂが形成される。
【００３６】
図１３乃至２０の実施形態においては、金属のグルー領域５０ａがドット３１の一部の下に形成される。グルー領域５０ａは、セルの適切な動作を妨げ得る電気ショートを低減する又は回避するためにそれぞれのヒータ２３から分離されている。ここで、第１垂直壁２３ａは、接触領域３７（図１９）を規定する少なくとも１つの凸部分を有する実質的に矩形形状である。
【００３７】
異なる実施形態に従って、第２の垂直方向に伸びた壁２３ｂ（図の右側）は個別のヒータ要素として用いられることが可能である。この場合、図２１、２２から明らかであるように、２つの隣接する行ライン間の電気的ショートを回避するために、ヒータ層２３は開口２０の底部から除去され、第１及び第２の垂直方向に伸びた壁２３ａ、２３ｂは電気的に接続されないことが可能である。このために、図２２の平面図から明らかであるように、ヒータ層２３の垂直端壁（２３ｃと表している）は、例えば、特定のエッチング段階により中断される。他の代替として、垂直端壁２３ｃは酸化されることが可能である。最終的な構造について図２１に示す。
【００３８】
カルコゲン材料をカーボンによりカプセル化することはサイクル寿命を長くし、例えば、Ｖｔｈ、Ｖｈｏｌｄ、Ｉｔｈｒｅｓｈｏｌｄ、Ｉｌｅａｋａｇｅ等のカルコゲン材料の動作特性を安定化させる。
【００３９】
本発明については、限定された数の実施形態に関して説明したが、当業者は、それらから数多くの変形及び修正が可能であることを理解するであろう。同時提出の特許請求の範囲は、本発明の範囲及び主旨から逸脱することなく、そのような変形及び修正全てを包含するものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態の模式図である。
【図２】本発明の一実施形態の電流−電圧曲線である。
【図３】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図４】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図５】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図６】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図７】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図８】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図９】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図１０】本発明の第１実施形態に従った半導体装置の断面図であって、図１２のライン１０−１０に沿って取られた、続く製造段階における断面図である。
【図１１】図１２のライン１０−１０に沿って取られた、図１１の装置の断面図である。
【図１２】図１０及び１１の装置の平面図である。
【図１３】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１４】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１５】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１６】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１７】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１８】本発明の第２実施形態の断面図であって、図１２のライン１８−１８に沿って一般的に取られた、続く製造段階における断面図である。
【図１９】図２０のライン１９−１９に沿って一般的に取られた、図１８の装置の断面図である。
【図２０】図１８及び１９の装置の平面図である。
【図２１】図２２のライン２１−２１に沿って取られた断面図である。
【図２２】本発明の第３実施形態に従ったメモリ装置の平面図である。
【符号の説明】
【００４１】
１      アレイ
２      メモリセル
３      相変化メモリ要素
４      選択要素
５      ワードライン
６      ビットライン
１０    ウェーハ
１１    基板
１２    絶縁層
１３    行ライン
１４    第１誘電体層
１８    第２窒化物層
１９    第１酸化物層
２０    開口
２０ａ  垂直表面
２１    垂直方向の部分
２２    保護領域
２３    ヒータ領域
２３ａ  第１の垂直方向に伸びた壁
２３ｂ  第２の垂直方向に伸びた壁
２４    シース層
２５    第２酸化物層
２７    第１カルコゲン層
２８    第１バリア層
２９    第２カルコゲンイッチング層
３０    第２バリア層
３１    ドット
３２    シーリング層
３３    層間誘電体
３５    ビア開口
３６ａ  トレンチ
３６ｂ  トレンチ
３７    接触領域
４０    ビア
４１ａ  列ライン
４１ｂ  行ライン
５０    グルー層
５０ａ  グルー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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