(57)【要約】      （修正有）【課題】半導体素子との熱膨張係数のミスマッチを小さくして、半導体素子との接続部分の破損を防止することのできる接続用基板及びその製造方法を提供する。【解決手段】半導体素子１６が実装される領域に開口部２１が形成されたコア基板１１と、コア基板１１を貫通する貫通ビア１２と、開口部２１に半導体素子１６と熱膨張係数が略一致する熱膨張緩和体１３とを設ける。また、熱膨張緩和体が絶縁体である場合は、さらに熱膨張緩和体の内部にも貫通ビアを設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コア基板と、該コア基板を貫通する第１の貫通ビアとを有し、半導体素子と回路基板との間を接続する接続用基板において、
前記コア基板の前記半導体素子が実装される領域に開口部を形成すると共に、該開口部に当該半導体素子と熱膨張係数が略一致する熱膨張緩和体を設けたことを特徴とする接続用基板。
【請求項２】
前記熱膨張緩和体は、Ｆｅ−Ｎｉ合金、セラミックまたはシリコンであることを特徴とする請求項１に記載の接続用基板。
【請求項３】
前記熱膨張緩和体がセラミックまたはシリコンの場合は、該熱膨張緩和体を貫通する第２の貫通ビアを少なくとも２つ設け、
前記第２の貫通ビアのうち少なくとも１つを前記半導体素子の電源端子と電気的に接続させ、残りの第２の貫通ビアのうち少なくとも１つを該半導体素子の接地端子と電気的に接続させたことを特徴とする請求項２に記載の接続用基板。
【請求項４】
前記熱膨張緩和体は、キャパシタ構造を有するセラミックまたはシリコンであることを特徴とする請求項３に記載の接続用基板。
【請求項５】
前記半導体素子が実装される側のコア基板上に、前記第１及び第２の貫通ビアと半導体素子との間を電気的に接続するビルドアップ層をさらに設けたことを特徴とする請求項１〜４のいずれか一項に記載の接続用基板。
【請求項６】
半導体素子が実装される領域に開口部が形成されたコア基板と、該コア基板を貫通する第１の貫通ビアと、該半導体素子と熱膨張係数が略一致すると共に、前記開口部に設けられた熱膨張緩和体とを有する基板本体と、
前記半導体素子が実装される前記基板本体の面に設けられたビルドアップ層とを備えた接続用基板の製造方法であって、
前記基板本体を２つ形成する基板本体形成工程と、
前記基板本体の前記半導体素子が接続される面とは反対側の面が対向するよう前記２つの基板本体を貼り合わせる基板本体貼合工程と、
前記２つの基板本体の前記半導体素子が接続される面に前記ビルドアップ層を同時に形成するビルドアップ層形成工程と、
前記ビルドアップ層形成工程後に、前記接続基板毎に個片化されるよう前記２つの基板本体を切断する切断工程とを設けたことを特徴とする接続用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続用基板及びその製造方法に係り、特に半導体素子と回路基板との間を接続する接続用基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体素子と回路基板との間を電気的に接続するものとして、接続用基板がある。接続用基板は、コア基板と、貫通ビアと、上部ビルドアップ層と、下部ビルドアップ層とを有する。
【０００３】
コア基板は、板状とされており、その材料には樹脂が用いられる。貫通ビアは、コア基板を貫通するように設けられている。上部ビルドアップ層は、コア基板の上面に設けられており、半導体素子と貫通ビアとの間を電気的に接続する。下部ビルドアップ層は、コア基板の下面に設けられており、回路基板と貫通ビアとの間を電気的に接続する。上部及び下部ビルドアップ層は、樹脂層、ビア、及び配線が積層された構成とされている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２６１１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、コア基板の材料として使用される樹脂は、一般的に半導体素子よりも熱膨張係数が大きいため、半導体素子と接続用基板との間で熱膨張係数のミスマッチが発生して、半導体素子と接続用基板との接続部分が破損してしまうという問題があった。
【０００５】
そこで本発明は、上述した問題点に鑑みなされたものであり、半導体素子との熱膨張係数のミスマッチを小さくして、半導体素子との接続部分が破損することを防止できる接続用基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、コア基板と、該コア基板を貫通する第１の貫通ビアとを有し、半導体素子と回路基板との間を接続する接続用基板において、前記コア基板の前記半導体素子が実装される領域に開口部を形成すると共に、該開口部に当該半導体素子と熱膨張係数が略一致する熱膨張緩和体を設けたことを特徴とする接続用基板が提供される。
【０００７】
本発明によれば、コア基板の半導体素子が実装される領域に開口部を形成し、この開口部に半導体素子と熱膨張係数が略一致する熱膨張緩和体を設けることにより、半導体素子との間の熱膨張係数の差を小さくして、半導体素子と接続用基板との接続部分が破損することを防止できる。
【０００８】
また、前記熱膨張緩和体がセラミックまたはシリコンの場合は、該熱膨張緩和体を貫通する第２の貫通ビアを少なくとも２つ設け、前記第２の貫通ビアのうち少なくとも１つを前記半導体素子の電源端子と電気的に接続させ、残りの第２の貫通ビアのうち少なくとも１つを該半導体素子の接地端子と電気的に接続させてもよい。
【０００９】
熱膨張緩和体としてセラミックを用い、第２の貫通ビアを設けることにより、接続用基板の配線の引き回しが容易になり、かつ、配線密度を向上させることができる。
【００１０】
さらに、前記熱膨張緩和体は、キャパシタ構造を有するセラミックまたはシリコンであってもよい。
【００１１】
熱膨張緩和体としてキャパシタ構造を有するセラミックを用いた場合、熱膨張緩和体であるセラミックを貫通する第２の貫通ビアを少なくとも２つ設け、第２の貫通ビアのうち少なくとも１つを半導体素子の電源端子と電気的に接続させ、残りの第２の貫通ビアのうち少なくとも１つを該半導体素子の接地端子と電気的に接続させることにより、ノイズが低減され、半導体素子の電気的特性を向上させることができる。
【００１２】
本発明の他の観点によれば、半導体素子が実装される領域に開口部が形成されたコア基板と、該コア基板を貫通する第１の貫通ビアと、該半導体素子と熱膨張係数が略一致すると共に、前記開口部に設けられた熱膨張緩和体とを有する基板本体と、前記半導体素子が実装される前記基板本体の面に設けられたビルドアップ層とを備えた接続用基板の製造方法であって、前記基板本体を２つ形成する基板本体形成工程と、前記基板本体の前記半導体素子が接続される面とは反対側の面が対向するよう前記２つの基板本体を貼り合わせる基板本体貼合工程と、前記２つの基板本体の前記半導体素子が接続される面に前記ビルドアップ層を同時に形成するビルドアップ層形成工程と、前記ビルドアップ層形成工程後に、前記接続基板毎に個片化されるよう前記２つの基板本体を切断する切断工程とを設けたことを特徴とする接続用基板の製造方法が提供される。
【００１３】
本発明によれば、貼り合わされた２つの基板本体にビルドアップ層を同時に形成することにより、製造工程を簡略化して、接続用基板の製造コストを削減することができる。
【発明の効果】
【００１４】
本発明によれば、半導体素子との熱膨張係数のミスマッチを小さくして、半導体素子との接続部分が破損することを防止できる接続用基板及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態による接続用基板の断面図である。図１において、Ａは半導体素子１６が実装される領域（以下、「半導体素子実装領域Ａ」とする）を示している。
【００１６】
図１に示すように、接続用基板１０は、コア基板１１と、第１の貫通ビアである貫通ビア１２と、熱膨張緩和体１３と、ビルドアップ層１４と、ソルダーレジスト１５と、接続端子めっき層３３，３４とを有する。接続用基板１０は、外部接続端子１７を備えた半導体素子１６とマザーボード等の回路基板（図示せず）との間を電気的に接続するものである。接続用基板１０は、半導体パッケージやインターポーザとして使用される。
【００１７】
コア基板１１は、板状とされており、複数の貫通孔１９が形成されている。また、コア基板１１には、半導体素子実装領域Ａに対応する開口部２１が形成されている。開口部２１は、コア基板１１を貫通するように形成されている。コア基板１１の材料としては、例えば、ガラスエポキシ樹脂を用いることができる。
【００１８】
貫通ビア１２は、貫通部２３と、一対の接続部２４，２５とを有する。貫通部２３は、貫通孔１９に配設されている。接続部２４は、コア基板１１の上面１１Ａ側に位置する貫通部２３の端部に設けられている。接続部２５は、コア基板１１の下面１１Ｂ側に位置する貫通部２３の端部に設けられている。貫通ビア１２は、導電材料により構成されており、導電材料としては、例えば、Ｃｕを用いることができる。なお、貫通孔１９の内壁にめっきを施し、中心部を樹脂で埋めて貫通ビア１２を形成してもよい。
【００１９】
熱膨張緩和体１３は、半導体素子１６と熱膨張係数が略一致する部材である。熱膨張緩和体１３は、コア基板１１に形成された開口部２１に樹脂２６を介して配設されている。樹脂２６は、熱膨張緩和体１３をコア基板１１に固定するための接着剤である。熱膨張緩和体１３としては、例えば、アルミナ，ムライト，窒化アルミ等のセラミック、シリコン、Ｆｅ−Ｎｉ合金等を用いることができる。また、Ｆｅ−Ｎｉ合金としては、Ｎｉが４２％含有された４２alloyを用いることができる。樹脂２６としては、例えば、エポキシ系樹脂を用いることができる。
【００２０】
このように、半導体素子実装領域Ａに対応するコア基板１１に開口部２１を形成し、この開口部２１に半導体素子１６と熱膨張係数が略一致する熱膨張緩和体１３を設けることにより、接続基板１０に実装される半導体素子１６と接続基板１０との間の熱膨張係数の差を小さくして、半導体素子１６と接続基板１０との接続部分が破損することを防止できる。
【００２１】
ビルドアップ層１４は、半導体素子１６と貫通ビア１２との間を電気的に接続するためのものである。ビルドアップ層１４は、樹脂層２７と、ビア２８、及び配線２９が積層された構成とされており、最上層の樹脂層２７に形成されたビア２８には接続パッド３１が設けられている。半導体素子実装領域Ａに設けられた接続パッド３１には、外部接続端子１７を介して、半導体素子１６が実装される。ビア２８、配線２９、及び接続パッド３１は、導電材料により構成されており、導電材料としては、例えば、Ｃｕを用いることができる。また、外部接続端子１７としては、例えば、はんだバンプを用いることができる。
【００２２】
ソルダーレジスト１５は、接続パッド３１を露出した状態で、最上層に形成された樹脂層２７の表面を覆うように設けられている。ソルダーレジスト１５は、最上層に形成された樹脂層２７の表面に形成された配線（図示せず）を保護するためのものである。
【００２３】
接続端子めっき層３３は、ソルダーレジスト１５に露出された接続パッド３１に設けられている。接続端子めっき層３４は、貫通ビア１２の接続部２５に設けられている。接続端子めっき層３３としては、例えば、Ｎｉ層、Ａｕ層の順に積層されたＡｕ／Ｎｉ層を用いることができる。
【００２４】
本実施の形態の接続用基板によれば、半導体素子実装領域Ａに対応するコア基板１１に開口部２１を形成し、この開口部２１に半導体素子１６と熱膨張係数が略一致する熱膨張緩和体１３を設けることにより、半導体素子１６と接続基板１０との間の熱膨張係数の差を小さくして、半導体素子１６と接続基板１０との接続部分が破損することを防止できる。
【００２５】
また、コア基板１１の両面１１Ａ，１１Ｂにビルドアップ層を設けた従来の接続用基板と比較して薄厚化することができる。
【００２６】
図２は、本実施の形態の接続用基板が製造されるコア基板の平面図である。図２において、Ｂは接続用基板１０が形成される領域（以下、「接続基板形成領域Ｂ」とする）を示している。
【００２７】
図２に示すように、コア基板１１は、複数の接続基板形成領域Ｂを有しており、１枚のコア基板１１に複数の接続用基板１０が製造される。
【００２８】
図３〜図１０は、本実施の形態による接続用基板の製造工程を示した図である。図３〜図１０において、図１に示した接続用基板１０と同一構成部分には同一符号を付す。また、図３〜図１０は、図２に示したコア基板１１のＣ−Ｃ線方向の断面に対応している。
【００２９】
次に、図３〜図１０を参照して、図２に示したコア基板１１に接続用基板１０を製造する場合を例に挙げて、本実施の形態の接続用基板の製造方法について説明する。
【００３０】
始めに、図３に示すように、コア基板１１に複数の貫通孔１９を形成し、貫通孔１９に貫通ビア１２を形成する。続いて、接続部２５に接続端子めっき層３４を形成する。貫通孔１９は、例えば、レーザやドリル等により形成することができる。貫通ビア１２は、例えば、貫通孔１９の内壁にめっき法によりＣｕ膜を析出させることで形成することができる。なお、貫通ビア１２は、貫通孔１９の内壁にＣｕ等のめっき膜を析出させ、次いで、貫通孔１９の内部を絶縁性の樹脂で充填して形成してもよい。接続端子めっき層３４は、例えば、めっき法により形成することができる。接続端子めっき層３４としては、例えば、Ｎｉ層、Ａｕ層の順に積層されたＡｕ／Ｎｉ層を用いることができる。
【００３１】
次に、図４に示すように、半導体素子実装領域Ａに対応するコア基板１１に、ルータによる削切加工やプレスによる打ち抜き加工によりコア基板１１を貫通する開口部２１を形成する。次に、図５に示すように、開口部２１に樹脂２６を介して、半導体素子と熱膨張係数が略一致する熱膨張緩和体１３を配設する。これにより、１つの基板本体４０が製造される。
【００３２】
熱膨張緩和体１３としては、例えば、Ｆｅ−Ｎｉ合金を用いることができる。Ｆｅ−Ｎｉ合金としては、Ｎｉが４２％含有された４２alloyを用いることができる。また、樹脂２６としては、例えば、エポキシ系樹脂を用いることができる。
【００３３】
次に、上記図３〜図５に示した工程と同様な手法により、基板本体４０をもう１つ形成する。これにより、２つの基板本体４０が形成される（基板本体形成工程）。なお、以下の図６〜図１０において、これら２つの基板本体４０は、基板本体４０−１，４０−２と称する。
【００３４】
続いて、図６に示すように、半導体素子１６が接続される面とは反対側の基板本体４０−１，４０−２の面（コア基板１１の下面１１Ｂ）が対向するように配置させ、基板本体４０−１の縁部と基板本体４０−２の縁部との間に接着材４２を設け（図１１参照）、基板本体４０−１と基板本体４０−２とを貼り合わせる（基板本体貼合工程）。接着材４２としては、例えば、粘着性を有した絶縁材（例えば、樹脂）を用いることができる。
【００３５】
図１１は、図６に示した構造体を平面視した際の絶縁材の配設位置を示した図である。なお、図６及び図１１において、Ｄ１，Ｄ２は、ダイシングブレードが切断する切断位置（以下、「切断位置Ｄ１，Ｄ２」とする）を示している。
【００３６】
次に、半導体素子１６が接続される側の基板本体４０−１，４０−２の面（コア基板１１の上面１１Ａ）に、公知の技術により、樹脂層２７、ビア２８、及び配線２９が積層され、最上層に接続パッド３１を有するビルドアップ層１４を同時に形成する（ビルドアップ層形成工程）。
【００３７】
先に説明したように、接続用基板１０は、半導体素子１６が実装される側にのみビルドアップ層１４を設けた構成とされている。そのため、半導体素子１６が接続される側とは反対側の基板本体４０−１，４０−２の面が対向するように基板本体４０−１と基板本体４０−２とを貼り合わせ、半導体素子１６が実装される基板本体４０−１，４０−２の面にビルドアップ層１４を同時に形成することが可能となる。これにより、製造工程を簡略化して、接続用基板１０の製造コストを削減することができる。
【００３８】
次に、図８に示すように、接続パッド３１を露出すると共に、最上層の樹脂層２７に形成された配線（図示せず）を覆うようにソルダーレジスト１５を形成する。
【００３９】
続いて、図９に示すように、接続パッド３１上に接続端子めっき層３３を形成する。接続端子めっき層３３は、例えば、めっき法により形成することができる。接続端子めっき層３３としては、例えば、Ｎｉ層、Ａｕ層の順に積層されたＡｕ／Ｎｉ層を用いることができる。なお、必要に応じて、接続端子めっき層３３上にはんだ（図示せず）を設けてもよい。
【００４０】
次に、図１０に示すように、図９に示した構造体を切断位置Ｄ１，Ｄ２に沿ってダンシングにより切断する（切断工程）。これにより、接続用基板１０−１，１０−２が個片化される。
【００４１】
本実施の形態の接続用基板の製造方法によれば、半導体素子１６が接続される側とは反対側の基板本体４０−１，４０−２の面が対向するように基板本体４０−１と基板本体４０−２とを貼り合わせ、基板本体４０−１，４０−２にビルドアップ層１４を同時に形成することにより、製造工程を簡略化して、接続用基板１０の製造コストを削減することができる。
【００４２】
なお、基板本体４０−１と基板本体４０−２との貼り合わせの方法は、本実施の形態に限定されない。また、接続端子めっき層３４は、切断工程後に形成してもよい。
【００４３】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態による接続用基板の断面図である。図１２において、第１の実施の形態で説明した接続用基板１０と同一構成部分には同一符号を付す。
【００４４】
図１２に示すように、接続用基板５０は、外部接続端子１７を有した半導体素子１６と電気的に接続される。外部接続端子１７は、信号端子１７Ａと、接地端子１７Ｂと、電源端子１７Ｃとにより構成されている。接地端子１７Ｂは、グラウンド電位とされた端子であり、後述する貫通ビア５５Ａ（第２の貫通ビア）と電気的に接続される。電源端子１７Ｃは、後述する貫通ビア５５Ｂ（第２の貫通ビア）と電気的に接続される。
【００４５】
接続用基板５０は、コア基板１１と、貫通ビア１２と、熱膨張緩和ユニット５１と、ビルドアップ層５２と、ソルダーレジスト１５と、接続端子めっき層３３，３４とを有する。
【００４６】
熱膨張緩和ユニット５１は、コア基板１１に形成された開口部２１に配設されており、熱膨張緩和体５３と、第２の貫通ビアである貫通ビア５５Ａ、５５Ｂと、接続端子めっき層３４とを有する。熱膨張緩和ユニット５１は、樹脂２６によりコア基板１１に固定されている。
【００４７】
熱膨張緩和体５３は、複数の貫通孔５９を有する。熱膨張緩和体５３は、半導体素子１６と熱膨張係数が略一致するアルミナ，ムライト，窒化アルミ等のセラミックにより構成されている。
【００４８】
貫通ビア５５Ａ，５５Ｂは、熱膨張緩和体５３に形成された貫通孔５９に配設されている。本実施の形態では、それぞれ２つの貫通ビア５５Ａ，５５Ｂが設けられている。
【００４９】
貫通ビア５５Ａ，５５Ｂは、貫通部５６と、一対の接続部５７，５８とを有する。貫通部５６は、貫通孔５９に配設されている。接続部５７は、コア基板１１の上面１１Ａ側に位置する貫通部５６の端部に設けられている。接続部５８は、コア基板１１の下面１１Ｂ側に位置する貫通部５６の端部に設けられている。接続部５８には、接続端子めっき層３４が設けられている。接続部５８は、この接続端子めっき層３４を介して、マザーボード等の回路基板（図示せず）と電気的に接続される。貫通ビア５５Ａは、半導体素子１６に設けられた接地端子１７Ｂと電気的にされ、貫通ビア５５Ｂは、半導体素子１６に設けられた電源端子１７Ｃと電気的にされる。貫通ビア５５Ａ，５５Ｂは、導電材料により構成されており、導電材料としては、例えば、Ｃｕ，Ｎｉまたは導電性ペーストを用いることができる。
【００５０】
ビルドアップ層５２は、半導体素子１６と貫通ビア１２，５５Ａ，５５Ｂとの間を電気的に接続するためのものである。ビルドアップ層５２は、樹脂層２７と、ビア２８、及び配線２９が積層された構成とされており、最上層の樹脂層２７に形成されたビア２８には接続パッド３１が設けられている。接続パッド３１には、半導体素子１６の外部接続端子１７が接続される。
【００５１】
本実施の形態の接続用基板によれば、半導体素子実装領域Ａに対応するコア基板１１に開口部２１を形成し、開口部２１に半導体素子１６と熱膨張係数が略一致する熱膨張緩和体５３と貫通ビア５５Ａ，５５Ｂとを有した熱膨張緩和ユニット５１を設けることにより、半導体素子１６と接続用基板５０との間の熱膨張係数の差を小さくして、半導体素子と接続用基板との接続部分が破損することを防止できる。
【００５２】
また、熱膨張緩和体５３としてセラミックを用い、貫通ビア５５Ａ，５５Ｂを設けることにより、接続用基板５０の配線の引き回しが容易になり、かつ配線密度を向上させることができる。
【００５３】
なお、本実施の形態の接続用基板５０は、先に説明した図５に示す工程において、熱膨張緩和体１３の代わりに熱膨張緩和ユニット５１を開口部２１に配設する以外は第１の実施の形態の接続用基板１０と同様な手法（図３〜図１０参照）により形成することができる。
【００５４】
図１３は、セラミックキャパシタを備えた接続用基板の断面図である。
【００５５】
図１３に示すように、接続用基板６０は、熱膨張緩和ユニット５１の代わりに熱膨張緩和ユニット６１を設けた以外は接続用基板５０と同様に構成される。熱膨張緩和ユニット６１は、セラミックキャパシタであり、第２の貫通ビアである貫通ビア５５Ａ、５５Ｂと、接続端子めっき層３４と、セラミックからなる強誘電体層６２と、プレーン状の電極層６３とを有する。
【００５６】
このように、熱膨張緩和ユニット６１をその内部に強誘電体層６２と電極層６３とを設けたセラミックキャパシタとした場合、貫通ビア５５Ａを接地端子１７Ｂと電気的に接続させると共に、貫通ビア５５Ｂを電源端子１７Ｃと電気的に接続させることにより、熱膨張緩和ユニット６１がデカップリングキャパシタとなり、ノイズが低減され、半導体素子１６の電気的特性を向上させることができる。
【００５７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００５８】
本発明は、半導体素子との熱膨張係数のミスマッチを小さくして、半導体素子との接続部分の破損を防止することのできる接続用基板及びその製造方法に適用できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態による接続用基板の断面図である。
【図２】本実施の形態の接続用基板が製造されるコア基板の平面図である。
【図３】本実施の形態による接続用基板の製造工程を示した図（その１）である。
【図４】本実施の形態による接続用基板の製造工程を示した図（その２）である。
【図５】本実施の形態による接続用基板の製造工程を示した図（その３）である。
【図６】本実施の形態による接続用基板の製造工程を示した図（その４）である。
【図７】本実施の形態による接続用基板の製造工程を示した図（その５）である。
【図８】本実施の形態による接続用基板の製造工程を示した図（その６）である。
【図９】本実施の形態による接続用基板の製造工程を示した図（その７）である。
【図１０】本実施の形態による接続用基板の製造工程を示した図（その８）である。
【図１１】図６に示した構造体を平面視した際の絶縁材の配設位置を示した図である。
【図１２】本発明の第２の実施の形態による接続用基板の断面図である。
【図１３】セラミックキャパシタを備えた接続用基板の断面図である。
【符号の説明】
【００６０】
１０，１０−１，１０−２，５０，６０  接続用基板
１１  コア基板
１１Ａ  上面
１１Ｂ  下面
１２，５５Ａ，５５Ｂ  貫通ビア
１３，５３  熱膨張緩和体
１４，５２  ビルドアップ層
１５  ソルダーレジスト
１６  半導体素子
１７  外部接続端子
１７Ａ  信号端子
１７Ｂ  接地端子
１７Ｃ  電源端子
１９，５９  貫通孔
２１  開口部
２３，５６  貫通部
２４，２５，５７，５８  接続部
２６  樹脂
２７  樹脂層
２８  ビア
２９  配線
３１  接続パッド
３３，３４  接続端子めっき層
４０，４０−１，４０−２  基板本体
４２  接着材
５１，６１  熱膨張緩和ユニット
６２  強誘電体層
６３  電極層
Ａ  半導体素子実装領域
Ｂ  接続基板形成領域
Ｄ１，Ｄ２  切断位置
【図１】
2006339277.tif 000003
【図２】
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【図３】
2006339277.tif 000005
【図４】
2006339277.tif 000006
【図５】
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【図６】
2006339277.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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