(57)【要約】【課題】データ変換システムにおけるサンプリングタイミングの較正をより高速かつ低コストで行う。【解決手段】時間インターリーブされたサンプルを較正するための方法である。この方法は、時間インターリーブされたサンプリング装置に較正信号を印加するステップ(102)と、時間インターリーブされたサンプリング装置により複数の位相において較正信号をサンプリングして複数のサンプルを形成するステップ(104)と、形成されたサンプルを平均化するステップ(106)と、各サンプルの位相誤差を平均較正信号サンプルに基づいて計算するステップ(108)を含む。較正信号は、サンプリング装置における少なくとも１つのサンプリングクロックと整合し、かつ周期的であって、所定のスペクトル成分及び周波数を有する。【選択図】図１
2006313162.tif 000002
【特許請求の範囲】
【請求項１】
周波数応答の計測方法において、
較正信号を時間インターリーブされたサンプリング装置に印加するステップ（１０２）であって、前記信号は、前記装置における少なくとも１つのサンプリングクロックと整合し、かつ、周期性を有し、さらに、既定のスペクトル成分及び周波数を有していることからなる、ステップと、
前記時間インターリーブされたサンプリング装置により、複数の位相において前記較正信号をサンプリングしてサンプルを形成するステップ（１０４）と、
前記較正波形の１つ又は複数の周期にわたって前記形成されたサンプルを平均化して、前記少なくとも１つのサンプリングクロックについての計測レコードを形成するステップ（１０６）と、
前記計測レコードに基づいて、それぞれのサンプルの誤差を算出するステップ（１０８）
を含む、方法。
【請求項２】
前記誤差は、位相誤差、振幅誤差、及びこれらの組み合わせから構成される群から選択される誤差からなる、請求項１の方法。
【請求項３】
少なくとも１つのサンプリングクロックを調節して、少なくとも１つのサンプルの誤差を補正するステップ（２０７）を更に含む、請求項１の方法。
【請求項４】
前記装置は、アナログ／デジタルコンバータ（ＡＤＣ）、デジタル／アナログコンバータ（ＤＡＣ）、データ変換モジュール、及びこれらの組み合わせから構成される群から選択される（１０２）、請求項１の方法。
【請求項５】
前記較正信号（１０２）は、正弦波、方形波、及び三角波から構成される群から選択される少なくとも１つの波形を有する、請求項１の方法。
【請求項６】
前記較正信号（１０２）は、サイクルスリップを生成するための周波数オフセットを有する、請求項１の方法。
【請求項７】
少なくとも１つの計測値の位相誤差に基づいて、少なくとも１つの時間補正回路を調節するステップ（７１０）を更に含む、請求項１の方法。
【請求項８】
較正信号を複数の時間インターリーブされたサンプリング装置（１０２）に印加するステップを更に含む、請求項１の方法。
【請求項９】
前記サンプリングするステップ（１０４）は、前記形成されたサンプルの補正を実施するためにデジタルフィルタリングを行うステップを含む、請求項１の方法。
【請求項１０】
少なくとも１つのサンプリングクロック（２０４又は２０５）と、
受信した較正信号（２０１）からサンプリングスライスを形成するよう動作可能な複数の時間インターリーブされたサンプリングコンポーネント（２０４、２０５）であって、前記信号は、前記装置における少なくとも１つのサンプリングクロック信号と整合しており、かつ、周期性を有することからなる、複数の時間インターリーブされたサンプリングコンポーネントと、
少なくとも１つの形成されたサンプリングスライスの位相誤差に基づいて、少なくとも１つのサンプリングクロック信号のタイミングを調節するタイミングコントローラ（２０７）
を備える、時間インターリーブされたサンプリング装置。
【発明の詳細な説明】
【背景技術】
【０００１】
現実の世界とやり取りするあらゆるデジタルシステムは、連続アナログ信号を離散表現に変換し、及び／又は、これらの離散表現を連続信号に変換して戻さなければならない。アナログとデジタルの世界の間のギャップを埋める装置をデータコンバータと呼んでいる。電気通信、医療画像生成、一般消費者向け電気製品、及び汎用計測を含む様々なアプリケーションにおいて、デジタル／アナログコンバータ（ＤＡＣ）及びアナログ／デジタルコンバータ（ＡＤＣ）が利用されていることは驚くには当たらない。ＤＡＣ及びＡＤＣコンポーネントを有するシステムは、そのサンプリングレートによって特徴付けることができるが、サンプリングレートとは、システムがアナログ電圧をデジタルサンプルに（又は、デジタルサンプルをアナログ電圧に）変換する頻度（周波数）の計測値のことである。到来するアナログ波形を分析するシステムの能力又は帯域幅は、コンポーネントであるＡＤＣのサンプリングレートによって制限される。
【０００２】
データ変換システムの全体的なサンプリングレートを向上させる現時点におけるアプローチの１つは、複数のＡＤＣ又はＤＡＣをインターリーブすることである。このようなシステムによれば、サンプリングレートがｆｓであるＭ個の個々のサンプリングスライスをインターリーブすることにより、Ｍにｆｓを乗算した合計サンプリングレートを有するコンバータが実現する。この技法を使用することにより、複数のサンプリングスライスをインターリーブするモノリシックデータコンバータと、複数のデータ変換チップをインターリーブするデータ変換システムの両方の帯域幅が向上する。現在、インターリービングは、例えば、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社の４ＧＳａ／ｓ及び２０ＧＳａ／ｓデータコンバータなど、いくつかのＡＤＣに利用されている。２００３年の時点において、Ａｇｉｌｅｎｔ社は、最大８０個の別個のサンプリングスライスを内蔵し、２０ギガサンプル／秒（ＧＳａ／ｓ）の合計レートで稼働するＡＤＣの設計を完了している。
【０００３】
ＡＤＣやＤＡＣなどのインターリービングコンポーネントは、信号処理システムの最大サンプリングレートを向上させる強力な技法である一方で、インターリーブされたコンバータの性能は、オフセット及び利得の不整合と、インターリーブされたスライス間のタイミング誤差によって制限される。大幅な精度の低下を伴うことなしに、最大サンプリングレートを向上させるには、電圧とサンプリングクロックタイミングの両方の較正が非常に重要である。一般に、最下位ビット（ＬＳＢ）の１／２内にインターリーブするときに最速旋回（回転）信号を位置合わせする（整列させる）ことで十分である。オシロスコープ用途では、タイミング誤差は、最速入力信号の周期の０．４％未満でなければならない。高度にインターリーブされたコンバータシステムを較正する１つの方法では、外部信号を印加し、この信号をメモリ内にキャプチャした後に、この信号を処理してサンプリングスライスの相対的な時間オフセットを判定する。タイミングオフセット誤差が判明した場合には、一般的な補正アプローチとして２つのものがある。１つのアプローチでは、サンプリングクロックを微調整することにより、計測された時間オフセットを除去するオンチップ時間遅延回路を構築する。もう１つのアプローチでは、捕捉したサンプルを補間することにより、サンプリングされたデータの推定値を得ることによって、サンプリング時間誤差をデジタル的に補正している。いずれの方法にも必要とされる時間オフセット計測の従来の実施には、大量のオンボード又はオンチップ高速メモリが必要である。多量のメモリを要件とすることは、データ変換システムの製造における物理的なサイズとコストに影響を与える。
【０００４】
通常のフォアグラウンド較正中、試験信号を切り替えて、専用の較正信号をコンバータシステムに印加する。ある時間インターバルにおける応答の全体をデータコンバータ上の、又はそれの外部のメモリ内にキャプチャ（捕捉）する。次いで、較正信号源に対する応答を周波数領域に変換し、スライス当たりの時間オフセットを計算する。前述の較正信号には、周期的な信号（正弦波、方形波）又は非周期的な信号（ランプ）が含まれている。時間オフセット計測に対する従来のアプローチの１つは、
１．周波数Ｆの正弦波を印加し（この正弦波は、コンバータクロックに対して位相ロックされていない）、
２．ＮにＭを乗算した数のＡＤＣ応答の連続サンプルをキャプチャし（Ｍは、インターリーブされたコンバータ内のスライスの数であり、Ｎは、スライス当たりの所望のサンプル数である）、
３．時間レコードを、それぞれＮ個のサンプルのＭ個の別個のレコードにデインターリーブ（元の配列に戻すこと）し、
４．Ｍ個のレコードのそれぞれに高速フーリエ変換（ＦＦＴ）を実行し、
５．周波数Ｆの刺激正弦波に最も近接したＦＦＴビンの位相を検出し、
６．Ｍ個のスライスのそれぞれから検出された位相を比較し、それぞれのスライスの相対的な位相オフセットを判定し、
７．較正信号の周波数とコンバータのサンプリングレートを使用し、位相オフセットを時間オフセットに変換する
というものである。
【０００５】
Ｃｏｒｃｏｒａｎによる「Ｔｉｍｉｎｇ  ａｎｄ  ａｍｐｌｉｔｕｄｅ  ｅｒｒｏｒ  ｅｓｔｉｍａｔｉｏｎ  ｆｏｒ  ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ  ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒｓ」と題する下記特許文献１、Ｊｅｎｑによる「Ｉｎｔｅｒｌｅａｖｅｄ  ｄｉｇｉｔｉｚｅｒ  ａｒｒａｙ  ｗｉｔｈ  ｃａｌｉｂｒａｔｅｄ  ｓａｍｐｌｅ  ｔｉｍｉｎｇ」と題する下記特許文献２、及びＳｃｈａｃｈｎｅｒ他による「Ｓｅｌｆ−ｃａｌｉｂｒａｔｉｏｎ  ｏｆ  ａｎ  ｏｓｃｉｌｌｏｓｃｏｐｅ  ｕｓｉｎｇ  ａ  ｓｑｕａｒｅ−ｗａｖｅ  ｔｅｓｔ  ｓｉｇｎａｌ」と題する下記特許文献３には、フォアグラウンド較正の３つの具体的な実施が記述されている（これらの開示内容は、参照により本明細書に組み込まれるものとする）。バックグラウンド較正を組み込んだ方法では、コンバータは正常に動作可能であり、コンバータは、それ自身の信号に基づいて自動較正を行う。
【０００６】
較正プロセスでは、非相関雑音源を平均化することによって計測精度を改善するべく、長いキャプチャレコードが必要である。残念ながら、長いキャプチャレコードは、高速ＲＡＭなどの高速サンプリングストレージを必要とし、サンプリングストレージは、高速ＡＤＣ内に限定される。データコンバータの外付けのメモリを使用するタイミング較正用のオフチップ法は、演算が複雑であり、必然的に非常に低速となる傾向を有している。これらのオフチップ法をオンチップ較正のために直接実施するのは、非効率的であり、演算集約的である。
【０００７】
【特許文献１】米国特許第５，２９４，９２６号明細書
【特許文献２】米国特許第４，７６３，１０５号明細書
【特許文献３】米国特許第６，２６９，３１７号明細書
【特許文献４】米国特許出願公開第２００３０１５１４４１号明細書
【非特許文献１】Ｉ．Ｒ．  Ｒａｂｉｎｅｒ及びＢ．Ｇｏｌｄによる「Ｔｈｅｏｒｙ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  Ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ」の第６章。Ｅｎｇｌｅｗｏｏｄ  Ｃｌｉｆｆｓ、ＮＪ：Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、１９７５年）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
オンチップタイミング較正システムを具備したデータコンバータはほとんど存在していないが、いくつかのものは既にタイミング調節回路を内蔵している。オンチップタイミング較正の実施のために残っているハードルは、タイミング調節回路によってなされるタイミング調節を判定することである。
【課題を解決するための手段】
【０００９】
本発明のいくつかの実施形態は較正方法に関するものであり、この方法は、
較正信号を時間インターリーブされたサンプリング装置に対して印加するステップであって、この信号は、装置上の少なくとも１つのサンプリングクロックと整合するとともに周期性を有することからなる、ステップと、
複数の位相において較正信号をサンプリングするステップと、
それぞれの位相において較正信号サンプルを平均化するステップと、
それぞれの位相における平均較正信号サンプルに基づいて、それぞれのサンプルの位相誤差を算出するステップ
とを含む。本発明の実施形態に従う較正可能な装置の例には、飛行時間質量分析計、軍事用途、ソフトウェア無線機用途、オシロスコープ、高精度の時間計測、及びその他の使用などの用途に使用されるＡＤＣやＤＡＣなどのインターリーブされた装置がある。
【００１０】
本発明の他の実施形態は、周期的な波形の整合平均（coherent averaging）を使用してデータコンバータのサンプリングスライスの相対的な時間遅延を推定する方法を有する。この方法が必要としている現在のコンバータアーキテクチャに対するハードウェアの変更は、最小限のものである。別個の較正コントローラにより、これらの相対的な時間遅延推定値を使用し、それぞれのサンプリングスライスのクロッキング（たとえば、クロックとの同期化）を反復的に調節する。例えば、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社の２０ＧＳａ／ｓのＡＤＣなどの複雑なインターリーブされたデータコンバータをオンチップ較正することにより、必要なソフトウェアサポートが減少する。本発明の実施形態による自己内蔵型（ビルトイン）較正は、エンド（末端）アプリケーションにおける試験時間の低減（この結果、試験費用も減少する）と較正時間の低減という更なる利点を有している。
【００１１】
本発明のいくつかの実施形態では、較正対象のデータコンバータに対して較正信号を印加する。較正信号の周波数は、較正対象のコンバータ上のサンプリングクロック周波数に対して定義された比率を有しており、これは、サンプリングクロック信号に対して位相ロックされている。いくつかの実施形態では、較正信号をコンバータのサンプリングクロックに対して完全にロックする必要はない（サイクルスリップを参照されたい）。いくつかの実施形態では、サンプリングクロック信号に関係している較正周波数を使用することにより、データコンバータの較正に必要なサンプルストレージの量を最少にしている。
【００１２】
本発明のその他の実施形態を使用することにより、別個の機器上のコンバータを較正可能である。本発明のいくつかの実施形態によるデータコンバータの較正の後に、機器のインターリーブ又は時間同期化を要するアプリケーションをより正確に実行可能である。
【００１３】
本発明の更に別の実施形態では、時間インターリーブ（タイムインターリーブともいう）されたデータコンバータが取得したデータを分析することにより、時間インターリーブされたシステムの較正信号に対する周波数応答を判定する。本発明のいくつかの実施形態において分析されるデータは、別個の時点において取得された離散サンプルである。これらの実施形態は、較正信号の周期的な波形内に存在する数のサンプルの位相と振幅を観察する。スライス当たりの平均化された較正波形に対して離散フーリエ変換を適用することにより、個々のスライスの周波数応答が得られる。
【００１４】
以上は、以下の本発明の詳細な説明をより良く理解できるように、本発明の特徴をかなり広範に概説したものである。以下では、本発明の特許請求の範囲の主題を形成する本発明の更なる特徴と利点について説明することとする。開示する概念及び特定の実施形態は、本発明と同一の目的を実行するその他の構成を変更及び設計するための基礎として容易に利用可能であることを理解されたい。又、それらの等価な構成は、添付の特許請求の範囲に記述されている本発明を逸脱するものではないことについても理解されたい。構成及び動作方法の両方に関して本発明の特徴であると考えられる新規な特徴と更なる目的及び利点については、添付図面及び以下の説明からより良く理解されよう。但し、図面のそれぞれは、例示及び説明を目的として提供されているものに過ぎず、本発明の限界を画定することを意図するものではないことを明白に理解されたい。
【実施例】
【００１５】
本発明を更に十分に理解できるように、添付図面と共に以下の説明を参照されたい。
【００１６】
前述のように、データ変換システムの速度と帯域幅は、複数のインターリーブされたコンバータを使用することによって向上させることができる。飛行時間質量分析計、軍事アプリケーション、ソフトウェア無線機アプリケーション、オシロスコープ、高精度の時間計測、及びその他の使用法などのアプリケーションにおいて、高度にインターリーブされたデータコンバータが求められている。インターリーブされた装置の性能は、均一に動作し、且つ、等しい間隔のサンプルをキャプチャ（捕捉）／生成するインターリーブされたユニットに依存する。タイミング情報をクロックから供給し、このタイミング情報により、それぞれのインターリーブされたコンポーネントが信号サンプリング機能などのそれの機能を適正な時点において正確に実行することが保証される。インターリーブされたＡＤＣ及びＤＡＣの場合には、複数のサンプリングクロックを使用することにより、それぞれの個々のコンポーネントのサンプリングタイミングを調節する。最適な精度のためには、インターリーブされた装置のタイミング較正が必要である。
【００１７】
多くの現在のタイミング較正法は、サポートしているマイクロプロセッサのソフトウェアによってオフラインで実行される。これらの方法は、サンプリングレートで動作する大きなキャプチャメモリを必要とし、性能及び製造の観点において実施するのが高価であるキャプチャメモリにより、データレコードサイズ及びタイミング分解能が制限されている。現在のソフトウェアに基づいたタイミング較正は、その完了に約１１秒を要し、ユーザーに不便を与えている。後述する本発明の実施形態は、はるかに高速であり、ユーザーに不便を与えない。これらの実施形態が必要としているオンチップキャプチャメモリはより少なく、それゆえ、費用の低減と共に、サイズを物理的に小さくすることが可能である。
【００１８】
本発明のいくつかの実施形態は、インターリーブされた装置のフォアグラウンド較正用のシステム及び方法である。従って、これらの実施形態は、通常の動作モードとは別個の較正モードを有している。較正モードでは、入力の変換を停止し、専用の較正信号を印加する。以下、時間インターリーブされたＡＤＣとの関係において、本発明のいくつかの実施形態について説明することとするが、これらの実施形態は、時間インターリーブされたＤＡＣの較正に容易に拡張可能である。更にその他の実施形態は、インターリーブされたＡＤＣ及びＤＡＣ機器モジュールに関連する。又、本発明のいくつかの実施形態は、ＡＤＣ及びＤＡＣスライス又は機器モジュールのアライメントをとることにより、インターリーブされたタイミングではなく、同一タイミングを有することも可能である。
【００１９】
図１は、本発明の一実施形態に従う、インターリーブされたサンプリング装置を較正する方法を示す。本発明の実施形態を使用することにより、一緒に使用する別個の機器上に存在するデータコンバータを較正することも可能である。プロセス１０２において、信号を較正対象の装置に印加する（即ち、この装置によって受信する）。好適な実施形態では、較正信号は、アナログ／デタジルコンバーター（ＡＤＣ）、デジタル／アナログコンバータ（ＤＡＣ）、及び／又はこれらの装置の組み合わせなどの時間インターリーブされたサンプリング装置に印加される。又、印加される較正信号は、周期性を有しており、且つ、装置上の少なくとも１つのサンプリングクロックと合理的な関係を有している。このような周期的な信号には、正弦波、方形波、及び三角波が含まれる。較正信号の主要な要件は、反復するということと、装置のサンプリングレートに対して一定（固定）の関係がある周期を有するということである。二次的な要件によって較正精度が改善される。これらには、小さな周波数オフセット（これは、サイクルスリップと呼ばれるが、これについては後述する）と、帯域幅制限（これは、エイリアシングスペクトル成分が相関雑音源のように振舞うことを防止するためである）を含んでいる。信号の振幅が高速で変化し、この結果、信号の隣接する計測値がより大きな差を有している場合には、タイミング誤差の弁別が最も容易であるため、高速旋回信号（fast slewing signal:高速スルーイング信号）は、較正信号として理想的である。
【００２０】
本発明のいくつかの実施形態によるオンチップタイミング較正アプローチは、較正対象のコンバータにおけるサンプリングクロックと整合した周期的な較正信号を利用する。整合した較正信号とは、基準時間ベースに対して位相ロックされているものである。較正信号は、正確にロックされている必要はなく、周波数がわずかにずれていてもよい（このずれは、後で定量化される許容可能誤差である）。このような較正信号は、ＡＤＣクロックに対するなんらかの関係を維持しつつ反復することが保証されており、この結果、周期的な較正波形のハードウェア平均化が可能である。ハードウェア平均化によれば、オンチップキャプチャメモリを増大させることなしに、非相関雑音が大幅に減少する。次いで、平均化された時間レコードを処理し、様々なサンプリングクロックの位相関係を判定可能である。又、時間レコードの平均化の代わりに（又は、これに加えて）、連続位相計測値の結果を平均化することも可能である。
【００２１】
プロセス１０４において、装置に印加された較正信号を複数の位相においてサンプリングする。収集するデータの量とサンプルの数は変更可能である。好適な実施形態では、較正信号の８０個のサンプリングスライスが取得される。
【００２２】
プロセス１０６において、それぞれの位相において取得したサンプリングされた較正信号を平均化する。例えば、０、π／２、π、３π／２などのクロック位相に対応するキャプチャバッファを、同一クロック位相からのその他のサンプルキャプチャバッファと共に平均化する。
【００２３】
プロセス１０８において、それぞれの位相における平均較正信号に基づいて、それぞれのサンプルの位相誤差を算出する。それぞれのサンプルの位相誤差は、信号サンプルと前の信号サンプル（このサンプルは、取得された位相について調整されている）の所望の時間的離隔との差を表している。本発明のいくつかの実施形態では、平均化された信号から位相誤差をアンラップし、平均位相オフセットを見出すことにより、位相誤差を算出する。次いで、平均位相オフセットを、それぞれのサンプルについての位相誤差から減算することにより、そのサンプルの位相誤差を生成する。
【００２４】
本発明のいくつかの実施形態では、算出された位相誤差を使用してタイミング回路を調節する。位相誤差は、プロセス１０８において生成された形態で使用可能であり、または、例えば、タイミング変更システムで使用するべく、係数又は乗数に変換することも可能である。その他の実施形態では、算出された位相誤差を使用して、ハードウェア又はソフトウェアにおけるデジタルフィルタリングによるサンプリング補正を制御可能である。本発明の更に別の実施形態では、図１に示されている及び前述のプロセスを使用して周波数応答較正曲線を生成可能である。この手順を使用することにより、それぞれの位相に対する周波数応答を生成可能である。一例として、１０６からの平均化された信号のＤＦＴは、その位相に対する周波数応答の推定値である（周波数応答の判定を目的とする場合には、より多くのスペクトル成分を有する周期的な較正信号が望ましいであろう）。いくつかの実施形態では、周波数応答の数を使用して較正対象の装置の周波数応答特性を変更する。
【００２５】
図２は、本発明の一実施形態に従って信号デジタイザを較正する例示的なシステムのブロック図である。このシステムは、伝送手段２０２（例えば、ケーブルやその他の適切な伝送手段）を介してデジタイザ２０３に接続された波形生成器２０１を有している。波形生成器２０１が、較正信号をデジタイザ２０３に出力する。この実施形態では、デジタイザ２０３は、第１ＡＤＣ（ＡＤＣ１）２０４及び第２ＡＤＣ（ＡＤＣ２）２０５から構成されており、これらは時間インターリーブされている。その他の実施形態では、ＤＡＣなどのその他のコンポーネントを使用する。本発明の実施形態では、様々な数の時間インターリーブされたコンポーネント（例えば、ＡＤＣ）を含むことが可能であり、従って、実施形態は、このような２つの時間インターリーブされたコンポーネントを含む図２の例に限定されるものではない。ＡＤＣのサンプリングクロックは、ＡＤＣ１用とＡＤＣ２用のいずれのサンプリングクロックがクロックユニットによって供給されるかを指定し、このクロックユニットは、一方のクロックの他方のクロックに対する位相を調節する回路を含むことができる。従って、波形生成器２０１によって印加される信号は基準信号を提供し、それぞれのＡＤＣは、この基準信号に対して異なる時点において、その個々のアクションを実行する。サンプルは、サンプルレジスタ２０６内に保存され、平均化される。本発明においては、信号の平均化と保存が可能であり、この結果、メモリ要件が軽減される。その他の実施形態では、サンプルレジスタ２０６は、オンボードＡＤＣ１  ２０４及び／又はＡＤＣ２  ２０５などのその他の場所に存在している。サンプルレジスタ２０６は、２つの平均化されたバッファを収容している。第１バッファは、ＡＤＣ１のサンプルを含み、（取得中に平均化された）周期的な波形の１つの周期から構成されている。第２バッファは、ＡＤＣ２のサンプルを含み、（取得中に平均化された）較正波形の１つの周期から構成されている。サンプルレジスタ２０６の平均化バッファ内に含まれている信号の位相誤差を使用することにより、タイミング調節回路２０７内のバーニヤ回路を介してなされる適切な調節を判定する。本発明のその他の実施形態には、本発明の更なる特徴が存在する。例えば、その他の実施形態では、複数のデジタイザモジュール２０３を波形生成器２０１に接続可能であり、図８において後述するように、データ変換モジュールを時間インターリーブ可能である。
【００２６】
図３は、本発明の１実施形態に従って、複数のデータコンバータの時間オフセットを計測し、整合したタイミング較正を使用して複数のデータコンバータを較正する例示的なシステムのブロック図を示す。このシステム３００は、それぞれのデータコンバータのサンプリングクロックの相対的な位相を計測する。本発明のこの実施形態は、時間同期化される複数のＤＡＣ（ＤＡＣ１  ３０４、ＤＡＣ２  ３０６、及びＤＡＣＮ  ３０８）のクロック領域とＡＤＣ３１２のクロック領域間において共有されている周期的なトリガ３０２に依存する。ＡＤＣ８１２とＤＡＣ（３０４、３０６、３０８）の両方が、概ね同一のクロック領域を共有していることに留意されたい。これら２つのクロック領域を共にロックすることができ、または、わずかにオフセットさせてサイクルスリップを含むようにすることもできる。ＤＡＣ（３０４、３０６、３０８）の反復波形のそれぞれの周期の開始時点において、周期的トリガ信号３０２を生成する。ＡＤＣ３１２の波形メモリ（３１４、３１６、３１８）は、周期的トリガ信号によってトリガされた複数のレコードの平均を収容している。波形平均化３１０からのこの平均化された波形メモリ（３１４、３１６、３１８）は、較正プレーンにおける選択されたＤＡＣ（３０４、３０６、３０８）の出力のスナップショットである。
【００２７】
信号経路を後続のＤＡＣにスイッチングする際に波形キャプチャを無効にする。第２のＤＡＣを選択する際に、ユーザーは、波形の平均化を再度有効にし、第２ＤＡＣの位相を算出可能である。周期的トリガ生成は、プロセス全体を通じて妨げられることなしに継続することに留意されたい。この第２の波形は、ＤＡＣ１  ３０４のクロックとＤＡＣ２  ３０６のクロック間の位相差に起因してシフトされた状態で現れることになる。このプロセスを反復し、同期化対象のすべてのＤＡＣから結果をキャプチャする。最終的に、単一の較正プレーンに対するすべてのキャプチャされたＤＡＣ波形に関する知識により、それぞれのＤＡＣクロックの相対的な位相３２０を検出可能である。エイリアシング、平均化、ハードウェア平均化、及びサイクルスリップのすべてを利用することにより、計測を更に改善可能である。ＤＡＣのサンプリングレートがＡＤＣのサンプリングレートを上回っている場合には、ＡＤＣによるサンプリングの前に、ＤＡＣ信号をダウンコンバージョン可能である。ＡＤＣの入力帯域幅が許容する場合には、この代わりに、ＤＡＣ出力のアンダーサンプリングを使用可能である。
【００２８】
［実施例］
以下の例は、本発明の好適な実施形態を例示するべく記載したものである。当業者であれば、後述する例に開示されている技術は、本発明の実施の際に十分に機能するよう本発明者が発見した技術を表しており、従って、その実施の好適な態様を構成するものと見なすことが可能であることを理解するであろう。但し、当業者であれば、本開示内容に鑑み、本発明の思想及び範囲を逸脱することなしに、開示されている特定の実施形態に多くの変更を加えることが可能であり、その場合にも、同じ又は類似の結果を得ることが可能であることを理解するはずである。以下の例は、特定の装置を参照しているが、典型的な較正要素を組み込んでいる本発明のその他の実施形態では、例えば、ＤＡＣやその他のデータコンバータなどのその他の装置を使用する。
【００２９】
１．一般的なアプリケーション
図４は、インターリーブされたＡＤＣ４００の動作を示している。タイミング較正は、例えば、サイン波などの較正信号（図示されてはいない）をＡＤＣに印加することによって進行する。一般に、任意の周期的な較正信号を選択可能である。このような信号には、正弦波、方形波、及び三角波が含まれる。較正信号の第１の要件は、較正信号が、反復することと、装置のサンプリングレートに対して固定された関係を有する周期を有することである。第２の要件によって較正精度が改善される。これらには、小さな周波数オフセット（取得の際の（１／８）サイクルより小さいサイクルスリップ）と、帯域幅制限（エイリアシングスペクトル成分が相関雑音源のように振舞うことを防止するためのもの）が含まれる。図４の例示的なＡＤＣ４００を構成するインターリーブされたＡＤＣユニットのそれぞれのサンプリングクロックの異なる位相に起因して、ＡＤＣ４１〜４４によってサンプリングされたそれぞれの連続したＡＤＣスライス（スライス１、スライス２、．．．、スライスＭ）は、ある期間だけ遅延した、信号源４０１により供給される入力波形の波形部分を表している。この例では、それぞれのＡＤＣスライスについて、連続して保存されている波形のそれぞれの間の遅延を算出する。それぞれのＡＤＣスライスによってキャプチャされたデータを検査し、これを使用することにより、波形がスライス間において遅延している程度を判定する。理想的なＡＤＣでは、この遅延τｍは、合計サンプリング周期である１／（Ｍｆｓ）に正確に等しい。スライス間の遅延が１／（Ｍｆｓ）ではない場合には、ＡＤＣ用のオンチップサンプリングクロックを調整して計測されたタイミング誤差を修正する。タイミング誤差が許容レベルを下回るまで、このプロセスを反復する。前述の表記法においては、スライス１のサンプリングクロックをすべてのサンプリングクロック位相の基準としている。本発明のその他の実施形態では、その他のサンプリングクロック位相が基準とされる。Ｔｓは、周波数ｆｓの個々のＡＤＣスライスのサンプリングクロックのサンプリング周期である。
【００３０】
本発明のこの実施形態で使用されるオンチップタイミング較正アプローチでは、ＡＤＣサンプリングクロックと整合した周期的な較正信号を利用する。整合した信号とは、基準時間ベースに対して周波数及び位相ロックされたものである。このようは信号は、ＡＤＣクロックに対してなんらかの関係を維持しつつ反復することになり、この結果、周期的な較正波形のハードウェア平均化が可能である。ハードウェア平均化は、オンチップキャプチャメモリの増大を伴うことなしに、非相関雑音が大幅に減少するという利点を有している。次いで、平均化された時間レコードを処理し、様々なサンプリングクロックの位相関係を判定可能である。時間レコードの平均化の代わりに（又は、これに加えて）、連続位相計測値の結果を平均化することも可能である。
【００３１】
この例の残りの部分の説明では、以下の２つの理由から、サイン波を較正信号として選択する。第１に、高速旋回サイン波の合成は比較的容易である。第２に、正弦波の位相の判定は、演算が簡単である。較正正弦波の周波数は、それぞれのＡＤＣスライスに一意の波形が存在するように選択する。より一般的な表記法では、ｆｃａｌ＝（ｆｓ／Ｐ）（Ｎ）であり、ここで、Ｎ≠０、±Ｐ、±２Ｐ．．．であり、ｆｓは、スライスサンプリング周波数であり、Ｍは、ＡＤＣスライスの数であり、Ｐは、１周期当たりのサンプルの数であり、Ｎは、正の整数である。基本周波数（ＤＦＴビン１）を使用して位相を判定する場合には、一般に、ｆｃａｌ＝（ｆｓ／Ｐ）（ＰＮ±１）である。又、時間領域の観点から周波数を選択することも可能である。Ｍ個のスライスを有するＡＤＣの場合には、ＭとＰが互いに素数となるように、Ｐサンプルの周期を有する周期的信号を選択可能である。
【００３２】
周期的な較正信号の場合には、時間平均化による非相関雑音の低減が可能である。スライスごとの周期的な時間平均化は、次のように表現可能である。
【００３３】
【数１】
2006313162.tif 000003
【００３４】
次に、それぞれのスライスにおいて観察される較正信号の位相を判定し、これを使用して時間遅延を計算する。位相の判定は、サイン及びコサインとの相関を通じて効率的に実行される（後述する式［２］及び［３］）。この手順は、離散フーリエ変換（ＤＦＴ）又は高速フーリエ変換（ＦＦＴ）を行った後に、基本周波数の位相を判定することと等価な結果を生成するが、完全なＤＦＴ又はＦＦＴを実行するよりも効率的である。このアプローチは、Ｍ個のＡＤＣスライス間における電圧利得及びオフセットの差に対して柔軟性を有している。尚、これらの差は、それぞれのスライスにおいて観察される較正信号の大きさ（振幅）とオフセットに影響を与え得る。しかし、これらの影響によって較正信号の位相が変化することはなく、このことは、タイミング較正にとって望ましい特性である。
【００３５】
次式が与えられた場合に、
【００３６】
【数２】
2006313162.tif 000004
【００３７】
位相は、次のように計算される。
【００３８】
【数３】
2006313162.tif 000005
【００３９】
位相計測誤差は、非相関雑音源と較正信号内の高調波によって決まる。周期的な平均化は、非相関雑音の影響に対処し、周期的な平均化は、較正信号内の高調波などの相関雑音源の影響を除去するのに有用ではない。これらの高調波は、信号源自体によって導入されたり、または、ＡＤＣ内において生じる場合もある。一例として、基本周波数に加えて７次高調波エイリアシングを有する８ポイントＤＦＴを考えてみる。較正信号が８サンプルの周期を有する正弦波であれば、その位相を計算することは、ＤＦＴにおける第１ビンの位相を決定することと等価である。基本の４倍を上回る周波数は、低次のビンに対して折り返すため、８ポイントＤＦＴによって一意に表現することはできない。特に、基本波の７次高調波（ＨＤ７）は、基本周波数に位置するように折り返す。７次高調波の位相は、時間遅延をもって、基本波の位相よりも高速で変化する。この例においては、７次高調波の相対的な大きさ（振幅）及び位相の両方が未知である。この結果、高調波からの未知の変化する位相の寄与により、基本波の位相の計測精度が低下する。実際には、一連の全高調波が、基本周波数に折り返し、これは、８Ｎ±１として表現可能である（ここで、Ｎは、正の整数である）。その他の高調波は、直交しており、従って、位相計測には影響を与えない。通常、ＨＤ２及びＨＤ３が支配的な高調波であって、ＨＤ７及びＨＤ９は、非常に小さいため、これは、特に有益である。
【００４０】
高調波の影響を軽減し、安定した較正を確保するべく、較正信号にサイクルスリップを導入する。サイクルスリップとは、整合した較正信号に意図的に加えた小さな周波数オフセットを意味している。実際に、この周波数オフセットは、多数の周期の較正信号の取得インターバル全体にわたって、１サイクルの一部分を導入又は除去する。図５に、これが示されており、この図は、Ｎサイクルの周期的平均化に対する小さな１／８サイクルの増分としてのサイクルスリップを示している。サイクルスリップによれば、較正アプローチは、位相計測の際にＡＤＣ伝達曲線の全体を使用可能である。一般に、このアプローチは、ＡＤＣ伝達曲線におけるポイントの不備に対してより大きな柔軟性を有している。ＡＤＣサンプリングクロックが８ポイントの周期的較正信号に対して完全にロックされている場合には、正弦波較正信号のそれぞれの周期は、正確に同一の８ポイントにおいてサンプリングされることになろう。従って、これらの８ポイントの１つ又は複数のものにおけるＡＤＣ伝達曲線に異常があれば、結果的に得られる位相計測値が歪むことになる。サイクルスリップは、較正周波数に対して小さな周波数オフセットを適用することにより、この望ましくない影響を克服する。周波数オフセットを加えた後に、この例における周期内の８ポイントのサンプリングの瞬間が、取得の開始点から終了点までわずかに変化する。取得インターバル全体におけるこの「スリップ」が、１サイクルの１／８以上であれば、較正信号のＶｍａｘとＶｍｉｎ間のＡＤＣ伝達曲線全体が利用される。最適なサイクルスリップは、約１／Ｐサイクルであり、ここで、Ｐは、１周期当たりのサンプルの数である。更なるサイクルスリップは、平均化された信号振幅を低減する。１／Ｐ未満のサイクルスリップは、ＡＤＣの伝達関数の一部を平均化から除外する。
【００４１】
サイクルスリップは、また、計測に対する高調波の影響を低減する方法も提供する。サイクルスリップの利点の一例として、時間平均化された周期的波形のＤＦＴをとることによって生成されるフィルタの周波数応答が評価される。この実施形態では、キャプチャされるサンプルの数Ｎが、スペクトルポイントの望ましい数よりもはるかに大きい。この例では、Ｐ個のサンプルの周期を有する信号のＬ個の平均は、Ｎ＝Ｐ×Ｌ個のキャプチャされたサンプルを必要とする。しかしながら、対象とする唯一のデータは、１つの周波数（即ち、この例では、基本周波数）におけるキャプチャされたデータのＤＦＴである。Ｒａｂｉｎｅｒ及びＧｏｌｄによる上記非特許文献１における分析に基づいて、前述の平均化及び相関段階が１つのフィルタとして表現される。［２］及び［３］における相関の順序付けに整列させるべく、ｋの符号が反転されており、且つ、平均化に起因するＮによる正規化が含まれていることに留意されたい。尚、上記非特許文献１の開示内容は、参照により本明細書に組み込まれるものとする。
【００４２】
【数４】
2006313162.tif 000006
【００４３】
このフィルタのＺ変換は、次のとおりである。
【００４４】
【数５】
2006313162.tif 000007
【００４５】
【数６】
2006313162.tif 000008
【００４６】
単位円に関して式［７］を評価することにより、次の周波数領域表現が得られる。
【００４７】
【数７】
2006313162.tif 000009
【００４８】
後述する２０ＧＳａ／ｓデータコンバータでは、較正信号の取得の際に８サンプルのサンプル周期を平均化する。平均の数の増加に伴って、等価なＤＦＴの長さが増大するが、応答は１つの周波数において計算される。図６のプロットは、Ｐ＝８のサンプル、Ｌ＝１０の平均、及びＮ＝ＰＬ＝８０とした場合のＤＦＴの１次ビンの等価フィルタバンクの周波数応答のプロットを示している。この１次ビンは、式［１０］におけるｉ＝１に対応している。このプロットは、「オフビン（ビン外）」の正弦波較正信号に対する平均化計測の感度を示している。次式は、Ｐ＝８のサンプル、Ｌ＝１０の平均、及びＮ＝ＰＬ＝８０回の段階を［９］に代入したものである。
【００４９】
【数８】
2006313162.tif 000010
【００５０】
較正信号が１次ＤＦＴビンに集中している場合には、その７次高調波は、基本周波数上に折り返す。小さな周波数のずれは、上記の周波数応答の移動するオフセンタービン（ビン中心の外部）に対応している。基本波が正確にビン上に位置していない場合には、折り返した高調波を無効（またはゼロ）にすることができる。Ｎ個のデータポイント上における１サイクルのちょうど１／７の周波数オフセットの場合には、エイリアシング（すなわち、折り返している）７次高調波が、ＤＦＴ結果のゼロに位置することに留意されたい。実際に、エイリアシング高調波はゼロ化される。但し、ＨＤ９などのその他のエイリアシング高調波は必ずしもゼロ化されない。又、ＨＤ２〜ＨＤ６も、もはやゼロ化されない。
【００５１】
２．２０ＧＳａ／ｓのインターリーブされたＡＤＣ
本節においては、前述の一般的に適用可能な例を、Ａｇｉｌｅｎｔ社の２０ＧＳａ／ｓのデータコンバータにおいて実施する。この例では、較正信号（これは、好適な実施形態ではサイン波である）を、２０ＧＳａ／ｓのインターリーブされたＡＤＣに対して適用する。Ａｇｉｌｅｎｔ社の２０ＧＳａ／ｓは、２０ＧＳ／ｓの８ビットＡＤＣである。これは、８０個のスライスをインターリーブし、このそれぞれは２５０ＭＨｚのサンプリングクロックを有し、合計サンプリングレートは２０ＧＨｚである。Ｐ＝８個のレジスタを選択する利点は、８ポイントのサイン／コサイン相関の実施が簡単であるという点にある。これについては後程詳述する。Ｐ＝８の選択により、較正周波数の使用がｆｃａｌ＝ｆｓ×Ｒ±ｆｓ／Ｐ＝２５０ＭＨｚ×Ｒ±２５０ＭＨｚ／Ｐに制約される（ここで、Ｒは、正の整数である）。
【００５２】
この例のタイミング較正パラメータが、次の表に要約されている。
【００５３】
【表１】
2006313162.tif 000011
【００５４】
図７は、本発明の１実施形態に従う、２０ＧＳａ／ｓのインターリーブされたＡＤＣに対して実施される周波数及び位相整合タイミング較正アルゴリズムの主な段階を示すブロック図である。プロセス７０２において、時間平均化を実行する。この段階は、すべての８０個のＡＤＣスライスについて、並列に、ハードウェア内において実行される。このプロセス７０２における時間平均化は、整合した較正信号源に依存する。このような信号源は、サンプリングクロックに対して周波数及び位相ロックされており、較正波形は、この実施形態では、個々のＡＤＣスライスによって観察される８つの連続したサンプルにわたって概ね周期的に現れる。この８ポイントの周期的信号を平均化することにより、タイミング計測において、整合していない雑音源を低減し、それらの平均をそれぞれのスライスについて、８×２４ビットのシフトレジスタに保存する。シフトレジスタは、８ポイントのそれぞれについて、循環バッファ／アキュムレータとして機能する。本発明の一実施形態では、８ポイントの周期的信号の２Ｎ個の平均が許容される（ここで、Ｎは、０〜１６の値をとりうる）。従って、それぞれのスライスは、それの８ポイントバッファを、１〜６５５３６回にわたって平均化可能である。ＡＤＣの量子化雑音及び熱雑音の両方を白色雑音として近似可能である。時間平均化は、この実施形態では、（σａｖｇ＝σ／√Ｎについて（Ｎ＝２Ｍ個の平均。ここで、√Ｎは、Ｎの平方根を表す））８ポイント計測のノイズフロアにおける３ＭｄＢ、または、最大４８ｄＢまでの低減をもたらす。サンプルメモリの８ポイントのみを使用してタイミング情報を判定する場合には、このノイズの低減は非常に重要である。
【００５５】
従って、この実施形態では、スライスごとの時間平均化は、次のように表現される。
【００５６】
【数９】
2006313162.tif 000012
【００５７】
それぞれの時間平均化ブロックに到来するデータは、８０個のＡＤＣスライスの中の１つの出力から供給され、この幅は８ビットである。プロセス７０２に示されているように、８つのシフトレジスタと共に、加算器をアキュムレータとして使用可能である。ＡＤＣサンプルスライスによって観察される較正信号が、８個のＡＤＣスライスサンプルの周期を有する周期的な波形である場合には、８個のサンプルをキャプチャした後に、９番目のサンプルを１番目のサンプルに加算可能である（以下、同様）。それぞれのレジスタは、較正波形の８個のサンプルごとに１を蓄積する。
【００５８】
前述のように、サイクルスリップを導入することは有益である。較正波形がサンプリングクロックにロックされている場合には、ＡＤＣは、毎回、周期的な波形のサイクル上の同一のポイントを再び訪れることになる。８ポイントの１つにおいてＡＤＣ伝達曲線内に誤差が存在する場合には、結果的に誤った計測値がもたらされる可能性がある。しかしながら、較正波形周期がＡＤＣのサンプリングクロックからわずかにオフセットされていれば、同一のポイントを毎回再訪問することにはならない。この結果、取得の全体にわたって、ＡＤＣ伝達曲線のすべてのセクションからデータがサンプリングされることになる。
【００５９】
波形のキャプチャ及び平均化のプロセスは、すべての８０個のスライスについて、並行して実行可能である（または、単一の平均化ブロックを使用して、多数のＡＤＣスライスについて連続動作することも可能である）。この例における後続のプロセスは、８０個のスライスのそれぞれについて、メモリ内の２４ビットレジスタのコンテンツに対してシーケンシャル（すなわち、連続的）に動作する。８０個のサンプルスライスのそれぞれの位相を判定するべく、この例は、蓄積された波形を同相及び直交成分（サイン及びコサイン）と相関させることによって８０個のスライスのそれぞれの位相を表す複素数を生成する波形相関ブロックを備える。較正周波数に応じて、位相値は、２π〜０の範囲でラップアラウンド（たとえば、折り返して開始点に戻ること）可能である。プロセス７０６で波形の位相をアンラップする。
【００６０】
プロセス７０４において、プロセス７０２の時間平均化からのスライスに関する位相検出を実行する。好適な実施形態では、位相検出、並びに、すべての後続の段階は、プロセス７０２の時間平均化が完了した後に、スライスごとにシーケンシャルに（すなわち、順に、または、連続して）実行される。これらの段階は、専用のオンチップ状態マシン、プログラム可能なオンチップマイクロコントローラ、又はいくつかの実施形態では外部において実行可能である。本発明の一実施形態では、位相検出及び後続の段階は、専用のオンチップ状態マシンにおいて実行されることになる。位相検出は、周期的に平均化された８ポイントバッファをサイン及びコサインと相関させることによって実行される。
【００６１】
【数１０】
2006313162.tif 000013
【００６２】
較正波形の１周期内にＰ＝８個のサンプルの場合には、サイン及びコサイン値が単純であることに留意されたい。
【００６３】
【表２】
2006313162.tif 000014
【００６４】
同相及び直交成分を使用し、ぞれぞれのＡＤＣスライスによって観察される波形の位相を判定する。
【００６５】
【数１１】
2006313162.tif 000015
【００６６】
この実施形態では、ＣＯＲＤＩＣ（ＣＯｏｒｄｉｎａｔｅ  Ｒｏｔａｔｉｏｎ  Ｄｉｇｉｔａｌ  Ｃｏｍｐｕｔｅｒ）アルゴリズムにより、ハードウェアにおいてａｒｃｔａｎ関数を計算する。この乗算器を伴わないアルゴリズムは、Ｉ、Ｑフェーザを反復的に回転させることによって解に収束する。このアルゴリズムは、１９５９年に、Ｊ．  Ｖｏｌｄｅｒが初めて提案したものであり、これは、次のように動作する。
【００６７】
Ｆｉｎｄ＿Ｐｈａｓｅ（ｘ，Ｙ，Ｐｈａｓｅ，Ｎ）
｛
必要に応じて粗い回転を実行する
微細な回転を実行する
微細な回転をＮ回反復する
それぞれの段階において位相の回転を蓄積する
最終的な位相は、蓄積された位相の負量である
｝
【００６８】
ここで、「粗い回転」とは、位相が正の場合には＋９０度だけ回転することであり、位相が負の場合には−９０度だけ回転することであり、「微細な回転」とは、--又は−ａｔａｎ（Ｋ）度（すなわち、アークタンジェント（Ｋ）度）だけ回転することである（ここで、Ｋは、位相の望ましい分解能に応じて変化する）。
【００６９】
プロセス７０６において、位相のアンラップと遅延の除去を実行する。このプロセスは、基準位相に対するスライス当たりのサンプリングクロックの位相誤差を計算する。周期的な較正信号が、（２０ＧＳ／ｓのフルサンプリングレートにおいてサンプリングされた際に）、この例では、８０サンプルを下回る周期を有する場合があるという事実からもたらされる位相の曖昧さが、位相アンラップによって除去される。この場合には、後続のスライスが観察する較正波形の位相が、２πより大きいものに増大することになる。位相は、２π内においてのみ計測可能であるため、計測値には、位相の曖昧さが存在する。計測された較正位相を「アンラップ」することにより、この位相の曖昧さを除去しなければならない。後続のスライスは、遅延したサンプリング時間に対応する遅延した位相を有しているはずであるので、減少している位相スロープにおける〜２πの位相ジャンプについては位相ラップイベントとして解釈して補正可能である。
【００７０】
結果は、時間遅延に対応した信号であり、それぞれのサンプリングスライスは、以前のスライスから、約５０ピコ秒（ｐｓ）だけ遅延している。計測対象の量は、計測された遅延と理想的な遅延（この場合には、それぞれのスライスが以前のスライスから５０ｐｓだけ離れている）の間の差である。
【００７１】
それぞれのサンプリングクロックの位相誤差を判定するべく、まず、理想的なサンプリングに起因する予想される遅延を除去する。この例においては、ＡＤＣの隣接するサンプル（スライス）間の５０ｐｓの遅延は、周波数領域における位相ランプと等価である。この実施形態では補正済みの位相値は［５］によって計算される。
【００７２】
Ｐｍが、すべてのスライスからのアンラップされた位相値
【００７３】
【数１２】
2006313162.tif 000016
【００７４】
を表しているとしよう（ここで、ｍ＝０．７９である）。この場合には、すべてのスライスｍにおける位相誤差値（単位：ラジアン）は、Ｐｍ，ｅｒｒ＝Ｐｍ，＋（２πｆｃｍ／ｆｓ）ラジアンであり、ここで、ｆｃは、較正周波数であり、ｆｓは、合計ＡＤＣサンプリングレートである。
【００７５】
位相のアンラップと理想サンプリング遅延の除去のためのコードの抜粋は、次のとおりである。
【００７６】
【表３】
2006313162.tif 000017
【００７７】
プロセス７０８において、スライス当たりの算出された位相誤差値のそれぞれについて、平均位相誤差をシーケンシャルに（すなわち、順に）ゼロ化する。本発明の好適な実施形態では、タイミング較正は、スライス間の相対的なタイミング誤差にのみ依存している。例えば、計測されたすべてのスライスが、あるマスタークロックに対して０．５ｐｓの位相誤差を有している場合には、それぞれのスライスは、以前のスライスの５０ｐｓの後にデータをサンプリングすることになろう。このようなＡＤＣは、なんらかの初期時間オフセットとは無関係に、時間的に均一にインターリーブされたサンプリングスライスを有することになる。この点に留意し、本発明のいくつかの実施形態では、計算された位相誤差値がゼロ平均を有するものと規定している。この結果、すべてのタイミングバーニヤ調節は、グループとしては（たとえば、全体としては）時間的にドリフトしない。この結果、サンプリングクロックの調整範囲を超過するという危険性を伴うことなしに、相対的なタイミング調節が可能である。
【００７８】
ゼロ平均位相誤差プロセス７０８は、平均を計算する１つの段階と、その値をすべてのスライス位相から減算する第２の段階として、次のように表現可能である。
【００７９】
【数１３】
2006313162.tif 000018
【００８０】
この例では、この時点で、本プロセスは、８０個のスライスのそれぞれにおける位相誤差の推定値の計算を完了している。いくつかの実施形態では、次いで、この位相誤差を補正回路で使用可能な値に変換する。
【００８１】
プロセス７１０のバーニヤ更新において、それぞれのスライスにおいて計測された位相誤差を時間オフセットに容易に変換可能である。例えば、１ＧＨｚのクロックを使用して、等しい間隔の位相（理想的には、それぞれ、５０ｐｓだけ離隔している）を有する２０個の別個の１ＧＨｚのクロックを生成する場合を考える。これら２０個のクロックのそれぞれを４で除算して２５０ＭＨｚクロックの４つの位相を生成する。これら８０個のサンプリングクロックは、２５０ＭＨｚの周期を有しており、理想的に５０ｐｓだけ離隔している。この例における較正のためには、２０個の「メイン」クロックと８０個の「マイナー」クロックの両方を調節可能である。２０個のメインクロックに対するタイミング調節をメジャーバーニヤと呼び、８０個のマイナークロックに対するタイミング調節をマイナーバーニヤと呼ぶ。メジャーバーニヤは、時間におけるより大きな不正確さを調節し、マイナーバーニヤは、より小さな調節のために利用可能である。図８は、この例におけるクロック調節に利用可能なメイン及びマイナーバーニヤの間の関係を示している。それぞれのスライスにおけるサンプリングクロックに対する誤差値が判明したら、サンプリングクロック位相を調節して補償する。このプロセスは、反復的であり、タイミングバーニヤの調節が完了したら、所望の較正誤差が達成されるまで、サンプリングクロックの新しい状態を計測する。本発明のこの実施形態では、タイミングバーニヤが非線形であるため、バーニヤ更新７１０は反復的である。しかしながら、いくつかの実施形態では、タイミングバーニヤは、線形である。好適な実施形態では、メジャーバーニヤの調節段階の２回の反復と、これに続く、マイナーバーニヤの３回の反復で十分である。タイミングバーニヤの更新段階においては、一度に、１つのバーニヤタイプのみを更新する。位相誤差の時間誤差への変換は不要であり、本発明のいくつかの実施形態では、このプロセスを実行しない。いくつかの実施形態では、位相誤差にある定数を乗算し、ＬＳＢにおいて必要なタイミングＤＡＣ調節を実現している。
【００８２】
メジャーバーニヤの位相誤差は、直接的には測定できない。この代わりに、バーニヤ更新７１０には、メジャーバーニヤから導出されたマイナーバーニヤの平均化された誤差を使用する。例えば、スライスサンプリングクロック｛０，２０，４０，６０｝の平均により、図８に示されているメインタイミングバーニヤ８０１のメジャーバーニヤ０の位相誤差を生成する（図８は、サンプリングクロックの生成８００を示している）。この実施形態では、マイナータイミングバーニヤ８０２を使用するマイナーバーニヤ調節は、メジャーバーニヤ調節が完了した後に実行され、マイナーバーニヤ調節値は、スライスサンプリングクロックにおける位相／タイミング誤差から直接的に算出される。サンプリングクロックの生成に関する更なる詳細については、「Ｉｎｔｅｒｌｅａｖｅｄ  ｃｌｏｃｋ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｏｒ  ｈａｖｉｎｇ  ｓｅｒｉａｌ  ｄｅｌａｙ  ａｎｄ  ｒｉｎｇ  ｃｏｕｎｔｅｒ  ａｒｃｈｉｔｅｃｔｕｒｅ」と題する米国特許出願公開第２００３０１５１４４１号明細書を参照されたい（この開示内容全体は、参照により本明細書に組み込まれる）。
【００８３】
図７を再度参照すると、プロセス７１０において計算されたバーニヤ係数をプロセス７１２においてＡＤＣ内にロードする。いくつかの実施形態では、これらの段階を繰り返し、これによって、位相情報の１つの計測値を取得し、この計測値を使用してバーニヤ係数の組を計算した後に、これらの係数をプロセス７１２においてＡＤＣにロードすることにより、バーニヤ係数を計算している。次いで、これらの係数を使用して第２の計測値を取得し、これらの係数をＡＤＣ内にロードする（以下、同様）。
【００８４】
本発明の１態様は、時間インターリーブされたサンプルを較正するための方法に関する。この方法は、時間インターリーブされたサンプリング装置に較正信号を印加するステップ(102)と、時間インターリーブされたサンプリング装置により複数の位相において較正信号をサンプリングして複数のサンプルを形成するステップ(104)と、形成されたサンプルを平均化するステップ(106)と、各サンプルの位相誤差を平均較正信号サンプルに基づいて計算するステップ(108)を含む。較正信号は、サンプリング装置における少なくとも１つのサンプリングクロックと整合し、かつ周期的であって、所定のスペクトル成分及び周波数を有する。
【００８５】
以上、本発明及びその利点について詳細に説明したが、添付の特許請求の範囲に規定されている本発明から逸脱することなしに、様々な変更、置換、変形を実行可能であることを理解されたい。又、本願の範囲は、本明細書に記述されているプロセス、機械、製品、物の組成、手段、方法、及び段階（ステップ）の特定の実施形態に限定されない。開示内容から容易に理解できるように、本明細書に記述されている対応する実施形態と同一の機能を実質的に実行する又は同一の結果を実質的に実現する既存の又は将来開発されるであろうプロセス、機械、製品、物の組成、手段、方法、又は段階を利用可能である。従って、添付の特許請求の範囲には、これらのプロセス、機械、製品、物の組成、手段、方法、又は段階が含まれることが意図されている。
【図面の簡単な説明】
【００８６】
【図１】本発明の１実施形態による、装置を較正する方法を示す。
【図２】本発明の１実施形態による、複数のＤＡＣの時間オフセットを計測し、整合した時間較正を使用して複数のＤＡＣを較正するシステムのブロック図を示す。
【図３】ＡＤＣのペア間の時間オフセットを計測し、時間オフセットを較正する本発明の１実施形態によるシステムのブロック図である。
【図４】インターリーブされたＡＤＣの動作を示す図である。
【図５】Ｎサイクルの周期的な平均化に対する小さな１／８サイクルの増分として、サイクルスリップを示す図である。
【図６】本発明の１実施形態による離散フーリエ変換に対する周波数応答のサンプルプロットの図である。
【図７】本発明の１実施形態による位相整合タイミング較正アルゴリズムにおける主なステップ（段階）を示すブロック図である。
【図８】サンプリングクロックの生成及びバーニヤ調節の図である。
【符号の説明】
【００８７】
２０１  （波形発生器からの）較正信号
２０６  サンプルレジスタ
２０７  タイミングコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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