(57)【要約】【課題】歩留まりを向上させることが可能な磁気抵抗記憶素子およびその製造方法を提供する。【解決手段】ＴＭＲ素子６０ａは、磁性膜からなるピン層６５、非磁性絶縁膜からなるトンネル絶縁層６６および磁性膜からなるフリー層６７をこの順に堆積した構成からなる。ＴＭＲ素子６０ａは、それぞれ同一平面形状を有するピン層６５、トンネル絶縁層６６およびフリー層６７において、トンネル絶縁層６６の側壁に切れ込みを形成したサイドエッチ構造を有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
下部磁性層および上部磁性層並びに前記下部磁性層と前記上部磁性層との間に挟まれた非磁性絶縁膜を有する磁気抵抗記憶素子であって、
前記非磁性絶縁膜の側壁に第一の切れ込みを形成した
ことを特徴とする磁気抵抗記憶素子。
【請求項２】
請求項１に記載の磁気抵抗記憶素子であって、
前記下部磁性層の側壁の上部に前記第一の切れ込みに連なる第二の切れ込みを形成した
ことを特徴とする磁気抵抗記憶素子。
【請求項３】
請求項２に記載の磁気抵抗記憶素子であって、
前記上部磁性層の側壁の下部に前記第一の切れ込みに連なる第三の切れ込みを形成した
ことを特徴とする磁気抵抗記憶素子。
【請求項４】
請求項１乃至請求項３のいずれかに記載の磁気抵抗記憶素子であって、
前記第一の切れ込みの長さは、前記下部磁性層又は前記上部磁性層の長さの５〜１０％である
ことを特徴とする磁気抵抗記憶素子。
【請求項５】
請求項１に記載の磁気抵抗記憶素子の製造方法であって、
前記第一の切れ込みを形成するために、
ＣＯとＮＨ3とを含むガスを用いたスパッタによる異方性エッチングを行う
ことを特徴とする磁気抵抗記憶素子の製造方法。
【請求項６】
請求項２に記載の磁気抵抗記憶素子の製造方法であって、
前記第一及び第二の切れ込みを形成するために、
ＣｌとＡｒとＯとを含むガスを用いたスパッタによる異方性エッチングをオーバーエッチになるように行う
ことを特徴とする磁気抵抗記憶素子の製造方法。
【請求項７】
請求項５又は請求項６に記載の磁気抵抗記憶素子の製造方法であって、
前記異方性エッチングを行った後にウェットエッチングを行う
ことを特徴とする磁気抵抗記憶素子の製造方法。
【請求項８】
請求項３に記載の磁気抵抗記憶素子の製造方法であって、
前記第一乃至第三の切れ込みを形成するために、
ＣＯとＮＨ3とを含むガス又はＣｌとＡｒとＯとを含むガスを用いたスパッタによる異方性エッチングをオーバーエッチになるように行った後に有機酸もしくはアミン系の有機溶媒を用いたウェットエッチングを行う
ことを特徴とする磁気抵抗記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗記憶素子およびその製造方法に関し、特に、ＴＭＲ（Tunnel Magneto-Resistance：トンネル磁気抵抗）効果を用いた不揮発性メモリであるＭＲＡＭ（Magnetoresistive Random Access Memory）の歩留まりを向上させるための技術に関する。
【背景技術】
【０００２】
従来から、スピン依存電気伝導によるＴＭＲ効果を用いた不揮発性メモリであるＭＲＡＭが用いられている。ＭＲＡＭは、無限回数の書き換え、ＴＭＲ素子の微細化による大容量化、高速動作、および低電圧動作が可能等の優れた特性を持っている。メモリ動作を行う素子は、ＴＭＲ構造と呼ばれる構造を持ち、２つの磁性膜が上下にトンネル絶縁層を挟む形状で配置されている。下部の磁性層はピン層、上部の磁性層はフリー層と呼ばれ、磁性を持つ合金の積層膜によって構成されている。メモリ動作としては、ピン層の磁性の向きを固定しておき、電流によって誘起された外部磁場をＴＭＲ素子に印加することにより、フリー層の磁性の向きをコントロールする。ピン層の磁性の向きに対して、フリー層の磁性の向きが平行な場合と半平行な場合とにおいて、トンネル絶縁膜を流れるトンネル電流の抵抗値が変化し、この変化がメモリ動作の”０”および”１”にそれぞれ対応する。
【０００３】
このようなＭＲＡＭの例は、例えば、特許文献１〜３等に開示されている。
【０００４】
【特許文献１】特開２００２−３１４１７０号公報
【特許文献２】特開２００２−１２４７１７号公報
【特許文献３】特開２００３−１１０１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のメモリ動作において、トンネル絶縁膜にはトンネル電流が流れる必要があり、ＴＭＲ膜のピン層とフリー層とが電気的に絶縁されている必要がある。
【０００６】
しかしながら、従来のＴＭＲ素子においては、ピン層、トンネル絶縁層、およびフリー層それぞれの側面が、同一平面上に位置するように（言い換えれば、それぞれの側面が面一となるように）加工される。従って、制御良くピン層とフリー層とを絶縁して加工することが困難であるので、ＴＭＲ素子のショートに起因して、メモリ動作に必要な抵抗変化率を確保できない場合がある。そのため、歩留まりが低下してしまう場合があるという問題点があった。
【０００７】
本発明は、以上の問題点を解決するためになされたものであり、歩留まりを向上させることが可能な磁気抵抗記憶素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明に係る磁気抵抗記憶素子は、下部磁性層および上部磁性層並びに下部磁性層と上部磁性層との間に挟まれた非磁性絶縁膜を有する磁気抵抗記憶素子であって、非磁性絶縁膜の側壁に第一の切れ込みを形成したことを特徴とする。
【発明の効果】
【０００９】
本発明に係る磁気抵抗記憶素子は、下部磁性層および上部磁性層並びに下部磁性層と上部磁性層との間に挟まれた非磁性絶縁膜を有する磁気抵抗記憶素子であって、非磁性絶縁膜の側壁に第一の切れ込みを形成したことを特徴とする。従って、下部磁性層と上部磁性層との間の絶縁性を高めることができる。よって、メモリ動作に必要な抵抗変化率を確保できるので、この磁気抵抗記憶素子を有するメモリセルの歩留まりを高めることが可能となる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るメモリセルの構造を示す上面図である。図１においては、ＴＭＲ下部電極膜６２上にＴＭＲ素子６０ａが形成され、ＴＭＲ素子６０ａ上にビットライン７２が形成されている。
【００１１】
図２は、図１に示されるメモリセルの構造を示す断面図である。図２（ａ）〜（ｃ）は、それぞれ、図１におけるＡ−Ａ断面、Ｂ−Ｂ断面およびＣ−Ｃ断面を示している。すなわち、図２（ａ）はビットライン７２に平行な断面を示し、図２（ｂ），（ｃ）はビットライン７２に直交する断面をそれぞれ示している。
【００１２】
図２において、半導体基板１０は、厚さが約４０ｎｍ程度の分離領域１１により活性領域が分離されている。活性領域上には、ソース／ドレイン２０およびゲート構造２４を含むトランジスタ領域が形成されている。
【００１３】
このゲート構造２４は、厚さが約３ｎｍ程度のゲート酸化膜１４上に厚さが約１５０ｎｍ程度のゲート電極１６を形成しその両側面に幅が約１５０ｎｍ程度のサイドウォール１８を形成させた構造からなる。また、このゲート電極１６の上面は、約１５０ｎｍ×２００ｎｍ程度であり、その上にコバルトシリサイド２３が形成されている。
【００１４】
半導体基板１０上には、酸化膜からなり厚さが約５００ｎｍ程度の層間絶縁膜２６が形成されており、層間絶縁膜２６中にはコンタクトプラグ２８が形成されている。層間絶縁膜２６上には、窒化膜からなり厚さが約８０ｎｍ程度の層間絶縁膜３０および酸化膜からなり厚さが約４００ｎｍ程度の層間絶縁膜３２がこの順に形成されており、層間絶縁膜３０，３２中にはＣｕ配線３４が形成されている。層間絶縁膜３２上には、窒化膜からなり厚さが約５０ｎｍ程度の層間絶縁膜３６、酸化膜からなり厚さが約４００ｎｍ程度の層間絶縁膜３８および酸化膜からなり厚さが約４００ｎｍ程度の層間絶縁膜４０がこの順に形成されており、層間絶縁膜３６，３８，４０中にはＣｕ配線４２が形成されている。層間絶縁膜４０上には、窒化膜からなり厚さが約８０ｎｍ程度の層間絶縁膜４４、酸化膜からなり厚さが約４００ｎｍ程度の層間絶縁膜４６および酸化膜からなり厚さが約４００ｎｍ程度の層間絶縁膜４８がこの順に形成されている。層間絶縁膜４４，４６，４８中にはＣｕ配線からなるディジットライン５０が形成されており、層間絶縁膜４８中には、Ｃｕ配線５１が形成されている。
【００１５】
層間絶縁膜４８上には、窒化膜からなり厚さが約１００ｎｍ程度の層間絶縁膜５２が形成されており、層間絶縁膜５２中および上にはＴａからなるＴＭＲ下部電極膜６２がディジットライン５０に接するように形成されている。
【００１６】
ＴＭＲ下部電極膜６２上の一領域には、ＴＭＲ素子６０ａおよびＴＭＲ上部電極膜６８がこの順に形成されている。また、ＴＭＲ下部電極膜６２上の他領域には、酸化膜からなり厚さが約５００ｎｍ程度の層間絶縁膜７０が形成されている。層間絶縁膜７０中には、Ｃｕ配線からなり太さが約４００ｎｍ程度のビットライン７２が形成されている。層間絶縁膜７０上には、窒化膜からなるパッシベーション膜７４が形成されている。
【００１７】
図３は、図１，２に示されるＴＭＲ素子６０ａの詳細な構造を示す断面図である。図３において、ＴＭＲ素子（磁気抵抗記憶素子）６０ａは、厚みが約３０〜５０ｎｍ程度であり、磁性膜からなるピン層（下部磁性層）６５、非磁性絶縁膜からなるトンネル絶縁層６６および磁性膜からなるフリー層（上部磁性層）６７をこの順に堆積した構成からなる。また、ＴＭＲ素子６０ａおよびＴＭＲ上部電極膜６８は、いずれも同一平面形状を有し、約２００ｎｍ×４００ｎｍ程度である。
【００１８】
図３に示すように、ＴＭＲ素子６０ａは、それぞれ同一平面形状を有するピン層６５、トンネル絶縁層６６およびフリー層６７において、トンネル絶縁層６６の側壁に切れ込み（第一の切れ込み）を形成したサイドエッチ構造を有している。この切れ込みの長さＬとしては、ピン層６５又はフリー層６７の長さＫの５〜１０％であることが望ましい。このような切れ込みを形成することにより、ピン層６５とフリー層６７との間の絶縁性を高めることができる。従って、メモリ動作に必要な抵抗変化率を確保できるので、このようなメモリセルの歩留まりを高めることが可能となる。
【００１９】
以下、図４〜２２に示される断面図を用いて、図１，２に示されるメモリセルの製造方法について説明する。
【００２０】
まず、図４に示すように、半導体基板１０上に、活性領域および、ＳＴＩ（Shallow-Trench-Isolation：浅いトレンチ分離）を用いた分離領域１１を形成する。
【００２１】
次に、図５に示すように、半導体基板１０上に熱酸化膜（図示しない）を形成した後に、イオン注入を行うことにより、活性領域にウェル１２およびチャンネル１３を形成する。このとき、例えば、Ｐウェルとしては、不純物として、ボロンを、まず２００〜５００ｋｅＶおよび５×１０12〜１×１０14／ｃｍ2の条件で注入し、次に１５〜７０ｋｅＶおよび３×１０12〜５×１０13／ｃｍ2の条件で注入する。また、Ｎウェルとしては、不純物として、リンを３００〜１０００ｋｅＶおよび５×１０12〜１×１０14／ｃｍ2の条件で注入するとともに砒素を１５〜７０ｋｅＶおよび３×１０12〜５×１０13／ｃｍ2の条件で注入する。
【００２２】
次に、図６に示すように、ゲート酸化を行うことにより半導体基板１０上にゲート酸化膜１４を形成した後に、ゲート酸化膜１４上にゲート電極１６を形成する。
【００２３】
次に、図７に示すように、ゲート電極１６の両側面にサイドウォール１８を形成した後に、半導体基板１０上にイオン注入を行うことによりソース／ドレイン２０を形成する。このとき、例えば、Ｐウェル対しては、不純物として、ボロンを、１〜２０ｋｅＶおよび５×１０13〜５×１０15／ｃｍ2の条件で注入する。また、Ｎウェルに対しては、不純物として、砒素を、３〜１００ｋｅＶおよび５×１０13〜５×１０15／ｃｍ2の条件で注入する。
【００２４】
次に、図８に示すように、ソース／ドレイン２０上およびゲート電極１６上に、それぞれ、コバルトシリサイド２２，２３を形成する。これにより、ゲート酸化膜１４、ゲート電極１６、サイドウォール１８およびコバルトシリサイド２３を含むゲート構造２４が形成される。
【００２５】
次に、図９に示すように、半導体基板１０上に層間絶縁膜２６を堆積した後に、層間絶縁膜２６中にコンタクトプラグ２８を形成する。
【００２６】
次に、図１０に示すように、層間絶縁膜２６上に層間絶縁膜３０，３２をこの順に堆積した後に、ダマシン技術を用いて、層間絶縁膜３０，３２中にＣｕ配線３４を形成する。
【００２７】
次に、図１１に示すように、層間絶縁膜３２上に、層間絶縁膜３６，３８，４０をこの順に堆積した後に、ダマシン技術を用いて、層間絶縁膜３６，３８，４０中にＣｕ配線４２を形成する。
【００２８】
次に、図１２に示すように、層間絶縁膜４０上に、層間絶縁膜４４，４６，４８をこの順に堆積する。その後に、ダマシン技術を用いて、層間絶縁膜４４，４６，４８中にＣｕ配線からなるディジットライン５０を形成し、層間絶縁膜４８中にＣｕ配線５１を形成する。
【００２９】
次に、図１３に示すように、層間絶縁膜４８上に、層間絶縁膜５２を堆積した後に、レジスト（図示しない）を塗布し、写真製版技術を用いてレジストパターン（図示しない）を形成する。そして、このレジストパターンに異方性エッチングを行うことにより、ビア５４を開口する。
【００３０】
次に、図１４に示すように、ビア５４を開口された層間絶縁膜５２上に、ＴａからなるＴＭＲ下部電極膜６２を堆積する。そして、ＴＭＲ下部電極膜６２上に、ピン層６５、トンネル絶縁層６６、およびフリー層６７をこの順に堆積することによりＴＭＲ膜６０を形成する（図１４においては、ピン層６５、トンネル絶縁層６６、およびフリー層６７は図示していない）。さらに、ＴＭＲ膜６０上に、ＴａからなるＴＭＲ上部電極膜６８を堆積する。
【００３１】
次に、図１５に示すように、ＴＭＲ上部電極膜６８およびＴＭＲ膜６０を加工する。この加工において、ＴＭＲ上部電極膜６８およびＴＭＲ膜６０は、図３に示されるようなサイドエッチ構造に加工される。これにより、ＴＭＲ膜６０からＴＭＲ素子６０ａが形成される。ＴＭＲ上部電極膜６８およびＴＭＲ膜６０の詳細な加工手順については、図１７〜２０を用いて後述する。
【００３２】
次に、図１６に示すように、ＴＭＲ下部電極膜６２の形状を加工する。ＴＭＲ下部電極膜６２の詳細な加工手順については、図２１〜２２を用いて後述する。
【００３３】
次に、層間絶縁膜５２上およびＴＭＲ下部電極膜６２上に層間絶縁膜７０を堆積した後に、ダマシン技術を用いて、層間絶縁膜７０に、Ｃｕ配線からなるビットライン７２を形成する。そして、層間絶縁膜７０上にパッシベーション膜７４を形成する。これにより、図２に示されるようなメモリセルが形成される。
【００３４】
以下、図１７〜２２に示される断面図を用いて、ＴＭＲ上部電極膜６８、ＴＭＲ膜６０およびＴＭＲ下部電極膜６２の詳細な加工手順について説明する。
【００３５】
まず、図１７に示すように、ＴＭＲ上部電極膜６８上にレジストを塗布し、写真製版技術を用いてレジストマスク８０を形成する。
【００３６】
次に、図１８に示すように、レジストマスク８０を用いて、ＴＭＲ上部電極膜６８をエッチングする。
【００３７】
次に、図１９に示すように、レジストマスク８０を除去する。
【００３８】
次に、図２０に示すように、ＴａからなるＴＭＲ上部電極膜６８をハードマスクとしてスパッタによる異方性エッチングを行い、ＴＭＲ膜６０の形状を加工する。このとき、ＣＯ分子とＮＨ3分子とを含むＣＯ／ＮＨ3ガスを用いることにより、トンネル絶縁膜６６の側壁に切れ込みを形成することができる。
【００３９】
そして、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となる。
【００４０】
次に、図２１に示すように、ＴＭＲ上部電極膜６８上にレジストを塗布し、写真製版技術を用いてレジストマスク８２を形成する。
【００４１】
次に、図２２に示すように、レジストマスク８２を用いて、スパッタによりＴＭＲ下部電極膜６２の異方性エッチングを行う。
【００４２】
次に、レジストマスク８２を除去した後に、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となり、図３に示されるようなサイドエッチ構造を有するＴＭＲ素子６０ａが形成される。
【００４３】
このように、本実施の形態に係る磁気抵抗記憶素子およびその製造方法においては、ＣＯ／ＮＨ3ガスを用いてスパッタによる異方性エッチングを行うことにより、トンネル絶縁膜６６の側壁に切れ込みを形成する。従って、ピン層６５とフリー層６７との間の絶縁性を高めることができる。よって、メモリ動作に必要な抵抗変化率を確保できるので、ＴＭＲ素子６０ａを有するメモリセルの歩留まりを高めることが可能となる。
【００４４】
また、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性をさらに高めることが可能となる。
【００４５】
＜実施の形態２＞
実施の形態１においては、トンネル絶縁膜６６に切れ込みを形成するが、トンネル絶縁膜６６に加えてピン層６５の上部に切れ込みを形成してもよい。
【００４６】
図２３は、実施の形態２に係るＴＭＲ素子６０ｂの構造を示す断面図である。図２３は、図３に示されるサイドエッチ構造において、トンネル絶縁膜６６の側壁に加えてピン層６５の側壁の上部にも切れ込み（第二の切れ込み）が形成されたものである。この第二の切れ込みは、第一の切れ込みに連なるように形成される。
【００４７】
以下、図２４〜２６に示される断面図を用いて、図２３に示されるＴＭＲ素子６０の製造方法について説明する。
【００４８】
まず、図１７〜図１９と同様の手順で、ＴＭＲ上部電極膜６８の形状を加工する。
【００４９】
次に、図２４に示すように、ＴａからなるＴＭＲ上部電極膜６８をハードマスクとしてスパッタによる異方性エッチングを行い、ＴＭＲ膜６０の形状を加工する。このとき、ＣｌイオンとＡｒイオンとＯイオンとを含むＣｌ／Ａｒ／Ｏガスを用いてオーバーエッチを行うことにより、トンネル絶縁膜６６の側壁およびピン層６５の側壁の上部に切れ込みを形成することができる。このオーバーエッチにおいては、ＴＭＲ下部電極膜６２表面において散乱されたイオン等（リスパッタ成分）がエッチング成分として作用することにより、トンネル絶縁膜６６に加えてピン層６５をエッチングすることが可能となる。
【００５０】
そして、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となる。
【００５１】
次に、図２５に示すように、ＴＭＲ上部電極膜６８上にレジストを塗布し、写真製版技術を用いてレジストマスク８２を形成する。
【００５２】
次に、図２６に示すように、レジストマスク８２を用いて、スパッタによりＴＭＲ下部電極膜６２の異方性エッチングを行う。
【００５３】
次に、レジストマスク８２を除去した後に、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となり、図２３に示されるようなサイドエッチ構造を有するＴＭＲ素子６０ｂが形成される。
【００５４】
このように、本実施の形態では、実施の形態１におけるＣＯ／ＮＨ3ガスに代えてＣｌ／Ａｒ／Ｏガスを用いて、オーバーエッチを行うことにより、トンネル絶縁膜６６に加えてピン層６５の上部に切れ込みを形成する。従って、実施の形態１の効果に加えて、メモリセルの歩留まりをさらに高めることが可能となるという効果を有する。
【００５５】
＜実施の形態３＞
実施の形態２においては、トンネル絶縁膜６６とピン層６５の上部とに切れ込みを形成するが、トンネル絶縁膜６６とピン層６５の上部とに加えてフリー層６７の下部に切れ込みを形成してもよい。
【００５６】
図２７は、実施の形態３に係るＴＭＲ素子６０ｃの構造を示す断面図である。図２７は、図２３に示されるサイドエッチ構造において、トンネル絶縁膜６６の側壁およびピン層６５の側壁の上部に加えてフリー層６７の側壁の下部にも切れ込み（第三の切れ込み）が形成されたものである。この第三の切れ込みは、第一の切れ込みに連なるように形成される。
【００５７】
以下、図２８〜３０に示される断面図を用いて、図２７に示されるＴＭＲ素子６０ｃの製造方法について説明する。
【００５８】
まず、図１７〜図１９と同様の手順で、ＴＭＲ上部電極膜６８の形状を加工する。
【００５９】
次に、図２８に示すように、ＴａからなるＴＭＲ上部電極膜６８をハードマスクとしてスパッタによる異方性エッチングを行い、ＴＭＲ膜６０の形状を加工する。このとき、Ｃｌ／Ａｒ／Ｏガスを用いてオーバーエッチを行うことにより、トンネル絶縁膜６６の側壁およびピン層６５の側壁の上部に切れ込みを形成することができる。このオーバーエッチにおいては、ＴＭＲ下部電極膜６２表面において散乱されたイオン等（リスパッタ成分）がエッチング成分として作用することにより、トンネル絶縁膜６６に加えてピン層６５をエッチングすることが可能となる。
【００６０】
そして、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。このとき、エッチング液として有機酸もしくはアミン系の有機溶媒を用いることにより、トンネル絶縁膜６６の側壁およびピン層６５の側壁の上部に加えてフリー層６７の側壁の下部に切れ込みを形成することが可能となる。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となる。
【００６１】
次に、図２９に示すように、ＴＭＲ上部電極膜６８上にレジストを塗布し、写真製版技術を用いてレジストマスク８２を形成する。
【００６２】
次に、図３０に示すように、レジストマスク８２を用いて、スパッタによりＴＭＲ下部電極膜６２の異方性エッチングを行う。
【００６３】
次に、レジストマスク８２を除去した後に、スパッタによりＴＭＲ膜６０の側壁に堆積された堆積物を、ウェットエッチングにより除去する。これにより、ピン層６５とフリー層６７との間の絶縁性を高めリーク電流を抑制することが可能となり、図２７に示されるようなサイドエッチ構造を有するＴＭＲ素子６０ｃが形成される。
【００６４】
このように、本実施の形態では、有機酸もしくはアミン系の有機溶媒を用いたウェットエッチングを行うことにより、トンネル絶縁膜６６とピン層６５の上部とに加えてフリー層６７の下部に切れ込みを形成する。従って、実施の形態２の効果に加えて、メモリセルの歩留まりをさらに高めることが可能となるという効果を有する。
【００６５】
なお、本実施の形態においては、エッチングガスとして、Ｃｌ／Ａｒ／Ｏガスに代えてＣＯ／ＮＨ3ガスを用いた場合にも、同様の効果を奏することが確認されている。すなわち、有機酸もしくはアミン系の有機溶媒を用いたウェットエッチングを行うことにより、ピン層６５の側壁の上部とフリー層６７の側壁の下部との両方がエッチングされると考えられる。
【００６６】
＜実施の形態４＞
実施の形態１〜３においては、ソース／ドレイン２０およびゲート構造２４を含むトランジスタ領域を形成し、それぞれ、このトランジスタ領域を用いてＴＭＲ素子６０ａ〜ｃの選択を行っている。しかし、ＴＭＲ素子６０ａ〜６０ｃをクロスポイント型に配置することにより、このトランジスタ領域を省いてもよい。
【００６７】
図３１は、実施の形態４に係る半導体装置におけるＴＭＲ素子（図３１ではＴＭＲ素子６０ａを用いた場合を示している）の配置を示す模式図である。図３１に示されるようなクロスポイント型配置においては、ＴＭＲ素子６０ａは、複数のディジットライン５０と複数のビットライン７２とのそれぞれの交点に配置され、ディジットライン５０とビットライン７２とを制御することにより、トランジスタを用いることなく選択されデータの書き込みが行われる。従って、ＴＭＲ素子６０ａをクロスポイント型に配置することにより、図３２に示すように、メモリセルにおいてトランジスタ領域を省くことが可能となる。図３２は、図２において、層間絶縁膜４０およびＣｕ配線４２より下の領域を省いた構造を層間絶縁膜７６上に形成したものである。
【００６８】
このように、本実施の形態においては、ＴＭＲ素子をクロスポイント型に配置することにより、メモリセルのトランジスタ領域を省いている。従って、メモリセルの面積を低減できるので、集積度を高めることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１に係るメモリセルの構造を示す断面図である。
【図２】本発明の実施の形態１に係るメモリセルの構造を示す上面図である。
【図３】本発明の実施の形態１に係るＴＭＲ素子の構造を示す断面図である。
【図４】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図５】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図６】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図７】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図８】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図９】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１０】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１１】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１２】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１３】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１４】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１５】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１６】本発明の実施の形態１に係るメモリセルの製造方法を示す断面図である。
【図１７】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図１８】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図１９】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図２０】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図２１】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図２２】本発明の実施の形態１に係るＴＭＲ素子の製造方法を示す断面図である。
【図２３】本発明の実施の形態２に係るＴＭＲ素子の構造を示す断面図である。
【図２４】本発明の実施の形態２に係るＴＭＲ素子の製造方法を示す断面図である。
【図２５】本発明の実施の形態２に係るＴＭＲ素子の製造方法を示す断面図である。
【図２６】本発明の実施の形態２に係るＴＭＲ素子の製造方法を示す断面図である。
【図２７】本発明の実施の形態３に係るＴＭＲ素子の構造を示す断面図である。
【図２８】本発明の実施の形態３に係るＴＭＲ素子の製造方法を示す断面図である。
【図２９】本発明の実施の形態３に係るＴＭＲ素子の製造方法を示す断面図である。
【図３０】本発明の実施の形態３に係るＴＭＲ素子の製造方法を示す断面図である。
【図３１】本発明の実施の形態４に係るメモリセルの配置を示す模式図である。
【図３２】本発明の実施の形態４に係るメモリセルの構造を示す断面図である。
【符号の説明】
【００７０】
１０  半導体基板、１１  分離領域、１２  ウェル、１３  チャンネル、１４  ゲート酸化膜、１６  ゲート電極、１８  サイドウォール、２０  ソース／ドレイン、２２，２３  コバルトシリサイド、２４  ゲート構造、２６，３０，３２，３６，３８，４０，４４，４６，５２，７６  層間絶縁膜、２８  コンタクトプラグ、３４，４２，５１  Ｃｕ配線、５０  ディジットライン、５４  ビア、６０  ＴＭＲ膜、６０ａ，６０ｂ，６０ｃ  ＴＭＲ素子、６２  ＴＭＲ下部電極膜、６５  ピン層、６６  トンネル絶縁層、６７  フリー層、６８  ＴＭＲ上部電極膜、７２  ビットライン、７４  パッシベーション膜、８０，８２  レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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