(57)【要約】【課題】  反転間隔の長い信号及び短い信号が入力されるディジタルＰＬＬのロック判定を確実に行うことのできるロック状態判定回路を実現することにある。【解決手段】  ＰＬＬの入力信号を、ディジタル制御発振器２５からの出力信号により標本化した離散値により入力し、ディジタル制御発振器２５の発振周波数の繰返しで得られる離散値の信号レベルが、予め設定される閾値の範囲にあるか否かを電圧比較手段３１１により検出し、検出した電圧を電圧比較手段３１１により閾値の範囲外であるとして検出されるときには正の第１の数を、範囲内として検出されるときには負の第２の数をセレクタ３１２により割り付け、割り付けた数を累積手段３２１で加算累積し、累積数の大きさに応じＰＬＬ２がロック状態にあるか否かをロック判定手段３２３により判定するようにしてディジタルＰＬＬのロック状態判定回路を実現した。【選択図】      図１
2006270372.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路がロックされているか否かを検出するディジタルＰＬＬのロック状態判定回路において、
予め定められた前記ＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、
前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、
入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、
前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、
前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、
前記リミッタ部で制限された範囲内の数の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部と、
を備えたことを特徴とするディジタルＰＬＬのロック状態判定回路。
【請求項２】
ＰＬＬ回路がロックされているか否かを検出するディジタルＰＬＬのロック状態判定回路において、
予め定められた前記ＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、
前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、
入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、
前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、
前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、
前記加算器で加算された前記正負の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部と、
を備えたことを特徴とするディジタルＰＬＬのロック状態判定回路。
【請求項３】
前記請求項１又は２に記載するディジタルＰＬＬのロック状態判定回路であって、
前記セレクタ部から出力される前記正の数の絶対値は前記負の数の絶対値よりも小さな数であることを特徴とするディジタルＰＬＬのロック状態判定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルＰＬＬ（Phase Locked Loop）回路と共に用いられ、ＰＬＬが入力信号にロックしているか否かの状態を判定するディジタルＰＬＬのロック状態判定回路に関する。
【背景技術】
【０００２】
最近になり、映像信号や音声信号などの情報信号をデジタル信号に変換し、圧縮符号化し、ディジタル変調して媒体に記録する光ディスクの市場導入がなされている。その光ディスクの再生は、記録されたディジタル変調信号を読み出し、デジタル変調信号を復号するためのクロック信号を抽出し、その抽出されたクロック信号を用いてディジタル変調信号の復調及び圧縮符号化された情報信号の復号を行う。即ち、光ディスクから再生された信号をディジタルＰＬＬに入力してクロック信号を生成し、そのクロック信号を用いて記録された情報信号を再生する。
【０００３】
ディジタルＰＬＬが入力信号に対して同期状態になったこと（ロック状態）、または入力信号に対して同期状態から外れたこと（アンロック状態）をロック検出回路により迅速に検出できれば、アンロック状態の場合にはＰＬＬのループゲインを増加させてロックのための応答速度を速めてロック状態にさせたり、ロック状態においてはＰＬＬのループゲインを減少させることで入力される雑音信号成分による妨害の影響を受けづらくし、安定した周波数のクロック信号を得るように出来る。そして、記録された情報信号の再生開始を短時間で開始させたり、位相変動成分を多く含む光ディスクから読み出して得られる復調用入力信号に対して安定度の高い再生を行うことができる光ディスク再生装置を実現出来る。
【０００４】
図１４に、従来例によるＰＬＬ及びロックロック検出部の構成を示し、図面を参照しその動作について説明する。
同図に示すＰＬＬ８は、位相比較回路８１、ループフィルタ８２、電圧制御発振器８３、位相差検出回路９１、及びロック検出回路９２より構成される。ロック検出部９は位相差検出回路９１及びロック検出回路９２より構成される。
【０００５】
まず、雑音成分及び位相変動成分を含む入力信号は位相比較回路８１及び位相差検出回路９１のそれぞれの一方の入力端子に供給される。位相比較回路８１及び位相差検出回路９１のそれぞれの他方の入力端子には電圧制御発振器８３で発振された発振出力が供給される。位相比較回路８１は入力された信号と電圧制御発振器８３から入力された信号との位相差を検出し、位相差に応じた誤差信号を出力する。誤差信号はループフィルタ８２に入力され、そこでは積算処理により誤差信号の低域成分が増強される。低域成分の増強された誤差信号は電圧制御発振器８３に入力される。電圧制御発振器８３では入力された誤差信号に応じて制御された周波数で発振し、発振出力が得られる。その発振出力が用いられて、図示しないディジタル変調信号復調回路や圧縮符号化信号復号回路等を駆動するためのクロック信号が生成される。
【０００６】
上記の位相差検出回路９１は入力された２つの信号の位相差を同期検波により検出する。即ち、ＰＬＬ回路が入力信号にロック（同期）しているときにはレベルの小さな位相誤差信号を出力するが、ＰＬＬ回路がロックしていないとき、及び入力信号に含まれる雑音成分及び位相変動成分が多いときには大きなレベルの位相誤差信号を出力する。ロック検出回路９２は、位相誤差信号の絶対値の大きさを、予め設定される基準設定値と比較し、基準設定値よりも大きいときにはアンロックの状態にあるとして検出する。ＰＬＬ８及びロック検出部９が組み込まれている光ディスク再生装置は、検出されたロック状態の信号を基にして再生されたディジタル変調信号の復調、及び圧縮符号化された情報信号の復号を行うようにしている。
【０００７】
特許文献１には、ＰＬＬの位相比較器の出力である位相誤差信号の所定期間の平均が、所定設定値を超えたことを検出することによって、ＰＬＬのアンロックを検出する技術が開示されている。ＰＬＬのアンロック検出によりＰＬＬの位相同期の不安定さを検出することができる。ＰＬＬの位相同期の状態を検出し、不安定さが検出された場合には誤り訂正部の回路動作を停止させる。それにより、回路の消費電力を低減させるようにした再生機を実現している。
【０００８】
また、特許文献２には、位相誤差信号とロック判定用基準設定値とを比較し、位相誤差信号が連続して判定用基準設定値を下回る回数が設定回数を超えたときにのみ、ＰＬＬはロック状態であると判定するための位相誤差信号を出力するようにしたＰＬＬロック回路におけるロック検出方法が開示されている。
【特許文献１】特開２００２−３５８７３９号公報
【特許文献２】特許第３０２８９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示されるデータ再生方法では、光ディスクの再生でＰＬＬがロック状態にあっても、反転間隔の短い信号などで位相変動の大きな信号が入力される場合には、検出されるレベルの大きな位相誤差信号が反転間隔の短い入力信号が基にされて生じたのか、またはＰＬＬがアンロック状態にあるために生じたのかを区別することが出来ない。特に、ＰＬＬに入力される入力信号が記録から再生の間で生じる伝達特性の劣化の影響を受けて高域減衰されている場合には区別が困難である。さらに、ＰＬＬをアンロック状態からロック状態にさせるために、減衰された高域成分を大きく補償するようにＰＬＬのループゲインを上げる場合では、位相差検出回路９１で検出される位相誤差信号は入力される信号の位相変動を基に生じているのか、又はＰＬＬがアンロック状態にあるために生じているのかを区別して判断することは困難である。
【００１０】
また、特許文献２の例で示したロック及びアンロックの検出を、光ディスクを再生して得られる入力信号の場合について説明する。光ディスク再生において、反転間隔の長い入力信号は、伝達特性の劣化の影響を受け難いためＰＬＬはロックし易く、ロック状態の判定も容易である。しかし、反転間隔の短い入力信号の場合は、伝達特性の高域劣化の影響を受け易いため、高域劣化を補償するための高域強調を施すことにより位相誤差が大きく検出され、基準値を超える位相誤差が検出されることも多い。反転間隔の短い信号は、ランダムな入力信号に含まれる割合が多い。反転間隔の短い信号が続けて入力されたときなどには、ＰＬＬがロックしているにも関わらずアンロックであるとして誤判定されることがある。即ち、特許文献２で開示されるＰＬＬのロック判定では誤判定が含まれることが多いなど、ＰＬＬのロック判定を正確に行うことは出来ない。
【００１１】
そこで、本発明は、上記のような問題点を解消するためになされたもので、大きなレベルの位相変動成分を含む反転間隔の短い信号と、反転間隔が長く位相変動成分が小である信号とがランダムに混在して入力される信号に位相同期した周波数で発振する発振出力信号を生成するディジタルＰＬＬに接続し、ＰＬＬのロック状態の判定を誤りなく且つロック状態及びアンロック状態の判定を迅速に行うことのできるディジタルＰＬＬのロック状態判定回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願発明における第１の発明は、ＰＬＬ回路がロックされているか否かを検出するディジタルＰＬＬのロック状態判定回路において、予め定められた前記ＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、前記リミッタ部で制限された範囲内の数の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部と、を備えたことを特徴とするディジタルＰＬＬのロック状態判定回路を提供する。
第２の発明は、ＰＬＬ回路がロックされているか否かを検出するディジタルＰＬＬのロック状態判定回路において、予め定められた前記ＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、前記加算器で加算された前記正負の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部と、を備えたことを特徴とするディジタルＰＬＬのロック状態判定回路を提供する。
第３の発明は、上記第１又は第２の発明に記載するディジタルＰＬＬのロック状態判定回路であって、前記セレクタ部から出力する前記正の数の絶対値は前記負の数の絶対値よりも小さな数であることを特徴とするディジタルＰＬＬのロック状態判定回路を提供する。
【発明の効果】
【００１３】
本発明によれば、予め定められたＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、前記リミッタ部で制限された範囲内の数の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部とがあるので、大きなレベルの位相変動成分を含む反転間隔の短い信号と、反転間隔が長く位相変動成分が小である信号とがランダムに混在して入力される信号に位相同期した周波数で発振する発振出力信号を生成するディジタルＰＬＬに接続し、ＰＬＬのロック状態の判定を誤りなく且つロック状態及びアンロック状態の判定を迅速に行うことのできるディジタルＰＬＬのロック状態判定回路を実現出来る。
また、前記セレクタ部から出力する前記正の数の絶対値を前記負の数の絶対値よりも小さな数に設定する場合には、ロック状態が長時間継続した後でもロック外れの判定を更に迅速に行うディジタルＰＬＬのロック状態判定回路を実現出来る。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施例に係るディジタルＰＬＬ（Phase Locked Loop）のロック状態判定回路について図１〜図１３を用いて説明する。
図１は、本発明の実施に係るロック状態判定部を搭載するディジタルＰＬＬ装置の構成例を示すブロック図である。
図２は、本発明の実施に係るディジタルＰＬＬの要部の構成例を示す図である。
図３は、本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
図４は、本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
図５は、本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
図６は、本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
図７は、本発明の実施に係るディジタルＰＬＬに入力される波形例を示す図である。
図８は、本発明の実施に係るロック状態判定部の動作を説明する図である。
図９は、本発明の実施に係るロック状態判定部の要部の構成例を示す図である。
図１０は、本発明の実施に係るディジタルＰＬＬの変形構成例を示す図である。
図１１は、本発明の実施に係るロック状態判定部の変形構成例を示す図である。
図１２は、本発明の実施に係る変形構成されるロック状態判定部の動作を示す図である。
図１３は、本発明の実施に係る積算重み付け信号の変化例を示す図である。
【００１５】
そのディジタルＰＬＬのロック状態判定回路部は、大きなレベルの位相変動成分を含む反転間隔の短い信号と、反転間隔が長く位相変動成分が小である信号とがランダムに混在して入力される信号に位相同期した周波数で発振する発振出力信号を生成するディジタルＰＬＬに接続し、ＰＬＬのロック状態の判定を誤りなく且つロック状態及びアンロック状態の判定を迅速に行うことのできるディジタルＰＬＬのロック状態判定回路を実現するという目的を、予め定められたＰＬＬ回路がロックしているか否かを判定する基準信号と前記ＰＬＬ回路から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器と、前記比較器から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部と、入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部と、前記リミッタ部で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部と、前記フィードバック信号に基づいて、前記フィードバック部から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部から出力される正負の数のいずれかを加算して出力する加算器と、前記リミッタ部で制限された範囲内の数の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部とを備えて実現した。
【００１６】
ロック状態判定回路部を搭載するディジタルＰＬＬ装置の構成について述べる。
図１に示すロック状態判定回路部搭載ディジタルＰＬＬ装置は、Ａ／Ｄ（analog-to-digital）変換器１１及びクロック信号発生器１２よりなる入力回路部１と、位相比較器２３、ループフィルタ２４、ディジタル制御発振器２５よりなるディジタルＰＬＬ２と、重み付け割付器入力される正負の数を予め定めた及びロック判定器３２よりなるロック状態判定回路部３とより構成される。
図２に示すディジタルＰＬＬ２の位相比較器２３は、サンプリング点補間回路２３ａ、ゼロクロス検出回路２３ｂ、及び位相差検出回路２３ｃより構成される。
図９に示すロック状態判定回路部３は、比較回路入力される正負の数を予め定めた１及びセレクタ３１２からなる重み付け割付器３１と、加算回路３２１、リミッタ３２２、フリップフロップ（ＦＦ）３２３、及びアンロック判定器３２９よりなるロック判定器３２とより構成される。
図１０に示すＰＬＬ２ａは、ゼロクロス検出回路２２ｂ、位相差検出回路２２ｃ、ループフィルタ２４、Ｄ／Ａ（digital-to-analog）変換器２７、及び電圧制御発振器２８より構成される。
図１１に示すロック判定器３２ａは、図３に示したロック判定器３２に比し、フリップフロップ３２４、セレクタ３２５、ＡＮＤゲイト３２６、カウンタ３２７、及び比較回路３２８が多く備えられている。アンロック判定回路３２９の代わりにアンロック判定回路３２９ａが備えられている。
【００１７】
ロック状態判定回路部搭載ディジタルＰＬＬ装置の動作について述べる。
図１を参照して入力回路部１、ディジタルＰＬＬ２、及びロック状態判定回路部３について述べる。
まず、図示しない光ディスクなどを再生して得られる反転間隔が長い入力信号及び反転間隔が短く且つ位相変動成分を含む入力信号は入力回路部１のＡ／Ｄ変換器１１に入力される。Ａ／Ｄ変換器１１では、クロック信号発生器１２から出力されるクロック信号のタイミングにより入力信号はサンプリングされ、ディジタル化された入力信号が得られる。ディジタルＰＬＬ２の位相比較器２３には、ディジタル入力信号とディジタル制御発振器２５から入力されるディジタル制御発振周波数に係る後述の補間位相情報とが入力され、ディジタル入力信号は後記のリサンプリングがなされる。そのリサンプリングして得られたサンプル点の値を基にして、ディジタル入力信号とディジタル制御発振周波数との位相誤差に係る誤差信号が生成される。ループフィルタ２４では誤差信号の高域成分が除去される。ディジタル制御発振器２５では高域成分が除去された誤差信号に応じたディジタル制御発振周波数に係る補間位相情報が生成される。
【００１８】
位相比較器２３からはディジタル入力信号の位相と、ディジタル制御発振周波数に係る補間位相情報との位相差に応じてロック状態に係る位相誤差信号が出力される。ロック状態に係る位相誤差信号はロック状態判定回路部３の重み付け割付器３１に入力される。そのロック状態に係る位相誤差信号は、反転間隔の長い入力信号に対してディジタルＰＬＬ２がロック状態にある場合は小さな電圧の信号として出力される。ディジタルＰＬＬ２がロック状態にない場合は大きな電圧の信号として出力される。一方、反転間隔が短い入力信号に対してはディジタルＰＬＬ２がロック状態にある場合に比しロック状態にない場合の方が大きな電圧の信号が出力されるものの、ロック状態にある場合の位相誤差信号とロック状態にない場合の位相誤差信号との電圧差は小さい。即ち、位相誤差信号には反転間隔が短い場合の入力信号におけるロック状態とアンロック状態とで判定に誤差が含まれ易い。さらに、入力信号に位相変動成分が多く含まれる場合ではディジタルＰＬＬ２がロック状態にある場合であっても大きな電圧の位相誤差信号が出力される場合がある。ロック状態判定回路部３では位相誤差信号に対して所定の信号処理を行うことによりディジタルＰＬＬ２のロック状態を正確に判定できるようにする。
【００１９】
まず、ロック状態判定回路部３の重み付け割付器３１から、ディジタルＰＬＬ２がロック状態にあるとして、即ち所定値以下の位相誤差信号が検出される場合には例えば＋１の重み付け信号を出力する。位相誤差信号が所定値を超える電圧でありロック状態にないとして検出される場合には−２の重み付け信号を出力する。ロック判定器３２では順次入力される重み付け信号を加算する。加算された重み付け信号が大きくなり過ぎないよう、順次加算して得られる重み付け信号を所定値に制限する。例えば加算値が５を超えないように制限する。ロック判定器３２では、加算値が正である場合に、ディジタルＰＬＬ２はロック状態にあると判定し、加算値が負になった場合はアンロック状態であると判定する。ディジタルＰＬＬ２がロック状態にあると判定される場合には、ディジタル制御発振器２５から出力される補間位相情報を基にクロック信号を生成し、そのクロック信号を用いて図示しない光ディスクから再生されるディジタル変調信号の復調などを行う。
【００２０】
以上により、ディジタルＰＬＬ２の同期状態をロック状態判定回路部３により所定の時間で判定できるため、アンロック状態においてＰＬＬのループゲインを増加させてロックのための応答速度を速めたり、ロック状態においてはＰＬＬのループゲインを減少させることによりフライホイール効果を増加させ、入力される位相変動成分や雑音信号成分による妨害を受け難く、安定した周波数のクロック信号を得ることができる。それにより、記録された情報信号の再生開始を短時間で行えると共に、再生開始後は高品質な復号動作を継続して行う光ディスク再生装置を実現出来る。
【００２１】
図２を参照してディジタルＰＬＬ２について詳述する。
まず、入力回路部１でディジタル信号に変換されたディジタル入力信号は位相比較器２３のサンプリング点補間回路２３ａに入力される。ディジタル制御発振器２５で発振される周波数に係るサンプリングクロックは、Ａ／Ｄ変換器１１でサンプリングされる周波数とは同期関係にない。サンプリング点補間回路２３ａでは、ディジタル制御発振器２５から出力される発振周波数に係る前述の補間位相情報をもとにリサンプリング演算が行われる。そのリサンプリング演算は、クロック信号発生器１２から入力されるクロック信号でＡ／Ｄ変換して得られたサンプリングデータに対し、ディジタル制御発振器２５から出力される発振周波数でサンプリングしたときに得られるリサンプリング値を求める演算である。即ち、クロック信号発生器１２の出力信号に対するディジタル制御発振器２５の出力信号の位相差に係る補間位相情報を用いてリサンプリング値を求める。リサンプリング値を求める方法として直線補間により行う方法と、高次補間により行う方法とがある。高次補間には、高次関数を用いて近似値を求める方法、sinX／xの補間関数に窓関数を組み合わせて行う方法などがある。
【００２２】
その補間位相情報は、ディジタル制御発振器２５により発振される発振周波数の位相が、クロック信号発生器１２により発生されＡ／Ｄ変換器１１が動作するクロックの位相に比して異なりがどれだけあるかを示す情報である。ディジタル制御発振器２５は仮想的な発振器であり、その発振周波数の位相はクロック信号発生器１２により発生される信号との位相差に係る情報を補間位相情報として出力する。ディジタルＰＬＬ２の位相比較器２３では、入力される補間位相情報を基に入力回路部１から入力される入力信号との位相誤差を演算する。ディジタルＰＬＬ２は仮想的な発振器の発振周波数を入力信号に位相同期させるようにした動作を行う。
【００２３】
図３には、Ａ／Ｄ変換器１１でサンプリングされた信号をディジタル制御発振器２５から出力される発振周波数で行うリサンプルに係る信号の位相関係が示されている。
同図において、横方向が時間軸であり、縦方向に信号の振幅を示す。Ａ／Ｄ変換器１１により標本化された離散データを白丸（○印）で示す。黒丸（●印）により示されるデータはサンプリング点補間回路２３ａでディジタル制御発振器２５から出力される補間位相情報を基にリサンプリングして得られる離散データ（サンプル値）である。
【００２４】
ゼロクロス検出回路２３ｂでは、リサンプリングされた入力信号のゼロクロスの状態が検出される。そこでは、入力される電圧の波形がゼロレベルと交差するサンプル値があるか、及びゼロレベルと交差するサンプル値がある場合にはゼロクロスサンプル点の値（ゼロクロスレベル値）が検出される。ＰＬＬが安定したロック状態にある場合は、レベルがゼロであるサンプル点をゼロクロスサンプル点として検出できる。実際のゼロクロスサンプル点の検出は、後記するようにサンプル点の信号の極性が変る前後２つのサンプル点からゼロクロスサンプル点が決定される。
【００２５】
図４に、ロック状態にあるディジタルＰＬＬ２のディジタル制御発振器２５から出力される補間位相情報を基にした時間位置でリサンプリングして得られる離散値データを示す。リサンプリングされた複数の離散値データのうち、ゼロクロスの位置に存在している離散値データがある。それは、ロック状態にあるディジタルＰＬＬ２のディジタル制御発振器２５の発振周波数位置は、離散値データがゼロクロスの位置になるように位相制御されていることによる。ゼロクロス検出回路２３ｂにより検出されるゼロクロスサンプル点の電圧が「０」として検出される場合である。
【００２６】
図５に示すリサンプリングされた離散値は、位相誤差を含んで位相同期される場合の離散値データである。この場合は、サンプル点の信号の極性が変化する離散値データのうち、ゼロクロス位置の左側（過去）にある離散値データｂの信号レベルＢの絶対値と、ゼロクロス位置の右側（未来）にある離散値データａの信号レベルＡの絶対値とを比較し、小さい方の離散値データａをゼロクロス点とする。ゼロクロスサンプル点の電圧をＡとして検出する。
【００２７】
図６に示すリサンプルされた離散値は、大きな位相変動成分を含んで入力され、位相誤差を含む場合の離散値データである。ディジタル制御発振器２５の発振周波数に係るリサンプリング位置がゼロクロスサンプル位置を含んでいない場合である。その場合には、同図に△印で示す点をゼロクロス点とみなす。即ち、△印で示す点はデータの極性が変化した変化前後の２点の中点であり、その中点をゼロクロス点とみなしてゼロクロスサンプル位置およびゼロクロスレベルを特定する。
【００２８】
位相差検出回路２３ｃでは、入力されるゼロクロスサンプル点の電圧値を基にして求められたゼロクロスの時間位置とディジタル制御発振器２５から入力される発振周波数に係る補間位相情報の時間位置とが比較される。時間位置のずれである位相差に応じて誤差信号が生成される。誤差信号はループフィルタ２４に供給され、そこでは周波数引き込みができるＰＬＬのループ特性を基にして、低域成分が積算され低域信号の増強された制御信号として生成される。
【００２９】
ＰＬＬループ特性用にフィルタリング処理された誤差信号はディジタル制御発振器２５に入力される。ディジタル制御発振器２５からは入力された信号に応じた周波数で発振される発振出力に係る補間位相情報が得られ、その補間位相情報が出力される。
【００３０】
なお、ここで、前述の図５に示した方法の場合では、離散値データの極性が変化した２点のうち、どちらをゼロクロス点とするかは両離散値の絶対値を比較した後でないと検出できない。図６の場合では単に２点の中点をゼロクロス点として検出するため、ゼロクロス点の位相変動情報を短時間で検出できるので好ましい。中点の値を用いて動作させる場合のディジタルＰＬＬ２では、誤差信号のレベルも小さくなるため、フライホイール効果を大きくした位相同期動作が継続される。しかし、その場合のディジタルＰＬＬ２は実際に入力される信号に位相同期した動作を行っているのとは異なっている。大きなレベルの位相誤差信号が得られる方が好ましい。ここで、ロック状態判定回路部３に入力する位相誤差信号に、極性が変化した前後２点の中点の離散値を用いる方法とゼロレベルから離れた位置にある離散値を用いる方法とがある。ゼロレベルから離れた位置にある離散値を用いる方法では、２つの離散値の絶対値は似通った値であるためいずれの離散値をロック状態判定回路部３に入力しても良い。いずれの離散値を用いる場合であっても、ディジタルＰＬＬ２がロック状態からアンロック状態に遷移した場合のアンロック状態の検出感度を高めることが出来る。
【００３１】
図７に示す波形は、光ディスクを再生して得られるディジタル変調された波形図の例である。そのディジタル変調された信号は、時間Ｔに対する反転間隔が３Ｔ〜１１Ｔである信号成分で構成されている。最も反転間隔の短い信号のレベルは観測したオッシロスコープ上のメモリで２ｄｉｖ．Ｐ−Ｐ（division peak to peak）であり、反転間隔の長い信号のレベルは６ｄｉｖ.Ｐ−Ｐである。低域周波数成分のレベルに比し高域周波数成分のレベルが小さい。本信号は、ＰＬＬをロックさせるために多少高域周波数成分が増強された信号であり、入力回路部１に入力されてディジタルＰＬＬ２を動作させる。高域周波数成分には伝達特性の劣化の影響を受けて位相変動の大きな信号成分が多く含まれていることを波形図は示している。
【００３２】
同図に示される黒丸（●印）のうち、中央の黒丸はゼロクロス点を示す。そのゼロクロス点の左右にあるそれぞれの黒丸（●印）は過去及び未来の隣接サンプル点である。ゼロクロス点の黒丸と共に示す上下の矢印は、ゼロクロス点がゼロクロス誤差により上下にずれて生ずることを模式的に示している。
【００３３】
図８は、入力信号の反転間隔（横軸）に対する、位相誤差信号のレベル（縦軸）の特性例を示す。入力される信号の反転間隔が３Ｔ〜１１Ｔであるときに、ディジタルＰＬＬ２がロック状態である場合及びアンロック状態である場合の位相誤差信号のレベルを示したものである。図４で示したように、ディジタルＰＬＬ２がロック状態にある場合はゼロクロスサンプリング点のサンプル値のレベルはゼロである。ここで、ゼロクロス点に隣接するサンプリング点が与える信号レベルを最大振幅値と定義する。その最大振幅値を１００％ジッターとする。図８は各反転間隔のゼロクロス誤差（振幅値）を１００％ジッターに対する比率で示したグラフである。
【００３４】
図８の下部に示す棒グラフはディジタルＰＬＬ２がロック状態にある場合の位相誤差信号のレベルを示している。そのレベルは、変動して観測されるレベル値のうち確率９０％の範囲で分布される値を示している。図８の上部に示す黒丸（●印）および点線はディジタルＰＬＬ２がアンロック状態のときに与える位相誤差信号の最大値のレベルを示している。図８中に示す白三角（△印）はディジタルＰＬＬ２がアンロック状態時に与える平均ゼロクロス誤差である。ゼロクロスサンプル点に隣接するサンプル点の値により位相誤差信号を検出しているため、平均値は最大値のほぼ半分である。反転間隔の短い入力信号の場合にはゼロクロス付近の信号が直線でなくサイン波に近くなるため、最大値の半分よりもやや大きめの値となる。図８からわかるように、反転間隔の短い入力信号の場合では、反転間隔の長い入力信号に比して、ロック状態の位相誤差信号レベルが高くなり、アンロック状態の位相誤差信号レベルが低くなる。従って、ロック状態とアンロック状態の判断が難しい。
【００３５】
位相誤差信号レベルのジッター換算値として２５％ポイントをロック判定基準として用いる場合には、ロック状態とアンロック状態とを平均的に判定することができるものの、判定誤差を含みやすい。ジッター換算値３０％のポイントを判定基準として用いる場合では、反転間隔が例えば５Ｔ以上の入力信号に対しては誤差の少ない判定がなされる。しかし、判定間隔が３Ｔのような短い入力信号に対してはＰＬＬアンロック時の平均値はこの基準を下回るため「ロックしている」として誤判断されてしまう。
【００３６】
上記の白三角で示す特性を判定に用いるのは、ロック状態とアンロック状態における位相誤差信号に対する重み付けを１：１に設定した場合に相当する。ロック状態とアンロック状態の重み付け比率を１：１とする場合に、最良判定基準のジッター換算値を２５％ポイントとするときは３％弱のマージンしか確保できない。光ディスクから再生される信号はディスクの状況によって高域減衰の状態が異なる。反転間隔が短い、高域周波数成分を多く含む再生信号は伝達特性の劣化の影響を受けるため、位相誤差信号のレベルは変動しやすく、誤判定が生じやすい。
【００３７】
次に、ロック状態とアンロック状態における位相誤差信号に対する重み付けを１：２に設定する場合について述べる。
図８中に白丸（○印）で示す曲線は、重み付けを１：２に設定した場合のディジタルＰＬＬ２がアンロック状態時に与える重み付け電圧の値である。反転間隔３Ｔの場合で、判定基準をジッター換算値３０％とした設定でも７％以上のマージンが得られている。アンロック状態の重み付けを大きく設定することで入力信号の高域再生レベルの変動に対してマージンを確保した判定基準が設定できる。
【００３８】
重み付けを１：３以上のさらに大きな比にすることもできるが、ディジタルＰＬＬ２がロック状態にある場合の位相誤差信号のレベルは棒グラフの上部へも分布していることから、ロック状態でありながらアンロック状態であるとされる誤判断がなされるケースが増加する。
【００３９】
図９を参照してロック状態判定回路部３について述べる。
上記のゼロクロス検出回路２３ｂで検出されたゼロクロスサンプル点における離散値データの値（位相誤差を与える信号でもある）はロック状態判定回路３の重み付け割付器３１の比較回路３１１の端子Ａに入力される。端子Ｂにはロック状態とアンロック状態との判定基準に係る基準値が入力される。比較器３１１ではそれぞれの端子Ａ及び端子Ｂに入力される値が比較され、端子Ｂに入力される値が大きいときには信号「０」が、Ｂに入力される値が小さいときには信号「１」が出力される。比較して得られた結果はセレクタ３１２に入力される。
【００４０】
セレクタ３１２では、入力された信号が「０」のときには＋Ｎ（Ｎは正の数、例えば１）、入力された信号が「１」のときには−Ｍ（−Ｍは負の数、例えば−２）の重み付け信号が生成される。重み付け信号はロック判定器３２の加算器３２１の入力端子Ａに入力される。加算器３２１の入力端子Ｂにはフリップフロップ３２３から出力される過去の重み付け信号を加算して得られる重み付け信号の積算値が入力される。加算回路３２１では現在入力される重み付け信号と過去に入力された複数の重み付け信号が加算された積算値とが加算され、新たな積算重み付け信号が得られる。
【００４１】
リミッタ３２２では、積算重み付け信号の絶対値が、例えば３１を超えるときに積算重み付け信号の絶対値は３１に制限される。フリップフロップ３２３では値の制限された積算重み付け信号がＤ端子に入力される。イネーブル端子（ＥＮ）に、イネーブル信号（ゼロクロス検出信号）が供給されたときにＤ端子に入力される信号がＱ端子に出力される。即ち、ゼロクロス検出回路２３ｂで入力信号にゼロレベルと交差するサンプル値があるとして検出される毎に積算重み付け信号がＱ端子に出力される。アンロック判定回路３２９には、制限された電圧の範囲内にある積算重み付け信号が入力される。積算重み付け信号の極性が正である場合にディジタルＰＬＬ２はロック状態にあると判定され、積算重み付け信号の極性が負として検出される場合にディジタルＰＬＬ２はアンロック状態にあると判定される。
【００４２】
ここで、ロック状態及びアンロック状態の判定は、制限された値の範囲で動作される積算重み付け信号の極性によりなされる。仮に積算重み付け信号の振幅値を制限しない場合では、ロック状態やアンロック状態が長く続いたときに、積算重み付け信号の値は大きくなる。積算重み付け信号の値の範囲を制限することによりアンロック状態からロック状態へ、もしくはロック状態からアンロック状態への変化を少ない加算回数で検出できる。その検出はロック状態、及びアンロック状態を正確に検出すると共に、ロック状態からアンロック状態に、又はアンロック状態からロック状態に遷移した場合に、その状態の遷移を短時間で検出できる。さらに、加算回路３２１やフリップフロップ３２３で扱われる信号のオーバーフローを防止できる。
【００４３】
なお、セレクタ３１２から出力する正の数及び負の数を整数により説明したが、正の数及び負の数は小数の値であっても構わない。
また、ロック判定器３２はリミッタ３２２から出力される信号の極性を基にロック状態とアンロック状態を判定するとして述べた。その判定は、ゼロクロス入力時における加算回路３２１から出力される信号の極性により判定するようにしても同様にロック状態を判定出来る。加算回路３２１とフリップフロップ３２３の間に挿入してあるリミッタ３２２をフリップフロップ３２３の出力端子と加算回路３２１の入力端子Ｂの間に挿入するようにしても同様の動作を行わせることが出来る。
【００４４】
さらに、信号の極性を基に判定する代わりに閾値を設定し、加算回路３２１又はリミッタ３２２から出力される信号が閾値以上であるか閾値に満たないかによりロック状態とアンロック状態とを判定することが出来る。その場合は閾値のレベルを変えることによりロック状態又はアンロック状態のいずれかの検出を迅速に行わせることが出来る。
【００４５】
また、比較器３１１から出力される状態を基に行う重み付け結果の数の符合は上記と反対の符号によっても同様にロック状態判定の動作を行うことが出来る。
さらに、位相比較で得る位相誤差信号は、上記ではゼロクロス点での信号振幅を用いているが、前後サンプル点の値を基に位相量を計算して用いてもよい。ロック検出で用いる位相誤差信号も同様である。
【００４６】
図１０を参照し、変形して構成されるＰＬＬとそのＰＬＬに接続されるロック状態判定回路について、図２に示したディジタルＰＬＬ２と異なる部分について述べる。
同図に示すＰＬＬ２ａは、図２に示したディジタルＰＬＬ２に比してサンプリング点補間回路２３ａが備えられていない点で異なっている。即ち、ＰＬＬ２ａには、電圧制御発振器２８で発振して得られるビットクロック信号によりＡ／Ｄ変換された信号がディジタル入力信号として入力されている。図３に示したＰＬＬクロックでリサンプリングしたデータがディジタル入力信号として入力されている。
【００４７】
ゼロクロス検出回路２２ｂにはディジタル入力信号と電圧制御発振器２８で発振して得られるアナログ発振出力信号が入力される。ゼロクロス検出回路２２ｂからはゼロクロス検出回路２３ｂから出力されると同様の信号が出力される。位相差検出回路２２ｃにはゼロクロス検出回路２２ｂの出力信号とアナログの発振出力信号とが入力され、位相差検出回路２３ｃから出力される信号と同様の信号が出力される。ループフィルタ２４から出力され、高域成分が除去された信号はＤ／Ａ変換器２７によりアナログ信号に変換される。電圧制御発振器２８からは、アナログに変換された誤差信号のレベルに応じた周波数で発振した発振出力信号が出力される。
【００４８】
以上は、アナログ信号で動作する電圧制御発振器２８を用いてＰＬＬ２ａを構成する場合である。
なお、ループフィルタ２４はディジタル回路で構成しているが、アナログ回路で構成する場合にはアナログループフィルタをＤ／Ａ変換器２７の後段へ設置すれば良い。
いずれの方法によりディジタルＰＬＬを構成するかは設計事項である。
【００４９】
図１１を参照してロック状態判定回路部３で使用されるロック判定器３２の応用例について、図９に示すロック判定器３２と異なる部分について述べる。
図９に示したロック判定器３２は、重み付け割付器３１から出力される重み付け信号のロック判定を連続して動作させているのに比し、図１１に示すロック判定器３２ａは予め設定される累積設定回数毎にロック判定の動作を所定の累積回数毎に初期化しながら動作させている点で異なっている。
【００５０】
累積回数を例えば１２８回（０〜１２７）として設定する場合は、１２７を比較回路３２８の入力端子Ｂに入力する。カウンタ３２７では、ＥＮ端子にゼロクロス検出回路２３ｂで検出されるゼロクロス入力信号がある毎に１つずつカウント数を増加させる。１つずつ増加されたカウント数は比較回路３２８で端子Ｂに入力される１２７と比較される。カウント数が１２７未満の場合は比較回路３２８から“０”が出力されると共に、ゼロクロス入力信号毎のカウントは継続される。カウント数が１２７に達したときに比較回路３２８から“１”が出力される。ＡＮＤゲイト３２６からは、比較回路３２８から入力される信号が“１”であり、且つゼロクロス入力信号が“１”となったときに信号“１”が出力される。
【００５１】
ＡＮＤゲイト３２６から出力された“１”によりカウンタ３２７のカウント数は“０”にデータクリアされる。カウンタ３２７ではゼロクロス入力信号のカウントが開始されると共に、ＡＮＤゲイト３２６から出力された“１”はセレクタ３２５及びフリップフロップ３２４のＥＮ端子に入力される。フリップフロップ３２４のＱ端子からは、データクリアされる直前にＤ端子に入力されていた積算重み付け信号が出力される。アンロック判定回路３２９ａではフリップフロップ３２４のＱ端子に出力された信号の極性に応じてロック状態又はアンロック状態の判定が行われると共に、フリップフロップ３２４のＱ端子に出力された信号のレベルに応じてアンロック状態に係る度合いを判定する軟判定が行われる。
【００５２】
ＡＮＤゲイト３２６からセレクタ３２５に入力される信号が“０”の場合には、加算回路３２１、リミッタ３２２、フリップフロップ３２３、及びセレクタ３２５で構成される回路は、上述の図９で示した回路と同様な動作を行う。即ち、セレクタ３２５に入力される信号が“０”の場合には、フリップフロップ３２３の端子Ｑから出力される積算重み付け信号が選択されて加算回路３２１の端子Ｂに入力されることによる。
【００５３】
ＡＮＤゲイト３２６からセレクタ３２５に入力される信号が“１”の場合に、セレクタ３２５により入力端子１に入力されるデータ“０”が選択される。そのデータ“０”は加算回路３２１の端子Ｂに入力される。端子Ｂにデータ“０”が入力されることにより、上記の積算重み付け信号はデータ“０”とされる。即ち、リセットされる。そして、新たな積算重み付け信号の演算が開始される。
【００５４】
図１２を参照し、変形構成されるロック状態判定部の信号の流れについて述べる。
同図に示す（ａ）はゼロクロス検出回路２３ｂから出力されるゼロクロス検出信号、即ちゼロクロスサンプル点の検出信号の波形を示している。ロック判定器３２ａはゼロクロス検出信号の変化に同期して動作する。カウンタ３２７はゼロクロス検出信号を計数する。比較回路３２８は計数値が設定される累積回数値以上であるか否かを検出する。計数値Ａが累積回数値である１２７以上であるとして検出されたときに（ｃ）に示すＡ≧Ｂ比較出力が出力される。
【００５５】
（ｄ）は重み付け割付器３１のセレクタ３１２から順次出力される重み付け信号Ｗである。Ｗに付される添え字はカウンタ３２７が計数するカウント値である。（ｅ）に示す積算重み付け信号はフリップフロップ３２３から出力される積算重み付け信号値である。Σ127はカウント値が１２７のときの積算重み付け信号の値を示す。
ＡＮＤゲイト３２６においてＡ≧Ｂ比較出力が入力され、且つ（ａ）ゼロクロス検出信号が入力されたときに、Σ127はセレクタ３２５より出力されるデータ“０”に置換される。Σ127の次のΣ0はデータ“０”に重み付け信号Ｗ0を加算して得られるＷ0である。以降、Σ1はＷ0＋Ｗ1、Σ2はＷ0＋Ｗ1＋Ｗ2、・・・としてΣ127迄順次得られる。
（ｆ）はフリップフロップ３２４から出力される積算重み付け信号を示している。カウンタ出力がクリアされる時点の積算重み付け信号Σ127は、今回の積算重み付け信号Σ127として出力され、その出力は次回にカウンタ出力がクリアするまで保持される。
【００５６】
図１３を参照して積算重み付け信号について述べる。
横軸はカウンタ３２７のカウント値であり縦軸は積算重み付け信号の値である。
カウンタ３２７は０〜１２７までの計数を繰り返す。積算重み付け信号の値はリミッタ３２２により−３１〜＋３１の値に制限される。
同図に示す（１）はディジタルＰＬＬ２がロック状態にある場合の積算重み付け信号の値である。セレクタ３１２により＋Ｎ＝１が選択され、積算重み付け信号はゼロクロス検出信号が生じる毎に１つずつ増加される。カウント値が３１のときに積算重み付け信号は３１となる。それ以降の積算重み付け信号の上限は３１に制限される。
（２）にディジタルＰＬＬ２がアンロック状態にある場合の積算重み付け信号の値を示す。セレクタ３１２により−Ｍ＝−２が選択され、積算重み付け信号はゼロクロス検出信号が生じる毎に２つずつ減少する。カウント数１５以降で積算重み付け信号は−３１に制限される。
【００５７】
（３ａ）はディジタルＰＬＬ２がロック状態とアンロック状態とを繰り返している場合の積算重み付け信号の変化を示す。ロック状態における変化の傾斜は（１）の最初の部分と並行であり、アンロック状態における変化の傾斜は（２）の最初の部分と平行である。（３ａ）の折れ線はカウント値１２７まで継続する。（３ｃ）はカウント値１２７のときに得られる積算重み付け信号の値であり、その値がフリップフロップ３２４から出力される。
【００５８】
アンロック判定回路３２９ａは、図９に示したアンロック判定回路３２９に比し、フリップフロップ３２４から出力される積算重み付け信号の値の極性に応じてロック状態及びアンロック状態の判定を行う動作に加えて、ディジタルＰＬＬ２のロック状態を出力される積算重み付け信号の値により軟判定する。累積回数に達する毎に累積値を０にクリアすることによって、過去に累積された積算重み付け信号の影響を受け難くし、ディジタルＰＬＬ２のロック状態の判定を積算重み付け信号の値に応じ、即ちアンロック状態の発生頻度に応じて行えるようにしている。
【００５９】
ロック判定器３２ａにより、カウンタの設定回数ごとにおける積算重み付け信号の値をアンロック状態の発生頻度に応じたロック判定結果として得られ、得られた結果を基に例えばアンロック状態においてＰＬＬのループゲインを増加させてロックのための応答速度を速めたり、ロック状態においてはＰＬＬのループゲインを減少させて入力される雑音信号成分に対しても安定した周波数のクロック信号を得るための動作パラメータの設定を、その時点ごとに軟判定されるディジタルＰＬＬ２のロック状態に応じて適宜行うことが出来る。
【００６０】
以上説明したように、従来の単純な平均値あるいは単純な１：１の重み付けによるＰＬＬロック判定に比して、本実施例ではＰＬＬのロック動作とアンロック動作との重み付けを異ならせて実現したロック状態判定方法では、ロック状態からアンロック状態へ、又はアンロック状態からロック状態にＰＬＬの動作が変化する場合の検出時間をそれぞれ個別に設定することが出来る。ロック状態の判定結果に応じて、図示しない記録信号の復調動作における適応等化回路動作のホールド処理や、復調して得られる情報信号の補間処理に移る指令を復調回路に与えることができるなど、光ディスクの再生制御を行うための信号として用い、好適な光ディスク再生装置を実現することが出来る。
さらに、入力される信号に位相誤差が多く含まれ、ゼロクロスを挟む離散データの両者ともゼロクロス点から離れている場合には、両離散データの中点を補間してゼロクロス点とみなしてディジタルＰＬＬの位相同期を継続させる。その場合に、ゼロクロス点から離れている離散データを用いて位相誤差信号を得るようにすればディジタルＰＬＬ２のアンロック状態の検出感度を高めることが出来る。
【００６１】
実施例で示したディジタルＰＬＬのロック状態判定回路によれば、予め定められたＰＬＬ回路２がロックしているか否かを判定する基準信号と前記ＰＬＬ回路２から出力される位相誤差信号とを比較し、前記基準信号が前記位相誤差信号よりも大きい場合には、信号「０」を出力し、小さい場合には、信号「１」を出力する比較器３１１と、前記比較器３１１から信号「０」が入力された場合には、正の数を出力し、前記比較器から信号「１」が入力された場合には、負の数を出力するセレクタ部３１２と、入力される正負の数を予め定めた上限値と下限値との間に制限するリミッタ部３２２と、前記リミッタ部３２２で制限された範囲内の数を帰還させるフィードバック信号を出力するフィードバック部３２３と、前記フィードバック信号に基づいて、前記フィードバック部３２３から帰還された前記リミッタ部で制限された範囲内の数に前記セレクタ部３１２から出力される正負の数のいずれかを加算して出力する加算器３２１と、前記リミッタ部３２２で制限された範囲内の数の積算値が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定するロック判定部３２９とがあるので、大きなレベルの位相誤差成分を含む反転間隔の短い信号と、反転間隔が長く位相誤差成分が小である信号とがランダムに混在して入力される信号に位相同期した周波数で発振する発振出力信号を生成するディジタルＰＬＬに接続し、ＰＬＬのロック状態の判定を誤りなく且つロック状態及びアンロック状態の判定を迅速に行うことのできるディジタルＰＬＬのロック状態判定回路を実現出来る。
【００６２】
また、前記セレクタ部３１２から出力する前記正の数の絶対値を前記負の数の絶対値よりも小さな数に設定する場合には、ロック状態が長時間継続した後でもロック外れの判定を更に迅速に行うディジタルＰＬＬのロック状態判定回路を実現出来る。
【産業上の利用可能性】
【００６３】
入力される信号の復調を行うに際し、入力される信号にノイズや位相変動成分が多く含まれる場合であっても、その入力信号をディジタルＰＬＬにより復調し、入力信号の復号回路を動作させるためのクロック信号が正常に生成されているか否かを判定し、判定された結果により復号回路動作を制御するためのディジタルＰＬＬのロック判定に利用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施に係るロック状態判定部を搭載するディジタルＰＬＬシステムの構成例を示すブロック図である。
【図２】本発明の実施に係るディジタルＰＬＬの要部の構成例を示す図である。
【図３】本発明の実施に係るロック状態判定部の要部の構成例を示す図である。
【図４】本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
【図５】本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
【図６】本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
【図７】本発明の実施に係るディジタルＰＬＬの動作例を示す図である。
【図８】本発明の実施に係るディジタルＰＬＬに入力される波形例を示す図である。
【図９】本発明の実施に係るロック状態判定部の動作を説明する図である。
【図１０】本発明の実施に係るディジタルＰＬＬの変形構成例を示す図である。
【図１１】本発明の実施に係るロック状態判定部の変形構成例を示す図である。
【図１２】本発明の実施に係る変形構成されるロック状態判定部の動作を示す図である。
【図１３】本発明の実施に係る積算重み付け信号の変化例を示す図である。
【図１４】従来のアナログＰＬＬ及びロック検出部の構成例を示すブロック図である。
【符号の説明】
【００６５】
１    入力回路部
２    ディジタルＰＬＬ
２ａ、８    ＰＬＬ
３    ロック状態判定回路部
９    ロック検出部
１１    Ａ／Ｄ変換器
１２    クロック信号発生器
２２ｂ、２３ｂ    ゼロクロス検出回路
２２ｃ、２３ｃ    位相差検出回路
２３    位相比較器
２３ａ    サンプリング点補間回路
２４    ループフィルタ
２５    ディジタル制御発振器
２７    Ｄ／Ａ変換器
２８、８３    電圧制御発振器
３１    重み付け割付器
３２、３２ａ    ロック判定器
８１、９１    位相比較回路
８２    ループフィルタ
９２    ロック検出回路
３１１    比較回路
３１２    セレクタ
３２１    加算回路
３２２    リミッタ
３２３、３２４    フリップフロップ
３２５    セレクタ
３２６    ＡＮＤゲイト
３２７    カウンタ
３２８    比較回路
３２９、３２９ａ    アンロック判定回路
【図１】
2006270372.tif 000003
【図２】
2006270372.tif 000004
【図３】
2006270372.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006270372.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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