(57)【要約】  【課題】動作速度を犠牲にすることなくオン抵抗の低減が可能な構造の半導体装置およびその製造方法を提供する。  【解決手段】この半導体装置は、半導体基板と、この半導体基板にストライプ状に形成された複数本のゲート電極１２と、このゲート電極１２に対して自己整合的に半導体基板に形成された複数本のソース領域１４とを備えている。ゲート電極１２およびソース領域１４は、層間絶縁膜によって覆われ、この層間絶縁膜上にソース電極が形成されている。層間絶縁膜には、ソース領域１４の端部および中間部に、所定の間隔を開けて配置された複数のコンタクト領域２０を規定するコンタクト孔が形成されている。これらのコンタクト孔を介して、前記ソース電極が、ソース領域１４に電気的に接続されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板にストライプ状に形成された複数本のソース領域と、
前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、
この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含むことを特徴とする半導体装置。
【請求項２】
前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極は、前記コンタクト孔の側方に位置する幅狭部と、この幅狭部よりも広幅に形成された幅広部とを含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記ソース領域が、前記ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上にストライプ状に複数本のゲート電極を形成する工程と、
このゲート電極をマスクとして、前記半導体基板に、ストライプ状に複数本のソース領域を形成する工程と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程と、
この絶縁膜上に、前記コンタクト孔を介して前記ソース領域に電気的に接続されるソース電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板にストライプ状に形成された複数本のソース領域と、このストライプ状のソース領域の間の半導体基板上にストライプ状に形成された複数本のゲート電極とを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
スイッチング電源等に使用される個別素子としてのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）には、高速動作特性および低オン抵抗特性が求められている。高速動作特性は、低容量特性を持つプレーナ型構造によって実現される。
たとえば、下記特許文献１に開示されているプレーナ型構造のＭＯＳＦＥＴは、図５に示すように、Ｎ型半導体基板１上にストライプ状に形成された複数本のゲート電極２と、このゲート電極２に対して自己整合的に二重拡散によって形成したＰ-型ベース層３およびＮ+型ソース層４と、ゲート電極２を覆う層間絶縁膜５と、この層間絶縁膜５上に形成された金属膜からなるソース電極（図示せず）とを備えている。Ｐ-型ベース層３およびＮ+型ソース層４は、ゲート電極２に沿うストライプ状に複数本形成されている。そして、Ｎ+型ソース層４上には、層間絶縁膜５に、ソース層４の長手方向の全長に渡るストライプ状のコンタクト孔７が形成されている。ソース電極は、このコンタクト孔７に入り込んで、ソース層４にオーミック接合されている。
【０００３】
このような構造により、複数本のゲート電極２を共通接続して、このゲート電極２に所定のしきい値電圧以上の電圧を印加すると、ベース層３の表面部分に反転層が形成され、半導体基板１（ドレイン）とソース層４との間が導通する。このようにしてトランジスタ動作が可能となる。
【特許文献１】特開平８−３２１６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記のような構造では、コンタクト孔７の形成はリソグラフィに依存せざるを得ないため、隣り合うゲート電極２間の間隔は、コンタクト孔７の最小寸法と、ゲート電極２およびコンタクト孔７の形成のためのマスク合わせ余裕（マージン）とによる制限を受ける。
そのため、ゲート電極２間の間隔の縮小によるパターンの微細化に限界があり、単位面積当たりのゲート幅（ゲート電極２のソース層４に対向する部分の総延長）の向上を図るうえでの障害となっている。そのため、オン抵抗の低減に限界がある。
【０００５】
一方、ゲート電極２の幅を縮小すれば、単位面積当たりのゲート電極２の本数を増やすことができ、ゲート幅を増加できると考えられるが、これでは、ゲート電極２の抵抗（ゲート抵抗）が高くなり、高速動作が阻害されてしまうという新たな問題が生じる。
そこで、この発明の目的は、動作速度を犠牲にすることなくオン抵抗の低減が可能な構造の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための請求項１記載の発明は、半導体基板と、この半導体基板にストライプ状に形成された複数本のソース領域と、前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含むことを特徴とする半導体装置である。
【０００７】
この構成によれば、ソース領域とソース電極との接続のためのコンタクト孔は、ストライプ状のソース領域の全長に渡って形成されているのではなく、ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるように形成されているにすぎない。そのため、コンタクト孔の近傍以外の領域では、コンタクト孔の最小寸法およびコンタクト孔の形成のためのマスク合わせ余裕による制限を受けることなくゲート電極間の間隔の縮小が可能であり、かつ、ゲート電極の幅を狭める必要もない。これにより、パターンの微細化が可能となり、ゲート抵抗の増加を招くことなく、単位面積当たりのゲート幅の増大化できる。これにより、動作速度を犠牲にすることなく、オン抵抗の低減を実現できる。
【０００８】
ソース領域は、半導体基板上にストライプ状に形成されているので、各部は互いに電気的に接続された状態であるから、部分的にソース電極と接していれば、その全体がソース電極に電気的に接続された状態となる。
このソース領域は、必要に応じて、その表面のシリサイド化等によって低抵抗化処理を施したものであることが好ましい。これにより、オン抵抗を一層低減することができる。
【０００９】
請求項２記載の発明は、前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていることを特徴とする請求項１記載の半導体装置である。
この構成によれば、ソース領域の端部でソース電極とのコンタクトをとる構造であるので、半導体基板の中央領域を有効に利用することができる。
コンタクト孔は、ソース領域の長手方向端部のみに配置されていることがより好ましく、これにより、ストライプ状のゲート電極は、より長い領域に渡って、隣接ゲート電極との間隔を狭くでき、かつ、その幅を大きくとることができる。
【００１０】
別の構成として、ソース領域の長手方向中間部の所定位置（たとえば、中央部）のみに、コンタクト孔を設ける構成とすることもできる。
請求項３記載の発明は、前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていることを特徴とする請求項１または２記載の半導体装置である。
この構成により、ソース領域とソース電極との間の電気的接続をより確実にすることができる。そして、コンタクト孔間の領域では、十分なゲート電極幅を保持しながら、隣接ゲート電極間の間隔を狭くすることができるから、ゲート抵抗を犠牲にすることなくゲート幅の増大化を図ることができる。
【００１１】
請求項４記載の発明は、前記ゲート電極は、前記コンタクト孔の側方に位置する幅狭部と、この幅狭部よりも広幅に形成された幅広部とを含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
この構成によれば、ゲート電極は、コンタクト孔の側方部においては、コンタクト孔の最小寸法およびその形成のためのマスク合わせ余裕を考慮したゲート間距離が確保できるように幅狭とされる一方で、その他の部分（好ましくは、コンタクト孔の側方を除く全領域）では、十分なオン抵抗を実現できるだけの幅を確保した幅広部とすることができる。これにより、ソース領域およびソース電極間の電気的接続を確保でき、かつ、ゲート抵抗を犠牲にすることなく隣接ゲート電極間の間隔を縮小して微細化を図り、これにより、ゲート幅の増大を図ることができる。
【００１２】
請求項５記載の発明は、前記ソース領域が、前記ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置である。
この構成によれば、ゲート電極とソース領域とが自己整合的に形成されているので、コンタクト孔の近傍以外の領域では、ゲート電極間の間隔を極限まで微細化することができる。
【００１３】
請求項６記載の発明は、半導体基板上にストライプ状に複数本のゲート電極を形成する工程と、このゲート電極をマスクとして、前記半導体基板に、ストライプ状に複数本のソース領域を形成する工程と、前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程と、この絶縁膜上に、前記コンタクト孔を介して前記ソース領域に電気的に接続されるソース電極を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１４】
この方法によって、請求項１および５記載の構造の半導体装置を作製できる。この製造方法の発明についても、半導体装置の発明と同様な変形を施すことが可能である。
【発明を実施するための最良の形態】
【００１５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴのゲート電極等の配置を示す図解的な平面図であり、図２は図１の切断面線II−IIでとった断面図であり、図３は図１の切断面線III−IIIでとった断面図である。
このパワーＭＯＳＦＥＴは、Ｎ型半導体基板１１と、このＮ型半導体基板１１上にストライプパターンを成すように形成された複数本のゲート電極１２と、この複数本のゲート電極１２の間の半導体基板１１の表層部に形成され、ストライプパターンをなす複数本のＮ+型ソース領域１４と、このソース領域１４を取り囲むように形成されたＰ-型ベース層１３とを備えている。さらに、このパワーＭＯＳＦＥＴは、半導体基板１１とゲート電極１２との間に介在されたゲート絶縁膜１５と、ゲート電極１２の両側面を覆う絶縁膜からなるサイドウォール１６と、ゲート電極１２等を覆う層間絶縁膜１７と、この層間絶縁膜１７上に配置されたソース電極１８とを備えている。
【００１６】
ゲート電極１２は、たとえば、ポリシリコン膜で形成されており、その表面には、低抵抗化のためのシリサイド層１２Ａが形成されている。また、ソース領域１４の表面には、このソース領域１４全体の低抵抗化のためのシリサイド層１４Ａが形成されている。
ソース領域１４は、隣接する一対のゲート電極１２に跨って形成されており、これらの一対のゲート電極１２の間で、層間絶縁膜１７およびソース電極１８に接している。より具体的に説明すると、長尺形状のソース領域１４は、その両端および中間部に間隔を開けて形成されたコンタクト領域２０を有している。このコンタクト領域２０は、層間絶縁膜１７に離散配置して形成されたコンタクト孔２１によって規定される領域である。すなわち、層間絶縁膜１７には、ソース領域１４の長手方向の端部にコンタクト孔２１が形成され、さらにその中間部においても、長手方向に間隔を開けて複数個のコンタクト孔２１が形成されている。すなわち、コンタクト孔２１は、ソース領域１４の長手方向に関する一部の所定領域（コンタクト領域２０）においてソース領域１４を部分的に露出させる。
【００１７】
このコンタクト孔２１を介して、ソース電極１８が、ソース領域１４に接合されている。コンタクト領域２０の近傍では、ソース領域１４の露出領域幅（ゲート電極１２およびサイドウォール１６からなるゲート構造部によって覆われていない領域の幅）は、その他の部分よりも幅広に形成されている。換言すれば、ゲート電極１２は、コンタクト領域２０の側方の領域に幅狭部１２１を有し、コンタクト領域２０の側方以外の領域に幅広部１２２を有する。むろん、幅広部１２２は、幅狭部１２１よりも幅広に形成されている。
【００１８】
コンタクト領域２０には、ソース領域１４内に、Ｐ-型ベース層１３と接続されたＰ+型層１９が形成されている。このＰ+型層１９は、ソース電極１８と接しており、Ｐ-型ベース層１３の電位の安定化に寄与する。
このような構造のパワーＭＯＳＦＥＴは、複数本のゲート電極１２を共通接続して、このゲート電極１２に所定のしきい値電圧を超える制御電圧を印加することにより、Ｐ-型ベース層１３の表層部（ゲート電極１２の直下部分）に反転層（チャネル）を形成させることができる。これにより、ドレイン領域として機能する半導体基板１１とソース領域１４との間が導通し、半導体基板１１からソース領域１４へとドレイン電流が流れ込む。このドレイン電流は、ソース領域１４を通ってコンタクト領域２０に至り、このコンタクト領域２０からソース電極１８へと流れ込むことになる。
【００１９】
このようにしてストライプ状に形成されたソース領域１４をドレイン電流経路として利用することにより、コンタクト領域２０をソース領域１４の長手方向に関して離散的に配置しながらも、良好なトランジスタ動作が可能となる。
しかも、コンタクト領域２０がソース領域１４の長手方向に関する一部のみを露出するように部分的に形成されているため、コンタクト領域２０の近傍以外の領域では、コンタクト孔２１の形成を考慮することなく、隣接ゲート電極１２間の間隔を短くすることができ、かつ、ゲート電極１２の幅を広く保持することができる。つまり、ゲート電極１２の幅を犠牲にすることなく、ゲート電極１２の間隔を狭めることができ、その結果、高集積化が可能となる。これにより、ゲート抵抗を犠牲にすることなく、単位面積あたりのゲート幅を増大化することができ、低オン抵抗で高速動作が可能なパワーＭＯＳＦＥＴを実現できる。とくに、この実施形態では、ゲート電極１２に対して自己整合的にＰ-型ベース層１３およびＮ+型ソース領域１４を形成しているから、大幅な微細化が可能となり、たとえば、単位面積当たりのオン抵抗を、従来技術の約１／２にできる。
【００２０】
さらに、隣接ゲート電極１２間の距離が短くなることによって、Ｐ-型ベース層１３とＮ型半導体基板１１との接合によって形成される寄生容量を抑制でき、これによっても、高速動作化に寄与することができる。また、ゲート電極１２の幅を広くとることができるので、ゲート電極１２の直下において隣接するＰ-型ベース層１３間の間隔を比較的大きくとることが可能となる。これにより、ＪＦＥＴ抵抗を抑制でき、オン抵抗の低減に寄与することができる。
【００２１】
さらに、この実施形態では、ソース領域１４には、シリサイド層１４Ａを設けてその低抵抗化が図られていることから、ソース領域１４は、ドレイン電流の経路として良好に機能する。これにより、オン抵抗のさらなる低減が図られている。
こうして、一般的には排反事象となる超高速動作および低オン抵抗を両立することがとでき、たとえば、ＤＣ−ＤＣコンバータ等に適用した場合に、その効率を大幅に向上することができる。
【００２２】
また、コンタクト領域２０においては、隣接ゲート電極１２間の距離が十分に保たれていることから、コンタクト孔２１は十分な寸法を有することができるとともに、フォトリソグラフィを利用して、コンタクト孔２１を所望の位置に形成することができる。
図４は、前記パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。まず、図４(a)に示すように、半導体基板１１上に、ゲート絶縁膜（酸化膜）１５およびゲート電極１２がストライプパターンに形成される。これらは、むろん、コンタクト領域２０の側方に対応する幅狭部１２１と、それ以外の幅広部１２２とを備えたパターンである。ゲート絶縁膜１５は、たとえば、膜厚が１００〜１５００Åのシリコン酸化膜からなる。また、ゲート電極１２は、たとえば、膜厚が１０００〜１００００Åポリシリコン膜からなり、幅広部１２２の幅は、たとえば、２．８０μｍ程度である。
【００２３】
次に、ゲート電極１２をマスクとして、自己整合的に、半導体基板１１に対してＰ型不純物が導入され（チャネル拡散）、さらに、同じくゲート電極１２をマスクとして、自己整合的にＮ型不純物が導入され（ソース拡散）、その後に、熱処理が行われる。これにより、Ｐ型不純物およびＮ型不純物が半導体基板１１内で拡散して、Ｐ-型ベース層１３がゲート電極１２間の領域を中心に拡散形成されるとともに、その内方の領域に、Ｎ+型ソース領域１４がゲート電極１２間の領域を中心に拡散形成される。Ｐ-型ベース層１３は、たとえば、半導体基板１１の表面から０．６５μｍの深さまで拡散され、Ｎ+型ソース領域１４は半導体基板１１の表面から０．３５μｍの深さまで拡散される。不純物の拡散距離は、半導体基板１１上のいたる領域で一定であり、したがって、Ｐ-型ベース層１３およびＮ+型ソース領域１４は、ストライプパターンに形成された複数本のゲート電極１２に対して自己整合的なストライプパターンに形成されることになる。
【００２４】
次に、図４(b)に示すように、ゲート電極１２の側壁部にサイドウォール１６が被着形成される。このサイドウォール１６の形成は、たとえば、ＣＶＤ（化学的気相成長）法によって全面に酸化膜（たとえば膜厚２５００Å）を形成した後に、異方性エッチングを行うことによって達成できる。サイドウォール１６の半導体基板１１の表面に沿う方向の幅は、たとえば、０．２０μｍ程度とされる。
【００２５】
次に、図４(c)に示すように、たとえば、スパッタ法によって、Ｔｉ膜２５（たとえば、膜厚１００〜３０００Å）が全面に形成される。この状態で、ランプアニール処理（ＲＴＡ：Rapid Thermal Annealing 。たとえば、６００〜８００℃で３０秒間）を行うと、図４(d)に示すように、ゲート電極１２の表層部がシリサイド化されてＴｉＳｉからなるシリサイド層１２Ａが形成される。これと同時に、ソース領域１４表面のＴｉ膜２５と接している領域がシリサイド化され、ＴｉＳｉからなるシリサイド層１４Ａが形成される。その後は、たとえば、ＮＨ4ＯＨおよびＨ2Ｏ2を用いた選択的エッチングによって、Ｔｉ膜２５（シリサイド層１２Ａ，１４Ａ以外の部分）が除去され、さらに、２回目のランプアニール処理（たとえば、７００〜１０００℃で２０秒間）が行われる。これにより、シリサイド層１２Ａ，１４Ａ（たとえば、層厚０．１５μｍ程度）が完全にシリサイド化される。
【００２６】
その後は、図４(e)に示すように、全面を覆う層間絶縁膜１７（たとえば、膜厚１０００〜１００００Åのシリコン酸化膜）が、たとえば、ＣＶＤ法によって形成される。その後、フォトリソグラフィによって、コンタクト領域２０（図１および図３参照）にコンタクト孔２１が開口され、さらに、層間絶縁膜１７上にソース電極１８（たとえば、アルミニウム）が形成されて、図１〜図３を参照して説明した構造のパワーＭＯＳＦＥＴが得られることになる。
【００２７】
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することも可能である。たとえば、前述の実施形態では、コンタクト領域２０がソース領域１４の端部および中間部に設けられた構成について説明したが、コンタクト領域２０をソース領域１４の端部のみに設けたり、中間部のみに設けたりしてもよい。また、個々のソース領域１４に複数個のコンタクト領域２０を設ける必要は必ずしもなく、１つのコンタクト領域２０のみを設けるようにしてもよい。また、前述の実施形態では、Ｎ型半導体基板１を用いてＮチャンネル型のパワーＭＯＳＦＥＴを構成する例について説明したが、各部の導電型をそれぞれ反転した構成として、Ｐチャンネル型のパワーＭＯＳＦＥＴを構成することもできる。さらに前述の実施形態では、ゲート電極１２およびソース領域１４にシリサイド層１２Ａ，１４Ａを形成した例を説明したが、これらのシリサイド層は必ずしも設けなくてもよい。また、前述の実施形態では、パワーＭＯＳＦＥＴに本発明を適用した例について説明したが、この発明は、その他のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外の素子（たとえば、ＩＧＢＴ等）にも適用可能である。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２８】
【図１】この発明の一実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴのゲート電極等の配置を示す図解的な平面図である。
【図２】図１の切断面線II−IIでとった断面図である。
【図３】図１の切断面線III−IIIでとった断面図である。
【図４】前記パワーＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。
【図５】従来技術に係るパワーＭＯＳＦＥＴの構造を説明するための図解的な断面図である。
【符号の説明】
【００２９】
１１    Ｎ型半導体基板
１２    ゲート電極
１２Ａ  シリサイド層
１３    Ｐ-型ベース層
１４    Ｎ+型ソース領域
１４Ａ  シリサイド層
１５    ゲート絶縁膜
１６    サイドウォール
１７    層間絶縁膜
１８    ソース電極
１９    Ｐ+型層
２０    コンタクト領域
２１    コンタクト孔
２５    Ｔｉ膜
１２１  幅狭部
１２２  幅広部
【図１】
2006339516.tif 000003
【図２】
2006339516.tif 000004
【図３】
2006339516.tif 000005
【図４】
2006339516.tif 000006
【図５】
2006339516.tif 000007