(57)【要約】【課題】  本発明は、小さな回路構成で、多様な利用環境においてサージ電流を制御することができるサージ電流抑制回路及び直流電源装置を提供する。【解決手段】  トランジスタＮ５を介して外部電源ＰＳと負荷Ｌとが接続される。トランジスタＰ１は定電流装置ＣＣが接続され、カレントミラーを構成するトランジスタＰ２のドレイン端子はトランジスタＮ３のゲート端子とトランジスタＮ２のドレイン端子に接続される。一方、トランジスタＰ３のドレイン端子は、トランジスタＮ１、Ｎ３のドレイン端子及びトランジスタＮ２、Ｎ４、Ｎ５のゲート端子に接続される。トランジスタＮ１のゲート端子には制御入力ＣＩが入力される。トランジスタＮ３のソース端子は、トランジスタＮ４のドレイン端子に接続される。トランジスタＮ２のソース端子には外部電源に接続され、トランジスタＮ４のソース端子には負荷Ｌが接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電源に接続される入力端子、負荷に接続される出力端子、及び電流を制御する制御端子を備えたパワースイッチと、
前記パワースイッチの入力端子は第１制御素子の出力端子に接続され、前記パワースイッチの出力端子は第２制御素子の出力端子に接続され、
前記第１制御素子の入力端子は、第１電流源及び第３制御素子の制御端子に接続され、
前記第２制御素子の入力端子は前記第３制御素子の出力端子に接続され、前記第２制御素子の出力端子は前記負荷に接続され、
前記第３制御素子の入力端子は、第２電流源に接続され、
前記パワースイッチ、第１及び第２制御素子の制御端子は、前記第２電流源に接続されるとともに、入力制御素子を介して接地させたことを特徴とするサージ電流抑制回路。
【請求項２】
前記第１電流源から供給する電流を制御する基準入力手段を更に設けたことを特徴とする請求項１に記載のサージ電流抑制回路。
【請求項３】
前記パワースイッチ、第１、第２、第３制御素子として、それぞれ電界効果トランジスタを用いて構成したことを特徴とする請求項１又は２に記載のサージ電流抑制回路。
【請求項４】
前記第１電流源を第１の電流制御素子、第２電流源を第２の電流制御素子を用いて構成し、前記第１、第２の電流制御素子の制御端子を、共通の入力端子に接続したことを特徴とする請求項１〜３のいずれか１つに記載のサージ電流抑制回路。
【請求項５】
請求項１〜４のいずれか１つに記載のサージ電流抑制回路を備え、
前記パワースイッチに接続する電圧源を更に備えたことを特徴とする直流電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ電流を制御するサージ電流抑制回路、及びこのサージ電流抑制回路を用いた直流電源装置に関する。
【背景技術】
【０００２】
直流電源からの電圧を、コンデンサを含む容量性負荷に供給する場合、電源投入時の電圧の急激な立ち上がりに対して、コンデンサに流れ込むサージ電流により大電流が流れることがある。このサージ電流による機器の破損を防止するためにヒューズを設けることがある。ヒューズが頻繁に溶断しないように、大きな定格のヒューズを選定すると、異常時の電流に対し対応できないことがある。このような課題を解消するために、サージ電流（突入電流）を制限するためのサージ電流防止回路に関する技術が検討されている（例えば、特許文献１参照。）。この特許文献１に記載の技術を、本実施形態にあわせて描き直すと図２のようになる。この図２に示すサージ電流防止回路では、直流の外部電源ＰＳに対して、パワースイッチＳＷを介して容量性の負荷Ｌが接続されている。このパワースイッチＳＷはＰチャンネルＭＯＳ型トランジスタにより構成される。このパワースイッチＳＷのゲート端子には、抵抗及びコンデンサより構成された時定数回路と、制御信号が入力される電源スイッチトランジスタが接続される。
【０００３】
外部電源ＰＳから所定の直流電圧を負荷Ｌに供給する場合、電源スイッチトランジスタをオン状態にすると、パワースイッチＳＷのトランジスタがオン状態に遷移する。この場合、パワースイッチＳＷのゲート電圧は、供給される電圧は時定数回路により決まる。従って、容量性の負荷Ｌに供給される電流は、時定数回路の過渡特性によって制御される。従って、電源スイッチトランジスタがオン状態になっても、その瞬間には電流が流れず、徐々にパワースイッチＳＷがオンされるのでサージ電流を防止できる。
【０００４】
また、電源投入時には高インピーダンスでサージ電流を制限しつつ、かつ定常時には低インピーダンスで直流電源回路の動作およびヒューズの保護機能を妨げることないよう構成された直流電源装置に関する技術も検討されている（例えば、特許文献２参照。）。この特許文献２に記載の技術を、本実施形態にあわせて描き直すと図３のようになる。この技術では比較回路を用いる。この比較回路においては、パワースイッチＳＷのソース端子の電位とドレイン端子の電位をそれぞれ検出する分割抵抗を備えており、比較器は両者の電位差を検出する。このような構成において、電源投入時より負荷Ｌの容量に電荷が十分充電されるまでの間、比較器の出力を開放しておくことでパワースイッチＳＷは非導通となる。この状態においては、外部電源ＰＳは、パワースイッチを構成するトランジスタに並列に設けられた抵抗により制限された電流を負荷Ｌに供給する。一方、ドレイン端子の電位が十分に高くなった場合には、比較器は出力を短絡させてパワースイッチＳＷを導通させる。
【特許文献１】特開平５−２７６６５７号公報（図１）
【特許文献２】特開平８−２７２４６４号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、特許文献１に記載の技術では、時定数回路を用いてパワースイッチのゲート電圧を制御することにより、サージ電流を防止する。しかし、サージ電流は電源電圧や負荷によって変化する。このため、固定的な時定数回路では、多様な電源や負荷によって変化するサージ電流を制御することは困難である。また、特許文献１に記載の技術では、多様な利用環境において、パワースイッチをオン状態にさせるタイミングを制御するこ
ともできない。
【０００６】
一方、特許文献２に記載の技術では、パワースイッチを構成するトランジスタに並列に設けられた抵抗によりサージ電流を制限し、通常動作でパワースイッチをオン状態にして電流を供給する。しかし、オフ状態のためには更にトランジスタが必要になり、オン抵抗が増加することになる。また、抵抗値によって電流値を制御する場合、抵抗の絶対値が要求される。しかし、通常の半導体製造プロセスにおいては、所望の抵抗値を正確に実現することが困難な場合が多い。更に、抵抗によって電流を制限する場合、充電に時間がかかったり、その電流値が電源や負荷によって変化してしまったりすることがある。また、電流制限モードからパワースイッチのオン状態に移行する場合に、切り替えによるサージ電流が発生することもある。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、多様な利用環境でサージ電流を制御することが可能であり、小さな回路構成によりサージ電流抑制回路及び直流電源装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、電源に接続される入力端子、負荷に接続される出力端子、及び電流を制御する制御端子を備えたパワースイッチと、前記パワースイッチの入力端子は第１制御素子の出力端子に接続され、前記パワースイッチの出力端子は第２制御素子の出力端子に接続され、前記第１制御素子の入力端子は、第１電流源及び第３制御素子の制御端子に接続され、前記第２制御素子の入力端子は前記第３制御素子の出力端子に接続され、前記第２制御素子の出力端子は前記負荷に接続され、前記第３制御素子の入力端子は、第２電流源に接続され、前記パワースイッチ、第１及び第２制御素子の制御端子は、前記第２電流源に接続されるとともに、入力制御素子を介して接地させたことを要旨とする。
【０００９】
これにより、過渡的には第２制御素子とパワースイッチとがカレントミラー回路を構成するため、負荷に供給される電流は第２電流源によって定められる。更に、電源電圧と負荷の電位は、第１制御素子と第２制御素子とを介して第３制御素子において比較される。そして、この比較結果によりパワースイッチが完全なオン状態にして、電源と負荷とを接続する。従って、過渡的にはサージ電流を抑制し、オン状態では不必要な抵抗成分を排除することができる。
【００１０】
更に、第２制御素子は、第１制御素子とともに比較回路を構成すると同時に、パワースイッチとともにカレントミラー回路を構成する。このため、回路を構成する素子を減らすことができる。
【００１１】
本発明によれば、前記第１電流源から供給する電流を制御する基準入力手段を更に設けたことを要旨とする。これにより、第３制御素子は、第１制御素子と第１電流源によって制御されるため、過渡状態からオン状態へのタイミングを制御することができる。
【００１２】
本発明によれば、前記第１、第２、第３制御素子として、それぞれ電界効果トランジスタを用いて構成したことを要旨とする。これにより、通常の半導体製造プロセスを用いて実現することができる。
【００１３】
本発明によれば、前記第１電流源を第１の電流制御素子、第２電流源を第２の電流制御素子を用いて構成し、前記第１、第２の電流制御素子の制御端子には、共通の入力端子に接続したことを要旨とする。これにより、第１、第２電流源をカレントミラー回路により実現することができ、通常の半導体製造プロセスを用いて製造することができる。
【００１４】
請求項５に記載の発明によれば、請求項１〜４のいずれか１つに記載のサージ電流抑制回路を備え、前記パワースイッチに接続する電圧源を更に備えたことを要旨とする。これにより、過渡時においてもサージ電流抑制した電圧源を実現できる。
【発明の効果】
【００１５】
本発明によれば、多様な利用環境でサージ電流を制御することが可能になる。更に、小さな回路構成でサージ電流を制御することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した一実施形態のサージ電流抑制回路ＳＣを、図１に従って説明する。このサージ電流抑制回路ＳＣには、電源として外部電源ＰＳと、負荷Ｌとが接続される。このサージ電流抑制回路ＳＣは、パワースイッチＳＷとして機能するトランジスタＮ５を備え、このトランジスタＮ５を介して、外部電源ＰＳの電力を負荷Ｌに供給する。このトランジスタＮ５は電界効果トランジスタを用いて構成し、具体的にはＮチャンネルＭＯＳ型トランジスタを用いる。そして、このトランジスタＮ５のドレイン端子に、外部電源ＰＳ、ソース端子には負荷Ｌを接続する。本実施形態では、ゲート端子が制御端子として機能する。また、ＮチャンネルＭＯＳ型トランジスタのドレイン端子は入力端子、ソース端子は出力端子として機能する。一方、ＰチャンネルＭＯＳ型トランジスタのドレイン端子は入力端子、ソース端子は出力端子として機能する。
【００１７】
更に、サージ電流抑制回路ＳＣは、２つの電流源回路（Ｃ１、Ｃ２）と比較回路としての機能部を含んで構成される。
まず、第１の電流源回路Ｃ１は、３つのＰチャンネルＭＯＳ型のトランジスタ（Ｐ１、Ｐ２、Ｐ３）から構成される。トランジスタＰ１のドレイン端子には定電流装置ＣＣが接続される。この定電流装置ＣＣは、電流制限を制御するための基準入力手段として機能する。
【００１８】
そして、トランジスタＰ２とトランジスタＰ３とがカレントミラー回路を構成する。ここでは、トランジスタＰ２が第１の電流制御素子、トランジスタＰ３が第２の電流制御素子として機能し、それぞれが第１電流源及び第２電流源としての機能を実現する。
【００１９】
トランジスタＰ２のドレイン端子は、トランジスタＮ３のゲート端子とトランジスタＮ２のドレイン端子に接続される。本実施形態では、トランジスタＮ２は第１制御素子として機能し、トランジスタＮ３は第３制御素子として機能する。
【００２０】
トランジスタＰ３のドレイン端子は、トランジスタＮ１のドレイン端子、トランジスタＮ３のドレイン端子、及びトランジスタＮ２、Ｎ４、Ｎ５のゲート端子に接続される。このトランジスタＮ１は入力制御素子として機能し、このトランジスタＮ４は第２制御素子として機能する。本実施形態では、トランジスタＮ１〜Ｎ５は電界効果トランジスタを用いて構成し、具体的にはＮチャンネルＭＯＳ型トランジスタを用いる。
【００２１】
トランジスタＮ１のソース端子は接地され、ゲート端子には制御入力ＣＩが入力される。
トランジスタＮ３のソース端子は、トランジスタＮ４のドレイン端子に接続される。
【００２２】
トランジスタＮ２のソース端子には、トランジスタＮ５のドレイン端子と同様に外部電源ＰＳを接続する。トランジスタＮ４のソース端子には、負荷Ｌを接続する。
このように構成されたサージ電流抑制回路ＳＣの動作を、以下に説明する。ここでは、オフモード、電流制限モード、完全オンモードの順に説明する。
【００２３】
（オフモード）
負荷Ｌに電力を供給しない場合には、トランジスタＮ１をオン状態にする。本実施形態では、トランジスタＮ１としてＮチャンネルＭＯＳ型トランジスタを用いているので、制御入力ＣＩをＨレベルにする。制御入力ＣＩがＨレベルのとき、トランジスタＮ１はオン状態になり、トランジスタＮ１のドレイン端子は接地される。このドレイン端子には、トランジスタ（Ｎ２、Ｎ４、Ｎ５）のゲート端子は接続されているため、トランジスタ（Ｎ２、Ｎ４、Ｎ５）はオフ状態になる。従って、トランジスタＰ２のドレイン端子に供給される電流の経路を失うので電流は流れない。なお、トランジスタＰ３のドレイン電流は、トランジスタＮ１を介してＧＮＤに流れる。
【００２４】
（電流制限モード）
次に、制御入力ＣＩがＨレベルからＬレベルに変更され、トランジスタＮ５が、オフ状態からオン状態になる直前までの過渡期間について説明する。
【００２５】
制御入力ＣＩがＬレベルになった場合、トランジスタＮ１がオン状態からオフ状態に変化する。
トランジスタＮ２には電流が流れていないので、オン状態になっているトランジスタＰ２のドレイン端子はＨレベルになる。トランジスタＰ２のドレイン端子につながれたトランジスタＮ３のゲート端子もＨレベルになり、トランジスタＮ３はオン状態になる。
【００２６】
トランジスタＰ３の電流は、トランジスタＮ１を経由してＧＮＤへ流れていたものが、トランジスタＮ３とトランジスタＮ４を経由して負荷Ｌに流れるようになる。
トランジスタＮ４とトランジスタＮ５は、第２の電流源回路Ｃ２としてカレントミラー回路を構成し、トランジスタＮ４のゲート・ソース間電圧とＮ５のゲート・ソース間電圧は等しいので、トランジスタＮ５に流れる電流は、トランジスタＮ４を流れる電流に比例する。この電流により、負荷Ｌの電位が上昇する。
【００２７】
一方、トランジスタＮ５のドレイン・ソース間電圧は十分に大きいため、トランジスタＮ５のドレイン端子につながれたトランジスタＮ２のソース端子の電位が高い。このため、トランジスタＮ２のゲート・ソース間電圧が小さいためオフ状態を維持する。従って、トランジスタＮ３のゲート電圧が維持されてオン状態を保持する。
【００２８】
（完全オンモード）
電流制限モードが継続されると、負荷Ｌの電位が上昇し、トランジスタＮ５のドレイン・ソース間電圧が０Ｖに近づく。また、トランジスタＮ５のソース端子の電位の上昇とともに、トランジスタＮ４のソース端子の電位も上昇する。トランジスタＮ２とトランジスタＮ４とは、ゲート端子が共通であるため、トランジスタＮ２とトランジスタＮ４のソース電位が同じになれば、２つのトランジスタには同じような電流が流れる。すなわち、トランジスタＮ２とトランジスタＮ４とは、ソース端子を入力とするコンパレータ（比較回路）として機能する。
【００２９】
そして、トランジスタＮ２を流れる電流が、電流源を構成するトランジスタＰ２から供給される電流より大きくなると、トランジスタＰ２のドレイン端子とトランジスタＮ２のドレイン端子の電位が下がり始める。このため、トランジスタＰ２のドレイン端子につながれたトランジスタＮ３のゲート端子も電位が下がり、トランジスタＮ３はオフ状態になる。
【００３０】
トランジスタＮ３がオフ状態になると、トランジスタＰ３の電流の経路がなくなる。この場合、トランジスタＰ３はオン状態であるため、トランジスタＰ３のドレイン端子の電位が上昇する。
【００３１】
トランジスタＮ３がオフ状態になると、トランジスタＮ４の電流もなくなるので、トランジスタＮ４とトランジスタＮ５とはカレントミラーを構成しなくなる。
トランジスタＰ３のドレイン端子に接続されたトランジスタＮ５のゲート端子も電位が上昇し、トランジスタＮ５は完全なオン状態になる。なお、トランジスタＰ２の電流は、トランジスタＮ２、Ｎ５を経由して負荷Ｌに流れ込むことになる。
【００３２】
本実施形態によれば、以下のような効果を得ることができる。
・  本実施形態においては、制御入力ＣＩがＨレベルからＬレベルに変更され、電流制限モードになった場合、トランジスタＰ３の電流は、トランジスタＮ３、トランジスタＮ４を経由して負荷Ｌに供給される。トランジスタＮ４とトランジスタＮ５は、第２のカレントミラーを構成するため、トランジスタＮ４を流れる電流に比例する電流がトランジスタＮ５から負荷Ｌに供給される。トランジスタＰ３の電流は、定電流装置ＣＣによって定められるため、定電流装置ＣＣにより過渡時の電流値を制御することができる。従って、サージ電流を抑制し、負荷Ｌの電位を徐々に昇圧することができる。
【００３３】
・  本実施形態においては、負荷Ｌの電位が上昇した場合、トランジスタＮ２のソース端子とトランジスタＮ４のソース端子の電位がほぼ等しくなり、トランジスタＮ２のゲート・ソース間電圧が大きくなる。このとき、トランジスタＮ２には電流が流れ始める。そして、トランジスタＮ２を流れる電流が、トランジスタＰ２から供給される電流より大きくなると、トランジスタＮ３のゲート端子の電位を下げ、トランジスタＮ３をオフ状態にする。すなわち、トランジスタＮ２とトランジスタＮ４とが、外部電源ＰＳの電圧と、負荷Ｌの電位との比較回路として機能する。その結果、トランジスタＮ３がオフ状態になると、トランジスタＮ４とトランジスタＮ５とはカレントミラーを構成しなくなり、外部電源ＰＳはトランジスタＮ５を介して負荷Ｌに電力を供給することができる。
【００３４】
・  本実施形態においては、トランジスタＮ４は、電流制限モードにおいてトランジスタＮ５との関係においてカレントミラーを構成し、完全オンモードにおいてトランジスタＮ２との関係において比較回路を構成する。このため、少ない素子数でサージ電流抑制回路ＳＣを実現することはできる。
【００３５】
なお、上記各実施形態は以下のように変更してもよい。
○  上記実施形態では、第１の電流源回路Ｃ１は、３つのＰチャンネルＭＯＳ型のトランジスタ（Ｐ１、Ｐ２、Ｐ３）から構成し、トランジスタＰ２とトランジスタＰ３とがカレントミラー回路を構成する。第１の電流源回路Ｃ１から供給する電流は、このようなカレントミラー回路に限られるものではなく、電流制限を制御するための入力に基づいて、比較回路、第２の電流源回路を制御できるものであればよい。
【００３６】
○  上記実施形態では、トランジスタＰ１〜Ｐ３をＰチャンネルＭＯＳ型トランジスタ、トランジスタＮ１〜Ｎ５をＮチャンネルＭＯＳ型トランジスタを用いて実現したが、同様の機能を実現する制御素子であれば、これらに限られるものではない。
【００３７】
○  上記実施形態では、サージ電流抑制回路ＳＣの外部に外部電源ＰＳに設けたが、電圧源を内包させて直流電源装置を提供することも可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態の回路構成図。
【図２】従来技術の回路構成図。
【図３】従来技術の回路構成図。
【符号の説明】
【００３９】
ＳＣ…サージ電流抑制回路、Ｃ１、Ｃ２…電流源回路、ＣＣ…定電流装置、ＳＷ…パワースイッチ、ＰＳ…外部電源、Ｌ…負荷、Ｐ１…トランジスタ、Ｐ２…第１の電流制御素子としてのトランジスタ、Ｐ３…第２の電流制御素子としてのトランジスタ、Ｎ１…入力制御素子としてのトランジスタ、Ｎ２…第１制御素子としてのトランジスタ、Ｎ３…第３制御素子としてのトランジスタ、Ｎ４…第２制御素子としてのトランジスタ、Ｎ５…トランジスタ。
【図１】
2006180579.tif 000003
【図２】
2006180579.tif 000004
【図３】
2006180579.tif 000005