(57)【要約】【課題】  トレンチの低部における容量を低減する。【解決手段】  トレンチ２３を形成する際、トレンチの形状をγの字の如く、トレンチ内部に向かい凸の形状とする。その結果、トレンチの表面積が減少し、特にトレンチ底部において導電材料―絶縁膜−半導体層で形成される容量を低減できる。またトレンチ底部はカーブ形状を有し、トレンチ底部における電界集中を緩和できる。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に設けられ内面に形成された絶縁膜を介して導電材料が埋め込まれたトレンチとを有する半導体装置であって、
前記トレンチの底部から前記半導体層表面に向かう前記トレンチの内面は傾斜を有し、
前記トレンチは断面形状において、前記傾斜が下に凸から上に凸に変わる変曲点を有し、前記トレンチの開口部の長さより該トレンチの深さが大きいことを特徴とした半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ表面の絶縁物を誘電体材料として使用し容量の低減を実現した半導体装置に関するものである。
【背景技術】
【０００２】
従来、パワーＭＯＳ等の縦型ＭＯＳトランジスタのゲートとしてトレンチが用いられている。
【０００３】
このトレンチの構造は、Ｖ溝とＵ溝の２タイプがある。例えば前者は、特許文献１で、主に横型ＭＯＳを説明しているが、本公報の図１４には、Ｖ溝ゲートの周囲にソース領域２１を形成し、ｎ−層２６をドレインとした縦型ＭＯＳが開示されている。つまりＶ溝の縦型ＭＯＳが説明されている。後者は特許文献２や特許文献３が詳しい。例えば特許文献３は、縦型ＭＯＳトランジスタを示すものであり、本願図１２に示すように、Ｎ＋型の半導体基板（図面では省略する）の上にＮ−型の半導体層１０があり、この上にはＰ型の半導体層１１が形成されている。また半導体層１１の表面から前記Ｎ−型の半導体層１０に底部およびその近傍が重畳したトレンチ１２が設けられている。
【０００４】
このトレンチ１２の内側表面にはゲート絶縁膜１３が形成され、中に導電材料として例えばポリシリコン１４が埋め込まれている。このトレンチ１２の周囲にはＮ＋型のソース領域１５が形成され、ソース領域１５およびソース領域１５で囲まれたＰ型の半導体層表面を露出した絶縁膜１６を介してソース電極１７が形成されている。
【０００５】
ソース領域１５とドレイン領域１０との間のトレンチ１２の外側表面は、Ｐ型よりＮ型に反転してチャンネルを形成し、ソース領域１５よりドレイン側に電流が流れる。
【０００６】
更に特許文献４は、ＬＯＣＯＳを取り除きトレンチを形成するものである。
【特許文献１】特開昭５５−４８９６８号公報
【特許文献２】特開平６−２２４４３７号公報
【特許文献３】特開平７−２６３６９２号公報
【特許文献４】特開平７−３２６７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１（特開昭５５−４８９６８号公報）の図１４は、Ｖ−ＭＯＳと呼ばれ、トレンチがＶ字形状である。しかし底部に電界が集中するため、ゲート−ドレイン間で破壊しやすい。またドライエッチングの加工が難しく、一般にはウェットエッチングが採用されるため、結晶面によりＶ溝の傾斜角が決まり、開口部のサイズを小さくできない問題があった。更には、トレンチ深さのバラツキにより、Ｃｇｄも大きくバラつき、スイッチングスピードをバラつかせる問題があった。
【０００８】
一方、特許文献３（特開平７−２６３６９２号）は、ドライエッチングで加工するものであるが、通称Ｕ溝と言われ、底面はアールを描く。従ってＶ溝と比べて底部の電界集中は防止できるが、トレンチ底部とＮ−層で成る容量Ｃｒｓｓ＝Ｃｇｄが大きくなり、スイッチングスピードを遅くする問題があった。
【０００９】
更に特許文献４（特開平７−３２６７４１号）は、本公報の図２０に示すとおり、ＬＯＣＯＳを取り除きトレンチを形成するものである。酸化工程が必要なためトレンチを深くできず、またバーズビークの形成により、バーズビークの下に欠陥が生じやすい。またチャネル長を長くしようと、ＬＯＣＯＳを深く成長させると、長い酸化時間が必要となり、その分更にバーズビークが成長し、トレンチの開口部のサイズが大きくなる。従ってトレンチの開口部のサイズが大きくなり、容量増大を招く。またセル密度は向上できず、オン抵抗の低減も困難となる。
【００１０】
本願はこれらの問題を解決するものであり、特にセル密度の低減を防止しつつ容量を低減し、高速のスイッチングを実現するものである。
【００１１】
またトランジスタのスイッチングタイムをＴとすると、Ｔ∝αＲ（Ｃｇｓ＋Ｃｇｄ）と表現できる。Ｃｇｓは、ゲート−ソース間容量である。またソース電極がＰ型半導体層とコンタクトしているので、チャネル領域とゲート電極間の容量でもある。またＣｇｄは、ゲート−ドレイン間容量である。本発明は、この容量を減らしてトランジスタのスイッチング特性を向上するものである。
【課題を解決するための手段】
【００１２】
本発明は、前述の課題に鑑みてなされ、半導体層と、半導体層に設けられ内面に形成された絶縁膜を介して導電材料が埋め込まれたトレンチとを有する半導体装置であって、トレンチの底部から半導体層表面に向かうトレンチの内面は傾斜を有し、トレンチは断面形状において、傾斜が下に凸から上に凸に変わる変曲点を有し、トレンチの開口部の長さより該トレンチの深さが大きいことにより解決するものである。
【００１３】
また半導体層表面に向かうトレンチの内面を傾斜とし、前記傾斜の接線と半導体層表面でなる角度を、チャネル領域下端から前記半導体層表面に向かうに連れて常に小さくすることで解決するものである。
【００１４】
図１１のように角度α１・・・αｎ・・・を半導体基板表面に向かうに連れて小さくすると、トレンチの断面形状は、表現は適切でないが、トレンチ内部に向かい凸形状のものを実現できる。そして図１４の右図の形状のように、傾斜を形成することで周辺長を減らすことができる。以下本発明のトレンチ構造を形状が類似していることからγトレンチと呼ぶ。
【００１５】
また、側壁のデポ物を付着しながら実質異方性エッチングを行い、前記半導体層表面に向かうトレンチ内面の傾斜の接線と前記半導体層表面でなる角度が、トレンチ周辺で成るチャネル下端近傍より前記半導体層表面に向かうに連れて常に小さくなるようにトレンチを開口することで解決するものであり、これにより横方向よりも縦方向のエッチングスピードを高めγトレンチを実現している。
【００１６】
また、前記トレンチを水平方向に切った時の切断面の面積を、前記半導体表面に向かうにつれて増加率が大きく、チャネル下端近傍で実質０にすることで、トレンチの深さにバラツキを発生しても、ここの実質０の部分でＣｇｄのバラツキを極力抑えることができる。
【００１７】
また、前記トレンチの断面に於いて、開口部の長さ（ＯＰ）、トレンチの深さＤ１および開口部の端部から底部の端部を結ぶ傾斜の長さＤ２には、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有することで解決するものである。
【００１８】
また、前記トレンチの底部から半導体層表面に向かうトレンチの内面は、傾斜を有し、傾斜の接線と半導体層表面でなる角度が、チャネル領域下端近傍から前記半導体層表面に向かうに連れて常に小さくなることで解決するものである。
【００１９】
前述したように、トレンチの断面はγ形状で且つ平面形状は格子状を成している。つまりトレンチは、図１４の右図の周辺形状が紙面に対して上下に連続して構成された形であり、また図１４のように左図のＵトレンチと比べ周辺長を減らせることからその容量値を減らせ、縦型ＭＯＳのスイッチングスピードを向上できる。またトレンチ内部に向かって凸形状にすることで、図１４の右図よりも更に底部ＢＴ２を小さくでき、ここで発生するＣ（ＧＤ）＝Ｃｒｓｓを減少させることができる。
【００２０】
また、前記トレンチを水平方向に切った時の切断面の面積は、前記半導体表面に向かうにつれて増加率が大きく、チャネル下端の近傍で増加率を０にすることで、トレンチの深さにある程度のバラツキがあっても、ドレイン領域と重畳するトレンチの表面積のバラツキが抑制できる。従ってこの領域に発生するＣ（ＧＤ）＝Ｃｒｓｓは、小さく且つバラツキの少ないものが実現できる。
【００２１】
また、開口部の長さ（ＯＰ）、トレンチの深さＤ１および開口部の端部から底部の端部を結ぶ傾斜の長さＤ２には、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有することで解決するものである。
【００２２】
また、前記トレンチの底部は、第２の層の表面近傍で重畳させることで解決するものである。
【００２３】
また、縦型ＭＯＳの半導体装置に於いて、
前記トレンチの断面形状は、Ｄ２＜Ｄ１＋（ＯＰ−ＢＴ２）／２
ＯＰ：開口部の長さ
Ｄ１：トレンチの深さＤ１
Ｄ２：開口部の端部から底部の端部を結ぶ傾斜の長さ
ＢＴ２：底部の長さ
の関係を有することで解決するものである。
【００２４】
ここでは、直角三角形の斜辺は、残る２辺の合計よりも小さい事を利用している。つまり図１４の断面図に於いて、Ｕ型トレンチの両端から矢印で示された三角形に対応する領域を残すように削ることで、必ず周辺長を短くすることができる。
【００２５】
また、半導体層内にトレンチを有し、前記トレンチ内の表面に形成されたゲート絶縁膜を介してゲート材料が埋め込まれ、前記トレンチ開口部の周囲にソース領域（またはドレイン領域）が設けられ、前記トレンチの底部近傍にはドレイン領域（またはソース領域）が設けられた縦型ＭＯＳの半導体装置に於いて、前記トレンチの傾斜は、前記ソース領域（またはドレイン領域）の底部と前記トレンチとの交点（点Ｓ）と前記ゲート絶縁膜と前記半導体層の界面で形成されるチャネル下端（点Ｄ）とを結ぶ直線よりも上に凸形状であり、前記チャネル下端の上下近傍では実質垂直に成ることで解決するものである。
【００２６】
また、トレンチの底部は、所定の幅を有することで解決するものである。
【００２７】
また、縦型ＭＯＳを、パワーＭＯＳまたはＩＧＢＴとすることで解決するものである。
【００２８】
また、トレンチは、ＨＢｒを主ガスとしてエッチングすることで解決するものである。
【００２９】
また、トレンチは、ＨＢｒを主ガスとし、Ｈｅ、Ｏ２またはＮ２が混入され、エッチングレートが調整されることで解決するものである。
【００３０】
また、半導体層表面にドライエッチングに対して耐性を有する膜を形成し、予定のトレンチ形成部に対応する前記半導体層を露出するように、前記膜を開口し、ＨＢｒを主ガスとして前記開口部に対応する前記半導体層をエッチングし、深さ方向のエッチングレートを実質均一に、深くなるにつれて底部の幅の縮小率を小さくトレンチを形成したことで解決するものである。
【発明の効果】
【００３１】
本発明によれば、γトレンチ形状とすることで、トレンチ底部における容量の値を小さくできる。また開口部表面のサイズを変えることなくエッチングできるので、セルピッチの増大を防止できる。
【００３２】
更には、トレンチを水平方向に切った時の切断面の面積を、前記半導体表面に向かうにつれて増加率が大きく、トレンチ底部近傍で実質増加率を０にしているので、トレンチ深さに多少のバラツキがあっても、トレンチ底部における容量のバラツキを抑えることができる。
【００３３】
また底部は、１０％から７５％程度の縮小率とするため、底部の電界集中を防止でき、トレンチやトレンチ内部の絶縁膜の破壊を防止することができる。
【発明を実施するための最良の形態】
【００３４】
図１４で説明すれば、左のトレンチを理想的なＵ構造として四角形を採用し、γトレンチを右側の上下逆転させた台形とした。
【００３５】
後述する縦型のパワーＭＯＳは、ゲートが格子状であり、実線で示した周辺部が紙面に対して上下に連続したものである。傾斜を付けて周辺長を短くすると、Ｃｇｄ、Ｃｇｓの容量を減らすことが可能となる。
【００３６】
つまりＵ型では、Ｌ１＝２×Ｄ１＋ＢＴ１が容量（Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｄ）の形成に影響する部分であり、台形では、Ｌ２＝２×Ｄ２＋ＢＴ２が容量（Ｃｉｓｓ）の形成に影響する部分である。またＤＲは、ドレイン領域と重なった部分とする。
【００３７】
ここで右側の矢印で示す形状は、三角形であるため、Ｄ２＜Ｄ１＋ＢＴ３となるが、変形するとＤ２−Ｄ１＜ＢＴ３の関係となり、必ずＬ２は、Ｌ１より短くなるため、容量値を減らすことが可能となる。
【００３８】
例えば、ＯＰ＝ＢＴ１＝１．３μｍ、Ｄ１＝３μｍ、ＢＴ２＝０．７５μｍ、ＣＨ１＝２μｍとすると、Ｌ１＝７．３μｍ、Ｌ２＝６．７７μｍで約７％のＣｉｓｓを減少できる。またＣｒｓｓに着目すると、２×ＤＲ＋ＢＴ１＝３．３μｍ、２×Ｄ２＋ＢＴ２＝２．７５μｍで、１６．７％の減少が実現できる。
【００３９】
この実験結果が、図１５と図１６である。結果と比較すると、Ｃｒｓｓは、ほぼ計算値と一致した。しかしＣｉｓｓは、より低下しており、形状以外にも下げる原因が有るのかもしれない。ここでCiss=Cgs+Cgd,Coss=Cgd+Cds,Crss=Cgdである。一般的にスイッチングスピードは、ＣｉｓｓとＣｒｓｓの両方でその効果が発揮できる。特にトレンチ型のＣｒｓｓは、ターンオン開始時の充電時間、ターンオフ時の放電時間にその効果を有し、トータルとして縦型パワーＭＯＳのスイッチングスピードを高速にできる。
【００４０】
実験の結果、Ｕ型の立ち上がり時間Ｔｄ（ＯＮ）が１．５ｎｓｅｃ．に対し、γ型は１．２ｎｓｅｃ．に減少できた。
【００４１】
以下に本発明の第１の実施の形態を図１および図１０を参照しながら詳細に説明する。
【００４２】
本発明は、トレンチにゲートが埋め込まれたパワーＭＯＳ、ＩＧＢＴに応用できる。ここでは一例としてＮ型チャンネル縦型パワーＭＯＳトランジスタとして説明していく。
【００４３】
まず図１０より、Ｎ型の半導体基板２０の上にＮ−型のエピタキシャル層２１が積層され、このエピタキシャル層２１の表面にはイオン注入法や気相拡散法でＰ型の拡散層２２が形成されている。トレンチ２３は、後述する方法により図１４で示す台形またはγ形状でエッチングされる。またトレンチ内部の表面は、ゲート酸化膜２４が形成され、中にポリシリコンが埋め込まれゲート２５と成る。またトレンチ２３の開口部周囲には、Ｎ型のソース領域２６が形成され、またソース領域２６で囲まれた拡散層２２の表面には、バックゲート印加のためＰ＋型のコンタクト領域２７が形成されている。また絶縁膜２８、２９を介して電極３０が形成されている。つまりゲート２５の電圧により、ソース領域２６とドレイン領域（Ｎ−の層３１）との間のチャンネル領域がＮ型に反転し、電流が縦方向に流れる。
【００４４】
図１は、図１０に対応した平面図であり、図２のチップの左上１／４をほぼ示し、ほぼ上下、左右対称である。またセルは、左から４つで示しているが、実際は数多くの列をなしている。
【００４５】
まず図１の点線で示した四角形４０がトレンチ２３で囲まれたソース領域であり、トレンチは格子状となっている。ここのコンタクト領域の内側に示されている実線の小さな四角形４１は、Ｐ＋型のコンタクト領域２７となる。従って点線の四角形４０と実線の四角形４１との間のスペースには、Ｎ型のソース領域２６が形成されていることになる。
【００４６】
前述したように点線の四角形４０を囲むように格子状のゲート２５が形成され、点線、一点鎖線を囲む領域も、ゲートが形成された部分である。またこの領域を点でハッチングした領域と×印でハッチングした領域に分けて示してあり、点で示された部分は、図１０のトレンチ２３である。点で示された領域から×印に向かった領域は、トレンチ２３に埋め込まれたポリＳｉがエピタキシャル層表面に延在されている領域である。符号４２は、ゲートのボンディングパッド部分である。
【００４７】
図２は、ゲート電極４３とソース電極４４（図１０では、符号３０に対応する部分である）を説明するもので、ゲート電極４３として斜線で示した部分が、実質、ソース電極４４の下に格子状に形成されたトレンチを取り出す部分で、前述したエピタキシャル層表面上に延在されたポリＳｉの部分である。つまり図１では、×印で示した部分である。従って×印のポリＳｉは、チップの周囲やチップの中央までＷ、Ｍの字の形状で入り込んで形成され、ソース電極４４の下のゲートと接続してゲート抵抗を低減している。
【００４８】
続いて、製造方法を説明する。まず図３のようにＮ型の半導体基板２０の上にＮ−型のエピタキシャル層２１を形成し、表面にＰ型の拡散層２２を形成する。（尚ここの拡散層は、エピタキシャル層でも良い。）ここでは表面に形成された薄い酸化膜５０を介してボロンのイオン注入を行い形成しているが、不純物のデポジーションで導入しても良い。
【００４９】
続いて図４のように全面にＮＳＧ膜５１をＬＰＣＶＤで成膜し、形成予定のトレンチ２３に対応する部分を露出するように酸化膜５０、ＮＳＧ膜５１をエッチングし、シリコン基板をドライエッチングする。
【００５０】
ここではガスとしてＮ２ガス、ヘリウムまたはアルゴン等の不活性ガスを使い、等方性スパッタエッチングを行っている。
【００５１】
続いて、図５のように、ＨＢｒを主ガスとする異方性エッチングを行い、断面図としてトレンチ内部に向かって凸のγトレンチを形成する。
【００５２】
この形状が本発明の特徴とする構造であり、γトレンチを採用するため、中に埋め込まれるポリシリコン、トレンチ表面に形成されたゲート酸化膜および半導体基板との間で形成される容量を減少できる。
【００５３】
前述したようにγトレンチを等価的に図１４で示すと、Ｄ２−Ｄ１＜ＢＴ３の関係となり、必ずγトレンチの周辺長Ｌ２は、Ｕ型トレンチの周辺長Ｌ１より短くなるため、容量値を減らすことが可能となる。
【００５４】
またトレンチ内部の出っ張りは、Ｕ型トレンチの容量よりも小さくなるように調整される。つまりＤ２、ＢＴ２を実際のγトレンチの斜辺、底辺とすると、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さくなるように調整されなくては成らない。
【００５５】
またγトレンチの凸形状は、底面の長さ（図１４のＢＴ２）をより小さくする事ができる。図１７〜図２１で説明すれば、傾斜をトレンチ内部に向かって凸形状にすると、ドレイン領域で重畳するトレンチの幅をより絞り込むことができる。
【００５６】
しかもドレイン領域と重畳するトレンチの側辺は、実質垂直に近い角度（８０度〜９０度）で形成されているため、トレンチの深さがバラついても、ここで発生する容量（Ｃｒｓｓ）の変化は極力抑えることができる。
【００５７】
図４ではＮ２ガスを使ったスパッタエッチングで等方的にエッチングをしたが、破線で示すトレンチが等方的にエッチングされれば良く、湿式でも、反応性ドライエッチングでも良い。また反応性エッチングでは、ＣＦ４を主ガスとする事もできる。
【００５８】
実際のトレンチ２３の形状は、図１１の実線で示されている形状である。このトレンチ形成の原理は、明瞭には説明できないが、図１３（ａ）（ｂ）を使って模式的に説明する。
【００５９】
まず点線Ａ０で示す等方的エッチングによるトレンチの形成後に、異方性エッチングを行う。つまり縦の方が横よりも極めてエッチングレートが大きく、側壁にはデポ物が付着されていると考えられる。ここでＡ１≪Ａ２≪Ａ３と考えると、直線Ｘよりも上に凸のトレンチが形成できる。つまり図１１の傾斜の接線Ｂ１、Ｂ２・・・と基板表面Ｓとの成す角α１、α２・・・は、底部から表面に向かうに連れて小さくなっている形状となる。しかも図５の所で示す符号５４の所、つまり基板表面との接合箇所は、従来構造と比べなだらか形成されているため、トレンチ開口部角部の電界集中が緩和されている。
【００６０】
続いて、図１１の如きγトレンチが形成された後、異方性エッチングにより受けたダメージ除去を目的として、トレンチ表面を犠牲酸化し、この酸化膜をウェトエッチングで取り除いている。そして再度図６のようにゲート酸化膜５３を生成させている。ここでダミー酸化により、符号５４で示すカーブ、底面および底面の角部が更になだらかに形成される。
【００６１】
続いて図６に示すように、ノンドープのポリＳｉ５５を埋込み、イオン注入法又はＰＯＣｌ３をデポしてポリＳｉ内に不純物をドープする。尚、この場合、ドープドポリＳｉでも良い。
【００６２】
ここでは、γトレンチで体積が小さくなるため、埋め込み時間、拡散時間の短縮が可能となり、その分工程を短縮できる。
【００６３】
この後、図７のようにポリＳｉをエッチバックして基板を平坦にした後、イオン注入のマスク５６を形成する。このマスク５６は、ゲート２５に相当するポリＳｉと形成予定のソース領域２６を露出しており、ここにＡｓ等Ｎ型不純物をイオン注入して、Ｎ＋型のソース領域２６を形成している。
【００６４】
続いて、マスク５６を取り除き、再度マスク５７を形成している。このマスク５７は、Ｐ＋型のコンタクト領域２７を露出しており、ボロン等Ｐ型不純物をイオン注入して形成している。ここでソース領域２６とコンタクト領域２７の形成順序は、逆でも良い。なお、ソース領域２６とコンタクト領域２７の形成は、トレンチ形成前に行っても良い。
【００６５】
続いて図９のように全面に、ＮＳＧ膜とＢＰＳＧ膜等をＣＶＤで順次形成し、ホトレジスト５８でコンタクト領域に対応する領域を露出させる。尚、この時、絶縁膜は、ＳＯＧまたはその他の層間絶縁膜を用いても良い。
【００６６】
最後に図１０のようにレジスト５８を介してエッチングし、コンタクト領域を形成した後全面に電極３０を形成する。
【００６７】
以上γトレンチとして形成できるため、トランジスタのスイッチングタイムＴを高速化できる。
【００６８】
つまりＴは、Ｔ∝αＲ（Ｃｇｓ＋Ｃｇｄ）と表現できる。Ｃｇｓ、Ｃｇｄの値は、ゲート絶縁膜の表面積がその大きさを決定づける要因であり、その表面積を低減できるため、トランジスタのスイッチング速度を向上させることができる。
【００６９】
図１７〜図２０は、前実施例とは異なり、最初から異方性エッチングで形成したものである。また３０秒、６０秒、１００秒、１５０秒、２００秒に於けるγトレンチの形状を観察したもので、図２２は、γ形状についてグラフにしたもので、図２３はウェハ中央部での実際の数値を表に示したものである。
【００７０】
装置は、平行平板型プラズマ異方性エッチング装置を採用した。最初のブレークスルーである自然酸化膜のエッチングは、ＨＢｒ＋Ｎ２で、完全異方性で開口する。そしてこの開口部を介してメインエッチングを行う。ガスは、主ガスのＨＢｒとＨｅ、Ｏ２、Ｎ２が混入されている。このＨＢｒは、ＮＦ３よりも異方性が強く、プラズマ反応により発生する側壁のデポ物が付着し易いため、深さ方向を積極的にエッチングしていく。つま図１３（Ａ），（Ｂ），（Ｃ）に示すように、厚みを有するデポ物でマスクされた開口部より若干幅が狭くエッチングされる。続いて、新たに形成された幅の狭い側壁にデポ物が付着し、このデポ物により、更に幅の狭い溝が形成される。この繰り返しによりトレンチの側辺はγの如き傾斜を有するようになる。傾向としてＨＢｒのガスが多くなるほど、γトレンチの出っ張りが大きくなることが判った。
【００７１】
図２２を参照すれば、開口部のＯＰは、殆ど同じ値で推移し、底部のサイズＢＴ２は、初期の段階では大きく変化し、だんだんとその変化率が小さくなっていることが判る。つまりドレイン領域と重畳するトレンチ下方の部分は、徐々に垂直に近づいていることが判る。
【００７２】
仮に、Ｕ型トレンチの開口サイズと同じサイズで、γトレンチを形成すると、絞り込みにより底部の幅を狭めることができる。以上二つの製法を説明したが、どちらに於いても、ドレイン領域とゲートの重畳は、トレンチ底部の極先端で重畳した方が、Ｃｒｓｓを低減できる。
【００７３】
以上、本実施例を整理すると、以下のポイントが重要である。
【００７４】
１：γトレンチの傾斜部分は、トレンチ内部に向かって凸であり、トレンチ底部の幅を狭くすることができる。特に図１０の点Ｓと点ｄの間を結ぶ点線よりも上に向かって凸の傾斜を設けることで、チャネル長を長くできるので、短チャネル効果も抑制できる。
【００７５】
２：チャネル層下端（Ｎ−層表面）の上下近傍を実質８０度〜９０度にすることで、トレンチ深さにバラツキが発生しても、Ｃｇｄ＝Ｃｒｓｓのバラツキを抑えることができる。
【００７６】
３：Ｖ溝の如く、底部が点であると、電界集中が発生するため、底部はある程度幅を持つ必要がある。つまり底部の幅の減縮率は、１０％から７５％の範囲が好ましい。そして底部と側辺の交差部は、耐圧向上のためにアールを描く必要がある。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態を説明するための半導体装置の平面図である。
【図２】本発明の実施の形態を説明するための半導体装置の概略平面図である。
【図３】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態である半導体装置の製造方法を説明する断面図である。
【図１１】トレンチの構造を説明する図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】トレンチの形成原理を説明する図である。
【図１４】Ｕ型トレンチとγトレンチの容量値を算出する図である。
【図１５】図１４の実験結果を説明する図である。
【図１６】図１４の実験結果を説明する図である。
【図１７】異方性エッチングのみで実現したγトレンチの形状を説明する図である。
【図１８】異方性エッチングのみで実現したγトレンチの形状を説明する図である。
【図１９】異方性エッチングのみで実現したγトレンチの形状を説明する図である。
【図２０】異方性エッチングのみで実現したγトレンチの形状を説明する図である。
【図２１】異方性エッチングのみで実現したγトレンチの形状を説明する図である。
【図２２】γ形状の時間依存性を説明する図である。
【図２３】γ形状の時間依存性を説明する図である。
【符号の説明】
【００７８】
２０    半導体基板
２１    エピタキシャル層
２２    拡散層
２３    トレンチ
５０    酸化膜
５１    ＮＳＧ膜
５５    ポリＳｉ
５６、５７    マスク
５８    ホトレジスト
２４    ゲート酸化膜
２５    ゲート
２６、４０    ソース領域
２７、４１    Ｐ＋型コンタクト
２８    絶縁膜
２９    絶縁膜
３０    電極
ＯＰ    開口部の長さ
ＢＴ２    底部の長さ
Ｄ１    トレンチの深さ
Ｄ２    開口部の端部から底部の端部を結ぶ傾斜の長さ
３１    ドレイン領域
４２    ボンディングパッド
４３    ゲート電極
４４    ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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