(57)【要約】【課題】液晶表示素子の単位画素を第１及び第２画素部に２分割し、各画素部に第１及び第２スイッチング素子を別途に形成することにより、１つのスイッチング素子に不良が発生したとき、単位画素全体が不良になる可能性を排除する。【解決手段】液晶表示素子は、第１基板及び第２基板と、前記第１基板の上に交差配置されて単位画素を定義し、前記単位画素を第１及び第２画素部に２分割するゲートライン及びデータラインと、前記第１及び第２画素部にそれぞれ備えられ、同一の走査信号が印加される第１及び第２スイッチング素子と、前記第１及び第２画素部に対応して形成される複数の第１及び第２共通電極と、前記第１及び第２画素部に対応して形成される複数の第１及び第２画素電極と、前記単位画素と隣接する単位画素に共有されて共通的に信号を印加する共通ラインと、前記第１と第２基板間に形成される液晶層とを含む。【選択図】図１Ａ
2006018287.tif 000002
【特許請求の範囲】
【請求項１】
第１基板及び第２基板と、
前記第１基板の上に交差配置されて単位画素を定義し、前記単位画素を第１及び第２画素部に２分割するゲートライン及びデータラインと、
前記第１及び第２画素部にそれぞれ備えられ、同一の走査信号が印加される第１及び第２スイッチング素子と、
前記第１及び第２画素部に対応して形成される複数の第１及び第２共通電極と、
前記第１及び第２画素部に対応して形成される複数の第１及び第２画素電極と、
前記単位画素と隣接する単位画素に共有されて共通信号を印加する共通ラインと、
前記第１と第２基板間に形成される液晶層と
を含むことを特徴とする液晶表示素子。
【請求項２】
前記第１及び第２スイッチング素子は、ゲート電極、ソース電極、半導体層を共有することを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
前記ゲート電極は、１つのゲートラインの一部として形成されることを特徴とする請求項２に記載の液晶表示素子。
【請求項４】
前記ソース電極は、１つのデータラインから分離されて形成されることを特徴とする請求項２に記載の液晶表示素子。
【請求項５】
前記第１スイッチング素子は、第１ドレイン電極をさらに含み、前記第２スイッチング素子は、第２ドレイン電極をさらに含むことを特徴とする請求項２に記載の液晶表示素子。
【請求項６】
前記第１及び第２画素部は、前記ゲートラインを中心に対称に形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項７】
前記第１共通電極と第１画素電極は交互に配置されて前記第１画素部内に横電界を発生させ、前記第２共通電極と第２画素電極は交互に配置されて前記第２画素部内に横電界を発生させることを特徴とする請求項１に記載の液晶表示素子。
【請求項８】
前記第１共通電極と第１画素電極、前記第２共通電極と第２画素電極は、前記データラインに対して実質的に０゜〜４５゜の傾斜角を有する横電界を発生させることを特徴とする請求項７に記載の液晶表示素子。
【請求項９】
前記第１及び第２基板に液晶の初期配向を誘導する配向膜をさらに含むことを特徴とする請求項８に記載の液晶表示素子。
【請求項１０】
前記配向膜のラビング方向が、前記データラインに対して垂直であることを特徴とする請求項９に記載の液晶表示素子。
【請求項１１】
前記第１及び第２画素電極は、それぞれ前記ゲートラインの一部角部に重畳することを特徴とする請求項１に記載の液晶表示素子。
【請求項１２】
前記第１及び第２画素電極は、それぞれ隣接する共通ラインの角部に重畳することを特徴とする請求項１に記載の液晶表示素子。
【請求項１３】
前記共通ラインは、隣接する単位画素の境界領域に形成され、ｎ番目のゲートラインにより決定される単位画素の第２共通電極とｎ＋１番目のゲートラインにより決定される単位画素の第１共通電極に同時に共通信号を印加することを特徴とする請求項１に記載の液晶表示素子。
【請求項１４】
前記共通ラインは、金属層で形成されることを特徴とする請求項１３に記載の液晶表示素子。
【請求項１５】
前記第１及び第２スイッチング素子に対応する前記第１基板又は第２基板の上の領域にブラックマトリックスをさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項１６】
前記ブラックマトリックスは、コラムスペーサであることを特徴とする請求項１５に記載の液晶表示素子。
【請求項１７】
前記ゲートライン及びデータラインに対応する第１基板又は第２基板の上の領域には、ブラックマトリックスが形成されないことを特徴とする請求項１６に記載の液晶表示素子。
【請求項１８】
前記複数の第１共通電極を電気的に接続する第１共通電極接続ライン及び前記複数の第２共通電極を電気的に接続する第２共通電極接続ラインをさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項１９】
前記複数の第１画素電極を電気的に接続する第１画素電極接続ライン及び前記複数の第２画素電極を電気的に接続する第２画素電極接続ラインをさらに含むことを特徴とする請求項１８に記載の液晶表示素子。
【請求項２０】
前記第１共通電極接続ラインと第１画素電極接続ラインが重畳して第１ストレージキャパシタを形成し、前記第２共通電極接続ラインと第２画素電極接続ラインが重畳して第２ストレージキャパシタを形成することを特徴とする請求項１９に記載の液晶表示素子。
【請求項２１】
前記第１及び第２画素電極は、前記ゲートラインの上部で接続することを特徴とする請求項１に記載の液晶表示素子。
【請求項２２】
前記第１及び第２共通電極は、前記第１基板の上にプレート状に形成され、前記第１及び第２画素電極が、前記第１及び第２共通電極とは異なる層上に複数のスリットを含む形態で形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項２３】
前記スリット間の間隔は、前記第１共通電極と第１画素電極、前記第２共通電極と第２画素電極が電界を発生し得るほど狭く形成されることを特徴とする請求項２２に記載の液晶表示素子。
【請求項２４】
前記第１共通電極と第１画素電極間の距離及び前記第２共通電極と第２画素電極間の距離は、前記第１基板と第２基板間の距離より狭く形成されることを特徴とする請求項２３に記載の液晶表示素子。
【請求項２５】
前記第１共通電極と第１画素電極及び前記第２共通電極と第２画素電極は、前記データラインに対して実質的に０゜〜４５゜の傾斜角を有する横電界を発生させることを特徴とする請求項２４に記載の液晶表示素子。
【請求項２６】
前記第１及び第２基板に液晶の初期配向を誘導する配向膜をさらに含むことを特徴とする請求項２５に記載の液晶表示素子。
【請求項２７】
前記配向膜のラビング方向は、前記データラインに対して垂直であることを特徴とする請求項２６に記載の液晶表示素子。
【請求項２８】
前記第１画素電極と第２画素電極は、前記ゲートラインの上部で接続することを特徴とする請求項２４に記載の液晶表示素子。
【請求項２９】
前記第１及び第２共通電極と第１及び第２画素電極は、全て透明導電体で形成されることを特徴とする請求項２２に記載の液晶表示素子。
【請求項３０】
前記共通ラインは、隣接する単位画素の境界領域に形成され、ｎ番目のゲートラインにより決定される単位画素の第２共通電極及びｎ＋１番目のゲートラインにより決定される単位画素の第１共通電極と一体の透明導電体で形成されることを特徴とする請求項２９に記載の液晶表示素子。
【請求項３１】
前記第２基板は、カラーフィルターをさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項３２】
第１基板及び第２基板を用意する段階と、
前記第１基板の上に第１金属物質を形成する段階と、
第１マスクを利用して前記第１金属物質をパターニングすることにより、ゲートライン、ゲート電極、共通電極、共通ラインを形成する段階と、
前記第１基板の全面にゲート絶縁膜、非晶質シリコン、ｎ＋非晶質シリコンを形成する段階と、
第２マスクを利用して非晶質シリコン及びｎ＋非晶質シリコンをパターニングすることにより、半導体層及びオームコンタクト層を形成する段階と、
前記第１基板の上に第２金属物質を形成する段階と、
第３マスクを利用して前記第２金属物質をパターニングすることにより、データライン、ソース電極、第１ドレイン電極、第２ドレイン電極を形成する段階と、
前記第１基板の全面に保護膜を形成する段階と、
第４マスクを利用して前記保護膜をパターニングすることにより、コンタクトホールを形成する段階と、
前記保護膜の上に透明導電物質を形成する段階と、
第５マスクを利用して前記透明導電物質をパターニングすることにより、画素電極を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。
【請求項３３】
前記画素電極の上に有機膜を形成する段階と、
第６マスクを利用して前記有機膜をパターニングすることによりスペーサを形成する段階と
をさらに含むことを特徴とする請求項３２に記載の液晶表示素子の製造方法。
【請求項３４】
前記第１基板と第２基板との間に液晶層を形成する段階をさらに含むことを特徴とする請求項３２に記載の液晶表示素子の製造方法。
【請求項３５】
第１基板及び第２基板を用意する段階と、
前記第１基板の上に第１金属物質を形成する段階と、
第１マスクを利用して前記第１金属物質をパターニングすることにより、ゲートライン、ゲート電極、共通ラインを形成する段階と、
前記第１基板の上に透明導電物質を形成する段階と、
第２マスクを利用して前記透明導電物質をパターニングすることにより、共通電極を形成する段階と、
前記第１基板の上にゲート絶縁膜、非晶質シリコン、ｎ＋非晶質シリコンを形成する段階と、
第３マスクを利用して非晶質シリコン及びｎ＋非晶質シリコンをパターニングすることにより、半導体層及びオームコンタクト層を形成する段階と、
前記第１基板の上に第２金属物質を形成する段階と、
第４マスクを利用して前記第２金属物質をパターニングすることにより、データライン、ソース電極、第１ドレイン電極 、第２ドレイン電極を形成する段階と、
前記第１基板の全面に保護膜を形成する段階と、
第５マスクを利用して前記保護膜をパターニングすることにより、コンタクトホールを形成する段階と、
前記保護膜の上に透明導電物質を形成する段階と、
第６マスクを利用して前記透明導電物質をパターニングすることにより、画素電極を形成する段階と、
を含むことを特徴とする液晶表示素子の製造方法。
【請求項３６】
前記画素電極の上に有機膜を形成する段階と、
第６マスクを利用して前記有機膜をパターニングすることによりスペーサを形成する段階と
をさらに含むことを特徴とする請求項３５に記載の液晶表示素子の製造方法。
【請求項３７】
前記第１基板と第２基板間に液晶層を形成する段階をさらに含むことを特徴とする請求項３５に記載の液晶表示素子の製造方法。
【請求項３８】
第１基板及び第２基板を用意する段階と、
前記第１基板の上に第１金属物質を形成する段階と、
第１マスクを利用して前記第１金属物質をパターニングすることにより、ゲート ライン、ゲート電極を形成する段階と、
前記第１基板の上に透明導電物質を形成する段階と、
第２マスクを利用して前記透明導電物質をパターニングすることにより、共通ライン及び共通電極を形成する段階と、
前記第１基板の上にゲート絶縁膜、非晶質シリコン、ｎ＋非晶質シリコンを形成する段階と、
第３マスクを利用して非晶質シリコン及びｎ＋非晶質シリコンをパターニングすることにより、半導体層及びオームコンタクト層を形成する段階と、
前記第１基板の上に第２金属物質を形成する段階と、
第４マスクを利用して前記第２金属物質をパターニングすることにより、データライン、ソース電極、第１ドレイン電極、第２ドレイン電極を形成する段階と、
前記第１基板の全面に保護膜を形成する段階と、
第５マスクを利用して前記保護膜をパターニングすることにより、コンタクトホールを形成する段階と、
前記保護膜の上に透明導電物質を形成する段階と、
第６マスクを利用して前記透明導電物質をパターニングすることにより、画素電極を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。
【請求項３９】
前記画素電極の上に有機膜を形成する段階と、
第６マスクを利用して前記有機膜をパターニングすることによりスペーサを形成する段階と
をさらに含むことを特徴とする請求項３８に記載の液晶表示素子の製造方法。
【請求項４０】
前記第１基板と第２基板間に液晶層を形成する段階をさらに含むことを特徴とする請求項３８に記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子及びその製造方法に関し、特に、スイッチング素子の不良による画素の不良発生率を低減し、開口率を向上させることにより、輝度を上昇させる液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
近来、情報化社会の発展に伴い、表示装置に対する多様な要求が増大して、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）、ＥＬＤ（Electro Luminescent Display）、ＦＥＤ（Field Emission Display）、ＶＦＤ（Vacuum Fluorescent Display）などの平板表示装置に対する研究が活発に行われている。そのうち、高画質の実現、量産化技術、駆動手段の容易性、軽量、薄型、低消費電力などの理由により、液晶表示素子（ＬＣＤ）が最も注目を集めている。
【０００３】
液晶表示素子は、マトリックス（matrix）状に配列された画素に画像情報に応じるデータ信号を個別に供給して、画素別に光透過率を調節することにより、所望の画像を表示し得る表示素子であり、主に、アクティブマトリックス（Active Matrix: ＡＭ）方式により駆動される。アクティブマトリックス方式は、それぞれの画素に薄膜トランジスタ（Thin Film Transistor: ＴＦＴ）などのスイッチング素子を付加して、これを通じて画素部の液晶に電圧を印加し、液晶を駆動する方式である。
【０００４】
この液晶表示素子は、液晶分子が駆動する形態により、多様な表示モードの液晶表示素子に分類されることができ、多様な表示モードのうち、ＴＮ（twisted nematic）モード液晶表示素子が主に使用されてきた。
【０００５】
ＴＮモード液晶表示素子は、基板に対して垂直方向の電気場をオン／オフさせることにより、液晶の方向子（director）が基板に対して０゜〜９０゜の角度を有するように液晶分子を駆動するものであり、白黒表示が容易で、応答速度が速くて、駆動電圧が低いという長所を有している。
【０００６】
しかしながら、ＴＮモード液晶表示素子は、前述したように、液晶分子を基板に対して垂直に駆動するため、視野角特性が劣化しているという短所がある。すなわち、液晶表示素子を見る方向や角度により、画像の画面色や明るさが変化するという視野角依存性があった。従って、このような短所を克服するために、近来、新しい広視野角技術、すなわち、液晶分子の方向子が基板に対して水平になった状態で液晶を駆動させる横電界駆動（In Plane Switching: 以下、ＩＰＳと称する）モード液晶表示素子が活発に研究されている。
【０００７】
ＩＰＳモード液晶表示素子は、電極に電圧が印加されると、基板の上に横電界を形成して液晶分子を水平に配向することにより、既存に比べて広視野角特性を確保する液晶表示素子である。
【０００８】
図６は、前述したＩＰＳモード液晶表示素子の概略図である。
図６に示すように、液晶表示素子の薄膜トランジスタ基板の上には、金属層で形成されたゲートライン３及びデータライン１が縦横に配列されて単位画素を定義する。実際の液晶表示素子には、ｎ個のゲートライン３とｍ個のデータライン１が交差してｎ×ｍ個の画素が存在するが、図面には、説明の便宜のために、１つの画素のみを示した。
【０００９】
ゲートライン３とデータライン１の交差点には、ゲート電極４、半導体層Ａ、ソース／レイン電極５、１１から構成されるスイッチング素子（例えば、薄膜トランジスタ（thin film transistor: Ｔ）が形成され、ゲート電極４及びソース／ドレイン電極５、１１は、それぞれゲートライン３及びデータライン１に接続して、ゲートライン３を通じて入力される信号によりスイッチング素子Ｔをオンにし、データライン１を通じて印加される画像信号を画素に送る。
【００１０】
また、単位画素内には、共通信号を供給する共通ライン１７がゲートライン３と平行に配列され、液晶分子をスイッチングする少なくとも１対の電極、すなわち、共通電極１３と画素電極１５がデータライン１と平行に配列されて基板に平行した横電界（in-plane electric field）を発生させる。
【００１１】
ここで、共通電極１３は、ゲートライン３と同時に形成されて共通ライン１７に接続され、画素電極１５は、ソース／ドレイン電極５、１１と同時に形成されて薄膜トランジスタＴのドレイン電極５に接続される。また、複数の画素電極１５を電気的に接続する画素電極ライン１１'は、共通ライン１７とゲート絶縁膜（図示せず）を挟んで重畳されることにより、ストレージキャパシタ（storage capacitor: Ｃｓｔ）を形成する。
【００１２】
一方、このような液晶表示素子は、各画素にスイッチング素子を１つずつ含んでいるため、前記スイッチング素子に不良が発生した場合、単位画素全体が正常に駆動できないという問題が発生した。このような問題は、ＩＰＳモード液晶表示素子だけでなく、ＴＮモードなどの垂直電界により駆動される液晶表示素子にも発生した。
【００１３】
実質的に、液晶表示素子で使用される薄膜トランジスタは、数回の蒸着工程とエッチング工程を経て形成され、このような多数の工程を経る過程で、多様な不良が発生する。このような薄膜トランジスタの不良のうち、最も致命的な不良は、ゲート電極とソース又はドレイン電極の短絡（short）不良であり、数多くの薄膜トランジスタを使用するアクティブマトリックス液晶表示素子にこのような薄膜トランジスタ不良が発生すると、最終的な製品に点欠陥（point defect）が発生するという致命的な表示不良が現れる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、このような問題点を解決するために提案されたもので、本発明の目的は、液晶表示素子の単位画素を第１及び第２画素部に２分割し、各画素部に第１及び第２スイッチング素子を別途に形成することにより、１つのスイッチング素子に不良が発生したとき、単位画素全体が不良になる可能性を排除することにある。
【課題を解決するための手段】
【００１５】
このような目的を達成するために、本発明に係る液晶表示素子は、第１基板及び第２基板と、前記第１基板の上に交差配置されて単位画素を定義し、前記単位画素を第１及び第２画素部に２分割するゲートライン及びデータラインと、前記第１及び第２画素部にそれぞれ備えられ、同一の走査信号が印加される第１及び第２スイッチング素子と、前記第１及び第２画素部に対応して形成される複数の第１及び第２共通電極と、前記第１及び第２画素部に対応して形成される複数の第１及び第２画素電極と、前記単位画素と隣接する単位画素に共有されて共通信号を印加する共通ラインと、前記第１と第２基板間に形成される液晶層とを含むことを特徴とする。
【００１６】
また、本発明に係る液晶表示素子の製造方法は、透明な第１基板を用意する段階と、前記基板の上に第１及び第２スイッチング素子を形成する段階と、前記第１及び第２スイッチング素子の上部にブラックマトリックス用のコラムスペーサを形成する段階とを含み、前記コラムスペーサを形成する段階は、前記第１及び第２スイッチング素子が形成された基板の全面に有機膜を塗布する段階と、前記有機膜の上部にパターンを残す領域に光の非透過領域が備えられたマスクをブロッキングして、紫外線を照射する段階と、前記紫外線が照射された有機膜を現像して第１及び第２スイッチング素子の上部に位置する有機膜パターンを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１７】
本発明は、液晶表示素子の単位画素を分割駆動することにより、画素の生産不良の可能性を減らし、電極構造を上下対称に形成してカラーシフトを防止し、また、残像の防止などにより画面品位が改善されるという効果がある。
【００１８】
また、本発明は、ゲートラインと画素電極の重複構造及び液晶の横配向構造などによりゲートライン及びデータラインの上部の遮光領域を最小化することにより、輝度及び開口率を向上させるという効果がある。
【００１９】
また、本発明は、スイッチング素子の上部にのみコラムスペーサの高さのブラックマトリックスを形成し、以外の部分ではブラックマトリックスを完全に除去することにより、製造過程でマスク工程数を減らし、ブラックマトリックスの貼り付けマージン領域（margin area）を最小化するという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の好ましい実施形態を詳しく説明する。
図１Ａは、本発明に係る液晶表示素子の第１の実施の形態の単位画素を示す平面図で、図１Ｂは、図１ＡのＡ−Ａ'線断面図である。
図示されたように、本発明に係る液晶表示素子の単位画素は、第１基板１０２上でゲートライン１０３とデータライン１０１の交差により定義され、第１及び第２画素部に２分割された構造を有する。
【００２１】
また、第１及び第２画素部Ｐ１、Ｐ２には、第１及び第２スイッチング素子１Ｔ１、１Ｔ２がそれぞれ配置されて第１及び第２画素部Ｐ１、Ｐ２に同一の走査信号を印加する。ここで、第１及び第２スイッチング素子１Ｔ１、１Ｔ２は、１−ゲート−２−薄膜トランジスタ構造を有する。
【００２２】
すなわち、第１及び第２スイッチング素子１Ｔ１、１Ｔ２は、ゲートライン１０３を中心に対称に形成され、第１基板１０２の上にゲートライン１０３の一部として形成されるゲート電極１０４と、ゲート電極１０４の上に形成されるゲート絶縁膜１０６と、ゲート絶縁膜１０６の上に形成される半導体層１０７と、半導体層１０７の上に形成されるオームコンタクト層１０８と、オームコンタクト層１０８の上にデータライン１０１の一部として形成されるソース電極１０５とを共有し、ソース電極１０５の両側に所定間隔離隔して形成される第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２をそれぞれ含む。
【００２３】
このように、本発明の第１及び第２スイッチング素子１Ｔ１、１Ｔ２は、ゲート電極１０４及びソース電極１０５を共有するので、ゲートライン１０３の走査信号により半導体層１０７が活性化するとき、同一の画像信号をデータライン１０１からソース電極１０５を通じて同時に第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２に送り、前記画像信号を第１及び第２画素部Ｐ１、Ｐ２にそれぞれ印加する。
【００２４】
従って、本発明に係る液晶表示素子は、単位画素の第１及び第２画素部Ｐ１、Ｐ２を別途のスイッチング素子により駆動することにより、第１又は第２スイッチング素子１Ｔ１、１Ｔ２に不良が発生したとき、単位画素の全領域、すなわち、第１及び第２画素部Ｐ１、Ｐ２全体が同時に不良になる可能性を低減することができる。
【００２５】
実質的に、薄膜トランジスタなどのスイッチング素子は、数回の蒸着工程とエッチング工程を経て製造され、このような多数の工程を経る過程で、多様な不良が発生する。例えば、ソース電極とドレイン電極間に異物が挿入されたためソース電極とドレイン電極間に電気的な短絡状態が発生するか、ドレイン電極が隣接するデータラインと短絡するなどの問題が発生する可能性がある。
【００２６】
実際、ゲートラインの周辺で発生する光漏れを防止するために、ドレイン電極をゲートラインと平行に隣接するデータライン方向に延長して形成することができ、この過程で、工程不良によりドレイン電極と隣接するデータラインが短絡されることがある。
【００２７】
このように、ソース電極とドレイン電極又はドレイン電極とデータラインが短絡されると、輝点不良（brightness defect）が発生して、液晶表示素子の画質が低下する可能性がある。また、データライン（ドレイン電極）下部半導体層のパターン不良が発生したため、画素電極下部まで半導体層パターンが形成されると、画素電極の駆動に悪影響を与えるので、輝点不良が発生する可能性がある。
【００２８】
このような輝点不良の問題を解決するために、スイッチング素子内のパターンの異常領域にレーザービームを照射して不良の原因部分を除去する方法があった。しかしながら、輝点不良の検出のためには、液晶表示素子内の全ての画素を検査する必要があり、パターン不良が２μｍ以下である場合は、検出装備の検出力低下により不良が検出されない可能性もある。また、不良部分を除去するために、レーザービームを照射する別途の工程が追加されるため、生産歩留まりが減少するという問題があった。
【００２９】
しかしながら、本発明に係る液晶表示素子の画素構造では、２分割された画素に別途のスイッチング素子によりそれぞれ信号が印加されるため、前述したようなスイッチング素子の不良が発生した場合も、スイッチング素子が正常に動作する画素部は正常に駆動される。すなわち、単位画素の１分割領域の不良のみに不良面積が減少されるため、正常に作動する画素領域が相対的に増加して、画像の表示時に、画素の不良が現れる確率が少なくなるという効果が得られる。
【００３０】
一方、本発明の第１の実施の形態に係る第１及び第２画素部Ｐ１、Ｐ２には、ストライプ（stripe）状に一定の間隔で配置される第１及び第２画素電極１１５Ｐ１、１１５Ｐ２がそれぞれ形成されることにより、第１及び第２スイッチング素子１Ｔ１、１Ｔ２の第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２から送られる画像信号が印加される。
【００３１】
ここで、前記画像信号は、第１及び第２スイッチング素子１Ｔ１、１Ｔ２の上部の保護膜１１０上に形成された第１及び第２コンタクトホール１０９Ｐ１、１０９Ｐ２を通じて第１及び第２スイッチング素子１Ｔ１、１Ｔ２の第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２から第１及び第２画素電極１１５Ｐ１、１１５Ｐ２に送られる。
【００３２】
また、第１及び第２画素部Ｐ１、Ｐ２には、それぞれストライプ状の第１及び第２共通電極１１３Ｐ１、１１３Ｐ２が、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２と所定間隔離隔して交互に配置されて、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２と共に第１基板１０２の上に横電界を発生させる。
【００３３】
ここで、第１又は第２共通電極１１３Ｐ１、１１３Ｐ２に電気的に接続して共通信号を印加する共通ライン１１７は、単位画素の両端部に配置されて隣接する画素部の第１又は第２共通電極により共有される。すなわち、ｎ番目のゲートライン１０３により決定される第２画素部の第２共通電極１１３Ｐ２とｎ＋１番目のゲートラインにより決定される第１画素部の第１共通電極１１３Ｐ１が、その境界領域に形成された共通ライン１１７から共に延長して形成されて共通信号を受ける。
【００３４】
従って、本発明に係る液晶表示素子では、３つの画素当たり２つの共通ラインが要求される構造に形成されるため、共通ラインの個数を減少させることができ、よって、液晶表示素子の開口率を向上させることができる。
【００３５】
前記画素の外郭には、データライン１０１と平行であり、複数の第１共通電極１１３Ｐ１を電気的に接続する第１共通電極接続ライン１２３Ｐ１と、複数の第１画素電極１１５Ｐ１を電気的に接続する第１画素電極接続ライン１２５Ｐ１と、及び複数の第２共通電極１１３Ｐ２を電気的に接続する第２共通電極接続ライン１２３Ｐ２と複数の第２画素電極１１５Ｐ２を電気的に接続する第２画素電極接続ライン１２５Ｐ２が、ゲート絶縁膜１０６及び保護膜１１０を挟んでそれぞれ重畳して形成されることにより、ストレージキャパシタが形成される。
【００３６】
ここで、第１及び第２共通電極接続ライン１２３Ｐ１、１２３Ｐ２は、第１及び第２画素部Ｐ１、Ｐ２内に液晶の駆動のための電界を発生させることはしないが、データライン１０１の信号が第１及び第２画素電極１１５Ｐ１、１１５Ｐ２に及ぼす影響を遮断する。すなわち、第１及び第２共通電極接続ライン１２３Ｐ１、１２３Ｐ２は、画素電極接続ライン１２５Ｐ１、１２５Ｐ２よりデータライン１０１に近い位置に配置されることにより、データライン１０１の信号を効果的に遮断することができる。
【００３７】
一方、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２は、それぞれその一方側が隣接するゲートライン１０３の一部と重畳して形成されることにより、ゲートライン１０３の近所から光漏れが発生することを防止し、これによって、ゲートライン１０３の上部でのブラックマトリックス（Black Matrix）の線幅を最小化するか、前記領域でブラックマトリックスを実質的に除去することができる。実際、ゲートライン１０３と画素電極１１５Ｐ１、１１５Ｐ２の重複構造は、ゲートライン１０３と画素電極１１５Ｐ１、１１５Ｐ２間に存在する誘電体の面積を最小化してＤＣ成分の蓄積を減少させることにより、残留ＤＣ成分による残像の発生を抑制する。
【００３８】
また、本発明の単位画素では、ゲートライン１０３が隣接する２画素の境界領域ではない画素の中央ラインに配置されるので、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２が全て該当画素のゲートライン１０３にのみ重畳され、隣接する画素からのゲートラインの変動の影響を受けない。従って、該当画素ゲート信号による画素電極の電圧変動が減少し、隣接する画素間の境界領域で現れる電圧歪みによる光漏れ現象も防止され、フリッカー（flicker）などの不良が最小になる。
【００３９】
また、本発明に係る液晶表示素子では、第１及び第２共通電極１１３Ｐ１、１１３Ｐ２と第１及び第２画素電極１１５Ｐ１、１１５Ｐ２がデータライン１０１に対して０゜〜４５゜傾斜角を有するように形成される。これは、第１共通電極１１３Ｐ１と第１画素電極１１５Ｐ１及び第２共通電極１１３Ｐ２と第２画素電極１１５Ｐ２により発生する電界の方向をデータライン１０１に対して実質的に０゜〜４５゜の傾斜角にすることにより、配向膜のラビング方向がデータライン１０１に対して垂直になるように構成したものである。
【００４０】
すなわち、液晶分子の初期配列を誘導するラビング方向と画素の外郭部でデータライン１０１と第１及び第２画素電極ライン１２３Ｐ１、１２３Ｐ２間に形成される電界方向とを同一に処理することにより、液晶の横配向が可能になり、これにより、電圧が印加されない場合も、特に、データライン１０１に隣接した液晶分子が残留電圧により歪まれない。従って、データライン１０１の近所から光漏れが現象することを防止することにより、データライン１０１の上部のブラックマトリックス幅を最小化するか、ブラックマトリックスを除去することができる。
【００４１】
結果的に、本発明に係る液晶表示素子は、ゲートライン１０３と第１及び第２画素電極１１５Ｐ１、１１５Ｐ２の重複構造と液晶の横配向構造によりゲートライン１０３及びデータライン１０１の近所から光漏れが発生することを防止することにより、前記領域からブラックマトリックスを除去することができ、液晶表示素子の輝度及び開口率を向上させることができる。
【００４２】
さらに、このような構成は、前述したように、ゲートライン１０３及びデータライン１０１の上部にブラックマトリックスを要求せず、スイッチング素子のチャネル部分のみが最小限のブラックマトリックスを必要とするため、第１基板１０２又は第２基板１３２の上にコラムスペーサ（column spacer）１３４を形成することにより、スイッチング素子の上部でのブラックマトリックスを代替することができる。すなわち、コラムスペーサ１３４がブラックマトリックスの遮光役割を兼ねるように形成する。
【００４３】
これは、従来のブラックマトリックスのマージン領域（margin area）が液晶表示素子に及ぼす影響（例えば、開口率の減少）を最小化し得る構造（blackmatrix-free）を可能にすると共に、従来のブラックマトリックスの形成で要求された別途のマスク工程を省略することができるため、液晶表示素子の製造に必要なマスク工程段階を減らすことになる。
【００４４】
一方、本発明の第２基板１３２には、カラーを実現するためのカラーフィルター層１３６以外に、第１及び第２スイッチング素子１Ｔ１、１Ｔ２などの上部に光が漏れることを防止するコラムスペーサ（ブラックマトリックス兼用）１３４が形成され、第１基板１０２及び第２基板１３２の対向面には、それぞれ液晶の初期配向方向を決定する第１及び第２配向膜（図示せず）が塗布され、その間に液晶層１５０が介在される。
【００４５】
以上説明したような第１の実施の形態の画素構造は、単位画素を分割してそれぞれを個別に駆動することにより、不良発生の領域を減少させるが、画素の不良の可能性は相変らず存在する。
【００４６】
従って、本発明の第２の実施の形態は、特に、この点を改善して、画素の不良発生率を最小化し得る液晶表示素子を提供する。本実施の形態の構成は、第１の実施の形態の構成と類似しているので、差異のみを説明する。
【００４７】
図２は、本発明に係る液晶表示素子の第２の実施の形態の単位画素を示す平面図であり、本実施の形態では、前述した目的のために、第１画素部Ｐ１の第１画素電極２１５Ｐ１と第２画素部Ｐ２の第２画素電極２１５Ｐ２とをゲートライン２０３の上部で接続して一体に構成する。
【００４８】
言い換えると、第１及び第２画素電極２１５Ｐ１、２１５Ｐ２を電気的に接続させることにより、第１スイッチング素子２Ｔ１又は第２スイッチング素子２Ｔ２に不良が発生したためこれに接続した画素電極（第１又は第２画素電極２１５Ｐ１、２１５Ｐ２）に信号が印加されない場合、正常に画像信号が印加された画素電極が残りの画素電極と前記画像信号を共有し得るように構成したものである。
【００４９】
このような構成は、特に、ソース電極２０５と第１ドレイン電極２１１Ｐ１間又はソース電極２０５と第２ドレイン電極２１１Ｐ２間に短絡不良などが発生して、１つのスイッチング素子（第１又は第２スイッチング素子２Ｔ１、２Ｔ２）が正常に動作されない場合、単位画素を構成する他の１つのスイッチング素子が第１及び第２画素電極２１５Ｐ１、２１５Ｐ２を両とも駆動させることにより、単位画素に不良が発生することを防止し、画素の不良可能性を減少させるという効果が得られる。
【００５０】
図３Ａは、本発明に係る液晶表示素子の第３の実施の形態の単位画素を示す図であり、図３Ｂは、図３ＡのＢ−Ｂ'線断面図である。本実施の形態は、特に、高透過率及びフィールドの強化効果が得られる液晶表示素子を提供する。本実施形態の構成及び効果も第１の実施の形態と類似しているので、特徴的な構成の相違点及び効果を中心に説明する。
【００５１】
図示されたように、本実施の形態では、第１基板３０２の上にプレート（plate）状に形成される第１及び第２共通電極３１３Ｐ１、３１３Ｐ２と、第１及び第２共通電極３１３Ｐ１、３１３Ｐ２とは異なる層上に複数のスリット（slit）を有するように形成される第１及び第２画素電極３１５Ｐ１、３１５Ｐ２が、全てＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＩＴＺＯ（Indium Tin Zinc Oxide）又はＴＯ（Tin Oxide）などの透明導電体で形成される。
【００５２】
また、第１共通電極３１３Ｐ１と第１画素電極３１５Ｐ１間の間隔及び第２共通電極３１３Ｐ２と第２画素電極３１５Ｐ２間の間隔がセルギャップより狭く形成されることにより、第１基板３０２の上部に横電界であるフリンジフィールド（Fringe Field）Ｆが発生する。ここで、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２のスリット間の間隔（すなわち、第１及び第２画素電極の幅）Ｌ１を十分狭く形成することにより、両電極間に発生する横電界Ｆにより第１及び第２画素電極３１５Ｐ１、３１５Ｐ２の上部を含む第１基板３０２上の全ての液晶分子（図示せず）が実質的に駆動されるように構成する。
【００５３】
従って、本実施の形態の液晶表示素子は、第１及び第２の実施の形態の液晶表示素子に比べて透過率及び開口率が大幅改善される。
【００５４】
また、前述したように、第１及び第２共通電極３１３Ｐ１、３１３Ｐ２がプレート状に形成され、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２のスリット間の間隔（電極幅）Ｌ１が前記スリットの幅Ｌ２より広く形成されるため、両電極間の重複領域が増加することにより、ゲート絶縁膜３０６及び保護膜３１０を挟んで形成されるストレージキャパシタの値が増加する。また、これにより、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２の電圧降下（△Ｖｐ）が減少して、フィールドの強化効果が得られる。
【００５５】
また、前記第１及び第２共通電極３１３Ｐ１、３１３Ｐ２は、該当画素の画素部Ｐ１、Ｐ２と隣接する画素の画素部の全面に一体に形成されることができる。すなわち、該当画素の第２画素部の第２共通電極３１３Ｐ２と隣接する画素の第１画素部の第１共通電極３１３Ｐ１'とが接続して形成される。
【００５６】
従って、隣接する２画素の境界領域に形成される金属層の共通ライン３１７が、ｎ番目のゲートラインにより決定される第２画素部の第２共通電極３１３Ｐ２とｎ＋１番目のゲートラインにより決定される第１画素部の第１共通電極３１３Ｐ１'とにより共有されて第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２に共通信号を印加する。
【００５７】
従って、本発明に係る液晶表示素子では、３つの画素当たり２つの共通ラインが要求されるので、共通ラインの個数を減少させることができ、これにより、液晶表示素子の開口率を向上させることができる。
【００５８】
ここで、共通ライン３１７は、図示されたように、別途の金属層で形成されることもできるが、また、透明導電体で形成されてｎ番目のゲートライン１０３により決定される第２画素部の第２共通電極３１３Ｐ２及びｎ＋１番目のゲートラインにより決定される第１画素部の第１共通電極３１３Ｐ１'と一体に形成されることもできる。
【００５９】
一方、単位画素内で第１及び第２共通電極３１３Ｐ１、３１３Ｐ２が該当画素ゲートライン３０３と短絡されることを防止するために、第１及び第２共通電極３１３Ｐ１、３１３Ｐ２の一方側は、それぞれゲートライン３０３から１０μｍ以上の間隔を置いて形成することが好ましい。
【００６０】
第１及び第２画素電極３１５Ｐ１、３１５Ｐ２は、画素の中央ラインに位置したゲートライン３０３の上下端の角部にそれぞれわずか重畳するように形成されるため、第２基板（図示せず）上に光漏れの防止のために形成するブラックマトリックス（図示せず）の線幅を最小化するか、又はブラックマトリックスを除去することができるので、液晶表示素子の開口率及び輝度が向上する。
【００６１】
同時に、このような構造は、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２とゲートライン３０３とが重畳しない構造に比べて、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２とゲートライン３０３間の誘電体面積が減少するため、前記誘電体内に蓄積される残留電圧成分が減少され、よって、残留電圧による残像の発生が抑制される。
【００６２】
また、前記構造では、ゲートライン３０３の位置が隣接する２画素の境界領域でない画素の中央ラインであるので、第１及び第２画素部Ｐ１、Ｐ２に形成される第１及び第２画素電極３１５Ｐ１、３１５Ｐ２が両方とも該当画素のゲートライン３０３にのみ重畳されて、隣接する画素が与えるゲート信号の影響を受けない。
【００６３】
結局、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２は、両方とも該当画素のゲートライン３０３の影響のみを受けるため、隣接する画素間の境界領域での電圧歪みによる光漏れ現象を防止することができ、フリッカーなどの不良が最小になる。
【００６４】
また、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２の他側は、それぞれ単位画素の境界領域に配置される共通ライン３１７に重畳されて光漏れ領域を最小化するように構成され、ここで、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２と共通ライン３１７の重複区間が大きすぎると、ストレージキャパシタの値が過度になって残留寄生キャパシタによる信号の遅延が発生する可能性がある。従って、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２が共通ライン３１７の一部角部にのみ重畳されるように形成する。
【００６５】
一方、本実施の形態に係る液晶表示素子では、第１及び第２共通電極３１３Ｐ１、３１３Ｐ２と第１及び第２画素電極３１５Ｐ１、３１５Ｐ２が画素全面にＩＴＯなどの透明導電体で形成されるので、段付きによるラビング不良の可能性を最小化してゲートライン３０３の上、下で発生する光漏れを最小化することもできる。
【００６６】
合わせて、第３の実施の形態に係る単位画素も、画素の中央ラインに位置するゲートライン３０３を中心に第１及び第２画素部Ｐ１、Ｐ２に２分割され、それぞれに第１及び第２スイッチング素子３Ｔ１、３Ｔ２を備えることにより、第１及び第２コンタクトホール３０９Ｐ１、３０９Ｐ２を通じて第１及び第２画素電極３１５Ｐ１、３１５Ｐ２に信号を印加する。
【００６７】
ここで、第１及び第２スイッチング素子３Ｔ１、３Ｔ２は、１−ゲート−２−薄膜トランジスタ構造を有し、ゲートライン３０３を中心に対称に形成される。また、第１及び第２スイッチング素子３Ｔ１、３Ｔ２は、ゲート電極（図示せず）及びソース電極３０５を共有するので、ゲートライン３０３に走査信号が印加される場合、画像信号を第１及び第２ドレイン電極３１１Ｐ１、３１１Ｐ２を経て第１及び第２画素電極３１５Ｐ１、３１５Ｐ２にそれぞれ送る。
【００６８】
従って、本実施の形態に係る液晶表示素子も単位画素を構成する第１及び第２画素部Ｐ１、Ｐ２が別途のスイッチング素子（第１及び第２スイッチング素子３Ｔ１、３Ｔ２）により個別に駆動されるので、第１又は第２スイッチング素子３Ｔ１、３Ｔ２に不良が発生するとき、単位画素の全領域、すなわち、第１及び第２画素部Ｐ１、Ｐ２の全体が同時に不良になる可能性を低減することができる。
【００６９】
図４は、本発明に係る液晶表示素子の第４の実施の形態の単位画素を示す図である。
図４に示すように、本実施の形態の単位画素は、第１及び第２画素電極４１５Ｐ１、４１５Ｐ２をゲートライン４０３の上部で接続した構造を有する。本実施の形態の構成は、第３の実施の形態と類似しているので、相違点のみを説明する。
【００７０】
図示されたように、本実施の形態は、第１画素部Ｐ１の第１画素電極４１５Ｐ１と第２画素部Ｐ２の第２画素電極４１５Ｐ２とをゲートライン４０３の上部で接続して一体に構成する。言い換えると、第１及び第２画素電極４１５Ｐ１、４１５Ｐ２を電気的に接続することにより、第１スイッチング素子４Ｔ１又は第２スイッチング素子４Ｔ２に不良が発生したためこれに接続した画素電極（第１又は第２画素電極４１５Ｐ１、４１５Ｐ２）に信号が印加されない場合、正常に画像信号が印加された画素電極が残りの画素電極と前記画像信号を共有し得るように構成する。
【００７１】
このような構造は、単位画素内の１つのスイッチング素子（第１又は第２スイッチング素子４Ｔ１、４Ｔ２）が正常に動作されない場合、単位画素を構成する他の１つのスイッチング素子が第１及び第２画素電極４１５Ｐ１、４１５Ｐ２を両方とも駆動させることにより、単位画素に不良が発生することを防止し、画素の不良可能性を減少させることができる。
【００７２】
一方、本発明に係る液晶表示素子の第１〜第４の実施の形態は、全て第１及び第２スイッチング素子を単位画素の中央ライン上に配置し、第１及び第２画素部を対称的に形成することにより、画素内でスイッチング素子と電極との距離による信号遅延を最小化し、これにより、残像現象を改善する。合わせて、上下対称の電極構造は、カラーシフト現象も防止することができ、高透過率、高開口率、残像特性、広視野角などの優れた画面品位が実現される。
【００７３】
また、本発明の第１及び第２共通電極と第１及び第２画素電極は、ＩＴＯ、ＩＺＯ、ＩＴＺＯ又はＴＯなどの透明導電体で形成すべきものではなく、場合によって不透明な金属層を利用するなどの多様な部材で形成することができる。
【００７４】
以下、添付図面を参照して本発明に係る液晶表示素子の製造方法を説明する。
図５Ａ〜図５Ｄは、図１ＡのＡ−Ａ'線の切断面に対する工程順序図であり、本 実施形態では、本発明に係る遮光及びセルギャップ維持用のコラムスペーサが薄膜トランジスタ基板である第１基板の上部に形成された例を提示している。
【００７５】
まず、図５Ａに示すように、ガラス又は石英などで形成された透明な第１基板１０２及び第２基板（図示せず）を用意した後、第１基板１０２の上部にモリブデン（Mo）、モリブデン合金（Mo alloy）、アルミニウム（Al）、アルミニウム合金（Al alloy）、チタニウム（Ti）、チタニウム合金（Ti alloy）、タンタル（Ta）、タンタル合金（Ta alloy）、コバルト（Co）、コバルト合金（Co alloy）、ニッケル（Ni）、ニッケル合金（Ni alloy）、銅（Cu）又は銅合金（Cu alloy）のような第１金属物質を形成する。
【００７６】
以後、第１マスクを利用してパターニングすることにより、ゲートライン（図示せず）、ゲート電極１０４、第１共通電極１１３Ｐ１、第２共通電極１１３Ｐ２及び共通ライン（図示せず）を形成する。
【００７７】
次いで、ゲート電極１０４、第１共通電極１１３Ｐ１、第２共通電極１１３Ｐ２を含む第１基板１０２の全面に窒化シリコン（SiNx）や酸化シリコン（SiOx）のような無機物質をプラズマＤＶＣ（Chemical Vapor Deposition）方法で蒸着してゲート絶縁膜１０６を形成する。
【００７８】
その後、図５Ｂに示すように、ゲート絶縁膜１０６の上部に非晶質シリコンとｎ＋非晶質シリコンを形成した後、第２マスクを利用してパターニングすることにより、ゲート電極１０４の上部に半導体層１０７及びオームコンタクト層１０８を形成する。
【００７９】
また、オームコンタクト層１０８を含む第１基板１０２の全面にモリブデン（Mo）、モリブデン合金（Mo alloy）、アルミニウム（Al）、アルミニウム合金（Al alloy）、チタニウム（Ti）、チタニウム合金（Ti alloy）、タンタル（Ta）、タンタル合金（Ta alloy）、コバルト（Co）、コバルト合金（Co alloy）、ニッケル（Ni）、ニッケル合金（Ni alloy）、銅（Cu）又は銅合金（Cu alloy）のような第２金属物質を蒸着した後、第３マスクを利用してパターニングすることにより、ゲートラインと垂直に配置されて前記ゲートラインと共に画素を定義し、前記画素を第１及び第２画素部Ｐ１、Ｐ２に分割するデータライン（図示せず）と、前記データラインから延設されるソース電極１０５と、半導体層１０７の上にそれぞれソース電極１０５から所定間隔離隔して配置される第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２とを形成する。
【００８０】
以後、図５Ｃに示すように、ソース電極１０５と第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２を含む第１基板１０２の全面にベンゾシクロブテン（benzocyclobutene）やアクリルのような低誘電率の透明有機物ジルを塗布して保護膜１１０を形成する。
【００８１】
次いで、第４マスクを利用して保護膜１１０をパターニングすることにより、第１ドレイン電極１１１Ｐ１の一部を露出させる第１コンタクトホール１０９Ｐ１及び第２ドレイン電極１１１Ｐ２の一部を露出させる第２コンタクトホール１０９Ｐ２を形成する。
【００８２】
その後、保護膜１１０の上部にIＴＯ、ＩＺＯ、ＩＴＺＯ又はＴＯなどの透明導電体を蒸着した後、第５マスクを利用してパターニングすることにより、第１及び第２共通電極１１３Ｐ１、１１３Ｐ２と共に第１基板１０２の上に横電界を発生させる第１及び第２画素電極１１５Ｐ１、１１５Ｐ２を形成する。
【００８３】
ここで、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２には、それぞれ第１及び第２コンタクトホール１０９Ｐ１、１０９Ｐ２を通じて第１及び第２スイッチング素子１Ｔ１、１Ｔ２を構成する第１及び第２ドレイン電極１１１Ｐ１、１１１Ｐ２が接続してデータ信号が印加される。
【００８４】
次に、第１及び第２画素電極１１５Ｐ１、１１５Ｐ２及び保護膜１１０が形成された第１基板１０２の上部に感光性樹脂のような有機物質を利用してセルギャップ維持のためのコラムスペーサ形成用有機膜（図示せず）を蒸着した後、その上部に光に対する透過領域と非透過領域が選択的に形成された第６マスクを配置し、前記透過領域を通じてコラムスペーサ形成用有機膜に部分的に紫外線を照射する。
【００８５】
次いで、紫外線が照射されたコラムスペーサ形成用有機膜を現像することにより、図 ５Ｄに示すように、第１及び第２スイッチング素子１Ｔ１、１Ｔ２の上部にコラムスペーサ１３４を形成する。ここで、コラムスペーサ１３４は、第１基板１０２と第２基板間のセルギャップを維持すると共に、第１及び第２スイッチング素子１Ｔ１、１Ｔ２の上部に光漏れが発生することを防止することにより、ブラックマトリックスの役割をする。従って、液晶表示素子の製造において、別途のブラックマトリックスを形成するためのマスク工程段階を省略することができる。
【００８６】
次いで、図示されていないが、前述したような第１基板１０２上の結果物の上部には液晶の初期配向方向を決定する第１配向膜が塗布されてラビングされ、前記第１基板の製造とは別に、液晶パネルを構成する第２基板１３２の上にカラーフィルター層１３６が形成され、カラーフィルター層１３６の上部に第２配向膜が塗布された後、ラビングされる。  
【００８７】
また、第１基板１０２及び第２基板１３２は、それぞれ第１及び第２配向膜が対向するように貼り付けられ、第１基板１０２及び第２基板１３２が貼り付けられた離隔空間内に液晶層１５０が充填されて、液晶表示素子を完成する。
【００８８】
一方、本発明に係る遮光用コラムスペーサは、カラーフィルター基板である第２基板の上部に形成されることもでき、この場合、まず、透明な第２基板を用意し、第２基板の上にＲ（red）、Ｇ（green）、Ｂ（blue）などのカラーフィルターから構成されるカラーフィルター層を形成した後、前述したような方法で形成された第１基板上の第１及び第２スイッチング素子に対応する第２基板上の領域にコラムスペーサが形成される。
【００８９】
結論的に、本発明に係る液晶表示素子の製造方法は、第１基板又は第２基板の上にブラックマトリックスを形成するための別途のマスク工程が必要ないため、液晶表示素子の全体的な製造工程の単純化が可能であり、その製造コストも節減できる。
【００９０】
次に、図３Ｂを参照して、本発明に係る液晶表示素子の第３の実施の形態の製造方法を説明する。
まず、ガラス又は石英などで形成された透明な第１基板３０２及び第２基板（図示せず）を用意した後、第１基板３０２の上部にモリブデン（Mo）、モリブデン合金（Mo alloy）、アルミニウム（Al）、アルミニウム合金（Al alloy）、チタニウム（Ti）、チタニウム合金（Ti alloy）、タンタル（Ta）、タンタル合金（Ta alloy）、コバルト（Co）、コバルト合金（Co alloy）、ニッケル（Ni）、ニッケル 合金（Ni alloy）、銅（Cu）又は銅合金（Cu alloy）のような第１金属物質を形成する。以後、第１マスクを利用してパターニングすることにより、ゲートライン３０３、ゲート電極（図示せず）及び共通ライン３１７を形成する。
【００９１】
しかしながら、ここで、共通ライン３１７は、前記第１金属物質で形成せずに、第２マスク工程により後述する第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２と一体に透明導電物質で形成することもできる。
【００９２】
次いで、ゲートライン３０３及びゲート電極（図示せず）を含む第１基板３０２の全面にIＴＯ、ＩＺＯ、ＩＴＺＯ又はＴＯなどの透明導電物質を形成した後、第２マスクを利用してパターニングすることにより、第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２を形成する。ここで、前述したように、共通ライン３１７が第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２と同一層に一体に透明導電物質で形成されることもできる。
【００９３】
次いで、共通ライン３１７、第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２を含む第１基板３０２の全面に窒化シリコン（SiNx）や酸化シリコン（SiOx）のような無機物ジルをプラズマＣＶＤ方法で蒸着してゲート絶縁膜３０６を形成する。
【００９４】
次に、ゲート絶縁膜３０６の上部に非晶質シリコン、ｎ＋非晶質シリコンを形成した後、第３マスクを利用してパターニングすることにより、ゲート電極の上部に半導体層及びオームコンタクト層を形成する。
【００９５】
また、前記オームコンタクト層を含む第１基板３０２の全面にモリブデン（Mo）、モリブデン合金（Mo alloy）、アルミニウム（Al）、アルミニウム合金（Al alloy）、チタニウム（Ti）、チタニウム合金（Ti alloy）、タンタル（Ta）、タンタル合金（Ta alloy）、コバルト（Co）、コバルト合金（Co alloy）、ニッケル（Ni）、ニッケル 合金（Ni alloy）、銅（Cu）又は銅合金（Cu alloy）のような第２金属物質を蒸着した後、第４マスクを利用してパターニングすることにより、前記ゲートラインと垂直に配置されて前記ゲートラインと共に画素を定義すると共に、前記画素を第１及び第２画素部Ｐ１、Ｐ２に分割するデータライン（図示せず）と、前記データラインから分離して形成されるソース電極と、前記半導体層の上にそれぞれ前記ソース電極から所定間隔離隔して配置される第１及び第２ドレイン電極とを形成する。
【００９６】
以後、前記ソース電極と第１及び第２ドレイン電極を含む第１基板３０２の全面にベンゾシクロブテン（benzocyclobutene）やアクリルのような低誘電率の透明有機物質を塗布して保護膜３１０を形成する。次いで、第５マスクを利用して前記保護膜３１０をパターニングすることにより、前記第１ドレイン電極の一部を露出させる第１コンタクトホール及び第２ドレイン電極の一部を露出させる第２コンタクトホールを形成する。
【００９７】
その後、保護膜３１０の上部にＩＴＯ、ＩＺＯ、ＩＴＺＯ又はＴＯなどの透明導電物質を形成した後、第６マスクを利用してパターニングすることにより、第１及び第２共通電極３１３Ｐ１'、３１３Ｐ２と共に第１基板３０２の上に横電界を発生させる第１及び第２画素電極３１５Ｐ１、３１５Ｐ２を形成する。
【００９８】
ここで、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２には、それぞれ第１及び第２コンタクトホールを通じて第１及び第２スイッチング素子を構成する第１及び第２ドレイン電極が接続してデータ信号が印加される。
【００９９】
次に、第１及び第２画素電極３１５Ｐ１、３１５Ｐ２、保護膜３１０が形成された第１基板３０２の上部に感光性樹脂のような有機物質を利用してセルギャップ 維持のためのコラムスペーサ形成用有機膜（図示せず）を蒸着した後、その上部に光に対する透過領域と非透過領域が選択的に形成された第７マスクを配置し、前記透過領域を通じてスペーサ形成用膜に部分的に紫外線を照射する。
【０１００】
次いで、紫外線が照射されたスペーサ形成用有機膜を現像することにより、第１及び第２スイッチング素子の上部にスペーサを形成する。ここで、前記スペーサは、第１基板３０２と第２基板間のセルギャップを維持すると共に、第１及び第２スイッチング素子の上部に光漏れが発生することを防止することにより、ブラックマトリックスの役割をする。従って、液晶表示素子の製造において、別途のブラックマトリックスを形成するためのマスク工程段階を省略することができる。
【０１０１】
次いで、前述したような第１基板３０２上の結果物の上部には、液晶の初期配向方向を決定する第１配向膜が塗布されてラビングされ、前記第１基板の製造とは別に、液晶パネルを構成する第２基板の上にカラーフィルター層が形成され、前記カラーフィルター層の上部に第２配向膜が塗布された後、ラビングされる。また、第１基板３０２及び第２基板は、それぞれ第１及び第２配向膜が対向するように貼り付けられ、第１基板３０２及び第２基板が貼り付けられた離隔空間内に液晶層が充填されて、液晶表示素子を完成する。
【０１０２】
一方、本発明に係る遮光用スペーサは、カラーフィルター基板である第２基板の上部に形成されることもでき、この場合、まず、透明な第２基板を用意して、前記第２基板の上にＲ（red）、Ｇ（green）、Ｂ（blue）などのカラーフィルターから構成されるカラーフィルター層を形成した後、前述したような方法で形成された第１基板上の第１及び第２スイッチング素子に対応する第２基板上の領域にスペーサを形成する。
【０１０３】
上述した実施の形態は、本発明を説明するための例示であり、本発明の権利範囲を限定するものではない。図示されていないが、本発明は、液晶表示素子の多様なモードと画素構造、配置及び製造方法を含む。
【図面の簡単な説明】
【０１０４】
【図１Ａ】本発明に係る液晶表示素子の第１の実施の形態の単位画素を示す平面図である。
【図１Ｂ】図１ＡのＡ−Ａ'線断面図である。
【図２】本発明に係る液晶表示素子の第２の実施の形態の単位画素を示す平面図である。
【図３Ａ】本発明に係る液晶表示素子の第３の実施の形態の単位画素を示す平面図である。
【図３Ｂ】図３ＡのＢ−Ｂ'線断面図である。
【図４】本発明に係る液晶表示素子の第４の実施の形態の単位画素を示す平面図である。
【図５Ａ】図１ＡのＡ−Ａ'線の切断面に対する工程順序図である。
【図５Ｂ】図１ＡのＡ−Ａ'線の切断面に対する工程順序図である。
【図５Ｃ】図１ＡのＡ−Ａ'線の切断面に対する工程順序図である。
【図５Ｄ】図１ＡのＡ−Ａ'線の切断面に対する工程順序図である。
【図６】一般的なＩＰＳモード液晶表示素子の単位画素を示す平面図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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