(57)【要約】【課題】  シリサイドがサイドウォールの下側に形成されないようにすることにより、当該シリサイド起因の接合リーク電流等の電気特性の不良の発生を低減するための半導体装置及びその製造方法を提供する。【解決手段】  サイドウォールが形成されている半導体基板の上に制御膜を形成した後、シリサイドを形成するための活性化領域をイオン注入法により形成する。その後、制御膜を除去し、金属膜を形成し、熱処理してシリサイドを活性化領域に形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極とを有するゲート部と、前記ゲート部の側壁部に形成されているサイドウォールと、が表面に形成されている半導体基板の上に、シリサイドを形成するための活性化領域を前記サイドウォールよりも所定の距離だけ離して形成するための制御膜を形成する制御膜形成工程と、
前記活性化領域を形成するためにイオンを導入するイオン注入工程と、
前記制御膜を除去する制御膜除去工程と、
前記半導体基板の上に金属膜を形成する金属膜形成工程と、
前記活性化領域と前記金属膜とを反応させて前記シリサイドを形成するために、前記半導体基板を熱処理する熱処理工程と、
未反応の前記金属膜を除去する未反応金属膜除去工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記イオン注入工程では、前記半導体基板に対し、略垂直方向から前記イオンを導入する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記制御膜形成工程では、前記サイドウォールの形状に沿って前記制御膜を形成する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記制御膜はＰＥＣＶＤ法を用いて酸化シリコン膜を形成する半導体装置の製造方法。
【請求項５】
請求項１または２に記載の半導体装置の製造方法であって、
前記制御膜形成工程では、前記半導体基板の表面全体に制御膜を形成した後、前記制御膜を加工して、前記サイドウォールの側面に前記制御膜を残し、前記半導体基板の表面の前記制御膜を除去する制御膜加工工程を有する半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上に形成されているゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極と、を備えたゲート部と、
前記ゲート部の側壁部に形成されているサイドウォールと、
前記ゲート部が形成されていない方の、前記サイドウォールの外側の前記半導体基板内の表面近傍に形成されているソース部及びドレイン部と、
前記ソース部及び前記ドレイン部が形成されている領域内で、かつ、前記サイドウォールより所定の距離だけ離れた場所に形成されているシリサイドと、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にソース／ドレイン及びゲート電極の表面にシリサイドが形成されるＭＩＳＦＥＴを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン基板に形成される上記のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）のコンタクト抵抗を低減させるため、通常、のソース／ドレイン及びゲート電極の表面に金属とシリコンとの合金であるシリサイドを形成する。上記の金属とシリコンとの反応性を高めるため、特許文献１に開示されているように、シリサイドを形成する前に、シリコン基板の表面、ゲート電極の表面にイオン注入により、Ａｒイオンを導入し、活性化領域を形成している。
【０００３】
また、特許文献２では、シリサイドの耐熱性を向上させる目的で、Ｎ2+イオンをシリコン基板に注入する方法が開示されている。
【０００４】
【特許文献１】特開平９−３２１３０４号公報
【特許文献２】特開平９−２２３６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のＡｒイオン注入により活性化領域を形成する際、以下の課題が生じる。
図５に、従来のＡｒイオン注入の工程を示す模式断面図を示す。酸化シリコン膜で形成されているゲート絶縁膜２２及びポリシリコン膜で形成されているゲート電極２３を有するゲート部の側壁部にサイドウォール２４が形成されたシリコン基板２１に、Ａｒイオン注入をする。これにより、エクステンション領域２６ａ及び２７ａを有するＬＤＤ（Light Doped Drain）型のソース部２６、ドレイン部２７及びゲート電極２３の表面に、活性化領域２５が形成される。その後、金属層を形成し、熱処理を施すことにより、活性化領域２５と金属とを反応させ、シリサイドを形成する。
【０００６】
熱処理時にシリサイドがサイドウォール２４の下側のシリコン基板２１にまで形成される場合がある。上記のゲート部のゲート長が短縮化されると、ソース部２６に形成されているシリサイドとドレイン部２７に形成されているシリサイドとの距離が近づくことに起因した接合リーク電流が発生する場合がある。
【０００７】
本発明の目的は、シリサイドがサイドウォールの下側に形成されないようにすることにより、当該シリサイド起因の接合リーク電流等の電気特性の不良の発生を低減するための半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は、ゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極とを有するゲート部と、前記ゲート部の側壁部に形成されているサイドウォールと、が表面に形成されている半導体基板の上に、シリサイドを形成するための活性化領域を前記サイドウォールよりも所定の距離だけ離して形成するための制御膜を形成する制御膜形成工程と、前記活性化領域を形成するためにイオンを導入するイオン注入工程と、前記制御膜を除去する制御膜除去工程と、前記半導体基板の上に金属膜を形成する金属膜形成工程と、前記活性化領域と前記金属膜とを反応させて前記シリサイドを形成するために、前記半導体基板を熱処理する熱処理工程と、未反応の前記金属膜を除去する未反応金属膜除去工程と、を有することを要旨とする。
【０００９】
本発明に係る半導体装置の製造方法によれば、サイドウォールが形成されている半導体基板の上に制御膜を形成した後、シリサイドを形成するための活性化領域を形成するためのイオン注入をする。半導体基板の表面からゲート部等が形成されている当該半導体基板の表面に対して垂直な方向での、サイドウォール上に形成されている制御膜の膜厚は厚く形成される。したがって、制御膜を貫通させて、イオンを導入してソース部及びドレイン部の表面近傍に活性化領域を形成するイオン注入条件では、サイドウォール上に形成されている制御膜を貫通させて、イオンを導入して活性化領域を形成することがほとんどできなくなる。その後、金属膜を形成し、熱処理することにより、シリサイドを形成することにより、当該シリサイドを形成する領域をサイドウォールから所定の距離だけ離して形成することができる。したがって、シリサイドがサイドウォールの下側の半導体基板に形成されてしまうことにより生じる接合リーク電流の発生等の電気特性不良を低減することができる。
【００１０】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記イオン注入工程では、前記半導体基板に対し、略垂直方向から前記イオンを導入することを要旨とする。
本発明に係る半導体装置の製造方法によれば、活性化領域を形成するためのイオンを半導体基板の表面に対して、略垂直方向からイオンを導入することにより、活性化領域をより精度良く形成することができる。
【００１１】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記制御膜形成工程では、前記サイドウォールの形状に沿って前記制御膜を形成することを要旨とする。
本発明に係る半導体装置の製造方法によれば、サイドウォールの形状に沿って制御膜を形成することにより、半導体基板の表面からゲート部等が形成されている当該半導体基板の表面に対して垂直な方向での、サイドウォール上に形成されている制御膜の膜厚と、ソース部及びドレイン部に形成されている制御膜の膜厚との差が大きくなる。したがって、活性化領域をより精度良く形成することができる。
また、前記制御膜は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて酸化シリコン膜を形成することが好ましい。
【００１２】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記制御膜形成工程では、前記半導体基板の表面全体に制御膜を形成した後、前記制御膜を加工して、前記サイドウォールの側面に前記制御膜を残し、前記半導体基板の表面の前記制御膜を除去する制御膜加工工程を有することを要旨とする。
【００１３】
本発明に係る半導体装置の製造方法によれば、サイドウォールの側面に前記制御膜を残し、前記半導体基板の表面の前記制御膜を除去することにより、サイドウォールの近傍には、当該制御膜があることから、活性化領域が形成されず、かつ、ソース部及びドレイン部では、活性化領域を形成するためのイオン注入の条件を従来の条件を用いることができる。
【００１４】
また、本発明は、半導体基板と、前記半導体基板の上に形成されているゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極と、を備えたゲート部と、前記ゲート部の側壁部に形成されているサイドウォールと、前記ゲート部が形成されていない方の、前記サイドウォールの外側の前記半導体基板内の表面近傍に形成されているソース部及びドレイン部と、前記ソース部及び前記ドレイン部が形成されている領域内で、かつ、前記サイドウォールより所定の距離だけ離れた場所に形成されているシリサイドと、を有することを要旨とする。
【００１５】
本発明に係る半導体装置によれば、ソース部及びドレイン部に形成されているシリサイドが、サイドウォールよりも所定の距離だけ離れた場所に形成されているので、シリサイドがサイドウォールの下側の半導体基板に形成されてしまうことにより生じる接合リーク電流の発生等の電気特性不良を低減することができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
第１実施形態における半導体装置及び半導体装置の製造方法を図１〜図３を参照して説明する。
図１（ａ）は、半導体装置としてのＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）が形成された半導体基板としてのシリコン基板１を示す。まず、ＭＩＳＦＥＴの構造について説明する。
【００１７】
シリコン基板１の上には、ゲート絶縁膜２が形成されている。ゲート絶縁膜２は、酸化シリコンで形成されている。なお、ゲート絶縁膜２は、酸化シリコン膜の代わりに、ハフニア等の高誘電体材料で形成される場合もある。ゲート絶縁膜２の上には、ゲート電極３が形成されている。ゲート電極３は、ポリシリコンで形成されている。なお、ゲート電極３は、ポリシリコンの代わりに、タンタル等の金属で形成される場合もある。ゲート絶縁膜２とゲート電極３とを有するゲート部の側壁部には、サイドウォール４が形成されている。サイドウォール４は、酸化シリコンまたは窒化シリコンで形成されている。
【００１８】
ゲート絶縁膜２とゲート電極３を有するゲート部の外側には、ソース部１０及びドレイン部１１がシリコン基板１の表面から内部にかけて形成されている。ｐ型のＭＩＳＦＥＴの場合、ソース部１０及びドレイン部１１には、Ｂ+やＢＦ2+等をイオン注入法等で導入することにより形成されている。ｎ型のＭＩＳＦＥＴの場合、ソース部１０及びドレイン部１１には、Ｐ+やＡｓ+等がイオン注入法等で導入される。
【００１９】
ソース部１０には、エクステンション領域１０ａがサイドウォール４の下側のシリコン基板１の表面近傍に形成されている。同様に、ドレイン部１１にも、エクステンション領域１１ａが形成されている。エクステンション領域１０ａ及びエクステンション領域１１ａは、ゲート部の長さ（以下「ゲート長」という。）が小さくなるに伴い、ソース部１０とドレイン部１１との距離も小さくなる。ソース部１０及びドレイン部１１等がシリコン基板１の表面近傍よりも深く形成されると、短チャネル効果が生じやすくなり、ＭＩＳＦＥＴの電気特性不良が発生しやすくなる。エクステンション領域１０ａ及びエクステンション領域１１ａは、上記の短チャネル効果を抑制する働きをする。
なお、ＭＩＳＦＥＴにおいて、ソース部１０とドレイン部１１とは、構造上同様であり、ＭＩＳＦＥＴの使用形態によっては、ソース部１０とドレイン部１１とが逆になる場合もある。
【００２０】
図１（ｂ）は、制御膜形成工程を示す。制御膜５は、後に説明するシリサイドを形成しやすくするための活性化領域の場所を規定する働きをする。制御膜として、本実施形態では、酸化シリコン膜５をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて、シリコン基板１の表面全体に形成する。
【００２１】
図２（ａ）は、イオン注入工程を示す。イオン注入法により、Ａｒイオンを酸化シリコン膜５を形成したシリコン基板１に導入する。イオン注入条件は、Ａｒイオンが、シリコン基板１の表面に対して垂直方向における酸化シリコン膜５の膜厚を貫通し、シリコン基板１の表面に到達できる注入エネルギーで、かつ、少なくともシリコン基板１の表面に活性化領域６を形成できるドーズ量とする。
【００２２】
このようにして、シリコン基板１にＡｒイオンが導入された領域が、シリサイドを形成しやすくするための活性化領域６となる。ポリシリコンで形成されているゲート電極３の上にも、同様にして、活性化領域６が形成される。活性化領域６が形成される場所は、サイドウォール４に形成した酸化シリコン膜５の膜厚と、ソース部１０及びドレイン部１１等のシリコン基板１の表面に形成した酸化シリコン膜５の膜厚との差によって、サイドウォール４の近傍には、非活性化領域７が形成される。したがって、サイドウォール４から所定の距離だけ離れた場所のソース部１０及びドレイン部１１が形成されている場所に活性化領域６が形成される。
【００２３】
次に図２（ｂ）を参照して、上記の作用を詳細に説明する。
図２（ｂ）は、図２（ａ）で示したＭＩＳＦＥＴのゲート部からドレイン部１１側までを拡大した模式断面図を示す。シリコン基板１の表面に対して垂直方向における、当該シリコン基板１の上に形成されている酸化シリコン膜５の膜厚ａと、サイドウォール４の上に形成されている酸化シリコン膜５の膜厚ｂまたは膜厚ｃとを比較すると、膜厚ｂまたは膜厚ｃの方が膜厚ａよりも大きい。したがって、Ａｒイオン注入の条件を上記のように、酸化シリコン膜５が膜厚ａよりも小さい場合には、シリコン基板１の表面に活性化領域が形成される。一方、酸化シリコン膜５が膜厚ａよりも大きい膜厚ｂ及び膜厚ｃの場合には、シリコン基板１の表面にＡｒイオンが到達せず、非活性化領域７となる。非活性化領域７が有する幅（面積）は、制御膜としての酸化シリコン膜５の膜厚と、Ａｒイオン注入条件により規定される。
【００２４】
したがって、活性化領域６を形成するためのＡｒイオン注入の方向、すなわち注入角度は、シリコン基板１に対して、ほぼ垂直方向であることが好ましい。ただし、注入角度が垂直の場合、Ａｒイオンのチャネリング効果が生じる場合があり、ＭＩＳＦＥＴの電気特性に影響を及ぼす場合には、垂直方向から１０°以内に傾斜した注入角度でＡｒイオン注入してもよい。上記の条件で、ほぼ垂直の条件で、Ａｒイオン注入を行うことにより、非活性化領域７が形成される距離を、ほぼ酸化シリコン膜５の膜厚だけで規定できる。したがって、精度良く所望の場所に活性化領域６を形成できる。
【００２５】
また、制御膜としての酸化シリコン膜５は、サイドウォール４の形状に沿うように形成されていることが好ましい。上記に説明したように、活性化領域６と非活性化領域７とは、酸化シリコン膜５の膜厚ａと膜厚ｂ等との差によって区別される。したがって、上記の酸化シリコン膜５ではなく、サイドウォール４の形状に沿わないような、ステップカバレッジの高い膜、例えばＳＯＧ（Spin on Glass）等で制御膜を形成した場合には、膜厚の差が生じにくくなるため、活性化領域６を形成すべき場所と、非活性化領域７にすべき場所とを区別しにくくなる。したがって、ＰＥＣＶＤ法で形成する制御膜、例えば上記の酸化シリコン膜５や窒化シリコン膜等は、シリコン基板１が有する段差、本実施形態では、サイドウォール４とシリコン基板１との段差に沿った形状の制御膜を形成することができる。
【００２６】
図３（ａ）は、制御膜除去工程を示す。活性化領域６を形成した後、シリコン基板１の全面に形成されている酸化シリコン膜５をドライエッチングまたはウェットエッチングにより除去する。これにより、サイドウォール４から所定の距離だけ離れた場所に活性化領域６が形成されたＭＩＳＦＥＴが得られる。
【００２７】
図３（ｂ）は金属膜形成工程を示す。シリコン基板１の全面に金属膜としてのチタン膜８をスパッタリング法で形成する。なお、金属膜としては、チタン膜のほかに、コバルト膜やニッケル膜等を用いてもよい。
【００２８】
図３（ｃ）は、熱処理工程及び熱処理工程後の金属膜除去工程を示す。まず、熱処理工程について説明する。チタン膜８が形成されているシリコン基板１を７００℃〜８００℃の温度で、ＲＴＰ（Rapid Thermal Process）法を用いて熱処理する。これにより、活性化領域６のシリコンまたはポリシリコンと、活性化領域６の上に形成されているチタン膜８とが反応し、シリサイドとしてのチタンシリサイド９を形成する。一方、活性化領域６以外の場所に形成されているチタン膜８は、未反応のままシリコン基板１の上に残存している。
【００２９】
次に金属膜除去工程について説明する。チタンシリサイド９が形成されたシリコン基板１をウェット処理することにより未反応のチタン膜８を除去する。
【００３０】
これにより、ソース部１０及びドレイン部１１に形成されているチタンシリサイド９が、サイドウォール４よりも所定の距離だけ離れた場所に形成されているので、チタンシリサイド９がサイドウォール４の下側のシリコン基板１に形成されてしまうことにより生じる接合リーク電流の発生等の電気特性不良を低減することができる。
【００３１】
なお、シリサイドとしては、上記のチタンシリサイド９の代わりに、金属膜８がコバルト膜であるならばコバルトシリサイド、ニッケル膜であるならばニッケルシリサイドを形成してもよい。
【００３２】
（第２実施形態）
第２実施形態における半導体装置及び半導体装置の製造方法を、図４を参照して説明する。図４（ａ）は、制御膜形成工程を示しており、図１（ｂ）と同様であり、制御膜として酸化シリコン膜５が形成されている。
【００３３】
図４（ｂ）は、制御膜加工工程を示す。シリコン基板１の表面に形成されている酸化シリコン膜５をドライエッチング法により、シリコン基板１の表面まで除去する。このとき、ドライエッチングの条件は、シリコン基板１の表面に対して略垂直方向にエッチングレート等が速い、異方性を有する条件で行う。これにより、ソース部１０及びドレイン部１１上には、酸化シリコン膜５は存在しなくなるが、エッチングレートの差により、サイドウォール４上に形成されている酸化シリコン膜５は残存して第２サイドウォール５ａになる。
【００３４】
図４（ｃ）は、イオン注入工程を示す。シリコン基板１の表面全体にＡｒイオンをイオン注入法で、ソース部１０、ドレイン部１１及びゲート電極３の上に導入することにより、活性化領域６を形成する。第２サイドウォール５ａの下側の場所は、第１実施形態と同様の作用により、Ａｒイオンがシリコン基板１に到達しないため、非活性化領域７になる。
【００３５】
イオン注入工程後は、第２サイドウォール５ａを等方性のドライエッチング、またはウェットエッチングを用いて除去する。第２サイドウォール５ａを除去した後、第１実施形態と同様に、金属膜形成工程、熱処理工程、未反応金属膜除去工程を行い、活性化領域６にシリサイド９（図３（ｃ）を参照）を形成する。
【００３６】
本実施形態では、第１実施形態と異なり、非活性化領域７を形成するための制御膜としての酸化シリコン膜５を加工して、サイドウォール４の近傍に第２サイドウォール５ａを形成し、シリコン基板１の表面に形成されている酸化シリコン膜５を除去している。したがって、サイドウォール４の近傍には、第２サイドウォール５ａがあることから、非活性化領域７が形成され、ソース部１０及びドレイン部１１では、活性化領域６を従来のイオン注入の条件で形成することができる。
【００３７】
また、イオン注入条件を主に適正に制御することにより、シリサイド９をソース部１０及びドレイン部１１に深く形成されないようにするために、シリコン基板１の表面から内部の方向に、活性化領域６が深く形成されないようにすることができる。
【図面の簡単な説明】
【００３８】
【図１】（ａ）及び（ｂ）は、第１実施形態での半導体装置としてのＭＩＳＦＥＴのシリサイド形成工程を示す工程断面図。
【図２】（ａ）及び（ｂ）は、ＭＩＳＦＥＴのシリサイド形成工程を示す工程断面図。
【図３】（ａ）〜（ｃ）は、ＭＩＳＦＥＴのシリサイド形成工程を示す工程断面図。
【図４】（ａ）〜（ｃ）は、第２実施形態でのＭＩＳＦＥＴのシリサイド形成工程を示す工程断面図。
【図５】従来のＭＩＳＦＥＴのシリサイド形成工程を示す工程断面図。
【符号の説明】
【００３９】
１…半導体基板としてのシリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…サイドウォール、４ａ…第２のサイドウォール、５…制御膜としての酸化シリコン膜、６…活性化領域、７…非活性化領域、８…金属膜としてのチタン膜、９…シリサイド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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