(57)【要約】  【課題】  一つのメモリターミネーション用直流安定化電源装置で複数のメモリをターミネーションする際に、出力電圧の精度劣化を低減することができるメモリターミネーション用直流安定化電源装置を提供する。  【解決手段】  複数のセンス電圧端子（ＶSENSE1端子、ＶSENSE2端子）と、前記センス電圧端子に入力されるセンス電圧を平均化して出力するセンス電圧平均化回路１ｂとを備え、センス電圧平均化回路１ｂの出力に応じて出力電圧（ＶTT端子から出力される電圧）の安定化を行うメモリターミネーション用直流安定化電源装置。【選択図】      図１
2006039900.tif 000002
【特許請求の範囲】
【請求項１】
複数のセンス電圧端子と、前記センス電圧端子に入力されるセンス電圧を平均化して出力する平均化回路とを備え、前記平均化回路の出力に応じて出力電圧の安定化を行うことを特徴とするメモリターミネーション用直流安定化電源装置。
【請求項２】
前記平均化回路が前記センス電圧端子それぞれに直列接続される抵抗を備え、前記抵抗の前記センス電圧端子側でない端部同士が接続され、その接続ノードの電圧が前記平均化回路の出力電圧である請求項１に記載のメモリターミネーション用直流安定化電源装置。
【請求項３】
前記平均化回路が、外部信号に応じて、前記センス電圧端子に入力されるセンス電圧の中から平均化対象を選択する請求項１に記載のメモリターミネーション用直流安定化電源装置。
【請求項４】
複数のメモリと、前記メモリをターミネーションする請求項１〜３のいずれかに記載のメモリターミネーション用直流安定化電源装置とを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリのバスラインをターミネーションするために用いられるメモリターミネーション用直流安定化電源装置に関するものである。
【背景技術】
【０００２】
メモリは種々の方法によってターミネーションされ（特許文献１参照）、その種々の方法の一つに直流安定化電源装置を用いてメモリをターミネーションする方法がある。かかる方法で用いられる直流安定化電源装置について説明する。
【０００３】
DDR-SDRAM（Double Date Rate Synchronous Dynamic Random Access Memory）向けの従来のメモリターミネーション用直流安定化電源装置に関するアプリケーション図を図４に示す。チップセット２とDDR-SDRAM３のバスラインとの間に直列抵抗ＲＳを設け、更にターミネーション用抵抗ＲＴをDDR-SDRAM３のバスラインとメモリターミネーション用直流安定化電源装置１０のＶTT端子との間に設けている。電源電圧ＶDDは、メモリターミネーション用直流安定化電源装置１０のＶDD端子、チップセット２、及びDDR-SDRAM３に供給される。
【０００４】
また、電源電圧ＶDDはメモリターミネーション用直流安定化電源装置１０のＶIN端子にも供給され、メモリターミネーション用直流安定化電源装置１０の入力電圧としても使用されている。
【０００５】
メモリターミネーション用直流安定化電源装置１０のＶSENSE端子は、ターミネーション用抵抗ＲＴとメモリターミネーション用直流安定化電源装置１０のＶTT端子との接続ノードに接続される。メモリターミネーション用直流安定化電源装置１０は、ＶIN端子に入力される電源電圧ＶDDをＶDD／２に変換してＶTT端子から出力する。ＶSENSE端子はターミネーション用抵抗ＲＴのＶTT端子側端部における電圧を検出する。メモリターミネーション用直流安定化電源装置１０は、ＶSENSE端子によって検出された電圧（センス電圧）に応じてＶTT端子から出力する電圧を安定化する。これにより、DDR-SDRAM３のバスラインを伝送するデジタル信号の電圧変動による負荷変動が生じてもＶTT端子の出力電圧は高精度に一定値（ＶDD／２）に保たれる。
【０００６】
メモリターミネーション用直流安定化電源装置１０は、ＶIN端子に入力される電源電圧ＶDDから基準電圧ＶREFも生成する。メモリターミネーション用直流安定化電源装置１０のＶREF端子から出力される基準電圧ＶREFはチップセット２及びDDR-SDRAM３に供給される。
【０００７】
高速伝送が可能なDDR-SDRAMは、PC（Personal Computer）や光ディスク装置等の電子機器に使用されている。そして、当該電子機器の高速化・大容量化に伴って電子機器に搭載されるDDR-SDRAMの数量が増加している。
【特許文献１】特開２００４−６２７２５号公報（第８頁−第９頁）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記電子機器は、小型化、薄型化、軽量化、および低コスト化が求められており、実装面積の低減、部品点数の削減が必要となる。ところが、複数のDDR-SDRAMそれぞれに対して図４に示したようにメモリターミネーション用直流安定化電源装置を設けると、電子機器の実装面積、部品点数ともに増加する。このため、DDR-SDRAMの使用数量に応じて、メモリターミネーション用直流安定化電源装置の数を安易に増やすことはできない。
【０００９】
また、PCではメモリの増設も考えられる。仮にPC製造段階で複数のメモリそれぞれに対してメモリターミネーション用直流安定化電源装置を設けている場合でも、メモリを増設する際には一つのメモリターミネーション用直流安定化電源装置で複数のDDR-SDRAMをターミネーションすることになる。
【００１０】
したがって、数個のDDR-SDRAMに対し、一つのメモリターミネーション用直流安定化電源装置を用いる場合が多い。ここで、一例として、２個のDDR-SDRAMに対し、一つのメモリターミネーション用直流安定化電源装置を用いた場合のアプリケーション図を図５に示す。なお、図５において図４と同一の部分には同一の符号を付し詳細な説明を省略する。
【００１１】
チップセット２’とDDR-SDRAM３’のバスラインとの間に直列抵抗ＲＳ’を設け、更にターミネーション用抵抗ＲＴ’をDDR-SDRAM３’のバスラインとメモリターミネーション用直流安定化電源装置１０のＶTT端子との間に設けている。また、電源電圧ＶDDがチップセット２’及びDDR-SDRAM３’に供給される。さらに、メモリターミネーション用直流安定化電源装置１０のＶREF端子から出力される基準電圧ＶREFもチップセット２’及びDDR-SDRAM３’に供給される。
【００１２】
図５に示すアプリケーションでは、メモリターミネーション用直流安定化電源装置１０のＶSENSE端子によって接続ノードＮ１の電圧が検出されている。接続ノードＮ１−ターミネーション用抵抗ＲＴ間の配線の距離と接続ノードＮ１−ターミネーション用抵抗ＲＴ’間の配線の距離とが異なることから、接続ノードＮ１からターミネーション用抵抗ＲＴまでの配線における電圧降下量と接続ノードＮ１からターミネーション用抵抗ＲＴ’までの配線における電圧降下量とが異なる。このようにＶSENSE端子によって検出される接続ノードＮ１の電圧が、ターミネーション用抵抗ＲＴのＶTT端子側端部における電圧とターミネーション用抵抗ＲＴ’のＶTT端子側端部における電圧との平均にならないので、メモリターミネーション用直流安定化電源装置１０のＶTT端子から出力される電圧の精度が劣化し、DDR-SDRAM３及び３’の信号反射が大きくなり、DDR-SDRAM３及び３’の信号伝送速度が遅くなるという問題が起こる。
【００１３】
ここで、接続ノードＮ１−ターミネーション用抵抗間の配線の距離について図６に示す電子機器の実装基板の概略構成図を参照して説明する。なお、図６は、図５のアプリケーションを採用した電子機器の実装基板に関するものである。また、図６において図５と同一の部分には同一の符号を付し詳細な説明を省略する。
【００１４】
金属薄膜から成るパターン配線５が実装基板４上に設けられている。また、メモリターミネーション用直流安定化電源装置１０と、チップセット２及び２’と、DDR-SDRAM３及び３’と、直列抵抗ＲＳ及びＲＳ’と、ターミネーション用抵抗ＲＴ及びＲＴ’が実装基板４上に実装されている。
【００１５】
接続ノードＮ１−ターミネーション用抵抗ＲＴ間の配線の距離はＬ１であるのに対して、接続ノードＮ１−ターミネーション用抵抗ＲＴ’間の配線の距離はＬ２＋Ｌ３＋Ｌ４である。
【００１６】
今後、ハイビジョン放送の録画に対応するブルーレイディスク装置等においては、画像処理を行う機会が飛躍的に増加するために、当該装置で使用されるDDR-SDRAMの数量が増すものと考えられる。DDR-SDRAMの使用量が増せば、実装基板上の配線パターンも複雑になり、接続ノードＮ１−各ターミネーション用抵抗間の配線長の相違に起因する上記問題がより一層顕著になる。
【００１７】
かかる問題を解決する方策として、接続ノードＮ１−各ターミネーション用抵抗間の配線長を等しくすることが考えられる。例えば、図６において、Ｌ１とＬ２＋Ｌ３＋Ｌ４とが等しくなるような配線パターンを設計することが考えられる。しかしながら、各DDR-SDRAMの動作状態が常に同一ではないことから、接続ノードＮ１−各ターミネーション用抵抗間の配線長を等しくしてもメモリターミネーション用直流安定化電源装置の出力電圧を高精度にできるとは限らない。
【００１８】
本発明は、上記の問題点に鑑み、一つのメモリターミネーション用直流安定化電源装置で複数のメモリをターミネーションする際に、出力電圧の精度劣化を低減することができるメモリターミネーション用直流安定化電源装置及びこれを備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために本発明に係るメモリターミネーション用直流安定化電源装置は、複数のセンス電圧端子と、前記センス電圧端子に入力されるセンス電圧を平均化して出力する平均化回路とを備え、前記平均化回路の出力に応じて出力電圧の安定化を行うようにしている。
【００２０】
このような構成によると、一つのメモリターミネーション用直流安定化電源装置で複数のメモリをターミネーションする際に、前記センス電圧端子に入力されるセンス電圧を平均化して得られた電圧に応じたレギュレーションを行うので、出力電圧を高精度に一定値に保つことができる。これにより、本発明に係るメモリターミネーション用直流安定化電源装置によってターミネーションされるメモリの高速信号伝送が可能となる。
【００２１】
また、前記平均化回路が前記センス電圧端子それぞれに直列接続される抵抗を備え、前記抵抗の前記センス電圧端子側でない端部同士が接続され、その接続ノードの電圧を前記平均化回路の出力電圧としてもよい。
【００２２】
このような構成によると、前記平均化回路の回路を簡単な回路構成で実現することができ、小型化・低コストを図ることができる。
【００２３】
また、前記平均化回路が、外部信号に応じて、前記センス電圧端子に入力されるセンス電圧の中から平均化対象を選択するようにしてもよい。
【００２４】
このような構成によると、本発明に係るメモリターミネーション用直流安定化電源装置が具備するセンス電圧端子の数量と、本発明に係るメモリターミネーション用直流安定化電源装置によってターミネーションされるメモリの数量とが一致していなくも、前記平均化回路の平均化対象を前記メモリに合わせることができる。
【００２５】
また、上記目的を達成するために本発明に係る電子機器は、複数のメモリと、前記メモリをターミネーションする上記構成のメモリターミネーション用直流安定化電源装置とを備える構成とする。
【発明の効果】
【００２６】
本発明によると、一つのメモリターミネーション用直流安定化電源装置で複数のメモリをターミネーションする際に、ターミネーション電圧の精度劣化を低減することができるメモリターミネーション用直流安定化電源装置及びこれを備えた電子機器を実現することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施形態について図面を参照して以下に説明する。DDR-SDRAM向けの本発明に係るメモリターミネーション用直流安定化電源装置に関するアプリケーション図を図１に示す。なお、図１において図５と同一の部分には同一の符号を付す。図１に示すアプリケーションは、PCや光ディスク装置等の電子機器に適用することができる。
【００２８】
本発明に係るメモリターミネーション用直流安定化電源装置１は、電圧変換部１ａと、センス電圧平均化回路１ｂと、基準電圧生成部１ｃと、ＶIN端子と、ＶDD端子と、ＶTT端子と、ＶREF端子と、ＶSENSE1端子と、ＶSENSE2端子と、ＧＮＤ端子とを備えている。
【００２９】
チップセット２とDDR-SDRAM３のバスラインとの間に直列抵抗ＲＳを設け、チップセット２’とDDR-SDRAM３’のバスラインとの間に直列抵抗ＲＳ’を設けている。更にターミネーション用抵抗ＲＴをDDR-SDRAM３のバスラインとメモリターミネーション用直流安定化電源装置１のＶTT端子との間に設け、ターミネーション用抵抗ＲＴ’をDDR-SDRAM３’のバスラインとメモリターミネーション用直流安定化電源装置１のＶTT端子との間に設けている。電源電圧ＶDDは、メモリターミネーション用直流安定化電源装置１のＶDD端子、チップセット２及び２’、並びにDDR-SDRAM３及び３’に供給される。また、電源電圧ＶDDはメモリターミネーション用直流安定化電源装置１のＶIN端子にも供給される。そして、メモリターミネーション用直流安定化電源装置１のＶSENSE1端子は、ターミネーション用抵抗ＲＴのＶTT端子側端部に接続され、メモリターミネーション用直流安定化電源装置１のＶSENSE2端子は、ターミネーション用抵抗ＲＴ’のＶTT端子側端部に接続される。
【００３０】
メモリターミネーション用直流安定化電源装置１内の電圧変換部１ａ、センス電圧平均化回路１ｂ、及び基準電圧生成部１ｃは、ＶDD端子−ＧＮＤ端子間電圧を駆動電圧として動作する。電圧変換部１ａは、ＶIN端子に入力される電源電圧ＶDDを入力し、その電源電圧ＶDDをＶDD／２に変換してＶTT端子に出力するとともに、センス電圧平均化回路１ｂの出力に応じてＶTT端子に出力する電圧を安定化する。センス電圧平均化回路１ｂは、ＶSENSE1端子によって検出されたセンス電圧（ターミネーション用抵抗ＲＴのＶTT端子側端部における電圧）とＶSENSE2端子によって検出されたセンス電圧（ターミネーション用抵抗ＲＴ’のＶTT端子側端部における電圧）とを平均化し、平均化して得られた電圧を電圧変換部１ａに出力する。
【００３１】
メモリターミネーション用直流安定化電源装置１は、ターミネーション用抵抗ＲＴのＶTT端子側端部における電圧とターミネーション用抵抗ＲＴ’のＶTT端子側端部における電圧とを平均化して得られた電圧に応じたレギュレーションを行うので、ＶTT端子の出力電圧を高精度に一定値（ＶDD／２）に保つことができる。これにより、DDR-SDRAM３及び３’の高速信号伝送が可能となる。
【００３２】
基準電圧生成部１ｃは、ＶIN端子に入力される電源電圧ＶDDを入力し、その電源電圧ＶDDから基準電圧ＶREFを生成してＶREF端子に出力する。メモリターミネーション用直流安定化電源装置１のＶREF端子から出力される基準電圧ＶREFはチップセット２及び２’並びにDDR-SDRAM３及び３’に供給される。
【００３３】
なお、上述したメモリターミネーション用直流安定化電源装置１は、二つのセンス電圧端子（ＶSENSE1端子、ＶSENSE2端子）と、ＶSENSE1端子によって検出されたセンス電圧及びＶSENSE2端子によって検出されたセンス電圧を平均化したものを電圧変換部１ａに出力するセンス電圧平均化回路１ｂとを備える構成であるが、本発明はこれに限定されることはなく、三以上のセンス電圧端子と、各センス電圧端子によって検出されたセンス電圧を入力し、各センス電圧を平均化したものを電圧変換部に出力するセンス電圧平均化回路とを備える構成のメモリターミネーション用直流安定化電源装置であってもよい。
【００３４】
ここで、ｎ個のセンス電圧端子によって検出されたセンス電圧を入力し、各センス電圧を平均化したものを電圧変換部に出力するセンス電圧平均化回路の一構成例を図２に示す。図２に示すセンス電圧平均化回路は、ｎ個の抵抗Ｒ１〜Ｒｎと、ｎ個のバッファＢ１〜Ｂｎとから成る。各バッファの入力端子には各センス電圧端子からセンス電圧が供給される。例えば、バッファＢ１の入力端子にＶSENSE1端子からセンス電圧が供給される。また、各バッファの出力端子には各抵抗の一端が接続される。例えば、バッファＢ１の出力端子には抵抗Ｒ１の一端が接続される。そして、各抵抗の他端同士が接続され、その接続ノードの電圧が図２に示すセンス電圧平均化回路の出力電圧となる。
【００３５】
また、本発明に係るメモリターミネーション用直流安定化電源装置に外部信号を入力し、メモリターミネーション用直流安定化電源装置内のセンス電圧平均化回路が、その外部信号に応じて、センス電圧端子に入力されるセンス電圧の中から平均化対象を選択するようにしてもよい。
【００３６】
このようなメモリターミネーション用直流安定化電源装置が備えるセンス電圧平均化回路の一構成例を図３に示す。なお、図３において図２と同一の部分には同一の符号を付す。図３に示すセンス電圧平均化回路は、ｎ個の抵抗Ｒ１〜Ｒｎと、ｎ個のバッファＢ１〜Ｂｎと、ｎ個のスイッチＳＷ１〜ＳＷｎとから成る。各バッファの入力端子には各センス電圧端子からセンス電圧が供給される。例えば、バッファＢ１の入力端子にＶSENSE1端子からセンス電圧が供給される。また、各バッファの出力端子には各抵抗の一端が接続される。例えば、バッファＢ１の出力端子には抵抗Ｒ１の一端が接続される。そして、各抵抗の他端に各スイッチの一端が接続される。例えば、抵抗Ｒ１の他端にはスイッチＳＷ１の一端が接続される。また、各スイッチの他端同士が接続され、その接続ノードの電圧が図３に示すセンス電圧平均化回路の出力電圧となる。スイッチＳＷ１〜ＳＷｎは、メモリターミネーション用直流安定化電源装置が入力する外部信号Ｓ１〜Ｓｎによってオン／オフ制御される。
【００３７】
上述した本実施形態ではメモリターミネーション用直流安定化電源装置をDDR-SDRAMのバスラインをターミネーションするために用いたが、他のメモリのバスラインをターミネーションするために用いても構わない。
【図面の簡単な説明】
【００３８】
【図１】は、本発明に係るメモリターミネーション用直流安定化電源装置に関するアプリケーション図である。
【図２】は、本発明に係るメモリターミネーション用直流安定化電源装置が備えるセンス電圧平均化回路の一構成例を示す図である。
【図３】は、本発明に係るメモリターミネーション用直流安定化電源装置が備えるセンス電圧平均化回路の他の構成例を示す図である。
【図４】は、従来のメモリターミネーション用直流安定化電源装置に関するアプリケーション図である。
【図５】は、２個のDDR-SDRAMに対し、一つのメモリターミネーション用直流安定化電源装置を用いた場合のアプリケーション図である。
【図６】は、図５のアプリケーションを採用した電子機器の実装基板の概略構成図である。
【符号の説明】
【００３９】
１  メモリターミネーション用直流安定化電源装置
１ａ  電圧変換部
１ｂ  センス電圧平均化回路
１ｃ  基準電圧生成部
２、２’  チップセット
３、３’  DDR-SDRAM
Ｂ１〜Ｂｎ  バッファ
Ｒ１〜Ｒｎ  抵抗
ＲＳ、ＲＳ’  直列抵抗
ＲＴ、ＲＴ’  ターミネーション用抵抗
ＳＷ１〜ＳＷｎ  スイッチ
【図１】
2006039900.tif 000003
【図２】
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【図３】
2006039900.tif 000005
【図４】
2006039900.tif 000006
【図５】
2006039900.tif 000007
【図６】
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