(57)【要約】【課題】積層型半導体装置において、搭載された各半導体装置の重量バランスの不均一性によるインターポーザの傾きの抑制して、または、インターポーザの配線密度の不均一性による反りを抑制して、外部接続端子の接続不良の発生を防止する。【解決手段】第１のインターポーザ４上に重量の小さい第１の半導体装置２と重量の大きい第２の半導体装置３が実装されており、第１のインターポーザ４の下面に接続用はんだボール９を介して第２のインターポーザ５がリフローにより接合されている。第１のインターポーザ４上の第１の半導体装置２の両側に、重心位置Ｏを中心位置Ｃに向けて移動させる重量、好ましくは重心位置Ｏと中心位置Ｃとがほぼ一致するに足りる重量の変形抑制部材８が搭載されている。これにより、リフロー時に第１のインターポーザ４の傾きが抑制され、ショート不良やオープン不良が発生するおそれがない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子を搭載した配線基板が、少なくとも２つ以上積み重ねられて三次元実装されている積層型半導体装置において、
前記配線基板には、前記配線基板の重心位置を前記配線基板の中心位置に向けて移動させる重量の変形抑制部材が搭載されていること、を特徴とする積層型半導体装置。
【請求項２】
半導体素子を搭載した配線基板が、少なくとも２つ以上積み重ねられて三次元実装されている積層型半導体装置において、
前記配線基板の反りが発生する部位に前記反りの発生を抑制する重量の変形抑制部材が搭載されていること、を特徴とする積層型半導体装置。
【請求項３】
前記変形抑制部材は、はんだペーストからなることを特徴とする請求項１または２に記載の積層型半導体装置。
【請求項４】
前記変形抑制部材は、はんだペーストおよびチップ部品からなることを特徴とする請求項１または２に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を搭載した配線基板が、少なくとも２つ以上積み重ねられて三次元実装された積層型半導体装置に関するものである。
【背景技術】
【０００２】
デジタルカメラ、デジタルビデオカメラ等のデジタル機器の軽薄短小化が進み、より省スペースに各部品を実装することができる三次元実装が注目されている。
【０００３】
三次元実装としては、特許文献１に開示されたＣＳＰ（Chip Size Package ）、ＢＧＡ（Ball Grid Array ）等を２層以上積み重ねたスタックドチップタイプや、半導体装置同士を配線基板（インターポーザ）を介して二層以上積層した積層型半導体装置が知られている。
【０００４】
特許文献１に開示された半導体装置は、図８に示すように、配線基板３０１上に面積の大きな半導体チップ３０２と面積の小さな半導体チップ３０３を順次積み重ねて搭載し、ワイヤボンド３０４によって配線基板３０１と半導体チップ３０２、３０３との電気的接続を行い、封止樹脂３０５により封止されている。そして面積の大きな半導体チップ３０２の厚さを面積の小さな半導体チップ３０３の厚さより厚くすることにより、温度変化に起因する反りの発生を抑制している。
【０００５】
図７は、積層型半導体装置を示し（Ａ）は模式上面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【０００６】
積層型半導体装置は、図７に示すように、第１のインターポーザ１０３の上面に第１の半導体装置１０２が実装されており、第１のインターポーザ１０３の下面が接続用はんだ１０４を介して第２のインターポーザ１０５に接合されている。第１のインターポーザ１０３の図示しない配線パターンのランドには、第１の半導体装置１０２がはんだボール１０２ａを介して接合されている。
【０００７】
また、第２のインターポーザ１０５の下面にはメイン基板１０１と接合させるためのはんだボール１０５ａが配設されており、はんだボール１０５ａを介してメイン基板１０１に接合されている。
【特許文献１】特開２０００−１８８３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に開示された半導体装置は、積み重ねられた半導体チップ全体の厚さ（高さ）が増大するため、積み重ねられる半導体装置の数が制約される。
【０００９】
他方、上述した積層型半導体装置には、インターポーザに搭載された各半導体装置の重量バランスの不均一性によるインターポーザの傾きに起因する外部接続端子の接続不良や、インターポーザにおける配線密度の不均一性による反りの発生に起因する外部接続端子の接続不良が発生するおそれがあるという未解決の課題がある。
【００１０】
例えば図５に示すように、第１のインターポーザ１０４上に重量の異なった半導体装置１０２、１０３を搭載した際に、第１の半導体装置１０２より、第２の半導体装置１０３の重量が大であるため、重心位置Ｏが中心位置Ｃより第２の半導体装置１０３側へずれてしまう。このような第１のインターポーザ１０４を接続用はんだボール１０９ａ、１０９ｂを介して第２のインターポーザ１０５にリフローによって接合する際に、図５（Ｂ）に示すように傾いてしまい、第１のインターポーザの沈み込む側（点線で囲んだ箇所Ａ）の接続用はんだボール１０９ａのショート不良が生じ、持ち上がる側（点線で囲んだ箇所Ｂ）の接続用はんだボール１０９ｂのオープン不良が発生するおそれがある。
【００１１】
また、図６に示すように、ガラスエポキシ樹脂からなる第１のインターポーザ２０３の配線密度が不均一である場合、図６（Ｂ）に示すように点線で囲った箇所Ａの配線密度が疎となり、その箇所Ａで第１のインターポーザ２０３が上側へ反ってしまう。箇所Ａの上側に反りが生じると、その直下のはんだボール２０４が上側へ移動して第２のインターポーザ２０５との接続部が離間してオープン不良が生じるおそれがある。
【００１２】
本発明は、上記従来の技術の有する課題に鑑みてなされたものであって、積層型半導体装置において、搭載された各半導体装置の重量バランスの不均一性による傾きを抑制し、または、インターポーザの配線密度の不均一性による反りを抑制して、外部接続端子の接続不良の発生を防止することを目的とするものである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の積層型半導体装置は、半導体素子を搭載した配線基板が、少なくとも２つ以上積み重ねられて三次元実装されている積層型半導体装置において、前記配線基板には、前記配線基板の重心位置を前記配線基板の中心位置に向けて移動させる重量、好ましくは重心位置と中心位置とをほぼ一致させるに足りる重量の変形抑制部材が搭載されていること、を特徴とするものである。
【００１４】
なお、本発明において中心位置とは、配線基板の面形状の中心位置（幾何学的中心位置）をいう。
【００１５】
また、本発明の積層型半導体装置は、半導体素子を搭載した配線基板が、少なくとも２つ以上積み重ねられて三次元実装されている積層型半導体装置において、前記配線基板の反りが発生する部位に前記反りの発生を抑制する重量の変形抑制部材が搭載されていること、を特徴とする。
【発明の効果】
【００１６】
本発明は、上述のとおり構成されているので、次に記載するような効果を奏する。
【００１７】
搭載された２個以上の半導体装置の重量バランスの不均一性による傾きを抑制することができるので、外部接続端子の接続不良が発生するおそれがない。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態を図面に基づいて説明する。
【実施例１】
【００１９】
図１は、本発明の実施例１による積層型半導体装置を示し、（Ａ）は模式平面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【００２０】
実施例１による積層型半導体装置１は、第１のインターポーザ４の図示上面に重量（大きさ）の異なる第１の半導体装置２と第２の半導体装置３が実装されており、第１のインターポーザ４の図示下面に接続用はんだボール９を介して第２のインターポーザ５が接合されている。そして積層型半導体装置１は、メイン基板１０に第２のインターポーザ５のはんだボール５ａを介してリフローによって接合されている。
【００２１】
第１のインターポーザ４はガラスエポキシ樹脂等からなり、Ｃｕ等からなる導電性配線パターンが（不図示）が形成されており、表面にはＡｕメッキ、耐熱プリフラックス等が施されている。第１のインターポーザ４の配線パターンの一部であるランド（不図示）には、第１の半導体装置２が外部接続端子であるはんだボール２ａを介して接合されているとともに、第２の半導体装置３が外部接続端子であるはんだボール３ａを介して接合されている。
【００２２】
ここで、第１のインターポーザ４のランドと第１の半導体装置２のはんだボール２ａおよび第２の半導体装置３のはんだボール３ａとは、リフローにより接合する。また、第３の半導体装置７は、第２のインターポーザ５の図示上面に半導体素子６を実装し、半導体素子６と第２のインターポーザ５の隙間にアンダーフィルを施してこれを熱硬化させることにより製作されている。
【００２３】
ところで、図５に示した積層型半導体装置について上述したように、インターポーザ１０４に実装された２つの半導体装置のうち、第１の半導体装置１０２より第２の半導体装置１０３の重量が大であるため、図５（Ａ）に示すように重心位置Ｏが中心位置Ｃより第２の半導体装置１０３側へずれることになる。ここで、中心位置とは、配線基板の面形状の中心位置（幾何学的な中心位置）をいう。
【００２４】
このように、重心位置Ｏが中心位置Ｃよりずれると、リフローによる接合工程中に図５（Ｂ）に示すように、第３の半導体装置１０７上においてインターポーザ１０４に傾きが生じる。インターポーザ１０４で沈み込む側（点線で囲んだ箇所Ａ）の接続用はんだボール１０９ａのショート不良が生じ、インターポーザ１０４で持ち上がる側（点線で囲んだ箇所Ｂ）の接続用はんだボール１０９ｂのオープン不良が発生するおそれがある。
【００２５】
そこで、本実施例において、重量の異なる第１の半導体装置２と第２の半導体装置３とが実装された第１のインターポーザ４上に変形抑制部材８が搭載されている。
【００２６】
図１（Ａ）に示すように、重量の小さい第１の半導体装置２の両側に、重心位置Ｏを中心位置に向けて移動させる重量、好ましくは中心位置Ｃからのずれを解消して重心位置Ｏと中心位置Ｃとがほぼ一致するに足りる重量の変形抑制部材８が搭載されている。
【００２７】
その結果、本実施例１の積層型半導体装置１は、第１のインターポーザ４の重心位置Ｏが中心位置Ｃにほぼ一致しており、傾きが生じることがなく、接続用はんだボール９による接続部にショート不良やオープン不良が発生するおそれがない。
【００２８】
なお、変形抑制部材８としては、はんだペーストを使用するとよい。その理由は、第１のインターポーザ４に第１および第２の半導体装置２、３を実装するためのはんだペーストをはんだ印刷により塗布する際に、使用する印刷マスクに予め変形抑制部材８を施すための開口部を設けておけば、この印刷マスクを介してはんだペーストを施したのち、リフローにより接合させることができるため、既存の設備により容易に実装することができる。
【００２９】
続いて、実施例１の一変形例について説明する。図２は本変形例による積層型半導体装置を示し、（Ａ）は模式平面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【００３０】
本変形例の積層型半導体装置１１は、変形抑制部材として、はんだペーストに加えて、チップ部品８ａを実装した点、つまり、変形抑制部材がはんだペーストとチップ部品８ａとからなる点が実施例１と異なる。これ以外は実施例１と同様でよいので、同一部分は同一符号を付して説明は省略する。
【実施例２】
【００３１】
図３は本発明の実施例２による積層型半導体装置を示し、（Ａ）は第１層の模式平面図、（Ｂ）は第２層の模式底面図、（Ｃ）は２層全て実装後の模式側面図である。
【００３２】
第１のインターポーザ３３はガラスエポキシ樹脂等からなり、第１の半導体装置３２を実装するための導電性配線パターン３４が形成されている。導電性配線パターン３４はＣｕで形成されており、その表面にはＡｕメッキ、耐熱プリフラックス等が施されている。
【００３３】
第１のインターポーザ３３上の導電性配線パターン３４と第１の半導体装置３２の外部接続端子であるはんだボール３２ａとはリフローにより接合することで、第１の半導体装置３２と第１のインターポーザ３３とが電気的接続されている。
【００３４】
また、図３（Ｂ）に示すように、第２のインターポーザ３５の半導体素子設置面には、接続用はんだボール３９が配設され、反対側の面にはメイン基板（不図示）との接続のためのはんだボール３５ａが配設されている。
【００３５】
ところで、図６に示すように、第１のインターポーザ２０３の配線密度は均一ではなく、密度が高い箇所、低い箇所が第１のインターポーザ２０３内で生じる。例えば、図６（Ｂ）に示すように点線で囲った箇所Ａが配線密度が疎となる箇所であるとすると、その箇所Ａで、第１のインターポーザ２０３が上側に反ることとなる。
【００３６】
点線で囲った箇所Ａが、図示上側に反ることにより、その直下のはんだボール２０４も図示上側に移動し、第２のインターポーザ２０５との接合部から離れる、つまりオープン不良が発生する可能性がある。
【００３７】
そこで、本実施例による積層型半導体装置３１は、図３（Ａ）、（Ｃ）に示すように、第１のインターポーザ３３の点線で囲った箇所Ａ上に上記反り（変形）を抑制するに足りる重量の変形抑制部材３８が搭載されている。
【００３８】
変形抑制部材としては、はんだペーストを使用することを推奨する。
【００３９】
はんだペーストは、インターポーザに半導体装置を実装する際のはんだ印刷により容易に塗布することができ、リフローにより硬化させることができる。
【００４０】
つまり、変形抑制部材としてのはんだペーストの塗布は、はんだ印刷に用いるはんだ印刷マスクに変形抑制部材用の開口部を設けるだけで、他に設備投資する必要はなく、既存の設備により実装が可能である。
【００４１】
続いて、上記実施例２の一変形例について説明する。図４は本変形例による積層型半導体装置を示し、（Ａ）は第１層の模式平面図、（Ｂ）は第２層の模式底面図、（Ｃ）は２層全て実装後の模式側面図である。
【００４２】
図４に示すように、本変形例による積層型半導体装置４１は、変形抑制部材として塗布したはんだペーストのみでは重量が足りない場合に、不足重量を補うためのチップ部品３８ａをさらに実装したものである。つまり、変形抑制部材がはんだペーストとチップ部品３８ａとからなる。
【００４３】
ただし、チップ部品３８ａは、変形抑制部材としてのはんだペーストの重量の不足分を補うものであるので電気的に導通をとる必要はなく、ここでのチップ部品３８ａは、はんだペーストの塗布後にマウントし、リフローにより接合すればよく、電気的接続は不必要である。
【００４４】
なお、上述した以外は実施例２と同様でよいので同一部分については同一符号を付してその説明は省略する。
【００４５】
本発明において、実装される半導体素子の数やインターポーザを介して積層される層数は、上述した各実施例および各変形例に示した数に限らず、必要に応じて増大することができる。
【図面の簡単な説明】
【００４６】
【図１】実施例１による積層型半導体装置を示し、（Ａ）は模式平面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【図２】実施例１の一変形例による積層型半導体装置を示し、（Ａ）は模式平面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【図３】実施例２による積層型半導体装置を示し、（Ａ）は第１層の模式平面図、（Ｂ）は第２層の模式底面図、（Ｃ）は２層全て実装後の模式側面図である。
【図４】実施例２の一変形例による積層型半導体装置を示し、（Ａ）は第１層の模式平面図、（Ｂ）は第２層の模式底面図、（Ｃ）は２層全て実装後の模式側面図である。
【図５】参考例の積層型半導体装置の一例を示し、（Ａ）は模式上面図、（Ｂ）は模式側面図である。
【図６】参考例の積層型半導体装置の一例を示し、（Ａ）は模式上面図、（Ｂ）は模式側面図である。
【図７】従来の積層型半導体装置を示し、（Ａ）は模式上面図、（Ｂ）は模式側面図、（Ｃ）はメイン基板に実装した状態の模式側面図である。
【図８】従来のスタックドチップタイプの半導体装置の説明図である。
【符号の説明】
【００４７】
１、１１、３１、４１    積層型半導体装置
２、３２    第１の半導体装置
３、        第２の半導体装置
４、３３    第１のインターポーザ
５、３５    第２のインターポーザ
７    第３の半導体装置
８、３８    変形抑制部材
８ａ、３８ａ    チップ部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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