(57)【要約】【課題】回路の動作スピードを保ちつつリーク電流を削減でき、更に論理ゲートの面積増大を抑えることができる半導体集積回路を提供する。【解決手段】各論理ゲート内に含まれる同一導電型の複数のトランジスタが共通のしきい値特性を有する。例えば、同一導電型のトランジスタには、同程度のしきい値を有する同一種類のトランジスタを用いる。これにより、これらのトランジスタを同一活性領域に近接して形成することが可能になるため、論理ゲートの面積を小さくすることができる。また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。【選択図】      図１
2006180327.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理ゲートを有する半導体集積回路であって、
各々の論理ゲートは、
１つまたは複数の第１導電型トランジスタと、
１つまたは複数の第２導電型トランジスタと
を有し、
上記複数の論理ゲートは、
含まれる複数の第１導電型トランジスタが全て第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、
含まれる複数の第１導電型トランジスタが全て第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て第４のしきい値特性を持つ第２の論理ゲートと
を有し
上記第２のしきい値特性を持つ第２導電型トランジスタは上記第４のしきい値特性を持つ第２導電型トランジスタよりしきい値が高く、
上記第３のしきい値特性を持つ第１導電型トランジスタは上記第１のしきい値特性を持つ第１導電型トランジスタよりしきい値が高い、
半導体集積回路。
【請求項２】
上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲートを更に有する、
請求項１に記載の半導体集積回路。
【請求項３】
上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートを更に有する、
請求項１に記載の半導体集積回路。
【請求項４】
上記複数の論理ゲートは、
含まれる複数の第１導電型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲートと、
含まれる複数の第１導電型トランジスタが全て上記第３のしきい値特性を有し、含まれる複数の第２導電型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートとを更に有する、
請求項１に記載の半導体集積回路。
【請求項５】
少なくとも１つの上記第１の論理ゲート、および／または、少なくとも１つの上記第２の論理ゲートを介して信号を伝播する第１の回路を有し、
上記第１の回路は、上記第１の回路に含まれる任意の第１の論理ゲートをこれと同一の論理機能を持つ第２の論理ゲートに置き換えた回路、および／または、上記第１の回路に含まれる任意の第２の論理ゲートをこれと同一の論理機能を持つ第１の論理ゲートに置き換えた回路と比較して、回路の出力において立ち上がる信号の伝播遅延と立ち下がる信号の伝播遅延との差が小さい、
請求項１に記載の半導体集積回路。
【請求項６】
回路の動作を休止させる所定の動作モードにおいて、上記第１の回路に含まれる第１の論理ゲートの第２導電型トランジスタ、および／または、上記第１の回路に含まれる第２の論理ゲートの第１導電型トランジスタがオフ状態となるように、当該第１の論理ゲートおよび／または当該第２の論理ゲートの入力信号を制御する制御回路を有する、
請求項５に記載の半導体集積回路。
【請求項７】
上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲート、および／または、含まれる複数の第１導電型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートを更に有し、
上記第１の回路は、その信号経路上に、少なくとも１つの上記第３の論理ゲート、および／または、少なくとも１つの上記第４の論理ゲートを更に含む、
請求項５に記載の半導体集積回路。
【請求項８】
少なくとも１つの上記第１の論理ゲート、および／または、少なくとも１つの上記第２の論理ゲートを介して信号を伝播する第２の回路と、
上記第２の回路の出力が第１のレベルから第２のレベルへ変化するタイミングに同期して動作する同期回路と
を有し、
上記第２の回路は、上記第２の回路に含まれる任意の第１の論理ゲートをこれと同一の論理機能を持つ第２の論理ゲートに置き換えた回路、および／または、上記第２の回路に含まれる任意の第２の論理ゲートをこれと同一の論理機能を持つ第１の論理ゲートに置き換えた回路と比較して、回路の出力を上記第１のレベルから上記第２のレベルに変化させる信号の伝播遅延が小さい、
請求項１に記載の半導体集積回路。
【請求項９】
回路の動作を休止させる所定の動作モードにおいて、上記第２の回路に含まれる第１の論理ゲートの第２導電型トランジスタ、および／または、上記第２の回路に含まれる第２の論理ゲートの第１導電型トランジスタがオフ状態となるように、当該第１の論理ゲートおよび／または当該第２の論理ゲートの入力信号を制御する制御回路を有する、
請求項８に記載の半導体集積回路。
【請求項１０】
上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲート、および／または、含まれる複数の第１導電型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートを更に有し、
上記第２の回路は、その信号経路上に、少なくとも１つの上記第３の論理ゲート、および／または、少なくとも１つの上記第４の論理ゲートを更に含む、
請求項８に記載の半導体集積回路。
【請求項１１】
複数の論理ゲートを有する半導体集積回路であって、
各々の論理ゲートは、
１つまたは複数のｐ型トランジスタと、
１つまたは複数のｎ型トランジスタと
を有し、
上記複数の論理ゲートは、
含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、
含まれる複数のｐ型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第３の論理ゲートと
を有し、
上記第２のしきい値特性を持つｎ型トランジスタは上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高い、
半導体集積回路。
【請求項１２】
複数の論理ゲートを有する半導体集積回路であって、
各々の論理ゲートは、
１つまたは複数のｐ型トランジスタと、
１つまたは複数のｎ型トランジスタと
を有し、
上記複数の論理ゲートは、
含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、
含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートと
を有し、
上記第３のしきい値特性を持つｐ型トランジスタは上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い、
半導体集積回路。
【請求項１３】
複数の論理ゲートを有する半導体集積回路であって、
各々の論理ゲートは、
１つまたは複数のｐ型トランジスタと、
１つまたは複数のｎ型トランジスタと
を有し、
上記複数の論理ゲートは、
含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、
含まれる複数のｐ型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第３の論理ゲートと、
含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートと
を有し、
上記第２のしきい値特性を持つｎ型トランジスタは上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高く、
上記第３のしきい値特性を持つｐ型トランジスタは上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い、
半導体集積回路。
【請求項１４】
複数の論理ゲートを有する半導体集積回路であって、
各々の論理ゲートは、
１つまたは複数のｐ型トランジスタと、
１つまたは複数のｎ型トランジスタと
を有し、
上記複数の論理ゲートは、
含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第２の論理ゲートと、
含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲートと、
含まれる複数のｐ型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第４の論理ゲートと
を有し、
上記第２のしきい値特性を持つｎ型トランジスタは上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高く、
上記第３のしきい値特性を持つｐ型トランジスタは上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の論理ゲートで構成される半導体集積回路に係り、特に、論理ゲートを構成するトランジスタのリーク電流によって生じる消費電力の削減を図った半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体製造技術の進展に伴って回路が微細化すると、半導体集積回路の電源電圧はスケーリング則に応じて低下させる必要がある。また、携帯機器において電池の寿命を延ばすためには半導体集積回路の低消費電力化が必要であり、そのためには電源電圧を下げることが好ましい。
【０００３】
電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい値が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい値も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい値を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。
【０００４】
こうしたリーク電流の増大に伴う問題に対処する技術として、マルチＶｔｈと称される回路技術が知られている。マルチＶｔｈ技術では、例えばスピードが要求されるクリティカルパスに低しきい値のトランジスタで構成された論理ゲートを用い、それ以外の部分に高しきい値のトランジスタで構成された論理ゲートを用いる。これにより、クリティカルパスにおいて要求される動作速度を満足しつつ、全体のリーク電流を削減して低消費電力化を図ることができる。
【０００５】
クリティカルパスを伝播する信号には、パスの出力で立ち上がる信号と立ち下がる信号の２相の信号が存在する。通常、両者の伝播遅延は異なっており、回路動作に影響を与えるのは２相の信号のうち遅延が長い方の信号である。従って、遅延が短い方の信号は、クリティカルパスに要求されるスピードに対して余裕がある。
ところが、上述のマルチＶｔｈ技術では、論理ゲートを全て低しきい値のトランジスタで構成するか、または、全て高しきい値のトランジスタで構成する。そのため、論理ゲートの置き換えによって立ち上がり信号または立ち下がり信号の一方だけスピードを調節することは困難である。
【０００６】
これに対し、下記の特許文献１には、しきい値をトランジスタごとに個別に設定する方法が記載されている。この方法によれば、上述した２相の信号のうち、遅延が短い方の信号を伝播する経路に高しきい値のトランジスタを用いる。これにより、クリティカルパスの要求スピードを満たしつつ、更にリーク電流を削減できる。
【特許文献１】特開２００４−１３４８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では、同一の論理ゲート内にしきい値が異なる複数種類のトランジスタを混在させてしまうケースが生じる。例えば、特許文献１の図２における２入力ＮＡＮＤ回路２８０では、２つのｐ型ＭＯＳトランジスタの一方に高しきい値のトランジスタ、他方に低しきい値のトランジスタを用いている。
【０００８】
論理ゲート内の同一導電型のトランジスタは、同一の活性領域に並んで形成されることが多い。しきい値が異なるトランジスタを同一の活性領域に隣接して形成する場合、デザインルール上の制約から、同一しきい値の場合に比べて、２つのトランジスタの間隔を広くする必要がある。そのため、特許文献１の方法では、論理ゲートの面積が大きくなり、回路の集積度が低下してしまうという不利益がある。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路の動作スピードを保ちつつリーク電流を削減でき、更に論理ゲートの面積増大を抑えることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点の半導体集積回路は、複数の論理ゲートを有しており、各々の論理ゲートは、１つまたは複数の第１導電型トランジスタと、１つまたは複数の第２導電型トランジスタとを有する。また、上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、含まれる複数の第１導電型トランジスタが全て第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て第４のしきい値特性を持つ第２の論理ゲートとを有する。ただし、上記第２のしきい値特性を持つ第２導電型トランジスタは上記第４のしきい値特性を持つ第２導電型トランジスタよりしきい値が高く、上記第３のしきい値特性を持つ第１導電型トランジスタは上記第１のしきい値特性を持つ第１導電型トランジスタよりしきい値が高い。
【００１１】
上記第１の観点の発明によると、論理ゲート内に含まれる同一導電型の複数のトランジスタは共通のしきい値特性を有している。したがって、これらのトランジスタは、同一の活性領域に同一の製造条件で近接して形成可能である。また、本発明の半導体集積回路は、２種類の導電型のトランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（第１の論理ゲート、第２の論理ゲート）を有するため、回路を伝播する２相の信号（立ち上がり信号、立下り信号）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入可能である。
【００１２】
上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲートを有しても良い。
また、上記複数の論理ゲートは、含まれる複数の第１導電型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数の第２導電型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートを有しても良い。
【００１３】
上記第１の観点の発明は、少なくとも１つの上記第１の論理ゲート、および／または、少なくとも１つの上記第２の論理ゲートを介して信号を伝播する第１の回路を有しても良い。上記第１の回路は、上記第１の回路に含まれる任意の第１の論理ゲートをこれと同一の論理機能を持つ第２の論理ゲートに置き換えた回路、および／または、上記第１の回路に含まれる任意の第２の論理ゲートをこれと同一の論理機能を持つ第１の論理ゲートに置き換えた回路と比較して、回路の出力において立ち上がる信号の伝播遅延と立ち下がる信号の伝播遅延との差が小さくても良い。
この場合、上記第１の観点の発明は、回路の動作を休止させる所定の動作モードにおいて、上記第１の回路に含まれる第１の論理ゲートの第２導電型トランジスタ、および／または、上記第１の回路に含まれる第２の論理ゲートの第１導電型トランジスタがオフ状態となるように、当該第１の論理ゲートおよび／または当該第２の論理ゲートの入力信号を制御する制御回路を有しても良い。
また、上記第１の回路は、その信号伝播経路上に、少なくとも１つの上記第３の論理ゲート、および／または、少なくとも１つの上記第４の論理ゲートを更に含んでも良い。
【００１４】
上記第１の観点の発明は、少なくとも１つの上記第１の論理ゲート、および／または、少なくとも１つの上記第２の論理ゲートを介して信号を伝播する第２の回路と、上記第２の回路の出力が第１のレベルから第２のレベルへ変化するタイミングに同期して動作する同期回路とを有しても良い。上記第２の回路は、上記第２の回路に含まれる任意の第１の論理ゲートをこれと同一の論理機能を持つ第２の論理ゲートに置き換えた回路、および／または、上記第２の回路に含まれる任意の第２の論理ゲートをこれと同一の論理機能を持つ第１の論理ゲートに置き換えた回路と比較して、回路の出力を上記第１のレベルから上記第２のレベルに変化させる信号の伝播遅延が小さくても良い。
この場合、上記第１の観点の発明は、回路の動作を休止させる所定の動作モードにおいて、上記第２の回路に含まれる第１の論理ゲートの第２導電型トランジスタ、および／または、上記第２の回路に含まれる第２の論理ゲートの第１導電型トランジスタがオフ状態となるように、当該第１の論理ゲートおよび／または当該第２の論理ゲートの入力信号を制御する制御回路を有しても良い。
また、上記第２の回路は、その信号伝播経路上に、少なくとも１つの上記第３の論理ゲート、および／または、少なくとも１つの上記第４の論理ゲートを更に含んでも良い。
【００１５】
本発明の第２の観点の半導体集積回路は、複数の論理ゲートを有しており、各々の論理ゲートは、１つまたは複数のｐ型トランジスタと、１つまたは複数のｎ型トランジスタとを有する。また、上記複数の論理ゲートは、含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、含まれる複数のｐ型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第３の論理ゲートとを有する。ただし、上記第２のしきい値特性を持つｎ型トランジスタは、上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高い。
【００１６】
本発明の第３の観点の半導体集積回路は、複数の論理ゲートを有しており、各々の論理ゲートは、１つまたは複数のｐ型トランジスタと、１つまたは複数のｎ型トランジスタとを有する。また、上記複数の論理ゲートは、含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートとを有する。ただし、上記第３のしきい値特性を持つｐ型トランジスタは、上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い。
【００１７】
本発明の第４の観点の半導体集積回路は、複数の論理ゲートを有しており、各々の論理ゲートは、１つまたは複数のｐ型トランジスタと、１つまたは複数のｎ型トランジスタとを有する。また、上記複数の論理ゲートは、含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第１の論理ゲートと、含まれる複数のｐ型トランジスタが全て上記第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第３の論理ゲートと、含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第２のしきい値特性を持つ第４の論理ゲートとを有する。ただし、上記第２のしきい値特性を持つｎ型トランジスタは上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高く、上記第３のしきい値特性を持つｐ型トランジスタは上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い。
【００１８】
本発明の第５の観点の半導体集積回路は、複数の論理ゲートを有しており、各々の論理ゲートは、１つまたは複数のｐ型トランジスタと、１つまたは複数のｎ型トランジスタとを有する。また、上記複数の論理ゲートは、含まれる複数のｐ型トランジスタが全て第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第４のしきい値特性を持つ第２の論理ゲートと、含まれる複数のｐ型トランジスタが全て第１のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て上記第４のしきい値特性を持つ第３の論理ゲートと、含まれる複数のｐ型トランジスタが全て上記第３のしきい値特性を持ち、含まれる複数のｎ型トランジスタが全て第２のしきい値特性を持つ第４の論理ゲートとを有する。ただし、上記第２のしきい値特性を持つｎ型トランジスタは上記第４のしきい値特性を持つｎ型トランジスタよりしきい値が高く、上記第３のしきい値特性を持つｐ型トランジスタは上記第１のしきい値特性を持つｐ型トランジスタよりしきい値が高い。
【発明の効果】
【００１９】
本発明によれば、論理ゲート内に含まれる同一導電型の複数のトランジスタが共通のしきい値特性を有するため、これらのトランジスタを同一活性領域に近接して形成可能であり、論理ゲートの面積を抑えることができる。
また、２種類の導電型のトランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲートを有することにより、回路を伝播する２相の信号のうちの何れか一方の信号経路に所望のしきい値特性を持ったトランジスタを挿入することが可能である。これにより、回路の動作スピードを保ちつつ、リーク電流を効果的に削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【００２１】
本実施形態に係る半導体集積回路は、複数の論理ゲートを有する。各論理ゲートは、それぞれ、１つまたは複数のｐ型ＭＯＳトランジスタと、１つまたは複数のｎ型ＭＯＳ型トランジスタを有している。
【００２２】
また、本実施形態に係る半導体集積回路は、例えば図１に示すように、交互に平行に形成された複数の電源配線を有する。図１の例では、電源電圧ＶＤＤの配線と基準電位ＶＳＳの配線が交互に配置されている。各論理ゲートは、隣接する２つの電源配線（ＶＤＤ，ＶＳＳ）の間に挟まれて形成されており、電源配線が延びる方向に沿って複数の論理ゲートが並んで配置されている。
【００２３】
論理ゲートは、内部に含まれるトランジスタのしきい値特性に応じて、４種類（Ｇ１〜Ｇ４）に分類される。
【００２４】
論理ゲートＧ１は、内蔵する全てのｐ型ＭＯＳトランジスタが低しきい値のトランジスタであり、内蔵する全てのｎ型ＭＯＳトランジスタが高しきい値のトランジスタである。
論理ゲートＧ２は、内蔵する全てのｐ型ＭＯＳトランジスタが高しきい値のトランジスタであり、内蔵する全てのｎ型ＭＯＳトランジスタが低しきい値のトランジスタである。
論理ゲートＧ３は、内蔵する全てのｐ型ＭＯＳトランジスタが低しきい値のトランジスタであり、内蔵する全てのｎ型ＭＯＳトランジスタが低しきい値のトランジスタである。
論理ゲートＧ４は、内蔵する全てのｐ型ＭＯＳトランジスタが高しきい値のトランジスタであり、内蔵する全てのｎ型ＭＯＳトランジスタが高しきい値のトランジスタである。
【００２５】
なお、ここで言うしきい値の「高」「低」は、同一導電型のトランジスタ間で比較した場合におけるしきい値の相対的な関係を意味する。
【００２６】
また、高しきい値のトランジスタは、低しきい値のトランジスタに比べてリーク電流が小さい。そのため、低しきい値のトランジスタは高リーク電流のトランジスタ、高しきい値のトランジスタは低リーク電流のトランジスタと言い換えることも可能である。
この場合も、リーク電流の「高」「低」は、同一導電型のトランジスタ間で比較した場合におけるリーク電流の相対的な関係を意味する。
【００２７】
次に、論理ゲートの具体例として、インバータ回路、２入力ＮＡＮＤ回路、２入力ＮＯＲ回路の３種類を例に挙げて説明する。
【００２８】
図２は、インバータ回路の構成例を示す図である。
図２（Ａ）は、論理ゲートＧ１のインバータ回路ＩＮＶ１を示す。
図２（Ｂ）は、論理ゲートＧ２のインバータ回路ＩＮＶ２を示す。
図２（Ｃ）は、論理ゲートＧ３のインバータ回路ＩＮＶ３を示す。
図２（Ｄ）は、論理ゲートＧ４のインバータ回路ＩＮＶ４を示す。
図２（Ｅ）は、トランジスタ記号の意味を示す。
【００２９】
図２（Ａ）に示すインバータ回路ＩＮＶ１は、低しきい値のｐ型ＭＯＳトランジスタＱｐ１１と、高しきい値のｎ型ＭＯＳトランジスタＱｎ２１とを有する。
トランジスタＱｐ１１は、電源電圧ＶＤＤと出力端子Ｏとの間に接続され、トランジスタＱｎ２１は、出力端子Ｏと基準電位ＶＳＳとの間に接続される。トランジスタＱｐ１１およびＱｎ２１のゲートは、入力端子Ｉに共通に接続される。
【００３０】
図２（Ｂ）に示すインバータ回路ＩＮＶ２は、上述したインバータ回路ＩＮＶ１における低しきい値のトランジスタＱｐ１１を高しきい値のトランジスタＱｐ２１に置換し、高しきい値のトランジスタＱｎ２１を低しきい値のトランジスタＱｎ１１に置換したものである。
【００３１】
図２（Ｃ）に示すインバータ回路ＩＮＶ３は、上述したインバータ回路ＩＮＶ１における高しきい値のトランジスタＱｎ２１を低しきい値のトランジスタＱｎ１１に置換したものである。
【００３２】
図２（Ｄ）に示すインバータ回路ＩＮＶ４は、上述したインバータ回路ＩＮＶ１にける低しきい値のトランジスタＱｐ１１を高しきい値のトランジスタＱｐ２１に置換したものである。
【００３３】
図３は、ＮＡＮＤ回路の構成例を示す図である。
図３（Ａ）は、論理ゲートＧ１のＮＡＮＤ回路ＮＡＮＤ１を示す。
図３（Ｂ）は、論理ゲートＧ２のＮＡＮＤ回路ＮＡＮＤ２を示す。
図３（Ｃ）は、論理ゲートＧ３のＮＡＮＤ回路ＮＡＮＤ３を示す。
図３（Ｄ）は、論理ゲートＧ４のＮＡＮＤ回路ＮＡＮＤ４を示す。
【００３４】
図３（Ａ）に示すＮＡＮＤ回路ＮＡＮＤ１は、低しきい値のｐ型ＭＯＳトランジスタＱｐ１２およびＱｐ１３と、高しきい値のｎ型ＭＯＳトランジスタＱｎ２２およびＱｎ２３とを有する。
トランジスタＱｐ１２およびＱｐ１３は、電源電圧ＶＤＤと出力端子Ｏとの間に並列に接続され、トランジスタＱｎ２２およびＱｎ２３は、出力端子Ｏと基準電位ＶＳＳとの間に直列に接続される。トランジスタＱｐ１２およびＱｎ２２のゲートは入力端子Ｉ１に共通に接続され、トランジスタＱｐ１３およびＱｎ２３のゲートは入力端子Ｉ２に共通に接続される。
【００３５】
図３（Ｂ）に示すＮＡＮＤ回路ＮＡＮＤ２は、上述したＮＡＮＤ回路ＮＡＮＤ１における低しきい値のトランジスタＱｐ１２およびＱｐ１３を高しきい値のトランジスタＱｐ２２およびＱｐ２３に置換し、高しきい値のトランジスタＱｎ２２およびＱｎ２３を低しきい値のトランジスタＱｎ１２およびＱｎ１３に置換したものである。
【００３６】
図３（Ｃ）に示すＮＡＮＤ回路ＮＡＮＤ３は、上述したＮＡＮＤ回路ＮＡＮＤ１における高しきい値のトランジスタＱｎ２２およびＱｎ２３を低しきい値のトランジスタＱｎ１２およびＱｎ１３に置換したものである。
【００３７】
図３（Ｄ）に示すＮＡＮＤ回路ＮＡＮＤ４は、上述したＮＡＮＤ回路ＮＡＮＤ１における低しきい値のトランジスタＱｐ１２およびＱｐ１３を高しきい値のトランジスタＱｐ２２およびＱｐ２３に置換したものである。
【００３８】
図４は、ＮＯＲ回路の構成例を示す図である。
図４（Ａ）は、論理ゲートＧ１のＮＯＲ回路ＮＯＲ１を示す。
図４（Ｂ）は、論理ゲートＧ２のＮＯＲ回路ＮＯＲ２を示す。
図４（Ｃ）は、論理ゲートＧ３のＮＯＲ回路ＮＯＲ３を示す。
図４（Ｄ）は、論理ゲートＧ４のＮＯＲ回路ＮＯＲ４を示す。
【００３９】
図４（Ａ）に示すＮＯＲ回路ＮＯＲ１は、低しきい値のｐ型ＭＯＳトランジスタＱｐ１４およびＱｐ１５と、高しきい値のｎ型ＭＯＳトランジスタＱｎ２４およびＱｎ２５とを有する。
トランジスタＱｐ１４およびＱｐ１５は、電源電圧ＶＤＤと出力端子Ｏとの間に直列に接続され、トランジスタＱｎ２４およびＱｎ２５は、出力端子Ｏと基準電位ＶＳＳとの間に並列に接続される。トランジスタＱｐ１４およびＱｎ２４のゲートは入力端子Ｉ１に共通に接続され、トランジスタＱｐ１５およびＱｎ２５のゲートは入力端子Ｉ２に共通に接続される。
【００４０】
図４（Ｂ）に示すＮＯＲ回路ＮＯＲ２は、上述したＮＯＲ回路ＮＯＲ１における低しきい値のトランジスタＱｐ１４およびＱｐ１５を高しきい値のトランジスタＱｐ２４およびＱｐ２５に置換し、高しきい値のトランジスタＱｎ２４およびＱｎ２５を低しきい値のトランジスタＱｎ１４およびＱｎ１５に置換したものである。
【００４１】
図４（Ｃ）に示すＮＯＲ回路ＮＯＲ３は、上述したＮＯＲ回路ＮＯＲ１における高しきい値のトランジスタＱｎ２４およびＱｎ２５を低しきい値のトランジスタＱｎ１４およびＱｎ１５に置換したものである。
【００４２】
図４（Ｄ）に示すＮＯＲ回路ＮＯＲ４は、上述したＮＯＲ回路ＮＯＲ１における低しきい値のトランジスタＱｐ１４およびＱｐ１５を高しきい値のトランジスタＱｐ２４およびＱｐ２５に置換したものである。
【００４３】
次に、上述した論理ゲートの具体的なレイアウト構造について、図５〜図１６を参照して説明する。なお、これらの図では、活性領域の間を絶縁する素子分離領域や層間絶縁膜についての図示を省略している。
【００４４】
図５は、インバータ回路ＩＮＶ１の構造の一例を示す平面図である。
図５の例において、インバータ回路ＩＮＶ１は、平行に延びる２本の電源線４０１および４０２に挟まれた半導体基板上の矩形の領域に形成される。電源線４０１は電源電圧ＶＤＤを供給する配線であり、電源線４０２は基準電位ＶＳＳを供給する配線である。
【００４５】
この矩形の領域は、ｎ型ウェル１０１とｐ型ウェル１０２を有する。ｎ型ウェル１０１は電源線４０１側に、ｐ型ウェル１０２は電源線４０２側に形成される。
ｎ型ウェル１０１内には、ｐ型ＭＯＳトランジスタＱｐ１１の活性領域２０１が形成され、ｐ型ウェル１０２内には、ｎ型ＭＯＳトランジスタＱｎ２１の活性領域２０２が形成される。
【００４６】
なお、活性領域２０２を含む点線で囲った領域６０２には、通常の不純物注入に加えて、トランジスタＱｎ２１のしきい値を高めるための特別な不純物注入が行われる。
【００４７】
活性領域２０１および２０２の上には、図示しないゲート酸化膜を介して、電源線４０１および４０２と垂直な方向に延びるゲート電極３０１が形成される。ゲート電極３０１は、活性領域２０１に形成されるトランジスタＱｐ１１と、活性領域２０２に形成されるトランジスタＱｎ２１とによって共有される。
ゲート電極３０１は、コンタクト５０５を介して上層の配線４０４に接続される。配線４０４は、インバータ回路ＩＮＶ１の入力端子Ｉに対応する。
【００４８】
活性領域２０１に形成されるトランジスタＱｐ１１のソースは、コンタクト５０１を介して上層の電源線４０１に接続される。また、活性領域２０１に形成されるトランジスタＱｐ１１のドレインは、コンタクト５０２を介して上層の配線４０３に接続される。配線４０３は、インバータ回路ＩＮＶ１の出力端子Ｏに対応する。
【００４９】
活性領域２０２に形成されるトランジスタＱｐ２１のソースは、コンタクト５０４を介して上層の電源線４０２に接続される。また、活性領域２０２に形成されるトランジスタＱｐ２１のドレインは、コンタクト５０３を介して上層の配線４０３に接続される。
【００５０】
なお、電源電圧ＶＤＤや基準電位ＶＳＳを供給する配線（４０１，４０２）は、基板側に一番近い第１金属層に形成しても良いし、第２金属層以上の上層に形成しても良い。
【００５１】
図６は、インバータ回路ＩＮＶ２の構造の一例を示す平面図である。
図６に示すインバータ回路ＩＮＶ２は、図５に示すインバータ回路ＩＮＶ１と同様の構造を有する。ただし、図６に示すインバータ回路ＩＮＶ２では、活性領域２０２に対してしきい値を高めるための不純物注入が行われておらず、代わりに、活性領域２０１に対して高しきい値化のための不純物注入が行われている。すなわち、活性領域２０１を含む点線で囲った領域６０１に対して、トランジスタＱｐ２１のしきい値を高めるための不純物注入が行われる。
【００５２】
図７は、インバータ回路ＩＮＶ３の構造の一例を示す平面図である。
図７に示すインバータ回路ＩＮＶ３は、図５に示すインバータ回路ＩＮＶ１と同様の構造を有する。図７に示すインバータ回路ＩＮＶ３は、活性領域２０２に対する高しきい値化のための不純物注入が行われない点で、インバータ回路ＩＮＶ１と異なる。
【００５３】
図８は、インバータ回路ＩＮＶ４の構造の一例を示す平面図である。
図８に示すインバータ回路ＩＮＶ４は、図５に示すインバータ回路ＩＮＶ１と同様の構造を有する。図８に示すインバータ回路ＩＮＶ４は、活性領域２０１を含む点線で囲った領域６０１に高しきい値化のための不純物注入が行われる点で、インバータ回路ＩＮＶ１と異なる。
【００５４】
図９は、ＮＡＮＤ回路ＮＡＮＤ１の構造の一例を示す平面図である。
図９の例において、ＮＡＮＤ回路ＮＡＮＤ１は、平行に延びる２本の電源線４０５および４０６に挟まれた半導体基板上の矩形の領域に形成される。電源線４０５は電源電圧ＶＤＤを供給する配線であり、電源線４０６は基準電位ＶＳＳを供給する配線である。
【００５５】
この矩形の領域は、ｎ型ウェル１０３とｐ型ウェル１０４を有する。ｎ型ウェル１０３は電源線４０５側に、ｐ型ウェル１０４は電源線４０６側に形成される。
ｎ型ウェル１０３内には、ｐ型ＭＯＳトランジスタＱｐ１２およびＱｐ１３の活性領域２０３が形成され、ｐ型ウェル１０４内には、ｎ型ＭＯＳトランジスタＱｎ２２およびＱｎ２３の活性領域２０４が形成される。
【００５６】
なお、活性領域２０４を含む点線で囲った領域６０４には、トランジスタＱｎ２２およびＱｎ２３のしきい値を高めるための不純物注入が行われる。
【００５７】
活性領域２０３および２０４の上には、図示しないゲート酸化膜を介して、電源線４０５および４０６と垂直な方向に延びるゲート電極３０２および３０３が形成される。
ゲート電極３０２は、活性領域２０３に形成されるトランジスタＱｐ１２と、活性領域２０４に形成されるトランジスタＱｎ２２とによって共有される。
ゲート電極３０３は、活性領域２０３に形成されるトランジスタＱｐ１３と、活性領域２０４に形成されるトランジスタＱｎ２３とによって共有される。
【００５８】
ゲート電極３０２は、コンタクト５１１を介して上層の配線４０８に接続される。配線４０８は、ＮＡＮＤ回路ＮＡＮＤ１の入力端子Ｉ１に対応する。
ゲート電極３０３は、コンタクト５１２を介して上層の配線４０９に接続される。配線４０９は、ＮＡＮＤ回路ＮＡＮＤ１の入力端子Ｉ２に対応する。
【００５９】
活性領域２０３に形成されるトランジスタＱｐ１２のソースは、コンタクト５０６を介して上層の電源線４０５に接続される。
活性領域２０３に形成されるトランジスタＱｐ１３のソースは、コンタクト５０７を介して上層の電源線４０５に接続される。
トランジスタＱｐ１２およびＱｐ１３のドレインは、活性領域２０３の共通の領域に形成される。両者のドレインは、コンタクト５０８を介して上層の配線４０７に接続される。配線４０７は、ＮＡＮＤ回路ＮＡＮＤ１の出力端子Ｏに対応する。
【００６０】
活性領域２０４に形成されるトランジスタＱｎ２２のソースは、コンタクト５１０を介して上層の電源線４０６に接続される。
活性領域２０４に形成されるトランジスタＱｎ２３のドレインは、コンタクト５０９を介して上層の配線４０７に接続される。
トランジスタＱｎ２２のドレインとトランジスタＱｎ２３のソースは、活性領域２０４の共通の領域に形成される。
【００６１】
図１０は、ＮＡＮＤ回路ＮＡＮＤ２の構造の一例を示す平面図である。
図１０に示すＮＡＮＤ回路ＮＡＮＤ２は、図９に示すＮＡＮＤ回路ＮＡＮＤ１と同様の構造を有する。ただし、図１０に示すＮＡＮＤ回路ＮＡＮＤ２では、活性領域２０４に対して高しきい値化のための不純物注入が行われておらず、代わりに、活性領域２０３に対して高しきい値化のための不純物注入が行われている。すなわち、活性領域２０３を含む点線で囲った領域６０３に対して、トランジスタＱｐ２２およびＱｐ２３のしきい値を高めるための不純物注入が行われる。
【００６２】
図１１は、ＮＡＮＤ回路ＮＡＮＤ３の構造の一例を示す平面図である。
図１１に示すＮＡＮＤ回路ＮＡＮＤ３は、図９に示すＮＡＮＤ回路ＮＡＮＤ１と同様の構造を有する。図１１に示すＮＡＮＤ回路ＮＡＮＤ３は、活性領域２０４に対する高しきい値化のための不純物注入が行われない点で、ＮＡＮＤ回路ＮＡＮＤ１と異なる。
【００６３】
図１２は、ＮＡＮＤ回路ＮＡＮＤ４の構造の一例を示す平面図である。
図１２に示すＮＡＮＤ回路ＮＡＮＤ４は、図９に示すＮＡＮＤ回路ＮＡＮＤ１と同様の構造を有する。図１２に示すＮＡＮＤ回路ＮＡＮＤ４は、活性領域２０３を含む点線で囲った領域６０３に高しきい値化のための不純物注入が行われる点で、ＮＡＮＤ回路ＮＡＮＤ１と異なる。
【００６４】
図１３は、ＮＯＲ回路ＮＯＲ１の構造の一例を示す平面図である。
図１３の例において、ＮＯＲ回路ＮＯＲ１は、平行に延びる２本の電源線４１０および４１１に挟まれた半導体基板上の矩形の領域に形成される。電源線４１０は電源電圧ＶＤＤを供給する配線であり、電源線４１１は基準電位ＶＳＳを供給する配線である。
【００６５】
この矩形の領域は、ｎ型ウェル１０５とｐ型ウェル１０６を有する。ｎ型ウェル１０５は電源線４１０側に、ｐ型ウェル１０６は電源線４１１側に形成される。
ｎ型ウェル１０５内には、ｐ型ＭＯＳトランジスタＱｐ１４およびＱｐ１５の活性領域２０５が形成され、ｐ型ウェル１０６内には、ｎ型ＭＯＳトランジスタＱｎ２４およびＱｎ２５の活性領域２０６が形成される。
【００６６】
なお、活性領域２０６を含む点線で囲った領域６０６には、トランジスタＱｎ２４およびＱｎ２５のしきい値を高めるための不純物注入が行われる。
【００６７】
活性領域２０５および２０６の上には、図示しないゲート酸化膜を介して、電源線４１０および４１１と垂直な方向に延びるゲート電極３０４および３０５が形成される。
ゲート電極３０４は、活性領域２０５に形成されるトランジスタＱｐ１４と、活性領域２０６に形成されるトランジスタＱｎ２４とによって共有される。
ゲート電極３０５は、活性領域２０５に形成されるトランジスタＱｐ１５と、活性領域２０６に形成されるトランジスタＱｎ２５とによって共有される。
【００６８】
ゲート電極３０４は、コンタクト５１８を介して上層の配線４１３に接続される。配線４１３は、ＮＯＲ回路ＮＯＲ１の入力端子Ｉ１に対応する。
ゲート電極３０５は、コンタクト５１９を介して上層の配線４１４に接続される。配線４１４は、ＮＯＲ回路ＮＯＲ１の入力端子Ｉ２に対応する。
【００６９】
活性領域２０５に形成されるトランジスタＱｐ１４のソースは、コンタクト５１３を介して上層の電源線４１０に接続される。
活性領域２０５に形成されるトランジスタＱｐ１５のドレインは、コンタクト５１４を介して上層の配線４１２に接続される。配線４１２は、ＮＯＲ回路ＮＯＲ１の出力端子Ｏに対応する。
トランジスタＱｐ１４のドレインとトランジスタＱｐ１５のソースは、活性領域２０５の共通の領域に形成される。
【００７０】
活性領域２０６に形成されるトランジスタＱｎ２４のソースは、コンタクト５１６を介して上層の電源線４１１に接続される。
活性領域２０６に形成されるトランジスタＱｎ２５のソースは、コンタクト５１７を介して上層の電源線４１１に接続される。
トランジスタＱｎ２４およびＱｎ２５のドレインは、活性領域２０６の共通の領域に形成される。両者のドレインは、コンタクト５１５を介して出力端子Ｏの配線４１２に接続される。
【００７１】
図１４は、ＮＯＲ回路ＮＯＲ２の構造の一例を示す平面図である。
図１４に示すＮＯＲ回路ＮＯＲ２は、図１３に示すＮＯＲ回路ＮＯＲ１と同様の構造を有する。ただし、図１４に示すＮＯＲ回路ＮＯＲ２では、活性領域２０６に対する高しきい値化のための不純物注入が行われておらず、代わりに、活性領域２０５に対して高しきい値化のための不純物注入が行われている。すなわち、活性領域２０５を含む点線で囲った領域６０５に対して、トランジスタＱｐ２４およびＱｐ２５のしきい値を高めるための不純物注入が行われる。
【００７２】
図１５は、ＮＯＲ回路ＮＯＲ３の構造の一例を示す平面図である。
図１５に示すＮＯＲ回路ＮＯＲ３は、図１３に示すＮＯＲ回路ＮＯＲ１と同様の構造を有する。図１５に示すＮＯＲ回路ＮＯＲ３は、活性領域２０６に対する高しきい値化のための不純物注入が行われない点で、ＮＯＲ回路ＮＯＲ１と異なる。
【００７３】
図１６は、ＮＯＲ回路ＮＯＲ４の構造の一例を示す平面図である。
図１６に示すＮＯＲ回路ＮＯＲ４は、図１３に示すＮＯＲ回路ＮＯＲ１と同様の構造を有する。図１６に示すＮＯＲ回路ＮＯＲ４は、活性領域２０５を含む点線で囲った領域６０５にしきい値を高めるための不純物注入が行われる点で、ＮＯＲ回路ＮＯＲ１と異なる。
【００７４】
上述のように、本実施形態に係る半導体集積回路の論理ゲートでは、内蔵する同一導電型のトランジスタの全てが共通のしきい値特性を有する。そのため、同一導電型のトランジスタを共通の活性領域に近接して形成することが可能である。
これに対し、内蔵する複数の同一導電型のトランジスタにしきい値特性の異なるものが混在している場合、デザインルールの制約から、これらのトランジスタを引き離して配置する必要がある。図１７および図１８は、その例を示す図である。
【００７５】
図１７に示すＮＡＮＤ回路では、ゲート電極３０２を共有する２つのトランジスタを低しきい値のトランジスタＱｐ１２およびＱｎ１２とし、ゲート電極３０３を共有する２つのトランジスタを高しきい値のトランジスタＱｐ２３およびＱｎ２３としている。
この場合、図１７に示すように、活性領域２０３の一部と活性領域２０４の一部を含んだ点線で囲む領域６０７に、トランジスタＱｐ２３およびＱｎ２３のしきい値を高めるための不純物注入が行われる。
【００７６】
図１８に示すＮＡＮＤ回路では、ゲート電極３０３と活性領域２０４とによって形成されるトランジスタＱｎ２３のみを高しきい値のトランジスタＱｎ２３としている。
この場合、図１８に示すように、活性領域２０４の一部を含んだ点線で囲む領域６０８に、トランジスタＱｎ２３のしきい値を高めるための不純物注入が行われる。
【００７７】
高しきい値トランジスタと低しきい値トランジスタとの間隔Ｌは、デザインルールにおいて定められた最小値より狭めることができない。この間隔Ｌは、図１７および図１８に示すように、同一しきい値の場合と比べて広くする必要があり、例えば２倍近くにもなる。
従って、本実施形態に係る半導体集積回路によれば、論理ゲートに内蔵する同一導電型のトランジスタの全てに共通のしきい値特性を持ったトランジスタを用いることにより、論理ゲートの面積を削減し、回路の集積度を向上させることができる。
【００７８】
また、本実施形態に係る半導体集積回路によれば、２種類の導電型のトランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲートＧ１およびＧ２を有するため、例えば次に述べる論理回路（図１９）やクロック伝送回路（図２０，図２１）のように、回路を伝播する２相の信号のうちの何れか一方の信号経路に高しきい値特性を持ったトランジスタを選択的に挿入することが可能である。
【００７９】
図１９は、２つのフリップフロップの間に複数段の論理ゲートが挿入された論理回路の一例を示す図である。
【００８０】
図１９（Ａ）に示す論理回路では、２つのフリップフロップＦＦ１およびＦＦ２の間に６段の論理ゲートＧ３が挿入されている。
すなわち、フリップフロップＦＦ１の出力から、インバータ回路１，ＮＯＲ回路２，ＮＡＮＤ回路３，ＮＯＲ回路４，ＮＡＮＤ回路５，インバータ回路６の順に論理ゲートＧ３が縦続接続されている。インバータ回路１，６はインバータ回路ＩＮＶ３に相当し、ＮＡＮＤ回路３，５はＮＡＮＤ回路ＮＡＮＤ３に相当し、ＮＯＲ回路２，４はＮＯＲ回路ＮＯＲ３に相当する。
【００８１】
論理ゲートＧ３は、内蔵するｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタに全て低しきい値のトランジスタを用いているため、立ち上がり動作と立ち下がり動作が共に高速である。
論理ゲートＧ３は、立ち上がり動作と立ち下がり動作ついて、それぞれ次の遅延値を持つものとする。
【００８２】
＜論理ゲートＧ３＞
インバータ回路ＩＮＶ３…立ち上がり  ０．５ｎｓ、立ち下がり  ０．３ｎｓ；
ＮＡＮＤ回路ＮＡＮＤ３…立ち上がり  ０．８ｎｓ、立ち下がり  ０．４ｎｓ；
ＮＯＲ回路ＮＯＲ３…立ち上がり  ０．６ｎｓ、立ち下がり  ０．５ｎｓ；
【００８３】
この場合、フリップフロップＦＦ１の出力において立ち上がる信号がフリップフロップＦＦ２の入力に伝播するまでに合計２．８ｎｓの遅延時間を生じる。また、フリップフロップＦＦ１の出力において立ち下がる信号がフリップフロップＦＦ２の入力に伝播するまでに合計３．４ｎｓの遅延時間を生じる。
すなわち、フリップフロップＦＦ１の立ち上がり信号の遅延時間は、立ち下り信号の遅延時間に比べて０．６ｎｓの余裕を持っている。そのため、この立ち上がり信号の伝播遅延が０．６ｎｓ遅くなるように６段の論理ゲートＧ３の幾つかを論理ゲートＧ１、Ｇ２に置き換えても、この論理回路の全体的な動作速度には影響を与えない。
【００８４】
そこで、図１９（Ｂ）に示す論理回路では、２つのフリップフロップＦＦ１およびＦＦ２の間に、‘Ｇ１，Ｇ２，Ｇ１，Ｇ２，Ｇ１，Ｇ２’の順で論理ゲートＧ１，Ｇ２を交互に挿入している。
すなわち、フリップフロップＦＦ１の出力から、インバータ回路７，ＮＯＲ回路８，ＮＡＮＤ回路９，ＮＯＲ回路１０，ＮＡＮＤ回路１１，インバータ回路１２の順に論理ゲートＧ１，Ｇ２が縦続接続されている。インバータ回路７はインバータ回路ＩＮＶ１に相当し、インバータ回路１２はインバータ回路ＩＮＶ２に相当し、ＮＡＮＤ回路９，１１はＮＡＮＤ回路ＮＡＮＤ１に相当し、ＮＯＲ回路８，１０はＮＯＲ回路ＮＯＲ２に相当する。
【００８５】
論理ゲートＧ１は、内蔵するｎ型ＭＯＳトランジスタに高しきい値のトランジスタを用いているため、論理ゲートＧ３に比べて立ち下り動作が低速である。
他方、論理ゲートＧ２は、内蔵するｐ型ＭＯＳトランジスタの高しきい値のトランジスタを用いているため、論理ゲートＧ３に比べて立ち上がり動作が低速である。
論理ゲートＧ１およびＧ２は、立ち上がり動作と立ち下がり動作について、それぞれ次の遅延値を持つものとする。
【００８６】
＜論理ゲートＧ１＞
インバータ回路ＩＮＶ１…立ち上がり  ０．５ｎｓ、立ち下がり  ０．４ｎｓ；
ＮＡＮＤ回路ＮＡＮＤ１…立ち上がり  ０．８ｎｓ、立ち下がり  ０．５ｎｓ；
ＮＯＲ回路ＮＯＲ１…立ち上がり  ０．６ｎｓ、立ち下がり  ０．６ｎｓ；
＜論理ゲートＧ２＞
インバータ回路ＩＮＶ２…立ち上がり  ０．６ｎｓ、立ち下がり  ０．３ｎｓ；
ＮＡＮＤ回路ＮＡＮＤ２…立ち上がり  ０．９ｎｓ、立ち下がり  ０．４ｎｓ；
ＮＯＲ回路ＮＯＲ２…立ち上がり  ０．７ｎｓ、立ち下がり  ０．５ｎｓ；
【００８７】
この場合、フリップフロップＦＦ１の出力において立ち上がる信号がフリップフロップＦＦ２の入力に伝播するまでに合計３．４ｎｓの遅延時間を生じる。また、フリップフロップＦＦ１の出力において立ち下がる信号がフリップフロップＦＦ２の入力に伝播するまでに合計３．４ｎｓの遅延時間を生じる。
このように、図１９（Ｂ）に示す論理回路は、立ち上がり信号と立ち下り信号を何れも３．４ｎｓの遅延時間で伝播するため、図１９（Ａ）に示す論理回路と同等のスピードで動作可能である。しかも、図１９（Ｂ）に示す論理回路は、図１９（Ａ）に示す論理回路における論理ゲートＧ３の代わりに論理ゲートＧ１またはＧ２を用いているため、図１９（Ａ）に示す論理回路と比べて全体のリーク電流を削減できる。
【００８８】
図１９（Ｂ）に示す論理回路は、その任意の論理ゲートＧ１を論理ゲートＧ２に置き換えた回路、および、その任意の論理ゲートＧ２を論理ゲートＧ１に置き換えた回路に比べて、論理回路の出力において立ち上がる信号の伝播遅延と立ち下がる信号の伝播遅延との差が小さくなっている。
言い換えると、図１９（Ｂ）に示す論理回路では、図１９（Ａ）に示す論理回路における６段の論理ゲートＧ３をそれぞれ論理ゲートＧ１またはＧ２に置換する際に、上述した立ち上がり信号と立ち下り信号の伝播遅延差が最も小さくなるように、両者のうちの一方が選択されている。
そのため、図１９（Ｂ）に示す論理回路では、回路の全体的な動作速度を犠牲にすることなく、図１９（Ａ）に示す論理回路に比べてリーク電流を削減することができる。
【００８９】
なお、図１９（Ｂ）に示す論理回路は、回路の動作を休止させるスタンバイモードにおいて、各論理ゲート（７〜１２）の高しきい値トランジスタをオフ状態に設定するための制御を行う制御回路Ｕ１を有している。
【００９０】
制御回路Ｕ１は、スタンバイモードにおいて、フリップフロップＦＦ１にリセット信号を供給する。フリップフロップＦＦ１は、制御回路Ｕ１からリセット信号を供給されると、その出力をローレベルに固定する。フリップフロップＦＦ１の出力がローレベルになると、インバータ回路７の出力はハイレベル、ＮＯＲ回路８の出力はローレベル、ＮＡＮＤ回路９の出力はハイレベル、ＮＯＲ回路１０の出力はローレベル、ＮＡＮＤ回路１１の出力はハイレベル、インバータ回路１２の出力はローレベルになる。
これにより、インバータ回路７、ＮＡＮＤ回路９、ＮＡＮＤ回路１１ではｎ型の高しきい値トランジスタがオフ状態となり、ＮＯＲ回路８、ＮＯＲ回路１０、インバータ回路１２ではｐチャンネ型の高しきい値トランジスタがオフ状態になる。
【００９１】
すなわち、図１９（Ｂ）に示す論理回路によれば、スタンバイモードになると、論理ゲートＧ１のｎ型ＭＯＳトランジスタがオフ状態となり、論理ゲートＧ２のｐ型ＭＯＳトランジスタがオフ状態となるように制御回路Ｕ１がリセット信号を生成するため、スタンバイモードにおけるリーク電流を大幅に削減することができる。
【００９２】
なお、図１９（Ｂ）では、フリップフロップＦＦ１の立ち上がり信号が立ち下り信号に比べて比較的高速に伝播する場合の例を示しているが、この逆に、フリップフロップＦＦ１の立ち下がり信号が立ち上がり信号に比べて比較的高速に伝播する場合もあり得る。この場合は、論理ゲート（７〜１２）の内部において、立ち下がり信号の伝播に寄与するトランジスタに高しきい値トランジスタがそれぞれ用いられる。この場合、制御回路Ｕ１は、スタンバイモードにおいてフリップフロップＦＦ１の出力がハイレベルになるようにフリップフロップＦＦ１を制御すれば良い。
【００９３】
次に、上述した論理ゲートをクロック伝送回路に用いる例について説明する。
図２０は、インバータ回路ＩＮＶ１およびＩＮＶ２を縦続に接続して構成されるクロック伝送回路の例を示す図である。
【００９４】
図２０に示すクロック伝送回路は、インバータ回路１３，…，２４を有する。
インバータ回路１４，１６，１８，２０，２２，２４は、上述したインバータ回路ＩＮＶ１に相当する。
インバータ回路１３，１５，１７，１９，２１，２３は、上述したインバータ回路ＩＮＶ２に相当する。
【００９５】
インバータ回路１３，１４，１５，１６は、この順序で縦続に接続されている。インバータ回路１３の入力には、クロック信号ＣＬＫが供給される。
インバータ回路１６の出力は、２つに分岐している。一方の分岐先は、インバータ回路１７に接続され、他方の分岐先にはインバータ回路２１に接続される。
インバータ回路１７，１８，１９，２０は、この順序で縦続に接続されている。インバータ回路２０の出力は、フリップフロップＦＦ３およびＦＦ４のクロック入力端子に接続される。
インバータ回路２１，２２，２３，２４は、この順序で縦続に接続されている。インバータ回路２４の出力は、フリップフロップＦＦ５およびＦＦ６のクロック入力端子に接続される。
【００９６】
フリップフロップＦＦ３〜ＦＦ６は、クロック入力端子に入力されるクロック信号の立ち上がりに同期して、入力信号をラッチする。
フリップフロップＦＦ３，ＦＦ４は、入力信号ＩＮ１，ＩＮ０をクロック信号に同期してラッチし、論理回路２５に入力する。
フリップフロップＦＦ５，ＦＦ６は、論理回路２５から出力される信号をクロック信号に同期してラッチし、出力信号ＯＵＴ１，ＯＵＴ２として出力する。
【００９７】
図２０に示すクロック伝送回路によると、インバータ回路１３に入力されるクロック信号ＣＬＫの立ち上がり信号は、インバータ回路１３，１５，１７，１９，２１，２３において低しきい値のトランジスタＱｎ１１をオフからオンに駆動し、インバータ回路１４，１６，１８，２０，２２，２４において低しきい値のトランジスタＱｐ１１をオフからオンに駆動する。これに対し、クロック信号ＣＬＫの立ち下がり信号は、インバータ回路１３，１５，１７，１９，２１，２３において高しきい値のトランジスタＱｐ２１をオフからオンに駆動し、インバータ回路１４，１６，１８，２０，２２，２４において高しきい値のトランジスタＱｎ２１をオフからオンに駆動する。
すなわち、図２０に示すクロック伝送回路は、クロック信号ＣＬＫの立ち上がり信号を低しきい値のトランジスタによって高速に伝播し、クロック信号ＣＬＫの立ち下がり信号を高しきい値のトランジスタによって低速に伝播する。
【００９８】
このように、図２０に示すクロック伝送回路では、フリップフロップＦＦ３〜ＦＦ６の動作タイミングの基準となるクロック信号ＣＬＫの立ち上がり信号を高速に伝播することができる。そのため、クロック信号の立ち上がり遅延時間、クロックサイクル、クロック信号に関連するフリップフロップのタイミング条件（セットアップ時間、ホールド時間など）やクロックスキュー等については、全てのインバータ回路に動作速度の高速なインバータ回路ＩＮＶ３を用いた場合と同等の性能を実現できる。しかも、図２０に示すクロック伝送回路は、このインバータ回路ＩＮＶ３の代わりにインバータ回路ＩＮＶ１またはＩＮＶ２を用いているため、全てに高速なインバータ回路ＩＮＶ３を使用する場合と比べて全体のリーク電流を削減できる。
【００９９】
図２０に示すクロック伝送回路は、その任意のインバータ回路ＩＮＶ１をインバータ回路ＩＮＶ２に置き換えた回路、および、その任意のインバータ回路ＩＮＶ２をインバータ回路ＩＮＶ１に置き換えた回路に比べて、回路の出力において立ち上がる信号の伝播遅延が小さくなっている。
言い換えると、図２０に示すクロック伝送回路では、その回路を構成する各インバータ回路をインバータ回路ＩＮＶ１またはＩＮＶ２に置換する際に、上述した立ち上がり信号の伝播遅延が最も小さくなるように、両者のうちの一方が選択されている。
そのため、図２０に示すクロック伝送回路では、クロック信号のタイミングに影響を与えることなく、全インバータ回路に高速なインバータ回路ＩＮＶ３を用いる場合と比べてリーク電流を削減することができる。
【０１００】
なお、図２０に示すクロック伝送回路においても、図１９（Ｂ）に示す回路と同様に、スタンバイモードにおいてインバータ回路１３〜２４の高しきい値トランジスタをオフ状態に設定する制御を行う回路を設けても良い。
この場合、例えば、スタンバイモードにおいてインバータ回路１３に入力するクロック信号ＣＬＫをハイレベルに固定することにより、全インバータ回路（１３〜２４）の高しきい値トランジスタをオフ状態にすることができる。
【０１０１】
次に、クロック伝送回路の他の例について説明する。
図２１は、ゲーテッドクロック型のクロック伝送回路の例を示す図である。
【０１０２】
図２１に示すクロック伝送回路は、インバータ回路２６，…，２８，３０，…，３７，３９，…，４６，４８，…，５５と、ＮＡＮＤ回路２９，３８，４７とを有する。
インバータ回路２７，３１，３３，３５，３７，４０，４２，４４，４６，４９，５１，５３，５５は、上述したインバータ回路ＩＮＶ１に相当する。
インバータ回路２６，２８，３０，３２，３４，３６，３９，４１，４３，４５，４８，５０，５２，５４は、上述したインバータ回路ＩＮＶ２に相当する。ＮＡＮＤ回路２９，３８，４７は、上述したＮＡＮＤ回路ＮＡＮＤ１に相当する。
【０１０３】
インバータ回路２６，２７，２８は、この順序で縦続に接続されている。インバータ回路２６の入力には、クロック信号ＣＬＫが供給される。
インバータ回路２８の出力は、３つに分岐している。３つの分岐先は、ＮＡＮＤ回路２９，３８，４７の入力に接続される。
【０１０４】
ＮＡＮＤ回路２９は、インバータ回路２８の出力信号とイネーブル信号ＥＮ１との反転論理積をインバータ回路３０および３４に入力する。
ＮＡＮＤ回路３８は、インバータ回路２８の出力信号とイネーブル信号ＥＮ２との反転論理積をインバータ回路３９および４３に入力する。
ＮＡＮＤ回路４７は、インバータ回路２８の出力信号とイネーブル信号ＥＮ３との反転論理積をインバータ回路４８および５２に入力する。
【０１０５】
インバータ回路３０，３１，３２，３３は、この順序で縦続に接続されている。インバータ回路３３の出力信号は、回路ブロックＡのフリップフロップ（ＦＦ３，ＦＦ４）にクロック信号として入力される。
インバータ回路３４，３５，３６，３７は、この順序で縦続に接続されている。インバータ回路３７の出力信号は、回路ブロックＡのフリップフロップ（ＦＦ５，ＦＦ６）にクロック信号として入力される。
【０１０６】
インバータ回路３９，４０，４１，４２は、この順序で縦続に接続されている。インバータ回路４２の出力信号は、回路ブロックＢのフリップフロップにクロック信号として入力される。
インバータ回路４３，４４，４５，４６は、この順序で縦続に接続されている。インバータ回路４６の出力信号は、回路ブロックＢのフリップフロップにクロック信号として入力される。
【０１０７】
インバータ回路４８，４９，５０，５１は、この順序で縦続に接続されている。インバータ回路５１の出力信号は、回路ブロックＣのフリップフロップにクロック信号として入力される。
インバータ回路５２，５３，５４，５５は、この順序で縦続に接続されている。インバータ回路５５の出力信号は、回路ブロックＣのフリップフロップにクロック信号として入力される。
【０１０８】
回路ブロックＡ，Ｂ，Ｃの各フリップフロップは、入力されるクロック信号の立ち上がりエッジに同期して入力信号をラッチする。
【０１０９】
図２１に示すクロック伝送回路によると、イネーブル信号ＥＮ１がハイレベルの場合、ＮＡＮＤ回路２９がインバータ回路として機能するため、インバータ回路２６からインバータ回路３３，３７へクロック信号が伝播し、回路ブロックＡにクロック信号が供給される。
同様に、イネーブル信号ＥＮ２がハイレベルの場合は回路ブロックＢにクロック信号が供給され、イネーブル信号ＥＮ３がハイレベルの場合は回路ブロックＣにクロック信号が供給される。
【０１１０】
イネーブル信号ＥＮ１がハイレベルに設定されて回路ブロックＡにクロック信号が供給される場合、このクロック信号の立ち上がり成分は、その信号経路上にある論理ゲート内の低しきい値トランジスタをオフからオンに変化させることによって伝播する。すなわち、インバータ回路２７，３１，３３，３５，３７の低しきい値トランジスタＱｐ１１、インバータ回路２６，２８，３０，３２，３４，３６の低しきい値トランジスタＱｎ１１、ＮＡＮＤ回路２９の低しきい値トランジスタＱｐ１２（またはＱｐ１３）をそれぞれオフからオンに変化させることによって、クロック信号の立ち上がり成分が回路ブロックＡに伝播する。
同様に、回路ブロックＢ，Ｃに供給されるクロック信号の立ち上がり成分も、その信号経路上にある論理ゲート内の低しきい値トランジスタをオフからオンに変化させることによって伝播する。
したがって、図２１に示すクロック伝送回路によれば、図２０に示す回路と同様に、回路ブロックＡ〜Ｃの動作タイミングの基準となるクロック信号ＣＬＫの立ち上がり成分を、低しきい値のトランジスタによって高速に伝播することができる。そのため、全ての論理ゲートに動作速度の高速なインバータ回路ＩＮＶ３やＮＡＮＤ回路ＮＡＮＤ３を用いる場合と同等の性能を実現できるとともに、全ての論理ゲートにこれらの高速なゲートを使用する場合と比較して全体のリーク電流を削減することができる。
【０１１１】
また、図２１に示すクロック伝送回路によれば、イネーブル信号ＥＮ１〜ＥＮ３をローレベルに設定することにより、回路ブロックＡ〜Ｃへのクロック信号の供給を停止することができる。これにより、例えば休止中の回路ブロックに対するクロック信号の供給を停止することができるため、無駄な電力損失を削減することができる。
【０１１２】
しかも、イネーブル信号をローレベルに設定することにより回路ブロックへのクロック供給を停止した場合、ＮＡＮＤ回路２９，３８，４７以降の論理ゲートでは、高しきい値のトランジスタがオフ状態になる。例えばイネーブル信号ＥＮ１をローレベルに設定した場合、ＮＡＮＤ回路２９の高しきい値トランジスタＱｎ２２（またはＱｎ２３）、インバータ回路３１，３３，３５，３７の高しきい値トランジスタＱｎ２１、インバータ回路３０，３２，３４，３６の高しきい値トランジスタＱｐ２１がそれぞれオフ状態になる。
したがって、図２１に示すクロック伝送回路によれば、クロック信号の供給を停止した状態において、ＮＡＮＤ回路２９，３８，４７以降の論理ゲートにおけるリーク電流を削減することができる。
【０１１３】
以上、本発明の一実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【０１１４】
上述の実施形態では、２種類の論理ゲート（Ｇ１、Ｇ２）を用いる例を示しているが、これに限らず、例えば４種類の論理ゲート（Ｇ１〜Ｇ４）を用いても良いし、そのうちの任意の３種類の論理ゲート（例えば、Ｇ１，Ｇ２およびＧ３、あるいは、Ｇ１，Ｇ２およびＧ４など）だけを用いても良い。また、上記とは別の２種類（例えば、Ｇ１とＧ３など）だけを用いても良いし、または１種類（例えばＧ１など）だけを用いても良い。
【０１１５】
図１９〜図２１に示す回路は、論理ゲートＧ１およびＧ２のみで構成されているが、本発明はこれに限定されない。例えば、その信号経路上に論理ゲートＧ３およびＧ４の一方もしくは両方を適宜加えても良い。あるいは、これらの回路を、論理ゲートＧ１とＧ３、論理ゲートＧ１とＧ４、論理ゲートＧ２とＧ３、論理ゲートＧ２とＧ４などの組み合わせで構成しても良い。
【０１１６】
図１９〜図２１に示す回路において信号経路上に設けられている論理ゲートの段数は、説明上の一例であり、本発明はこれに限定されない。すなわち、信号経路上に任意の段数の論理ゲートを有する回路に対して本発明は適用可能である。
【０１１７】
図２０および図２１に示す回路における信号経路の分岐の数は、説明上の一例であり、本発明はこれに限定されない。すなわち、信号経路上に任意の数の分岐を有する回路に対して本発明は適用可能である。
【０１１８】
図２０および図２１に示す回路では、信号レベルの立ち上がりで動作するフリップフロップにクロック信号を供給する回路を一例として挙げているが、本発明はこれに限定されない。すなわち、信号レベルの立ち下りで動作するフリップフロップ等の同期回路にクロック信号を供給する回路にも、本発明は適用可能である。
【０１１９】
上述の実施形態では、ｎ型トランジスタとｐ型トランジスタに、それぞれしきい値特性が異なる２種類のトランジスタを用いているが、本発明はこれに限定されない。すなわち、各導電型のトランジスタに、しきい値特性が異なる３種類以上のトランジスタを用いても良い。この場合、上述した論理ゲートの種類は４種類を超えても良い。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【図２】インバータ回路の構成例を示す図である。
【図３】ＮＡＮＤ回路の構成例を示す図である。
【図４】ＮＯＲ回路の構成例を示す図である。
【図５】高しきい値のｎ型ＭＯＳトランジスタを有するインバータ回路の構造の一例を示す平面図である。
【図６】高しきい値のｐ型ＭＯＳトランジスタを有するインバータ回路の構造の一例を示す平面図である。
【図７】全てのトランジスタに低しきい値のトランジスタを用いたインバータ回路の構造の一例を示す平面図である。
【図８】全てのトランジスタに高しきい値のトランジスタを用いたインバータ回路の構造の一例を示す平面図である。
【図９】高しきい値のｎ型ＭＯＳトランジスタを有するＮＡＮＤ回路の構造の一例を示す平面図である。
【図１０】高しきい値のｐ型ＭＯＳトランジスタを有するＮＡＮＤ回路の構造の一例を示す平面図である。
【図１１】全てのトランジスタに低しきい値のトランジスタを用いたＮＡＮＤ回路の構造の一例を示す平面図である。
【図１２】全てのトランジスタに高しきい値のトランジスタを用いたＮＡＮＤ回路の構造の一例を示す平面図である。
【図１３】高しきい値のｎ型ＭＯＳトランジスタを有するＮＯＲ回路の構造の一例を示す平面図である。
【図１４】高しきい値のｐ型ＭＯＳトランジスタを有するＮＯＲ回路の構造の一例を示す平面図である。
【図１５】全てのトランジスタに低しきい値のトランジスタを用いたＮＯＲ回路の構造の一例を示す平面図である。
【図１６】全てのトランジスタに高しきい値のトランジスタを用いたＮＯＲ回路の構造の一例を示す平面図である。
【図１７】同一導電型のトランジスタにしきい値が異なるトランジスタを用いたＮＡＮＤ回路の構造の一例を示す第１の平面図である。
【図１８】同一導電型のトランジスタにしきい値が異なるトランジスタを用いたＮＡＮＤ回路の構造の一例を示す第２の平面図である。
【図１９】複数の論理ゲートを用いて構成される論理回路の一例を示す図である。
【図２０】複数の論理ゲートを用いて構成されるクロック伝送回路の第１の構成例を示す図である。
【図２１】複数の論理ゲートを用いて構成されるクロック伝送回路の第２の構成例を示す図である。
【符号の説明】
【０１２１】
Ｇ１，Ｇ２，Ｇ３，Ｇ４…論理ゲート、Ｑｐ１１〜Ｑｐ１４…低しきい値のｐ型ＭＯＳトランジスタ、Ｑｐ２１〜Ｑｐ２４…高しきい値のｐ型ＭＯＳトランジスタ、Ｑｎ１１〜Ｑｎ１４…低しきい値のｎ型ＭＯＳトランジスタ、Ｑｎ２１〜Ｑｎ２４…高しきい値のｎ型ＭＯＳトランジスタ、ＦＦ１〜ＦＦ６…フリップフロップ、１，６，７，１２，１３〜２４…インバータ回路、２，４，８，１０…ＮＯＲ回路、３，５，９，１１…ＮＡＮＤ回路、Ｕ１…制御回路、４０１，４０５，４１０…電源電圧ＶＤＤの電源配線、４０２，４０６，４１１…基準電位ＶＳＳの電源配線、１０１，１０３，１０５…ｎ型ウェル、１０２，１０４，１０６…ｐ型ウェル、２０１〜２０６…活性領域、６０１〜６０６…不純物注入領域、５０１〜５０７…コンタクト
【図１】
2006180327.tif 000003
【図２】
2006180327.tif 000004
【図３】
2006180327.tif 000005
【図４】
2006180327.tif 000006
【図５】
2006180327.tif 000007
【図６】
2006180327.tif 000008
【図７】
2006180327.tif 000009
【図８】
2006180327.tif 000010
【図９】
2006180327.tif 000011
【図１０】
2006180327.tif 000012
【図１１】
2006180327.tif 000013
【図１２】
2006180327.tif 000014
【図１３】
2006180327.tif 000015
【図１４】
2006180327.tif 000016
【図１５】
2006180327.tif 000017
【図１６】
2006180327.tif 000018
【図１７】
2006180327.tif 000019
【図１８】
2006180327.tif 000020
【図１９】
2006180327.tif 000021
【図２０】
2006180327.tif 000022
【図２１】
2006180327.tif 000023