(57)【要約】【課題】ジャンクジョンブレークダウン電圧（ＪＢＶ）の低下なしで電流誘導能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含む。【選択図】図２
2006270044.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、
（ｂ）前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、
（ｃ）前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、
（ｄ）前記高電圧ＰＭＯＳトランジスタ領域および前記低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記（ｂ）段階および前記（ｃ）段階は、前記高電圧ＰＭＯＳトランジスタ領域をオープンするマスクを形成する段階と、
前記マスクを用いて低濃度ｐ型イオンを注入して前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、
前記マスクを用いて高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、
前記マスクを除去する段階とを含んでなることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記低濃度ｐ型イオンとして、２．０Ｅ１２〜８．０Ｅ１２ｉｏｎｓ／ｃｍ２の濃度を持つＢ１１イオンを使用することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記低濃度ｐ型イオン注入の際に、イオン注入エネルギーは２５〜５０ＫｅＶであることを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記（ｃ）段階で注入された高濃度ＢＦ２イオンのフッ素（Ｆ）成分の外方拡散現象によってボロン（Ｂ）成分の半導体基板の下部への拡散が抑制されるため、前記高濃度Ｐ型イオン注入領域は半導体基板の表面から下部に行くほど低い濃度を持つことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
（ａ）高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、
（ｂ）前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、
（ｃ）前記高電圧ＰＭＯＳトランジスタ領域および前記低電圧素子領域に低濃度ｎ型不純物イオンを注入する段階と、
（ｄ）前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項７】
前記（ｂ）段階は、前記高電圧ＰＭＯＳトランジスタ領域をオープンするマスクを形成する段階と、
前記マスクを用いて低濃度ｐ型イオンを注入して前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、
前記マスクを除去する段階とを含んでなることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記（ｄ）段階は、前記高電圧ＰＭＯＳトランジスタ領域をオープンするマスクを形成する段階と、
前記マスクを用いて高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、
前記マスクを除去する段階とを含んでなることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に係り、特に、高電圧ＰＭＯＳトランジスタのジャンクションブレークダウン電圧(Junction Breakdown Voltage)およびオン電流(on current)のマージンを確保するためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュ素子において、プログラム／消去(program/erase)の際に高電圧バイアスを使用する。この高電圧バイアスをセルに供給するためには、ワードラインとビットラインの端部に高電圧トランジスタを位置させて円滑に高電圧を供給しなければならない。
【０００３】
１セル当たり１ビットを格納するシングルレベルセル（Single Level Cell、以下「ＳＬＣ」という）では、プログラミングの際に１６Ｖから１９．５Ｖまで５００ｍＶのステップでプログラミングしているが、１セル当たり２ビット以上を格納するマルチレベルセル（MultiLevel Cell：ＭＬＣ）では、セル分布(Cell distribution)をシングルレベルセルに比べて小さく持って行かなければならないので、工程マージンがタイト(tight)であるという問題点がある。
【０００４】
かかる問題点を解決するために、マルチレベルセル（ＭＬＣ）ではセルしきい値電圧分布の改善目的で高電圧ＰＭＯＳトランジスタを使用している。
【０００５】
図１ａ〜図１ｄは、従来の技術に係るフラッシュメモリ素子の製造工程を示す断面図である。図面において、同一の機能をする同一部分には同一の図面符号を付した。
【０００６】
従来の技術に係るフラッシュメモリ素子の製造は、まず、高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を含むｐ型導電型半導体基板の高電圧ＰＭＯＳトランジスタ領域にｎウェル１０ａを形成し、素子分離工程によって半導体基板１０を活性領域とフィールド領域に区分する。
【０００７】
その後、図１ａに示すように、半導体基板１０上にトンネル酸化膜１１ａ、フローティングゲート用ポリシリコン膜１１ｂ、層間誘電膜１１ｃおよびコントロールゲート用ポリシリコン膜１１ｄを積層し、フォトおよびエッチング工程によって前記コントロールゲート用ポリシリコン膜１１ｄと層間誘電膜１１ｃとフローティングゲート用ポリシリコン膜１１ｂを選択エッチングして前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域上にゲート１１を形成する。
【０００８】
次いで、前記エッチング工程の際に前記ゲート１１に発生するダメージを緩和するために、再酸化(reoxidation)工程で前記ゲート１１の側面および上面に再酸化膜１２を形成する。
【０００９】
その後、図１ｂに示すように、全面に第１フォトレジストＰＲ１を塗布し、前記高電圧ＰＭＯＳトランジスタ領域が露出されるように露光および現像工程で前記第１フォトレジストＰＲ１をパターニングする。
【００１０】
次に、前記パターニングされた第１フォトレジストＰＲ１をマスクとしてｐ−イオンを注入して高電圧ＰＭＯＳトランジスタ領域のゲート１１の両側のｎウェル１０ａ内に低濃度ｐ型イオン注入領域１３を形成する。
【００１１】
前記低濃度ｐ型イオン注入領域１３は、ｎウェル１０ａと後で形成される高濃度ｐ型イオン注入領域間の濃度差によるジャンクションブレークダウン電圧（Junction Breakdown Voltage、以下「ＪＢＶ」という）減少現象を緩和させる役割をするもので、低濃度のドーピングレベルで形成する。
【００１２】
その後、図１ｃに示すように、前記第１フォトレジストＰＲ１をマスクとしてｐ＋イオンを注入して前記低濃度ｐ型イオン注入領域１３内に高濃度ｐ型イオン注入領域１４を形成する。
【００１３】
これにより、前記低濃度ｐ型イオン注入領域１３に取り囲まれた高濃度ｐ型イオン注入領域１４から構成されるＤＤＤ(Double Doped Drain)構造のソースおよびドレイン接合が完成される。
【００１４】
次いで、前記第１フォトレジストＰＲ１を除去した後、全面に第２フォトレジストＰＲ２でディップ(dip)ＵＶフォトレジストを塗布する。その後、図１ｄに示すように、前記低電圧素子領域が露出されるように前記第２フォトレジストＰＲ２をパターニングする。
【００１５】
その後、図面には示していないが、前記第２フォトレジストＰＲ２を除去し、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域のゲート１１の両側面にスペーサを形成し、低電圧素子領域のゲート１１およびスペーサ両側半導体基板１０内にｎ＋イオンを注入して高濃度ｎ型イオン注入領域を形成する。
【００１６】
前記高濃度ＰＭＯＳトランジスタが高いジャンクションブレークダウン電圧（ＪＢＶ）を誘起するためには、前記低濃度ｐ型イオン注入領域１３の濃度を低めなければならない。ところが、前記低濃度ｐ型イオン注入領域１３の濃度が低くなると、高電圧ＰＭＯＳトランジスタのオン電流(on current)が低くなって電流誘導能力(current derivability)が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的とするところは、ジャンクジョンブレークダウン電圧（ＪＢＶ）の低下なしで電流誘導能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明のある観点によれば、高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【００１９】
また、本発明の他の観点によれば、高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度ｎ型不純物イオンを注入する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【００２０】
上述したように、本発明は、次の効果がある。
【００２１】
１）低濃度素子領域にｎ−イオン注入の際にディップＵＶマスクを使用しなくてもよい。よって、高価のディップＵＶマスクの使用による生産比を節減させることができる。
【００２２】
２）ディップＵＶマスク工程を省略することができるので、ＴＡＴ(Turn Around Time)を短縮させることができる。
【００２３】
３）高電圧ＰＭＯＳトランジスタ領域にｎ−イオンを注入して高電圧ＰＭＯＳトランジスタの電流パス区間により多くのボロンイオン注入を可能とすることにより、オン電流のマージンを向上させることができ、高電圧ＰＭＯＳトランジスタに注入するｐ＋イオンとしてＢＦ２を用いて、ボロンイオンが下部に拡散する現象を抑制させて高濃度ｐ型イオン注入領域とｎウェル間の濃度差を最小化させることにおり、ジャンクションブレークダウン電圧（ＪＢＶ）を確保することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
【００２５】
図２ａ〜図２ｄは、本発明の実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。図面において、同一機能をする同一部分には同一の図面符号を付した。
【００２６】
図２ａに示すように、高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有するｐ型導電型半導体基板２０の高電圧ＰＭＯＳトランジスタ領域にｎウェル２０ａを形成し、素子分離工程によって半導体基板２０を活性領域とフィールド領域に区分する。
【００２７】
その後、半導体基板２０上にトンネル酸化膜２１ａ、フローティングゲート用ポリシリコン膜２１ｂ、層間誘電膜２１ｃおよびコントロールゲート用ポリシリコン膜２１ｄを積層形成し、フォトおよびエッチング工程によって前記コントロールゲート用ポリシリコン膜２１ｄと層間誘電膜２１ｃとフローティングゲート用ポリシリコン膜２１ｂを選択エッチングして前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域上にゲート２１を形成する。
【００２８】
次いで、前記エッチング工程の際に前記ゲート２１に発生するダメージを緩和するために、再酸化工程で前記ゲート２１の上面および側面に再酸化膜２２を形成する。
【００２９】
その次、全面に第１フォトレジストＰＲ１を塗布し、図２ｂに示すように、前記高電圧ＰＭＯＳトランジスタ領域が露出されるように露光および現像工程で前記第１フォトレジストＰＲ１をパターニングする。
【００３０】
その後、前記パターニングされた第１フォトレジストＰＲ１をマスクとしてｐ−イオン、例えば２．０Ｅ１２〜８．０Ｅ１２ｉｏｎｓ／ｃｍ２濃度のＢ１１イオンを注入して高電圧ＰＭＯＳトランジスタ領域のゲート２１の両側のｎウェル２０ａ内に低濃度ｐ型イオン注入領域２３を形成した後、前記第１フォトレジストＰＲ１を除去する。
【００３１】
前記Ｂ１１イオン注入の際にイオン注入エネルギーを２５〜５０ＫｅＶとし、イオン注入の際にチルト(tilt)角を０°としてもよいが、前記ゲート２１とソースおよびドレイン接合間のオーバーラップを強化させるためにはチルト角を３〜７°とする。
【００３２】
図３は、ゲートとオーム接触間の距離ＣｔＣｓｐが１．０μｍ、０．６μｍの場合の低濃度ｐ型イオン注入領域の濃度によるジャンクションブレークダウン電圧（ＪＢＶ）の変化を示したグラフである。図３より、ジャンクションブレークダウン電圧（ＪＢＶ）を２２Ｖ以上に維持するためには低濃度ｐ型イオン注入領域２３の濃度を４．０Ｅ１２〜６．０Ｅ１２ｉｏｎｓ／ｃｍ２に維持しなければならず、それ以上の濃度範囲ではジャンクションブレークダウン電圧（ＪＢＶ）が急激に低下することが分かる。
【００３３】
一般に、ＭＯＳＦＥＴ動作において設計マージンを増やすためにはオン電流の増進が要求されるが、オン電流を増進させるためにはソースおよびドレイン接合の濃度を上げなければならない。ところが、ソースおよびドレイン接合の濃度が増加すると、オン電流は増加するが、ジャンクションブレークダウン電圧（ＪＢＶ）は減少するという問題が発生する。
【００３４】
かかる問題を解決するためには、図２ｃに示すように、低電圧素子領域の低濃度ｎ型イオン注入領域２４を形成するためのｎ−イオン注入工程を高電圧ＰＭＯＳトランジスタ領域にも行う。
【００３５】
すなわち、前記低電圧素子領域と高電圧ＰＭＯＳトランジスタ領域にｎ−イオン、例えば低濃度のリン（Ｐ）とヒ素（Ａｓ）イオンなどを注入して不純物とし、低電圧素子領域のゲート２１の両側の半導体基板２０内に低濃度ｎ型イオン注入領域２４を形成する。
【００３６】
一方、前記高電圧ＰＭＯＳトランジスタ領域では、前記注入されたｎ型イオンによって電流パス区間に相対的にさらに多くのボロンイオンを注入することができるという効果が発生してオン電流の増進効果をもたらすことができる。
【００３７】
次いで、全面に第２フォトレジストＰＲ２を塗布し、図２ｄに示すように、前記高電圧ＰＭＯＳトランジスタ領域が露出されるように露光および現像工程で前記第２フォトレジストＰＲ２をパターニングする。
【００３８】
その後、前記パターニングされた第２フォトレジストＰＲ２をマスクとして前記高濃度ＢＦ２イオンを注入して前記低濃度ｐ型イオン注入領域２３内に高濃度ｐ型イオン注入領域２５を形成する。
【００３９】
この際、前記イオン注入の際にＢ１１を使用すると、後続の熱処理工程によって半導体基板２０の下部にボロン（Ｂ）イオンが過度に拡散し、満足すべきジャンクションブレークダウン電圧（ＪＢＶ）の確保が難しくなるので、接合深さがより薄いながらも高濃度接合形成が可能であるよう高濃度のＢＦ２イオンを注入し、フッ素（Ｆ）イオンが表面に外方拡散(out diffusion)する現象を用いてボロン（Ｂ）の半導体基板２０の下部への拡散を抑制させる。その結果、前記高濃度ｐ型イオン領域２５は、半導体基板２０の表面から下部に行くほど低濃度のプロファイルを有し、高濃度ｐ型イオン注入領域２５とｎウェル２０ａ間の濃度差を最小化させることができるので、ジャンクションブレークダウン電圧（ＪＢＶ）を確保することができる。
【００４０】
その後、図面には示していないが、前記第２フォトレジストＰＲ２を除去し、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域のゲート２１の両側面にスペーサを形成し、低電圧素子領域のゲート２１およびスペーサ両側半導体基板２０内に高濃度ｎ型イオン注入領域を形成してＬＤＤ(Light Doped Drain)構造のソースおよびドレイン接合を形成する。
【００４１】
前記実施例では、ｎ−イオンを注入する工程（図２ｃ）以後に高濃度のＢＦ２イオンを注入する工程（図２ｄ）を行っているが、これら工程の順序を変えて、高濃度のＢＦ２イオンを注入する工程（図２ｄ）の後、ｎ−イオンを注入する工程（図２ｃ）を行っても構わない。
【００４２】
この場合、ｐ−イオン注入の際に使用した第１フォトレジストＰＲ１を高濃度ＢＦ２イオン注入工程の際にも使用することができるため、第２フォトレジストＰＲ２を形成する必要がなくて、工程を単純化させることができる。
【図面の簡単な説明】
【００４３】
【図１】従来の技術に係るフラッシュメモリ素子の製造工程を示す断面図である
【図２】本発明の実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。
【図３】低濃度ｐ型イオン注入領域の濃度によるジャンクションブレークダウン電圧（ＪＢＶ）を示すグラフである。
【符号の説明】
【００４４】
２０    半導体基板
２１    ゲート
２２    再酸化膜
２３    低濃度ｐ型イオン注入領域
２４    低濃度ｎ型イオン注入領域
２５    高濃度ｐ型イオン注入領域
【図１】
2006270044.tif 000003
【図２】
2006270044.tif 000004
【図３】
2006270044.tif 000005