(57)【要約】【課題】種々の回路異常によりリセット端子が受信するリセット信号の電圧波形が異常となって異常なリセット解除が生じるのを簡素な方式にて防止可能なデジタル信号処理装置のリセット方式を提供すること。【解決手段】信号処理回路１のリセット信号デコード回路７は、リセット端子６にリセット解除信号が入力している場合に信号処理回路１のプログラム演算回路（ルーチン遂行回路）５にリセット解除を指令し、リセット端子６にリセット信号が入力している場合に信号処理回路１のプログラム演算回路（ルーチン遂行回路）５にリセットを指令する。リセット信号デコード回路７は、リセット端子に所定形態のパルス信号が入力する場合にそれをリセット解除信号と判定し、それ以外のリセット端子電圧波形をリセット信号とみなす。これにより、リセット電圧波形が異常（たとえば電位固定）となってもプログラム演算回路５のリセット状態が解除されて誤ってスタートし、外部に誤った信号が出力されることがない。【選択図】図１
2006313470.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号の所定状態であるリセット状態が外部から信号処理回路のリセット端子に入力された場合に信号処理回路内部のルーチン遂行回路にリセット動作を指令し、リセット信号の他の所定状態であるリセット解除状態が外部からリセット端子に入力された場合に前記ルーチン遂行回路にリセット解除動作を指令する信号処理装置のリセット方式において、
前記リセット信号の前記リセット解除状態は、所定時間幅のパルス周期又はパルス幅又はパルス間隔又はそれらの組み合わせにより示される信号状態からなり、
前記リセット信号の前記リセット状態は、それ以外のリセット信号の状態からなることを特徴とする信号処理装置のリセット方式。
【請求項２】
請求項１記載の信号処理装置のリセット方式において、
前記リセット信号の前記リセット解除状態は、所定の時間幅のパルス周期と所定範囲のデューティとをもつパルス信号により構成されること信号処理装置のリセット方式。
【請求項３】
請求項１又は２記載の信号処理装置のリセット方式において、
前記信号処理回路は、前記リセット端子から前記リセット信号を受信して前記リセット信号のリセット状態及びリセット解除状態を解読するリセット信号デコード回路を前記ルーチン遂行回路とは独立に有している信号処理装置のリセット方式。
【請求項４】
請求項１又は２記載の信号処理装置のリセット方式において、
前記信号処理回路は、前記リセット端子から前記リセット信号を受信して前記リセット信号のリセット状態及びリセット解除状態を判定する強制割り込みルーチンであるリセット信号判定ルーチンを定期的に実行することを特徴とする信号処理装置のリセット方式。
【請求項５】
請求項１乃至４のいずれか記載の信号処理装置のリセット方式において、
前記信号処理装置は、共通のリセット信号ラインに接続されるリセット端子をそれぞれ有する複数の信号処理回路を有し、
前記リセット信号の前記リセット解除状態は、互いに異なるパルス信号波形が異なる複数のリセット解除用パルス信号を含み、
各リセット解除用パルス信号は、前記複数の信号処理回路のリセットに個別に用いられる信号処理装置のリセット方式。
【発明の詳細な説明】
【技術分野】
【０００１】
マイコン制御装置などのデジタル信号処理装置はリセット端子を有し、このリセット端子へ外部からリセット信号が入力されるとリセットすなわち初期化されて所定の動作を再度開始するようになっている。この種のリセット機能はマイコンの基本的な機能である。通常において、リセット端子のＬレベルがリセット状態に割り当てられ、Ｌレベルが解除されてＨレベルとなると換言すればＬレベルからＨレベルへの立ち上がりエッジを検出すると、リセット状態が解除されてマイコンはリセット状態（初期状態）から解除されて次動作に進行可能となっている。
【０００２】
下記の特許文献１は、共通のリセット端子に共通のリセット信号ラインにより接続された複数の回路ブロックを個別にリセットするために、リセット信号としてのパルス信号に複数のエッジタイミングを設け、各回路ブロックのリセット状態に異なるエッジタイミング又はＬレベルを割り当て、各回路ブロックリセット解除状態にＨレベルを割り当てることを提案している。
【特許文献１】特公平８−１８５２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、回路基板に実装された通常の信号処理装置において、基板への外来ノイズの影響や回路素子障害の発生により、信号処理装置のリセット端子電位がＨレベル又はＬレベルに固定される可能性が考えられる。
【０００４】
特に、たとえばマイコンにおいてリセット端子電位がＨレベルに固定されるとリセット状態を維持するべきであるのにリセットが不本意に解除されてしまうという問題が生じた。これは、信号処理装置が異常状態であるにもかかわらず、リセット解除によりこの信号処理装置が外部へ好ましくない信号を出力してしまうという可能性を生じさせた。
【０００５】
本発明は、上記問題点に鑑みなされたものであり、断線、短絡、地絡、その他の種々の回路異常によりリセット端子が受信するリセット信号の電圧波形が異常となって異常なリセット解除が生じるのを簡素な方式にて防止可能なデジタル信号処理装置のリセット方式を提供することをその目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するための手段は、リセット信号の所定状態であるリセット状態が外部から信号処理回路のリセット端子に入力された場合に信号処理回路内部のルーチン遂行回路にリセット動作を指令し、リセット信号の他の所定状態であるリセット解除状態が外部からリセット端子に入力された場合に前記ルーチン遂行回路にリセット解除動作を指令する信号処理装置のリセット方式において、前記リセット信号の前記リセット解除状態は、所定時間幅のパルス周期又はパルス幅又はパルス間隔又はそれらの組み合わせにより示される信号状態からなり、前記リセット信号の前記リセット状態は、それ以外のリセット信号の状態からなることを特徴としている。
【０００７】
本発明によれば、従来のように一定した電位状態ではなく、所定のパルス信号又は電位変化状態をリセット解除状態に割り当てるため、リセット端子の電位が上記した種々の回路異常により電位固定されたり、妙な電位波形がリセット端子に入力されても、誤ってリセット解除動作が生じることが無い。したがって、本発明のリセット方式を用いることにより、従来の信号処理装置のリセット方式に比べて誤ってリセット解除することがなく、信号処理装置の動作の信頼性を向上することができる。
【０００８】
好適な態様において、前記リセット信号のリセット解除状態は、所定の時間幅のパルス周期と所定範囲のデューティとをもつパルス信号により構成される。これにより、パルス解除信号を簡単に作成でき、その解読（デコード）もカウンタなどの簡単な方法で行うことができる。
【０００９】
好適な態様において、前記信号処理回路は、前記リセット端子からリセット信号を受信して前記リセット信号のリセット状態及びリセット解除状態を解読するリセット信号デコード回路を前記信号処理回路とは独立に有している。これによりルーチン遂行回路の状態にかかわらず確実にリセット解除を行うことができる。
【００１０】
好適な態様において、前記信号処理回路は、前記リセット端子から前記リセット信号を受信して前記リセット信号のリセット状態及びリセット解除状態を判定する強制割り込みルーチンであるリセット信号判定ルーチンを定期的に実行する。これにより、簡単にリセット解除を実行することができる。
【００１１】
好適な態様において、前記信号処理装置は、共通のリセット信号ラインに接続されるリセット端子をそれぞれ有する複数の信号処理回路を有し、前記リセット信号の前記リセット解除状態は、互いに異なるパルス信号波形が異なる複数のリセット解除用パルス信号を含み、各リセット解除用パルス信号は、前記複数の信号処理回路のリセットに個別に用いられる。これにより、複数の信号処理回路のリセット解除を信頼性よくかつ個別に行うことができる。
【発明を実施するための最良の形態】
【００１２】
本発明の信号処理装置のリセット方式の好適な実施態様を図面を参照して以下に説明する。
【００１３】
（回路構成）
図１は、この実施例の信号処理装置のブロック回路図である。１は第１の信号処理回路、２は第２の信号処理回路、３はウオッチドッグ監視を行うリセット信号発生回路、４はリセット信号ラインである。リセット信号ライン４は信号処理回路１、２の他、図示しない他の信号処理回路にもリセット信号を出力している。この実施例では、信号処理回路１、２はＣＰＵとしたが、それに限定されるものではなく、ＣＰＵと周辺回路、ＣＰＵとDSPなど種々のデジタル信号処理回路の組み合わせを採用することができる。
【００１４】
信号処理回路１、２は、所定の信号処理ルーチンを繰り返し実行するプログラム演算回路５と、リセット信号ライン４が接続されるリセット端子６と、リセット端子から受信した信号を解読してリセット状態（リセット信号）R又はリセット解除状態（リセット解除信号）Nをプログラム演算回路５に出力するリセット信号デコード回路７とをそれぞれ有している。更に、信号処理回路１は正常動作時には定期的にウオッチドッグ信号WDをリセット信号発生回路３に出力する。なお、信号処理回路１、２などの複数の信号処理回路がウオッチドッグ信号ＷＤを出力してもよい。また、リセット信号ライン４に接続される信号処理回路は１個でも構わない。
【００１５】
リセット信号発生回路３は、信号処理回路１から受信したウオッチドッグ信号ＷＤを判定してリセットすべきかリセット解除すべきかどうかを判定し、リセットすべきと判定した場合にはリセット信号ライン４へリセット信号を所定期間出力し、それ以外の場合にはリセット信号ライン４へリセット解除信号を出力する。ただし、リセット信号発生回路３としては上記構成の他、種々の構成が可能である。
【００１６】
この実施例では、リセット信号発生回路３は、ウオッチドッグ監視回路８と、パルス信号発生回路９とを有している。ウオッチドッグ監視回路８は、信号処理回路１から受信したウオッチドッグ信号ＷＤを監視するウオッチドッグタイマーを内蔵しており、ウオッチドッグタイマーはウオッチドッグ信号ＷＤの入力からカウントを開始し、その後、所定時間内に入力されずタイムオーバーとなった場合にはパルス信号発生回路９にリセット信号の出力を指令し、そうでない場合にはリセット解除信号の出力を指令する。これにより、パルス信号発生回路９は、通常はリセット解除信号を出力し、ウオッチドッグ監視回路８からリセット信号出力が指令された場合のみリセット信号を所定時間出力する。
【００１７】
リセット信号及びリセット解除信号を図２に示すタイミングチャートを参照して説明する。この実施例では、リセット信号はパルス幅が２msec、パルス間隔が２msecであるパルス信号とされ、リセット解除信号はパルス幅が１msec、パルス間隔が１msecであるパルス信号とされている。この方法によれば、リセット信号をリセット解除信号を分周して形成できるため回路構成は非常に簡単となる。
【００１８】
リセット信号デコード回路７は、リセット端子６の電位状態を検出してリセット端子６にリセット解除信号が入力されているかどうかを判定し、リセット解除信号を検出できなかった場合に同一信号処理回路に属するプログラム演算回路５にリセット（リセット状態Ｒへの移行）を、リセット解除信号を検出した場合にプログラム演算回路５にリセット解除（リセット解除状態Ｎへの移行）を指令する。
【００１９】
この実施例では、リセット信号デコード回路７によるリセット信号の検出動作を更に詳しく説明する。リセット信号デコード回路７は、リセット端子６の電位のＨレベルとＬレベルとの間の遷移（エッジ）から遷移（エッジ）までの時間が０．５以上１．５msec未満かどうかを判定し、そうであれば、プログラム演算回路５へ出力するリセット信号を解除レベルとし、そうでなければリセットレベルとする。これにより、プログラム演算回路５は従来のＣＰＵなどと同じく、プログラム演算回路５のリセット端子（内部リセット端子）のハイレベル電位とローレベル電位とをリセット指令、リセット解除指令として使うことができるため、プログラム演算回路５の改造を必要としない。プログラム演算回路５は、リセットレベルが入力された場合にリセット状態に入って初期化され、もしその後、解除レベルが入力されたら初期状態から処理ルーチンを再スタートさせる。
【００２０】
リセット信号デコード回路７をハードウエア構成とした例を以下に説明する。この場合には、リセット信号デコード回路７は、リセット端子６の電位のＨレベルとＬレベルとの間の遷移の発生を検出するエッジ検出信号を出力するエッジデテクタ回路と、カウンタ回路と、カウンタ回路のカウント値が所定の最小値（ここでは０．５msec）を超えたかどうかを判定し、超えた場合にだけハイレベルを出力する第１の判定回路と、カウンタ回路のカウント値が所定の最大値（ここでは１．５msec）を超えたかどうかを判定する第２の判定回路と、エッジ検出信号入力時に第１の判定回路の出力がハイレベルで第２の判定回路の出力がローレベルであるかどうかを判定してそうである場合に解除レベルを、そうでない場合にリセットレベルを最終判定してプログラム演算回路５に出力するとともにカウンタ回路にリセット及び次のカウントスタートを、第１、第２の判定回路にローレベルの出力を指示する最終判定回路とを有している。なお、上記したごときエッジ間隔判定に種々の公知回路形式を採用できることはもはや周知事項であり、種々のバリエーションも可能であるためこれ以上の説明は省略する。このエッジ間隔判定をソフトウエア処理により行う場合のフローチャートを図３に例示する。ステップS１０６では、カウントした時間が０．５〜１．５ｍｓｅｃ内かどうかを判定するステップである。
【００２１】
（実施例効果）
上記したこの発明によれば、リセット端子６に入力されるパルス信号のエッジ間隔が所定時間範囲かどうかによりリセット解除状態とリセット状態とを分別しているために、なんらかの回路故障やノイズなどによりリセット端子６の電位波形が異常（たとえばハイレベル又はローレベルへの電位固定）が生じた場合に誤ってリセット解除を行うことがなく、回路安全性を向上することができる。
【００２２】
また、上記した実施例ではデューティ５０％のパルス信号にてリセット解除信号を構成しているため、リセット信号デコード回路７は、リセット解除信号のパルス幅期間もパルス間隔期間も、言い換えればすべてのエッジ間隔をリセット解除信号判定に利用することができるため好都合である。
【００２３】
（変形態様）
上記実施例では、信号処理回路１、２はそれぞれ、たとえばＣＰＵにより構成されるプログラム演算回路５とは別にリセット信号デコード回路７を有していたが、プログラム演算回路５内にリセット信号デコード回路７を内蔵させてもよい。たとえば、汎用ＣＰＵからなるプログラム演算回路５において所定短時間ごとの強制割り込みにより図３に示すようなリセット解除信号を判定するルーチンを実行するようにしてもよい。
【００２４】
（変形態様）
上記実施例では、パルス信号のエッジ間隔によりリセット状態の解除又は維持を判定していたが、図４に示すように種々のパルス信号波形をリセット解除信号として用いることができることは明白であり、この場合でも上記と同様に、地絡や短絡や回路素子のオン故障やオフ故障により、リセット端子６の電位固定時に誤ってリセット解除を行うことを防止できる。
【図面の簡単な説明】
【００２５】
【図１】実施例の信号処理装置を示すブロック回路図である。
【図２】リセット信号とリセット解除信号を示すタイミングチャートである。
【図３】リセット解除信号をソフトウエア処理にて検出するルーチンを示す府フローチャートである。
【図４】リセット解除信号の他例を示すタイミングチャートである。
【符号の説明】
【００２６】
１      信号処理回路
２      信号処理回路
３      リセット信号発生回路
４      リセット信号ライン
５      プログラム演算回路
６      リセット端子
７      リセット信号デコード回路
８      ウオッチドッグ監視回路
９      パルス信号発生回路
【図１】
2006313470.tif 000003
【図２】
2006313470.tif 000004
【図３】
2006313470.tif 000005
【図４】
2006313470.tif 000006