(57)【要約】【課題】サイドウォール形成のための異方性エッチングによるセンサセルへのダメージの発生を防止する。【解決手段】  光電変換素子と該光電変換素子に隣接して形成された変調部とを含む固体撮像装置において、基板と、前記基板の光電変換素子形成領域に形成される光電変換素子と、前記光電変換素子に隣接して前記基板に形成される変調部とを具備し、前記変調部は、トランジスタを有して、該トランジスタは、ゲート電極の側面のうち前記光電変換素子形成領域側以外の部分にのみ形成されるサイドウォールを有することを特徴とする。【選択図】      図１
2006324382.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子に隣接して形成された変調部とを含む固体撮像装置において、
一導電型の基板と、
前記基板に形成される逆導電型の第１不純物層と、
前記光電変換素子の形成領域の前記第１不純物層上に形成される一導電型の第２不純物層と、
前記トランジスタの形成領域の前記第１不純物層上に形成され、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層と、
前記第３不純物層上方の前記基板上に開口部を有して形成されるゲート電極と、
前記開口部の前記基板表面側に形成されるソースと、
前記ソースと離間して形成され、前記第１不純物層に電気的に接続されるドレインと、
前記開口部を有する前記ゲート電極の外側の側面であって、前記光電変換素子に隣接していない該外側の側面に形成されたサイドウォールと、を含み、
前記サイドウォールが形成された前記側面以外の前記ゲート電極の側面には、サイドウォールが形成されていないことを特徴とする固体撮像装置。
【請求項２】
前記ゲート電極は、環状に構成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第３不純物層内の前記ゲート電極下方に、前記第３不純物層よりも高濃度に形成される第４不純物層を更に具備したことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、
前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第１不純物層を形成する工程と、
前記光電変換素子の形成領域の前記第１不純物層上に一導電型の第２不純物を形成する工程と、
前記トランジスタの形成領域の前記第１不純物層上に、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層を形成する工程と、
前記第３不純物層上方の前記基板上方に開口部を有するゲート電極を形成する工程と、
前記ゲート電極を含む前記基板上方に絶縁層を形成する工程と、
前記開口部を有する前記ゲート電極の外側、且つ前記光電変換素子の形成領域以外に位置する前記絶縁層をエッチングしてサイドウォールを形成する工程と、を具備したことを特徴とする固体撮像装置の製造方法。
【請求項５】
前記サイドウォールの形成後に残った前記絶縁層をマスクとして、前記基板に前記第１不純物層に電気的に接続されるドレインを形成する工程を更に具備したことを特徴とする請求項４に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【０００４】
図８は特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図８のイメージセンサは、基板１００上において、各単位画素毎に、受光ダイオード１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジスタ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開口部分には、ソース領域１１４が形成されている。ゲート電極１１３の周辺にはドレイン領域１１５が形成されている。
【０００６】
受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成されたキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるようになっている。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、基板上に形成されるトランジスタは、ホットエレクトロン注入等によるデバイス特性の劣化を緩和するために、ＬＤＤ（Lightly Doped Drain）構造が採用される。ＬＤＤ構造は、ソース・ドレイン近傍のチャネルの不純物濃度に比べて、ゲート電極近傍のチャンネルの不純物濃度を低くくするものである。
【０００８】
このようなＬＤＤ構造を採用するために、ゲート電極の側面にはサイドウォールが形成される。サイドウォール形成前のゲート電極をマスクとして、薄い不純物濃度のイオン注入を行い、サイドウォール形成後のゲート電極をマスクとして、濃い不純物濃度のイオン注入を行うのである。
【０００９】
このようなサイドウォールをゲート電極の側面に形成するために、サイドウォールの材料となる酸化膜等を基板表面の全面に堆積させた後に、異方性エッチングが行われる。
【００１０】
ところが、異方性エッチングによって、基板内にダメージが与えられ、センサセルに不良が生じる虞があるという問題点があった。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、ゲート電極の側面のうちフォトダイオード形成領域側以外の部分のみにサイドウォールを形成することによって、画素領域におけるダメージの発生を防止することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る固体撮像装置は、光電変換素子と該光電変換素子に隣接して形成された変調部とを含む固体撮像装置において、一導電型の基板と、前記基板に形成される逆導電型の第１不純物層と、前記光電変換素子の形成領域の前記第１不純物層上に形成される一導電型の第２不純物層と、前記トランジスタの形成領域の前記第１不純物層上に形成され、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層と、前記第３不純物層上方の前記基板上に開口部を有して形成されるゲート電極と、前記開口部の前記基板表面側に形成されるソースと、前記ソースと離間して形成され、前記第１不純物層に電気的に接続されるドレインと、前記開口部を有する前記ゲート電極の外側の側面であって、前記光電変換素子に隣接していない該外側の側面に形成されたサイドウォールと、を含み、前記サイドウォールが形成された前記側面以外の前記ゲート電極の側面には、サイドウォールが形成されていないことを特徴とする。
【００１３】
このような構成によれば、光電変換素子形成領域の第１不純物層に発生した光発生電荷は、第２不純物層から第３不純物層に転送される。第３不純物層に転送された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから出力される。トランジスタを構成するゲート電極は、光電変換素子形成領域側以外の部分の側面にのみサイドウォールが形成される。即ち、光電変換素子形成領域側においては、サイドウォールは形成されず、サイドウォール形成のためのエッチング処理は行われないので、エッチングによるダメージが基板に与えられることはない。これにより、不良の発生を防止することができる。
【００１４】
また、前記ゲート電極は、環状に構成されることを特徴とする。
【００１５】
また、前記第３不純物層内の前記ゲート電極下方に、前記第３不純物層よりも高濃度に形成される第４不純物層を更に具備したことを特徴とする。
【００１６】
このような構成によれば、ゲート電極下方に確実に光発生電荷を転送することができ、変調効率を向上させることができる。
【００１７】
また、本発明に係る固体撮像装置の製造方法は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第１不純物層を形成する工程と、前記光電変換素子の形成領域の前記第１不純物層上に一導電型の第２不純物を形成する工程と、前記トランジスタの形成領域の前記第１不純物層上に、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層を形成する工程と、前記第３不純物層上方の前記基板上方に開口部を有するゲート電極を形成する工程と、前記ゲート電極を含む前記基板上方に絶縁層を形成する工程と、前記開口部を有する前記ゲート電極の外側、且つ前記光電変換素子の形成領域以外に位置する前記絶縁層をエッチングしてサイドウォールを形成する工程と、を具備したことを特徴とする。
【００１８】
このような構成によれば、ゲート電極を含む基板上方には、サイドウォールの材料となる絶縁層が形成される。この絶縁層は、光電変換素子形成領域側以外の部分の側面においてエッチング除去されて、サイドウォールが形成される。従って、光電変換素子形成領域側においては、サイドウォール形成のためのエッチング処理は行われず、エッチングによるダメージが基板に与えられることはない。これにより、不良の発生を防止することができる。
【００１９】
また、前記サイドウォールの形成後に残った前記絶縁層をマスクとして、前記基板に前記第１不純物層に電気的に接続されるドレインを形成する工程を更に具備したことを特徴とする。
【００２０】
このような構成によれば、サイドウォールの形成後に残った絶縁層は、ゲート電極上及び光電変換素子形成領域上に形成されており、ドレイン領域形成時のレジストマスクとして利用することができる。これにより、ドレイン形成時のマスク工程を省略することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図７は本発明の一実施の形態に係り、図１は本実施の形態に係る固体撮像装置の１センサセルの断面形状を示す模式的な断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す説明図である。なお、図１は図２のＡ−Ａ’線断面図である。図３は素子の全体構造を等価回路によって示す回路ブロック図である。図４乃至図７は製造方法を素子の断面形状及びマスクの平面形状によって説明するための工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２２】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２３】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図１及び図２は１つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００２４】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。
【００２５】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面に配線層を形成する段階において、光を透過する開口領域が形成される。基板１表面の比較的浅い位置には前記開口領域よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第２不純物層としての収集ウェル４が形成されている。収集ウェル４上には基板１の表面に、ピニング層としても機能するＮ型の拡散層３２が形成されている。
【００２６】
収集ウェル４と略同じ基板深さの位置には、変調トランジスタＴＭ形成領域にＰ型のウェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを制御するための第３不純物層としての変調用ウェル５が形成されている。
【００２７】
変調用ウェル５上には、基板１表面に環状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。なお、図２ではリングゲート６及び後述するキャリアポケット等は円形状で示してあるが、楕円形状或いは８角形状等の任意の多角形状であってもよい。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域（図示せず）が形成される。
【００２８】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域である第４不純物層としてのキャリアポケット１０（図２の斜線部）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００２９】
ドレイン領域８、後述するＮ型ウェル２１，２１’および拡散層３２がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域下方においては、拡散層３２と収集ウェル４との境界面、第１不純物層としてのＮ型ウェル２１と収集ウェル４の境界面から空乏層が収集ウェル４の全体およびその周囲に広がる。空乏領域において、前記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル４に収集されるようになっている。
【００３０】
収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３１】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。
【００３２】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域２２が設けられている。基板１の比較的深い位置には、Ｐ型基板１の全域に第１不純物層としてのＮ型ウェル２１，２１’が形成されている。フォトダイオード形成領域のＮ型ウェル２１上には、Ｐ型の収集ウェル４が形成されている。収集ウェル４上の基板表面側には、ピニング層としても機能するＮ型の拡散層３２が形成されている。Ｎ型ウェル２１は基板の比較的深い位置まで形成されている。
【００３３】
一方、変調トランジスタＴＭ形成領域においては、基板１上にＰ型埋込層２３が形成されている。Ｐ型埋込層２３によってＮ型ウェル２１’は基板の比較的浅い位置までに制限される。Ｐ型埋込層２３上のＮ型ウェル２１’上には、Ｐ型の変調用ウェル５が形成されている。変調用ウェル５内には、キャリアポケット１０が形成されている。
【００３４】
キャリアポケット１０は、リングゲート６の下方であって、平面的には環状に形成されている。キャリアポケット１０は、Ｐ+拡散による比較的濃い濃度の拡散層である。
【００３５】
変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介して環状のリングゲート６が形成される。リングゲート６の下方には、チャネルを構成するＮ型の拡散層２７が形成されている。
【００３６】
リングゲート６の中央の基板表面にはＮ+拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ型拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース領域７とドレイン領域８とに電気的に接続される。また前記アイソレーション領域２２はＮ型ウェル２１、２１’およびドレイン領域８とに電気的に接続される。
【００３７】
リングゲート６上の一部及びフォトダイオードＰＤ形成領域には、変調トランジスタＴＭをＬＤＤ構造にするためのサイドウォールの材料となる酸化膜４６が堆積されている。酸化膜４６の上方を含む基板１の全面には、層間絶縁膜４１が形成されている。層間絶縁膜４１には、リングゲート６の中央開口の下方に形成されるソース領域７との電気的な接続を行うためのコンタクトホール４２が開孔されている。
【００３８】
サイドウォールの材料となった酸化膜４６は、ドレイン領域８近傍のリングゲート６の側面において異方性エッチングが施されて、この部分においてサイドウォール４５が形成されている。他の部分、即ち、リングゲート６上面のうちドレイン領域８近傍部分を除く部分、リングゲート６の中央開口の基板表面のうちコンタクトホール４２を除く部分及びフォトダイオードＰＤ形成領域においては、酸化膜４６はエッチングされずに残っている。
【００３９】
このように、本実施の形態においては、サイドウォール４５は、リングゲート６の側面であって、フォトダイオード形成領域側以外の部分に形成されており、フォトダイオード形成領域側には形成されていない（図２参照）。
【００４０】
従って、本実施の形態においては、フォトダイオード形成領域側において、基板がダメージを受けるエッチング処理が行われておらず、センサセルに不良が発生することを防止することができる。
【００４１】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００４２】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６３〜６５とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００４３】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図３では接続点ＰＤＷに相当）内に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変調用の変調用ウェル５（図３では接続点ＴＭＷに相当）内のキャリアポケット１０に転送されて保持される。
【００４４】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００４５】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びドレイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６３、ドレイン駆動回路６４及び水平駆動走査回路６５から信号が供給されるようになっている。垂直駆動走査回路６３は、各行のゲート線６７に走査信号を供給し、ドレイン駆動回路６４は各列のドレイン領域８にドレイン電圧を印加する。また、水平駆動走査回路６５は、各ソース線６６に接続されたスイッチ６８に駆動信号を供給する。
【００４６】
各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線６６と垂直方向に配列された複数のゲート線６７との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線６６に接続される。
【００４７】
複数のゲート線６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号が供給されたゲート線６７に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線６６を介して画素信号が出力される。垂直駆動走査回路６３は１フレーム期間においてゲート線６７にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線６６から読み出されて各スイッチ６８に供給される。１ライン分の画素信号は水平駆動走査回路６５によって、スイッチ６８から画素毎に順次出力（ライン出力）される。
【００４８】
各ソース線６６に接続されたスイッチ６８は、共通の定電流源（負荷回路）６９を介して映像信号出力端子７０に接続されている。各センサセル３の変調トランジスタＴＭのソースは定電流源６９に接続されることになり、センサセル３のソースフォロワ回路が構成される。
【００４９】
＜動作＞
次に、センサセル３のフォトダイオードＰＤの光検出、光発生電荷の収集動作及び変調トランジスタＴＭの読み出し動作について説明する。
【００５０】
変調トランジスタＴＭのリングゲート６に低いゲート電圧を印加し、ドレイン領域８にトランジスタの動作に必要な例えば約２〜４Ｖの電圧（ＶＤＤ）を印加する。これにより、Ｎ型ウェル２１が空乏化する。また、ドレイン領域８とソース領域７との間に電界が生じる。
【００５１】
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＮ型ウェル２１に入射することで、電子−正孔対（光発生電荷）が生じる。Ｐ型の収集ウェル４は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、Ｎ型ウェル２１に発生した光発生電荷は収集ウェル４に収集される。更に、光発生電荷は収集ウェル４から変調トランジスタ形成領域内の変調用ウェル５に転送されて、キャリアポケット１０に蓄積される。
【００５２】
キャリアポケット１０に蓄積された光発生電荷によって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択画素のリングゲート６に例えば約２〜４Ｖのゲート電圧（選択ゲート電圧）を印加し、ドレイン領域８に例えば約２〜４Ｖの電圧ＶＤＤを印加する。更に、変調トランジスタＴＭのソース領域７に定電流源６９によって一定の電流を流す。これにより、変調トランジスタＴＭはソースフォロワ回路を形成し、光発生電荷による変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。
【００５３】
なお、初期化時には、キャリアポケット１０、収集ウェル４及び変調用ウェル５内に残留する電荷は排出される。例えば、変調トランジスタＴＭのドレイン領域８及びリングゲート６に５Ｖ以上の正電圧を印加する。変調用ウェル５下方のＮ型ウェル２１’の厚さは薄く、また、Ｎ型ウェル２１’に面する基板１には高濃度のＰ型埋込層２３を形成し基板1側への空乏層の広がりを抑えているので、リングゲート６に印加した電圧は変調用ウェル５及びその隣接領域にのみ作用する。即ち、変調用ウェル５に急激なポテンシャル変化が生じ、光発生電荷を基板１側に掃き出すような強い電界が主として変調用ウェル５に印加されて、残留した光発生電荷は、比較的低いリセット電圧でより確実に基板１に排出される。
【００５４】
初期化後において、非選択画素のリングゲートには、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート６には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線６６から、選択画素の初期化後の信号出力を得る。
【００５５】
＜プロセス＞
次に、素子の製造方法について図４乃至図７の工程図を参照して説明する。なお、図４乃至図７においては、左側に素子の断面形状を示し、右側に左側の素子の製造工程に用いるマスク等の平面形状を示している。図４乃至図７においては、右側のＡ−Ａ’切断線の位置における断面を左側の断面形状で示している。また、図４乃至図７において、基板上の矢印はイオン打ち込みを行うことを示している。
【００５６】
図４（ａ）に示すように、用意したＰ基板１の全面に、例えばボロン（Ｂ）イオンをイオン打ち込みして、基板１表面側において、Ｐ型ウェル２４を形成する。このＰ型ウェル２４は、フォトダイオード形成領域において収集ウェル４を構成し、変調トランジスタ形成領域において、変調用ウェル５を構成する。
【００５７】
次に、フォトダイオード形成領域以外の部分にレジストマスク９１（図４（ｅ））を形成して、例えば燐（リン（Ｐ））イオンの打ち込みを行ってＮ型ウェル２１を形成する（図４（ｂ））。このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う。
【００５８】
次に、基板１にリンのイオン打ち込みを行うことによって、Ｐ型ウェル２４の下方にＮ型ウェルを形成する。こうして、フォトダイオード形成領域についてはＮ型ウェル２１、変調トランジスタ形成領域についてはＮ型ウェル２１’が形成される（図４（ｃ））。
【００５９】
次に、図４（ｆ）に示すレジストマスク９２を用いて、変調トランジスタ形成領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する（図４（ｄ））。更に、同一のレジストマスク９２を用いて、基板１表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ型拡散層２７を形成する。
【００６０】
次に、図５（ａ），（ｄ）に示すように、レジストマスク９３を形成して、素子分離用のアイソレーション領域２２を形成する。次いで、図５（ｂ）に示すように、基板１表面にゲート酸化膜３１を熱酸化によって形成する。
【００６１】
次に、図５（ｃ），（ｅ）に示すように、レジストマスク９５を用いて、リングゲート６を形成する部分の下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形成する。なお、リングゲート６の平面形状は環状である。
【００６２】
次に、図６（ａ）に示すように、変調トランジスタＴＭのリングゲート６を形成するために、ゲート酸化膜３１上に、導電材料層９６及び絶縁層９７を形成する。次に、図６（ｂ），（ｄ）に示すように、図示しないレジストマスクを用いたエッチングにより、２層構造のリングゲート６を形成する。
【００６３】
次に、図６（ｃ），（ｅ）に示すように、リングゲート６の中央開口を塞ぐように形成されたレジストマスク１０１及びリングゲート６をマスクとして、Ｎ型不純物をイオン注入して、基板１表面にピニング層としても機能するＮ型拡散層３２を形成する。
【００６４】
次に、図７（ａ）に示すように、リングゲート６にサイドウォール４５を形成するために、酸化膜５１を堆積させる。次いで、図７（ｂ）に示すように、異方性エッチングによって、サイドウォール４５を形成する。
【００６５】
本実施の形態においては、リングゲート６上面のうちドレイン領域８近傍部分を除く部分及びフォトダイオードＰＤ形成領域においては、図示しないマスクを形成して、酸化膜５１に対するエッチング処理を行わない。これにより、これらの部分においては、酸化膜５１は酸化膜４６として残ったままとなる。こうして、ドレイン領域８近傍のリングゲート６の側面のみにおいて異方性エッチングが施されて、サイドウォール４５が形成される。
【００６６】
次に、図７（ｃ），（ｅ）に示すように、リングゲート６の一部、リングゲート６の開口及びフォトダイオード形成領域を覆う酸化膜４６、並びに、リングゲート６及びリングゲート６側面のサイドウォール４５をマスクとして、Ｎ型不純物をイオン注入してドレイン領域８を形成する。
【００６７】
次に、基板１表面上に層間絶縁膜４１を形成した後、リングゲート６の開口中央にコンタクトホール４２を形成する（図７（ｄ），（ｆ））。なお、コンタクトホール４２の形成時には、リングゲート６の中央開口のゲート酸化膜３１及び酸化膜４６も同時に除去される。
【００６８】
次に、図７（ｄ）に示すように、コンタクトホール４２を介した基板表面へのイオン注入によって、ソース領域７を形成する。
【００６９】
＜実施の形態の効果＞
このように本実施の形態において、リングゲートの側面にサイドウォールを形成する場合には、例えばドレイン領域に隣接する部分のみにサイドウォールを形成する。即ち、フォトダイオード形成領域側ではエッチング処理を行わずに、サイドウォールの材料となる酸化膜を残したままとする。これにより、フォトダイオード形成領域側において、エッチングによるダメージが基板に与えられることを防止することができ、センサセルに不良が発生することがない。
【００７０】
なお、上記実施の形態においては、閾値変調型の固体撮像装置に適用した例を説明したが、ＣＭＯＳ型等の他のイメージングデバイスに適用することもできることは明らかである。
【００７１】
また、図４乃至図７の製造方法の説明では、サイドウォール４５の形成後に残った酸化膜４６を利用して、ドレイン領域８のイオン注入を行う例を説明したが、図５（ａ）に示したアイソレーション領域２２の形成後に、同一のレジストマスク９３を用いて、ドレイン領域８を形成するようにしてもよい。なお、この場合には、図７（ｃ），（ｅ）に示す工程が省略されると共に、サイドウォール４５の下方にもドレイン領域８が形成される。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図３】素子の全体構造を等価回路によって示す回路ブロック図である。
【図４】素子の製造方法を説明するための工程図。
【図５】素子の製造方法を説明するための工程図。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】特許文献１に開示されているイメージセンサを示す模式的断面図。
【符号の説明】
【００７３】
１…基板、４…収集ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１０…キャリアポケット、２７…拡散層、４５…サイドウォール、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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