(57)【要約】【課題】ＣＰＵがアクセスするアドレスや時間で優先順位を変化させることで、画像形成装置のパフォーマンスをソフトウェアも含めて改善すること。【解決手段】本発明のメモリ制御装置は、ＣＰＵ１０と、ＣＰＵ１０のアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力するアドレスＲ／Ｗ監視部１４と、ＣＰＵ１０および少なくとも１つのＤＭＡ２２・２４によるメモリ３１へのアクセスを所定の優先順位に従って制御するアービタ２０と、前記優先順位変更指示を受け取った場合に、所定の時間の間前記優先順位を変更する優先順位設定部２１と、を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵのアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力する監視手段と、
前記ＣＰＵおよび少なくとも１つのＤＭＡによるメモリへのアクセスを所定の優先順位に従って制御するアービタと、
前記優先順位変更指示を受け取った場合に、所定の時間の間前記優先順位を変更する変更手段と、
を備えることを特徴とするメモリ制御装置。
【請求項２】
前記変更手段は、前記優先順位変更指示を受け取った場合に、所定の時間の間前記ＣＰＵの優先順位を高くし、前記アービタは、前記所定の時間の間前記ＣＰＵの前記メモリへのアクセスを前記少なくとも１つのＤＭＡより優先して行うことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記監視手段は、前記アドレスに加え前記ＣＰＵによるアクセスのリード／ライト属性を監視し、前記ＣＰＵによるアクセスのリード／ライト属性とアドレスの双方が設定値と一致した場合に、前記優先順位変更指示を出力することを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
前記変更手段は、前記優先順位変更指示を受けて時間の計測を行う時間計測手段をさらに備え、前記時間計測手段が計測している時間の間前記優先順位を変更することを特徴とする請求項１〜３のいずれか一つに記載のメモリ制御装置。
【請求項５】
前記変更手段は、前記優先順位の優先度を段階的に設定可能とし、前記アービタは、前記優先度に従って前記メモリへのアクセスを制御することを特徴とする請求項１〜４のいずれか一つに記載のメモリ制御装置。
【請求項６】
前記変更手段は、前記優先順位を変更することを許可するか否かを設定可能であることを特徴とする請求項１〜５のいずれか一つに記載のメモリ制御装置。
【請求項７】
ＣＰＵのアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力する監視工程と、
前記優先順位変更指示を受け取った場合に、前記ＣＰＵおよび少なくとも１つのＤＭＡによる前記メモリへのアクセスを所定の優先順位に従って制御するアービタについて、所定の時間の間前記優先順位を変更する変更工程と、
を含むことを特徴とするメモリ制御方法。
【請求項８】
前記変更工程は、前記優先順位変更指示を受け取った場合に前記ＣＰＵの優先順位を高くし、前記アービタは、前記所定の時間の間前記ＣＰＵの前記メモリへのアクセスを前記少なくとも１つのＤＭＡより優先して行うことを特徴とする請求項７に記載のメモリ制御方法。
【請求項９】
前記監視工程は、前記アドレスに加え前記ＣＰＵによるアクセスのリード／ライト属性を監視し、前記ＣＰＵによるアクセスのリード／ライト属性とアドレスの双方が設定値と一致した場合に、前記優先順位変更指示を出力することを特徴とする請求項７または８に記載のメモリ制御方法。
【請求項１０】
前記変更工程は、前記優先順位変更指示を受けて時間の計測を行い、計測している時間の間前記優先順位を変更することを特徴とする請求項７〜９のいずれか一つに記載のメモリ制御方法。
【請求項１１】
前記変更工程は、前記優先順位の優先度を段階的に設定可能とし、前記アービタは、前記優先度に従って前記メモリへのアクセスを制御することを特徴とする請求項７〜１０のいずれか一つに記載のメモリ制御方法。
【請求項１２】
前記変更工程は、前記優先順位を変更することを許可するか否かを設定可能であることを特徴とする請求項７〜１１のいずれか一つに記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵおよび少なくとも１つのＤＭＡによるメモリへのアクセスを所定の優先順位に従って制御するメモリ制御装置およびメモリ制御方法に関する。
【背景技術】
【０００２】
プリンタなどの事務機器においては、更なる処理効率の向上を図るべく、複数のマスタを用いて処理を行う場合が多い。これらのマスタは、ＣＰＵおよびＤＭＡを含み、メモリなどの共通のリソースを使用して処理を行う。共通のメモリを使用する場合に、各マスタが同時にアクセスを行わないように、アービタを用いてアクセスを管理する。
【０００３】
このようにアービタは、メモリにアクセスするデバイスをＣＰＵにするかＤＭＡにするか、ＤＭＡの場合どのＤＭＡで処理を行うかを判定し、適切なマスタにアクセス権を振り分けている。アービタは一般に、バスを共通利用するシステムで用いられている。
【０００４】
これに関し、メモリをＣＰＵ、ＤＭＡ、ＰＣＩなどで共通利用する場合の半導体集積回路内のアービタについての技術がある（たとえば、特許文献１参照。）。一方アービタに接続するマスタが増えてくると、平等に調停を行っていると各マスタに割り当てられる１回当たりの時間は短くなり、パフォーマンスが必要なマスタのパフォーマンス低下が懸念される。このようなシステムにおいて、要求を特定期間マスクすることで、パフォーマンスが必要なマスタのパフォーマンス低下を回避しようと試みる技術がある（たとえば、特許文献２参照。）。
【０００５】
【特許文献１】特開２００２−１１６９２５号公報
【特許文献２】特開２００２−２６９０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、処理内容によって特定のマスタによる処理を重点的に行いたい場合がある。プリンタやデジタル複写機などの画像形成装置を例にあげる。画像をプリントアウトしている場合は、画像出力に用いるＤＭＡを優先してメモリにアクセスさせる必要があるが、プリントデータをメモリへ描画している場合は、ＣＰＵを優先してメモリにアクセスさせる必要がある。この場合メモリへのアクセス権を、ＣＰＵに優先的に割り当てるか、ＤＭＡに優先的に割り当てるかを切り替えて処理することがアービタに要求される。
【０００７】
しかし、ＣＰＵをリソースとしているが、優先順位のことについては言及されていないもの、およびＣＰＵをリソースとしておらず、ソフトウェアのパフォーマンス低下について言及されていないものしか開示されてこなかった。
【０００８】
これらの状況を鑑み、本発明は、ＣＰＵがアクセスするアドレスや時間で優先順位を変化させることで、画像形成装置のパフォーマンスをソフトウェアも含めて改善するメモリ制御装置およびメモリ制御方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１に記載のメモリ制御装置は、ＣＰＵと、前記ＣＰＵのアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力する監視手段と、前記ＣＰＵおよび少なくとも１つのＤＭＡによるメモリへのアクセスを所定の優先順位に従って制御するアービタと、前記優先順位変更指示を受け取った場合に、所定の時間の間前記優先順位を変更する変更手段と、を備えることを特徴とする。
【００１０】
この請求項１の発明によれば、ＣＰＵのアクセス先のアドレスを監視して優先順位の変更を開始するので、優先順位を変更するタイミングをソフトウェアで制御する必要がなく、簡単にシステムに組み込むことが出来る。またＣＰＵがメモリを使う優先順位を制御出来ることにより、ソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００１１】
また、請求項２に記載のメモリ制御装置は、請求項１に記載の発明において、前記変更手段は、前記優先順位変更指示を受け取った場合に、所定の時間の間前記ＣＰＵの優先順位を高くし、前記アービタは、前記所定の時間の間前記ＣＰＵの前記メモリへのアクセスを前記少なくとも１つのＤＭＡより優先して行うことを特徴とする。
【００１２】
この請求項２の発明によれば、ＣＰＵによるメモリへのアクセスが優先して行われるので、ＣＰＵの処理の高速化を行うにあたり、ＣＰＵがメモリを使う優先順位を制御出来るので、ソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００１３】
また、請求項３に記載のメモリ制御装置は、請求項１または２に記載の発明において、前記監視手段は、前記アドレスに加え前記ＣＰＵによるアクセスのリード／ライト属性を監視し、前記ＣＰＵによるアクセスのリード／ライト属性とアドレスの双方が設定値と一致した場合に、前記優先順位変更指示を出力することを特徴とする。
【００１４】
この請求項３の発明によれば、ＣＰＵのアドレスを監視すると同時にリード／ライト属性も監視し優先順位を変更することにより、ソフトウェアでポーリング処理などを行っている場合などを除くことが出来、優先順位を変更するタイミングを細かく特定することが出来る。
【００１５】
また、請求項４に記載のメモリ制御装置は、請求項１〜３のいずれか一つに記載の発明において、前記変更手段は、前記優先順位変更指示を受けて時間の計測を行う時間計測手段をさらに備え、前記時間計測手段が計測している時間の間前記優先順位を変更することを特徴とする。
【００１６】
この請求項４の発明によれば、優先順位を変更する期間が設定可能なので、優先順位を元に戻すタイミングをソフトウェアで制御する必要がなく、簡単にシステムに組み込むことが出来る。
【００１７】
また、請求項５に記載のメモリ制御装置は、請求項１〜４のいずれか一つに記載の発明において、前記変更手段は、前記優先順位の優先度を段階的に設定可能とし、前記アービタは、前記優先度に従って前記メモリへのアクセスを制御することを特徴とする。
【００１８】
この請求項５の発明によれば、優先順位の度合いを段階的に設定可能なので、異なるシステムになった場合でも調整することでソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００１９】
また、請求項６に記載のメモリ制御装置は、請求項１〜５のいずれか一つに記載の発明において、前記変更手段は、前記優先順位を変更することを許可するか否かを設定可能であることを特徴とする。
【００２０】
この請求項６の発明によれば、優先順位を変更することを許可するかしないかという設定を持つことにより、調整によって算出した時間設定と、優先順位の段階設定を変えることなく、機能を停止させることが出来る。
【００２１】
また、請求項７に記載のメモリ制御方法は、ＣＰＵのアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力する監視工程と、前記優先順位変更指示を受け取った場合に、前記ＣＰＵおよび少なくとも１つのＤＭＡによる前記メモリへのアクセスを所定の優先順位に従って制御するアービタについて、所定の時間の間前記優先順位を変更する変更工程と、を備えることを特徴とする。
【００２２】
この請求項７の発明によれば、ＣＰＵのアクセス先のアドレスを監視して優先順位の変更を開始するので、優先順位を変更するタイミングをソフトウェアで制御する必要がなく、簡単にシステムに組み込むことが出来る。またＣＰＵがメモリを使う優先順位を制御出来ることにより、ソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００２３】
また、請求項８に記載のメモリ制御方法は、請求項７に記載の発明において、前記変更工程は、前記優先順位変更指示を受け取った場合に前記ＣＰＵの優先順位を高くし、前記アービタは、前記所定の時間の間前記ＣＰＵの前記メモリへのアクセスを前記少なくとも１つのＤＭＡより優先して行うことを特徴とする。
【００２４】
この請求項８の発明によれば、ＣＰＵによるメモリへのアクセスが優先して行われ、ＣＰＵの処理の高速化を行うにあたり、ＣＰＵがメモリを使う優先順位を制御出来るので、ソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００２５】
また、請求項９に記載のメモリ制御方法は、請求項７または８に記載の発明において、前記監視工程は、前記アドレスに加え前記ＣＰＵによるアクセスのリード／ライト属性を監視し、前記ＣＰＵによるアクセスのリード／ライト属性とアドレスの双方が設定値と一致した場合に、前記優先順位変更指示を出力することを特徴とする。
【００２６】
この請求項９の発明によれば、ＣＰＵのアドレスを監視すると同時にリード／ライト属性も監視して優先順位を変更することにより、ソフトウェアでのポーリング処理などを省略することが出来、優先順位を変更するタイミングを細かく特定することが出来る。
【００２７】
また、請求項１０に記載のメモリ制御方法は、請求項７〜９のいずれか一つに記載の発明において、前記変更工程は、前記優先順位変更指示を受けて時間の計測を行い、計測している時間の間前記優先順位を変更することを特徴とする。
【００２８】
この請求項１０の発明によれば、優先順位を変更する期間が設定可能なので、優先順位を元に戻すタイミングをソフトウェアで制御する必要がなく、簡単にシステムに組み込むことが出来る。
【００２９】
また、請求項１１に記載のメモリ制御方法は、請求項７〜１０のいずれか一つに記載の発明において、前記変更工程は、前記優先順位の優先度を段階的に設定可能とし、前記アービタは、前記優先度に従って前記メモリへのアクセスを制御することを特徴とする。
【００３０】
この請求項１１の発明によれば、優先順位の度合いを段階的に設定可能なので、異なるシステムになった場合でも調整することでソフトウェアのパフォーマンスとハードウェアのパフォーマンスのバランスを制御することが出来る。
【００３１】
また、請求項１２に記載のメモリ制御方法は、請求項７〜１１のいずれか一つに記載の発明において、前記変更工程は、前記優先順位を変更することを許可するか否かを設定可能であることを特徴とする。
【００３２】
この請求項１２の発明によれば、優先順位を変更することを許可するかしないかという設定を持つことにより、調整によって算出した時間設定と、優先順位の段階設定を変えることなく、機能を停止させることが出来る。
【発明の効果】
【００３３】
本発明に係るメモリ制御装置およびメモリ制御方法によれば、ＣＰＵがアクセスするアドレスや時間で優先順位を変化させることで、画像形成装置のパフォーマンスをソフトウェアも含めて改善することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照して、本発明にかかるメモリ制御装置およびメモリ制御方法の好適な実施の形態を詳細に説明する。
【００３５】
図１に本発明の一実施形態であるメモリ制御装置のブロック図を示す。ＣＰＵ１０にはＣＰＵインターフェース１１が接続される。ＣＰＵインターフェース１１は、ＣＰＵ１０のアクセス先のアドレスをデコードし、ＲＯＭかＮＶＲＡＭ（不揮発ＲＡＭ）かメモリ３１のいずれにＣＰＵ１０がアクセスするかを決定する。ＣＰＵインターフェース１１には、ＲＯＭへアクセスするためのタイミング信号を生成するＲＯＭインターフェース回路１２（図中、ＲＯＭ  Ｉ／Ｆと省略する）、ＮＶＲＡＭへアクセスするためのタイミング信号を生成するＮＶＲＡＭインターフェース回路１３（図中、ＮＶＲＡＭ  Ｉ／Ｆと省略する）が接続される。またＣＰＵインターフェース１１にはアドレスＲ／Ｗ監視部１４が接続され、アドレスＲ／Ｗ監視部１４に時間計測部１５が接続され、時間計測部１５はアービタ２０に接続される。
【００３６】
ＣＰＵインターフェース１１にはアービタ２０が接続される。アービタ２０には、後述の優先順位設定部２１、画像や符号などを圧縮する圧縮ＤＭＡ２２、画像や符号などを伸長する伸長ＤＭＡ２３、プリンタの作像部へデータを出力する出力ＤＭＡ２４が接続されている。アービタ２０は、メモリコントローラ３０に接続され、メモリコントローラ３０は、メモリ３１に接続される。メモリコントローラ３０は、アービタ２０による指示を受け、アービタ２０により指定されたマスタによるアクセスを受ける。指定されたマスタは、メモリコントローラ３０を介してメモリ３１へのアクセスを行う。アービタ２０によって選択されたマスタの要求は、メモリコントローラ３０へ行き、メモリコントローラ３０ではメモリ３１へアクセスするために必要なタイミング信号を生成し、最終的にメモリ３１にアクセスを行う。
【００３７】
本発明の主要な構成であるアドレスＲ／Ｗ監視部１４、時間計測部１５、優先順位設定部２１を、図１を用いて説明する。アドレスＲ／Ｗ監視部１４は、ＣＰＵインターフェース１１と接続され、アクセス先のアドレスおよびリード／ライト属性を常に監視している。アドレスＲ／Ｗ監視部１４は、アドレス設定情報およびリード（読み出し）かライト（書き込み）のどちらを監視するかの情報を記憶している。アドレスＲ／Ｗ監視部１４は、ＣＰＵインターフェース１１からアクセス先のアドレスおよびリード／ライト属性を受け取り、これに対して、設定されたアドレス情報およびリード／ライト属性の双方が一致するか否かを判定する。一致した場合に、アドレスＲ／Ｗ監視部１４は、時間計測部１５にトリガ信号を出力する。
【００３８】
時間計測部１５は、内部にタイマー設定情報を持ち、トリガ信号を受けたときタイマーのカウントを開始し、アービタ２０に優先順位変更信号を出力する。時間計測部１５は、タイマー設定情報で設定された時間の間時間の計測を行う。アービタ２０は、優先順位変更信号を受けると、優先順位設定部２１から出力される優先順位設定に基づき制御を行う。優先順位設定は段階的に設定することができる。
【００３９】
図２はＣＰＵ１０のアクセス先をタイムチャートで示したものである。（ａ）は優先順位を変更しなかった場合である。（ｂ）はアドレスＲ／Ｗ監視部１４へのアドレス設定をＮＶＲＡＭのアドレスに設定した場合である。ＮＶＲＡＭアクセス４０が始まるとき、ＣＰＵ１０がアクセスするアドレスと、アドレスＲ／Ｗ監視部１４で記憶されるアドレスが一致するので、時間計測部１５は、時間計測を開始しタイマー設定期間中時間計測を行う。リード／ライト属性に従って時間計測を開始するように設定している場合は、アドレスとリード／ライト属性の両方が、ＣＰＵインターフェース１１からの出力と記憶された値で一致する場合に時間計測を行う。そしてアービタ２０は、ＣＰＵ１０のメモリ３１へのアクセスの優先順位を上げる。時間計測期間中、ＣＰＵ１０のメモリ３１へのアクセスが優先的になされ、その結果ＣＰＵ１０のメモリアクセスが早くなる。
【００４０】
メモリアクセス４１（図中、メモリと省略する。以下４２、４３、４４、４６、４７も同様）のアクセス時間は、メモリアクセス４２に示すように短縮される。同様に、メモリアクセス４３のアクセス時間は、メモリアクセス４４に示すように短縮される。ＣＰＵ１０のメモリ３１へのアクセス時間が短縮されるので、ＣＰＵ１０は、空いた時間でＮＶＲＡＭアクセス４５（図中、ＮＶＲＡＭと省略する。以下４８も同様）、メモリアクセス４６を行うことができる。ＮＶＲＡＭへのアクセスを前倒しで行うことができるので、結果としてＮＶＲＡＭアクセス全体のトータル期間が短くなる。タイマー設定期間を過ぎると優先順位は元に戻り、元の優先順位に従ってメモリアクセス４７およびＮＶＲＡＭアクセス４８が実行される。
【００４１】
図３は優先順位の度合いを段階的に設定可能な機能を用い、ＣＰＵ１０に対する優先度をさらに上げた場合の、ＣＰＵのアクセス先をタイムチャートで示した図である。（ａ）は優先順位を変更しなかった場合である。（ｂ）はアドレス監視部Ｒ／Ｗ１４へのアドレス設定をＮＶＲＡＭのアドレスに設定した場合である。たとえば優先順位を５段階に設定可能にして、第１段階が最も低く、第５段階が最も高いとすることができる。図２の場合を第３段階であったと仮定し、図３では第５段階に設定したとして考えると、ＣＰＵ１０のメモリアクセスの優先度はさらに高くなるので、ＣＰＵ１０によるメモリ３１への１回当たりのアクセスは、高速に終了する。この場合、メモリ３１へのアクセス時間はさらに早くなるので、ＣＰＵ１０のＮＶＲＡＭへのアクセスの全体時間はさらに短い期間で行うことができる。
【００４２】
ＮＶＲＡＭアクセス５０（図中、ＮＶＲＡＭと省略する。以下、５５、５８も同様）が始まるとき、ＣＰＵ１０がアクセスするアドレスと、アドレスＲ／Ｗ監視部１４で記憶されるアドレスが一致するので、時間計測部１５は、時間計測を開始しタイマー設定期間中時間計測を行う。そしてアービタ２０は、ＣＰＵ１０のメモリへのアクセスの優先順位を上げる。時間計測期間中、ＣＰＵ１０のメモリ３１へのアクセスが優先的になされ、その結果ＣＰＵ１０のメモリアクセスが早くなる。
【００４３】
メモリアクセス５１（図中、メモリと省略する。以下、５２、５３、５４、５６、５７も同様）のアクセス時間は、メモリアクセス５２に示すように短縮される。同様に、メモリアクセス５３のアクセス時間は、メモリアクセス５４に示すように短縮される。ＣＰＵ１０のメモリ３１へのアクセス時間が短縮されるので、ＣＰＵ１０は、空いた時間でＮＶＲＡＭアクセス５５、メモリアクセス５６を行うことができる。ＮＶＲＡＭへのアクセスを前倒しで行うことができるので、結果としてＮＶＲＡＭへのアクセス全体の期間が短くなる。タイマー設定期間を過ぎると優先順位は元に戻り、元の優先順位に従ってメモリアクセス５７およびＮＶＲＡＭアクセス５８が実行される。
【００４４】
図４は、画像形成装置で使用する場合のメモリアクセスの優先順位の変化を示した図である。画像データ転送中は、出力ＤＭＡ２４などの、画像を扱うマスタの優先順位を上げておく。ページ間では、ＮＶＲＡＭへトータルプリント枚数などのカウンタ情報の更新などを行うので、ＣＰＵ１０の優先順位を高くする。つまり、画像データ転送６１においては、出力ＤＭＡ２４によるメモリ３１へのアクセスの優先順位を上げる。画像データ転送６１が終わり、ページ間６２では、ＣＰＵ１０の優先順位を上げる。画像データ転送６３が開始すると、今度は再び出力ＤＭＡ２４の優先順位を上げる。
【００４５】
以上の通り説明した本発明の一実施形態によれば、ＣＰＵ１０による一連のＮＶＲＡＭアクセスを短い期間で終了させることができ、タイマー設定をページ間に対して適切に設定することができる。従って、次の画像データ転送がはじまるまでには、自動的に画像を扱うマスタの優先順位が上がる。上記説明ではＮＶＲＡＭのアドレスをタイマー設定の条件とすることにより、ＮＶＲＡＭのトータルアクセス期間を短くしたが、これに限らず他の条件に基づいて優先順位の変更を行うこともできる。
【産業上の利用可能性】
【００４６】
以上のように、本発明に係るメモリ制御装置およびメモリ制御方法は、複数のマスタをアービタで切り替え処理する必要がある画像形成装置に適しており、特にプリンタ、複写機において有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態であるメモリ制御装置のブロック図である。
【図２】ＣＰＵのアクセス先をタイムチャートで示した図である。
【図３】ＣＰＵに対する優先度をさらに上げた場合の、ＣＰＵのアクセス先をタイムチャートで示した図である。
【図４】画像形成装置で使用する場合のメモリアクセスの優先順位の変化を示した図である。
【符号の説明】
【００４８】
１０  ＣＰＵ
１１  ＣＰＵインターフェース
１２  ＲＯＭインターフェース
１３  ＮＶＲＡＭインターフェース
１４  アドレスＲ／Ｗ監視部
１５  時間計測部
２０  アービタ
２１  優先順位設定部
２２  圧縮ＤＭＡ
２３  伸長ＤＭＡ
２４  出力ＤＭＡ
３０  メモリコントローラ
３１  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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