(57)【要約】【課題】  鉛を含まず、かつＰＺＴと同程度の残留分極を示す強誘電体材料及びその製造方法を提供する。【解決手段】  下地部材の表面上に、ＢｉＦｅＯ３の前駆体溶液を塗布する。塗布後に熱処理を行い誘電体膜を得る。誘電体膜を、非酸化性雰囲気中で加熱し、結晶化させる。これにより、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、正方晶系または斜方晶系の結晶格子をもつ強誘電体材料が得られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｂｉ、Ｆｅ、及びＯを構成元素として含み、正方晶系または斜方晶系の結晶格子をもつ強誘電体材料。
【請求項２】
Ｂｉ、Ｆｅ、及びＯを構成元素として含み、残留分極が６．１μＣ／ｃｍ２よりも大きい強誘電体材料。
【請求項３】
Ｂｉ、Ｆｅ、及びＯを構成元素として含み、比誘電率が１００以上３００以下である強誘電体材料。
【請求項４】
Ｂｉ、Ｆｅ、及びＯを構成元素として含み、Ｘ線回折パターンを測定したとき、（１０１）面及び（０１１）面に対応する一つの第１のピークと、（１１０）面に対応し、該第１のピークとは分離した第２のピークが観測される強誘電体材料。
【請求項５】
ＢｉＦｅＯ３の酸素欠損が生じた組成を有する請求項１〜４のいずれかに記載の強誘電体材料。
【請求項６】
さらに、希土類元素を含む請求項１〜５のいずれかに記載の強誘電体材料。
【請求項７】
Ｂｉの組成比を１−ｙとし、希土類元素の組成比をｙとしたとき、ｙが０．０５≦ｙ≦０．２である請求項６に記載の強誘電体材料。
【請求項８】
（ａ）下地部材の表面上に、ＢｉＦｅＯ３の前駆体溶液を塗布する工程と、
（ｂ）塗布後に熱処理を行い誘電体膜を得る工程と、
（ｃ）前記誘電体膜を、非酸化性雰囲気中で加熱し、結晶化させる工程と
を有する強誘電体膜の作製方法。
【請求項９】
半導体基板と、
前記半導体基板の表層部に、チャネル領域を隔てて配置されたソース及びドレイン領域と、
前記チャネル領域の上に形成され、請求項１〜７のいずれかに記載の強誘電体材料からなる膜を含むゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と
を有する強誘電体メモリ。
【請求項１０】
半導体基板の上に形成され、一対の端子の間の電流路をスイッチングするスイッチング素子と、
前記スイッチング素子の一方の端子に接続され、請求項１〜７のいずれかに記載の強誘電体材料からなる容量誘電体膜を含むキャパシタと
を有する強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料、その製造方法及び強誘電体メモリに関し、特にＢｉ、Ｆｅ、及びＯを構成元素として含む強誘電体材料、その製造方法、及びその強誘電体材料を用いた強誘電体メモリに関する。
【背景技術】
【０００２】
自発分極を持つ強誘電体をキャパシタの容量誘電体膜に用いた不揮発性メモリ（ＦＲＡＭ）が、次世代のメモリとして注目され、非接触のＩＣカード等への応用が期待されている。ＦＲＡＭには、ＦＥＴのゲート絶縁膜上に強誘電体膜を配置した１トランジスタ型のもの（１Ｔ−ＦＲＡＭ）と、ＤＲＡＭのキャパシタの容量誘電体膜を強誘電体膜に置き換えた１トランジスタ−１キャパシタ型のものが知られている。
【０００３】
使用可能な強誘電体材料として、ペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）等や、ビスマス層状構造を有する（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、ＳｒＢｉ２Ｔａ２Ｏ９等が知られている。ビスマス層状構造を有する強誘電体は、ＰＺＴと異なり鉛を含まないため、環境の面からは好ましい材料である。ＢＬＴは、ＰＺＴと同程度の残留分極を持つが、厚さ方向の残留分極が最大値を示すように配向させて容量誘電体膜を形成することが困難である。このため、ＢＬＴで容量誘電体膜を形成した場合に、実際に得られる残留分極は、その材料固有の最大残留分極よりも小さくなる。
【０００４】
また、１トランジスタ型のＦＲＡＭでは、チャネルとゲート電極との間に、ゲート絶縁膜と強誘電体膜との２層が挿入される。強誘電体膜に効率的に電圧を印加するためには、強誘電体膜の比誘電率をなるべく小さくすることが好ましい。
【０００５】
下記の特許文献１に、鉛を含まない強誘電体材料であるＢｉＦｅＯ３を用いたＦＲＡＭが開示されている。
【０００６】
【特許文献１】特開２００１−２１０７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＢｉＦｅＯ３は、ＰＺＴと比べて、残留分極が小さい。本発明の目的は、鉛を含まず、かつＰＺＴと同程度の残留分極を示す強誘電体材料及びその製造方法を提供することである。本発明の他の目的は、上述の強誘電体材料を用いた強誘電体メモリを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、正方晶系または斜方晶系の結晶格子をもつ強誘電体材料が提供される。
【０００９】
本発明の他の観点によると、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、残留分極が６．１μＣ／ｃｍ２よりも大きい強誘電体材料が提供される。
【００１０】
本発明のさらに他の観点によると、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、比誘電率が１００以上３００以下である強誘電体材料が提供される。
【００１１】
本発明のさらに他の観点によると、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、Ｘ線回折パターンを測定したとき、（１０１）面及び（０１１）面に対応する一つの第１のピークと、（１１０）面に対応し、該第１のピークとは分離した第２のピークが観測される強誘電体材料が提供される。
【００１２】
本発明のさらに他の観点によると、（ａ）下地部材の表面上に、ＢｉＦｅＯ３の前駆体溶液を塗布する工程と、（ｂ）塗布後に熱処理を行い誘電体膜を得る工程と、（ｃ）前記誘電体膜を、非酸化性雰囲気中で加熱し、結晶化させる工程とを有する強誘電体膜の作製方法が提供される。
【００１３】
本発明のさらに他の観点によると、上記強誘電体材料を用いた強誘電体メモリが提供される。
【発明の効果】
【００１４】
Ｂｉ、Ｆｅ、及びＯを構成元素として含むＢＦＯ系強誘電体材料を、従来の菱面体晶系から正方晶系または斜方晶系に変えることにより、大きな残留分極を得ることができる。菱面体晶系のＢｉＦｅＯ３単結晶の残留分極は６．１μＣ／ｃｍ２であるが、正方晶系または斜方晶系に変えることにより、それよりも大きな残留分極が得られる。
【００１５】
比誘電率が３００以下であるということは、ＰＺＴの比誘電率８００よりも小さい。比誘電率の小さな強誘電体材料は、１トランジスタ型ＦＲＡＭの強誘電体膜材料に適している。正方晶系の結晶格子を持つ結晶のＸ線回折パターンを測定すると、（１０１）面及び（０１１）面に対応する一つの第１のピークと、（１１０）面に対応し、第１のピークとは分離した第２のピークとが観測される。または、斜方晶系であっても、ａ軸とｂ軸との長さの差がわずかであるならば、（１０１）面に対応するピークと（０１１）面に対応するピークとがほぼ重なる。
【００１６】
菱面体晶系のＢｉＦｅＯ３を非酸化性雰囲気中で熱処理すると、酸素の一部が脱離して、酸素欠陥が発生する。酸素欠陥が導入されると、結晶格子が正方晶系または斜方晶系に変化する。
【発明を実施するための最良の形態】
【００１７】
図１に、実施例による強誘電体材料を用いたキャパシタの断面図を示す。ｎ型シリコンからなる基板１の表面に、酸化シリコン膜２が形成されている。酸化シリコン膜２は、例えば熱酸化により形成される。酸化シリコン膜２の上に、下部電極膜３、容量誘電体膜５、及び上部電極膜６がこの順番に積層されている。下部電極膜３は、厚さ６０ｎｍのＴｉ膜３ａと、厚さ１００ｎｍのＰｔ膜３ｂとの２層構造を有する。Ｔｉ膜３ａ及びＰｔ膜３ｂは、例えばスパッタリングにより形成することができる。
【００１８】
容量誘電体膜５は、例えば化学溶液堆積法（ＣＳＤ法）で成膜される。以下、その手順について説明する。ＢｉＦｅＯ３の前駆体溶液を下部電極３の上にスピンコートする。例えば、この前駆体溶液の溶媒は、２−メトキシエタノールであり、ＢｉＦｅＯ３の濃度は０．１５ｍｏｌ％である。温度１５０℃のホットプレート上に１分間載置して溶媒を蒸発させる。その後温度４００℃のホットプレート上に載置して、熱分解を行う。熱分解後、室温まで冷却する。これにより、アモルファスまたは結晶状態のＢｉＴｉＯ３膜が得られる。前駆体溶液の塗布、溶媒の蒸発、熱分解、及び冷却の一連の処理を、例えば３２回繰り返す。繰り返し回数は、所望の膜厚によって調節される。
【００１９】
ラピッドサーマルアニール（ＲＴＡ）装置を用い、窒素ガス雰囲気中で２０秒間で５００℃まで昇温し、５分間の熱処理（結晶化アニール）を行う。この熱処理により、ＢｉＦｅＯ３が結晶化されると共に、酸素が脱離して、酸素欠損（酸素の空格子点）が発生する。酸素欠陥が発生したＢｉＦｅＯ３を、ＢｉＦｅＯ３−ｘと標記する。ＢｉＦｅＯ３やＢｉＦｅＯ３−ｘ等の、Ｂｉ、Ｆｅ、及びＯを構成元素として含む強誘電体材料を、ＢＦＯ系強誘電体材料と呼ぶこととする。結晶化後のＢｉＦｅＯ３−ｘの膜厚は、例えば３００ｎｍである。
【００２０】
結晶化された容量誘電体膜５の上に、メタルマスクを介して真空蒸着法によりＰｔからなる上部電極膜６を形成する。酸素欠損を有するＢＦＯ系強誘電体材料からなる容量誘電体膜５を下部電極膜３と上部電極膜６とで挟んだキャパシタが形成される。
【００２１】
比較のために、結晶化アニールを酸化性雰囲気中で行って形成したＢＦＯ系強誘電体材料からなる強誘電体膜を作製した。
【００２２】
図２に、実施例によるＢＦＯ系強誘電体材料のＸ線回折パターン（実線ａ）を、比較例によるＢＦＯ系強誘電体材料のＸ線回折パターン（実線ｂ）と比較して示す。比較例のＢＦＯ系強誘電体材料では、（０１２）面に対応するブロードなピークが現れており、菱面体晶系の結晶格子を有することがわかる。
【００２３】
実施例によるＢＦＯ系強誘電体材料では、（１０１）面に対応する相対的に高いピークと、（１１０）面に対応する相対的に低いピークとが現れている。結晶が立方晶系であれば、（１１０）面、（１０１）面、及び（０１１）面がすべて等価であるため、これら３つの面に対応するピークは分離しない。実施例によるＢＦＯ系強誘電体材料においては、（１０１）面に対応するピークと（０１１）面に対応するピークとが重なり、その高さが（１１０）面に対応するピークの約２倍になっている。すなわち、このＢＦＯ系強誘電体材料の結晶格子は、ほぼ正方晶系であると考えられる。ＢｉＦｅＯ３を窒素雰囲気中でアニールすることにより、酸素欠損が生じ、ほぼ正方晶系の結晶が得られたと考えられる。
【００２４】
正方晶系の結晶では、結晶格子のａ軸とｂ軸との長さが等しく、ｃ軸の長さがａ軸の長さと異なる。ａ軸とｂ軸との長さが異なっている場合、すなわち斜方晶系の場合には、（１０１）面に対応するピークと（０１１）面に対応するピークとが分離する。ところが、ａ軸の長さとｂ軸の長さと差が僅かである場合には、２つのピークは明確には分離されず、１つのピークのように観測される。従って、図２に示したＸ線回折結果から、実施例によるＢＦＯ系強誘電体材料の結晶格子は、正方晶系、またはａ軸とｂ軸との長さの差がＸ線回折によっては検出できない程度に僅かに異なる斜方晶系であると考えられる。
【００２５】
図３に、実施例による容量誘電体膜のＰ−Ｅヒステリシス曲線を示す。横軸は印加電界を単位「ｋＶ／ｃｍ」で表し、縦軸は分極の大きさを単位「μＣ／ｃｍ２」で表す。残留分極が３０μＣ／ｃｍ２以上の大きなヒステリシスが発現した。この残留分極の大きさはＰＺＴの残留分極の大きさと同程度である。菱面体晶系の単結晶ＢｉＦｅＯ３の残留分極は６．１μＣ／ｃｍ２であることが知られている。ＢＦＯ系強誘電体材料の結晶格子を、菱面体晶系から正方晶系または斜方晶系に変えることにより、残留分極を大きくすることができる。
【００２６】
図４に、実施例によるＢＦＯ系強誘電体材料の比誘電率と誘電損角（ｔａｎδ）との周波数依存性を示す。図４中の実線ａが、比誘電率を示し、破線ａが誘電損角を示す。横軸は周波数を単位「Ｈｚ」で表す。周波数１ｋＨｚから１０ＭＨｚの範囲で、比誘電率がほぼ１００であることがわかる。菱面体晶系のＢｉＦｅＯ３の単結晶の１０ｋＨｚにおける比誘電率は約４５である。この結果から、実施例によるＢＦＯ系強誘電体材料は、菱面体晶系のＢｉＦｅＯ３とは明確に異なることがわかる。
【００２７】
上記実施例の方法により、残留分極が６．１μＣ／ｃｍ２よりも大きいＢＦＯ系強誘電体材料が得られる。このように大きな残留分極は、従来の菱面体晶系のＢｉＦｅＯ３では得られなかった。
【００２８】
上記実施例では、結晶化アニールを５００℃で行ったが、結晶化アニール温度を４００℃〜６５０℃としてもよい。
【００２９】
また、上記実施例では、結晶化アニールを窒素雰囲気中で行ったが、酸素欠損が生じるように、その他の非酸化性雰囲気中で結晶化アニールを行ってもよい。
【００３０】
上記実施例による方法で作製したＢｉＦｅＯ３−ｘは、菱面体晶系のものに比べて、酸素の空格子欠陥密度が高い。この欠陥はリーク電流増大の原因になる。リーク電流の増大を抑制するために、ドーパントを添加してもよい。ドーパントとして希土類元素、好ましくはＬａやＮｄを添加することにより、リーク電流の増大を抑制することができる。ＬａまたはＮｄ等の希土類元素を添加すると、Ｂｉの一部がＬａまたはＮｄに置き換えられる。Ｂｉの組成比を１−ｙとし、ＬａまたはＮｄの組成比をｙとしたとき、リーク電流増大抑制効果を得るために、ｙを０．０５≦ｙ≦０．２とすることが好ましい。これらのドーパントは、前駆体溶液に添加しておけばよい。
【００３１】
図４に、Ｌａを添加したＢｉ１−ｙＬａｙＦｅＯ３−ｘの比誘電率と誘電損角を示す。実線ｂ、ｃ、及びｄが、それぞれＬａの組成比ｙを０．０５、０．１０、及び０．１５とした場合の比誘電率を示す。破線ｂ、ｃ、及びｄが、それぞれＬａの組成比ｙを０．０５、０．１０、及び０．１５とした場合の誘電損角を示す。
【００３２】
図５に、Ｎｄを添加したＢｉ１−ｙＮｄｙＦｅＯ３−ｘの比誘電率と誘電損角を示す。実線ａ、ｂ、及びｃが、それぞれＮｄの組成比ｙを０．０５、０．１０、及び０．１５とした場合の比誘電率を示す。破線ａ、ｂ、及びｃが、それぞれＮｄの組成比ｙを０．０５、０．１０、及び０．１５とした場合の誘電損角を示す。
【００３３】
いずれの場合も、周波数１ｋＨｚ〜１０ＭＨｚの範囲内で、１００〜２００の比誘電率が得られている。ＰＺＴの比誘電率は約８００であり、ＢＬＴの比誘電率は約３００である。１トランジスタ型のＦＲＡＭにおいては、ゲート絶縁膜と強誘電体膜との積層構造に印加されるゲート電圧のうち、なるべく大きな電圧が強誘電体膜に印加されるようにするために、強誘電体膜の比誘電率は小さい方が好ましい。ＬａやＮｄが添加されたＢｉＦｅＯ３−ｘ及び無添加のＢｉＦｅＯ３−ｘの比誘電率は、ＰＺＴやＢＬＴの比誘電率よりも小さい。このように、比誘電率が３００以下の強誘電体材料が得られる。この強誘電体材料は、ＰＺＴやＢＬＴに比べて、１トランジスタ型のＦＲＡＭに適した材料であるといえる。
【００３４】
図６に、実施例による１トランジスタ型のＦＲＡＭの断面図を示す。シリコン基板１０１の表面のチャネル領域１０２の上に、ゲート絶縁膜１０５、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８がこの順番に積層されている。チャネル領域１０２の両側の基板表層部に、ソース領域１０３とドレイン領域１０４が形成されている。強誘電体膜１０７が、上記実施例で説明した正方晶系または斜方晶系のＢＦＯ系強誘電体材料で形成されている。
【００３５】
シリコン基板１０１とコントロールゲート電極１０８との間に電圧を印加すると、強誘電体膜１０７が分極する。その後、印加電圧を０Ｖにしても、強誘電体膜１０７内に残留分極が残る。この残留分極の大きさ及び向きの変化により、ＦＥＴのしきい値が変化する。しきい値の変化によるドレイン電流の大小を、情報の「０」と「１」に対応させることにより、１ビットの情報が記憶される。図６の実施例ではフローティングゲート電極１０６が形成されているが、フローティングゲート電極１０６を省いて、コントロールゲート電極（Ｍ）、強誘電体膜（Ｆ）、ゲート絶縁膜（Ｉ）、チャネル領域が形成された半導体基板（Ｓ）の積層構造と含むＭＦＩＳ−ＦＥＴ構造としても良い。
【００３６】
図７（Ａ）〜図７（Ｃ）を参照して、１トランジスタ−１キャパシタ型のＦＲＡＭの製造方法について説明する。
【００３７】
シリコン基板２００の表面に素子分離絶縁膜２０１を、シリコン局所酸化（ＬＯＣＯＳ）法またはシャロートレンチアイソレーション（ＳＴＩ）法等により形成する。素子分離絶縁膜２０１により活性領域が画定される。活性領域内に、ＭＯＳＦＥＴ（スイッチング素子）２０２を形成する。ＭＯＳＦＥＴ２０２は、ソース領域２０２Ｓ、ドレイン領域２０２Ｄ、ゲート絶縁膜２０２Ｉ、及びゲート電極２０２Ｇを含んで構成される。
【００３８】
ＭＯＳＦＥＴ２０２を覆うように、酸化シリコンからなる層間絶縁膜２０５を形成する。層間絶縁膜２０５の表面を平坦化した後、ソース領域２０２Ｓ及びドレイン領域２０２Ｄに対応する位置にビアホールを形成する。ビアホール内にタングステン等の導電プラグ２０６及び２０７を充填する。導電プラグ２０６及び２０７は、それぞれソース領域２０２Ｓ及びドレイン領域２０２Ｄに接続される。
【００３９】
層間絶縁膜２０５の上に、窒化シリコンからなる保護膜２１０を形成する。保護膜２１０の上に、スパッタリングにより厚さ６０ｎｍのＴｉ膜２１１、厚さ１５０ｎｍのＰｔ膜２１２をこの順番に成膜する。Ｐｔ膜２１２の上に、図１に示した実施例で説明した方法により、厚さ３００ｎｍのＢＦＯ系強誘電体膜２１３を形成する。ＢＦＯ系強誘電体膜２１３の上に、電子ビーム蒸着により厚さ１００ｎｍのＰｔ膜２１４を形成する。
【００４０】
図７（Ｂ）に示すように、Ｐｔ膜２１４をパターニングしてＰｔからなる上部電極膜２１４ａを形成する。ＢＦＯ系強誘電体膜２１３をパターニングして容量誘電体膜２１３ａを形成する。Ｐｔ膜２１２及びＴｉ膜２１１の２層をパターニングし、２層構造の下部電極膜２１５を形成する。下部電極膜２１５、容量誘電体膜２１３ａ、及び上部電極膜２１４ａからなるキャパシタ２１８が形成される。キャパシタ２１８を埋め込むように、保護膜２１０の上に、酸化シリコンからなる層間絶縁膜２２０を形成し、その表面を平坦化する。
【００４１】
図７（Ｃ）に示すように、層間絶縁膜２２０及び保護膜２１０の所定の位置にビアホールを形成し、ビアホール内にタングステン等の導電プラグ２２２、２２３、２２４を充填する。導電プラグ２２２及び２２３は、それぞれその下の導電プラグ２０６及び２０７に接続される。導電プラグ２２４は、上部電極層２１４ａに接続される。
【００４２】
層間絶縁膜２２０の上に、導電プラグ２２３と２２４とを接続するＡｌ配線２３０を形成する。ドレイン領域２０２Ｄが、導電プラグ２０７、２２３、配線２３０、及び導電プラグ２２４を介してキャパシタ２１８の上部電極層２１４ａに接続される。
【００４３】
層間絶縁膜２２０の上に、配線２３０を覆うように、酸化シリコンからなる層間絶縁膜２３２を形成する。層間絶縁膜２３２の所定の位置にビアホールを形成し、ビアホール内にタングステンの導電プラグ２３３を充填する。層間絶縁膜２３２の上に、導電プラグ２３３に接続されるＡｌ配線２３５を形成する。ソース領域２０２Ｓが、導電プラグ２０６、２２２、及び２３３を介して配線２３５に接続される。
【００４４】
容量誘電体膜の材料として、図１で説明した正方晶系または斜方晶系のＢＦＯ系強誘電体膜を用いることにより、鉛を使用しないＦＲＡＭを作製することができる。このＦＲＡＭに用いられる強誘電体膜の材料は、ＰＺＴと同等の残留分極を示す
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４５】
上記実施例から、以下の付記に示す発明が導出される。
【００４６】
（付記１）Ｂｉ、Ｆｅ、及びＯを構成元素として含み、正方晶系または斜方晶系の結晶格子をもつ強誘電体材料。（１）
（付記２）Ｂｉ、Ｆｅ、及びＯを構成元素として含み、残留分極が６．１μＣ／ｃｍ２よりも大きい強誘電体材料。（２）
（付記３）Ｂｉ、Ｆｅ、及びＯを構成元素として含み、比誘電率が１００以上３００以下である強誘電体材料。（３）
（付記４）Ｂｉ、Ｆｅ、及びＯを構成元素として含み、Ｘ線回折パターンを測定したとき、（１０１）面及び（０１１）面に対応する一つの第１のピークと、（１１０）面に対応し、該第１のピークとは分離した第２のピークが観測される強誘電体材料。（４）
（付記５）ＢｉＦｅＯ３の酸素欠損が生じた組成を有する付記１〜４のいずれかに記載の強誘電体材料。（５）
（付記６）さらに、希土類元素を含む付記１〜５のいずれかに記載の強誘電体材料。（６）
（付記７）  Ｂｉの組成比を１−ｙとし、希土類元素の組成比をｙとしたとき、ｙが０．０５≦ｙ≦０．２である付記６に記載の強誘電体材料。（７）
（付記８）  前記希土類元素がＬａまたはＮｄである付記６または７に記載の強誘電体材料。
【００４７】
（付記９）（ａ）下地部材の表面上に、ＢｉＦｅＯ３の前駆体溶液を塗布する工程と、
（ｂ）塗布後に熱処理を行い誘電体膜を得る工程と、
（ｃ）前記誘電体膜を、非酸化性雰囲気中で加熱し、結晶化させる工程と
を有する強誘電体膜の作製方法。（８）
（付記１０）前記工程（ｃ）における加熱温度が４００℃〜６５０℃である付記８に記載の強誘電体膜の作製方法。
【００４８】
（付記１１）半導体基板と、
前記半導体基板の表層部に、チャネル領域を隔てて配置されたソース及びドレイン領域と、
前記チャネル領域の上に形成され、付記１〜７のいずれかに記載の強誘電体材料からなる膜を含むゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と
を有する強誘電体メモリ。（９）
（付記１２）半導体基板の上に形成され、一対の端子の間の電流路をスイッチングするスイッチング素子と、
前記スイッチング素子の一方の端子に接続され、付記１〜７のいずれかに記載の強誘電体材料からなる容量誘電体膜を含むキャパシタと
を有する強誘電体メモリ。（１０）
【図面の簡単な説明】
【００４９】
【図１】実施例によるＢｉＦｅＯ系強誘電体材料を用いたキャパシタの断面図である。
【図２】ＢｉＦｅＯ系強誘電体材料のＸ線回折パターンを示すグラフである。
【図３】実施例によるＢｉＦｅＯ系強誘電体材料のＰ−Ｅヒステリシス曲線を示すグラフである。
【図４】ＢｉＦｅＯ系強誘電体材料及びＬａを含むＢｉＦｅＯ系強誘電体材料の比誘電率及び誘電損角の周波数依存性を示すグラフである。
【図５】Ｎｄを含むＢｉＦｅＯ系強誘電体材料の比誘電率及び誘電損角の周波数依存性を示すグラフである。
【図６】１トランジスタ型ＦＲＡＭの断面図である。
【図７】製造途中及び完成後の１トランジスタ−１キャパシタ型ＦＲＡＭの断面図である。
【符号の説明】
【００５０】
１  半導体基板
２  酸化シリコン膜
３、２１５  下部電極膜
５、２１３ａ  容量誘電体膜
６、２１４ａ  上部電極膜
１０１、２００  半導体基板
１０２  チャネル領域
１０３  ソース領域
１０４  ドレイン領域
１０５  ゲート絶縁膜
１０６  フローティングゲート電極
１０７  強誘電体膜
１０８  コントロールゲート電極
２０１  素子分離絶縁膜
２０２  ＭＯＳＦＥＴ
２０５、２２０、２３２  層間絶縁膜
２０６、２０７、２２２、２２３、２２４、２３３  導電プラグ
２１０  保護膜
２１１  Ｔｉ膜
２１２、２１４  Ｐｔ膜
２１３  ＢｉＦｅＯ３−ｘ膜
２１８  キャパシタ
２３０、２３５  配線
【図１】
2006176366.tif 000003
【図２】
2006176366.tif 000004
【図３】
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【図４】
2006176366.tif 000006
【図５】
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【図６】
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【図７】
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