(57)【要約】【課題】ヒューズに直列にプルダウン抵抗を配置するのみで、論理状態をラッチすることができ、貫通電流を一定値以下に抑えつつ、回路構成がより簡単な制御回路を提供する。【解決手段】制御パラメータ情報の情報格納部は、電源とプルダウン抵抗との間に接続されており、電源投入後の初期化信号に基づき非導通となる第１のスイッチと、第１のスイッチと直列に接続されたプルダウン抵抗と、プルダウン抵抗と直列に接続され、接地された初期化信号に基づき導通後に非導通となる第２のスイッチからなる制御部によって制御パラメータ情報が抽出され、抽出された制御パラメータ情報は情報保持部で保持される。【選択図】図１
2006339602.tif 000002
【特許請求の範囲】
【請求項１】
制御パラメータ情報が格納される情報格納部と、
前記情報格納部から抽出される前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部から抽出される前記制御パラメータ情報を前記電源投入後の初期化信号に基づき前記情報保持部に転送する制御部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御部は少なくとも１つのスイッチと、
前記スイッチに接続された少なくとも１つの抵抗と、
からなり、前記初期化信号に基づき前記スイッチの導通状態が変化することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御部は、前記情報格納部に並列に接続され、前記初期化信号により非導通になる第１のスイッチと、
前記情報格納部及び前記情報保持部に一端が接続されたプルダウン抵抗と、
前記プルダウン抵抗の他端に接続され、前記初期化信号により導通になり、前記初期化信号終了後に非導通となる第２のスイッチと、
からなることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記初期化信号に対して、第１のスイッチを非導通とし、第2のスイッチを導通にする変化を遅延し、前記情報格納部の制御パラメータ情報を前記情報保持部に書き込む時間を確保するために遅延回路を備えた請求項２記載の半導体装置。
【請求項５】
前記遅延回路に、前記初期化信号が入力する第１の端子と、
外部制御信号が入力する第２の端子と、
を設け、前記第２の端子に前記外部制御信号が入力したとき、前記遅延回路の出力信号によって、前記第１のスイッチが導通し、前記第２のスイッチが非導通となり、前記情報格納部の制御パラメータ情報は変更前の情報を再現することを特徴とする請求項２記載の半導体装置。
【請求項６】
前記制御部は、前記情報格納部に並列に接続され、前記初期化信号により非導通になる第１のスイッチと、
前記情報格納部に接続され、前記初期化信号により導通になり、前記初期化信号終了後に非導通となる第２のスイッチと、
前記第２のスイッチに一端が接続されるとともに他端が電源に接続されたプルアップ抵抗と、
からなることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記初期化信号に対して、第１のスイッチを導通とし、第2のスイッチを非導通にする変化を遅延し、前記情報格納部の制御パラメータ情報を前記情報保持部に書き込む時間を確保するために遅延回路を備えた請求項６記載の半導体装置。
【請求項８】
前記初期化信号に基づき、前記第２のスイッチを導通とする時間を確保するための遅延回路を備え、さらに前記遅延回路に、前記初期化信号が入力する第１の端子と、
他の入力信号が入力する第２の端子と、
を設け、前記第２の端子に前記他の入力信号が入力したとき、前記遅延回路の出力信号によって、前記第２のスイッチが導通となり、前記情報格納部の制御パラメータ情報は変更前の情報を再現することを特徴とする請求項６記載の半導体装置。
【請求項９】
制御パラメータ情報を格納する情報格納部と、
前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部に接続され、電源投入後の初期化信号に基づき導通し、前記初期化信号終了後に非導通となるスイッチと、
前記スイッチに接続されるプルダウン抵抗からなる制御部と、
を備えることを特徴とする半導体装置。
【請求項１０】
制御パラメータ情報を格納する情報格納部と、
前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部に接続され、電源投入後の初期化信号に基づき導通し、前記初期化信号終了後に非導通となるスイッチと、
前記スイッチに接続されるプルアップ抵抗からなる制御部と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記初期化信号に対して、前記スイッチを導通から非導通にする変化を遅延し、前記情報格納部の制御パラメータ情報を前記情報保持部に書き込む時間を確保するために遅延回路を備えた請求項９および請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ等の情報格納部に格納されている各種の制御パラメータ情報を読み出し、内部回路により定常的な消費電流を抑えることが可能な半導体装置に関する。
【背景技術】
【０００２】
不揮発記憶手段は、ヒューズもしくは外部接続端子で電源との電流経路を断った場合の電圧レベルをローレベル、電源との接続を維持した場合の電圧レベルをハイレベルとするとき、その端子の電流経路を断った場合、開放状態とならないように、プルダウン抵抗を設け、電源（ハイレベル）との接続を断続する構成とする。
【０００３】
上記の場合、ヒューズもしくは外部接続端子が電源に接続維持された場合、プルダウン抵抗を通して電流が流れ続けるため、消費電流が多くなる問題がある。接続状態と信号状態(ハイレベル、ローレベル)の関係を逆転する場合は、プルアップ抵抗を設けることになるが、接続維持時に電流が流れ続ける状況は変わらない。よって、定常的に電流が流れ続けることで、消費電流を下げられない問題がある。
【０００４】
そこで、上記問題を解消する案として、特許文献１の制御回路が知られている。
特許文献１に関する発明の特徴は、論理情報をヒューズ、外部端子などの接続状態選択を用いて論理状態をラッチ（保持）する制御回路（以下、ラッチ制御回路という）を用いていることである。ヒューズの論理状態をラッチするタイミングは、第１の信号により論理状態を読み出し、第２の信号により読み出し終了とすることにより、この間でラッチ制御を行う。このようにすることで、ラッチ制御回路に流れる電流は、第１の信号と、第２の信号の加わる時間内に限られる。
【特許文献１】特開２００４−２４６９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１において、ラッチ制御回路に流れる電流の発生を、上記第１の信号と第２の信号間に抑える方法では、これらを発生させる信号発生回路が必要となり、回路構成が複雑になり、回路規模も大きくなる問題がある。
【０００６】
そこで、本発明は、Ｃ−ＭＯＳトランジスタを使用し、かつ、ヒューズに直列に抵抗を配置する簡単な構成で論理状態をラッチすることができ、定常的な消費電流を抑えつつ、回路構成がより簡単な制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明は以下の構成を採用する。
本発明の半導体装置は、制御パラメータ情報が格納されており、電源投入後の最初の初期化動作を指令する信号に基づき、パラメータ情報が抽出される情報格納部と、情報格納部から抽出される制御パラメータ情報を保持する情報保持部と、情報格納部から抽出される制御パラメータ情報を、電源投入後の最初の初期化動作を指令する信号に基づき情報保持部に転送する制御部と、を備えることを特徴とする。
【０００８】
ここで、上記情報格納部は、電源とプルダウン抵抗との間に接続されており、電源投入後の初期化信号に基づき非導通となる第１のスイッチと、第１のスイッチと直列に接続されたプルダウン抵抗と、プルダウン抵抗と直列に接続され、接地された初期化信号に基づき導通後に非導通となる第２のスイッチからなる制御部によって制御パラメータ情報が転送され、転送された制御パラメータ情報は情報保持部で保持される。
【０００９】
また、上記情報保持部にＣ−ＭＯＳトランジスタを使用することで、制御パラメータ情報が保持されるのは、電源投入後の初期化信号によって、上記スイッチが切替わる１回のみであるため、定常的な消費電流を抑えることが可能である。
【００１０】
さらに、初期化信号に基づき、上記スイッチを切換えて、制御パラメータ情報を抽出する時間を確保するために、遅延回路を備えている。
さらに、上記遅延回路に、初期化信号が入力する第１の端子と、他の入力信号が入力する第２の端子と、を設けることで第２の端子に他の入力信号が入力したとき、遅延回路の出力信号によって、第１のスイッチが導通し、第２のスイッチが非導通となり、情報格納部の制御パラメータ情報は変更前の情報を再現することも可能である。
【発明の効果】
【００１１】
本発明を実施することで、従来例よりも簡単な回路構成で制御パラメータ情報を保持することが可能となり、さらには、定常時の消費電流を抑えることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
（本発明における第１の実施形態）
図１は本発明の半導体装置の制御回路を示す。制御回路はヒューズ部１１と保持部１２から構成され、ヒューズ部１１は、第１のトランジスタスイッチＳＷ１と、第２のトランジスタスイッチＳＷ２と、遅延回路３と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部１１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
【００１３】
本発明における第１の実施形態を表すヒューズ部１１は、電源ＶＤＤに接続されたヒューズ４と、ヒューズ４に直列にプルダウン抵抗５を接続し、プルダウン抵抗５と直列にＳＷ２のドレインを接続し、ＳＷ２のソースは接地される。ＳＷ２のゲートは遅延回路３の出力と接続され、ＳＷ１のゲートに接続される。ＳＷ１のソースは電源ＶＤＤに接続され、ＳＷ１のドレインはヒューズ４とプルダウン抵抗５の間、すなわち、ノード６に接続され、ノード６は保護抵抗７の一端に接続される。
【００１４】
保持部１２はＤフリップフロップを用いたラッチ回路であり、ＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路３の入力が接続され、ここに後述するラッチ制御信号が入力する。
【００１５】
本発明では、実施例として回路動作開始時におけるヒューズ部１１の論理状態をラッチするために、パワーオンリセット信号を用いる。パワーオンリセット信号とは、回路に電源供給するレギュレータＩＣにて発生するパルス信号で、電源出力オン時に、電圧が安定するタイミングを見計らって出力されるものである。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記パワーオンリセット信号（以下、ラッチ制御信号という）に相当するリセットパルスを発生させ、その時のヒューズ部の論理状態をラッチするものでもよい。
【００１６】
次に、図２のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。
【００１７】
ラッチ制御信号が発生する前は、ＳＷ１がオンで、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、ＳＷ２がオフで電源からプルダウン抵抗５を通じて流れる電流経路は断たれている。
【００１８】
ラッチ制御信号が発生（ローレベル）すると、遅延回路３により、入力は反転され、遅延回路３の出力はハイレベルとなるから、ＳＷ２がオンしてＳＷ１がオフとなり、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部１１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。続いて、遅延回路３による遅延時間が経過してから、ＳＷ１及びＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルダウン抵抗５を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずハイレベルに固定され、開放状態とはならない。
【００１９】
このようにラッチ制御信号によって、ヒューズ部１１の論理状態を取り込む時のみＳＷ２をオンし、ＳＷ１をオフすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ１，２）及びヒューズ部１１の状態を制御し、ヒューズ部１１の論理状態をラッチ制御可能となる。
【００２０】
ここで上記遅延回路３は、図２に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路３によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
【００２１】
ここで、本発明で使用するラッチ回路のＤフリップフロップは、Ｄフリップフロップの構成回路の中にＣ−ＭＯＳトランジスタが使われている。
使用する箇所は、Ｄフリップフロップの中のインバータ回路の部分である。次にＣ−ＭＯＳトランジスタの動作を、図３を参照しながら説明する。
【００２２】
Ｃ−ＭＯＳトランジスタのＰチャンネル（以降Ｐ−ｃｈと表す）側は電源に接続され、Ｎチャンネル（以降Ｎ−ｃｈと表す）側は接地される。
Ｐ−ｃｈ側のトランジスタはゲート端子がソース端子より電位が低くなるとオンとなり、Ｎ−ｃｈ側のトランジスタはゲート端子がソース端子より電位が高くなるとオンとなるので、Ｖｉｎがローレベル（≒０）のとき、Ｐ−ｃｈ側のトランジスタはオンとなり、Ｎ−ｃｈ側のトランジスタはオフとなる。よって、このときＶｏｕｔにはハイレベルが出力される。
【００２３】
一方、Ｖｉｎがハイレベル（≒ＶＤＤ）になると、Ｐ−ｃｈ側のトランジスタはオフとなり、Ｎ−ｃｈ側のトランジスタはオンとなる。よって、このときＶｏｕｔにはローレベルが出力される。
【００２４】
ハイレベルとローレベルの中間電圧のときは、Ｎ−ｃｈ側のトランジスタとＰ−ｃｈ側のトランジスタが共にオンするため、このとき電源と接地間に貫通電流が流れる。
これより、入力レベルＶｉｎがハイレベルまたはローレベルに固定されていればＮ−ｃｈ側のトランジスタまたはＰ−ｃｈ側のトランジスタの何れかしかオンしないため、貫通電流の発生を抑えることができ、その結果、定常的な消費電流を抑えることが可能である。
【００２５】
なお、以降の他の実施形態において使用するＤフリップフロップも、Ｃ−ＭＯＳトランジスタを使用するため、これ以降は説明を省略する。
また、上記実施例において、図４に示す通り、遅延回路３をＮＯＲ回路３１とし、遅延兼インバータ回路にゲート機能を持たせてもよい。このとき、第１の入力端子には外部からの制御信号が入力されるようにし、第２の入力端子はラッチ制御信号が入力されるようにする。外部制御信号をハイレベルとすることで、ＳＷ１が常にオンとなり、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。ヒューズ４は一度切断すると元に戻せないため、時に切断前の状態での動作確認をしたい場合も想定される。その場合の対応として本実施例を採用することで、少ない回路変更によってヒューズ部１１の論理状態をラッチ制御可能とするものである。
【００２６】
具体的な動作を説明するために、図５には外部制御信号をハイレベルとしたときのタイミング図を示す。外部制御信号がハイレベルのとき、ラッチ制御信号が発生（ローレベル）すると、ＮＯＲ回路３１の出力はローレベルとなるから、ＳＷ２は常にオフ状態であり、ＳＷ１は常にオン状態である。よって、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。
【００２７】
また、図６は外部制御信号がローレベルのときのタイミング図を示す。このときのＳＷ１とＳＷ２とＤフリップフロップのＤ端子の入力レベルは図２のタイミング図と同じ論理状態となる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。
（本発明における第２の実施形態）
図７は本発明の半導体装置の第２の実施形態における制御回路を示す。制御回路はヒューズ部６１と保持部１２から構成され、ヒューズ部６１は、第１のトランジスタスイッチと、第２のトランジスタスイッチと、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部６１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
【００２８】
本発明における第２の実施形態を表すヒューズ部６１は、電源ＶＤＤにプルアップ抵抗６３が接続され、プルアップ抵抗６３と直列にＳＷ２のソースが接続される。ＳＷ２のドレインはＳＷ１のドレインとヒューズ４の一端に接続され、ヒューズ４の他端とＳＷ１のソースは接地される。ＳＷ１のゲートとＳＷ２のゲートは遅延回路６２の出力と接続される。
【００２９】
ＳＷ１のソースとＳＷ２のドレインの間、すなわち、ノード６４は保護抵抗７の一端に接続される。
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここにラッチ制御信号が入力する。
【００３０】
ヒューズ部６１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部６１の論理状態をラッチするものでもよい。
【００３１】
次に、図８のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。
【００３２】
ラッチ制御信号が発生する前は、ＳＷ２がオフであるから、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、また、電源からプルアップ抵抗６３を通じて流れる電流経路は断たれている。
【００３３】
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンとなり、ＳＷ１はオフとなる。ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部６１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。続いて、遅延回路６２による遅延時間が経過してから、ＳＷ１とＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルアップ抵抗６３を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずローレベルに固定され、開放状態とはならない。
【００３４】
このようにラッチ制御信号によって、ヒューズ部６１の論理状態を取り込む時のみＳＷ２をオンし、ＳＷ１をオフにすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ１，２）及びヒューズ部６１の状態を制御し、ヒューズ部６１の論理状態をラッチ制御可能となる。
【００３５】
ここで上記遅延回路６２は、図８に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
【００３６】
また、上記実施例において、図９に示す通り、遅延回路６２にゲート機能を持たせてもよい。このとき、第１の入力端子には外部からの制御信号が入力されるようにし、第２の入力端子はラッチ制御信号が入力されるようにする。外部制御信号をハイレベルとすることで、ＳＷ１はラッチ制御信号が入力すると、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。ヒューズ４は一度切断すると元に戻せないため、時に切断前の状態での動作確認をしたい場合も想定される。その場合の対応として本実施例を採用することで、少ない回路変更によってヒューズ部６１の論理状態をラッチ制御可能とするものである。
【００３７】
具体的な動作を説明するために、図１０は外部制御信号がローレベルのときのタイミング図を示す。外部制御信号がローレベルのとき、ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ１はオフ状態であり、ＳＷ２はオン状態である。よって、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。
【００３８】
図１１は外部制御信号をハイレベルとしたときのタイミング図を示す。外部制御信号がハイレベルのとき、ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はハイレベルとなるから、ＳＷ１はオン状態であり、また、ＳＷ２はオフ状態である。よって、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。
（本発明における第３の実施形態）
図１４は本発明の半導体装置の第４の実施形態における制御回路を示す。制御回路はヒューズ部１１と保持部１２から構成され、ヒューズ部１１は、トランジスタスイッチＳＷ２と、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部１１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
【００３９】
本発明における第４の実施形態を表すヒューズ部１１は、電源ＶＤＤに接続されたヒューズ４と、ヒューズ４と直列にＳＷ２のソースが接続される。ＳＷ２のドレインとプルダウン抵抗５の一端を接続し、プルダウン抵抗５の他端は接地される。ＳＷ１のゲートは遅延回路６２の出力と接続される。ＳＷ２のソースとプルダウン抵抗５の間、すなわち、ノード６に接続され、ノード６は保護抵抗７の一端に接続される。
【００４０】
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここに後述するラッチ制御信号が入力する。
【００４１】
ヒューズ部１１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部１１の論理状態をラッチするものでもよい。
【００４２】
次に、図１５のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。
【００４３】
ラッチ制御信号が発生する前は、ＳＷ２がオフで、ヒューズ４によらずＤフリップフロップのＤ端子にはローレベルが入力され、電源からプルダウン抵抗５を通じて流れる電流経路は断たれている。
【００４４】
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンし、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部１１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。同時に、ＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルダウン抵抗５を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずローレベルに固定され、開放状態とはならない。
【００４５】
このようにラッチ制御信号によって、ヒューズ部１１の論理状態を取り込む時のみＳＷ２をオンすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ２）及びヒューズ部１１の状態を制御し、ヒューズ部１１の論理状態をラッチ制御可能となる。
【００４６】
ここで上記遅延回路６２は、図１５に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
【００４７】
（本発明における第４の実施形態）
図１６は本発明の半導体装置の第５の実施形態における制御回路を示す。制御回路はヒューズ部６１と保持部１２から構成され、ヒューズ部６１は、トランジスタスイッチＳＷ２と、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部６１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
【００４８】
本発明における第５の実施形態を表すヒューズ部６１は、電源ＶＤＤに接続されたプルアップ抵抗６３と、プルアップ抵抗６３と直列にＳＷ２のドレインが接続される。ＳＷ２のソースとヒューズ４の一端を接続し、ヒューズ４の他端は接地される。ＳＷ２のゲートは遅延回路６２の出力と接続される。ＳＷ２のドレインとプルアップ抵抗６３の間、すなわち、ノード６４に接続され、ノード６４は保護抵抗７の一端に接続される。
【００４９】
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここに後述するラッチ制御信号が入力される。
【００５０】
ヒューズ部６１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部６１の論理状態をラッチするものでもよい。
【００５１】
次に、図１７のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。
【００５２】
ラッチ制御信号が発生する前は、ＳＷ２がオフで、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、電源からプルアップ抵抗６３を通じて流れる電流経路は断たれている。
【００５３】
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンし、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部６１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。同時に、ＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルアップ抵抗６３を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずハイレベルに固定され、開放状態とはならない。
【００５４】
このようにラッチ制御信号によって、ヒューズ部６１の論理状態を取り込む時のみＳＷ２をオンすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ２）及びヒューズ部６１の状態を制御し、ヒューズ部６１の論理状態をラッチ制御可能となる。
【００５５】
ここで上記遅延回路６２は、図１７に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態の半導体装置の制御回路を示す図である。
【図２】本発明の第１の実施形態の半導体装置の制御回路におけるタイミング図である。
【図３】Ｃ−ＭＯＳトランジスタ回路を示す図である。
【図４】本発明の第２の実施形態の半導体装置の制御回路を示す図である。
【図５】本発明の第２の実施形態の半導体装置の制御回路におけるタイミング図である。
【図６】本発明の第１の実施形態の遅延回路をその他の実施形態により示した図である。
【図７】外部制御信号がハイレベルのときのタイミング図である。
【図８】外部制御信号がローレベルのときのタイミング図である。
【図９】本発明の第２の実施形態の遅延回路をその他の実施形態により示した図である。
【図１０】外部制御信号がハイレベルのときのタイミング図である。
【図１１】外部制御信号がローレベルのときのタイミング図である。
【図１２】本発明の第３の実施形態の半導体装置の制御回路を示す図である。
【図１３】本発明の第３の実施形態の半導体装置の制御回路におけるタイミング図である
【図１４】本発明の第４の実施形態の半導体装置の制御回路を示す図である。
【図１５】本発明の第４の実施形態の半導体装置の制御回路におけるタイミング図である
【符号の説明】
【００５７】
１，２        トランジスタ
３，６２      遅延回路
４            ヒューズ
５，１１１    プルダウン抵抗
６，６４      ノード
７            保護抵抗
１１，６１    ヒューズ部
１２          保持部
３１          ＮＯＲ回路
６３，１１２  プルアップ抵抗
１１０        半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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