(57)【要約】【課題】小型化に伴う特性の劣化を抑制すると共に、ＡＧＰにおける電子シャッタ動作を容易とした固体撮像素子を提供する。【解決手段】半導体基板２０の表面領域に形成された半導体基板２０と同一導電型のＮウェル２４と、半導体基板２０の表面領域に所定の間隔を隔てて互いに略平行に配置され、Ｎウェル２４を区画する半導体基板２０と逆導電型の複数の分離領域と、半導体基板２０上に分離領域と交差する方向に延在して互いに略平行に配置される複数の転送電極３２とを備え、一画素を構成する転送電極３２の組のうち少なくとも１つが設けられる半導体基板２０の表面領域に、Ｎウェル２４よりも高い不純物濃度を有するＮ+領域２９が選択的に形成されている固体撮像素子により上記課題を解決できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の一主面の表面領域に形成された前記半導体基板と同一導電型の第１の半導体領域と、
前記半導体基板の一主面の表面領域に所定の間隔を隔てて互いに略平行に配置され、前記第１の半導体領域を区画する前記半導体基板と逆導電型の複数の分離領域と、
前記半導体基板上に前記分離領域と交差する方向に延在して互いに略平行に配置される複数の転送電極と、を備え、
一画素を構成する前記転送電極の組のうち少なくとも１つが設けられる前記半導体基板の表面領域に、前記第１の半導体領域よりも高い不純物濃度を有する第２の半導体領域が選択的に形成されることを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記分離領域は、前記半導体基板と前記第１の半導体領域との境界面よりも深く形成されることを特徴とする固体撮像素子。
【請求項３】
半導体基板の一主面に前記半導体基板と同一導電型の不純物を注入して第１の半導体領域を形成する第１の工程と、
前記半導体基板の一主面の表面領域の一部に前記第１の半導体領域よりも高い不純物濃度で前記半導体基板と同一導電型の不純物を注入して第２の半導体領域を形成する第２の工程と、
前記半導体基板の一主面に前記半導体基板と逆導電型の不純物を所定の間隔を隔てて互いに略平行に注入して複数の分離領域を形成すると共に、隣接する前記分離領域の間にチャネル領域を規定する第３の工程と、
前記半導体基板上に前記複数の分離領域と交差し、互いに略平行に配列される複数の転送電極を形成する第４の工程と、を有し、
前記第２の工程では、一画素を構成する前記転送電極の組のうち少なくとも１つが設けられる前記半導体基板の表面領域に前記第２の半導体領域を選択的に形成することを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項３に記載の固体撮像素子の製造方法において、
前記第３の工程では、前記分離領域を前記半導体基板と前記第１の半導体領域との境界面よりも深く形成することを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
図９は、フレーム転送方式のＣＣＤ固体撮像素子の構成を示す概略図である。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部１０ｉ、蓄積部１０ｓ、水平転送部１０ｈ及び出力部１０ｄから基本的に構成される。撮像部１０ｉには、光電変換素子の画素が行列配置される。複数の光電変換素子が蓄積部１０ｓに向かう方向に延在する列として配置される。各列は垂直シフトレジスタを兼ねており、互いに平行に配置される。撮像部１０ｉに入射した光は、画素毎に光電変換素子によって情報電荷に変換され、画素毎の情報電荷として垂直転送されて蓄積部１０ｓに出力される。蓄積部１０ｓは、撮像部１０ｉの垂直シフトレジスタに連続する遮光された垂直シフトレジスタから構成される。情報電荷は一旦蓄積部１０ｓに保持された後、１行ずつ水平転送部１０ｈへ転送される。水平転送部１０ｈは、出力部１０ｄに向かう方向に延在する１行の水平シフトレジスタから構成される。水平転送部１０ｈは、蓄積部１０ｓから転送された情報電荷を受けて、情報電荷を１画素単位で出力部１０ｄへ転送する。出力部１０ｄは１画素毎の電荷量を電圧値に変換し、その電圧値の変化がＣＣＤ出力として取り出される。
【０００３】
図１０は、従来のＣＣＤ固体撮像素子の撮像部１０ｉの構造を示す平面図である。また、図１１は、図１０に示す撮像部１０ｉをＷ−Ｗ方向に切り取った構造を示す断面図である。図１２は、図１０に示す撮像部１０ｉをＸ−Ｘ方向に切り取った構造を示す断面図である。
【０００４】
Ｎ型の半導体基板２０に、Ｐ型の不純物が添加されたＰウェル２２が形成される。このＰウェル２２の表面領域に、Ｎ型の不純物が高濃度に添加されたＮウェル２４が形成される。Ｎウェル２４には、所定の間隔Ｗｃをもって互いに平行にＰ型の不純物が添加された分離領域２６が配置される。分離領域２６は幅Ｗｄを有する。Ｎウェル２４は、隣接する分離領域２６によって電気的に区画され、分離領域２６に挟まれた領域が情報電荷の転送経路であるチャネル領域２８となる。
【０００５】
Ｎウェル２４上には絶縁膜３０が設けられる。さらに、この絶縁膜３０を介してチャネル領域２８の延在方向に交差するように複数の転送電極３２が互いに平行に配置される。例えば、隣接する３つの転送電極３２−１，３２−２，３２−３の組合せが１つの画素を構成する。１つの画素を構成する転送電極３２−１，３２−２，３２−３には３相の転送クロックφ１〜φ３が印加される。転送クロックφ１〜φ３をそれぞれ異なる位相で印加することによって、転送電極３２−１，３２−２，３２−３下のチャネル領域２８に形成されるポテンシャル井戸を順次転送方向へ移動させ、情報電荷を垂直転送することができる（例えば、特開２００１−１５６２８４号公報）。
【０００６】
このような構成を有するＣＣＤ固体撮像素子の中には、撮像時において撮像部１０ｉに情報電荷を蓄積する際に、全ての転送電極に負電位を印加してゲートをオフ状態にするＡＧＰ(All  Gates  Pinning)という技術が用いられているものがある。
【０００７】
例えば、図１２に示すように、１つの画素を構成する転送電極３２−１，３２−２，３２−３のうち１つ（図１２では、転送電極３２−２）下の半導体基板２０の表面領域に高濃度のＮ型不純物が添加されたＮ+領域を選択的に設ける。このような構造とすることによって、撮像部１０ｉに情報電荷を蓄積する際に、全ての転送電極に負電位を印加してゲートをオフ状態とした際にも、Ｎ+領域が設けられた転送電極３２−２下には他の転送電極３２−１，３２−３下よりも深いポテンシャル井戸が形成され、情報電荷を蓄積することができる。このとき、チャネル領域２８の表面付近にはホールが集まり半導体基板２０と絶縁膜３０との界面に存在する界面準位にピンニング(pinning)される。このピンニングされたホールで界面準位が満たされることによって露光期間中に生ずる暗電流を低減し、暗電流に伴って発生する情報電荷へのノイズ混入を防ぐことができる。
【０００８】
【特許文献１】特開２００１−１５６２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＣＣＤ固体撮像素子はデジタルカメラやカメラ付き携帯電話に用いられており、カメラの解像度を向上するために画素密度を増加させ、消費電力を低減する等の利点からＣＣＤ固体撮像素子の小型化が求められている。
【００１０】
しかしながら、ＣＣＤ固体撮像素子を小型化するためにチャネル領域２８の幅Ｗｃを狭くしていくと、分離領域２６によるチャネル領域２８への影響が大きくなり、チャネル領域２８のＮウェル２４内におけるポテンシャルのプロファイルが変化する狭チャネル効果を生ずる。このとき、ＣＣＤ固体撮像素子の特性を維持するためには、チャネル領域２８の幅Ｗｃが狭くなるに連れてＰウェル２２を形成する際のイオンのドーズ量を少なくする必要がある。しかしながら、セルサイズが数μｍ程度になるとイオン注入が制御可能な下限に近くなり、イオンの注入をドーズ量の再現性良く行うことが困難になる。
【００１１】
さらに、基板電位を変更することによってポテンシャル井戸に蓄積された電荷を基板深部へ排出する電子シャッタ動作を行う場合、ＡＧＰを適用したＣＣＤ固体撮像素子では電荷が排出され難くなる問題もある。
【００１２】
本発明は、上記従来技術の問題を鑑み、チャネル領域の狭小化に対応しつつ、ＡＧＰに適用した固体撮像素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明における固体撮像素子は、半導体基板の一主面の表面領域に形成された前記半導体基板と同一導電型の第１の半導体領域と、前記半導体基板の一主面の表面領域に所定の間隔を隔てて互いに略平行に配置され、前記第１の半導体領域を区画する前記半導体基板と逆導電型の複数の分離領域と、前記半導体基板上に前記分離領域と交差する方向に延在して互いに略平行に配置される複数の転送電極と、を備え、一画素を構成する前記転送電極の組のうち少なくとも１つが設けられる前記半導体基板の表面領域に、前記第１の半導体領域よりも高い不純物濃度を有する第２の半導体領域が選択的に形成されることを特徴とする。
【００１４】
ここで、前記分離領域は、前記半導体基板と前記第１の半導体領域との境界面よりも深く形成されることが好ましい。
【００１５】
また、本発明における固体撮像素子の製造方法は、半導体基板の一主面に前記半導体基板と同一導電型の不純物を注入して第１の半導体領域を形成する第１の工程と、前記半導体基板の一主面の表面領域の一部に前記第１の半導体領域よりも高い不純物濃度で前記半導体基板と同一導電型の不純物を注入して第２の半導体領域を形成する第２の工程と、前記半導体基板の一主面に前記半導体基板と逆導電型の不純物を所定の間隔を隔てて互いに略平行に注入して複数の分離領域を形成すると共に、隣接する前記分離領域の間にチャネル領域を規定する第３の工程と、前記半導体基板上に前記複数の分離領域と交差し、互いに略平行に配列される複数の転送電極を形成する第４の工程と、を有し、前記第２の工程では、一画素を構成する前記転送電極の組のうち少なくとも１つが設けられる前記半導体基板の表面領域に前記第２の半導体領域を選択的に形成することを特徴とする。
【００１６】
ここで、前記第３の工程では、前記分離領域を前記半導体基板と前記第１の半導体領域との境界面よりも深く形成することが好ましい。
【発明の効果】
【００１７】
本発明によれば、ＣＣＤ固体撮像素子の小型化に伴う特性の劣化を抑制すると共に、ＡＧＰを適用した構造において、半導体基板に添加される不純物の濃度のばらつきが少なくなり、従来よりも低い基板電位によって電子シャッタ動作を可能とする。
【発明を実施するための最良の形態】
【００１８】
＜固体撮像素子の構造＞
本発明の実施の形態におけるＣＣＤ固体撮像素子について図を参照して詳細に説明する。本実施の形態におけるＣＣＤ固体撮像素子の全体構成は、図９と同様に、撮像部１０ｉ、蓄積部１０ｓ、水平転送部１０ｈ及び出力部１０ｄから基本的に構成される。
【００１９】
図１に、本実施の形態におけるＣＣＤ固体撮像素子の撮像部１０ｉの平面図を示す。また、図２及び図３には、撮像部１０ｉをそれぞれＹ−Ｙ方向及びＺ−Ｚ方向に切り取った断面構造を示す。
【００２０】
Ｎ型の半導体基板２０の表面領域に、Ｎ型の不純物が高濃度に添加されたＮウェル２４が形成される。半導体基板２０としては、例えば、シリコン基板、砒化ガリウム基板等の一般的な半導体材料を用いることができる。半導体基板２０に含まれるＮ型の不純物濃度は、１０14／ｃｍ3以上１０16／ｃｍ3以下とすることが好適である。また、Ｎウェル２４に添加されるＮ型不純物には砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）等を用いることができ、Ｎウェル２４内の不純物濃度は１０14／ｃｍ3以上１０17／ｃｍ3以下とすることが好適であり、さらに５．０×１０14／ｃｍ3以上１０16／ｃｍ3以下とすることがより好適である。
【００２１】
Ｎウェル２４には、所定の間隔Ｗｃをもって互いに平行にＰ型の不純物が添加された分離領域２６が配置される。分離領域２６は幅Ｗｄを有する。Ｎウェル２４は、隣り合う２つの分離領域２６によって電気的に区画され、この分離領域２６によって区画された領域が情報電荷の転送経路であるチャネル領域２８となる。分離領域２６の幅Ｗｄは、ＣＣＤ固体撮像素子を小型化するためには素子分離能力のある範囲内でできるだけ狭い方が良い。一方、チャネル領域２８の幅Ｗｃは、１μｍ以上３μｍ以下であることが好適である。また、分離領域２６は、半導体基板２０とＮウェル２４との境界面よりも深く形成することが好適である。
【００２２】
分離領域２６に添加されるＰ型不純物はボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等を用いることができ、分離領域２６内の不純物濃度は１０15／ｃｍ3以上１０19／ｃｍ3以下とすることが好適であり、さらに１０15／ｃｍ3以上１０18／ｃｍ3以下とすることがより好適である。
【００２３】
Ｎウェル２４上には、絶縁膜３０が設けられる。絶縁膜３０としては、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等のシリコン系材料や酸化チタン系材料等を用いることができる。
【００２４】
チャネル領域２８の延在方向に直交するように、絶縁膜３０上に複数の転送電極３２が互いに平行に配置される。転送電極３２には、金属、多結晶シリコン等の導電性材料を用いることができる。
【００２５】
本実施の形態では、チャネル領域２８の延在方向に連続する３つの転送電極３２−１，３２−２，３２−３が１つの画素を構成する。ここで、チャネル領域２８のうち、一画素を構成する転送電極３２−１，３２−２，３２−３のうち１つ（本実施の形態では転送電極３２−２とする）が設けられた領域下の半導体基板２０の表面領域にＮ型不純物を高濃度に添加したＮ+領域２９を選択的に設ける。Ｎ+領域２９の不純物濃度は１０16／ｃｍ3以上１０18／ｃｍ3以下とすることが好ましい。
【００２６】
転送電極３２−１，３２−２，３２−３には、３相の転送クロックφ１〜φ３が印加される。これによって、転送電極３２−１，３２−２，３２−３の下にあるチャネル領域２８のポテンシャルが制御されて情報電荷の蓄積・転送が行われる。
【００２７】
図４及び図５は、ＡＧＰによる撮像時における半導体基板２０の表面から深部へ向けてのポテンシャルの状態を模式的に示す図である。図４は、Ｎ+領域２９が形成された転送電極３２−２下におけるＡ−Ａラインに沿ったポテンシャル分布である。図５は、Ｎ+領域２９が形成されていない転送電極３２−１と転送電極３２−３との間におけるＢ−Ｂラインに沿ったポテンシャル分布である。横軸は半導体基板２０の表面からの深さを示し、また縦軸は各位置でのポテンシャルを示し、下が正電位側、上が負電位側となる。なお、図４及び図５は、転送電極３２−１，３２−３を−４Ｖの電位、転送電極３２−２を−１０Ｖの電位、基板２０を７Ｖの電位にした場合のポテンシャル分布である。
【００２８】
転送電極３２−２下では、分離領域２６のＰ型不純物濃度とチャネル領域２８のＮ型不純物濃度との濃度差によってチャネル領域２８側に電位分布が広がる。このとき、チャネル領域２８の幅Ｗｃが半導体基板２０の深さ方向に対してポテンシャル障壁を形成させるに十分な程度に狭いため、隣接する分離領域２６からの影響が大きくなり、チャネル領域２８のＡ−Ａライン付近に対して支配的となる。従って、Ｎ+領域２９の影響によりＮウェル２４内にポテンシャル井戸が形成される。すなわち、図４に示すように、半導体基板２０の表面からポテンシャルが低下してＮウェル２４内で極小値をとり、再びＮウェル２４と半導体基板２０の界面に向かってポテンシャルが上昇して界面付近で極大値をとり、半導体基板２０の深部に向かってポテンシャルがなだらかに低下するものとなる。
【００２９】
一方、転送電極３２−１と転送電極３２−３との間では、Ｎ+領域２９の影響が及ばないのでＮウェル２４内にポテンシャル井戸は形成されない。すなわち、図５に示すように、半導体基板２０の表面から基板深部へ向かってポテンシャルが徐々に低下する。
【００３０】
以上のように、本実施の形態のＣＣＤ固体撮像素子によれば、チャネル領域の幅Ｗｃを小さくした場合においても、転送電極３２の総てに負電位を印加するＡＧＰによりＮウェル２４内にポテンシャル井戸を形成することができる。撮像時において、このポテンシャル井戸には情報電荷を蓄積することが可能である。なお、ポテンシャル井戸の蓄積許容量を超える情報電荷が発生した場合には、過剰な電荷はＮウェル２４と半導体基板２０との間のポテンシャル障壁を越えて半導体基板２０の深部に排出される。
【００３１】
また、連続する３つの転送電極３２−１，３２−２，３２−３の組合せ毎に異なる位相を有する３相の転送クロックφ１〜φ３を印加することによって、転送電極３２−１，３２−２，３２−３の下にあるチャネル領域２８のポテンシャル井戸の深さを制御して情報電荷を順次転送することができる。
【００３２】
また、半導体基板２０の電位をさらに高くすることによって電荷を排出させる電子シャッタ動作を行うことができる。図６及び図７は、ＡＧＰによる撮像時における基板２０の表面から深部へ向けてのポテンシャルの状態を模式的に示す図である。図６は、Ｎ+領域２９が形成された転送電極３２−２下におけるＡ−Ａラインに沿ったポテンシャル分布である。図７は、Ｎ+領域２９が形成されていない転送電極３２−１と転送電極３２−３との間におけるＢ−Ｂラインに沿ったポテンシャル分布である。なお、図６及び図７は、転送電極３２を数Ｖの負の電位、基板２０を数十Ｖの正の電位にした場合のポテンシャル分布である。
【００３３】
半導体基板２０に高い正の電位を印加した場合、図６及び図７のいずれの場合においても、チャネル領域２８内にポテンシャル井戸は形成されず、半導体基板２０の表面から基板深部へ向かってポテンシャルが徐々に低下する。従って、半導体基板２０に高い正の電位を印加することによって、チャネル領域２８のポテンシャル井戸に蓄積されていた情報電荷が基板２０の深部へ排出される。
【００３４】
なお、本実施の形態では撮像部１０ｉの構造について説明を行ったが、同様の構造を蓄積部１０ｓの垂直シフトレジスタに適用することも可能である。
【００３５】
＜固体撮像素子の製造方法＞
図８は、本実施の形態におけるＣＣＤ固体撮像素子の製造方法のプロセスフロー図である。ここでは、ＣＣＤ固体撮像素子の撮像部１０ｉのみの製造方法を説明するが、他の構成部分については一般的なＣＣＤ固体撮像素子の製造方法を適用することができる。
【００３６】
半導体基板２０の表面における素子を形成する領域にＮ型の不純物を拡散させる。例えば、半導体基板２０としてはシリコン基板を用い、Ｎ型不純物には燐（Ｐ）を用いることができる。このＮ型不純物導入工程により、半導体基板２０の表面領域にＮウェル２４が形成される（図８（ａ））。ここで、Ｎウェル２４内の実効的なＮ型不純物濃度が１０14／ｃｍ3以上１０16／ｃｍ3以下となるようにすることが好適である。
【００３７】
さらに、チャネル領域２８のうち転送電極３２−２が後に設けられる領域に沿って開口を有するレジストパターン４０で半導体基板２０の表面を覆い、このレジストパターン４２をマスクとしてＮ型不純物を高濃度に導入する（図８（ｂ））。このＮ型不純物導入工程により、高不純物濃度のＮ+領域２９が形成される。ここで、Ｎ+領域２９の不純物濃度は１０16／ｃｍ3以上１０18／ｃｍ3以下とすることが好ましい。
【００３８】
次に、レジストパターン４０を除去し、続いて、Ｎ+領域２９に直交するように互いに間隔Ｗｃを隔てて幅Ｗｄを有する開口を有するレジストパターン４２で半導体基板２０の表面を覆い、このレジストパターン４２をマスクとしてＰ型不純物を導入する（図８（ｃ））。例えば、Ｐ型不純物にはボロン（Ｂ）を用いることができる。このＰ型不純物導入工程により、Ｎウェル２４内に幅Ｗｄを有する分離領域２６と、これらの分離領域２６の間に幅Ｗｃを有するチャネル領域２８が形成される。ここで、チャネル領域２８の幅Ｗｃは１μｍ以上３μｍ以下とする。また、分離領域２６内のＰ型不純物濃度は、１０15／ｃｍ3以上１０19／ｃｍ3以下とすることが好適である。また、イオン注入の回数とそのエネルギーを調整することによって、分離領域２６を半導体基板２０とＮウェル２４との境界面よりも深く形成することができる。
【００３９】
次に、レジストパターン４０を取り除いた後に、分離領域２６及びチャネル領域２８を覆うように絶縁膜３０として酸化シリコン膜を形成する。この絶縁膜３０の上に多結晶シリコン膜を積層し、この多結晶シリコン膜をパターンニングすることによって転送電極３２を形成する（図８（ｄ））。このとき、Ｎ+領域２９上に転送電極３２−２が重なるように転送電極３２−１〜３２−３を配置する。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態における固体撮像素子の撮像部の構成を示す平面図である。
【図２】本発明の実施の形態における固体撮像素子の撮像部の構成を示す断面図である。
【図３】本発明の実施の形態における固体撮像素子の撮像部の構成を示す断面図である。
【図４】ＡＧＰを適用した撮像時におけるＮウェル深さ方向へのポテンシャルの変化を示す図である。
【図５】ＡＧＰを適用した撮像時におけるＮウェル深さ方向へのポテンシャルの変化を示す図である。
【図６】電子シャッタ時におけるＮウェル深さ方向へのポテンシャルの変化を示す図である。
【図７】電子シャッタ時におけるＮウェル深さ方向へのポテンシャルの変化を示す図である。
【図８】本発明の実施の形態における固体撮像素子の製造方法のプロセスフローを示す図である。
【図９】ＣＣＤ固体撮像素子の構成を示す概略図である。
【図１０】従来の固体撮像素子の撮像部の構成を示す平面図である。
【図１１】従来の固体撮像素子の撮像部の構成を示す断面図である。
【図１２】従来の固体撮像素子の撮像部の構成を示す断面図である。
【符号の説明】
【００４１】
１０ｉ  撮像部、１０ｓ  蓄積部、１０ｈ  水平転送部、１０ｄ  出力部、２０  半導体基板、２２  Ｐウェル、２４  Ｎウェル、２６  分離領域、２８  チャネル領域、２９  Ｎ+領域、３０  絶縁膜、３２  転送電極、４０，４２  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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