(57)【要約】【課題】円形のナノワイヤーチャンネルを有するＦＥＴ及びその製造方法を提供する。【解決手段】半導体基板上にソース及びドレイン領域を形成し、ソース及びドレイン領域の間に複数の予備チャンネル領域が連結され、予備チャンネル領域がエッチングされ、エッチングされた予備チャンネル領域がアニーリングされて実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成するＦＥＴの製造方法である。【選択図】図１
2006270107.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の間に連結された複数の予備チャンネル領域を形成する工程と、
前記予備チャンネル領域をエッチングする工程と、
エッチングされた前記予備チャンネル領域をアニーリングして、円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項２】
前記予備チャンネル領域は、長方形の断面形状を有することを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３】
前記予備チャンネル領域は、その断面にコーナーを有することを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項４】
前記エッチングは、ＨＣｌを含む雰囲気で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項５】
前記エッチングは、Ｈ２を含む雰囲気で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項６】
前記エッチングは、ＨＣｌ及びＨ２を含む雰囲気で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項７】
前記ＨＣｌ対Ｈ２の流量比は、３：７ないし１：１であることを特徴とする請求項６に記載のＦＥＴの製造方法。
【請求項８】
前記ＨＣｌ対Ｈ２の流量比は、３：５であることを特徴とする請求項６に記載のＦＥＴの製造方法。
【請求項９】
前記エッチングは、６００ないし９００℃の温度で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１０】
前記エッチングは、１ないし１２０秒間行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１１】
前記エッチングは、１０ないし１００Ｔｏｒｒの圧力で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１２】
前記アニーリングは、Ｈ２を含む雰囲気で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１３】
前記アニーリングは、Ｈ２が１ないし５００ｓｃｃｍの流量で導入されつつ行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１４】
前記アニーリングは、６００ないし９００℃の温度で行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１５】
前記アニーリングは、１０ないし８００秒間行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１６】
前記予備チャンネル領域を形成した後で得られた結果物を洗浄して、前記結果物から酸化膜を除去する工程をさらに含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項１７】
前記洗浄は、Ｈ２、Ａｒ及びＨｅのうち少なくとも一つを含む雰囲気で行われることを特徴とする請求項１６に記載のＦＥＴの製造方法。
【請求項１８】
前記洗浄は、６００ないし９００℃の温度で行われることを特徴とする請求項１６に記載のＦＥＴの製造方法。
【請求項１９】
前記洗浄は、１ないし５００ｓｃｃｍのガス流量で行われることを特徴とする請求項１６に記載のＦＥＴの製造方法。
【請求項２０】
前記洗浄は、１ないし５分間行われることを特徴とする請求項１６に記載のＦＥＴの製造方法。
【請求項２１】
前記洗浄は、０．１ないし１０Ｔｏｒｒの圧力で行われることを特徴とする請求項１６に記載のＦＥＴの製造方法。
【請求項２２】
前記複数の予備チャンネル領域を形成する工程は、チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程を含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項２３】
前記チャンネル層及び犠牲層は、エピタキシャル方法により形成されることを特徴とする請求項２２に記載のＦＥＴの製造方法。
【請求項２４】
前記チャンネル層は、シリコン層であることを特徴とする請求項２２に記載のＦＥＴの製造方法。
【請求項２５】
前記犠牲層は、ＳｉＧｅ層であることを特徴とする請求項２２に記載のＦＥＴの製造方法。
【請求項２６】
前記複数の予備チャンネル領域を形成する工程は、前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記チャンネル層を所望の寸法でトリミングする工程をさらに含むことを特徴とする請求項２２に記載のＦＥＴの製造方法。
【請求項２７】
前記トリミング工程では、前記チャンネル層をエッチングすることを特徴とする請求項２６に記載のＦＥＴの製造方法。
【請求項２８】
前記チャンネル層は、ＣＤＥ方法でエッチングすることを特徴とする請求項２７に記載のＦＥＴの製造方法。
【請求項２９】
前記複数の予備チャンネル領域を形成する工程は、前記チャンネル層及び犠牲層上に前記ＦＥＴチャンネル領域を区分するための領域を限定するマスク層を形成する工程をさらに含むことを特徴とする請求項２２に記載のＦＥＴの製造方法。
【請求項３０】
前記複数の予備チャンネル領域を形成する工程は、チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３１】
前記犠牲層は、ＳｉＧｅからなることを特徴とする請求項３０に記載のＦＥＴの製造方法。
【請求項３２】
前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備えることを特徴とする請求項３１に記載のＦＥＴの製造方法。
【請求項３３】
前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３４】
前記エッチング工程及びアニーリング工程は、少なくとも２回行われることを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３５】
前記エッチング工程と後続のアニーリング工程との間にパージ工程をさらに含むことを特徴とする請求項３４に記載のＦＥＴの製造方法。
【請求項３６】
前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３７】
前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含むことを特徴とする請求項１に記載のＦＥＴの製造方法。
【請求項３８】
前記ゲートは、ポリシリコンからなることを特徴とする請求項３７に記載のＦＥＴの製造方法。
【請求項３９】
前記ゲートは、金属からなることを特徴とする請求項３７に記載のＦＥＴの製造方法。
【請求項４０】
少なくとも一つのチャンネル層及び少なくとも一つの犠牲層を基板上に交互に積層する工程と、
前記交互に積層された少なくとも一つのチャンネル層及び少なくとも一つの犠牲層に連結された前記基板上にソース及びドレイン領域を形成する工程と、
前記交互に積層された少なくとも一つのチャンネル層及び少なくとも一つの犠牲層をパターニングして、前記ソース及びドレイン領域に連結された複数の予備チャンネル領域を形成する工程と、
前記少なくとも一つの犠牲層の残りの部分を除去する工程と、
前記予備チャンネル領域をエッチングする工程と、
前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項４１】
前記予備チャンネル領域は、実質的に長方形の断面形状を有することを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４２】
前記予備チャンネル領域は、その断面にコーナーを有することを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４３】
前記少なくとも一つのチャンネル層及び前記少なくとも一つの犠牲層は、エピタキシャル方法で形成されることを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４４】
前記少なくとも一つのチャンネル層は、シリコン層であることを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４５】
前記少なくとも一つの犠牲層は、ＳｉＧｅ層であることを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４６】
前記複数の予備チャンネル領域を形成する工程は、前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記少なくとも一つのチャンネル層を所望の寸法でトリミングする工程をさらに含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項４７】
前記トリミング工程では、前記少なくとも一つのチャンネル層をエッチングすることを特徴とする請求項４６に記載のＦＥＴの製造方法。
【請求項４８】
前記少なくとも一つのチャンネル層は、ＣＤＥ方法でエッチングすることを特徴とする請求項４７に記載のＦＥＴの製造方法。
【請求項４９】
前記複数の予備チャンネル領域を形成する工程は、前記少なくとも一つのチャンネル層及び少なくとも一つの犠牲層上に、前記ＦＥＴチャンネル領域を区分するための領域を限定するマスク層を形成する工程をさらに含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項５０】
前記複数の予備チャンネル領域を形成する工程は、チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項５１】
前記犠牲層は、ＳｉＧｅからなることを特徴とする請求項５０に記載のＦＥＴの製造方法。
【請求項５２】
前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備えることを特徴とする請求項５１に記載のＦＥＴの製造方法。
【請求項５３】
前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項５４】
前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項５５】
前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含むことを特徴とする請求項４０に記載のＦＥＴの製造方法。
【請求項５６】
前記ゲートは、ポリシリコンからなることを特徴とする請求項５５に記載のＦＥＴの製造方法。
【請求項５７】
前記ゲートは、金属からなることを特徴とする請求項３７に記載のＦＥＴの製造方法。
【請求項５８】
半導体基板上にソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する工程であって、（ｉ）チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程と、（ｉｉ）前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセッされるように、前記チャンネル層を所望の寸法でトリミングする工程と、を含む前記複数の予備チャンネル領域を形成する工程と、
前記予備チャンネル領域をエッチングする工程と、
前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項５９】
前記予備チャンネル領域は、実質的に長方形の断面形状を有することを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６０】
前記予備チャンネル領域は、その断面にコーナーを有することを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６１】
前記予備チャンネル領域を形成した後、その結果物から酸化膜を除去するために前記結果物を洗浄する工程をさらに含むことを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６２】
前記チャンネル層及び前記犠牲層は、エピタキシャル方法で形成されることを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６３】
前記チャンネル層は、シリコン層であることを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６４】
前記犠牲層は、ＳｉＧｅ層であることを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６５】
前記トリミング工程では、前記チャンネル層をエッチングすることを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６６】
前記チャンネル層は、ＣＤＥ方法でエッチングすることを特徴とする請求項６５に記載のＦＥＴの製造方法。
【請求項６７】
前記複数の予備チャンネル領域を形成する工程は、前記チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含むことを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項６８】
前記犠牲層は、ＳｉＧｅからなることを特徴とする請求項６７に記載のＦＥＴの製造方法。
【請求項６９】
前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備えることを特徴とする請求項６８に記載のＦＥＴの製造方法。
【請求項７０】
前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含むことを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項７１】
前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含むことを特徴とする請求項５８に記載のＦＥＴの製造方法。
【請求項７２】
前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含むことを特徴とする請求項５０に記載のＦＥＴの製造方法。
【請求項７３】
前記ゲートは、ポリシリコンからなることを特徴とする請求項７２に記載のＦＥＴの製造方法。
【請求項７４】
前記ゲートは、金属からなることを特徴とする請求項７２に記載のＦＥＴの製造方法。
【請求項７５】
半導体基板上にソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する工程であって、（ｉ）チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程と、（ｉｉ）前記予備チャンネルの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記チャンネル層を所望の寸法でトリミングする工程と、を含む前記複数の予備チャンネル領域を形成する工程と、
前記犠牲層の残りの部分を除去する工程と、
前記トリミングされたチャンネル層をエッチングする工程と、
前記エッチングされたチャンネル層をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項７６】
半導体基板上にソース及びドレイン領域を形成する工程と、
チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成して、前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する工程と、
前記犠牲層の残りの部分を除去する工程と、
前記予備チャンネル領域をエッチングする工程と、
前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項７７】
半導体基板上にソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する工程と、
前記予備チャンネル領域をエッチングする工程と、
前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
【請求項７８】
半導体基板と、
前記半導体基板上のソース及びドレイン領域と、
前記ソース及びドレイン領域の間に連結される複数のＦＥＴチャンネル領域と、を備え、
前記ＦＥＴチャンネル領域は、実質的に円形の断面形状を有し、前記ＦＥＴチャンネル領域は、前記ＦＥＴチャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、所望の寸法でトリミングされていることを特徴とするＦＥＴ。
【請求項７９】
前記ＦＥＴチャンネル領域上にゲート絶縁層をさらに備えることを特徴とする請求項７８に記載のＦＥＴ。
【請求項８０】
前記ＦＥＴチャンネル領域を取り囲むゲートをさらに備えることを特徴とする請求項７８に記載のＦＥＴ。
【請求項８１】
前記ゲートは、ポリシリコンからなることを特徴とする請求項７８に記載のＦＥＴ。
【請求項８２】
前記ゲートは、金属からなることを特徴とする請求項７８に記載のＦＥＴ。
【請求項８３】
半導体基板と、
前記半導体基板上のソース及びドレイン領域と、
前記ソース及びドレイン領域の間に連結されるＦＥＴチャンネル領域と、を備え、
前記ＦＥＴチャンネル領域は、実質的に円形の断面形状を有し、前記ＦＥＴチャンネル領域は、前記ＦＥＴチャンネル領域の正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように所望の寸法でトリミングされていることを特徴とするＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に係り、特にラウンド状、すなわち円形のナノワイヤーチャンネルを有するＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の用途が拡大されるにつれて、高度に集積された高速の半導体素子への要求が増加している。半導体素子の集積度が増加するにつれて、デザインルールは順次に小さくなっている。デザインルールが小さくなれば、短チャンネル効果を引き起こす。チャンネル幅の減少は、狭チャンネル効果を引き起こし、この狭チャンネル効果は、ソース／ドレイン領域での電位がチャンネル領域に大きい影響を及ぼす。通常、狭チャンネル効果によりしきい電圧が高くなる。しかし、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を利用する素子の場合には、チャンネル幅が非常に狭くてしきい電圧が低くなりうる。これは、逆狭チャンネル効果と称す。短チャンネル効果及び／または狭チャンネル効果の発生を防止するために、新たな構造を有する多様なＦＥＴが提案された。
【０００３】
最近、特に半導体分野のうちナノサイズ技術において、トランジスタの駆動電流を増加させ、短チャンネル効果を低下させるための努力があった。前記の所望の結果を得るために、従来技術で幾つかの技術が利用され、その例としてＲＣＡＴ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）、ＦｉｎＦＥＴ（Ｆｉｎ−ｔｙｐｅ ＦＥＴ）及びＧＡＴ（Ｇａｔｅ−Ａｌｌ−ａｒｏｕｎｄ Ｔｒａｎｓｉｓｔｏｒ）技術がある。
【０００４】
それらのそれぞれの従来の素子及びその製造方法では、一つまたはそれ以上の短所がある。例えば、それらの従来の素子は、高速動作を行う能力に制限がある。さらに、それらの従来の素子では、製造上の限界、例えばドライエッチングにより具現されうるエッチング深さの限界により、離隔されたチャンネル層の数が制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記の従来技術での問題点を解決するためのものであって、一つまたはそれ以上のナノワイヤーチャンネルを有するＦＥＴ及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
本発明の一様態によれば、本発明によるＦＥＴの製造方法では、半導体基板上にソース及びドレイン領域を形成する。前記ソース及びドレイン領域の間に連結された複数の予備チャンネル領域を形成する。予備チャンネル領域をエッチングする。エッチングされた予備チャンネル領域をアニーリングして、円形の断面形状を有するＦＥＴチャンネル領域を形成する。
【０００７】
一実施形態において、前記予備チャンネル領域は、長方形の断面形状を有する。一実施形態において、前記予備チャンネル領域は、その断面にコーナーを有する。
【０００８】
一実施形態において、前記エッチングは、ＨＣｌ及びＨ２のうち一つまたは二つを含む雰囲気で行われる。一実施形態において、前記ＨＣｌ対Ｈ２の流量比は、３：７ないし１：１である。特定の一実施形態において、前記ＨＣｌ対Ｈ２の流量比は、３：５である。
【０００９】
一実施形態において、前記エッチングは、６００ないし９００℃の温度で行われる。前記エッチングは、１ないし１２０秒間行われる。前記エッチングは、１０ないし１００Ｔｏｒｒの圧力で行われる。
【００１０】
一実施形態において、前記アニーリングは、Ｈ２を含む雰囲気で行われる。前記アニーリングは、Ｈ２が１ないし５００ｓｃｃｍの流量で導入されつつ行われる。前記アニーリングは、６００ないし９００℃の温度、特に８１０℃の温度で行われる。前記アニーリングは、１０ないし８００秒間、特に５００秒間行われる。
【００１１】
一実施形態において、前記方法は、前記予備チャンネル領域を形成した後、得られた結果物を洗浄して前記結果物から酸化膜を除去する工程をさらに含む。前記洗浄は、Ｈ２、Ａｒ及びＨｅのうち少なくとも一つを含む雰囲気で行われる。前記洗浄は、６００ないし９００℃の温度で行われる。前記洗浄は、１ないし５００ｓｃｃｍのガス流量で行われる。前記洗浄は、１ないし５分間行われる。前記洗浄は、０．１ないし１０Ｔｏｒｒの圧力で行われる。一実施形態において、前記複数の予備チャンネル領域を形成する工程は、チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程を含む。一実施形態において、前記チャンネル層及び犠牲層は、エピタキシャル方法により形成される。一実施形態において、前記チャンネル層はシリコン層である。一実施形態において、前記犠牲層はＳｉＧｅ層である。
【００１２】
一実施形態において、前記複数の予備チャンネル領域を形成する工程は、前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記チャンネル層を所望の寸法でトリミングする工程をさらに含む。前記トリミング工程では、前記チャンネル層をエッチングする。前記チャンネル層は、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ）方法でエッチングされうる。
【００１３】
一実施形態において、前記複数の予備チャンネル領域を形成する工程は、前記チャンネル層及び犠牲層上に、前記ＦＥＴチャンネル領域を区分するための領域を限定するマスク層を形成する工程をさらに含む。
【００１４】
一実施形態において、前記複数の予備チャンネル領域を形成する工程は、チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含む。前記犠牲層は、ＳｉＧｅからなる。前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備える。
【００１５】
一実施形態において、前記方法は、前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含む。
【００１６】
一実施形態において、前記エッチング工程及びアニーリング工程は、少なくとも２回行われる。一実施形態において、前記方法は、前記エッチング工程と後続のアニーリング工程との間にパージ工程をさらに含む。
【００１７】
一実施形態において、前記方法は、前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含む。
【００１８】
一実施形態において、前記方法は、前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含む。前記ゲートは、ポリシリコンからなりうる。また、前記ゲートは、金属からなりうる。
【００１９】
本発明の他の様態によれば、本発明によるＦＥＴの製造方法では、少なくとも一つのチャンネル層及び少なくとも一つの犠牲層を基板上に交互に積層する。前記交互に積層された少なくとも一つのチャンネル層及び少なくとも一つの犠牲層に連結された前記基板上に、ソース及びドレイン領域を形成する。前記交互に積層された少なくとも一つのチャンネル層及び少なくとも一つの犠牲層をパターニングして、前記ソース及びドレイン領域に連結された複数の予備チャンネル領域を形成する。前記少なくとも一つの犠牲層の残りの部分を除去する。前記予備チャンネル領域をエッチングする。前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面を有するＦＥＴチャンネル領域を形成する。
【００２０】
一実施形態において、前記予備チャンネル領域は、実質的に長方形の断面形状を有する。一実施形態において、前記予備チャンネル領域は、その断面にコーナーを有する。
【００２１】
一実施形態において、前記少なくとも一つのチャンネル層及び前記少なくとも一つの犠牲層は、エピタキシャル方法で形成される。
【００２２】
一実施形態において、前記少なくとも一つのチャンネル層はシリコン層である。一実施形態において、前記少なくとも一つの犠牲層はＳｉＧｅ層である。
【００２３】
一実施形態において、前記複数の予備チャンネル領域を形成する工程は、前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記少なくとも一つのチャンネル層を所望の寸法でトリミングする工程をさらに含む。一実施形態において、前記トリミング工程では、前記少なくとも一つのチャンネル層をエッチングする。前記少なくとも一つのチャンネル層は、ＣＤＥ方法でエッチングされうる。
【００２４】
一実施形態において、前記複数の予備チャンネル領域を形成する工程は、前記少なくとも一つのチャンネル層及び少なくとも一つの犠牲層上に、前記ＦＥＴチャンネル領域を区分するための領域を限定するマスク層を形成する工程をさらに含む。一実施形態において、前記複数の予備チャンネル領域を形成する工程は、チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含む。前記犠牲層は、ＳｉＧｅからなる。一実施形態において、前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備える。
【００２５】
一実施形態において、前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含む。
【００２６】
一実施形態において、前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する。
【００２７】
一実施形態において、前記方法は、前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含む。前記ゲートは、ポリシリコンからなりうる。また、前記ゲートは、金属からなりうる。
【００２８】
本発明の他の様態によれば、本発明によるＦＥＴの製造方法では、半導体基板上にソース及びドレイン領域を形成する。前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成するが、（ｉ）チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程と、（ｉｉ）前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記チャンネル層を所望の寸法でトリミングする工程とを含む方法により、前記複数の予備チャンネル領域を形成する。前記予備チャンネル領域をエッチングする。前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する。
【００２９】
一実施形態において、前記予備チャンネル領域は、実質的に長方形の断面形状を有する。一実施形態において、前記予備チャンネル領域は、その断面にコーナーを有する。
【００３０】
一実施形態において、前記方法は、前記予備チャンネル領域を形成した後、その結果物から酸化膜を除去するために前記結果物を洗浄する工程をさらに含む。
【００３１】
一実施形態において、前記チャンネル層及び前記犠牲層は、エピタキシャル方法で形成される。
【００３２】
前記チャンネル層は、シリコン層からなりうる。前記犠牲層は、ＳｉＧｅ層からなりうる。
【００３３】
一実施形態において、前記トリミング工程では、前記チャンネル層をエッチングする。前記チャンネル層は、ＣＤＥ方法でエッチングされうる。一実施形態において、前記複数の予備チャンネル領域を形成する工程は、前記チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含む。前記犠牲層は、ＳｉＧｅからなりうる。前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備える。
【００３４】
一実施形態において、前記方法は、前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含む。
【００３５】
一実施形態において、前記方法は、前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含む。
【００３６】
一実施形態において、前記方法は、前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含む。一実施形態において、前記ゲートは、ポリシリコンからなりうる。前記ゲートは、金属からなりうる。
【００３７】
本発明の他の様態によれば、本発明によるＦＥＴの製造方法では、半導体基板上にソース及びドレイン領域を形成する。前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成するが、（ｉ）チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程と、（ｉｉ）前記予備チャンネルの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、前記チャンネル層を所望の寸法でトリミングする工程とを含む方法により、前記複数の予備チャンネル領域を形成する。前記犠牲層の残りの部分を除去する。前記トリミングされたチャンネル層をエッチングする。前記エッチングされたチャンネル層をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する。
【００３８】
本発明の他の様態によれば、本発明によるＦＥＴの製造方法では、半導体基板上にソース及びドレイン領域を形成する。チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成して、前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する。前記犠牲層の残りの部分を除去する。前記予備チャンネル領域をエッチングする。前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する。
【００３９】
本発明の他の様態によれば、本発明によるＦＥＴの製造方法では、半導体基板上にソース及びドレイン領域を形成する。前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する。前記予備チャンネル領域をエッチングする。前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する。
【００４０】
本発明の他の様態によれば、本発明によるＦＥＴは、半導体基板、前記半導体基板上のソース及びドレイン領域、及び前記ソース及びドレイン領域の間に連結される複数のＦＥＴチャンネル領域を備え、前記ＦＥＴチャンネル領域は、実質的に円形の断面形状を有し、前記ＦＥＴチャンネル領域は、前記ＦＥＴチャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、所望の寸法でトリミングされている。
【００４１】
一実施形態において、前記ＦＥＴは、前記ＦＥＴチャンネル領域上に形成されたゲート絶縁層をさらに備える。
【００４２】
一実施形態において、前記ＦＥＴは、前記ＦＥＴチャンネル領域を取り囲むゲートをさらに備える。
【００４３】
一実施形態において、前記ＦＥＴの前記ゲートは、ポリシリコンからなる。一実施形態において、前記ＦＥＴのゲートは、金属からなる。
【００４４】
本発明の他の様態によれば、本発明によるＦＥＴは、半導体基板、前記半導体基板上のソース及びドレイン領域、及び前記ソース及びドレイン領域の間に連結されるＦＥＴチャンネル領域を備え、前記ＦＥＴチャンネル領域は、実質的に円形の断面形状を有し、前記ＦＥＴチャンネル領域は、前記ＦＥＴチャンネル領域の正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセットされるように、所望の寸法でトリミングされている。
【発明の効果】
【００４５】
本発明によれば、エッチング工程及びＨ２を使用するアニーリング工程を利用して、ＦＥＴにラウンド状（円形）のナノワイヤーチャンネルが形成される。このＦＥＴの製造方法によれば、長方形のナノワイヤーチャンネルを有する通常のＦＥＴのコーナーに発生する電界集中現象が低下する。ラウンド状のナノワイヤーチャンネルの形成において、Ｈ２アニーリングを比較的低温で行う。高温でアニーリングすれば、シリコンマイグレーション効果によりＦＥＴチャンネルが切断されるか、または遮られる形状のナノワイヤーチャンネルが得られる。また、犠牲層として使われる最上層のＳｉＧｅ層は、他の層より高いＧｅ含量を有させる。これにより、エッチング時に最上層のＳｉチャンネル層の消耗を防止できる。自己整列されたトランジスタゲートを形成するために、ダマシン工程を利用できる。
【発明を実施するための最良の形態】
【００４６】
本発明の前記特徴、他の特徴及び利点は、添付図面を参照して説明する本発明の望ましい様態についての詳細な説明から明らかになる。添付図面において、類似した参照符号は、相異なる図面に対して同じ部分を表す。添付図面は、正確に記載されたものではなく、本発明の原理を説明するのに必要な部分は強調されている。添付図面において、明確性のために層及び領域の厚さが誇張されている。
【００４７】
次の詳細な説明において、ある層が他の層または基板上に形成されると記載されるとき、前記層は、他の層上にまたは基板上に形成されるか、または第３の層が前記層と前記他の層または基板との間に介在されうる。
【００４８】
図１は、本発明の実施形態によってラウンド状または円形のナノワイヤーチャンネルを有するＦＥＴの概略的な平面図である。図２Ａは、図１のＡ−Ａ´線の図１のＦＥＴの一実施形態の概略的な断面図である。図２Ｂは、図１のＢ−Ｂ´線の図２ＡのＦＥＴの一実施形態の概略的な断面図である。
【００４９】
図１、図２Ａ及び図２Ｂに示すように、本発明のＦＥＴの構造は、半導体基板１１０を備える。前記基板１１０上には、ソース／ドレイン領域１４が形成されている。前記ソース／ドレイン領域１４は、図示したように順次に積層された第１ＳｉＧｅ層１４ａ、Ｓｉ層１４ｂ及び第２ＳｉＧｅ層１４ｃの積層構造を含む。前記第１及び第２ＳｉＧｅ層及び前記Ｓｉ層は、エピタキシャル層からなりうる。前記Ｓｉ層１４ｂは、ソース／ドレイン領域１４の間でライン“Ｘ”に沿って延びるラウンド状のナノワイヤーチャンネル領域１２を備える。前記ナノワイヤーチャンネル領域１２の下部の領域で、基板１１０の一部が基板の表面上に突出している。図２Ｂに示すように、前記ナノワイヤーチャンネル領域１２及び前記基板１１０の突出部は、距離ｄほど離隔されている。素子分離領域１１６により、ＦＥＴが他の素子から分離されている。前記ナノワイヤーチャンネル領域１２の周囲は、シリコン酸化物のような物質からなるゲート絶縁層３０により取り囲まれている。また、前記ゲート絶縁層３０は、前記基板の突出部を取り囲む。ポリシリコン、金属またはポリシリコンと金属との組み合わせのような物質からなるゲート２０は、前記ナノワイヤーチャンネル領域１２を取り囲む。前記ゲート２０は、前記ゲート絶縁層３０により前記ナノワイヤーチャンネル領域１２と相互に分離されている。
【００５０】
図３は、図１のＡ−Ａ´線の図１のＦＥＴの他の実施形態の概略的な断面図である。図３の素子１００Ｂは、第１及び第２ＳｉＧｅ層１４ａ，１４ｃ及び前記Ｓｉ層１４ｂの多重層積層構造の代わりに、単一のＳｉ層１４ｄを有するという点で、図２Ａ及び図２Ｂの構成と異なる。前記Ｓｉ層１４ｄは、素子のソース／ドレイン領域の役割を行い、素子のラウンド状のナノワイヤーチャンネル１２を提供する。
【００５１】
図４Ａは、図１のＡ−Ａ´線の本発明によるＦＥＴのさらに他の実施形態の概略的な断面図である。図４Ｂは、図１のＢ−Ｂ´線の図４ＡのＦＥＴの概略的な断面図である。
【００５２】
図４Ａ及び図４Ｂに示すように、ＦＥＴ１００Ｃが単一のナノワイヤーでない複数、すなわち二つのラウンド状のナノワイヤーチャンネル１１２ａ，１１２ｂを備えるという点で、前述した実施形態と異なる。ＦＥＴ１００Ｃは、半導体基板１１０を備える。前記基板１１０上には、ソース／ドレイン領域１１４が形成されている。前記ソース／ドレイン領域１１４は、図示したように順次に積層された第１ＳｉＧｅ層１１４ａ、第１Ｓｉ層１１４ｂ、第２ＳｉＧｅ層１１４ｃ、第２Ｓｉ層１１４ｄ及び第３ＳｉＧｅ層１１４ｅの積層構造を含む。前記第１、第２及び第３ＳｉＧｅ層１１４ａ，１１４ｃ，１１４ｅ、前記第１及び第２Ｓｉ層１１４ｂ，１１４ｄは、エピタキシャル層から構成される。前記第１Ｓｉ層１１４ｂは、ソース／ドレイン領域１１４の間でライン“Ｘ１”に沿って延びる第１ラウンド状のナノワイヤーチャンネル領域１１２ａを備える。前記第２Ｓｉ層１１４ｄは、ソース／ドレイン領域１１４の間でライン“Ｘ２”に沿って延びる第２ラウンド状のナノワイヤーチャンネル領域１１２ｂを備える。前記ナノワイヤーチャンネル領域１１２ａ，１１２ｂの下部の領域で、基板１１０の一部が基板の表面上に突出している。図４Ｂに示すように、前記第１ナノワイヤーチャンネル領域１１２ａ及び前記基板１１０の突出部は、距離ｄ１ほど離隔されている。また、前記第２ナノワイヤーチャンネル領域１１２ｂ及び前記基板１１０の突出部は、距離ｄ２ほど離隔されている。素子分離領域１１６により、ＦＥＴ１００Ｃが他の素子から分離されている。前記第１及び第２ナノワイヤーチャンネル領域１１２ａ，１１２ｂの周囲は、シリコン酸化物のような物質からなるゲート絶縁層３０により取り囲まれている。また、前記ゲート絶縁層３０は、前記基板の突出部を取り囲む。ポリシリコン、金属またはポリシリコンと金属との組み合わせのような物質からなるゲート２０は、前記第１及び第２ナノワイヤーチャンネル領域１１２ａ，１１２ｂを取り囲む。前記ゲート２０は、前記ゲート絶縁層３０により前記第１及び第２ナノワイヤーチャンネル領域１１２ａ，１１２ｂと相互に分離されている。
【００５３】
図５は、図１のＡ−Ａ´線の図１のＦＥＴのさらに他の実施形態の概略的な断面図である。図５の素子１００Ｄは、第１、第２及び第３ＳｉＧｅ層１１４ａ，１１４ｃ，１１４ｅ、前記第１及び第２Ｓｉ層１１４ｂ，１１４ｄの多重層の積層構造の代わりに、単一のＳｉ層１１４ｆを有するという点で、図４Ａ及び図４Ｂの構成と異なる。前記Ｓｉ層１１４ｆは、素子のソース／ドレイン領域の役割を行い、素子のラウンド状のナノワイヤーチャンネル１１２ａ，１１２ｂを提供する。
【００５４】
図６Ａは、図１のＡ−Ａ´線の本発明によるＦＥＴのさらに他の実施形態の概略的な断面図である。図６Ｂは、図１のＢ−Ｂ´線の図６ＡのＦＥＴの概略的な断面図である。
【００５５】
図６Ａ及び図６Ｂに示すように、ＦＥＴ１００Ｅが単一のナノワイヤーチャンネル１２または二つのナノワイヤーチャンネル１１２ａ，１１２ｂではない複数、すなわち三つのラウンド状のナノワイヤーチャンネル２１２ａ，２１２ｂ，２１２ｃを備えるという点で、前述した実施形態と異なる。ＦＥＴ１００Ｅは、半導体基板１１０を備える。前記基板１１０上には、ソース／ドレイン領域２１４が形成されている。前記ソース／ドレイン領域２１４は、図示したように順次に積層された第１ＳｉＧｅ層２１４ａ、第１Ｓｉ層２１４ｂ、第２ＳｉＧｅ層２１４ｃ、第２Ｓｉ層２１４ｄ、第３ＳｉＧｅ層２１４ｅ、第３Ｓｉ層２１４ｆ及び第４ＳｉＧｅ層２１４ｇの積層構造を含む。前記第１、第２、第３及び第４ＳｉＧｅ層２１４ａ，２１４ｃ，２１４ｅ，２１４ｇ、前記第１、第２及び第３Ｓｉ層２１４ｂ，２１４ｄは、エピタキシャル層から構成される。前記第１Ｓｉ層２１４ｂは、ソース／ドレイン領域２１４の間でライン“Ｘ３”に沿って延びる第１ラウンド状のナノワイヤーチャンネル領域２１２ａを備える。前記第２Ｓｉ層２１４ｄは、ソース／ドレイン領域２１４の間でライン“Ｘ４”に沿って延びる第２ラウンド状のナノワイヤーチャンネル領域２１２ｂを備える。前記第３Ｓｉ層２１４ｆは、ソース／ドレイン領域２１４の間でライン“Ｘ５”に沿って延びる第３ラウンド状のナノワイヤーチャンネル領域２１２ｃを備える。前記ナノワイヤーチャンネル領域２１２ａ，２１２ｂ，２１２ｃの下部の領域で、基板１１０の一部が基板の表面上に突出している。図６Ｂに示すように、前記第１ナノワイヤーチャンネル領域１１２ａ及び前記基板１１０の突出部は、距離ｄ３ほど離隔されている。また、前記第２ナノワイヤーチャンネル領域２１２ｂ及び前記基板１１０の突出部は、距離ｄ４ほど離隔されている。また、前記第３ナノワイヤーチャンネル領域２１２ｃ及び前記基板１１０の突出部は、距離ｄ５ほど離隔されている。素子分離領域１１６により、ＦＥＴ１００Ｅが他の素子から分離されている。前記第１、第２及び第３ナノワイヤーチャンネル領域２１２ａ，２１２ｂ，２１２ｃの周囲は、シリコン酸化物のような物質からなるゲート絶縁層３０により取り囲まれている。また、前記ゲート絶縁層３０は、前記基板の突出部を取り囲む。ポリシリコン、金属またはポリシリコンと金属との組み合わせのような物質からなるゲート２０は、前記第１、第２及び第３ナノワイヤーチャンネル領域２１２ａ，２１２ｂ，２１２ｃを取り囲む。前記ゲート２０は、前記ゲート絶縁層３０により、前記第１、第２及び第３ナノワイヤーチャンネル領域２１２ａ，２１２ｂ，２１２ｃと相互に分離されている。
【００５６】
図７は、図１のＡ−Ａ´線の図１のＦＥＴのさらに他の実施形態の概略的な断面図である。図７の素子１００Ｆは、第１、第２、第３及び第４ＳｉＧｅ層２１４ａ，２１４ｃ，２１４ｅ，２１４ｇ、前記第１、第２及び第３Ｓｉ層２１４ｂ，２１４ｄ，２１４ｆの多重層の積層構造の代わりに、単一のＳｉ層２１４ｈを有するという点で、図６Ａ及び図６Ｂの構成と異なる。前記Ｓｉ層２１４ｈは、素子のソース／ドレイン領域の役割を行い、素子のラウンド状のナノワイヤーチャンネル２１２ａ，２１２ｂ，２１２ｃを提供する。
【００５７】
図８は、本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程を説明するフローダイヤグラムである。図９Ａないし図９Ｄは、本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程をステップ別に説明する概略的な斜視図である。ここで説明する本発明によるナノワイヤーチャンネル、ゲート及びＦＥＴの形成工程は、本明細書に記載されたあらゆる実施形態によるＦＥＴに適用されうる。特に、後述する形成工程は、ＦＥＴのラウンド状のナノワイヤーチャンネルの数に関係なく適用可能である。
【００５８】
図８、図９Ａないし図９Ｄに示すように、ステップＳ５０で、多角形の断面形態を有する活性Ｓｉパターンを形成する。例えば、特に図９Ａに示すように、ほぼ長方形の断面４０２ａ及び平坦な外側表面４０２ｂを有する活性Ｓｉパターン４０２を形成できる。
【００５９】
次いで、ステップＳ６０で、洗浄工程を行って前記活性Ｓｉパターン４０２上に形成されうる酸化膜を除去する。
【００６０】
次いで、ステップＳ７０で、前記活性Ｓｉパターン４０２の四角コーナーを除去するためのエッチングを行う。アニーリングステップを行ってラウンド状のＳｉナノワイヤーチャンネル４０４を完成する。図９Ｂに示したように、前記チャンネル４０４は、ほぼ円形の断面４０４ａを有する。
【００６１】
次いで、ステップＳ８０で、図９Ｃに示したように、前記ラウンド状のＳｉナノワイヤーチャンネル４０４を取り囲むゲート絶縁層４０６を形成する。
【００６２】
次いで、ステップＳ９０で、図９Ｄに示したように、前記ゲート絶縁層４０６及びラウンド状のＳｉナノワイヤーチャンネル４０４を取り囲むゲート電極４０８を形成する。前記ゲート電極４０８は、ポリシリコン、金属またはポリシリコンと金属との組み合わせのような導電性材料からなる。
【００６３】
図１０は、前記長方形のナノワイヤーチャンネル４０２から前記ラウンド状のＳｉナノワイヤーチャンネル４０４を形成する工程を説明するフローダイヤグラムである。図１０について、後で詳細に説明する。
【００６４】
図１１Ａないし図１１Ｍは、本発明の実施形態によって本発明のＦＥＴを製造する工程を順に説明するための概略的な斜視図である。図１１Ａに示すように、シリコン基板５００を準備する。前記基板５００の上面に第１ＳｉＧｅ層５１２を形成する。前記第１ＳｉＧｅ層５１２は、５ないし５０ｎｍの厚さを有し、１５ないし２０％のＧｅ含量を有する。前記第１ＳｉＧｅ層５１２上に活性Ｓｉ層５１４を形成する。前記Ｓｉ層５１４は、後続工程を経てＦＥＴのラウンド状のナノワイヤーチャンネル領域が形成される層である。前記Ｓｉ層５１４上に第２ＳｉＧｅ層５１６を形成する。前記第２ＳｉＧｅ層５１６は、５ないし５０ｎｍの厚さに形成され、５ないし１０％のＧｅ含量を有する。後続のエッチング工程中に上部のＳｉＧｅ消耗量が少なくてＳｉ層５１４に損傷を及ぼさないことによって、優秀なナノワイヤーチャンネルを確保可能にするために、前記第２ＳｉＧｅ層５１６は、より少ないＧｅ含量を有するように形成されうる。一実施形態において、前記第１及び第２ＳｉＧｅ層５１２，５１６、Ｓｉ層５１４は、５ないし５０ｎｍの厚さまでエピタキシャル成長する。
【００６５】
次いで、前記第２ＳｉＧｅ層５１６上にキャッピング層５１８を形成する。前記キャッピング層５１８は、後続のエッチング工程のためにシリコン窒化物（ＳｉＮ）に対して高いエッチング選択比を有する物質、例えばシリコン酸化物からなるバッファ層となりうる。次いで、例えばＳｉＮからなるハードマスク層を前記バッファ酸化膜、すなわちキャッピング層５１８上に形成する。フォトリソグラフィ及びエッチング工程を利用して前記ハードマスク層をパターニングして、前記キャッピング層５１８上にハードマスクパターン５２０を形成する。
【００６６】
図１１Ｂに示すように、前記ハードマスクパターン５２０をエッチングマスクとして利用して結果物をエッチングして、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）トレンチ５２２を形成する。一実施形態において、前記トレンチの深さは１５０ないし３５０ｎｍである。
【００６７】
図１１Ｃに示すように、次いで、前記トレンチ５２２内にＳＴＩ５２４を形成する。前記ＳＴＩ５２４は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）工程により酸化物を蒸着することによって形成される。ＨＤＰ工程後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って前記ハードマスクパターン５２０の上面を露出させる。図示したように、ＣＭＰ工程中に使われるスラリーは、ＨＤＰ酸化膜で形成される前記ＳＴＩ５２４に対して前記ハードマスクパターン５２０よりさらに高い研磨速度を表して、前記ＳＴＩ５２４とハードマスクパターン５２０との間に段差が形成される。
【００６８】
次いで、図１１Ｄに示すように、前記ハードマスクパターン５２０及び前記ＳＴＩ５２４の一部を燐酸で除去して、結果物の上面に前記キャッピング層５１８及びＳＴＩ５２４の上面を露出させる。
【００６９】
次いで、図１１Ｅに示すように、前記結果物の上面に第２ハードマスクパターン５３０を形成する。このために、結果物の上面にＳｉＮからなるハードマスク層を形成した後、フォトリソグラフィ工程及びエッチング工程を利用して前記ハードマスク層をパターニングする。
【００７０】
次いで、図１１Ｆに示すように、前記第２ハードマスクパターン５３０をエッチングマスクとして得られた結果物をエッチングして、ＳＴＩリセス５３２を形成する。前記リセス５３２の深さは、前記第１及び第２ＳｉＧｅ層５１２，５１６及びＳｉ層５１４の総厚よりさらに深く制御する。すなわち、前記リセス５３２は、エピタキシャル成長されたＳｉＧｅ層及びＳｉ層の底面よりさらに深く延びる。その結果、残っているエピタキシャル成長されたＳｉＧｅ層及びＳｉ層とその直下に位置する基板部分との幅が図面に“Ｗ１”で表示されている。
【００７１】
次いで、図１１Ｇに示すように、前記ＳｉＧｅ層５１２，５１６の残りの部分、Ｓｉ層５１４ａの残りの部分、及びそれらのエピタキシャル成長した層の直下にある幅“Ｗ１”の基板の隆起部分をエッチングにより選択的にトリミングして、エピタキシャル層とその下部の基板の隆起部分との幅を“Ｗ２”にする。このとき、エッチングは、例えば４００Ｗ、２２５ｍＴｏｒｒ、２５０℃の条件で、ＣＦ４及びＯ２がそれぞれ６０及び１５０ｓｃｃｍの量で供給される雰囲気下でＣＤＥ工程を利用して２０秒間行うことが望ましい。前記幅Ｗ２は、形成しようとするナノワイヤーの最終サイズによって選択される。ＣＤＥを行うことによって、チャンネル幅がＷ２に減少すると共に、チャンネルの断面形状が長方形となる。図１１Ｈは、図１１Ｇの構造を９０°回転させたものであって、得られた結果物の構造を明確に示す。
【００７２】
次いで、図１１Ｉに示すように、チャンネル領域であるＳｉ層５１４ａの上面及び底面にあるＳｉＧｅ層５１２，５１６を除去して、前記チャンネル領域５１４ａを完全に露出させる。よく分かるように、この過程を経た後、前記基板５００のうち前記チャンネル領域５１４ａの下部に残っている四角形部分は、前記Ｓｉ層５１４ａの下部に残ることになる。このステップは、ＣＨ３ＣＯＯＯＨ（または、ＣＨ３ＣＯＯＨ）＋ＨＦ＋ＤＩＷ（脱イオン水）（＋Ｈ２Ｏ２＋界面活性剤など）を含むエッチング液を使用するウェットエッチングにより行われる。
【００７３】
次いで、図１１Ｊに示すように、長方形の断面を有するチャンネル領域５１４ａからラウンド状または円形の断面を有するナノワイヤーチャンネル５１４ｂを形成する。これは、前記ラウンド状または円形の断面を有するナノワイヤーチャンネル５１４ｂが得られるまで、前記長方形の断面を有するチャンネル領域５１４ａに対してエッチング及びアニーリングを反復して行う。
【００７４】
図１０は、長方形の断面を有するナノワイヤーであるチャンネル領域５１４ａからラウンド状のナノワイヤーチャンネル５１４ｂを形成する工程を説明するフローダイヤグラムである。まず、Ｈ２雰囲気下で選択的な洗浄ステップＳ１００を行う。一実施形態において、前記洗浄は、１００％Ｈ２雰囲気下で行われる。他の方法として、Ｈ２を含むか、または含まないＡｒ及び／またはＨｅ雰囲気を利用することもできる。一実施形態では、０．１ないし１０Ｔｏｒｒの圧力、６００ないし９００℃の温度で洗浄を行う。特定の一実施形態では、７００ないし８００℃の温度で洗浄を行う。洗浄ステップでのガス流量は１ないし５００ｓｃｃｍにし、工程時間は１ないし５分間にする。
【００７５】
洗浄ステップ後、ステップＳ２００で、前記長方形の断面を有するナノワイヤーチャンネル領域５１４ａの四つのコーナーがエッチングされる。前記エッチングは、工程チャンバ内にＨＣｌ及びＨ２ガスの組み合わせを導入することによって行われる。特定の一実施形態において、エッチング中のＨＣｌの流量は１００ないし２０００ｓｃｃｍであり、Ｈ２のガス流量は１００ないし２０００ｓｃｃｍである。ＨＣｌ：Ｈ２の流量比は、５：５ないし３：７にする。特定の一実施形態において、ＨＣｌ：Ｈ２の流量比は、３００ｓｃｃｍ：５００ｓｃｃｍである。エッチング温度は６００ないし９００℃にし、圧力は１０ないし１００Ｔｏｒｒにする。エッチング時間は、１ないし１２０秒の範囲内にする。
【００７６】
ステップＳ２００のエッチングは、少なくとも三つの可能な条件下で行われうる。比較的長時間の低温エッチング時には、エッチング温度を６００ないし７００℃にする。比較的短時間の高温エッチング時には、エッチング温度を８５０ないし９００℃にする。前記した二つの条件間の中間程度の時間及び中間程度の温度下でのエッチング時には、７５０ないし８２０℃内の温度で行われうる。
【００７７】
エッチング工程後には、ステップＳ３００で低温アニーリングを行ってラウンド状のナノワイヤーチャンネル領域５１４ｂを形成する。アニーリングは、Ｈ２ガス雰囲気で行う。一実施形態では、０．１ないし１０Ｔｏｒｒの圧力下でアニーリングを行う。圧力が低ければ、工程時間が短縮される。一実施形態では、６００ないし９００℃の温度で１０ないし８００秒間アニーリングを行う。一実施形態では、Ｈ２ガス流量が１ないし５００ｓｃｃｍである。特定の一実施形態では、約８１０℃の温度及び５Ｔｏｒｒの圧力で５００秒間アニーリングを行う。
【００７８】
エッチング及びアニーリングステップを所望するほど複数回反復して、最終のラウンド状のナノワイヤーチャンネル５１４ｂを形成できる。アニーリングステップＳ３００と後続の反復するエッチングステップＳ２００との間にパージステップＳ４００を行って、工程チャンバからアニーリングＨ２ガスを除去できる。前記パージは、Ａｒ、Ｈｅ及びＨ２ガスのうち少なくとも一つを使用して行われうる。
【００７９】
パージステップＳ４００後、ステップＳ５００でチャンネル５１４ｂが所望するサイズ及び／または形状であるか否かを判断する。もし、前記チャンネル５１４ｂが適切な形状及びサイズであれば、工程を終了する。そうでなければ、ステップＳ２００に戻って他のエッチング、アニーリングＳ３００及び選択的なパージＳ４００のサイクルを開始する。
【００８０】
図１１Ｋに示すように、ラウンド状のナノワイヤーチャンネル５１４ｂが形成された後、得られた構造上に前記ラウンド状のナノワイヤーチャンネル５１４ｂを取り囲むようにゲート絶縁層を形成する。前記ゲート絶縁層は、前記構造物上でＯ２ガスを使用してＳｉＯ２を成長させることによって形成されうる。次いで、ポリシリコン、金属またはそれらの組み合わせからなるゲート材料を蒸着して、前記ラウンド状のナノワイヤーチャンネル５１４ｂを取り囲む。次いで、前記ゲート材料をＣＭＰのような方法で平坦化して、前記ナノワイヤーチャンネル５１４ｂを取り囲むゲート５４０を形成する。
【００８１】
次いで、図１１Ｌに示すように、前記第２ハードマスクパターン５３０を除去する。図１１Ｍは、ゲートパターン５４０が仮想線で表示された最終構造を示す。図１１Ｍには、ラウンド状のナノワイヤーチャンネル５１４ｂ及び基板５００の隆起部分が示されており、それらは、本発明のエッチング及びアニーリングによりラウンド状になっている。
【００８２】
よく分かるように、ＦＥＴを製造する本実施形態は、チャンネル領域の数に関係なく適用可能である。チャンネル領域の数が多くなる場合、初期ステップで交互に形成されるＳｉＧｅ層及びＳｉ層の数が増加する。
【００８３】
図２Ａは、図１１ＬのＩＩａ−ＩＩａ´線の断面に対応する図面である。同様に、図２Ｂは、図１１ＬのＩＩｂ−ＩＩｂ´線の断面に対応する図面である。
【００８４】
図１２Ａないし図１２Ｋは、本発明の他の実施形態によって本発明によるＦＥＴの製造工程をステップ別に説明するための図面である。図１２Ａないし図１２Ｋの実施形態で利用される初期ステップは、図１１Ａないし図１１Ｄを参照して説明した実施形態で説明した通りである。残りのステップについては、図１１Ａないし図１１Ｍを参照して説明したステップと類似した場合、それらのステップについての説明は反復しない。図１２Ａないし図１２Ｆは、図１１ＤのＸＩＩ−ＸＩＩ´線の断面図である。図１２Ｇないし図１２Ｋは、本発明の実施形態によるＦＥＴの製造工程をステップ別に説明するための概略的な斜視図である。
【００８５】
図１２Ａには、図１１Ａないし図１１Ｄのステップを行った後に得られた構造が示されている。
【００８６】
次いで、図１２Ｂに示すように、前記構造上にハードマスクパターン６３０を形成する。前記ハードマスクパターン６３０は、ＳｉＮ層をパターニングして得られる。
【００８７】
次いで、図１２Ｃに示すように、前記構造上にリセス領域６３２を形成する。これは、前記ハードマスクパターン６３０をエッチングマスクとして利用して、前記第１エピタキシャルＳｉＧｅ層５１２より深くトレンチをエッチングする方法で行われうる。
【００８８】
次いで、図１２Ｄに示すように、前記リセス６３２内にＳｉ層６４０をエピタキシャル成長させて、前記リセス６３２を部分的に満たす。一実施形態では、前記エピタキシャルＳｉ層６４０が第２エピタキシャルＳｉＧｅ層５１６より高く成長する。
【００８９】
次いで、図１２Ｅに示すように、前記エピタキシャルＳｉ層６４０上で前記ハードマスクパターン６３０に隣接して、例えばＳｉＮからなる他のハードマスクパターンを形成する。
【００９０】
図１２Ｆ及び図１２Ｇに示すように、前記ハードマスクパターン６３０を除去して第２エピタキシャルＳｉＧｅ層５１６の上面及びＳＴＩ絶縁層５２４の上面を露出させる。
【００９１】
次いで、図１２Ｈに示すように、前記構造でエッチングにより前記ＳＴＩ絶縁層５２４の一部を除去してダマシンリセス領域５３２を形成して、第１及び第２ＳｉＧｅ層５１２，５１６、Ｓｉ層５１４及びエピタキシャル層５１２，５１４，５１６の下部にある基板５００の部分からなるスタックの側面を露出させる。
【００９２】
次いで、図１２Ｉに示すように、前記構造でエッチングにより、望ましくは、ＣＤＥにより、前記第１及び第２ＳｉＧｅ層５１２，５１６、Ｓｉ層５１４及びエピタキシャル層５１２，５１４，５１６の下部にある基板５００の隆起部分をトリミングする。図示したように、前記トリミングによりエピタキシャルＳｉ層６４０の一部が露出される。
【００９３】
次いで、図１２Ｊに示すように、チャンネル領域５１４ａの上部及び下部にある前記第１及び第２ＳｉＧｅ層５１２，５１６を除去して、チャンネル領域５１４ａを完全に露出させる。よく分かるように、このステップ後に、チャンネル領域５１４ａの下部には、基板５００の長方形の隆起部分が残っている。このステップは、ＣＨ３ＣＯＯＯＨ（または、ＣＨ３ＣＯＯＨ）＋ＨＦ＋ＤＩＷ（脱イオン水）（＋Ｈ２Ｏ２＋界面活性剤など）を含むエッチング液を使用するウェットエッチングにより行われる。
【００９４】
次いで、図１２Ｋに示すように、図１０を参照して説明したようにチャンネル領域５１４ａを洗浄、エッチング及びアニーリングして、ラウンド状のナノワイヤーチャンネル領域５１４ｂを形成する。本実施形態から分かるように、ＦＥＴのソース／ドレイン領域は、エピタキシャルＳｉＧｅ及びＳｉ層のスタック構造とは異なり、単一のエピタキシャルＳｉ層６４０から形成されている。また、本実施形態から分かるように、前述した実施形態と同様に、本実施形態は、チャンネル領域の数に関係なく適用されうる。チャンネル領域の数が多くなるほど、ＳｉＧｅ層及びＳｉ層の初期形成時の交互の積層数がさらに多くなる。
【００９５】
以上、本発明を例示的な実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者により色々な変形及び変更が可能である。
【産業上の利用可能性】
【００９６】
本発明による半導体素子の微細パターンの形成方法は、大規模、高集積の半導体回路素子を製造するのに有効に適用できる。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施形態によるラウンド状または円形のナノワイヤーチャンネルを有するＦＥＴの概略的な平面図である。
【図２Ａ】図１のＡ−Ａ´線における、図１のＦＥＴの一実施形態の概略的な断面図である。
【図２Ｂ】図１のＢ−Ｂ´線における、図２ＡのＦＥＴの一実施形態の概略的な断面図である。
【図３】図１のＡ−Ａ´線における、図１のＦＥＴの他の実施形態の概略的な断面図である。
【図４Ａ】図１のＡ−Ａ´線における、本発明によるＦＥＴのさらに他の実施形態の概略的な断面図である。
【図４Ｂ】図１のＢ−Ｂ´線における、図４ＡのＦＥＴの概略的な断面図である。
【図５】図１のＡ−Ａ´線における、図１のＦＥＴのさらに他の実施形態の概略的な断面図である。
【図６Ａ】図１のＡ−Ａ´線における、本発明によるＦＥＴのさらに他の実施形態の概略的な断面図である。
【図６Ｂ】図１のＢ−Ｂ´線における、図６ＡのＦＥＴの概略的な断面図である。
【図７】図１のＡ−Ａ´線における、図１のＦＥＴのさらに他の実施形態の概略的な断面図である。
【図８】本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程を説明するフローダイヤグラムである。
【図９Ａ】本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程をステップ別に説明する概略的な斜視図である。
【図９Ｂ】本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程をステップ別に説明する概略的な斜視図である。
【図９Ｃ】本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程をステップ別に説明する概略的な斜視図である。
【図９Ｄ】本発明によるＦＥＴのラウンド状のナノワイヤーチャンネル及びゲートを形成する工程をステップ別に説明する概略的な斜視図である。
【図１０】本発明の実施形態によって、長方形のナノワイヤーチャンネルからラウンド状のナノワイヤーチャンネルを形成する工程を説明するフローダイヤグラムである。
【図１１Ａ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｂ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｃ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｄ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｅ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｆ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｇ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｈ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｉ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｊ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｋ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｌ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１１Ｍ】本発明の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な斜視図である。
【図１２Ａ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｂ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｃ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｄ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｅ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｆ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｇ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｈ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｉ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｊ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【図１２Ｋ】本発明の他の実施形態によって本発明のＦＥＴを製造する工程をステップ別に説明する概略的な図面である。
【符号の説明】
【００９８】
１０  半導体基板
１２  ナノワイヤーチャンネル領域
１４  ソース／ドレイン領域
２０  ゲート
１００  ＦＥＴ
【図１】
2006270107.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
2006270107.tif 000009
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
2006270107.tif 000018
【図１１Ａ】
2006270107.tif 000019
【図１１Ｂ】
2006270107.tif 000020
【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
2006270107.tif 000023
【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１１Ｉ】
2006270107.tif 000027
【図１１Ｊ】
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【図１１Ｋ】
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【図１１Ｌ】
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【図１１Ｍ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
2006270107.tif 000035
【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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