(57)【要約】  【課題】      半導体プロセスの微細化に伴って、ＬＳＩの面積縮小を阻害する要因としての影響が大きくなっている、加工形状及び位置合わせについてのマージンを削減する。  【解決手段】  半導体装置は、基板１００上に形成された導電性パターン１０２と、導電性パターン１０２の上面の少なくとも一部と接するように形成された導電性ランド１０３と、導電性ランド１０３上に形成された導電部１０４とを備え、導電部１０４は、導電性ランド１０３を介して導電性パターン１０２と電気的に接続されている。【選択図】      図１
2006339343.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された導電性パターンと、
前記導電性パターンの上面の少なくとも一部と接するように形成された導電性ランドと、
前記導電性ランド上に形成された導電部とを備え、
前記導電部は、前記導電性ランドを介して前記導電性パターンと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記導電性ランドは、前記導電性パターンの上面から外側に広がって形成され且つ前記導電部よりも面積の大きい平面形状を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記基板上に形成された不純物領域と、前記不純物領域上に形成されたゲート絶縁膜とを更に備え、
前記導電性パターンは、前記不純物領域上に前記ゲート絶縁膜を介して形成されたゲート電極であり、
前記導電性ランドは、前記ゲート電極の上面の少なくとも一部と接するローカルインターコネクト配線であり、
前記導電部は、前記ローカルインターコネクト配線上に形成されたコンタクトであることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記ゲート電極が形成されている層において、他のゲート電極が更に形成されており、
前記他のゲート電極の上面の少なくとも一部が前記ローカルインターコネクト配線と接していることにより、前記ゲート電極と、前記他のゲート電極とが電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項３において、
前記ローカルインターコネクト配線は、前記ゲート電極と重なって延びることによって前記ゲート電極の電気的特性を補強することを特徴とする半導体装置。
【請求項６】
請求項１又は２において、
前記導電性パターンは、素子間接続配線であり、
前記導電性ランドは、前記素子間接続配線の上面の少なくとも一部と接するローカルインターコネクト配線であり、
前記導電部は、前記ローカルインターコネクト配線上に形成されたビアであることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記素子間接続配線が形成されている層において、他の素子間接続配線が更に形成されており、
前記他の素子間接続配線の上面の少なくとも一部が前記ローカルインターコネクト配線と接していることにより、前記素子間接続配線と、前記他の素子間接続配線とが電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６において、
前記ローカルインターコネクト配線は、前記素子間接続配線と重なって延びることにより、前記素子間接続配線の電気的特性を補強することを特徴とする半導体装置。
【請求項９】
基板上に、導電性パターンを形成する工程と、
前記導電性パターンの上面の少なくとも一部と接する導電性ランドを形成する工程と、
前記導電性ランド上に、導電部を形成する工程とを備え、
前記導電部は、前記導電性ランドを介して前記導電性パターンと電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記導電性ランドを、前記導電性パターンの上面から外側に広がり且つ前記導電部よりも面積の大きい平面形状を有するように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記導電性パターンを形成する工程よりも前に、基板上に不純物領域を形成すると共に前記不純物領域上にゲート絶縁膜を形成する工程を更に備え、
前記導電性パターンとして、前記不純物領域上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記導電性ランドとして、前記ゲート電極の上面の少なくとも一部と接するローカルインターコネクト配線を形成し、
前記導電部として、前記ローカルインターコネクト配線上に、前記ゲート電極に対する電気的接続を得るためのコンタクトを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９又は１０において、
前記導電性パターンとして、素子間接続配線を形成し、
前記導電性ランドとして、前記素子間接続配線の上面の少なくとも一部と接するローカルインターコネクト配線を形成し、
前記導電部として、前記ローカルインターコネクト配線上に、前記素子間接続配線に対する電気的接続を得るためのビアを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高速化及び高集積化を実現する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、ＬＳＩ（Large Scale Integration ）パターンを形成する際の加工形状ばらつき及びマスク位置合わせズレ等の影響が顕在化し、半導体装置の面積縮小を阻害する要因となっている。これについて、まず図３（ａ）及び（ｂ）を用いて説明する。
【０００３】
図３（ａ）に、従来の半導体装置におけるＭＯＳ（Metal Oxide Semiconductor ）トランジスタ１０の一例を平面図として示す。具体的には、基板（図示省略）上に形成される不純物領域１１と、不純物領域１１上に形成されるゲート電極１２と、ゲート電極１２上に形成され、ゲート電極に対して電気的接続を行なうためのゲートコンタクト１３とのパターンを示している。また、図示は省略しているが、ゲートコンタクト１３上には配線が形成されている。
【０００４】
ここで、微細ＬＳＩパターンの加工精度には限界がある。このため、形成されるゲート電極１２について、加工形状ばらつき等による設計値とのズレが生じると共に、ゲート電極１２に対するコンタクトの形成位置についても、マスク位置合わせズレ等による設計値とのズレが生じる。そこで、このような加工精度に起因する設計値とのズレを補償し、ゲート電極１２とゲートコンタクト１３との電気的接続を確実に可能とするマージンを得るために、ゲート電極１２は、ランド部１２ａと、ゲート本体部１２ｂとを備える形状のパターンとして形成されている。尚、ランド部１２ａは、ゲートコンタクト１３との接続を確実に行なうことができる大きさ（面積）を有すると共に、ＭＯＳトランジスタ１０の性能に影響を与えないために不純物領域１１上を外れた位置に形成されている。また、複数のゲート本体部１２ｂが１つのランド部１２ａに接続されていても良い。
【０００５】
また、このようなＭＯＳトランジスタ１０において、不純物領域１１とランド部１２ａとの間の離間距離Ｓ１についても、実際に形成される形状と加工精度に起因する設計値とのズレを補償するマージンを有するように設定されている。更に、ランド棒１２ａとゲートコンタクト１３との間のマージンＳ２についても、加工精度に起因する設計とのズレを補償できるように、マージンを含めて設定されている。以下に、加工精度に起因する設計値とのズレと、離間距離Ｓ１及びマージンＳ２とについて、図３（ｂ）を用いて説明する。
【０００６】
図３（ｂ）には、図３（ａ）に示した不純物領域１１、ゲート電極１２及びゲートコンタクト１３を含むＭＯＳトランジスタ１０を形成した際に、前記加工精度に起因する設計とのズレが非常に顕著に生じた場合を例示している。
【０００７】
まず、ゲート電極１２は、ラウンディングと呼ばれる現象により、平面形状の角にあたる部分が丸まって、設計とは輪郭のズレた形状（仕上がり形状２２）に形成されている。更に詳しくは、仕上がり形状２２とは、平面形状において外側に凸状の角部が設計上のパターンよりも平面形状の内側に後退して丸まっており、逆に、平面形状において内側に凹状の角部が設計上のパターンよりも平面形状の外側に突出して丸まっている形状である。結果として、ランド部１２ａ付近においては、ゲート本体部１２ｂのゲート長が長くなっている。
【０００８】
尚、このようなラウンディング現象は、形成するパターンが複雑な形状を有している場合及び基板面内におけるパターンの粗密差が大きい場合等に顕著に発生する。
【０００９】
また、不純物領域１１に対するゲート電極１２の位置合わせズレＳ３により、図３（ｂ）において、不純物領域１１とランド部１２ａとの間の加工離間距離Ｓ４は、図３（ａ）における離間距離Ｓ１よりも小さくなっている。
【００１０】
ここで、加工離間距離Ｓ４が小さくなり過ぎると、ゲート本体部１２ｂにおけるラウンディングによってゲート長の長くなった部分が、不純物領域１１上に位置するようになる。このようになった場合、ＭＯＳトランジスタのゲート長が設計とは異なることになり、構成されるＭＯＳトランジスタの性能に影響する。そのため、仕上がり形状２２と、位置合わせズレＳ３とを考慮し、これらの影響が最大限に起こった場合にも、仕上がり形状２２のラウンディングによって形状が拡大している部分と不純物領域１１とが重なるのを防ぐように設計されている。これは、図３（ａ）に示した不純物領域１１とランド部１２ａとの設計上の離間距離Ｓ１を十分に大きく設定する（ズレ等を補償するためのマージンを十分に取る）ことによって実現されている。
【００１１】
また、図３（ｂ）において、コンタクト１３についても、ランド部１２ａに対する形成位置のズレ（コンタクト位置ズレＳ５等）が発生している。ここで、ラウンディングによるランド部１２ａの角部の丸まり及びコンタクト位置ズレが大きくなると、コンタクト１３がランド部１２ａ上に納まるように形成されない（コンタクト１３がランド部１２ａを踏み外す）可能性がある。このような踏み外しが発生すると、抵抗値の変動及び断線等の原因となる。そこで、ラウンディングによる仕上がりゲート形状２２の設計上のゲート電極１２の形状からのズレ及びコンタクト位置ズレＳ５の影響が最大限に生じた場合にも、コンタクト１３がランド部１２ａを踏み外すことがないように、図３（ａ）に示したマージンＳ２を十分に大きく設定する（マージンを十分に取る）ようになっている。
【００１２】
次に、従来の半導体装置において、ゲート電極と不純物拡散領域コンタクトとの位置合わせマージンを削減する技術の一例を図４（ａ）及び（ｂ）に示す。
【００１３】
図４（ａ）は、自己整合コンタクトホール形成技術と呼ばれる技術を適用した従来の半導体装置の平面図である。該半導体装置は、基板（図示せず）上に形成され、ソース領域及びドレイン領域を構成する不純物領域４１と、不純物領域４１上に形成されたゲート電極４２と、不純物領域４１に対して電気的接続を行なう不純物領域コンタクト４３とを示している。また、図４（ｂ）は、図４（ａ）のIVb-IVb'線による断面を示す図である。ここでは、基板４０上にゲート絶縁膜４４を介してゲート電極４２が形成され、基板４０上のゲート電極４２の両側の領域に、不純物領域４１が形成されている。また、ゲート電極４２の上には保護絶縁膜４７が形成され、ゲート電極４２及び保護絶縁膜４７の両側には、サイドウォール４６が形成されている。更に、層間絶縁膜４５によって、ゲート電極４２等が覆われ、層間絶縁膜４５に形成した開口を埋め込みように、不純物領域４１に対して接続する不純物領域コンタクト４３が形成されている。
【００１４】
以上のこのような構造とすると、ゲート電極４２に対する不純物領域コンタクト４３と形成位置にズレが生じた場合にも、ゲート電極４２上に形成されている保護絶縁膜４７のために、ゲート電極４２と不純物領域コンタクト４３とが短絡することは回避されている。このため、ゲート電極４２と不純物領域コンタクト４３との位置合わせ精度のばらつき及びゲート電極と不純物領域コンタクト４３とにおける仕上がり寸法精度のばらつきに関し、マージンを設定する必要がない。結果として、ゲート電極４２と不純物領域コンタクト４３との間の距離を縮小し、ＬＳＩの高集積化を実現している。このような技術は、例えば特許文献１に記載されている。
【００１５】
また、図５には、従来の半導体装置において、素子間接続下層配線５１（５１ａ、５１ｂ、５１ｃ及び５１ｄ）と、素子間接続下層配線５１の上方に位置する素子間接続上層配線５３（５３ａ及び５３ｂ）とが設けられ、ビア５２（５２ａ及び５２ｂ）によって接続されている様子を示している。より詳しく述べると、素子間接続下層配線５１ａの上面に接するようにビア５２ａが形成され、更にその上面に接するように素子間接続上層配線５３ａが形成されていることにより、素子間接続下層配線５１ａと素子間接続上層配線５３ａとは電気的に接続されている。同様に、素子間接続下層配線５１ｄと素子間接続上層配線５３ｂとが、ビア５２ｂによって電気的に接続されている。
【００１６】
このような構造を形成するためにビア５２を形成する際にも、形成位置のズレが発生し、ビア５２が所定の位置からズレる場合がある。この結果として、素子間接続下層配線５１とビア５２との電気的接続が確保されない危険性がある。これを防ぐためには、図３（ａ）に示したゲート電極の場合と同様に、素子間接続下層配線５１を部分的に拡大しランド部とすることが考えられる。しかし、隣接する素子間接続下層配線５１同士の距離Ｓ５０が加工可能な最小配線間隔よって規定されており、素子間接続下層配線５１の幅を任意に設定することはできない。このため、素子間接続下層配線にランド部を任意に設けることはできない。
【００１７】
そこで、例えばビア５２ａについて、素子間接続下層配線５１ｂの端から所定の距離Ｓ５１だけマージンとして下がった位置に形成することが行なわれている。言い換えると、素子間接続下層配線５１ｂは、ビア５２ａの位置から距離Ｓ５１だけ突き出すように形成される。このようにして、距離Ｓ５１を十分な長さにすることにより、素子間接続下層配線５１ｂの長さ方向に関しては、位置合わせズレが発生した場合にもビア５２ａが素子間接続下層配線５１ｂの上を外れることを防止できる。尚、素子間接続下層配線５１ｂと５１ｄとの間隔Ｓ５２は、加工可能な最小配線間隔によって規定される。
【００１８】
このような構成とする場合、素子間接続下層配線５１ｂの長さ方向に直交する方向の位置合わせズレについては、マージンが設定されていないことになる。しかし、少なくとも一方向（素子間接続下層配線５１ｂの長さ方向）についてのマージンが設定されていることにより、素子間接続下層配線５１ｂとビア５２ａとの電気的接続は十分に行なわれるように設計されている。
【特許文献１】特許第２６６６３２５号公報（第四頁、第一図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の半導体装置には、以下のような課題がある。
【００２０】
図３（ａ）及び（ｂ）に示した従来の半導体装置において、離間距離Ｓ１（不純物領域１１とランド部１２ａとの設計上の距離）は、位置合わせズレＳ３及びラウンディングに起因して、ＭＯＳトランジスタの特性に影響が現われることの無いように決定されている。つまり、ラウンディング及び位置合わせズレＳ５の影響が最大限に発生した場合にも、ラウンディングによってゲート長が設計値と異なっているゲート電極の一部分が不純物領域１１上に位置しない加工離間距離Ｓ４が確保できるように、設計上の離間距離Ｓ１が設定されている。しかし、このような二つの要因に対するマージンは、プロセスの微細化に伴い、ＬＳＩ面積に対して無視できない影響（増加）を及ぼすようになっている。
【００２１】
同様に、ランド部１２ａとゲートコンタクト１３とのマージンＳ２は、ランド部１２ａに対するゲートコンタクト１３のコンタクト位置ズレＳ５と、ラウンディングによる仕上がりゲート形状２２の設計からのズレとが最大限に発生した場合にも、ゲートコンタクト１３がランド部１２ａを踏み外すことがないように設定されている。つまり、ここでもコンタクト位置ズレＳ５とラウンディングとの二つの要因に対してマージンが設けられており、プロセスの微細化に伴って、ＬＳＩ面積に無視できない影響（増加）を及ぼすようになっている。
【００２２】
ここで、図３（ａ）及び（ｂ）に示した従来の半導体装置の場合、位置合わせズレＳ３及びコンタクト位置ズレＳ５は、共に露光装置のアライメント精度に依存する。このため、ＬＳＩパターンの加工技術が向上しても、露光装置が改善されない限り、位置合わせズレＳ３及びコンタクト位置ズレＳ５に対する位置合わせマージンの圧縮は困難である。
【００２３】
更に、図３（ａ）及び（ｂ）において、ラウンディング及び位置合わせズレＳ３が最大限に発生した場合にもＭＯＳトランジスタの特性が影響されないために必要な加工離間距離Ｓ４の大きさは、ＬＳＩパターンの加工技術に依存する。同様に、ラウンディングによってゲート仕上がり形状２２がゲート電極１２の設計上のパターンよりも最大限に後退した場合に、コンタクト１３がランド部１２ａを踏み外さないための距離Ｓ６についても、ＬＳＩパターンの加工技術に依存する。
【００２４】
プロセスの微細化に伴い、加工の難度は増す一方であるから、任意のＬＳＩパターンに対して必要なだけ加工精度が向上することは、必ずしも期待できない。このため、マージンの縮小は困難であり、ＬＳＩ面積を縮小するための障害となっている。
【００２５】
尚、図４（ａ）及び（ｂ）に示した従来の半導体装置における自己整合技術は、ゲート電極４２と不純物領域コンタクト４３との位置合わせズレに関する技術であり、不純物領域４１とゲート電極４２との位置合わせズレ及びゲート電極４２とゲートコンタクト（図示せず）との位置合わせズレには適用できない。
【００２６】
また、図５に示したように、素子間接続下層配線５１はビア５２の位置から所定の距離Ｓ５１だけ突き出して形成する必要があるため、素子間接続上層配線５３同士の距離が長くなり、このこともＬＳＩ面積を縮小するための障害となっている。
【００２７】
以上の課題に鑑みて、本発明の目的は、微細プロセスに対応した半導体装置を提供することであり、特に、加工精度に起因して必要とされていたマージンを縮小することによって、ＬＳＩの高集積化及び面積の縮小を実現することである。また、同時にＬＳＩの高速化及び高信頼性化を実現することも目的とする。
【課題を解決するための手段】
【００２８】
前記の目的を達成するため、本発明に係る半導体装置は、基板上に形成された導電性パターンと、導電性パターンの上面の少なくとも一部と接するように形成された導電性ランドと、導電性ランド上に形成された導電部とを備え、導電部は、導電性ランドを介して導電性パターンと電気的に接続されている。
【００２９】
本発明に係る半導体装置によると、導電性パターンにおいて必要とされる寸法等についてのマージンを削減し、ＬＳＩの面積縮小を実現すると共に、導電性パターンにおける仕上がり寸法等の加工精度の向上及び安定化を実現することができる。この理由を以下に説明する。
【００３０】
従来の半導体装置においては、導電性パターンに対して電気的接続を行なうための導電部は、該導電性パターンに直接に接続するように形成されていた。このため、導電性パターンと導電部との位置合わせズレ及び導電性パターンのラウンディング等による加工形状の変動等を考慮し、導電部が導電性パターン上から外れるのを防ぐために十分なマージンを有する形状のパターンとして、導電性パターンが形成されていた。
【００３１】
これに対し、本発明に係る半導体装置においては、導電性パターンと導電部との電気的な接続は、導電性パターン上に形成された導電性ランドを介して行なわれている。つまり、導電性パターンと導電部との形成位置にズレ等が生じた場合にも、導電性パターン及び導電部に共に接続された導電性ランドが形成されていることによって、導電性パターンと導電部とは電気的に接続されている。このため、導電性パターンと導電部との位置合わせズレ等を考慮したマージンを、導電性パターンが有する必要性は排除されており、この結果、ＬＳＩの面積縮小を実現することができる。
【００３２】
具体的には、例えば、導電性パターンにおける導電部の形成される位置を、部分的に面積を広げたランド部とすること、及び、該ランド部の大きさを、ラウンディング等の加工精度についてのマージンを含む大きさとすること等が不要となる。このため、まず、ランド部を形成するために必要であった面積が、本発明の半導体装置においては削減されている。
【００３３】
また、導電性パターンの平面形状を簡素化すること及び粗密差を軽減することができるため、ラウンディング等の影響を軽減し、仕上がり寸法等の加工精度を向上及び安定化することができる。
【００３４】
更に、従来の技術における導電性パターンの一部について面積を広げたランド部には、配置に制限があり、結果としてコンタクトの形成位置が制限される場合があった。例えば、不純物領域上にはランド部を形成することができない等である。これに対し、本発明の半導体装置のように、導電性パターンの上面に接するように形成する導電性ランドについては、平面的な配置の制限が緩和されており、結果としてレイアウトの自由度が向上している。例えば、本発明における導電性ランドは、不純部領域の上方に配置することも可能である。このことからも、半導体装置の面積縮小及び高集積化等が実現される。
【００３５】
尚、導電性ランドは、導電性パターンの上面から外側に広がって形成され且つ導電部よりも面積の大きい平面形状を有することが好ましい。
【００３６】
つまり、導電性パターンとは重なっていない部分にも広がって形成されていることにより、導電性ランドは、導電性パターン上面の導電性ランドと接している部分よりも広い面積を有している。そして、このような導電性ランドの上に、導電性ランドよりも面積の小さい導電部が形成されている。
【００３７】
このようにすると、加工精度及び位置合わせ等についてのマージンを排除した導電性パターン及び導電性ランドが形成されている場合に、導電性パターンと導電性ランドとの電気的接続を確実に行なうことができる。
【００３８】
また、本発明に係る半導体装置において、基板上に形成された不純物領域と、不純物領域上に形成されたゲート絶縁膜とを更に備え、導電性パターンは、不純物領域上にゲート絶縁膜を介して形成されたゲート電極であり、導電性ランドは、ゲート電極の上面の少なくとも一部と接するローカルインターコネクト配線であり、導電部は、ローカルインターコネクト配線上に形成されたコンタクトであっても良い。
【００３９】
このようにすると、不純物領域、ゲート絶縁膜及びゲート電極を備えたＭＯＳトランジスタ等を有する半導体装置において、本発明に係る半導体装置の効果を実現することができる。つまり、ランド部を形成する及びラウンディングを考慮する等のゲート電極及びコンタクトについてのマージンを排除し、ＬＳＩの面積を縮小すると共に、ゲート電極と、コンタクトとの電気的な接続は、ローカルインターコネクト配線を介して確実に行なうことができる。
【００４０】
更に、従来のように、ゲート電極に対してコンタクトを接続するために、ゲート電極の一部について面積を広げたランド部とする場合、このようなランド部は、例えば、不純物領域の上を外れた位置に設ける必要があった。このように、ゲート電極に対してコンタクトを形成することができる位置には制限があった。
【００４１】
これに対し、ゲート電極の上面に接するローカルインターコネクト配線を形成し、更に該ローカルインターコネクト配線上にコンタクトを形成する場合、コンタクトを不純物領域の上方に形成することも可能である。このように、コンタクトの形成位置等のレイアウトについて自由度が向上し、この結果として、半導体装置の高集積化及び面積縮小が実現する。
【００４２】
また、ゲート電極が形成されている層において、他のゲート電極が更に形成されており、他のゲート電極の上面の少なくとも一部がローカルインターコネクト配線と接していることにより、ゲート電極と、他のゲート電極とが電気的に接続されていることが好ましい。
【００４３】
従来、複数のゲート電極を電気的に接続するためには、該複数のゲート電極が形成されている層において、該複数のゲート電極に加えて、該複数のゲート電極同士を接続する配線部を形成することが行なわれていた。しかし、このようにすると、複数のゲート電極及び配線部を含むパターンの形状は複雑化し、ラウンディング等によって加工精度が低下する。このため、このような加工精度の低下を考慮し、補償のためのマージンを設ける必要があった。
【００４４】
これに対し、ローカルインターコネクト配線を介して複数のゲート電極を電気的に接続することにより、複数のゲート電極が形成されている層の中に配線部を形成することは不要となる。このため、複数のゲート電極が形成されている層におけるパターンは形状が簡素化し、ラウンディング等の発生を抑制することができる。この結果、マージンを設ける必要を抑制することができるため、ＬＳＩの面積を縮小することができる。このことは、ローカルインターコネクト配線上へのゲートコンタクトの形成には関係なく実現する。
【００４５】
尚、複数のゲート電極を接続するためには、複数のゲート電極上にそれぞれコンタクトを形成し、これらのコンタクト上に配線を形成することも可能である。しかし、この場合には、位置合わせズレ等を補償するためのマージンが必要であり、つまり、本発明が解決しようとしている課題が生じることになる。
【００４６】
また、ローカルインターコネクト配線は、ゲート電極と重なって延びることによって、ゲート電極の電気的特性を補強することが好ましい。
【００４７】
このようにすると、例えばゲート電極において断線又は部分的な高抵抗化等が発生した場合にも、ローカルインターコネクト配線が重なって延びていることによって、電気的な接続を確保することができる。このため、ゲート電極配線の低抵抗化及び高信頼性化を実現することができ、微細化・高集積化されたゲート電極を有するＬＳＩについても、信頼性向上及び高速化を実現することができる。
【００４８】
次に、本発明に係る半導体装置において、導電性パターンは、素子間接続配線であり、導電性ランドは、素子間接続配線の上面の少なくとも一部と接するローカルインターコネクト配線であり、導電部は、ローカルインターコネクト配線上に形成されたビアであっても良い。
【００４９】
ここで、素子間接続配線とは、例えば基板上に形成されたＭＯＳトランジスタ等の素子同士を電気的に接続するための配線である。
【００５０】
このようにすると、素子間接続配線と、素子間接続配線に対する電気的な接続を得るためのビアとについて、加工精度及び位置合わせ等に関するマージンを削減すると共にローカルインターコネクト配線を介して確実に電気的接続を行なうことができる。これにより、電気的接続等の信頼性を維持しながらＬＳＩの面積縮小を実現することができる。
【００５１】
更に、素子間接続配線に対してビアを形成する位置の自由度が向上し、このことによっても半導体装置の面積縮小及び高集積化等を実現することができる。
【００５２】
また、素子間接続配線が形成されている層において、他の素子間接続配線が更に形成されており、該他の素子間接続配線の上面の少なくとも一部がローカルインターコネクト配線と接していることにより、素子間接続配線と、他の素子間接続配線とが電気的に接続されていることが好ましい。
【００５３】
このようにすると、複数のゲート電極がローカルインターコネクト配線によって電気的に接続されている場合と同様に、複数の素子間接続配線について、マージンを設ける必要を削減することができる。この結果として、複数の素子間接続配線同士の電気的接続を確実に行ないながら、ＬＳＩの面積縮小を実現することができる。
【００５４】
また、ローカルインターコネクト配線は、素子間接続配線上に重なって延びることにより、素子間接続配線の電気的特性を補強することが好ましい。
【００５５】
このようにすると、例えば素子間接続配線において断線又は部分的な高抵抗化等が発生した場合にも、ローカルインターコネクト配線が重なって延びていることによって、電気的な接続を確保することができる。このため、素子間接続配線の低抵抗化及び高信頼性化を実現することができ、微細化・高集積化された素子間接続配線を有するＬＳＩについても、信頼性向上及び高速化を実現することができる。
【００５６】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に、導電性パターンを形成する工程と、導電性パターンの上面の少なくとも一部と接する導電性ランドを形成する工程と、導電性ランド上に、導電部を形成する工程とを備え、導電部は、導電性ランドを介して導電性パターンと電気的に接続されている。
【００５７】
本発明に係る半導体装置の製造方法によると、本発明に係る半導体装置を製造することができる。つまり、導電性ランドを形成することによって、導電性パターンと導電部との電気的な接続を確実に行なうと共に、導電性パターン及び導電性ランドについての加工精度及び位置合わせ等に関する形状等のマージンを不要とし、面積の縮小した半導体装置を製造することができる。また、マージンを得るための形状とすることが不要となるから、導電性パターンの形状が簡素化し、ラウンディング等の影響を軽減できるため、仕上がり寸法及び形状等の加工精度を向上し且つ安定化することができる。
【００５８】
更に、導電部を形成する位置の制限が緩和されるため、レイアウトの自由度が向上し、半導体装置の面積縮小及び高集積化等を実現することができる。
【００５９】
尚、導電性ランドを、導電性パターンの上面から外側に広がり且つ導電部よりも面積の大きい平面形状を有するように形成することが好ましい。
【００６０】
このようにすると、加工精度及び位置合わせ等についてのマージンを排除した導電性パターン及び導電性ランドを形成する場合に、導電性パターンと導電性ランドとの電気的接続を確実に行なうことができる。
【００６１】
また、導電性パターンを形成する工程よりも前に、基板上に不純物領域を形成すると共に不純物領域上にゲート絶縁膜を形成する工程を更に備え、導電性パターンとして、不純物領域上にゲート絶縁膜を介してゲート電極を形成し、導電性ランドとして、ゲート電極の上面の少なくとも一部と接するローカルインターコネクト配線を形成し、導電部として、ローカルインターコネクト配線上に、ゲート電極に対する電気的接続を得るためのコンタクトを形成することが好ましい。
【００６２】
このようにすると、不純物領域、ゲート絶縁膜及びゲート電極を備えたＭＯＳトランジスタ等を有する半導体装置を製造する場合に、ゲート電極とコンタクトとの電気的接続を確実に行なうと共に面積が縮小された半導体装置を製造することができる。
【００６３】
また、導電性パターンとして、素子間接続配線を形成し、導電性ランドとして、素子間接続配線の上面の少なくとも一部と接するローカルインターコネクト配線を形成し、導電部として、ローカルインターコネクト配線上に、素子間接続配線に対する電気的接続を得るためのビアを形成することが好ましい。
【００６４】
このようにすると、素子間接続配線と、素子間接続配線に対する電気的な接続を得るためのビアとについて、加工精度及び位置合わせ等に関するマージンを排除すると共にローカルインターコネクト配線を介して確実に電気的接続を行なうことができる。このため、面積の縮小された半導体装置を製造することができる。
【発明の効果】
【００６５】
以上に説明したように、本発明によると、導電性パターンと導電部との電気的接続を、導電性ランドを介して行なうことにより、導電性パターン及び導電部の加工精度及び位置合わせ等に関するマージンを不要とすることができる。また、この結果として導電性パターンの形状を簡素化し、加工の精度及び信頼性を向上することができる。更に、導電部の配置について、自由度が向上する。
【００６６】
これらの結果、信頼性等を維持しつつ面積縮小及び高集積化を可能とする半導体装置が実現し、また、そのような半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００６７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。
【００６８】
図１（ａ）〜（ｄ）は、本実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図１（ａ）は一部構成要素のみを示す平面図であり、図１（ｂ）、（ｃ）及び（ｄ）は、順に図１（ａ）のIb-Ib'線、Ic-Ic'線及びId-Id'線に沿った断面を示す図である。
【００６９】
まず、図１（ａ）を参照して、ＭＯＳトランジスタを含む本実施形態の半導体装置の平面構成を説明する。
【００７０】
図１（ａ）において、基板（図示せず）上に、ＭＯＳトランジスタのソース領域及びドレイン領域を構成する不純物領域１０１（第１の不純物領域１０１ａ及び第２の不純物領域１０１ｂ）が形成されている。これら不純物領域１０１上には、それぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）と不純物領域１０１とを電気的に接続している。該ソース・ドレインコンタクトは、例えばタングステン等を埋め込むことによって形成されている。
【００７１】
また、不純物領域１０１上に、ゲート絶縁膜（図示せず）を介して複数のゲート電極１０２が形成されている。より詳しくは、第１の不純物領域１０１ａ上に、第１のゲート電極１０２ａ、第２のゲート電極１０２ｂ及び第３のゲート電極１０２ｃが形成されていると共に、第２の不純物領域１０１ｂ上に、第４のゲート電極１０２ｄが形成されている。尚、各ゲート電極１０２は、例えばポリシリコン等を用いて形成されている。
【００７２】
また、ゲート電極１０２の上面の少なくとも一部に接するように、ローカルインターコネクト配線１０３が形成されている。より具体的には、第１のゲート電極１０２ａ上には第１のローカルインターコネクト配線１０３ａが形成されていると共に、第２のゲート電極１０２ｂ、第３のゲート電極１０２ｃ及び第４のゲート電極１０２ｄの上に、各ゲート電極の上面の少なくとも一部ずつに接する、１つの共通した第２のローカルインターコネクト配線１０３ｂが形成されている。
【００７３】
また、第１のローカルインターコネクト配線１０３ａ上に第１のゲートコンタクト１０４ａが形成されていると共に、第２のローカルインターコネクト配線１０３ｂ上に第２のゲートコンタクト１０４ｂが形成されている。これらのゲートコンタクト１０４は、例えば、層間絶縁膜（図示せず）に設けられた開口にタングステンを埋め込むことによって形成されている。
【００７４】
更に、図示は省略しているが、ゲートコンタクト１０４上には、配線層が形成されている。
【００７５】
次に、本実施形態の半導体装置の断面構成について説明する。図１（ｂ）、（ｃ）及び（ｄ）に示すように、本実施形態の半導体装置は、基板１００を用いて形成されている。まず、基板１００上における素子分離１０５によって区画された領域に不純物領域１０１が形成されている。ここで、素子分離１０５は、例えばＳｉＯ2 を用いて形成されている。
【００７６】
また、各不純物領域１０１上には、例えばＳｉＯＮ等からなるゲート絶縁膜１０６が形成されている。更に、ゲート絶縁膜１０６を介して不純物領域１０１上にゲート電極１０２がそれぞれ形成されている。尚、ゲート電極１０２は、いずれも不純物領域１０１上から両側に突き出して形成されている。具体的には、例えば図１（ｂ）に示すように、第１のゲート電極１０２ａが第１の不純物領域１０１ａ上から両側に突き出し距離Ｓ１１だけ突き出して形成されている。
【００７７】
また、図１（ｃ）に示すように、各ゲート電極１０２のゲート長方向の両側には、それぞれ例えばＳｉＯ2 からなるサイドウォール１０９が形成されている。
【００７８】
また、基板１００、素子分離１０５及び不純物領域１０１等を覆うように第１の層間絶縁膜１０７が形成され、ゲート電極１０２、サイドウォール１０９、ローカルインターコネクト配線１０３等は、第１の層間絶縁膜１０７中に埋め込まれるように形成されている。更に、第１の層間絶縁膜１０７上に、第２の層間絶縁膜１０８が形成されており、ゲートコンタクト１０４は、第２の層間絶縁膜１０８中に埋め込まれるように形成されている。
【００７９】
ここで、第１のゲート電極１０２ａと第１のゲートコンタクト１０４ａとの電気的接続は、第１のローカルインターコネクト配線１０３ａを介して行なわれている。また、第２のゲート電極１０２ｂ、第３のゲート電極１０２ｃ及び第４のゲート電極１０２ｄと、第２のゲートコンタクト１０４ｂとの電気的接続は、第２のローカルインターコネクト配線１０３ｂを介して行なわれている。
【００８０】
以上のような構成により、従来技術においては必要であった位置合わせズレ及び仕上がり形状等を補償するためのマージンが削減されている。以下に、これについて具体的に説明する。
【００８１】
従来の技術においては、図３（ａ）及び（ｂ）に示したように、位置合わせズレ等を補償してゲートコンタクトとゲート電極との電気的接続を確実に行なうため、ゲート電極は、ランド部を備える平面形状のパターンとして形成されていた。
【００８２】
これに対し、本実施形態の半導体装置の場合、ゲート電極１０２とゲートコンタクト１０４との電気的接続は、ローカルインターコネクト配線１０３を介して行なわれている。ここで、ローカルインターコネクト配線１０３は、ローカルインターコネクト配線１０３とゲート電極１０２とが接している部分の面積及びゲートコンタクト１０４よりも広い面積を有している。これにより、ゲート電極１０２とゲートコンタクト１０４とは、位置合わせズレ等が発生した場合にも、確実に電気的接続が行なわれるようになっている。
【００８３】
この結果、ゲート電極１０２は、ゲートコンタクト１０４と確実に接続されるためのランド部を備える必要が無いために面積が縮小されると共に、図１（ａ）に示すように、ＭＯＳトランジスタのゲート電極として機能するためだけの単純な構造とすることができる。
【００８４】
更に、図３（ａ）等に示した従来技術の場合には、ランド部付近におけるゲート長がラウンディングによって増加するために、不純物領域とランド部とを十分離して形成することが必要であった。このようなマージンは、不純物領域に対するゲート電極の位置合わせズレ及びゲート電極のラウンディングによる仕上がり形状の変化を補償するためのマージンに加えて、更に必要とされるマージンであった。
【００８５】
このようなマージンは、本実施形態の半導体装置の場合には、ゲート電極１０２がランド部を備えていないために不要である。結果として、例えば図１（ｂ）に示す第１の不純物領域１０１ａに対する第１のゲート電極１０２ａの突き出し距離Ｓ１１は、主に、第１のゲート電極１０２ａのラウンディングによる仕上がり形状の後退と、第１の不純物領域１０１ａに対する第１のゲート電極１０２ａの位置合わせズレとによって決定されることになる。このようにして決定されるマージンは、従来技術において必要であったマージンに比べて削減されている。
【００８６】
また、従来技術においては、ゲート電極が備えるランド部は、不純物領域上を外れた位置に形成することが必要であった。このため、ゲートコンタクトの形成位置についても制約があった。
【００８７】
しかし、このような制約は、本実施形態の半導体装置においては存在しない。具体的には、例えば、第１の不純物領域１０１ａの上方に重なる位置に第１のローカルインターコネクト配線１０３ａを形成し、第１のゲートコンタクト１０４ａについても、同様に第１のローカルインターコネクト配線１０３ａの上方に形成しても良い。また、第１のローカルインターコネクト配線１０３ａを延長し、例えば素子分離１０５の上方等にゲートコンタクト１０４を形成することも可能である。このように、ゲートコンタクト１０４の形成位置について、自由度が高まっている。そのため、回路の高集積化が容易になる。
【００８８】
以上のように、ゲート電極１０２上にローカルインターコネクト配線１０３を形成し、ローカルインターコネクト配線１０３上にゲートコンタクト１０４を形成することにより、ゲート電極１０２とゲートコンタクト１０４との電気的接続を確実に行ないながら、ＬＳＩの高集積化及び面積縮小を実現することができる。
【００８９】
また、図１（ａ）及び（ｃ）等に示すように、本実施形態の半導体装置において、第２のゲート電極１０２ｂと、第３のゲート電極１０２ｃとは、第２のローカルインターコネクト配線１０３ｂによって電気的に接続されている。更に、第２のローカルインターコネクト配線１０３ｂ上に、第２のゲートコンタクト１０４ｂが形成されている。
【００９０】
従来技術において、このように複数のゲート電極を電気的に接続する場合、複数のゲート電極に加えて該複数のゲート電極を配線するための配線部を含む形状のパターンが形成されていた。図３（ａ）及び（ｂ）においては、ランド部１２ａがこのような配線部としても機能している。しかし、ゲート電極にランド部が存在すると、既に説明したように、ラウンディングによる仕上がり形状の変化及び位置合わせズレ等を補償するためのマージンが必要になる。更に、ランド部は、不純物領域上には形成できない等、形成位置に制約がある。
【００９１】
これに対し、本実施形態の半導体装置の場合、第２のゲート電極１０２ｂと第３のゲート電極１０２ｃとの電気的接続は、第２のローカルインターコネクト配線１０３ｂによって行なわれている。このため、ゲート電極１０２が配線のためにランド部等を備える必要が無く、ランド部の存在に起因して必要となるマージンは削減されていると共に、ゲートコンタクト１０４の形成位置は自由度が増加している。
【００９２】
このように、複数のゲート電極１０２同士の電気的接続をローカルインターコネクト配線１０３によって行なうことにより、ゲート電極１０２がゲート電極同士の接続のための部分を備える必要が排除されており、このことによってＬＳＩの高集積化及び面積縮小を実現している。
【００９３】
また、離れた位置に形成されている複数の不純物領域１０１に対してそれぞれ形成されたゲート電極１０２についても、ローカルインターコネクト配線１０３を用いて電気的に接続することができる。例えば、図１（ａ）及び（ｄ）において、第１の不純物領域１０１ａ上に形成された第３のゲート電極１０２ｃと、第２の不純物領域１０１ｂ上に形成された第４のゲート電極１０２ｄとは、第２のローカルインターコネクト配線１０３ｂによって電気的に接続されている。このようにして、不純物領域１０１とゲート電極１０２とをそれぞれ備える複数のＭＯＳトランジスタについて、ローカルインターコネクト配線１０３によって電気的に接続することができる。
【００９４】
従来、複数のＭＯＳトランジスタを電気的に接続するには、ゲート電極を形成する際に、ゲート電極に加えてゲート電極同士を接続する配線となる部分を含むパターンを形成することが行なわれていた。そのため、このようなパターンの形状は複雑になり、ラウンディングによる仕上がり形状の変動等が発生し易く、これを補償するためのマージンが必要であった。
【００９５】
これに対し、本実施形態の半導体装置においては、ローカルインターコネクト配線１０３によって複数のゲート電極１０２同士の電気的接続を行なうため、ゲート電極の形状は簡素化し且つ粗密差が軽減され得る。このことからラウンディング等の影響が軽減され、この結果としてマージンの必要が削減される。尚、ゲートコンタクト１０４が形成されていない場合にも、複数のゲート電極１０２をローカルインターコネクト配線１０３によって電気的に接続することの効果は実現する。
【００９６】
尚、複数のゲート電極１０２を電気的に接続するためには、それぞれのゲート電極１０２、例えば第１のゲート電極１０２ｂと第２のゲート電極１０２ｃとの上にコンタクトをそれぞれ形成し、これらのコンタクト上に配線を形成することも可能である。しかし、この場合には、ゲート電極１０２とコンタクトとの位置合わせズレ等、本発明の課題が発生することになる。これに対し、複数のゲート電極１０２の上面に接する配線としてローカルインターコネクト配線１０３を形成することにより、ラウンディング及び位置合わせズレ等の影響を軽減し、マージンを縮小してＬＳＩの面積縮小が可能となる。
【００９７】
また、図１（ａ）及び（ｄ）に示しているように、第２のローカルインターコネクト配線１０３ｂは、第４のゲート電極１０２ｄの一部の上に重なって延びるような形状に形成されている。このようにすると、ゲート電極１０２上に導電性であるローカルインターコネクト配線１０３が重なっているのであるから、ゲート電極１０２を補強する効果、具体的には、低抵抗化し且つ信頼性を高める効果が実現する。
【００９８】
尚、複数のゲート電極１０２同士を接続する配線となる部分を従来技術と同様に形成し、そのような配線となる部分及び複数のゲート電極１０２の上に重なって延びるようにローカルインターコネクト配線１０３を形成することも可能である。このようにする場合にも、ローカルインターコネクト配線１０３によるゲート電極１０２等の低抵抗化及び高信頼性化については実現することができる。例えば、複数のゲート電極１０２を接続する配線となる部分において断線が生じた場合にも、電気的な接続を維持することができる。
【００９９】
以上に説明したように、本実施形態の半導体装置によると、ゲート電極１０２がランド部及びゲート電極１０２同士の配線となる部分を備える必要が排除されている。このため、ゲート電極１０２は形状が簡素化されると共にパターンの粗密差が軽減されている。また、ゲート電極１０２とゲートコンタクト１０４との電気的接続及びゲート電極１０２同士の電気的接続は、ローカルインターコネクト配線１０３によって確実に行なわれている。これらのことから、位置合わせズレ及びラウンディングによる加工形状の変動等を補償するためのマージンは削減されている。
【０１００】
更に、従来技術において、ゲートコンタクトは、例えば不純物領域上には形成することができない等の位置に関する制限があったランド部の上に設けなければならなかったのに対し、ローカルインターコネクト配線１０３は不純物領域１０１の上方に設けることも可能である。この結果、ゲートコンタクト１０４についても不純物領域１０１の上方等に設けることが可能であり、ゲートコンタクト１０４を形成する位置の自由度が向上している。
【０１０１】
また、ゲート電極１０２上に重なって延びるようにローカルインターコネクト配線１０３を形成することにより、ゲート電極１０２の低抵抗化及び高信頼性化を実現することができる。
【０１０２】
以上のことから、ＬＳＩの高集積化、面積縮小及び信頼性の向上を実現し、これらから高速化も可能となっている。尚、このようなローカルインターコネクト配線１０３が設けられている本実施形態の半導体装置の構造は、１つの半導体装置において、全体に適用しても良いし、従来の（ローカルインターコネクト配線を用いない）構造と混在させても良い。また、ローカルインターコネクト配線は、ゲート電極１０２同士の電気的接続のためのみに用いても良いし、ゲート電極１０２の補強のためのみに用いても良い。
【０１０３】
次に、図１（ａ）〜（ｄ）を参照して、本実施形態の半導体装置の製造方法を説明する。まず、基板１００上に、公知のリソグラフィ工程により酸化選択法等を用いて素子分離１０５を形成する。次に、基板１００上にゲート絶縁膜１０６及び導電膜を積層して形成した後、リソグラフィ工程を経てゲート電極１０２を形成する。
【０１０４】
次に、ＣＶＤ法等を用いて、基板１００上に不純物領域１０１及びゲート電極１０２等を覆うように絶縁膜を形成し、異方性エッチングによってサイドウォール１０９を形成する。この後、ゲート電極１０２及びサイドウォール１０９をマスクとする基板１００に対するイオン注入等の方法により、ＭＯＳトランジスタのソース領域及びドレイン領域としての不純物領域１０１を形成する。
【０１０５】
続いて、基板１００上にＣＶＤ法等によって第１の層間絶縁膜１０７を形成した後、第１の層間絶縁膜１０７に対してローカルインターコネクト配線１０３を形成するための開口を形成する。次に、該開口に対し、タングステン等の配線を形成するための金属を埋め込むことにより、ローカルインターコネクト配線１０３が形成される。
【０１０６】
続いて、第１の層間絶縁膜１０７及びローカルインターコネクト配線１０３の上に、ＣＶＤ法等によって第２の層間絶縁膜１０８を形成する。次に第２の層間絶縁膜１０８に対し、リソグラフィ工程等によってゲートコンタクト１０４を形成するための開口を設ける。この後、該開口に対してタングステン等の高融点金属を埋め込むとことにより、ゲートコンタクト１０４を形成する。
【０１０７】
尚、ゲートコンタクト１０４を形成するための開口を設ける際に、第１の層間絶縁膜１０７及び第２の層間絶縁膜１０８に対して、不純物領域１０１に対する電気的接続を得るためのソース・ドレインコンタクト（図示せず）を形成するための開口を同時に形成する。該開口に、タングステン等を埋め込むことにより、ゲートコンタクト１０４を形成するのと同時にソース・ドレインコンタクトを形成する。
【０１０８】
このようにして、図１（ａ）〜（ｄ）に示す本実施形態の半導体装置が製造される。
【０１０９】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について説明する。図２（ａ）〜（ｃ）は本実施形態の半導体装置の構造を模式的に説明する図であり、より詳しくは、図２（ａ）は一部構成要素のみを示す平面図、図１（ｂ）及び（ｃ）は順に図１（ａ）のIIb-IIb'線及びIIc-IIc'線に沿った断面を示す図である。
【０１１０】
本実施形態の半導体装置において、図２（ａ）〜（ｄ）に示すように、四つの素子間接続下層配線２０１（２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄ）と、素子間接続下層配線２０１の上方に位置する素子間接続上層配線２０４（２０４ａ及び２０４ｂ）とが設けられている。
【０１１１】
ここで、素子間接続下層配線２０１のうち、２０１ｂと２０１ｄとは端部同士が所定の距離をおいて向き合い且つ直列するように真っ直ぐ並んでいる。更に、２０１ｂ及び２０１ｄを両側から挟むように、それぞれ所定の距離Ｓ２１をおいて２０１ａと２０１ｃとが並んでいる。
【０１１２】
また、素子間接続上層配線２０４ａは、素子間接続下層配線２０１ｂと直交する向きに形成され且つ素子間接続下層配線２０１ｂの端部の上方に位置している。同様に、素子間接続上層配線２０４ｂは、素子間接続下層配線２０１ｄと直交する向きに形成され且つ素子間接続下層配線２０１ｄの端部の上方に位置している。
【０１１３】
また、素子間接続下層配線２０１ｂ及び２０１ｄ上にローカルインターコネクト配線２０２（２０２ａ及び２０２ｂ）がそれぞれ形成され、更にローカルインターコネクト配線２０２ａ及び２０２ｂ上には順にビア２０３（２０３ａ及び２０３ｂ）が形成されている。また、ビア２０３ａ及び２０３ｂの上面は、それぞれ順に素子間接続上層配線２０４ａ及び２０４ｂの下面に接続されている。
【０１１４】
このように、素子間接続下層配線２０１ｂと、素子間接続上層配線２０４ａとは、ローカルインターコネクト配線２０２ａ及びビア２０３ａを介して電気的に接続されている。同様に、素子間接続下層配線２０１ｄと、素子間接続上層配線２０４ｂとは、ローカルインターコネクト配線２０２ｂ及びビア２０３ｂを介して電気的に接続されている。
【０１１５】
尚、素子間接続下層配線２０１、ビア２０３及び素子間接続上層配線２０４は、いずれも銅等によって形成されている。また、ローカルインターコネクト配線２０２は、タングステン等によって形成されている。但し、これらの材料には限られない。
【０１１６】
また、素子間接続下層配線２０１は第１の層間絶縁膜２０５中に、ローカルインターコネクト配線２０２は第２の層間絶縁膜２０６中に、ビア２０３及び素子間接続上層配線２０４は第３の層間絶縁膜２０７中に、それぞれ埋め込まれるように形成されている。但し、図２（ａ）においては、これらの第１、第２及び第３の層間絶縁膜の図示はいずれも省略している。
【０１１７】
図２（ａ）及び（ｂ）に示すように、隣接する素子間接続下層配線同士（例えば、２０１ａと２０１ｂ）の間隔Ｓ２１は、加工可能な最小配線間隔になっている。また、素子間接続下層配線２０１ａとローカルインターコネクト配線２０２ａとの間隔Ｓ２２は、素子間接続下層配線２０１ａが形成される際に位置合わせズレが生じた場合にも、ローカルインターコネクト配線２０２ａと接触して短絡することのない距離となっている。
【０１１８】
以上に説明した本実施形態の半導体装置において、ＬＳＩの高集積化及び面積縮小等が実現していることを、以下に説明する。
【０１１９】
従来技術においては、図５に示したように、素子間接続下層配線上に直接ビアが形成され、位置合わせズレを補償するためにビアは素子間接続下層配線の端から所定の距離だけ下がった位置に形成されていた。
【０１２０】
これに対し、本実施形態の半導体装置によると、図２（ａ）及び（ｂ）に示すように、例えば素子間接続下層配線２０１ｂの幅よりも両側（図２（ａ）におけるIIb-IIb'線方向）に広がった平面形状を有するローカルインターコネクト配線２０２ａを形成し、その上にビア２０３ａを形成している。このため、該方向については、ビア２０３ａの形成の際に位置合わせズレを生じたとしても、ビア２０３ａはローカルインターコネクト配線２０２ａ上を外れることは無い。この結果、ローカルインターコネクト配線２０２ａを介して、ビア２０３ａと素子間接続下層配線２０１ｂとの電気的接続が確保される。
【０１２１】
ここで、例えばローカルインターコネクト配線２０２ａと素子間接続下層配線２０１ａとは、位置合わせズレ等が発生しても短絡が生じないための間隔Ｓ２２だけ離れていれば良いのであり、最小配線間隔によって規定されることはない。このため、ローカルインターコネクト配線２０２を形成することにより、素子間接続下層配線２０１同士の距離を変更する必要は無く、ＬＳＩの面積が増加することはない。
【０１２２】
また、図５に示した従来の半導体装置においては、距離Ｓ５１だけマージンとして素子間接続下層配線５１の端から下がった位置にビア５２が形成されていた。これに対し、本実施形態の半導体装置の場合には、このようなマージンを設けることは不要である。つまり、図２（ａ）及び（ｃ）に示すように、ビア２０３ａ及び２０３ｂは、それぞれ素子間接続下層配線２０１ｂ及び２０１ｄの端に形成されている。結果として、特に図２（ｃ）に示すように、ビア２０３ａと２０３ｂとの距離は、素子間接続下層配線２０１ｂと２０１ｄとの距離Ｓ２３となっており、これは加工可能な最小配線間隔とすることができる。
【０１２３】
このように、ローカルインターコネクト配線２０２を形成することによって、素子間接続下層配線２０１をビア２０３の形成位置から突き出して形成する必要が排除されており、複数のビア２０３を従来技術よりも近接して設けることができる。このことから、ＬＳＩの面積縮小が可能となっている。
【０１２４】
尚、ビア２０３が素子間接続下層配線２０１の端の方向にズレて形成された場合（例えば、ビア２０３ａが素子間接続下層配線２０１ｄの方向にズレて形成された場合）、ビア２０３はローカルインターコネクト配線２０２上から一部突出した位置に形成されることになる。しかし、該方向に直交する方向（IIb-IIb'線方向）の位置合わせズレに関して十分なマージンを取ることにより、ローカルインターコネクト配線２０２とビア２０３との電気的接続は十分に行なうことができる。
【０１２５】
また、素子間接続下層配線２０１ｂの長さ方向についての位置合わせズレであっても、素子間接続下層配線２０１ｄとは反対側に向かう位置合わせズレについては、該方向にローカルインターコネクト配線２０２を広げることによってマージンを取ることが可能である。
【０１２６】
以上のように、本実施形態の半導体装置によると、ローカルインターコネクト配線２０２が形成されていることにより、素子間接続下層配線２０１とビア２０３との位置合わせズレ等を補償するマージンを確保し、電気的接続を確実に行なうことができる。このため、素子間接続下層配線２０１をビア２０３の形成位置から所定の距離突き出す等のことが不要となり、ＬＳＩの高集積化及び面積縮小が実現する。
【０１２７】
尚、第１の実施形態において説明したのと同様に、ローカルインターコネクト配線２０２を素子間接続下層配線２０１上に重なって延びるように形成し、配線補強部とすることも可能である。これにより、素子間接続下層配線２０１の信頼性向上及び低抵抗化を実現することができる。
【０１２８】
また、複数の素子間接続下層配線２０１の上に亘って１つのローカルインターコネクト配線２０２を形成することにより、ビアを介すること及び素子間接続下層配線２０１の形状を複雑化することを避けて複数の素子間接続下層配線２０１を電気的に接続することも可能である。このようにすると、素子間接続下層配線２０１等のパターンを簡素化することが可能であり、形状が簡素化するためにラウンディング等の発生が抑制され、加工精度が向上し、仕上がり形状ばらつき等を抑制することができる。更に、素子間接続下層配線とビアとの位置合わせズレ等を補償するためのマージンも削減可能である。
【０１２９】
このことから、ＬＳＩの高集積化、面積縮小及び信頼性の向上を実現し、更にこの結果として高速化も可能となっている
尚、このようなローカルインターコネクト配線２０３を設ける本実施形態に係る半導体装置の構造は、１つの半導体装置において従来の（ローカルインターコネクト配線２０３を用いない）構造と混在させても良い。また、ローカルインターコネクト配線２０３は、素子間接続下層配線２０１同士の電気的接続のためのみに用いても良いし、素子間接続下層配線２０１の補強のためのみに用いても良い。
【０１３０】
次に、図２（ａ）〜（ｃ）を参照して、本実施形態の半導体装置の製造方法を説明する。まず、例えばＭＯＳトランジスタ等の素子が形成された基板上に、ＣＶＤ法等により層間絶縁膜２０５を形成する。次に、リソグラフィ工程等によって、素子間接続下層配線２０１を形成するための開口を層間絶縁膜２０５に形成し、該開口に銅等の配線金属を埋め込む。これによって、素子間接続下層配線２０１（２０１ａ、２０１ｂ２０１ｃ及び２０１ｄ）が形成される。
【０１３１】
続いて、層間絶縁膜２０５上に、素子間接続下層配線２０１を覆うように、ＣＶＤ法等によって層間絶縁膜２０６を形成する。次に、リソグラフィ工程等によって層間絶縁膜２０６に対してローカルインターコネクト配線２０２を形成するための開口を設けた後、該開口にタングステン等の配線金属を埋め込む。これによって、ローカルインターコネクト配線２０２（２０２ａ及び２０２ｂ）が形成される。
【０１３２】
次に、層間絶縁膜２０６上に、ローカルインターコネクト配線２０２を覆うように、ＣＶＤ法等によって層間絶縁膜２０７を形成する。続いて、リソグラフィ工程等によって、ビア２０３及び素子間接続上層配線２０４を形成するための開口を層間絶縁膜２０７に形成し、該開口に銅等の配線金属を埋め込む。これによって、ビア２０３（２０３ａ及び２０２ｂ）と、素子間接続上層配線２０４（２０４ａ及び２０４ｂ）とが形成される。
【０１３３】
以上のようにして、本実施形態の半導体装置が製造される。
【産業上の利用可能性】
【０１３４】
本発明に係る半導体装置及びその製造方法は、加工精度及び位置合わせ等に関するマージンを削減する効果を有し、ＬＳＩ等の高集積化、面積縮小、高速化及び高信頼性化等のために有用である。
【図面の簡単な説明】
【０１３５】
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）及び（ｄ）は断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）及び（ｃ）は断面図である。
【図３】図３（ａ）及び（ｂ）は、従来の半導体装置の構造を示す平面図である。
【図４】図４（ａ）及び（ｂ）は、従来の半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図５】図５は、従来の半導体装置の構造を示す平面図である。
【符号の説明】
【０１３６】
１００                            基板
１０１（１０１ａ、１０１ｂ）      不純物拡散領域
１０２（１０２ａ、１０２ｂ、１０３ｃ、１０３ｄ）      ゲート電極
１０３（１０３ａ、１０３ｂ）      ローカルインターコネクト配線
１０４（１０４ａ、１０４ｂ）      ゲートコンタクト
１０５                            素子分離
１０６                            ゲート絶縁膜
１０７、１０８                    層間絶縁膜
１０９                            サイドウォール
２０１（２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ）      素子間接続下層配線
２０２（２０２ａ、２０２ｂ）      ローカルインターコネクト配線
２０３（２０３ａ、２０３ｂ）      ビア
２０４（２０４ａ、２０４ｂ）      素子間接続上層配線
２０５、２０６、２０７            層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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