(57)【要約】【課題】本発明の目的は、所定のゲート開口部内の金属層を選択的に除去することができ、かつゲート絶縁膜へ与えるダメージを低減することができる半導体装置の製造方法を提供することにある。【解決手段】本実施形態に係る半導体装置の製造方法は、層間絶縁膜１１の上面に対して第１金属層４の上面を窪める工程と、ゲート開口部Ｃ１，Ｃ２内にシリコン層５を形成する工程と、第２ゲート開口部Ｃ２内のシリコン層５を除去する工程と、シリコン層５ｐをマスクとしたエッチングにより、第２ゲート開口部Ｃ２内に露出した第１金属層４を除去する工程と、第２ゲート開口部Ｃ２を埋め込むように層間絶縁膜１１上に、第２トランジスタ用の第２金属層を形成する工程を有する。【選択図】図６
2006339567.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜に形成された第１ゲート開口部および第２ゲート開口部に、ゲート絶縁膜を介して第１トランジスタ用の第１金属層を埋め込む工程と、
前記第１金属層の上面をエッチングして、前記層間絶縁膜の上面に対して前記第１金属層の上面を窪める工程と、
前記第１金属層および前記層間絶縁膜上にシリコン層を形成する工程と、
前記層間絶縁膜上の前記シリコン層を除去して、前記第１ゲート開口部内に第１シリコン層を残し、前記第２ゲート開口部内に第２シリコン層を残す工程と、
前記第２シリコン層を除去する工程と、
前記第１シリコン層をマスクとしたエッチングにより、前記第２ゲート開口部内に露出した前記第１金属層を除去する工程と、
前記第２ゲート開口部を埋め込むように前記層間絶縁膜上に、第２トランジスタ用の第２金属層を形成する工程と、
前記層間絶縁膜上の前記第２金属層を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第２シリコン層を除去する工程は、
前記第１シリコン層にｐ型不純物を導入する工程と、
アルカリ薬液を用いて選択的に前記第２シリコン層を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２シリコン層を除去する工程は、
前記第１シリコン層を保護するマスク層を形成する工程と、
前記マスク層を用いたエッチングにより、前記第２シリコン層を除去する工程と
前記マスク層を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記シリコン層を形成する工程において、ｐ型不純物を含有する前記シリコン層を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記シリコン層を形成する工程の後、前記層間絶縁膜上のシリコン層を除去する工程の前に、前記第１ゲート開口部内の前記シリコン層にｐ型不純物を導入する工程をさらに有し、
前記第２シリコン層を除去する工程において、アルカリ薬液を用いて選択的に前記第２シリコン層を除去する
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとで異なる金属材料をゲート電極として用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化に伴って、空乏化のない金属をゲート電極に用いた、いわゆるメタルゲート電極構造のＭＯＳＦＥＴが注目されている。ここで、ｎ型ＭＯＳＦＥＴ（以下、単にｎＭＯＳと称する）とｐ型ＭＯＳＦＥＴ（以下、単にｐＭＯＳと称する）とでゲート電極の仕事関数を異ならせて、しきい値電圧を適正化することが望ましい。このため、ｎＭＯＳとｐＭＯＳとで異なる金属材料を用いた、いわゆるデュアルメタルゲートプロセスが必要となる（例えば、特許文献１参照）。
【０００３】
デュアルメタルゲートの製造プロセスでは、層間絶縁膜に形成されたゲート開口部内に、ｎＭＯＳとｐＭＯＳとで別々の金属層を埋め込む必要がある。そのため、まず、ｎＭＯＳおよびｐＭＯＳの形成領域におけるゲート開口部内に一方のＭＯＳＦＥＴ（例えばｎＭＯＳ）用の金属層を埋め込む。次に、他方のＭＯＳＦＥＴ（例えば、ｐＭＯＳ）の形成領域におけるゲート開口部内に埋め込まれた金属層を選択的に除去する。最後に、他方のＭＯＳＦＥＴの形成領域におけるゲート開口部内に所望の金属層を埋め込むことが行われる。
【０００４】
上記の他方のＭＯＳＦＥＴのゲート開口部内の金属層を除去するには、ウェットエッチングあるいはドライエッチングが必要となる。このとき、一方のＭＯＳＦＥＴのゲート開口部内に埋め込まれた金属層がエッチングされないように、レジストマスクあるいはハードマスクを形成する必要がある。
【特許文献１】特開２００３−２５８１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、レジストマスクを用いる場合には、金属種によってはレジストマスクを溶解させずに金属層を溶解させることができる薬液の選定が困難となる。
【０００６】
酸化シリコン膜あるいは窒化シリコン膜などからなるハードマスクを用いる場合には、金属層のエッチング後、ハードマスクを除去する工程が必要となる。この際、ゲート開口部に露出したゲート絶縁膜にダメージを与えずにハードマスクを除去することが困難となる。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、所定のゲート開口部内の金属層を選択的に除去することができ、かつゲート絶縁膜へ与えるダメージを低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上の層間絶縁膜に形成された第１ゲート開口部および第２ゲート開口部に、第１トランジスタ用の第１金属層を埋め込む工程と、前記第１金属層の上面をエッチングして、前記層間絶縁膜の上面に対して前記第１金属層の上面を窪める工程と、前記第１金属層および前記層間絶縁膜上にシリコン層を形成する工程と、前記層間絶縁膜上の前記シリコン層を除去して、前記第１ゲート開口部内に第１シリコン層を残し、前記第２ゲート開口部内に第２シリコン層を残す工程と、前記第２シリコン層を除去する工程と、前記第１シリコン層をマスクとしたエッチングにより、前記第２ゲート開口部内に露出した前記第１金属層を除去する工程と、前記第２ゲート開口部を埋め込むように前記層間絶縁膜上に、第２トランジスタ用の第２金属層を形成する工程と、前記層間絶縁膜上の前記第２金属層を除去する工程とを有する。
【０００９】
上記の本発明の半導体装置の製造方法では、第１金属層を除去する工程において、第１ゲート開口部の第１金属層は第１シリコン層により保護されている。このため、第２ゲート開口部内の第２シリコン層のみが選択的に除去される。第１シリコン層は導電性を有することから、除去されることなく、第２金属層の形成工程が行われる。このため、第２ゲート開口部に露出したゲート絶縁膜へ与えるダメージが低減される。
【発明の効果】
【００１０】
本発明によれば、所定のゲート開口部内の金属層を選択的に除去することができ、かつゲート絶縁膜へ与えるダメージを低減することができる。これにより、第１トランジスタと第２トランジスタとで異なる金属材料をゲート電極として用いた半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１２】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。ｎＭＯＳトランジスタが本発明の第１トランジスタの一実施形態であり、ｐＭＯＳトランジスタが本発明の第２トランジスタの一実施形態である。
【００１３】
シリコンなどからなる半導体基板１には、ｎＭＯＳ領域およびｐＭＯＳ領域を区画する酸化シリコンなどからなる素子分離絶縁膜２が形成されている。図示はしないが、ｎＭＯＳ領域における半導体基板１にはｐウェルが形成されており、ｐＭＯＳ領域における半導体基板１にはｎウェルが形成されている。
【００１４】
ｎＭＯＳ領域における半導体基板１上には、ゲート絶縁膜３を介して第１ゲート電極Ｇ１が形成されている。第１ゲート電極Ｇ１は、第１金属層４と、第１金属層４上のｐ型シリコン層５ｐからなる。第１金属層４としては、例えばＨｆＳｉを使用する。
【００１５】
ｐＭＯＳ領域における半導体基板１上には、ゲート絶縁膜３を介して第２ゲート電極Ｇ２が形成されている。第２ゲート電極Ｇ２は、第２金属層６により形成される。第２金属層６としては、例えばＲｕを使用する。
【００１６】
第１ゲート電極Ｇ１および第２ゲート電極Ｇ２の側壁には、サイドウォール絶縁膜７が形成されている。サイドウォール絶縁膜７は、酸化シリコン膜、窒化シリコン膜、あるいはこれらの積層膜により形成される。
【００１７】
ｎＭＯＳ領域では、サイドウォール絶縁膜７の直下の半導体基板１に、ｎ型エクステンション領域８ｎが形成されている。ｎ型エクステンション領域８ｎの外側における半導体基板１には、ｎ型エクステンション領域８ｎよりも深いｎ型ソース・ドレイン領域９ｎが形成されている。
【００１８】
ｐＭＯＳ領域では、サイドウォール絶縁膜７の直下の半導体基板１に、ｐ型エクステンション領域８ｐが形成されている。ｐ型エクステンション領域８ｐの外側における半導体基板１には、ｐ型エクステンション領域８ｐよりも深いｐ型ソース・ドレイン領域９ｐが形成されている。
【００１９】
ｎ型ソース・ドレイン領域９ｎおよびｐ型ソース・ドレイン領域９ｐの表面には、低抵抗化のためのシリサイド層１０が形成されている。シリサイド層１０は、例えばＮｉＳｉにより形成される。
【００２０】
ｎＭＯＳ領域およびｐＭＯＳ領域の全面を被覆して、例えば酸化シリコンからなる層間絶縁膜１１が形成されている。
【００２１】
上記の半導体装置は、ｎＭＯＳ領域の第１ゲート電極Ｇ１として第１金属層４を用い、ｐＭＯＳ領域の第２ゲート電極Ｇ２として第２金属層６を用いた、いわゆるデュアルメタルゲート構造のＣＭＯＳＦＥＴである。
【００２２】
次に、上記の半導体装置の製造方法について、図２〜図７を参照して説明する。
【００２３】
図２（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成された半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域に、ダミーゲート２０を形成する。なお、図示はしないが、半導体基板１のｎＭＯＳ領域には、ｐウェルが形成されており、半導体基板１のｐＭＯＳ領域にはｎウェルが形成されている。ダミーゲート２０は、半導体基板１上に酸化シリコン膜を介してポリシリコン層を堆積させた後、ハードマスク２１を用いてポリシリコン層および酸化シリコン膜をパターン加工することにより形成される。このため、ダミーゲート２０の上には、例えば窒化シリコンからなるハードマスク２１が残っている。
【００２４】
次に、図２（ｂ）に示すように、ｐＭＯＳ領域におけるダミーゲート２０の両側の半導体基板１にｐ型エクステンション領域８ｐを形成し、ｎＭＯＳ領域におけるダミーゲート２０の両側の半導体基板１にｎ型エクステンション領域８ｎを形成する。ｐ型エクステンション領域８ｐは、ｎＭＯＳ領域をレジストにより保護した状態で、ダミーゲート２０をマスクとしてボロンなどのｐ型不純物をイオン注入することにより形成される。ｎ型エクステンション領域８ｎは、ｐＭＯＳ領域をレジストにより保護した状態で、ダミーゲート２０をマスクとして砒素やリンなどのｎ型不純物をイオン注入することにより形成される。
【００２５】
次に、図２（ｃ）に示すように、ダミーゲート２０の側壁にサイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、ダミーゲート２０を被覆するように半導体基板１の全面に絶縁膜を堆積させた後、絶縁膜をエッチバックすることにより形成される。絶縁膜としては、酸化シリコン膜、窒化シリコン膜、あるいはこれらの積層膜を堆積する。
【００２６】
次に、図３（ａ）に示すように、ｐＭＯＳ領域におけるサイドウォール絶縁膜７の外側の半導体基板１にｐ型ソース・ドレイン領域９ｐを形成し、ｎＭＯＳ領域におけるサイドウォール絶縁膜７の外側の半導体基板１にｎ型ソース・ドレイン領域９ｎを形成する。ｐ型ソース・ドレイン領域９ｐは、ｎＭＯＳ領域をレジストにより保護した状態で、ダミーゲート２０およびサイドウォール絶縁膜７をマスクとしてボロンなどのｐ型不純物をイオン注入することにより形成される。ｎ型ソース・ドレイン領域９ｎは、ｐＭＯＳ領域をレジストにより保護した状態で、ダミーゲート２０およびサイドウォール絶縁膜７をマスクとして砒素やリンなどのｎ型不純物をイオン注入することにより形成される。
【００２７】
次に、図３（ｂ）に示すように、半導体基板１の全面に、金属膜２２を堆積させる。金属膜２２として、例えばニッケル膜をスパッタリングにより形成する。続いて、熱処理を行って金属膜２２とソース・ドレイン領域９ｎ，９ｐとを反応させた後、図３（ｃ）に示すように、未反応の金属膜２２を除去する。この結果、ソース・ドレイン領域９ｎ，９ｐの表面には、シリサイド層１０が形成される。金属膜２２としてニッケルを用いた場合には、シリサイド層１０としてＮｉＳｉ（ニッケルシリサイド）が形成される。
【００２８】
次に、図４（ａ）に示すように、半導体基板１の全面に例えば酸化シリコンからなる層間絶縁膜１１を堆積させて、ＣＭＰ（Chemical Mechanical Polishing）法によりハードマスク２１が露出するまで層間絶縁膜１１を研磨する。
【００２９】
次に、図４（ｂ）に示すように、層間絶縁膜１１から露出したハードマスク２１を除去した後、ダミーゲート２０を除去する。これにより、ｎＭＯＳ領域の層間絶縁膜１１に第１ゲート開口部Ｃ１が形成され、ｐＭＯＳ領域の層間絶縁膜１１に第２ゲート開口部Ｃ２が形成される。
【００３０】
次に、図４（ｃ）に示すように、第１ゲート開口部Ｃ１および第２ゲート開口部Ｃ２内に、ゲート絶縁膜３を介して第１金属層４を形成する。ゲート絶縁膜３として、例えば熱酸化法により酸化シリコン膜を形成する。あるいは、ゲート絶縁膜３として、酸化ハフニウムなどの高誘電体膜を形成してもよい。第１金属層４は、例えばｎＭＯＳのゲート電極用材料であり、例えばＨｆＳｉである。第１金属層４は、ゲート開口部Ｃ１，Ｃ２を埋め込むように層間絶縁膜１１に第１金属層４を堆積させた後、ＣＭＰ法により層間絶縁膜１１上の不要な第１金属層４を除去することにより形成される。
【００３１】
次に、図５（ａ）に示すように、第１金属層４の上面をエッチングして、層間絶縁膜１１の上面に対して第１金属層４の上面を窪める。例えばエッチングにはウェットエッチングを用い、層間絶縁膜１１の上面に対して第１金属層４の上面を１０ｎｍ程度凹ませる。
【００３２】
次に、図５（ｂ）に示すように、第１金属層４および層間絶縁膜１１上にシリコン層５を堆積させる。シリコン層５として、例えばポリシリコン層を用いる例について説明するが、アモルファスシリコンや、単結晶シリコン層であってもよい。
【００３３】
次に、図５（ｃ）に示すように、ＣＭＰ法により、層間絶縁膜１１上の不要なシリコン層５を除去する。これにより、ゲート開口部Ｃ１，Ｃ２内のみにシリコン層５が残る。第１ゲート開口部Ｃ１に埋め込まれたシリコン層５が本発明の第１シリコン層の一例であり、第２ゲート開口部Ｃ２に埋め込まれたシリコン層５が本発明の第２シリコン層の一例である。
【００３４】
次に、図６（ａ）に示すように、第２ゲート開口部Ｃ２内のシリコン層５をレジストマスク２３で保護した状態で、第１ゲート開口部Ｃ１内のシリコン層５にボロンなどのｐ型不純物をイオン注入する。これにより、第１ゲート開口部Ｃ１内のシリコン層５がｐ型シリコン層５ｐとなる。イオン注入条件は、例えば、注入不純物をボロンとし、注入エネルギーを４ＫｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。シリコン層５は、酸性薬液に対してはほとんど溶解しないが、アルカリ薬液には溶解する。一方で、後述するようにｐ型シリコン層５ｐは酸性薬液およびアルカリ薬液にもほとんど溶解しない。ｐ型不純物として、ボロン以外にもインジウム（Ｉｎ）等を使用することもできる。
【００３５】
次に、図６（ｂ）に示すように、例えば、硫酸と過酸化水素水の混合液を用いてレジストマスク２３を除去する。硫酸（９７ｗ％）：過酸化水素水（３０ｗ％）＝５：１の混合液を用い、処理温度を１１０℃とし、処理時間を６０分間とする。
【００３６】
次に、図６（ｃ）に示すように、アルカリ薬液を用いて、第２ゲート開口部Ｃ２内のシリコン層５を除去する。アルカリ処理条件は、アルカリ薬液としてアンモニア水（１ｗ％）を用い、処理温度を６５℃とし、処理時間を１５秒とする。このアルカリ薬液を用いた処理により、ｐ型不純物が注入されたｐ型シリコン層５ｐは溶解せずに、ｐ型不純物が注入されていないシリコン層５のみが溶解する。
【００３７】
次に、図７（ａ）に示すように、第２ゲート開口部Ｃ２内に露出した第１金属層４をウェットエッチングにより除去する。第１金属層４として例えばＨｆＳｉを用いた場合には、エッチング液としてＨＦやＨ３ＰＯ４などの酸性薬液を用いる。ｐ型シリコン層５ｐは、酸性およびアルカリ性薬液の双方に対してほとんど溶解しない。このため、ｐ型シリコン層５ｐはマスクとして作用し、第２ゲート開口部Ｃ２内の第１金属層４のみが除去される。
【００３８】
次に、図７（ｂ）に示すように、第２ゲート開口部Ｃ２内のゲート絶縁膜３上および層間絶縁膜１１上に、第２金属層６を形成する。第２金属層６は、ｐＭＯＳのゲート電極用材料であり、例えばＲｕである。
【００３９】
次に、図７（ｃ）に示すように、例えばＣＭＰ法により層間絶縁膜１１上の不要な第２金属層６を除去する。
【００４０】
以上のようにして、第１ゲート電極Ｇ１をもつｎＭＯＳトランジスタと、第１ゲート電極Ｇ１とは異なる材料の第２ゲート電極Ｇ２をもつｐＭＯＳトランジスタが形成される。
【００４１】
次に、上記の本実施形態に係る半導体装置の製造方法の効果について説明する。
【００４２】
図８は、不純物が注入されたポリシリコンのアルカリ薬液によるエッチングレートを測定した結果を示す図である。本測定では、アルカリ薬液としてアンモニア水（１ｗ％、６５℃）を用いた。
【００４３】
図８に示すように、不純物が注入されていないポリシリコンおよびｎ型不純物としてリンが注入されたポリシリコンのエッチングレートが１００ｎｍ／分以上であるのに対して、ｐ型不純物としてボロンが注入されたポリシリコンのエッチングレートは１．０ｎｍ／分以下となった。この結果、ｐ型不純物が注入されたポリシリコンは、アルカリ薬液に対してマスクとして作用することがわかる。なお、ポリシリコンは、酸性溶液にはほとんど不溶であることから、ｐ型不純物が注入されたポリシリコンはアルカリ薬液および酸性薬液の双方に不溶となる。
【００４４】
シリコン層にｐ型不純物（アクセプター）を注入すると、シリコン層中のフェルミレベルが下がる。すなわち、シリコン層中の電子が少なくなる。シリコン層は、表面の電子がアルカリ薬液に供給されることで、Ｓｉ（ＯＨ）４として溶解するため、シリコン層中の電子が少なくなることにより、アルカリ薬液に溶解されにくくなる。このことは、ポリシリコンに限らず、アモルファスシリコンや単結晶シリコンにも同様に適用される。
【００４５】
このため、第１ゲート開口部Ｃ１にｐ型シリコン層５ｐが埋め込まれ、第２ゲート開口部Ｃ２にシリコン層５が埋め込まれた状態において、アルカリ薬液を用いた処理を行うと、ｐＭＯＳ領域のシリコン層５のみが選択的に溶解する（図６（ｃ）参照）。この結果、ｐ型シリコン層５ｐをマスクとして、第２ゲート開口部Ｃ２に露出した第１金属層４をエッチングにより除去することができる（図７（ａ）参照）。
【００４６】
このｐ型シリコン層５ｐは、アルカリ薬液および酸性薬液の双方にエッチングされにくいため、第１金属層４のエッチング液としてアルカリ薬液および酸性薬液の双方が使用できる。従って、本例では第１金属層４として酸性薬液に溶解するＨｆＳｉの例を説明したが、第１金属層４としてアルカリ薬液に溶解するような他の種類の金属を用いることもできる。
【００４７】
また、マスクとなるｐ型シリコン層５ｐは第１ゲート電極Ｇ１内に埋め込まれており、かつ導電性を有するため、第１ゲート電極Ｇ１として使用可能となる。第１金属層４を除去した後に、ｐ型シリコン層５ｐを除去する必要がないことから、第１金属層４の除去後に第２ゲート開口部Ｃ２内に露出したゲート絶縁膜３に与えるダメージを抑制することができる。
【００４８】
以上のように、本実施形態に係る半導体装置の製造方法によれば、第２ゲート開口部Ｃ２内の第１金属層４を選択的に除去することができ、かつ後にｐ型シリコン層５ｐを除去する必要がないため、ゲート絶縁膜３へ与えるダメージを低減することができる。
【００４９】
（第２実施形態）
本実施形態に係る半導体装置の製造方法について、図９を参照して説明する。本実施形態では、第１実施形態とは、図５（ｂ）〜図６（ｃ）に示す工程の変わりに、図９（ａ）〜図９（ｃ）に示す工程を行う。
【００５０】
第１実施形態と同様にして、図２〜図５（ａ）に示す工程までを行う。これにより、層間絶縁膜１１へゲート開口部Ｃ１，Ｃ２が形成され、ゲート開口部Ｃ１，Ｃ２に第１金属層４が埋め込まれ、第１金属層４の上面が窪められる。
【００５１】
次に、図９（ａ）に示すように、第１金属層４および層間絶縁膜１１上にｐ型シリコン層５ｐを堆積させる。本実施形態では、例えばＣＶＤ法での成膜時にｐ型不純物をドープする。なお、ｐ型シリコン層５ｐとして、例えばｐ型ポリシリコン層を用いる例について説明するが、ｐ型不純物を含有するアモルファスシリコンや単結晶シリコンであってもよい。
【００５２】
次に、図９（ｂ）に示すように、ＣＭＰ法により、層間絶縁膜１１上の不要なｐ型シリコン層５ｐを除去する。これにより、ゲート開口部Ｃ１，Ｃ２内のみにｐ型シリコン層５ｐが残る。第１ゲート開口部Ｃ１に埋め込まれたｐ型シリコン層５ｐが本発明の第１シリコン層の一例であり、第２ゲート開口部Ｃ２に埋め込まれたｐ型シリコン層５ｐが本発明の第２シリコン層の一例である。
【００５３】
次に、図９（ｃ）に示すように、第１ゲート開口部Ｃ１内のｐ型シリコン層５ｐをレジストマスク２４で保護した状態で、ドライエッチングにより、第２ゲート開口部Ｃ２内のｐ型シリコン層５ｐを除去する。その後、例えば、硫酸と過酸化水素水の混合液を用いてレジストマスク２４を除去する。
【００５４】
次に、第１実施形態と同様にして、第２ゲート開口部Ｃ２内の第１金属層４の除去工程（図７（ａ）参照）、第２金属層６の堆積工程（図７（ｂ）参照）、第２金属層６の平坦化研磨工程（図７（ｃ）参照）を行う。
【００５５】
以上のようにして、第１ゲート電極Ｇ１をもつｎＭＯＳトランジスタと、第１ゲート電極Ｇ１とは異なる材料の第２ゲート電極Ｇ２をもつｐＭＯＳトランジスタが形成される。
【００５６】
本実施形態に係る半導体装置の製造方法によっても、第１実施形態と同様の効果を奏することができる。
【００５７】
なお、第１金属層４としてＨｆＳｉのような酸性溶液に溶解する材料を用いる場合には、第２ゲート開口部Ｃ２内の第１金属層４を除去する工程において（図７（ａ）参照）、ｐ型不純物を含有しないシリコン層であってもマスクとして機能する。従って、この場合には、図９（ａ）に示す工程において、ｐ型不純物を含有しないシリコン層５を形成してもよい。ただし、この方法の場合には、第１金属層４として酸性溶液に溶解する材料であることが条件となる。
【００５８】
（第３実施形態）
本実施形態に係る半導体装置の製造方法について、図１０を参照して説明する。本実施形態では、第１実施形態で示した図５（ｃ）〜図６（ｂ）に示す工程の代わりに、図１０（ａ）〜図１０（ｃ）に示す工程を行う。
【００５９】
第１実施形態と同様にして、図２〜図５（ｂ）に示す工程までを行う。これにより、ゲート開口部Ｃ１，Ｃ２の第１金属層４上および層間絶縁膜１１上にシリコン層５が形成される。
【００６０】
次に、図１０（ａ）に示すように、ｐＭＯＳ領域のシリコン層５をレジストマスク２５で保護した状態で、ｎＭＯＳ領域のシリコン層５にボロンなどのｐ型不純物をイオン注入する。これにより、ｎＭＯＳ領域のシリコン層５がｐ型シリコン層５ｐとなる。イオン注入条件は、例えば、注入不純物をボロンとし、注入エネルギーを４ＫｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。ｐ型不純物として、ボロン以外にもインジウム（Ｉｎ）等を使用することもできる。
【００６１】
次に、図１０（ｂ）に示すように、例えば、硫酸と過酸化水素水の混合液を用いてレジストマスク２５を除去する。硫酸（９７ｗ％）：過酸化水素水（３０ｗ％）＝５：１の混合液を用い、処理温度を１１０℃とし、処理時間を６０分間とする。
【００６２】
次に、図１０（ｃ）に示すように、ＣＭＰ法により、層間絶縁膜１１上の不要なシリコン層５およびｐ型シリコン層５ｐを除去する。これにより、ゲート開口部Ｃ１内にｐ型シリコン層５ｐが残り、第２ゲート開口部Ｃ２内にシリコン層５が残る。第１ゲート開口部Ｃ１に埋め込まれたｐ型シリコン層５ｐが本発明の第１シリコン層の一例であり、第２ゲート開口部Ｃ２に埋め込まれたシリコン層５が本発明の第２シリコン層の一例である。
【００６３】
次に、第１実施形態と同様にして、アルカリ薬液を用いたシリコン層５の除去工程（図６（ｃ）参照）、第２ゲート開口部Ｃ２内の第１金属層４の除去工程（図７（ａ）参照）、第２金属層６の堆積工程（図７（ｂ）参照）、第２金属層６の平坦化研磨工程（図７（ｃ）参照）を行う。
【００６４】
以上のようにして、第１ゲート電極Ｇ１をもつｎＭＯＳトランジスタと、第１ゲート電極Ｇ１とは異なる材料の第２ゲート電極Ｇ２をもつｐＭＯＳトランジスタが形成される。
【００６５】
本実施形態に係る半導体装置の製造方法によっても、第１実施形態と同様の効果を奏することができる。
【００６６】
本発明は、上記の実施形態の説明に限定されない。
例えば、第１金属層４および第２金属層６の材料に特に限定はない。また、ｐＭＯＳトランジスタのゲート用の金属層を先に形成し、ｎＭＯＳ領域に埋め込まれた金属層を除去した後、ｎＭＯＳトランジスタのゲート用の金属層を形成してもよい。以下に、ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタのゲート用の金属層の他の例について述べる。
【００６７】
ｎＭＯＳトランジスタのゲート用の金属層であって、酸性溶液に可溶なものとしては、ＨｆＮ、Ｈｆがある。ＨｆＮやＨｆは、フッ酸などの酸性溶液に可溶である。ｎＭＯＳトランジスタのゲート用の金属層であって、アルカリ溶液に可溶なものとしては、Ｍｏがある。Ｍｏは、過酸化水素水とアルカリ溶液の混合溶液に可溶である。
【００６８】
ｐＭＯＳトランジスタのゲート用の金属層であって、酸性溶液に可溶なものとしては、Ｒｕ、Ｔａ、ＴａＮがある。Ｒｕは、ＮａＣｌＯや硝酸セリウム（ＩＶ）アンモニウムに溶解する。ＴａＮは、フッ酸と過酸化水素の混合液や、フッ酸と硝酸の混合液に可溶である。ｐＭＯＳトランジスタのゲート用の金属層であって、アルカリ溶液に可溶なものとしては、ＴｉＮ、Ｗ、ＷＮがある。ＴｉＮは、アルカリ溶液と過酸化水素の混合液に可溶である。
【００６９】
シリコン層５の成膜方法に限定はなく、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、スパッタリング法のいずれを用いることもできる。また、シリコン層５に不純物を導入する方法としてイオン注入の例について説明したが、固相拡散や、気相拡散により不純物を導入してもよい。また、シリコン層５に導入するｐ型不純物としてホウ素を用いた例について説明したが、不純物の導入によりシリコン層がｐ型半導体となれば限定はなく、例えば、ｐ型不純物としてアルミニウム、ガリウム、インジウム、タリウムを用いてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７０】
【図１】第１〜第３実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】シリコン層のエッチングレートを示す図である。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】第３実施形態に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００７１】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…第１金属層、５…シリコン層、５ｐ…ｐ型シリコン層、６…第２金属層、７…サイドウォール絶縁膜、８…ｎ型エクステンション領域、８ｐ…ｐ型エクステンション領域、９ｎ…ｎ型ソース・ドレイン領域、９ｐ…ｐ型ソース・ドレイン領域、１０…シリサイド層、１１…層間絶縁膜、２０…ダミーゲート、２１…ハードマスク、２２…金属膜、２３…レジストマスク、２４…レジストマスク、２５…レジストマスク、Ｃ１…第１ゲート開口部、Ｃ２…第２ゲート開口部、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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