(57)【要約】【課題】  チップサイズを増加させることなく、入力（出力）インピーダンスを上げることができる電解効果トランジスタを得る。【解決手段】  半導体基板上に、ソースパッドと、ドレインパッドと、両者に挟まれたゲートフィーダとが形成され、前記ソースパッド上に絶縁膜を介してゲートパッドが形成され、このゲートパッドは１００μｍ以上の金属配線を介して前記ゲートフィーダに接続されている。また、前記ゲートパッドの一部が、前記絶縁膜及び前記ソースパッドを介さずに前記半導体基板上に設けられ、前記ゲートパッドの一部に前記金属配線がワイヤボンドされていることが好ましい。【選択図】      図１
2006324508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ソースパッドと、ドレインパッドと、両者に挟まれたゲートフィーダとが形成され、前記ソースパッド上に絶縁膜を介してゲートパッドが形成され、このゲートパッドは１００μｍ以上の金属配線を介して前記ゲートフィーダに接続されていることを特徴とする電解効果トランジスタ。
【請求項２】
前記ゲートパッドの一部が、前記絶縁膜及び前記ソースパッドを介さずに前記半導体基板上に設けられ、前記ゲートパッドの一部に前記金属配線がワイヤボンドされていることを特徴とする請求項１に記載の電解効果トランジスタ。
【請求項３】
半導体基板上に、ソースパッドと、ドレインアイランド部と、両者に挟まれたゲートフィーダと、前記ゲートフィーダに接続されたゲートパッドが形成され、前記ソースパッド上に絶縁膜を介してドレインパッドが形成され、このドレインパッドは１００μｍ以上の金属配線を介して前記ドレインアイランド部に接続されていることを特徴とする電解効果トランジスタ。
【請求項４】
前記ドレインパッドの一部が、前記絶縁膜及び前記ソースパッドを介さずに前記半導体基板上に設けられ、前記ドレインパッドの一部に前記金属配線がワイヤボンドされていることを特徴とする請求項３に記載の電解効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高出力用の電界効果トランジスタに関するものである。
【背景技術】
【０００２】
高周波増幅回路として、ＧａＡｓ電解効果トランジスタが用いられている（例えば、特許文献１参照）。図７は、従来の電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、半導体基板１１上には、櫛形のソースパッド１２と、櫛形のドレインパッド１３と、両者に挟まれた櫛形のゲートフィーダ１４と、ゲートフィーダ１４に接続されたゲートパッド１５が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。この電解効果トランジスタは、単位セル１７を並列に並べることで、トータルゲート幅Ｗｇｔとして１０ｍｍ以上を実現している。
【０００３】
【特許文献１】特開平５−２９１３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高出力化の要望に対し、Ｗｇｔが大きくなる傾向にあり、Ｗｇｔが１００ｍｍ以上のＦＥＴが実用化されている。一方、Ｗｇｔの増加に対し、入力インピーダンス（出力インピーダンス）は低くなり、５０Ωとの整合が困難となっている。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、チップサイズを増加させることなく、入力（出力）インピーダンスを上げることができる電解効果トランジスタを得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る電解効果トランジスタは、半導体基板上に、ソースパッドと、ドレインパッドと、両者に挟まれたゲートフィーダとが形成され、前記ソースパッド上に絶縁膜を介してゲートパッドが形成され、このゲートパッドは１００μｍ以上の金属配線を介して前記ゲートフィーダに接続されている。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００７】
本発明により、チップサイズを増加させることなく、入力（出力）インピーダンスを上げることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、ＧａＡｓ等の化合物半導体からなる半導体基板１１上には、櫛形のソースパッド１２と、櫛形のドレインパッド１３と、両者に挟まれた櫛形のゲートフィーダ１４が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。
【０００９】
そして、ソースパッド１２上に、ＳｉＮ等の絶縁膜１８を介してゲートパッド１５が形成されている。このゲートパッド１５は、１００μｍ以上の金属配線１９を介してゲートフィーダ１４に接続されている。
【００１０】
図２は、図１に示した電解効果トランジスタの等価回路図である。図１に示した金属配線１９がインダクタＬとして作用し、ゲートパッド１５とソースパッド１２に挟まれた絶縁膜１８が容量Ｃとして作用する。
【００１１】
図３に示すスミスチャートによりＦＥＴの入力インピーダンスを説明する。ポイント(1)のＳ１１は、ｆ＝１４．０ＧＨｚ時のＷｇｔ＝２１ｍｍの電解効果トランジスタの計算値である。ポイント(2)のＳ１１は、直列接続されたインダクタの影響により、ポイント（1）から等レジスタンス上を時計回りに移動したものである。最終的なポイント(3)のＳ１１は、並列接続された容量の影響により、ポイント(2)から等コンダクタンス線上を時計回りに移動したものである。ポイント(1)と比較してポイント(3)ではインピーダンスが高くなっている。
【００１２】
従って、本発明の実施の形態１に係る電解効果トランジスタにより、チップサイズを増加させることなく、入力インピーダンスを上げることができる。
【００１３】
実施の形態２．
図４は、本発明の実施の形態２に係る電解効果トランジスタを示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態１と異なり、ゲートパッド１５の一部が、絶縁膜１８及びソースパッド１２を介さずに半導体基板１１上に設けられている。この部分に金属配線１９のワイヤボンドを行うことにより、ワイヤボンドの衝撃による絶縁膜１８の破壊を防ぐことができる。
【００１４】
実施の形態３．
図５は、本発明の実施の形態３に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、ＧａＡｓ等の化合物半導体からなる半導体基板１１上には、半導体基板１１上には、櫛形のソースパッド１２と、複数のドレインアイランド部１３ａと、両者に挟まれた櫛形のゲートフィーダ１４と、ゲートフィーダ１４に接続されたゲートパッド１５が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。
【００１５】
そして、ソースパッド１２上に、ＳｉＮ等の絶縁膜１８を介してドレインパッド１３ｂが形成されている。このドレインパッド１３ｂは、１００μｍ以上の金属配線１９を介して複数のドレインアイランド部１３ａにそれぞれ接続されている。
【００１６】
この発明の実施の形態３に係る電解効果トランジスタにより、チップサイズを増加させることなく、出力インピーダンスを上げることができる。
【００１７】
実施の形態４．
図６は、本発明の実施の形態４に係る電解効果トランジスタを示す断面図である。図５と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態３と異なり、ドレインパッド１３ｂの一部が、絶縁膜１８及びソースパッド１２を介さずに半導体基板１１上に設けられている。この部分に金属配線１９のワイヤボンドを行うことにより、ワイヤボンドの衝撃による絶縁膜１８の破壊を防ぐことができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１に係る電解効果トランジスタを示す上面図（ａ）及び断面図（ｂ）である。
【図２】図１に示した電解効果トランジスタの等価回路図である。
【図３】図１に示した電解効果トランジスタのスミスチャートである。
【図４】本発明の実施の形態２に係る電解効果トランジスタを示す断面図である。
【図５】本発明の実施の形態３に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。
【図６】本発明の実施の形態４に係る電解効果トランジスタを示す断面図である。
【図７】従来の電解効果トランジスタを示す上面図（ａ）及び断面図（ｂ）である。
【符号の説明】
【００１９】
１１  半導体基板
１２  ソースパッド
１３，１３ｂ  ドレインパッド
１３ａ  ドレインアイランド部
１４  ゲートフィーダ
１５  ゲートパッド
１６  ビアホール
１７  単位セル
１８  絶縁膜
１９  金属配線
【図１】
2006324508.tif 000003
【図２】
2006324508.tif 000004
【図３】
2006324508.tif 000005
【図４】
2006324508.tif 000006
【図５】
2006324508.tif 000007
【図６】
2006324508.tif 000008
【図７】
2006324508.tif 000009