(57)【要約】【課題】  半導体スイッチのゲート電圧をコントロールしてノイズを低減するようにしたスイッチングレギュレータを提供する。【解決手段】  スイッチングレギュレータは、充電制御回路６、放電制御回路７、タイミングパルス生成回路８，９を備え、半導体スイッチＱ３のゲート端子に対して階段状の電圧信号波形を発生させるように構成される。充電制御回路６と放電制御回路７は、それぞれ３個の電流注入回路６１〜６３と３個の電流放出回路７１〜７３とから構成され、いずれも半導体スイッチＱ３のゲート端子に接続されている。タイミングパルス生成回路８では、それぞれトランジスタＱ１および充電制御回路６へタイミングパルスを供給し、タイミングパルス生成回路９では、それぞれトランジスタＱ２および放電制御回路７へタイミングパルスを供給する。【選択図】  図１
2006087215.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチのスイッチング動作により直流電圧の変換を行うスイッチングレギュレータの駆動制御方法において、
前記半導体スイッチのスイッチング動作に際して、前記半導体スイッチのゲート電圧を段階的に異なる変化率で制御して、前記半導体スイッチのドレイン電流が線形に変化するように駆動制御することを特徴とするスイッチングレギュレータの駆動制御方法。
【請求項２】
前記半導体スイッチのオフ動作時には、前記ゲート電圧の変化率を高速、低速、超低速、および高速の順に切り換え、前記半導体スイッチのオン動作時には、前記ゲート電圧の変化率を高速、超低速、低速、および高速の順に切り換えるように制御することを特徴とする請求項１記載のスイッチングレギュレータの駆動制御方法。
【請求項３】
半導体スイッチのスイッチング動作により直流電圧の変換を行うスイッチングレギュレータにおいて、
前記半導体スイッチのゲート端子と第１の電源との間に接続され、前記半導体スイッチをオフ状態に保持する第１のスイッチ手段と、
前記ゲート端子と第２の電源との間に接続され、前記半導体スイッチをオン状態に保持する第２のスイッチ手段と、
前記ゲート端子への電荷注入と前記ゲート端子からの電荷放出との速度がそれぞれ切換可能に構成され、前記半導体スイッチをスイッチング制御する充放電制御手段と、
前記第１、第２のスイッチ手段、および前記充放電制御手段へのタイミング信号を生成して、前記半導体スイッチにおけるスイッチング期間を設定するとともに、このスイッチング期間を前記電荷注入がそれぞれ異なる速度となる複数の電荷注入期間に区分し、あるいは前記電荷放出がそれぞれ異なる速度となる複数の電荷放出期間に区分するタイミング設定手段と、
を備えたことを特徴とするスイッチングレギュレータ。
【請求項４】
前記充放電制御手段は、前記ゲート端子へ注入される電荷量を制御する複数の電流注入回路、および前記ゲート端子から放出される電荷量を制御する複数の電流放出回路を含むことを特徴とする請求項３記載のスイッチングレギュレータ。
【請求項５】
前記電流注入回路、あるいは前記電流放出回路は、キャパシタと、前記キャパシタの電荷量を初期値にリセットするリセットスイッチとを備え、逆電流防止用のダイオードを介して前記半導体スイッチのゲート端子に接続されていることを特徴とする請求項４記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチのスイッチング動作により直流電圧の変換を行うスイッチングレギュレータ、およびスイッチングレギュレータの駆動制御方法に関し、とくにスイッチング動作する半導体スイッチのドレイン電流を線形に制御可能なスイッチングレギュレータに関する。
【背景技術】
【０００２】
図５は、従来のスイッチングレギュレータの回路構成を示す回路図である。
このスイッチングレギュレータは、Ｐチャネル型の半導体スイッチＱ１１、Ｎチャネル型の半導体スイッチＱ１２、出力インダクタＬ、出力コンデンサＣから構成された降圧型スイッチング電源装置である。このスイッチングレギュレータには、フィードバックされた出力電圧レベルに応じて所定の制御信号を生成するドライバ１、比較器２、および発振器３が接続されている。このスイッチングレギュレータの半導体スイッチＱ１１，Ｑ１２の接続点（ノードＮ）は、出力インダクタＬと出力コンデンサＣとの直列回路を介して接地されている。半導体スイッチＱ１１，Ｑ１２は、ドライバ１からのゲート制御信号によってオン・オフが交互に切り換えられ、電源端子４からの入力電源電圧Ｖｄｄが所望の直流電圧に変換され、出力コンデンサＣと出力インダクタＬの接続点から出力端子５に、所定の大きさの出力電圧Ｖｏｕｔとして出力される。
【０００３】
このとき、半導体スイッチＱ１１はソース端子がスイッチングレギュレータの電源端子４と接続され、ゲート制御信号によりスイッチング動作するが、この半導体スイッチＱ１１の入力電源電圧Ｖｄｄが印加されている電源端子４との間には、無視できない大きさで寄生インダクタ成分が存在する。そのため、半導体スイッチＱ１１のスイッチング時にはドレイン電流に急激な電流変化がひき起こされ、スイッチングレギュレータの電源端子４および出力端子５には、高周波の電源電圧変動が生じる。
【０００４】
従来のスイッチングレギュレータにおいて、このような電流、電圧変動を抑えるため、並列に複数の半導体スイッチを配置して、相互にオン・オフ時間をずらしてドレイン電流を線形に増減させる手法（例えば、特許文献１参照）、あるいはＲＣ遅延等を用いることによってドライバからの駆動信号の変化を遅くさせて、電流変化を小さくして高周波の電源電圧変動を抑制する方法（例えば、特許文献２参照）などが提案されてきている。
【特許文献１】特開２００２−６４９７２号公報（［００３８］〜［００７８］、図７〜図１０）
【特許文献２】特開２００３−１３４８０３号公報（［００１２］〜［００１７］、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のスイッチングレギュレータには、以下の問題点があった。
特許文献１のスイッチング電源回路では、複数の半導体スイッチを駆動するゲート制御信号がデジタル信号であるため、そこには高周波成分が含まれる。したがって、個々の半導体スイッチに小さいサイズのトランジスタを用いたとしても通過電流の変化が一定でなくなり、高い周波数成分が含まれることになって、入出力電圧変動を充分に抑えることができない。
【０００６】
このような問題に対処するため、並列接続される半導体スイッチの個数を増加して、例えばｍ個の半導体スイッチを逐次にオン・オフ動作させている。ところが、オン（貫通）時の最初の時点、あるいはオフ（遮断）時の最後の時点では、出力ノードにおける電圧変動が大きいため、出力電流が変化する割合を（１／ｍ）までは抑制できない。したがって、並列接続される半導体スイッチの個数ｍを増加させても、並列接続された半導体スイッチの個数に見合うだけの効果が発揮されない。
【０００７】
また、特許文献１のスイッチング電源回路では、ゲート制御信号の変化を遅くすることで各々の半導体スイッチの電圧変動を低減できる。しかし、そのようなゲート制御信号では、スイッチングレギュレータにおける電圧変換効率が低下するだけでなく、半導体スイッチの遷移時間が長くなることから、高周波領域でのスイッチング制御や高速応答が不可能となり、実際には有効な対策とはならない。
【０００８】
スイッチング電源回路では、各々の半導体スイッチを制御するとき、一般的には高周波成分が含まれていない一定の電圧変化を有するゲート制御信号が望ましい。ところが、そのようなゲート制御信号であっても、各々の半導体スイッチはそれ自体が閾値近辺での急激な電流変化特性を持つため、前述の一定の電圧変化に対応する一定の電流変化が得られず、結果として半導体スイッチの入出力点の双方で生じる電圧変動を回避することができなかった。
【０００９】
また、特許文献２のスイッチングレギュレータでは、ＲＣフィルタやＬＣフィルタを挿入することでゲート制御信号の高周波成分を除き、半導体スイッチを流れる電流の急激な変化を抑えるようにしている。ところが、半導体スイッチからの実際の出力電流は線形には変化しないため、出力電流の変化率が大きくなる瞬間をなくすことはできないという問題があった。
【００１０】
さらに、半導体スイッチと定電流回路とを直列に接続した回路を多数個、並列に配置するように構成すれば、入出力電流変化を線形にすることができるが、それぞれの定電流回路における電力損失が大きくなって、スイッチング電源として成り立たないという問題もあった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、理想的な線形出力電流が得られるように、半導体スイッチのゲート電圧をコントロールしてノイズを低減するようにしたスイッチングレギュレータおよびその駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では、上記問題を解決するために、半導体スイッチのスイッチング動作により直流電圧の変換を行うスイッチングレギュレータの駆動制御方法が提供される。このスイッチングレギュレータの駆動制御方法は、前記半導体スイッチのスイッチング動作に際して、前記半導体スイッチのゲート電圧を段階的に異なる変化率で制御して、前記半導体スイッチのドレイン電流が線形に変化するように駆動制御することを特徴とする。
【００１３】
また、本発明のスイッチングレギュレータは、前記半導体スイッチのゲート端子と第１の電源との間に接続され、前記半導体スイッチをオフ状態に保持する第１のスイッチ手段と、前記ゲート端子と第２の電源との間に接続され、前記半導体スイッチをオン状態に保持する第２のスイッチ手段と、前記ゲート端子への電荷注入と前記ゲート端子からの電荷放出との速度がそれぞれ切換可能に構成され、前記半導体スイッチをスイッチング制御する充放電制御手段と、前記第１、第２のスイッチ手段、および前記充放電制御手段へのタイミング信号を生成して、前記半導体スイッチにおけるスイッチング期間を設定するとともに、このスイッチング期間を前記電荷注入がそれぞれ異なる速度となる複数の電荷注入期間に区分し、あるいは前記電荷放出がそれぞれ異なる速度となる複数の電荷放出期間に区分するタイミング設定手段と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、出力段の半導体スイッチをＭＯＳトランジスタで構成することによって、そのゲート電圧の変化を精密にコントロールすることができる利点がある。
また、半導体スイッチのゲート電圧変化を精密にコントロールすることによって、半導体スイッチに流れる電流変化（ｄｉ／ｄｔ）を常に一定範囲に抑えることができ、寄生インダクタンス（Ｌ）に起因するスイッチング時での入出力電圧の変動を、Ｌ×（ｄｉ／ｄｔ）の大きさ以下にできる。
【００１５】
さらに、ＭＯＳトランジスタによって構成した出力段の半導体スイッチは容量性負荷となるため、そのゲート端子への電流注入と電流放出を制御することによって、半導体スイッチの駆動に必要な消費電力を最小にできる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態に係るスイッチングレギュレータの回路構成を示す回路図である。
同図において、半導体スイッチＱ３は図５の半導体スイッチＱ１１に対応するＰチャネル型のＭＯＳＦＥＴであって、そのドレイン端子がダイオードＤ１を介して接地され、そこに出力インダクタＬ、出力コンデンサＣが接続されて、非同期式であって降圧型のスイッチング電源回路が構成される。すなわち、この半導体スイッチＱ３とダイオードＤ１の接続点（ノードＮ）には、出力インダクタＬの一端が接続され、出力インダクタＬの他端は出力コンデンサＣを介して接地され、かつ出力端子５にも接続されている。
【００１７】
したがって、半導体スイッチＱ３が所定の期間だけオンすると、入力電源電圧Ｖｄｄが印加されている電源端子４からは、半導体スイッチＱ３と出力インダクタＬを介して出力コンデンサＣに直流電流が流れ込んで、そこに所定の出力電圧Ｖｏｕｔが生成され、その後に半導体スイッチＱ３がオフしたときも、この出力電圧Ｖｏｕｔが出力端子５において保持される。
【００１８】
トランジスタＱ１は、半導体スイッチＱ３と同様のＰチャネル型のＭＯＳＦＥＴであって、入力電源電圧Ｖｄｄが印加されている電源端子４とソース端子とが接続されている。このトランジスタＱ１は、半導体スイッチＱ３をオフ状態に保持する第１のスイッチ手段として機能するものであって、そのドレイン端子と半導体スイッチＱ３のゲート端子とが接続されている。また、トランジスタＱ２はＮチャネル型のＭＯＳＦＥＴであって、半導体スイッチＱ３のゲート端子と接地間を接続するように設けられていて、半導体スイッチＱ３をオン状態に保持する第２のスイッチ手段として機能する。
【００１９】
図１に示すスイッチングレギュレータは、さらに充電制御回路６、放電制御回路７、タイミングパルス生成回路８，９を備えており、これらの回路６〜８が図５のドライバ１に相当するドライブ回路として、半導体スイッチＱ３のゲート端子に対して階段状の電圧信号波形を発生させるように構成されている。このうち充電制御回路６と放電制御回路７は、それぞれ３個の電流注入回路６１〜６３と３個の電流放出回路７１〜７３によって構成されており、いずれも半導体スイッチＱ３のゲート端子に接続され、そのゲート電位を決定するものとなっている。
【００２０】
２個のタイミングパルス生成回路８，９によって構成されたタイミング設定回路１０のうち、タイミングパルス生成回路８からは、それぞれトランジスタＱ１および充電制御回路６へタイミングパルスを供給し、タイミングパルス生成回路９からは、それぞれトランジスタＱ２および放電制御回路７へタイミングパルスを供給する。このタイミング設定回路１０では、タイミングパルス生成回路８によってトランジスタＱ１のオン・オフ期間を制御するとともに、３個の電流注入回路６１〜６３からの出力信号を制御して、半導体スイッチＱ３のスイッチング時のうちターンオフ期間において、電荷注入がそれぞれ異なる速度となる複数の電荷注入期間に区分された制御シーケンスを実行している。また、タイミング設定回路１０のもう１つのタイミングパルス生成回路９では、トランジスタＱ２のオン・オフ期間を制御するとともに、３個の電流放出回路７１〜７３からの出力信号を制御して、半導体スイッチＱ３のスイッチング時のうちターンオン期間において、電荷放出速度がそれぞれ異なる大きさとなる複数の電荷放出期間に区分された制御シーケンスを実行している。
【００２１】
図２（Ａ）は、電流注入回路の具体的構成を示す回路図である。ここでは、充電制御回路６を構成する電流注入回路６１について説明するが、他の電流注入回路６２，６３も図２（Ａ）に示すものと同様に構成されている。
【００２２】
電流注入回路６１は、直列接続されたバッファ回路ＤｖＡとコンデンサＣＡ、およびリセットスイッチとなるＮチャネル型のトランジスタＱＡから構成されている。この電流注入回路６１ではトランジスタＱＡは通常オフしていて、タイミングパルス生成回路８からバッファ回路ＤｖＡを介してコンデンサＣＡに入力されるパルス信号ＳＡによって、コンデンサＣＡに蓄積された電荷量に応じてノード電圧ＶＡが決定され、順方向接続されたダイオードＤＡを介して半導体スイッチＱ３のゲート端子に対して電圧信号ＶｇＡが出力される。また、トランジスタＱＡのゲート端子には、タイミングパルス生成回路８からワンショットのパルス信号ＳＤが入力されており、このトランジスタＱＡがパルス信号ＳＤによってオンすると、コンデンサＣＡに蓄積された電荷は放電されて、ノード電圧ＶＡが接地電位にリセットされる。
【００２３】
すなわち、充電制御回路６の電流注入回路６１では、これらのパルス信号ＳＡ，ＳＤによってコンデンサＣＡとダイオードＤＡとの接続点でのノード電圧ＶＡの大きさが決定されるとともに、このノード電圧ＶＡの大きさに応じた電圧信号ＶｇＡを出力するタイミングが決定される。そして、半導体スイッチＱ３におけるターンオフ期間には、充電制御回路６の他の電流注入回路６２，６３から同様のコンデンサＣＢ，ＣＣに蓄積された電荷量に応じた電圧信号ＶｇＢ、およびＶｇＣが、それぞれ設定されたタイミングで半導体スイッチＱ３のゲート端子に出力される。したがって、充電制御回路６を構成する電流注入回路６１〜６３により、それぞれの電荷注入量に応じて半導体スイッチＱ３のゲート電圧を段階的に異なる変化率で制御できる。しかも、これらの電流注入回路６１〜６３では、コンデンサＣＡと順方向接続されたダイオードＤＡを用いることによって電荷注入（電子引き抜き）量を正確に規定できる利点がある。
【００２４】
図２（Ｂ）は、電流放出回路の具体的構成を示す回路図である。ここでは、放電制御回路７を構成する電流放出回路７１について説明するが、他の電流放出回路７２，７３も図２（Ｂ）のものと同様に構成されている。
【００２５】
電流放出回路７１は、直列接続されたバッファ回路ＤｖＦとコンデンサＣＦ、およびリセットスイッチとなるＰチャネル型のトランジスタＱＦから構成されている。この電流放出回路７１ではトランジスタＱＦは通常オフしていて、コンデンサＣＦのノード電圧ＶＦは入力電源電圧Ｖｄｄに保持されているが、タイミングパルス生成回路９からバッファ回路ＤｖＦを介してコンデンサＣＦに入力されるパルス信号ＳＦによって、コンデンサＣＦの蓄積電荷が放電され、逆方向接続されたダイオードＤＦを介して半導体スイッチＱ３のゲート端子に対して電圧信号ＶｇＦが出力される。また、トランジスタＱＦのゲート端子には、タイミングパルス生成回路９からワンショットのパルス信号ＳＩが入力されており、このトランジスタＱＦがパルス信号ＳＩによってオンすると、コンデンサＣＦに電荷量が充電されて、ノード電圧ＶＦが入力電源電圧Ｖｄｄにリセットされる。
【００２６】
すなわち、放電制御回路７の電流放出回路７１では、これらのパルス信号ＳＦ，ＳＩによってコンデンサＣＦとダイオードＤＦとの接続点でのノード電圧ＶＦの大きさが決定されるとともに、このノード電圧ＶＦの大きさに応じた電圧信号ＶｇＦを出力するタイミングが決定される。そして、半導体スイッチＱ３におけるターンオン期間には、放電制御回路７の他の電流放出回路７２，７３から同様のコンデンサＣＧ，ＣＨに蓄積された電荷量に応じた電圧信号ＶｇＧ、およびＶｇＨが、それぞれ設定されたタイミングで半導体スイッチＱ３のゲート端子に出力される。したがって、放電制御回路７を構成する電流放出回路７１〜７３により、それぞれの電荷放出速度に応じて半導体スイッチＱ３のゲート電圧を段階的に異なる変化率で制御できる。しかも、これらの電流放出回路７１〜７３では、コンデンサＣＦと逆方向接続されたダイオードＤＦを用いることによって電荷放出（電子注入）量を正確に規定できる利点がある。
【００２７】
つぎに、上述したスイッチングレギュレータにおけるゲート電圧の具体的な制御シーケンスについて説明する。
いま、半導体スイッチＱ３が例えばＰチャネル型のＭＯＳＦＥＴであって、そのゲート端子を階段状電圧によって制御する場合について考える。オン状態の半導体スイッチＱ３に所定の制御シーケンスで電荷を注入することで、そのゲート電圧を段階的に異なる変化率で制御しながらオフさせることができる。
【００２８】
最初に、半導体スイッチＱ３の飽和電流が出力電流に等しくなるまで、そのゲート電圧を一気に上昇させる（第１の期間）。つぎに、半導体スイッチＱ３のドレイン電圧が急変する期間で、ややゲート電位の変化を遅くし（第２の期間）、半導体スイッチＱ３のドレイン電圧が接地電位レベルまで下がったあたりからは、ゲート電位を閾値電圧になるまで極力ゆっくりと上げていく（第３の期間）。最後に、ゲート電位が閾値を越えた後は再び高速でゲート電位を上げて（第４の期間）、半導体スイッチＱ３がオフ状態になる。すなわち、半導体スイッチＱ３のゲート電圧が、第１の期間には高速で変化し、第２の期間には低速で変化し、第３の期間には超低速で変化し、第４の期間には再び高速で変化するように、タイミング設定回路１０において一連の変化率制御シーケンスが実行され、スイッチングレギュレータが駆動制御されている。
【００２９】
つぎに、このような一連の変化率制御シーケンスによって、電荷注入期間を第１から第４の期間に区分して、それぞれのタイミングで所定の速さでゲート電圧を変化させる意図と目的について説明する。
【００３０】
第１の期間では、半導体スイッチＱ１が線形領域で動作している。半導体スイッチＱ１を構成するトラシジスタサイズが大きくて充分な飽和電流があるために、ゲート電圧が上がっていっても出力インダクタＬに引き抜かれる電流を出力できる。また、半導体スイッチＱ１を構成するトランジスタのオン抵抗が小さく、ソース・ドレイン間の電圧差が小さいため、半導体スイッチＱ１はそのドレイン・ノード電圧Ｖｓｗがあまり変化しない状態にある。したがって、第１の期間では、ドレイン・ノード電圧Ｖｓｗが少し変化するものの出力電流は減少していないので、厳密にはスイッチングをしていない期間といえる。この第１の期間を短く設定して、スイッチング遷移時間を一杯に使って出力電流を変化させるために、ゲート電圧を一気に上昇させている。
【００３１】
第２の期間では、半導体スイッチＱ１が飽和領域に入りだす。それに伴いソース・ドレイン間電圧が大きくなってくる。それゆえ、ドレイン・ノード電圧Ｖｓｗが大きく変化するが、電流変化は大きくない。このことは、ドレイン・ノード電圧Ｖｓｗの急変時よりやや遅れてリンギングが発生する実測結果からも証明される。したがって第２の期間では、ゲート電位を第１の期間よりもゆっくりと上昇させればよい。
【００３２】
第３の期間では、半導体スイッチＱ１は完全に飽和領域に入る。半導体スイッチＱ１のゲート電圧が閾値ＶTに近づき、またＮチャネル型の寄生ダイオードがオンする期間である。この第３の期間を最も長くとって、ゲート電位をゆっくりと変化させることにより、電流変化率を抑えることができる。
【００３３】
ドレイン電流ＩＤが飽和領域において、たとえば
ＩＤ＝Ｋ（ＶGS−ＶT）2
のような単純な二次曲線であれば、ドレイン電流ＩＤの電流変化率ｄＩＤ／ｄｔを一定にするために必要なゲート電圧ＶGSは、
ＶGS＝ＶT＋｛（Ａ−Ｂ・ｔ）／Ｋ｝1/2…（１）
となる。ここで、ＶGSはゲートソース間電圧、ｔは時間、Ｋ，Ａ，Ｂは定数である。
【００３４】
したがって、半導体スイッチＱ３のゲート電圧変化は最初に速く、徐々に遅くなる。従来のゲート電圧を一定の変化率で制御するものと異なって、上述したゲート電圧の制御シーケンスによって、電流変化率を常に一定に抑えることが可能になる。
【００３５】
第４の期間では、ゲート電位がほぼ閾値辺りであり、半導体スイッチＱ１がほとんどオフしているために電流変化が小さくなっている。そのため、第４の期間は短くてよく、ゲート電圧を入力電源電圧Ｖｄｄまで急激に変化させることができる。
【００３６】
つぎに、オフ状態の半導体スイッチＱ３から所定の制御シーケンスで電荷を放出することで、そのゲート電圧を段階的に異なる変化率で制御しながらオンさせる電荷放出期間について説明する。電荷放出期間の制御シーケンスでは、上述した変化率制御シーケンスを逆転させて半導体スイッチＱ３のゲート電位を変化させればよい。
【００３７】
すなわち、最初にゲート電圧が閾値まで高速で下げて、半導体スイッチＱ３をオン状態にする。つぎに、半導体スイッチＱ３の飽和電流が出力電流に等しくなるまでは、極力ゆっくりとゲート電位を下げていって、飽和電流が出力電流に等しくなった辺りでゲート電位変化をやや速くし、その後、ドレイン電圧が充分に高くなった後はゲート電圧を一気に下げて、フルオン状態とする。
【００３８】
このように、ゲート電圧を段階的に異なる変化率で制御するには、半導体スイッチＱ３のゲート端子に対する充電速度を高速→低速→超低速→高速という４段階で、放電速度を高速→超低速→低速→高速という４段階で変化させる必要がある。しかも、スイッチング周波数がＭＨｚのオーダーであるような場合には、５０ｎｓ程度の間に一連の変化率制御シーケンスを完了させなくてはならない。
【００３９】
そこで、つぎに本発明のスイッチングレギュレータの駆動制御方法を実現するためのタイミングパルス生成回路８，９と、そこで生成される信号波形について説明する。図３（Ａ）,（Ｂ）は、タイミング設定回路を構成するタイミングパルス生成回路の具体的構成を示す回路図である。また、図４はクロック信号Φ１，Φ２、半導体スイッチＱ３のゲート電位ＶＥ、パルス幅変調信号ＰＷＭ、およびタイミング設定回路１０から出力されるタイミングパルスＳＡ〜ＳＪを示す信号波形図である。
【００４０】
図３（Ａ）に示すタイミングパルス生成回路８は、ワンショット回路８１と遅延回路８２と４つのアンドゲートＧ１〜Ｇ４とインバータＩｖ１とから構成されている。
ワンショット回路８１は、インバータタイプのバッファＤｖ５とコンデンサＣ５とアンドゲートＧ５によって構成されており、図５に示す発振器３に相当する発振器３１からクロック信号Φ１が入力されている。このクロック信号Φ１は図４（ａ）に示す周期のタイミング信号であって、アンドゲートＧ５の一方入力端子に供給されるとともに、アンドゲートＧ５の他方入力端子には、バッファＤｖ５およびコンデンサＣ５により所定時間Ｔだけ遅延され、コンデンサＣ５によって保持されたタイミング信号が供給されている。したがって、ワンショット回路８１からは、図４（ｈ）に示すようにワンショットの高レベル（Ｈレベル）期間Ｔをもつパルス信号ＳＤが出力される。
【００４１】
遅延回路８２は、縦続接続された４つのバッファＤｖ１〜Ｄｖ４と、４つのコンデンサＣ１〜Ｃ４とによって構成されており、図５に示す比較器２に相当するパルス幅変調回路（以下、ＰＷＭ回路という。）２１からのパルス幅変調信号ＰＷＭがバッファＤｖ１に入力されている。４つのバッファＤｖ１〜Ｄｖ４の出力端子は、それぞれコンデンサＣ１〜Ｃ４を介して接地され、さらに各接続点がアンドゲートＧ１〜Ｇ４の一方入力端子に接続されている。各バッファＤｖ１〜Ｄｖ４では、パルス幅変調信号ＰＷＭが順次にコンデンサＣ１〜Ｃ４で保持されながら、それぞれ遅延時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｅをもって転送されるように構成されている。
【００４２】
アンドゲートＧ１〜Ｇ３の他方入力端子はそれぞれ発振器３１に接続され、この発振器３１からのクロック信号Φ１が入力され、アンドゲートＧ４の他方入力端子はＰＷＭ回路２１に接続され、このＰＷＭ回路２１からのパルス幅変調信号ＰＷＭが入力されている。また、アンドゲートＧ４の出力端子側にはインバータＩｖ１が接続されている。図４（ｄ）に示すタイミングでＨレベルとなるパルス幅変調信号ＰＷＭに対して、アンドゲートＧ１〜Ｇ３からは同図（ｅ）〜（ｇ）に示すタイミングパルスＳＡ〜ＳＣが出力され、インバータＩｖ１からは同図（ｉ）に示すタイミングパルスＳＥが出力される。
【００４３】
つぎに、電荷注入期間の制御シーケンスについて説明する。タイミングパルスＳＡ〜ＳＥによって充電制御回路６とトランジスタＱ１を制御し、半導体スイッチＱ３のゲート電圧を持ち上げて、オン状態からオフ状態へのスイッチング動作が実行される。
【００４４】
まず、パルス幅変調信号ＰＷＭがＨレベルとなってから時間Ｔａだけ遅れて、タイミングパルスＳＡがＬレベルからＨレベルに変化する。これによって、電流注入回路６１におけるコンデンサＣＡのノード電圧ＶＡがＬレベルからＨレベルに変化しはじめる。ここで、実際にノード電圧ＶＡは寄生容量等の影響で完全にはＨレベルまでには到達しないが、寄生容量の大きさに比較してコンデンサＣＡの容量は格段に大きいため、ほぼＨレベルとみなすことができる。
【００４５】
オン状態の半導体スイッチＱ３は、そのゲート電位ＶＥは接地電位Ｇｎｄとなっていて、ゲート端子にはダイオードＤＡを通して正電荷が注入されるから、半導体スイッチＱ３のゲート電位ＶＥが、コンデンサＣＡの容量と半導体スイッチＱ３のゲート容量との比に応じて変化する。そこで、半導体スイッチＱ３の飽和電流が出力電流に等しくなるまで、そのゲート電圧を一気に上昇させるように、コンデンサＣＡの容量を設定すればよい。これにより、第１の期間におけるゲート電圧の変化を正確に与えることができる。
【００４６】
タイミングパルスＳＡが変化した後、さらに時間Ｔｂだけ遅れてタイミングパルスＳＢが同様にＬレベルからＨレベルに変化する。これによって、電流注入回路６２からはコンデンサＣＢ（図示せず）で規定される電荷量に応じた大きさの電圧信号ＶｇＢが出力され、さらにゲート電位ＶＥが規定量分だけ変化する。ただし、この時は電圧変化のスピードをやや遅くしたいために、電流注入回路６２におけるバッファ回路ＤｖＢ（図示せず）の出力抵抗を上げておく。
【００４７】
これにより、半導体スイッチＱ３のソース・ドレイン間電圧が大きくなって、前述した第２の期間における電位変化が生じる。つづいて、時間Ｔｃだけ遅れてタイミングパルスＳＣがＬレベルからＨレベルに変化することで、第１、第２の期間に比べて充分長く設定され、しかもスイッチング時間とほぼ同じくらいになる大きさで、バッファ回路ＤｖＣ（図示せず）がさらに高い出力抵抗に設定され、前述した第３の期間に対応するゲート電圧の変化が生じる。
【００４８】
すなわち、電流注入回路６３におけるノード電圧ＶＣはコンデンサＣＣ（図示せず）の電荷によってＨレベルとなり、正電荷がダイオードＤＣを通って注入され、半導体スイッチＱ３のゲート電位ＶＥにおける必要なだけの電圧変化が完了する。
【００４９】
タイミングパルスＳＣの変化が終了した後、時間Ｔｅだけ遅れてタイミングパルスＳＥがＬレベルに変化する。このタイミングパルスＳＥの変化によってトランジスタＱ１がオン状態となり、半導体スイッチＱ３のゲート電位ＶＥがＨレベルに固定される。これによって前述した第４の期間での電圧変化が完了する。ゲート電位ＶＥがＨレベルに固定された後は、各電流注入回路６１〜６３のトランジスタＱＡ〜ＱＣがオンされるため、コンデンサＣＡ〜ＣＣがリセットされ、各ノード電圧ＶＡ，ＶＢ，ＶＣをＬレベルに戻すとともに、タイミングパルスＳＡ，ＳＢ，ＳＣもＬレベルに戻す。
【００５０】
上述した電流注入回路６１〜６３では、それらを構成する各素子には各種の寄生容量やダイオード順方向電圧分の電圧低下などによる誤差が生じるが、実際には容量値とリセットレベルとを適正化することによって対処できる。
【００５１】
半導体スイッチＱ３をオフ状態からオン状態にスイッチングするには、タイミングパルスＳＦ〜ＳＪによって放電制御回路７とトランジスタＱ２を制御して、半導体スイッチＱ３のゲート電圧ＶＥを引き下げる制御シーケンスが実行される。ただし、この場合は上述の制御シーケンスとは反対に、ＨレベルからＬレベルへ遷移するタイミングパルスＳＦ〜ＳＪが用いられ、コンデンサＣＦ等のノード電圧ＶＦのリセットレベルを入力電源電圧Ｖｄｄとしている。
【００５２】
なお、図３に示すタイミング設定回路１０はデジタル回路要素とクロック信号Φ１，Φ２によってタイミングパルスＳＡ〜ＳＪを発生させているが、制御シーケンスが高速であって、かつ信号タイミングを固定することができるため、ディレイライン等によって置き換えて構成することも可能である。また、半導体スイッチＱ３のゲート電圧は、理想的には上記（１）式のように設定されることが望ましい。しかし、上述した説明のように直線で近似した場合でも、遅い変化であればノイズを抑えることが可能である。また、説明を簡単にするため、それぞれ３個づつの電流注入回路６１〜６３と電流放出回路７１〜７３によって充電制御回路６、放電制御回路７を構成しているが、これらの充放電制御手段を構成する段数をさらに増加させることによって、半導体スイッチＱ３のゲート電圧を擬似的に上記（１）式に近似したものとすることも可能である。
【００５３】
以上に説明したように、この発明のスイッチングレギュレータの駆動制御方法では、スイッチング期間を最大に使って階段状の電圧制御ができるから、従来のような一様にゲート電位変化を遅くする低スルーレート法とは異なって、理想的な線形出力電流が得られる利点がある。
【００５４】
また、この発明のスイッチングレギュレータでは、電源端子４側の半導体スイッチＱ３についての制御シーケンスを説明したが、同期式の電源装置の構成をとった場合には、接地側の半導体スイッチ（図５のＱ１２）に関して、同様の制御シーケンスによるドライブが可能である。
【００５５】
なお、この発明のスイッチングレギュレータは入出力電流の変化率が一定になるように出力トランジスタを制御するならば、同期、あるいは非同期の方式であっても、また降圧型、あるいは昇圧型のいずれのスイッチングレギュレータにも適用できることはいうまでもない。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態に係るスイッチングレギュレータの回路構成を示す回路図である。
【図２】（Ａ）は電流注入回路の具体的構成を示す回路図、（Ｂ）は電流放出回路の具体的構成を示す回路図である。
【図３】（Ａ）、（Ｂ）はタイミング設定回路を構成するタイミングパルス生成回路の具体的構成を示す回路図である。
【図４】（ａ）、（ｂ）はクロック信号、（ｃ）は半導体スイッチのゲート電圧波形、（ｄ）はＰＷＭ信号、（ｅ）ないし（ｎ）はタイミング設定回路から出力されるタイミングパルスＳＡ〜ＳＪを示す信号波形図である。
【図５】従来のスイッチングレギュレータの回路構成を示す回路図である。
【符号の説明】
【００５７】
１  ドライバ
２  比較器
３  発振器
４  電源端子
５  出力端子
６  充電制御回路
７  放電制御回路
８，９  タイミングパルス生成回路
１０  タイミング設定回路
６１〜６３  電流注入回路
７１〜７３  電流放出回路
Ｃ  出力コンデンサ
ＣＡ，ＣＦ  コンデンサ（キャパシタ）
Ｄ１  ダイオード
ＤＡ，ＤＦ  ダイオード
ＤｖＡ，ＤｖＦ  バッファ回路
Ｌ  出力インダクタ
Ｑ１  トランジスタ（第１のスイッチ手段）
Ｑ２  トランジスタ（第２のスイッチ手段）
Ｑ３  半導体スイッチ
ＱＡ  トランジスタ（リセットスイッチ）
ＱＦ  トランジスタ（リセットスイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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