(57)【要約】【課題】  チューナー部からのノイズによる音質の劣化を防止する。【解決手段】  ＡＶレシーバのチューナー部におけるＰＬＬ周波数シンセサイザ３６において、位相比較器３９とループフィルタ４０との間にアンド回路４３が挿入されている。アンド回路４３の一方の入力には位相比較器３９の出力信号が供給され、他方の入力には制御部からの制御信号が供給される。入力としてチューナー部が選択されていないときに、前記制御信号がＬレベルとされることにより、位相比較器３９からの位相差に対応したパルス状の出力電圧がループフィルタ４０に供給されなくなり、アースにパルス状のノイズ電流が流れることを防止することができる。また、電源供給を制御することなく、基準発振器３７の発振を停止させるようにしてもよい。【選択図】  図２
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【特許請求の範囲】
【請求項１】
外部からの信号を入力する入力端子と、
ＰＬＬ周波数シンセサイザ方式のチューナー部と、
前記入力端子から入力されたオーディオ信号及び前記チューナー部の出力信号のうち選択された信号を増幅する増幅器とを有するＡＶレシーバであって、
前記チューナー部の出力信号が選択されていないときに、チューナー部におけるＰＬＬの動作を電源供給を遮断することなく停止させる手段を備えたことを特徴とするＡＶレシーバ。
【請求項２】
前記ＰＬＬの動作を停止させる手段は、ＰＬＬにおける位相比較器の出力がループフィルタに供給されないようにする手段であることを特徴とする請求項１記載のＡＶレシーバ。
【請求項３】
前記ＰＬＬの動作を停止させる手段は、ＰＬＬにおける基準発振器の発振動作を停止させる手段であることを特徴とする請求項１記載のＡＶレシーバ。
【請求項４】
前記ＰＬＬの動作を停止させる手段は、ＰＬＬにおける位相比較器への入力信号のうちのいずれか一方が供給されないようにする手段であることを特徴とする請求項１記載のＡＶレシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザ方式のチューナー部と増幅器を備えたＡＶ（Audio Visual）レシーバに関する。
【背景技術】
【０００２】
図４は、従来のＰＬＬシンセサイザ方式のチューナーの構成を示すブロック図である。
この図において、３１はＦＭ又はＡＭの放送信号を受信するアンテナ、３２は該アンテナ３１で受信された高周波信号を増幅する高周波増幅器、３３は前記高周波増幅器３２からの高周波信号をＰＬＬ周波数シンセサイザ３６から供給される局部発振信号を用いて中間周波信号に周波数変換する周波数変換回路、３４は前記周波数変換回路３３から出力される中間周波信号を増幅する中間周波増幅器、３５は該中間周波増幅器３４の出力をＦＭ又はＡＭ検波してオーディオ信号を出力する復調回路であり、スーパーヘテロダイン方式の受信機が構成されている。
【０００３】
前記ＰＬＬ周波数シンセサイザ（以下、単に「ＰＬＬ」とよぶ。）３６は、水晶発振器などの安定した周波数の信号を出力する基準発振器３７、該基準発振器３７で発生された信号（例えば、10MHz）を分周して基準周波数ｆr（例えば、100KHz）の基準信号を出力する分周器３８、該分周器３８からの基準信号とプログラマブル分周器４２から出力される信号の位相を比較し、位相差に応じた信号を出力する位相比較器（Phase Detector）３９、該位相比較器３９の出力信号の交流成分を取り除くループフィルタ（ローパスフィルタ）４０、該ループフィルタ４０の出力により発振周波数が制御され、局部発振信号を前記周波数変換回路３３に出力する電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）４１、及び、該ＶＣＯ４１から出力される局部発振信号の周波数を１／Ｎ（Ｎは自然数）に分周して前記位相比較器３９に出力するプログラマブル分周器（Ｎ分周器）４２から構成されている。
周知のように、ＶＣＯ４１からの局部発振信号の周波数を１／Ｎに分周した信号と周波数ｆrの基準信号の位相が一致するようにフィードバック制御されるため、局部発振信号の周波数はＮ×ｆrとなり、前記Ｎ分周器４２の分周比Ｎを制御することによって選局を行うことができる。
【０００４】
ここで、前記位相比較器３９は、前記分周器３８からの基準信号と前記Ｎ分周器４２から出力される信号の両矩形波の位相差に応じたパルス状の電圧信号（例えば、立上がりエッジの差に対応したパルス幅を有する信号）を出力するものであり、この出力が供給される前記ループフィルタ４０からグランドに対してパルス状の電流が流れる。
図５は、（１）前記位相比較器３９の出力電圧（図４中の（１）の電圧）と、（２）ループフィルタ４０からグランドに流れる電流（図４中の（２）に流れる電流）を測定した結果を示す図である。
図５の（ａ）に示すように、選局動作が行われることによって位相比較器３９から前記両信号の位相差に応じた幅の狭いパルス状の電圧が出力されており、これに応じて、ループフィルタ４０からグランドにパルス状の電流（peak to peakで約1.4mAであった。）が流れている。図５の（ｂ）は、図５（ａ）におけるパルス波形の部分を時間軸を拡大して表示した図である。
【０００５】
なお、受信機を使用していないときの局部発振信号による悪影響を防止する技術に関する従来技術として特許文献１がある。
この特許文献１には、ＧＰＳ受信機などの外部機器からの外部映像とＴＶ放送とを切り換えて表示することができるＴＶ受信機において、外部映像の表示が選択されたときに、ＴＶ受信機の局部発振回路（ＶＣＯ）への電源供給を停止したり、局部発振周波数をＧＰＳ受信システムに影響のない周波数に変更することにより、外部機器への悪影響を防止することが記載されている。
【特許文献１】特開平１０−３２７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
オーディオ信号やビデオ信号の入力端子と、上述したＡＭ／ＦＭチューナー部と、増幅器とを備え、前記入力端子から入力される信号や前記チューナー部で受信した放送信号に所望の信号処理を施し、増幅して出力するＡＶレシーバが知られている。
このようなオーディオ系の入力とビデオ系の入力とを有するＡＶレシーバにおいては、ビデオ系のグランド電流がオーディオ系に悪影響を与えることを防ぐために、それらの信号の入力端子の近傍でそれらの信号のグランドを共通にシャーシに接続することが行われている。
ＡＶレシーバに内蔵されているチューナー回路は一般に片側電源で動作しており、グランドに流れる電流はすべて供給元の電源回路に帰っていく。このグランドの経路とＤＶＤなどから入力される微小信号をスピーカー出力まで増幅するアンプ回路のグランドが共通になっていることで、音楽信号以外のノイズが負荷され、極端に音質が低下するという問題があった。特に、図５に示したＰＬＬが動作しているときにグランドに流れる電流による音質の低下は大きな問題であった。
【０００７】
なお、このような問題を解決するために、チューナー部を使用しないときには、チューナー部への電源供給を停止することも考えられるが、この場合には、回路の復帰に時間がかかるため、チューナー部を選択したときに直ちに音が出ない、あるいは、音が出る前にノイズが出るという問題がある。
また、上記特許文献１に記載されているように、局部発振回路（ＶＣＯ）への電源供給を停止することも考えられるが、この場合には、復帰したときに安定した発振が困難であり、安定した受信が困難であるという問題がある。
【０００８】
そこで本発明は、ＤＶＤ等のソースを視聴している際などチューナー部が選択されていないときに、チューナー部からの悪影響による音質の劣化を防止することができ、かつ、チューナー部を選択したときに安定した受信が可能なＡＶレシーバを提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のＡＶレシーバは、外部からの信号を入力する入力端子と、ＰＬＬ周波数シンセサイザ方式のチューナー部と、前記入力端子から入力されたオーディオ信号及び前記チューナー部の出力信号のうち選択された信号を増幅する増幅器とを有するＡＶレシーバであって、前記チューナー部の出力信号が選択されていないときに、チューナー部におけるＰＬＬの動作を電源供給を遮断することなく停止させる手段を備えたものである。
また、前記ＰＬＬの動作を停止させる手段は、ＰＬＬにおける位相比較器の出力がループフィルタに供給されないようにする手段、ＰＬＬにおける基準発振器の発振動作を停止させる手段、又は、ＰＬＬにおける位相比較器への入力信号のうちのいずれか一方が供給されないようにする手段とされているものである。
【発明の効果】
【００１０】
このような本発明のＡＶレシーバによれば、チューナー部がソースとして選択されていないときに、ＰＬＬへの電源供給を遮断することなく、ＰＬＬの動作を停止させているので、ＰＬＬの動作によりパルス状の電流がグランドに流れることがなくなって音質の低下を防止することができるとともに、チューナー部が選択されたときに迅速に安定した動作を行わせることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明のＡＶレシーバの一実施の形態の全体構成を示すブロック図である。
この図において、１はこのＡＶレシーバ全体の制御を行う制御部（マイクロコンピュータ）、２は操作キーや入力選択スイッチなどの操作部、３はリモコンからの制御信号を受信するリモコン受光部、４は各種操作メニューや設定内容などを表示する表示部である。マイクロコンピュータ１は、前記操作部２やリモコン受光部３からの入力信号に応じて、各セレクタや信号処理部などに対して制御信号を出力する。
５はＣＤプレーヤー、ＤＶＤプレーヤーなどのディジタルオーディオ機器が接続されるディジタルオーディオ信号入出力端子群、６はレコードプレーヤー、ＣＤプレーヤーなどが接続されるアナログオーディオ信号入出力端子群、７は外部デコーダが接続されるマルチチャンネルオーディオ信号入力端子群、８及び９はいずれもＤＶＤプレーヤーやビデオデッキなどのビデオ機器が接続されるビデオ信号入出力端子であり、８はコンポジット信号入出力端子、９はＳビデオ信号入出力端子である。
また、１０はアンテナ、１１はＡＭ放送およびＦＭ放送を受信するチューナー部である。
【００１２】
前記ディジタルオーディオ信号入出力端子群５から入力されたディジタルオーディオ信号のうちセレクタ１２で選択された信号は、録音用出力端子（REC OUT）に出力されるとともに、ＤＩＲ（ディジタルインターフェースレシーバ）１３を介して、ディジタルシグナルプロセッサ（ＤＳＰ）１８への入力信号を選択するセレクタ１７に入力される。
前記チューナー部１１の出力信号、前記アナログオーディオ信号入出力端子群６のPHONO端子に接続されたフォノイコライザ１４からの信号、及び、ＣＤプレーヤーなどから入力されたアナログのオーディオ信号のうち、セレクタ１５で選択された信号は、アナログ信号処理部２１への入力信号を選択するセレクタ２０に供給されるとともに、Ａ／Ｄ変換器（ＡＤＣ）１６でディジタル信号に変換されて前記ＤＳＰ１８のセレクタ１７に供給される。
前記コンポジット信号入出力端子８及び前記Ｓビデオ信号入出力端子９から入力されたビデオ信号のうち、セレクタ２４又は２５で選択された信号は、映像処理部２７への入力信号を選択するセレクタ２６に入力される。
【００１３】
前記ＤＳＰ１８は、セレクタ１７で選択された入力信号に対してサラウンド処理などの信号処理を行ってマルチチャンネル（ＦＬ，ＦＲ，Ｃ，ＳＷ，ＳＬ，ＳＲ，ＳＢＬ，ＳＢＲ）の出力信号を生成する。ＤＳＰ１８から出力された信号はＤ／Ａ変換器（ＤＡＣ）１９でアナログ信号に変換され、前記アナログ信号処理部２１のセレクタ２０に供給される。
前記ＤＡＣ１９からの信号、前記セレクタ１５からの信号及び前記マルチチャンネルオーディオ入力端子群７から入力された信号のうちセレクタ２０で選択された信号は、前記アナログ信号処理部２１に入力されて音量制御などが行われ、フロントＬ／Ｒ、サラウンドＬ／Ｒ、サラウンドバックＬ／Ｒ、センターなどの各チャンネル対応にそれぞれ設けられたパワーアンプ群２２で増幅されて、それぞれのチャンネルのスピーカーに対応するスピーカー出力端子群２３に出力される。
【００１４】
前記映像処理部２７には、前記セレクタ２６で選択されたコンポジット信号又はＳビデオ信号の映像信号が入力され、マイクロコンピュータ１からの指示に応じて、操作メニューや設定内容などの情報が重畳されて（オンスクリーンディスプレイ）、コンポジット信号用及びＳビデオ信号の映像信号出力端子２８に出力される。映像信号出力端子２８には、テレビやプロジェクターなどのモニタ装置が接続される。
【００１５】
このように構成されたＡＶレシーバにおいて、入力信号源を選択する前記操作部２やリモコン受光部３からの制御入力に応じて、前記マイクロコンピュータ１から、対応するセレクタ１２、１５、１７、２０、２４、２５又は２６に対して制御信号が供給され、選択された入力信号が、指定された処理を施されて、前記パワーアンプ群２２で増幅されてスピーカー端子群２３に出力される。
例えば、入力信号源として前記チューナー部１１が選択されたときには、前記マイクロコンピュータ１は、前記セレクタ１５に対し、チューナー部１１から出力される信号を選択する制御信号を供給するとともに、セレクタ１２、２４、２５には入力を選択しない旨の制御信号を供給する。また、セレクタ１７及び２０は、ユーザにより指定された状態に設定される。これにより、前記チューナー部１１の出力信号がセレクタ１５で選択され、前記ＤＳＰ１８で指定された信号処理を施されて、又は、信号処理を施されることなく、前記アナログ信号処理部２１、パワーアンプ群２２を介してスピーカーに出力されることとなる。
一方、ＤＶＤプレイヤーなどチューナー部１１以外の入力信号源が選択されたときには、前記マイクロコンピュータ１は、該選択された入力信号源からの信号を選択し、他の信号を選択しないことを指示する制御信号をそれぞれ対応するセレクタに供給するとともに、前記チューナー部１１に対して、ＰＬＬの動作を停止させる制御信号を供給する。後述するように、これにより、電源の供給を遮断することなくチューナー部１１のＰＬＬの動作が停止され、音質の低下を防止することができる。
【００１６】
図２は、本発明のＡＶレシーバの一実施の形態における前記チューナー部１１の構成を示すブロック図である。この図において、前記図４と同一の構成要素には同一の番号を付して説明を省略する。
図２に示すように、本発明のこの実施の形態においては、ＰＬＬ３６における位相比較器３９とループフィルタ４０の間にアンド回路４３が挿入されている。このアンド回路４３の入力には前記位相比較器３９の出力信号と前記マイクロコンピュータ１からの制御信号（チューナー制御信号）が供給されており、その出力は前記ループフィルタ４０に接続されている。
このように構成されたチューナー部１１を有する本発明のＡＶレシーバにおいて、チューナー部１１以外の入力信号源が選択されたときは、前記マイクロコンピュータ１は前記アンド回路４３に供給するチューナー制御信号をローレベルとする。これにより、前記アンド回路４３の出力はローレベルに固定されてＰＬＬの動作が停止される。そして、位相比較器３９のパルス状の出力電圧がループフィルタ４０に供給されなくなり、前記図５に示したようなパルス状の電流がグランドに流れることを防止することができる。
また、入力信号源としてチューナー部１１が選択されたときには、前記マイクロコンピュータ１は前記チューナー制御信号をハイレベルとする。これにより、前記位相比較器３９の出力電圧がループフィルタ４０に供給され、ＰＬＬの動作が開始され、安定した受信動作が行われる。
【００１７】
このようにして、チューナー部が選択されていないときに、ＰＬＬにおける位相比較器からの出力によりパルス状の電流がグランドに流れることによる音質の低下を防止することができる。また、電源の供給を遮断していないので、チューナー部が選択されたときに、すばやく安定した受信動作を行うことができる。
なお、この実施の形態においては、アンド回路４３を挿入していたが、これに限られることはなく、位相比較器３９の出力電圧がループフィルタ４０に供給されることを防止する回路であれば、ＮＡＮＤ回路等他の回路を使用することができる。
【００１８】
前記チューナー部１１の他の実施の形態について図３を参照して説明する。
この実施の形態は、前記ＰＬＬ３６における基準発振器３７の動作を前記マイクロコンピュータ１からのチューナー制御信号により制御するようにしたものである。
図３は、この実施の形態における基準発振器３７の構成を示す図である。図示するように、この基準発振器３７にはＮＡＮＤ回路４４が設けられており、その一方の入力端子ａと出力端子との間に抵抗Ｒと水晶振動子Ｘが並列に接続され、該入力端子ａ及び出力端子は、それぞれ、コンデンサＣを介してグランドに接続されている。そして、ＮＡＮＤ回路４４の他方の入力端子ｂには、前記マイクロコンピュータ１からのチューナー制御信号が供給されるようになされている。
【００１９】
このように構成された基準発振器３７において、入力信号源としてチューナー部１１が選択されているときには、前記マイクロコンピュータ１は前記ＮＡＮＤ回路４４の入力端子ｂに供給するチューナー制御信号をハイレベルとする。このとき、このＮＡＮＤ回路４４の出力端子には入力端子ａへの入力を反転した出力が得られ、ＮＡＮＤ回路４４はインバータとして動作するため、この基準発振器は通常の発振動作を行うこととなる。このとき、ＰＬＬは通常動作を行い、チューナー部１１で信号受信動作が行われる。
一方、入力信号源としてチューナー部１１以外のものが選択されたときは、前記マイクロコンピュータ１は、前記チューナー制御信号をローレベルとする。これにより、前記ＮＡＮＤ回路４４の出力はハイレベルに固定される。このように、基準発振器３７が発振動作を停止すると、前記分周器３８から一方のレベルに固定された出力が前記位相比較器３９に入力されることとなる。前述のように、前記位相比較器３９は前記Ｎ分周器４２からの信号と分周器３８からの基準信号の位相差（例えば、立上がりエッジの差）に応じたパルス状の信号を出力するものであるが、今は、基準信号はハイレベル又はローレベルに固定された信号であるため、位相比較器３９の出力もハイレベル又はローレベルに固定された信号となる。したがって、位相比較器３９から前記図５に示したようなパルス状の信号が出力されなくなるため、それに対応したパルス状の電流がグランドに流れることもない。
【００２０】
このように、電源を遮断することなく基準発振器の動作を停止してＰＬＬの動作を停止することにより、位相比較器３９からパルス状の出力信号が出力されなくなってパルス状の電流がグランドに流れることを防止することができるため、音質の低下を防止することができる。また、電源を遮断していないので、チューナー部の動作の再開をすばやく安定して行うことができる。
なお、上記においてはＮＡＮＤ回路４４を用いていたが、これに限られることはなく、電源供給を停止することなく基準発振器３７の発振を停止させるものであれば、上述した回路に限られることはない。
【００２１】
また、基準発振器３７の発振を停止させるのではなく、電源を遮断することなく、基準発振器３７で生成された信号が分周器３８へ供給されるの停止させたり、分周器３８の出力が前記位相比較器３９に供給されるのを停止させたり、あるいは、前記Ｎ分周器４２の出力が前記位相比較器３９に供給されるのを停止するゲート回路を設けるようにしてもよい。
すなわち、入力信号の位相差に対応したパルス幅の信号を出力する位相比較器３９において、その少なくとも一方の入力信号のレベルを固定することにより、パルス状の信号が出力されなくなり、グランドにパルス状の電流が流れることを防止することができる。
このように、前記位相比較器３９に入力される基準信号又はＮ分周器４２からの出力信号のうちいずれか一方の信号が供給されないようにするゲート回路（アンド回路やＮＡＮＤ回路）を設けて、前述の場合と同様にチューナー制御信号を供給するようにしてもよい。
この場合にも、電源供給を制御することなくＰＬＬの動作／停止を制御することができ、ＰＬＬが動作していることによる悪影響を防止することができるとともに、チューナー部が選択されたときにただちに安定した受信を開始することができる。
【００２２】
なお、上述した実施の形態におけるＰＬＬは、基準発振器３７の出力信号を分周する分周器３８を設けていたが、分周器３８は必ずしも設ける必要はなく、また、プリスケーラ方式など他の方式のＰＬＬにも同様に適用することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明のＡＶレシーバの一実施の形態の構成を示すブロック図である。
【図２】本発明のＡＶレシーバの一実施の形態におけるチューナー部の構成を示すブロック図である。
【図３】本発明のＡＶレシーバの他の実施の形態におけるチューナー部の構成を示す回路図である。
【図４】従来のＰＬＬシンセサイザ方式のチューナーの構成を示すブロック図である。
【図５】位相比較器の出力信号の一例を示す図である。
【符号の説明】
【００２４】
１：マイクロコンピュータ、２：操作部、３：リモコン受光部、４：表示部、５，６，７，８，９：信号入出力端子群、１０：アンテナ、１１：チューナー部、１２，１５，１７，２０，２４，２５：セレクタ、１３：ディジタルインターフェースレシーバ、１４：フォノイコライザ、１６：Ａ／Ｄ変換器、１８：ＤＳＰ、１９：Ｄ／Ａ変換器、２１：アナログ信号処理部、２２：パワーアンプ群、２３：スピーカー出力端子群、２７：映像処理部、２８：映像信号出力端子、３１：アンテナ、３２：高周波増幅器、３３：周波数変換回路、３４：中間周波増幅器、３５：復調回路、３６：ＰＬＬ周波数シンセサイザ（ＰＬＬ）、３７：基準発振器、３８：分周器、３９：位相比較器、４０：ループフィルタ、４１：電圧制御発振器（ＶＣＯ）、４２：プログラマブル分周器（Ｎ分周器）、４３：アンド回路、４４：ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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