(57)【要約】【課題】検査用の外部接続端子の削減を実現し得る半導体装置を提供する。【解決手段】第１の外部接続端子２０ａに接続された第１の差動入力端子２２ａと、第２の外部接続端子２０ｂに接続された第２の差動入力端子２２ｂとを有する差動入力回路１０と、第１の入力端子２４ａと第２の入力端子２４ｂとを有し、第１の入力端子に入力される信号と第２の入力端子に入力される信号とについて排他的論理和演算又は排他的否定論理和演算を行う検査用演算回路１２であって、第１の入力端子が第１の外部接続端子に接続され、第２の入力端子が第２の外部接続端子に接続された検査用演算回路とを有し、使用時には、第１の外部接続端子と第２の外部接続端子とに互いに逆相の信号が入力され、検査時には、第１の外部接続端子と第２の外部接続端子とに互いに同相の信号が入力され、検査用演算回路から検査用信号が出力される。【選択図】  図１
2006086948.tif 000002
【特許請求の範囲】
【請求項１】
第１の差動入力端子と第２の差動入力端子とを有する差動入力回路であって、前記第１の差動入力端子が第１の外部接続端子に接続され、前記第２の差動入力端子が第２の外部接続端子に接続された差動入力回路と、
第１の入力端子と第２の入力端子とを有し、前記第１の入力端子に入力される信号と前記第２の入力端子に入力される信号とについて排他的論理和演算又は排他的否定論理和演算を行う検査用演算回路であって、前記第１の入力端子が前記第１の外部接続端子に接続され、前記第２の入力端子が前記第２の外部接続端子に接続された検査用演算回路とを有し、
使用時には、前記第１の外部接続端子と前記第２の外部接続端子とに互いに逆相の信号が入力され、
検査時には、前記第１の外部接続端子と前記第２の外部接続端子とに互いに同相の信号が入力され、前記検査用演算回路から検査用信号が出力される
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
入力端子が第３の外部接続端子に接続され、使用時には前記第３の外部接続端子を介して信号が入力されるバッファ回路を更に有し、
前記バッファ回路の前記入力端子は、トランジスタより成るプルアップ抵抗を介して電源に接続されており、又は、トランジスタより成るプルダウン抵抗を介して接地されており、
検査時には、前記検査用演算回路から出力される前記検査用信号が、前記トランジスタのゲート端子に入力される
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記演算回路の前記第１の入力端子は、第１のトランジスタより成る第１のスイッチを介して、前記第１の外部接続端子と前記差動入力回路の前記第１の差動入力端子とに接続されており、
前記演算回路の前記第２の入力端子は、第２のトランジスタより成る第２のスイッチを介して、前記第２の外部接続端子と前記差動入力回路の前記第２の差動入力端子とに接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記演算回路の前記第１の入力端子は、前記第１のトランジスタと異なる導電型の第３のトランジスタより成る第１のプルアップ抵抗を介して電源に接続されており、
前記演算回路の前記第２の入力端子は、前記第２のトランジスタと異なる導電型の第４のトランジスタより成る第２のプルダウン抵抗を介して接地されている
ことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記演算回路の前記第１の入力端子は、前記第１のトランジスタと異なる導電型の第３のトランジスタより成る第１のプルダウン抵抗を介して接地されており、
前記演算回路の前記第２の入力端子は、前記第２のトランジスタと異なる導電型の第４のトランジスタより成る第２のプルダウン抵抗を介して電源に接続されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に検査用の外部接続端子の削減を実現し得る半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置を検査する際には、機能試験のみならず、リーク電流試験を行うことも極めて重要である。リーク電流試験の際には、デバイスの欠陥に起因するリーク電流までをも正確に測定することが求められる。
【０００３】
しかし、Ｉ／Ｏ回路領域（入出力回路領域）においては、入出力回路等に接続されているプルアップ・プルダウン抵抗や、定電流回路等を電気的に切り離さなければ、デバイスの欠陥に起因するリーク電流を正確に測定することができない。
【０００４】
図６は、提案されている半導体装置を示す回路図である。
【０００５】
図６に示すように、外部接続端子１２０ａには、バッファ回路１１８の入力端子が接続されている。バッファ回路１１８の入力側は、プルアップ抵抗１１６を介して電源ＶＤＤに接続されている。
【０００６】
外部接続端子１２０ｂには、バッファ回路１１９が接続されている。バッファ回路１１９の出力端子は、プルアップ抵抗１１６を構成するＰＭＯＳトランジスタのゲート端子に接続されている。
【０００７】
リーク電流試験を行う際には、外部接続端子１２０ｂを介してバッファ回路１１９にＨレベルの信号を入力する。即ち、リーク電流試験を行う際には、外部接続端子１２０ｂを介してバッファ回路１１９に検査用信号が入力される。バッファ回路１１９の入力側にＨレベルの検査用信号が入力されると、プルアップ抵抗１１６を構成するＰＭＯＳトランジスタのゲート端子にＨレベルの信号が入力され、プルアップ抵抗１１６を構成するＰＭＯＳトランジスタがオフ状態となる。プルアップ抵抗１１６を構成するＰＭＯＳトランジスタがオフ状態になると、バッファ回路１１８の入力端子がプルアップ抵抗１１６を介して電源ＶＤＤに接続されていない状態となる。バッファ回路１１８の入力端子がプルアップ抵抗１１６を介して電源ＶＤＤに接続されていない状態となるため、プルアップ抵抗１１６を介してバッファ回路１１８に電流が流れ込まない状態となる。
【０００８】
提案されている半導体装置によれば、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１１８等におけるリーク電流を測定するため、検査対象におけるリーク電流を正確に測定することが可能となる。
【特許文献１】特開平２−１６８１１号公報
【特許文献２】特開昭６４−２９７８２号公報
【特許文献３】特開２００１−１６８７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、提案されている半導体装置では、検査用信号を入力するための外部接続端子１２０ｂを独立して設けなければならなかった。検査用信号を入力するための外部接続端子１２０ｂは、検査の際にしか用いないため、実際に半導体装置を使用する際には無駄なものとなる。このような検査用の外部接続端子１２０ｂを設けることは、半導体装置を実際に使用する際に用い得る外部接続端子の数を減少してしまう要因となる。
【００１０】
本発明の目的は、検査用の外部接続端子の削減を実現し得る半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、第１の差動入力端子と第２の差動入力端子とを有する差動入力回路であって、前記第１の差動入力端子が第１の外部接続端子に接続され、前記第２の差動入力端子が第２の外部接続端子に接続された差動入力回路と、第１の入力端子と第２の入力端子とを有し、前記第１の入力端子に入力される信号と前記第２の入力端子に入力される信号とについて排他的論理和演算又は排他的否定論理和演算を行う検査用演算回路であって、前記第１の入力端子が前記第１の外部接続端子に接続され、前記第２の入力端子が前記第２の外部接続端子に接続された検査用演算回路とを有し、使用時には、前記第１の外部接続端子と前記第２の外部接続端子とに互いに逆相の信号が入力され、検査時には、前記第１の外部接続端子と前記第２の外部接続端子とに互いに同相の信号が入力され、前記検査用演算回路から検査用信号が出力される半導体装置が提供される。
【発明の効果】
【００１２】
本発明による半導体装置は、第１の差動入力端子と第２の差動入力端子とを有する差動入力回路であって、第１の差動入力端子が第１の外部接続端子に接続され、第２の差動入力端子が第２の外部接続端子に接続された差動入力回路と、第１の入力端子と第２の入力端子とを有し、第１の入力端子に入力される信号と第２の入力端子に入力される信号とについて排他的論理和演算又は排他的否定論理和演算を行う検査用演算回路であって、第１の入力端子が第１の外部接続端子に接続され、第２の入力端子が前記第２の外部接続端子に接続された検査用演算回路とを有している。そして、使用時には、第１の外部接続端子と第２の外部接続端子とに互いに逆相の信号が入力され、検査時には、第１の外部接続端子と第２の外部接続端子とに互いに同相の信号が入力され、検査用演算回路から検査用信号が出力される。本発明によれば、検査用信号を外部から入力するための外部接続端子を設けることなく、検査用信号を内部で生成することができるため、検査用の外部接続端子の数の削減を実現することができる。
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１乃至図２を用いて説明する。図１は、本実施形態による半導体装置を示す回路図である。図２は、差動入力回路を示す回路図である。
【００１４】
図１に示すように、本実施形態による半導体装置は、外部接続端子２０ａ、２０ｂを介して逆相の信号が入力される差動入力回路（差動入力バッファ回路）１０と、外部接続端子２０ａ、２０ｂを介して入力される信号に基づいて検査用信号を出力する排他的論理和演算（Ｅ−ＯＲ、Exclusive OR）回路１２と、排他的論理和演算回路１２から出力される検査用信号を分配するためのバッファ回路１４と、外部接続端子２０ｃを介して信号が入力されるバッファ回路１８と、バッファ回路１８の入力側に接続されたプルアップ抵抗１６とを有している。
【００１５】
外部接続端子２０ａは、差動入力回路１０の一方の差動入力端子２２ａと、排他的論理和演算回路１２の一方の入力端子２４ａとに接続されている。
【００１６】
他の外部接続端子２０ｂは、差動入力回路１０の他方の差動入力端子２２ｂと、排他的論理和演算回路１２の他方の入力端子２４ｂとに接続されている。
【００１７】
更に他の外部接続端子２０ｃは、バッファ回路１８の入力端子に接続されている。
【００１８】
差動入力回路１０は、実際に使用する際には、図２に示すように、外部接続端子２０ａと外部接続端子２０ｂとに互いに逆相の信号が入力されるものである。即ち、外部接続端子２０ａに入力される信号がＨレベルの際には、外部接続端子２０ｂに入力される信号はＬレベルであり、外部接続端子２０ａに入力される信号のＬレベルの際には、外部接続端子２０ｂに入力される信号はＨレベルである。
【００１９】
排他的論理和演算回路１２は、以下のように動作するものである。
【００２０】
即ち、排他的論理和演算回路１２は、一対の入力端子２４ａ、２４ｂへの入力レベルが互いに等しい場合には、出力端子からＨ（Ｈｉｇｈ）レベルの信号を出力する。具体的には、入力端子２４ａにＨレベルが入力され、入力端子２４ｂにＨレベルが入力された際には、出力端子からはＨレベルの信号が出力される。また、入力端子２４ａにＬレベルが入力され、入力端子２４ｂにＬレベルが入力された際には、出力端子からはＨレベルの信号が出力される。
【００２１】
一方、排他的論理和演算回路１２は、一対の入力端子２４ａ、２４ｂへの入力レベルが互いに異なる場合には、出力端子からＬ（Ｌｏｗ）レベルの信号を出力する。具体的には、入力端子２４ａにＨレベルの信号が入力され、入力端子２４ｂにＬレベルの信号が入力された際には、出力端子からはＬレベルの信号が出力される。また、入力端子２４ａにＬレベルが入力され、入力端子２４ｂにＨレベルが入力された際には、出力端子からはＬレベルの信号が出力される。
【００２２】
排他的論理和演算回路１２の出力端子には、バッファ回路（バッファ素子）１４が接続されている。バッファ回路１４は、排他的論理和演算回路１０の出力端子から出力される検査用信号（テスト用信号）を分配するためのものである。
【００２３】
バッファ回路１４の出力端子は、ＰＭＯＳトランジスタより成るプルアップ抵抗１６のゲート端子に接続されている。プルアップ抵抗１６は、バッファ回路１８の入力端子を抵抗を介して電源ＶＤＤに接続することにより、バッファ回路１８がノイズ等により誤動作するのを防止するためのものである。プルアップ抵抗１６を構成するトランジスタのソース／ドレインの一方は、電源ＶＤＤに接続されている。プルアップ抵抗１６を構成するトランジスタのソース／ドレインの他方は、バッファ回路１８の入力端子及び外部接続端子２０ｃに接続されている。
【００２４】
バッファ回路１８等におけるリーク電流の検査を行う際（検査時）には、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号、即ち、同相の信号を入力する。具体的には、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＨレベルに設定するか、又は、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＬレベルに設定する。外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的論理和演算回路１２の入力端子２４ａと入力端子２４ｂにも同じレベルの信号が入力されるため、排他的論理和演算回路１２からの出力はＨレベルとなる。即ち、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的論理和演算回路１２から検査用信号が出力される。排他的論理和演算回路１２からＨレベルの信号が出力されると、プルアップ抵抗１６を構成するＰＭＯＳトランジスタのゲート端子にＨレベルの信号が印加されるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオフ状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオフ状態となると、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態となる。このため、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１８等におけるリーク電流を正確に検査することが可能となる。
【００２５】
本実施形態による半導体装置を実際に使用する際（使用時）には、上述したように、外部接続端子２０ａと外部接続端子２０ｂとには、互いに逆相の信号が入力される。即ち、外部接続端子２０ａに入力される信号がＨレベルの際には、外部接続端子２０ｂに入力される信号はＬレベルであり、外部接続端子２０ａに入力される信号がＬレベルの際には、外部接続端子２０ｂに入力される信号はＨレベルである。外部接続端子２０ａに入力される信号がＨレベルであり、外部接続端子２０ｂに入力される信号がＬレベルの際には、排他的論理和演算回路１２の入力端子２４ａに入力される信号はＨレベルとなり、排他的論理和演算回路１２の入力端子２４ｂに入力される信号はＬレベルとなる。また、外部接続端子２０ａに入力される信号がＬレベルであり、外部接続端子２０ｂに入力される信号がＨレベルの際には、排他的論理和演算回路１２の入力端子２４ａに入力される信号はＬレベルとなり、排他的論理和演算回路１２の入力端子２４ｂに入力される信号はＨレベルとなる。
【００２６】
このように、本実施形態による半導体装置を実際に使用する際には、排他的論理和演算回路１２の一対の入力端子２４ａ、２４ｂに入力される入力信号が互いに異なるため、排他的論理和演算回路１２の出力はＬレベルとなる。排他的論理和演算回路１２の出力がＬレベルであるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオン状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオン状態となるため、バッファ回路１８の入力端子はプルアップ抵抗１６を介して電源ＶＤＤに接続された状態となる。従って、本実施形態による半導体装置を実際に使用する際には、設計された通りの回路が構成された状態で、バッファ回路１８等が動作する。
【００２７】
なお、本実施形態による半導体装置を実際に使用する際には、外部接続端子２０ａと外部接続端子２０ｂとに互いに同じレベルの信号が入力されることはあり得ないため、排他的論理和演算回路１２から検査用信号が出力されてしまうことはない。
【００２８】
このように、本実施形態では、差動入力回路１０の差動入力端子２２ａ、２２ｂにそれぞれ接続された外部接続端子２０ａ、２０ｂに、排他的論理和演算回路１２の入力端子２４ａ、２４ｂがそれぞれ接続されている。外部接続端子２０ａと外部接続端子２０ｂとに同相の信号を入力すると、プルアップ抵抗１６等を構成するＰＭＯＳトランジスタ等をオフ状態にするための検査用信号が排他的論理和演算回路１２から出力される。かかる検査用信号が排他的論理和演算回路１２から出力されると、バッファ回路１８等の入力端子がプルアップ抵抗１６等を介して電源ＶＤＤ等に接続されていない状態となるため、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１８等におけるリーク電流を正確に測定することができる。一方、本実施形態による半導体装置を実際に使用する際には、外部接続端子２０ａと外部接続端子２０ｂとに互いに逆相の信号が入力されるため、排他的論理和演算回路１２から検査用信号が出力されることはなく、設計された通りの回路が構成された状態で動作する。このように、本実施形態によれば、検査用信号を外部から入力するための外部接続端子を設けることなく、検査用信号を内部で生成することができる。従って、本実施形態によれば、検査用の外部接続端子の数の削減を実現することができる。
【００２９】
（変形例）
次に、本実施形態による半導体装置の変形例を図３を用いて説明する。図３は、本変形例による半導体装置を示す回路図である。
【００３０】
本変形例による半導体装置は、演算回路として排他的否定論理和演算（Ｅ−ＮＯＲ、Exclusive NOR）回路２６が用いられており、排他的否定論理和演算回路２６の出力側にインバータ素子２８が設けられていることに主な特徴がある。
【００３１】
図３に示すように、外部接続端子２０ａは排他的否定論理和演算回路２６の一方の入力端子３０ａに接続されている。また、外部接続端子２０ｂは、排他的否定論理和演算回路２６の他方の入力端子３０ｂに接続されている。
【００３２】
排他的論理和演算回路２６は、以下のように動作するものである。
【００３３】
即ち、排他的否定論理和演算回路２６は、一対の入力端子３０ａ、３０ｂへの入力レベルが互いに等しい場合には、出力端子からＬレベルの信号を出力する。具体的には、入力端子３０ａにＨレベルが入力され、入力端子３０ｂにＨレベルが入力された際には、出力端子からはＬレベルの信号が出力される。また、入力端子３０ａにＬレベルが入力され、入力端子３０ｂにＬレベルが入力された際には、出力端子からはＬレベルの信号が出力される。
【００３４】
一方、排他的否定論理和演算回路２６は、一対の入力端子３０ａ、３０ｂへの入力レベルが互いに異なる場合には、出力端子からＨレベルの信号を出力する。具体的には、入力端子３０ａにＨレベルの信号が入力され、入力端子３０ｂにＬレベルの信号が入力された際には、出力端子からはＨレベルの信号が出力される。また、入力端子３０ａにＬレベルが入力され、入力端子３０ｂにＨレベルが入力された際には、出力端子からはＨレベルの信号が出力される。
【００３５】
排他的否定論理和演算回路２６の出力端子は、インバータ回路（インバータ素子）２８が接続されている。インバータ回路２８は、排他的否定論理和演算回路２６から出力される検査用信号を反転させ、反転させた検査用信号を分配するためのものである。
【００３６】
インバータ回路２８の出力端子は、ＰＭＯＳトランジスタより成るプルアップ抵抗１６のゲート端子に接続されている。プルアップ抵抗１６を構成するトランジスタのソース／ドレインの一方は、電源ＶＤＤに接続されている。プルアップ抵抗１６を構成するトランジスタのソース／ドレインの他方は、バッファ回路１８の入力端子に接続されている。
【００３７】
バッファ回路１８等のリーク電流の検査を行う際（検査時）には、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力する。具体的には、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＨレベルに設定するか、又は、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＬレベルに設定する。外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的否定論理和演算回路２６の入力端子３０ａと入力端子３０ｂにも同じレベルの信号が入力されるため、排他的否定論理和演算回路２６の出力はＬレベルとなる。即ち、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的否定論理和演算回路２６から検査用信号が出力される。排他的否定論理和演算回路２６から出力されるＬレベルの検査用信号は、インバータ回路２８により反転され、インバータ回路２８の出力はＨレベルとなる。排他的否定論理和演算回路２６からＨレベルの信号が出力されると、プルアップ抵抗１６を構成するＰＭＯＳトランジスタのゲート端子にＨレベルの信号が印加されるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオフ状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオフ状態となると、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態となる。このため、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１８等におけるリーク電流を正確に検査することが可能となる。
【００３８】
本変形例による半導体装置を実際に使用する際（使用時）には、外部接続端子２０ａと外部接続端子２０ｂとには、図２に示すように、互いに逆相の信号が入力される。上述したように、２つの入力端子３０ａ、３０ｂに入力される信号のレベルが互いに異なっている際には、排他的否定論理和演算回路２６の出力はＨレベルとなる。排他的否定論理和演算回路２６からの出力はインバータ回路２８により反転されるため、インバータ回路２８の出力はＬレベルとなる。インバータ回路２８の出力がＬレベルとなるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオン状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオン状態であるため、バッファ回路１８はプルアップ抵抗１６を介して電源ＶＤＤに接続されている状態となる。なお、本変形例による半導体装置を実際に使用する際には、上述したように、外部接続端子２０ａと外部接続端子２０ｂとに互いに同相の信号が入力されることはないため、排他的否定論理和演算回路２６から検査用信号が出力されることはない。
【００３９】
このように、演算回路として排他的否定論理和演算回路２６を用い、排他的否定論理和演算回路２６の出力をインバータ回路２８により反転させるようにしてもよい。
【００４０】
［第２実施形態］
本発明の第２実施形態による半導体装置を図４を用いて説明する。図４は、本実施形態による半導体装置を示す回路図である。図１乃至図３に示す第１実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４１】
本実施形態による半導体装置は、差動入力回路１０の差動入力端子２２ａ、２２ｂと排他的論理和演算回路１２の入力端子２４ａ、２４ｂとを電気的に切り離すためのスイッチ３２、３４が、排他的論理和演算回路１２の入力側に設けられていることに主な特徴がある。
【００４２】
図４に示すように、差動入力回路１０の一方の差動入力端子２２ａ及び外部接続端子２０ａは、ＮＭＯＳトランジスタより成るスイッチ３２を介して、排他的論理和演算回路１２の一方の入力端子２４ａに接続されている。また、差動入力回路１０の他方の差動入力端子２２ｂ及び外部接続端子２０ｂは、ＮＭＯＳトランジスタより成るスイッチ３４を介して、排他的論理和演算回路１２の他方の入力端子２４ｂに接続されている。スイッチ３２、３４は、後述するように、差動入力回路１０の差動入力端子２２ａ、２２ｂから排他的論理和演算回路１２を電気的に切り離すためのものである。
【００４３】
排他的論理和演算回路１２の一方の入力端子２４ａは、ＰＭＯＳトランジスタより成るプルアップ抵抗３６を介して電源ＶＤＤに接続されている。排他的論理和演算回路１２の他方の入力端子２４ｂは、ＰＭＯＳトランジスタより成るプルダウン抵抗３８を介して接地電位（グランド）ＶＳＳに接続されている。プルダウン抵抗３８は、排他的論理和演算回路１２の他方の入力端子２４ｂを抵抗を介して接地電位ＶＳＳに接続するためのものである。
【００４４】
スイッチ３２を構成するＮＭＯＳトランジスタのゲート端子、スイッチ３４を構成するＮＭＯＳトランジスタのゲート端子、プルアップ抵抗３６を構成するＰＭＯＳトランジスタのゲート端子、及び、プルダウン抵抗３８を構成するＰＭＯＳトランジスタのゲート端子には、制御信号線４０が接続されている。これらのトランジスタ３２、３４、３６、３８のゲート端子には、制御信号線４０を介して制御信号ＣＳが入力される。
【００４５】
制御信号ＣＳは、例えば、半導体装置にクロック信号が周期的に入力されているか否かを内部回路により検出し、検出結果に基づいて内部回路により生成することが可能である。例えば、半導体装置にクロック信号が周期的に入力されている場合には、制御信号ＣＳをＬレベルとし、半導体装置にクロック信号が周期的に入力されていない場合には、制御信号ＣＳをＨレベルとすればよい。
【００４６】
なお、制御信号ＣＳを外部接続端子から入力してもよいが、この場合には、外部接続端子の削減を実現することはできない。このため、制御信号ＣＳは、上記のように内部回路により生成することが望ましい。
【００４７】
バッファ回路１８等のリーク電流の検査を行う際（検査時）には、制御信号ＣＳをＨレベルに設定する。制御信号ＣＳをＨレベルに設定すると、スイッチ３２、３４を構成するＮＭＯＳトランジスタはオン状態となる。スイッチ３２、３４を構成するＮＭＯＳトランジスタがオン状態となるため、排他的論理和演算回路１２の一方の入力端子２４ａは、スイッチ３２を介して、差動入力回路１０の一方の差動入力端子２２ａ及び外部接続端子２０ａに電気的に接続された状態となる。また、排他的論理和演算回路１２の他方の入力端子２４ｂは、スイッチ３４を介して、差動入力回路１０の他方の差動入力端子２２ｂ及び外部接続端子２０ｂに接続された状態となる。制御信号ＣＳがＨレベルに設定されている状態では、プルアップ抵抗３６を構成するＰＭＯＳトランジスタはオフ状態となる。このため、排他的論理和演算回路１２の入力端子２４ａがプルアップ抵抗３６を介して電源ＶＤＤに接続されていない状態となる。また、制御信号ＣＳがＨレベルに設定されている状態では、プルダウン抵抗３８を構成するＰＭＯＳトランジスタもオフ状態となる。このため、排他的論理和演算回路１２の入力端子２４ｂがプルダウン抵抗３８を介して接地電位ＶＳＳに接続されていない状態となる。そして、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力する。即ち、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＨレベルに設定するか、又は、外部接続端子２０ａと外部接続端子２０ｂへの入力をともにＬレベルに設定する。外部接続端子２０ａと外部接続端子２０ｂとに互いに同じレベルの信号を入力すると、排他的論理和演算回路１２の入力端子２４ａと入力端子２４ｂにも互いに同じレベルの信号が入力されるため、排他的論理和演算回路１２からの出力はＨレベルとなる。即ち、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、プルアップ抵抗１６を構成するＰＭＯＳトランジスタをオフ状態にするための検査用信号が、排他的論理和演算回路１２から出力される。排他的論理和演算回路１２からＨレベルの検査用信号が出力されると、プルアップ抵抗１６を構成するＰＭＯＳトランジスタのゲート端子がＨレベルになるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオフ状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオフ状態となると、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態となる。このため、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１８等におけるリーク電流を正確に検査することが可能となる。
【００４８】
本実施形態による半導体装置を実際に使用する際（使用時）には、制御信号ＣＳはＬレベルとなっている。制御信号ＣＳがＬレベルの状態では、スイッチ３２、３４を構成するＮＭＯＳトランジスタはオフ状態となる。スイッチ３２、３４を構成するＮＭＯＳトランジスタがオフ状態となるため、排他的論理和演算回路１２の入力端子２４ａ、２４ｂは、差動入力回路１０の差動入力端子２２ａ、２２ｂ及び外部接続端子２０ａ、２０ｂから電気的に分離された状態となる。制御信号ＣＳがＬレベルとなっているため、プルアップ抵抗３６を構成するＰＭＯＳトランジスタ及びプルダウン抵抗３８を構成するＰＭＯＳトランジスタはオン状態となる。排他的論理和演算回路１２の一方の入力端子２４ａがプルアップ抵抗３６を介して電源ＶＤＤに接続されているため、排他的論理和演算回路１２の一方の入力端子２４ａに入力される信号はＨレベルとなる。一方、排他的論理和演算回路１２の他方の入力端子２４ｂはプルダウン抵抗３８を介して接地電位ＶＳＳに接続されているため、排他的論理和演算回路１２の他方の入力端子２４ｂに入力される信号はＬレベルとなる。このため、排他的論理和演算回路１２の入力端子２４ａ、２４ｂに入力される信号が互いに異なっているため、排他的論理和演算回路１２からの出力はＬレベルとなる。本実施形態による半導体装置を実際に使用する際には、排他的論理和演算回路１２からの出力がＬレベルとなるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオン状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオン状態となるため、バッファ回路１８の入力端子はプルアップ抵抗１６を介して電源ＶＤＤに接続された状態となる。
【００４９】
一般に、差動入力回路１０の入力側には、電気的な負荷が接続されていないことが好ましい。差動入力回路１０の入力側に電気的な負荷が接続されていると、差動入力回路１０は安定した動作を確保し得ない場合があるからである。電気的な負荷となり得る排他的論理和演算回路１２を、差動入力回路１０の入力側から電気的に切り離すことができるため、差動入力回路１０の安定的な動作を確保することが可能となる。
【００５０】
また、通常の使用状態では、互いに等しいレベルの信号が外部接続端子２０ａ、２０ｂに入力されることはあり得ないが、仮に、外部接続端子２０ａ、２０ｂに同じレベルの信号が入力された場合には、図１に示す半導体装置では排他的論理和演算回路１２から検査用信号が出力されてしまい、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態となってしまう。そうすると、バッファ回路１８の正常な動作を確保し得なくなる虞がある。本実施形態では、半導体装置を実際に使用する際には、外部接続端子２０ａ、２０ｂから排他的論理和演算回路１２が電気的に切り離されるため、外部接続端子２０ａ、２０ｂに互いに同じレベルの信号が入力された場合であっても、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態になるのを防止することができる。従って、本実施形態によれば、より安定して動作し得る半導体装置を提供することができる。
【００５１】
（変形例）
次に、本実施形態による半導体装置の変形例を図５を用いて説明する。図５は、本実施形態による半導体装置の変形例を示す回路図である。
【００５２】
本変形例による半導体装置は、演算回路として排他的否定論理和演算回路２６が用いられており、排他的否定論理和演算回路２６の出力側にインバータ回路２８が設けられていることに主な特徴がある。
【００５３】
図５に示すように、排他的否定論理和演算回路２６の一方の入力端子３０ａは、スイッチ３２を介して、外部接続端子２０ａ及び差動入力回路１０の一方の差動入力端子２２ａに接続されている。また、排他的否定論理和演算回路２６の他方の入力端子３０ｂは、スイッチ３４を介して、外部接続端子２０ｂ及び差動入力回路１０の他方の差動入力端子２２ｂに接続されている。
【００５４】
排他的否定論理和演算回路２６の出力側には、インバータ回路２８が接続されている。
【００５５】
インバータ回路２８の出力端子は、プルアップ抵抗１６を構成するＰＭＯＳトランジスタのゲート端子に接続されている。
【００５６】
排他的否定論理和演算回路２６の出力側にインバータ回路２８が設けられているため、排他的論理和演算回路２６からの出力はインバータ回路２８により反転される。
【００５７】
バッファ回路１８等のリーク電流の検査を行う際（検査時）には、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力する。外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的否定論理和演算回路２６の入力端子２４ａと入力端子２４ｂにも同じレベルの信号が入力されるため、排他的否定論理和演算回路２６からの出力はＬレベルとなる。即ち、外部接続端子２０ａと外部接続端子２０ｂとに同じレベルの信号を入力すると、排他的論理和演算回路２６から検査用信号が出力される。排他的論理和演算回路２６からの出力はインバータ回路２８により反転されるため、インバータ回路２８からの出力される検査用信号はＨレベルとなる。インバータ回路２８からＨレベルの検査用信号が出力されると、プルアップ抵抗１６を構成するＰＭＯＳトランジスタのゲート端子にＨレベルの信号が印加されるため、プルアップ抵抗１６を構成するＰＭＯＳトランジスタはオフ状態となる。プルアップ抵抗１６を構成するＰＭＯＳトランジスタがオフ状態となると、バッファ回路１８の入力端子がプルアップ抵抗１６を介して電源ＶＤＤに接続されていない状態となる。このため、検査対象以外の構成要素において電流が流れないようにした状態で、検査対象であるバッファ回路１８等におけるリーク電流を正確に検査することができる。
【００５８】
このように、演算回路として排他的否定論理和演算回路２６を用い、排他的否定論理和演算回路２６の出力側にインバータ回路２８を設けるようにしてもよい。
【００５９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６０】
例えば、上記実施形態では、バッファ回路１８の入力端子にプルアップ抵抗１６が接続されている場合を例に説明したが、バッファ回路１８の入力端子にプルダウン抵抗が接続されていてもよい。即ち、バッファ回路１８の入力端子をプルダウン抵抗を介して接地電位ＶＳＳに接続してもよい。この場合には、プルダウン抵抗を構成するＰＭＯＳトランジスタのゲート端子に検査用信号を入力するようにすればよい。
【００６１】
また、上記実施形態では、プルアップ抵抗１６を構成するトランジスタとしてＰＭＯＳトランジスタを用いる場合を例に説明したが、ＮＭＯＳトランジスタによりプルアップ抵抗１６を構成してもよい。この場合には、バッファ回路１８等のリーク電流の検査を行う際に、プルアップ抵抗１６を構成するＮＭＯＳトランジスタのゲート端子にＬレベルの検査用信号を入力する必要がある。バッファ回路１８等のリーク電流の検査を行う際に、プルアップ抵抗１６を構成するＮＭＯＳトランジスタのゲート端子にＬレベルの検査用信号を入力するためには、例えば、排他的論理和演算回路１２の出力側にインバータ回路を設け、インバータ回路により反転された検査用信号を、プルアップ抵抗１６を構成するＮＭＯＳトランジスタのゲート端子に入力するようにすればよい。また、排他的否定論理和演算回路２６から出力される検査用信号を、インバータ回路２８により反転させることなく、プルアップ抵抗１６を構成するＮＭＯＳトランジスタのゲート端子に入力するようにしてもよい。
【００６２】
また、第２実施形態では、スイッチ３２、３４を構成するトランジスタとしてＮＭＯＳトランジスタを用い、プルアップ抵抗３６を構成するトランジスタとしてＰＭＯＳトランジスタを用い、プルダウン抵抗３８を構成するトランジスタとしてＰＭＯＳトランジスタを用いる場合を例に説明したが、スイッチ３２、３４を構成するトランジスタとしてＰＭＯＳトランジスタを用い、プルアップ抵抗３６を構成するトランジスタとしてＮＭＯＳトランジスタを用い、プルダウン抵抗３８を構成するトランジスタとしてＮＭＯＳトランジスタを用いてもよい。この場合には、バッファ回路１８等のリーク電流の検査を行う際における制御信号ＣＳをＬレベルとし、実際に半導体装置を使用する際における制御信号ＣＳをＨレベルとすればよい。
【００６３】
また、第２実施形態では、排他的論理和演算回路１２の一方の入力端子２４ａにプルアップ抵抗３６を接続し、排他的論理和演算回路１２の他方の入力端子２４ｂにプルダウン抵抗３８を接続する場合を例に説明したが、排他的論理和演算回路１２の一方の入力端子２４ａにプルダウン抵抗を接続し、排他的論理和演算回路１２の他方の入力端子２４ｂにプルアップ抵抗を接続するようにしてもよい。
【００６４】
また、第２実施形態の変形例では、排他的否定論理和演算回路２６の一方の入力端子３０ａにプルアップ抵抗３６を接続し、排他的否定論理和演算回路２６の他方の入力端子３０ｂにプルダウン抵抗３８を接続する場合を例に説明したが、排他的否定論理和演算回路２６の一方の入力端子３０ａにプルダウン抵抗を接続し、排他的否定論理和演算回路２６の他方の入力端子３０ｂにプルアップ抵抗を接続するようにしてもよい。
【００６５】
また、上記実施形態では、入力用のバッファ回路１８のリーク電流の検査を行う場合を例に説明したが、リーク電流の検査の対象となる回路はバッファ回路に限定されるものではない。他のあらゆる回路のリーク電流を検査する際に、本発明の原理を適用することが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態による半導体装置を示す回路図である。
【図２】差動入力回路を示す回路図である。
【図３】本発明の第１実施形態による半導体装置の変形例を示す回路図である。
【図４】本発明の第２実施形態による半導体装置を示す回路図である。
【図５】本発明の第２実施形態による半導体装置の変形例を示す回路図である。
【図６】提案されている半導体装置を示す回路図である。
【符号の説明】
【００６７】
１０…差動入力回路
１２…排他的論理和演算回路
１４…バッファ回路
１６…プルアップ抵抗
１８…バッファ回路
２０…外部接続端子
２２…差動入力端子
２４…入力端子
２６…排他的否定論理和演算回路
２８…インバータ回路
３０…入力端子
３２…スイッチ
３４…スイッチ
３６…プルアップ抵抗
３８…プルダウン抵抗
１１６…プルアップ抵抗
１１８…バッファ回路
１１９…バッファ回路
１２０…外部接続端子
【図１】
2006086948.tif 000003
【図２】
2006086948.tif 000004
【図３】
2006086948.tif 000005
【図４】
2006086948.tif 000006
【図５】
2006086948.tif 000007
【図６】
2006086948.tif 000008