(57)【要約】【課題】  半導体基板主面上の段差に起因するフローティングゲート材のエッチング不足による残渣の発生を防止する。【解決手段】  半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。【選択図】        図４
2006086363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主面上に下層部分と上層部分とからなる積層構造を形成した半導体装置において、
前記積層構造の上層部分の幅を下層部分よりも小さな長さとして、階段状に前記積層構造を形成し、前記半導体基板主面上から前記積層構造の側面にわたって導体膜を形成したことを特徴とする半導体装置。
【請求項２】
半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、
前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成したことを特徴とする半導体装置。
【請求項３】
前記フローティングゲートが前記キャップ絶縁膜の上面まで形成されていることを特徴とする請求項２乃至請求項４の何れか一項に記載の半導体装置。
【請求項４】
前記アシストゲート及びキャップ絶縁膜の側面にスペーサを形成することを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記アシストゲートの側面に熱酸化膜を形成することを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項６】
半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置の製造方法において、
前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、
前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記フローティングゲートが前記キャップ絶縁膜の上面まで形成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記キャップ絶縁膜とアシストゲートとを同じ長さに形成する工程と、ウェットエッチングによって選択的にキャップ絶縁膜を加工して、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程とを有することを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【請求項９】
前記キャップ絶縁膜をパターニングする工程と、パターニングしたキャップ絶縁膜の側面にスペーサを形成する工程と、前記キャップ絶縁膜及びスペーサをマスクとしてアシストゲートをパターニングして、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程とを有することを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記フローティングゲートには、ゲート間絶縁膜を介してコントロールゲートが積層されており、このコントロールゲートをマスクとして、ゲート間絶縁膜及びフローティングゲートをエッチングすることを特徴とする請求項６乃至請求項９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
前記エッチングが異方性のドライエッチングであることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート間絶縁膜をエッチングした後に洗浄処理を行ない、ゲート間絶縁膜の残渣を除去することを特徴とする請求項１０又は請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記アシストゲート及びキャップ絶縁膜の側面にスペーサを形成することを特徴とする請求項６乃至請求項１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記アシストゲートの側面に熱酸化膜を形成することを特徴とする請求項６乃至請求項１２の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記熱酸化膜が、フローティングゲートと半導体基板主面との間のトンネル絶縁膜と同時に形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、段差を有する導体膜が形成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年では、様々の機器にデジタル信号処理が採り入れられており、こうしたデジタル信号データの保存、或いはデジタル信号処理のプログラムの格納を行なう記憶装置として、電気的書き換えが可能で待機電流を必要としない不揮発性半導体記憶装置の需要が拡大している。
【０００３】
従来の不揮発性記憶回路に用いられているメモリセルは、半導体基板主面上に絶縁膜を介して形成した導電性のフローティンクゲートを形成し、このフローティングゲートにゲート間絶縁膜を介してコントロールゲートを積層したスタックゲート構造を採用している。この不揮発性メモリセルは、データの書き込みではコントロールゲートに十数∨以上という高電圧を印加してチャネルホットエレクトロンをフローティングゲートに注入し、データの消去では半導体基板に高電圧を印加してトンネリング現象でフローティングゲートの電子を引き抜いている。
【０００４】
半導体記憶装置では、微細化が進むことによって集積度が向上し、より大容量の記憶回路を単一の半導体チップに搭載することが可能となる。このため、画像データ更には動画データといったデータ量の大きな情報分野にも、不揮発性半導体記憶装置が用いられることから、大容量のデータを短時間に処理するために、書込み・読出し等の処理速度の向上が求められている。
【０００５】
不揮発性半導体記憶装置の処理速度を高速化するためには、コントロールゲートに印加された電圧を効率よくフローティングゲートに伝達して、メモリセルの書込み消去時、特に消去時に内部動作電圧を低下させることが望ましい。即ち、コントロールゲートに印加される電圧と、それによってフローティングゲートに印加される電圧との比となるカップリング比を増大させることが望ましい。
【０００６】
カップリング比は、フローティングゲート−基板間の容量Ｃ１、フローティングゲート−コントロールゲート間の容量Ｃ２、アシストゲート−フローティングゲート間の容量Ｃａｇ、隣接するフローティングゲート間の容量Ｃｆｇによって、Ｃ２／（Ｃ１＋Ｃ２＋Ｃａｇ＋Ｃｆｇ）の式で表される。
【０００７】
このためカップリング比を増大させる方法として、コントロールゲート−フローティングゲートとの対向部分の面積を増加させて、フローティングゲート−コントロールゲート間の容量Ｃ２を増加させることが考えられる。このため、フローティングゲート−基板間の容量Ｃ１を増加させずに、フローティングゲートの面積を極力広く確保するために、アシストゲートの側面にフローティングゲートを延在させることが考えられた。
【０００８】
例えば下記特許文献１、２には、フローティングゲート及びコントロールゲートに加えて第３ゲートを設けて、メモリセル面積を縮小し、動作速度の向上を図った不揮発性半導体記憶装置が開示されている。
【０００９】
【特許文献１】特開２００１−２８４２８号公報
【特許文献２】特開２００１−８５５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前述したフローティングゲートのパターニングでは、レジストマスクを用いてコントロールゲートをドライエッチング加工した後にレジストマスクを除去し、パターニングしたコントロールゲートをマスクとしたドライエッチングにより、ゲート間絶縁膜及びフローティングゲートをパターニングしている。
【００１１】
このため、前述したフローティングゲートをアシストゲートの側面に延在させた構造では、アシストゲートとそのキャップ絶縁膜の高さによって大きな段差が生じるため、フローティングゲートのドライエッチングによる異方性の加工では、前記段差部分の下部でエッチングが不足してしまい、フローティングゲート材の残渣を生じることがある。このフローティングゲート材の残渣によって、隣接するフローティングゲート間が短絡し、不良が発生してしまうという問題がある。
【００１２】
また、こうしたフローティングゲート材の残渣を除去するために、短時間の等方性エッチングによる洗浄処理を行なっているが、この洗浄処理では、同時にコントロールゲートも浸食を受けることから、過剰な処理を行なうことができないため、洗浄処理によって除去することのできる残渣の量には限界があるという問題がある。
【００１３】
本発明の課題は、これらの問題点を解決し、半導体基板主面上の段差に起因するフローティングゲート材のエッチング不足による残渣の発生を防止することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面上に下層部分と上層部分とからなる積層構造を形成した半導体装置において、前記積層構造の上層部分の幅を下層部分よりも小さな長さとして、階段状に前記積層構造を形成し、前記半導体基板主面上から前記積層構造の側面にわたって導体膜を形成する。
【００１５】
より具体的には、半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。
【００１６】
また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、フローティングゲートに生じる段差を緩和することができるという効果がある。
（２）本発明によれば、上記効果（１）により、フローティングゲート材のエッチング不足による残渣の発生を防止することができるという効果がある。
（３）本発明によれば、上記効果（２）により、フローティングゲート間が短絡を防止することができるという効果がある。
（４）本発明によれば、上記効果（３）により、フローティングゲートをアシストゲートの上面まで延在させることが可能になるという効果がある。
（５）本発明によれば、上記効果（４）により、カップリング比を向上させることができるという効果がある。
（６）本発明によれば、上記効果（５）により、不揮発性半導体記憶装置の処理速度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置に搭載される不揮発性記憶回路を示す回路図である。
【００１９】
この不揮発性記憶回路では、フローティングゲートとコントロールゲートとを積層した記憶素子部分とアシストゲートのスイッチ素子部分とを直列接続した不揮発性記憶素子のメモリセルＭＣを、行列状に複数配置したメモリセルアレイとなっている。各メモリセルＭＣは、図１中の左右方向（以下、行方向という）に連続して直列接続され、各メモリセルＭＣのノードには図１中の上下方向（以下、行方向という）に延在するローカルデータ線ＬＤＬが接続されている。
【００２０】
ローカルデータ線ＬＤＬは列方向に隣接するメモリセルＭＣのノードを接続し、その一端はスイッチ素子ＳＴ１，ＳＴ２を介して、メモリセルアレイ間を接続するグローバルデータ線ＧＤＬに接続され、その他端はスイッチ素子ＳＴ３，ＳＴ４を介して共通ソース線ＳＬに接続されている。
【００２１】
行方向に隣接するメモリセルＭＣのコントロールゲートは行方向に延在するワード線ＷＬに接続されており、列方向に隣接するメモリセルＭＣのアシストゲートは列方向に延在するアシストゲート線に接続されており、図中の左から１列目の上げ線を奇数列とすると奇数列のアシストゲート線はメモリセルアレイの一端側でアシストゲート線ＡＧＬ１に共通接続され、同様に、図中の左から２列目を偶数列とすると偶数列のアシストゲート線はメモリセルアレイの他端側でアシストゲート線ＡＧＬ２に共通接続されている。
【００２２】
即ち、奇数列アシストゲート線に接続されたメモリセルＭＣの処理を行なう場合には、スイッチ素子ＳＴ１とスイッチ素子ＳＴ４とをオンにして、スイッチ素子ＳＴ２とスイッチ素子ＳＴ３とをオフにした状態として、アシストゲートの操作はアシストゲート線ＡＧＬ１を使用する。同様に、偶数列のメモリセルＭＣの処理を行なう場合には、スイッチ素子ＳＴ２とスイッチ素子ＳＴ３とをオンにして、スイッチ素子ＳＴ１とスイッチ素子ＳＴ４とをオフにした状態でアシストゲートの操作はアシストゲート線ＡＧＬ２を使用する。
【００２３】
図２及び図３は、メモリセルアレイを示す部分平面図であり、図４は図２中のａ−ａ´線に沿った縦断面図である。なお、図３では、コントロールゲート、フローティングゲート及びスペーサを除いて、アシストゲートとキャップ絶縁膜とソース領域，ドレイン領域との配置を示してある。
【００２４】
本実施の形態の半導体装置では、半導体基板を例えば溝状の素子分離領域によって区分した活性領域にメモリセルアレイが形成され、複数のメモリセルが図２或いは図３中の左右方向（以下、行方向という）に直列接続されてメモリセルの行が、図２或いは図３中の上下方向（以下、列方向という）に複数行形成されている。
【００２５】
各メモリセルでは、図４の縦断面図に示すように、単結晶シリコン等を用いた半導体基体１にｎ型分離層２及びｐ型ウェル３を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板に、ソース領域或いはドレイン領域となるｎ型半導体領域４を形成してある。本実施の形態のメモリセルでは、隣接するメモリセルとの間でｎ型半導体領域４を共通化し、加えて個別のメモリセルにはコンタクトを設けないことにより、メモリセルのサイズを縮小している。
【００２６】
このｎ型半導体領域４間の半導体基板主面上に、膜厚９ｎｍ程度の熱酸化によるゲート絶縁膜５を介して多結晶シリコンからなるアシストゲート６が配置され、アシストゲート６の上面は酸化シリコンからなるキャップ絶縁膜７によって覆われており、アシストゲート６及びキャップ絶縁膜７の側面は酸化シリコンからなるスペーサ８によって覆われている。
【００２７】
アシストゲート６間の半導体基板主面上には熱酸化によるトンネル絶縁膜９を介して多結晶シリコンからなるフローティングゲート１０が形成され、フローティングゲート１０は、キャップ絶縁膜７及びスペーサ８を介してアシストゲート６の側面及び上面に延在している。フローティングゲート１０をアシストゲート６或いはキャップ絶縁膜７の側面及び上面に延在させることによって、フローティングゲート１０の面積を増加させ、カップリング比を向上させている。
【００２８】
フローティングゲート１０上には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるＯＮＯ積層膜を用いたゲート間絶縁膜１１を介して、多結晶シリコン膜１２ａにシリサイド膜１２ｂを積層したコントロールゲート１２を形成し、全面を層間絶縁膜１３によって被覆する。夫々のメモリセルのコントロールゲート１２は、図２に示すように、行方向に隣接する他のメモリセルのコントロールゲート１２と一体に形成されて行方向に延在するワード線ＷＬとして機能している。
【００２９】
図３に示すように、夫々のメモリセルのアシストゲート６は、列方向に隣接する他のメモリセルのアシストゲート６と一体に形成されて列方向に延在するアシストゲート線ＡＧＬ１，ＡＧＬ２として機能している。また、夫々のメモリセルのｎ型半導体領域４は、列方向に隣接する他のメモリセルのｎ型半導体領域４と一体に形成され、列方向に延在するローカルデータ線ＬＤＬとして機能し、層間絶縁膜１３上に形成されるＧＤＬと、選択素子ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４を介して接続されている。
【００３０】
従来のメモリセルでは、チャネル長方向のアシストゲート６の長さであるゲート長と同じ長さでキャップ絶縁膜７が形成されていたため、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差が大きいために、フローティングゲート材のエッチング不足による残渣の発生を防止することができなかった。
【００３１】
これに対して、本実施の形態のメモリセルでは、アシストゲート６のゲート長よりも小さな長さでキャップ絶縁膜７を形成してある。具体的には図４に示す縦断面図のアシストゲート６のゲート長は２００ｎｍ程度でありキャップ絶縁膜７の長さは１６０ｎｍ程度と、図中の左右夫々２０ｎｍ程度アシストゲート６の側面よりもキャップ絶縁膜７の側面が後退して形成してある。このように、アシストゲート６とキャップ絶縁膜７との間に段差を設けることにより、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
【００３２】
続いて、本実施の形態のメモリセルの基本動作について、図５乃至図７を用いて説明する。前述のごとく本実施の形態のメモリセルでは、同一のワード線ＷＬに接続され互いに隣接するメモリセルとの間でｎ型半導体領域４を共通化しているため、同一のｎ型半導体領域４がメモリセルによってソース領域となるかドレイン領域となるかが異なっている。このため、隣接するメモリセルを同時に動作させると誤動作を生じてしまうので、書込み動作や読出し動作では、偶数列のメモリセルと奇数列のメモリセルとに分けて処理を行ない、ローカルデータ線ＬＤＬと共通ソース線ＳＬ或いはグローバルデータ線ＧＤＬとの接続を変更する。
【００３３】
即ち、図５中の左から１列目を奇数列とすると、奇数列のメモリセルの処理を行なう場合には、図１に示した回路図のスイッチ素子ＳＴ１とスイッチ素子ＳＴ４とをオンにし、スイッチ素子ＳＴ２とスイッチ素子ＳＴ３とをオフにして、アシストゲート側のｎ型領域を共通ソース線ＳＬに接続し、記憶素子側のｎ型領域をグローバルデータ線ＧＤＬに接続する。アシストゲートの操作はアシストゲート線ＡＬ１を使用する。同様に、図５中の左から２列目を偶数列とすると偶数列のメモリセルの処理を行なう場合には、スイッチ素子ＳＴ２とスイッチ素子ＳＴ３とをオンにして、スイッチ素子ＳＴ１とスイッチ素子ＳＴ４とをオフにした状態でアシストゲートの操作はアシストゲート線ＡＬ２を使用する。
【００３４】
ここでは、同一のワード線に接続されたメモリセルの中で図５中の左から１列目のメモリセルを選択素子とすると、書込み動作では、グローバルデータ線ＧＤＬは４．５Ｖ程度の高電圧とし、選択素子のドレイン領域となるｎ型半導体領域に４．５Ｖ程度の高電圧を印加し、ソース領域となるｎ型半導体領域には０Ｖ程度の基準電圧を印加し、アシストゲート線ＡＧＬ１は１．１Ｖ程度の正電圧を印加し、コントロールゲートに１３．５Ｖ程度の高電圧を印加する。アシストゲート線ＡＧＬ１に接続したアシストゲートの動作によってウェルにチャネルが形成され、ソース‐ドレイン間の電界差により発生したホットエレクトロンが、コントロールゲートの正電圧によりフローティングゲート中へ注入され、書込み動作が行われる。
【００３５】
同一のメモリセルに対する読出し動作では、図６に示すようにグローバルデータ線ＧＤＬは１Ｖ程度の高電圧とし、選択素子のドレイン領域となるｎ型半導体領域に１Ｖ程度の正電圧を印加し、ソース領域となるｎ型半導体領域には０Ｖ程度の基準電圧を印加し、アシストゲートは３．５Ｖ程度の正電圧を印加して、コントロールゲートに閾値レベルに合わせた読出し電圧Ｖｒを印加する。アシストゲートの動作によってウェルにチャネルが形成され、フローティングゲートに注入されたホットエレクトロンによる閾値電圧の変化に伴うドレイン電流のオフ又はオンから情報を読出す。
【００３６】
そして消去動作は、同一のワード線ＷＬにコントロールゲートが接続された全メモリセルを一括して行ない、図７に示すようにワード線ＷＬに−１８Ｖ程度の負の高電圧を印加して、その他の端子はいずれも０Ｖ程度の基準電圧とし、ウェルに２Ｖ程度の正電圧を印加する。コントロールゲートの負電圧及びウェルの正電圧により、フローティングゲートからウェルにファウラーノルドハイム（ＦＮ）型のトンネル電流が流れ、フローティングゲートに蓄積されたホットエレクトロンがウェルに放出されて消去動作が行なわれる。
【００３７】
続いて、この半導体装置の製造方法について、図８乃至図２２を用いて工程毎に説明する。なお、図８乃至図１７は図２中のａ−ａ´線に沿った縦断面図であり、図１８，２０，２２、２４は図２中のｂ−ｂ´線に沿った縦断面図であり、図１９，２１、２３，２５は図２中のｃ−ｃ´線に沿った縦断面図である。
【００３８】
先ず、図８に示すように、例えば単結晶シリコンを用いたｐ型半導体基体１にｎ型分離層２及びｐ型ウェル３を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面を、溝状の分離絶縁膜によって区分したメモリセルアレイの形成される活性領域に、アシストゲート６のゲート絶縁膜５となる膜厚９ｎｍ程度の酸化シリコン膜を熱酸化によって形成し、その上にＣＶＤによりアシストゲート６となる膜厚８０ｎｍ程度の多結晶シリコン膜６´とキャップ絶縁膜７となる膜厚２００ｎｍ程度の酸化シリコン膜７´とを順次積層し、窒素雰囲気で多結晶シリコン膜６´のアニールを行なう。
【００３９】
次に、図９に示すように、ホトリソグラフィによってアシストゲート６の形成領域を覆うレジストマスク１４を形成し、このレジストマスク１４を用いたドライエッチングにより、酸化シリコン膜７´をチャネル長方向の長さを２００ｎｍ程度にパターニングしてキャップ絶縁膜７を形成する。
【００４０】
次に、図に示すように、レジストマスク１４を除去し、キャップ絶縁膜７をマスクとした異方性のドライエッチングにより、多結晶シリコン膜６´をパターニングしてアシストゲート６を形成する。この状態を図１０に示す。
【００４１】
次に、酸化シリコンを選択的に除去する例えばフッ酸を用いたウェットエッチングを行なってキャップ絶縁膜７の側面をアシストゲート６の側面に対して２０ｎｍ程度後退させ、キャップ絶縁膜７の長さを１６０ｎｍ程度にアシストゲート６のゲート長よりも狭くして、キャップ絶縁膜７とアシストゲート６との間に階段状の段差を形成する。すなわち、アシストゲート６のゲート長方向において、アシストゲート６の長さの長さよりもキャップ絶縁膜７が短くなるように形成する。この状態を図１１に示す。
【００４２】
次に、アシストゲート６及びキャップ絶縁膜７をマスクとして、斜めイオン打ち込みにより砒素等のｎ型不純物を注入して、ソース領域，ドレイン領域として機能するｎ型半導体領域４をｐ型ウェル３に形成する。この状態を図１２に示す。
【００４３】
次に、全面にＣＶＤにより酸化シリコンを膜厚２５ｎｍ程度に堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、アシストゲート６及びキャップ絶縁膜７の側面に、底部の厚さが１５ｎｍ程度のスペーサ８を形成する。この状態を図１３に示す。
【００４４】
次に、スペーサ８間に位置するゲート絶縁膜５を除去して半導体基板主面を露出させ、熱処理チャンバ内に水素と酸素を直接導入し、加熱した半導体基板上でラジカル酸化反応を行なうＩＳＳＧ(In-Situ Steam Generation)酸化法によって、トンネル絶縁膜９を新たに膜厚６ｎｍ或いは９．９ｎｍ程度に形成した後に、全面にフローティングゲート１０となる多結晶シリコン膜１０´を膜厚４０ｎｍ程度に堆積させる。この多結晶シリコン膜１０´上に、フローティングゲート１０の行方向の形状を規定するレジストマスク１５をホトリソグラフィによって形成し、このレジストマスク１５を用いたドライエッチングによって多結晶シリコン膜１０´をパターニングする。この状態を図１４に示す。
【００４５】
この段階では、多結晶シリコン膜１０´は、半導体基板主面からスペーサ８及びキャップ絶縁膜７の上面まで延在する行方向のパターニングのみで列方向のパターニングは行なわないため、列方向に隣接するフローティングゲート１０が連続して一体となったストライプ状にパターニングされている。
【００４６】
次に、レジストマスク１５を除去した後に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を積層したＯＮＯ積層膜からなるゲート間絶縁膜１１を堆積させる。この状態を図１５に示す。
【００４７】
次に、全面にコントロールゲート１２となる多結晶シリコン膜１２ａを堆積させ、この多結晶シリコン膜１２ａによってスペーサ８間を埋め込んで、アシストゲート６及びキャップ絶縁膜７による段差を解消する。この状態を図１６に示す。続いて、多結晶シリコン膜１２ａにシリサイド膜１２ｂを積層してコントロールゲート１２となるポリサイド膜１２´を全面に形成する。この状態を図１７に示す。
【００４８】
次に、図１８及び図１９に示すように、ホトリソグラフィによりコントロールゲート１２のパターンにレジストマスク１６を形成し、このレジストマスク１６を用いた異方性のドライエッチングによってポリサイド膜１２´をパターニングしてコントロールゲート１２を形成し、レジストマスク１６を除去する。この状態を図２０及び図２１に示す。
【００４９】
次に、コントロールゲート１２をマスクとした異方性のドライエッチングによって、メモリセル間のゲート間絶縁膜１１を除去し、続いてストライプ状にパターニングされた多結晶シリコン膜１０´を列方向にパターニングして、フローティングゲート１０を形成する。この状態を図２２及び図２３に示す。
【００５０】
次に、メモリセルを酸化シリコン等の層間絶縁膜１３によって被覆して、図２２、図２３及び図４に示す状態となる。
【００５１】
このメモリセル間のゲート間絶縁膜１１を除去する際に、従来の構造では、図２６に示すように、アシストゲート６及びキャップ絶縁膜７の影響で、フローティングゲート１０及びゲート間絶縁膜１１に大きな段差が生じており、異方性のドライエッチングを行なう場合には、ゲート間絶縁膜１１の下部を除去するのが難しく、この部分にゲート間絶縁膜１１の残渣１１´が生じてしまう。
【００５２】
このゲート間絶縁膜１１の残渣１１´によってフローティングゲート１０のパターニングが不充分となり、フローティングゲート１０の多結晶シリコン１０´が残存してしまい、列方向に隣接するフローティングゲート１０間を短絡させてしまうことがある。
【００５３】
このドライエッチングでは、コントロールゲート１２をマスクとして行なうために、メモリセル間では図２６に実線にて示すように、キャップ絶縁膜７が部分的に除去される。ゲート間絶縁膜１１の残渣１１´の発生を防止するために、エッチング量を増加させた場合には、図２６に破線にて示すように、メモリセル間のキャップ絶縁膜７を過剰に除去してアシストゲート６を露出させてしまうことがある。
【００５４】
このようにアシストゲート６が露出した状態で、フローティングゲート１０の多結晶シリコンをエッチングすると、アシストゲート６の多結晶シリコンも一緒に除去されてしまうために、アシストゲート線ＡＧＬの抵抗が増加する、更にはアシストゲート線ＡＧＬが断線してしまうことになる。この傾向はエッチングパターンの疎密等によりエッチングレートが高くなるメモリセルアレイの端部でより顕著になり、アシストゲート６の多結晶シリコンが除去されてコンタクトが取れなくなることもある。
【００５５】
また、残存したフローティングゲート１０の多結晶シリコンを除去するために、等方性のドライエッチングによる洗浄処理が行なわれるが、フローティングゲート１０の多結晶シリコンの残存量が多い場合には、この洗浄処理を長時間行なうことになり、洗浄処理によってコントロールゲート１２の多結晶シリコン膜１２ｂも除去されて、ワード線ＷＬ幅が縮小してしまう。ワード線ＷＬ幅が縮小すると、ワード線ＷＬの抵抗が増加することに加えて、フローティングゲート１０との対向面積が減少するのでカップリング比が低下してしまう。
【００５６】
これに対して、本実施の形態のメモリセルでは、チャネル長方向のアシストゲート６の長さであるゲート長よりも小さな長さでキャップ絶縁膜７を形成し、アシストゲート６とキャップ絶縁膜７との間に階段状に段差を設けることにより、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差を緩和することができる。
【００５７】
具体的には図４に示す縦断面図のアシストゲート６のゲート長は２００ｎｍ程度でありキャップ絶縁膜７は１６０ｎｍ程度と、左右夫々２０ｎｍ程度アシストゲート６の側面よりもキャップ絶縁膜７の側面を後退させて形成し、スペーサの底部が１５ｎｍ程度の幅になっている。
【００５８】
また、アシストゲート６の膜厚が８０ｎｍ程度であり、キャップ絶縁膜７の膜厚は２００ｎｍの膜厚に形成するが、アシストゲート６のパターニング、スペーサ８形成のエッチング或いは各処理間の洗浄処理等により膜厚が減少し、１５０ｎｍ程度となっている。このため、本実施の形態の構造ではフローティングゲート１０及びゲート間絶縁膜１１に生じる段差は、３５ｎｍの水平距離間で、垂直方向に２３０ｎｍの高さとなる階段状の段差になる。
【００５９】
これに対して、図２６に示す従来の構造であれば、フローティングゲート１０及びゲート間絶縁膜１１に生じる段差は、１５ｎｍの水平距離間で、垂直方向に２３０ｎｍの高さとなる単一の段差になり、前述した本実施の形態構造と比較して、段差が急峻になってしまう。
【００６０】
このように、アシストゲート６とキャップ絶縁膜７との間に段差を設けることにより、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
【００６１】
続いて、この実施の形態の変形例について説明する。本例では図９に示す状態までは前述した例と同様であるが、レジストマスク１４を用いたドライエッチングにより、酸化シリコン膜７´をチャネル長方向の長さを１６０ｎｍ程度にパターニングしてキャップ絶縁膜７を形成する。
【００６２】
次に、図２７に示すように、レジストマスク１４を除去し、全面にＣＶＤにより酸化シリコンを膜厚３５ｎｍ程度に堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、キャップ絶縁膜７の側面に、底部の厚さが２０ｎｍ程度のスペーサ１６を形成する。
【００６３】
次に、図２８に示すように、キャップ絶縁膜７及びスペーサ１６をマスクとした異方性のドライエッチングにより、多結晶シリコン膜６´をパターニングしてアシストゲート６を形成する。この後、スペーサ１６を除去すれば図１１に示す状態と同様になり、キャップ絶縁膜７の側面をアシストゲート６の側面に対して２０ｎｍ程度後退させ、キャップ絶縁膜７の長さを１６０ｎｍ程度にアシストゲート６のゲート長よりも狭くして、キャップ絶縁膜７とアシストゲート６との間に階段状の段差を形成することができる。
（実施の形態２）
図２９は、本発明の他の実施の形態である半導体装置に搭載される不揮発性記憶回路のメモリセルアレイを示す部分縦断面図である。
【００６４】
本実施の形態の半導体装置では、メモリセルアレイの基本的な構成は前述した実施の形態と同様であるが、各メモリセルでは、単結晶シリコン等を用いた半導体基体１にｎ型分離層２及びｐ型ウェル３を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板に、ソース領域或いはドレイン領域となるｎ型半導体領域４を形成してある。本実施の形態のメモリセルでは、隣接するメモリセルとの間でｎ型半導体領域４を共通化し、加えて個別のメモリセルにはコンタクトを設けないことにより、メモリセルのサイズを縮小している。
【００６５】
このｎ型半導体領域４間の半導体基板主面上に、膜厚９ｎｍ程度の熱酸化によるゲート絶縁膜５を介して多結晶シリコンからなるアシストゲート６が配置され、アシストゲート６の上面は酸化シリコンからなるキャップ絶縁膜７によって覆われており、アシストゲート６の側面は熱酸化膜からなるスペーサ１８によって覆われている。
【００６６】
アシストゲート６間の半導体基板主面上には熱酸化によるトンネル絶縁膜９を介して多結晶シリコンからなるフローティングゲート１０が形成され、フローティングゲート１０は、キャップ絶縁膜７及びスペーサ８を介してアシストゲート６の側面及び上面に延在している。フローティングゲート１０をアシストゲート６或いはキャップ絶縁膜７の側面及び上面に延在させることによって、フローティングゲート１０の面積を増加させ、カップリング比を向上させている。
【００６７】
フローティングゲート１０上には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるＯＮＯ積層膜を用いたゲート間絶縁膜１１を介して、多結晶シリコン膜１２ａにシリサイド膜１２ｂを積層したコントロールゲート１２を形成し、全面を層間絶縁膜１３によって被覆する。夫々のメモリセルのコントロールゲート１２は、行方向に隣接する他のメモリセルのコントロールゲート１２と一体に形成されて行方向に延在するワード線ＷＬとして機能している。
【００６８】
夫々のメモリセルのアシストゲート６は、列方向に隣接する他のメモリセルのアシストゲート６と一体に形成されて列方向に延在するアシストゲート線ＡＧＬ１，ＡＧＬ２として機能している。また、夫々のメモリセルのｎ型半導体領域４は、列方向に隣接する他のメモリセルのｎ型半導体領域４と一体に形成され、列方向に延在するローカルデータ線ＬＤＬとして機能し、層間絶縁膜１３上に形成されるＧＤＬと、選択素子ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４を介して接続されている。
【００６９】
従来のメモリセルでは、チャネル長方向のアシストゲート６の長さであるゲート長と同じ長さでキャップ絶縁膜７が形成されていたため、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差が大きいために、フローティングゲート材のエッチング不足による残渣の発生を防止することができなかった。
【００７０】
これに対して、本実施の形態のメモリセルでは、積層構造の下層部分となるアシストゲート６及びスペーサ１８の幅を上層部分となるキャップ絶縁膜７よりも小さな長さとして、階段状に前記積層構造を形成し、アシストゲート６及びスペーサの長さよりも小さな長さでキャップ絶縁膜７を形成してある。具体的には図４に示す縦断面図のアシストゲート６のゲート及びスペーサ１８の長さは２００ｎｍ程度でありキャップ絶縁膜７の長さは１６０ｎｍ程度と、図中の左右夫々２０ｎｍ程度下層部分であるスペーサ１８の側面よりも上層部分であるキャップ絶縁膜７の側面が後退して形成してある。このように、下層部分と上層部分との間に段差を設けることにより、アシストゲート６とキャップ絶縁膜７とによってフローティングゲート１０に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
【００７１】
続いて、この半導体装置の製造方法について、図３０乃至図２２を用いて工程毎に説明する。なお、図８乃至図１２までの工程は前述した実施の形態と同様に処理することができる。
【００７２】
本実施の形態では図１２に示す状態から、図３０に示すように、スペーサ８間に位置するゲート絶縁膜５を除去して半導体基板主面を露出させ、熱処理チャンバ内に水素と酸素を直接導入し、加熱した半導体基板上でラジカル酸化反応を行なうＩＳＳＧ(In-Situ Steam Generation)酸化法によって、トンネル絶縁膜９を新たに膜厚６ｎｍ或いは９．９ｎｍ程度に形成し、この酸化によってキャップ絶縁膜７から露出しているアシストゲート６の側面及び上面の多結晶シリコンを酸化してアシストゲート６の側方に熱酸化膜によるスペーサ１８を形成し、この酸化による酸化シリコンがアシストゲート６の側方に張り出して、上層のキャップ絶縁膜の幅をアシストゲート電極及びその側方に形成された酸化シリコンからなる下層の幅よりも狭くして、キャップ絶縁膜とアシストゲート電極との間に段差を形成する。
また、トンネル絶縁膜９の形成方法として、熱処理チャンバ内でのＷＥＴ酸化法で行なうことも可能である。ＷＥＴ酸化法で形成した場合も、上記のＩＳＳＧ酸化法で形成した場合と同様に、キャップ絶縁膜７から露出しているアシストゲート６の側面および上面が酸化され、スペーサ１８が形成される。ＩＳＳＧ酸化法で形成した場合、アシストゲート６の側面と上面との交点となる角部分で充分な膜厚の酸化膜が形成されない恐れがあり、アシストゲート６とフローティングゲート１０との間の耐圧が保てなく恐れがある。これに対して、ＷＥＴ酸化法で形成すれば、アシストゲート６の角部分での酸化量はＩＳＳＧ酸化法よりも多くなるので、アシストゲート６とフローティングゲート１０との間の耐圧を確保しやすい。
【００７３】
次に、全面にフローティングゲート１０となる多結晶シリコン膜１０´を膜厚４０ｎｍ程度に堆積させる。この多結晶シリコン膜１０´上に、フローティングゲート１０の行方向の形状を規定するレジストマスク１５をホトリソグラフィによって形成し、このレジストマスク１５を用いたドライエッチングによって多結晶シリコン膜１０´をパターニングする。この状態を図３１に示す。
【００７４】
この段階では、多結晶シリコン膜１０´は、半導体基板主面からスペーサ１８及びキャップ絶縁膜７の側面から上面まで延在する行方向のパターニングのみで列方向のパターニングは行なわないため、列方向に隣接するフローティングゲート１０が連続して一体となったストライプ状にパターニングされている。
【００７５】
この後、図１５乃至図２５と同様の工程によって処理を行ない図２９に示す状態となる。本実施の形態の半導体装置ではスペーサ１８をトンネル絶縁膜９と同時形成するので、スペーサ８形成の工程を削減することが可能となる。
【００７６】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施の形態である半導体装置に搭載される不揮発性記憶回路を示す回路図である。
【図２】図１に示す不揮発性記憶回路のメモリセルアレイをコントロールゲート、フローティングゲート及びスペーサを除いて示す部分平面図である。
【図３】図１に示す不揮発性記憶回路のメモリセルアレイを示す部分平面図である。
【図４】図２中のａ−ａ´線に沿った縦断面図である。
【図５】メモリセルの書込み動作を示す概略図である。
【図６】メモリセルの読出し動作を示す概略図である。
【図７】メモリセルの消去動作を示す概略図である。
【００７８】
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１８】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１９】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２０】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２１】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２２】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２３】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２４】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２５】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図２６】従来の半導体装置の問題点を示す縦断面図である。
【図２７】本発明の一実施の形態である半導体装置の製造方法の変形例を示す縦断面図である。
【図２８】本発明の一実施の形態である半導体装置の製造方法の変形例を示す縦断面図である。
【図２９】本発明の他の実施の形態である半導体装置のメモリセルアレイを示す縦断面図である。
【図３０】本発明の他の実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図３１】本発明の他の実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【符号の説明】
【００７９】
１…半導体基体、２…ｎ型分離層、３…ｐ型ウェル、４…ｎ型半導体領域、５…ゲート絶縁膜、６…アシストゲート、７…キャップ絶縁膜、８，１７…スペーサ、９…トンネル絶縁膜、１０…フローティングゲート、１１…ゲート間絶縁膜、１２…コントロールゲート、１２ａ…多結晶シリコン膜、１２ｂ…シリサイド膜、１３…層間絶縁膜、１４，１５，１６…レジストマスク、１８…熱酸化膜、ＡＧＬ１，ＡＧＬ２…アシストゲート線、ＧＤＬ…グローバルデータ線、ＬＤＬ…ローカルデータ線、ＭＣ…メモリセル、ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４…スイッチ素子、ＳＬ…共通ソース線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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