(57)【要約】【課題】  ＬＣ発振器を用いた９０°の位相差を有する２つの発振信号を生成する発振回路は、集積化に不利である。【解決手段】  原発振器２０として、ＬＣ発振器ではなく４段の補間型遅延回路１６からなる差動型リング発振器を用いる。原発振器２０の発振周波数はｆ/２に設定する。原発振器２０の各段の出力として、基準位相に対して４５(ｋ−１)°の位相差を有する中間信号Ｓ(ｋ)が得られる。逓倍回路２２は、混合器ＭＸ１，ＭＸ２にて、Ｓ(２)とＳ(４)との積信号を生成する。この積信号はcos(ft/2)で振動し、これに基づいて出力信号Ｖout1を生成する。逓倍回路２４は、混合器ＭＸ３，ＭＸ４にて、Ｓ(１)とＳ(３)との積信号を生成する。この積信号はcos(ft/2+π/2)で振動し、これに基づいて出力信号Ｖout2を生成する。周波数ｆかつ互いに９０°の位相差を有する発振信号として、Ｖout1，Ｖout2を出力する。【選択図】        図３
2006339871.tif 000002
【特許請求の範囲】
【請求項１】
周波数ｆで位相が互いにπ/２ラジアンだけ相違する２つの第１出力信号及び第２出力信号を生成する発振回路であって、
周波数ｆ/ｎ（ｎは２以上の整数である）で発振するリング発振器であって、発振ループに設けた４ｎ個のノードから基準位相に対し(ｋ−１)π/２ｎラジアンの位相差を有する４ｎ個の中間信号Ｓ(ｋ)（ｋは１≦ｋ≦４ｎなる整数である）を出力する原発振器と、
ｎ個の前記中間信号Ｓ(ｋ１ｊ)（ｊは１≦ｊ≦ｎなる整数であり、各ｋ１ｊは１から４ｎまでの任意の整数である）の積に応じた第１混合信号を生成し、当該第１混合信号に基づいて前記第１出力信号を生成する第１逓倍部と、
次式、
【数１】
2006339871.tif 000005
を満たすｋ２ｊに対応するｎ個の前記中間信号Ｓ(ｋ２ｊ）の積に応じた第２混合信号を生成し、当該第２混合信号に基づいて前記第２出力信号を生成する第２逓倍部と、
を有することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
前記ｋ１ｊは２ｎ−１以下のｎ個の奇数であり、
前記ｋ２ｊは２ｎ以下のｎ個の偶数であること、
を特徴とする発振回路。
【請求項３】
請求項１又は請求項２に記載の発振回路において、
前記原発振器は、２ｎ段の差動形反転増幅器からなる差動形リング発振器であり、
前記中間信号は、前記各差動形反転増幅器の出力信号であること、
を特徴とする発振回路。
【請求項４】
請求項３に記載の発振回路において、
前記第１逓倍部は、第(２ｊ−１)段の前記差動形反転増幅器それぞれからのｎ個の差動出力の積に基づいて前記第１混合信号を生成し、
前記第２逓倍部は、第２ｊ段の前記差動形反転増幅器それぞれからのｎ個の差動出力の積に基づいて前記第２混合信号を生成すること、
を特徴とする発振回路。
【請求項５】
請求項４に記載され、ｎが２である発振回路において、
前記第１逓倍部は、
それぞれ２つの入力端子を備えた互いに共通の回路構成であり、第１段及び第３段の前記差動形反転増幅器それぞれの前記差動出力を混合する２つの第１混合器と、
前記２つの第１混合器それぞれから前記第１混合信号を入力され、それらの加算合成により前記第１出力信号を生成し出力する第１加算器と、
を有し、
前記第２逓倍部は、
それぞれ２つの入力端子を備えた互いに共通の回路構成であり、第２段及び第４段の前記差動形反転増幅器それぞれの前記差動出力を混合する２つの第２混合器と、
前記２つの第２混合器それぞれから前記第２混合信号を入力され、それらの加算合成により前記第２出力信号を生成し出力する第２加算器と、
を有し、
前記２つの第１混合器は、互いに反対の入力端子にそれぞれ前記第１段及び前記第３段の前記差動形反転増幅器の前記差動出力を入力され、
前記２つの第２混合器は、互いに反対の入力端子にそれぞれ前記第２段及び前記第４段の前記差動形反転増幅器の前記差動出力を入力されること、
を特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、
前記第１段又は前記第３段の前記差動形反転増幅器のいずれか一方の前記差動出力は、前記２つの第１混合器のいずれか一方に極性を反転して入力され、
前記第２段又は前記第４段の前記差動形反転増幅器のいずれか一方の前記差動出力は、前記２つの第２混合器のいずれか一方に極性を反転して入力され、
前記２つの前記第１混合器のいずれか一方の前記第１混合信号は、前記第１加算器に極性を反転して入力され、
前記２つの前記第２混合器のいずれか一方の前記第２混合信号は、前記第２加算器に極性を反転して入力されること、
を特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、９０°の位相差を有した２つの出力信号を生成する発振回路に関する。
【背景技術】
【０００２】
通常、受信機は局部発信器が生成するローカル信号を用いて、無線周波数の受信信号を所定の中間周波数ｆＩＦへダウンコンバートする。例えば、周波数ｆＡの放送局Ａを受信する際、局部発振器はｆＡ−ｆＬＯ＝ｆＩＦを満たす周波数ｆＬＯのローカル信号を生成する。ここで、このローカル信号は、ｆＬＯ−ｆＢ＝ｆＩＦを満たす周波数ｆＢの受信信号も中間周波数ｆＩＦへ変換する。そのため、この周波数ｆＢに対応する位置に他の放送局Ｂの信号が存在すると、放送局Ａにかぶって放送局Ｂも受信されてしまうという現象が起こる。ここでの放送局Ｂの受信はイメージ受信と呼ばれる。
【０００３】
また、無線周波数の受信信号にこれと同じ周波数のローカル信号を混合して、直接人間の可聴領域に応じた低周波信号に変換するダイレクトコンバージョンという方式も存在する。この方式では、中間周波数を介さず、回路構成がシンプルとなる。
【０００４】
さて、上述のイメージを除去するイメージリジェクションミキサを構成するためには、互いにπ/２ラジアン［rad］、すなわち９０°の位相差を有したローカル信号が必要となる。また、ダイレクトコンバージョンを、Ｉ／Ｑコンポジット信号を復調するミキサを用いて行う場合にも、９０°の位相差を有したローカル信号が必要となる。
【０００５】
従来、通常の受信機で採られている１つの方法は、ＬＣ発振器信号を２分周することで互いに９０°の位相差を有する信号を得るというものである。図４は、この方法を説明する模式的なタイミング図である。２分周回路は、ＬＣ発振器信号に応じた周波数の信号ＳＧに基づいて、その立ち上がりで反転する信号ＳＧ２と、立ち下がりで反転する信号ＳＧ２’とを生成する。このようにして、互いに９０°の位相差を有する信号ＳＧ２，ＳＧ２’が得られる。
【０００６】
この方法は、所望の周波数の２倍の周波数をＬＣ発振器で生成する。ここで、発振器の発振周波数をローカル信号と同じにした場合、強度が強い入力信号に連動してローカル信号の周波数が揺すられる結果、ダイレクトコンバージョンが困難となる。上述の２倍の周波数を生成する方法は、この問題を生じない点でダイレクトコンバージョンに都合がよい。
【０００７】
従来の９０°位相差を有する信号を得る他の方法は、ＲＣフィルタを用いてＬＣ発振器信号を移相するというものである。この方法は、ＲＣフィルタで高域通過フィルタ（ＨＰＦ）及び低域通過フィルタ（ＬＰＦ）を構成する。ＨＰＦでは、カットオフ周波数の入力信号に対し、出力信号の位相が４５°進み、一方、ＬＰＦでは、逆に４５°の遅れが生じる。そこでＬＣ発振器信号をその周波数にカットオフ周波数を設定したＨＰＦ、ＬＰＦに入力することで、両フィルタの出力信号として、互いに９０°の位相差を有した信号が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のＬＣ発振器信号を２分周する構成は、ダイレクトコンバージョンに好適であると共に、ＬＣ発振器を構成するコンデンサをバリコン等で構成することにより発振周波数を可変できることから、９０°位相差の信号を広帯域で得ることが可能である。しかし、ＬＣ発振器は半導体集積回路として構成するのには適していないという問題点があった。特に、テレビジョンなどのブロードバンドでの受信を行うためには、複数のＬＣ発振器が必要となり、ＬＳＩチップへの内蔵が困難となる。
【０００９】
また、上述のＲＣフィルタを用いる構成は、９０°位相差信号の周波数が、ＲＣフィルタのカットオフ周波数の制限を受け、狭帯域となるという不都合があった。さらに、この構成では、ＬＣ発振器の発振周波数が受信周波数に一致するため、ダイレクトコンバージョンには不向きであるという問題もあった。また、やはり集積化に適していないという問題もあった。
【００１０】
本発明は上述の問題点を解決するためになされたものであり、集積化が容易であり、またダイレクトコンバージョンにも好適であり、しかも９０°位相差の信号を広帯域で得られる発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る発振回路は、周波数ｆで位相が互いにπ/２ラジアンだけ相違する２つの第１出力信号及び第２出力信号を生成するものであり、周波数ｆ/ｎ（ｎは２以上の整数である）で発振するリング発振器であって、発振ループに設けた４ｎ個のノードから基準位相に対し(ｋ−１)π/２ｎラジアンの位相差を有する４ｎ個の中間信号Ｓ(ｋ)（ｋは１≦ｋ≦４ｎなる整数である）を出力する原発振器と、ｎ個の前記中間信号Ｓ(ｋ１ｊ)（ｊは１≦ｊ≦ｎなる整数であり、各ｋ１ｊは１から４ｎまでの任意の整数である）の積に応じた第１混合信号を生成し、当該第１混合信号に基づいて前記第１出力信号を生成する第１逓倍部と、次式、
【数２】
2006339871.tif 000003
を満たすｋ２ｊに対応するｎ個の前記中間信号Ｓ(ｋ２ｊ）の積に応じた第２混合信号を生成し、当該第２混合信号に基づいて前記第２出力信号を生成する第２逓倍部と、を有する。
【００１２】
他の本発明に係る発振回路においては、前記ｋ１ｊが２ｎ−１以下のｎ個の奇数であり、前記ｋ２ｊが２ｎ以下のｎ個の偶数である。
【００１３】
また他の本発明に係る発振回路においては、前記原発振器が、２ｎ段の差動形反転増幅器からなる差動形リング発振器であり、前記中間信号が、前記各差動形反転増幅器の出力信号である。
【００１４】
別の本発明に係る発振回路においては、前記第１逓倍部が、第(２ｊ−１)段の前記差動形反転増幅器それぞれからのｎ個の差動出力の積に基づいて前記第１混合信号を生成し、前記第２逓倍部が、第２ｊ段の前記差動形反転増幅器それぞれからのｎ個の差動出力の積に基づいて前記第２混合信号を生成する。
【００１５】
また別の本発明に係る発振回路は、前記ｎが２である発振回路であって、前記第１逓倍部が、それぞれ２つの入力端子を備えた互いに共通の回路構成であって第１段及び第３段の前記差動形反転増幅器それぞれの前記差動出力を混合する２つの第１混合器と、前記２つの第１混合器それぞれから前記第１混合信号を入力され、それらの加算合成により前記第１出力信号を生成し出力する第１加算器と、を有し、前記第２逓倍部が、それぞれ２つの入力端子を備えた互いに共通の回路構成であり、第２段及び第４段の前記差動形反転増幅器それぞれの前記差動出力を混合する２つの第２混合器と、前記２つの第２混合器それぞれから前記第２混合信号を入力され、それらの加算合成により前記第２出力信号を生成し出力する第２加算器と、有し、前記２つの第１混合器が、互いに反対の入力端子にそれぞれ前記第１段及び前記第３段の前記差動形反転増幅器の前記差動出力を入力され、前記２つの第２混合器が、互いに反対の入力端子にそれぞれ前記第２段及び前記第４段の前記差動形反転増幅器の前記差動出力を入力される。
【００１６】
他の本発明に係る発振回路は、前記第１段又は前記第３段の前記差動形反転増幅器のいずれか一方の前記差動出力が、前記２つの第１混合器のいずれか一方に極性を反転して入力され、前記第２段又は前記第４段の前記差動形反転増幅器のいずれか一方の前記差動出力が、前記２つの第２混合器のいずれか一方に極性を反転して入力され、前記２つの前記第１混合器のいずれか一方の前記第１混合信号が、前記第１加算器に極性を反転して入力され、前記２つの前記第２混合器のいずれか一方の前記第２混合信号が、前記第２加算器に極性を反転して入力されるものである。
【発明の効果】
【００１７】
本発明によれば、原発振器は、目的とする出力周波数ｆの１／ｎ倍の周波数で発振する。原発振器を構成するリング発振器の発振ループに設けた４ｎ個のノードからｎ個の中間信号を取り出し、これらを混合することでｎ逓倍信号である周波数ｆの混合信号が得られる。各ノード間で中間信号は等間隔の位相ずれを有し、混合する中間信号の組み合わせ方に応じて、互いに９０°位相差を有する２つの出力信号を得ることができる。本発明によれば、出力周波数ｆと原発振器の周波数とが異なるため、本発振回路の出力をローカル信号として用いるダイレクトコンバージョン受信回路を構成した場合、強度が強い入力信号に連動してローカル信号の周波数が揺すられることが抑制される。すなわち、本発明に係る発振回路はダイレクトコンバージョンに好適である。また、出力周波数ｆが高い場合であっても、リング発振器の発振周波数はそれより低くてよいので、リング発振器の構成が容易である。リング発振器の発振周波数を変えることで、本発振回路の２つの出力信号は９０°の位相差を保ったまま発振周波数ｆが変化する。すなわち、広帯域で９０°位相差の出力信号を得ることができる。また、集積化が難しいＬＣ発振器を用いず、集積化が容易なリング発振器を原発振器に用いることで、本発振回路は集積化が容易である。
【発明を実施するための最良の形態】
【００１８】
［基本的構成例］
図１は、本発明の基礎となる電圧制御型発振回路を説明する模式的な構成図である。この電圧制御型発振回路は、補間型遅延回路４を例えば４段接続した差動型リング発振器である。補間型遅延回路４は差動型反転増幅器であり、図１に示すように偶数段でリング発振器を構成する場合には、補間型遅延回路４相互間の接続のうち１箇所において前段の差動出力と次段の差動入力とを位相を反転させないように接続し、残りの箇所において反転するように接続する。ちなみに図１の構成では、第４段の補間型遅延回路４-4と第１段の補間型遅延回路４-1との間にて位相を反転させないように接続されている。
【００１９】
補間型遅延回路４-1の非反転入力端子への入力信号の位相を基準位相とした場合の各段の出力信号の位相δが図１には示されている。具体的には、補間型遅延回路４-1の非反転出力端子（正出力端子）、反転出力端子（負出力端子）での位相δはそれぞれ４５°，２２５°であり、続く、補間型遅延回路４-2の正出力端子、負出力端子での位相δはそれぞれ２７０°，９０°、補間型遅延回路４-3の正出力端子、負出力端子での位相δはそれぞれ１３５°，３１５°、補間型遅延回路４-4の正出力端子、負出力端子での位相δはそれぞれ０°，１８０°となる。
【００２０】
このように補間型遅延回路４の出力信号の位相は、４５°ずつずれた８種類の値を取る。そこで、これらのうち互いに９０°位相が異なるものをローカル信号として取り出して、受信回路に用いることが考えられる。ただし、そのローカル信号を用いてダイレクトコンバージョンを行うと、リング発振器の発振周波数とローカル信号の周波数とが一致しているため、強度が強い受信信号に連動してローカル信号の周波数が揺すられやすい。そのため、この１倍発振の構成は、ダイレクトコンバージョンには適していない。
【００２１】
なお、この問題は、例えば、リング発振器の発振周波数を必要とするローカル信号の周波数ｆの２倍に設定し、リング発振器で生成された周波数２ｆの信号を２分周してローカル信号を生成するという構成によって回避し得る。しかしながら、高い周波数で安定に発振するリング発振器を構成することが難しいため、必要とするローカル信号の周波数が高い場合には、この２倍発振の構成を用いることが困難であるという問題がある。
［実施形態］
【００２２】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２３】
図２は、本発振回路の概略のブロック図である。この発振回路は、電流制御型発振回路６、フェーズロック回路（ＰＬＬ：Phase Locked Loop）８、基準信号源１０、低域通過フィルタ（ＬＰＦ：Low Pass Filter）１２、発振周波数制御回路１４を含んで構成され、例えば、受信回路等でローカル信号として用いられる周波数ｆで互いに位相が９０°異なる出力信号Ｖout1，Ｖout2を出力する。
【００２４】
電流制御型発振回路６は、入力端から出力端への信号の伝達時間を発振周波数制御回路１４が出力する電流に応じて可変制御される差動形の補間型遅延回路１６を複数段接続した差動型リング発振器を含み、本発振回路の出力信号Ｖout1，Ｖout2を出力する。
【００２５】
ＰＬＬ８は、電流制御型発振回路６内のリング発振器が出力する発振信号Ｖoscと基準信号源１０が出力する基準信号との位相差に応じた発振周波数制御電圧Ｖtuneを生成し出力する。Ｖtuneは所定の時定数を有するＬＰＦ１２で平滑化され、発振周波数制御回路１４に入力される。
【００２６】
発振周波数制御回路１４は差動増幅回路であり、Ｖtuneと所定の基準電圧Ｖcとの差に応じて、２つの出力電流Ｉa，Ｉbの相互の割合を変化させる。これら電流Ｉa，Ｉbはそれぞれ電流制御型発振回路６を構成する補間型遅延回路１６へ供給される。
【００２７】
ここで、補間型遅延回路１６は、差動入力端子と差動出力端子との間に互いに並列に構成された高速パス及び低速パスを有する。例えば、電流Ｉbは補間型遅延回路１６の低速パスの差動増幅回路の電流源とされ、一方、電流Ｉaは補間型遅延回路１６の高速パスの差動増幅回路の電流源とされる。Ｖtuneが下降してＩaが増加するにつれ、補間型遅延回路１６において並列接続された高速パス及び低速パスのうち高速パスでの信号伝達が優勢となり、信号伝達時間が減少して、Ｖoscの位相遅れを解消することができる。一方、Ｖtuneが上昇してＩbが増加するにつれ、低速パスでの信号伝達が優勢となり、信号伝達時間が増加して、Ｖoscの位相進みを解消することができる。
【００２８】
本発振回路では、基準信号源１０の周波数は、目的とする出力信号Ｖout1，Ｖout2の周波数ｆの１／２に設定され、これに対応して、補間型遅延回路１６からなるリング発振器の発振周波数もｆ／２に制御される。
【００２９】
図３は、電流制御型発振回路６の構成を示す回路図である。電流制御型発振回路６は、発振周波数ｆ／２に制御されるリング発振器である原発振器２０と、２つの逓倍回路２２，２４とからなる。
【００３０】
原発振器２０は４段の補間型遅延回路１６からなり、上述した図１のリング発振器と同様の構成である。補間型遅延回路１６は差動型であり、８個の出力端子に対応して設けられた出力ノードから、発振ループにおける中間信号Ｓ(ｋ)（ｋは１≦ｋ≦８なる整数）が取り出される。ここで、中間信号Ｓ(ｋ)は、基準位相に対して、(ｋ−１)π/４［rad］、すなわち４５(ｋ−１)°の位相差を有する信号である。以降、第ｉ段の補間型遅延回路１６の正出力端子、負出力端子に対応して設けられる出力ノードをそれぞれＮｉ＋，Ｎｉ−、それらから取り出される信号をＶｉ＋，Ｖｉ−と表す。例えば、補間型遅延回路１６-1の非反転入力端子での発振信号の位相を基準位相とした場合、出力ノードＮ１＋，Ｎ１−それぞれからＳ(２)，Ｓ(６)が取り出され、Ｎ２＋，Ｎ２−それぞれからＳ(７)，Ｓ(３)が取り出され、Ｎ３＋，Ｎ３−それぞれからＳ(４)，Ｓ(８)が取り出され、Ｎ４＋，Ｎ４−それぞれからＳ(１)，Ｓ(５)が取り出される。
【００３１】
逓倍回路２２は、補間型遅延回路１６-1の差動出力と補間型遅延回路１６-3の差動出力との積に応じた信号をそれぞれ生成する２つの混合器ＭＸ１，ＭＸ２と、それらＭＸ１，ＭＸ２の出力を加算合成しＶout1を出力する加算器ＳＭ１とからなる。一方、逓倍回路２４は、補間型遅延回路１６-2の差動出力と補間型遅延回路１６-4の差動出力との積に応じた信号をそれぞれ生成する２つの混合器ＭＸ３，ＭＸ４と、それらＭＸ３，ＭＸ４の出力を加算合成しＶout2を出力する加算器ＳＭ２とからなる。
【００３２】
各混合器ＭＸ１〜ＭＸ４は、例えば、２つの差動入力に応じて１つの差動出力を生成する二重平衡変調器であり、具体的にはギルバート（Gilbert）混合器で構成することができる。この混合器は、入力信号を入力される端子（第１入力端子）とスイッチ信号を入力される端子（第２入力端子）とを有し、それらに入力される信号の積を出力する。第１入力端子と第２入力端子とは回路構成上、非対称であり、それぞれへの入力信号に対する負荷が異なる。そのため、各逓倍回路２２，２４はそれぞれ２つの混合器を備え、一方の混合器に対する２つの入力と、他方の混合器に対する２つの入力とが互いに反対となるように中間信号の出力ノードと混合器の入力端子とを接続している。これにより、補間型遅延回路１６の各段に対する負荷を均等化して、各段での位相δの変化量の均等化を図っている。
【００３３】
具体的には、逓倍回路２２は、差動信号（Ｖ１＋−Ｖ１−）を、ＭＸ１の第１入力端子及びＭＸ２の第２入力端子に入力され、差動信号（Ｖ３＋−Ｖ３−）を、ＭＸ１の第２入力端子及びＭＸ２の第１入力端子に入力される。
【００３４】
ここで、２つの差動信号（Ｖ１＋−Ｖ１−）及び（Ｖ３＋−Ｖ３−）のいずれか一方は、ＭＸ１，ＭＸ２のいずれか一方に極性を反転して入力される。例えば、図３に示す構成では、ＭＸ１の第１入力端子とＭＸ２の第２入力端子とで、（Ｖ１＋−Ｖ１−）が極性が反対として入力される。そのため、ＭＸ１の出力信号とＭＸ２の出力信号とは、基本的には、互いに極性が反転した関係にある信号となる。これら２つの出力信号は加算器ＳＭ１の差動入力とされる。その際、それら２つの出力信号の一方は反転して入力され、ＳＭ１は、２(Ｖ１＋−Ｖ１−)(Ｖ３＋−Ｖ３−)に応じた信号Ｖout1を出力する。この構成によれば、例えば、入力信号に関わらずにＭＸ１，ＭＸ２の出力信号に生じ得るＤＣオフセット成分が、ＳＭ１の出力では相殺され減少することが期待される。
【００３５】
逓倍回路２４の構成も基本的に逓倍回路２２と同様である。念のため、具体的に述べると、逓倍回路２４は、差動信号（Ｖ４＋−Ｖ４−）を、ＭＸ３の第１入力端子及びＭＸ４の第２入力端子に入力され、差動信号（Ｖ２＋−Ｖ２−）を、ＭＸ３の第２入力端子及びＭＸ４の第１入力端子に入力される。この場合、ＭＸ３の第１入力端子とＭＸ４の第２入力端子とで、（Ｖ４＋−Ｖ４−）が極性が反対として入力される。ＭＸ３の出力信号とＭＸ４の出力信号とは加算器ＳＭ２の差動入力とされる。その際、それら２つの出力信号の一方は反転して入力され、ＳＭ２は、２(Ｖ２＋−Ｖ２−)(Ｖ４＋−Ｖ４−)に応じた信号Ｖout2を出力する。
【００３６】
例えば、時刻をｔで表し、Ｓ(１)をsin(ft/2)とした場合、
Ｖ１＋−Ｖ１−  ＝２sin(ft/2+π/4)
Ｖ２＋−Ｖ２−  ＝２sin(ft/2+π/2)
Ｖ３＋−Ｖ３−  ＝２sin(ft/2+3π/4)
Ｖ４＋−Ｖ４−  ＝２sin(ft/2)
である。三角関数の積和公式を用いることにより、ＳＭ１の出力信号Ｖout1及びＳＭ２の出力信号Ｖout2はそれぞれ次式で与えられる。
Ｖout1  ＝−２cos(ft/2)
Ｖout2  ＝−２cos(ft/2+π/2)
【００３７】
このように、電流制御型発振回路６から本発振回路の出力信号Ｖout1，Ｖout2として、それぞれ原発振器２０の発振周波数ｆ/２を２逓倍した周波数ｆを有し、互いに９０°位相が相違した信号が出力される。
【００３８】
上述の構成では、原発振器２０は４段の補間型遅延回路１６からなりｆ/２で発振するリング発振器であったが、一般に２ｎ段（ｎは２以上の整数）の補間型遅延回路１６からなりｆ/ｎで発振するリング発振器としても、それぞれ周波数ｆを有し、かつ互いに９０°位相が相違した出力信号Ｖout1，Ｖout2を得ることができる。その場合、原発振器２０に設けた出力ノードから、それぞれ基準位相に対して(ｋ−１)π/２ｎ［rad］の位相差を有した４ｎ個の中間信号Ｓ(ｋ)を取り出すことができる。それらのうち、ｎ個のＳ(ｋ１ｊ)（ｊは１≦ｊ≦ｎなる整数であり、各ｋ１ｊは１から４ｎまでの任意の整数）を取り出し、混合器を用いてそれらの積に応じた第１混合信号Ｖmx1を生成し、一方、次の（１）式
【００３９】
【数３】
2006339871.tif 000004
を満たすｋ２ｊに対応するｎ個の中間信号Ｓ(ｋ２ｊ）を取り出し、混合器を用いてそれらの積に応じた第２混合信号Ｖmx2を生成する。これら、Ｖmx1とＶmx2とは、それぞれ周波数ｆを有し、互いに位相が９０°相違する信号となり、これを用いて、Ｖout1，Ｖout2を得ることができる。例えば、ｎ＝３の場合、Ｖmx1はＳ(１)，Ｓ(５)，Ｓ(９)から生成し、Ｖmx2はＳ(２)，Ｓ(６)，Ｓ(１０)から生成することができる。ここで、上述したように、原発振器２０を構成する補間型遅延回路１６の各段の負荷を均等化した構成が好適である。そのような構成の一例では、Ｓ(１)，Ｓ(５)，Ｓ(９)を混合する混合回路と同様の混合回路を設けてＳ(３)，Ｓ(７)，Ｓ(１１)を混合して混合信号Ｖmx1'を生成し、Ｓ(２)，Ｓ(６)，Ｓ(１０)を混合する混合回路と同様の混合回路を設けてＳ(４)，Ｓ(８)，Ｓ(１２)を混合し、混合信号Ｖmx2'を生成する。正弦波に対して、
Ｖmx1'＝−Ｖmx1
Ｖmx2'＝−Ｖmx2
であるので、それぞれ加算器を用いて、（Ｖmx1 −Ｖmx1'），（Ｖmx2 −Ｖmx2'）を生成し、それらをそれぞれＶout1，Ｖout2とする。この構成により、１２個の中間信号全てに対して、すなわち、各出力ノードに対して混合回路が負荷として接続され、補間型遅延回路１６各段で位相差の均等化を図ることができる。
【００４０】
なお、混合するＳ(ｋ１ｊ)及びＳ(ｋ２ｊ)の選び方は、（１）式を満たす限り任意性がある。例えば、ｎ＝２に対するＳ(ｋ１ｊ)及びＳ(ｋ２ｊ)の１つの選び方として、図３に示した構成がある。この構成では、ＭＸ１，ＭＸ２の入力信号は、Ｓ(２)であるＶ１＋とその反転信号となるＶ１−との差である（Ｖ１＋−Ｖ１−）、及びＳ(４)であるＶ３＋とその反転信号となるＶ３−との差である（Ｖ３＋−Ｖ３−）であり、逓倍回路２２は、実質的に、２ｎ以下のｎ個の偶数番目の中間信号であるＳ(２)及びＳ(４)の混合に基づいてＶout1を生成する。同様に、逓倍回路２４は、実質的に、２ｎ−１以下のｎ個の奇数番目の中間信号であるＳ(１)及びＳ(３)の混合に基づいてＶout2を生成する。
【００４１】
ｎ＝２に対するＳ(ｋ１ｊ)及びＳ(ｋ２ｊ)の他の選び方は、ＭＸ１への２つの入力信号を両方ともＳ(２)に応じた信号とし、ＭＸ２への２つの入力信号を両方ともＳ(４)に応じた信号とし、ＭＸ３への２つの入力信号を両方ともＳ(３)に応じた信号とし、ＭＸ４への２つの入力信号を両方ともＳ(１)に応じた信号とするものである。具体的に図３に示す回路構成では、ＭＸ１への２つの差動入力として、Ｓ(２)であるＶ１＋とその反転信号となるＶ１−との差を入力し、ＭＸ２への２つの差動入力として、Ｓ(４)であるＶ３＋とその反転信号となるＶ３−との差を入力し、ＭＸ３への２つの差動入力として、Ｓ(３)であるＶ２＋とその反転信号となるＶ２−との差を入力し、ＭＸ４への２つの差動入力として、Ｓ(１)であるＶ４＋とその反転信号となるＶ４−との差を入力する。
【００４２】
また、上述の構成は原発振器２０が差動形のリング発振器で構成されるものであったが、原発振器２０は４ｎ段のシングルエンド型のリング発振器で構成してもよい。この場合、各段を構成するインバータの出力端子に対応して出力ノードが設けられ、４ｎ個の中間信号Ｓ(ｋ)が取り出される。
【図面の簡単な説明】
【００４３】
【図１】本発明の基礎となる電圧制御型発振回路を説明する模式的な構成図である。
【図２】実施形態に係る発振回路の概略のブロック図である。
【図３】実施形態の電流制御型発振回路の構成を示す回路図である。
【図４】ＬＣ発振器信号を２分周することで互いに９０°の位相差を有する信号を得る方法を説明する模式的なタイミング図である。
【符号の説明】
【００４４】
４，１６  補間型遅延回路、６  電流制御型発振回路、８  ＰＬＬ、１０  基準信号源、１２  ＬＰＦ、１４  発振周波数制御回路、２０  原発振器、２２，２４  逓倍回路、ＭＸ１，ＭＸ２，ＭＸ３，ＭＸ４  混合器、ＳＭ１，ＳＭ２  加算器。
【図１】
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【図２】
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【図３】
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【図４】
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