(57)【要約】【課題】  異方性ドライエッチングによって所望の適正な加工形状を得ることが可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成されたゲート電極膜１３とを含む被処理体１０をチャンバーに導入する工程と、チャンバー内で、異方性ドライエッチングによりゲート電極膜をゲート絶縁膜に対して選択的にエッチングしてゲート電極を形成する工程と、を備えた半導体装置の製造方法であって、ゲート電極を形成する工程は、少なくともゲート絶縁膜の一部が露出した後に、チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でゲート電極膜をエッチングする工程を含む。【選択図】      図１
2006086295.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極膜とを含む被処理体をチャンバーに導入する工程と、
前記チャンバー内で、異方性ドライエッチングにより前記ゲート電極膜を前記ゲート絶縁膜に対して選択的にエッチングしてゲート電極を形成する工程と、
を備えた半導体装置の製造方法であって、
前記ゲート電極を形成する工程は、少なくとも前記ゲート絶縁膜の一部が露出した後に、前記チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件で前記ゲート電極膜をエッチングする工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記少なくともゲート絶縁膜の一部が露出した後に前記ゲート電極膜をエッチングする工程は、前記ゲート絶縁膜の一部が露出する前に、前記チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件で前記ゲート電極膜をエッチングする工程を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体で形成された半導体領域と、半導体部と絶縁部とが混在した混在領域とを含む被処理体をチャンバーに導入する工程と、
前記チャンバー内で、異方性ドライエッチングにより前記半導体領域及び前記混在領域にそれぞれ溝を形成する工程と、
を備えた半導体装置の製造方法であって、
前記溝を形成する工程は、前記半導体部のエッチングレートと前記絶縁部のエッチングレートとが略等しくなるエッチングガスを用い、前記チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件で行われる
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記異方性ドライエッチングにより、前記半導体領域には深さが略同じで幅が異なる複数の溝が形成される
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記チャンバーの容積は１０リットル以下である
ことを特徴とする請求項１又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、異方性ドライエッチングによって所望の加工形状を有するゲート電極を形成することがしだいに難しくなってきている（例えば、特許文献１及び特許文献２参照）。異方性ドライエッチングによってゲート電極を形成する場合、ゲート電極膜をゲート絶縁膜に対して選択的にエッチングするとともに、ゲート電極の側面が半導体基板の主面に対して垂直になるようにすることが重要である。しかしながら、ゲート電極膜のゲート絶縁膜に対するエッチングの選択比を高くすると、ゲート電極は裾が広がったテーパー形状となってしまい、逆に垂直なゲート電極を形成しようとすると、エッチングの選択比が低下してしまう。このように、従来は、異方性ドライエッチングによってゲート電極を形成する場合、エッチングの選択比が高く、しかも垂直な側面を有するゲート電極を形成することが困難であり、所望の適正な加工形状を有するゲート電極を形成することが困難であった。
【０００３】
また、半導体装置の微細化に伴い、異方性ドライエッチングによって素子分離用の溝を形成することもしだいに難しくなってきている。特に、ロジック回路領域とトレンチキャパシタを有するメモリ領域とを含んだ半導体装置では、以下のような問題が生じる。すなわち、メモリ領域では、半導体部と絶縁部が混在した領域（トレンチキャパシタが形成される領域）に素子分離溝を形成するため、半導体部のエッチングレートと絶縁部のエッチングレートとが略等しくなる条件でエッチングを行わなければならない。一方、ロジック回路領域では、半導体領域に深さが同じで溝幅の異なる素子分離溝を形成する必要がある。また、メモリ領域に形成する素子分離溝とロジック回路領域に形成する素子分離溝を同じ深さにする必要もある。しかしながら、これらの要件をいずれも満たすことは困難であり、従来は、半導体部と絶縁部が混在した混在領域及び半導体で形成された半導体領域に、所望の適正な加工形状を有する素子分離溝を形成することは困難であった。
【０００４】
以上述べたように、半導体装置の微細化に伴い、異方性ドライエッチングによって所望の適正な加工形状を得ることがしだいに難しくなってきており、したがって従来は特性や信頼性に優れた半導体装置を製造することが困難であった。
【特許文献１】特開平１０−１７２９５９号公報
【特許文献２】特開平１１−５４４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、異方性ドライエッチングによって所望の適正な加工形状を得ることが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極膜とを含む被処理体をチャンバーに導入する工程と、前記チャンバー内で、異方性ドライエッチングにより前記ゲート電極膜を前記ゲート絶縁膜に対して選択的にエッチングしてゲート電極を形成する工程と、を備えた半導体装置の製造方法であって、前記ゲート電極を形成する工程は、少なくとも前記ゲート絶縁膜の一部が露出した後に、前記チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件で前記ゲート電極膜をエッチングする工程を含むことを特徴とする。
【０００７】
本発明の第２の視点に係る半導体装置の製造方法は、半導体で形成された半導体領域と、半導体部と絶縁部とが混在した混在領域とを含む被処理体をチャンバーに導入する工程と、前記チャンバー内で、異方性ドライエッチングにより前記半導体領域及び前記混在領域にそれぞれ溝を形成する工程と、を備えた半導体装置の製造方法であって、前記溝を形成する工程は、前記半導体部のエッチングレートと前記絶縁部のエッチングレートとが略等しくなるエッチングガスを用い、前記チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件で行われることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行うことにより、所望の適正な加工形状を得ることが可能となり、特性や信頼性に優れた半導体装置を形成することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を参照して説明する。
【００１０】
（実施形態１）
図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示した断面図である。本実施形態は、プラズマによる異方性ドライエッチングによってゲート電極を形成するものである。
【００１１】
まず、図１に示すような被処理体１０を用意する。この被処理体１０は、半導体基板（半導体ウエハ）１１と、半導体基板１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極膜１３と、ゲート電極膜１３上に形成されたハードマスク１４とを備えている。半導体基板１１はシリコン基板で、ゲート絶縁膜１２はシリコン酸化膜で、ゲート電極膜１３はポリシリコン膜１３ａ及びＷシリサイド膜１３ｂで、ハードマスク１４はシリコン窒化膜で形成されている。
【００１２】
次に、上述した被処理体１０を、異方性プラズマドライエッチング用の処理装置によってエッチングする。図３は、この処理装置の概略構成を模式的に示した図である。この処理装置の基本的な構成は、一般的なＲＩＥ（Reactive ion etching）装置と同様であり、チャンバー１０１、ガス導入ライン１０２、排気ライン１０３、下部電極（サセプタ）１０４、上部電極１０５、下部電極用の電源１０６、上部電極用の電源１０７、流量計１０８及び圧力計１０９を備えている。チャンバー１０１は通常の異方性ドライエッチング装置に比べて大幅に小さく、その容積は１０リットル以下（本例では、５．５リットルとする）である。
【００１３】
被処理体１０はチャンバー１０１内の下部電極１０４上に載置され、図２に示すように、ハードマスク１４をマスクとして、異方性ドライエッチングにより、ゲート電極膜１３がゲート絶縁膜１２に対して選択的にエッチングされる。図４は、この異方性ドライエッチングの処理の流れを説明するための図である。
【００１４】
図４に示すように、エッチング処理Ｅ１、Ｅ２及びＥ３によってゲート電極膜１３のエッチングが行われる。エッチング処理Ｅ２及びＥ３では、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングが行われる。エッチング処理Ｅ１では、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行ってもよいし、レジデンスタイムが１００ミリ秒よりも長い条件でエッチングを行ってもよい。
【００１５】
レジデンスタイムは、チャンバーの容積及びチャンバー内の圧力に比例し、エッチングガスの流量に反比例する。チャンバーの容積をＶ（リットル）、チャンバー内の圧力をＰ（Torr）、エッチングガスの流量をＦ（sccm）とすると、レジデンスタイムＴ（秒）は、
Ｔ＝（Ｖ×Ｐ）／（１．２７×１０-2×Ｆ）                  （１）
と表される。なお、チャンバーの容積Ｖは予めわかっており（本例では、５．５リットル）、チャンバー内の圧力Ｐは圧力計１０９により、エッチングガスの流量Ｆは流量計１０８によって求めることができる。したがって、式（１）により、レジデンスタイムＴを求めることができる。
【００１６】
以下、エッチング処理の詳細を説明する。
【００１７】
エッチング処理Ｅ１では、Ｗシリサイド膜１３ｂ及びポリシリコン膜１３ａが異方性エッチングされる。ただし、ポリシリコン膜１３ａは、完全にエッチングされるわけではなく、例えば図２のＰ１位置までエッチングされる。すなわち、ポリシリコン膜１３ａがゲート絶縁膜１２上に残り、ゲート絶縁膜１２は露出しない。したがって、エッチング処理Ｅ１では、ポリシリコン膜１３ａのエッチングレートのゲート絶縁膜１２のエッチングレートに対する比（エッチングの選択比）がそれほど高くなくてもよく、イオンエネルギーを高めることで異方性の高いエッチング条件としてエッチングを行うことが好ましい。
【００１８】
エッチング処理Ｅ１が終了した後、エッチング処理Ｅ２を行う。エッチング処理Ｅ１の終了は、予め設定したエッチング時間で判断してもよいし、ポリシリコン膜１３ａの厚さで判断してもよい。ポリシリコン膜１３ａの厚さは、例えば干渉波形をモニターすることによって検出可能である。
【００１９】
エッチング処理Ｅ２では、エッチングガスとしてＨＢｒを用い、ゲート絶縁膜１２の略全面が露出するまで、ポリシリコン膜１３ａを異方性エッチングする。すなわち、図２のＰ２位置までポリシリコン膜１３ａがエッチングされる。ゲート絶縁膜１２の表面はウエハ全面で同時に露出するわけではないため、図４に示すように、エッチング処理Ｅ２の途中のある時点Ｔ０でゲート絶縁膜１２の一部が露出し始め、ゲート絶縁膜１２の露出領域がしだいに広がっていく。このように、エッチング処理Ｅ２では、時点Ｔ０からゲート絶縁膜１２が露出し始めるため、ポリシリコン膜１３ａのゲート絶縁膜１２に対するエッチングの選択比を十分に高くする必要がある。そこで、エッチング処理Ｅ２では、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行う。このような条件でエッチングを行うことにより、後述するように、エッチングの選択比が高く、しかも異方性の高いエッチングを行うことが可能である。
【００２０】
エッチング処理Ｅ２が終了した後、エッチング処理Ｅ３を行う。エッチング処理Ｅ２の終了は、例えばゲート絶縁膜１２の略全面が露出した時点をチャンバー内のプラズマの発光強度の変化から判断することによって検出可能である。
【００２１】
エッチング処理Ｅ３では、ハードマスク１４下の領域以外に形成されているポリシリコン膜１３ａを完全に除去するため、オーバーエッチング処理を行う。エッチングガスには、ＨＢｒとＯ2 の混合ガスを用いる。このオーバーエッチング処理においても、ポリシリコン膜１３ａのゲート絶縁膜１２に対するエッチングの選択比を十分に高くする必要がある。そのため、エッチング処理Ｅ３においても、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行う。また、エッチング処理Ｅ３では、処理の初めからゲート絶縁膜１２が露出しているため、エッチング処理Ｅ２よりもさらにエッチングの選択比を高くすることが好ましい。ＨＢｒにＯ2 を加えることにより、エッチングの選択比を高めることが可能である。
【００２２】
このようにして、エッチング処理Ｅ１、エッチング処理Ｅ２及びエッチング処理Ｅ３を行うことで、図２に示すような構造が得られる。
【００２３】
以上のように、本実施形態では、エッチング処理Ｅ２及びＥ３において、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行う。エッチングガスのレジデンスタイムが長いと、エッチングによって生じる反応生成物のレジデンスタイムも必然的に長くなる。そのため、ポリシリコン膜１３ａの側面に反応生成物が付着しやすくなり、付着した反応生成物によって良好な異方性エッチングが阻害される。その結果、ゲート電極は裾が広がったテーパー形状となってしまう。本実施形態では、レジデンスタイムが短いため、ポリシリコン膜１３ａの側面への反応生成物の付着が抑制され、垂直な側面形状を有するゲート電極を得ることができる。また、エッチングガスのレジデンスタイムが長いと、エッチングガスのチャンバー１０１内での解離率が上がる。そのため、解離した活性なイオンやラジカルによってゲート絶縁膜１２がエッチングされやすくなり、エッチングの選択比が低下する。本実施形態では、レジデンスタイムが短いため、エッチングガスの解離率が下がり、エッチングの選択比を上げることができる。したがって、本実施形態によれば、エッチングの選択比が高く、しかも垂直な側面形状を有するゲート電極を形成することができ、特性や信頼性に優れた半導体装置を形成することが可能となる。
【００２４】
また、同一ウエハ上にＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを形成する場合、通常のエッチング条件では、特にＮ型ＭＯＳトランジスタのゲート電極（Ｎ型ポリシリコン）ではＰ型ＭＯＳトランジスタのゲート電極（Ｐ型ポリシリコン）に比べて垂直なゲート電極形状を得ることが難しいが、レジデンスタイムが１００ミリ秒以下となる条件でエッチングを行うことにより、Ｎ型及びＰ型ＭＯＳトランジスタともに垂直なゲート電極形状を得ることが可能となる。
【００２５】
また、本実施形態では、レジデンスタイムを短くするために、チャンバーの容積を通常のチャンバーよりも大幅に小さい１０リットル以下にしている。式（１）からわかるように、チャンバー内の圧力Ｐを下げることによっても、レジデンスタイムを短くすることは可能である。しかしながら、チャンバー内の圧力を下げると、イオンのスパッタリング作用が強くなり、ゲート絶縁膜がスパッタリングによってエッチングされるおそれがある。本実施形態では、チャンバーの容積を小さくすることによってレジデンスタイムを短くしているため、スパッタリング作用によるゲート絶縁膜のエッチングを抑制することができる。
【００２６】
図５は、本実施形態の方法によって形成されたゲート電極の断面形状を示した電子顕微鏡写真である。エッチング処理Ｅ１はエッチングの選択比が比較的低い条件で行い、エッチング処理Ｅ２及びＥ３はレジデンスタイムが１００ミリ秒以下となるエッチング条件で行った。具体的には、以下の通りである。
【００２７】
エッチング処理Ｅ２におけるエッチング条件は、
チャンバー容積：５．５リットル
チャンバー内圧力：５ｍＴｏｒｒ
エッチングガス：ＨＢｒ
エッチングガス流量：ＨＢｒ＝１００ｓｃｃｍ
上部電極／下部電極への供給パワー：２００Ｗ／５０Ｗ
とした。式（１）から、レジデンスタイムは、２１．７ミリ秒となる。なお、このときのポリシリコン膜のエッチングレートは１２８．５ｎｍ／分、ポリシリコン膜のゲート絶縁膜（シリコン酸化膜）に対するエッチングの選択比は２２９．１である。
【００２８】
エッチング処理Ｅ３におけるエッチング条件は、
チャンバー容積：５．５リットル
チャンバー内圧力：３０ｍＴｏｒｒ
エッチングガス：ＨＢｒ及びＯ2 
エッチングガス流量：ＨＢｒ＝１８５ｓｃｃｍ、Ｏ2 ＝５ｓｃｃｍ
上部電極／下部電極への供給パワー：２００Ｗ／０Ｗ
とした。式（１）から、レジデンスタイムは、６８．４ミリ秒となる。なお、このときのポリシリコン膜のエッチングレートは７２．３ｎｍ／分、ポリシリコン膜のゲート絶縁膜（シリコン酸化膜）に対するエッチングの選択比は無限大である。
【００２９】
図６は、比較例に係るゲート電極の断面形状を示した電子顕微鏡写真である。エッチング処理Ｅ１は図５の場合と同様にエッチングの選択比が比較的低い条件で行い、エッチング処理Ｅ２及びＥ３はレジデンスタイムが１００ミリ秒よりも長いエッチング条件で行った。具体的には、以下の通りである。
【００３０】
エッチング処理Ｅ２におけるエッチング条件は、
チャンバー容積：３６リットル
チャンバー内圧力：５ｍＴｏｒｒ
エッチングガス：ＨＢｒ
エッチングガス流量：ＨＢｒ＝１００ｓｃｃｍ
上部電極／下部電極への供給パワー：２００Ｗ／５０Ｗ
とした。式（１）から、レジデンスタイムは、１４１．７ミリ秒となる。
【００３１】
エッチング処理Ｅ３におけるエッチング条件は、
チャンバー容積：３６リットル
チャンバー内圧力：３０ｍＴｏｒｒ
エッチングガス：ＨＢｒ及びＯ2 
エッチングガス流量：ＨＢｒ＝１８５ｓｃｃｍ、Ｏ2 ＝５ｓｃｃｍ
上部電極／下部電極への供給パワー：２００Ｗ／０Ｗ
とした。式（１）から、レジデンスタイムは、４４７．６ミリ秒となる。
【００３２】
図５と図６を比較すれば明らかなように、エッチング処理Ｅ２及びＥ３をレジデンスタイムが１００ミリ秒以下となる条件で行うことにより、ゲート電極の側面の垂直性を大幅に向上させることができる。
【００３３】
なお、本実施形態において、少なくともゲート絶縁膜の一部が露出した後に、レジデンスタイムが１００ミリ秒以下となる条件でゲート電極膜をエッチングすれば、上述したような作用効果を得ることが可能である。ただし、実際にはゲート絶縁膜の一部が露出した時点を特定することは容易ではないため、上述した実施形態で示したように、ゲート絶縁膜の一部が露出する前から、レジデンスタイムが１００ミリ秒以下となる条件でゲート電極膜をエッチングすることが好ましい。
【００３４】
また、本実施形態において、エッチング処理Ｅ３（オーバーエッチング処理）はエッチング処理Ｅ２と同一のエッチング条件で行うようにしてもよいが、すでに述べたように、エッチング処理Ｅ３の開始時点ではゲート絶縁膜１２の略全面が露出しているため、より高いエッチングの選択比が得られるように、エッチング処理Ｅ２とはエッチング条件を変えることが好ましい。
【００３５】
また、上述した実施形態では、レジデンスタイムが１００ミリ秒以下となる条件でのエッチング処理として、エッチング処理Ｅ２ではエッチングガスにＨＢｒを、エッチング処理Ｅ３ではエッチングガスにＨＢｒとＯ2 の混合ガスを用いたが、これらのガスにＮ2 やＣｌ2 等のガスが添加されていてもよい。一般的に言えば、レジデンスタイムが１００ミリ秒以下となる条件でのエッチング処理では、エッチングガスに少なくともＢｒが含まれていればよい。
【００３６】
（実施形態２）
図７及び図８は、本発明の第２の実施形態に係る半導体装置の製造方法を示した断面図である。本実施形態は、プラズマによる異方性ドライエッチングによって素子分離用の溝、具体的にはＳＴＩ（shallow trench isolation）用の溝を形成するものである。
【００３７】
まず、図７（ａ）、図７（ｂ）及び図７（ｃ）に示すような被処理体３０を用意する。この被処理体３０は、メモリ領域とロジック回路領域とを含んだ半導体装置の製造に用いるものである。
【００３８】
メモリ領域では、図７（ａ）に示すように、半導体基板（半導体ウエハ）３１にトレンチキャパシタ用の溝が形成されており、この溝内に半導体膜３２及びキャパシタ用の絶縁膜（誘電体膜）３３が形成されている。半導体基板３１及び半導体膜３２はシリコンで形成されており、絶縁膜３３はシリコン酸化物で形成されている。すなわち、メモリ領域には、半導体部（半導体基板３１及び半導体膜３２）と絶縁部（絶縁膜３３）とが混在した混在領域が存在する。この混在領域上には、素子分離溝形成時のエッチングマスクとして用いるハードマスク３４が形成されている。本例では、ハードマスク３４にシリコン酸化膜を用いている。
【００３９】
ロジック回路領域では、図７（ｂ）及び図７（ｃ）に示すように、半導体基板３１上、すなわち半導体領域上に、素子分離溝形成時のエッチングマスクとして用いるハードマスク３４が形成されている。図７（ｂ）及び図７（ｃ）に示した例からわかるように、ロジック回路領域では、素子分離溝の幅は一定ではなく、複数の溝幅を有する複数の素子分離溝が形成される。
【００４０】
次に、上述した被処理体３０を、異方性プラズマドライエッチング用の処理装置によってエッチングする。この処理装置の基本的な構成は、第１の実施形態で示した図３の処理装置と同様であり、チャンバー１０１の容積は１０リットル以下（本例では、５．５リットルとする）である。被処理体３０は、チャンバー１０１内の下部電極１０４上に載置され、ハードマスク３４をマスクとして異方性ドライエッチングによってエッチングされる。エッチングガスには、例えばＨＢｒとＳＦ6 との混合ガスを用いる。その結果、メモリ領域では、図８（ａ）に示すように、半導体基板３１、半導体膜３２及び絶縁膜３３がエッチングされ、溝幅が同一の複数の素子分離溝３５ａが形成される。ロジック回路領域では、図８（ｂ）及び図８（ｃ）に示すように、半導体基板３１がエッチングされ、溝幅の異なる複数の素子分離溝３５ｂが形成される。
【００４１】
メモリ領域では、シリコンで形成された半導体部（半導体基板３１及び半導体膜３２）とシリコン酸化膜で形成された絶縁部（絶縁膜３３）とが混在するため、半導体部と絶縁部とのエッチングレートが略等しくなるような条件で異方性ドライエッチングを行う必要がある。一方、ロジック回路領域では、深さが略同じで幅が異なる素子分離溝を形成する必要がある。さらに、メモリ領域の素子分離溝とロジック回路領域の素子分離溝を略同じ深さにする必要もある。上述したＨＢｒとＳＦ6 との混合ガスをエッチングガスに用いることで、半導体部と絶縁部とのエッチングレートを略等しくすることは一応可能である。しかしながら、そのようなエッチングガスを単に用いるだけでは、いわゆるマイクロローディング効果により、幅の狭い素子分離溝では幅の広い素子分離溝に比べて溝の深さが浅くなってしまう。したがって、半導体部と絶縁部とのエッチングレートが略等しくなるような条件を満たし、しかも溝幅に依存しない略均一な深さの素子分離溝をメモリ領域及びロジック回路領域に形成することは、通常のエッチング方法では極めて困難である。
【００４２】
本実施形態では、上述したような問題を回避するために、チャンバー１０１内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でエッチングを行う。このような条件でエッチングを行うことにより、半導体部のエッチングレートの絶縁部のエッチングレートに対する比（エッチングの選択比）が略１程度（例えば０．８〜１．２程度）の条件において、溝幅に依存しない略均一な深さの素子分離溝を形成することが可能である。
【００４３】
すでに述べたように、ロジック回路領域には種々の幅を有する素子分離溝が形成される。幅が広い素子分離溝では、エッチングによって生成された反応生成物が溝内から排出されやすいためエッチングが進行しやすいが、幅が狭い素子分離溝では、反応生成物が溝内から排出され難いためエッチングが進行し難くなる。エッチングガスのレジデンスタイムが長いと、エッチングによって生成される反応生成物のレジデンスタイムも必然的に長くなるため、反応生成物が溝内からより排出され難くなる。そのため、レジデンスタイムが長い条件でエッチングを行った場合には、幅が広い素子分離溝では相対的に溝が深くなり、幅が狭い素子分離溝では相対的に溝が浅くなってしまう。本実施形態では、レジデンスタイムが短いため、幅が狭い素子分離溝からも反応生成物が排出されやすくなり、幅が狭い素子分離溝においてもエッチングが容易に進行する。したがって、本実施形態によれば、半導体部と絶縁部とのエッチングレートが略等しくなるようなエッチング条件において、溝幅によらず略均一な深さの素子分離溝を形成することが可能となり、特性や信頼性に優れた半導体装置を形成することが可能となる。
【００４４】
また、本実施形態では、レジデンスタイムを短くするために、チャンバーの容積を１０リットル以下にしている。式（１）からわかるように、チャンバー内の圧力Ｐを下げることによっても、レジデンスタイムを短くすることは可能であるが、チャンバー内の圧力を下げすぎると、エッチングの選択比が変動する等、所望のエッチング条件が得られないおそれがある。本実施形態では、チャンバーの容積を小さくすることによってレジデンスタイムを短くしているため、所望のエッチング条件で確実にエッチングを行うことが可能となる。
【００４５】
図９は、上述した効果を実証するための測定結果であり、横軸は素子分離溝の溝幅、縦軸は溝の深さを示している。測定箇所は、ウエハのセンター（center）、エッジ(edge)及びそれらの中間（middle）である。
【００４６】
レジデンスタイムが１００ミリ秒以下となる条件でエッチングを行った試料のエッチング条件は、
チャンバー容積：５．５リットル
チャンバー内圧力：３ｍＴｏｒｒ
エッチングガス：ＨＢｒ及びＳＦ6 
エッチングガス流量：ＨＢｒ＝１２０ｓｃｃｍ、ＳＦ6 ＝８０ｓｃｃｍ
上部電極／下部電極への供給パワー：８００Ｗ／２００Ｗ
とした。式（１）から、レジデンスタイムは、６．５ミリ秒となる。
【００４７】
レジデンスタイムが１００ミリ秒よりも長い条件でエッチングを行った試料のエッチング条件は、
チャンバー容積：３６リットル
チャンバー内圧力：８ｍＴｏｒｒ
エッチングガス：ＨＢｒ及びＳＦ6 
エッチングガス流量：ＨＢｒ＝６０ｓｃｃｍ、ＳＦ6 ＝４０ｓｃｃｍ
上部電極／下部電極への供給パワー：１０００Ｗ／２００Ｗ
とした。式（１）から、レジデンスタイムは、２２６．８ミリ秒となる。
【００４８】
図９からわかるように、レジデンスタイムが１００ミリ秒よりも長い条件でエッチングを行った場合には、溝幅に応じて溝の深さが変化しているのに対し、レジデンスタイムが１００ミリ秒以下となる条件でエッチングを行った場合には、溝幅によらず略均一な深さの素子分離溝を形成することができる。
【００４９】
なお、上述した実施形態では、レジデンスタイムが１００ミリ秒以下となる条件でのエッチング処理において、エッチングガスにＨＢｒ及びＳＦ6 の混合ガスを用いたが、エッチングガスに少なくともＦが含まれていればよい。具体的には、Ｆを含んだガスとして、ＳＦ6 、ＮＦ3 及びＣＦ4 等をあげることができる。
【００５０】
以上説明した第１及び第２の実施形態において、チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件を得るために、容積が１０リットル以下のチャンバーを用いるようにしたが、レジデンスタイムが１００ミリ秒以下となる条件であれば、容積が１０リットル以下のチャンバーを必ずしも用いる必要はない。
【００５１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図３】本発明の第１及び第２の実施形態に係る半導体装置の製造方法に適用される処理装置の概略構成を模式的に示した図である。
【図４】本発明の第１の実施形態に係り、異方性ドライエッチングの処理の流れを説明するための図である。
【図５】本発明の第１の実施形態に係り、ゲート電極の断面形状を示した電子顕微鏡写真である。
【図６】本発明の第１の実施形態の比較例に係り、ゲート電極の断面形状を示した電子顕微鏡写真である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図９】本発明の第２の実施形態に係り、溝幅と溝深さとの関係を示した図である。
【符号の説明】
【００５３】
１０…被処理体      １１…半導体基板      １２…ゲート絶縁膜
１３…ゲート電極膜      １３ａ…ポリシリコン膜      １３ｂ…Ｗシリサイド膜
１４…ハードマスク
３０…被処理体      ３１…半導体基板      ３２…半導体膜
３３…絶縁膜      ３４…ハードマスク      ３５ａ、３５ｂ…素子分離溝
１０１…チャンバー      １０２…ガス導入ライン      １０３…排気ライン
１０４…下部電極      １０５…上部電極      １０６、１０７…電源
１０８…流量計      １０９…圧力計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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