(57)【要約】【課題】半導体装置（１００）を製造するための方法（８００）および機器は、第１の領域（１０８）および第２の領域（１０６）を有する基板（１０２）を提供する。【解決手段】第１の領域に犠牲第１ゲート（１１２）が形成される。第１の領域にソース／ドレイン（２０４）が形成される。第２の領域に第２の領域のゲート誘電体（３０６）が形成される。第２の領域のゲート誘電体上に第２の領域のゲート（３０２）が形成される。第２の領域に第２の領域のソース／ドレイン（３０４）が形成される。犠牲第１ゲート、ソース／ドレイン、第１の領域、および第２の領域の真上に犠牲層（３１４）が形成される。犠牲第１ゲート（１１２）が露出される。犠牲第１ゲートを除去することによってゲートスペース（５０２）が形成される。ゲートスペース内に第１の領域のゲート誘電体（５０４）が形成される。第１の領域のゲート誘電体上に第１の領域のゲート（５０６）が形成される。犠牲層が除去される。【選択図】図４
2006313901.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置（１００）を製造するための方法（８００）であって、
第１の領域（１０８）および第２の領域（１０６）を有する基板（１０２）を提供するステップと、
前記第１の領域（１０８）に犠牲第１ゲート（１１２）を形成するステップと、
前記第１の領域（１０８）にソース／ドレイン（２０４）を形成するステップと、
前記第２の領域（１０６）に第２の領域のゲート誘電体（３０６）を形成するステップと、
前記第２の領域のゲート誘電体（３０６）上に第２の領域のゲート（３０２）を形成するステップと、
前記第２の領域（１０６）に第２の領域のソース／ドレイン（３０４）を形成するステップと、
前記犠牲第１ゲート（１１２）、前記ソース／ドレイン（２０４）、前記第１の領域（１０８）、および前記第２の領域（１０６）の真上に犠牲層（３１４）を形成するステップと、
前記犠牲第１ゲート（１１２）を露出するステップと、
前記犠牲第１ゲート（１１２）を除去することによってゲートスペース（５０２）を形成するステップと、
前記ゲートスペース（５０２）内に第１の領域のゲート誘電体（５０４）を形成するステップと、
前記第１の領域のゲート誘電体（５０４）上に第１の領域のゲート（５０６）を形成するステップと、
前記犠牲層（３１４）を除去するステップとを含む、方法。
【請求項２】
前記犠牲第１ゲート（１１２）を露出するステップは、前記犠牲層（３１４）の平坦化を用いる、請求項１に記載の方法（８００）。
【請求項３】
前記第１の領域（１０８）内に第１の領域のソース／ドレイン（７０４）を形成するステップをさらに含む、請求項１に記載の方法（８００）。
【請求項４】
前記第２の領域のソース／ドレイン（３０４）を形成するステップは、低濃度にドープされたソース／ドレイン（３０４）を形成する、請求項１に記載の方法（８００）。
【請求項５】
前記第１の領域のゲート誘電体（５０４）を形成するステップは、４００Åよりも大きい厚さを有する前記第１の領域のゲート誘電体（５０４）を形成するステップをさらに含む、請求項１に記載の方法（８００）。
【請求項６】
基板（１０２）と、
前記基板（１０２）内に第１の領域（１０８）と、
前記第１の領域（１０８）内に二重拡散ソース／ドレイン（２０４）と、
前記第１の領域（１０８）内に第１の領域のゲート誘電体（５０４）と、
前記第１の領域のゲート誘電体（５０４）上に第１の領域のゲート（５０６）と、
前記基板（１０２）内に第２の領域（１０６）と、
前記第２の領域（１０６）内に第２の領域のゲート（３０２）とを備え、前記第２の領域のゲート（３０２）は、前記第１の領域のゲート（５０６）よりも薄く、さらに、
前記第２の領域（１０６）内に第２の領域のソース／ドレイン（７０２）を備える、半導体装置（１００）。
【請求項７】
前記二重拡散ソース／ドレイン（２０４）は自己整合する、請求項６に記載の半導体装
置（１００）。
【請求項８】
前記第２の領域（１０６）内に第２の領域のゲート誘電体（３０６）をさらに備える、請求項６に記載の半導体装置（１００）。
【請求項９】
前記第２の領域（１０６）内に浅いソース／ドレイン（３０４）をさらに備える、請求項６に記載の半導体装置（１００）。
【請求項１０】
前記第１の領域のゲート（５０６）は、ドープされたポリシリコンまたは金属を用いる、請求項６に記載の半導体装置（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に、半導体トランジスタに関し、より特定的に、トランジスタのドーピングのための方法および機器に関する。
【背景技術】
【０００２】
現在、生活のほぼすべての局面で電子製品が使用されており、これらの電子製品の中心部が集積回路である。集積回路は、航空機およびテレビ受像機から腕時計に至るまで、あらゆるものに使用されている。
【０００３】
集積回路は、正確に制御された数百または数千もの処理の連係を必要とする極めて複雑なシステムにより、シリコンウェハ内およびシリコンウェハ上に形成されて、完成した半導体ウェハを生じる。完成した半導体ウェハの各々は、数百から数万個の集積回路を有し、各ウェハは、数百ドルまたは数千ドルの価値を有する。
【０００４】
集積回路は、数百から数百万個の個々の構成要素で形成される。１つの一般的な構成要素が半導体トランジスタである。現在使用されている、最も一般的で重要な半導体技術が、シリコンベースの技術であり、最も好ましいシリコンベースの半導体装置が、相補型金属酸化膜半導体（「ＣＭＯＳ」）トランジスタである。
【０００５】
ＣＭＯＳトランジスタの主素子は一般に、トランジスタ領域を隔離するシャロートレンチ酸化物アイソレーション領域を有するシリコン基板を含む。トランジスタ領域は、シリコン基板の真上において、酸化ケイ素ゲートまたはゲート誘電体上にポリシリコンゲートを含む。ポリシリコンゲートの両側のシリコン基板は、導電性となるように僅かにドーピングされる。シリコン基板の、低濃度にドープされたこれらの領域は、「浅いソース／ドレイン」と呼ばれ、ポリシリコンゲートの真下のチャネル領域によって分離される。ポリシリコンゲートの両側にあって「側壁スペーサ」と呼ばれる、酸化ケイ素または窒化ケイ素の湾曲したスペーサは、さらなるドーピングの堆積を可能にして、浅いソース／ドレイン（「Ｓ／Ｄ」）の、より高濃度にドープされた領域を形成する。この高濃度にドープされた領域は、「深いＳ／Ｄ」と呼ばれる。
【０００６】
トランジスタを完成させるため、ポリシリコンゲート、湾曲したスペーサ、およびシリコン基板を覆うように酸化ケイ素誘電体層を堆積する。トランジスタに電気接続を設けるため、酸化ケイ素誘電体層内の、ポリシリコンゲートおよびＳ／Ｄまで開口部がエッチングされる。これらの開口部は、金属で充填されて電気コンタクトを形成する。集積回路を完成させるため、これらのコンタクトは、別のレベルの誘電体材料内にある別のレベルの配線に接続されて、この誘電体材料の外部に至る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電子回路が一段と複雑になるにつれ、１つの集積回路上で高電圧トランジスタと低電圧トランジスタとを組合せる必要性が高まっている。高電圧トランジスタは、液晶ディスプレイドライバおよび電源管理回路等の装置で見ることができる。低電圧トランジスタは、高密度スタティックランダムアクセスメモリ等の装置で見ることができる。
【０００８】
高電圧トランジスタの一種が二重拡散ソース／ドレイン（「ＤＤＤ」）である。高電圧ＤＤＤトランジスタは、高エネルギ注入および高熱サイクルを用いる処理により形成される。残念ながら、これらの処理は、低電圧トランジスタにとって有害である。
【０００９】
これらの問題の解決策が長い間求められてきたが、先行の開発例が解決策を教示も示唆もしていないため、当業者は、これらの問題に対する解決策を長い間発見することができないままである。
【課題を解決するための手段】
【００１０】
発明の開示
この発明は、半導体装置を製造するための方法および装置を提供する。第１の領域および第２の領域を有する基板が提供される。第１の領域に、犠牲第１ゲートが形成される。第１の領域に、ソース／ドレインが形成される。第２の領域に、第２の領域のゲート誘電体が形成される。第２の領域のゲート誘電体上に、第２の領域のゲートが形成される。第２の領域内に、第２の領域のソース／ドレインが形成される。犠牲第１ゲート、二重拡散ソース／ドレイン、第１の領域、および第２の領域の真上に、犠牲層が形成される。犠牲第１ゲートは露出される。犠牲第１ゲートを除去することによってゲートスペースが形成される。ゲートスペース内に、第１の領域のゲート誘電体が形成される。第１の領域のゲート誘電体上に、第１の領域のゲートが形成される。犠牲層が除去される。
【００１１】
この発明の或る実施例は、上述の利点に加え、または上述の利点の代わりに、他の利点を有する。これらの利点は、添付の図面を参照して解釈される際に、以下の詳細な説明を読むことによって当業者に明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
発明を実施するための最良の態様
以下の説明では、この発明の完全な理解を図るために、多数の特定の詳細が提示される。しかしながら、このような特定の詳細を用いずにこの発明を実施し得ることが明らかであろう。この発明を不明瞭にすることを避けるため、周知の回路および処理のステップの中には、詳細に開示されていないものもある。
【００１３】
同様に、装置の実施例を示す図面は、半模式図であって縮尺通りではなく、特に、いくつかの寸法は、表示を明瞭にするためのものであり、図面では誇張して示されている。同じ番号が全図面で使用されて、同じ要素を指す。
【００１４】
ここで使用される「水平な」という用語は、基板またはウェハの従来の面または表面に対して平行な面として、その配向とは関係なく規定される。「垂直な」という用語は、先ほど規定した水平に対して垂直な方向を指す。「上」、「上方」、「下方」、「底部」、「上部」、（「側壁」における）「側面」、「より高い」、「より低い」、「真上」、および「下」等の用語は、水平面を基準として規定される。
【００１５】
ここで使用する「処理」という用語は、記載される構造を形成する際に必要とされる、材料またはフォトレジストの堆積、パターニング、露光、現像、エッチング、クリーニング、および／または、材料またはフォトレジストの除去を含む。
【００１６】
チップの性能および機能に対する要望が高まるにつれ、約５Ｖ未満の低電圧（「ＬＶ」）相補型金属酸化膜半導体（「ＣＭＯＳ」）と、約２０Ｖ〜６００Ｖの高電圧（「ＨＶ」）ＣＭＯＳとを同一チップ上に集積する必要が高まっている。しかしながら、ＨＶ  ＣＭＯＳ技術は、好ましくは、二重拡散ソース／ドレイン（「ＤＤＤ」）トランジスタを使用する。ＤＤＤトランジスタは、約１００ＫｅＶから１０００ＫｅＶの高エネルギ注入と、８００℃を上回る高熱ドライブインサイクルとによって形成される。しかしながら、高エネルギ注入および高熱ドライブインサイクルは、ＬＶ  ＣＭＯＳ技術に適合しない。したがって、高電圧ＤＤＤトランジスタと、スタティックランダムアクセスメモリ（「ＳＲＡ
Ｍ」）装置等のディープサブミクロン高密度低リーク技術とを融合させるために従来の技術を適用すると、問題が生じる。
【００１７】
ＨＶ  ＣＭＯＳ装置に関して、たとえば４００Åよりも大きい厚いゲート誘電体を形成することに伴い、１つの問題が生じる。ＬＶ  ＣＭＯＳ装置から厚いゲート誘電体を除去することにより、ＬＶ  ＣＭＯＳ装置のシャロートレンチアイソレーション（「ＳＴＩ」）内に窪み（divot）が形成される。これらの窪みは、より多くのＳＴＩをエッチングする、ＨＦ酸等のトラップされた酸により形成される。これらの窪みは、ＬＶ  ＣＭＯＳ装置に漏れ電流を生じ、結果的に低い歩留りを生じる。
【００１８】
ゲート電極のパターニングの後に行なわれる高エネルギＤＤＤ注入の間に、別の問題が生じる。ポリシリコンゲート電極は、ＬＶ  ＣＭＯＳおよびＨＶ  ＣＭＯＳにとって一般的であるが、相対的に薄い（１５００Åから２５００Å）ために、ＨＶチャネル領域内で１００ＫｅＶから１０００ＫｅＶのエネルギ範囲のＤＤＤ注入種を阻止することができない。
【００１９】
ドライブイン処理中に、さらに別の問題が生じる。ＨＶ  ＣＭＯＳ装置は、接合のドライブインに対し、より高いサーマルバジェット（３０分間から６０分間に９００〜１０５０℃）を必要とする。しかしながら、ＬＶ  ＣＭＯＳ装置は、ゲートパターニングの後、より長いサーマルバジェットに耐えることができない。
【００２０】
ここで図１を参照すると、この発明の一実施例に従った製造の中間段階における、集積されたＨＶ／ＬＶトランジスタ装置１００の断面図が示される。シリコン（「Ｓｉ」）等の材料の基板１０２は、二酸化ケイ素（「ＳｉＯ2」）等の材料の誘電体で充填されたＳＴＩ１０４を有する。
【００２１】
製造の中間段階において、ＳＴＩ１０４間に、低電圧ＬＶ  ＣＭＯＳ装置領域１０６およびＨＶ  ＣＭＯＳ装置領域１０８が存在する。ＬＶ  ＣＭＯＳ装置領域１０６は、高密度ＳＲＡＭ等の装置に使用される。ＨＶ  ＣＭＯＳ装置領域１０８は、液晶ディスプレイ（「ＬＣＤ」）ドライバおよび電源管理回路等の装置に使用される。
【００２２】
基板１０２およびＳＴＩ１０４の上部には、約１００〜２００Åの厚さの、ＳｉＯ2等の材料の犠牲誘電体層１１０が存在する。窒化ケイ素等の別の誘電体材料の犠牲ＨＶゲート１１２が、ＨＶ  ＣＭＯＳ装置領域１０８の犠牲誘電体層１１０上に形成される。犠牲ＨＶゲート１１２は、垂直方向に０．２μｍから１．２μｍである。
【００２３】
次に図２を参照すると、さらなる処理の後の図１の構造が示される。犠牲ＨＶゲート１１２およびマスク１１４により、ＨＶ  ＣＭＯＳ装置領域１０８の高エネルギ注入２０２が可能になる。熱によるドライブインが後に続く高エネルギ注入２０２は、ＤＤＤ２０４を形成する。ＤＤＤ２０４は、犠牲ＨＶゲート１１２に自己整合する。
【００２４】
犠牲ゲート１１２の厚い窒化物の、より高い阻止力が、ＨＶチャネル領域内への侵入を防止することから、この場合のＤＤＤ注入のエネルギを高く、約１００〜１０００ＫｅＶにすることができ、したがって、より深いＤＤＤ接合を得るための長い拡散熱サイクルの必要性を最小にする。先行技術に伴ういくつかの問題は、高エネルギ注入２０２および長い熱ドライブを伴ったＬＶ  ＣＭＯＳ装置領域１０６の完成により、解消される。
【００２５】
ＬＶ  ＣＭＯＳ装置領域１０６のゲートがまだ形成されていないため、高エネルギ注入２０２および長いドライブは、ゲートに損傷を及ぼし得ない。
【００２６】
また、ＬＶ  ＣＭＯＳ装置領域１０６上にＬＶ構造がまだ形成されておらず、注入も行われていないため、ＨＶ  ＣＭＯＳ装置領域１０８のＤＤＤ２０４を形成するための高いサーマルバジェットのドライブは、ＬＶ構造および注入物に影響を及ぼし得ない。その結果、ＤＤＤ２０４の勾配を有するプロファイルおよび高電圧性能が生じる。
【００２７】
次に図３を参照すると、マスク１１４（図２）および犠牲誘電体層１１０（図２）の除去と、ＬＶゲート誘電体３０６の成長と、フォトリソグラフィ処理の後にＬＶ  ＣＭＯＳ装置領域１０６内にＬＶゲート３０２を形成するゲート電極ポリシリコン層（図示せず）の堆積というさらなる処理の後の、図２の構造が示される。ＬＶゲート３０２は、ＨＶゲート５０６（図５）よりも薄い。標準的な注入の手順（図示せず）を用いて、ＬＶ  ＣＭＯＳ装置領域１０６内に、低濃度にドープされたソース／ドレイン（「ＬＤＤ」）３０４が形成される。
【００２８】
エッチングにより、犠牲誘電体層１１０（図２）が除去され、犠牲ＨＶゲート誘電体３０８が残る。テトラエチルオルソシリケート（「ＴＥＯＳ」）等の誘電体層の第１のライナー３１０が、犠牲ＨＶゲート１１２の真上に形成される。ＴＥＯＳ等の誘電体層の第２のライナー３１１が、ＬＶゲート３０２の真上に形成される。ＳｉＮ等の別の誘電体材料のプレスペーサ層３１２が、ＳＴＩ１０４、ＬＤＤ３０４、第１のライナー３１０、第２のライナー３１１、およびＤＤＤ２０４の真上に形成される。ＴＥＯＳ等の誘電体層の犠牲層３１４が、プレスペーサ層３１２の真上に形成される。
【００２９】
次に図４を参照すると、さらなる処理の後の図３の構造が示される。化学機械平坦化（「ＣＭＰ」）（図示せず）、たとえば酸化物ＣＭＰが、犠牲層３１４上で実施される。ＣＭＰは、犠牲ＨＶゲート１１２の上部表面４０２を露出させる。
【００３０】
次に図５を参照すると、さらなる処理の後の図４の構造が示される。犠牲ＨＶゲート１１２（図４）、犠牲ＨＶゲート誘電体３０８（図４）、および第１のライナー３１０（図４）は、リン酸およびフッ化水素酸への浸漬により除去される。したがって、ゲートスペース５０２が形成される。
【００３１】
化学気相成長させたＳｉＯ2等の誘電体は、ゲートスペース５０２にライニングを施し、ＨＶ  ＣＭＯＳ装置領域１０８のＨＶゲート誘電体５０４を形成する。一実施例において、ＨＶゲート誘電体５０４は、たとえば４００Åよりも大きい厚さに形成される。ＨＶゲート誘電体５０４の形成中に、犠牲層３１４およびプレスペーサ層３１２は、ＳＴＩ１０４を保護する。したがって、ＳＴＩ１０４における窪みの形成が回避され、それにより、窪みによって生じていた、漏れを生じかつ歩留りの低いＬＶ  ＣＭＯＳ装置の問題が解消する。
【００３２】
ゲートスペース５０２は、その場（in-situ）ドープされたポリシリコンまたは金属、たとえばアルミニウムで充填され、ＨＶゲート５０６を形成する。犠牲層３１４上において、ＨＶゲート誘電体５０４までＣＭＰが実施される。
【００３３】
次に図６を参照すると、さらなる処理の後の図５の構造が示される。等方性エッチングにより、犠牲層３１４（図５）と、ＨＶゲート５０６の両側のＨＶゲート誘電体５０４の露出領域とが除去される。次に、異方性エッチングがプレスペーサ層３１２（図５）をエッチングし、したがって、ＬＶゲート３０２の周囲にＬＶスペーサ６０２を形成する。
【００３４】
次に図７を参照すると、さらなる処理の後の図６の構造が示される。ライニング処理の標準的な後処理を用いて、残りの構造、たとえばＬＶソース／ドレイン７０２およびＨＶソース／ドレイン７０４を形成し、集積されたＨＶ／ＬＶトランジスタ装置１００を完成
させる。
【００３５】
次に図８を参照すると、この発明に従った半導体装置を製造するための方法８００のフロー図が示される。この方法８００は、ブロック８０２において、第１の領域および第２の領域を有する基板を提供するステップと、ブロック８０４において、第１の領域に犠牲第１ゲートを形成するステップと、ブロック８０６において、第１の領域にソース／ドレインを形成するステップと、ブロック８０８において、第２の領域に第２の領域のゲート誘電体を形成するステップと、ブロック８１０において、第２の領域のゲート誘電体上に第２の領域のゲートを形成するステップと、ブロック８１２において、第２の領域に第２の領域のソース／ドレインを形成するステップと、ブロック８１４において、犠牲第１ゲート、二重拡散ソース／ドレイン、第１の領域、および第２の領域の真上に犠牲層を形成するステップと、ブロック８１６において、犠牲第１ゲートを露出するステップと、ブロック８１８において、犠牲第１ゲートを除去することによってゲートスペースを形成するステップと、ブロック８２０において、ゲートスペース内に第１の領域のゲート誘電体を形成するステップと、ブロック８２２において、第１の領域のゲート誘電体上に第１の領域のゲートを形成するステップと、ブロック８２４において、犠牲層を除去するステップとを含む。
【００３６】
このようにして、この発明の半導体装置の方法および機器が、高電圧ＤＤＤトランジスタの製造と低電圧トランジスタとを同一チップ上で融合させるための、これまでに認識されておらずかつ利用することができなかった重要な解決策、能力、および機能上の利点を提供することが分かる。結果的に得られる過程および構成は、単純明快で、経済的で、複雑ではなく、汎用性および効率が極めて高く、公知の技術を適合させることによって実現可能であり、したがって、従来の製造過程および技術と完全な適合性を有する。
【００３７】
この発明を、特定の最良の態様と共に説明してきたが、上述の説明から、多くの代替例、変更例、および変形例が当業者にとって明らかになることを理解されるべきである。したがって、含まれる請求項の範囲内にあるこのような代替例、変更例、および変形例のすべてを包含することが意図される。ここにこれまで明示するか、または添付の図面に示すすべての項目は、例示的かつ非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００３８】
【図１】この発明の一実施例に従った製造の中間段階における、集積された高電圧／低電圧トランジスタ装置の断面図である。
【図２】さらなる処理および二重拡散ソース／ドレインの追加後の図１の構造を示す図である。
【図３】さらなる処理、ならびに、低電圧ゲート、低濃度にドープされたソース／ドレイン、第１の誘電体層、第２の誘電体層、および犠牲誘電体層の追加後の図２の構造を示す図である。
【図４】さらなる処理および犠牲誘電体層の化学機械平坦化の後の図３の構造を示す図である。
【図５】さらなる処理、ならびに、高電圧ゲート誘電体および高電圧ゲートの追加後の図４の構造を示す図である。
【図６】さらなる処理、ならびに、犠牲誘電体層および第２の誘電体層の除去の後の図５の構造を示す図である。
【図７】さらなる処理、ならびに、低電圧ソース／ドレインおよび高電圧ソース／ドレインの追加後の図６の構造を示す図である。
【図８】この発明の一実施例に従った半導体装置を製造するための方法のフロー図である。
【符号の説明】
【００３９】
１００  ＨＶ／ＬＶトランジスタ装置、１０２  基板、１０４  ＳＴＩ、１０６  ＬＶ
ＣＭＯＳ装置領域、１０８  ＨＶ  ＣＭＯＳ装置領域、１１２  犠牲ＨＶゲート、２０４  ＤＤＤ、３０２  ＬＶゲート、３０６  ＬＶゲート誘電体、３０８  犠牲ＨＶゲート誘電体、３１０  第１のライナー、３１１  第２のライナー、３１２  プレスペーサ層、３１４  犠牲層、４０２  上部表面。
【図１】
2006313901.tif 000003
【図２】
2006313901.tif 000004
【図３】
2006313901.tif 000005
【図４】
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【図５】
2006313901.tif 000007
【図６】
2006313901.tif 000008
【図７】
2006313901.tif 000009
【図８】
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