(57)【要約】【課題】静電気分散配線を通じて、工程進行時に発生する静電気による悪影響を低減させたアレイ基板及びその製造方法を提供する。【解決手段】水平方向に延長された第１テスト配線と、前記第１テスト配線と平行する第２テスト配線と、最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、垂直方向に延長された第１ソース配線群と、前記第２テスト配線と連結しながら、垂直方向に延長された第２ソース配線群と、水平方向に延長された複数のゲート配線と、前記第１ソース配線群及び前記第２ソース配線群とゲート配線によって定義される領域のそれぞれに形成されたスイッチング素子とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
水平方向に延長された第１テスト配線と、
前記第１テスト配線と平行する第２テスト配線と、
最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、垂直方向に延長された第１ソース配線群と、
前記第２テスト配線と連結しながら、垂直方向に延長された第２ソース配線群と、
水平方向に延長された複数のゲート配線と、
前記第１ソース配線群及び前記第２ソース配線群とゲート配線によって定義される領域のそれぞれに形成されたスイッチング素子とを有することを特徴とするアレイ基板。
【請求項２】
前記スイッチング素子に連結された画素電極層を更に有し、
前記第１テスト配線と第１ソース配線群は、前記画素電極層と同じ材質のブリッジパターンによって連結されることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記スイッチング素子に連結された画素電極層を更に有し、
前記第２テスト配線と第２ソース配線群は、前記画素電極層と同じ材質のブリッジパターンによって連結されることを特徴とする請求項１に記載のアレイ基板。
【請求項４】
前記第１ソース配線群は奇数番目ソース配線であり、前記第２ソース配線群は偶数番目ソース配線であることを特徴とする請求項１に記載のアレイ基板。
【請求項５】
前記第１ソース配線群は偶数番目ソース配線であり、前記第２ソース配線群は奇数番目ソース配線であることを特徴とする請求項１に記載のアレイ基板。
【請求項６】
前記スイッチング素子に連結された画素電極と、
前記画素電極と同じ平面に形成され、前記第１ソース配線群と第１テスト配線とを電気的に連結する第１ブリッジパターンとを更に有することを特徴とする請求項１に記載のアレイ基板。
【請求項７】
前記スイッチング素子に連結された画素電極と、
前記画素電極と同じ平面に形成され、前記第２ソース配線群と第２テスト配線とを電気的に連結する第２ブリッジパターンとを更に有することを特徴とする請求項１に記載のアレイ基板。
【請求項８】
垂直方向に延長された第１テスト配線と、
前記第１テスト配線と平行する第２テスト配線と、
最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、水平方向に延長された第１ゲート配線群と、
前記第２テスト配線と連結しながら水平方向に延長された第２ゲート配線群と、
垂直方向に延長された複数のソース配線と、
前記第１ゲート配線群及び前記第２ゲート配線群とソース配線によって定義される領域に形成されたスイッチング素子とを有することを特徴とするアレイ基板。
【請求項９】
前記第１ゲート配線群は奇数番目ゲート配線であり、前記第２ゲート配線群は偶数番目ゲート配線であることを特徴とする請求項８に記載のアレイ基板。
【請求項１０】
前記第１ゲート配線群は偶数番目ゲート配線で、前記第２ゲート配線群は奇数番目ゲート配線であることを特徴とする請求項８に記載のアレイ基板。
【請求項１１】
垂直方向に延長された第１テスト配線と、
前記第１テスト配線と平行する第２テスト配線と、
最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、水平方向に延長された第１ゲート配線群と、
前記第２テスト配線と連結しながら、水平方向に延長された第２ゲート配線群と、
水平方向に延長された第３テスト配線と、
前記第３テスト配線と平行する第４テスト配線と、
最外郭部分で各々が連結し、前記第３テスト配線と連結して、垂直方向に延長された第１ソース配線群と、
前記第４テスト配線と連結しながら垂直方向に延長された第２ソース配線群と、
前記第１及び第２ゲート配線と前記第１及び第２ソース配線とによって定義される領域に形成されたスイッチング素子とを有することを特徴とするアレイ基板。
【請求項１２】
前記第１ソース配線群は奇数番目ソース配線であり、前記第２ソース配線群は偶数番目ソース配線であることを特徴とする請求項１１に記載のアレイ基板。
【請求項１３】
前記第１ゲート配線群は奇数番目ゲート配線で、前記第２ゲート配線群は偶数番目ゲート配線であることを特徴とする請求項１１に記載のアレイ基板。
【請求項１４】
水平方向の第１テスト配線及び第２テスト配線と、水平方向のゲート配線を形成する段階（ａ）と、
最外郭部分の水平方向に静電気分散配線を形成し、該静電気分散配線から延長されながら垂直方向に形成される第１ソース配線群と、前記第１ソース配線群から離隔された第１ドレイン電極を形成して第１スイッチング素子を定義し、前記静電気分散配線とは独立しながら垂直方向に形成される第２ソース配線群と、前記第２ソース配線群から離隔された第２ドレイン電極を形成して第２スイッチング素子を定義する段階（ｂ）と、
前記第１テスト配線と第１ソース配線群とを連結する第１ブリッジパターンと、前記第２テスト配線と第２ソース配線群とを連結する第２ブリッジパターンと、前記第１スイッチング素子に連結された第１画素電極層と、前記第２スイッチング素子に連結された第２画素電極層とを形成する段階（ｃ）とを有することを特徴とするアレイ基板の製造方法。
【請求項１５】
前記第１及び第２テスト配線は、前記第１及び第２スイッチング素子が形成される表示領域を取り囲む第１周辺領域に形成され、前記静電気分散配線は、前記第１周辺領域を取り囲む第２周辺領域に形成され、
前記第２周辺領域を定義するラインを切断する段階（ｄ）を更に有することを特徴とする請求項１４に記載のアレイ基板の製造方法。
【請求項１６】
前記第１及び第２テスト配線は、前記第１及び第２スイッチング素子が形成される表示領域を取り囲む第１周辺領域に形成され、前記静電気分散配線は、前記第１周辺領域を取り囲む第２周辺領域に形成され、
前記第１ソース配線群は、前記第１及び第２周辺領域と表示領域に形成され、
前記第２ソース配線群は、前記第１周辺領域と表示領域に形成されることを特徴とする請求項１４に記載のアレイ基板の製造方法。
【請求項１７】
前記段階（ｃ）は、前記段階（ｂ）の結果物上にパッシベーション層を形成する段階（ｃ−１）と、
前記パッシベーション層の一部を除去して前記第１テスト配線と第１ソース配線群を露出させる孔（ｈｏｌｅ）と、前記第２テスト配線と第２ソース配線群を露出させる孔と、前記第１及び第２スイッチング素子のドレイン電極を露出させる孔とを形成する段階（ｃ−２）とを有することを特徴とする請求項１４に記載のアレイ基板の製造方法。
【請求項１８】
水平方向の第１テスト配線及び第２テスト配線を形成し、最外郭部分の垂直方向に第２静電気分散配線を形成し、前記第２静電気分散配線から延長されながら水平方向に形成される第１ゲート配線群と、前記第２静電気分散配線とは独立しながら水平方向に形成される第２ゲート配線群を形成する段階（ａ）と、
垂直方向の第３テスト配線及び第４テスト配線と、最外郭部分の水平方向に第１静電気分散配線を形成して、前記第１静電気分散配線から延長されながら垂直方向に形成される第１ソース配線群と、前記第１ソース配線群から離隔された第１ドレイン電極を形成して第１スイッチング素子を定義し、前記第１静電気分散配線とは独立しながら垂直方向に形成される第２ソース配線群と、前記第２ソース配線群から離隔された第２ドレイン電極を形成して第２スイッチング素子を定義する段階（ｂ）と、
前記第１テスト配線と第１ソース配線群とを連結する第１ブリッジパターンと、前記第２テスト配線と第２ソース配線群とを連結する第２ブリッジパターンと、第１ゲート配線群と第３テスト配線とを連結する第３ブリッジパターンと、第２ゲート配線群と第４テスト配線とを連結する第４ブリッジパターンと、前記第１スイッチング素子に連結された第１画素電極層と、前記第２スイッチング素子に連結された第２画素電極層とを形成する段階（ｃ）とを有することを特徴とするアレイ基板の製造方法。
【請求項１９】
前記第１及び第２テスト配線は、前記第１及び第２スイッチング素子が形成される表示領域を取り囲む第１周辺領域に形成され、前記第１静電気分散配線は、前記第１周辺領域を取り囲む第２周辺領域に形成され、
前記第２周辺領域を定義するラインを切断する段階（ｄ）を更に有することを特徴とする請求項１８に記載のアレイ基板の製造方法。
【請求項２０】
前記第１及び第２テスト配線は、前記第１及び第２スイッチング素子が形成される表示領域を取り囲む第１周辺領域に形成され、前記第１静電気分散配線は、前記第１周辺領域を取り囲む第２周辺領域に形成され、
前記第１ソース配線群は、前記第１及び第２周辺領域と表示領域に形成され、前記第２ソース配線群は、前記第１周辺領域と表示領域に形成されることを特徴とする請求項１８に記載のアレイ基板の製造方法。
【請求項２１】
前記第３及び第４テスト配線は、前記第１及び第２スイッチング素子が形成される表示領域を取り囲む第１周辺領域に形成され、前記第２静電気分散配線は、前記第１周辺領域を取り囲む第２周辺領域に形成され、
前記第１ゲート配線群は、前記第１及び第２周辺領域と表示領域に形成され、前記第２ゲート配線群は、前記第１周辺領域と表示領域に形成されることを特徴とする請求項１８に記載のアレイ基板の製造方法。
【請求項２２】
前記段階（ｃ）は、前記段階（ｂ）の結果物上にパッシベーション層を形成する段階（ｃ−１）と、
前記パッシベーション層の一部を除去して前記第１テスト配線と第１ソース配線群を露出させる孔（ｈｏｌｅ）と、前記第２テスト配線と第２ソース配線群を露出させる孔と、第１ゲート配線群と第３テスト配線を露出させる孔と、第２ゲート配線群と第４テスト配線を露出させる孔と、前記第１及び第２スイッチング素子のドレイン電極を露出させる孔を形成する段階（ｃ−２）とを有することを特徴とする請求項１８に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及びその製造方法に係り、より詳細には、工程進行時に発生する静電気による悪影響を低減させたアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示パネルは、アレイ基板、アレイ基板と向かい合う上部基板、及びアレイ基板と上部基板との間に介在する液晶層で構成される。アレイ基板は、画素領域と信号印加領域を有する。画素領域は、第１方向に延長されたソース配線と第２方向に延長されソース配線と直交するゲート配線、及びゲート配線とソース配線に連結される画素電極を含む。信号印加領域は、データ信号を印加する駆動チップが実装される第１駆動チップパッドと、ゲート配線にゲート信号を印加する駆動チップが実装される第２駆動チップパッドを含む。
【０００３】
前述のアレイ基板が形成されると、上部基板との合体を通じて液晶を形成する液晶工程以前にアレイ基板上の配線に対する電気的な動作状態を検査するためのアレイ検査工程（例えば、特許文献１参照）と、液晶工程以後に表示パネルの電気的及び光学的な動作状態を検査するための目視検査（Ｖｉｓｕａｌ  Ｉｎｓｐｅｃｔｉｏｎ；以下、Ｖ／Ｉ）工程を行う。
【０００４】
前述のアレイ検査工程及びＶ／Ｉ工程のための検査用配線及びパッドは、母基板に対するアレイ基板の切断線を基準としてそれぞれ配置される。通常的に、画素領域を基準として切断線の外側領域（即ち、母基板の一部領域）にアレイ検査用パッドが配置され、切断線の内側領域（即ち、アレイ基板のエッジ領域）に目視検査用パッドがそれぞれ配置され、アレイ検査用配線及びＶ／Ｉ用配線は、共通配線で切断線の内側領域に配置する。
【０００５】
前記目視検査の場合、アレイ検査工程が完了された後、切断線に沿って表示セル単位にアレイ基板が切断されると、切断線の内側領域に配置されたＶ／Ｉ用パッド及び配線を通じて行われる。ここで、アレイ検査方式及び目視検査方式は、一定単位にゲート配線及びソース配線をそれぞれグループ化して（例えば、２Ｇ２Ｄ、２Ｇ３Ｄ等）、テスト信号を印加して検査する。
【０００６】
一方、一般的なアレイ基板において、アレイ検査方法として、ゲート配線とソース配線をそれぞれ奇数番目配線と偶数番目配線とに分離して、それぞれを静電気分散配線で連結した後、信号を印加する方式が広く利用されている。
このように、各配線を奇数番目配線と偶数番目配線にグルーピングする理由は、奇数番目配線と偶数番目配線との間に互いに異なる電圧を印加すると、互いに隣接する配線又はピクセル間のショート不良が発生する時、二つの電位の連結によって互いに異なる電圧として認識されるためである。
【０００７】
又、アレイ基板とカラーフィルタ基板が接合され液晶が満たされた液晶セルの検査方法も、ゲート配線及びソース配線のそれぞれを奇数と偶数にグルーピングして、グルーピングされたそれぞれの配線を静電気分散配線で連結した後、検査信号を印加する方式が広く利用されている。
【０００８】
しかしながら、これら検査工程進行時に静電気が発生し、これら検査に悪影響を及ぼすという問題があった。
【０００９】
【特許文献１】特開２００１−０５３２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記従来のアレイ基板における問題点に鑑みてなされたものであって、本発明の目的は、静電気分散配線を通じて、工程進行時に発生する静電気による悪影響を低減させたアレイ基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明によるアレイ基板は、水平方向に延長された第１テスト配線と、前記第１テスト配線と平行する第２テスト配線と、最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、垂直方向に延長された第１ソース配線群と、前記第２テスト配線と連結しながら、垂直方向に延長された第２ソース配線群と、水平方向に延長された複数のゲート配線と、前記第１ソース配線群及び前記第２ソース配線群とゲート配線によって定義される領域のそれぞれに形成されたスイッチング素子とを有することを特徴とする。
【００１２】
また、上記目的を達成するためになされた本発明によるアレイ基板は、垂直方向に延長された第１テスト配線と、前記第１テスト配線と平行する第２テスト配線と、最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、水平方向に延長された第１ゲート配線群と、前記第２テスト配線と連結しながら水平方向に延長された第２ゲート配線群と、垂直方向に延長された複数のソース配線と、前記第１ゲート配線群及び前記第２ゲート配線群とソース配線によって定義される領域に形成されたスイッチング素子とを有することを特徴とする。
【００１３】
また、上記目的を達成するためになされた本発明によるアレイ基板は、垂直方向に延長された第１テスト配線と、前記第１テスト配線と平行する第２テスト配線と、最外郭部分で各々が連結し、前記第１テスト配線と連結しながら、水平方向に延長された第１ゲート配線群と、前記第２テスト配線と連結しながら、水平方向に延長された第２ゲート配線群と、水平方向に延長された第３テスト配線と、前記第３テスト配線と平行する第４テスト配線と、最外郭部分で各々が連結し、前記第３テスト配線と連結して、垂直方向に延長された第１ソース配線群と、前記第４テスト配線と連結しながら垂直方向に延長された第２ソース配線群と、前記第１及び第２ゲート配線と前記第１及び第２ソース配線とによって定義される領域に形成されたスイッチング素子とを有することを特徴とする。
【００１４】
上記目的を達成するためになされた本発明によるアレイ基板の製造方法は、水平方向の第１テスト配線及び第２テスト配線と、水平方向のゲート配線を形成する段階（ａ）と、最外郭部分の水平方向に静電気分散配線を形成し、該静電気分散配線から延長されながら垂直方向に形成される第１ソース配線群と、前記第１ソース配線群から離隔された第１ドレイン電極を形成して第１スイッチング素子を定義し、前記静電気分散配線とは独立しながら垂直方向に形成される第２ソース配線群と、前記第２ソース配線群から離隔された第２ドレイン電極を形成して第２スイッチング素子を定義する段階（ｂ）と、前記第１テスト配線と第１ソース配線群とを連結する第１ブリッジパターンと、前記第２テスト配線と第２ソース配線群とを連結する第２ブリッジパターンと、前記第１スイッチング素子に連結された第１画素電極層と、前記第２スイッチング素子に連結された第２画素電極層とを形成する段階（ｃ）とを有することを特徴とする。
【００１５】
また、上記目的を達成するためになされた本発明によるアレイ基板の製造方法は、水平方向の第１テスト配線及び第２テスト配線を形成し、最外郭部分の垂直方向に第２静電気分散配線を形成し、前記第２静電気分散配線から延長されながら水平方向に形成される第１ゲート配線群と、前記第２静電気分散配線とは独立しながら水平方向に形成される第２ゲート配線群を形成する段階（ａ）と、垂直方向の第３テスト配線及び第４テスト配線と、最外郭部分の水平方向に第１静電気分散配線を形成して、前記第１静電気分散配線から延長されながら垂直方向に形成される第１ソース配線群と、前記第１ソース配線群から離隔された第１ドレイン電極を形成して第１スイッチング素子を定義し、前記第１静電気分散配線とは独立しながら垂直方向に形成される第２ソース配線群と、前記第２ソース配線群から離隔された第２ドレイン電極を形成して第２スイッチング素子を定義する段階（ｂ）と、前記第１テスト配線と第１ソース配線群とを連結する第１ブリッジパターンと、前記第２テスト配線と第２ソース配線群とを連結する第２ブリッジパターンと、第１ゲート配線群と第３テスト配線とを連結する第３ブリッジパターンと、第２ゲート配線群と第４テスト配線とを連結する第４ブリッジパターンと、前記第１スイッチング素子に連結された第１画素電極層と、前記第２スイッチング素子に連結された第２画素電極層とを形成する段階（ｃ）とを有することを特徴とする。
【発明の効果】
【００１６】
本発明に係るアレイ基板及びその製造方法によれば、ソース配線のうち、奇数番目又は偶数番目ソース配線に連結される静電気分散配線、又はゲート配線のうち、奇数番目又は偶数番目ゲート配線に連結される静電気分散配線を形成することによって、静電気による損傷防止するという効果がある。
【００１７】
又、静電気分散配線と連結されないソース配線をアレイ検査配線と連結させ、静電気分散配線と連結されないゲート配線をアレイ検査配線と連結させることによって、２Ｇ２Ｄ検査条件を自動的に充足させることができる。これによって、１Ｇ１Ｄ配線分離のための追加工程であるメタルエッチング工程やレーザートリミングが必要ではないという効果がある。
【００１８】
又、Ｖ／Ｉ工程時、偶数／奇数配線間の面抵抗の差が発生しなく、表示の明るさ差を減少させることができ、検査工程の検出能力を維持することができるという効果がある。
又、画素電極を形成する時に形成するブリッジパターン形成前にもそれぞれのゲート配線とソース配線は連結されているので、静電気による悪影響を最小化させることができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
次に、本発明に係るアレイ基板及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図面において、複数の層（又は、膜）及び領域を明確に表現するために、厚さを拡大し表現した。全体的に、図面説明の時、観察者の観点から説明し、層、膜、領域、板等の部分が他の部分の「上に」あるとする時、これは、他の部分の「すぐ上に」ある場合のみならず、その中間に更に他の部分がある場合も含む。反対に、ある部分が他の部分の「すぐ上に」あるとする時には、中間に他の部分がないことを意味する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例によるアレイ基板用母基板を概略的に説明するための平面図である。
図１を参照すると、本発明の第１の実施例によるアレイ基板用母基板は、切断線によって定義されるアレイ基板１００、第１アレイ検査部２１０、垂直静電気分散配線２２０、第２アレイ検査部２４０、及び水平静電気分散配線２５０を含む。
【００２１】
アレイ基板用母基板は、表示領域ＤＡ、前記表示領域ＤＡを取り囲む第１周辺領域ＰＡ１、及び前記第１周辺領域ＰＡ１を取り囲む第２周辺領域ＰＡ２を有する（図２参照）。
アレイ基板１００は、表示領域ＤＡ及び第１周辺領域ＰＡ１に形成され、第１及び第２アレイ検査部２１０、２４０は、第１周辺領域ＰＡ１に形成され、垂直及び水平静電気分散配線２２０、２５０は、第２周辺領域ＰＡ２に形成される。図面上では、１個のアレイ基板がアレイ基板用母基板に形成されるところを図示したが、２個以上のアレイ基板をアレイ基板用母基板に形成することも可能である。
【００２２】
アレイ基板１００は、表示領域ＤＡに形成された画素部１１０、画素部１１０の外郭である第１周辺領域ＰＡ１に形成された第１Ｖ／Ｉ検査部１２０、及び第２Ｖ／Ｉ検査部１３０を有する。
画素部１１０は、垂直方向に形成された複数のソース配線、水平方向に形成された複数のゲート配線、ソース配線とゲート配線に連結されるスイッチング素子ＴＦＴ、スイッチング素子ＴＦＴに連結される液晶キャパシタＣＬＣの第１電極（又は、画素電極）、及びストレージキャパシタＣＳＴを含む。
【００２３】
第１Ｖ／Ｉ検査部１２０は、第１Ｖ／Ｉパッド１２１と第１Ｖ／Ｉ配線１２３、及び複数の第１駆動チップパッド１２５を有する。第１駆動チップパッド１２５は、駆動チップを実装するためのパッドであって、所定単位にグルーピングされたソース配線の集合である。第１Ｖ／Ｉパッド１２１及び第１Ｖ／Ｉ配線１２３は、第１駆動チップパッド１２５別にそれぞれ分離され形成される。第１Ｖ／Ｉパッド１２１は、３Ｄ方式によって、３ｎ−２、３ｎ−１、３ｎ（ここで、ｎ＝１、２、３、・・・である自然数）番目配線別にグループ化した３個のパッドを有する。
【００２４】
第２Ｖ／Ｉ検査部１３０は、第２Ｖ／Ｉパッド１３１、第２Ｖ／Ｉ配線１３３、及び複数の第２駆動チップパッド１３５を有する。第２駆動チップパッド１３５は、駆動チップが実装されるパッドであって、所定単位のグルーピングされたゲート配線の集合である。第２Ｖ／Ｉパッド１３１及び第２Ｖ／Ｉ配線１３３は、駆動チップパッド別にそれぞれ形成され、第２Ｖ／Ｉパッド１３１は、２Ｇ方式によって、２ｎ−１、２ｎ（ここで、ｎ＝１、２、３、・・・である自然数）番目配線別にグループ化した２個のパッドを有する。
【００２５】
第１アレイ検査部２１０は、アレイ基板１００上に形成された複数のソース配線の電気的な動作状態を検査するテスト信号が印加される。第１アレイ検査部２１０は、第１及び第２アレイ検査パッド２１３、２１５と、第１及び第２アレイ検査配線２１２、２１４を含む。上記したアレイ検査工程の場合、電圧検出検査なので、電圧補償又は電圧差基準設定によって充分に検査工程が可能である。
【００２６】
具体的に、２Ｄ方式によって第１アレイ検査パッド２１３には、奇数番目ソース配線に印加される第１テスト信号の印加を受け、第２アレイ検査パッド２１５には、偶数番目ソース配線に印加される第２テスト信号の印加を受ける。第１アレイ検査配線２１２は奇数番目ソース配線と連結され、第２アレイ検査配線２１４は偶数番目ソース配線と連結される。
【００２７】
垂直静電気分散配線２２０は、アレイ基板１００上に水平方向に形成された複数のゲート配線に外部の静電気が直接的に流入することを遮断する。垂直静電気分散配線２２０は、第２アレイ検査部１３０の最外郭部分で複数のゲート配線のうち、奇数番目のゲート配線を並列にグループ化する垂直方向に形成された配線である（２Ｇ方式）。
【００２８】
第２アレイ検査部２４０は、アレイ基板１００上に形成された複数のゲート配線の電気的な動作状態を検査するテスト信号が印加される。第２アレイ検査部２４０は、第３及び第４アレイ検査パッド２４３、２４５と、第３及び第４アレイ検査配線２４２、２４４を含む。
【００２９】
具体的に、２Ｄ方式によって第３アレイ検査パッド２４３には、奇数番目ゲート配線に印加される第３テスト信号の印加を受け、第４アレイ検査パッド２４５には、偶数番目ゲート配線に印加される第４テスト信号の印加を受ける。第３アレイ検査配線２４２は奇数番目ゲート配線と連結され、第４アレイ検査配線２４４は偶数番目ゲート配線と連結される。
【００３０】
第３及び第４アレイ検査パッド２４３、２４５は、２Ｇ方式によって、奇数番目ゲート配線に第１テスト信号を印加する第３アレイ検査パッド２４３と、偶数番目ゲート配線に第２テスト信号を印加する第４アレイ検査パッド２４５を含む。第３及び第４アレイ検査配線２４２、２４４も、奇数番目ゲート配線と連結される第３アレイ検査配線２４２と、偶数番目ゲート配線と連結される第４アレイ検査配線２４４を含む。
【００３１】
水平静電気分散配線２５０は、アレイ基板１００上に垂直方向に形成された複数のソース配線に外部の静電気が直接的に流入することを遮断する。水平静電気分散配線２５０は、第１アレイ検査部２１０の最外郭部分で複数のソース配線のうち、奇数番目のソース配線を並列にグループ化する水平方向に形成された配線である（２Ｄ方式）。
【００３２】
以上で説明したように図２を参照すると、水平静電気分散配線２５０と連結される奇数番目ソース配線２５１を切断線によって定義されるセル領域内の第１アレイ検査配線２１２と連結させ、垂直静電気分散配線２２０と連結される奇数番目ゲート配線２２１を切断線によって定義されるセル領域内の第３アレイ検査配線２４２と連結させることによって、静電気による損傷を防止することができる。
【００３３】
又、水平静電気分散配線２５０と連結されないソース配線２５５を第１アレイ検査配線２１２と隣接する第２アレイ検査配線２１４と連結させ、垂直静電気分散配線２２０と連結されないゲート配線２２５を第３アレイ検査配線２４２と隣接する第４アレイ検査配線２４４と連結させることによって、２Ｇ２Ｄ検査条件を自動的に満足させることができる。
【００３４】
図２は、図１の母基板の一部を抜粋した平面図であり、図３は、図２の母基板を切断線Ｉ−Ｉ’に沿って切断した断面図である。
図２及び図３を参照すると、第１アレイ検査配線２１２は、母基板の第１周辺領域ＰＡ１で水平方向に延長され、第２アレイ検査配線２１４は、母基板の第１周辺領域ＰＡ１で第１アレイ検査配線２１２と平行に延長される。
【００３５】
垂直静電気分散配線２２０は、母基板の第２周辺領域ＰＡ２で垂直方向に延長される。
第３アレイ検査配線２４２は、母基板の第１周辺領域ＰＡ１で垂直方向に延長され、第４アレイ検査配線２４４は、母基板の第１周辺領域ＰＡ１で第３アレイ検査配線２４２と平行に延長される。
水平静電気分散配線２５０は、母基板の第２周辺領域ＰＡ２で水平方向に延長される。
【００３６】
第１ゲート配線２２１は、垂直静電気分散配線２２０から延長され、第３アレイ検査配線２４２と連結しながら、水平方向に延長される。第２ゲート配線２２５は、第４アレイ検査配線２４４と連結しながら、水平方向に延長される。垂直静電気分散配線２２０は、第１ゲート配線２２１や第２ゲート配線２２５の幅より広く形成する。ここでは、５倍以上の幅を有するのが好ましい。
【００３７】
第１ソース配線２５１は、水平静電気分散配線２５０から延長され、第１アレイ検査配線２１２と連結しながら垂直方向に延長される。第２ソース配線２５５は、第２アレイ検査配線２１４と連結しながら、垂直方向に延長される。水平静電気分散配線２５０は、第１ソース配線２５１や第２ソース配線２５５の幅より広く形成する。ここでは、５倍以上の幅を有するのが好ましい。
【００３８】
互いに隣接するゲート配線と互いに隣接するソース配線によって定義される領域である表示領域には、スイッチング素子、及びスイッチング素子のドレイン電極に連結された画素電極が形成される。
第１及び第２アレイ検査配線２１２、２１４は、表示領域ＤＡを取り囲む第１周辺領域ＰＡ１に形成され、水平静電気分散配線２５０は、第１周辺領域ＰＡ１を取り囲む第２周辺領域ＰＡ２に形成される。
【００３９】
次に、図４乃至図１４を参照して、本発明による母基板の製造工程を説明する。
図４は、図２の母基板の第１製造工程を説明するための平面図であり、図５は、図４のＩＩ−ＩＩ’線での断面図であって、特に、ゲートメタル形成時、奇数番目ゲート配線同士にグループ化する垂直静電気分散配線を形成する工程である。
【００４０】
図４及び図５に示すように、絶縁基板上にゲート導電材料をスパッタリング方法を利用して蒸着する。スパッタリング方法は、電界によって高速で加速された電子がアルゴン原始と衝突して、アルゴン原子をアルゴンイオンと電子に分離させ、励起されたアルゴンイオンが負電圧に印加されたターゲットに衝突して、ターゲット原子を飛散させ、飛散されたターゲット原子を蒸着しようとする基板上に積層する蒸着方法である。
【００４１】
その後、第１マスクＭＡ１を利用したフォトリソグラフィ工程を通じて、第１ゲート配線２２１、第１ゲート配線２２１の終端に連結された第１ゲートパッド２２２、第１ゲート配線２２１から延長された第１ゲート電極２２３を形成し、第２ゲート配線２２５、第２ゲート配線２２５の終端に連結された第２ゲートパッド２２６、第２ゲート配線２２５から延長された第２ゲート電極２２７を形成する。この際、奇数番目ゲート配線同士にグループ化する垂直静電気分散配線２２０を第２周辺領域ＰＡ２に形成する。垂直静電気分散配線２２０は、後続する工程でゲート配線に加わる静電気を分散させるためである。
第１周辺領域ＰＡ１で水平方向に延長された第１アレイ検査配線２１２と、第１アレイ検査配線２１２と平行に延長された第２アレイ検査配線２１４を形成する。
【００４２】
図６は、図２の母基板の第２製造工程を説明するための平面図であり、図７及び図８は、図６のＩＩＩ−ＩＩＩ’線での断面図である。
【００４３】
図６乃至図８に示すように、窒化シリコン（ＳｉＮｘ）膜のような物質のゲート絶縁膜２３０と、アモルファス−シリコン（ａ−Ｓｉ）層を蒸着した後、アモルファス−シリコン（ａ−Ｓｉ）層に不純物をドーピングさせたアモルファス−シリコン（ｎ＋ａ−Ｓｉ）層を定義し半導体層２３２を形成して、半導体層２３２を第２マスクＭＡ２を利用したフォトリソグラフィ工程を通じて薄膜トランジスタの半導体パターンを形成する。ゲート絶縁膜２３０や、アモルファス−シリコン（ａ−Ｓｉ）層の蒸着は、ＬＰＣＶＤ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はスパッタリング等で行うことができる。
【００４４】
図９は、図２の母基板の第３製造工程を説明するための平面図であり、図１０及び図１１は、図９のＩＶ−ＩＶ’線での断面図である。
図９乃至図１１に示すように、ソース配線の形成のための導電材料をスパッタリング方法を利用して蒸着して、第３マスクＭＡ３を利用したフォトリソグラフィ工程を通じてソース配線２５１、ソース配線２５１から延長されたソース電極２５３、及びソース電極２５３と一定間隔だけ離隔されたドレイン電極２５４を形成する。勿論、半導体層２３２とソース配線２５１、ソース電極２５３、及びドレイン電極２５４は、一つのマスクを利用してフォトリソグラフィ工程を行うと、一つのマスクを使用する工程を省略することもできる。
【００４５】
その後、窒化シリコン（ＳｉＮｘ）膜のようなパッシベーション膜２６０と、有機絶縁膜２６２を順次に蒸着して保護絶縁膜を形成する。図面上では、パッシベーション膜２６０上に有機絶縁膜２６２を形成したことを図示したが、上記した有機絶縁膜２６２を省略することもできる。
【００４６】
図１２は、図２の母基板の第４製造工程を説明するための平面図であり、図１３及び図１４は、図１２のＶ−Ｖ’線での断面図である。
図１２乃至図１４に示すように、保護絶縁膜である、パッシベーション膜２６０、有機絶縁膜２６２を第４マスクＭＡ４を利用したフォトリソグラフィ工程を通じて、ドレイン電極２５４上の保護絶縁膜である、パッシベーション膜２６０、有機絶縁膜２６２をエッチングする。この際、ゲートパッド領域のゲート絶縁膜も同時にエッチングされ、第１及び第２ゲートパッド部２２２、２２６が露出され、データパッド領域の保護絶縁膜もそれぞれエッチングされ、第１及び第２データパッド部２５２、２５６は露出される。
【００４７】
具体的には、保護絶縁膜である、パッシベーション膜２６０、有機絶縁膜２６２の一部を除去して、第１ゲート配線２２１と第３アレイ検査配線２４２を電気的に連結するための第１及び第２連結ホールＣＮＴ１、ＣＮＴ２と、スイッチング素子のドレイン電極２５４を露出させる連結ホールＣＴＮ３と、第２アレイ検査配線２１４と第２ソース配線２５５を電気的に連結するための第４及び第５連結ホールＣＮＴ４、ＣＮＴ５と、第１アレイ検査配線２１２と第１ソース配線２５１を電気的に連結するための第６及び第７連結ホールＣＮＴ６、ＣＮＴ７を形成する。
【００４８】
勿論、第２ゲート配線２２５と第４アレイ検査配線２４４を連結するための連結ホールと、第１及び第２ゲートパッドを露出させる連結ホールと、第１及び第２ソースパッドを露出させる連結ホールも形成する。
【００４９】
図１４は、図２の母基板の第５製造工程を説明するための断面図である。
図１４に示すように、保護絶縁膜である、パッシベーション膜２６０、有機絶縁膜２６２上に、ＩＴＯ等の画素電極形成用導電材料２７０を蒸着して、第５マスクＭＡ５を利用したフォトリソグラフィ工程を通じて、図２及び図３に示すように、画素電極２７１と、ブリッジパターン２７２、２７４、２７６、２７８を形成する。
【００５０】
具体的には、垂直静電気分散配線２２０から延長された第１ゲート配線２２１は、第１ブリッジパターン２７２によって第３アレイ検査配線２４２と電気的に連結され、垂直静電気分散配線２２０とは独立的な第２ゲート配線２２５は、第２ブリッジパターン２７４によって第４アレイ検査配線２４４と電気的に連結される。
【００５１】
又、水平静電気分散配線２５０と独立的な第２ソース配線２５５は、第４ブリッジパターン２７６によって第２アレイ検査配線２１４と電気的に連結され、水平静電気分散配線２５０から延長された第１ソース配線２５１は、第３ブリッジパターン２７８によって第１アレイ検査配線２１２と電気的に連結される。これによって、自動的な２Ｇ２Ｄのアレイテストが可能である。
又、セル分離工程を実施することによって、同一メタルによって連結された奇数番目静電気分散配線は分離される。
【００５２】
その後、Ｖ／Ｉ工程を実施すると、各２Ｇ、２Ｄ静電気分散配線間の抵抗が同じなので、均一なＶ／Ｉ工程を実現することができる。Ｖ／Ｉ工程のために、同一メタルで形成された静電気分散配線は、ガラスエッジグラインド（Ｇｌａｓｓ  Ｅｄｇｅ  Ｇｒｉｎｄ）方式又はレーザートリミングで除去した後、グロステスト又はドライブＩＣを付着する。
【００５３】
上述した本発明の第１の実施例では、複数の奇数番目又は偶数番目ソース配線を第１ソース配線（群）として定義し、残りを第２ソース配線（群）として定義し、複数の奇数番目又は偶数番目ゲート配線を第１ゲート配線（群）として定義し、残りを第２ゲート配線（群）として定義する時、奇数番目ソース配線は水平静電気分散配線から延長させながら、第１アレイ検査配線と連結させ、偶数番目ソース配線は水平静電気分散配線とは独立して、第２アレイ検査配線と連結させ、奇数番目ゲート配線は垂直静電気分散配線から延長させながら、第３アレイ検査配線と連結させ、偶数番目ゲート配線は垂直静電気分散配線とは独立して、第４アレイ検査配線と連結されたことを説明した。
【００５４】
このように、水平静電気分散配線と連結される奇数番目ソース配線を切断線によって定義されるセル領域内のアレイ検査配線と連結させることによって、後続する工程で発生される静電気による損傷を防止することができる。
又、水平静電気分散配線と連結されないソース配線を第３アレイ検査配線と隣接する第４アレイ検査配線と連結させることによって、２Ｇ２Ｄ、Ｖ／Ｉ検査条件を自動的に充足させることができる。
勿論、偶数番目ソース配線及びゲート配線を水平及び垂直静電気分散配線にそれぞれ延長させ、奇数番目ソース配線及びゲート配線を水平及び垂直静電気分散配線に独立させることもできる。
【実施例２】
【００５５】
図１５は、本発明の第２の実施例によるアレイ基板用母基板を概略的に説明するための平面図であり、図１６は、図１５の母基板の一部を抜粋した平面図である。
図１５及び図１６を参照すると、本発明の第２の実施例によるアレイ基板用母基板は、切断線によって定義されるアレイ基板１００と、第１アレイ検査部３１０、垂直静電気分散配線３２０、第２アレイ検査部３４０、水平静電気分散配線３５０を含む。上述した図１と比較する時、同じ構成要素には、同じ図面符号を付与して、その重複説明は省略する。
【００５６】
母基板は、表示領域ＤＡ、表示領域ＤＡを取り囲む第１周辺領域ＰＡ１、及び第１周辺領域ＰＡ１を取り囲む第２周辺領域ＰＡ２を有する。
アレイ基板１００は、表示領域ＤＡ及び第１周辺領域ＰＡ１に形成され、第１及び第２アレイ検査部３１０、３４０は、第１周辺領域ＰＡ１に形成され、垂直及び水平静電気分散配線３２０、３５０は、第２周辺領域ＰＡ２に形成される。図面上では、一つのアレイ基板が母基板に形成されたことを図示したが、２個以上のアレイ基板を母基板に形成することも可能である。
【００５７】
第１アレイ検査部３１０には、アレイ基板１００上に形成された複数のソース配線の電気的な動作状態を検査するテスト信号が印加される。第１アレイ検査部３１０は、第１及び第２アレイ検査パッド３１３、３１５と、第１及び第２アレイ検査配線３１２、３１４を含む。
【００５８】
具体的には、２Ｄ方式によって第１アレイ検査パッド３１３には、奇数番目ソース配線に印加される第１テスト信号の印加を受け、第２アレイ検査パッド３１５には、偶数番目ソース配線に印加される第２テスト信号の印加を受ける。第１アレイ検査配線３１２は奇数番目ソース配線と連結され、第２アレイ検査配線３１４は偶数番目ソース配線と連結される。
【００５９】
垂直静電気分散配線３２０は、アレイ基板１００上に水平方向に形成された複数のゲート配線に外部の静電気が直接的に流入することを遮断する。垂直静電気分散配線３２０は、第２アレイ検査部３４０の最外郭部分で複数のゲート配線を並列にグループ化する垂直方向に形成された単一配線である（１Ｇ方式）。
【００６０】
第２アレイ検査部３４０には、アレイ基板１００上に形成された複数のゲート配線の電気的な動作状態を検査するテスト信号が印加される。第２アレイ検査部３４０は、第３及び第４アレイ検査パッド３４３、３４５と、第３及び第４アレイ検査配線３４２、３４４を含む。
【００６１】
具体的には、２Ｄ方式によって、第３アレイ検査パッド３４３には奇数番目ゲート配線に印加される第３テスト信号の印加を受け、第４アレイ検査パッド３４５には偶数番目ゲート配線に印加される第４テスト信号の印加を受ける。第３アレイ検査配線３４２は、奇数番目ゲート配線と連結され、第４アレイ検査配線３４４は、偶数番目ゲート配線と連結される。
【００６２】
水平静電気分散配線３５０は、アレイ基板１００上に垂直方向に形成された複数のソース配線に外部の静電気が直接的に流入することを遮断する。水平静電気分散配線３５０は、第１アレイ検査部３１０の最外郭部分で複数のソース配線のうち、奇数番目のソース配線を並列にグループ化する水平方向に形成された配線である（２Ｄ方式）。
【００６３】
上述した本発明の第２の実施例では、複数のソース配線のうち、奇数番目又は偶数番目ソース配線を第１ソース配線（群）として定義し、残りを第２ソース配線（群）として定義する時、第１ソース配線（群）は、水平静電気分散配線から延長されながら、第１アレイ検査配線と連結され、第２ソース配線（群）は、水平静電気分散配線とは独立して、第２アレイ検査配線と連結されることを説明した。
【００６４】
このように、水平静電気分散配線と連結される奇数番目ソース配線を切断線によって定義されるセル領域内のアレイ検査配線と連結させることによって、静電気による損傷を防止することができる。
又、水平静電気分散配線と連結されないソース配線を第３アレイ検査配線と隣接する第４アレイ検査配線と連結させることによって、１Ｇ２Ｄ検査条件を自動的に充足させることができる。
【実施例３】
【００６５】
図１７は、本発明の第３の実施例によるアレイ基板用母基板を概略的に説明するための平面図であり、図１８は、図１７の母基板の一部を抜粋した平面図である。
図１７及び図１８を参照すると、本発明の第３の実施例によるアレイ基板用母基板は、切断線によって定義されるアレイ基板１００と、第１アレイ検査部４１０、垂直静電気分散配線４２０、第２アレイ検査部４４０、水平静電気分散配線４５０を含む。上述した図１と比較する時、同じ構成要素には同じ参照符号を付与して、その重複説明は省略する。
【００６６】
母基板は、表示領域ＤＡ、表示領域ＤＡを取り囲む第１周辺領域ＰＡ１、及び第１周辺領域ＰＡ１を取り囲む第２周辺領域ＰＡ２を有する。
アレイ基板１００は、表示領域ＤＡ及び第１周辺領域ＰＡ１に形成され、第１及び第２アレイ検査部４１０、４４０は、第１周辺領域ＰＡ１に形成され、垂直及び水平静電気分散配線４２０、４５０は、第２周辺領域ＰＡ２に形成される。図面上では、一つのアレイ基板が母基板に形成されたことを図示したが、２個以上のアレイ基板を母基板に形成することも可能である。
【００６７】
第１アレイ検査部４１０には、アレイ基板１００上に形成された複数のソース配線の電気的な動作状態を検査するテスト信号が印加される。第１アレイ検査部４１０は、第１及び第２アレイ検査パッド４１３、４１５と、第１及び第２アレイ検査配線４１２、４１４を含む。
【００６８】
具体的には、２Ｄ方式によって、第１アレイ検査パッド４１３には奇数番目ソース配線に印加される第１テスト信号の印加を受け、第２アレイ検査パッド４１５には偶数番目ソース配線に印加される第２テスト信号の印加を受ける。第１アレイ検査配線４１２は奇数番目ソース配線と連結され、第２アレイ検査配線４１４は、偶数番目ソース配線と連結される。
【００６９】
垂直静電気分散配線４２０は、アレイ基板１００上に水平方向に形成された複数のゲート配線に外部の静電気が直接的に流入することを遮断する。垂直静電気分散配線４２０は、第２アレイ検査部４４０の最外郭部分で複数のゲート配線のうち、奇数番目ゲート配線を並列にグループ化する垂直方向に形成された単一配線である（２Ｇ方式）。
【００７０】
第２アレイ検査部４４０には、アレイ基板１００上に形成された複数のゲート配線の電気的な動作状態を検査するテスト信号が印加される。第２アレイ検査部４４０は、第３及び第４アレイ検査パッド４４３、４４５と、第３及び第４アレイ検査配線４４２、４４４を含む。
【００７１】
第３及び第４アレイ検査パッド４４３、４４５は、２Ｇ方式によって、奇数番目ゲート配線に第１テスト信号を印加する第３アレイ検査パッド４４３と偶数番目ゲート配線に第２テスト信号を印加する第４アレイ検査パッド４４５を含む。第３及び第４アレイ検査配線４４２、４４４も、奇数番目ゲート配線と連結される第３アレイ検査配線４４２と偶数番目ゲート配線と連結される第４アレイ検査配線４４４を含む。
【００７２】
水平静電気分散配線４５０は、アレイ基板１００上に垂直方向に形成された複数のソース配線に外部の静電気が直接的に流入することを遮断する。水平静電気分散配線４５０は、第１アレイ検査部４１０の最外郭部分で複数のソース配線を並列にグループ化する水平方向に形成された配線である（１Ｄ方式）。
【００７３】
上述した本発明の第３の実施例では、複数のゲート配線のうち、奇数番目又は偶数番目ゲート配線を第１ゲート配線（群）として定義し、残りを第２ゲート配線（群）として定義する時、第１ゲート配線（群）は、垂直静電気分散配線から延長されながら、第３アレイ検査配線と連結され、第２ゲート配線（群）は、垂直静電気分散配線とは独立して、第４アレイ検査配線と連結されたことを説明した。
【００７４】
このように、垂直静電気分散配線と連結される奇数番目ゲート配線を切断線によって定義されるセル領域内のアレイ検査配線と連結させることによって、静電気による損傷を防止することができる。
又、垂直静電気分散配線と連結されない偶数番目ゲート配線を第３アレイ検査配線と隣接する第４アレイ検査配線と連結させることによって、２Ｇ１Ｄ検査条件を自動的に充足させることができる。
【００７５】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施例によるアレイ基板用母基板を概略的に説明するための平面図である。
【図２】図１の母基板の一部を抜粋した平面図である。
【図３】図２の母基板をＩ−Ｉ’線に沿って切断した断面図である。
【図４】図２の母基板の第１製造工程を説明するための平面図である。
【図５】図４のＩＩ−ＩＩ’線での断面図である。
【図６】図２の母基板の第２製造工程を説明するための平面図である。
【図７】図６のＩＩＩ−ＩＩＩ’線での断面図である。
【図８】図６のＩＩＩ−ＩＩＩ’線での断面図である。
【図９】図２の母基板の第３製造工程を説明するための平面図である。
【図１０】図９のＩＶ−ＩＶ’線での断面図である。
【図１１】図９のＩＶ−ＩＶ’線での断面図である。
【図１２】図２の母基板の第４製造工程を説明するための平面図である。
【図１３】図１２のＶ−Ｖ’線での断面図である。
【図１４】図１２のＶ−Ｖ’線での断面図である。
【図１５】本発明の第２の実施例によるアレイ基板用母基板を概略的に説明するための平面図である。
【図１６】図１５の母基板の一部を抜粋した平面図である。
【図１７】本発明の第３の実施例によるアレイ基板用母基板を概略的に説明するための平面図である。
【図１８】図１７の母基板の一部を抜粋した平面図である。
【符号の説明】
【００７７】
１００      アレイ基板
１１０      画素部
１２０      第１Ｖ／Ｉ検査部
１２１      第１Ｖ／Ｉパッド
１２３      第１Ｖ／Ｉ配線
１２５      第１駆動チップパッド
１３０      第２Ｖ／Ｉ検査部
１３１      第２Ｖ／Ｉパッド
１３３      第２Ｖ／Ｉ配線
１３５      第２駆動チップパッド
２１０、３１０、４１０    第１アレイ検査部
２１２、３１２、４１２    第１アレイ検査配線（第１テスト配線）
２１３、３１３、４１３    第１アレイ検査パッド
２１４、３１４、４１４    第２アレイ検査配線（第２テスト配線）
２１５、３１５、４１５    第２アレイ検査パッド
２４０、３４０、４４０    第２アレイ検査部
２４２、３４２、４４２    第３アレイ検査配線
２４３、３４３、４４３    第３アレイ検査パッド
２４４、３４４、４４４    第４アレイ検査配線
２４５、３４５、４４５    第４アレイ検査パッド
２２０、３２０、４２０    垂直静電気分散配線
２５０、３５０、４５０    水平静電気分散配線
【図１】
2006086520.tif 000003
【図２】
2006086520.tif 000004
【図３】
2006086520.tif 000005
【図４】
2006086520.tif 000006
【図５】
2006086520.tif 000007
【図６】
2006086520.tif 000008
【図７】
2006086520.tif 000009
【図８】
2006086520.tif 000010
【図９】
2006086520.tif 000011
【図１０】
2006086520.tif 000012
【図１１】
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【図１２】
2006086520.tif 000014
【図１３】
2006086520.tif 000015
【図１４】
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【図１５】
2006086520.tif 000017
【図１６】
2006086520.tif 000018
【図１７】
2006086520.tif 000019
【図１８】
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