(57)【要約】【課題】撮像センサにおいて、画素エレメントによる光検出器のシャドーイングを低減させる画素構造を提供し、これにより、画素によって生成される画像の輝度の低下を防ぐ。【解決手段】金属相互接続セグメントおよびこれに対応するビアを、画素の位置やその他のパラメータに基づくシフト距離およびシフト方向でシフトさせる。さらに、場合によりスパンエレメントを提供することによって、この金属相互接続画素エレメントおよびビアのシフトを、必要な電気的な通信を維持しながら可能にする。【選択図】図６
2006313915.tif 000002
【特許請求の範囲】
【請求項１】
光学中心を有する画素のアレイを含む撮像センサであって、該アレイが、
前記光学中心から第１の方向に実質的に第１の距離を置いて設けられている第１の画素であって、
第１の位置から前記光学中心に向かうシフト距離を置いて第２の金属層に配置されている第１の金属セグメントと、
前記第１の金属セグメントと第１の金属層との間を結合する第１の層間接続エレメントであって、該層間接続エレメントが、第２の位置から前記光学中心に向かうシフト距離を置いて配置されている、第１の層間接続エレメントと
を備えており、前記第２の位置が前記第１の位置と整合している、第１の画素と、
前記光学中心から、前記第１の方向とは反対の第２の方向に実質的に第１の距離を置いて設けられている第２の画素であって、
第３の位置から前記光学中心に向かうシフト距離を置いて第２の金属層に配置されている第２の金属セグメントと、
前記第１の金属層と前記第２の金属層との間を結合する第２の層間接続エレメントであって、該層間接続エレメントが、第３の位置と整合する第４の位置に配置されている、第２の層間エレメントと、
前記第２の金属セグメントに結合しかつ該第２の金属セグメントから通常は第２の方向に延びており、前記第２の層間接続エレメントに結合しているスパンエレメントと
を備えている、第２の画素とを含む、撮像センサ。
【請求項２】
前記シフト距離の大きさが、前記光学中心からの距離が大きくなるにつれ前記撮像センサを横切って非線形的に増加する、請求項１に記載の撮像センサ。
【請求項３】
前記シフト距離の方向が、前記画素の、前記光学中心に対する配向に依存する、請求項１に記載の撮像センサ。
【請求項４】
前記シフト距離が、前記第１の画素および前記第２の画素への主光線の光入射の角度に基づいている、請求項１に記載の撮像センサ。
【請求項５】
前記スパンエレメントが、前記第２の金属層に配置されている、請求項１に記載の撮像センサ。
【請求項６】
前記スパンエレメントが、少なくともシフト距離だけ、概ね第２の方向に延びている、請求項１に記載の撮像センサ。
【請求項７】
前記スパンエレメントが、前記第２の金属セグメントと連続しており、該第２の金属セグメントから延びている、請求項１に記載の撮像センサ。
【請求項８】
前記第１の金属セグメントおよび第２の金属セグメントがそれぞれ、電圧バスを含む、請求項１に記載の撮像センサ。
【請求項９】
前記第１の金属セグメントおよび第２の金属セグメントが、前記アレイを横切って延びる信号バスを含む、請求項１に記載の撮像センサ。
【請求項１０】
前記撮像センサが、相補的な金属酸化物半導体撮像センサを含む、請求項１に記載の撮像センサ。
【請求項１１】
前記アレイの画素のそれぞれが、埋め込みゲートフォトダイオード型の画素を含む、請求項１に記載の撮像センサ。
【請求項１２】
前記第１の金属層が、第２の金属層とシリコン基板との間に配置されている、請求項１に記載の撮像センサ。
【請求項１３】
光学中心を有する画素のアレイを含む撮像センサを構成する方法であって、
前記アレイが、前記光学中心から第１の方向に実質的に第１の距離を置いて設けられている第１の画素と、前記光学中心から、前記第１の方向とは反対の第２の方向に実質的に第１の距離を置いて設けられている第２の画素とを含む、方法であって、
前記第１の画素の第１の金属セグメントを、第１の位置から前記光学中心に向かうシフト距離を置いて第２の金属層に配置し、
前記第１の金属セグメントと第１の金属層との間を結合する第１の層間接続エレメントを、第２の位置から前記光学中心に向かうシフト距離を置いて配置し、該第２の位置が、前記第１の位置と実質的に整合しており、
前記第２の画素の第２の金属セグメントを、第３の位置から前記光学中心に向かうシフト距離を置いて第２の金属層に配置し、
前記第１の金属層と前記第２の金属層との間を結合する第２の層間接続エレメントを、前記第３の位置に実質的に整合する第４の位置に配置し、
スパンエレメントを、前記第２の金属セグメントから前記第２の層間接続エレメントへ向かう概ね第２の方向に配置して、前記第２の金属エレメントを前記第２の層間接続エレメントに結合させる、方法。
【請求項１４】
前記スパンエレメントを配置することが、該スパンエレメントの、第２の金属層での延在を提供することを含む、請求項１３に記載の方法。
【請求項１５】
前記スパンエレメントを配置することが、該スパンエレメントを少なくともシフト距離だけ延在させることを含む、請求項１３に記載の方法。
【請求項１６】
前記第１、第２、第３および第４の位置が、基準の画素構成の位置となっている、請求項１３に記載の方法。
【請求項１７】
光学中心を有する画素のアレイを含む撮像センサを構成する方法であって、該アレイの各画素が、第２の金属層に設けられている金属セグメントと、該金属セグメントと第１の金属層との間を結合する層間接続エレメントとを含む方法であって、
前記アレイの各画素に対する基準の画素構成をモデル化することであって、該基準の画素構成が、
前記第２の金属層に第１の位置に設けられている金属セグメントと、
前記第１の位置に整合する第２の位置に設けられている第１の層間接続エレメントと
を含む、モデル化することと、
前記アレイの各画素に対して、
前記光学中心からの画素の距離に基づいて画素のシフト距離決定することと、
前記光学中心からの画素の方向を決定することと、
前記金属セグメントを、前記第１の位置から前記光学中心に向って前記シフト距離だけシフトさせることと、
前記画素が前記光学中心から第１の方向にある場合には、前記層間接続エレメントを、前記第２の位置から前記光学中心に向かって前記シフト距離だけシフトさせることと、
前記画素が前記光学中心から第２の方向にある場合には、ビアを前記第２の位置に維持し、スパンエレメントを設けて、シフトされた場所にある前記金属セグメントを前記層間接続エレメントに結合させることとを含む、方法。
【請求項１８】
前記シフト距離を決定することが、前記画素への入射光束の主光線の角度に相当する角度を決定する、請求項１７に記載の方法。
【請求項１９】
前記スパンエレメントを設けることが、該スパンエレメントを結合させることと、当該スパンエレメントを、少なくともシフト距離だけ前記層間接続エレメントへと延ばすこととを含む、請求項１７に記載の方法。
【請求項２０】
前記画素の方向を決定することが、前記光学中心に対して相対的な画素の配向を決定することを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置の画素の空間的構成に関する。
【背景技術】
【０００２】
固体撮像センサ（固体撮像素子、固体イメージセンサ）（「固体撮像装置」および「撮像装置」としても知られる）は、多数の分野で広い用途で用いられている。固体撮像センサは、受容した画像を、その受容画像を表す信号に変換する。固体撮像センサの例は、電荷結合デバイス（「ＣＣＤ」）、フォトダイオードアレイまたはＣＭＯＳ撮像デバイス（「ＣＭＯＳ撮像センサ」または「ＣＭＯＳ撮像アレイ」としても知られる）を含む。
【０００３】
固体撮像センサは、半導体材料、例えばシリコンまたはガリウムヒ素から製造され、デバイスに照射された画像を表すアナログ信号を発生させる相互接続された複数の光検出用の、つまり光電性のエレメント（「光検出器」または「光受容体」としても知られる）の撮像アレイを含む。典型的な撮像アレイは、行と列とに配置された多数の光検出器を含み、各光検出器は、光電荷を発生させる。光電荷は、光子が光検出器の半導体材料の表面にぶつかることによって得られ、入射光子の放射量に線形的に比例する量の自由電荷キャリア（電子−正孔の対）を生成する。各画素からの光子電荷は、対象物の各部分から反射しかつ固体撮像センサによって受容されたエネルギーレベルを表す電気的なポテンシャルである「電荷信号」に変換される。結果として得られる信号もしくはポテンシャルは、ビデオ／撮像処理回路によって読み込まれて処理され、画像を表す信号を生成する。
【０００４】
近年、ＣＭＯＳ画像センサは、撮像装置を実際に実施する任意の手段となっており、ＣＣＤまたはＣＩＤ（電化注入デバイス）のような別の技術に対してコストおよび出力に関する利点を提供する。従来のＣＭＯＳ撮像センサは、典型的には、画素の撮像アレイとして構成されており、この場合、各画素は、光検出器およびトランジスタ領域を含み、上述のように、入射光を電気信号に変換する。
【０００５】
ＣＭＯＳ撮像センサのためのアクティブ画素の設計の１つのタイプは、ピンドダイオード画素と呼ばれることが多く、４つの配線（もしくは「金属相互接続ライン」または「金属相互接続セグメント」）、光検出器（つまり、フォトダイオード）および３つのトランジスタ、つまり、リセットトランジスタ、ソースフォロワトランジスタおよびアクセストランジスタ（もしくは「トランスファーゲート」）を含む。フォトダイオードおよびトランジスタは、画素のフロアを形成するシリコン基板の活性エリアに配置されている。金属相互接続セグメントの２つは、第１の金属層（一般化して金属−１と呼ぶ）に設けられており、この金属層は、シリコン基板上に形成されているポリシリコン層上に配置されており、リセット信号およびアクセス（「トランスファー（転送）」）信号を画素に供給する。
【０００６】
第２の金属層（一般化して金属−２と呼ぶ）における上記の始めの２つの金属相互接続セグメントに対して垂直に設けられている残りの２つの金属相互接続セグメントは、第１の金属層上に設けられている誘電体絶縁層上に配置されており、電力を供給し、画素に対する列選択を提供する。金属−１層は、導電性のコンタクトによってポリシリコン層およびシリコン基板の活性エリアに結合し、金属−２層は、導電性のビアによって金属−１層に結合している。これらのコンタクトおよびビアによって、金属相互接続セグメントの、互いの電気的な通信、ならびにポリシリコン層および画素のシリコン基板との電気的な通信が可能となる。ＣＭＯＳ撮像センサのための典型的な３トランジスタ型アクティブ画素設計では、各画素は、４つの配線（つまり、「金属相互接続ライン」もしくは「金属相互接続セグメント」）ならびに３つのトランジスタ、つまり、リセットトランジスタ、ソースフォロワトランジスタおよびセレクトトランジスタを含む。２つの金属相互接続セグメントは、水平方向に設けられており、画素のリセットまたは画素の読み込みに対して行選択を提供する。残りの２つの金属相互接続セグメントは、垂直方向に（つまり、始めの２つの金属相互接続セグメントに対して実質的に垂直に）設けられており、画素の読み込みおよびリセットの両方に対して列選択を提供する。
【０００７】
従来のＣＭＯＳ撮像センサにおいては、光検出器、トランジスタ領域および金属相互接続セグメント、ならびに他の構造エレメントの相対的な配置を含む画素構造の配置に問題がある。従来のＣＭＯＳ撮像センサの主たる問題は、画素の光シャドーイング（画素における光の遮断）（「幾何学的シャドーイング」とも呼ばれる）である。画素光シャドーイングは、画素にぶつかる平均光線もしくは主光線が法線方向（つまり、撮像アレイ平面に対して垂直方向）から著しくずれていることにより生じる。このような条件下では、光検出器上に配置されている１つ以上の画素エレメントは、著しく多量の光をブロックして、それが光検出器に向けられることを妨げてしまう。その結果、得られた画像の輝度は著しく低下し、これにより、画像品質が劣化する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
光検出器のシャドーイングを著しく低減させる画素構造を提供し、これにより、画素によって生成される画像の輝度の低下を防ぐ。
【課題を解決するための手段】
【０００９】
一態様では、本発明は、光学中心を有する画素のアレイを含む撮像センサであって、このアレイが、光学中心から第１の方向に実質的に第１の距離を置いて設けられている第１の画素と、光学中心から、第１の方向と反対の第２の方向に実質的に第１の距離を置いて設けられている第２の画素とを有する。第１の画素は、第１の金属セグメントおよび第１の層間接続エレメントを有している。第１の金属セグメントは、第２の金属層において、第１の位置から光学中心に向かうシフト距離を置いて配置されている。第１の層間接続エレメントは、第１の金属セグメントと第１の金属層との間で結合しており、第２の位置から光学中心に向かうシフト距離を置いて配置されており、第２の位置は、第１の位置に整合している。第２の画素は、第２の金属セグメント、第２の層間接続エレメントおよびスパンエレメントを含む。第２の金属セグメントは、第２の金属層において、第３の位置から光学中心に向かうシフト距離を置いて配置されている。第２の層間接続エレメントは、第１の金属層と第２の金属層との間で、第３の位置に整合された第４の位置に配置された層間接続エレメントと結合している。スパンエレメントは、第２の金属セグメントに接続されており、第２の金属セグメントからほぼ第２の方向に延びており、第２の層間接続エレメントに結合している。
【発明を実施するための最良の形態】
【００１０】
本発明の態様は、添付図面の参照することでよりよく理解される。図面の構成要素の相対的な縮尺は必ずしも正しくない。また、同様の符号は、同様の構成要素を示す。
【００１１】
以下に、添付図面を参照して詳細な説明を行う。図面は、この詳細な説明の一部をなし、本発明を実施する特定の態様を例示するように示されている。これに関連して、方向を示す用語、例えば「上」、「下」、「前」、「後」、「前方」、「後方」「左」「右」等は、図面の配向を説明するために使用される。本発明の態様の構成要素は多数の異なる配向で配置できるので、方向を示す上記用語は、図示を目的として使用されるのであって、本発明を何ら制限するものではない。本発明の範囲から逸脱することがなければ、別の態様を適用することができ、構造的もしくは理論的な変更が可能であることを理解されたい。したがって、以下の詳細な説明が、本発明を制限することを意図していると理解すべきではなく、本発明の範囲は、添付の特許請求の範囲に規定されているものである。
【００１２】
図１に、複数の行および列に配置されている複数の画素３２を有するＣＭＯＳ撮像アレイ３０一般化して示す。各画素３２は、画像を表す受容光から光電荷を生成する。画素３２により生成される光電荷は、半導体材料、つまり光検出器（例えばフォトダイオードおよびフォトゲート）の表面に光子がぶつかり、入射光子照射に線形的に比例する量での自由電荷キャリア（つまり電子正孔対）が生成されることによって得られる。以下に詳説するように、本発明によれば、各画素３２は、金属相互接続セグメントおよびビアを有しており、これらの金属相互接続セグメントおよびビアは、アレイ３０の光学中心に対する相対位置を基にして、半導体材料上への光子照射入射量を増加させるようにシフトすることができる。
【００１３】
図２は、画素３２の例示的な構成を示す概略図であり、この構成は、埋込ゲートフォトダオイード型の画素としても一般に知られている。画素３２は、光検出器４０、アクセストランジスタ４２（しばしば「トランスファーゲート」と呼ばれる）、リセットトランジスタ４４およびソースフォロワトランジスタ４６を含む。トランスファーゲート４０のゲートは、アクセスもしくはトランスファー（ＴＸ）ライン４８に結合しており、ソースはフォトダイオード（ＰＤ）４２に、ドレインはフローティングディフュージョン領域（ＦＤ）５０に結合している。リセットトランジスタ４４のゲートは、リセット（ＲＳＴ）ライン５２に結合しており、ソースはＦＤ５０に、ドレインは電圧ライン（ＰＶＤＤ）５４に結合している。ソースフォロワトランジスタ４６のゲートは、リセットトランジスタ４４のソースに結合しており、ソースは列もしくはビット（ＢＩＴ）ライン５６に、ドレインは電圧ライン（ＰＶＤＤ）５４に結合している。１つの画素３２しか図示していないが、ＴＸライン４８、ＲＳＴライン５２は、アレイ３０の任意の行の全ての画素を横切って（に沿って）延びており、ＰＶＤＤライン５４およびＢＩＴライン５６は、アレイ３０の任意の列の全ての画素を横切って延びている。
【００１４】
画素３２は、ＴＸライン４８およびＲＳＴライン５２を介して受容された信号に基づく２つのモード、つまり積分（integration）モードおよび読出（readout）モードで動作する。始めは、画素３２はリセット状態にあり、トランスファーゲート４８およびリセットトランジスタ５２はＯＮになっている。積分を始めるために、リセットトランジスタ５２およびトランスファーゲート４８をＯＦＦにする。積分期間中、ＰＤ４２は、光により生成された電荷を蓄積する。この電荷は、画素３２の一部によって伝搬して光検出器４２上に入射する光子照射に比例する。
【００１５】
所望の時間での画素３２の積分後、リセットトランジスタ４４をＯＮにして、ＦＤ５０のリセットレベルを、ソースフォロワトランジスタ４６を介してＢＩＴライン５６でサンプリングする。続いて、トランスファーゲート４０をＯＮにして、蓄積された電荷を、ＰＤ４２からＦＤ５０へと転送する。この電荷転送によって、ＦＤ５０のポテンシャルが、ＰＶＤＤライン５４のレベルから閾値電圧を引いたものにほぼ等しいリセット値から、蓄積された電荷に依存する信号値へとそれる。この信号値を、ソースフォロワトランジスタ４６を介してＢＩＴライン５６でサンプリングするもしくは読み取る。サンプリングされた信号値とサンプリングされたリセット値との差は、画素３２に対する撮像信号を構成するものであり、ＰＤ４２上へ入射する光の強さに比例する。
【００１６】
画素３２が位置する画素の行を読み出した後、ＦＤ５０はアースされ、ソースフォロワトランジスタ４６はＯＦＦとなる。各列の画素の全てのソースフォロワトランジスタが、ワイヤードオア回路を形成しているので、ＦＤ５０をアースにすることによって、１つのソースフォロワトランジスタのみが同時に、任意の列でＯＮとなることが保証される。ＦＤ５０をアースに戻すには、一時的にＰＶＤＤ５４を低い電圧レベル（通常アース）に駆動し、ＲＳＴ５２をハイにパルスし、任意の行の各画素のフローティングディフュージョンエリア（例えばＦＤ５０）をＰＶＤＤの電圧レベル（上述のように、前にアースされている）に対して設定する。
【００１７】
図３に、アレイ３０の光学中心に近接する領域６０（図２を参照）に位置する、図２に示す画素３２のレイアウトの一例を示す。画素３２のエレメントは、画素３２の「フロア」を形成するシリコン基板の上に様々な層をなして設けられている。図示の例では、画素３２は、シリコン基板を覆うポリシリコン層（「ポリ」）７２、ポリ７２上に配置されている第１の金属層（「金属−１」）７４およびポリ７２上に配置されている第２の金属層（「金属−２」）７６を含む。ポリ７２と金属−１  ７４との間、また金属−１  ７４と金属−２  ７６との間には、誘電絶縁層（図示せず）が配置されている。画素３２は、さらなる材料層を有しているが、説明を簡単にするために、それについてはここでは説明もしくは議論を行わない。
【００１８】
トランジスタのＰＦ４２、ＦＤ５０および活性エリア７８は、シリコン基板の活性領域（つまり、ドープされた領域）に設けられている。符号８０で示すコンタクトは、金属−１  ７４をトランジスタの活性エリア７８に結合させる導電経路、また金属−１  ７４をポリ７２に結合させる導電経路を提供する。符号８２で示すビアは、金属−２  ７６を金属−１  ７４に結合する導電経路を提供する。
【００１９】
ＴＸライン４８およびＲＳＴライン５２は金属−１  ７４に、ＰＶＶＤライン５４およびＢＩＴライン５６は金属−２  ７６に設けられており、それぞれ水平方向および垂直方向（図３において）に画素３２を横切って延びている。ポリ７２のセグメント９０は、ＰＤ４０およびＦＤ５０上に配置されており、トランスファーゲート４０のゲートを形成している。ＴＸライン５４は、ポリ７２のセグメント９０に、コンタクト９２を介して結合している。ポリ７２のセグメント９４は、活性エリア７８上に配置されており、リセットトランジスタ４４のゲートを形成し、ＲＳＴライン５２へと延びかつこれとコンタクト９６によって結合している。ポリ７２のセグメント９８は、活性エリア７８上に配置されており、ソースフォロワトランジスタ４６のゲートを形成している。金属−１  ７４のセグメント１００の第１の端部は、コンタクト１０２によって活性エリア７８でリセットトランジスタ４４のソースに結合しており、第２の端部は、コンタクト１０４によってポリ７２のセグメント９８に結合している。これにより、リセットトランジスタ４４のソースが、ソースフォロワトランジスタ４６のゲートに結合する。リセットトランジスタ４４のソースは、活性エリア７８を介してＦＤ５０に結合する。
【００２０】
ＰＶＤＤライン５４は、ビア１０６によって、金属−１  ７４のセグメント１０８の第１の端部に結合しており、このセグメント１０８は、第２の端部でコンタクト１１０によって、リセットトランジスタ４４およびソースフォロワトランジスタ４６のドレインに結合している。ＢＩＴライン５６は、ビア１１２によって金属−１  ７４のセグメント１１４の第１の端部に結合しており、このセグメント１１４は、第２の端部でコンタクト１１６によってソースフォロワトランジスタ４６のソースに結合している。隣接する画素の光検出器は、符号１２０で示す。
【００２１】
図３は、例示を目的としているものであって、正しい縮尺で描かれていないことに留意されたい。エレメントの寸法、エレメント間の間隔およびエレメントの相対的な位置は、説明を簡単にするために大きく描かれており、実際の画素構造を厳密に表すことは意図されていない。
【００２２】
ビア（例えば１０６、１１２）およびコンタクト（例えば９６、１０２、１０４等）は、一般化して層間接続エレメントとして説明していることも留意されたい。この名称から分かるように、このような層間接続エレメントは、接触していない層を互いに電気的に結合させる「導管」として機能する。「ビア」および「コンタクト」という用語は単に説明上の目的で、金属−１の層と金属−２の層との接続と、金属−１とシリコン基板および／またはポリシリコン層との接続とを区別するために使用している。
【００２３】
図４は、図３に示すような画素３２の断面図である。アレイ３０の表面平面を１２６で、ＰＤ４２およびトランジスタの活性エリア７８が配置されているシリコン基板の表面平面を１２８で示す。隔離エリア１２９は、画素３２を、隣接する画素１２２から分離している。図４においては、説明を簡単にするために、図３の画素３２の構成要素を全て図示してはおらず、また、他の画素の構成要素、例えばマイクロレンズ、カラーフィルタおよび様々な透明の誘電層も図示していない。繰り返しになるが、図３と同様、図４も、単に図示を目的として描いたものである。
【００２４】
上述のように、図３および図４の画素３２は、アレイ３０の光学中心１３０に近接する領域６０（図１を参照）に配置されている。光軸１３０は、表面平面１２６に対して垂直でありかつアレイ３０の中心を横切る基準線に相当する。図示のように、ＰＶＤＤライン５４、ビア１０６およびビア１１２は、ＰＤ４２に近接する画素３２のエッジ１３８からそれぞれ距離１４０、１４２および１４４を置いて配置されている。ＢＩＴライン５６は、ＰＶＤＤライン５４から距離１４８を置いて配置されている。
【００２５】
一般化して言うと、図４の画素は従来の方式で構成されており、金属−２  ７６のＰＶＤＤライン５４およびＢＩＴライン５６、金属−１  ７４のセグメント１０８、１１４、およびビア１０６、１１２は、活性トランジスタエリア７８および隔離エリア１２９の上方に配置されており、ＰＤ４２と表面平面１２６との間のエリアに金属相互接続部が存在しないようになっているので、ＰＤ４２へ向かう光は、上記の障害物に「ブロック」されない。従来の大抵の撮像アレイにおいては、アレイの全ての画素に対して、図３および図４に示すような画素３２の従来の画素構成が同一に設けられている。つまり、アレイ３０の各画素は、固定された（一定の）ピッチで同一に配置されている。したがって、エッジ１３８からＰＶＤＤライン５４、ビア１０６およびビア１１２への距離１４０、１４２および１４４、ならびにＰＶＤＤライン５４とＢＩＴライン５６との間の距離は、アレイの各画素について同じである。
【００２６】
画素３２が、例えば領域６０において、光軸１３０に近接している場合には、アレイ３０の表面平面１２６に入射する入射光束１６０の主光線もしくは平均光線の角度は、表面平面１２６に対して実質的に法線（つまり、垂直）となっている。このように、図３および図４に示した画素３２の従来の構成は、入射光線１６０がＰＤ４２に到達可能となることに関して効果的である。
【００２７】
しかし、表面平面１２６に入射する入射光束の主光線の角度は、光軸１３０から離れると法線からずれてしまう。一般に、主光線の角度の法線からのずれは、光軸１３０からの距離の増大に伴い非線形的に増加し、ずれが最大となるのは、アレイ３０のエッジに近接した場所（つまり、光軸１３０からの距離が最大である場所）である。このずれは、主として、撮像アレイ３０を利用する撮像デバイス（図示せず）によって用いられるレンズのいわゆる「非テレセントリック性」と一般に呼ばれるものによって生じる。このずれの結果、図３および図４の画素３２の従来の画素構造（主として金属−２  ７６エレメント）による、画素に隣接する関連の光検出器ＰＤ４２もしくは光検出器のシャドーイング（もしくは「幾何学的シャドーイング」）が生じ、このシャドーイングは、画素が光軸１３０から離れるにつれより悪い作用を与える。シャドーイングによって、画素、特に撮像アレイ３０のエッジに近接する画素が受容する光の強度は低下する。このシャドーイングについては、既に、一般にけられ（レンズの１／コサイン特性によって生じる）と呼ばれているものより、光軸１３０に近接する画素に比べて光の強度が低下することが知られている。
【００２８】
例えば、図４の従来の構成を有する画素３２が、領域６０ではなくて、アレイ３０の領域６２に配置されている場合（図１を参照）、主光線が表面平面１２６に入射する角度は、入射光束１６２で示すように、法線からは著しくずれる。したがって、画素が領域６２に配置されている場合、金属−２  ７６のＢＩＴライン５６が、隣接する画素１２２の光検出器１２０への光の入射をブロックし、これにより、隣接する画素１２２によって生成される画像の輝度が低下する。
【００２９】
同様に、図４の従来の構成を有する画素３２が、光軸１３０の、領域６２とは反対側にあるアレイ３０の領域６４に配置されている場合（図１を参照）、表面平面に入射する主光線の角度は、入射光束１６４で示すように、（領域６２でのずれの場合と強さは同じであるが反対の角度で）法線から著しくずれる。その結果、画素が領域６４に配置されている場合、金属−２  ７６のＰＶＤＤライン５４は、ＰＤ４２への光の入射をブロックし、これにより、画素３２によって生成される画像の輝度が低下する。
【００３０】
本発明によれば、図５〜図８に以下に示すように金属−２エレメントおよびこれに対応する画素３２のビア（つまり、図示のＰＶＤＤライン５４およびＢＩＴライン５６ならびにビア１１０、１０６）は、光軸１３０からの距離および光軸１３０に対する位置（つまり、図１の構成に対し右か左か）に基づき、光軸１３０に向かってシフトしている。本発明により、金属−２エレメントおよびこれに対応するビアを撮像アレイ３０の光学中心方向にシフトさせることによって、従来の画素構造に関連する光のシャドーイングが低減される。
【００３１】
金属−１  ７４エレメント（例えばセグメント１００）は、金属−２  ７６エレメントよりも、シリコン基板の表面１２８により近接してかつ撮像平面１２６からより隔置されて配置されている。上述のように、幾何学的シャドーイングは、一般に、金属−１  ７４上の、撮像平面１２６により近接した層の画素構成要素、例えば金属−２  ７６のエレメントによって生じる。しかし、いくつかの画素構造では、金属−１  ７４エレメントが、幾何学的シャドーイング作用に寄与していることもある。したがって、本明細書では金属−２  ７６およびそれに関連する層間接続エレメントに関して説明をしているものの、本発明の教示（以下に詳細に説明する）は、金属−１  ７４エレメントおよび関連する層間接続エレメントにも適用できる。本発明の教示はまた、画素構造が、金属−１および金属−２以外の金属層以外の追加的な金属層を使用する場合、そのような追加的な金属層のエレメントにも適用できる。
【００３２】
図５および図６に、画素が撮像アレイ３０の領域６２に配置されている場合の、本発明による画素３２のレイアウトの一例を示す。図示のように、金属−２  ７６のＰＶＤＤライン５４およびＢＩＴライン５６ならびにこれに対応するビア１１０および１１２は、画素３２が位置６０に配置されている場合に対応する位置（図３および図４）に対して、エッジ１３８方向に所定のシフト距離２００だけシフトしている。シフト距離２００の大きさは、撮像アレイ３０の光学中心１３０からの画素３２の距離に基づいている。シフト距離２００の方向は、画素３２の、光学中心１３０に対する相対的な位置によって決められる。図５および図６の画素３２のエッジ１３８は、光学中心１３０に対面しているので、シフト距離２００の方向は、エッジ１３８方向（つまり、図１、５および６の「左」方向）となっている。
【００３３】
さらに図６を参照すると、ＰＶＤＤライン５４およびビア１０６、１１２のエッジ１３８からのそれぞれの距離２４０、２４２、２４４は、シフト距離２００分だけ距離１４０、１４２および１４４より小さくなっている。ＢＩＴライン５６も、シフト距離２００だけエッジ１３８方向にシフトしているので、ＰＶＤＤライン５４とＢＩＴライン５６との距離２４６は距離１５６に等しくなっている。上記シフトに伴い、図５および図６に示すように、金属−１  ７４セグメント１０８および１１４の位置および寸法は調節されている。
【００３４】
図６に示すように、金属−２  ７６のＰＶＤＤライン５４およびＢＩＴライン５６、ならびにこれに対応するビア１０６、１１２が、シフト距離２００だけエッジ１３８方向にシフトしているので、入射光束１６２がブロックされることはなく、隣接する画素１２２のＰＤ１２０への経路は遮られていない。したがって、金属−２  ７６のＰＶＤＤライン５４が、ＰＤ４２と表面平面１２６との間に配置されていたとしても、画素３２に入射する光束（図示せず）は、光束１６２と同様の主光線の角度を有しており、よって、ＰＶＤＤライン５４によってブロックされることはない。
【００３５】
図７および図８に、画素が撮像アレイ３０の領域６４に配置されている場合の、本発明による画素３２のレイアウトの一例を示す。図示のように、金属−２  ７６のＰＶＤＤライン５４およびＢＩＴライン５６は、画素３２が領域６０に配置されている場合に対応する位置（図３および図４に示す）に対して、シフト距離２００だけエッジ１３８から離れるようにシフトされている。画素３２が領域６２に配置されている場合（図５および図６に示す）のように、シフト距離３００の大きさおよび方向は、撮像アレイ３０の光学中心１３０からの画素３２の距離および光学中心１３０に対する相対的な位置に、それぞれ基づいている。しかし、図７および図８の画素３２のエッジ１３８は、光学中心１３０から離れる方を向いているので、シフト距離３００の方向は、エッジ１３８から離れる方向になっている（つまり、図１、７、８の「右」方向）。図示の例では、領域６４は、アレイ３０の光学中心１３０からの領域６２の距離に実質的に等しい距離を置いて位置している。
【００３６】
しかし、画素３２が領域６２に配置されている場合（図５および図６に示すような場合）とは異なり、ＢＩＴライン５６と関連するビア１１２のみが、距離３００だけ光学中心１３０方向にシフトしている。画素は、シリコン基板内で極めて密集して配置されているので、光検出器および活性トランジスタエリア（例えばＰＤ４２および活性エリア７８）ならびにトランジスタ（例えばリセットトランジスタ４４およびソースフォロワトランジスタ４６）および関連するコンタクト（例えばコンタクト１０２、１０４、１１０および１１６）の配置は、実質的に固定されている。したがって、リセットトランジスタ４４のソースをソースフォロワトランジスタ４６のゲートに結合する金属−１  ７２セグメント１００は、実質的に固定された位置にある。
【００３７】
ビア１０６は、ＰＶＤＤライン５４を、リセットトランジスタ４４およびソースフォロワトランジスタ４６のドレインに、金属−１  ７２セグメント１０８により結合させているので、ビア１０６は、ＰＶＤＤライン５４と共にシフト距離３００だけシフトすることはできない。それというのは、そのようなシフトをするなら、金属−１  ７２セグメント１０８が、金属−１  ７２セグメント１００を横切って延びなくてはならないからである。このように、ビア１０６は、実質的に固定された位置にある。したがって、シフトされたＰＶＤＤ５４と、リセットトランジスタ４４およびソースフォロワトランジスタ４６のドレインとの間の電気的結合を維持するためには、ＰＶＤＤ５４をビア１１２に結合させるための金属−２  ７６スパンエレメント３６０を画素３２に追加する。
【００３８】
一態様では、スパンエレメント３６０は、ＰＶＤＤ５４と接触して連続していて、このＰＶＤＤ５４からビア１０６へと、シフト距離３００に少なくとも等しい距離だけ延びている。一態様では、スパンエレメント３６０は、ＰＶＤＤ５４に接触していて、ＰＶＤＤ５４からビア１０６へと、シフト距離３００に実質的に等しい距離だけ延びている。図面によれば、スパンエレメントは、ＰＶＤＤ５４から直線的に延びているが、別の態様では、ＰＶＤＤ５４とビア１０６との間に配置されている可能性のある別の画素エレメント（図示せず）との対立を避けるために屈曲部や角度を有していてもよい。
【００３９】
さらに図４および図８を参照すると、ＰＶＤＤライン５４およびビア１１２のそれぞれの、エッジ１３８からの距離３４０および３４４は、距離１４０および１４４に比べシフト距離３００に等しい距離だけ大きい。ＢＩＴライン５６も、エッジ１３８からシフト距離３００だけシフトしているので、ＰＶＤＤライン５４とＢＩＴライン５６との距離３５６も、距離１５６に等しい。図７および図８に示すように、金属−１  ７２セグメント１１４は、シフト距離３００だけ延びている。図８に示すように、金属−２  ７６のＰＶＤＤライン５４およびＢＩＴライン５６は、エッジ１３８から離れるようにシフト距離３００だけシフトしているので、入射光束１６４がブロックされることはなく、ＰＤ４２への経路も妨げられていない。さらに、金属−２  ７６のＢＩＴライン５６が、表面平面１２６と隣接する画素１２２のＰＤ１２０との間に配置されているが、画素３２に入射する入射光束（図示せず）は、入射光束１６４と同様の主光線の角度を有しており、よって、ＢＩＴライン５６によってブロックされることはない。
【００４０】
上述のように、撮像アレイ３０に入射する光の主光線の角度は、撮像アレイ３０を横切る光軸１３０からの距離に応じて非線形的に変化し、最大のずれは、撮像アレイ３０のエッジに沿った場所で得られる。したがって、アレイ３０の各画素３２に対する金属−２  ７６エレメントのシフト距離の大きさは、光軸１３０からの画素の距離に依存する。シフト距離の大きさは、表面平面１２６からの金属−２  ７６の距離にも依存する。よって、一般的に、光軸１３０から離れた位置にある画素３２に対するシフト距離の大きさは、光軸１３０により近くに位置する画素に対する距離よりも大きい。アレイ３０を横切る主光線の角度の法線からのずれの度合いは非線形的に変化するので、シフト距離の大きさも、画素が光軸１３０から離れるにつれ非線形的に増加する。
【００４１】
図９に、製造すべき画素のアレイ、例えばアレイ３０の画素３２の各画素に対してシフト距離を決定するプロセス４００の一態様を示すフローチャートを示す。プロセス４００は、４０２で始まる。４０４で、製造すべき撮像アレイに関連するパラメータ／データが決定されるが、それは、撮像アレイの列（Ｃ）の数「ｍ」および行（Ｒ）の数「ｎ」、アレイの画素の「従来の」もしくは基準の構成（例えば、図３および図４の画素３２であり、画素構造を表す次元を含む）、ならびにアレイで使用されるレンズ構成に関するデータ（レンズに関する主光線の角度の非線形特性を含む）といった情報を含む。
【００４２】
４０６で、列カウンタの値（Ｃ）および行カウンタの値（Ｒ）を、それぞれ「１」の値に設定する。４０８で、４０４で入力したアレイの次元に基づいて、アレイの光学中心を決定する。ＣおよびＲの値に基づいて、現存の画素（Ｒ、Ｃ）の、光学中心からの距離を決定する。
【００４３】
４１０で、４０８で決定された光学中心からの距離、ならびに４０４からの主光線の角度の非線形特性および基準の画素構造に基づいて、現存の画素（Ｒ、Ｃ）の金属−２エレメントに対して、シフト距離（ＳＤ）を決定する。
【００４４】
４１０では、プロセス４００が、ＳＤがゼロより大きいまたはゼロに等しいかどうかの問合せを行う。この問合せの答えが「いいえ」であれば、プロセス４００は４１４へと進む。４１４では（図１、５および６をさらに参照）、ＳＤがゼロより小さいので、現存の画素（Ｒ、Ｃ）は、光学中心の「右」に位置しており、金属−２セグメントを「左」にシフトさせる。この場合、金属−２セグメントに関連するビアの移動を妨げる固定されたトランジスタもしくは接続エレメント（例えば図３のセグメント１００）はないので、ビアを、対応する金属−２セグメントと同じＳＤだけシフトさせる。プロセス４００は、４１６へと進む。
【００４５】
４１２で問合せの答えが「はい」である場合には、プロセス４００は４１８へと進む。４１８では（図１、５および６をさらに参照）、ＳＤはゼロより大きいので、現存の画素（Ｒ、Ｃ）は光学中心の「左」に位置しており、金属−２セグメントを「右」にシフトさせる。この場合、金属−２セグメントに関連するビアの移動を妨げる固定されたトランジスタおよび／または接続エレメント（例えば図７のセグメント１００）が存在する。よって、遮られていない現存の画素（Ｒ、Ｃ）のビアを、対応する金属−２セグメントと同じＳＤだけシフトさせ、移動が遮られてしまうビアについては、その「基準の（元の）」位置を維持する。
【００４６】
次に、プロセス４００は４２０へと進み、ここでは、現存の画素（Ｒ、Ｃ）の画素構造にスパンエレメントが追加され、固定されたビアを、これに対応するシフトされた金属−２セグメントに結合させる。一態様では、スパンエレメントの長さは、現存の画素（Ｒ、Ｃ）のＳＤに実質的に等しくなっている。次に、プロセス４００は４１６へと進む。
【００４７】
４１６では、行カウンタ「Ｒ」が、製造すべきアレイの行の数「ｎ」に等しいかどうかの問合せをプロセス４００が行う。この問合せの答えが「いいえ」であれば、現在の行「Ｒ」の全ての画素に対してシフト距離が決定されておらず、プロセス４００は４２２へと進む。４２２では、行カウンタ「Ｒ」を値「１」だけ増加させ、プロセス４００は４０８へと戻り、上述のプロセスを、現存の列「Ｃ」の次の画素に対して繰り返す。
【００４８】
４１６での問合せの答えが「はい」である場合には、現存の列「Ｃ」の全ての画素に対してシフト距離が決定しており、プロセス４００は４２４へと進む。４２４では、プロセス４００は、列カウンタ「Ｃ」が、製造すべきアレイの列の数「ｍ」と等しいかどうかを問い合わせる。この問合せの答えが「いいえ」であれば、製造すべきアレイの画素の全ての列に対してシフト距離が決定されておらず、プロセス４００は４２６へと進む。４２６では、列カウンタ「Ｃ」を値「１」だけ増加させ、プロセス４００は、４０８へと戻り、画素の次の列の全ての画素に対してシフト距離を決定する。４２４での問合せの答えが「はい」であれば、製造すべきアレイの全ての画素に対してシフト距離が決定されているので、４２８に示すように、プロセス４００は終了する。
【００４９】
上述のプロセスは、コンピュータシステム上でのコンピュータプログラムを利用して行うことができる。例えば、アレイ３０の各画素に入射する光束の特性（例えば主光線の角度）は、関連するレンズシステムをモデル化することによって決定できる。金属−２セグメントの配置、これに対応するビアおよび必要とされるスパンエレメントは、対応する光線束の特性に基づいてアルゴリズム的に決定することができるので、これにより、画素の動作パラメータ（例えば、光検出器への光照射の入射特性）が最適化される。オリジナルのソフトウェアも開発することができ、上述のプロセスを実行するために使用できる市販の製品の一例は、CADENCE IC Design Tools（登録商標）のSKILL SCRIPT（登録商標）である。
【００５０】
このように、本発明により金属相互接続セグメントおよびこれに対応するビアをシフトさせることによって、本発明は、光検出器のシャドーイングを著しく低減させる画素構造を提供し、これにより、画素によって生成される画像の輝度は増加する。さらに、本発明によるスパンエレメントを決定し提供することによって、画素エレメントとの必要な電気的な通信を維持しながら、固定された回路エレメント、例えばビアと連結する金属相互接続セグメントをシフトさせる。
【００５１】
さらに、本明細書では、３つのトランジスタを利用しかつ２つの金属層に設けられた金属相互接続セグメントを有するＣＭＯＳ埋め込みゲートフォトダイオード型の画素に関して説明を行ったが、本発明の教示は、様々な数のトランジスタおよび相互接続部ならびに２つ以上の金属層を利用する別のタイプのＣＭＯＳ画素構造や別のタイプの画素（例えばＣＣＤ型の画素）に適用することができる。
【００５２】
以上、本明細書では特定の態様を図示し説明したが、本発明の範囲を越えることがなければ、図示し説明した特定の態様を、様々な代替形および／または同等の実施形態で置き換えることが可能であることは、当業者には明らかである。本出願は、ここで議論した特定の態様のあらゆる適用形もしくは変化形を包含することを意図している。したがって、本発明は、特許請求の範囲およびこれと同等のものによってのみ限定されることが意図されている。
【図面の簡単な説明】
【００５３】
【図１】ＣＭＯＳ撮像アレイを一般化して示す概略図である。
【図２】図１のＣＭＯＳ撮像アレイの画素を示す概略図である。
【図３】本発明による図２の画素のレイアウトの一例を示す図である。
【図４】図３の画素の一部を示す断面図である。
【図５】本発明による、シフトされた金属の経路位置を有する図２の画素のレイアウトの一例を示す図である。
【図６】図５の画素の一部を示す断面図である。
【図７】本発明による、シフトされた金属経路位置を有する図２の画素のレイアウトの一例を示す図である。
【図８】図７の画素の一部を示す断面図である。
【図９】本発明による金属ルート位置のシフトのプロセスの一態様を一般化して示すフローチャートである。
【符号の説明】
【００５４】
３０    アレイ
３２    画素
１３０    光学中心
５４    ＰＶＤＤライン（金属セグメント）
５６    ＢＩＴライン（金属セグメント）
７４    金属−１、第１の金属層
７６    金属−２、第２の金属層
１０６、１１２    ビア（層間接続エレメント）
３６０  スパンエレメント
【図１】
2006313915.tif 000003
【図２】
2006313915.tif 000004
【図３】
2006313915.tif 000005
【図４】
2006313915.tif 000006
【図５】
2006313915.tif 000007
【図６】
2006313915.tif 000008
【図７】
2006313915.tif 000009
【図８】
2006313915.tif 000010
【図９】
2006313915.tif 000011