(57)【要約】【課題】回路が密集した領域であっても、デカップリング容量値の確保が十分に行える半導体集積回路並びにその設計方法および製造方法を実現する。【解決手段】スタンダードセルライブラリ内に予め用意されたスタンダードセルＣＩ１に、スタンダードセルの機能を果たす素子（例えばインバータＩ１）以外にも、電源電位配線Ｌ１と接地電位配線Ｌ２に接続されたデカップリングキャパシタＣ２を含ませる。個々のスタンダードセルがデカップリングキャパシタを有しているので、回路が密集した領域であってもデカップリング容量値の確保が十分に行える。【選択図】        図３
2006324485.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体集積回路の各構成部分の機能を記述することにより、前記半導体集積回路の論理設計を行う工程と、
（ｂ）スタンダードセルライブラリ内に予め用意された複数のスタンダードセルから、前記各構成部分の機能を有するものを選択し、選択したスタンダードセルを前記論理設計に基づいて配置することにより前記半導体集積回路の回路パターンのフロアプランニングを行う工程と
を備え、
前記複数のスタンダードセルの少なくとも一部は、
第１電位を供給する第１配線と、
前記第１電位と異なる第２電位を供給する第２配線と、
前記スタンダードセルの機能を果たす素子と、
前記第１配線に接続された第１電極および前記第２配線に接続された第２電極を有するデカップリングキャパシタと
を含む
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記デカップリングキャパシタは、ＭＩＳ（Metal Insulator Semiconductor）構造のキャパシタである
半導体集積回路の設計方法。
【請求項３】
請求項１に記載の半導体集積回路の設計方法であって、
前記デカップリングキャパシタは、ｐｎ接合構造のキャパシタであって、櫛歯状のｐｎ接合面を有する
半導体集積回路の設計方法。
【請求項４】
請求項１に記載の半導体集積回路の設計方法であって、
前記デカップリングキャパシタは、ＭＩＭ（Metal Insulator Metal）構造のキャパシタである
半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法であって、
前記ＭＩＭ構造の前記デカップリングキャパシタは、前記スタンダードセルの機能を果たす前記素子の上層に設けられる
半導体集積回路の設計方法。
【請求項６】
（ａ）半導体基板を準備する工程と、
（ｂ）請求項１ないし請求項５のいずれかに記載の半導体集積回路の設計方法により設計された半導体集積回路の前記回路パターンを、成膜技術、不純物注入技術、エッチング技術およびリソグラフィ技術を用いて前記半導体基板上に形成する工程と
を備える半導体集積回路の製造方法。
【請求項７】
請求項６に記載の半導体集積回路の製造方法により製造された
半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路であって、
前記半導体基板は、ＳＯＩ（Semiconductor On Insulator）基板である
半導体集積回路。
【請求項９】
請求項７に記載の半導体集積回路であって、
前記半導体基板は、バルク基板である
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デカップリングキャパシタを有する半導体集積回路並びにその設計方法および製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を形成した半導体チップにおいては、パッドを介して電源電位および接地電位の供給が行われる。そして、それらパッドと論理ゲート回路等の半導体集積回路の各構成部分とは、配線により電気的接続が行われる。
【０００３】
パッドから遠くに位置する論理ゲート回路等の構成部分では、そこに至るまでの配線の抵抗成分による電圧降下のために、電源電位および接地電位間の電源電圧が低下する場合がある。特に、高速動作回路や低電圧動作回路では、電源からの大きな値の電流や一定値の電圧が必要であり、上記のような電圧降下が発生すると、実効的な電源電圧が低下して回路の動作性能が低下する。
【０００４】
このような問題を解決するために、電源電位配線と接地電位配線との間にデカップリングキャパシタが設けられる。デカップリングキャパシタは電荷を蓄積可能なため、電源からの電力供給を補助し、電源電圧の低下を抑制するからである。そのようなデカップリングキャパシタの例が、下記特許文献１の図２（ｂ）に示されている。
【０００５】
また、下記特許文献２においては、デカップリングキャパシタをチップの空き領域に自動的に敷き詰める、レイアウトパターン形成方法が示されている。
【０００６】
なお、特許文献１および２以外にも、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】特開２００４−２０７２７１号公報
【特許文献２】特開２００４−７１８３７号公報
【特許文献３】特開２００４−１１９７０９号公報
【特許文献４】特開２００３−２５６４８９号公報
【非特許文献１】K.Bernstein et al.,「SOI Circuit Design Concepts」 pp.185-186,Kluwer Academic Publishers,2000
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献２に記載の技術のように、デカップリングキャパシタをチップの空き領域に形成する手法を採用すれば、空き領域が十分に存在する箇所においては、デカップリング容量値の確保が容易である。しかし、回路が密集した領域など、空き領域があまり存在しない箇所においては、デカップリング容量値の確保が不十分となる可能性がある。
【０００９】
この発明は上記の事情に鑑みてなされたもので、回路が密集した領域であっても、デカップリング容量値の確保が十分に行える半導体集積回路並びにその設計方法および製造方法を実現する。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、（ａ）半導体集積回路の各構成部分の機能を記述することにより、前記半導体集積回路の論理設計を行う工程と、（ｂ）スタンダードセルライブラリ内に予め用意された複数のスタンダードセルから、前記各構成部分の機能を有するものを選択し、選択したスタンダードセルを前記論理設計に基づいて配置することにより前記半導体集積回路の回路パターンのフロアプランニングを行う工程とを備え、前記複数のスタンダードセルの少なくとも一部は、第１電位を供給する第１配線と、前記第１電位と異なる第２電位を供給する第２配線と、前記スタンダードセルの機能を果たす素子と、前記第１配線に接続された第１電極および前記第２配線に接続された第２電極を有するデカップリングキャパシタとを含む半導体集積回路の設計方法である。
【００１１】
請求項６に記載の発明は、（ａ）半導体基板を準備する工程と、（ｂ）請求項１ないし請求項５のいずれかに記載の半導体集積回路の設計方法により設計された半導体集積回路の前記回路パターンを、成膜技術、不純物注入技術、エッチング技術およびリソグラフィ技術を用いて前記半導体基板上に形成する工程とを備える半導体集積回路の製造方法である。
【００１２】
請求項７に記載の発明は、請求項６に記載の半導体集積回路の製造方法により製造された半導体集積回路である。
【発明の効果】
【００１３】
本発明によれば、スタンダードセルライブラリ内に予め用意された複数のスタンダードセルの少なくとも一部が、スタンダードセルの機能を果たす素子以外に、デカップリングキャパシタをも含む。よって、個々のスタンダードセルがデカップリングキャパシタを有しているので、回路が密集した領域であってもデカップリング容量値の確保が十分に行える。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
本実施の形態は、スタンダードセルライブラリ内に予め用意された複数のスタンダードセルの少なくとも一部に、スタンダードセルの機能を果たす素子以外に、デカップリングキャパシタをも含ませた半導体集積回路の設計方法、その設計方法を用いた半導体集積回路の製造方法、およびその製造方法により製造された半導体集積回路である。
【００１５】
図１は、半導体集積回路の各構成部分の機能をＶＨＤＬやVerilog-ＨＤＬ等の機能記述言語で記述することにより、論理設計が行われた半導体集積回路の回路図である。図１においては、半導体集積回路の構成部分の一部の例として、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで構成されるインバータＩ１が示されている。もちろん、インバータＩ１以外にも、ＮＡＮＤ回路等の他の論理ゲート回路や各種のフリップフロップ回路、より上位の構成要素たるメモリアレイやマイクロプロセッサ、などを半導体集積回路はその構成部分として含んでいる。
【００１６】
図１では、電源電位ＶＤＤが与えられるパッドＰ１および接地電位ＧＮＤが与えられるパッドＰ２が示されている。パッドＰ１には、電源電位ＶＤＤ供給用の第１配線Ｌ１が接続され、パッドＰ２には、接地電位ＧＮＤ供給用の第２配線Ｌ２が接続されている。インバータＩ１内のＰＭＯＳトランジスタＰ１のソースには、第１配線Ｌ１より電源電位ＶＤＤが供給され、インバータＩ１内のＮＭＯＳトランジスタＮ１のソースには、第２配線Ｌ２より接地電位ＧＮＤが供給される。
【００１７】
第１配線Ｌ１と第２配線Ｌ２との間には、デカップリングキャパシタＣ１，Ｃ２が設けられている。すなわち、デカップリングキャパシタＣ１の第１電極は第１配線Ｌ１に接続され、デカップリングキャパシタＣ１の第２電極は第２配線Ｌ２に接続されている。デカップリングキャパシタＣ２の第１および第２電極についても同様の接続関係である。
【００１８】
パッドから遠くに位置するインバータＩ１に至るまでの第１および第２配線Ｌ１，Ｌ２の抵抗成分Ｒ１，Ｒ２による電圧降下のために、電源電位ＶＤＤおよび接地電位ＧＮＤ間の電源電圧が低下する場合がある。しかし、これらのデカップリングキャパシタＣ１，Ｃ２が電荷を蓄積することにより、インバータＩ１付近での電源電位ＶＤＤおよび接地電位ＧＮＤ間の電源電圧の低下を抑制することができる。
【００１９】
図２は、論理設計が済んだ図１の半導体集積回路の回路パターンのフロアプランニングを示す図である。このフロアプランニングは、セルベース回路設計装置（図示せず）に設けられたスタンダードセルライブラリ内に予め用意された複数のスタンダードセルから、図１の半導体集積回路の各構成部分の機能を有するものを選択し、選択したスタンダードセルを論理設計に基づいて配置することにより行われる。スタンダードセルライブラリ内には、インバータＩ１用のスタンダードセルや、その他の論理ゲート回路、各種のフリップフロップ回路、メモリアレイやマイクロプロセッサ、など半導体集積回路の構成部分となりうる各種スタンダードセルが用意されている。
【００２０】
図２では、図１のインバータＩ１のためのインバータ用スタンダードセルＣＩ１、図１の半導体集積回路に含まれた図示せぬ他のインバータのためのインバータ用スタンダードセルＣＩ２、同様に図１の半導体集積回路に含まれた図示せぬＮＡＮＤ回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路のためのＮＡＮＤ回路用スタンダードセルＣＮ１，ＣＮ２、ＯＲ回路用スタンダードセルＣＯ１、ＡＮＤ回路用スタンダードセルＣＡ１、ＮＯＲ回路用スタンダードセルＣＮ３、が例示されている。なお、その他の領域Ｒ１〜Ｒ３は、スタンダードセルが配置されていない空き領域である。
【００２１】
図２のフロアプランニングが済んだ後には、各種シミュレーションやレイアウトの最適化等の残りの設計処理が行われる。そして、それらの設計処理の終了後、図２のフロアプランニングに基づいてリソグラフィ技術用のマスクの製作が行われる。
【００２２】
この後、半導体基板を準備し、上記の設計方法により設計された半導体集積回路の回路パターンを、ＣＶＤ（Chemical Vapor Deposition）や金属スパッタ等の成膜技術、イオン注入やガス拡散等の不純物注入技術、ドライやウェットのエッチング技術、および、フォトリソグラフィや電子ビームリソグラフィ等のリソグラフィ技術を用いて、用意した半導体基板上に形成すれば、半導体集積回路を製造することができる。
【００２３】
図３は、インバータ用スタンダードセルＣＩ１の詳細構成を示す平面図である。図３においては、スタンダードセルＣＩ１が、電源電位ＶＤＤを供給する第１配線Ｌ１と、接地電位ＧＮＤを供給する第２配線Ｌ２と、スタンダードセルＣＩ１の機能を果たす素子としてのインバータＩ１と、デカップリングキャパシタＣ２とを含むことが示されている。
【００２４】
デカップリングキャパシタＣ２は、ＭＩＳ（Metal Insulator Semiconductor）構造のキャパシタであり、第１配線Ｌ１に接続された第１電極ＧＥ１および第２配線Ｌ２に接続された第２電極Ｓ１を有する。
【００２５】
図４は、図３における切断線IV−IVにおける断面図である。図４に示すように、デカップリングキャパシタＣ２は、シリコン層および埋め込み絶縁層ＢＸを有するＳＯＩ（Semiconductor On Insulator）基板たる半導体基板ＳＢの表面に形成されている。より具体的には、ＳＯＩ層たるシリコン層がパターニングされてｎ形またはｐ形の不純物が注入されることにより、デカップリングキャパシタＣ２の第２電極Ｓ１となる。そして、第２電極Ｓ１の表面の一部にキャパシタ絶縁膜（例えばシリコン窒化酸化膜）ＩＮ１が形成され、キャパシタ絶縁膜ＩＮ１上に第１電極（例えばリンがドープされたポリシリコン電極）ＧＥ１が形成される。なお、図４では図示を省略したが、第１電極ＧＥ１および第２電極Ｓ１上には層間絶縁膜（例えばシリコン酸化膜）が形成される。
【００２６】
そして、第２電極Ｓ１と第２配線Ｌ２とを接続するコンタクトプラグＣＰａおよび第１電極ＧＥ１と第１配線Ｌ１とを接続するコンタクトプラグＣＰｂ、並びに、第１および第２配線Ｌ１，Ｌ２が、ダマシン法等によりアルミや銅等の金属材料で形成される。コンタクトプラグＣＰａ，ＣＰｂをタングステンプラグとしても良い。なお、図４では図示を省略したが、第２電極Ｓ１の周囲のシリコン層は除去され、除去後の部分には素子分離膜（例えばシリコン酸化膜）が形成される。
【００２７】
また、図５は図３における切断線V−Vにおける断面図である。図５に示すように、インバータＩ１は、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１を有する。ＰＭＯＳトランジスタＰ１のドレインＤＲ１およびソースＳＣ１、並びに、ＮＭＯＳトランジスタＮ１のドレインＤＲ２およびソースＳＣ２はいずれも、半導体基板ＳＢのシリコン層に形成されている。
【００２８】
シリコン層の表面には、ゲート絶縁膜（例えばシリコン窒化酸化膜）ＩＮ２，ＩＮ３が形成され、ゲート絶縁膜ＩＮ２，ＩＮ３上にはゲート電極（例えばリンがドープされたポリシリコン電極）ＧＥ２，ＧＥ３が形成される。なお、シリコン層のうちＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の周囲のシリコン層は除去され、除去後の部分には素子分離膜（例えばシリコン酸化膜）ＩＳ１〜ＩＳ３が形成される。また、シリコン層のうちゲート電極ＧＥ１，ＧＥ２下の部分は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のボディ部Ｓ２，Ｓ３として機能する。
【００２９】
そして、ソースＳＣ２と第２配線Ｌ２とを接続するコンタクトプラグＣＰｃおよびソースＳＣ１と第１配線Ｌ１とを接続するコンタクトプラグＣＰｄ、並びに、第１および第２配線Ｌ１，Ｌ２が、ダマシン法等により形成される。また、スタンダードセルＣＩ１においては、ゲート電極ＧＥ２，ＧＥ３に電気的に接続される配線Ｌ３、および、ドレインＤＲ１，ＤＲ２に電気的に接続される配線Ｌ４も形成される。
【００３０】
なお、デカップリングキャパシタＣ２のキャパシタ絶縁膜ＩＮ１の形成については、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート絶縁膜ＩＮ２，ＩＮ３の形成時のパターニングと同時に行えばよい。もし、ゲート絶縁膜ＩＮ２，ＩＮ３の膜厚が異なる場合には、キャパシタ絶縁膜ＩＮ１にリーク電流が発生するのを防止するために、ゲート絶縁膜ＩＮ２，ＩＮ３のうち最も厚い膜厚にキャパシタ絶縁膜ＩＮ１の膜厚を揃えればよい。
【００３１】
なお、各部の膜厚の数値例は、埋め込み絶縁層ＢＸが１５０ｎｍ、ＳＯＩ層たるシリコン層が８０ｎｍ、キャパシタ絶縁膜ＩＮ１およびゲート絶縁膜ＩＮ２，ＩＮ３がシリコン酸化膜に換算して２．０ｎｍ、ゲート電極ＧＥ２，ＧＥ３および第１電極ＧＥ１が１６０ｎｍ、である。
【００３２】
本実施の形態に係る半導体集積回路の設計方法、および、その設計方法により設計された回路パターンを用いた半導体集積回路の製造方法、および、その製造方法により製造された半導体集積回路によれば、スタンダードセルライブラリ内に予め用意された複数のスタンダードセルの少なくとも一部が、スタンダードセルの機能を果たす素子（例えば上記のインバータＩ１）以外に、デカップリングキャパシタＣ２をも含む。よって、個々のスタンダードセルがデカップリングキャパシタを有しているので、回路が密集した領域であってもデカップリング容量値の確保が十分に行える。
【００３３】
特に、例えば図２において、空き領域Ｒ１〜Ｒ３の代わりにスタンダードセルが埋め尽くされている場合に、本発明は有効である。また、図１のデカップリングキャパシタＣ１のようにインバータＩ１等の素子から離れた位置にあるものよりも、図１のデカップリングキャパシタＣ２のようにインバータＩ１等の素子のすぐ近傍にあるものの方が、デカップリングキャパシタの電源電圧低下抑制機能が高い。
【００３４】
また、本実施の形態においては、デカップリングキャパシタＣ２が、ＭＩＳ（Metal Insulator Semiconductor）構造キャパシタである。よって、キャパシタ絶縁膜ＩＮ１の厚さを小さくすることにより、容量値の大きなデカップリングキャパシタＣ２を、スタンダードセルＣＩ１内に小面積で形成することができる。
【００３５】
また、本実施の形態においては、半導体基板ＳＢが、ＳＯＩ（Semiconductor On Insulator）基板である。ＳＯＩ基板には厚い埋め込み絶縁層ＢＸが存在するために、ＳＯＩ層と基板との間の容量をデカップリングキャパシタとして利用することが困難であるが、個々のスタンダードセルがデカップリングキャパシタを有しているので、デカップリング容量値が十分に確保された半導体集積回路を得られる。
【００３６】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体集積回路およびその設計方法およびその製造方法の変形例であって、実施の形態１におけるデカップリングキャパシタを、ＭＩＳ構造からｐｎ接合構造に変更したものである。
【００３７】
図６は、実施の形態１におけるインバータ用スタンダードセルＣＩ１のうち、ｐｎ接合構造を採用した本実施の形態のデカップリングキャパシタＣ２ａの部分を示す図である。図６では、デカップリングキャパシタＣ２ａが、第１配線Ｌ１に接続された第１電極たるｎ形シリコン層Ｓ１ａと第２配線Ｌ２に接続された第２電極たるｐ形シリコン層Ｓ１ｂとで構成されている。また、ｎ形シリコン層Ｓ１ａとｐ形シリコン層Ｓ１ｂとのｐｎ接合面は櫛歯状となっている。
【００３８】
図７は、図６における切断線VII−VIIにおける断面図である。図７に示すように、デカップリングキャパシタＣ２ａは、シリコン層および埋め込み絶縁層ＢＸを有するＳＯＩ基板たる半導体基板ＳＢの表面に形成されている。より具体的には、ＳＯＩ層たるシリコン層がパターニングされて不純物注入されることにより、デカップリングキャパシタＣ２ａのｎ形シリコン層Ｓ１ａおよびｐ形シリコン層Ｓ１ｂとなる。ｎ形シリコン層Ｓ１ａの不純物（例えばリン）の濃度は、例えば１×１０19ｃｍ-2以上、ｐ形シリコン層Ｓ１ｂの不純物（例えばボロン）の濃度は、例えば１×１０19ｃｍ-2以上、とすればよい。高不純物濃度とすることで、ｐｎ接合界面に形成される空乏層の幅が狭くなり、高容量値が得られる。なお、図７では図示を省略したが、ｎ形シリコン層Ｓ１ａおよびｐ形シリコン層Ｓ１ｂ上には層間絶縁膜（例えばシリコン酸化膜）が形成される。
【００３９】
そして、ｐ形シリコン層Ｓ１ｂと第２配線Ｌ２とを接続するコンタクトプラグＣＰａおよびｎ形シリコン層Ｓ１ａと第１配線Ｌ１とを接続するコンタクトプラグＣＰｂ、並びに、第１および第２配線Ｌ１，Ｌ２が、ダマシン法等によりアルミや銅等の金属材料で形成される。なお、図７では図示を省略したが、ｎ形シリコン層Ｓ１ａおよびｐ形シリコン層Ｓ１ｂの周囲のシリコン層は除去され、除去後の部分には素子分離膜（例えばシリコン酸化膜）が形成される。
【００４０】
本実施の形態における半導体集積回路の構成は、デカップリングキャパシタが、ＭＩＳ構造からｐｎ接合構造に変更されている点以外、図３および図５と同じである。
【００４１】
本実施の形態に係る半導体集積回路の設計方法、および、その設計方法により設計された回路パターンを用いた半導体集積回路の製造方法、および、その製造方法により製造された半導体集積回路によれば、デカップリングキャパシタＣ２ａは、ｐｎ接合構造のキャパシタであって、櫛歯状のｐｎ接合面を有する。よって、デカップリングキャパシタＣ２ａに、ＭＩＳ構造キャパシタに有るようなキャパシタ絶縁膜が存在しないので、絶縁破壊やリーク電流が生じにくく、容量値の劣化が起こりにくい。また、櫛歯状のｐｎ接合面を有するので、ｐｎ接合面の面積が大きく、容量値を大きくすることができる。
【００４２】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体集積回路およびその設計方法およびその製造方法の変形例であって、実施の形態１におけるデカップリングキャパシタを、ＭＩＳ構造からＭＩＭ（Metal Insulator Metal）構造に変更したものである。
【００４３】
図８は、実施の形態１におけるインバータ用スタンダードセルＣＩ１のうち、ＭＩＭ構造を採用した本実施の形態のデカップリングキャパシタＣ２ｂの部分を示す図である。図８では、デカップリングキャパシタＣ２ｂが、第１配線Ｌ１に接続された第１電極たる上層配線Ｌ５と第２電極として機能する第２配線Ｌ２の突出部Ｌ２ａとを有する。
【００４４】
図９は、図８における切断線IX−IXにおける断面図である。図９に示すように、デカップリングキャパシタＣ２ｂは、シリコン層および埋め込み絶縁層ＢＸを有するＳＯＩ基板たる半導体基板ＳＢ上に形成されている。より具体的には、デカップリングキャパシタＣ２ｂの形成領域では、ＳＯＩ層たるシリコン層が除去されて、除去後の領域に層間絶縁膜（例えばシリコン酸化膜）ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１上に、第１および第２配線Ｌ１，Ｌ２がアルミや銅等の金属材料で形成される。なお、図９では図示を省略したが、第１および第２配線Ｌ１，Ｌ２上には層間絶縁膜（例えばシリコン酸化膜）が形成される。
【００４５】
そして、第２配線Ｌ２の突出部Ｌ２ａ上にキャパシタ絶縁膜（例えばシリコン窒化酸化膜）ＩＬ２が形成され、キャパシタ絶縁膜ＩＬ２上に第１電極たる上層配線Ｌ５が形成される。上層配線Ｌ５と第１配線Ｌ１とを接続するコンタクトプラグＣＰｂおよび上層配線Ｌ５は、ダマシン法等によりアルミや銅等の金属材料で形成される。
【００４６】
なお、各部の膜厚の数値例は、第１および第２配線Ｌ１，Ｌ２が０．８μｍ、上層配線Ｌ５も０．８μｍ、キャパシタ絶縁膜ＩＬ２が０．１μｍである。
【００４７】
本実施の形態における半導体集積回路の構成は、デカップリングキャパシタが、ＭＩＳ構造からＭＩＭ構造に変更されている点以外、図３および図５と同じである。
【００４８】
本実施の形態に係る半導体集積回路の設計方法、および、その設計方法により設計された回路パターンを用いた半導体集積回路の製造方法、および、その製造方法により製造された半導体集積回路によれば、デカップリングキャパシタＣ２ｂは、ＭＩＭ構造のキャパシタである。よって、金属電極であるので、低抵抗のデカップリングキャパシタを実現できる。
【００４９】
＜実施の形態４＞
本実施の形態は、実施の形態３に係る半導体集積回路およびその設計方法およびその製造方法の変形例であって、実施の形態３におけるＭＩＭ構造のデカップリングキャパシタを、スタンダードセルの機能を果たす素子（図３のインバータＩ１）の上層に設けるようにしたものである。
【００５０】
図１０は、本実施の形態に係る半導体集積回路のスタンダードセルの詳細構成を示す断面図であり、図３における切断線X−Xにおける断面図に相当する。図１０に示すように、デカップリングキャパシタＣ２ｃは、インバータＩ１の形成領域の上層に形成されている。図１０では、デカップリングキャパシタＣ２ｃが、第１配線Ｌ１に電気的に接続された第１電極たる上層配線Ｌ５と第２配線Ｌ２に電気的に接続された第２電極たる配線Ｌ６とを有する。
【００５１】
より具体的には、第１および第２配線Ｌ１，Ｌ２の上層の層間絶縁膜（例えばシリコン酸化膜）ＩＬ２の表面に配線Ｌ６，Ｌ７が形成される。配線Ｌ６と第２配線Ｌ２とを接続するコンタクトプラグＣＰｅ、および配線Ｌ７と第１配線Ｌ１とを接続するコンタクトプラグＣＰｆ、および配線Ｌ６，Ｌ７は、ダマシン法等によりアルミや銅等の金属材料で形成される。
【００５２】
そして、配線Ｌ６上にキャパシタ絶縁膜（例えばシリコン窒化酸化膜）ＤＥ１が形成され、キャパシタ絶縁膜ＤＥ１上に第１電極たる上層配線Ｌ５が形成される。上層配線Ｌ５と配線Ｌ７とを接続するコンタクトプラグＣＰｇおよび上層配線Ｌ５は、ダマシン法等によりアルミや銅等の金属材料で形成される。
【００５３】
なお、各部の膜厚の数値例は、配線Ｌ６，Ｌ７が０．８μｍ、上層配線Ｌ５も０．８μｍ、キャパシタ絶縁膜ＤＥ１が０．１μｍである。
【００５４】
本実施の形態に係る半導体集積回路の設計方法、および、その設計方法により設計された回路パターンを用いた半導体集積回路の製造方法、および、その製造方法により製造された半導体集積回路によれば、ＭＩＭ構造のデカップリングキャパシタＣ２ｃは、スタンダードセルの機能を果たす素子（インバータＩ１）の上層に設けられる。よって、スタンダードセルの面積を増やすことなく、デカップリング容量値の確保が十分に行える。
【００５５】
＜実施の形態５＞
本実施の形態は、実施の形態１に係る半導体集積回路およびその設計方法およびその製造方法の変形例であって、図２のＡＮＤ回路用スタンダードセルＣＡ１を示すものである。本実施の形態においては、実施の形態１におけるインバータＩ１に代わって、ＡＮＤ回路が採用されるに過ぎない。
【００５６】
図１１は、本実施の形態に係る半導体集積回路のスタンダードセルの詳細構成を示す平面図である。図１１においては、スタンダードセルＣＡ１が、電源電位ＶＤＤを供給する第１配線Ｌ１と、接地電位ＧＮＤを供給する第２配線Ｌ２と、スタンダードセルＣＡ１の機能を果たす素子としてのインバータＩＶおよびＮＡＮＤ回路ＮＡと、デカップリングキャパシタＣ２とを含むことが示されている。
【００５７】
デカップリングキャパシタＣ２は、実施の形態１におけると同様、ＭＩＳ構造のキャパシタであり、第１配線Ｌ１に接続された第１電極ＧＥ１および第２配線Ｌ２に接続された第２電極Ｓ１を有する。
【００５８】
インバータＩＶは、実施の形態１におけるインバータＩ１とほぼ同様の構成の、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１を有している。ただし、ＰＭＯＳトランジスタＰＭ１のドレインＤＲ１とＮＭＯＳトランジスタＮＭ１のドレインＤＲ２とを接続する配線Ｌ４は、デカップリングキャパシタＣ２の側に延在し、ＰＭＯＳトランジスタＰＭ１のゲート電極ＧＥ２とＮＭＯＳトランジスタＮＭ１のゲート電極ＧＥ３とを接続する配線Ｌ３は、配線Ｌ４とは逆方向に延在している。
【００５９】
ＮＡＮＤ回路ＮＡは、ＰＭＯＳトランジスタＰＭ２，ＰＭ３およびＮＭＯＳトランジスタＮＭ２，ＮＭ３を有している。配線Ｌ３は、配線Ｌ８を介して、ＰＭＯＳトランジスタＰＭ２，ＰＭ３共通のドレインＤＲ３およびＮＭＯＳトランジスタＮＭ２のドレインＤＲ４に接続される。配線Ｌ１は、ＰＭＯＳトランジスタＰＭ２，ＰＭ３の各ソースＳＣ３，ＳＣ４に接続される。配線Ｌ２は、ＮＭＯＳトランジスタＮＭ３のソースＳＣ５に接続される。ＮＭＯＳトランジスタＮＭ２のソースとＮＭＯＳトランジスタＮＭ３のドレインとは、共通のソース・ドレイン領域ＳＤとなっている。
【００６０】
ＰＭＯＳトランジスタＰＭ２のゲート電極ＧＥ４およびＮＭＯＳトランジスタＮＭ２のゲート電極ＧＥ５には、配線Ｌ９が接続されている。ＰＭＯＳトランジスタＰＭ３のゲート電極ＧＥ６およびＮＭＯＳトランジスタＮＭ３のゲート電極ＧＥ７には、配線Ｌ１０が接続されている。
【００６１】
このように、インバータＩ１のためのインバータ用スタンダードセルＣＩ１以外にも、図２の他のスタンダードセル（図１１のスタンダードセルＣＡ１だけでなく、他のスタンダードセルＣＯ１，ＣＮ１，ＣＮ２等）にデカップリングキャパシタを含めても良い。
【００６２】
また、図１１においては、実施の形態１におけると同様のＭＩＳ構造のデカップリングキャパシタを採用したが、もちろん実施の形態２ないし４に示した他の構造のデカップリングキャパシタであってもよい。
【００６３】
＜実施の形態６＞
本実施の形態も、実施の形態１に係る半導体集積回路およびその設計方法およびその製造方法の変形例であって、実施の形態１におけるＳＯＩ基板をバルクＳｉ基板に変更したものである。
【００６４】
図１２は、本実施の形態に係る半導体集積回路のスタンダードセルの詳細構成を示す断面図である。本スタンダードセルも、実施の形態１に示したと同様の、ＭＩＳ構造のデカップリングキャパシタＣ２を備える。また、図１２に示すように、インバータＩ１は実施の形態１におけると同様、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１を有する。ただし、図１２ではＳＯＩ基板ではなく、埋め込み絶縁層ＢＸを有しないバルクＳｉ基板たる半導体基板ＳＢａが採用されている。
【００６５】
ＰＭＯＳトランジスタＰ１のドレインＤＲ１およびソースＳＣ１は、半導体基板ＳＢａの表面に形成されたｎ形ウェルＷＬ内に形成されている。また、ＮＭＯＳトランジスタＮ１のドレインＤＲ２およびソースＳＣ２は、ｐ形の半導体基板ＳＢａの表面に形成されている。その他の構造は、図５と同様であるので、説明を省略する。
【００６６】
本実施の形態に係る半導体集積回路によれば、半導体基板ＳＢａは、バルクＳｉ基板である。バルクＳｉ基板では、広範なウェルＷＬが形成可能であるので、ウェルＷＬと基板との間の容量Ｃ２ｄをもデカップリングキャパシタとして利用しやすい。よって、デカップリング容量値が十分に確保された半導体集積回路を得られる。
【図面の簡単な説明】
【００６７】
【図１】論理設計が行われた実施の形態１に係る半導体集積回路の回路図である。
【図２】実施の形態１に係る半導体集積回路の回路パターンのフロアプランニングを示す図である。
【図３】実施の形態１に係る半導体集積回路のスタンダードセルの詳細構成を示す平面図である。
【図４】図３における切断線IV−IVにおける断面図である。
【図５】図３における切断線V−Vにおける断面図である。
【図６】実施の形態２に係る半導体集積回路のスタンダードセルの詳細構成を示す平面図である。
【図７】図６における切断線VII−VIIにおける断面図である。
【図８】実施の形態３に係る半導体集積回路のスタンダードセルの詳細構成を示す平面図である。
【図９】図８における切断線IX−IXにおける断面図である。
【図１０】実施の形態４に係る半導体集積回路のスタンダードセルの詳細構成を示す断面図である。
【図１１】実施の形態５に係る半導体集積回路のスタンダードセルの詳細構成を示す平面図である。
【図１２】実施の形態６に係る半導体集積回路のスタンダードセルの詳細構成を示す断面図である。
【符号の説明】
【００６８】
Ｃ１，Ｃ２，Ｃ２ａ〜Ｃ２ｃ  デカップリングキャパシタ、Ｉ１，ＩＶ  インバータ、ＮＡ  ＮＡＮＤ回路、ＣＩ１，ＣＩ２，ＣＯ１，ＣＮ１〜ＣＮ３，ＣＡ１  スタンダードセル、ＳＢ，ＳＢａ  半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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