(57)【要約】【課題】  送信回路と受信回路とを備える半導体集積回路において、伝送路の影響を含む形式で、その試験を可能とする。【解決手段】  送信回路２の出力信号が入力され、出力信号を受信回路３に与えるための被挿入回路４と、被挿入回路４を送信回路２の出力側と受信回路３の入力側との間に接続するスイッチ５とを備える。さらに送信回路２の後段にプリエンファシス回路、受信回路３の前段にイコライザ回路を備え、被挿入回路４とスイッチ５とをプリエンファシス回路の出力側とイコライザ回路の入力側との間に接続する。【選択図】図１
2006250586.tif 000002
【特許請求の範囲】
【請求項１】
送信回路と受信回路とを備える半導体集積回路であって、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路と、
該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備えることを特徴とする半導体集積回路。
【請求項２】
前記被挿入回路が、前記送信回路の出力信号に損失を与えて、該損失が与えられた結果の出力信号を前記受信回路に与えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記被挿入回路が、前記送信回路の出力信号の中心電圧レベルを高く、あるいは低く制御する電位制御回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記被挿入回路が、前記送信回路の出力信号の信号振幅を大きく、あるいは小さく制御する電位制御回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記被挿入回路が、前記送信回路の出力信号を遅延させる信号遅延回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記被挿入回路の動作を制御するためのデータを記憶する制御データ記憶手段と、
該制御データ記憶手段の記憶内容にしたがって、前記被挿入回路の動作を制御するテスト制御回路とをさらに備えることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記送信回路の後段に送信信号の高周波成分を強調するプリエンファシス回路と、受信回路の前段に受信信号の等化を行うイコライザ回路を備え、
前記被挿入回路とスイッチとを該プリエンファシス回路の出力側とイコライザ回路の入力側との間に接続することを特徴とする請求項１記載の半導体集積回路。
【請求項８】
送信回路と受信回路とを備える半導体集積回路であって、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路が接続されるべき２つの外部接続端子と、
該２つの外部接続端子を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備え、
該外部接続端子に前記送信回路の出力信号に変化を与える回路を接続可能とすることを特徴とする半導体集積回路。
【請求項９】
転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路であって、
該半導体集積回路の試験時に、外部から入力される転送レートの低い低速信号を転送レートの高い高速信号に変換して前記送信回路に与える第１の論理回路と、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路と、
前記試験時に、該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチと、
前記試験時に、該受信回路の出力する高速信号を低速信号に変換して外部に出力する第２の論理回路とを備えることを特徴とする半導体集積回路。
【請求項１０】
転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路の試験方法であって、
外部から入力される転送レートの低い低速信号を前記高速信号に変換して、前記送信回路に入力させ、
該送信回路の出力を、該半導体集積回路の試験のために該送信回路と受信回路との間に挿入される被挿入回路に入力させ、
該被挿入回路の出力が入力される送信回路の出力する高速信号を低速信号に変換し、
該変換された低速信号を試験結果の期待値と比較することを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高速信号を送受信する半導体集積回路、およびその試験方法に係り、さらに詳しくは例えば高速送信回路側にプリエンファシス回路、高速受信回路側にイコライザ回路を備える半導体集積回路、およびその試験方法に関する。
【背景技術】
【０００２】
近年バス方式の周波数的な限界から高速シリアルインターフェースの需要が高まりつつある。信号伝送方式をバス方式からシリアル方式にすることによって、信号線における伝送速度は超高速化され、数十Ｇｂｐｓ程度までの帯域が必要になっている。現在ＣＭＯＳ半導体装置に用いられる高速シリアルインターフェースの規格として、ファイバチャネル、ＰＣＩエクスプレス、シリアルＡＴＡなどが用いられている。
【０００３】
通信システムの基幹系としては、例えばＬＳＩの搭載された基板相互間のデータ伝送方式としてのバックプレーン伝送が知られ、このような伝送システムでは１０Ｇｂｐｓ、６．４Ｇｂｐｓ程度の伝送速度が用いられている。こうしたＧＨｚ帯域の信号伝送においてはＰＣＢ基板、伝送ケーブル、コネクタなどの信号伝送路における信号の減衰や反射を無視することができない。
【０００４】
そこで高速シリアルインターフェースにおいては、そのような信号減衰や信号反射の影響を補償するために、送信回路側には例えば高周波成分を強調して送信するためのプリエンファシス回路、受信回路側には伝送路における減衰や反射を補償するためのイコライザ回路が搭載されることが多い。このようにプリエンファシス回路やイコライザ回路を搭載することによって信号の品質が維持される。
【０００５】
従来において、例えば送信回路と受信回路を備える半導体集積回路などの半導体装置の試験では、全ての入力端子にテスタを接続し、論理電圧を与えて出力端子電圧を測定する方法が用いられている。あるいは低速の試験信号を高速信号に変換した後に送信回路から送信し、受信回路によって受信した高速信号を低速信号に変換した後に、その低速信号の期待値と比較する試験方法が用いられている。このような半導体集積回路検査方法に関する従来技術として次の文献がある。
【特許文献１】特開２０００−１７１５２４号  「半導体集積回路、およびその検査方法」
【０００６】
この文献には、図３０に示すように検査装置１０１から入力される低速信号を第１の論理回路１１１によって高速信号に変換した後、高速送信回路１０５に入力させ、高速送信回路１０５と高速受信回路１０６との間にスイッチ１０７を設けて、高速送信回路１０５の出力を直接に高速受信回路１０６に入力させ、高速受信回路１０６の出力を第２の論理回路１１２によって低速信号に変換した後に、その低速信号の期待値と比較器１１０によって比較する半導体集積回路検査方法が開示されている。
【０００７】
しかしながらこの方法では、前述のように送信回路側にプリエンファシス回路を、受信回路側にイコライザ回路などを有する半導体集積回路の効果的な試験ができないという問題点がある。すなわち、このプリエンファシス回路やイコライザ回路は伝送路などによる信号の減衰や反射の影響を補償するためのものであり、これらのプリエンファシス回路やイコライザ回路を含む半導体集積回路の試験を行なうためには、実際に伝送路による損失などに相当する損失を信号に与えた上で検査を行なう必要があるが、この従来技術ではそのような問題点を解決することができない。
【０００８】
さらに、このような従来技術では、高速送信回路と高速受信回路とがスイッチによって直接に接続されて検査が行われるために、伝送路の影響を含んだ検査ができないという問題点を解決することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、前述の問題点に鑑み、例えば送信回路側にプリエンファシス回路、受信回路側にイコライザ回路などを有する半導体集積回路を対象として、プリエンファシス回路やイコライザ回路などの効果を含む試験を可能とする半導体集積回路を提供すること、プリエンファシス回路やイコライザ回路などを有しない場合にも、伝送路の影響を含む試験を可能とする半導体集積回路を提供すること、および低速度の検査装置を用いてそのような半導体集積回路の試験を可能とすることである。
【課題を解決するための手段】
【００１０】
図１は、本発明の半導体集積回路の原理構成ブロック図である。同図において本発明の半導体集積回路１は、送信回路２と受信回路３とを備える半導体集積回路であり、少なくとも被挿入回路４とスイッチ５とを備える。
【００１１】
被挿入回路４は、例えば送信回路２の出力信号に損失を与えるものであり、送信回路２の出力信号が入力され、出力信号を受信回路３に与えるためのものであり、スイッチ５は被挿入回路４を送信回路２の出力側と受信回路３の入力側との間に接続するものである。
【００１２】
本発明の半導体集積回路は、送信回路２の後段に送信信号の高周波成分を強調するプリエンファシス回路を、また受信回路の前段に受信信号の等価を行うイコライザ回路を備えることもできる。
【００１３】
また本発明の半導体集積回路は、同様に送信回路と受信回路とを備え、送信回路の出力信号が入力され、出力信号を受信回路に与えるため被挿入回路が接続されるべき２つの外部接続端子と、その２つの外部接続端子を送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備え、外部接続端子に送信回路の出力信号に変化を与える回路を接続可能とするものである。
【００１４】
さらに本発明の半導体集積回路は、転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路であり、半導体集積回路の試験時に、外部から入力される転送レートの低い低速信号を転送レートの高い高速信号に変換して送信回路に与える第１の論理回路と、送信回路の出力信号が入力され、出力信号を受信回路に与えるための被挿入回路と、試験時に被挿入回路を送信回路の出力側と受信回路の入力側との間に接続するスイッチと、試験時に受信回路によって受信された高速信号を低速信号に変換して外部に出力する第２の論理回路とを備えるものである。
【００１５】
次に本発明の半導体集積回路試験方法は、転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路の試験方法であり、外部から入力される転送レートの低い低速信号を高速信号に変換して送信回路に入力させ、送信回路の出力を半導体集積回路の試験のために送信回路と受信回路との間に挿入される被挿入回路に入力させ、被挿入回路の出力が入力される受信回路の出力する高速信号を低速信号に変換し、変換された低速信号を試験結果の期待値と比較する方法が用いられる。
【００１６】
以上のように本発明によれば、例えば送信回路の後段にプリエンファシス回路を備え、また受信回路の前段にイコライザ回路を備える半導体集積回路において、送信信号に対して伝送線路の影響に相当するような変化を与えるための被挿入回路が挿入されて、その被挿入回路の出力が受信回路に与えられる。
【発明の効果】
【００１７】
本発明によれば、送信回路と受信回路とを有する半導体集積回路において、伝送路による信号の減衰や、反射などの影響に相当する変化を与えるための被挿入回路が送信回路と受信回路の間に接続されることによって、その試験を容易にする半導体集積回路が提供され、その試験が容易となる。また高速信号を送信する送信回路と高速信号を受信する受信回路とを備える半導体集積回路において、例えば送信回路側にプリエンファシス回路、受信回路側にイコライザ回路を有する半導体集積回路として、伝送路の影響に相当する変化を送信信号に与えるための被挿入回路を備える半導体集積回路が提供され、その検査が容易となる。
【発明を実施するための最良の形態】
【００１８】
図２は、本発明の半導体集積回路を含むその試験方式の基本構成ブロック図である。図３０で説明した従来例の方式におけると同様に、半導体集積回路としてのＤＵＴ（被検査デバイス）１０と検査装置１１とが接続されている。
【００１９】
本実施形態においては、ＤＵＴ１０から出力される高速送信信号の信号伝送路における減衰や反射を補償するためのプリエンファシス回路１５と、受信時に信号伝送路における減衰や反射の影響をキャンセルし、信号品質を保つためのイコライザ回路１６が備えられ、またこれらプリエンファシス回路１５やイコライザ回路１６を含む半導体集積回路としてのＤＵＴ１０の試験を可能にするために、信号の減衰や遅延、あるいは増幅をＤＵＴ１０の内部で実現するための回路１７が備えられる。そして回路１７は、２つのスイッチ１８a、１８bによってプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に接続され、これらのスイッチのオン・オフの制御はテスト制御回路２０によって行われる。なおＤＵＴ１０の通常動作時には２つのスイッチ１８a、１８bは当然オフとされ、回路１７はＤＵＴ１０の動作に影響を与えない。
【００２０】
検査装置１１による半導体集積回路としてのＤＵＴ１０の試験は、基本的には図３０の従来例におけると同様に行なわれる。図３は、この試験における動作のタイムチャートである。同図において検査装置１１の内部のデータ発生回路２５から、（１）に示す、例えば８ビットの低速パラレルデータ、例えば２００Ｍｂｐｓのデータが出力され、この低速データはＤＵＴ１０の内部の第１の論理回路２７によって、（２）に示すような高速シリアルデータ、例えば１０Ｇｂｐｓのデータに変換され、高速送信回路２１とプリエンファシス回路１５とを介して出力される。高速送信回路２１の出力信号は、（３）に示すように、例えば第１の論理回路２７の出力が遅延された形式となっており、プリエンファシス回路１５の出力は、（４）に示すように、例えば変調前の高周波成分が強調された形式となっている。なお、ここで点線の波形は後述する第６の実施例以降における差動回路に対応する信号を示す。
【００２１】
ＤＵＴ１０の検査時には、テスト制御回路２０によって２つのスイッチ１８a、１８bが閉じられ、プリエンファシス回路１５の出力は信号伝送路における減衰や遅延などに相当する影響を与える回路１７を介して、（５）に示すように、例えば振幅が減衰した形でイコライザ回路１６に与えられる。
【００２２】
イコライザ回路１６は、伝送路からの受信信号に相当する回路１７の出力信号を補正し、例えばデータ判定を行って、（６）に示す形式のデータを高速受信回路２２に出力する。高速受信回路２２からは、この信号がある時間遅延された信号として、（７）に示す信号が出力され、第２の論理回路２８によって再び低速パラレルデータに変換され、（８）に示す信号として検査装置１１の内部の比較器２６に与えられ、例えばデータ発生回路２５から出力された８ビットのデータと比較されることによって、ビット・エラー・レートの判定が行われる。なお、ここで第１の論理回路２７、第２の論理回路２８の動作はシリアル−パラレル変換などに限定されないものとする。
【００２３】
また以後の説明においても、プリエンファシス回路とイコライザ回路とを含む半導体集積回路を対象として本発明の実施形態を説明するが、本発明はこのような回路を含まない半導体集積回路にも適用可能であり、その場合にも回路１７が挿入されることにより、伝送路の影響を含んだ試験が可能となる。
【００２４】
図４は、半導体集積回路とその試験方法の第１の実施例である。同図を図２の基本構成ブロック図と比較すると、ＤＵＴ１０の試験時にプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に挿入される回路として、信号に損失を与える損失回路３０が用いられている。
【００２５】
図５は、第１の実施例における損失回路３０の第１の具体例である。同図においては損失回路３０が可変抵抗Ｒと可変静電容量Ｃとで構成され、可変抵抗Ｒの両端が図４における損失回路３０の両端の端子として２つのスイッチ１８aと１８bとに接続される。
【００２６】
図６は、図５のＲＣフィルタの特性を示す。ＲＣフィルタは高周波の領域でそのゲインが低下するが、可変の静電容量などを用いることによって、ゲインが低下する周波数の領域が異なってくる。
【００２７】
図７は、第１の実施例における損失回路の第２の具体例である。同図においては、例えば同一の値の複数の抵抗が並べられ、スイッチによってそのうちのいくつかが並列に接続されることによって、全体として可変抵抗としての損失回路が構成される。このような抵抗は、例えばポリ抵抗やウェル抵抗によって実現される。
【００２８】
図８は、損失回路の第３の具体例の説明図である。この例では、例えば図５のＲＣフィルタに対応する抵抗や容量の成分が、配線に寄生する抵抗や容量によって実現される。なお同図において２つのスイッチを上側に倒すことによって、図４の損失回路３０が挿入されない状態、すなわちプリエンファシス回路１５、イコライザ回路１６だけが高速送信回路２１と高速受信回路２２との間に接続された状態となり、プリエンファシス回路１５、またはイコライザ回路１６のみの影響を含む半導体集積回路の試験も可能となる。このような場合、プリエンファシスの強度やイコライザの強度を制御することによって、例えばプリエンファシス回路のみの影響を検査する場合には、イコライザ回路の強度を落とすために、そのゲインを１としてプリエンファシスの強度と損失量とを制御することにより、プリエンファシス回路１５の影響のみを試験することが可能となる。
【００２９】
図９は、第１の実施例における損失回路の第４の具体例の説明図である。同図においては配線をＰＡＤに接続し、ＰＡＤの寄生容量を用いて損失回路が実現される。一般的に半導体集積回路におけるＰＡＤは面積が大きく、大きい容量が寄生するため、その影響を含めた半導体集積回路の試験が可能となる。
【００３０】
図１０は、損失回路の第５の具体例の説明図である。この例では損失回路が、半導体集積回路の内部に形成されるスパイラル・インダクタによって実現される。高周波領域においてはこのスパイラル・インダクタによるインピーダンスが大きくなり、その結果として信号が減衰する。
【００３１】
図１１は、損失回路の第６の具体例の説明図である。同図においては損失回路が帯域の狭いアンプによって実現される。すなわち帯域の狭いアンプを用いることによって、例えば高周波領域ではアンプのゲインが小さくなり、信号の減衰が実現される。
【００３２】
図１２は、損失回路の第７の具体例の説明図である。同図においては、集積回路を含む半導体装置がチップ上に実装された後に、チップの外面に設けられるハンダボールを接続して、信号に対する損失を実現する例を示す。そのハンダボールの接続は当然試験時のみに行なわれるものであり、実際の使用時にはこの接続の除去が可能であり、実際の使用時に影響することはない。
【００３３】
図１３は、本実施形態における半導体集積回路とその試験方式の第２の実施例の構成ブロック図である。同図を図２の基本構成ブロック図と比較すると、ＤＵＴ１０の試験時にプリエンファシス回路１５の出力側とイコライザ回路１６の入力側とに挿入される回路１７の代りに、信号のレベルや振幅を制御する制御回路３１が備えられている点が異なっている。
【００３４】
図１４は、第２の実施例における制御回路３１の第１の具体例の説明図である。同図においては、制御回路３１としてレベルシフタ３３が用いられ、信号の中心電圧、すなわちＤＣ成分の制御が可能となる。信号のＤＣ成分は静電容量によってカットされ、ＡＣ成分だけが通過するが、通過後のＤＣ成分は右側の２つの可変抵抗によって任意の値に設定することが可能となる。
【００３５】
図１５は、図１４のレベルシフタの動作例である。この動作によって、イコライザ回路１６への入力信号の中心電圧を任意に設定することができ、イコライザ回路１６の動作点（動作電圧）毎の特性を検査することも可能となる。
【００３６】
図１６は、制御回路の第２の具体例としての振幅調整回路の説明図である。入力端子に接続された可変抵抗によって振幅の調整を可能とするとともに、その右側の２つの可変抵抗によって信号の中心電圧の制御も可能となる。
【００３７】
図１７は、図１６の振幅調整回路の動作例の説明図である。その動作によって、信号の中心電圧とともに信号振幅の制御も可能となり、イコライザ回路１６への入力信号の振幅を小さくすることによって、イコライザ回路１６、および全体としての受信感度の検査を行なうことも可能となる。このような振幅調整回路としては、可変のリミッティングアンプを使うことも可能である。
【００３８】
図１８は、本実施形態における半導体集積回路とその試験方式の第３の実施例の構成ブロック図である。同図を図２と比較すると、回路１７の代りに、プリエンファシス回路１５から入力される信号を遅延させてイコライザ回路１６への入力信号として与える遅延回路３７を備えている点が異なっている。
【００３９】
図１９は、第３の実施例における遅延回路３７による制御の説明図である。遅延回路３７によって信号の遅延制御が実現される。
図２０は、第３の実施例における遅延回路３７の動作の結果としてのデータとクロックの間のタイミング制御の説明図である。図１９に示すように、データとしての信号に遅延を与えることができ、データとクロックの間のタイミングを任意に制御することができ、例えば受信回路２２側のセットアップやホールドの動作を検査することも可能となる。
【００４０】
図２１は、半導体集積回路とその試験方式の第４の実施例の構成ブロック図である。第１から第３の実施例では損失回路、制御回路、および遅延回路など、試験時にプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に挿入される回路は、基本的には半導体集積回路の内部の回路素子やＰＡＤ、あるいは配線の寄生容量などを用いて実現されるものとしたが、第４の実施例では集積回路が実装されたチップ上に外部出力端子３９a、３９bを設け、この外部出力端子に半導体集積回路の外部の能動素子や受動素子によって構成される損失減衰回路４０を接続することによって、半導体集積回路の試験を可能にするものである。損失減衰回路４０を構成する能動素子や受動素子として一般的な部品を適用できるため、半導体集積回路の製造バラツキなどに無関係に、理想的な損失減衰回路４０を構成することが可能となる。
【００４１】
図２２は、半導体集積回路とその試験方式の第５の実施例の構成ブロック図である。同図においては、プリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に挿入される回路４２に対して、レジスタ内蔵のテスト制御回路４３による制御が行なわれる点が図２の基本構成ブロック図と異なっている。ここで回路４２は、例えば第１の実施例における損失回路３０、第２の実施例における制御回路３１、および第３の実施例における遅延回路３７等の各種の回路を含むものであり、レジスタが内蔵されたテスト制御回路４３からの制御信号によって、それらの回路のうち制御信号によって指定される回路が用いられて半導体集積回路の試験が行なわれるものである。
【００４２】
図２３は第５の実施例におけるテスト制御回路の構成ブロック図であり、図２４はこのテスト制御回路の動作タイムチャートである。図２３においては、レジスタに相当するフリップフロップ（ＦＦ）群４７のうちで、対応するＦＦを指定するアドレスがアドレス・デコーダ４５に与えられる。アドレス・デコーダ４５の出力する信号ａに対応して、セレクタ４６によって外部から入力されるデータの出力先としてのＦＦが選択され、そのＦＦにストローブ信号の入力時点で格納されたデータｂが、制御信号として図２２の回路４２に与えられ、例えば使用すべき回路がプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に接続される形式で、半導体集積回路の試験が行なわれる。
【００４３】
図２４においてまずデータＡ、次にＢが外部からセレクタ４６に与えられ、そのデータを格納すべきＦＦに対応するアドレスとしてＸが指定される。これに対応してセレクタ４６からＦＦに格納すべきデータとしてまずＡ、次にＢが出力され、アドレスに対応するＦＦにストローブ信号の入力時点で格納されたデータＡとＢが制御信号として順次出力される。その後外部からのデータＣの入力時点でアドレスとしてＹが指定され、ストローブ信号の入力時点でアドレスＹに対応するＦＦに格納されたデータＣが制御信号として出力される。
【００４４】
図２５は、半導体集積回路とその試験方式の第６の実施例の構成ブロック図である。この第６の実施例以降では、高周波信号を用いる通信回路においてよく用いられる差動回路、例えば差動増幅器を使用した差動回路を利用する通信用半導体集積回路と、その試験方式に対応する実施例を説明する。
【００４５】
このような差動回路を利用する通信用半導体集積回路では、伝送すべき信号として、例えば差動増幅器への非反転入力に対応する信号と、反転入力に対応する信号との２本の信号が利用され、その結果図２５の第６の実施例でもプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に、これら２つの信号線に対応して挿入される回路４９が設けられる。なお、例えば第１の論理回路２７と高速送信回路２１との間の信号を差動信号とすることも可能であるが、本実施形態ではこの間には差動信号を用いないものとする。
【００４６】
図２６は、半導体集積回路とその試験方式の第７の実施例の構成ブロック図である。同図では、図２５の第６の実施例と同様に、差動回路に対応する２本の信号線に対してプリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に挿入される回路として、例えば図４の第１の実施例に類似した損失回路５１が備えられる。なおこの第７の実施例では損失回路５１として、例えば差動増幅器に対する非反転信号と反転信号とに相当する２本の信号線に対して基本的に同一の損失回路が挿入され、半導体集積回路の試験が行われるものとする。さらに損失回路５１の代りに、第２の実施例と同様の制御回路などを用いることも当然可能である。
【００４７】
図２７は、半導体集積回路とその試験方式の第８の実施例の構成ブロック図である。この第８の実施例は、第６、第７の実施例と同様に差動回路への適用例であるが、例えば差動増幅器への非反転信号と反転信号とに相当する２つの信号線のそれぞれに対して、プリエンファシス回路１５の出力側とイコライザ回路１６の入力側との間に、一般的に異なる回路５３、５４が挿入され、半導体集積回路の試験が行なわれる。
【００４８】
図２８は、半導体集積回路とその試験方式の第９の実施例の構成ブロック図である。同図においては、図２７の第８の実施例における２つの回路５３、５４の代わりに、ともに遅延回路ではあるが、遅延の小さい回路５５と遅延の大きい回路５６とが使用され、このような２つの遅延回路が２つの差動信号線のそれぞれに挿入された場合の影響の試験が行われる。
【００４９】
図２９は、第８、および第９の実施例におけるイコライザ回路１６への入力データの説明図である。同図において１番上の波形は、例えばプリエンファシス回路１５によって出力される通常データであり、実線の波形と点線の波形が、例えばそれぞれ遅延大回路５６と遅延小回路５５とに入力される。
【００５０】
図２９の中央の波形は、この場合のイコライザ回路１６への入力波形を示す。遅延が異なることによって、実線の波形と点線の波形との間にズレが生じている。
図２９の１番下の波形は、例えば第２の実施例におけると同様に、２つの信号線の信号に対してそれぞれ独立に中心電圧の制御を行なった結果のイコライザ回路１６への入力波形である。実線の波形と点線の波形との中心電圧が異なった波形がイコライザ回路１６に与えられることになる。
【００５１】
以上詳細に説明したように、本発明によれば伝送路だけでなく、プリエンファシス回路、イコライザ回路の影響を含め、また損失回路、中心電圧や振幅の制御回路、遅延回路等様々な回路を挿入した場合の影響の試験が行なわれる。
【００５２】
（付記１）  送信回路と受信回路とを備える半導体集積回路であって、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路と、
該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備えることを特徴とする半導体集積回路。
（付記２）  前記被挿入回路が、前記送信回路の出力信号に損失を与えて、該損失が与えられた結果の出力信号を前記受信回路に与えることを特徴とする付記１記載の半導体集積回路。
（付記３）  前記被挿入回路が、前記送信回路の出力信号の中心電圧レベルを高く、あるいは低く制御する電位制御回路であることを特徴とする付記１記載の半導体集積回路。
（付記４）  前記被挿入回路が、前記送信回路の出力信号の信号振幅を大きく、あるいは小さく制御する電位制御回路であることを特徴とする付記１記載の半導体集積回路。
（付記５）  前記被挿入回路が、前記送信回路の出力信号を遅延させる信号遅延回路であることを特徴とする付記１記載の半導体集積回路。
（付記６）  前記被挿入回路の動作を制御するためのデータを記憶する制御データ記憶手段と、
該制御データ記憶手段の記憶内容にしたがって、前記被挿入回路の動作を制御するテスト制御回路とをさらに備えることを特徴とする付記１記載の半導体集積回路。
（付記７）  前記送信回路の後段に送信信号の高周波成分を強調するプリエンファシス回路と、受信回路の前段に受信信号の等化を行うイコライザ回路を備え、
前記被挿入回路とスイッチとを該プリエンファシス回路の出力側とイコライザ回路の入力側との間に接続することを特徴とする付記１記載の半導体集積回路。
（付記８）  送信回路と受信回路とを備える半導体集積回路であって、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路が接続されるべき２つの外部接続端子と、
該２つの外部接続端子を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備え、
該外部接続端子に前記送信回路の出力信号に変化を与える回路を接続可能とすることを特徴とする半導体集積回路。
（付記９）  転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路であって、
該半導体集積回路の試験時に、外部から入力される転送レートの低い低速信号を転送レートの高い高速信号に変換して前記送信回路に与える第１の論理回路と、
該送信回路の出力信号が入力され、出力信号を該受信回路に与えるための被挿入回路と、
前記試験時に、該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチと、
前記試験時に、該受信回路の出力する高速信号を低速信号に変換して外部に出力する第２の論理回路とを備えることを特徴とする半導体集積回路。
（付記１０）  差動信号の送信回路と差動信号の受信回路とを備える半導体集積回路であって、
該送信回路の出力差動信号が入力され、該受信回路に対して出力差動信号を与えるための被挿入回路と、
該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備えることを特徴とする半導体集積回路。
【００５３】
（付記１１）  前記被挿入回路が、前記送信回路の出力差動信号に損失を与えて、該損失が与えられた結果の出力差動信号を前記受信回路に与えることを特徴とする付記１０記載の半導体集積回路。
【００５４】
（付記１２）  前記被挿入回路が、前記送信回路の出力差動信号の中心電圧レベルを高く、あるいは低く制御する電位制御回路であることを特徴とする付記１０記載の半導体集積回路。
【００５５】
（付記１３）  前記被挿入回路が、前記送信回路の出力差動信号の信号振幅を大きく、あるいは小さく制御する電位制御回路であることを特徴とする付記１０記載の半導体集積回路。
【００５６】
（付記１４）  前記被挿入回路が、前記送信回路の出力差動信号を遅延させる信号遅延回路であることを特徴とする付記１０記載の半導体集積回路。
（付記１５）  前記被挿入回路の動作を制御するためのデータを記憶する制御データ記憶手段と、
該制御データ記憶手段の記憶内容にしたがって、前記被挿入回路の動作を制御するテスト制御回路とをさらに備えることを特徴とする付記１０記載の半導体集積回路。
【００５７】
（付記１６）  前記送信回路の後段に送信差動信号の高周波成分を強調するプリエンファシス回路と、受信回路の前段に受信差動信号の等化を行うイコライザ回路を備え、
前記被挿入回路とスイッチとを該プリエンファシス回路の出力側とイコライザ回路の入力側との間に接続することを特徴とする付記１０記載の半導体集積回路。
【００５８】
（付記１７）  差動信号の送信回路と差動信号の受信回路とを備える半導体集積回路であって、
該送信回路の出力差動信号が入力され、出力差動信号を該受信回路に与えるための被挿入回路が接続されるべき２つの外部接続端子と、
該２つの外部接続端子を該送信回路の出力側と受信回路の入力側との間に接続するスイッチとを備え、
該外部接続端子に前記送信回路の出力差動信号に変化を与える回路を接続可能とすることを特徴とする半導体集積回路。
【００５９】
（付記１８）  転送レートの高い高速差動信号を送信する送信回路と、高速差動信号を受信する受信回路とを備える半導体集積回路であって、
該半導体集積回路の試験時に、外部から入力される転送レートの低い低速信号を転送レートの高い高速信号に変換して前記送信回路に与える第１の論理回路と、
該送信回路の出力差動信号が入力され、出力差動信号を該受信回路に与えるための被挿入回路と、
前記試験時に、該被挿入回路を該送信回路の出力側と受信回路の入力側との間に接続するスイッチと、
前記試験時に、該受信回路の出力する高速信号を低速信号に変換して外部に出力する第２の論理回路とを備えることを特徴とする半導体集積回路。
【００６０】
（付記１９）  転送レートの高い高速信号を送信する送信回路と、高速信号を受信する受信回路とを備える半導体集積回路の試験方法であって、
外部から入力される転送レートの低い低速信号を前記高速信号に変換して、前記送信回路に入力させ、
該送信回路の出力を、該半導体集積回路の試験のために該送信回路と受信回路との間に挿入される被挿入回路に入力させ、
該被挿入回路の出力が入力される送信回路の出力する高速信号を低速信号に変換し、
該変換された低速信号を試験結果の期待値と比較することを特徴とする半導体集積回路の試験方法。
（付記２０）  転送レートの高い高速差動信号を送信する送信回路と、高速差動信号を受信する受信回路とを備える半導体集積回路の試験方法であって、
外部から入力される転送レートの低い低速信号を高速信号に変換して、前記送信回路に入力させ、
該送信回路の出力差動信号を、該半導体集積回路の試験のために該送信回路と受信回路との間に挿入される被挿入回路に入力させ、
該被挿入回路の出力差動信号が入力される送信回路の出力する高速信号を低速信号に変換し、
該変換された低速信号を試験結果の期待値と比較することを特徴とする半導体集積回路の試験方法。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体集積回路の原理構成ブロック図である。
【図２】本発明における半導体集積回路とその試験方式の基本構成ブロック図である。
【図３】図２における半導体集積回路試験方式の動作タイムチャートである。
【図４】半導体集積回路とその試験方式の第１の実施例の構成ブロック図である。
【図５】第１の実施例における損失回路の第１の具体例の説明図である。
【図６】第１の具体例としてのＲＣフィルタの特性を示す図である。
【図７】損失回路の第２の具体例の説明図である。
【図８】損失回路の第３の具体例の説明図である。
【図９】損失回路の第４の具体例の説明図である。
【図１０】損失回路の第５の具体例の説明図である。
【図１１】損失回路の第６の具体例の説明図である。
【図１２】損失回路の第７の具体例の説明図である。
【図１３】半導体集積回路とその試験方式の第２の実施例の構成ブロック図である。
【図１４】第２の実施例における制御回路の第１の具体例の説明図である。
【図１５】図１４における中心電圧制御動作の説明図である。
【図１６】第２の実施例における制御回路の第２の具体例の説明図である。
【図１７】図１６における振幅と中心電圧の制御の説明図である。
【図１８】半導体集積回路とその試験方式の第３の実施例の構成ブロック図である。
【図１９】第３の実施例における遅延制御動作の説明図である。
【図２０】第３の実施例におけるデータとクロックの関係の制御の説明図である。
【図２１】第４の実施例の構成ブロック図である。
【図２２】第５の実施例の構成ブロック図である。
【図２３】第５の実施例におけるテスト制御回路の構成ブロック図である。
【図２４】図２３のテスト制御回路の動作例タイムチャートである。
【図２５】第６の実施例の構成ブロック図である。
【図２６】第７の実施例の構成ブロック図である。
【図２７】第８の実施例の構成ブロック図である。
【図２８】第９の実施例の構成ブロック図である。
【図２９】第８、第９の実施例におけるイコライザ回路への入力信号の例の説明図である。
【図３０】半導体集積回路とその試験方式の従来例の構成ブロック図である。
【符号の説明】
【００６２】
１  半導体集積回路
２  送信回路
３  受信回路
４  被挿入回路
５、１８  スイッチ
１０  被検査デバイス（ＤＵＴ）
１１  検査装置
１５  プリエンファシス回路
１６  イコライザ回路
１７  回路
２０  テスト制御回路
２１  高速送信回路
２２  高速受信回路
２５  データ発生回路
２６  比較器
２７  第１の論理回路
２８  第２の論理回路
３０  損失回路
３１  制御回路
３３  レベルシフタ
３５  振幅調整回路
３７  遅延回路
３９  外部出力端子
４０  損失減衰回路
４２、４９、５３、５４  回路
４３  テスト制御回路（レジスタ内蔵）
４５  アドレスデコーダ
４６  セレクタ
４７  ＦＦ群
５１  損失回路
５５  遅延小回路
５６  遅延大回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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