(57)【要約】      （修正有）【課題】エアギャップを形成する際にミスアライメントビアがエアギャップを貫通するのを極力低減すること。【解決手段】ダミーフィーチャ（４８ａ，４８ｂ）が、層間誘電体層（３６）内に形成される。一実施形態では、非ギャップ充填誘電体層（７２）がダミーフィーチャ上に形成され、ダミーフィーチャ間、またはダミーフィーチャと導電領域（４４）間に空隙（７４）を形成する。一実施形態では、パッシベーション膜（３２および５４）が無電解めっきによって形成され、下層にある導電性領域（４４，４８ａ，４８ｂ，および３０）をエアギャップ（７４）が貫通するのを保護する。さらに、パッシベーション膜は、下層にある導電性領域に覆い被さって、それにより、導電性領域に隣接するダミーフィーチャを画定する。パッシベーション膜は、追加のパターニング工程なしに形成することができ、ミスアライメントビアがエアギャップを貫通するのを極力低減する。【選択図】図７
2006324689.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置（１０）を形成する方法であって、
半導体基板（１２）を提供すること、
前記半導体基板上に第１の誘電体層（３６）を形成すること、
前記第１の誘電体層内に導電領域（４４）を形成すること、
前記第１の誘電体層内にダミースペース（６８）によって互いに離間された複数の導電性ダミーフィーチャ（４８ａおよび４８ｂ）を形成すること、
前記導電領域および前記複数の導電性ダミーフィーチャ上に非ギャップ充填層（７２）を形成すること、
前記ダミースペース内に空隙（７４）を形成すること、
を含む方法。
【請求項２】
前記非ギャップ充填層（７２）は、ダミースペース内に空隙を形成するのと同時に形成される、請求項１記載の方法。
【請求項３】
半導体装置（１０）を形成する方法であって、
半導体基板（１２）を形成すること、
前記半導体基板上に誘電体層（３６）を形成すること、
前記誘電体層内に第１の導電性ダミーフィーチャ（４８ａ）を形成すること、
前記誘電体層内に前記第１の導電性ダミーフィーチャと隣接して第２のダミーフィーチャ（４８ｂ）を形成すること、
前記誘電体層内の前記第１の導電性ダミーフィーチャおよび前記第２のダミーフィーチャの間に空隙（７４）を形成すること、
を含む方法。
【請求項４】
半導体装置（１０）であって、
半導体基板（１２）と、
前記半導体基板上の第１の誘電体層（３６）と、
前記第１の誘電体層内の第１の導電性ダミーフィーチャ（４８ａまたは４８ｂ）と、
前記第１の誘電体層内の第１のフィーチャ（４４または４８ａまたは４８ｂ）と、
前記第１の導電性ダミーフィーチャおよび前記第１のフィーチャの間に在る前記第１の誘電体層内の空隙（７４）と、
を含む半導体装置。
【請求項５】
半導体装置（１０）を形成する方法であって、
第１の領域（４１８，４２０，または４２２）および第２の領域（４１８，４２０，４２２，または４２４）を有する半導体装置を提供すること、
前記第１の領域に、第１の静電容量結合値を有する第１の回路（４０２ａから４０２ｃ）と第１のダミーフィーチャ（４０６，４０８，または４１０）とを形成すること、
前記第２の領域に、第２の静電容量結合値を有する第２の回路（４０２ａから４０２ｃ，または４０４）を形成すること、
前記第１のダミーフィーチャ間に第１の空隙（４２５から４２７）を形成することにより、前記第１の静電容量結合値を前記第１の静電容量結合値より小さく、かつ前記第２の静電容量結合値とは異なる第３の静電容量結合値に調整（１１６）すること、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体の加工に関し、より具体的にはエアギャップ形成プロセスに使用されるのが望ましいパッシベーション膜の形成に関する。
【背景技術】
【０００２】
金属配線の静電容量を低減するのに、二酸化ケイ素（ＳｉＯ２）に換えて低誘電率（ｌｏｗ−ｋ）材料を層間誘電体層（ＩＬＤ）として使用することができる。本明細書における低誘電率材とは、ＳｉＯ２より低い比誘電率（すなわち、約４．０未満）を有するものを言う。望ましい低誘電率材の１つは、低圧ガスまたは真空であり、これらはいずれも通常エアまたはエアギャップと呼ばれている。
【０００３】
エアギャップは、２つの金属配線を互いに近接して配置することによって形成できるので、半導体ウエハの表面上に絶縁体が蒸着される場合に、絶縁体が２つの金属配線間の空間を完全に埋めることがなく、したがってエアギャップがその空間に形成される。しかし、エアギャップが形成されても、２つの金属配線が互いに近接しているので、配線間には幾分静電容量結合が存在する。２つの金属配線間の間隔を広げると、エアギャップを形成する以上に静電容量結合を低減するので、エアギャップを形成するには大き過ぎる距離間隔で静電容量結合に敏感な複数の金属配線を配置するデザインルールが求められることが多い。しかし、これは、半導体装置または半導体チップ（ｄｉｅ）の寸法を大きくするので好ましくない。エアより望ましくない低誘電率材（すなわち、エアより高い比誘電率を有する材料）が、静電容量に対して敏感な金属配線間に蒸着される。これは、金属線間の静電容量をさらに低減させるので非常に望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
エアギャップを形成する多くの方策がある。多くは、次に形成されるミスアライメントビアが下層にあるエアギャップを貫通するのを防ごうとするものである。そのビアを充填する際に、化学物質がエアギャップの周囲の誘電体と反応してビアを汚染する。それを解決するひとつの方策はハードマスクを形成することを含み、別の方策は、ランディングパッドの形成を含んでいる。このいずれのプロセスも、追加のパターニング工程を必要とするので望ましくない。さらに、ハードマスクは高誘電率材であり、そのため金属配線間の全体的な比誘電率を上昇させるので望ましくない。したがって、特に従来エアギャップをその間に形成できる距離よりも離間している金属配線間に、エアギャップを形成する際に、ビアのミスアライメントを許容するプロセスを行う必要性がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、請求項１に記載の発明は、半導体装置を形成する方法であって、半導体基板を提供すること、半導体基板上に第１の誘電体層を形成すること、第１の誘電体層内に導電領域を形成すること、第１の誘電体層内にダミースペースによって互いに離間された複数の導電性ダミーフィーチャを形成すること、導電領域および複数の導電性ダミーフィーチャ上に非ギャップ充填層を形成すること、ダミースペース内に空隙を形成すること、を含む方法をその特徴とする。
【０００６】
請求項２に記載の発明は、請求項１記載の方法であって、非ギャップ充填層は、ダミースペース内に空隙を形成するのと同時に形成されることをその特徴とする。
【０００７】
請求項３に記載の発明は、半導体装置を形成する方法であって、半導体基板を形成する
こと、半導体基板上に誘電体層を形成すること、誘電体層内に第１の導電性ダミーフィーチャを形成すること、誘電体層内に第１の導電性ダミーフィーチャと隣接して第２のダミーフィーチャを形成すること、誘電体層内の第１の導電性ダミーフィーチャおよび第２のダミーフィーチャの間に空隙を形成すること、を含む方法をその特徴とする。
【０００８】
請求項４に記載の発明は、半導体装置であって、半導体基板と、半導体基板上の第１の誘電体層と、第１の誘電体層内の第１の導電性ダミーフィーチャと、第１の誘電体層内の第１のフィーチャと、第１の導電性ダミーフィーチャおよび第１のフィーチャの間に在る第１の誘電体層内の空隙と、を含む半導体装置をその特徴とする。
【０００９】
請求項５に記載の発明は、半導体装置を形成する方法であって、第１の領域および第２の領域を有する半導体装置を提供すること、第１の領域に、第１の静電容量結合値を有する第１の回路と第１のダミーフィーチャとを形成すること、第２の領域に、第２の静電容量結合値を有する第２の回路を形成すること、第１のダミーフィーチャ間に第１の空隙を形成することにより、第１の静電容量結合値を第１の静電容量結合値より小さく、かつ第２の静電容量結合値とは異なる第３の静電容量結合値に調整すること、を含む方法をその特徴とする。
【発明を実施するための最良の形態】
【００１０】
本発明を例証として図面によって示すが、本発明は添付の図面によって制限されるものではない。また、図面において類似の参照番号は類似の要素を示している。
当業者であれば、図中の要素は説明を簡単かつ明瞭にするために例示されているものであって、必ずしも正しい縮尺で描かれていないことが理解されるであろう。例えば、図中の要素のいくつかは、本発明の実施形態をより理解しやすくするために、他の要素に対して寸法が拡張されている場合もある。
【００１１】
エアギャップを貫通するミスアライメントビアが形成されるリスクを極力低減し、かつ高誘電率の誘電体のバリア層を使用しないエアギャップ形成のプロセス工程が検討される。銅等のパッシベーション膜は、無電解めっきによって導電性領域上に形成され、追加のパターニング工程を行わずに、導電性領域の側部に沿ってスペーサを画定するのが好ましい。無電解めっきには自己整合プロセスの等方性成長が利用される。
【００１２】
本明細書において、導電性ダミーフィーチャ（ｃｏｎｄｕｃｔｉｖｅ  ｄｕｍｍｙ  ｆｅａｔｕｒｅ）は導電性材料から形成される機構であるが、導電性材料から形成することができ、かつデバイス動作中に電流を流すまたは保持するビット線およびゲート電極と比較して、動作中その中には電流は流れない機構である。一実施形態において、導電性ダミーフィーチャは、他の導電性ダミーフィーチャによって以外は、他の導電性機構に結合されないであろう。空隙は、気体（例、空気）を含む閉じた領域、または真空である。空隙は、球形、円柱形またはいずれかの特定の形状に限定されない。本明細書において、エアギャップとは空隙の一種である。
【００１３】
本明細書において、２つの構造体がその間にいずれの機構も有することなく互いに離間することができ、かつ２つの構造体上に材料を蒸着させた時にその構造体間に空隙を形成できる最大距離が空隙の間隔となる。したがって、２つの金属配線間の距離が空隙の間隔より小さいかそれに等しい場合、材料層が次に蒸着される時に配線間に空隙が形成される。一実施形態において、空隙の間隔は約０．４マイクロメートルであるが、これは、蒸着される材料の種類および蒸着に使用されるプロセスによって異なる。導電性の配線は、空隙の間隔より大きい距離だけ互いに離間し、導電性の配線を空隙の間隔と同じかそれ未満に離した場合には達成できない程度まで静電容量を低減させる。本発明によれば、空隙は特に導電性の配線間に形成され、空隙の間隔より大きい距離で離間した金属配線間の静電
容量をさらに低減させる。これらの空隙はダミーフィーチャの支援によって形成される。ダミーフィーチャは、導電性または絶縁性のいずれでもよく、導電性の配線間に形成されるので、ダミーフィーチャと導電性の配線間の間隔およびダミーフィーチャ同士の間の間隔は、空隙の間隔より小さいかまたはそれに等しい。したがって、次に層が形成される時に、ダミーフィーチャと導電性の配線との間、ならびに導電性の配線間の２つのダミーフィーチャの間に空隙が形成される。これによって、導電性の配線間の静電容量は、その間にエアギャップを形成した場合よりもさらに低減される。
【００１４】
図１に示したのは、半導体基板１２の一部分上に形成されたトランジスタ１５を有する半導体装置１０の一部である。トランジスタ１５は、ゲート誘電体１３上に形成されたゲート電極１４、およびゲート電極１４とゲート誘電体１３に隣接する側壁スペーサ１６を含んでいる。トランジスタのソース領域およびドレイン領域（図示せず）が、側壁スペーサ１６の下の半導体基板１２に形成される。一実施形態において、ゲート電極１４はポリシリコン、ゲート誘電体１３は二酸化ケイ素、スペーサは窒化ケイ素であり、半導体基板１２は単結晶シリコンである。トランジスタ１５は、従来のプロセスのいずれかを使用して既知のいずれかの材料を用いて形成できる。
【００１５】
一実施形態において、第１の誘電体（絶縁）層２０（例、二酸化ケイ素、または低誘電率材）が、化学気相成長法（ＣＶＤ）およびスピンオン法（ＳＯＤ）等のいずれかの方法によってトランジスタ１５上に形成され、パターニングされてコンタクト開口部を形成する。導電性材料が、従来の方法のいずれかによってコンタクト開口部内および第１の誘電体層２０上に蒸着され、導電性材料の上面が第１の誘電体層２０と実質的に同一平面になるように研磨される。コンタクト開口部内に残った導電性材料が第１の導電領域（またはコンタクト）１８を形成する。好ましい実施形態では、第１の導電領域１８は、タングステン、銅または銅合金であるが、任意の他の導電性材料または導電性材料の任意の組合せを使用してもよい。
【００１６】
第１の導電領域１８を形成した後、第２の誘電体層３４が、第１の誘電体層２０および第１の導電領域１８上に蒸着される。第２の導電領域３０は、第１の導電領域１８の形成に使用したプロセスと類似のプロセスによって形成される。具体的には、第２の誘電体層３４に開口部が形成され、銅または銅合金等の導電性材料が、第２の誘電体層３４上および開口部内に蒸着される。一実施形態において、ＴａＮ、Ｔａ、ＷＣＮ等、およびそれらの組合せのバリア材料が、ＣＶＤ、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）等、およびそれらの組合せによって、導電性材料が開口部内に形成される前に蒸着され、拡散バリアまたは接着層として機能する。導電性材料の上面を第２の誘電体層３４と実質的に同一平面にするために研磨プロセスが行われ、第２の導電領域３０が形成される。バリア材料が存在する場合、研磨プロセスによって開口部内に無いバリア材料部も除去される。
【００１７】
当業者であれば、上述のシングルインレイドプロセスの代わりに、デュアルインレイドプロセスを使用して第１の導電領域１８および第２の導電領域３０を形成できることが認識できるであろう。デュアルインレイドプロセスを使用すると、第１の誘電体層２０および第２の誘電体層３４が１つの誘電体層として蒸着され、第１の導電領域１８と第２の導電領域３０用の開口部が、リソグラフィを使用して形成される。次に誘電体層上に導電性材料が蒸着されて開口部を充填する。導電性材料は研磨され、第２の導電領域３０を形成する開口部内の材料の上面が１つの誘電体層の上面と実質的に同一平面にされる。
種々の材料およびいくつかの加工法を上述の構造体に関して説明したが、半導体基板上にトランジスタを形成する方法、ならびに第１の導電領域１８および第２の導電領域３０を誘電体層内に形成する方法が当業者には理解されたであろう。このように、上述の構造体を形成するのに任意の従来のプロセスおよび材料を使用することができるが、本発明は上
記の材料およびプロセスに限定されるものではない。
【００１８】
第２の導電領域３０を形成した後、第１のパッシベーション膜３２が、第２の導電領域３０上に形成される。図１に示すように、第１のパッシベーション膜３２の一部が第２の誘電体層３４部上に延在してもよい。第２の導電領域３０が銅を含む場合には、第１のパッシベーション膜３２は、Ｔａ，ＴａＮ，ＷＣＮ，ＣｏＷＰ，ＣｏＰ，ＮｉＷＰ，ＮｉＢ，ＣｏＷＢ，ＮｉＲｅＰ，ＣｏＲｅＰ，Ｎｉ等、およびそれらの組合せのどの銅拡散バリア材料であってもよい。すなわち、パッシベーション膜３２は、銅、ニッケル、リン、タングステン、またはレニウムを含む材料である。第２の導電領域が、不都合に拡散し得る、異なるまたは追加の要素を含んでいる場合には、パッシベーション膜３２として選択される材料は、その追加のまたは異なる要素の拡散を防ぐ必要がある。
【００１９】
好ましい実施形態では、パッシベーション膜３２は無電解めっきによって形成される。第１のパッシベーション膜３２の無電解めっきには、還元剤を有する溶液を用いて金属イオンの還元を促進する。この反応により、第２の導電領域３０の表面に、その表面と無電解溶液との触媒作用によって金属が選択的に析出し得る。（上記のごとく、第１のパッシベーション膜３２の一部分が第２の誘電体層３４部上に延在してもよい。第１のパッシベーション膜３２が第２の誘電体層３４上に重なることは、第１のパッシベーション膜３２が第２の導電領域３０の縁部またはその近傍に析出することに起因するものであり、その結果、パッシベーション膜３２は第２の誘電体層３４上には析出されないものの、パッシベーション膜が、実際には第２の誘電体層３４の一部分に重なる。）基板の所望の表面での反応が触媒性の場合（例えば、還元剤としてジメチルアミンボランを含む無電解溶液を用いた、Ｃｕ上のＣｏＷＢの反応）、個別の触媒を適用する必要はない。第２の導電領域の表面での反応が触媒性でない場合（例えば、還元剤として次亜リン酸アンモニウムを含む中性無電解溶液を用いたＣｕ上のＣｏＷＰの反応）、ＰｄまたはＰｔ等の個別の触媒を適用して表面を触媒活性にすることもできる。触媒は、無電解めっきの前に、触媒を含有する溶液を基板表面全体にスプレー、浸漬、または塗布するように適用することもできる。第２の導電領域３０との交換反応が生じる場合には、触媒を基板の所望の表面に選択的に付着してもよい。交換反応は、触媒が還元される駆動力（例、Ｐｄ＋＋＋２ｅ−  →  Ｐｄ０）が第２の導電領域３０の酸化（例、Ｃｕ０  →  Ｃｕ＋２＋２ｅ−）によって提供される場合に生じる。この反応において、第２の導電領域３０の一部が酸化され、還元された触媒がいくらか残留する。通常無電解めっき反応を行うには、先ず最小限の表面が触媒で覆われている必要がある。例えば、還元剤として次亜リン酸アンモニウムを含有する中性無電解溶液からのＣｏＷＰの析出を開始させるには、１０１６原子／ｃｍ２のＰｄ０濃度が必要とされる。交換反応を生じない表面（例、ＳｉＯ２）部分に吸収されるいずれかの残留触媒イオン（Ｐｄ＋＋）は、半導体基板を、表面から触媒イオンを除去するためのキレート剤または錯化剤を含む別の溶液と接触させることによって除去することができる。この方法では、還元された触媒（例、Ｐｄ０）が第２の導電領域３０上に残留し、触媒イオン（例、Ｐｄ＋＋）は所望されない析出表面（例、ＳｉＯ２）から除去され、反応は第２の導電領域３０で選択的に行われる。いずれの実施形態においても（触媒反応が必要であってもなくても）、無電解還元反応は、通常第２の導電領域３０の還元された表面で自己触媒的に行われる。例えば、一旦最初のＣｏＷＰ金属層が析出されると、それに続く析出はＣｏＷＰ表面で自己触媒的に行われる。
パッシベーション膜３２を形成する一般的な無電解めっきのフローを図２に示している。先ず、ステップ３０２に示すように、第２の導電領域３０のエッチバックが実行され、第２の導電領域３０の酸化物がクリーニングされ、導電領域に窪みが形成される。次に、ステップ３０４に示すように、パラジウムベースの溶液（例えば、パラジウムと水）等の触媒溶液がスプレーされ、第２の導電領域３０が触媒活性にされる。余分な触媒溶液を除去するため、ステップ３０６に示すように、クエン酸塩および酒石酸塩等のキレート剤溶液が第２の導電領域３０上にスプレーされる。パッシベーション膜３２を形成するため、ス
テップ３０８に示すように、無電解めっきが行われる。
【００２０】
無電解めっきは、Ｃｏ＋＋，Ｎｉ＋＋，ＷＯ３−等の金属イオン、またはＲｅ，Ｒｄ，Ｐｔ，Ｉｒ，ＳｎまたはＣｕ等の他の可溶性化学種、および次亜リン酸ナトリウム、次亜リン酸アンモニウム、ジメチルアミンボラン、ホルムアルデヒド、アスコルビン酸（ａｂｓｏｒｂｉｃ  ａｃｉｄ）、グリコール酸等の還元剤を含有する電解質中に半導体基板を置くことによって行われる。無電解めっきプロセスは、第２の導電領域３０の形成に使用される導電性材料に対して選択的であり、第１のパッシベーション膜３２を横方向および縦方向の両方向に成長させる。したがって、第１のパッシベーション膜３２は、第２の導電領域３０の幅を越えて延在する。すなわち、第１のパッシベーション膜３２は第２の誘電体層３４を覆う。第１のパッシベーション膜３２の等方性成長は自己整合的であり、以下にさらに詳述するように、追加のパターニング工程を必要とせずに、第２の導電領域３０の側部に沿ってスペーサを画定する。パッシベーション膜３２が無電解で析出された後、ステップ３１０に示すように、パッシベーション膜３２の表面は、ＤＩ（脱イオン）水ですすぐかまたはクリーニングされ、無電解めっきによって発生し得る残留イオンおよび欠陥が除去される。
【００２１】
ステップ３０２，３０４，３０６，３０８，および３１０は、各ステップ間でリンスと順々に溶液を使用することにより１つのチャンバで実行することができるし、またはステップごとに異なるチャンバで実行することもできる。さらに他の実施形態では、ステップ３０２から３１０のいくつかを１つのチャンバ内に組み合わせて、他のステップを異なるチャンバで実行してもよい。本実施形態では、半導体装置１０は、手動でまたはロボットによって１つのチャンバから他のチャンバへ移送される。すべての実施形態において、異なるチャンバは、サイクル時間を向上させるために同一ツール上のチャンバであるのが好ましいが、異なるチャンバが異なるツールの部分であってもよい。さらに、各ステップの前後にクリーニングまたはリンスがあってもよい。半導体装置１０は、ステップ３０２，３０４，３０６，３０８，および３１０のいずれかの前に加熱されてもよく、溶液も同様に加熱されてもよい。一実施形態では、無電解ＣｏＷＰ溶液は、典型的には７０から９５℃に維持される。第２の導電領域３０の導電性材料が無電解溶液中で触媒活性である場合には、他のステップ３０２，３０４，３０６，および３１０のいずれをも実行せずに、パッシベーション膜３２を無電解めっきするステップ３０８のみを行っても、パッシベーション膜３２は十分に形成される。
【００２２】
あるいは、第１のパッシベーション膜３２はまた、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）等、またはそれらの組合せによっても形成できる。これらの方法を使用することで、マスクまたは特別な析出プロセスを用いなくても、パッシベーション膜３２は第２の導電領域３０および第２の誘電体層３４全体上に形成される。第１のパッシベーション膜３２は次に、コンフォーマル層（ｃｏｎｆｏｒｍａｌ  ｌａｙｅｒ）としてデポジットされる。第１のパッシベーション膜３２に使用される材料が、第２の誘電体層３４よりも高い誘電率を有している場合、第１のパッシベーション膜３２をパターニングして、存在する材料の量を最小にすることが望ましい。このパターニング工程は、製造の複雑さ、サイクル時間、および費用を増大させるので好ましくない。
【００２３】
第１のパッシベーション膜３２の形成後、一実施形態では、第１のパッシベーション膜３２および第２の誘電体層３４上に、エッチング停止層（図示せず）が任意に形成される。エッチング停止層は、炭化ケイ素、有機材料、またはＣＶＤ、ＰＶＤ、ＳＯＤ（スピンオン法）等、またはそれらの組合せによってエッチング停止層上に続いて形成される第３の誘電体層３６（層間誘電体層）とは異なるエッチング速度を有する任意の他の材料であってもよい。
【００２４】
第１のパッシベーション膜３２および任意のエッチング停止層の形成後、第４の誘電体層３６が半導体基板上に形成され、従来のプロセスを使用してパターニングされ、第２の導電領域３０上に導電性ダミーフィーチャの開口部および配線開口部が形成される。さらに、第１のパッシベーション膜がパターニングされ、配線開口部から第２の導電領域３０部が露出される。第２の導電領域を露出することは、ビアの抵抗を低減するので望ましいが、第１のパッシベーション膜３２が導電性（例えば、ＣｏＷＰ）の場合には必要ない。パッシベーション膜３２がＣｏＷＰである場合、パッシベーションは第２の導電領域３０上に選択的にデポジットされる。
【００２５】
次に、ＣＶＤ、ＰＶＤ、ＡＬＤ等、またはそれらの組合せを使用して、導電性材料を配線開口部および導電性ダミーフィーチャ開口部内に蒸着してこれらを充填するとともに、第３の誘電体層３６上にも蒸着する。一実施形態では、化学機械研摩（ＣＭＰ）プロセスが実行され、余分な導電性材料（すなわち、配線開口部および導電性ダミーフィーチャ開口部内に無い導電性材料）が除去され、図３に示すように、第２の導電領域３０と電気的に接続される導電領域４４、第１の導電性ダミーフィーチャ４８ａ、および第２の導電性ダミーフィーチャ４８ｂが形成される。他の実施形態では、エッチバックプロセスを使用して、余分な導電性材料を除去することができる。図示した実施形態では、第１の導電性ダミーフィーチャ４８ａは、空隙の間隔より小さいかそれに等しい幅を有する第１の絶縁領域３７によって導電領域４４から分離されており、第２の導電性ダミーフィーチャ４８ｂは、空隙の間隔より大きい幅を有する第２の絶縁領域３９によって第１のダミーフィーチャ４８ａから離間している。
【００２６】
図４に示すように、第２のパッシベーション膜（キャップ）５４が、導電領域４４、第１の導電性ダミーフィーチャ４８ａ、および第２の導電性ダミーフィーチャ４８ｂ上に形成される。第２のパッシベーション膜５４は、第１のパッシベーション膜３２の形成に関して説明したような無電解めっきを使用して形成されるのが好ましい。したがって、第２のパッシベーション膜５４は導電領域４４ならびに導電性ダミーフィーチャ４８ａ、および４８ｂ各々より外に延在し、第３の誘電体層３６上を覆う。同じ材料および加工フローを利用することができるが、第１のパッシベーション膜３２および第２のパッシベーション膜５４は、必ずしも同じ材料または同一のプロセスを使用して形成されなくてもよい。代わりに、第１のパッシベーション膜３２の形成について説明したいずれかの方法を使用してもよい。
【００２７】
図５に示すように、半導体装置１０上に（フォト）レジスト層５８が蒸着され、パターニングされて第１の開口部６０が形成され、第１の絶縁領域３７、ならびに導電領域４４および第１の導電性ダミーフィーチャ４８ａ上に形成された第２のパッシベーション膜５４が露出される。さらに、フォトレジスト層５８がパターニングされ、第２の絶縁領域３９および第２の導電性ダミーフィーチャ４８ｂ部上に多くのダミー開口部６２が形成される。以下により詳細に説明するように、導電領域４４と第１の導電性ダミーフィーチャ４８ａ間の第１の絶縁領域３７は続いてエッチングされるが、第２のパッシベーション膜５４が存在するため、導電領域４４または第１の導電性ダミーフィーチャ４８ａが損傷またはエッチングされることはない。したがって、第１の開口部６０の幅を変えることができ、また絶縁領域３７の幅程度に小さいか、または導電領域４４および第１の導電性ダミーフィーチャ４８ａの上に延在することができる。すなわち、第１の開口部６０は、エッチングされる第３の誘電体層３６の任意の部分と第２のパッシベーション膜５４部を露出する。したがって、第１の開口部６０は、続いてエッチングされる領域（すなわち、第１の絶縁領域３７）より大きくてもよい。
【００２８】
小さい幅はパターニングが困難なことが多いため、導電領域４４または第１の導電性ダ
ミーフィーチャ４８ａを損傷することなく、第１の開口部６０の幅を広くするのが望ましい。ダミー開口部６２に関しては、エッチングの間、第２のパッシベーション膜５４が導電性ダミーフィーチャ４８ａおよび４８ｂならびに導電領域４４（すなわち、すべての導電性領域）を保護するように作用するため、これらもまた導電性領域上に延在することができる。第１の開口部６０およびダミー開口部６２を形成するのに、任意のレジスト材またはリソグラフィプロセスを使用することができる。
【００２９】
図６に示した一実施形態では、第４の誘電体層３６が、フォトレジスト層５８をマスクとして、またフッ素を含有するエッチング液の化学反応を用いてエッチングされ、第１の絶縁性ダミーフィーチャ６４と第２の絶縁性ダミーフィーチャ６５との間に酸化物ダミースペース６８が、また第１の導電性ダミーフィーチャ４８ａに隣接して導電性ダミースペース６６が形成される。導電性ダミースペース６６は、導電領域４４と第１の導電性ダミーフィーチャ４８ａとの間にあって、かつこれらに隣接している。一実施形態では、ダミースペース６８および６６の幅は、空隙間隔のおよその幅より小さいかまたはこれに等しい。ダミースペース６８および６６の形成後、従来のアッシングプロセス（酸素雰囲気で実行されるエッチング）を使用してフォトレジスト層５８が除去される。
【００３０】
絶縁性ダミースペース６８が存在することにより第１の絶縁性ダミーフィーチャ６４が形成されるが、以下の説明でさらに理解されるように、これらはまたエアギャップ形成プロセスの一部としても形成される。第２の絶縁性ダミーフィーチャ６５ａおよび６５ｂは、図６に示す実施形態では、第１の導電性ダミーフィーチャ４８ａおよび第２の導電性ダミーフィーチャ４８ｂに隣接し、かつこれらと物理的に接触している第３の誘電体層３６の一部を構成しているが、配線または導電性ダミーフィーチャと物理的に接触することもできる。第２の絶縁性ダミーフィーチャ６５ａおよび６５ｂは、一実施形態では、第１の導電性ダミーフィーチャ４８ａおよび第２の導電性ダミーフィーチャ４８ｂを絶縁するために形成されるのであって、すべての実施形態において必要なわけではない。図６に示すように、第２の絶縁性ダミーフィーチャ６５ａは、第２のパッシベーション膜５４を越えて横方向に延在し、一方第２の絶縁性ダミーフィーチャ６５ｂ（および第３の絶縁性ダミーフィーチャ６７）は、パッシベーション膜５４が覆い被さっている量にほぼ等しい幅を有している。各絶縁性ダミーフィーチャは、特にそれらが半導体装置１０において、静電容量に対する異なる感度または要件を有する異なる領域に位置する場合、互いに同じ幅を持つ必要はない。パッシベーション膜５４が覆い被さっているため、第３の誘電体層３６部は、導電性領域４４，４８ａ，および４８ｂと隣接したままであり、導電領域４４，４８ａ，または４８ｂを保護する第２の絶縁性ダミーフィーチャ６５ｂおよび第３の絶縁性ダミーフィーチャ６７を形成している。第２のパッシベーション膜５４は、上記のごとく、第３の誘電体層３６をエッチングする際に除去されないので、第３の誘電体層３６をエッチングするのに使用されるマスクパターンおよびフォトレジストパターンは、第２のパッシベーション膜５４を露出する開口部を有することができる。したがって、マスクパターンおよびフォトレジストパターンの開口部の許容誤差は重要ではなく、加工が容易になる。
【００３１】
図７に示すように、絶縁性材料７２が半導体基板１２上に形成され、ダミースペース内にエアギャップ７４が形成される。絶縁性材料は非ギャップ充填材であるが、ＣＶＤ法、高密度プラズマ（ＨＤＰ）、スピンオン法等、およびそれらの組合せによりＴＥＯＳを使用して形成された二酸化ケイ素、フッ化ＴＥＯＳ（ＦＴＥＯＳ）を使用して形成されたフッ素ドープの二酸化ケイ素、有機スピンオンガラス等、またはそれらの組合せ等の有機材料または非有機材料であってもよい。材料が非ギャップ充填材であるか否かを決定するパラメータは、材料の蒸着に使用される方法、ならびにエアギャップ７４がその中に形成される（絶縁性および導電性の）ダミースペース６６および６８の幅と深さに依存して決定される。例えば、ＣＶＤ法が使用される場合、材料の段差被覆性によって、特定のダミー
スペース内にエアギャップが形成されるか否かが決定される。例えば、よりコンフォーマルな材料は、より小さいエアギャップを形成するか、またはエアギャップをまったく形成しない傾向がある。スピンオン材料の場合は、粘度および表面特性がエアギャップの形成に影響する。材料間の表面エネルギーの相互作用もまた、特にスピンオンされる材料の場合に、エアギャップの形成に影響することがある。一実施形態では、絶縁性材料７２の高さは、ダミースペース６６および６８の最大幅の少なくとも半分であり、それによってエアギャップ７４は、絶縁性材料７２が形成される際にピンチオフして完全に固定される。所望であれば、絶縁性材料７２上に、同じまたは異なるもう１つの絶縁性材料を蒸着して、導電領域４４、第１の導電性ダミーフィーチャ４８ａおよび第２の導電性ダミーフィーチャ４８ｂ、ならびにエアギャップ７４上に、より厚い誘電体層を形成することができる。一実施形態では、エアギャップ７４の幅は、空隙の間隔のおよその幅より小さいかまたはそれに等しい。
【００３２】
エアギャップ７４を形成するためには、ダミースペース６６および６８の幅も適切に選択する必要がある。ダミースペース６６，６８ａ，および６８ｂの幅が大きすぎる場合には、非ギャップ充填材が実際にはそれらを充填する。したがって、空隙が形成されるか否かは、ダミースペース６６，６８ａ，および６８ｂの幅と、絶縁性材料７２の材料特性との両方に依存して決定される。一実施形態では、ＣＶＤ法によってＴＥＯＳが蒸着され、ダミースペース６６および６８内に、幅約０．４マイクロメートルの空隙を形成する。
【００３３】
図７に示す実施形態では、エアギャップ７４は第３の誘電体層３６内のみに形成されるので、第３の誘電体層３６の底面までまたはそこを越えるところまでは延在しない。すなわち、エアギャップ７４は、１つの配線層内に形成される。図８に示す代替の実施形態では、エアギャップ１０６は、第３の誘電体層（ＩＬＤ）１０４および第２の誘電体層９４を通って、第１の誘電体層８９内まで延在している。したがって、エアギャップ１０６は、複数の配線層内に形成される。図８のエアギャップ１０５は、１つの配線レベルを通って延在しているため、図７のエアギャップ７４に類似している。エアギャップ１０５はまた、第２の導電領域９２上に形成されたパッシベーション膜９６の上で止まっている。
【００３４】
図８に示す半導体装置８０は、２つの主要な点で図７に示す半導体装置１０と異なっている。すなわち、（１）（図７に示す１つのみのトランジスタと対照的に）図８では第１のトランジスタ８５および第２のトランジスタ８７が存在している点、（２）図８では、エアギャップ１０５および１０６が第３の誘電体層３６を越えて延在している（すなわち、エアギャップ１０５および１０６が、半導体装置８０の多層に存在している）点である。半導体基板８１上に形成される第１のトランジスタ８５は、第１のゲート誘電体８３、第１のゲート電極８４および第１の側壁スペーサ８６を有している。第２のトランジスタ８７は、第２のゲート誘電体８２、第２のゲート電極１０７および第２の側壁スペーサ９１を有している。第１および第２のトランジスタ８５および８７に対して、ソース領域およびドレイン領域（図示せず）が、半導体基板８１内の第１の側壁スペーサ８６および第２の側壁スペーサ９１の下に、それぞれ存在している。
【００３５】
第１のコンタクト８８が、第１のトランジスタ８５を第１の導電領域９０に接続し、第２のコンタクト９３が、第２のトランジスタ８７を第２の導電領域９２に接続している。第１のパッシベーション膜（キャップ）９６は、無電解めっきによって第１の導電領域８８および第２の導電領域９２上に形成されるのが好ましいが、図１および図３から７におけるパッシベーション膜の形成に関して上に説明した任意の他の手段によって形成することもできる。
【００３６】
図７の導電領域４４と類似の第３の導電領域９８は、第１の導電領域８８と電気的に接続され、また導電性ダミーフィーチャ１００は、図７の導電性ダミーフィーチャ４８ａお
よび４８ｂと類似の形態である。図７に示した実施形態における第１のパッシベーション膜３２と類似した第２のパッシベーション膜１０２が、第３の導電領域９８および導電性ダミーフィーチャ１００の上に形成される。図８における半導体装置８０の要素に使用されるプロセスおよび材料は、図１および図３から図７における半導体装置１０の同じ要素について上で説明した同じプロセスおよび材料であってもよい。
【００３７】
エアギャップ１０５は、第２の導電領域９２上に形成された第１のパッシベーション膜９６の上で止まっている。第１のパッシベーション膜９６が存在するため、第２の導電領域９２は損傷またはエッチングされない、すなわち保護されている。対照的に、エアギャップ１０６は、その下にエアギャップ１０６を妨げる導電性機構が存在しないため、第３の誘電体層１０４（すなわち、第１の配線レベル）および第２の誘電体層９４（すなわち、第２の配線レベル）を通って、第１の誘電体層８９（すなわち、第３の配線レベル）内まで延在している。すなわち、エアギャップ１０６は、複数の配線レベルに存在している。
以上、二種類のダミーフィーチャ、すなわち導電性ダミーフィーチャおよび絶縁性ダミーフィーチャについて説明した。導電性ダミーフィーチャは、配線（トレンチおよび／またはビア）を形成する際に形成され、導電性であるが、トランジスタまたは他の電気デバイスと接続されていないため電流が流れない。絶縁性ダミーフィーチャは、第３の誘電体層３６または１０４内に形成されるが、これは、導電性ダミーフィーチャおよび配線がその中に形成されるのと同じ誘電体層である。しかし、絶縁性ダミーフィーチャは、配線および（存在する場合は）導電性ダミーフィーチャが形成された後に、第３の誘電体層３６または１０４内に形成される。次に、誘電体層７２または１０８が絶縁性ダミーフィーチャ上に蒸着され、ダミースペース内に空隙を形成する。
【００３８】
絶縁性および導電性ダミーフィーチャ６４，４８ａ，および４８ｂは、次に蒸着される層の支持構造体となることもできる。一実施形態では、絶縁性材料７２は絶縁膜層であってもよい。絶縁膜層は、ダミーフィーチャ６４，４８ａ，および４８ｂ、ならびに導電領域４４の上に蒸着または配置されてもよく、それにより、ダミースペース内にエアギャップが形成される。この膜がダミーフィーチャを充填する恐れがないため、本実施形態では、ダミースペースの幅に対する制約がない。すなわち、理論的には、ダミースペースは無限の幅でありえる。無限の幅を有するダミースペース上に膜を配置することにより、エアギャップが形成される。したがって、その中に空隙が形成されるためには、ダミースペースは、空隙の間隔と等しいかまたはそれより小さい幅を持つ必要がない。本実施形態では、ダミースペースはまた、膜の支持構造体でもある。
【００３９】
導電性ダミーフィーチャおよび絶縁性ダミーフィーチャをともに説明したが、必ずしも同じ半導体装置内に両方の種類のダミーフィーチャを使用しなくてもよい。その代わりに、導電性ダミーフィーチャまたは絶縁性ダミーフィーチャのいずれかを使用して、エアギャップを配線、または静電容量に敏感な他の導電性機構に隣接して所望のように形成してもよい。さらに、絶縁性ダミーフィーチャは、互いに、または導電性ダミーフィーチャに隣接する必要はない。絶縁性ダミーフィーチャを、図７に示す第１の導電性ダミーフィーチャ４８ａの代わりに使用することができる。すなわち、絶縁性ダミーフィーチャはエアギャップに隣接することができ、また絶縁性ダミーフィーチャ自身と配線または他のいずれかの機構との間にエアギャップを形成することができる。さらに、ダミーフィーチャを図面に関して示し、説明した金属レベルだけでなく、空隙が所望される加工の任意のレベルに使用することもできる。
【００４０】
当業者であれば、半導体ウエハの上面から見た場合に、エアギャップは連続した線であってもよく、迷路や閉じたループのように見えても、またはいずれか他のパターンまたは形状であってもよいことが理解できるであろう。図９に示したのは、図７の線によって示
した位置で図示した、半導体装置１０の断面図である。したがって、図９は、図１および図３から７において形成された、エアギャップ７４ならびに導電性領域４４，４８ａ，および４８ｂの上面図であって、第２のパッシベーション膜５４および絶縁性材料７２は示していないため、エアギャップならびに導電性領域４４，４８ａ，および４８ｂのパターンを明瞭に見ることができる。図９に示した実施形態では、エアギャップ７４は、隣接する導電性領域４４，４８ａ，および４８ｂと平行であって、かつこれらとほぼ同じ長さである。あるいは、エアギャップ７４ならびに導電性領域４４，４８ａ，および４８ｂは、図９に示したものと異なる寸法を有していてもよい。例えば、エアギャップ７４または隣接する導電性領域４４，４８ａ，および４８ｂのいずれかの長さは、図示したものより長くてもよい。エアギャップ７４が、必ずしも導電性領域４４，４８ａ，および４８ｂと等しい長さまたは幅を有する必要はない。したがって、一実施形態では、上面から見たエアギャップ７４は、導電性領域４４，４８ａ，および４８ｂの少なくとも１つまたはすべての長さより短いか、またはそれより長い長さを有している。同様に、導電性ダミーフィーチャ４８および４８ｂは、導電領域４４またはエアギャップ７４と異なる長さを有してもよい。
【００４１】
図１０に示した他の実施形態では、エアギャップ７４を形成したのと同じ方法で形成されたエアギャップ２９０は、正方形または長方形等の所定の形状で、所定の行数および所定の列数のパターンまたは配列である。エアギャップ２９０は、配線または導電性ダミーフィーチャであってもよい第１の導電性領域２９４と、第１の導電性領域２９４と同じまたは異なる機構であってもよい第２の導電性領域２９２との間にある。さらに、第１の導電性領域２９４または第２の導電性領域２９２が導電性ダミーフィーチャである場合、それらはまた、長方形または正方形等所定の形状の繰返しパターンであってもよい。したがって、一実施形態では、エアギャップ２９０は導電性領域（配線または導電性ダミーフィーチャ）より実質的に短い長さを持つが、他の実施形態では、エアギャップ２９０と導電性ダミーフィーチャは同じ長さであり、それは配線の長さよりも短い。他の実施形態では、エアギャップを導電性領域より大きくしてフリンギング電界効果を低減している。１つまたは複数の大きいダミーフィーチャではなく、多数の小さいダミーフィーチャを使用することによって、誘電体層部をダミーフィーチャ間に残し、次に実行される研磨プロセスおよび実装における機械的な堅牢性を向上させることもできる。
【００４２】
図１１に示したのは、望ましいパラメータに基づいて各々が異なるダミーフィーチャのレイアウトを有する、第１の領域４１８、第２の領域４２０および第３の領域４２２と、いずれのダミーフィーチャも含まない第４の領域４２４とを有する半導体チップ４００の一部分である。領域４１８，４２０，４２２，および４２４の各々は、誘電体層４２８を含んでいる。誘電体材料４２８をすべての領域において等しく示しているが、各領域の誘電体材料は、所望であれば異なっていてもよい。
【００４３】
図１１に示した実施形態では、ダミーフィーチャ４０６，４０８，および４１０は導電性ダミーフィーチャであって、各々が絶縁性領域４０５，４０７，および４０９に囲まれている。他の実施形態では、ダミーフィーチャ４０６，４０８，および４１０は絶縁性ダミーフィーチャであり、本実施形態では各々が絶縁性領域４０５，４０７，および４０９に囲まれていなくてもよい。ただし、同じ半導体チップ４００上の、または同じ領域内のすべてのダミーフィーチャが同じである必要はない。すなわち、ダミーフィーチャ４０６，４０８，および４１０は、酸化物ダミーフィーチャまたは導電性ダミーフィーチャのいずれの組合せであってもよい。
【００４４】
第１の領域４１８はまた、クロック分配回路、長い信号線、長いパラレルデータ線、伝送線等、およびこれらの組合せであってもよい主要回路４０２ａを含んでいる。導電機構または導電機構群である主要回路と、主要回路であってもなくてもよい他の機構または機
構群との間の静電容量結合を制御することが望ましい。それらの間で静電容量結合が制御される主要回路と他の機構または機構群は、互いに隣接するかまたは対角線にあれば異なる平面にあっても同一平面にあってもよい。第１の領域４１８は、主要回路４０２ａに隣接して配置された、境界にあるダミーフィーチャ４１１も含んでいる。境界にあるダミーフィーチャが主要回路４０２ａに接近しているため、完全なダミーフィーチャ４０６を形成することはできず、代わりに完全なダミーフィーチャ４０６の一部のみが形成され、それにより境界にあるダミーフィーチャ４１１が形成される。
【００４５】
第２の領域４２０および第３の領域４２２は、各々第２の主要回路４０２ｂと第３の主要回路４０２ｃとを含んでいる。主要回路４０２ａ，４０２ｂ，および４０２ｃは、異なる静電容量の要件を有するという点ですべて互いに異なっている。第１の領域４１８では、ダミーフィーチャ４０６は、第１の形状、密度、大きさ、間隔、およびパターンを有して形成される。ダミーフィーチャ４０６に対して選択される形状、大きさ、密度、間隔およびパターンならびに材料は、第１の主要回路４０２ａ間の所望の静電容量結合に基づいて決定される。第２の領域４２０および第３の領域４２２は、ダミーフィーチャ４０８および４１０を各々有し、これらは、主要回路４０２ａから４０２ｃ間の静電容量結合の条件が異なるため、形状、大きさ、密度、間隔およびパターンが各領域において異なり、またダミーフィーチャ４０６とも異なっている。第１の領域４１８および第２の領域４２０は、ダミーフィーチャ４０６および４０８が、それらと主要回路４０２ａと４０２ｂとの間の異なる間隔を有するという点で互いに異なっている。したがって、有効な誘電率が異なっているので、主要回路４０２ａと４０２ｂ間の静電容量結合は異なる。有効な誘電率が異なるのは、斜線の領域４２５と４２６として示したエアギャップの異なる領域が、ダミーフィーチャ４０６および４０８自体と主要回路４０２ａと４０２ｂとの間に形成されるためである。４０２ａと４０２ｂは主要回路であるため、それらの間の結合を最小化し、それによりダミーフィーチャ４０６同士間、およびダミーフィーチャ４０６と主要回路４０２間にエアギャップを形成することが望ましい。したがって、ダミーフィーチャ４０６および４０８同士間の間隔、ならびにダミーフィーチャ４０６および４０８と主要回路４０２ａと４０２ｂ間の間隔は、半導体チップ４００の他の領域にある同様の機構間の間隔よりは大きいが、それらの間にエアギャップを形成するのには十分に小さすぎる。エアギャップの面積は、第２の領域４２０よりも第１の領域４１８において大きいため、（ダミーフィーチャ４０６および４０８が同じ材料であるとすれば）第１の領域４１８の静電容量結合の方が小さい。絶縁性の場合と比較して、ダミーフィーチャが導電性の場合には、静電容量結合は実際に増加することがあるため、ダミーフィーチャ４０６および４０８に選択される材料は、静電容量結合に影響することがある。その理由は、デバイス性能によって第２の領域４２０よりも第１の領域４１８における静電容量結合が最小化されることが望ましいからである。
【００４６】
第２の領域４２０および第３の領域４２２におけるダミーフィーチャのパターンは、互いに同じ間隔を有しているが、ダミーフィーチャ４０８および４１０の大きさは異なっている。図１１に示すように、ダミーフィーチャ４１０部の幅はダミーフィーチャ４０８の幅より大きいため、ダミーフィーチャ４１０はダミーフィーチャ４０８より大きく、それによって主要回路４０２ｂおよび４０２ｃの間の機械的安定性および静電容量結合を変えることができる。図１１に示すように、エアギャップ４２６および４２７を形成できる面積がより小さいため、（ダミーフィーチャ４１０および４０６が同じ材料であるとすれば）第３の領域４２２間の静電容量結合は、第２の領域４２０よりも大きい。この静電容量結合の違いは、デバイス性能によって促進される。さらに、第３の領域４２２内のすべてのダミーフィーチャ４１０の面積は第２の領域４２０のそれよりも大きいため、ダミーフィーチャ４０８および４１０に使用される材料に関わらず、第３の領域は、第２の領域４２０よりも大きい機械的安定性を有している。
【００４７】
第４の領域４２４は、非主要導電機構（ｎｏｎｃｒｉｔｉｃａｌ  ｃｕｒｒｅｎｔ  ｃａｒｒｙｉｎｇ  ｆｅａｔｕｒｅ）４０４を含んでいる。非主要導電機構４０４は、ボンディグパッド、スクライブ格子、任意の測定機構、デカップリングコンデンサ等であってもよい。（非主要導電機構とは、主要回路でない任意の機構または機構群である。）第４の領域４２４には、選択される誘電材４２８およびダミーフィーチャ材によるエアギャップが存在しないため、第１、第２、および第３の領域４１８，４２０，および４２２よりも大きい機械的安定性を有することができる。（導電性機構が使用される場合、銅等の金属のヤング率が、誘電材４２５に使用することができる比誘電率２．０未満のメソポーラスＳＯＤ材料のヤング率より一般的に大きいため、ダミーフィーチャを有する領域はより大きい機械的安定性を有することができる。）また、エアギャップを持たないので、第４の領域４２４は、他の領域のダミーフィーチャが酸化物ダミーフィーチャに場合には、非主要導電機構４０４間で最大の静電容量結合を有することができる。一般に、非主要導電機構４０４は、その間に形成されるエアギャップを有していない。
【００４８】
図１１の４つの領域各々に例示された２つの主要領域（ｃｒｉｔｉｃａｌ  ａｒｅａ）は互いに同じであるが、必ずしも同じである必要はない。例えば、第１の領域４１８の１つの領域は主要回路であってもよく、また他方は非主要導電機構であってもよい。本実施形態では、境界にあるダミーフィーチャは、主要回路のみに隣接していてもよい。非主要導電機構においては、静電容量結合がそれを必要としないため、エアギャップが望ましくない場合がある。その結果機械的安定性が向上する。一実施形態では、同じ半導体チップ４００上に４つの領域すべてが存在する。他の実施形態では、同じ半導体チップ上に、領域のいずれかの組合せが存在する。同様に、図１１に示した４つの領域のいずれかまたはすべてが、図９または図１０に示した半導体チップの一部分を有する同じ半導体チップ上に存在することも可能である。上記のごとく、ダミーフィーチャは、半導体チップ上ですべて同じ形状を有する必要はない。
【００４９】
図１１に示したダミーフィーチャの形状は、図９および図１０に例示したものと比較して、実装のために半導体チップを切断または個片化する際に、半導体チップを通ってクラックが伝搬するのを低減するのにより適している。ダミーフィーチャ４０６，４０８，および４１０の間に直線が少ないので、クラックが誘電材４２８およびエアギャップ４２５から４２７を通って伝播するのは難しい。（クラックは、通常１つの軸のみにおいて伝搬し、十分大きな障害物に当たると止まる。）ダミーフィーチャ間の間隔は、第１の領域４１８でより大きいため、第２の領域４２０または第３の領域４２２においてよりも、クラックがより容易に、より遠くまで伝わるかまたは伝搬する可能性があると考えられる。しかし、第４の領域４２４にはダミーフィーチャがないため、クラックは、図１１に示した半導体チップ４００部において、他の領域よりも第４の領域で最も容易により遠くまで伝搬する可能性がある。
【００５０】
位相的な観点から、異なる形状を有したエアギャップの任意の組合せを使用することができる。例えば、レイアウトの空間的制限および静電容量に対する線の感度に応じて、半導体ウエハの１つの領域においてエアギャップを四角形に形成し、他のブロックでは種々な長さまたはすべて等しい長さを有する線として形成するのが望ましい場合がある。レイアウトにおいて形成できるエアギャップの面積が大きければ大きいほど、エアギャップが回路性能に望ましい場合には、エアギャップのサイズが大きくなるか、存在するエアギャップの数が多くなるべきであろう。さらに、導電領域が静電容量に対して敏感であればあるほど、導電領域に隣接するスペースのより大きい体積をエアギャップが占めて、エアギャップが存在することによって低減される誘電体層の全体的な比誘電率を最小化するべきであろう。
【００５１】
図１２に示したのは、レイアウト中にダミーフィーチャを与える方法１１０である。一
実施形態において、方法１１０は、回路に物理的なレイアウトを提供するように、設計自動化ツールとしてソフトウェアで行われる。ツールは、特定の規準を用いることにより、導電領域に沿った所与の地点における、所定の静電容量規準に対する配線レベルのダミーフィーチャの密度を算出するように機能する。ステップ１１２では、ユーザは、配線のための静電容量の規準を決定する。種々の規準、および規準の組合せまたは順位付けが使用されてもよい。例えば、従来の回路設計では、配線面に沿った所与の地点にドライバとして２つのインバータを使用している。インバータの面積または寸法は、導電体の寸法の幅とともに規準に含まれている。さらに、配線に接続される負荷の寸法および特性（抵抗性、反応性等）はそれに関連する規準である。デザインルール、ノイズレベルおよび最大の導電遅延は、ステップ１１２の関連する規準であってもよい他のパラメータである。すなわち、静電容量の規準には、少なくとも電力の要件、面積の要件、ノイズの要件、または速度の要件を含むことができる。
【００５２】
ステップ１１４では、導電領域間の配線の間隔による影響を決定する解析が実行される。例えば、消費電力または配線によるＲＣ遅延、配線に沿った所与の地点における静電容量等の一群の特定の規準が算出される。ステップ１１４の解析には、抵抗および静電容量の算出が含まれて入れもよい。ステップ１１５では、ダミーフィーチャ密度を有するダミーフィーチャが配線レベルで形成される。ダミーフィーチャは、導電性ダミーフィーチャ、絶縁性ダミーフィーチャ、またはそれらの組合せであってもよい。ステップ１１６では、ダミーフィーチャの密度が、ステップ１１２において与えられ配線に対して決定された静電容量規準を満たすように変更される。所与の許容可能な静電容量の閾値が得られるまで、種々のダミーフィーチャ密度に対する計算が反復されてもよい。方法１１０は、設計ツール内で自動化され、回路設計内の所与の群のみの最適なダミーフィーチャ密度を決定してもよく、または設計内で使用されるすべての導電領域に対して自動化されてもよい。ノイズのある導電体または放射導体への近接等、追加の規準が解析の因子に加えられてもよく、また追加の規準に応じてどの種類のダミーフィーチャ（例えば、酸化物または導電性）を使用するかが決定されてもよい。例えば、ノイズを低減するためには、導電性ダミーフィーチャよりも酸化物ダミーフィーチャが望ましい。この方法では、有効かつ自動化された配線層のダミーフィーチャ密度の算出を迅速に行うことができる。
【００５３】
以上、配線層にエアギャップを形成する方法が提供されてきたことが理解されるであろう。すなわち、エアギャップの間隔より大きい距離だけ互いに離れた２つの導電線間に、エアギャップを形成することができる。エアギャップは、中間層または層間誘電体層の誘電率を低減させる、低誘電率のエアギャップであってもよい。配線またはいずれかの導電性領域上にパッシベーション膜が存在することにより、エアギャップは、パッシベーション膜または他の導電領域上に、導電性領域を損傷することなく任意に延在することができる。絶縁性ダミーフィーチャを形成するためには、追加のフォトリソグラフィプロセスが必要であるが、導電性ダミーフィーチャは、導電領域を形成するためのマスクパターンを変更することによって、形成することができる。したがって、製造に必要とされる主なフォトリソグラフィ工程の数は増加しない。追加の利点は、パッシベーション膜が存在することでダミーフィーチャを形成するためのマスクの許容誤差が緩和されることである。
パッシベーション膜の存在により、パッシベーション膜が導電領域を越えて延在し、その下層にあるすべての材料を保護することができるので、ダミースペースの幅をパッシベーション膜がない場合よりも変化させることができる。さらに、パッシベーション膜が金属配線より大きい幅を有することにより、エアギャップを有する誘電体層上にある誘電体層に形成される可能性のある任意のビアに対する配置のミスアライメントの許容誤差が、このパッシベーション膜によって改善される。このマスクに対する許容誤差の改善により、マスクを形成するのに求められる加工の厳しさ緩和されるので、マスクの製造コストが低減される。
【００５４】
上述の明細書では、本発明を特定の実施形態を参照して説明してきた。しかし、当該分野における通常の技術を有する者であれば、特許請求の範囲に説明される本発明の範囲を逸脱することなく、種々の修正および変更が可能であることが理解されるであろう。例えば、（コンタクトを含む）配線を形成するために、ビアを最初にトレンチを最後に形成する（ＶＦＴＬ）デュアルインレイドアプローチ、トレンチを最初にビアを最後に形成する（ＴＦＶＬ）デュアルインレイドアプローチ、またはシングルインレイドアプローチ等、任意の従来のプロセスが使用できる。さらに、自己整合型のデュアルハードマスクインテグレーション、または自己整合型のエッチストップインテグレーションを使用して、ハードマスクが除去されたかまたはエッチストップが生じた領域でのみビアをパターニングする方法が使用できる。さらに、第１の導電領域１８は、図示のごとく、シングルインレイドアプローチだけでなく、デュアルインレイドアプローチを使用して形成することもできる。したがって、ビア、トレンチ、コンタクトおよび他の上述の配線を形成するのに使用されるプロセスは、当業者であれば認識できるであろうが上述のプロセスに限定されるものではない。したがって、明細書および図面は本発明を限定するものではなく、例示を目的とするものであり、そのようなすべての修正は本発明の範囲に含まれるものとする。
【００５５】
利益、他の利点、および問題の解決手段を、特定の実施形態に関して上述してきた。しかし、利益、利点、問題の解決手段、ならびにいずれかの利益、利点、または解決手段を生じるかまたはより顕著にすることがあるいずれかの要素は、特許請求の範囲のいずれかまたはすべての、主要な、必要な、または必要不可欠な特徴または要素として解釈されるべきではない。本明細書において、用語「含む」、「含んでいる」またはそのいずれかの変形は、非限定的な包括に及ぶことを意図するものであって、要素の一覧を含むプロセス、方法、物品、または装置は、それらの要素のみを包含するのではなく、明示されていない他の要素、またはそのようなプロセス、方法、物品、または装置に内在する他の要素を包含してもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態によるトランジスタ、および第１の配線上に形成された第１のパッシベーション膜を有する第１の配線を有する半導体装置の一部分の断面図を示す。
【図２】本発明の好ましい実施形態によるパッシベーション膜を形成するのに使用される無電解によるバリア層蒸着のフローを示す。
【図３】第２の配線および導電性ダミーフィーチャを形成した後の、図１の半導体装置を示す。
【図４】第２の配線および導電性ダミーフィーチャ上に第２のパッシベーション膜を形成した後の、図２の半導体装置を示す。
【図５】パターニングされたフォトレジスト層を形成した後の、図４の半導体装置を示す。
【図６】絶縁性ダミーフィーチャを形成した後の、図５の半導体装置を示す。
【図７】本発明の一実施形態による空隙７４を形成した後の、図６の半導体装置を示す。
【図８】本発明の他の実施形態による空隙の形成を示す。
【図９】図７および図８の空隙の上面図を示す。
【図１０】本発明による、空隙の他の実施形態の上面図を示す。
【図１１】本発明の一実施形態によるダミーフィーチャの異なるパラメータを有する領域を有する半導体チップの一部分の上面図を示す。
【図１２】本発明の実施形態によるエアギャップ形成のためのダミーフィーチャを提供する計算機支援設計（ＣＡＤ）ツールによる方法のフローチャートを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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