(57)【要約】【課題】  メモリ容量を増大させることなく、高速に欠陥画素の探索処理を行ない画素欠陥補正を行なう。【解決手段】  間引きパターンの単位を４列とする。撮像素子の走査順序に従って有効画素の画素データを欠陥補正演算部２５に入力する。欠陥画素の全座標値を走査順序に従って第１〜第４メモリ１５１〜１５４に循環的に振り分けて記録する。Ｘ軸カウンタ２０１で管理される入力画素データに対応する４画素のＸ軸座標値と、第１〜第４メモリの４画素のＸ軸座標値をアドレス比較部２１において比較する。一致した座標値に応じて一致信号を出力する。第１〜第４メモリ１５１〜１５４の第１〜第４アドレスカウンタ１５５〜１５８の値を、一致信号数分だけ各々シフトさせる。有効画素に対応する一致信号のみ欠陥補正演算部に出力し補正演算を行う。入力画素データが入力される毎に、間引きパターンに対応してＸ軸カウンタ２０１の値をシフトする。【選択図】        図５
2006324874.tif 000002
【特許請求の範囲】
【請求項１】
入力画素データが欠陥画素に対応する場合にその画素データを補正する欠陥補正演算部と、
前記欠陥画素の全位置情報を循環的に振り分けて記録するｍ個のメモリと、
前記入力画素データに対応する画素を含むｍ個の画素の位置情報を管理する画素位置管理部と、
前記ｍ個の画素の位置情報と前記ｍ個のメモリに各々分散されて記録されたｍ個の前記欠陥画素の位置情報との間の比較を行ない、位置情報が一致した場合にその数に対応する一致信号を出力する位置情報比較部と、
前記一致信号のうち有効画素に対応する一致信号のみを前記欠陥補正演算部に出力する一致信号出力制御部と、
前記一致信号の数に対応して、前記ｍ個のメモリの読み出しアドレスを管理するアドレス管理部と
を備えることを特徴とする画素欠陥補正装置。
【請求項２】
前記画素位置管理部が、１画素分の画素位置情報を管理するカウンタを備え、前記ｍ個の画素の位置情報が、前記カウンタの値によって管理されることを特徴とする請求項１に記載の画素欠陥補正装置。
【請求項３】
前記カウンタの値が撮像素子の水平ライン、垂直ラインに沿った２次元座標値であることを特徴とする請求項２に記載の画素欠陥補正装置。
【請求項４】
前記カウンタの値が、前記入力画素データの入力毎に、対応する画素のシフト量分、シフトされることを特徴とする請求項２に記載の画素欠陥補正装置。
【請求項５】
前記画素位置管理部における位置情報の管理に必要な前記シフト量を間引きモード毎に保持管理する間引き情報管理部を備えることを特徴とする請求項４に記載の画素欠陥補正装置。
【請求項６】
前記一致信号出力制御部における有効画素に対応する一致信号の情報を保持管理する間引き情報管理部を備えることを特徴とする請求項１に記載の画素欠陥補正装置。
【請求項７】
前記入力画素データが所定の順序で入力され、前記欠陥画素の全位置情報が前記所定の順序に従って前記ｍ個のメモリに循環的に振り分けられ、前記ｍ個の画素の位置情報が前記所定の順序で連続する画素に対応することを特徴とする請求項１に記載の画素欠陥補正装置。
【請求項８】
前記ｍ個のメモリ毎に前記読み出しアドレスを管理するｍ個のアドレスカウンタを備え、前記所定の順序に従った前記欠陥画素の順番に対応して循環的に前記一致数に対応した数のアドレスカウンタの値を順次カウントアップすることを特徴とする請求項７に記載の画素欠陥補正装置。
【請求項９】
前記ｍ個のメモリから読み出される前記ｍ個の欠陥画素の位置情報は、前記一致情報比較部において一致が未確認の欠陥画素のうち前記所定の順序における最初のｍ個の位置情報であることを特徴とする請求項７に記載の画素欠陥補正装置。
【請求項１０】
前記ｍが間引きパターンの最大単位に対応することを特徴とする請求項１に記載の画素欠陥補正装置。
【請求項１１】
欠陥画素の総数がｎ個のとき、前記ｍ個のメモリが各々ｎ／ｍの深さに設定されることを特徴とする請求項１に記載の画素欠陥補正装置。
【請求項１２】
間引きパターンの単位をｍ列とする画像処理装置に用いられる画素欠陥補正装置であって、
所定の順序に従って入力される入力画素データに対し欠陥画素の補正を行なう欠陥補正演算部と、
欠陥画素の全位置情報を前記所定の順序に従って循環的に振り分けて記録するｍ個のメモリと、
前記入力画素データに対応する画素を含む前記所定の順序で連続するｍ個の画素の位置情報と、前記ｍ個のメモリの前記所定の順序に従ったｍ個の欠陥画素の位置情報とを比較する位置情報比較部と、
入力画素データが新たに入力される毎に、前記入力画素データに対応する画素を含む前記ｍ個の画素の位置情報を間引きパターンに対応して前記所定の順序に沿って所定画素数分シフトする位置情報管理部と、
前記ｍ個のメモリから前記ｍ個の欠陥画素の位置情報を読み出すアドレスを、前記位置情報比較部において位置情報が一致した数分だけ、前記所定の順序に沿ってシフトさせるアドレス管理部と、
前記位置情報比較部における位置情報の一致が、有効画素において起こるときにのみ、前記欠陥補正演算部に一致信号を出力する一致信号出力制御部と
を備えることを特徴とする画素欠陥補正装置。
【請求項１３】
所定の順序に従って入力される入力画素データに対して、欠陥画素の補正を行なう欠陥補正演算部と、
欠陥画素の全位置情報を前記所定の順序に従って循環的に振り分けて記録するｍ個のメモリとを備え、
連続するｍ個の画素の位置情報と、前記ｍ個のメモリに記録された連続するｍ個の欠陥画素位置情報とを比較して、前記ｍ個の画素の中から欠陥画素を検出し、前記ｍ個の欠陥画素位置情報が、未検出の欠陥画素に対応する前記所定の順序に従った最初のｍ個の欠陥画素位置情報であり、前記入力画素データの入力毎にシフトされる画素数分、前記ｍ個の画素の位置情報がシフトされ、前記欠陥画素の検出に基づいて前記入力画素データの前記補正が行われる
ことを特徴とする画素欠陥補正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子の欠陥画素に対応する画素データを補正する装置に関する。
【背景技術】
【０００２】
固体撮像素子には、一般に欠陥画素が存在する。このような傾向は特に小型・高密度の撮像素子において顕著となる。欠陥画素に対しては、画素欠陥補正処理により画素データが補正され、画素欠陥補正処理は、欠陥画素周囲の正常な画素の画素データを用いて行なわれる。
【０００３】
画素欠陥補正処理では、処理中の画像データが欠陥画素のものであるかがまず判定される。画像データが欠陥画素に対応する場合には、周囲の画素データを用いて補正（補間）処理が施される。画像データに対応する画素が欠陥画素であるか否かの判定は、欠陥画素の位置情報を予め登録したデータテーブル（欠陥画素データテーブル）を参照して行なわれる。また、補正に用いられる画素データは、正常な画素データである必要があるので、補正候補となった画素に対しても欠陥画素データテーブルを参照してその画素が正常な画素であるか否かの判定を行なう必要がある。
【０００４】
以上のことから、欠陥画素データテーブルが全画素を対象とする１つのデータテーブルからなるときには、間引きを行なう場合にも、処理対象となっている画素および補正候補となっている画素に対して、上述した全画素を対象とした欠陥画素データテーブルを検索しなければならないので、欠陥画素の判定および補正候補の判定を行なうには、探索処理に多くの時間が費やされた。
【０００５】
このような問題に対し、間引きモードに対応して欠陥画素データテーブルを複数用意する方法が提案されている（特許文献１）。すなわち、各間引きモードに対して、欠陥画素データテーブルのデータ量は最適化されているため、参照される必要のない間引かれる画素を検索対象とする必要がなく、探索処理に掛かる時間を大幅に短縮することができる。
【０００６】
また、全画素を対象とした補正処理を行なう回路と、各間引きモードに対応した補正処理を行なう回路とを別々に用意し、これらをモードに応じて適宜選択する方法も提案されている（特許文献２）。
【特許文献１】特開平９−２４７５４０号公報
【特許文献２】特開２００３−５１９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１、２の方法では、間引きモードの数が増えると、メモリ容量や回路数が増大すると言う問題がある。
【０００８】
本発明は、メモリ容量を増大させることなく、高速に欠陥画素の探索処理を行なう画素欠陥補正装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の画素欠陥補正装置は、入力画素データが欠陥画素に対応する場合にその画素データを補正する欠陥補正演算部と、欠陥画素の全位置情報を循環的に振り分けて記録するｍ個のメモリと、入力画素データに対応する画素を含むｍ個の画素の位置情報を管理する画素位置管理部と、ｍ個の画素の位置情報とｍ個のメモリに各々分散されて記録されたｍ個の欠陥画素の位置情報との間の比較を行ない、位置情報が一致した場合にその数に対応する一致信号を出力する位置情報比較部と、一致信号のうち有効画素に対応する一致信号のみを欠陥補正演算部に出力する一致信号出力制御部と、一致信号の数に対応して、ｍ個のメモリの読み出しアドレスを管理するアドレス管理部とを備えたことを特徴としている。
【００１０】
画素位置管理部は、例えば１画素分の画素位置情報を管理するカウンタを備え、ｍ個の画素の位置情報が、このカウンタの値によって管理される。
【００１１】
カウンタの値は、例えば撮像素子の水平ライン、垂直ラインに沿った２次元座標値である。またカウンタの値は、入力画素データの入力毎に、対応する画素のシフト量分、シフトされる。また、画素欠陥補正装置は、画素位置管理部における位置情報の管理に必要なシフト量を間引きモード毎に保持管理する間引き情報管理部を備える。
【００１２】
また、画素欠陥補正装置は、一致信号出力制御部における有効画素に対応する一致信号の情報を保持管理する間引き情報管理部を備える。
【００１３】
入力画素データは所定の順序で入力され、欠陥画素の全位置情報が所定の順序に従ってｍ個のメモリに循環的に振り分けられ、ｍ個の画素の位置情報が所定の順序で連続する画素に対応する。このとき画素欠陥補正装置は、ｍ個のメモリ毎に読み出しアドレスを管理するｍ個のアドレスカウンタを備え、上記所定の順序に従った欠陥画素の順番に対応して循環的に一致数に対応した数のアドレスカウンタの値を順次カウントアップする。
【００１４】
また、ｍ個のメモリから読み出されるｍ個の欠陥画素の位置情報は、一致情報比較部において一致が未確認の欠陥画素のうち上記所定の順序における最初のｍ個の位置情報に対応する。
【００１５】
また、ｍは間引きパターンの最大単位に対応し、欠陥画素の総数がｎ個のとき、ｍ個のメモリは各々ｎ／ｍの深さに設定される。
【００１６】
また本発明の画素欠陥補正装置は、間引きパターンの単位をｍ列とする画像処理装置に用いられる画素欠陥補正装置であって、所定の順序に従って入力される入力画素データに対し欠陥画素の補正を行なう欠陥補正演算部と、欠陥画素の全位置情報を所定の順序に従って循環的に振り分けて記録するｍ個のメモリと、入力画素データに対応する画素を含む所定の順序で連続するｍ個の画素の位置情報と、ｍ個のメモリの所定の順序に従ったｍ個の欠陥画素の位置情報とを比較する位置情報比較部と、入力画素データが新たに入力される毎に、入力画素データに対応する画素を含むｍ個の画素の位置情報を間引きパターンに対応して所定の順序に沿って所定画素数分シフトする位置情報管理部と、ｍ個のメモリからｍ個の欠陥画素の位置情報を読み出すアドレスを、位置情報比較部において位置情報が一致した数分だけ、上記所定の順序に沿ってシフトさせるアドレス管理部と、位置情報比較部における位置情報の一致が、有効画素において起こるときにのみ、欠陥補正演算部に一致信号を出力する一致信号出力制御部とを備たことを特徴としている。
【００１７】
また更に、本発明の画素欠陥補正装置は、所定の順序に従って入力される入力画素データに対して、欠陥画素の補正を行なう欠陥補正演算部と、欠陥画素の全位置情報を所定の順序に従って循環的に振り分けて記録するｍ個のメモリとを備え、連続するｍ個の画素の位置情報と、ｍ個のメモリに記録された連続するｍ個の欠陥画素位置情報とを比較して、ｍ個の画素の中から欠陥画素を検出し、ｍ個の欠陥画素位置情報が、未検出の欠陥画素に対応する所定の順序に従った最初のｍ個の欠陥画素位置情報であり、入力画素データの入力毎にシフトされる画素数分、ｍ個の画素の位置情報がシフトされ、欠陥画素の検出に基づいて入力画素データの前記補正が行われることを特徴としている。
【発明の効果】
【００１８】
以上により、メモリ容量を増大させることなく、高速に欠陥画素の探索処理を行なう画素欠陥補正装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について添付図面を参照して説明する。
図１は、本発明の一実施形態である画素欠陥補正装置を備えた画像処理システム全体の構成を模式的に示すブロック図である。
【００２０】
画像処理システムは画素欠陥補正装置を搭載するものであれば如何なるものであってもよいが、以下においてはデジタルカメラ１０を一例として説明を行なう。デジタルカメラ１０では、レンズ１１を介して被写体像が撮像素子（例えばＣＣＤ）１２に結像され、その画像信号は画像処理装置１３に入力される。
【００２１】
画像処理装置１３は、画素欠陥補正処理を行なう画素欠陥補正装置１４と、欠陥位置情報メモリ１５と、従来周知のその他の画像処理を行なう回路部１６とに大別される。画像処理装置１３において画素欠陥補正処理やその他周知の画像処理を施された画像信号は、ユーザインタフェース１７に出力され、例えばディスプレイ装置等に静止画像あるいは動画として表示される。なお、図１では、撮像素子１２の駆動に関わる構成など画素欠陥補正処理に直接関わらない構成は省略されている。
【００２２】
欠陥位置情報メモリ１５には、撮像素子１２の欠陥画素の位置情報が例えば座標値として記録されている。なお、欠陥画素の位置情報は、予め行なわれる撮像素子１２の検査において求められている。
【００２３】
図２に、撮像素子１２の各画素の配列と、各画素の座標値との関係を模式的に示す。なお、撮像素子１２が例えばカラー撮像素子の場合、図２に示される各画素は、１つの色成分に対応する画素のみ（例えばＲ成分に対応する画素のみ）を抽出して配列したものである。
【００２４】
以下の説明においても、１つの色成分に対応する画素についてのみ説明を行なうが、他の色成分（例えばＧ、Ｂ成分）に関しても同様である。また、以下の説明において、隣接画素と言う場合には、図２において隣接すると言う意味であり、実際の撮像素子１２において隣接するものとは限らない。
【００２５】
図２に示されるように、各画素は格子状に配置されており、各画素の位置は水平ライン方向をＸ軸、垂直ライン方向をＹ軸に対応させるとき、２次元の座標値（ｘ，ｙ）として表される。例えば、図２では、同一色成分の画素が水平ライン方向にＸ個存在し、垂直ライン方向にＹ個存在する。なお、本実施形態において撮像素子１２からの読み出し動作は、Ｘ軸方向への主走査、Ｙ軸方向への副走査により（０，０）、（１，０）、・・・、（Ｘ，０）、（０，１）、・・・、（Ｘ，１）、（０，２）、・・・、（Ｘ−１，Ｙ）、（Ｘ，Ｙ）の順で行なわれ、画素データは、図の矢印に沿った順序で読み出される。
【００２６】
次に本実施形態における間引きパターンについて図３を参照して説明する。間引き処理は、動画の記録や再生、あるいは電子ビューファインダ（ＥＶＦ）による被写体のモニタ時、低解像度静止画の記録時などに使用される。したがって、間引きパターンは、使用される態様に合わせて複数用意されるのが一般的である。
【００２７】
本発明は如何なる間引きパターンにも適用することが可能であるが、本実施形態では、最大４列の垂直ラインを単位とする間引きパターンに対応可能な場合を例に説明を行なう。なお、ここでは、間引きを行なわない全画素読出しの場合も間引きパターンの１つとして扱う。
【００２８】
図３に示されるように、垂直ライン４列を間引きパターンの単位（最大単位）とする場合、合計１５通りの間引きパターンＡ０〜Ａ１４が可能である。図２では、白色の画素が読み出される画素（有効画素）であり、灰色の画素が間引かれる画素である。すなわち、パターンＡ０は、間引きが行われない場合であり、パターンＡ１〜Ａ４は垂直ライン４列毎に１ライン間引かれる場合である。また、パターンＡ５〜Ａ１０は垂直ライン４列毎に２ライン間引かれる場合、パターンＡ１１〜Ａ１４は、垂直ライン４列毎に３ライン間引かれる場合に対応する。
【００２９】
図４は、垂直ライン４列を間引きパターンの単位とした場合の欠陥画素データテーブルの構成を模式的に示す図である。４列を間引きバターンの単位とした本実施形態では、欠陥位置情報メモリ１５は、４つのメモリ（第１メモリ〜第４メモリ）から構成される（図５参照）。
【００３０】
欠陥画素の総数がｎ個の場合、第１メモリ１５１〜第４メモリ１５４は、各々深さｎ／４に設定される。ここで深さｎ／４とは、ｎが４で割り切れる場合にはその商に対応する数の２次元座標値を格納するためのメモリ容量であり、ｎが４で割り切れない場合にはその商に１を加えた数に対応した２次元座標値を格納するためのメモリ容量のことである。なお、余りがある場合において、第１メモリ１５１〜第４メモリ１５４の一部のみを商に１を加えた数に対応したメモリ容量とし、残りを商に対応した数のメモリ容量として最適化を行なうことも可能である。
【００３１】
本実施形態において、欠陥画素の位置情報は、撮像素子１２からの画素データの読み出しの順番、すなわち図２の矢印で示されるように、Ｘ軸方向へ主走査、Ｙ軸方向へ副走査したときの順序にしたがって、その座標値（Ｘ１,Ｙ１）、（Ｘ２,Ｙ２）、・・・（Ｘｎ,Ｙｎ）が順次欠陥位置情報メモリ１５に格納されている。
【００３２】
ここで欠陥画素の位置情報である座標値（Ｘｉ，Ｙｉ）は、添え字ｉ（ｉ＝１，２，・・・，ｎ）の順番で第１メモリ１５１〜第４メモリ１５４に循環的に振り分けられる。すなわち、（Ｘ１，Ｙ１）は第１メモリのアドレスＭ１＿ＡＤ（１）に格納され、（Ｘ２，Ｙ２）は第２メモリのアドレスＭ２＿ＡＤ（１）に格納される。また、（Ｘ３，Ｙ３）は第３メモリのアドレスＭ３＿ＡＤ（１）に格納され、（Ｘ４，Ｙ４）は第４メモリのアドレスＭ４＿ＡＤ（１）に格納される。そして（Ｘ５，Ｙ５）は、再び第１メモリのアドレスＭ１＿ＡＤ（２）に格納され、以下同様に第２メモリ２〜第４メモリの各々に欠陥画素の座標値が格納される。同様の処理は最後の座標値（Ｘｎ，Ｙｎ）が格納されるまで繰り返される。
【００３３】
したがって、本実施形態のようにメモリの数が４個の場合、添え字がｉ＝４ｋ＋１（ｋ＝０，１，・・・）の座標値は第１メモリに、ｉ＝４ｋ＋２の座標値は第２メモリに、ｉ＝４ｋ＋３の座標値は第３メモリに、ｉ＝４ｋ＋４の座標値は第４メモリに格納される。
【００３４】
図５は、本実施形態の画素欠陥補正装置１４の構成を模式的に示すブロック図であり、図５を参照して画素欠陥補正装置１４の構成について説明する。
【００３５】
画素欠陥補正装置１４は、画素位置監視部２０、アドレス比較部２１、一致信号出力制御部２２、アドレス管理部２３、間引き情報管理部２４、および欠陥補正演算部２５から主に構成される。
【００３６】
欠陥補正演算部２５は、従来周知の方法を用いて、欠陥画素の画素データを隣接する正常画素の画素データを用いて補正する回路である。すなわち、撮像素子１２から出力された画像信号は、色分解処理などの所定の信号処理を経た後、図２の順序に従った画素データとして欠陥補正演算部２５に順次入力される。欠陥補正演算部２５は、入力された画素データが欠陥画素のものに対応する場合には、隣接する正常画素の画素データを用いて画素データを補正して出力する。なお、入力画素データが欠陥画素であるか否かは、後述する一致信号出力制御部２２からの信号に基づいて判断される。
【００３７】
画素位置監視部２０は、入力画素データに対応し、アドレス比較部２１において比較される画素の位置を監視・管理するための回路であり、Ｘ軸カウンタ２０１およびＹ軸カウンタ２０２を備える。Ｘ軸カウンタ２０１、Ｙ軸カウンタ２０２は、図２に示された２次元座標（ｘ，ｙ）のＸ軸成分およびＹ軸成分の値にそれぞれ対応する。
【００３８】
本実施形態では、Ｘ軸カウンタ２０１、およびＹ軸カウンタ２０２に保持される座標値（ｘ，ｙ）は、アドレス比較部２１において現在比較対象とされている画素グループ（４画素）の先頭の画素のＸ軸座標値、Ｙ軸座標値を表わす。
【００３９】
また、画素位置監視部２０は、欠陥補正演算部２５への画素データの入力を検知し、Ｘ軸カウンタ２０１、Ｙ軸カウンタ２０２の各値を更新する。このとき、間引き情報管理部２４からの間引き情報に基づいてＸ軸カウンタ２０１、Ｙ軸カウンタ２０２のシフト量が各々制御される（後述）。
【００４０】
図５に示されるように、アドレス比較部２１は、第１比較部２１１〜第４比較部２１４とＹ軸比較部２１５とを備える。第１比較部２１１〜第４比較部２１４は、比較対象となっている４画素のＸ軸座標値と第１メモリ１５１〜第４メモリ１５４に格納されている４つの欠陥画素のＸ座標値とを比較するための回路である。また、Ｙ軸比較部２１５は、比較対象となっている４画素のＹ軸座標値と第１メモリ１５１〜第４メモリ１５４に格納されている４つの欠陥画素のＹ座標値とを比較するための回路である。
【００４１】
ここで、比較対象となる４画素のＸ軸座標値は、Ｘ軸カウンタ２０１の値を先頭とした連続する４つの座標値である。すなわち、Ｘ軸カウンタ２０１の値をｘとすると、比較対象となる４つの画素のＸ軸座標値は、それぞれ“ｘ”、“ｘ＋１”、“ｘ＋２”、“ｘ＋３”となる。なお、ｘ＋１、ｘ＋２、ｘ＋３は加算器２６〜２８においてｘの値に１、２、３の値を加算することにより得られる。なお、Ｘ軸カウンタ２０１の値は、比較対象となる画素の座標値を特定し、アドレス比較部２１にその座標値を供給することができるものであれば、先頭の座標値である必要はなく、例えば減算器や、減算器と加算器の組合せを利用して用いられてもよい。
【００４２】
本実施形態において、第１比較部２１１〜第４比較部２１４、およびＹ軸比較部２１５は、それぞれ４つの比較器を備える。例えば、第１比較部２１１には、Ｘ軸カウンタ２０１の値ｘが入力され、第１メモリ１５１〜第４メモリ１５４に格納された４つのＸ軸座標値と比較される。同様に、第２比較部２１２〜第４比較部２１４には、それぞれＸ軸カウンタ２０１の値ｘに１、２、３を加えたｘ＋１、ｘ＋２、ｘ＋３の値がそれぞれ入力され、各々第１メモリ１５１〜第４メモリ１５４に格納された４つのＸ軸座標値と比較される。
【００４３】
また、本実施形態において、比較対象となる４つの画素は、同一水平ライン上に存在し、４つの画素のＹ軸座標値は同一であるため、Ｙ軸比較部２１５ではＹ軸カウンタ２０２の値のみが比較対象となる。すなわち、Ｙ軸比較部２１５には、Ｙ軸カウンタ２０２の値が入力され、第１メモリ１５１〜第４メモリ１５４に格納された４つのＹ軸座標値と各々比較される。
【００４４】
第１メモリ１５１〜第４メモリ１５４からは、データバスＤＢを介してそれぞれ４つの欠陥画素に対応する４つのＸ軸座標値が、第１比較部２１１〜第４比較部２１４の各々に入力され、４つのＹ軸座標値がＹ軸比較部２１５に入力される。このとき、第１メモリ１５１〜第４メモリ１５４からは、それぞれ第１アドレスカウンタ１５５〜第４アドレスカウンタ１５８の読み出しアドレス値に基づいてＸ軸座標値およびＹ軸座標値が読み出される。また、第１アドレスカウンタ１５５〜第４アドレスカウンタ１５８の値は、アドレス管理部２３により管理される。
【００４５】
アドレス比較部２１の第１比較部２１１〜第４比較部２１４の各々は、入力されたＸ軸カウンタ２０１からのＸ軸座標値が第１メモリ１５１〜第４メモリ１５４からの欠陥画素のＸ軸座標値の何れかと一致した場合に一致信号を各々出力する。第１比較部２１１〜第４比較部２１４の各々から出力された一致信号は、それぞれ一致信号出力制御部２２およびアドレス管理部２３に入力される。
【００４６】
なお、第１比較部２１１〜第４比較部２１４からの一致信号の出力は、Ｙ軸比較部２１５における比較結果に基づいて制御される。すなわち、第１比較部２１１〜第４比較部２１４の各々において、第１メモリ１５１〜第４メモリ１５４から読み出されたＹ軸座標値がＹ軸カウンタ２０２の値と一致するメモリから出力されたＸ軸座標値が入力された比較器のみが、一致信号を出力することが可能である。
【００４７】
すなわち、画素位置監視部２０のＸ軸カウンタ２０１、Ｙ軸カウンタ２０２の値をそれぞれｘ、ｙとすると、（ｘ，ｙ）＝（Ｘi，Ｙi）、（ｘ＋１，ｙ）＝（Ｘi+1，Ｙi+1）、（ｘ＋２，ｙ）＝（Ｘi+2，Ｙi+2）、または（ｘ＋３，ｙ）＝（Ｘi+3，Ｙi+3）が成り立つ場合に一致信号が各比較部２１１〜２１４から出力される。
【００４８】
比較部２１１〜２１４から出力された一致信号は、一致信号出力制御部２２およびアドレス管理部２３に入力される。アドレス管理部２３は、一致数カウント部２３１と先頭メモリ監視部２３２とを備え、アドレス管理部２３に入力された一致信号は一致数カウント部２３１においてその数が計数される。一致数カウント部２３１において計数された結果は先頭メモリ監視部２３２に送られる。
【００４９】
先頭メモリ監視部２３２は、一致信号の数に応じて後述する先頭メモリの管理を行なうとともに、欠陥位置情報メモリ１５の第１アドレスカウンタ１５５〜第４アドレスカウンタ１５８の値を一致信号の数に基づいて更新する。一方、一致信号出力制御部２２では、後述するように、間引き情報管理部２４からの間引き情報に基づいて、欠陥補正演算部２５へ出力される各々の一致信号の出力の可否が制御される。
【００５０】
欠陥補正演算部２５では、一致信号出力制御部２２から出力された一致信号に基づいて入力された画素データが欠陥画素に対応するか否かを判定し、入力画素データが欠陥画素に対応する場合には従来周知の方法を用いて、その画素データを正常画素の画素データに基づいて補正（補間）し（正常画素の画素データでの置き換えや正常画素の画素データを用いた画素欠陥補正演算など）、補正された画素データを出力する。なお、入力画素データが欠陥画素に対応しない場合には、入力画素データはそのまま出力される。
【００５１】
次に、図５〜図７を参照して、本実施形態の画素欠陥補正装置１４および欠陥位置情報メモリ１５における欠陥画素探索処理の動作の概要について説明する。なお、図６は、本実施形態の欠陥画素探索処理の概略を示すフローチャートであり、図７は一致信号出力制御部２２の構成を模式的に示すブロック図である。
【００５２】
図３に示された間引きモード（間引きのない場合も含む）Ａ０〜Ａ１４の中の何れかのモードが選択され、例えばカメラのレリーズボタン（図示せず）が押されると図６の処理が開始される。
【００５３】
ステップＳ１０１では、初期化処理が実行される。例えば、間引き情報管理部２４の各制御パラメータが間引きモードに合わせて初期設定され、画素位置監視部２０のＸ軸カウンタ２０１、Ｙ軸カウンタ２０２の値が（０、０）に初期化される。また、間引き情報管理部２４において設定された制御パラメータに合わせて、一致信号出力制御部２２のスイッチのオン／オフが設定され、アドレス管理部２３の先頭メモリ、欠陥位置情報メモリ１５の第１〜第４アドレスカウンタ１５５〜１５８の値がそれぞれ初期値に設定される。
【００５４】
ステップＳ１０２では、選択された間引きモードに従って、撮像素子１２から有効画素の画素データが欠陥補正演算部２５に入力される。なお、ここで有効画素とは、撮像素子１２からデータが読み出される画素（間引きされる画素以外の画素）のことである。ステップＳ１０３では、欠陥補正演算部２５に入力された有効画素データが、最初の入力であるか否かが判定される。
【００５５】
ステップＳ１０３において、入力が最初の画素データであると判定された場合には、ステップＳ１０５に処理は進むが、そうでない場合には、ステップＳ１０４において、画素位置監視部２０のＸ軸カウンタ２０１、Ｙ軸カウンタ２０２の値が間引き情報管理部２４の間引きモードに対応して設定された各パラメータの値に応じて更新される。
【００５６】
ステップＳ１０５では、Ｘ軸、Ｙ軸カウンタ２０１、２０２の値に基づいて、一致信号出力制御部２２のスイッチの更新が行なわれる。図７に示されるように、一致信号出力制御部２２には、４つのスイッチＳ１〜Ｓ４が設けられており、各スイッチの一方の端子は、それぞれ第１比較部２１１〜第４比較部２１４の各々の出力端子に接続されている。また、各スイッチの他方の端子は、欠陥補正演算部２５へと各々接続されている。スイッチＳ１〜Ｓ４のオン／オフ状態の切り替えは、間引き情報管理部２４からの制御信号により各々制御される。
【００５７】
ステップＳ１０６では、アドレス比較部２１において、画素位置監視部２０のＸ軸、Ｙ軸カウンタ２０１、２０２の値（およびＸ軸カウンタ値に＋１〜＋３された値）が、欠陥位置情報メモリ１５の第１アドレスカウンタ１５５〜第４アドレスカウンタ１５８の示すアドレスに格納された欠陥画素位置情報と比較される。
【００５８】
アドレス比較部２１の第１〜第４比較部２１１〜２１４の何れかで一致するものがあると、その比較器から一致信号が出力される。すなわち、ステップＳ１０７では、一致信号が出力された場合には、欠陥画素が含まれるものとしてステップＳ１０８に移り、何れの比較器からも一致信号が出力されない場合は、ステップＳ１１２に処理は移る。
【００５９】
ステップＳ１０８では、アドレス管理部２３の一致数カウント部２３１において、アドレス比較部２１から出力された一致信号の数が計数される。次にステップＳ１０９では、先頭メモリ監視部２３２において、一致数カウント部２３１の計数結果に基づいて、先頭メモリの更新が行なわれる。ステップＳ１１０では、更新された先頭メモリに基づいて欠陥位置情報メモリ１５の第１〜第４アドレスカウンタ１５５〜１５８の値が更新される。
【００６０】
また、ステップＳ１１１では、一致信号出力制御部２２を介して欠陥補正演算部２５に一致信号が入力されると、その画素データに対して従来周知の欠陥補正演算処理が実行され、補正された画素データが欠陥補正演算部２５から出力される。一方、一致信号が、欠陥補正演算部２５に一致信号が入力されない場合には、入力された画素データはそのまま出力される。すなわち、一致信号出力制御部２２から欠陥補正演算部２５に一致信号が入力される場合には、入力された画素データは欠陥画素に対応し、一致信号が入力されない場合には、正常画素に対応している。また、一致信号出力制御部２２からの一致信号の出力は、一致信号出力制御部２２内のスイッチＳ１〜Ｓ４のオン／オフ状態に基づいて制御される。
【００６１】
ステップＳ１１２では、入力が最後の画素データに対応するか否かが判定され、最後の入力ではない場合には、ステップＳ１０２以下の処理が繰り返される。一方、欠陥補正演算部２５への画素データの入力が最後の入力の場合、この処理は終了する。
【００６２】
なお、ステップＳ１０４とステップＳ１０５や、ステップＳ１０８〜Ｓ１１０とステップＳ１１１などの処理は、実際には同時並行的行われるものであり、図６の処理手順は、説明の上での便宜的なものに過ぎない。
【００６３】
次に、図３〜図５、図７を参照して、本実施形態の欠陥画素探索処理における各部の動作について、具体例を挙げてより詳細に説明を行なう。
【００６４】
例えば、間引きモードＡ５が設定されている場合に、レリーズスイッチが押されると、撮像素子１２からは、まず画素座標（０、２）の画素データが読み出されて欠陥補正演算部２５に入力される。
【００６５】
このとき、Ｘ軸カウンタ２０１、Ｙ軸カウンタ２０２の値は（０、０）に初期設定されており、欠陥位置情報メモリ１５の第１アドレスカウンタ１５５〜第４アドレスカウンタ１５８の値は、それぞれＭ１−ＡＤ（１）、Ｍ２−ＡＤ（１）、Ｍ３−ＡＤ（１）、Ｍ４−ＡＤ（１）に、先頭メモリは、Ｍ１−ＡＤ（１）に初期設定されている。また、一致信号出力制御部２２では、間引きパターンに対応してスイッチＳ１、Ｓ２がオフ状態とされ、スイッチＳ３、Ｓ４がオン状態に設定される。
【００６６】
このときアドレス比較部２１において比較対象とされるのは、初めの４画素の画素座標（０，０）、（１，０）、（２，０）、（３，０）と、第１〜第４メモリの各アドレスＭ１−ＡＤ（１）、Ｍ２−ＡＤ（１）、Ｍ３−ＡＤ（１）、Ｍ４−ＡＤ（１）に格納された４つの欠陥画素位置座標（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、（Ｘ３，Ｙ３）、（Ｘ４，Ｙ４）である。
【００６７】
すなわち、第１比較部２１１では、Ｘ軸カウンタ２０１の値「０」とＸ１〜Ｘ４の各々の値が比較され、第２比較部２１２では「Ｘ軸カウンタ値＋１」に対応する値「１」とＸ１〜Ｘ４の各々の値が比較される。同様に、第３および第４比較部２１３、２１４では、「Ｘ軸カウンタ値＋２」、「Ｘ軸カウンタ値＋３」に対応する値「２」および「３」が各々Ｘ１〜Ｘ４の値と比較される。またＹ軸比較部２１５では、Ｙ軸カウンタ２０２の値「０」とＹ１〜Ｙ４の各値が比較される。
【００６８】
また、画素（０，０）、（１，０）、（２，０）、（３，０）が比較対象とされるとき、有効画素は（２，０）、（３，０）なので、一致信号出力制御部２２のスイッチＳ１〜Ｓ４は、有効画素（２，０）、（３，０）に対応するスイッチＳ３、Ｓ４のみがオン状態とされ、間引き画素に対応するスイッチＳ１、Ｓ２は、オフ状態とされる。
【００６９】
例えば、８つの画素（０，０）〜（０，７）のうち、２つの画素（１，０）と（２，０）が欠陥画素の場合、第１メモリ１５１のアドレスＭ１−ＡＤ（１）、第２メモリ１５２のアドレスＭ２−ＡＤ（１）には、座標値（１，０）および（２，０）がそれぞれ（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）として格納されている。したがって、画素座標（０，０）、（１，０）、（２，０）、（３，０）と欠陥画素位置座標（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、（Ｘ３，Ｙ３）、（Ｘ４，Ｙ４）が比較されるとき、一致信号は第２比較部２１２および第３比較部２１３から出力される。
【００７０】
一致信号出力制御部２２では、第３および第４比較部２１３、２１４に接続されたスイッチＳ３、Ｓ４がオン状態とされているので、第３比較部２１３から出力された一致信号が、欠陥補正演算部２５に入力される。これにより、欠陥補正演算部２５は、入力された画素（２，０）の画素データに対して補正処理が実行され、従来周知のいずれかの方法で補正された画素データが欠陥補正演算部２５から出力される。なお、画素（２，０）ではなく画素（３，０）が欠陥画素の場合には、第４比較部２１４からの一致信号が欠陥補正演算部２５に入力される。したがって、欠陥補正演算部２５では、次の画素（３，０）に対応する画素データが次に入力されたときに欠陥補正を行なうように制御される。
【００７１】
一方、アドレス管理部２３では、アドレス比較部２１からの一致信号の数が一致数カウント部２３１において計数される。今、一致信号は、第２比較部２１２および第３比較部２１３から出力されているので、一致信号の数は「２」であり、先頭メモリ監視部２３２は、先頭メモリを「現在」の先頭メモリＭ１−ＡＤ（１）から２メモリ分シフトし、先頭メモリはＭ３−ＡＤ（１）に変更される。
【００７２】
なお、先頭メモリは、撮像素子１２における画素配列にしたがって、第１〜第４メモリに順次格納された欠陥画素位置座標の順番に従って更新される。すなわち、先頭メモリは、（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、・・・、（Ｘ５，Ｙ５）、・・・、（Ｘｎ，Ｙｎ）を格納したＭ１−ＡＤ（１）、Ｍ２−ＡＤ（１）、・・・、Ｍ１−ＡＤ（２）、・・・、Ｍ４−ＡＤ（ｎ／４）の順で移動される。
【００７３】
このとき、第１アドレスカウンタ１５５のアドレス値Ｍ１−ＡＤ（１）、および第２アドレスカウンタ１５６のアドレス値Ｍ２−ＡＤ（１）は、カウントアップされ、Ｍ１−ＡＤ（２）、Ｍ２−ＡＤ（２）に更新される。すなわち、アドレス比較部２１において比較対象となる第１〜第４メモリに格納された欠陥画素位置座標は、上記順番において先頭メモリ以降の４画素分であり、先頭メモリの移動は、探索済みの欠陥画素位置座標を探索候補から外す役割を果たす。
【００７４】
以上で、間引きモードＡ５の最初の有効画素（２，０）が、欠陥補正演算部２５に入力されたときの処理は終了する。次に、図３に示されるように、間引きモードＡ５の２番目の有効画素（３，０）が、欠陥補正演算部２５に入力される。このとき、画素位置監視部２０のＸ軸カウンタ２０１の値は、１つ前に入力された画素データの画素（１番目有効画素）と今回入力された画素データの画素（２番目有効画素）との間のシフト画素数分（前の入力画素データと現入力画素データとの間でシフトした画素数分）、インクリメントされる。
【００７５】
すなわち、今の場合、入力画素データは、画素（２，０）から画素（３，０）に対応する画素データへと１画素分シフトしたので、Ｘ軸カウンタ２０１の値は「０＋１」、すなわち「１」とされ、画素位置監視部２０の（Ｘ，Ｙ）の値は、（１，０）とされる。したがって、アドレス比較部２１では、４画素の座標値（１，０）、（２，０）、（３，０）、（４，０）と、現先頭メモリＭ３−ＡＤ（１）以降の４画素分に対応する欠陥画素位置座標（Ｘ３，Ｙ３）、（Ｘ４，Ｙ４）、（Ｘ５，Ｙ５）、（Ｘ６，Ｙ６）が各々比較される。
【００７６】
また、このときアドレス比較部２１で比較対象とされる画素（１，０）、（２，０）、（３，０）、（４，０）のうち、有効画素に対応する画素は、（２，０）、（３，０）なので、一致信号出力制御部２２のスイッチＳ１〜Ｓ４のうち、オン状態とされるのは、有効画素（２，０）、（３，０）のＸ座標値の比較を行う第２及び第３比較部２１２、２１３に接続されたスイッチＳ２、Ｓ３であり、スイッチＳ１、Ｓ４はオフ状態とされる。
【００７７】
今、欠陥位置情報メモリ１５から比較対象として選ばれる４画素分の位置座標は、（Ｘ３，Ｙ３）、（Ｘ４，Ｙ４）、（Ｘ５，Ｙ５）、（Ｘ６，Ｙ６）であるが、（０，０）〜（０，７）の８画素において欠陥画素に対応するのは画素（１，０）と（２，０）のみであり、これらの座標値は（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）に格納されているので、この比較処理において一致信号が出力されることはない。したがって、先頭メモリや第１〜第４アドレスカウンタ１５５〜１５８の値が更新されることはなく、欠陥補正演算部２５においても、画素（３，０）に対応する入力画素データは、補正を受けることなくそのまま出力される。
【００７８】
次に、欠陥補正演算部２５には、３番目の有効画素（６，０）の画素データが入力される。このとき、Ｘ軸カウンタ２０１の値は、２番目の有効画素（３，０）から現在入力されている有効画素（６，０）へのシフト分、すなわち３画素分インクリメントされる。
【００７９】
すなわち、Ｘ軸カウンタ２０１の値は「１＋３」、すなわち「４」とされ、画素位置監視部２０の（Ｘ，Ｙ）の値は、（４，０）とされる。したがって、アドレス比較部２１では、４画素の座標値（４，０）、（５，０）、（６，０）、（７，０）と、現先頭メモリＭ３−ＡＤ（１）以降の４画素分に対応する欠陥画素位置座標（Ｘ３，Ｙ３）、（Ｘ４，Ｙ４）、（Ｘ５，Ｙ５）、（Ｘ６，Ｙ６）が各々比較され、以下同様の処理が繰り返される。
【００８０】
なお、Ｘ軸カウンタのシフト量や一致信号出力制御部２２のスイッチＳ１〜Ｓ４のオン／オフの設定は、間引きモード毎に異なるが、これらの値は、間引きモード毎に間引き情報管理部２４の制御パラメータとして格納されており、上で説明された処理は、これら制御パラメータの値に基づいて実行される。上記パターンＡ５の例では、制御パラメータは、水平方向へのシフト量として１、３の繰返し、垂直方向へのシフト量として水平ライン毎に１、スイッチ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のオン／オフ設定として（オフ、オフ、オン、オン）、（オフ、オン、オン、オフ）の繰返しが設定される。
【００８１】
また、図２から明らかなように、Ｘ軸方向の走査が終了し、Ｘ軸カウンタ２０１の値がその最大値Ｘを越えると、Ｙ軸カウンタ２０２の値が１インクリメントされ、Ｘ軸カウンタ２０１の値は０へとリセットされる。
【００８２】
以上のように、本実施形態によれば、間引きパターン毎に欠陥画素の位置情報を記録したデータテーブルを用意する必要がなく、全画素に対応した重複することのない欠陥画素情報を１つのデータテーブルとして保持すればよいので、メモリ容量を大幅に節約することができる。
【００８３】
また、本実施形態では４列を間引きパターンの単位としたが、本発明によれば、同様に任意のｍ列を単位とする間引きパターンに対応してｍ個のメモリを設け、これに欠陥画素位置情報を循環的に振り分けて記録することにより、ｍ個の欠陥画素の位置情報を同時に比較することができる。更に、間引きパターンに合わせて画素位置監視部のカウンタをカウントアップ（シフト）させているため、間引きが行なわれる間引きモードでは、間引き量に合わせて探索回数を減らすことができるので、高速な探索処理を実現できる。
【００８４】
また更に、ｍ列以下の間引きパターンを単位とする如何なる間引きに対しても、画素位置監視部のカウンタのシフト量を間引きパターンに対応させて制御するだけで対応することができ、間引きパターン毎に回路を設けたり、複雑なプログラムを用意したりする必要がなく、簡単な構成でメモリ容量の低減、探索処理の高速化を実現でき、コストも削減することができる。
【００８５】
なお、本実施形態では、第１〜第４比較部の各々が４つの比較器を備え、各比較部において第１〜第４メモリの各々から出力された値との比較が行なわれたが、第１比較部に１つの比較器、第２比較部に２つの比較器、第３比較部に３つの比較器、第４比較部に４つの比較器を設け、第１比較部では先頭メモリの座標値を、第２比較部では「先頭メモリ」〜「先頭メモリ＋１」の座標値を、第３比較部では「先頭メモリ」〜「先頭メモリ＋２」の座標値を、第４比較部では「先頭メモリ」〜「先頭メモリ＋３」の座標値を比較する構成としてもよい。
【００８６】
また、本実施形態では、処理対象となる画素データに対応する画素の位置と、メモリに記録された欠陥画素の位置を表す方法として、撮像素子の画素配列に対応した２次元座標が用いられたが、画素位置を表す位置情報としては、画素の位置が一意的に表せるものであればよく、例えば１次元座標であってもよい。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施形態であるデジタルカメラの構成を示すブロック図である。
【図２】撮像素子の画素配列と、画素の位置座標との関係、および画素データの読出し順序（走査方法）を示す模式図である。
【図３】本実施形態における１５個の間引きパターンを示す模式図である。
【図４】欠陥位置情報メモリの第１〜第４メモリへの欠陥画素位置情報の格納方法を各メモリのアドレスとともに示す欠陥画素データテーブルの模式図である。
【図５】画素欠陥補正装置の構成を示すブロック図である。
【図６】本実施形態の欠陥画素探索処理の概略を示すフローチャートである。
【図７】一致信号出力制御部の構成を模式的に示すブロック図である。
【符号の説明】
【００８８】
１２  撮像素子
１４  画素欠陥補正装置
１５  欠陥位置情報メモリ
２０  画素位置監視部
２１  アドレス比較部（位置情報比較部）
２２  一致信号出力制御部
２３  アドレス管理部
２４  間引き情報管理部
２５  欠陥補正演算部
１５１〜１５４  第１〜第４メモリ
１５５〜１５８  第１〜第４アドレスカウンタ
２１１〜２１４  第１〜第４比較部
２３１  一致数カウント部
２３２  先頭メモリ監視部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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