(57)【要約】【課題】薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくし、高集積化による基板の小型化を図ることが可能な半導体装置を低コストに提供する。【解決手段】半導体装置１０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続され、ビアホール１６に対応した凹凸から成る段差が第２配線層１５の表面に生じているため、第２配線層１５の表面積が大きくなっている。そして、各配線層１３，１５によって薄膜抵抗素子１９が形成されているため、凹凸から成る段差による第２配線層１５の表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）よりも大きくなっている。【選択図】  図１
2006339586.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された複数個の下層配線と
下層配線の上に形成された層間絶縁膜と、
層間絶縁膜に形成されたビアホールと
層間絶縁膜の上部および前記ビアホールの内部に形成された上層配線と
を備えた半導体装置であって、
前記上層配線と前記複数個の下層配線とが前記ビアホールを介して接続され、その上層配線と複数個の下層配線から形成された薄膜抵抗素子を備え、
前記ビアホールに対応した凹凸から成る段差が前記上層配線の表面に生じていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数個の下層配線は、前記薄膜抵抗素子における電流経路の長さを大きくするように配置されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数個の下層配線は、前記薄膜抵抗素子における電流経路の幅を大きくするように配置されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数個の下層配線は、第１組と第２組の２組み設けられており、
各組みの配線層は前記薄膜抵抗素子の電流経路を２分割するように配置され、
第１組の配線層は、前記薄膜抵抗素子における電流経路の長さを大きくするように配置され、
第２組の配線層は、前記薄膜抵抗素子における電流経路の幅を大きくするように配置され、
前記上層配線は、第１組みの配線層に対応してその上方に形成された第１領域と、第２組みの配線層に対応してその上方に形成された第２領域とに分割され、
前記第１領域に接続された第１接続配線と、
前記第２領域に接続された第２接続配線と
を備えたことを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記上層配線に接続された第１〜第３接続配線を備え、
前記第１〜第３接続配線は、前記薄膜抵抗素子における電流経路の長さ方向に沿って所定間隔を空けて配置されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記上層配線が折れ曲がっていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記下層配線と前記上層配線は、基板上に形成された第１配線層と第２配線層または第１配線層と第３配線層にそれぞれ相当することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、導電膜からなる薄膜抵抗素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板に段差やトレンチを形成するか又は半導体基板上に形成した絶縁膜に段差やコンタクトホールを形成し、その段差部に形成した段差構造の多結晶シリコン膜により負荷素子（薄膜抵抗素子）を構成する技術が開示されている（特許文献１参照）。
この特許文献１の技術によれば、負荷素子の半導体基板上におけるレイアウト面積（占有面積）を縮小し、半導体装置の高集積化を図ることができるとしている。尚、特許文献１に記載の段差部とは、半導体基板の段差やトレンチ、半導体基板上に形成した絶縁膜の段差やコンタクトホールに該当する。
【特許文献１】特開平８−１８０１１号公報（第２〜３頁、図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来より、大電流（例えば１Ａクラス）の電流制限（リミッタ）回路として、定電流源とカレントミラー回路を組み合わせた定電流生成回路を用い、その定電流生成回路の出力電流（制御電流）を電流制限回路に接続された出力負荷に供給するようにしたものが広く使用されている。
そのような電流制限回路では、出力負荷に対して直列接続されたシャント抵抗を設け、シャント抵抗の両端間電圧に基づいて制御電流をフィードバック制御することにより、制御電流を一定電流に安定化させている。
【０００４】
この電流制限回路を１個の半導体基板（半導体チップ）に集積化したモノリシックＩＣ（Integrated Circuit）として提供するには、シャント抵抗を半導体基板上に形成する必要があり、シャント抵抗にも出力負荷と同じ大電流が流れることから、シャント抵抗に発生する電力を小さくして発熱を抑えなければならないため、シート抵抗の小さなアルミニウム配線層からなる薄膜抵抗素子（アルミニウム配線抵抗）をシャント抵抗として用いることがある。
【０００５】
そして、シャント抵抗の発熱による破損を防止するには、シャント抵抗の許容電流値（電力容量値）を十分に大きくしなければならないため、シャント抵抗として用いる薄膜抵抗素子に流れる制御電流の電流経路の幅を大きくする必要がある。
また、前記フィードバック制御を確実に行うには、シャント抵抗の両端間に十分に高い電圧を発生させなければならないため、シャント抵抗として用いる薄膜抵抗素子の抵抗値を十分に大きくする必要があり、薄膜抵抗素子の抵抗値を大きくするには、薄膜抵抗素子に流れる制御電流の電流経路の長さを大きくする必要がある。
【０００６】
従来の薄膜抵抗素子は、平坦なアルミニウム配線層だけから形成されているため、電流経路の長さは平坦なアルミニウム配線層の長さと等しくなり、電流経路の幅は平坦なアルミニウム配線層の幅と等しくなっている。
従って、シャント抵抗として用いる薄膜抵抗素子を形成する平坦なアルミニウム配線層の幅および長さを大きくする必要があり、薄膜抵抗素子の半導体基板上におけるレイアウト面積が増大し、高集積化による半導体基板の小型化が阻害されるという問題があった。
【０００７】
ところで、特許文献１の技術では、負荷素子（薄膜抵抗素子）の半導体基板上におけるレイアウト面積を縮小できるものの、半導体基板上または絶縁膜上にわざわざ段差部を形成し、その段差部に多結晶シリコン膜からなる負荷素子を形成するため、段差部の形成工程の分だけ製造コストが増加するという問題がある。
【０００８】
また、近年、高精度な電子回路（例えば、前記フィードバック制御を高精度に行う電流制限回路など）を実現するため、薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくした上で、薄膜抵抗素子の抵抗値を粗調整または微調整して正確に設定することが要求されている。
そして、近年、所望の電圧（例えば、コンパレータに使用する基準電圧など）を生成するため、薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくした上で、薄膜抵抗素子を用いて抵抗分圧器を得ることが要求されている。
【０００９】
本発明は、上記問題を解決するため又は上記要求を満足させるためになされたものであって、以下の目的を有するものである。
（１）薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくし、高集積化による基板の小型化を図ることが可能な半導体装置を低コストに提供する。
（２）前記（１）の半導体装置において、薄膜抵抗素子の抵抗値を粗調整または微調整して正確に設定することが可能な半導体装置を提供する。
（３）前記（１）の半導体装置において、薄膜抵抗素子を用いた抵抗分圧器を備えた半導体装置を提供する。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、
基板上に形成された複数個の下層配線と
下層配線の上に形成された層間絶縁膜と、
層間絶縁膜に形成されたビアホールと
層間絶縁膜の上部および前記ビアホールの内部に形成された上層配線と
を備えた半導体装置であって、
前記上層配線と前記複数個の下層配線とが前記ビアホールを介して接続され、その上層配線と複数個の下層配線から形成された薄膜抵抗素子を備え、
前記ビアホールに対応した凹凸から成る段差が前記上層配線の表面に生じていることを技術的特徴とする。
【００１１】
請求項２に記載の発明は、
請求項１に記載の半導体装置において、
前記複数個の下層配線は、前記薄膜抵抗素子における電流経路の長さを大きくするように配置されていることを技術的特徴とする。
【００１２】
請求項３に記載の発明は、
請求項１に記載の半導体装置において、
前記複数個の下層配線は、前記薄膜抵抗素子における電流経路の幅を大きくするように配置されていることを技術的特徴とする。
【００１３】
請求項４に記載の発明は、
請求項１に記載の半導体装置において、
前記複数個の下層配線は、第１組と第２組の２組み設けられており、
各組みの配線層は前記薄膜抵抗素子の電流経路を２分割するように配置され、
第１組の配線層は、前記薄膜抵抗素子における電流経路の長さを大きくするように配置され、
第２組の配線層は、前記薄膜抵抗素子における電流経路の幅を大きくするように配置され、
前記上層配線は、第１組みの配線層に対応してその上方に形成された第１領域と、第２組みの配線層に対応してその上方に形成された第２領域とに分割され、
前記第１領域に接続された第１接続配線と、
前記第２領域に接続された第２接続配線と
を備えたことを技術的特徴とする。
【００１４】
請求項５に記載の発明は、
請求項１〜３のいずれか１項に記載の半導体装置において、
前記上層配線に接続された第１〜第３接続配線を備え、
前記第１〜第３接続配線は、前記薄膜抵抗素子における電流経路の長さ方向に沿って所定間隔を空けて配置されていることを技術的特徴とする。
【００１５】
請求項６に記載の発明は、
請求項１〜５のいずれか１項に記載の半導体装置において、
前記上層配線が折れ曲がっていることを技術的特徴とする。
【００１６】
請求項７に記載の発明は、
請求項１〜６のいずれか１項に記載の半導体装置において、
前記下層配線と前記上層配線は、基板上に形成された第１配線層と第２配線層または第１配線層と第３配線層にそれぞれ相当することを技術的特徴とする。
【発明の効果】
【００１７】
（請求項１）
請求項１の発明では、ビアホール（１６）に対応した凹凸から成る段差が上層配線（１５）の表面に生じているため、上層配線（１５）の表面積が大きくなっている。
そして、上層配線（１５）と複数個の下層配線（１３）によって薄膜抵抗素子（１９）が形成されているため、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の長さを大きくするように配置すれば、凹凸から成る段差による上層配線（１５）の表面積の増大分だけ、薄膜抵抗素子（１９）に流れる電流の電流経路の長さが、上層配線（１５）の長さ（Ｌ）よりも大きくなる。
【００１８】
それに対して、従来技術では、下層配線（１３）およびビアホール（１６）が設けられておらず、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）が形成されており、薄膜抵抗素子（１９）に流れる電流の電流経路の長さが、上層配線（１５）の長さ（Ｌ）と等しくなっている。
ここで、薄膜抵抗素子（１９）の抵抗値は電流経路の長さに対応し、電流経路が長くなるほど抵抗値は大きくなる。
【００１９】
従って、請求項１の発明において、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の長さを大きくするように配置すれば、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の抵抗値を同一にした場合、薄膜抵抗素子（１９）の基板（１１）上におけるレイアウト面積（占有面積）を小さくすることが可能であり、高集積化による基板（１１）の小型化を図ることができる。
つまり、請求項１の発明では、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の長さを大きくするように配置することにより、従来技術に比べて、薄膜抵抗素子（１９）の単位長さ当たりにおける抵抗値を大きくすることが可能である。
【００２０】
また、上層配線（１５）と複数個の下層配線（１３）によって薄膜抵抗素子（１９）が形成されているため、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の幅を大きくするように配置すれば、凹凸から成る段差による上層配線（１５）の表面積の増大分だけ、薄膜抵抗素子（１９）に流れる電流の電流経路の幅が、上層配線（１５）の幅（Ｗ）よりも大きくなる。
【００２１】
それに対して、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術では、薄膜抵抗素子（１９）に流れる電流の電流経路の幅が上層配線（１５）の幅（Ｗ）と等しくなっている。
ここで、薄膜抵抗素子（１９）の許容電流値（電力容量値）は電流経路の幅に対応し、電流経路の幅が大きくなるほど許容電流値は大きくなる。
【００２２】
従って、請求項１の発明において、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の幅を大きくするように配置すれば、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の許容電流値を同一にした場合、薄膜抵抗素子（１９）の基板（１１）上におけるレイアウト面積を小さくすることが可能であり、高集積化による基板（１１）の小型化を図ることができる。
つまり、請求項１の発明では、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の幅を大きくするように配置することにより、従来技術に比べて、薄膜抵抗素子（１９）の単位幅当たりにおける許容電流値を大きくすることが可能である。
【００２３】
（請求項２：第１実施形態に該当）
請求項２の発明では、請求項１の発明と同様に、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の長さを大きくするように配置することにより、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の抵抗値を同一にした場合、薄膜抵抗素子（１９）の基板（１１）上におけるレイアウト面積（占有面積）を小さくすることが可能であり、高集積化による基板（１１）の小型化を図ることができる。
【００２４】
（請求項３：第２実施形態に該当）
請求項３の発明では、請求項１の発明と同様に、複数個の下層配線（１３）を薄膜抵抗素子（１９）における電流経路の幅を大きくするように配置することにより、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の許容電流値を同一にした場合、薄膜抵抗素子（１９）の基板（１１）上におけるレイアウト面積を小さくすることが可能であり、高集積化による基板（１１）の小型化を図ることができる。
【００２５】
（請求項４：第３実施形態に該当）
請求項４の発明によれば、薄膜抵抗素子（１９）において第１組の配線層（１３ａ）が配置されている部分（第１領域（１５ａ）に相当する部分）では、その部分の電流経路の長さが、上層配線（１５）の平面上の長さ（Ｌｐ）よりも大きくなっている。
そのため、薄膜抵抗素子（１９）において第１組の配線層（１３ａ）が配置されている部分では、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の単位長さ当たりにおける抵抗値が大きくなっている。
【００２６】
従って、請求項４の発明によれば、従来技術に比べて、第１接続配線（１７）の接続箇所（１７ａ）を移動させた場合における薄膜抵抗素子（１９）の抵抗値の変化量が大きくなる。
よって、第１接続配線（１７）の接続箇所（１７ａ）を適宜設定することにより、薄膜抵抗素子（１９）の抵抗値を容易に粗調整することができる。
【００２７】
また、請求項４の発明によれば、薄膜抵抗素子（１９）において第１配線層１３ｂが配置されている部分（第２領域（１５ｂ）に相当する部分）では、その部分の電流経路の幅が上層配線（１５）の幅（Ｗ）よりも大きくなっている。
そのため、薄膜抵抗素子（１９）において第２組の配線層（１３ｂ）が配置されている部分では、平坦な上層配線（１５）だけで薄膜抵抗素子（１９）を形成した従来技術に比べて、薄膜抵抗素子（１９）の単位幅当たりにおける許容電流値が大きくなっており、言い換えれば、薄膜抵抗素子（１９）の単位長さ当たりにおける抵抗値が小さくなっている。
【００２８】
従って、請求項４の発明によれば、従来技術に比べて、第２接続配線（１８）の接続箇所（１８ａ）を移動させた場合における薄膜抵抗素子（１９）の抵抗値の変化量が小さくなる。
よって、第２接続配線（１８）の接続箇所（１８ａ）を適宜設定することにより、薄膜抵抗素子（１９）の抵抗値を容易に微調整することができる。
【００２９】
ところで、上層配線（１５）に凹凸から成る段差を形成して表面積を増大させた場合には、上層配線（１５）の幅および長さを調整して薄膜抵抗素子（１９）の抵抗値を設定するのが難しくなる。
しかし、請求項４の発明によれば、前記のように、各接続配線（１７，１８）の接続箇所（１７ａ，１８ａ）を適宜設定することにより、薄膜抵抗素子（１９）の抵抗値を粗調整または微調整して正確に設定することができる。
【００３０】
（請求項５：第８実施形態に該当）
請求項５の発明では、上層配線（１５）における第１接続配線（１７）と第３接続配線（９１）の接続箇所（１７ａ，９１ａ）間の部分と下層配線（１３）とによって第１の薄膜抵抗素子（１９ａ）が形成されている。
また、上層配線（１５）における第３接続配線（９１）と第２接続配線（１８）の接続箇所（９１ａ，１８ａ）間の部分と下層配線（１３）とによって第２の薄膜抵抗素子（１９ｂ）が形成されている。
【００３１】
すなわち、各接続配線（１７，９１，１８）は、薄膜抵抗素子（１９）における電流経路の長さ方向に沿って所定間隔（Ｌｃ，Ｌｄ）を空けて配置されている。そして、薄膜抵抗素子（１９）は、直列接続された第１および第２の薄膜抵抗素子（１９ａ，１９ｂ）によって形成されている。
そのため、薄膜抵抗素子（１９）の両端間電圧を第１および第２の薄膜抵抗素子（１９ａ，１９ｂ）の抵抗値で分圧した電圧を、各接続配線（１７，９１，１８）から取り出すことができる。
【００３２】
従って、請求項５の発明によれば、請求項１〜３の発明と同様の作用・効果に加えて、第１および第２の薄膜抵抗素子（１９ａ，１９ｂ）を用いた抵抗分圧器を得ることができる。
ここで、第３接続配線（９１）の接続箇所を、第１接続配線（１７）と第２接続配線（１８）の各接続箇所（１７ａ，１８ａ）の間で適宜設定すれば、第１および第２の薄膜抵抗素子（１９ａ，１９ｂ）の抵抗値の比を調整することが可能になり、第３接続配線（９１）から所望の分圧電圧を取り出すことができる。
【００３３】
（請求項６：第６実施形態に該当）
請求項６の発明では、上層配線（１５）を直線状にした場合に比べて、薄膜抵抗素子（１９）をコンパクトにまとめることが可能になり、基板（１１）上に形成された他の素子（Ｑ１、Ｒ、ＰＤ、ＶＯ、ＣＭ１〜ＣＭ５など）の配置に係る設計の自由度を高めることができる。
尚、請求項６の発明では、上層配線（１５）を１回だけ折れ曲がったＵ字状に形成してもよく、上層配線（１５）を複数回折れ曲がったジグザグ状に形成してもよい。
【００３４】
（請求項７：第１〜第８実施形態と第９または第１０実施形態に該当）
請求項１〜６の発明において、下層配線と上層配線を、基板上に形成された第１配線層（１３）と第２配線層（１５）にしてもよい（第１〜第８実施形態に該当）。
また、下層配線と上層配線を、基板上に形成された第１配線層（１３）と第３配線層（１１２）にしてもよい（第９または第１０実施形態に該当）。
【００３５】
ここで、下層配線と上層配線を第１配線層（１３）と第３配線層（１１２）によって形成した場合には、ビアホール（１１３）が深くなり、ビアホール（１１３）に対応した凹凸から成る段差が形成された第３配線層（１１２）の表面積が大きくなるため、請求項１〜３の発明と同様の作用・効果が得られるだけでなく、その作用・効果を更に高めることができる。
【００３６】
（用語の説明）
尚、上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の数字等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
【００３７】
「基板」は、シリコン基板１１に該当する。
「下層配線」は、第１配線層１３に該当する。
「層間絶縁膜」は、第１〜第８実施形態では第２層間絶縁膜１４に該当し、第９実施形態または第１０実施形態では積層された第２層間絶縁膜１４と第３層間絶縁膜に該当する。
「上層配線」は、第１〜第８実施形態では第２配線層１５に該当し、第９実施形態では第３配線層１１２に該当し、第１０実施形態では積層された第２配線層１５と第３配線層１１２に該当する。
「第１組の配線層」は、第１配線層１３ａに該当する。
「第２組の配線層」は、第２配線層１３ａに該当する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００３９】
（第１実施形態）
図１（Ａ）は、第１実施形態の半導体装置１０の平面図である。図１（Ｂ）は、半導体装置１０の概略縦断面図である。尚、図１（Ｂ）は、図１（Ａ）のＸ−Ｘ線断面図である。
半導体装置１０は、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
【００４０】
シリコン基板（半導体基板）１１上には第１層間絶縁膜１２が形成されている。第１層間絶縁膜１２上には複数個（図示例では３個）の第１配線層１３が形成されている。第１層間絶縁膜１２および第１配線層１３の上には第２層間絶縁膜１４が形成されている。第２層間絶縁膜１４上には第２配線層１５が形成されている。
【００４１】
尚、各層間絶縁膜１２，１４および各配線層１３，１５のそれぞれの膜厚は均一である。
また、各層間絶縁膜１２，１４の形成材料としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン，窒化シリコン，ＰＳＧ（Phosphor Silicate Glass），ＢＳＧ（Boron Silicate Glass），ＢＰＳＧ（Boron Phosphor Silicate Glass）や、ＳＯＧ（Spin On Glass），ポリイミド，メチルシロキサン系ポリマーなどの塗布絶縁膜、ＴＥＯＳ（Tetra Ethyl Orso Silicate）など、どのような絶縁材料を用いてもよい。
また、各配線層１３，１５の形成材料としては、シート抵抗が小さなアルミニウム合金膜が用いられ、その形成方法にはＰＶＤ（Physical Vapor Deposition）法が用いられる。
【００４２】
各配線層１３，１５は、第２層間絶縁膜１４に形成されたビアホール（コンタクトホール）１６を介して接続されている。つまり、第１配線層１３の上方の第２層間絶縁膜１４にはビアホール１６が形成され、そのビアホール１６の内部には第２配線層１５が充填され、ビアホール１６の底面から露出した第１配線層１３の上面と第２配線層１５の下面とが接続されている。
【００４３】
ビアホール１６は、第２配線層１５側（シリコン基板１１の上側）から第１配線層１３側（シリコン基板１１の下側）に向かって横断面積が徐々に減少するテーパー状に形成されている。
そして、第１配線層の上面全体がビアホール１６の底面から露出し、第１配線層の上面全体が第２配線層１５と接続されている。
【００４４】
第２配線層１５は一定の幅Ｗで直線状を成しており、第２配線層１５の一端部（図示左端部）は電源パッド（図示略）に接続され、第２配線層１５の他端部（図示右端部）は電流制御用トランジスタのドレイン（図示略）に接続されている。
そして、電源パッドから各配線層１３，１５を介して電流制御用トランジスタのドレインに向かい、矢印方向（図示右方向）に電流制限回路（定電流生成回路）の制御電流Ｉｏが流れる。
【００４５】
第２配線層１５の短手方向の片側には、第２配線層１５の長手方向に所定間隔Ｌを空けて第１接続配線１７および第２接続配線１８が接続されている。
第１配線層１３は長方形の薄膜であり、第１配線層１３の長さは第２配線層１５の幅Ｗ以下に形成されている。また、第１配線層１３は、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、第２配線層１５の長手方向に対して直交する方向に配置されている。
【００４６】
そのため、第２配線層１５の膜厚を十分に薄く形成すれば（つまり、第２配線層１５によってビアホール１６を完全に充填しなければ）、第２配線層１５の表面において、ビアホール１６の上方部分は畝合い状に窪み、ビアホール１６の間における上方部分は畝状に盛り上がる。
すなわち、第２配線層１５と複数個の第１配線層１３とをビアホール１６を介して接続することにより、第２配線層１５の表面にはビアホール１６に対応した凹凸から成る段差が生じている。
【００４７】
そして、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａ間の部分と第１配線層１３とによって薄膜抵抗素子（アルミニウム配線抵抗）１９が形成されている。
つまり、第２配線層１５の幅Ｗが薄膜抵抗素子１９の幅になると共に、前記所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）が薄膜抵抗素子１９の長さになる。
【００４８】
図２は、半導体装置１０の製造方法を説明するための概略縦断面図である。
以下、図２を用いて半導体装置１０の製造工程について説明する。
【００４９】
工程１（図２（Ａ））：シリコン基板１１の表面上に第１層間絶縁膜１２を形成し、次に、第１層間絶縁膜１２の表面上に第１配線層１３となる導電膜Ｍを形成する。
【００５０】
工程２（図２（Ｂ））：フォトレジスト法およびエッチング法を用い、導電膜Ｍから不要部分を除去して第１配線層１３を形成する。
【００５１】
工程３（図２（Ｃ））：デバイス表面（第１層間絶縁膜１２の表面、第１配線層１３の上面および側面）を覆うように第２層間絶縁膜１４を形成する。
【００５２】
工程４（図２（Ｄ））：フォトレジスト法および異方性エッチング法を用い、第１配線層１３の上方の第２層間絶縁膜１４を除去してビアホール１６を形成する。このとき、異方性エッチング法のエッチング条件を適宜設定することにより、ビアホール１６のテーパー状の勾配を調整することができる。
【００５３】
工程５（図１）：デバイス表面（第２層間絶縁膜１４の表面、ビアホール１６の内部、ビアホール１６の底面から露出した第１配線層１３の上面）を覆うように第２配線層１５となる導電膜を形成し、フォトレジスト法および異方性エッチング法を用いて当該導電膜から不要部分を除去することにより、当該導電膜から第２配線層１５および各接続配線１７，１８を同時に形成する。その結果、図１に示す半導体装置１０が完成する。
【００５４】
図３は、薄膜抵抗素子１９をシャント抵抗Ｒとして用いる電流制限（リミッタ）回路ＣＬを示す回路図である。
電流制限回路ＣＬは、電流制御用トランジスタＱ１、シャント抵抗Ｒ、電源パッドＰＤ、出力端子ＶＯ、定電流源ＣＩ、カレントミラー回路ＣＭ１〜ＣＭ５を備えた定電流生成回路から構成され、出力端子ＶＯに接続された出力負荷Ｚに制御電流（出力電流）Ｉｏを供給する。
【００５５】
尚、電流制限回路ＣＬは、シャント抵抗Ｒとして用いる薄膜抵抗素子１９と同一のシリコン基板１１に集積化したモノリシックＩＣによって構成され、定電流源ＣＩを除く電流制限回路ＣＬの構成部材（電流制御用トランジスタＱ１、シャント抵抗Ｒ、電源パッドＰＤ、出力端子ＶＯ、カレントミラー回路ＣＭ１〜ＣＭ５）はシリコン基板１１上に形成されている。
【００５６】
電流制御用（出力トランジスタ）トランジスタＱ１は、ＮチャネルＬＤＭＯＳ（Laterally Diffused MOS）トランジスタから成る。
シャント抵抗Ｒの一端部は電源パッドＰＤを介して直流電源VMに接続されて電源電圧VMが印加され、シャント抵抗Ｒの他端部は電流制御用トランジスタＱ１のドレインに接続されている。
電流制御用トランジスタＱ１のソースは出力端子ＶＯに接続されている。
出力負荷Ｚの一端部は出力端子ＶＯに接続され、出力負荷Ｚの他端部は接地されている。
【００５７】
カレントミラー回路ＣＭ１は、ＰＮＰトランジスタＱ２，Ｑ３から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＱ２，Ｑ３のエミッタには電源電圧VCCが印加され、入力側トランジスＱ２のベースは出力側トランジスタＱ３のベースに結合（接続）されている。
入力側トランジスタＱ２はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタは定電流源ＣＩに接続されている。
【００５８】
カレントミラー回路ＣＭ２は、ＮＰＮトランジスタＱ４〜Ｑ６から構成されたワイドラー型の二連出力形カレントミラー回路である。
各トランジスタＱ４〜Ｑ６のエミッタは接地され、入力側トランジスＱ４のベースは出力側の各トランジスタＱ５，Ｑ６のベースに結合（接続）されている。
入力側トランジスタＱ４はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタは、カレントミラー回路ＣＭ１の出力側トランジスタＱ３のコレクタに接続されている。
【００５９】
カレントミラー回路ＣＭ３は、ＰＮＰトランジスタＱ７，Ｑ８から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＱ７，Ｑ８のエミッタには電源電圧VCPが印加され、入力側トランジスＱ７のベースは出力側トランジスタＱ８のベースに結合（接続）されている。
入力側トランジスタＱ７はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタは、カレントミラー回路ＣＭ２の出力側トランジスタＱ５のコレクタに接続されている。
【００６０】
カレントミラー回路ＣＭ４は、ＮＰＮトランジスタＱ９，Ｑ１０から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＱ９，Ｑ１０のエミッタは接地され、入力側トランジスＱ９のベースは出力側トランジスタＱ１０のベースに結合（接続）されている。
入力側トランジスタＱ９はベースとコレクタを結合したダイオード接続にされている。
出力側トランジスタＱ１０のコレクタは、カレントミラー回路ＣＭ３の出力側トランジスタＱ８のコレクタに接続されると共に、電流制御用トランジスタＱ１のゲートに接続されている。
【００６１】
カレントミラー回路ＣＭ５は、ＰＮＰトランジスタＱ１１，Ｑ１２から構成されたワイドラー型のカレントミラー回路である。
入力側トランジスＱ１１のベースは出力側トランジスタＱ１２のベースに結合（接続）されている。
入力側トランジスタＱ１１のエミッタは、シャント抵抗Ｒとして用いる薄膜抵抗素子１９に接続された第２接続配線１８（図１参照）に接続されている。
出力側トランジスタＱ１２のエミッタは、シャント抵抗Ｒとして用いる薄膜抵抗素子１９に接続された第１接続配線１７（図１参照）に接続されている。
入力側トランジスタＱ１１はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタは、カレントミラー回路ＣＭ２の出力側トランジスタＱ１０のコレクタに接続されている。
出力側トランジスタＱ１２のコレクタは、カレントミラー回路ＣＭ４の入力側トランジスタＱ９のコレクタに接続されている。
【００６２】
次に、電流制限回路ＣＬの動作について説明する。
定電流源ＣＩとトランジスタＱ２は直列接続され、各トランジスタＱ２，Ｑ３のベース電流はトランジスタＱ２のコレクタ電流に比べて十分に小さいため、定電流源ＣＩとトランジスタＱ２には共通のコレクタ電流Ｉ１が流れるとみなせる。
各トランジスタＱ３，Ｑ４は直列接続され、各トランジスタＱ４〜Ｑ６のベース電流は各トランジスタＱ３，Ｑ４のコレクタ電流に比べて十分に小さいため、各トランジスタＱ３，Ｑ４には共通のコレクタ電流Ｉ２が流れるとみなせる。
【００６３】
各トランジスタＱ７，Ｑ５は直列接続され、各トランジスタＱ７，Ｑ８のベース電流は各トランジスタＱ７，Ｑ５のコレクタ電流に比べて十分に小さいため、各トランジスタＱ７，Ｑ５には共通のコレクタ電流Ｉ３が流れるとみなせる。
各トランジスタＱ８，Ｑ１０は直列接続され、電流制御用トランジスタＱ１のベース電流は各トランジスタＱ８，Ｑ１０のコレクタ電流に比べて十分に小さいため、各トランジスタＱ８，Ｑ１０には共通のコレクタ電流Ｉ４が流れるとみなせる。
【００６４】
各トランジスタＱ１１，Ｑ６は直列接続され、各トランジスタＱ１１，Ｑ１２のベース電流は各トランジスタＱ１１，Ｑ６のコレクタ電流に比べて十分に小さいため、各トランジスタＱ１１，Ｑ６には共通のコレクタ電流Ｉ５が流れるとみなせる。
各トランジスタＱ１２，Ｑ９は直列接続され、各トランジスタＱ１１，Ｑ１２のベース電流は各トランジスタＱ１２，Ｑ９のコレクタ電流に比べて十分に小さいため、各トランジスタＱ１２，Ｑ９には共通のコレクタ電流Ｉ６が流れるとみなせる。
【００６５】
シャント抵抗Ｒ、電流制御用トランジスタＱ１、出力負荷Ｚは直列接続され、各接続配線１７，１８に流れる電流（第１接続配線１７から各トランジスタＱ１２，Ｑ９に流れるコレクタ電流Ｉ６、第２接続配線１８から各トランジスタＱ１１，Ｑ６に流れるコレクタ電流Ｉ５）は制御電流Ｉｏに比べて十分に小さいため、シャント抵抗Ｒ、電流制御用トランジスタＱ１、出力負荷Ｚには共通の制御電流Ｉｏが流れるとみなせる。
【００６６】
カレントミラー回路ＣＭ１において、出力側トランジスタＱ３のコレクタ電流Ｉ２を入力側トランジスタＱ２のコレクタ電流Ｉ１で除算した値（Ｉ２／Ｉ１）がミラー係数であり、そのミラー係数は各トランジスタＱ２，Ｑ３のトランジスタサイズに対応する。
カレントミラー回路ＣＭ２において、出力側の各トランジスタＱ５，Ｑ６のコレクタ電流Ｉ３，Ｉ５を入力側トランジスタＱ４のコレクタ電流Ｉ２で除算した値（Ｉ３／Ｉ２、Ｉ５／Ｉ２）がミラー係数であり、そのミラー係数は各トランジスタＱ４〜Ｑ６のトランジスタサイズに対応する。
【００６７】
カレントミラー回路ＣＭ３において、出力側トランジスタＱ８のコレクタ電流Ｉ４を入力側トランジスタＱ７のコレクタ電流Ｉ３で除算した値（Ｉ４／Ｉ３）がミラー係数であり、そのミラー係数は各トランジスタＱ７，Ｑ８のトランジスタサイズに対応する。
カレントミラー回路ＣＭ４において、出力側トランジスタＱ１０のコレクタ電流Ｉ４を入力側トランジスタＱ９のコレクタ電流Ｉ６で除算した値（Ｉ４／Ｉ６）がミラー係数であり、そのミラー係数は各トランジスタＱ９，Ｑ１０のトランジスタサイズに対応する。
【００６８】
カレントミラー回路ＣＭ５において、出力側トランジスタＱ１２のコレクタ電流Ｉ６を入力側トランジスタＱ１１のコレクタ電流Ｉ５で除算した値（Ｉ６／Ｉ５）がミラー係数であり、そのミラー係数は各トランジスタＱ１１，Ｑ１２のトランジスタサイズに対応する。
尚、各カレントミラー回路ＣＭ１〜ＣＭ５において、入力側トランジスタと出力側トランジスタが同一トランジスタサイズの場合にはミラー係数が「１」になり、入力側トランジスタのコレクタ電流と出力側トランジスタのコレクタ電流とが等しくなる。
【００６９】
このように構成された電流制限回路ＣＬにおいて、出力負荷Ｚに流れる制御電流Ｉｏが増大すると、シャント抵抗Ｒに流れる制御電流Ｉｏも増大するため、シャント抵抗Ｒにおける電圧降下が大きくなり、シャント抵抗Ｒの両端間電圧が大きくなる。
すると、シャント抵抗Ｒの両端間電圧の上昇分だけコレクタ電流Ｉ６が大きくなり、それに伴ってコレクタ電流Ｉ４も増大するため、電流制御用トランジスタＱ１のゲート電圧が低下し、その結果、制御電流Ｉｏが減少する。
【００７０】
反対に、出力負荷Ｚに流れる制御電流Ｉｏが減少すると、シャント抵抗Ｒに流れる制御電流Ｉｏも減少するため、シャント抵抗Ｒにおける電圧降下が小さくなり、シャント抵抗Ｒの両端間電圧が小さくなる。
すると、シャント抵抗Ｒの両端間電圧の低下分だけコレクタ電流Ｉ６が小さくなり、それに伴ってコレクタ電流Ｉ４も減少するため、電流制御用トランジスタＱ１のゲート電圧が上昇し、その結果、制御電流Ｉｏが増大する。
【００７１】
すなわち、電流制限回路ＣＬでは、出力負荷Ｚに対して直列接続されたシャント抵抗Ｒを設け、シャント抵抗Ｒの両端間電圧に基づいて制御電流Ｉｏをフィードバック制御することにより、制御電流Ｉｏを一定電流に安定化させている。
【００７２】
尚、電流制御用トランジスタＱ１がＮチャネルＬＤＭＯＳトランジスタから成るため、電源電圧VCPは電源電圧VMより大きな電圧に設定する必要があり、例えば、VM＝５Ｖの場合には、VCP＝１３Ｖ（＝５Ｖ＋８Ｖ）に設定すればよい。
また、電源電圧VCCは各電源電圧VCP，VMには関係なく適宜な電圧に設定すればよい。
【００７３】
ちなみに、電流制御用トランジスタＱ１がＰチャネルＬＤＭＯＳトランジスタから成る場合には、各電圧VCP，VMを等しくすればよい。
ところで、各ＰＮＰトランジスタＱ２，Ｑ３，Ｑ７，Ｑ８，Ｑ１１，Ｑ１２をＰチャネルＭＯＳトランジスタに置き換えると共に、各ＮＰＮトランジスタＱ４，Ｑ５，Ｑ６，Ｑ９，Ｑ１０をＮチャネルＭＯＳトランジスタに置き換えてもよい。
【００７４】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００７５】
［１−１］第１実施形態の半導体装置１０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続され、ビアホール１６に対応した凹凸から成る段差が第２配線層１５の表面に生じているため、第２配線層１５の表面積が大きくなっている。
そして、各配線層１３，１５によって薄膜抵抗素子１９が形成されているため、凹凸から成る段差による第２配線層１５の表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが前記所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）よりも大きくなっている。
【００７６】
それに対して、従来技術では、第１配線層１３およびビアホール１６が設けられておらず、平坦な第２配線層１５だけで薄膜抵抗素子１９が形成されており、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが前記所定間隔Ｌと等しくなっている。
ここで、薄膜抵抗素子１９の抵抗値は薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さに対応し、電流経路が長くなるほど抵抗値は大きくなる。
【００７７】
従って、第１実施形態によれば、平坦な第２配線層１５だけで薄膜抵抗素子１９を形成した従来技術に比べて、薄膜抵抗素子１９の抵抗値を同一にした場合、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積（占有面積）を小さくすることが可能であり、高集積化によるシリコン基板１１の小型化を図ることができる。
つまり、第１実施形態では、従来技術に比べて、薄膜抵抗素子１９の単位長さ当たりにおける抵抗値を大きくすることが可能である。
【００７８】
［１−２］電流制限回路ＣＬによる前記フィードバック制御を確実に行うには、シャント抵抗Ｒの両端間に十分に高い電圧を発生させなければならないため、シャント抵抗Ｒとして用いる薄膜抵抗素子１９の抵抗値を十分に大きくする必要があり、薄膜抵抗素子Ｒの抵抗値を大きくするには、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さを大きくする必要がある。
【００７９】
従来技術では、平坦な第２配線層１５だけで薄膜抵抗素子１９が形成されており、制御電流Ｉｏの電流経路の長さは平坦な第２配線層１５の長さ（つまり、前記所定間隔Ｌ）と等しくなっているため、薄膜抵抗素子１９の抵抗値を十分に大きくすると、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積が増大する。
それに対して、第１実施形態では、前記［１−１］により、薄膜抵抗素子１９の抵抗値を十分に大きくしても、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積を小さくできる。
【００８０】
［１−３］各配線層１３，１５およびビアホール１６は、シリコン基板１１上に形成された他の素子（電流制御用トランジスタＱ１、シャント抵抗Ｒ、電源パッドＰＤ、出力端子ＶＯ、カレントミラー回路ＣＭ１〜ＣＭ５など）を接続するための配線層およびビアホールと同一工程にて同時に形成すればよい。
つまり、第１実施形態の半導体装置１０を製造する際に、各配線層１３，１５およびビアホール１６を形成するための専用の工程をわざわざ設ける必要はない。
【００８１】
それに対して、特許文献１の技術では、半導体基板上または絶縁膜上に段差部を形成する専用の工程をわざわざ設ける必要があり、その段差部の形成工程の分だけ製造コストが増加する。
従って、第１実施形態によれば、特許文献１の技術に比べて、製造コストを削減することができる。
【００８２】
［１−４］図４（Ａ）は、第１実施形態の変更例である半導体装置２０の平面図である。図４（Ｂ）は、半導体装置２０の概略縦断面図である。尚、図４（Ｂ）は、図４（Ａ）のＸ−Ｘ線断面図である。
半導体装置２０において、図１に示す半導体装置１０と異なるのは、ビアホール１６の横断面積が一定に形成されている点だけである。
【００８３】
半導体装置１０のビアホール１６は、第２配線層１５側（シリコン基板１１の上側）から第１配線層１３側（シリコン基板１１の下側）に向かって横断面積が徐々に減少するテーパー状に形成されている。
そのため、第２配線層１５に生じたビアホール１６による段差の角度が緩やかになり、その段差の角部分に制御電流Ｉｏの電流集中が起こり難いため、電流集中による第２配線層１５の破損を防止できる。
【００８４】
それに対して、半導体装置２０のビアホール１６は横断面積が一定でテーパーが設けられていないため、第２配線層１５に生じたビアホール１６による段差の角度が略直角になり、その段差の角部分に制御電流Ｉｏの電流集中が起こり易いため、電流集中による第２配線層１５の破損が生じるおそれがある。
しかし、半導体装置２０では、半導体装置１０に比べて、第２配線層１５の表面積が大きいため、前記［１−１］の作用・効果を高めることができる。
【００８５】
すなわち、ビアホール１６のテーパー状の勾配を小さくするほど、第２配線層１５に生じたビアホール１６による段差の角度が緩やかになり、その段差の角部分に制御電流Ｉｏが電流集中することによる第２配線層１５の破損を確実に防止できる。
反対に、ビアホール１６のテーパー状の勾配を大きくするほど、第２配線層１５の表面積が大きくなるため、前記［１−１］の作用・効果を確実に得られる。
【００８６】
従って、ビアホール１６のテーパー状の勾配については、制御電流Ｉｏの電流集中による第２配線層１５の破損を確実に防止できるのと同時に、前記［１−１］の作用・効果を十分に得られるように、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【００８７】
［１−５］第１実施形態において、第１配線層１３を省き、ビアホール１６に対応した凹凸から成る段差が形成された第２配線層１５だけから薄膜抵抗素子１９を構成することが考えられる。
しかし、このような構成では、第２配線層１５となる導電膜のステップカバレッジ（段差被覆性）が十分にとれない場合に、ビアホール１６の底部近傍に形成された第２配線層１５の膜厚が薄くなったり、ビアホール１６の底部近傍に第２配線層１５が形成されない部分が生じたりして、安定な薄膜抵抗素子１９が得られないという問題がある。
【００８８】
それに対して、第１実施形態では、第１配線層１３を設けることにより、第２配線層１５となる導電膜のステップカバレッジが十分にとれない場合でも、各配線層１３，１５の接続によって安定な薄膜抵抗素子１９を容易に得ることができる。
【００８９】
（第２実施形態）
図５（Ａ）は、第２実施形態の半導体装置３０の平面図である。図５（Ｂ）は、半導体装置３０の概略縦断面図である。尚、図５（Ｂ）は、図５（Ａ）のＹ−Ｙ線断面図である。
半導体装置３０は、第１実施形態の半導体装置１０と同じく、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
【００９０】
第２実施形態の半導体装置３０において、第１実施形態の半導体装置１０と異なるのは、第１配線層１３の構成だけである。
すなわち、半導体装置３０において、長方形の薄膜である複数個（図示例では３個）の第１配線層１３は、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、第２配線層１５の長手方向と同一方向にそれぞれ平行に配置されている。
【００９１】
［第２実施形態の作用・効果］
第２実施形態によれば、第１実施形態の前記［１−３］〜［１−５］と同様の作用・効果に加えて、以下の作用・効果を得ることができる。
【００９２】
［２−１］第２実施形態の半導体装置３０では、ビアホール１６に対応した凹凸から成る段差により第２配線層１５の表面積が大きくなっているため、その表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の幅が第２配線層１５の幅Ｗよりも大きくなっている。
【００９３】
それに対して、従来技術では、第１配線層１３およびビアホール１６が設けられておらず、平坦な第２配線層１５だけで薄膜抵抗素子１９が形成されており、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の幅が第２配線層１５の幅Ｗと等しくなっている。
ここで、薄膜抵抗素子１９の許容電流値（電力容量値）は薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の幅に対応し、電流経路の幅が大きくなるほど許容電流値は大きくなる。
【００９４】
従って、第２実施形態によれば、平坦な第２配線層１５だけで薄膜抵抗素子１９を形成した従来技術に比べて、薄膜抵抗素子１９の許容電流値を同一にした場合、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積（占有面積）を小さくすることが可能であり、高集積化によるシリコン基板１１の小型化を図ることができる。
つまり、第２実施形態では、従来技術に比べて、薄膜抵抗素子１９の単位幅当たりにおける許容電流値を大きくすることが可能である。
【００９５】
［２−２］制御電流Ｉｏが大電流（例えば１Ａクラス）の場合にシャント抵抗Ｒの発熱による破損を防止するには、シャント抵抗Ｒとして用いる薄膜抵抗素子１９の許容電流値を十分に大きくしなければならないため、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の幅を大きくする必要がある。
【００９６】
従来技術では、平坦な第２配線層１５だけで薄膜抵抗素子１９が形成されており、制御電流Ｉｏの電流経路の幅は平坦な第２配線層１５の幅Ｗと等しくなっているため、薄膜抵抗素子１９の許容電流値を十分に大きくすると、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積が増大する。
それに対して、第２実施形態では、前記［２−１］により、薄膜抵抗素子１９の許容電流値を十分に大きくしても、薄膜抵抗素子１９のシリコン基板１１上におけるレイアウト面積を小さくできる。
【００９７】
（第３実施形態）
図６は、第３実施形態の半導体装置４０の平面図である。図７は、半導体装置４０の概略縦断面図である。尚、図７（Ａ）は、図６（Ａ）のＸａ−Ｘａ線断面図である。また、図７（Ｂ）は、図６（Ａ）のＸｂ−Ｘｂ線断面図である。
半導体装置４０は、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３ａ，１３ｂ、第２層間絶縁膜１４、第２配線層１５、ビアホール１６、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
【００９８】
第３実施形態の半導体装置４０において、第１実施形態の半導体装置１０と異なるのは、２組の第１配線層１３ａ，１３ｂが設けられている点だけである。
すなわち、長方形の薄膜である複数個（図示例では３個）の第１配線層１３ａは、第１実施形態の第１配線層１３と同様に、第１配線層１３ａの長さが第２配線層１５の幅Ｗ以下に形成されると共に、第２配線層１５の長手方向に対して直交する方向に配置されている。
【００９９】
また、長方形の薄膜である複数個（図示例では３個）の第１配線層１３ｂは、第２実施形態の第１配線層１３と同様に、第２配線層１５の長手方向と同一方向にそれぞれ平行に配置されている。
【０１００】
そして、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、前記所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）を半分に分けた第１接続配線１７側（図示左側）に第１配線層１３ａが配置されると共に、前記所定間隔Ｌを半分に分けた第２接続配線１８側（図示右側）に第１配線層１３ｂが配置されている。
【０１０１】
すなわち、第１配線層１３ａと第１配線層１３ｂは、薄膜抵抗素子１９の電流経路を２分割するように配置されている。
そして、第２配線層１５は、第１配線層１３ａに対応してその上方に形成された第１領域１５ａと、第１配線層１３ｂに対応してその上方に形成された第２領域１５ｂとに分割されている。
また、第１接続配線１７は第２配線層１５の第１領域１５ａに接続され、第２接続配線１８は第２配線層１５の第２領域１５ｂに接続されている。
【０１０２】
［第３実施形態の作用・効果］
第３実施形態によれば、第１実施形態の前記［１−２］〜［１−５］および第２実施形態の前記［２−２］と同様の作用・効果に加えて、以下の作用・効果を得ることができる。
【０１０３】
［３−１］第３実施形態の半導体装置４０によれば、第１実施形態の前記［１−１］と同様に、薄膜抵抗素子１９において第１配線層１３ａが配置されている部分（第１領域１５ａに相当する部分）では、その部分に流れる制御電流Ｉｏの電流経路の長さが、第２配線層１５の平面上の長さＬｐよりも大きくなっている。
そのため、薄膜抵抗素子１９において第１配線層１３ａが配置されている部分では、平坦な第２配線層１５だけで薄膜抵抗素子１９を形成した従来技術に比べて、薄膜抵抗素子１９の単位長さ当たりにおける抵抗値が大きくなっている。
【０１０４】
従って、第３実施形態によれば、従来技術に比べて、第１接続配線１７の接続箇所１７ａを移動させた場合における薄膜抵抗素子１９の抵抗値の変化量が大きくなる。
例えば、図６（Ｂ）に示すように、第１接続配線１７の接続箇所１７ａを接続配線１８の接続箇所１８ａ側（図示右側）に移動させた場合、その移動量が僅かでも薄膜抵抗素子１９の抵抗値が大幅に小さくなる。
よって、第１接続配線１７の接続箇所１７ａを適宜設定することにより、薄膜抵抗素子１９の抵抗値を容易に粗調整することができる。
【０１０５】
［３−２］第３実施形態の半導体装置４０によれば、第２実施形態の前記［２−１］と同様に、薄膜抵抗素子１９において第１配線層１３ｂが配置されている部分（第２領域１５ｂに相当する部分）では、その部分に流れる制御電流Ｉｏの電流経路の幅が第２配線層１５の幅Ｗよりも大きくなっている。
そのため、薄膜抵抗素子１９において第１配線層１３ｂが配置されている部分では、平坦な第２配線層１５だけで薄膜抵抗素子１９を形成した従来技術に比べて、薄膜抵抗素子１９の単位幅当たりにおける許容電流値が大きくなっており、言い換えれば、薄膜抵抗素子１９の単位長さ当たりにおける抵抗値が小さくなっている。
【０１０６】
従って、第３実施形態によれば、従来技術に比べて、第２接続配線１８の接続箇所１８ａを移動させた場合における薄膜抵抗素子１９の抵抗値の変化量が小さくなる。
例えば、図６（Ｂ）に示すように、第２接続配線１８の接続箇所１８ａを第１接続配線１７の接続箇所１７ａ側（図示左側）に移動させた場合、その移動量が大きくても薄膜抵抗素子１９の抵抗値はあまり小さくならない。
よって、第２接続配線１８の接続箇所１８ａを適宜設定することにより、薄膜抵抗素子１９の抵抗値を容易に微調整することができる。
【０１０７】
［３−３］第２配線層１５に凹凸から成る段差を形成して表面積を増大させた場合には、第２配線層１５の幅および長さを調整して薄膜抵抗素子１９の抵抗値を設定するのが難しくなる。
しかし、第３実施形態によれば、前記［３−１］［３−２］により、各接続配線１７，１８の接続箇所１７ａ，１８ａを適宜設定することにより、薄膜抵抗素子１９の抵抗値を粗調整または微調整して正確に設定することができる。
【０１０８】
（第４実施形態）
図８は、第４実施形態の半導体装置５０の平面図である。
半導体装置５０は、第１実施形態の半導体装置１０と同じく、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６（図示略）、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
尚、半導体装置５０の縦断面構造は、第１実施形態の半導体装置１０と同じである。
【０１０９】
第４実施形態の半導体装置５０において、第１実施形態の半導体装置１０と異なるのは、第１配線層１３の構成だけである。
すなわち、半導体装置５０において、矩形の薄膜である複数個（図示例では９個）の第１配線層１３は、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、第２配線層１５の長手方向および短手方向に複数個（図示例では３個）ずつ所定間隔を空けて均等に配置されている。
【０１１０】
従って、第４実施形態によれば、第１配線層１３の寸法形状，配置箇所，個数を適宜設定することにより、第１実施形態の前記作用・効果と第２実施形態の前記作用・効果との両方を合わせもつことができる。
尚、第４実施形態における第１配線層１３の寸法形状、配置箇所、個数については、前記作用・効果を確実に得られるように、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【０１１１】
（第５実施形態）
図９は、第５実施形態の半導体装置６０の平面図である。
半導体装置６０は、第１実施形態の半導体装置１０と同じく、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６（図示略）、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
尚、半導体装置６０の縦断面構造は、第１実施形態の半導体装置１０と同様である。
【０１１２】
第５実施形態の半導体装置６０において、第１実施形態の半導体装置１０と異なるのは、第１配線層１３の構成だけである。
すなわち、半導体装置６０において、平行四辺形の薄膜である複数個（図示例では５個）の第１配線層１３は、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、第２配線層１５の長手方向に対して所定角度を成してそれぞれ平行に配置されている。
【０１１３】
従って、第５実施形態によれば、第１配線層１３の寸法形状，配置箇所，個数を適宜設定することにより、第１実施形態の前記作用・効果と第２実施形態の前記作用・効果との両方を合わせもつことができる。
尚、第５実施形態における第１配線層１３の寸法形状、配置箇所、個数については、前記作用・効果を確実に得られるように、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【０１１４】
（第６実施形態）
図１０は、第６実施形態の半導体装置７０の平面図である。
半導体装置７０は、第１実施形態の半導体装置１０と同じく、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６（図示略）、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
尚、半導体装置７０の縦断面構造は、第４実施形態の半導体装置５０と同じである。
【０１１５】
第６実施形態の半導体装置７０において、第１実施形態の半導体装置１０と異なるのは、各配線層１３，１５の構成だけである。
すなわち、半導体装置７０において、第２配線層１５は略一定幅でＵ字状を成して折れ曲がっており、第２配線層１５には第１接続配線１７および第２接続配線１８が接続されている。また、半導体装置７０において、矩形の薄膜である複数個の第１配線層１３は、第２配線層１５における各接続配線１７，１８の接続箇所１７ａ，１８ａの間にて、第２配線層１５の長手方向および短手方向に複数個ずつ所定間隔を空けて均等に配置されている。
【０１１６】
従って、第６実施形態によれば、第４実施形態と同様の作用・効果を得ることができる。
加えて、第２配線層１５がＵ字状を成している第６実施形態の半導体装置７０では、第２配線層１５が直線状を成している第１実施形態の半導体装置１０に比べて、薄膜抵抗素子１９をコンパクトにまとめることが可能になり、シリコン基板１１上に形成された他の素子（電流制御用トランジスタＱ１、シャント抵抗Ｒ、電源パッドＰＤ、出力端子ＶＯ、カレントミラー回路ＣＭ１〜ＣＭ５など）の配置に係る設計の自由度を高めることができる。
尚、第６実施形態では、第２配線層１５を１回だけ折れ曲がったＵ字状に形成しているが、第２配線層１５を複数回折れ曲がったジグザグ状に形成してもよい。
【０１１７】
（第７実施形態）
図１１は、第７実施形態の半導体装置８０の平面図である。
半導体装置８０は、第１実施形態の半導体装置１０と同じく、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６（図示略）、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９から構成されている。
尚、半導体装置８０の縦断面構造は、第１実施形態の半導体装置１０と同じである。
【０１１８】
第７実施形態の半導体装置８０において、第１実施形態の半導体装置１０と異なるのは、第２接続配線１８の接続位置だけである。
すなわち、半導体装置８０において、第２配線層１５の短手方向の両側には、第２配線層１５の長手方向に所定間隔Ｌを空けて各接続配線１７，１８がそれぞれ接続されている。
従って、第７実施形態によれば、第１実施形態と同様の作用・効果を得ることができる。
【０１１９】
（第８実施形態）
図１２（Ａ）は、第８実施形態の半導体装置９０の平面図である。
半導体装置９０は、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６（図示略）、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９ａ，１９ｂ、第３接続配線９１から構成されている。
【０１２０】
第８実施形態の半導体装置９０において、第１実施形態の半導体装置１０と異なるのは、第３接続配線９１が設けられている点だけである。
すなわち、半導体装置９０において、第２配線層１５の短手方向の片側には、第２配線層１５の長手方向に各接続配線１７，９１，１８が接続され、各接続配線１７，９１は所定間隔Ｌｃを空けて配置され、各接続配線９１，１８は所定間隔Ｌｄを空けて配置されている。
【０１２１】
そして、第２配線層１５における各接続配線１７，９１の接続箇所１７ａ，９１ａ間の部分と第１配線層１３とによって薄膜抵抗素子１９ａが形成されている。
つまり、第２配線層１５の幅Ｗが薄膜抵抗素子１９ａの幅になると共に、前記所定間隔Ｌｃ（各接続配線１７，９１の接続箇所１７ａ，９１ａの間隔）が薄膜抵抗素子１９ａの長さになる。
【０１２２】
また、第２配線層１５における各接続配線９１，１８の接続箇所９１ａ，１８ａ間の部分と第１配線層１３とによって薄膜抵抗素子１９ｂが形成されている。
つまり、第２配線層１５の幅Ｗが薄膜抵抗素子１９ｂの幅になると共に、前記所定間隔Ｌｄ（各接続配線９１，１８の接続箇所９１ａ，１８ａの間隔）が薄膜抵抗素子１９ｂの長さになる。
【０１２３】
すなわち、各接続配線１７，９１，１８は、薄膜抵抗素子１９における電流経路の長さ方向に沿って所定間隔Ｌｃ，Ｌｄを空けて配置されている。
そして、薄膜抵抗素子１９は、直列接続された各薄膜抵抗素子１９ａ，１９ｂによって形成されている。
【０１２４】
図１２（Ｂ）は、各薄膜抵抗素子１９ａ，１９ｂの等価回路図である。
各薄膜抵抗素子１９ａ，１９ｂ間のノードから第３接続配線９１が引き出されると共に、各薄膜抵抗素子１９ａ，１９ｂの両端から各接続配線１７，１８がそれぞれ引き出されている。
【０１２５】
そのため、各薄膜抵抗素子１９ａ，１９ｂの両端間電圧を各薄膜抵抗素子１９ａ，１９ｂの抵抗値で分圧した電圧を、各接続配線１７，９１，１８に接続された端子Ｔａ，Ｔｂ，Ｔｃから取り出すことができる。
つまり、第８実施形態の半導体装置９０は、各薄膜抵抗素子１９ａ，１９ｂを用いた抵抗分圧器を構成する。
【０１２６】
従って、第８実施形態によれば、第１実施形態と同様の作用・効果に加えて、各薄膜抵抗素子１９ａ，１９ｂを用いた抵抗分圧器を得ることができる。
ここで、第３接続配線９１の接続箇所９１ａを、各接続配線１７，１８の接続箇所１７ａ，１８ａの間で適宜設定すれば、各薄膜抵抗素子１９ａ，１９ｂの抵抗値の比を調整することが可能になり、端子Ｔｂから所望の分圧電圧を取り出すことができる。
この端子Ｔｂから取り出された所望の電圧は、例えば、コンパレータに使用する基準電圧などに利用できる。
【０１２７】
図１３は、第８実施形態の変更例である半導体装置１００の平面図である。
半導体装置１００において、図１２に示す半導体装置９０と異なるのは、第３接続配線９１の接続位置だけである。
すなわち、半導体装置１００において、第２配線層１５の短手方向の一方の側には各接続配線１７，１８が接続され、第２配線層１５の短手方向の他方の側には第３接続配線９１が接続されている。
このように、第２配線層１５において、第３接続配線９１を各接続配線１７，１８の反対側に接続した場合でも、各接続配線１７，９１，１８を同じ側に接続した場合と同じ作用・効果が得られる。
【０１２８】
（第９実施形態）
図１４は、第９実施形態の半導体装置１１０の概略縦断面図である。
尚、半導体装置１１０の平面図は、図１（Ａ）に示す第２配線層１５を第３配線層１１２に置き換えたものである。つまり、図１４は、図１（Ａ）のＸ−Ｘ線断面図とみなせる。
【０１２９】
半導体装置１１０は、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９、第３層間絶縁膜１１１、第３配線層１１２、ビアホール１１３から構成されている。
【０１３０】
第９実施形態の半導体装置１１０において、第１実施形態の半導体装置１０と異なるのは、第２配線層１５およびビアホール１６が省かれている点と、第３層間絶縁膜１１１、第３配線層１１２、ビアホール１１３が設けられている点である。
【０１３１】
第２層間絶縁膜１４上には第３層間絶縁膜１１１が形成されている。第３層間絶縁膜１１１上には第３配線層１１２が形成されている。
尚、第３層間絶縁膜１１１および第３配線層１１２のそれぞれの膜厚は均一である。また、第３層間絶縁膜１１１の形成材料としては、各層間絶縁膜１２，１４と同様に、どのような絶縁材料を用いてもよい。そして、第３配線層１１２は、第１配線層１３と同じくアルミニウム合金膜によって形成されている。
【０１３２】
各配線層１３，１１２は、各層間絶縁膜１４，１１１に形成されたビアホール１１３を介して接続されている。つまり、第１配線層１３の上方の各層間絶縁膜１４，１１１にはビアホール１１３が形成され、そのビアホール１１３の内部には第３配線層１１２が充填され、ビアホール１１３の底面から露出した第１配線層１３の上面と第３配線層１１２の下面とが接続されている。
【０１３３】
ビアホール１１３は、第３配線層１１２側（シリコン基板１１の上側）から第１配線層１３側（シリコン基板１１の下側）に向かって横断面積が徐々に減少するテーパー状に形成されている。
そして、第１配線層の上面全体がビアホール１１３の底面から露出し、第１配線層の上面全体が第３配線層１１２と接続されている。
【０１３４】
第３配線層１１２は一定の幅Ｗで直線状を成しており、第３配線層１１２の一端部（図示左端部）は電源パッド（図示略）に接続され、第３配線層１１２の他端部（図示右端部）は電流制御用トランジスタのドレイン（図示略）に接続されている。
【０１３５】
第３配線層１１２には、その長手方向に所定間隔を空けて第１接続配線１７および第２接続配線１８が接続されている。
第１配線層１３は長方形の薄膜であり、第１配線層１３の長さは第３配線層１１２の幅以下に形成されている。また、第１配線層１３は、第３配線層１１２における各接続配線１７，１８の接続箇所の間にて、第３配線層１１２の長手方向に対して直交する方向に配置されている。
【０１３６】
そのため、第３配線層１１２の膜厚を十分に薄く形成すれば（つまり、第３配線層１１２によってビアホール１１３を完全に充填しなければ）、第３配線層１１２の表面において、ビアホール１１３の上方部分は畝合い状に窪み、ビアホール１１３の間における上方部分は畝状に盛り上がる。
すなわち、第３配線層１１２と複数個の第１配線層１３とをビアホール１１３を介して接続することにより、第３配線層１１２の表面にはビアホール１１３に対応した凹凸から成る段差が生じている。
そして、第３配線層１１２における各接続配線１７，１８の接続箇所間の部分と第１配線層１３とによって薄膜抵抗素子１９が形成されている。
【０１３７】
第９実施形態の半導体装置１１０を製造するには、第１実施形態の半導体装置１０の製造方法と同様に、シリコン基板１１上に第１層間絶縁膜１２，第１配線層１３，第２層間絶縁膜１４を順次形成する（図２（Ｃ）参照）。
次に、第２層間絶縁膜１４上に第３層間絶縁膜１１１を形成し、続いて、フォトレジスト法および異方性エッチング法を用い、第１配線層１３の上方の各層間絶縁膜１４，１１１を除去してビアホール１１３を形成する。
【０１３８】
そして、デバイス表面（第３層間絶縁膜１１１の表面、ビアホール１１３の内部、ビアホール１１３の底面から露出した第１配線層１３の上面）を覆うように第３配線層１１２となる導電膜を形成し、フォトレジスト法および異方性エッチング法を用いて当該導電膜から不要部分を除去することにより、当該導電膜から第３配線層１１２および各接続配線１７，１８を同時に形成する。その結果、図１４に示す半導体装置１１０が完成する。
【０１３９】
このように、第９実施形態の半導体装置１１０は、第１実施形態の半導体装置１０における第２配線層１５を第３配線層１１２に置き換えると共に、ビアホール１６をビアホール１１３に置き換えたものである。
ここで、ビアホール１１３はビアホール１６に比べて深いため、ビアホール１１３に対応した凹凸から成る段差が形成された第３配線層１１２の表面積は、ビアホール１６に対応した凹凸から成る段差が形成された第１実施形態における第２配線層１５の表面積よりも更に大きくなっている。
従って、第９実施形態によれば、第１実施形態と同様の作用・効果が得られるだけでなく、その作用・効果を更に高めることができる。
【０１４０】
（第１０実施形態）
図１５は、第１０実施形態の半導体装置１２０の概略縦断面図である。
尚、半導体装置１２０の平面図は、図１（Ａ）に示す第２配線層１５を第３配線層１１２に置き換えたものである。つまり、図１５は、図１（Ａ）のＸ−Ｘ線断面図とみなせる。
【０１４１】
半導体装置１２０は、シリコン基板１１、第１層間絶縁膜１２、第１配線層１３、第２層間絶縁膜１４、第２配線層１５、ビアホール１６、第１接続配線１７、第２接続配線１８、薄膜抵抗素子１９、第３層間絶縁膜１１１、第３配線層１１２、ビアホール１１３から構成されている。
第１０実施形態の半導体装置１２０において、第９実施形態の半導体装置１１０と異なるのは、第２配線層１５およびビアホール１６が設けられている点である。
【０１４２】
第２層間絶縁膜１４上には第２配線層１５が形成されている。各配線層１３，１５は、第２層間絶縁膜１４に形成されたビアホール１６を介して接続されている。
第２配線層１５は第１配線層１３毎に切り離されている。この切断された各第２配線層１５は、第１配線層１３と同様に、第３配線層１１２における各接続配線１７，１８の接続箇所の間にて、第３配線層１１２の長手方向に対して直交する方向に配置されている。
【０１４３】
そして、各配線層１５，１１２は、第３層間絶縁膜１１１に形成されたビアホール１１３を介して接続されている。
そして、第３配線層１１２における各接続配線１７，１８の接続箇所間の部分と各配線層１３，１５とによって薄膜抵抗素子１９が形成されている。
【０１４４】
第１０実施形態の半導体装置１２０を製造するには、第１実施形態の半導体装置１０の製造方法と同様に、シリコン基板１１上に第１層間絶縁膜１２，第１配線層１３，第２層間絶縁膜１４，第２配線層１５を順次形成する。
【０１４５】
そして、フォトレジスト法および異方性エッチング法を用い、第２配線層１５を第１配線層１３毎に切断する。
次に、デバイス表面（第２層間絶縁膜１４の表面、第２配線層１５の上面および側面）を覆うように第３層間絶縁膜１１１を形成し、続いて、フォトレジスト法および異方性エッチング法を用い、第２配線層１５の上方の第３層間絶縁膜１１１１を除去してビアホール１１３を形成する。
【０１４６】
そして、デバイス表面（第３層間絶縁膜１１１の表面、ビアホール１１３の内部、ビアホール１１３の底面から露出した第２配線層１５の上面）を覆うように第３配線層１１２となる導電膜を形成し、フォトレジスト法および異方性エッチング法を用いて当該導電膜から不要部分を除去することにより、当該導電膜から第３配線層１１２および各接続配線１７，１８を同時に形成する。その結果、図１５に示す半導体装置１２０が完成する。
【０１４７】
このように、第１０実施形態の半導体装置１２０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続されると共に、第２配線層１５と第３配線層１１２とがビアホール１１３を介して接続され、各ビアホール１６，１１３に対応した凹凸から成る段差が第３配線層１１２の表面に生じている。
【０１４８】
そのため、第３配線層１１２の表面積は、ビアホール１６に対応した凹凸から成る段差だけが形成された第１実施形態における第２配線層１５の表面積よりも更に大きくなっている。
従って、第１０実施形態によれば、第１実施形態と同様の作用・効果が得られるだけでなく、その作用・効果を更に高めることができる。
【０１４９】
ところで、第１０実施形態の半導体装置１２０では、第１配線層１３と第３配線層１１２とを第２配線層１５を介して接続している。
それに対して、第９実施形態の半導体装置１１０では、第１配線層１３と第３配線層１１２とを直接接続している。
【０１５０】
第９実施形態では、各層間絶縁膜１４，１１１の両方を刳り抜いて第１配線層１３の上面を露出させる深いビアホール１１３を形成し、そのビアホール１１３内に第３配線層１１２となる導電膜を充填している。
そのため、第３配線層１１２となる導電膜のステップカバレッジが十分にとれない場合には、ビアホール１１３の底部近傍に形成された第３配線層１１２の膜厚が薄くなったり、ビアホール１１３の底部近傍に第３配線層１１２が形成されない部分が生じたりして、各配線層１３，１１２の良好なコンタクトが得られなくなるおそれがある。
【０１５１】
それに対して、第１０実施形態では、第３層間絶縁膜だけを刳り抜いて第２配線層１５の上面を露出させる浅いビアホール１１３を形成し、そのビアホール１１３内に第３配線層１１２となる導電膜を充填している。
そのため、第１０実施形態によれば、第３配線層１１２となる導電膜のステップカバレッジが十分にとれない場合でも、第９実施形態に比べて、各配線層１３，１１２の良好なコンタクトを容易に得ることができる。
その反面、第１０実施形態では第２配線層１５およびビアホール１６を形成する工程が必要になるため、第９実施形態に比べて製造コストが増大することになる。
【０１５２】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【０１５３】
（１）第１０実施形態において、第１配線層１３を省き、第２配線層１５と第３配線層１１２だけから薄膜抵抗素子１９を形成してもよく、その場合は第１実施形態と同様の作用・効果が得られる。
【０１５４】
（２）各配線層１３，１５，１１２の形成材料としては、例えば、多結晶シリコン、各種金属、シリサイドなど、どのような導電材料を用いてもよい。また、各配線層１３，１５，１１２の形成材料を同じにする必要はなく、各配線層１３，１５，１１２にそれぞれ異なる形成材料を用いてもよい。
【０１５５】
（３）上記各実施形態を適宜組み合わせて実施してもよく、その場合は組み合わせの相乗作用により上記各実施形態の効果を更に高めることができる。
【０１５６】
（４）上記各実施形態はシリコン基板１１上に作成したデバイスに適用したものであるが、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）やＳＯＩ（Silicon On Insulator）基板の上に作成したデバイスに適用してもよい。
【図面の簡単な説明】
【０１５７】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態の半導体装置１０の平面図。図１（Ｂ）は半導体装置１０の概略縦断面図。尚、図１（Ｂ）は、図１（Ａ）のＸ−Ｘ線断面図。
【図２】半導体装置１０の製造方法を説明するための概略縦断面図。
【図３】薄膜抵抗素子１９をシャント抵抗Ｒとして用いる電流制限（リミッタ）回路ＣＬを示す回路図。
【図４】図４（Ａ）は、第１実施形態の変更例である半導体装置２０の平面図。図４（Ｂ）は半導体装置２０の概略縦断面図。尚、図４（Ｂ）は、図４（Ａ）のＸ−Ｘ線断面図。
【図５】図５（Ａ）は、本発明を具体化した第２実施形態の半導体装置３０の平面図。図５（Ｂ）は半導体装置３０の概略縦断面図。尚、図５（Ｂ）は、図５（Ａ）のＹ−Ｙ線断面図。
【図６】本発明を具体化した第３実施形態の半導体装置４０の平面図。
【図７】半導体装置４０の概略縦断面図。尚、図７（Ａ）は、図６（Ａ）のＸａ−Ｘａ線断面図。また、図７（Ｂ）は、図６（Ａ）のＸｂ−Ｘｂ線断面図。
【図８】本発明を具体化した第４実施形態の半導体装置５０の平面図。
【図９】本発明を具体化した第５実施形態の半導体装置６０の平面図。
【図１０】本発明を具体化した第６実施形態の半導体装置７０の平面図。
【図１１】本発明を具体化した第７実施形態の半導体装置８０の平面図。
【図１２】図１２（Ａ）は、本発明を具体化した第８実施形態の半導体装置９０の平面図。図１２（Ｂ）は各薄膜抵抗素子１９ａ，１９ｂの等価回路図。
【図１３】第８実施形態の変更例である半導体装置１００の平面図。
【図１４】本発明を具体化した第９実施形態の半導体装置１１０の概略縦断面図。
【図１５】本発明を具体化した第１０実施形態の半導体装置１２０の概略縦断面図。
【符号の説明】
【０１５８】
１０、２０，３０，４０，５０，６０，７０，８０，９０，１００，１１０，１２０…半導体装置
１１…シリコン基板
１２…第１層間絶縁膜
１３…第１配線層（下層配線）
１３ａ…第１配線層（第１組の配線層）
１３ｂ…第２配線層（第２組の配線層）
１４…第２層間絶縁膜
１５…第２配線層（上層配線）
１５ａ…第１領域
１５ｂ…第２領域
１６，１１３…ビアホール
１７…第１接続配線
１８…第２接続配線
１９，１９ａ，１９ｂ…薄膜抵抗素子
９１…第３接続配線
１１１…第３層間絶縁膜
１１２…第３配線層（上層配線）
Ｉｏ…制御電流
【図１】
2006339586.tif 000003
【図２】
2006339586.tif 000004
【図３】
2006339586.tif 000005
【図４】
2006339586.tif 000006
【図５】
2006339586.tif 000007
【図６】
2006339586.tif 000008
【図７】
2006339586.tif 000009
【図８】
2006339586.tif 000010
【図９】
2006339586.tif 000011
【図１０】
2006339586.tif 000012
【図１１】
2006339586.tif 000013
【図１２】
2006339586.tif 000014
【図１３】
2006339586.tif 000015
【図１４】
2006339586.tif 000016
【図１５】
2006339586.tif 000017