(57)【要約】【課題】信頼性の高いＭＩＭキャパシタを有する半導体装置の製造方法を提供する。【解決手段】半導体基板（図示せず）上の第１の絶縁膜１０１上に、上部電極１１１ａ、容量絶縁膜１０５ａ、下部電極１０４ａからなるＭＩＭキャパシタ１１３と、ＭＩＭキャパシタ１１３の上部電極１１１ａと電気的に接続するＭＩＭキャパシタ引出し配線１１４の上部配線１１１ｂとを一体化形成する。このとき、ＭＩＭキャパシタ形成領域ＭＩＭ１における第４の絶縁膜１０６をドライエッチングにより容量絶縁膜１０５ａが露出しない深さまで除去した後に、ウェットエッチングにより除去する。これにより容量絶縁膜１０５ａ上にフォトレジストが堆積されないため、アッシングに用いる酸素プラズマが照射されることがなく、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染によるＭＩＭキャパシタの動作不良、歩留り低下、デバイスの信頼性低下を防止することができる。【選択図】図１
2006086155.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の金属膜からなる下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された第２の金属膜からなる上部電極とにより形成されたＭＩＭキャパシタを有する半導体装置において、
前記第１の絶縁膜上に形成された前記第１の金属膜からなる下部配線と、
前記下部配線の上に形成された前記第２の金属膜からなる上部配線を有し、
前記上部配線と前記上部電極とは一体化形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成された下部電極溝及び配線溝とを備え、
前記下部電極は前記下部電極溝内に埋め込まれており、
前記下部配線は前記配線溝内に埋め込まれていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記下部電極は、上面及び側面が前記容量絶縁膜で覆われていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記下部電極及び前記下部配線上に形成された前記容量絶縁膜となる第３の絶縁膜と、
前記第３の絶縁膜上に形成された第４の絶縁膜と、
前記下部電極上の前記第４の絶縁膜に形成された開口部と、
前記下部配線上の前記第３の絶縁膜及び前記第４の絶縁膜を貫通して設けられたコンタクトホールとを備え、
前記上部電極は、前記開口部内に露出する前記第３の絶縁膜からなる前記容量絶縁膜上に形成されており、
前記上部配線は、前記下部配線に接続するように前記コンタクトホール内に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記開口部と前記コンタクトホールは、前記第４の絶縁膜で分離されており、
前記上部電極と前記上部配線は、前記第４の絶縁膜上で接続されていることを特徴とする半導体装置。
【請求項６】
半導体基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜上に第１の金属膜からなる下部電極及び下部配線を形成する工程（ｂ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜上に第２の金属膜からなる上部電極を形成する共に、前記下部配線上に前記第２の金属膜からなる上部配線を形成する工程（ｄ）とを備え、
前記上部配線と前記上部電極とは一体化形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に下部電極溝及び配線溝を形成する工程とを備え、
前記工程（ｂ）では、前記下部電極溝内に前記下部電極を形成すると共に、前記配線溝内に前記下部配線を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第１の絶縁膜上に第１の金属膜を形成した後、前記第１の金属膜をパターニングして前記下部電極及び前記下部配線を形成し、
前記工程（ｃ）では、前記下部電極の上面及び側面を覆うように前記容量絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）では、
前記下部電極及び前記下部配線上に前記容量絶縁膜となる第３の絶縁膜を形成し、
前記工程（ｃ）の後で前記工程（ｄ）の前に、
前記第３の絶縁膜上に第４の絶縁膜を形成する工程（ｅ）と、
前記下部電極上方の前記第４の絶縁膜を前記第３の絶縁膜が露出しない深さまでドライエッチングして、開口部を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記下部配線上の前記第３の絶縁膜及び前記第４の絶縁膜を貫通するコンタクトホールを形成する工程（ｇ）と、
前記工程（ｇ）の後に、前記開口部内に残存する前記第４の絶縁膜をウェットエッチングする工程（ｈ）とを備え、
前記工程（ｄ）では、基板上に前記第２の金属膜を形成した後、前記第２の金属膜をパターニングして前記上部電極と前記上部配線を一体化形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ） キャパシタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、アナログデバイスとＣＭＯＳロジックデバイスのワンチップ化の検討が進められている。その中で、ＣＭＯＳロジックデバイスは年々微細化が進み、ＭＯＳトランジスタのゲート長０．１μｍ以下において、配線抵抗を低減するために、配線材料として低比抵抗材料である銅（Ｃｕ）を用いることが検討され、また配線の製造方法としては、ダマシンプロセンスが検討されている。一方、微細化の進展に伴い、トランジスタの集積度はますます向上し、ＣＭＯＳロジックデバイスの配線総数は増大する傾向にある。このように、半導体デバイスの微細化及び配線の多層化に伴い、デバイスの高集積化を妨げることなくアナログデバイス中のキャパシタをいかに高容量に形成するかということが問題となってきている。
【０００３】
アナログデバイス中のキャパシタを高容量に形成するものとして、ダマシンプロセスにより形成されたＭＩＭキャパシタを備えた半導体装置がある。ＭＩＭキャパシタは、金属下部電極と金属上部電極とが容量絶縁膜を挟んで対向したものであり、セルプレートにポリシリコンを用いる従来のキャパシタに比べて下部電極と容量絶縁膜と上部電極とを薄膜技術により薄く形成することができるため、高集積化を妨げることなくキャパシタを高容量にすることを可能とするものである（例えば、特許文献１参照。）。
【０００４】
以下、従来のＭＩＭキャパシタを備えた半導体装置の製造方法について図面を用いて説明する。
【０００５】
図７（ａ）〜（ｅ）は、従来のＭＩＭキャパシタを備えた半導体装置の製造工程を示す断面図である。図中において、左はＭＩＭキャパシタ形成領域ＭＩＭを示し、右は配線形成領域Ｒｌｏｇｉｃを示している。
【０００６】
まず、図７（ａ）に示すように、トランジスタ等の半導体素子を形成した半導体基板（図示せず）上に第１の絶縁膜１を形成した後、第１の絶縁膜１上に、ＣＶＤ法もしくはスパッタ法により、第１の金属膜２を堆積する。
【０００７】
次に、図７（ｂ）に示すように、ＣＶＤ法により、第１の金属膜２上に第２の絶縁膜３を堆積する。
【０００８】
次に、図７（ｃ）に示すように、フォトリソグラフィ法により、第２の絶縁膜３上に、ＭＩＭキャパシタ形成領域ＭＩＭを覆い配線形成領域Ｒｌｏｇｉｃに開口を有するレジストマスク４を形成する。その後、ドライエッチング法により、このレジストマスク４を用いて第２の絶縁膜３をパターニングする。その後、酸化プラズマを用いたアッシングにより、レジストマスク４を除去する。
【０００９】
次に、図７（ｄ）に示すように、ＣＶＤ法もしくはスパッタ法により、半導体基板上の全面を覆うように第２の金属膜５を堆積する。
【００１０】
次に、図７（ｅ）に示すように、フォトリソグラフィ法及びドライエッチング法により、第２の金属膜５、第２の絶縁膜３及び第１の金属膜２をパターニングして上部電極５ａ、容量絶縁膜３ａ及び下部電極２ａからなるＭＩＭキャパシタ６と上部配線５ｂ及び下部配線２ｂからなる配線７を形成する。
【特許文献１】特開２００２−２１７３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のＭＩＭキャパシタを備えた半導体装置の製造方法では以下のような問題が発生する。
【００１２】
従来のＭＩＭキャパシタを備えた半導体装置の製造方法では、図７（ｃ）に示すように、ドライエッチング法により、ＭＩＭキャパシタの容量絶縁膜３ａとなる第２の絶縁膜３をパターニングしているものであり、第２の絶縁膜３の上にレジストマスク４が覆われている。そのため、パターニング後のアッシングにおいて、レジストマスク４が気化すると共に容量絶縁膜３ａの上面及び側面にも酸素プラズマが照射されることになる。ここで、容量絶縁膜は、例えば、シリコン酸化膜（ＳｉＯ2）により形成されているものであり、酸素プラズマが照射された場合には、容量絶縁膜の上面及び側面のＳｉＯ2の共有結合が破壊されて物理的にエッチングされることになる。これにより、容量絶縁膜の上面及び側面に凹凸ができて容量絶縁膜表面の平坦性が低下し、容量絶縁膜の耐圧が低下するため、絶縁破壊が引き起こされることになる。また、酸素プラズマの照射により容量絶縁膜の上面及び側面にダングリングボンドが生じた場合には、電子が不安定で化学的に活性な状態となり、容量絶縁膜の上面及び側面が不純物等で汚染されることになる。これにより、ＭＩＭキャパシタの動作不良が生じ、歩留り低下が発生したり、デバイスの信頼性が低下したりすることになる。
【００１３】
さらに、従来のＭＩＭキャパシタを備えた半導体装置では、ＭＩＭキャパシタが電気的に他の素子から独立しており、上部電極を引き出すための配線が形成されていない。そのため、上部電極を引き出すための新たなコンタクトホールや配線層が必要となり、ＭＩＭキャパシタを有する半導体装置の微細化を妨げるものとなっている。また、上部電極を引き出すための新たなコンタクトホールや配線層を形成することにより、工程数が多くなっている。
【００１４】
本発明の目的は、信頼性の高いＭＩＭキャパシタを有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明における半導体装置は、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１の金属膜からなる下部電極と、下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の金属膜からなる上部電極とにより形成されたＭＩＭキャパシタを有する半導体装置において、第１の絶縁膜上に形成された第１の金属膜からなる下部配線と、下部配線の上に形成された第２の金属膜からなる上部配線を有し、上部配線と上部電極とは一体化形成されていることを特徴としている。
【００１６】
本発明に係る半導体装置によれば、上層にＭＩＭキャパシタの上部電極を引き出すための新たなコンタクトホールや配線層が形成されている半導体装置と比べてＭＩＭキャパシタを有する半導体装置を微細にすることができる。
【００１７】
また、本発明における半導体装置は、第１の絶縁膜上に形成された第２の絶縁膜と、
第２の絶縁膜に形成された下部電極溝及び配線溝とを備え、下部電極は下部電極溝内に埋め込まれており、下部配線は配線溝内に埋め込まれていることを特徴としている。
【００１８】
また、本発明における半導体装置は、下部電極の上面及び側面が容量絶縁膜で覆われていることを特徴としている。
【００１９】
また、本発明における半導体装置は、下部電極及び下部配線上に形成された容量絶縁膜となる第３の絶縁膜と、第３の絶縁膜上に形成された第４の絶縁膜と、下部電極上の第４の絶縁膜に形成された開口部と、下部配線上の第３の絶縁膜及び第４の絶縁膜を貫通して設けられたコンタクトホールとを備え、上部電極は、開口部内に露出する第３の絶縁膜からなる容量絶縁膜上に形成されており、上部配線は、下部配線に接続するようにコンタクトホール内に形成されていることを特徴としている。
【００２０】
また、本発明における半導体装置は、開口部とコンタクトホールは、第４の絶縁膜で分離されており、上部電極と上部配線は、第４の絶縁膜上で接続されていることを特徴としている。
【００２１】
また、本発明における半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜上に第１の金属膜からなる下部電極及び下部配線を形成する工程（ｂ）と、下部電極上に容量絶縁膜を形成する工程（ｃ）と、容量絶縁膜上に第２の金属膜からなる上部電極を形成する共に、下部配線上に第２の金属膜からなる上部配線を形成する工程（ｄ）とを備え、上部配線と上部電極とは一体化形成されていることを特徴としている。
【００２２】
本発明に係る半導体装置の製造方法によれば、ＭＩＭキャパシタの容量絶縁膜の上面及び側面に酸素プラズマが照射されることはなく、ＭＩＭキャパシタの容量絶縁膜の平坦性が保たれるため、耐圧が低下することによる絶縁破壊を防ぐことができる。
【００２３】
また、本発明に係る半導体装置の製造方法によれば、ＭＩＭキャパシタの形成と同時にＭＩＭキャパシタを引出すための配線を形成することができるため、ＭＩＭキャパシタを有する半導体装置の工程数を削減することができる。
【００２４】
また、本発明における半導体装置の製造方法は、請求項６記載の半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、第１の絶縁膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜に下部電極溝及び配線溝を形成する工程とを備え、工程（ｂ）では、下部電極溝内に下部電極を形成すると共に、配線溝内に下部配線を形成することを特徴としている。
【００２５】
また、本発明における半導体装置の製造方法は、工程（ｂ）では、第１の絶縁膜上に第１の金属膜を形成した後、第１の金属膜をパターニングして下部電極及び下部配線を形成し、工程（ｃ）では、下部電極の上面及び側面を覆うように容量絶縁膜を形成することを特徴としている。
【００２６】
また、本発明における半導体装置の製造方法は、工程（ｃ）では、下部電極及び下部配線上に容量絶縁膜となる第３の絶縁膜を形成し、工程（ｃ）の後で工程（ｄ）の前に、第３の絶縁膜上に第４の絶縁膜を形成する工程（ｅ）と、下部電極上方の第４の絶縁膜を第３の絶縁膜が露出しない深さまでドライエッチングして、開口部を形成する工程（ｆ）と、工程（ｆ）の後に、下部配線上の第３の絶縁膜及び第４の絶縁膜を貫通するコンタクトホールを形成する工程（ｇ）と、工程（ｇ）の後に、開口部内に残存する第４の絶縁膜をウェットエッチングする工程（ｈ）とを備え、工程（ｄ）では、基板上に第２の金属膜を形成した後、第２の金属膜をパターニングして上部電極と上部配線を一体化形成することを特徴としている。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、容量絶縁膜の表面及び側面に酸素プラズマが照射されないため、容量絶縁膜の平坦性が確保され、耐圧の低下を防止することができる。また、酸素プラズマの照射に起因する容量絶縁膜の汚染を防止することができる。さらに、ＭＩＭキャパシタを有する半導体装置の微細化を図ることができ、製造工程数を削減することができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
図１は、本実施形態におけるＭＩＭキャパシタを備えた半導体装置を示す断面図である。図中において、左はＭＩＭキャパシタ形成領域ＭＩＭ１を示し、真ん中はＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を示し、右は配線形成領域Ｒｌｏｇｉｃを示している。
【００２９】
ＭＩＭキャパシタ形成領域ＭＩＭ１には、半導体基板（図示せず）上に形成された第１の絶縁膜１０１と、第１の絶縁膜１０１上に形成された第２の絶縁膜１０２と、第２の絶縁膜１０２に設けられた下部電極溝内に埋め込まれた第１の金属膜１０４からなる下部電極１０４ａと、下部電極１０４ａを含む第２の絶縁膜１０２上に形成された第３の絶縁膜１０５からなる容量絶縁膜１０５ａと、第３の絶縁膜１０５上に形成された第４の絶縁膜１０６と、下部電極１０４ａの上方の第４の絶縁膜１０６に設けられた開口部内の容量絶縁膜１０５ａ上に形成された第２の金属膜１１１からなる上部電極１１１ａとを有しており、上部電極１１１ａと、容量絶縁膜１０５ａと、下部電極１０４ａによりＭＩＭキャパシタ１１３が形成されている。
【００３０】
ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２には、半導体基板（図示せず）上に形成された第１の絶縁膜１０１と、第１の絶縁膜１０１上に形成された第２の絶縁膜１０２と、第２の絶縁膜１０２に設けられた下部配線溝内に埋め込まれた第１の金属膜１０４からなる下部配線１０４ｂと、下部配線１０４ｂを含む第２の絶縁膜１０２上に形成された第３の絶縁膜１０５と、第３の絶縁膜１０５上に形成された第４の絶縁膜１０６と、下部配線１０４ｂの上方の第４の絶縁膜１０６及び第３の絶縁膜１０５に設けられたコンタクトホール内に埋め込まれた第２の金属膜１１１からなる上部配線１１１ｂとを有しており、上部配線１１１ｂと、下部配線１０４ｂによりＭＩＭキャパシタ引出し配線１１４が形成されている。ここで、上部配線１１１ｂは、ＭＩＭキャパシタ１１３の上部電極１１１ａと一体化形成されており、電気的に接続している。
【００３１】
配線形成領域Ｒｌｏｇｉｃには、半導体基板（図示せず）上に形成された第１の絶縁膜１０１と、第１の絶縁膜１０１上に形成された第２の絶縁膜１０２と、第２の絶縁膜１０２に設けられた配線溝内に埋め込まれた第１の金属膜１０４からなる配線１０４ｃと、第２の絶縁膜１０２及び配線１０４ｃ上に形成された第３の絶縁膜１０５と、第３の絶縁膜１０５上に形成された第４の絶縁膜１０６とを有している。
【００３２】
この第１の実施形態では、上部配線１１１ｂがＭＩＭキャパシタ１１３の上部電極１１１ａと一体化形成されており、電気的に接続された下部配線１０４ｂを介して上部電極１１１ａを引き出すことを特徴としている。これにより、上層にＭＩＭキャパシタの上部電極を引き出すための新たなコンタクトホールや配線層が形成されている場合と比べてＭＩＭキャパシタを有する半導体装置を微細にすることができる。
【００３３】
（第１の実施形態に係る半導体装置の製造方法）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｅ）及び図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左はＭＩＭキャパシタ形成領域ＭＩＭ１を示し、真ん中はＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を示し、右は配線形成領域Ｒｌｏｇｉｃを示している。
【００３４】
まず、図２（ａ）に示すように、トランジスタ等の半導体素子を形成した半導体基板（図示せず）上に第１の絶縁膜１０１を形成した後、第１の絶縁膜１０１上に、ＣＶＤ法により、例えば、厚さ３００ｎｍのフッ素添加シリコン酸化膜（ＦＳＧ膜）からなる第２の絶縁膜１０２を堆積する。続いて、フォトリソグラフィ法及びドライエッチング法を用いて、第２の絶縁膜１０２のＭＩＭキャパシタ形成領域ＭＩＭ１に下部電極溝１０３ａ、ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２に配線溝１０３ｂ、配線形成領域Ｒｌｏｇｉｃに配線溝１０３ｃを形成する。
【００３５】
次に、図２（ｂ）に示すように、ＣＶＤ法もしくはスパッタ法により、第２の絶縁膜１０２に形成した下部電極溝１０３ａ、配線溝１０３ｂ、配線溝１０３ｃを埋めるように、例えば、厚さ７００ｎｍの第１の金属膜（図示せず）を堆積する。その後、ＣＭＰ法（化学的機械研磨法）により、第１の金属膜を研磨し、ＭＩＭキャパシタの下部電極１０４ａ、下部配線１０４ｂ及び配線１０４ｃを形成する。ここで、第１の金属膜１０４として、例えば、アルミニウム（Ａｌ）もしくは銅（Ｃｕ）を用いる。
【００３６】
次に、図２（ｃ）に示すように、ＣＶＤ法により、ＭＩＭキャパシタの下部電極１０４ａ、下部配線１０４ｂ及び配線１０４ｃを含む第２の絶縁膜１０２上に、例えば、厚さ５０ｎｍの第３の絶縁膜１０５と厚さ２００ｎｍの第４の絶縁膜１０６を順次堆積する。ここで、第３の絶縁膜１０５として、例えば、シリコン窒化膜（ＳｉＮ）を用い、第４の絶縁膜１０６として、例えば、シリコン酸化膜（ＳｉＯ2）を用いる。
【００３７】
次に、図２（ｄ）に示すように、フォトリソグラフィ法により、第４の絶縁膜１０６上に、下部電極１０４ａの上部に開口を有するレジストマスク１０７を形成する。その後、ドライエッチング法により、このレジストマスク１０７を用いて、第４の絶縁膜１０６を第３の絶縁膜１０５が露出しない深さまでエッチングし、開口部１０８を形成する。例えば、第４の絶縁膜１０６に深さ１５０ｎｍの開口部１０８を形成し、開口部１０８の底部に残存する第４の絶縁膜１０６ａの厚さを５０ｎｍとする。ここで、第４の絶縁膜１０６を第３の絶縁膜１０５が露出しない深さまでエッチングするのは、後のウェットエッチング工程でＭＩＭキャパシタ形成領域ＭＩＭ１においては第３の絶縁膜１０５を露出させ、ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２及び配線形成領域Ｒｌｏｇｉｃにおいては第３の絶縁膜１０５を露出させないためである。
【００３８】
次に、図２（ｅ）に示すように、レジストマスク１０７を除去した後、フォトリソグラフィ法により、第４の絶縁膜１０６上に、下部配線１０４ｂの上部に開口を有するレジストマスク１０９を形成する。その後、ドライエッチング法により、このレジストマスク１０９を用いて、第４の絶縁膜１０６及び第３の絶縁膜１０５を下部配線１０４ｂが露出するところまでエッチングし、ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２にコンタクトホール１１０を形成する。
【００３９】
次に、図３（ａ）に示すように、レジストマスク１０９を除去した後、例えば、アンモニア過酸化水素を用いたウェットエッチングにより、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部１０８内に残存する第４の絶縁膜１０６ａをエッチングし、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部１０８に第３の絶縁膜１０５からなる容量絶縁膜１０５ａを露出させる。
【００４０】
次に、図３（ｂ）に示すように、ＣＶＤ法もしくはスパッタ法により、第４の絶縁膜１０６上に開口部１０８及びコンタクトホール１１０を埋め込むようにして、例えば、厚さ９００ｎｍの第２の金属膜１１１を堆積する。ここで、第２の金属膜１１１として、アルミニウム（Ａｌ）もしくは銅（Ｃｕ）を用いる。
【００４１】
次に、図３（ｃ）に示すように、フォトリソグラフィ法により、第２の金属膜１１１上に、ＭＩＭキャパシタ形成領域ＭＩＭ１及びＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を覆い、配線形成領域Ｒｌｏｇｉｃに開口を有するレジストマスク１１２を形成する。その後、ドライエッチング法により、このレジストマスク１１２を用いて、第２の金属膜１１１をエッチングして、ＭＩＭキャパシタ形成領域ＭＩＭ１の上部電極１１１ａとＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２の上部配線１１１ｂとを一体化形成する。これにより、上部電極１１１ａ、容量絶縁膜１０５ａ及び下部電極１０４ａからなるＭＩＭキャパシタ１１３と、上部配線１１１ｂ及び下部配線１０４ｂからなるＭＩＭキャパシタ引出し配線１１４を形成する。
【００４２】
第１の実施形態に係る半導体装置の製造方法によれば、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部１０８内に残存する第４の絶縁膜１０６ａをウェットエッチングし、第２の金属膜１１１を堆積することで上部電極１１１ａ、容量絶縁膜１０５ａ及び下部電極１０４ａからなるＭＩＭキャパシタ１１３を形成することができる。このため、容量絶縁膜１０５ａ上にフォトレジストが堆積されず、アッシングに用いる酸素プラズマが容量絶縁膜１０５ａに照射されることはなく、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染によるＭＩＭキャパシタの動作不良、歩留り低下、デバイスの信頼性低下を防止することができる。
【００４３】
また、第１の実施形態に係る半導体装置の製造方法によれば、ＭＩＭキャパシタ１１３の上部電極１１１ａとＭＩＭキャパシタ引出し配線１１４の上部配線１１１ｂを同時に形成することができる。このため、ＭＩＭキャパシタを他の素子から独立させて作った場合にＭＩＭキャパシタを引出すために必要なコンタクトホールや配線層をさらに形成する必要がなく、ＭＩＭキャパシタを有する半導体装置の形成の工程数を削減することができる。
【００４４】
（第２の実施形態）
図４は、本実施形態におけるＭＩＭキャパシタを備えた半導体装置を示す断面図である。図中において、左はＭＩＭキャパシタ形成領域ＭＩＭ１を示し、真ん中はＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を示し、右は配線形成領域Ｒｌｏｇｉｃを示している。
【００４５】
ＭＩＭキャパシタ形成領域ＭＩＭ１には、半導体基板（図示せず）上に形成された第１の絶縁膜２０１と、第１の絶縁膜２０１上に形成された第１の金属膜２０２からなる下部電極２０２ａと、下部電極２０２ａの上面及び側面を覆うように形成された第２の絶縁膜２０３からなる容量絶縁膜２０３ａと、第２の絶縁膜２０３上に形成された第３の絶縁膜２０４と、下部電極２０２ａの上方の第３の絶縁膜２０４に設けられた開口部内の容量絶縁膜２０３ａ上に形成された第２の金属膜２０９からなる上部電極２０９ａとを有しており、上部電極２０９ａと、容量絶縁膜２０３ａと、下部電極２０２ａによりＭＩＭキャパシタ２１１が形成されている。
【００４６】
ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２には、半導体基板（図示せず）上に形成された第１の絶縁膜２０１と、第１の絶縁膜２０１上に形成された第１の金属膜２０２からなる下部配線２０２ｂと、下部配線２０２ｂの上面及び側面を覆うように形成された第２の絶縁膜２０３と、第２の絶縁膜２０３上に形成された第３の絶縁膜２０４と、下部配線２０２ｂの上方の第３の絶縁膜２０４及び第２の絶縁膜２０３に設けられたコンタクトホール内に埋め込まれた第２の金属膜２０９からなる上部配線２０９ｂとを有しており、上部配線２０９ｂと下部配線２０２ｂによりＭＩＭキャパシタ引出し配線２１２が形成されている。ここで、上部配線２０９ｂは、ＭＩＭキャパシタ２１１の上部電極２０９ａと一体化形成されており、電気的に接続している。
【００４７】
配線形成領域Ｒｌｏｇｉｃには、半導体基板（図示せず）上に形成された第１の絶縁膜２０１と、第１の絶縁膜２０１上に形成された第１の金属膜２０２からなる配線２０２ｃと、配線２０２ｃの上面及び側面を覆うように形成された第２の絶縁膜２０３と、第２の絶縁膜２０３上に形成された第３の絶縁膜２０４とを有している。
【００４８】
この第２の実施形態では、上部配線２０９ｂがＭＩＭキャパシタ２１１の上部電極２０９ａと一体化形成されており、電気的に接続された下部配線２０２ｂを介して上部電極２０９ａを引き出すことを特徴としている。これにより、上層にＭＩＭキャパシタの上部電極を引き出すための新たなコンタクトホールや配線層が形成されている場合と比べてＭＩＭキャパシタを有する半導体装置を微細にすることができる。
【００４９】
（第２の実施形態に係る半導体装置の製造方法）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図５（ａ）〜（ｅ）及び図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左はＭＩＭキャパシタ形成領域ＭＩＭ１を示し、真ん中はＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を示し、右は配線形成領域Ｒｌｏｇｉｃを示している。
【００５０】
まず、図５（ａ）に示すように、トランジスタ等の半導体素子を形成した半導体基板（図示せず）上に第１の絶縁膜２０１を形成した後、第１の絶縁膜２０１上に、ＣＶＤ法もしくはスパッタ法により、例えば、厚さ３００ｎｍの第１の金属膜２０２を堆積する。ここで、第１の金属膜２０２として、例えば、アルミニウム（Ａｌ）もしくは銅（Ｃｕ）を用いる。
【００５１】
次に、図５（ｂ）に示すように、フォトリソグラフィ法及びドライエッチング法により、第１の金属膜２０２をパターンニングして、ＭＩＭキャパシタの下部電極２０２ａ、下部配線２０２ｂ及び配線２０２ｃを形成する。
【００５２】
次に、図５（ｃ）に示すように、ＣＶＤ法により、ＭＩＭキャパシタの下部電極２０２ａ、下部配線２０２ｂ及び配線２０２ｃを覆うように、例えば、厚さ５０ｎｍの第２の絶縁膜２０３と厚さ２００ｎｍの第３の絶縁膜２０４を順次堆積する。ここで、例えば、第２の絶縁膜２０３としてはシリコン窒化膜（ＳｉＮ）を用い、第３の絶縁膜２０４としてはシリコン酸化膜（ＳｉＯ2）を用いる。
【００５３】
次に、図５（ｄ）に示すように、フォトリソグラフィ法により、第３の絶縁膜２０４上に、下部電極２０２ａの上部に開口を有するレジストマスク２０５を形成する。その後、ドライエッチング法により、このレジストマスク２０５を用いて、第３の絶縁膜２０４を第２の絶縁膜２０３が露出しない深さまでエッチングし、開口部２０６を形成する。例えば、第３の絶縁膜２０４に深さ１５０ｎｍの開口部２０６を形成し、開口部２０６の底部に残存する第３の絶縁膜２０４ａの厚さを５０ｎｍとする。ここで、第３の絶縁膜２０４を第２の絶縁膜２０３が露出しない深さまでエッチングするのは、後のウェットエッチング工程でＭＩＭキャパシタ形成領域ＭＩＭ１においては第２の絶縁膜２０３を露出させ、ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２及び配線形成領域Ｒｌｏｇｉｃにおいては第２の絶縁膜２０３を露出させないためである。
【００５４】
次に、図５（ｅ）に示すように、レジストマスク２０５を除去した後、フォトリソグラフィ法により、第３の絶縁膜２０４上に、下部配線２０２ｂの上部に開口を有するレジストマスク２０７を形成する。その後、ドライエッチング法により、このレジストマスク２０７を用いて、第３の絶縁膜２０４及び第２の絶縁膜２０３を下部配線２０２ｂが露出するところまでエッチングし、ＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２にコンタクトホール２０８を形成する。
【００５５】
次に、図６（ａ）に示すように、レジストマスク２０７を除去した後、例えば、アンモニア過酸化水素を用いたウェットエッチングにより、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部２０６内に残存する第３の絶縁膜２０４ａをエッチングし、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部２０６に第２の絶縁膜２０３からなる容量絶縁膜２０３ａを露出させる。
【００５６】
次に、図６（ｂ）に示すように、ＣＶＤ法もしくはスパッタ法により、第３の絶縁膜２０４上に開口部２０６及びコンタクトホール２０８を埋め込むようにして、例えば、厚さ９００ｎｍの第２の金属膜２０９を堆積する。ここで、第２の金属膜２０９としてアルミニウム（Ａｌ）もしくは銅（Ｃｕ）を用いる。
【００５７】
次に、図６（ｃ）に示すように、フォトリソグラフィ法により、第２の金属膜２０９上に、ＭＩＭキャパシタ形成領域ＭＩＭ１及びＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２を覆い、配線形成領域Ｒｌｏｇｉｃに開口を有するレジストマスク２１０を形成する。その後、ドライエッチング法により、このレジストマスク２１０を用いて、第２の金属膜２０９をエッチングして、ＭＩＭキャパシタ形成領域ＭＩＭ１の上部電極２０９ａとＭＩＭキャパシタ引出し配線形成領域ＭＩＭ２の上部配線２０９ｂとを一体化形成する。これにより、上部電極２０９ａ、容量絶縁膜２０３ａ及び下部電極２０２ａからなるＭＩＭキャパシタ２１１と、上部配線２０９ｂ及び下部配線２０２ｂからなるＭＩＭキャパシタ引出し配線２１２を形成する。
【００５８】
第２の実施形態に係る半導体装置の製造方法によれば、ＭＩＭキャパシタ形成領域ＭＩＭ１の開口部２０６内に残存する第３の絶縁膜２０４ａをウェットエッチングし、第２の金属膜２０９を堆積することで上部電極２０９ａ、容量絶縁膜２０３ａ及び下部電極２０２ａからなるＭＩＭキャパシタ２１１を形成することができる。このため、容量絶縁膜２０３ａ上にフォトレジストが堆積されず、アッシングに用いる酸素プラズマが容量絶縁膜２０３ａに照射されることはなく、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染によるＭＩＭキャパシタの動作不良、歩留り低下、デバイスの信頼性低下を防止することができる。
【００５９】
また、第２の実施形態に係る半導体装置の製造方法によれば、ＭＩＭキャパシタ１１３の上部電極２０９ａとＭＩＭキャパシタ引出し配線２１２の上部配線２０９ｂを同時に形成することができる。このため、ＭＩＭキャパシタを他の素子から独立させて作った場合にＭＩＭキャパシタを引出すために必要なコンタクトホールや配線層をさらに形成する必要がなく、ＭＩＭキャパシタを有する半導体装置の形成の工程数を削減することができる。
【産業上の利用可能性】
【００６０】
本発明の半導体装置は、ＭＩＭキャパシタを有する半導体装置に利用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態における半導体装置を示す断面図
【図２】本発明の第１の実施形態における半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態における半導体装置の製造工程を示す断面図
【図４】本発明の第２の実施形態における半導体装置を示す断面図
【図５】本発明の第２の実施形態における半導体装置の製造工程を示す断面図
【図６】本発明の第２の実施形態における半導体装置の製造工程を示す断面図
【図７】従来発明におけるＭＩＭキャパシタを有する半導体装置の製造工程を示す断面図
【符号の説明】
【００６２】
１  第１の絶縁膜
２  第１の金属膜
２ａ  下部電極
２ｂ  下部配線
３  第２の絶縁膜
３ａ  容量絶縁膜
４  レジストマスク
５  第２の金属膜
５ａ  上部電極
５ｂ  上部配線
６  ＭＩＭキャパシタ
７  配線
１０１  第１の絶縁膜
１０２  第２の絶縁膜
１０３ａ  下部電極溝
１０３ｂ  配線溝
１０３ｃ  配線溝
１０４  第１の金属膜
１０４ａ  下部電極
１０４ｂ  下部配線
１０４ｃ  配線
１０５  第３の絶縁膜
１０５ａ  容量絶縁膜
１０６  第４の絶縁膜
１０６ａ  第４の絶縁膜
１０７  レジストマスク
１０８  開口部
１０９  レジストマスク
１１０  コンタクトホール
１１１  第２の金属膜
１１１ａ  上部電極
１１１ｂ  上部配線
１１２  レジストマスク
１１３  ＭＩＭキャパシタ
１１４  ＭＩＭキャパシタ引出し配線
２０１  第１の絶縁膜
２０２  第１の金属膜
２０２ａ  下部電極
２０２ｂ  下部配線
２０２ｃ  配線
２０３  第２の絶縁膜
２０３ａ  容量絶縁膜
２０４  第３の絶縁膜
２０４ａ  第３の絶縁膜
２０５  レジストマスク
２０６  開口部
２０７  レジストマスク
２０８  コンタクトホール
２０９  第２の金属膜
２０９ａ  上部電極
２０９ｂ  上部配線
２１０  レジストマスク
２１１  ＭＩＭキャパシタ
２１２  ＭＩＭキャパシタ引出し配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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