(57)【要約】【課題】  ＥＥＰＲＯＭにおいて、浮遊ゲート電極（ＦＧ）に蓄積された電荷を除去するデータ消去動作に高い電圧が必要となる。【解決手段】  メモリセルをｐ−ＭＯＳＦＥＴ２０とｎ−ＭＯＳＦＥＴ２２との組で構成する。ＦＥＴ２０，２２は共通のＦＧを有する。データ書き込み動作時には、ＦＥＴ２２のチャネルに電流を流し、ドレイン領域近傍にてホットエレクトロンを発生させ、これを制御ゲート電極（ＣＧ）に正電圧を印加してＦＧに注入させる。データ消去動作時には、ＦＥＴ２０のチャネルに電流を流してホットホールを発生させ、これをＣＧに負電圧を印加してＦＧに注入させる。これにより、高い電圧を必要とするＦＮトンネル電流を用いずにデータ消去動作が実現される。【選択図】        図１
2006339554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されメモリセルを構成する電界効果型トランジスタがチャネルと制御ゲート電極との間に浮遊ゲート電極を備え、当該浮遊ゲート電極の蓄積電荷量に応じてデータを記憶する不揮発性半導体記憶装置において、
前記メモリセルは、
第１導電型の前記電界効果型トランジスタであって第１浮遊ゲート電極を備えた第１トランジスタと、
第２導電型の前記電界効果型トランジスタであって第２浮遊ゲート電極を備えた第２トランジスタと、を有し、
前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは、互いに電気的に接続されていること、
を特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１トランジスタ及び前記第２トランジスタは、互いに共通の前記制御ゲート電極を有すること、
を特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は請求項２に記載の不揮発性半導体記憶装置において、
前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは一体の導電材で形成されること、
を特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置についての動作方法であって、
前記第１トランジスタにチャネル電流を流し、発生したホットキャリアを前記第１浮遊ゲート電極に注入して、浮遊ゲート電極電位を基準電位から書き込みデータに応じたデータ保持電位に遷移させ、前記メモリセルへデータを書き込む動作と、
前記第２トランジスタにチャネル電流を流し、発生した前記データ書き込み時とは反対の極性を有するホットキャリアを前記第２浮遊ゲート電極に注入して、前記浮遊ゲート電極電位を前記データ保持電位から前記基準電位に遷移させ、前記データを消去する動作と、
を有することを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の動作方法において、
前記第１トランジスタのドレイン電流と前記第２トランジスタのドレイン電流との差に基づいて、前記メモリセルに記憶されている前記データを検知すること、を特徴とする不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）に関する。
【背景技術】
【０００２】
図５は、半導体メモリの一種であるＥＥＰＲＯＭのメモリセルの断面構造を示す模式図である。このメモリセルは、基本的な点でＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタに共通する構造を有している。図５に示すトランジスタ１は、ｎチャネルであり、ｐ型半導体基板２の表面にそれぞれｎ＋拡散層のソース領域４及びドレイン領域６が形成される。ソース領域４とドレイン領域６との間のチャネル領域８の上には、ゲート酸化膜（図示せず）を介して浮遊ゲート電極１０（フローティングゲート：ＦＧ）が配置され、さらに浮遊ゲート電極１０の上に酸化膜等の層間絶縁層（図示せず）を介して制御ゲート電極１２（コントロールゲート：ＣＧ）が配置される。
【０００３】
ソース領域４、ドレイン領域６、及びＣＧ１２はそれぞれ配線に接続され、当該配線を介してメモリセルの外側から電圧を印加され得る。一方、ＦＧ１０は、その周りを完全に絶縁膜で囲まれ、メモリセルの外側とは接続されない孤立した電極として形成される。このＦＧ１０に蓄積される電荷量に応じて、トランジスタ１の閾値電圧はシフトし、その２つの状態をそれぞれ論理データ“１”及び“０”に対応付けることで、当該トランジスタ１に１ビットのデータが記憶される。上述のようにＦＧ１０は孤立電極であるため、当該トランジスタ１に供給する電源を切ってもＦＧ１０内の電荷量は維持され、これによりデータの不揮発性が実現される。
【０００４】
このメモリセルへのデータの書き込み、及び消去は、ＦＧ１０への電子の注入、及び当該電子の除去により行われる。従来、ＦＧ１０への電子の注入は、ホットキャリア注入により行われている。具体的には、トランジスタ１のドレイン領域６及びＣＧ１２に高電圧を印加すると、ソース領域４からドレイン領域６へ向けて移動する電子が、ドレイン領域６の近傍にて高エネルギーを得てホットエレクトロンとなる。半導体基板表面とＦＧ１０との間のゲート酸化膜によるポテンシャル障壁を超え得るホットエレクトロンを、ＣＧ１２の高電圧で引き寄せることで、ＦＧ１０に電子が注入される。
【０００５】
一方、ＦＧ１０からの電子の除去は、ＦＮ（Fowler-Nordheim）トンネル電流を利用して行われている。例えば、ドレイン領域６をフロートにした状態で、ＣＧ１２を低電圧とする一方、ソース領域４に高電圧を印加すると、ＦＧ１０とソース領域４との間のトンネル電流が増加することにより、ＦＧ１０に蓄積されている電子がソース領域４へ引き抜かれる。
【０００６】
図６は、トランジスタ１におけるデータの書き込み、消去、及び読み出し動作を説明する模式図であり、ソース（Ｓ）、ドレイン（Ｄ）、ＣＧに印加する電圧の一例を示している。同図（ａ）は、データ書き込み動作時を表している。ソースを接地し、ドレインに例えば、＋４Ｖを印加することにより、ソース領域からドレイン領域へ向けて電子が移動し、その一部がドレイン領域近傍でホットエレクトロンとなる。ＣＧにドレインより高い電圧として例えば、＋６Ｖを印加すると、発生したホットエレクトロンをＦＧ１０に注入することができる。ＦＧ１０に電子が蓄積されることで、トランジスタ１の閾値電圧Ｖtは基準電圧ｖαからｖβへ上昇する。
【０００７】
同図（ｂ）は、データ消去動作時を表している。ソースを開放し、ドレインを接地して、ＣＧに例えば、−６Ｖを印加することにより、ＦＮトンネル過程によりＦＧ１０からドレイン領域へ向けて電子が移動する。これにより、書き込み動作によりＦＧ１０に蓄積されていた電子が除去され、トランジスタ１の閾値電圧Ｖtはｖαに戻る。
【０００８】
同図（ｃ）は、データ読み出し動作（リード動作）時を表している。リード時は、ゲート酸化膜を越えて電子を移動させる必要がないため、上記２つの動作時よりも低電圧での動作が可能である。例えば、接地したソースに対してドレインを＋１．５Ｖとすることができる。ＣＧの電圧としてｖαとｖβとの間の値が選択され、例えば、＋１．５Ｖが印加される。ＦＧ１０に電子が蓄積され閾値電圧がｖβとなっている状態では、ドレイン電流Ｉdが流れず、一方、ＦＧ１０に電子が蓄積されておらず閾値電圧がｖαである状態では、ドレイン電流Ｉdが流れる。このドレイン電流の違いを検出することで、トランジスタ１に記憶されるデータが“０”及び“１”のいずれであるかが検知される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ホットキャリアの発生メカニズムはいくつか存在するが、基本的には、ホットキャリアはドレイン領域６近傍での高電界に起因して発生する。ちなみに、近年では、トランジスタの微細化に伴い、ソース−ドレイン間電圧Ｖdsは比較的低くてもホットキャリアが発生しやすくなっている。また、ホットキャリア注入に際して、ＣＧ１２に印加するゲート電圧は基本的には、Ｖdsに応じて発生したホットキャリアの移動方向をＦＧ１０に向ける働きをすればよく、ＦＧ１０に向きを変えたホットキャリアにさらにエネルギーを与えることはそれほど重要でないと言える。すなわち、ドレインとゲートとの電位差が比較的小さな値（ΔＨＣとする）であっても、ＦＧ１０へのホットキャリア注入は起こり得る。
【００１０】
一方、ＦＮトンネル電流の大きさは、ゲート酸化膜のポテンシャル障壁でのトンネル現象に応じて定まり、電流量はゲート酸化膜に印加する電界に応じて指数関数的に変化する。言い換えれば、ドレイン領域等の半導体基板表面とＣＧ１２との間に、図６に示したようにΔＨＣに比べて大きな電圧ΔＦＮを印加しないと、ＦＮトンネル電流が実質上流れず、当該電流によってＦＧ１０から電荷を除去できないことが起こり得る。
【００１１】
ちなみに、ゲート酸化膜の膜厚Ｔoxを薄くすることでＦＮトンネル電流を発生させやすくすることが可能であり、現在のＥＥＰＲＯＭでは、Ｔoxを例えばドレイン領域近傍にて１０ｎｍ程度の非常に小さな値として、データ消去時の動作電圧の低減を図っている。ちなみに上述の図６はそのような構成での動作電圧の一例である。しかし、そのような薄いゲート酸化膜を良好に形成することは必ずしも容易ではない。そのため、歩留まり等の観点からはＴoxをあまり小さくしない方が都合がよく、その場合、ΔＦＮはより大きくなり得る。また、ドレイン領域の近傍等、一部分だけを薄く形成することも行われているが、プロセスが複雑になる。
【００１２】
このように従来は、データ消去に際してのＦＧ１０からの除去をＦＮトンネル電流によって行っており、その際に、半導体基板とＣＧ１２との間に比較的高い電圧を印加することが要求され得るという問題があった。すなわち、消去動作用に比較的高い電圧を発生する電源が必要となり、例えば、当該電圧を生成する昇圧回路を半導体チップ内に搭載することが必要となる。このように従来のメモリセルは、ゲート酸化膜や電源回路の形成に関して、プロセス上や設計上の複雑さ、困難さが増加するといった問題を生じ得る。
【００１３】
特に、メモリセルは、それだけを集積したメモリデバイス単体として構成されるだけでなく、例えば、他の半導体デバイスの動作に必要なパラメータ等を保持するために、当該半導体デバイスのチップ内に内蔵させたい場合があり得る。その際に必要なメモリ容量は比較的少量であることも多く、その場合に当該少量のメモリ部のために昇圧回路をチップ内に設けたり、当該半導体デバイスのプロセス内に、薄いゲート酸化膜を精度良く形成する、又はゲート酸化膜の一部（例えばドレイン領域近傍）だけを薄く形成するといった工程を追加することは、チップ面積の増大や歩留まりの低減の影響が大きくなり得るという問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであり、ゲート酸化膜をそれほど薄くすることなくデータの書き込み及び消去を比較的低い電圧で行うこと、若しくはゲート酸化膜を薄くする一方でデータの書き込み及び消去を一層の低電圧で行うことを可能とする不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る不揮発性半導体記憶装置は、半導体基板に形成されメモリセルを構成する電界効果型トランジスタがチャネルと制御ゲート電極との間に浮遊ゲート電極を備え、当該浮遊ゲート電極の蓄積電荷量に応じてデータを記憶するものであって、前記メモリセルが、第１導電型の前記電界効果型トランジスタであって第１浮遊ゲート電極を備えた第１トランジスタと、第２導電型の前記電界効果型トランジスタであって第２浮遊ゲート電極を備えた第２トランジスタと、を有し、前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とが、互いに電気的に接続されているものである。
【００１６】
他の本発明に係る不揮発性半導体記憶装置においては、前記第１トランジスタ及び前記第２トランジスタは、互いに共通の前記制御ゲート電極を有する。
【００１７】
また他の本発明に係る不揮発性半導体記憶装置においては、前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは一体の導電材で形成される。
【００１８】
本発明に係る不揮発性半導体記憶装置についての動作方法は、前記第１トランジスタにチャネル電流を流し、発生したホットキャリアを前記第１浮遊ゲート電極に注入して、浮遊ゲート電極電位を基準電位から書き込みデータに応じたデータ保持電位に遷移させ、前記メモリセルへデータを書き込む動作と、前記第２トランジスタにチャネル電流を流し、発生した前記データ書き込み時とは反対の極性を有するホットキャリアを前記第２浮遊ゲート電極に注入して、前記浮遊ゲート電極電位を前記データ保持電位から前記基準電位に遷移させ、前記データを消去する動作と、を有するものである。
【００１９】
他の本発明に係る不揮発性半導体記憶装置の動作方法は、前記第１トランジスタのドレイン電流と前記第２トランジスタのドレイン電流との差に基づいて、前記メモリセルに記憶されている前記データを検知する。
【発明の効果】
【００２０】
本発明によれば、メモリセル毎に２つの電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を備える。これら２つのＦＥＴはそれぞれ浮遊ゲート電極を有し、一方はｎチャネルのトランジスタ、他方はｐチャネルのトランジスタに構成される。ｎチャネルＦＥＴは、ドレイン−ソース間に電圧を印加してチャネルに発生させたホットエレクトロンを、制御ゲート電極に印加した電圧により浮遊ゲート電極に注入することができる。またｐチャネルＦＥＴは、ドレイン−ソース間に電圧を印加してチャネルに発生させたホットホールを、制御ゲート電極に印加した電圧により浮遊ゲート電極に注入することができる。ここで、両ＦＥＴの浮遊ゲート電極は互いに電気的に接続されており、ホットエレクトロンの注入及びホットホールの注入のいずれか一方により浮遊ゲート電極に蓄積された電荷を、他方の注入によって中和し除去することができる。これら電子と正孔との選択的な注入により、浮遊ゲート電極の電荷の量を制御して、各ＦＥＴの閾値電圧を変化させ、メモリセルへのデータの書き込み及び消去が実現される。つまり、本発明によれば、データの書き込み及び消去の双方がホットキャリア注入により行われるため、ＦＮトンネル電流を用いた場合よりも、比較的低い電圧で動作するメモリを比較的容易なプロセスで構成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２２】
図１は、実施形態に係るＥＥＰＲＯＭのメモリセルの概略の構成を示す回路図である。メモリセルはｐチャネルのＭＯＳＦＥＴ２０とｎチャネルのＭＯＳＦＥＴ２２とを含んで構成される。ＭＯＳＦＥＴ２０，２２はそれぞれのチャネルと制御ゲート電極ＣＧとの間に浮遊ゲート電極ＦＧを有し、図１における両ＦＧ間の点線は、それらＦＧが互いに電気的につながっていることを表している。また、図１において、φsp，φdpはＭＯＳＦＥＴ２０のソース端子、ドレイン端子を表し、φsn，φdnはＭＯＳＦＥＴ２２のソース端子、ドレイン端子を表す。ＭＯＳＦＥＴ２０，２２それぞれのＣＧは共通の端子φcgに接続される。
【００２３】
図２は、ＭＯＳＦＥＴ２０，２２の垂直断面構造を模式的に表した図である。ここでは、ＭＯＳＦＥＴ２０，２２をｐ型シリコン基板（Ｐ-ｓｕｂ）３０の表面に形成した構造を示している。ｐチャネルのＭＯＳＦＥＴ２０を形成する基板表面には、ｎ型不純物領域３２が形成され、ｎ型不純物領域３２内にｐ型不純物を高濃度に導入されたｐ＋拡散層からなるソース領域３４及びドレイン領域３６が形成される。ソース領域３４とドレイン領域３６との間のチャネル領域３８を覆うようにＦＧ４０が配置され、さらにその上にＣＧ４２が配置される。
【００２４】
一方、ｎチャネルのＭＯＳＦＥＴ２２のソース領域４４、ドレイン領域４６として、Ｐ-ｓｕｂ３０の表面にｎ型不純物を高濃度に導入されたｎ＋拡散層が形成される。ソース領域４４とドレイン領域４６との間のチャネル領域４８を覆うようにＦＧ５０が配置され、さらにその上にＣＧ５２が配置される。
【００２５】
例えば、ＦＧ４０，５０はポリシリコン等の導電性材料で形成される。なお、図２において便宜上、ＦＧ４０とＦＧ５０とは分離して示されているが、後に平面図に示すように互いに連続した一体の電極として形成される。同様に、ＣＧ４２，５２はポリシリコン等の導電性材料で形成され、後に平面図に示すように互いに連続した一体の電極として形成される。
【００２６】
チャネル領域３８とＦＧ４０との間、及びチャネル領域４８とＦＧ５０との間には、シリコン酸化膜等からなるゲート酸化膜５４が形成される。また、ＦＧ４０とＣＧ４２との間、及びＦＧ５０とＣＧ５２との間にも層間絶縁層５６が形成される。ゲート酸化膜５４の厚さＴoxは、ドレイン領域近傍で発生し得るホットキャリアをＦＧ４０，５０へ注入可能に設定される。具体的には、当該ホットキャリア注入動作を行う際のソース−ドレイン間電圧Ｖds及びＣＧ４２，５２に印加する電圧との関係等を考慮して定められる。それら電圧を低減する観点からは基本的にはＴoxを小さく設定することが好ましいが、当該観点以外に、ゲート酸化膜５４を形成するプロセス上の観点や形成したゲート酸化膜の耐久性・安定性といった観点も考慮に入れ、Ｔoxは総合的に決定されるべきものである。なお、本メモリセルは、ＦＮトンネル電流によるデータ消去を行わないので、Ｔoxを決定する際に、当該トンネル現象が容易に起こり得ることへの配慮は要求されない。また、層間絶縁層５６の厚さも、データの書き込み及び消去動作やデータの読み出し動作における動作電圧の低減の観点から、基本的に小さく設定することが好ましい。
【００２７】
ＭＯＳＦＥＴ２０，２２それぞれの基板領域は、基板表面に形成された局所酸化膜（ＬＯＣＯＳ）５８で周囲を囲むことで、隣接素子から分離される。ＦＧ４０，５０は周りをゲート酸化膜５４及び層間絶縁層５６で囲まれ、電気的にフローティングの状態にある。ソース領域３４，４４、ドレイン領域３６，４６はその上の層に開けられたコンタクトホールを介してアルミ（Ａｌ）等からなる配線６０に接続される。ＣＧ４２，５２は図２に示していない位置でコンタクトホールを介してＡｌ層等からなる配線に接続される。
【００２８】
図３は、本メモリセルの模式的な平面図である。図３には、製造プロセスのうち主要なものに関するパターンのみが示されている。ＭＯＳＦＥＴ２０は活性領域８０に形成され、ＭＯＳＦＥＴ２２は活性領域８２に形成される。矩形に形成された各活性領域８０，８２を横切るように、両ＭＯＳＦＥＴに共通のＦＧ８４が配置され、その上に重ねて、両ＭＯＳＦＥＴに共通のＣＧ８６が配置される。ＦＧ８４のうち活性領域８０の上に位置する部分が図２に示したＦＧ４０に相当し、活性領域８２の上に位置する部分がＦＧ５０に相当する。このＦＧ８４はいずれの配線にも接続されていない。一方、ＣＧ８６はコンタクト８８を介して配線９０に接続される。端子φcgに印加された電圧は、配線９０を介してＣＧ８６に供給される。ちなみに、ＣＧ８６のうち活性領域８０の上に位置する部分が図２に示したＣＧ４２に相当し、活性領域８２の上に位置する部分がＣＧ５２に相当する。
【００２９】
各活性領域８０，８２の外側は、ＬＯＣＯＳ３８が形成される。活性領域８０にはｎ型不純物が導入され、ｎ型不純物領域３２が形成される。当該活性領域８０において、ＦＧ８４の下のｎ型不純物領域３２がチャネル領域３８となり、当該チャネル領域３８を挟んで両側に位置する領域にはｐ型不純物が導入され、ソース領域３４及びドレイン領域３６が形成される。ソース領域３４はコンタクト９２を介してＡｌ層等からなる配線９４に接続され、当該配線は端子φspにつながる。また、ドレイン領域３６はコンタクト９６を介して配線９８に接続され、当該配線は端子φdpにつながる。
【００３０】
一方、活性領域８２においては、ＦＧ８４の下に位置するチャネル領域４８はＰ-ｓｕｂ３０からなる。当該チャネル領域４８を挟んで両側に位置する領域にはｎ型不純物が導入され、ソース領域４４及びドレイン領域４６が形成される。ソース領域４４はコンタクト１００を介して配線１０２に接続され、当該配線は端子φsnにつながる。また、ドレイン領域４６はコンタクト１０４を介して配線１０６に接続され、当該配線は端子φdnにつながる。
【００３１】
図３に示した１つのメモリセルは一次元又は二次元に配列することができる。例えば、二次元配列する場合には、図３における横方向に、共通の端子φsp，φdp，φsn，φdn（すなわち配線９４，９８，１０２，１０６）に接続された複数のメモリセルを配列する。それらメモリセルのＣＧは互いに異なる端子φcgにつながる配線に接続される。さらに、図３における縦方向に、共通の端子φcg（すなわち配線９０）に接続され、かつ異なる端子φsp，φdp，φsn，φdnのセットに接続されたメモリセルを配列する。それら二次元配列されたメモリセルのいずれを選択してデータの書き込み、消去、読み出しを行うかは、複数の端子φcgのいずれに選択的に所定の電圧を印加し、複数の端子φsp，φdp，φsn，φdnのセットのいずれに選択的に所定パターンの電圧を印加するかによって決定することができる。
【００３２】
次に、本メモリセルへのデータの書き込み、消去、読み出し動作を、図６に示した従来の動作と対比し得る具体的な電圧を例にとって説明する。ここではＦＧに書き込み動作において電子を注入し、消去動作において正孔を注入する場合を説明する。図４は、各動作においてソース（Ｓ）、ドレイン（Ｄ）、ＣＧに印加する電圧例を示す模式図である。図４（ａ）は、データ書き込み動作時を表している。ソース端子φsnを接地し、ドレイン端子φdnに例えば、＋４Ｖを印加することにより、ｎ−ＭＯＳＦＥＴ２２のソース領域からドレイン領域へ向けて電子が移動し、その一部がドレイン領域近傍でホットエレクトロンとなる。ＭＯＳＦＥＴ２２は、ＣＧ端子φcgに例えば、ドレイン電圧より２Ｖ高い＋６Ｖを印加することで、ホットエレクトロンをゲート酸化膜を越えてＦＧ８４へ注入可能に構成されている。ＦＧ８４に電子が蓄積されることで、ＭＯＳＦＥＴ２２の閾値電圧Ｖtnは基準電圧ｖαからｖβへ上昇、ＭＯＳＦＥＴ２０の閾値電圧Ｖtpは基準電圧ｖα'からｖβ'へ低下する。
【００３３】
なお、このときｐ−ＭＯＳＦＥＴ２０は、ソース端子φsp、ドレイン端子φdpを共に＋４Ｖとすることで、ソース−ドレイン間電流が流れず、またホットキャリア注入もトンネル電流も発生させずＦＧ８４の電荷量に影響を与えない。
【００３４】
図４（ｂ）は、データ消去動作時を表している。ソース端子φspを＋４Ｖを印加し、ドレイン端子φdpを接地することにより、ｐ−ＭＯＳＦＥＴ２０のソース領域からドレイン領域へ向けて正孔が移動し、その一部がドレイン領域近傍でホットホールとなる。例えば、ｐ−ＭＯＳＦＥＴ２０は、導電型の相違以外はｎ−ＭＯＳＦＥＴ２２と基本的に相似に構成し得る。その場合、ＣＧ端子φcgに例えば、ドレイン電圧より２Ｖ低い−２Ｖを印加することで、ホットホールをドレイン領域近傍からゲート酸化膜を越えてＦＧ８４へ注入させることが可能である。ＦＧ８４に正孔が注入されることで、上記書き込み動作でＦＧ８４に注入された電子が中和され、ＭＯＳＦＥＴ２２の閾値電圧Ｖtnをｖβからｖαに戻し、ＭＯＳＦＥＴ２０の閾値電圧Ｖtpをｖβ'からｖα'へ戻すことができる。
【００３５】
なお、このときｎ−ＭＯＳＦＥＴ２２は、ソース端子φsn、ドレイン端子φdnを共に接地することで、ソース−ドレイン間電流が流れず、またホットキャリア注入もトンネル電流も発生させずＦＧ８４の電荷量に影響を与えない。
【００３６】
図４（ｃ）は、データ読み出し動作（リード動作）時を表している。ここでは、ＦＧ８４の蓄積電荷量に応じたＭＯＳＦＥＴ２２のドレイン電流の相違に基づいて、メモリセルに記憶されたデータを読み出す動作を説明する。リード時は、ゲート酸化膜を越えて電子を移動させる必要がないため、上記２つの動作時よりも低電圧での動作が可能である。ＭＯＳＦＥＴ２２にドレイン電流が流れ得るようにするために、例えば、接地したソースに対してドレインを＋１．５Ｖとする。また、ＣＧの電圧としてｖαとｖβとの間の値が選択され、例えば、＋１．５Ｖを印加する。ＦＧ８４に電子が蓄積され閾値電圧がｖβとなっている状態では、ドレイン電流Ｉdが流れず、一方、ＦＧ８４に電子が蓄積されておらず閾値電圧がｖαである状態では、ドレイン電流Ｉdが流れる。このドレイン電流の違いを検出することで、当該メモリセルに記憶されるデータが“０”及び“１”のいずれであるかが検知される。
【００３７】
なお、このときｐ−ＭＯＳＦＥＴ２０は、ソース端子φsp、ドレイン端子φdpを共に接地して、ソース−ドレイン間電流が流れないように設定される。一方、ｐ−ＭＯＳＦＥＴ２０のドレイン電流に基づいて、記憶データを検知するように構成し、ｎ−ＭＯＳＦＥＴ２２には電流が流れないように設定することもできる。また、ＣＧの電圧をｖαとｖβとの間であって、かつｖα'とｖβ'との間である値に設定できる場合には、ＭＯＳＦＥＴ２０，２２それぞれにドレイン電流が流れ得るようにそれぞれのソース電圧、ドレイン電圧を設定し、双方のドレイン電流の差に基づいてデータを検知するように構成することもできる。さらに、このようなドレイン電流の差によりデータを検知する構成は、ＭＯＳＦＥＴ２０，２２それぞれのＣＧ電圧を独立に制御できる構造とすれば、両ＭＯＳＦＥＴの閾値電圧Ｖtp，Ｖtnの相互関係に関係なく実現可能である。
【００３８】
上述の図４の本メモリセルの動作例と図６の従来の動作例とを比較すると、ＦＮトンネル電流によりデータ消去を行っていた従来構成では、消去時に−６Ｖの電源を用いるのに対し、本メモリセルの構成では、消去時に−２Ｖの電源で足りる。このように、本メモリセルによれば、ゲート酸化膜の厚さを従来と同じとした場合、動作電圧が低減される。また、その分、ゲート酸化膜厚Ｔoxを増加した際の動作電圧の上昇に対するマージンが得られるので、Ｔoxを増やして、ゲート酸化膜形成プロセスの信頼性を向上させることもできる。
【図面の簡単な説明】
【００３９】
【図１】実施形態に係るＥＥＰＲＯＭのメモリセルの概略の構成を示す回路図である。
【図２】実施形態に係るメモリセルの垂直断面構造を説明する模式図である。
【図３】実施形態に係るメモリセルの模式的な平面図である。
【図４】実施形態に係るメモリセルの各動作における印加電圧の例を示す模式図である。
【図５】ＥＥＰＲＯＭのメモリセルの断面構造を示す模式図である。
【図６】従来のメモリセルの各動作における印加電圧の例を示す模式図である。
【符号の説明】
【００４０】
２０  ｐ−ＭＯＳＦＥＴ、２２  ｎ−ＭＯＳＦＥＴ、３０  Ｐ−ｓｕｂ、３２  ｎ型不純物領域、３４，４４  ソース領域、３６，４６  ドレイン領域、３８，４８  チャネル領域、４０，５０，８４  浮遊ゲート電極（ＦＧ）、４２，５２，８６  制御ゲート電極（ＣＧ）、５４  ゲート酸化膜、５６  層間絶縁膜、５８  ＬＯＣＯＳ、６０  配線、８０，８２  活性領域、９０，９４，９８，１０２，１０６  配線。
【図１】
2006339554.tif 000003
【図２】
2006339554.tif 000004
【図３】
2006339554.tif 000005
【図４】
2006339554.tif 000006
【図５】
2006339554.tif 000007
【図６】
2006339554.tif 000008