(57)【要約】 【課題】  多値による情報記憶に代えて２値による情報記憶を行うとき記憶情報の書き換えに要する時間を短縮する。【解決手段】  不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路（１０）を有する。制御回路は２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する。２値記憶において、閾値電圧の低い方の分布の幅は閾値電圧分布全体の大凡３／４以上になるから、消去処理過程でその閾値電圧が低い方の閾値電圧分布よりも低くなるような過消去状態になる可能性は少ない。消去処理過程で過消去状態になる不揮発性メモリセルの数が少なくなればメモリセル単位に書き戻し処理に要する時間も格段に短縮され。【選択図】        図１
2006018863.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の相違によって情報を記憶する複数の不揮発性メモリセルから成るメモリアレイと、
前記不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路とを有し、
前記制御回路は２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する半導体装置。
【請求項２】
前記制御回路は２値で情報記憶を行うとき閾値電圧を低くする不揮発性メモリセルに対するベリファイレベルを前記その次に高い閾値電圧分布の上裾レベルとする請求項１記載の半導体装置。
【請求項３】
前記閾値電圧を低くする処理は不揮発性メモリセルが保持する電子を少なくする消去処理であり、前記閾値電圧を高くする処理は不揮発性メモリセルが保持する電子を多くする書込み処理である、請求項２記載の半導体装置。
【請求項４】
請求項１記載の半導体装置と、前記半導体装置に接続されるメモリコントローラと、前記メモリコントローラに接続される外部インタフェース端子とをカード基板に備えるメモリカード。
【請求項５】
前記メモリコントローラは、外部から前記メモリアレイの第１の記憶領域に対するアクセス指示に応答して多値による情報記憶又は多値による情報読出しを前記半導体装置に指示し、外部から前記メモリアレイの第２の記憶領域に対するアクセス指示に応答して２値による情報記憶又は２値による情報読出しを前記半導体装置に指示する請求項４記載のメモリカード。
【請求項６】
前記第１の記憶領域はデータの格納に利用され、前記第２の記憶領域は前記第１の記憶領域のデータに対する管理情報の格納に利用される請求項５記載メモリカード。
【請求項７】
不揮発性メモリと、前記不揮発性メモリに接続されたメモリコントローラとを有する記憶装置であって、
前記メモリコントローラは、前記不揮発性メモリに対する多値による情報記憶若しくは多値による情報読出し、又は２値による情報記憶若しくは２値による情報読出しを制御し、
前記不揮発性メモリは、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを有し、前記不揮発性メモリセルに２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する記憶装置。
【請求項８】
前記不揮発性メモリは２値で情報記憶を行うとき閾値電圧を低く制御した不揮発性メモリセルに対する読出し判定レベルを、前記その次に高い閾値電圧分布の上裾レベルとする請求項７記載の記憶装置。
【請求項９】
不揮発性メモリと、前記不揮発性メモリに接続されたメモリコントローラとを有する記憶装置であって、
前記メモリコントローラは、前記不揮発性メモリに対する多値による情報記憶若しくは多値による情報読出し、又は２値による情報記憶若しくは２値による情報読出しを制御し、
前記不揮発性メモリは、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを有し、前記不揮発性メモリセルに２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における複数の閾値電圧分布のうち半分よりも高い方に位置する複数の閾値電圧分布の間のレベルになるように制御する記憶装置。
【請求項１０】
前記不揮発性メモリは２値で情報記憶を行うとき閾値電圧を低く制御した不揮発性メモリセルに対するベリファイレベルを、前記読出し判定レベルの直下の閾値電圧分布の上裾レベルとする請求項９記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４値のような多値による情報記憶と２値による情報記憶が可能な半導体装置などに関し、例えば不揮発性のメモリカードに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、４値による記憶情報記憶と２値による情報記憶とを行うことができるフラッシュメモリについて記載される。これによれば、コマンドによって２値読出し動作（ダイレクトフラッシュアクセス）が指定されると、１個のメモリセルに記憶されている記憶情報を１ビットの記憶情報として読出す。即ち、ダイレクトフラッシュアクセス対象のメモリセルに対する情報記憶は、読出しの動作マージンを大きく採ることを考慮して、消去状態（最も低い閾値電圧分布の状態）又は閾値電圧分布の最も高い第３の書込み状態の２通りの状態から選択する。読出し動作では消去状態と第３の書込み状態との間の電圧を読出しワード線電圧とし、それによって読み出された記憶情報を２値の記憶情報に対する読出しデータとしてそのまま用いる。これにより、メモリセルから読出した記憶情報を多値から２値へ変換する動作が省略され、データを外部に読出すまでの時間を短縮することができる。例えば前記ダイレクトフラッシュアクセスの対象をファイルのセクタデータに対する管理領域のデータとすれば、セクタデータの有効性や代替の有無等を速く判定することができるので、ファイルアクセスを高速化することができる。
【０００３】
【特許文献１】ＷＯ  ０３／０８５６７６Ａ１国際公開パンフレット（第１４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は４値による情報記憶と２値による情報記憶が可能なフラッシュメモリについて検討した。特に、情報記憶に高い信頼性を必要とするデータ若しくはセキュリティを要するデータの格納に２値記憶を用いて４値記憶よりも短時間で行うことについて検討した。
【０００５】
第１の検討事項は短時間でデータの格納を行うことである。上記特許文献に記載されるように、２値で情報記憶を行うとき閾値電圧を高く制御した不揮発性メモリセルに対する読出し判定レベルを、多値の情報記憶における最も高い閾値電圧分布と最も低い閾値電圧分布との間のレベルにすると、記憶情報の書き換えに際して、メモリセルを最も高い閾値電圧分布の状態から最も低い閾値電圧分布の状態に消去するとき、４値による情報記憶を行う場合と同じ処理時間が必要になる。最も低い閾値電圧分布の幅は多値の情報記憶の場合と同じように狭い幅にしなければならず、そのためには、過消去のメモリセルに対してビット単位で書き戻しを行う処理が必要になってくるからである。セキュリティが必要な記憶領域に対する書き換えはその性質上短時間で完了することが望ましく、そのような要求を満足させるには処理時間が長くなって不充分であることが本発明者によって見出された。
【０００６】
第２の検討事項は過消去対策である。消去状態の最も低い閾値電圧分布の幅を狭くする程、消去過程において書き戻し対象にされる過消去のメモリセルの数が多くなる。書き戻し前に電源が遮断されると過消去状態のメモリセルがそのまま残ってしまい、メモリセルアレイの構造によっては、当該消去対象であったアドレスから読み出す情報だけでなく、他のアドレスからの読み出し動作に於いても適切にデータを読み出すことができなくなる虞がある。特に情報記憶に高い信頼性が必要なデータの格納には過消去によるそのような不良を生じ難いことが望ましい。電源が遮断されたとき消去中のメモリセルを不使用にするなどの過消去対策を別途施せばよいのであるが、そのような過消去対策による救済が行われればそれに時間がかかり、前記記憶情報の書き換え処理時間の短縮という要請に反する結果となる。結局、過消去対策を施しても、高信頼性データの格納には４値記憶よりも読出しマージンの大きな２値記憶を用いるような場合には、消去過程においても極力過消去状態を生じないことが必要であるということが本発明者によって見出された。そのような電源遮断は例えばメモリカードの書き換え中に当該メモリカードをカードスロットから取り出すことによって生ずる。
【０００７】
本発明の目的は、半導体装置、メモリカード若しくは記憶装置において多値による情報記憶に代えて２値による情報記憶を行うときは記憶情報の消去若しくは書き換え処理に要する時間を短縮することである。
【０００８】
本発明の別の目的は、半導体装置、メモリカード若しくは記憶装置において多値による情報記憶に代えて２値による情報記憶を行うときは消去過程で過消去状態を生じ難くすることである。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕半導体装置は、閾値電圧の相違によって情報を記憶する複数の不揮発性メモリセルから成るメモリアレイと、前記不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路とを有する。前記制御回路は２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する。
【００１２】
上記より、多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間の前記読出し判定レベルを境に、上側に閾値電圧の高い方の分布が存在し、下側に閾値電圧の低い方の分布が存在するから、閾値電圧の低い方の分布の幅は閾値電圧分布全体の大凡３／４以上になる。記憶情報の書き換えに際して、高い方の閾値電圧分布を低い方の閾値電圧分布に初期化するとき、低い方の閾値電圧分布の許容幅は前記全体の大凡３／４以上になり、消去処理過程でその閾値電圧が低い方の閾値電圧分布よりも低くなるような過消去状態になることはなく、或いはあってもその割合は極めて小さくなる。さらに、消去処理過程で過消去状態になる不揮発性メモリセルの数が少なくなればメモリセル単位に書き戻し処理に要する時間も格段に短縮され、メモリセル単位で閾値電圧を高くする書込み処理時間も短くなり、結果として、記憶情報の書き換えに要する時間が短縮可能になる。
【００１３】
本発明の具体的な形態では、前記制御回路は２値で情報記憶を行うとき閾値電圧を低くする不揮発性メモリセルに対するベリファイレベルを前記その次に高い閾値電圧分布の上裾レベルとするのがよい。また、前記閾値電圧を低くする処理は不揮発性メモリセルが保持する電子を少なくする消去処理であり、前記閾値電圧を高くする処理は不揮発性メモリセルが保持する電子を多くする書込み処理である。
【００１４】
上記半導体装置を用いるメモリカードは、前記半導体装置、前記半導体装置に接続されるメモリコントローラ、前記メモリコントローラに接続される外部インタフェース端子とをカード基板に備える。
【００１５】
例えば前記メモリコントローラは、外部から前記メモリアレイの第１の記憶領域に対するアクセス指示に応答して多値による情報記憶又は多値による情報読出しを前記半導体装置に指示し、外部から前記メモリアレイの第２の記憶領域に対するアクセス指示に応答して２値による情報記憶又は２値による情報読出しを前記半導体装置に指示する。前記第１の記憶領域はデータの格納に利用され、前記第２の記憶領域は前記第１の記憶領域のデータに対する管理情報の格納に利用される。管理情報は例えば復号キー又はセクタ管理情報などである。
【００１６】
〔２〕記憶装置は不揮発性メモリと、前記不揮発性メモリに接続されたメモリコントローラとを有する。前記メモリコントローラは、前記不揮発性メモリに対する多値による情報記憶若しくは多値による情報読出し、又は２値による情報記憶若しくは２値による情報読出しを制御する。前記不揮発性メモリは、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを有し、前記不揮発性メモリセルに２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する。
【００１７】
これにより、閾値電圧の低い方の分布の幅は閾値電圧分布全体の半分より大きくなるから、記憶情報の書き換えに際して、高い方の閾値電圧分布を低い方の閾値電圧分布に初期化するとき、その閾値電圧が低い方の閾値電圧分布よりも低くなるような過消去状態となる割合は小さい。さらに、書き戻し処理に要する時間も格段に短縮され、メモリセル単位で閾値電圧を高くする書込み処理時間も短くなり、結果として、記憶情報の書き換えに要する時間を短縮することが可能になる。
【００１８】
本発明の具体的な形態では、前記不揮発性メモリは２値で情報記憶を行うとき閾値電圧を低く制御した不揮発性メモリセルに対する読出し判定レベルを、前記その次に高い閾値電圧分布の上裾レベルとする。
【００１９】
〔３〕記憶装置は不揮発性メモリと、前記不揮発性メモリに接続されたメモリコントローラとを有する。前記メモリコントローラは、前記不揮発性メモリに対する多値による情報記憶若しくは多値による情報読出し、又は２値による情報記憶若しくは２値による情報読出しを制御する。前記不揮発性メモリは、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを有し、前記不揮発性メモリセルに２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における複数の閾値電圧分布のうち半分よりも高い方に位置する複数の閾値電圧分布の間のレベルになるように制御する。
【００２０】
これにより、閾値電圧の低い方の分布の幅は閾値電圧分布全体の半分より大きくなるから、記憶情報の書き換えに際して、高い方の閾値電圧分布を低い方の閾値電圧分布に初期化するとき、その閾値電圧が低い方の閾値電圧分布よりも低くなるような過消去状態となる割合は小さい。さらに、書き戻し処理に要する時間も格段に短縮され、メモリセル単位で閾値電圧を高くする書込み処理時間も短くなり、結果として、記憶情報の書き換えに要する時間を短縮することが可能になる。
【００２１】
本発明の具体的な形態では、前記不揮発性メモリは２値で情報記憶を行うとき閾値電圧を低く制御した不揮発性メモリセルに対するベリファイレベルを、前記読出し判定レベルの直下の閾値電圧分布の上裾レベルとする。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２３】
すなわち、半導体装置、メモリカード若しくは記憶装置において多値による情報記憶に代えて２値による情報記憶を行うときは記憶情報の消去若しくは書き換え処理に要する時間を短縮することができる。
また、半導体装置、メモリカード若しくは記憶装置において多値による情報記憶に代えて２値による情報記憶を行うときは消去過程で過消去状態を生じ難い。
【発明を実施するための最良の形態】
【００２４】
《フラッシュメモリ》
図１には半導体装置としてフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００２５】
３で示されるものはメモリアレイ（ＭＲＹ）であり、メモリマット及びセンスラッチ回路を有する。メモリマット３は電気的に消去及び書込み可能な不揮発性メモリセルを多数有し、不揮発性メモリセルのデータ端子がビット線に並列に接続される、ＡＮＤ或いはＮＯＲ型などのアレイ形態を形成する。
【００２６】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ４に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたセクタアドレスはマルチプレクサ（ＭＰＸ）４からセクタアドレスバッファ（ＳＡＢＵＦ）５に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ４からＹアドレスカウンタ（ＹＡＣＵＮＴ）６にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ７（ＤＩＢＵＦ）に供給され、データ出力バッファ（ＤＯＢＵＦ）８から出力されるリードデータはマルチプレクサ４を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００２７】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ４から内部制御回路（ＩＰＣＮＴ）１０に供給される。
【００２８】
セクタアドレスバッファ５に供給されたセクタアドレスはＸデコーダ（ＸＤＥＣ）９でデコードされ、そのデコード結果にしたがってメモリアレイ３からワード線を選択する。ＹアドレスがプリセットされるＹアドレスカウンタ６は、特に制限されないが、１１ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙデコーダ（ＹＤＥＣ）１１にＹゲート（ＹＧＡＴ）１２の選択信号を順次出力させる。Ｙゲート１２は２０４８バイトのデータレジスタ（ＤＲＥＧ）１３の入力ノードをバイト単位で入力データコントローラ（ＩＤＣＮＴ）１５のバイト出力に同通させ、またはデータ出力バッファ８のバイト入力に導通させる。例えばセクタの途中のアドレスがＹアドレスカウンタ６にプリセットされた場合、データ出力動作では、データレジスタ１３に読み出されたセクタデータがその先頭アドレスを起点に順次バイト単位でＹゲート１２からデータ出力バッファ８に供給され、また、データ入力動作では入力データバッファ７から入力データコントローラ１５に与えられるデータがその先頭アドレスを起点にＹゲート１２からバイト単位でデータレジスタ１３にラッチされる。
【００２９】
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００３０】
チップイネーブル信号／ＣＥはフラッシュメモリチップ１の選択を行なう信号であり、ローレベルでフラッシュメモリチップ（デバイス）１をアクティブに、ハイレベルでフラッシュメモリチップ１をスタンバイ状態にする。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリチップ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリチップ1は消去及び書込み禁止とされる。パワー・オン・リードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリチップ１に初期化動作を指示する。
【００３１】
内部制御回路１０は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去、書込み及び読出しなどの内部動作を制御する。また、内部制御回路１０はレディー・ビジー信号Ｒ／Ｂ、マスタリセット信号／ＭＲＥＳを出力する。レディー・ビジー信号Ｒ／Ｂはフラッシュメモリチップ１の動作中にそのローレベルによりビジー状態を外部に通知する。
【００３２】
図２にはメモリマット３における不揮発性メモリセルのアレイ構成が例示される。同図には代表的に４個の揮発性メモリセル２０が示される。不揮発性メモリセル２０は、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルの場合、コントロールゲートはワード線ＷＬｉ，ＷＬｊに、ドレインはビット線ＢＬｎ、ＢＬｍに、ソースはソース線ＳＬｉ，ＳＬｊに接続される。スタックドゲート構造の不揮発性メモリセルに対する消去処理は、特に制限されないが、消去バイアスとしてコントロールゲートに正の高電圧を印加しフローティングゲートの電子を放出させることで閾値電圧を低くする処理とされる。スタックドゲート構造の不揮発性メモリセルに対する書込み処理は、特に制限されないが、書込みバイアスとしてドレインに負の高電圧を印加しフローティングゲートに電子を注入することで閾値電圧を高くする処理とされる。読出し処理は、所定の読出し判定レベルをワード線選択レベルとしてメモリセルトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れるレベル変化によって記憶情報を検出可能にする処理とされる。
【００３３】
図３には４値の情報記憶による閾値電圧分分布が例示される。図４には２値の情報記憶による閾値電圧分分布が例示される。前記内部制御回路１０は不揮発性メモリセル２０に対して４値の情報記憶と２値の情報記憶の双方を可能にする。４値の情報記憶と２値の情報記憶に対しては各々に個別化された消去コマンド、書込みコマンド、及び読み出しコマンドが用意されている。
【００３４】
図３において閾値電圧分布Ｄｒｎｇは消去状態（記憶情報“００”）、閾値電圧分布Ｃｒｎｇは第１書込み状態（記憶情報“０１”）、閾値電圧分布Ｂｒｎｇは第２書込み状態（記憶情報“１０”）、閾値電圧分布Ａｒｎｇは第３書込み状態（記憶情報“１１”）とされる。ＲＬ１〜ＲＬ３は不揮発性メモリセルに対する読出し判定レベルであり、記憶情報を判定するとき不揮発性メモリセルにワード線選択レベルとして与えられる。例えば、読出し判定レベルＲＬ１によって不揮発性メモリセルのオン状態又はオフ状態を判定し、オン状態のときは更に読出し判定レベルＲＬ０によって不揮発性メモリセルのオン状態又はオフ状態を判定し、オン状態であれば閾値電圧分布Ｄｒｎｇの消去状態（記憶情報“００”）であることが判別され、オフ状態であれば閾値電圧分布Ｃｒｎｇの第１書込み状態（記憶情報“０１”）であることが判別される。これに対し読出し判定レベルＲＬ１により不揮発性メモリセルがオフ状態であると判定されたときは更に読出し判定レベルＲＬ２によって不揮発性メモリセルのオン状態又はオフ状態を判定し、オン状態であれば閾値電圧分布Ｂｒｎｇの第２書き込み状態（記憶情報“１０”）であることが判別され、オフ状態であれば閾値電圧分布Ａｒｎｇの第３書込み状態（記憶情報“１１”）であることが判別される。
【００３５】
図４において閾値電圧分布Ｂ＿Ｄｒｎｇは消去状態（記憶情報“０”）、閾値電圧分布Ａｒｎｇは書込み状態（記憶情報“１”）とされる。図４の閾値電圧分布Ａｒｎｇは図３の第３書込み状態の閾値電圧分布Ａｒｎｇと同じである。閾値電圧分布Ｂ＿Ｄｒｎｇは図３の消去状態の閾値電圧分布Ｄｒｎｇの下限から第２書込み状態の閾値電圧分布Ｂｒｎｇの上限に至る範囲とされる。２値読出しの読出し判定レベルはＲＬ２とされる。
【００３６】
図５には４値消去処理フローが例示される。不揮発性メモリセルに所定電圧の消去バイアスを所定時間印加して（Ｓ１）、過剰消去（過消去とも称する）チェックを行う（Ｓ２）。ここでの過剰消去チェックは不揮発性メモリセルの閾値電圧がベリファイレベルＶＬ０以上であるかを判定することである。過剰消去でなければ消去チェックを行う（Ｓ３）。ここでの消去チェックは不揮発性メモリセルの閾値電圧がベリファイレベルＶＬ１以下であるかを判定することである。ベリファイレベルＶＬ１以下でなければ再度消去バイアスを印加し（Ｓ１）、過剰消去であれば書込みバイアスを印加して書き戻しを行い（Ｓ４）、最終的に、消去処理対象の全ての不揮発性メモリセルの閾値電圧が消去状態の閾値電圧分布Ｄｒｎｇの中に入るまで上記Ｓ１〜Ｓ４の処理を繰り返す。消去バイアスの印加はワード線単位で行われ、書き戻しのための書込みバイアスの印加はビット単位で制御される。
【００３７】
図６には４値書込み処理フローが示される。書込み処理は上記消去処理の後に行われる。書込み処理では、閾値電圧分布Ａｒｎｇの第３書込み状態（記憶情報“１１”）にすべき不揮発性メモリセルのための書込みバイアス印加（Ｓ１１）とベリファイレベルＶＬ６によるベリファイチェック（Ｓ１２）を繰り返し、次に、閾値電圧分布Ｂｒｎｇの第２書き込み状態（記憶情報“１０”）にすべき不揮発性メモリセルのための書込みバイアス印加（Ｓ１３）とベリファイレベルＶＬ４によるベリファイチェック（Ｓ１４）を繰り返し、最後に閾値電圧分布Ｃｒｎｇの第１書込み状態（記憶情報“０１”）にすべき不揮発性メモリセルのための書込みバイアス印加（Ｓ１５）とベリファイレベルＶＬ２によるベリファイチェック（Ｓ１６）を繰り返す。前記ステップＳ１１，Ｓ１３，Ｓ１５において実際に書込みバイアスを印加するか否かは、書き込みデータの２ビット毎の値によって制御される。単位２ビットが“１１”の不揮発性メモリセルにはＳ１１で書き込みバイアスを印加し、単位２ビットが“１０”の不揮発性メモリセルにはＳ１３で書き込みバイアスを印加し、単位２ビットが“０１”の不揮発性メモリセルにはＳ１５で書き込みバイアスを印加し、単位２ビットが“００”の不揮発性メモリセルには書き込みバイアスの印加を抑止する。最後に、上裾チェック（Ｓ１７）を行う。すなわち、閾値電圧分布Ｂｒｎｇの第２書込み状態（記憶情報“１０”）にすべき不揮発性メモリセルに対してはその閾値電圧がベリファイレベルＶＬ５以下であること、閾値電圧分布Ｃｒｎｇの第１書込み状態（記憶情報“０１”）にすべき不揮発性メモリセルに対してはその閾値電圧がベリファイレベルＶＬ３以下であること、閾値電圧分布Ｄｒｎｇの消去状態（記憶情報“００”）にすべき不揮発性メモリセルに対してはその閾値電圧がベリファイレベルＶＬ１以下であることをチェックする。閾値電圧が目的の閾値電圧分布の上裾以下であれば、書込みは正常終了（ＰＡＳＳ）、１ビットでも上裾を越えていれば異常終了（ＦＡＩＬ）とされ、消去処理からやり直しとされる。
【００３８】
図７には２値消去処理フローが例示される。不揮発性メモリセルに所定電圧の消去バイアスを所定時間印加して（Ｓ１）、過剰消去（過消去とも称する）チェックを行う（Ｓ２）。ここでの過剰消去チェックは不揮発性メモリセルの閾値電圧がベリファイレベルＶＬ０以上であるかを判定することである。過剰消去でなければ消去チェックを行う（Ｓ５）。ここでの消去チェックは不揮発性メモリセルの閾値電圧がベリファイレベルＶＬ５以下であるかを判定することである。ベリファイレベルＶＬ５以下でなければ再度消去バイアスを印加し（Ｓ１）、過剰消去であれば書込みバイアスを印加して書き戻しを行い（Ｓ４）、最終的に、消去処理対象の全ての不揮発性メモリセルの閾値電圧が消去状態の閾値電圧分布Ｂ＿Ｄｒｎｇの中に入るまで上記Ｓ１、Ｓ２，Ｓ４，Ｓ５の処理を繰り返す。
【００３９】
図５の４値消去処理と比べると、２値記憶の消去状態における閾値電圧分布Ｂ＿Ｄｒｎｇは４値記憶の消去状態における閾値電圧分布Ｄｒｎｇの約３倍の幅を持っている。これにより、消去処理過程でその閾値電圧が目的の閾値電圧分布以下になるような過消去状態になることはなく、或いはあってもその割合はき極めて小さくなる。さらに、消去処理過程で過消去状態になる不揮発性メモリセルの数が少なくなればメモリセル単位の書き戻し処理に要する時間も格段に短縮される。したがって、４値記憶に比べて２値記憶における消去処理時間は格段に短くなる。この処理時間短縮効果は単に２値記憶だから得られるものではない。２値で情報記憶を行うとき閾値電圧の高い書込み状態にされる不揮発性メモリセルに対する読出し判定レベルが４値の情報記憶における最も高い閾値電圧分布Ａｒｎとその次に高い閾値電圧分布Ｂｒｎとの間のレベルＲＬ２になるように制御されているからである。２値で情報記憶を行う場合に、図９の比較例に示すように、閾値電圧の高い書込み状態にされる不揮発性メモリセルに対する読出し判定レベルが４値の情報記憶における最も高い閾値電圧分布Ａｒｎと最も低い閾値電圧分布Ｄｒｎとの間のレベルＲＬ１になるように制御する場合には、消去状態の閾値電圧分布は４値記憶の場合と同じように狭くなるから消去時間の短縮を期待することはできない。
【００４０】
図８には２値書込み処理フローが示される。書込み処理は上記消去処理の後に行われる。書込み処理では、閾値電圧分布Ａｒｎｇの第３書込み状態（記憶情報“１”）にすべき不揮発性メモリセルのための書込みバイアス印加（Ｓ１１）とベリファイレベルＶＬ６によるベリファイチェック（Ｓ１２）を繰り返す。前記ステップＳ１１において実際に書込みバイアスを印加するか否かは、書き込みデータの１ビット毎の値によって制御される。単位１ビットが“１”の不揮発性メモリセルにはＳ１１で書き込みバイアスを印加し、単位１ビットが“０”の不揮発性メモリセルには書き込みバイアスの印加を抑止する。最後に、上裾チェック（Ｓ１８）を行う。ここでは、閾値電圧分布Ｂ＿Ｄｒｎｇの消去状態（記憶情報“０”）にすべき不揮発性メモリセルに対してその閾値電圧がベリファイレベルＶＬ５以下であることをチェックする。閾値電圧が目的の閾値電圧分布の上裾以下であれば、書込みは正常終了（ＰＡＳＳ）、１ビットでも上裾を越えていれば異常終了（ＦＡＩＬ）とされ、消去処理からやり直しとされる。
【００４１】
図６の４値書込み処理に比べると、設定すべき書込み閾値電圧分布はＡｒｎｇの一種類だけであり、上裾チェックも一種類の閾値電圧分布Ｂ＿Ｄｒｎｇに対して行うだけでよく、２値記憶の書込み処理時間も４値記憶に比べて短くなる。
【００４２】
結果として、図４の閾値電圧分布による２値記憶を用いることにより、図３の４値記憶、図９の比較例に係る２値記憶に比べて、記憶情報の書き換えに要する消去処理及び書き込み処理の時間を短縮することができる。更に、消去処理過程において過消去状態になる不揮発性メモリセルの数も格段に少ないから不所望な電源遮断によって過消去状態の不揮発性メモリセルが残る確立も小さくすることができる。別途過消去対策が施されている場合には、いずれにしても過消去状態の不揮発性メモリセルが残ることはないが、図４の２値記憶を行う場合には過消去対策が実施される割合が少なくなり、この点においても情報記憶の信頼性が向上される。
【００４３】
《メモリカード》
図１０には図１のフラッシュメモリを適用したメモリカードが示される。メモリカード３１は消去及び書き込み可能な前記フラッシュメモリ（ＦＬＡＳＨ）１と、メモリ制御及び外部インタフェース制御を行うカードコントローラ（ＣＣＮＴ）３５とを、実装基板に備えて成る。
【００４４】
前記フラッシュメモリ１はカードコントローラ３５のアクセス制御を受ける。図１において、前記カードコントローラ３５は、例えばホストコンピュータ（ホスト装置）との間で外部インタフェース制御を行う。カードコントローラ３５は、ホストコンピュータからの指示に従って、フラッシュメモリ１をアクセスするアクセス制御機能を有する。このアクセス制御機能はハードディスク互換の制御機能であり、例えばホストコンピュータがセクタデータの集合をファイルデータとして管理するとき、カードコントローラ３５は論理アドレスとしてのセクタアドレスと物理メモリアドレスとを対応させてフラッシュメモリ１のアクセス制御を行う。図１に従えば、前記カードコントローラ３５は、ホストインタフェース回路（ＨＩＦ）４０、演算制御手段としてのマイクロプロセッサ（ＭＰＵ）４１、フラッシュコントローラ（ＦＣＮＴ）４２、バッファコントローラ（ＢＣＮＴ）４３、及びバッファメモリ（ＢＵＦＭ）４４から成る。前記フラッシュコントローラ４２は図示を省略するＥＣＣ回路を備える。バッファメモリ４４はＤＲＡＭ（Dynamic Random Access memory）又はＳＲＡＭ（Static Random Access Memory）等から成る。
【００４５】
前記ＭＰＵ４１は、ＣＰＵ（Central Processing Unit）４５、プログラムメモリ（ＰＧＭ）４６及びワークＲＡＭ（ＷＲＡＭ）４７などを有し、カードコントローラ３５を全体的に制御する。プログラムメモリ４６はＣＰＵ４５の動作プログラムなどを保有する。
【００４６】
前記ホストインタフェース回路４０は、ＡＴＡ（ATAttachment）、ＩＤＥ（Integrated Device Electronics）、ＳＣＳＩ（Small Computer System Interface）、ＭＭＣ（MultiMediaCard）、ＰＣＭＣＩＡ（Personal Computer Memory Card International Association）等の所定のプロトコルに従って、パーソナルコンピュータ又はワークステーションなどのホストコンピュータとインタフェースを行う回路である。ホストインタフェース動作の制御はＭＰＵ４１が行う。
【００４７】
前記バッファコントローラ４３はＭＰＵ４１から与えられるアクセス指示に従って、バッファメモリ４４のメモリアクセス動作を制御する。バッファメモリ４４にはホストインタフェース４０に入力されたデータ、又はホストインタフェース４０から出力するデータが一時的に保持される。また、バッファメモリ４４には、フラッシュメモリ１から読み出されたデータ又はフラッシュッメモリ１に書き込まれるデータが一時的に保持される。
【００４８】
フラッシュコントローラ４２はＭＰＵ４１から与えられるアクセス指示に従って、フラッシュメモリ１に対する、読み出し動作、消去動作及び書き込み動作を制御する。フラッシュコントローラ４２は、読み出し動作において読み出しコマンドや読み出しアドレス情報等の読み出し制御情報を出力し、書き込み動作において書き込みコマンドコード及び書き込みアドレス情報などの書き込み制御情報を出力し、消去動作において消去コマンド等の消去制御情報を出力する。図示を省略するＥＣＣ回路は、ＭＰＵ４１から与えられる指示に従って、フラッシュメモリ１に書き込むデータに対してエラー訂正符号（エラー訂正コード）を生成して、書込みデータに付加する。また、フラッシュメモリ１から読み出された読み出しデータを当該読み出しデータに付加されているエラー訂正符号を用いてエラー検出・訂正処理を行い、そのエラー訂正能力範囲のエラーに対して訂正を行う。
【００４９】
フラッシュメモリ１はその不揮発性メモリアレイ（ＡＲＹ）３に、４値記憶の対象とされる第１の記憶領域ＡＲＹｆ）３Ａと、２値記憶の対象とされる第２の記憶領域（ＡＲＹｓ）３Ｂとを有する。前記第１の記憶領域３Ａはデータの格納に利用され、前記第２の記憶領域３Ｂは前記第１の記憶領域３Ａのデータに対する管理情報の格納に利用される。例えば管理情報は、第１の記憶領域３Ａをアクセスするために必要な鍵データ、セキュリティーを要するＩＤ情報、或いはセクタ毎の論理アドレス情報又はセクタの有効性を示すフラグ情報などとされる。
【００５０】
フラッシュコントローラ４２は、ホスト装置から前記メモリアレイの第１の記憶領域３Ａに対するアクセス指示があると、これに応答して４値による情報記憶又は多値による情報読出しを前記フラッシュメモリ１に指示し、ホスト装置から前記メモリアレイの第２の記憶領域３Ｂに対するアクセス指示があると、これに応答して２値による情報記憶又は２値による情報読出しを前記フラッシュメモリに指示する。ホスト装置はメモリカードのアクセスに際して２値記憶と４値記憶の区別を認識することを要しない。フラッシュコントローラ４２は第１の記憶領域３Ａに割り当てられる論理アドレスと第２の記憶領域３Ｂに割り当てられる論理アドレスの情報を保持する。
【００５１】
２値記憶の対象とされる第２の記憶領域３Ｂは、記憶情報の書き換えを短時間で行うことができ、情報機記憶の信頼性も高くなっているので、前記鍵データやＩＤ情報の記憶領域に用いるのに好適である。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、フラッシュメモリは複数のメモリバンクを備える構成であってもよい。各メモリバンクは前記ＭＲＹ、ＤＲＥＧ、ＹＧＡＴ、ＹＤＥＣ、及びＸＤＥＣを備える。不揮発性メモリはフラッシュメモリに限定されない。ＥＥＰＲＯＭ、或いは高誘電体メモリ等であってもよい。メモリカードにおいてコントローラとフラッシュを１チップで構成してもよい。そのようなチップはメモリカード用の記憶装置として位置付けることが可能である。４値書込み手順などは図６に限定されず適宜変更可能である。また、４値記憶における閾値電圧状態と対応する記憶情報の値、２値記憶における閾値電圧状態と対応する記憶情報の値との関係は上記の例に限定される適宜変更可能である。
【００５４】
過消去防止という観点に照らせば本発明はＮＯＲ型に代表されるようにメモリセルが並列配置されたメモリアレイ構成を備えるものに適用される。
【図面の簡単な説明】
【００５５】
【図１】半導体装置としてフラッシュメモリを例示するブロック図である。
【図２】メモリマットにおける不揮発性メモリセルのアレイ構成を例示する回路図である。
【図３】４値の情報記憶による閾値電圧分分布を例示する度数分布図である。
【図４】２値の情報記憶による閾値電圧分分布を例示する度数分布図である。
【図５】４値消去処理フローを例示するフローチャートである。
【図６】４値書込み処理フローを例示するフローチャートである。
【図７】２値消去処理フローを例示するフローチャートである。
【図８】２値書込み処理フローを例示するフローチャートである。
【図９】閾値電圧の高い書込み状態にされる不揮発性メモリセルに対する読出し判定レベルが４値の情報記憶における最も高い閾値電圧分布Ａｒｎと最も低い閾値電圧分布Ｄｒｎとの間のレベルＲＬ１になるように制御される比較例に係る２値による情報記憶による閾値電圧分分布を例示する度数分布図である。
【図１０】図１のフラッシュメモリを適用したメモリカードを例示するブロック図である。
【符号の説明】
【００５６】
１  フラッシュメモリ
３  メモリアレイ
５  セクタアドレスバッファ
９  Ｘでコーダ
１０  内部制御回路
１１  Ｙでコーダ
１２  Ｙゲート
１３  データレジスタ
２０  不揮発性メモリセル
Ａｒｎｇ  第３書込み状態（記憶情報“１１”）の閾値電圧分布
Ｂｒｎｇ  第２書込み状態（記憶情報“１０”）の閾値電圧分布
Ｃｒｎｇ  第１書込み状態（記憶情報“０１”）の閾値電圧分布
Ｄｒｎｇ  消去状態（記憶情報“００”）の閾値電圧分布
ＶＬ０〜ＶＬ６  ベリファイレベル
ＶＬ５  ２値記憶における消去状態の上裾判定レベル
ＲＬ０〜ＲＬ２  読出し判定レベル
ＲＬ２  ２値記憶における読出し判定レベル
３１  メモリカード
３５  カードコントローラ
４０  ホストインタフェース回路
４１  プロセッサ
４２  フラッシュコントローラ
４５  ＣＰＵ
４６  プログラムメモリ
４７  ワークＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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