(57)【要約】【課題】ゲートエッチングの残余物の発生を防止するためのフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板の一定領域上にフローティングゲートパターンを形成する段階と、前記フローティングゲートパターンを含んだ半導体基板の所定の領域上に層間誘電膜を形成する段階と、全面にコントロールゲート用ポリシリコン膜を蒸着する段階と、化学的スパッタリングエッチング工程によって前記コントロールゲート用ポリシリコン膜の表面を平坦化させる段階と、前記コントロールゲート用ポリシリコン膜上にタングステン膜を形成する段階とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板の一定の領域上にフローティングゲートパターンを形成する段階と、
（ｂ）前記フローティングゲートパターンを含んだ半導体基板の所定の領域上に層間誘電膜を形成する段階と、
（ｃ）全面にコントロールゲート用ポリシリコン膜を蒸着する段階と、
（ｄ）化学的スパッタリングエッチング工程によって前記コントロールゲート用ポリシリコン膜の表面を平坦化させる段階と、
（ｅ）前記コントロールゲート用ポリシリコン膜上にタングステン膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記（ｃ）段階において、前記コントロールゲート用ポリシリコン膜の蒸着厚さは１０００〜５０００Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記（ｄ）段階の化学的スパッタリングエッチング工程は、化学的エッチング工程とスパッタリングエッチング工程を同時に適用した工程であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記（ｄ）段階の化学的スパッタリングエッチング工程のエッチング液として、フッ素系のガス、塩素系のガス、ＨＢｒおよびＨｌのいずれか一つを使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記（ｄ）段階で表面段差の低い部分にポリマーを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ポリマーはＯ２またはＮ２ガスを添加して形成することを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記Ｏ２またはＮ２ガスを全体ガスの０〜９０％の割合で添加することを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記（ｄ）段階でＡｒ、ＢＣｌ３およびＸｅの少なくとも一つを添加することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記（ｄ）段階は、プラズマエッチング装備内で行われる段階であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記プラズマエッチング装備は、ＩＣＰ(Inductively Coupled Plasma)型、マイクロウェーブ(Microwave)型およびＣＣＰ(CapacitiveCoupled Plasma)型のいずれか一つであることを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記プラズマエッチング装備の下部電極の温度を１０〜３００℃に設定することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記プラズマエッチング装備のバイアスパワーを１００〜２０００Ｗに設定することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記バイアスパワーを供給するソースの周波数を１００Ｈｚ〜１ＧＨｚに設定することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記プラズマエッチング装備の内壁および上部電極の温度を５０〜３００℃に設定することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フローティングゲートおよびＯＮＯ誘電体膜の段差部に発生するゲートエッチング残余物(residue)を防止するためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
図１は従来の技術に係るフラッシュメモリ素子の断面図である。図１を参照すると、７０ｎｍ級ＮＡＮＤフラッシュメモリ素子のゲートを製造するためには、まず、所定の工程で半導体基板１０のフィールド領域にＳＴＩ(Shallow Trench Isolation)構造の素子分離膜１１を形成し、前記半導体基板１０上に多数のフローティングゲートパターン１２を形成する。
【０００３】
前記フローティングゲートパターン１２の有無によって、表面トポロジーは谷地域Ｉと段差地域IIを持つ。前記谷地域Ｉは、隣り合うフローティングゲートパターン１２間の間隔が稠密であって谷状をしている部分であり、段差地域IIは、隣り合うフローティングゲートパターン１２間の間隔が広くて段差状をしている部分である。
【０００４】
その後、前記フローティングゲートパターン１２のトポロジー(topology)に沿って層間誘電体膜としてのＯＮＯ膜１３とキャッピングポリシリコン膜（図示せず）を蒸着した後、フォトおよびエッチング工程により、ペリ地域(Periregion)および選択トランジスタ領域(selective transistor region)に形成されたキャッピングポリシリコン膜とＯＮＯ膜１３を除去する。前記ＯＮＯ膜１３の除去結果、ＯＮＯ段差地域IIIが形成される。
【０００５】
次に、全面にコントロールゲート用ポリシリコン膜１４とタングステン膜１５を蒸着し、全面にハードマスク酸化膜１６を十分な厚さに蒸着する。
【０００６】
前記コントロールゲート用ポリシリコン膜１４とタングステン膜１５が前記フローティングゲートパターン１２およびＯＮＯ膜１３による表面トポロジーに沿って形成されるので、前記フローティングゲートパターン１２の谷地域Ｉ、段差地域IIおよび前記ＯＮＯ段差地域IIIに蒸着されるコントロールゲート用ポリシリコン膜１４とタングステン膜１５の厚さは、他の地域に蒸着される厚さに比べて一層厚くなる。
【０００７】
したがって、以後ゲートを形成するためのタングステン膜１５、コントロールゲート用ポリシリコン膜１４、ＯＮＯ膜１３、フローティングゲートパターン１２のエッチングの際にタングステン膜１５の厚さ差により前記タングステン膜１５がアンダーエッチ(under-etch)され、前記フローティングゲートパターン１２の谷地域Ｉ、段差地域IIおよび前記ＯＮＯ段差地域IIIにエッチング残余物が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、ゲートエッチングの残余物の発生を防止するためのフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、（ａ）半導体基板の一定の領域上にフローティングゲートパターンを形成する段階と、（ｂ）前記フローティングゲートパターンを含んだ半導体基板の所定の領域上に層間誘電膜を形成する段階と、（ｃ）全面にコントロールゲート用ポリシリコン膜を蒸着する段階と、（ｄ）化学的スパッタリングエッチング工程によって前記コントロールゲート用ポリシリコン膜の表面を平坦化させる段階と、（ｅ）前記コントロールゲート用ポリシリコン膜上にタングステン膜を形成する段階とを含むことを特徴とする。
【００１０】
好ましくは、前記（ｃ）段階でコントロールゲート用ポリシリコン膜の蒸着厚さは１０００〜５０００Åであることを特徴とする。
【００１１】
好ましくは、前記（ｄ）段階の化学的スパッタリングエッチング工程は、化学的エッチング工程とスパッタリングエッチング工程を同時に適用した工程であることを特徴とする。
【００１２】
好ましくは、前記（ｄ）段階でフッ素系のガス、塩素系のガス、ＨＢｒおよびＨｌのいずれか一つをエッチング液(etchant)として使用することを特徴とする。
【００１３】
好ましくは、前記（ｄ）段階で表面段差の低い部分にポリマーを形成することを特徴とする。
【００１４】
好ましくは、ポリマーはＯ２またはＮ２ガスを添加して形成することを特徴とする。
【００１５】
好ましくは、前記Ｏ２またはＮ２ガスを全体ガスの０〜９０％の割合で添加することを特徴とする。
【００１６】
好ましくは、前記（ｄ）段階でＡｒ、ＢＣｌ３およびＸｅの少なくとも一つを添加させることを特徴とする。
【００１７】
好ましくは、前記（ｄ）段階はプラズマエッチング装備内で行われる段階であることを特徴とする。
【００１８】
好ましくは、前記プラズマエッチング装備は、ＩＣＰ(Inductively Coupled Plasma)型、マイクロウェーブ(Microwave)型およびＣＣＰ(CapacitiveCoupled Plasma)型のいずれか一つであることを特徴とする。
【００１９】
好ましくは、前記プラズマエッチング装備の下部電極の温度を１０〜３００℃に設定することを特徴とする。
【００２０】
好ましくは、前記プラズマエッチング装備のバイアスパワーを１００〜２０００Ｗに設定することを特徴とする。
【００２１】
好ましくは、前記バイアスパワーを供給するソースの周波数を１００Ｈｚ〜１ＧＨｚに設定することを特徴とする。
【００２２】
好ましくは、前記プラズマエッチング装備の内壁および上部電極の温度を５０〜３００℃に設定することを特徴とする。
【発明の効果】
【００２３】
本発明は、次の効果がある。
１）コントロールゲート用ポリシリコン膜の厚さを高くし、スパッタリングエッチングおよび化学的エッチング工程を同時に適用した化学的スパッタリングエッチング工程でコントロールゲート用ポリシリコン膜の表面を平坦化させることにより、以後に蒸着するタングステン膜を均一な厚さに形成することができる。したがって、ゲートエッチングの際にフローティングゲート用ポリシリコン膜の谷地域、段差地域およびＯＮＯ段差地域に残余物の発生を防止することができる。
【００２４】
２）スパッタリングエッチングおよび化学的エッチング工程を同時に適用してエッチング速度を向上させることができるので、スループットが改善されるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２６】
図２（ａ）および図２（ｂ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【００２７】
まず、図２（ａ）に示すように、半導体基板２０のフィールド領域にＳＴＩ構造の素子分離膜２１を形成し、半導体基板２０上に多数のフローティングゲートパターン２２を形成する。
【００２８】
前記フローティングゲートパターン２２の有無によって、表面トポロジーは、谷地域Ｉと段差地域IIを持つ。前記谷地域Ｉは、隣り合うフローティングゲートパターン２２間の間隔が稠密であって谷状をしている部分であり、段差地域IIは、隣り合うフローティングゲートパターン２２間の間隔が広くて段差状をしている部分である。
【００２９】
その後、表面トポロジーに沿って全面にＯＮＯ膜２３とキャッピングポリシリコン膜（図示せず）を形成した後、フォトエッチング工程により、ペリ領域(peri region)および選択トランジスタ領域(selective transistor region)のキャッピングポリシリコン膜（図示せず）とＯＮＯ膜２３を除去する。上記の工程の結果、表面トポロジーはＯＮＯ膜２３の有無によってＯＮＯ段差地域IIIを持つ。
【００３０】
次に、全面にコントロールゲート用ポリシリコン膜２４を蒸着する。前記コントロールゲート用ポリシリコン膜２４は、下部層のトポロジーによる影響を最小化するために、その厚さを既存５００Å程度から１０００〜５０００Åに増やして蒸着する。
【００３１】
その後、化学的スパッタリングエッチング(chemicalsputtering etching)工程で前記コントロールゲート用ポリシリコン膜２４の表面を平坦化させる。
【００３２】
表面平坦化工程の際にスパッタリングエッチング工程のみを使用する場合、スパッタリングされたパーティクル(particle)がチャンバーの内壁に蒸着されて持続的な工程進行の際にチャンバーの内壁に厚い蒸着物層が形成され、この蒸着物層が工程進行中のウェーハ上に落ちるドロップパーティクル(dropparticle)現象が発生すると、ウェーハを捨てなければならないという問題が発生する。
【００３３】
このような問題を解決するために、スパッタリングエッチング完了の後、ウェーハをチャンバーから除去した後チャンバーの内部を自動的に洗浄するＷＡＣ(Wafer Auto Plasma Cleaning)工程を使用しているが、多くの工程時間がかかるという問題を持つ。
【００３４】
一方、化学的エッチングのみを適用する場合、等方性エッチングのみが起こるので、平坦化を実現させることができない。
【００３５】
本発明で使用する化学的スパッタリングエッチング(chemicalsputtering etching)工程は、スパッタリングエッチング(sputtering etching)と化学的エッチング(chemicaletching)を同時に適用する技術であって、スパッタリングエッチングによる平坦化効果はそのまま得ながら、これと同時にエッチング液とエッチングされる層との反応によって起こる副産物が揮発する化学的エッチングの特性を用いてドロップパーティクル問題なしに表面平坦化を可能にすることができる。
【００３６】
前記化学的スパッタリングエッチング工程は、ＩＣＰ(Inductively Coupled Plasma)型、マイクロウェーブ(Microwave)型、ＣＣＰ(CapacitiveCoupled Plasma)型のプラズマエッチング装備内で行う。
【００３７】
前記スパッタリングエッチングによって形成される副産物が揮発する特性を得るためには、プラズマエッチング装備の下部電極の温度が１０〜３００℃となるようにし、前記副産物が前記プラズマエッチング装備のチャンバーの内壁に再蒸着される比率を減少させるためには、プラズマエッチング装備のチャンバーの内壁または上部電極の温度が５０〜３００℃となるようにする。
【００３８】
スパッタリングエッチング特性を得るためには、バイアスパワーは１００〜２０００Ｗとし、前記バイアスパワーを提供するソースの周波数は１００Ｈｚ〜１ＧＨｚとする。
【００３９】
一方、化学的エッチング特性を得るために、エッチング液としてＣＦ４、ＮＦ３、ＳＦ６、ＣＨｘＦｙ（ｘ＋ｙ＝４）などのフッ素(fluorine)系のガス、Ｃｌ２、ＣＣｌ４などの塩素(chlorine)系のガス、ＨＢｒ、Ｈｌガスなどのガスのいずれか一つを使用することが良い。
【００４０】
また、スパッタリングエッチング特性を向上させるためには、Ａｒ、ＢＣＬ３、Ｘｅなどのガスを添加することが良い。
【００４１】
一方、ポリマーの形成によって谷地域Ｉのエッチング速度を減少させて平坦化特性を向上させるためには、Ｏ２とＮ２などのガスを全体ガスの０〜９０％の割合で添加することが良い。
【００４２】
以後、平坦化されたコントロールゲート用ポリシリコン膜２４上にタングステン膜２５を蒸着する。前記コントロールゲート用ポリシリコン膜２４の表面が平坦化された状態なので、前記タングステン膜２５はほぼ一定の厚さを持つ。前記タングステン膜２５とコントロールゲート用ポリシリコン膜２４とのシリサイド反応を防止するためには、前記タングステン膜２５を形成する前にＷＮ、ＴｉＮなどのシリサイド防止膜を追加することが良い。
【００４３】
その後、全面に酸化膜を用いてハードマスク膜２６を形成し、フォトエッチング工程によって前記ハードマスク膜２６をパターニングした後、パターニングされたハードマスク膜２６をマスクとして前記コントロールゲート用ポリシリコン膜２４とキャッピングポリシリコン膜とＯＮＯ膜２３とフローティングゲートパターン２２をエッチングしてゲートを形成する。
【００４４】
前記コントロールゲート用ポリシリコン膜２４の表面平坦化によって前記タングステン膜２５の蒸着厚さが一定なので、前記ゲート形成のためのエッチングの際にアンダーエッチ現象は発生しなくなる。
【図面の簡単な説明】
【００４５】
【図１】従来の技術によって製造されたフラッシュメモリ素子の断面図である。
【図２】（ａ）本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。            （ｂ）本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【符号の説明】
【００４６】
２０    半導体基板
２１    素子分離膜
２２    フローティングゲートパターン
２３    ＯＮＯ膜
２４    コントロールゲート用ポリシリコン膜
２５    タングステン膜
２６    ハードマスク膜
【図１】
2006270015.tif 000003
【図２】
2006270015.tif 000004