(57)【要約】【課題】  出力信号のＡＣ特性を自動調整する機能を備えた半導体装置を提供する。【解決手段】  第一及び第二の信号ＣＬＫ，ＲＤＸを複数の端子２ａ，２ｂから並行して出力する信号出力部１と、各端子２ａ，２ｂから出力される第一の信号ＣＬＫと第二の信号ＲＤＸの遅延時間を検出する遅延検出部６と、遅延時間に基づいて第一の信号ＣＬＫと第二の信号ＲＤＸとの間の遅延時間を相殺するように、信号出力部１と端子２ａとの間に遅延素子４ａ〜４ｄを挿入する遅延制御部７とを備えた。【選択図】      図１
2006126134.tif 000002
【特許請求の範囲】
【請求項１】
第一及び第二の信号を複数の端子から並行して出力する信号出力部と、
前記各端子から出力される前記第一の信号と第二の信号の遅延時間を検出する遅延検出部と、
前記遅延時間に基づいて、前記第一の信号と第二の信号との間の遅延時間を相殺するように、前記信号出力部と前記端子との間に遅延素子を挿入する遅延制御部と
を備えたことを特徴とする半導体装置。
【請求項２】
前記遅延制御部は、
直列に接続された複数の遅延素子と、
前記信号出力部と前記端子との間に介在する前記遅延素子の数を選択するスイッチ回路と、
前記遅延時間に相当する遅延素子を選択するように前記スイッチ回路を制御する遅延素子選択部と
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の端子と前記信号出力部との間に前記複数の遅延素子と前記スイッチ回路とをそれぞれ設け、前記遅延検出部には前記第一及び第二の信号のいずれが遅延しているかを検出する検出回路を備え、前記遅延制御部は、前記検出回路から出力される検出信号に基づいて、前記遅延素子を挿入する端子を選択することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数の端子と前記信号出力部との間に前記複数の遅延素子と前記スイッチ回路とをそれぞれ設け、前記遅延検出部は、前記第一及び第二の信号と内部クロック信号との間の位相差を検出し、前記遅延制御部は、前記位相差に基づいて前記第一及び第二の信号のいずれが遅延しているかを検出する検出回路と、前記位相差に基づいて前記第一の信号と第二の信号との間の遅延時間を算出する演算制御部とを備えたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記遅延検出部は、前記第一及び第二の信号のＥＯＲ論理を前記遅延時間として検出し、
前記遅延制御部は、
前記遅延時間に相当する前記遅延素子の数を検出する素子数検出部と、
前記素子数検出部の出力信号に基づいて前記スイッチ回路を開閉するスイッチ制御部と
を備えたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力信号のＡＣ特性を自動的に調整する機能を備えた半導体装置に関するものである。
近年、半導体装置の動作速度は益々高速化され、これにともなって半導体装置を接続する外部バスも高速化されている。このような状況において、外部バス等の影響による半導体装置の出力特性の変化を自動的に調整する機能を、半導体装置に備えることが必要となっている。
【背景技術】
【０００２】
外部バスに接続され、その外部バスに対し信号を出力する半導体装置では、外部バスに信号を出力する際のＡＣ特性が設計時に調整される。すなわち、外部バスの容量成分等による出力信号の遅延をシミュレーションにより予測し、遅延時間が規格に準拠するようにあらかじめ調整される。
【０００３】
また、半導体装置から出力される信号の遅延時間を測定する測定回路を半導体装置に備え、その測定回路の測定結果に基づいて、遅延時間を適正化するための制御信号を外部から半導体装置に供給することも行われている。
【０００４】
特許文献１には、外部バスに出力される信号の遅延時間を高精度に設定するために、遅延時間の測定精度を向上させる遅延時間測定方法が開示されている。
【特許文献１】特開２００１−９４４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、半導体装置及び外部バスの動作速度が高速化されると、半導体装置の周囲温度あるいは湿度等の外部環境の変化や、外部バスの寄生容量がＡＣ特性に大きな影響を及ぼし、事前のシミュレーションだけでは規格を確実に満足させることができない。
【０００６】
また、出力信号の遅延時間を測定し、その遅延時間を適正化するための制御信号を外部から半導体装置に供給する構成では、外部環境の変化等による遅延時間の変動に対し、リアルタイムで応答することができないという問題点がある。
【０００７】
この発明の目的は、出力信号のＡＣ特性を自動調整する機能を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的は、第一及び第二の信号を複数の端子から並行して出力する信号出力部と、前記各端子から出力される前記第一の信号と第二の信号の遅延時間を検出する遅延検出部と、前記遅延時間に基づいて前記第一の信号と第二の信号との間の遅延時間を相殺するように、前記信号出力部と前記端子との間に遅延素子を挿入する遅延制御部とを備えた半導体装置により達成される。
【発明の効果】
【０００９】
本発明によれば、出力信号のＡＣ特性を自動調整する機能を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
（第一の実施の形態）
図１は、半導体装置に搭載されるＡＣ自動調整回路の第一の実施の形態を示す。外部バス信号コントロールユニット（信号出力部）１は、出力パッド２ａ，２ｂを介して外部バスに対しクロック信号ＣＬＫと出力データＲＤＸとを同期して出力する。
【００１１】
前記外部バス信号コントロールユニット１と出力パッド２ａとの間には、スイッチ回路３ａが介在される。また、クロック信号ＣＬＫは、直列に複数段接続された遅延素子４ａ〜４ｄに入力され、各遅延素子４ａ〜４ｄの出力端子はそれぞれスイッチ回路３ｂ〜３ｅを介して出力パッド２ａに接続されている。
【００１２】
前記出力パッド２ａ，２ｂは、等距離の配線５ａ，５ｂを介して遅延検出部６に接続される。遅延検出部６は、図２に示すように、クロック信号ＣＬＫに対する出力データＲＤＸの遅延を検出し、その遅延部分でＨレベルとなる検出信号ＣＸを差分計測部（遅延制御部）７に出力する。すなわち、遅延検出部６はクロック信号ＣＬＫと出力データＲＤＸのＥＯＲ論理を出力する。
【００１３】
前記差分計測部７の具体的構成を図３に示す。差分計測部７は直列に複数段接続された遅延素子８ａ〜８ｄと、複数のフリップフロップ回路FF１〜FF３と、スイッチ制御部９とからなり、これらにより遅延素子選択部お呼び素子数検出部が構成される。各遅延素子８ａ〜８ｄの遅延時間は前記遅延素子４ａ〜４ｄと同一に設定されている。
【００１４】
前記検出信号ＣＸは、前記遅延素子８ａ〜８ｄの初段に入力されるとともに、前記フリップフロップ回路FF１〜FF３にデータＤとして入力される。フリップフロップ回路FF１には、前記遅延素子８ａの出力信号がクロック信号ＣＫとして入力され、フリップフロップ回路FF２には、前記遅延素子８ｂの出力信号がクロック信号ＣＫとして入力され、フリップフロップ回路FF３には、前記遅延素子８ｃの出力信号がクロック信号ＣＫとして入力される。
【００１５】
各フリップフロップ回路FF１〜FF３は、クロック信号ＣＫの立ち上がり時に入力されているデータＤを出力信号Ｑとして、前記スイッチ制御部９に出力する。
このように構成された差分計測部７の動作を図４に従って説明する。フリップフロップ回路FF１〜FF３のデータＤすなわち検出信号ＣＸに対し、フリップフロップ回路FF１のクロック信号ＣＫは遅延素子８ａの動作遅延時間分遅延してＨレベルに立ち上がる。
【００１６】
また、フリップフロップ回路FF２のクロック信号ＣＫは、検出信号ＣＸに対し、遅延素子８ａ，８ｂの動作遅延時間分遅延してＨレベルに立ち上がる。
また、フリップフロップ回路FF３のクロック信号ＣＫは、検出信号ＣＸに対し、遅延素子８ａ，８ｂ，８ｃの動作遅延時間分遅延してＨレベルに立ち上がる。
【００１７】
フリップフロップ回路FF１，FF２のクロック信号ＣＫがＨレベルに立ち上がるとき、データＤがＨレベルであり、フリップフロップ回路FF３のクロック信号ＣＫがＨレベルに立ち上がるとき、データＤがＬレベルとなっていると、フリップフロップ回路FF１，FF２の出力信号ＱはＨレベルとなる。また、フリップフロップ回路FF３の出力信号ＱはＬレベルとなる。
【００１８】
このような動作により、検出信号ＣＸがＨレベルとなる時間、すなわちクロック信号ＣＬＫに対する出力データＲＤＸの遅延時間は、遅延素子８ａ，８ｂによる遅延時間より長く、遅延素子８ａ，８ｂ，８ｃによる遅延時間より短いことが検出される。
【００１９】
前記スイッチ制御部９は、フリップフロップ回路FF１〜FF３の出力信号Ｑに基づいて、前記スイッチ回路３ａ〜３ｅの開閉動作を制御するスイッチ開閉信号ＳＸを各スイッチ回路３ａ〜３ｅに出力する。
【００２０】
上記のように、フリップフロップ回路FF１，FF２の出力信号ＱがＨレベルとなり、フリップフロップ回路FF３の出力信号ＱはＬレベルとなるとき、スイッチ制御部９はスイッチ開閉信号ＳＸに基づいてスイッチ回路３ｃを導通状態とし、その他のスイッチ回路３ａ，３ｂ，３ｄ，３ｅを不導通とする。
【００２１】
すなわち、クロック信号ＣＬＫに対する出力データＲＤＸの遅延時間分の遅延素子４ａ，４ｂを外部バス信号コントロールユニット１と出力パッド２ａとの間に介在させる。また、スイッチ制御部９は初期状態にはスイッチ回路３ａのみを導通状態とする。
【００２２】
次に、上記のように構成されたＡＣ自動調整回路の動作を説明する。初期状態において、スイッチ回路３ａが導通した状態で外部バス信号コントロールユニット１からクロック信号ＣＬＫと出力データＲＤＸが同期して出力される。
【００２３】
この状態で、出力パッド２ｂに接続される外部バス等の影響あるいは周囲温度等のＡＣ特性を変動させるような要因に基づいて、出力パッド２ａ，２ｂ間において、出力データＲＤＸがクロック信号ＣＬＫに対し遅延すると、その遅延時間が遅延検出部６で検出され、検出信号ＣＸが生成される。
【００２４】
差分計測部７は、検出信号ＣＸに基づいて、遅延時間を計測し、当該遅延時間に相当する遅延素子８ａ〜８ｄの個数を検出し、スイッチ開閉信号ＳＸを生成する。そして、スイッチ開閉信号ＳＸに基づいて、遅延素子４ａ〜４ｄのうち出力データＲＤＸの遅延時間に相当する個数の遅延素子が選択されて、外部バス信号コントロールユニット１と出力パッド２ａとの間に介在される。
【００２５】
従って、クロック信号ＣＬＫが出力データＲＤＸの遅延時間に相当する時間で遅延されて出力パッド２ａから出力されるので、クロック信号ＣＬＫと出力データＲＤＸとが同期して出力される状態となる。
【００２６】
ＡＣ特性の変動により、クロック信号ＣＬＫに対する出力データＲＤＸの遅延時間が変化すると、その変化に応じて導通させるスイッチ回路が変更され、出力パッド２ａとの間に介在される遅延素子の数が自動的に調整される。
【００２７】
上記のようなＡＣ自動調整回路では、次に示す作用効果を得ることができる。
（１）クロック信号ＣＬＫに対し出力データＲＤＸが遅延して出力されるとき、その遅延時間を検出し、その遅延時間に応じた遅延素子を外部バス信号コントロールユニット１と出力パッド２ａとの間に自動的に介在させることができる。従って、クロック信号ＣＬＫと出力データＲＤＸとを同期させて出力することができる。
（２）ＡＣ特性の変化に基づいて、出力データＲＤＸの遅延時間が変化しても、その遅延時間に相当する遅延素子を自動的に選択して、外部バス信号コントロールユニット１と出力パッド２ａとの間に介在させることができる。
（３）出力パッド２ａ，２ｂと遅延検出部６との間の配線５ａ，５ｂの長さを同一とすることにより、クロック信号ＣＬＫに対する出力データＲＤＸの遅延時間を正確に検出することができる。
（第二の実施の形態）
図５は、ＡＣ自動調整回路の第二の実施の形態を示す。この実施の形態は、クロック信号ＣＬＫに対し出力データＲＤＸが遅延する場合及び出力データＲＤＸに対しクロック信号ＣＬＫが遅延する場合のいずれにも対応可能としたものであり、第一の実施の形態と同一構成部分は同一符号を付して説明する。
【００２８】
外部バス信号コントロールユニット１と出力パッド２ａとの間に介在されるスイッチ回路３ａ〜３ｅ及び遅延素子４ａ〜４ｄは第一の実施の形態と同様な構成である。
外部バス信号コントロールユニット１と出力パッド２ｂとの間には、スイッチ回路１０ａが介在される。また、出力データＲＤＸは、直列に複数段接続された遅延素子１１ａ〜１１ｄに入力され、各遅延素子１１ａ〜１１ｄの出力端子はそれぞれスイッチ回路１０ｂ〜１０ｅを介して出力パッド２ｂに接続されている。各遅延素子１１ａ〜１１ｄの遅延時間は、遅延素子４ａ〜４ｄと同一に設定されている。
【００２９】
前記出力パッド２ａ，２ｂは、等距離の配線１２ａ，１２ｂを介して遅延検出部１３に接続される。遅延検出部１３の具体的構成を図６に示す。遅延検出部１３は、ＥＯＲ回路１４と、フリップフロップ回路FF４とで構成される。
【００３０】
クロック信号ＣＬＫ及び出力データＲＤＸがＥＯＲ回路１４に入力され、ＥＯＲ回路１４から検出信号Ｃ１が出力される。フリップフロップ回路FF４にはクロック信号ＣＬＫがデータＤとして入力され、前記ＥＯＲ回路１４の出力信号がクロック信号ＣＫとして入力される。そして、フリップフロップ回路FF４の出力信号Ｑが検出信号Ｃ２として出力される。
【００３１】
このような遅延検出部１３では、図７に示すように、クロック信号ＣＬＫ及び出力データＲＤＸの一方がＨレベルで他方がＬレベルであるとき、すなわちクロック信号ＣＬＫと出力データＲＤＸとの間に遅延が生じているときＨレベルとなる検出信号Ｃ１を出力する。
【００３２】
また、フリップフロップ回路FF４の動作により、検出信号Ｃ２はクロック信号ＣＬＫに対し出力データＲＤＸが遅延するときＨレベルとなり、出力データＲＤＸに対しクロック信号ＣＬＫが遅延するときＬレベルとなる。従って、フリップフロップ回路FF４は、クロック信号ＣＬＫと出力データＲＤＸのいずれが遅延しているかを検出する検出回路として動作する。
【００３３】
前記検出信号Ｃ１，Ｃ２は差分計測部１５に出力される。差分計測部１５は、図８に示すように、前記第一の実施の形態の差分計測部７に対し、セレクタ１６を付加したものである。そして、検出信号Ｃ１が前記遅延素子８ａ〜８ｄの初段に入力されるとともに、フリップフロップ回路FF１〜FF３にデータＤとして入力される。
【００３４】
スイッチ制御部９から出力されるスイッチ開閉信号ＳＸはセレクタ１６に入力され、同セレクタ１６には前記検出信号Ｃ２が入力される。そして、セレクタ１６は、検出信号Ｃ２がＨレベルであるとき、スイッチ開閉信号ＳＸを同ＳＸ１として前記スイッチ回路３ａ〜３ｅに出力し、検出信号Ｃ２がＬレベルであるとき、スイッチ開閉信号ＳＸを同ＳＸ２として前記スイッチ回路１０ａ〜１０ｅに出力する。
【００３５】
次に、上記のように構成されたＡＣ自動調整回路の動作を説明する。初期状態において、スイッチ回路３ａ，１０ａが導通した状態で外部バス信号コントロールユニット１からクロック信号ＣＬＫと出力データＲＤＸが同期して出力される。
【００３６】
この状態で、出力パッド２ａ，２ｂに接続される外部バス等の影響あるいは周囲温度等のＡＣ特性を変動させるような要因に基づいて、出力パッド２ａ，２ｂ間において、出力データＲＤＸとクロック信号ＣＬＫとの間で遅延が発生すると、その遅延時間と、データＲＤＸとクロック信号ＣＬＫのいずれが遅延しているかが遅延検出部１３で検出され、検出信号Ｃ１，Ｃ２が生成される。
【００３７】
差分計測部１５は、検出信号Ｃ１，Ｃ２に基づいて、遅延時間を計測し、かつスイッチ回路３ａ〜３ｅ、同１０ａ〜１０ｅを制御する。出力データＲＤＸがクロック信号ＣＬＫに対し遅延する場合には、その遅延時間に応じてスイッチ回路３ａを不導通とし、スイッチ回路３ｂ〜３ｅのいずれかを導通させて、出力パッド２ａから出力されるクロック信号ＣＬＫを遅延させる。
【００３８】
クロック信号ＣＬＫが出力データＲＤＸに対し遅延する場合には、その遅延時間に応じてスイッチ回路１０ａを不導通とし、スイッチ回路１０ｂ〜１０ｅのいずれかを導通させて、出力パッド２ｂから出力される出力データＲＤＸを遅延させる。
【００３９】
このような動作により、クロック信号ＣＬＫあるいは出力データＲＤＸのいずれが遅延する場合にも、クロック信号ＣＬＫと出力データＲＤＸとが同期して出力される状態となる。
【００４０】
ＡＣ特性の変動により、クロック信号ＣＬＫと出力データＲＤＸとの間の遅延時間が変化すると、その変化に応じて導通させるスイッチ回路を調整して、外部バス信号コントロールユニット１と出力パッド２ａ，２ｂとの間に介在される遅延素子の数が自動的に調整される。
【００４１】
上記のようなＡＣ自動調整回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）クロック信号ＣＬＫあるいは出力データＲＤＸのいずれが遅延する場合にも、遅延検出部１３及び差分計測部１５の動作により、クロック信号ＣＬＫと出力データＲＤＸとを同期して出力することができる。
（第三の実施の形態）
図９は、第三の実施の形態を示す。この実施の形態は、前記第二の実施の形態に対し、遅延時間を検出する遅延検出部と、遅延検出部の検出信号に基づいてスイッチ開閉信号を生成する構成が異なる。スイッチ回路３ａ〜３ｅ，１０ａ〜１０ｅ及び遅延素子４ａ〜４ｄ，１１ａ〜１１ｄの構成は、第二の実施の形態と同様である。第二の実施の形態と同一構成部分は、同一符号を付して説明する。
【００４２】
出力パッド２ａには遅延検出部１７ａが接続され、出力パッド２ｂには遅延検出部１７ｂが接続されている。前記遅延検出部１７ａと出力パッド２ａとの間の配線長は、前記遅延検出部１７ｂと出力パッド２ｂとの間の配線長と等しくなるように配置される。
【００４３】
前記遅延検出部１７ａ，１７ｂには、それぞれ同期した内部クロック信号ＩＣＫが入力される。そして、遅延検出部１７ａはクロック信号ＣＬＫと内部クロック信号ＩＣＫとのＥＯＲ論理を検出信号ＣＸ１として出力し、遅延検出部１７ｂは出力データＲＤＸと内部クロック信号ＩＣＫとのＥＯＲ論理を検出信号ＣＸ２として出力する。すなわち、図７に示す検出信号Ｃ１を生成する動作を行う。
【００４４】
前記検出信号ＣＸ１，ＣＸ２は、差分計測部１８ａ，１８ｂにそれぞれ入力される。差分計測部１８ａ，１８ｂは図３に示す構成からスイッチ制御部９を除いた構成であり、各フリップフロップ回路FF１〜FF３の出力信号がそれぞれ３ビットの遅延データＤ１，Ｄ２として出力される。この遅延データＤ１，Ｄ２は、内部クロック信号ＩＣＫに対するクロック信号ＣＬＫ及び出力データＲＤＸの遅延時間を数値化したものとなる。
【００４５】
なお、遅延データＤ１，Ｄ２は、差分計測部１８ａ，１８ｂのフリップフロップ回路の段数を変更することにより、任意のビット数としてもよい。
前記遅延データＤ１，Ｄ２は、演算制御部１９に入力される。演算制御部１９は、図１０に示すように、論理値比較器２０と、減算器２１と、セレクタ２２とから構成される。
【００４６】
論理値比較器２０は、遅延データＤ１，Ｄ２の論理値比較を行うことにより、遅延データＤ１，Ｄ２のうちいずれの遅延値が大きいかを判定し、その判定信号をセレクタ２２に出力する。
【００４７】
減算器２１は、遅延データＤ１，Ｄ２の減算動作を行う。すなわち、Ｄ１−Ｄ２及びＤ２−Ｄ１の減算動作を行い、その演算結果をセレクタ２２に出力する。Ｄ１−Ｄ２及びＤ２−Ｄ１は、遅延データＤ１，Ｄ２に基づいて、クロック信号ＣＬＫと出力データＲＤＸとの間の遅延時間を算出するものである。
【００４８】
セレクタは、前記判定信号とＤ１−Ｄ２あるいはＤ２−Ｄ１の演算結果に基づいて、スイッチ開閉信号ＳＸ３あるいは同ＳＸ４をスイッチ回路３ａ〜３ｅ，１０ａ〜１０ｅに出力する。
【００４９】
すなわち、前記判定信号に基づいて、クロック信号ＣＬＫに対し出力データＲＤＸが遅延している場合には、Ｄ１−Ｄ２の演算結果に基づく遅延時間に相当する遅延素子が外部バス信号コントロールユニット１と出力パッド２ａとの間に介在するようにスイッチ回路３ａ〜３ｄのいずれかを導通させる。
【００５０】
また、前記判定信号に基づいて、出力データＲＤＸに対しクロック信号ＣＬＫが遅延している場合には、Ｄ２−Ｄ１の演算結果に基づく遅延時間に相当する遅延素子が外部バス信号コントロールユニット１と出力パッド２ｂとの間に介在するようにスイッチ回路１０ａ〜１０ｄのいずれかを導通させる。
【００５１】
上記のようなＡＣ自動調整回路では、前記第二の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）クロック信号ＣＬＫ及び出力データＲＤＸをまず共通の内部クロック信号ＩＣＫと比較して数値化した遅延データＤ１，Ｄ２を生成し、その遅延データＤ１，Ｄ２に基づいてクロック信号ＣＬＫと出力データＲＤＸとの間の遅延時間を演算する。従って、クロック信号ＣＬＫと出力データＲＤＸとを直接比較する第一及び第二の実施の形態に比して、スキューのとれた内部クロック信号ＩＣＫとの比較により、遅延時間の検出を正確に行うことができる。
【００５２】
上記実施の形態は、次に示すように変更してもよい。
・上記のようなＡＣ自動調整回路を使用して、半導体装置の内部端子から内部回路に出力される信号間の遅延を自動的に調整することもできる。
（付記１）
第一及び第二の信号を複数の端子から並行して出力する信号出力部と、
前記各端子から出力される前記第一の信号と第二の信号の遅延時間を検出する遅延検出部と、
前記遅延時間に基づいて、前記第一の信号と第二の信号との間の遅延時間を相殺するように、前記信号出力部と前記端子との間に遅延素子を挿入する遅延制御部と
を備えたことを特徴とする半導体装置。
（付記２）
前記遅延制御部は、
直列に接続された複数の遅延素子と、
前記信号出力部と前記端子との間に介在する前記遅延素子の数を選択するスイッチ回路と、
前記遅延時間に相当する遅延素子を選択するように前記スイッチ回路を制御する遅延素子選択部と
を備えたことを特徴とする付記１記載の半導体装置。
（付記３）
前記複数の端子と前記信号出力部との間に前記複数の遅延素子と前記スイッチ回路とをそれぞれ設け、前記遅延検出部には前記第一及び第二の信号のいずれが遅延しているかを検出する検出回路を備え、前記遅延制御部は、前記検出回路から出力される検出信号に基づいて、前記遅延素子を挿入する端子を選択することを特徴とする付記２記載の半導体装置。
（付記４）
前記複数の端子と前記信号出力部との間に前記複数の遅延素子と前記スイッチ回路とをそれぞれ設け、前記遅延検出部は、前記第一及び第二の信号と内部クロック信号との間の位相差を検出し、前記遅延制御部は、前記位相差に基づいて前記第一及び第二の信号のいずれが遅延しているかを検出する検出回路と、前記位相差に基づいて前記第一の信号と第二の信号との間の遅延時間を算出する演算制御部とを備えたことを特徴とする付記２記載の半導体装置。
（付記５）
前記遅延検出部は、前記第一及び第二の信号のＥＯＲ論理を前記遅延時間として検出し、
前記遅延制御部は、
前記遅延時間に相当する前記遅延素子の数を検出する素子数検出部と、
前記素子数検出部の出力信号に基づいて前記スイッチ回路を開閉するスイッチ制御部と
を備えたことを特徴とする付記１乃至４のいずれかに記載の半導体装置。
（付記６）
前記素子数検出部は、
直列に接続され、前記遅延検出部の検出信号が入力される複数段の遅延素子と、
前記遅延素子の出力信号がクロック信号としてそれぞれ入力され、前記検出信号がデータとしてそれぞれ入力されるフリップフロップ回路と
を備えたことを特徴とする付記５記載の半導体装置。
【図面の簡単な説明】
【００５３】
【図１】第一の実施の形態のＡＣ自動調整回路を示す回路図である。
【図２】遅延検出部の動作を示すタイミング波形図である。
【図３】差分計測部を示す回路図である。
【図４】差分計測部の動作を示すタイミング波形図である。
【図５】第二の実施の形態のＡＣ自動調整回路を示す回路図である。
【図６】遅延検出部を示す回路図である。
【図７】遅延検出部の動作を示すタイミング波形図である。
【図８】差分計測部の動作を示すタイミング波形図である。
【図９】第三の実施の形態のＡＣ自動調整回路を示す回路図である。
【図１０】演算制御部を示すブロック図である。
【符号の説明】
【００５４】
１        信号出力部（外部バス信号コントロールユニット）
２ａ，２ｂ      端子（出力パッド）
３ａ〜３ｅ      遅延制御部（スイッチ回路）
４ａ〜４ｄ      遅延制御部（遅延素子）
６，１３，１７ａ，１７ｂ      遅延検出部
７，１５，１８ａ，１８ｂ      遅延制御部（差分計測部）
１９      遅延制御部（演算制御部）
ＣＬＫ      第一の信号（クロック信号）
ＲＤＸ      第二の信号（出力データ）
【図１】
2006126134.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006126134.tif 000007
【図６】
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【図７】
2006126134.tif 000009
【図８】
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【図９】
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【図１０】
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