(57)【要約】【課題】  ＬＳＩのチップサイズの小型化によりコストダウンを図りつつ、転送レートが低下することのないシリアルデータ転送を可能にする。【解決手段】  データ転送される転送パケットデータのペイロードサイズとデータ受信部或いはスイッチが備える受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する場合には、比率が１の場合に比べて転送レートをよくすることができる。受信バッファサイズに対して２つのペイロードサイズが入る関係の場合であれば、それほど受信バッファサイズを大きくすることがなく、ＬＳＩのチップサイズの小型化によりコストダウンを図ることもできる。【選択図】    図１７
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【特許請求の範囲】
【請求項１】
シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、
データ転送される転送パケットデータのペイロードサイズと前記データ受信部が備える受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有することを特徴とするデータ転送システム。
【請求項２】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、
データ転送経路上の前記スイッチ及び前記データ受信部が備える全ての受信バッファ装置の受信バッファサイズが等しく、
データ転送される転送パケットデータのペイロードサイズと前記受信バッファ装置の各受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有することを特徴とするデータ転送システム。
【請求項３】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、
データ転送される転送パケットデータのペイロードサイズとデータ転送経路上の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで最もサイズの小さい受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有することを特徴とするデータ転送システム。
【請求項４】
転送パケットデータのペイロードサイズが５１２バイト以下である、ことを特徴とする請求項１ないし３の何れか一記載のデータ転送システム。
【請求項５】
前記シリアル転送路のシリアルバス規格は、PCI Express規格である、ことを特徴とする請求項１ないし４の何れか一記載のデータ転送システム。
【請求項６】
転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である、ことを特徴とする請求項５記載のデータ転送システム。
【請求項７】
シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記データ受信部が備える受信バッファ装置であって、
受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている、ことを特徴とする受信バッファ装置。
【請求項８】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記スイッチ及び前記データ受信部が備える受信バッファサイズの等しい受信バッファ装置であって、
受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている、ことを特徴とする受信バッファ装置。
【請求項９】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで受信バッファサイズの最も小さい受信バッファ装置であって、
受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている、ことを特徴とする受信バッファ装置。
【請求項１０】
転送パケットデータのペイロードサイズが５１２バイト以下である、ことを特徴とする請求項７ないし９の何れか一記載の受信バッファ装置。
【請求項１１】
前記シリアル転送路のシリアルバス規格は、PCI Express規格である、ことを特徴とする請求項７ないし１０の何れか一記載の受信バッファ装置。
【請求項１２】
転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である、ことを特徴とする請求項１１記載の受信バッファ装置。
【請求項１３】
シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、
前記データ受信部が備える受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる、ことを特徴とするデータ転送システムの仕様設定方法。
【請求項１４】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、
データ転送経路上の前記スイッチ及び前記データ受信部が備える全ての受信バッファ装置の受信バッファサイズが等しい場合、
前記受信バッファ装置の各受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる、ことを特徴とするデータ転送システムの仕様設定方法。
【請求項１５】
シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、
データ転送経路上の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで最もサイズの小さい受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる、ことを特徴とするデータ転送システムの仕様設定方法。
【請求項１６】
転送パケットデータのペイロードサイズが５１２バイト以下である、ことを特徴とする請求項１３ないし１５の何れか一記載のデータ転送システムの仕様設定方法。
【請求項１７】
前記シリアル転送路のシリアルバス規格は、PCI Express規格である、ことを特徴とする請求項１３ないし１６の何れか一記載のデータ転送装置の仕様設定方法。
【請求項１８】
転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である、ことを特徴とする請求項１７記載のデータ転送システムの仕様設定方法。
【請求項１９】
画像形成に関与するデバイスをデータ送信部又はデータ受信部とする請求項１ないし６の何れか一記載のデータ転送システムを備える、ことを特徴とする画像形成システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送システム、受信バッファ装置、データ転送システムの仕様設定方法及び画像形成システムに関する。
【背景技術】
【０００２】
一般に、画像データその他のデータを扱うデジタル複写機、ＭＦＰ等の画像形成システム（画像形成装置）では、デバイス間のインタフェースにＰＣＩバスが使用されている。しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが低い段階にきており、最近では、ＰＣＩバスのようなパラレル方式のインタフェースに代えて、IEEE1394やUSBなどの高速シリアルインタフェースの使用が検討されている。このような高速シリアルインタフェースの一例として、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースが提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００４】
PCI Expressでは、その通信プロトコル上、転送パケットデータのデータペイロードサイズ（ペイロードサイズとは、パケットデータ全体のサイズのうち、ヘッダ情報以外のデータ部分のサイズを意味する）がデータ受信部が備える受信バッファ装置の受信バッファサイズを超えると、クレジットを供給できないために通信が成り立たない。このため、受信バッファサイズは転送パケットデータのデータペイロードサイズ以上にする必要がある。一方で、受信バッファサイズが小さいほどＬＳＩのチップサイズを小さくすることができ、コストダウンを図れることとなる。
【０００５】
このようなことから、受信バッファサイズは転送パケットデータのデータペイロードサイズと同じにするのが最適と考えられる。しかしながら、本発明者らの実験結果によれば、受信バッファサイズが転送パケットデータのデータペイロードサイズと同じ場合には転送レートが低下することが明らかとなったものである。
【０００６】
そこで、本発明は、ＬＳＩのチップサイズの小型化によりコストダウンを図りつつ、転送レートが低下することのないシリアルデータ転送を可能にすることを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、データ転送される転送パケットデータのペイロードサイズと前記データ受信部が備える受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する。
【０００８】
請求項２記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、データ転送経路上の前記スイッチ及び前記データ受信部が備える全ての受信バッファ装置の受信バッファサイズが等しく、データ転送される転送パケットデータのペイロードサイズと前記受信バッファ装置の各受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する。
【０００９】
請求項３記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムにおいて、データ転送される転送パケットデータのペイロードサイズとデータ転送経路上の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで最もサイズの小さい受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する。
【００１０】
請求項４記載の発明は、請求項１ないし３の何れか一記載のデータ転送システムにおいて、転送パケットデータのペイロードサイズが５１２バイト以下である。
【００１１】
請求項５記載の発明は、請求項１ないし４の何れか一記載のデータ転送システムにおいて、前記シリアル転送路のシリアルバス規格は、PCI Express規格である。
【００１２】
請求項６記載の発明は、請求項５記載のデータ転送システムにおいて、転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である。
【００１３】
請求項７記載の発明は、シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記データ受信部が備える受信バッファ装置であって、受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている。
【００１４】
請求項８記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記スイッチ及び前記データ受信部が備える受信バッファサイズの等しい受信バッファ装置であって、受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている。
【００１５】
請求項９記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システム中の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで受信バッファサイズの最も小さい受信バッファ装置であって、受信バッファサイズが、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定されている。
【００１６】
請求項１０記載の発明は、請求項７ないし９の何れか一記載の受信バッファ装置において、転送パケットデータのペイロードサイズが５１２バイト以下である。
【００１７】
請求項１１記載の発明は、請求項７ないし１０の何れか一記載の受信バッファ装置において、前記シリアル転送路のシリアルバス規格は、PCI Express規格である。
【００１８】
請求項１２記載の発明は、請求項１１記載の受信バッファ装置において、転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である。
【００１９】
請求項１３記載の発明は、シリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、前記データ受信部が備える受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる。
【００２０】
請求項１４記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、データ転送経路上の前記スイッチ及び前記データ受信部が備える全ての受信バッファ装置の受信バッファサイズが等しい場合、前記受信バッファ装置の各受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる。
【００２１】
請求項１５記載の発明は、シリアル転送路とスイッチを介してデータ送信部からデータ受信部へデータ転送を行なうデータ転送システムの仕様設定方法であって、データ転送経路上の前記スイッチ及び前記データ受信部が備える受信バッファ装置のうちで最もサイズの小さい受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させる。
【００２２】
請求項１６記載の発明は、請求項１３ないし１５の何れか一記載のデータ転送システムの仕様設定方法において、転送パケットデータのペイロードサイズが５１２バイト以下である。
【００２３】
請求項１７記載の発明は、請求項１３ないし１６の何れか一記載のデータ転送装置の仕様設定方法において、前記シリアル転送路のシリアルバス規格は、PCI Express規格である。
【００２４】
請求項１８記載の発明は、請求項１７記載のデータ転送システムの仕様設定方法において、転送パケットデータのペイロードサイズは、PCI Express規格の最大ペイロードサイズ（Max Paylord Size）である。
【００２５】
請求項１９記載の発明の画像形成システムは、画像形成に関与するデバイスをデータ送信部又はデータ受信部とする請求項１ないし６の何れか一記載のデータ転送システムを備える。
【発明の効果】
【００２６】
本発明によれば、データ転送される転送パケットデータのペイロードサイズとデータ受信部或いはスイッチが備える受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有するように、受信バッファサイズが設定され、或いは、ペイロードサイズが設定されるので、無闇に受信バッファサイズを大きくすることがなく、ＬＳＩのチップサイズの小型化によりコストダウンを図りつつ、ペイロードサイズに対する受信バッファサイズの余裕により転送レートの低下することのないデータ転送を可能にすることができる。
【発明を実施するための最良の形態】
【００２７】
本発明を実施するための最良の形態について図面を参照して説明する。
【００２８】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）に準拠するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００２９】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００３０】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００３１】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００３２】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。
【００３３】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００３４】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００３５】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００３６】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００３７】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００３８】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００３９】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア層１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００４０】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００４１】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００４２】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００４３】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００４４】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００４５】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００４６】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００４７】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００４８】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００４９】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００５０】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００５１】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００５２】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００５３】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００５４】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００５５】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる（アービトレーション手段）。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００５６】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００５７】
ｄ．フロー制御
受信バッファのオーバフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００５８】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。
【００５９】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００６０】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００６１】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００６２】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００６３】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００６４】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００６５】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００６６】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００６７】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００６８】
【表１】
2006113798.tif 000003
【００６９】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００７０】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００７１】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００７２】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００７３】
［画像形成システム］
本実施の形態のデータ転送システムは、プリンタのような画像出力装置やスキャナのような画像入力装置、さらには、これらを併せ持つデジタル複写機、ＭＦＰのような画像形成装置等の画像形成システムにおいて高速シリアルインタフェースとして利用されるものであり、前述したようなPCI Express規格に準拠するものである。
【００７４】
本実施の形態のデータ転送システムが適用される画像形成システムの一例を図１５を参照して説明する。図１５は、本実施の形態のデータ転送装置が適用される画像形成システムの各機器・デバイス等の接続の概要を示すブロック図である。当該画像形成システム１はシリアルデータ転送にPCI Express規格のバスシステムを用いている。即ち、画像形成システム１の各部を集中的に制御するＣＰＵ１１と、ＣＰＵ１１の作業エリアとなるシステムメモリ１２がPCI Express規格のルートコンプレックス（Root Complex）１３に接続されている。また、ルートコンプレックス１３とPCI Express規格のスイッチ（或いはスイッチ網）１４とがPCI Express規格の汎用バス１５を介して接続されている。PCI Express規格のスイッチ（或いはスイッチ網）１４には、PCI Express規格のエンドポイント（End Point）となる各種機器・デバイスが接続されている。即ち、画像データなどを記憶するハードディスク（ＨＤＤ）ユニット２１、画像メモリユニット２２、及び、メモリユニット２３、各種の画像処理を行なう画像処理ユニット２４、外部のネットワークなどと通信を行なう高速ネットワーク２５、画像入力エンジンとしてのスキャナ２６、画像出力エンジンとしてのプロッタ２７、画像入力エンジン、画像出力エンジンを併せ持つ他の複合機２８などである。
【００７５】
［データ転送システム］
このような画像形成システムでは、各々の機器・デバイスに必要とされるデータ転送レートが異なるため、転送パケットデータのペイロードサイズを、必要なデータ転送レートが得られる組合せで指定することが必要となってくる。この際、本実施の形態の画像形成システム中に含まれるデータ転送システムでは、ペイロードサイズと受信バッファサイズとの関係を適正化することにより、コストパフォーマンスの最適化を図れるようにしたものである。
【００７６】
即ち、PCI Express規格のシリアル転送路を介してデータ送信部からデータ受信部へデータ転送を行なう本実施の形態のデータ転送システムにおいて、データ転送される転送パケットデータのペイロードサイズとデータ受信部が備える受信バッファ装置の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する構成とされている。ここに、本実施の形態の場合の転送パケットデータのペイロードサイズとは、画像形成システムで取り扱う画像データに関するPCI Express規格の最大ペイロードサイズ（Max Paylord Size）を意味する。この場合の両者の関係は、相対的なものであるので、例えばシステム構成設計時であれば、データ受信部が備える受信バッファ装置の受信バッファサイズを、データ転送される転送パケットデータのペイロードサイズが２つ入る大きさに設定することにより実現してもよく、或いは、実使用時であれば、当該データ転送システムの仕様設定方法として、データ受信部が備える受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させるようにしてもよい。
【００７７】
図１６は、本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例を示すブロック図である。図示例は、PCI Express規格のシリアル転送路であるリンク３１（リンク１５に相当）を介してデータ送信部である、或るエンドポイントに相当するノード３２からデータ受信部であるノード３３（例えば、ルートコンプレックス１３に相当）へデータ転送を行なう単純構成のデータ転送システム例を示し、ノード３２のポートＡからリンク３１を介してノード３３中のポートＢが備える受信バッファ装置３４に対して転送パケットデータ３５をＴＬＰ（トランザクション・レイヤ・パケット）として送信し、ポートＢからポートＡに対してＤＬＬＰ（データ・リンク・レイヤ・パケット）を返す例である。本実施の形態においては、転送パケットデータ３５のペイロードサイズとノード３３が備える受信バッファ装置３４の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する構成とされている。具体的には、受信バッファ装置３４の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている。
【００７８】
ペイロードサイズと受信バッファサイズとの関係をこのように設定した根拠を、図１７に示す特性図を参照して説明する。図１７は、転送パケットデータ３５のペイロードサイズをパラメータ（６４，１２８，２５６，５１２Ｂｙｔｅ）とし、受信バッファ装置３４の受信バッファサイズとペイロードサイズとの比率を横軸にとり、転送レートを縦軸にとった場合の特性図を示している。図１７に示す特性図によれば、同じ比率であればペイロードサイズが大きいほど転送レートが高いことが判る。注目すべきは、ペイロードサイズが１２８バイトで比率が１（即ち、従来例で最良と考えられている比率であって、受信バッファサイズが１２８バイト）の場合よりも、ペイロードサイズが６４バイトで比率が２（即ち、受信バッファサイズが１２８、つまり、ペイロードサイズが２つ入る大きさ）の場合の方が転送レートが高い点である。この傾向は、ペイロードサイズが５１２バイトまで同様である。さらには、比率を３にしても比率が２の場合と大差がない点である。逆にいえば、比率を２にすることには意義があるが、比率を３若しくはそれ以上にしても、受信バッファサイズが大きくなりコストアップとなるだけでＬＳＩチップの小型化によるコストダウンを図る上では好ましくないことを意味する。従って、受信バッファサイズとペイロードサイズとの比率を２とする本実施の形態によれば、ペイロードサイズと受信バッファサイズとの関係を適正化することができ、コストパフォーマンスの最適化を図ることができる。
【００７９】
なお、図１６による説明では、システム設計時に受信バッファ装置３４の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている例として説明したが、既に市販されているシステムの実使用時であれば、当該データ転送システムの仕様設定方法として、受信バッファ装置３４の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させるようにしてもよい。
【００８０】
図１８は、本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例の別例を示すブロック図である。図示例は、ノード３２・３３間のデータ転送経路上にPCI Express規格のスイッチ３６（スイッチ１４に相当）が介在されている例を示し、ノード３２・スイッチ３６のポートＡ，ポート０間にリンク３１を有し、スイッチ３６・ノード３３のポート１，ポートＢ間にリンク３７を有することから、ノード３３の受信バッファ装置３４の他に、スイッチ３６のポート０も受信バッファ装置３８を備える場合への適用例である。
【００８１】
本実施の形態では、データ転送経路上に存在する複数の受信バッファ装置３８，３４の受信バッファサイズは等しく設定され、かつ、転送パケットデータ３５のペイロードサイズとスイッチ３６、ノード３３が備える受信バッファ装置３８，３４の受信バッファサイズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する構成とされている。具体的には、受信バッファ装置３８，３４の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている。
【００８２】
ペイロードサイズと受信バッファサイズとの関係をこのように設定した根拠を、図１９に示す特性図を参照して説明する。図１９は、受信バッファサイズをパラメータとした場合の転送パケットデータ３５のペイロードサイズと転送レートとの関係を示す特性図である。図中の４種類のグラフは、受信バッファサイズが各々１２８，５１２，２Ｋ，８Ｋバイトの場合の特性を示している。PCI Express規格による通信プロトコル上、バッファ上限以上のクレジットを供給できず通信が成り立たないので、何れのバッファサイズによる特性もその右端は途切れている。一方、これらの４種類のグラフに共通する点は、受信バッファサイズの１／２のペイロードサイズまではペイロードサイズに応じた十分な転送レートが得られているのに対して、受信バッファサイズと同じペイロードサイズでの転送レートは、ペイロードサイズが受信バッファサイズの１／２の場合と比べて劣化している点である。従って、データ転送経路上にスイッチ３６が介在され、複数の受信バッファ装置３８，３４を含む場合でも、それらの受信バッファサイズが等しい場合には、各受信バッファサイズとペイロードサイズとの比率を２（２つのペイロードサイズが入る受信バッファサイズ）とする本実施の形態によれば、ペイロードサイズと受信バッファサイズとの関係を適正化することができ、コストパフォーマンスの最適化を図ることができる。
【００８３】
なお、図１８による説明では、システム設計時に受信バッファ装置３８，３４の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている例として説明したが、既に市販されているシステムの実使用時であれば、当該データ転送システムの仕様設定方法として、受信バッファ装置３８，３４の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させるようにしてもよい。
【００８４】
図２０は、本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例のさらに別例を示すブロック図である。図示例は、図１８に示したシステム構成例と同一であるが、受信バッファ装置３８，３４の受信バッファサイズが異なる場合への適用例である。
【００８５】
本実施の形態では、転送パケットデータ３５のペイロードサイズと、データ転送経路上に存在する複数の受信バッファ装置３８，３４のうち、受信バッファサイズの最も小さい受信バッファ装置、例えば受信バッファ装置３８の受信バッファサイズズとの比率が、受信バッファサイズに対して２つのペイロードサイズが入る関係を有する構成とされている。具体的には、受信バッファ装置３８の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている。
【００８６】
ペイロードサイズと受信バッファサイズとの関係をこのように設定した根拠を、図２１に示す特性図を参照して説明する。図２１は、受信バッファ装置３８の受信バッファサイズが最小で１２８バイト固定とし、受信バッファ装置３４の受信バッファサイズを１２８，５１２，２Ｋ，８Ｋバイトと変化させた場合の転送パケットデータ３５のペイロードサイズ（横軸）と転送レート（縦軸）との関係を示す特性図である。図２１は、複数の受信バッファ装置に関する受信バッファサイズの組合せを変えても、実装されている受信バッファ装置３８のバッファサイズ（１２８バイト）の１／２のペイロードサイズ（６４バイト）まではペイロードサイズに応じた十分な転送レートが得られているのに対して、受信バッファサイズと同じペイロードサイズ（１２８バイト）での転送レートは、ペイロードサイズが受信バッファサイズの１／２の場合と比べて劣化するという特性を示している。これは、データ転送経路上に存在する複数の受信バッファ装置のうちで最もサイズの小さな受信バッファサイズを有する受信バッファ装置によって転送レートが決まることを意味しており、転送レートを決定付ける受信バッファサイズとペイロードサイズとの比率を２（２つのペイロードサイズが入る受信バッファサイズ）とする本実施の形態によれば、ペイロードサイズと受信バッファサイズとの関係を適正化することができ、コストパフォーマンスの最適化を図ることができる。なお、図２１中のグラフには示していないが、１２８〜８Ｋバイトの各組合せにおいて、データ転送経路上の最も小さい受信バッファサイズで転送レートが決まることが確認されたものである。
【００８７】
なお、図２０による説明では、システム設計時に最小の受信バッファサイズの受信バッファ装置３８の受信バッファサイズが、転送パケットデータ３５のペイロードサイズが２つ入る大きさに設定されている例として説明したが、既に市販されているシステムの実使用時であれば、当該データ転送システムの仕様設定方法として、データ転送経路上の受信バッファ装置のうちで最もサイズの小さい受信バッファ装置の受信バッファサイズに対してデータ転送される転送パケットデータのペイロードサイズが２つ入るようにペイロードサイズを設定して動作させるようにしてもよい。より実際的には、データ転送システムにおいて、データ転送経路上の複数の受信バッファ装置のうちで最も小さい受信バッファサイズを自動的に検知し、転送パケットデータのペイロードサイズを検知された最小の受信バッファサイズの１／２（即ち、ペイロードサイズが２つ入るサイズ）に自動的に設定するようにすれば、常にペイロードサイズと受信バッファサイズとの関係を適正化することができる。
【００８８】
［転送レートの劣化についての考察］
ところで、従来方式の場合（ペイロードサイズと受信バッファサイズとの比率が１の場合）に転送レートが劣化する原因について、本実施の形態方式との対比を踏まえて考察する。
【００８９】
図２２は、転送レートの劣化について説明するための簡単な転送システム構成例を示すブロック図である。図２２は図１８の場合と同一例を示している。
【００９０】
図２３は転送レートの劣化に関して説明するための説明図である。図２３（ａ）は、本実施の形態方式に従い、ペイロードサイズ（６４バイト）が受信バッファサイズ（１２８バイト）に対して１／２の条件の場合のリンク３１におけるタイミングチャート例を示し、図２３（ｂ）は、従来方式に従い、ペイロードサイズ（１２８バイト）と受信バッファサイズ（１２８バイト）が同じ条件の場合のリンク３１におけるタイミングチャート例を示している。
【００９１】
まず、図２３（ａ）に示すような２つの受信バッファ装置３８，３４の受信バッファサイズが１２８バイト，１２８バイトでペイロードサイズが６４バイトの場合には、ノード３２はパケット２つ分のクレジットを初期値として持っているので、最初の２つは必ず連続して発行することができる。スイッチ３６側の受信バッファ装置３８の状態は、１つ目の転送パケットデータ到着でバッファフルの条件となり（PCI Expressの仕様）、２つ目の転送パケットデータの転送中に１つ目の転送パケットデータがスイッチ３６内の別ポート（ポート１）に転送されるため、クレジットの空きが生じ、フローコントロール（ＦＣ）パケットの発行が行なわれる。ノード３２は、このＦＣパケットを２つ目のパケット送信中に受信しているので、次の２つ目の転送パケットデータも図２３（ａ）に示すように隙間なく発行させることができる。
【００９２】
これに対して、図２３（ｂ）に示すような２つの受信バッファ装置３８，３４の受信バッファサイズが１２８バイト，１２８バイトでペイロードサイズが１２８バイトの場合には、ノード３２はパケット１つ分のクレジットしか初期値として持っていないため、１つ目のパケット発行後にＦＣパケットの発行待ちの状態となる。スイッチ３６側の受信バッファ装置３８の状態は、１つ目の転送パケットデータ到着でバッファフルの条件となり（PCI Expressの仕様）、この１つ目のパケットがスイッチ３６内の別ポート（ポート１）に転送されたときに、やっと、クレジットの空きが生じ、ＦＣパケットの発行が行なわれる。ノード３２は、このＦＣパケットが到着して、やっと、次の２つ目の転送パケットデータを発行することができる。
【００９３】
つまり、図２３（ｂ）に示す従来方式の場合には、
（１つ目のパケットのノード３２からの発行完了→スイッチ３６への伝送時間）
＋（スイッチ３６内部への消費に要する時間）
＋（ＦＣパケットのスイッチ３６→ノード３２への伝送時間）
分の隙間が、毎回発生することとなり、転送レートが劣化する。
【００９４】
さらに、上記の計算式は、ペイロードサイズと受信バッファサイズとが変わっても同じであることから、受信バッファサイズの設定値が大きいほど、データ転送レートの劣化の度合いが小さいことも判る。図２４はサイズの違いによるこの様子を示すタイミングチャートであり、図２４（ａ）は、例えば受信バッファ装置３８，３４のバッファサイズが１２８バイト、１２８バイトでペイロードサイズが１２８バイトの場合を示しており、図２４（ｂ）は、例えば受信バッファ装置３８，３４のバッファサイズが５１２バイト、５１２バイトでペイロードサイズが５１２バイトの場合を示している。
【図面の簡単な説明】
【００９５】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】本実施の形態の画像形成システムの構成例を略図的に示すブロック図である。
【図１６】本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例を示すブロック図である。
【図１７】転送パケットデータのペイロードサイズをパラメータとし、受信バッファ装置の受信バッファサイズとペイロードサイズとの比率を横軸にとり、転送レートを縦軸にとった場合の特性図である。
【図１８】本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例の別例を示すブロック図である。
【図１９】受信バッファサイズをパラメータとした場合の転送パケットデータのペイロードサイズと転送レートとの関係を示す特性図である。
【図２０】本実施の形態のデータ転送システムの理解を容易にするためその簡単な構成例のさらに別例を示すブロック図である。
【図２１】最小の受信バッファサイズが１２８バイト固定とし、他の受信バッファ装置の受信バッファサイズを変化させた場合の転送パケットデータのペイロードサイズ（横軸）と転送レート（縦軸）との関係を示す特性図である。
【図２２】転送レートの劣化について説明するための簡単な転送システム構成例を示すブロック図である。
【図２３】転送レートの劣化に関して説明するための説明図である。
【図２４】サイズの違いによる転送レートの劣化の様子を示すタイミングチャートである。
【符号の説明】
【００９６】
３１      シリアル転送路
３２      データ送信部
３３      データ受信部
３４      受信バッファ装置
３５      転送パケットデータ
３６      スイッチ
３７      シリアル転送路
３８      受信バッファ装置
【図１】
2006113798.tif 000004
【図２】
2006113798.tif 000005
【図３】
2006113798.tif 000006
【図４】
2006113798.tif 000007
【図５】
2006113798.tif 000008
【図６】
2006113798.tif 000009
【図７】
2006113798.tif 000010
【図８】
2006113798.tif 000011
【図９】
2006113798.tif 000012
【図１０】
2006113798.tif 000013
【図１１】
2006113798.tif 000014
【図１２】
2006113798.tif 000015
【図１３】
2006113798.tif 000016
【図１４】
2006113798.tif 000017
【図１５】
2006113798.tif 000018
【図１６】
2006113798.tif 000019
【図１７】
2006113798.tif 000020
【図１８】
2006113798.tif 000021
【図１９】
2006113798.tif 000022
【図２０】
2006113798.tif 000023
【図２１】
2006113798.tif 000024
【図２２】
2006113798.tif 000025
【図２３】
2006113798.tif 000026
【図２４】
2006113798.tif 000027