(57)【要約】【課題】スタンバイ時におけるオフリーク電流及びゲートリーク電流を削減する。【解決手段】最終段バッファ回路15を構成するＮチャネルトランジスタ22のゲートとプリバッファ回路14との出力ノードとの間に挿入され、スタンバイ時にオフ状態にされ、アクティブ時にオン状態されるＰチャネルトランジスタ19と、電源電圧の供給ノードと最終段バッファ回路15を構成するＰチャネルトランジスタ21のゲートとの間に挿入され、スタンバイ時にオン状態にされ、アクティブ時にオフ状態されるＰチャネルトランジスタ24とを有する。さらに、プリバッファ回路14を構成するＮチャネルトランジスタ17と接地電圧の供給ノードとの間に挿入され、スタンバイ時にオフ状態にされ、アクティブ時にオン状態されるＮチャネルトランジスタ18と、メインバッファ回路15を構成するＰチャネルトランジスタ21と電源電圧の供給ノードとの間に挿入され、スタンバイ時にオフ状態にされ、アクティブ時にオン状態されるＰチャネルトランジスタ23とを有する。【選択図】図１
2006180255.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが共通に接続され、このゲート共通接続ノードに半導体集積回路装置内部で生成された信号が入力され、電流通路の各一端が出力ノードに接続されたＰチャネルの第１のトランジスタ及びＮチャネルの第２のトランジスタを含み、第１のトランジスタの電流通路の他端が第１の電源電圧が供給される第１の電源ノードに接続されたプリバッファ回路と、
前記第２のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第１の電源電圧とは異なる値の第２の電源電圧が供給される第２の電源ノードに電流通路の他端が接続されたＮチャネルの第３のトランジスタと、
前記プリバッファ回路の出力ノードに電流通路の一端が接続されたＰチャネルの第４のトランジスタと、
前記第４のトランジスタの電流通路の他端と前記第３のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第１、第２のトランジスタのゲート共通接続ノードに接続されたＮチャネルの第５のトランジスタと、
電流通路の一端が出力ノードに接続されたＰチャネルの第６のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第２の電源ノードに接続されたＮチャネルの第７のトランジスタを含み、第６のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第７のトランジスタのゲートが前記第４のトランジスタの電流通路の他端に接続された最終段バッファ回路と、
前記第６のトランジスタの電流通路の他端と前記第１の電源ノードとの間に電流通路が挿入されたＰチャネルの第８のトランジスタと、
前記第１の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたＰチャネルの第９のトランジスタと、
スタンバイ状態のときは前記第３、第４、第８のトランジスタが共にオフ状態、前記第９のトランジスタがオン状態となり、アクティブ状態のときは前記第３、第４及び第８のトランジスタが共にオン状態、前記第９のトランジスタがオフ状態となるように前記第３、第４、第８及び第９のトランジスタのゲートに制御信号を供給する制御回路
とを具備したことを特徴とするＭＯＳ型半導体集積回路装置。
【請求項２】
メモリセルが接続されたワード線と、
前記ワード線を駆動する駆動回路と、
前記駆動回路の動作を制御する制御回路とを具備し、
前記駆動回路は、
ゲートが共通に接続され、このゲート共通接続ノードに前記ワード線を駆動する信号が入力され、電流通路の各一端が出力ノードに接続されたＰチャネルの第１のトランジスタ及びＮチャネルの第２のトランジスタを含み、第１のトランジスタの電流通路の他端が第１の電源電圧が供給される第１の電源ノードに接続されたプリバッファ回路と、
前記第２のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第１の電源電圧とは異なる値の第２の電源電圧が供給される第２の電源ノードに電流通路の他端が接続されたＮチャネルの第３のトランジスタと、
前記プリバッファ回路の出力ノードに電流通路の一端が接続されたＰチャネルの第４のトランジスタと、
前記第４のトランジスタの電流通路の他端と前記第３のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第１、第２のトランジスタのゲート共通接続ノードに接続されたＮチャネルの第５のトランジスタと、
電流通路の一端が出力ノードに接続されたＰチャネルの第６のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第２の電源ノードに接続されたＮチャネルの第７のトランジスタを含み、第６のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第７のトランジスタのゲートが前記第４のトランジスタの電流通路の他端に接続され、出力ノードが前記ワード線に接続された最終段バッファ回路と、
前記第６のトランジスタの電流通路の他端と前記第１の電源ノードとの間に電流通路が挿入されたＰチャネルの第８のトランジスタと、
前記第１の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたＰチャネルの第９のトランジスタとを有し、
前記制御回路は、スタンバイ状態のときは前記第３、第４、第８のトランジスタが共にオフ状態、前記第９のトランジスタがオン状態となり、アクティブ状態のときは前記第３、第４及び第８のトランジスタが共にオン状態、前記第９のトランジスタがオフ状態となるように前記第３、第４、第８及び第９のトランジスタのゲートに制御信号を供給することを特徴とするＭＯＳ型半導体集積回路装置。
【請求項３】
前記最終段バッファ回路の出力ノードに電流通路の一端が接続され、他端が前記第２の電源ノードに接続されたＮチャネルの第１０のトランジスタをさらに具備し、
前記制御回路は、スタンバイ状態のときは前記第１０のトランジスタがオン状態となり、アクティブ状態のときは前記第１０のトランジスタがオフ状態となるように前記第１０のトランジスタのゲートに制御信号を供給することを特徴とする請求項１または２記載のＭＯＳ型半導体集積回路装置。
【請求項４】
前記制御回路は、スタンバイ状態からアクティブ状態に移行する遷移時に、前記第８のトランジスタが導通した後に前記第３のトランジスタが導通するように前記制御信号を生成することを特徴とする請求項１または２記載のＭＯＳ型半導体集積回路装置。
【請求項５】
前記制御回路は、アクティブ状態からスタンバイ状態に移行する遷移時に、前記第８のトランジスタが非導通となった後に前記第３のトランジスタが非導通となるように前記制御信号を生成することを特徴とする請求項１または２記載のＭＯＳ型半導体集積回路装置。
【請求項６】
前記第１の電源電圧が正極性の電圧であり、前記第２の電源電圧が接地電圧であることを特徴とする請求項１または２記載のＭＯＳ型半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンバイ時に回路の電源を遮断して低消費電力化を実現したＭＯＳ型半導体集積回路装置に関する。
【背景技術】
【０００２】
最近の半導体業界では、携帯用電子機器市場の拡大に伴い、低消費電力化が図られたＭＯＳ型半導体集積回路装置が望まれている。なかでもＳＲＡＭ（Static Random Access Memory）は、ＬＳＩチップ上の占有面積率が年々高くなっており、消費電力の観点からＳＲＡＭの低電圧化の重要性が高まっている。ＳＲＡＭマクロを含むＬＳＩチップのスタンバイ時における消費電力を決定するリーク電流の大部分は、ＳＲＡＭマクロの周辺回路におけるロウデコーダ回路で占められる。
【０００３】
図８は、ＳＲＡＭマクロにおける従来のロウデコーダ回路の一部の構成を示している。ＮＡＮＤゲート回路81、82にはそれぞれ複数ビットからなる内部アドレス信号（PA〜PE）が入力される。上記両ＮＡＮＤゲート回路81、82の出力信号は、プリチャージ信号PREと共にＮＯＲゲート回路83に入力される。ＮＯＲゲート回路83の出力信号はプリバッファ回路84に入力される。プリバッファ回路84の出力信号は最終段のメインバッファ回路85に入力され、メインバッファ回路85からの出力信号によってワード線ＷＬが選択駆動される。
【０００４】
図８に示すロウデコーダ回路では、スタンバイ時に、プリチャージ信号PREが“Ｈ”レベルにされることで、ＮＯＲゲート回路83の出力信号が“Ｌ”レベルに固定され、ワード線ＷＬの電位がノイズ等の影響により“Ｌ”レベルから浮くことが防止される。
【０００５】
また、スタンバイ時には、図中に示すような種々のリーク電流が発生する。すなわち、プリバッファ回路84では、ＰチャネルＭＯＳトランジスタのソースとゲートとの間にゲートリーク電流Ｉgが発生し、ＮチャネルＭＯＳトランジスタのドレインとソースとの間にサブスレッショルドリーク電流（オフリーク電流）Ｉoffが発生する。メインバッファ回路85では、ＮチャネルＭＯＳトランジスタのゲートとソースとの間にゲートリーク電流Ｉgが発生し、ＰチャネルＭＯＳトランジスタのソースとドレインとの間にサブスレッショルドリーク電流Ｉoffが発生する。
【０００６】
一般に、メインバッファ回路85を構成するＰチャネル及びＮチャネルＭＯＳトランジスタは素子サイズが大きい。このため、スタンバイ状態におけるリーク電流源は、主にメインバッファ回路85におけるサブスレッショルドリークとゲートリークとなり、これにプリバッファ回路84におけるサブスレッショルドリークが加わる。従って、このようなリーク電流を中心に対策を図ることで、ロウデコーダ回路におけるリーク電流が削減できる。
【０００７】
ロウデコーダ回路のリーク対策に関しては、既に学会等でいくつかの報告例がある。ロウデコーダ回路のリーク対策で重要な点は、スタンバイ時に、ワード線を０Ｖに固定する制約がある点である。ワード線にノイズが乗ると、メモリセルが誤選択されてデータ破壊に繋がる。従って、スタンバイ時は、モード遷移時も含めて、ワード線は０Ｖに固定されなければならない。
【０００８】
スタンバイ時におけるリーク電流の削減を図ったロウデコーダ回路として、従来では、非特許文献１に記載されているものが知られている。これに記載されたロウデコーダ回路では、周辺回路部において、最終段のバッファ回路を除く他の回路では接地電圧側の電流経路の途中に電流カットオフ用のＮチャネルＭＯＳトランジスタが挿入され、電源遮断が行われる。最終段のバッファ回路では、スタンバイ時にワード線を０Ｖに固定しなければならない。このため、接地電圧側の電流経路の途中に電流カットオフ用のＮチャネルＭＯＳトランジスタを挿入して、電源遮断を行うことはできない。そこで、最終段のバッファ回路では、電源電圧ＶＤＤ側の電流経路の途中に電流カットオフ用のＰチャネルＭＯＳトランジスタが挿入され、電源遮断が行われる。
【０００９】
しかし、非特許文献１に記載されたロウデコーダ回路では、スタンバイ時に、最終段のバッファ回路内のＮチャネルＭＯＳトランジスタのゲート・ソース間電圧ＶgsがＶＤＤ（電源電圧）となるので、このＮチャネルＭＯＳトランジスタのゲートリーク電流を削減することができない。このことは、次世代等のＭＯＳ型半導体集積回路装置でゲートリークの影響が大きくなった場合に特に問題となる。
【００１０】
スタンバイ時におけるゲートリーク電流の削減を図ったロウデコーダ回路として、従来では、非特許文献２のFig. 7bに記載されているものが知られている。これに記載されたロウデコーダ回路では、図９に示すように、最終段のバッファ回路がＰチャネルＭＯＳトランジスタＱp1とＮチャネルＭＯＳトランジスタＱn1とからなる。そして、ＮチャネルＭＯＳトランジスタn1のゲートと最終段の前段のプリバッファ回路の出力ノードとの間にトランスファゲートＱp2が追加される。ワード線ＷＬのスタンバイ時に、ワード線の信号を用いてトランスファゲートＱp2がオフ状態に制御され、ＮチャネルＭＯＳトランジスタＱn1のゲートがフローティング状態にされる。フローティング状態にされた後、ＮチャネルＭＯＳトランジスタＱn1のゲートの電圧はゲートリークにより順次低下する。これにより、ＮチャネルＭＯＳトランジスタＱn1のゲート・ソース間電圧Ｖgsが緩和され、ゲートリーク電流の発生が抑制される。
【００１１】
しかし、非特許文献２に記載されたロウデコーダ回路では、最終段のバッファ回路を構成するＰチャネルＭＯＳトランジスタＱp1にサブスレッショルドリーク電流が流れる。前述したように最終段のバッファ回路を構成するトランジスタは素子サイズが大きいため、スタンバイ状態に大きなサブスレッショルドリーク電流が流れる。
【００１２】
このように低消費電力化が図られた従来のＭＯＳ型半導体集積回路装置では、スタンバイ時におけるゲートリーク電流とサブスレッショルドリーク電流とを共に削減することができず、十分なリーク電流削減効果が得られないという問題がある。
【非特許文献１】” A 300MHz 25uA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Model for Mobile-Phone Application Processor “, M Yamaoka, ISSCC 2004
【非特許文献２】”A 90nm Low Power 32K-Byte Embedded SRAM with Gate Leakage Suppression Circuit for Mobile Application “, Koji Nii et al., 2003 Symposium on VLSI Circuits Digest of Technical Papers, pp247-250（Fig.7b）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、スタンバイ時におけるゲートリーク電流とサブスレッショルドリーク電流とを共に削減することができ、十分なリーク電流削減効果を得ることができるＭＯＳ型半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明のＭＯＳ型半導体集積回路装置は、ゲートが共通に接続され、このゲート共通接続ノードに半導体集積回路装置内部で生成された信号が入力され、電流通路の各一端が出力ノードに接続されたＰチャネルの第１のトランジスタ及びＮチャネルの第２のトランジスタを含み、第１のトランジスタの電流通路の他端が第１の電源電圧が供給される第１の電源ノードに接続されたプリバッファ回路と、前記第２のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第１の電源電圧とは異なる値の第２の電源電圧が供給される第２の電源ノードに電流通路の他端が接続されたＮチャネルの第３のトランジスタと、前記プリバッファ回路の出力ノードに電流通路の一端が接続されたＰチャネルの第４のトランジスタと、前記第４のトランジスタの電流通路の他端と前記第３のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第１、第２のトランジスタのゲート共通接続ノードに接続されたＮチャネルの第５のトランジスタと、電流通路の一端が出力ノードに接続されたＰチャネルの第６のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第２の電源ノードに接続されたＮチャネルの第７のトランジスタを含み、第６のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第７のトランジスタのゲートが前記第４のトランジスタの電流通路の他端に接続された最終段バッファ回路と、前記第６のトランジスタの電流通路の他端と前記第１の電源ノードとの間に電流通路が挿入されたＰチャネルの第８のトランジスタと、前記第１の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたＰチャネルの第９のトランジスタと、スタンバイ状態のときは前記第３、第４、第８のトランジスタが共にオフ状態、前記第９のトランジスタがオン状態となり、アクティブ状態のときは前記第３、第４及び第８のトランジスタが共にオン状態、前記第９のトランジスタがオフ状態となるように前記第３、第４、第８及び第９のトランジスタのゲートに制御信号を供給する制御回路とを具備している。
【００１５】
本発明のＭＯＳ型半導体集積回路装置は、メモリセルが接続されたワード線と、前記ワード線を駆動する駆動回路と、前記駆動回路の動作を制御する制御回路とを具備し、前記駆動回路は、ゲートが共通に接続され、このゲート共通接続ノードに前記ワード線を駆動する信号が入力され、電流通路の各一端が出力ノードに接続されたＰチャネルの第１のトランジスタ及びＮチャネルの第２のトランジスタを含み、第１のトランジスタの電流通路の他端が第１の電源電圧が供給される第１の電源ノードに接続されたプリバッファ回路と、前記第２のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第１の電源電圧とは異なる値の第２の電源電圧が供給される第２の電源ノードに電流通路の他端が接続されたＮチャネルの第３のトランジスタと、前記プリバッファ回路の出力ノードに電流通路の一端が接続されたＰチャネルの第４のトランジスタと、前記第４のトランジスタの電流通路の他端と前記第３のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第１、第２のトランジスタのゲート共通接続ノードに接続されたＮチャネルの第５のトランジスタと、電流通路の一端が出力ノードに接続されたＰチャネルの第６のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第２の電源ノードに接続されたＮチャネルの第７のトランジスタを含み、第６のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第７のトランジスタのゲートが前記第４のトランジスタの電流通路の他端に接続され、出力ノードが前記ワード線に接続された最終段バッファ回路と、前記第６のトランジスタの電流通路の他端と前記第１の電源ノードとの間に電流通路が挿入されたＰチャネルの第８のトランジスタと、前記第１の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたＰチャネルの第９のトランジスタとを有し、前記制御回路は、スタンバイ状態のときは前記第３、第４、第８のトランジスタが共にオフ状態、前記第９のトランジスタがオン状態となり、アクティブ状態のときは前記第３、第４及び第８のトランジスタが共にオン状態、前記第９のトランジスタがオフ状態となるように前記第３、第４、第８及び第９のトランジスタのゲートに制御信号を供給する。
【発明の効果】
【００１６】
本発明のＭＯＳ型半導体集積回路装置によれば、スタンバイ時におけるゲートリーク電流とサブスレッショルドリーク電流を共に削減することができ、十分なリーク電流削減効果を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明を実施の形態により説明する。
【００１８】
（第１の実施の形態）
図１は、第１の実施の形態に係るスタティック型ランダムアクセスメモリ（ＳＲＡＭ）の回路構成を示している。10はワード線駆動回路（以下、ロウデコーダ回路と称する）である。ロウデコーダ回路10にはワード線ＷＬが接続されている。ワード線ＷＬには、このワード線ＷＬの信号によって選択されるそれぞれスタティック型セルからなる複数のメモリセルＭＣが接続されている。各メモリセルＭＣには、選択されたメモリセルから読み出されたデータ、及び選択されたメモリセルに供給される書き込み用データが伝達される一対のビット線ＢＬ、／ＢＬがそれぞれ接続されている。
【００１９】
ロウデコーダ回路10は内部アドレス信号をデコードしてワード線ＷＬを駆動する。ロウデコーダ回路10は、それぞれ複数ビットの内部アドレス信号（PA〜PE）をデコードする２個のＮＡＮＤゲート回路11、12、上記両ＮＡＮＤゲート回路11、12の出力信号及びプリチャージ制御信号PREが入力されるＮＯＲゲート回路13、このＮＯＲゲート回路13の出力信号が入力されるプリバッファ回路14、及びこのプリバッファ回路14の出力信号が入力される最終段のメインバッファ回路15を含む。
【００２０】
プリバッファ回路14は、ゲートが共通に接続され、このゲート共通接続ノードにＮＯＲゲート回路13の出力信号が入力されるＰチャネルトランジスタ16及びＮチャネルトランジスタ17を含む。上記両トランジスタ16、17のソース、ドレイン間の電流通路の各一端はプリバッファ回路14の出力ノードに接続されている。また、トランジスタ16の電流通路の他端は、正極性の電源電圧ＶＤＤが供給される第１の電源ノードに接続されている。
【００２１】
トランジスタ17の電流通路の他端には、Ｎチャネルトランジスタ18のソース、ドレイン間の電流通路の一端が接続されている。トランジスタ18の電流通路の他端は、０Ｖの接地電圧ＶＳＳが供給される第２の電源ノードに接続されている。トランジスタ18のゲートには制御信号RSEL1が入力される。さらに、プリバッファ回路14の出力ノードにはＰチャネルトランジスタ19のソース、ドレイン間の電流通路の一端が接続されている。トランジスタ19のゲートには上記制御信号RSEL1の反転信号/RSEL1が入力される。トランジスタ19の電流通路の他端とトランジスタ18の電流通路の一端との間には、Ｎチャネルトランジスタ20のソース、ドレイン間の電流通路が挿入されている。このトランジスタ20のゲートは、トランジスタ16、17のゲート共通接続ノードに接続されている。
【００２２】
メインバッファ回路15は、ソース、ドレイン間の電流通路の各一端がメインバッファ回路15の出力ノードに接続されたＰチャネルトランジスタ21及びＮチャネルトランジスタ22を含む。メインバッファ回路15の出力ノードはワード線ＷＬに接続されている。上記トランジスタ21のゲートはプリバッファ回路14の出力ノードに接続され、トランジスタ22のゲートは上記トランジスタ19の電流通路の他端に接続されている。
【００２３】
トランジスタ21の電流通路の他端と電源電圧ＶＤＤが供給される第１の電源ノードとの間には、Ｐチャネルトランジスタ23のソース、ドレイン間の電流通路が挿入されている。このトランジスタ23のゲートには制御信号/RSEL0が入力される。上記第１の電源ノードとプリバッファ回路14の出力ノードとの間には、Ｐチャネルトランジスタ24のソース、ドレイン間の電流通路が挿入されている。このトランジスタ24のゲートには制御信号RSEL1が入力される。メインバッファ回路15の出力ノードと第２の電源ノードとの間には、Ｎチャネルトランジスタ25のソース、ドレイン間の電流通路が挿入されている。このトランジスタ25のゲートには制御信号/RSEL0が入力される。
【００２４】
上記ＮＡＮＤゲート回路11、12、及びＮＯＲゲート回路13はそれぞれＰチャネルトランジスタ及びＮチャネルトランジスタからなるＣＭＯＳ型回路であり、ＮＡＮＤゲート回路11、12内のＮチャネルトランジスタ側の電源電圧供給ノードである各ソースは上記トランジスタ18の電流通路の一端に共通に接続されている。また、ＮＯＲゲート回路13内のＮチャネルトランジスタ側の電源電圧供給ノードであるソースは、Ｎチャネルトランジスタ26のソース、ドレイン間の電流通路の一端に接続されている。このトランジスタ26の電流通路の他端は、第２の電源ノードに接続されている。また、上記トランジスタ26のゲートには制御信号RSEL0が入力される。
【００２５】
なお、メインバッファ回路15は、その出力信号でワード線ＷＬを駆動するため、プリバッファ回路14よりも大きな電流が流れる。プリバッファ回路14よりも大きな電流がメインバッファ回路15に流れるようにするために、メインバッファ回路15内のＰ、Ｎ両チャネルのトランジスタのうち、少なくともＰチャネル側のトランジスタ、つまりトランジスタ21の素子サイズを、プリバッファ回路14内のＰチャネル側のトランジスタ16よりも大きくしている。もちろん、Ｎチャネル側のトランジスタの素子サイズも、プリバッファ回路14側のトランジスタ17よりもメインバッファ回路15側のトランジスタ22の方が大きくなるようにしてもよい。
【００２６】
制御回路30は、選択信号SELに応じて上記制御信号RSEL0,/RSEL0及びRSEL1,/RSEL1を生成するものであり、例えば、図２に示すような回路構成を有する。すなわち、制御回路30は、６個のインバータ回路31〜36、２入力のＮＡＮＤゲート回路37及び２入力のＮＯＲゲート回路38を含む。
【００２７】
選択信号SELは、ＮＯＲゲート回路37及びＮＡＮＤゲート回路38それぞれの一方の入力ノードに供給される。また、選択信号SELは、直列接続された２個のインバータ回路31、32を介して、ＮＯＲゲート回路37及びＮＡＮＤゲート回路38それぞれの他方の入力ノードに供給される。ＮＯＲゲート回路37の出力信号はインバータ回路33に供給され、このインバータ回路33の出力ノードから上記制御信号RSEL0が出力される。インバータ回路33の出力信号はさらにインバータ回路34に供給され、このインバータ回路34の出力ノードから上記制御信号/RSEL0が出力される。ＮＡＮＤゲート回路38の出力信号はインバータ回路35に供給され、このインバータ回路35の出力ノードから上記制御信号RSEL1が出力される。インバータ回路35の出力信号はさらにインバータ回路36に供給され、このインバータ回路36の出力ノードから上記制御信号/RSEL1が出力される。
【００２８】
次に上記構成でなるＳＲＡＭの動作を、図３に示すタイミングチャートを用いて説明する。なお、図１に示すＳＲＡＭは、クロック信号CLKに同期して動作するクロック同期式のものである。
【００２９】
アクティブ時（図３中のACTの期間）では、選択信号SELが“Ｈ”レベルにされる。選択信号SELが“Ｈ”レベルのとき、制御回路30では、インバータ回路32の出力信号が“Ｈ”レベルになるので、ＮＯＲゲート回路37及びＮＡＮＤゲート回路38の出力信号が共に“Ｌ”レベルとなる。従って、インバータ回路33の出力信号である制御信号RSEL0は“Ｈ”レベル、インバータ回路34の出力信号である制御信号/RSEL0は“Ｌ”レベル、インバータ回路35の出力信号である制御信号RSEL1は“Ｈ”レベル、インバータ回路36の出力信号である制御信号/RSEL1は“Ｌ”レベルとなる。
【００３０】
このとき、ロウデコーダ10では、トランジスタ18、19、23、26がそれぞれオン状態になり、トランジスタ24、25がそれぞれオフ状態になる。このときプリチャージ制御信号PREは“Ｌ”レベルにされている。トランジスタ18、26がオン状態のとき、ＮＡＮＤゲート回路11、12及びＮＯＲゲート回路13にはそれぞれ電源電圧が供給され、ＮＯＲゲート回路13から内部アドレス信号に応じたデコード信号が出力される。
【００３１】
トランジスタ18がオン状態のときはプリバッファ回路14にも電源電圧が供給される。また、トランジスタ19がオンしており、トランジスタ24はオフしているので、プリバッファ回路14は、ＮＯＲゲート回路13からの出力信号を反転してメインバッファ回路15内のトランジスタ21、22の各ゲートに供給する。
【００３２】
一方、トランジスタ23がオン状態のときはメインバッファ回路15にも電源電圧が供給される。このとき、メインバッファ回路15の出力ノードに接続されているトランジスタ25はオフしている。そして、メインバッファ回路15はプリバッファ回路14からの出力信号を反転してワード線ＷＬに供給する。
【００３３】
すなわち、アクティブ時は、ロウデコーダ回路10によって内部アドレス信号がデコードされ、このデコードされた信号に応じてワード線ＷＬが選択駆動される。
【００３４】
スタンバイ時（図３中のSTBの期間）では、選択信号SELが“Ｌ”レベルにされる。選択信号SELが“Ｌ”レベルのとき、制御回路30では、インバータ回路32の出力信号が“Ｌ”レベルになるので、ＮＯＲゲート回路37及びＮＡＮＤゲート回路38の出力信号が共に“Ｈ”レベルとなる。従って、インバータ回路33の出力信号である制御信号RSEL0は“Ｌ”レベル、インバータ回路34の出力信号である制御信号/RSEL0は“Ｈ”レベル、インバータ回路35の出力信号である制御信号RSEL1は“Ｌ”レベル、インバータ回路36の出力信号である制御信号/RSEL1は“Ｈ”レベルとなる。
【００３５】
このとき、ロウデコーダ10では、トランジスタ18、19、23、26がそれぞれオフ状態になり、トランジスタ24、25がそれぞれオン状態になる。トランジスタ18、26がオフ状態のときは、ＮＡＮＤゲート回路11、12及びＮＯＲゲート回路13にはそれぞれ電源電圧は供給されない。また、スタンバイ時には、ワード線ＷＬが０Ｖに固定されるようにするために、プリチャージ制御信号PREが“Ｈ”レベルにされる。プリチャージ制御信号PREが“Ｈ”レベルのとき、ＮＯＲゲート回路13の出力信号は“Ｌ”レベルから、プリバッファ回路14の出力信号は“Ｈ”レベルから、メインバッファ回路15の出力信号は“Ｌ”レベルからそれぞれ変移する恐れがなくなる。
【００３６】
トランジスタ18がオフ状態のとき、プリバッファ回路14には電源電圧が供給されない。また、トランジスタ23がオフしているので、メインバッファ回路15にも電源電圧が供給されない。トランジスタ21のゲートが接続されているプリバッファ回路14の出力ノードは、オン状態のトランジスタ24により“Ｈ”レベルに設定されるので、メインバッファ回路15内のトランジスタ21にサブスレッショルドリーク電流が流れることが防止される。
【００３７】
さらに、スタンバイ時に、トランジスタ19はオフ状態なので、メインバッファ回路15内のトランジスタ22のゲートはプリバッファ回路14の出力ノードから分離され、電位的にフローティング状態になる。フローティング状態になった直後では、トランジスタ22のゲートの電圧はゲートリークにより次第に低下していく。この結果、トランジスタ22のゲート、ソース間電圧Ｖgsは順次緩和される方向に変化し、トランジスタ22のゲートリーク電流が削減される。
【００３８】
また、スタンバイ時は、トランジスタ25がオン状態になるので、ワード線ＷＬは０ＶのＶＳＳに固定され、ワード線ＷＬにノイズが乗る恐れはなり、ノイズによる誤動作を防止することができる。
【００３９】
このように、スタンバイ時では、メインバッファ回路15内のＰチャネルトランジスタ23にはサブスレッショルドリーク電流が流れず、かつＮチャネルトランジスタ22に流れるゲートリーク電流も削減される。
【００４０】
なお、スタンバイ時に、プリバッファ回路14内のトランジスタ16のゲートは“Ｌ”レベルとなり、このトランジスタ16のソース、ゲート間にはゲートリーク電流が流れる。また、トランジスタ25のソース、ゲート間にもゲートリーク電流が流れる。しかし、プリバッファ回路14内のトランジスタ16はメインバッファ回路15を駆動するだけの電流を流せるものであれば十分であり、また、トランジスタ25はノイズ除去用である。従って、これらトランジスタ16、25の素子サイズはメインバッファ回路15内のトランジスタに比べて十分小さくできるので、これらに流れるゲートリーク電流の値は無視できる。従って、従来に比べて、スタンバイ時におけるリーク電流を大幅に削減することができる。
【００４１】
次に、スタンバイ状態からアクティブ状態に復帰する際の動作を説明する。アクティブ状態に移行する際は、選択信号SELが“Ｌ”レベルから“Ｈ”レベルに立ち上げられる。この後、制御回路30内のＮＯＲゲート回路37の出力信号が直ちに“Ｌ”レベルとなり、制御信号RSEL0が“Ｈ”レベル、/RSEL0が“Ｌ”レベルになる。これにより、ロウデコーダ回路10では、トランジスタ23、26がオン状態になり、トランジスタ25がオフ状態になる。
【００４２】
復帰する以前のスタンバイ状態のとき、ＮＯＲゲート回路13の出力信号の論理レベルはトランジスタ16のゲートに蓄積されている電荷によって保持されているだけなので、この状態でトランジスタ18をオン状態にしてプリバッファ回路14に電源電圧を供給すると、プリバッファ回路14に貫通電流が流れる恐れがある。そこで、スタンバイ状態からアクティブ状態に移行する際に、まず、トランジスタ26をオン状態にしてＮＯＲゲート回路13に電源電圧を供給してＮＯＲゲート回路13の出力信号の論理レベルを確定させる。
【００４３】
また、この際、同時にトランジスタ23がオン状態になって、メインバッファ回路15にも電源電圧が供給される。このとき、トランジスタ24はまだオン状態になっており、プリバッファ回路14の出力ノードの信号は“Ｈ”レベルに固定されているので、メインバッファ回路15には貫通電流が流れない。
【００４４】
アクティブ状態に移行してから、２個のインバータ回路31、32の信号遅延時間の和に相当する時間Δtupが経過した後、制御回路30内のインバータ回路32の出力信号が“Ｌ”レベルから“Ｈ”レベルに変化する。これにより、ＮＡＮＤゲート回路38の出力信号が“Ｌ”レベルに変化し、制御信号RSEL1が“Ｈ”レベル、/RSEL１が“Ｌ”レベルになる。これにより、ロウデコーダ回路10では、トランジスタ18、19がオン状態になり、トランジスタ24がオフ状態になる。
【００４５】
トランジスタ18がオン状態になると、ＮＡＮＤゲート回路11、12に電源電圧が供給され、かつプリバッファ回路14にも電源電圧が供給されて、ＮＡＮＤゲート回路11、12でデコード動作が行えるようになる。また、トランジスタ19がオン状態になることで、メインバッファ回路15内のトランジスタ22のゲートにはプリバッファ回路14の出力ノードの信号が供給される。このとき、プリバッファ回路14の入力信号であるＮＯＲゲート回路13の出力信号のレベルは確定しているので、プリバッファ回路14に貫通電流が流れない。
【００４６】
このように、スタンバイ状態からアクティブ状態に復帰する際に、メインバッファ回路15及びプリバッファ回路14に貫通電流が流れることはない。
【００４７】
上記とは逆に、アクティブ状態からスタンバイ状態に移行する際は、選択信号SELが“Ｈ”レベルから“Ｌ”レベルに下げられる。このとき、インバータ回路32の出力信号はまだ“Ｈ”レベルなので、この後、ＮＡＮＤゲート回路38の出力信号が“Ｈ”レベルとなり、制御信号RSEL1が“Ｌ”レベル、/RSEL1が“Ｈ”レベルになる。これにより、ロウデコーダ回路10では、トランジスタ24がオン状態になり、トランジスタ18、19がオフ状態になる。これにより、プリバッファ回路14及び２個のＮＡＮＤゲート回路11、12に供給されていた電源電圧が遮断され、それぞれスタンバイモードに入る。また、トランジスタ24がオン状態、トランジスタ19がオフ状態になることにより、メインバッファ回路15内のトランジスタ21のゲートがＶＤＤに固定され、トランジスタ22のゲートがプリバッファ回路14の出力ノードから切り離され、浮遊状態にされる。
【００４８】
スタンバイ状態に移行してから、２個のインバータ回路31、32の信号遅延時間の和に相当する時間Δtdownが経過した後、制御回路30内のインバータ回路32の出力信号が“Ｈ”レベルから“Ｌ”レベルに変化する。これにより、ＮＯＲゲート回路37の出力信号が“Ｈ”レベルに変化し、制御信号RSEL0が“Ｌ”レベル、/RSEL0が“Ｈ”レベルになる。これにより、ロウデコーダ回路10では、トランジスタ23、26がそれぞれオフ状態になり、トランジスタ25がオン状態になる。
【００４９】
トランジスタ23、26がオフ状態になると、メインバッファ回路15及びＮＯＲゲート回路13に供給されていた電源電圧がそれぞれ遮断される。また、トランジスタ25がオン状態になると、ワード線ＷＬが０Ｖの電源電圧ＶＳＳに固定される。このとき、制御信号RSEL1は予め“Ｌ”レベルにされており、メインバッファ回路15内のＰチャネルトランジスタ21のゲートは“Ｈ”レベルに固定されているので、メインバッファ回路15には貫通電流が流れない。
【００５０】
このように、アクティブ状態からスタンバイモードに移行する際、あるいはその逆の過程の際に、最も大きな電流が流れる最終段のインバータ回路15には貫通電流が流れない。
【００５１】
上述したように、本実施の形態のＳＲＡＭでは、スタンバイ時におけるオフリーク電流及びゲートリーク電流の削減を図ることができると共に、貫通電流や誤動作の発生を防止することができる。
【００５２】
図４は、先に述べた非特許文献１、２に記載されている従来技術を単純に組み合わせた場合のロウデコーダ回路（従来例）と、本実施形態のＳＲＡＭにおけるロウデコーダ回路（実施形態）とで、スタンバイ時に発生する各種リーク電流を測定した結果を比較して示している。図４中、Ｉoffはオフリーク電流、Ｉgはゲートリーク電流、Ｉtotalはリーク電流の総和をそれぞれ示している。
【００５３】
図４から明らかなように、本実施形態のＳＲＡＭにおけるロウデコーダ回路の方が、オフリーク電流Ｉoff、ゲートリーク電流Ｉg共に大幅に削減されている。この結果、リーク電流の総和についても大幅に削減されている。その理由は以下の通りである。すなわち、従来技術を単純に組み合わせた場合、スタンバイ時に、トランジスタ18、26に相当するＮチャネルトランジスタが十分なカットオフ特性をもっていれば、最終段のメインバッファ回路の前々段のＮＯＲゲート回路13に相当する回路の出力信号は完全な“Ｌ”レベルとはならず、０Ｖから僅かに上昇する。このとき、メインバッファ回路の前段のプリバッファ回路14に相当する回路の出力信号は完全な“Ｈ”レベルとはならず、最終段回路内のＰチャネルトランジスタを完全にオフ状態に設定できる電圧よりも低下する。
【００５４】
これに対し、本実施形態におけるロウデコーダ回路では、スタンバイ時に、トランジスタ24によってメインバッファ回路15内のＰチャネルトランジスタ21のゲートが完全に“Ｈ”レベルに設定されるので、Ｐチャネルトランジスタ21のオフリーク電流Ｉoffを大幅に削減できる。
【００５５】
（第２の実施の形態）
図５は、第２の実施の形態に係るＭＯＳ型半導体集積回路装置のブロック構成を示している。このＭＯＳ型半導体集積回路装置では、半導体チップ40内に複数のＩＰ（Intellectual Property）ブロック41が形成されている。ＩＰブロックとは、予め用意された所定の機能を有する回路を意味する。図５では、半導体チップ40内に４個のＩＰブロック41が形成されている場合を例示している。また、半導体チップ40内には、上記４個のＩＰブロック41同士を接続するチップ内配線42が形成されている。なお、チップ外部との間で信号を入出力するための配線は図示を省略している。
【００５６】
上記４個の各ＩＰブロック41内には、対応するＩＰブロック内の信号をチップ内配線42に出力するインターフェース回路43及びインターフェース回路の動作を制御する制御回路がそれぞれ設けられている。
【００５７】
上記各ＩＰブロック41内に設けられたインターフェース回路43は、図６に示すように、図１中に示されたプリバッファ回路14、メインバッファ回路15、Ｎチャネルトランジスタ18、20、25及びＰチャネルトランジスタ19、23、24と同様の構成を有する。ただし、プリバッファ回路14内のＰチャネルトランジスタ16及びＮチャネルトランジスタ17とＮチャネルトランジスタ20のゲートには、チップ内配線42を駆動する信号が入力される。
【００５８】
上記各ＩＰブロック41内に設けられた制御回路は、図２に示すようなものと同様の回路構成を有する。
【００５９】
上記構成でなるＭＯＳ型半導体集積回路装置おける各インターフェース回路43の動作は、図１の場合と実質的に同じなので、その説明は省略する。そして、図１の場合と同様の効果を得ることができる。
【００６０】
（第３の実施の形態）
図７は、第３の実施の形態に係るＭＯＳ型半導体集積回路装置の構成を示している。この半導体集積回路装置では、半導体チップ70内に、インターフェース回路80と、このインターフェース回路80の動作を制御する制御回路とが形成されている。
【００６１】
インターフェース回路80は、半導体チップ70内で生成された信号をチップ外部に出力するものであり、図１中に示されたプリバッファ回路14、メインバッファ回路15、Ｎチャネルトランジスタ18、20、25及びＰチャネルトランジスタ19、23、24と同様の構成を有する。ただし、プリバッファ回路14内のＰチャネルトランジスタ16及びＮチャネルトランジスタ17とＮチャネルトランジスタ20のゲートには、半導体チップ内の信号が入力される。メインバッファ回路15の出力ノードはチップの出力端子OUTに接続されている。
【００６２】
上記半導体チップ70内に設けられた制御回路は、図２に示すようなものと同様の回路構成を有する。
【００６３】
上記構成でなるＭＯＳ型半導体集積回路装置おける各インターフェース回路80の動作は、図１の場合と実質的に同じなので、その説明は省略する。そして、図１の場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００６４】
【図１】第１の実施の形態に係るスタティック型ランダムアクセスメモリの回路図。
【図２】図１中の制御回路の具体的な構成の一例を示す回路図。
【図３】図１のスタティック型ランダムアクセスメモリの動作の一例を示すタイミングチャート。
【図４】従来と第１の実施の形態に係るロウデコーダのリーク電流を比較して示す特性図。
【図５】第２の実施の形態に係るＭＯＳ型半導体集積回路装置の構成を示すブロック図。
【図６】図５の半導体集積回路装置に設けられたインターフェース回路を抽出して示す回路図。
【図７】第３の実施の形態に係るＭＯＳ半導体集積回路装置の構成を示す回路図。
【図８】従来のロウデコーダ回路の回路図。
【図９】従来のロウデコーダ回路の回路図。
【符号の説明】
【００６５】
10…ワード線駆動回路、14…プリバッファ回路、15…メインバッファ回路、18、20、25…Ｎチャネルトランジスタ、19、23、24、26…Ｐチャネルトランジスタ、30…制御回路、40…半導体チップ、41…ＩＰブロック、42…チップ内配線、43…インターフェース回路、70…半導体チップ、80…インターフェース回路。
【図１】
2006180255.tif 000003
【図２】
2006180255.tif 000004
【図３】
2006180255.tif 000005
【図４】
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【図５】
2006180255.tif 000007
【図６】
2006180255.tif 000008
【図７】
2006180255.tif 000009
【図８】
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【図９】
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