(57)【要約】【課題】テスト時間を短縮することが可能なROMテスト回路及びそのテスト方法を提供する。【解決手段】複数個のROM１０，１２，１４に書き込まれたデータをテストする際に、特定のROM3（１４）の出力データに基づいて、ROM1（１０）及びROM2（１２）のデータを選択し、選択されたデータと期待値とを比較することによりテストを行うようにしているので、ROM１，ROM2のテスト時間でROM３の内容もテストしていることになり、テスト時間を短縮することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数個のROMに書き込まれたデータをテストするROMテスト方法において、特定のROMの出力データに基づいて、テスト対象のその他のROMデータの出力を選択することによりROMのテストを行うことを特徴とするROMテスト方法。
【請求項２】
複数個のROMに書き込まれたデータをテストするROMテスト回路において、
特定のROMの出力データ及びその反転データを選択する為の第一の選択手段と、
テスト対象のその他のROMの出力データを選択する為の第二の選択手段とを備え、
前記第一の選択手段からの出力データを前記第二の選択手段の選択制御信号として使用したことを特徴とするROMテスト回路。
【請求項３】
請求項２記載のROMテスト回路において、前記第一の選択手段に於ける入力データを選択する制御信号は、外部から入力された制御信号であることを特徴とする請求項２記載のROMテスト回路。
【請求項４】
請求項２記載のROMテスト回路において、前記第一の選択手段に於ける入力データを選択する制御信号は、内部の制御レジスタにより出力される信号であることを特徴とする請求項２記載のROMテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Read Only Memory ( 以下 ROM )のテスト方法及びそのテスト回路に関する。
【背景技術】
【０００２】
図５は、従来のROMテスト方法の一例を示す回路図であり、図６は、図５の回路を用いてROMのテストを行う手順を示すタイムチャートである。従来は、先ず、ROM１のチップ選択信号であるCS_1及び出力ゲートをイネーブルにするOE_1を有効として、ROM1の全アドレス空間アクセスし、そのデータを端子に出力して、期待値と比較することによりROM1のチェック行った後、ROM2、ROM3について同様のテストを繰り返すことによりテストを行っていた。
【０００３】
特許文献１には、別のテスト方法として、複数のROMを内蔵した半導体集積回路において、入力されたアドレスデータに対応した複数のROMブロックからの読み出しデータを加算、又は減算し、その結果をバッファを介して出力端子に出力して期待値と照合することによりROMデータのチェックを行っていた。
【０００４】
【特許文献１】特開平８−１８４６４５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図５，６に示した従来のテスト方法では、テスト時間が搭載ROMの数に比例して増大し、製造コスト増に繋がっていた。また、特許文献１に記載した方法では、複数のROMから出力されるデータを加算又は減算し、その結果と期待値とを照合する方法であるため、データの一部に誤りがある場合でも加算或いは減算結果においては、期待値と一致する場合があるため、ROMデータの誤りを正しくチェックできないという欠点があった。
【課題を解決するための手段】
【０００６】
この発明においては、複数個のROMに書き込まれたデータをテストするROMテスト方法において、特定のROMの出力データに基づいて、テスト対象のその他のROMデータの出力を選択することによりROMのテストを行うようにしている。
【発明の効果】
【０００７】
この発明においては、複数のテスト対象ROMの中の特定のROMデータにより、テスト対象のその他のROMデータを確認する方法であるので、テスト対象のその他のROMデータを確認する時間内で、特定ROMのデータも確認されることになり、その分テスト時間が短縮される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明のROMテスト方法及びROMテスト回路について詳細に説明する。
【０００９】
実施例１
図１は、実施例１におけるROMテスト回路の構成を示すブロック図であり、図２は、図１のROMテスト回路を用いたROMテスト時のタイムチャートである。
【００１０】
ROM1（１０）、ROM2（１２）のm bit幅の出力データはm個のセレクター群A（１６）の”0”側、或いは“1”側に接続されている。ROM３（１４）のm bit幅の非反転出力データはm個のセレクター群Bの”０”側に接続され、m個のインバータ群１３を介した反転出力データは同じm個のセレクター群Bの”１”側に接続される。このセレクター群Bの制御信号は、制御LSI端子１７より供給され、このセレクター群Bのmビットの出力が、セレクター群Aの各bitの制御信号として接続される。セレクター群Aのmビットの出力は、m個のLSI端子１５に接続される。
【００１１】
上記構成のROMテスト回路の動作は次のようになる。すなわち、先ず制御LSI端子から”０”レベルの信号が入力されると、セレクターB群においては、”０”側のデータが選択され、非反転のROM３のデータが選択され、このデータがセレクターA群の制御信号として接続される。この状態で、各ROMに共通に接続されたアドレス端子にROMの全アドレス空間に対応するアドレスが入力されると、ROM３からの出力データに応じてセレクターA群に接続された”０”側（ROM1の出力データ）或いは”１”側（ROM2の出力データ）のデータが選択されてLSI端子群に出力され、セレクターA群の制御信号に応じて、ROM1の期待値或いはROM2の期待値と比較される。尚、このとき各ＲＯＭのチップ選択信号ＣＳ＿１〜ＣＳ＿３はテスト期間中有効としておけばよい。
【００１２】
次に、制御LSI端子からの制御信号を”１”として同様のテストを繰り返す。この場合、セレクターB群の出力として、ROM3の反転データが選択され、このデータがセレクターA群の制御信号として入力されるので、前回のテストにおいて選択されなかったアドレスに対応するROM1或いはROM2のデータがセレクターA群を介して出力され、同様に、期待値と比較される。
【００１３】
以上説明したように、このテスト回路を用いたテスト方法によれば、ROM3のデータに応じて、ROM１、ROM ２のデータを選択して確認していることになる。これにより、ROM1、ROM2のデータを確認する時間内で、ROM 3のデータも確認していることになり、テスト時間を短縮され、製造コストを低減することが可能となる。
【００１４】
実施例２
図３は、実施例２におけるROMテスト回路の構成を示すブロック図であり、図４は、図３のROMテスト回路を用いたROMテスト時の動作を示すタイムチャートである。
【００１５】
この実施例２と実施例１との相違点は、セレクターＢ群の制御信号を外部から入力する代わりに制御レジスタ１９を用いた点であり、外部から制御信号”０”、”１”を入力する代わりに、制御レジスタ１９の出力信号を”０”或いは”１”に切り換えて出力するように構成している。その他の構成要素及び基本動作は実施例１の場合と同様である。
【００１６】
この実施例２においては、実施例１における効果に加えて、外部とのインターフェースに必要な端子数を削減することが出来るという効果もある。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に於けるROMテスト回路の構成を示すブロック図である。
【図２】図１のテスト回路を用いたROMテスト時の動作を示すタイムチャートである。
【図３】本発明の実施例２に於けるROMテスト回路の構成を示すブロック図である。
【図４】図３のテスト回路を用いたROMテスト時の動作を示すタイムチャートである。
【図５】従来のROMテスト回路の構成を示すブロック図である。
【図６】従来のROMテスト回路に於ける動作を示すタイムチャートである。
【符号の説明】
【００１８】
１０    ROM1
１２    ROM2
１３    インバータ群
１４    ROM3
１５    LSI端子群
１６    セレクター群A
１７    制御LSI端子
１８    セレクター群B
１９    制御レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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