(57)【要約】      （修正有）【課題】超高速且つ高性能な線形位相誤差検出の方法及び検出回路を提供すること。【解決手段】入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。本発明は超高周波数において並びに線形位相誤差情報が必要な場合において使用される。本発明は任意の集積回路論理技術の利便性を拡張する。これにより周波数適用範囲が倍増するとともに、所望の線形位相誤差を測定する機能が維持される。クロッキング信号を用いてデータ入力信号のサンプリングを行うためにフリップフロップ回路が使用され、立ち上がりエッジのデータと立ち下がりエッジのデータに対して別個に処理が行われた後、両エッジからの位相誤差情報のアナログ式再合成が集積回路の速度による制限のない方法で行われる。【選択図】図３
2006254440.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号をサンプリングする段階と、
サンプリングされた入力データ信号を遅延させる段階と、
遅延サンプル入力データ信号に対応した立ち上がりエッジ及び立ち下がりエッジ変化信号を生成する段階と、
入力データ信号を再サンプリングする段階と、
再サンプリングされた入力データ信号を遅延させる段階と、
該遅延再サンプル入力データ信号に対応した立ち上がりエッジ及び立ち下がりエッジ変化信号を生成する段階と、
該遅延サンプル入力データ信号と該遅延再サンプル入力データ信号に対応した該立ち上がり及び該立ち下がりエッジ変化信号を追加する段階からなることを特徴とする線形位相誤差検出方法。
【請求項２】
前記遅延サンプル入力データ信号と前記遅延再サンプル入力データ信号に対応した前記立ち上がり及び立ち下がりエッジ変化信号を追加する段階から発生した前記信号値を合成する段階を更に備えることを特徴とする請求項１記載の位相誤差検出方法。
【請求項３】
前記立ち上がり及び立ち下がりエッジを追加する段階から発生した前記信号値を合成する段階を備える前に、追加された立ち上がり及び立ち下がりエッジ変化信号をフィルタリングする段階を更に備えることを特徴とする請求項２記載の位相誤差検出方法。
【請求項４】
対応するクロック信号の立ち上がりエッジ上で前記入力データ信号がサンプリングされることを特徴とする請求項１記載の位相誤差検出方法。
【請求項５】
前記対応するクロック信号の立ち下がりエッジ上で前記入力データ信号が再サンプリングされることを特徴とする請求項４記載の位相誤差検出方法。
【請求項６】
前記遅延入力データ信号に対応する前記立ち上がり及び立ち下がりエッジ変化信号が別個に生成されることを特徴とする請求項１記載の位相誤差検出方法。
【請求項７】
前記遅延再サンプル入力データ信号に対応する前記立ち上がりエッジ変化信号が別個に生成されることを特徴とする請求項１記載の位相誤差検出方法。
【請求項８】
クロック信号に応じて入力データ信号をサンプルする機能を備えるサンプリング回路と、
該サンプリング回路に接続され、遅延サンプリング信号を提供する機能を備える遅延回路と、
前記クロック信号の前記立ち上がりエッジ時の、前記入力データ信号と前記遅延サンプリング信号との間の位相誤差を示す立ち上がりエッジ位相信号を提供する機能を備える第一変化検出回路と
前記クロック信号の前記立ち下がりエッジ時の、前記入力データ信号と前記遅延サンプリング信号との間の前記位相誤差を示す立ち下がりエッジ位相信号を提供する機能を備えるとともに、前記立ち上がりエッジ位相信号と該立ち下がりエッジ位相信号が互いに独立して生成される第二変化検出回路と
前記立ち上がりエッジ位相信号と前記立ち下がりエッジ位相信号を合計する機能を備えるコンバイナ回路と
合計された前記立ち上がりエッジ位相信号並びに前記立ち下がりエッジ位相信号に応じて位相誤差信号を提供する増幅器とからなる位相検出器。
【請求項９】
以前にサンプルされた入力データ信号をサンプリングする機能を備える再サンプリング回路と、
前記クロック信号の前記立ち下がりエッジに応じて遅延再サンプリング信号を生成する機能を備える第二遅延回路と、
クロック信号の立ち下がりエッジ時の、前記サンプル入力データ信号と再サンプルデータ信号との間の前記位相誤差を示す第二立ち下がりエッジ位相信号を生成可能な第三変化検出回路を更に備えるとともに、該第二立ち下がりエッジ位相信号は前記立ち上がりエッジ信号及び前記立ち下がりエッジ信号から別個に生成されることを特徴とする請求項８記載の位相検出器。
【請求項１０】
前記クロック信号の前記立ち上がりエッジ時の、前記サンプル入力データ信号と前記遅延再サンプル信号との間の差を示す第二立ち上がりエッジ信号を生成可能な第四変化検出回路を更に備えるとともに、該第二立ち上がりエッジ信号は前記第二立ち下がりエッジ信号から別個に生成されることを特徴とする請求項９記載の位相検出器。
【請求項１１】
第二立ち上がりエッジ信号と第二立ち下がりエッジ信号を合成可能な第二コンバイナ回路を更に備えるとともに、該合成された信号は増幅器の第二入力となることを特徴とする請求項１０記載の位相検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してクロック信号と基準データ信号の間の位相誤差を測定するシステム及び構成要素に関する。該システムは、急速に変化する位相誤差の測定をサポートする。また線形の位相誤差測定は、高帯域、急速に変化する位相誤差という条件での実現が望まれる。より詳しくは、本発明は入力データ信号から基準クロック信号を生成するクロック及びデータ回復システムに関する。本発明はまた位相誤差（例えばジッタ）測定システムに関する。位相誤差（ジッタ）測定システムは高周波数ジッタ要素を測定する。
【背景技術】
【０００２】
位相検出器には様々な機種があり、位相同期ループ回路に長年使用されてきた。位相同期ループ回路はシンセサイザ、クロック及びデータ回復システム及び位相誤差（例えばジッタ）測定システムに見られる。位相検出器はそれぞれ価格、性能に見合った効果を発揮する。位相検出器の性能とは、各種の位相検出器が広帯域（広範囲周波数）環境で、低ジッタ且つ線形測定を備えた高速処理をいかに良く実行するかを基準とする。
位相検出器の第一の特徴は、特定の入力信号の各エッジを他の入力信号の対応するエッジと整合させて、特定のエッジが対応するエッジよりも先に生じるか若しくは後に生じるかを測定する点である。この場合エッジが両信号に存在することが必要とされる。（信号には例えば、クロッキング信号が使用される）。データ・ストリームからのクロック回復への適用や、データ・ストリーム中の位相誤差（例えばジッタ）の測定については、このタイプの位相検出器は適さない。なぜならデータ・ストリームは全てのビット位置についてエッジを所持しているとは限らないためである。本発明はデータ・ストリームから位相誤差情報を提供する位相検出器に関する。
【０００３】
データ・アプリケーションに対する位相検出器もまた、様々な基準の性能が異なる多くの改良型を持つ。例えば、低コスト且つ高レベルの集積性能が必要なため、多くの位相検出器は、ＩＣ技術を用いて実施されなければならない。ＩＣ技術はスイッチング・トランジスタのみを備え、これは線形測定の性能を制限する。データ・アプリケーションのための最も一般的な位相検出器の形態は、bang-bangの位相検出器の機種である。このような形態の位相検出器は、デジタルスイッチ技術を使用して容易に実施可能である。このような形態の検出器では、データ・エッジが基準クロッキング・エッジと比較されるのが通常である。又データ・エッジがクロック・エッジの前にある場合は、１又は複数のデジタル・ビットはある値に設定される。データ・エッジがクロック・エッジよりも後ろにある場合は、同一の１又は複数のデジタル・ビットが別の値に設定される。十分な数の１又は複数のデジタル・ビット値を平均することによって、より円滑に変化する位相誤差の概算を行うことができる。このような種類の検出器は、「前」又は「後」の２種類（時には３種類）のフィードバックしか得られないため、bang-bang検出器と呼ばれる。（時折、第三のフィードバックが導かれ、「前」、「後」及び「ホールド状態」となる。「ホールド状態」は情報がない状態を示す。）bang-bang位相検出器は、十分な数のクロック・セルを母数として、それらの平均化が可能な場合のみ、十分な線形位相誤差測定を行う。平均化に用いられる母数が少なくなるにつれ（より高性能な位相誤差信号（周波数）を測定することが必要になるため）このような位相検出器の応答は停滞した振る舞いを示し始める（例えば一方が静止する）。従ってBang-bangと称される。広帯域クロック及びデータ回復システム又は位相誤差（ジッタ）測定システムのような、高周波数位相誤差測定が必要な場合、このような振る舞いは望ましくない。
【０００４】
高周波数での線形検出器も存在する。高周波数での線形検出器でも通常は平均演算を備えるが、平均値は１ビットと０ビットの数となるだけではない。代わりに位相検出器の出力を変調したパルス幅には部分的なビットが使用される。位相検出器は、ある幅を備えたパルスを出力する。その幅は、基準となる信号の幅と比較して、データエッジがクロックエッジの「前」であるか「後」であるかを伝達するだけでなく、クロックエッジに対してデータエッジが前又は後ろにどの程度離れているかも伝達する。差が僅かであれば、位相誤差の量が少ないことを示し、差が大きければ、位相誤差の量が大きいことを示す。高周波数での線形検出器は、好適な作用をもたらす。線形位相誤差信号はbang‐bang信号ではない。線形位相誤差信号が非常に僅かな期間で累積（平均化）される線形位相誤差信号を出力できる。これにより位相誤差の線形測定が提供される。
【０００５】
高速処理される実際の信号は、立ち上がり時間及び立ち下がり時間が制限されるという避けられない問題を抱えている。パルス幅変調からのエネルギを平均することを考慮しなければならない。非常に短いパルス幅の場合このときの平均化では非線形となる。これは位相検出器の性能が原因である。このような場合、パルス幅変調された信号は、該信号に再び短いパルス幅へと変化する前に、ロジック・レベルの極値に達しない。このような「出来損ない」のパルスは、理想的な方形パルスに存在する全てのエネルギを備えていない。不完全なパルスストリームの平均化では、信号が望ましくない立ち上がり／立ち下がり時間をもつため、位相検出器の測定に理想的なパルス幅が持つような最大（最小）電圧値を得られない。このことは、この方法で使用される装置が非線形測定であることにつながる。
【０００６】
多くのシステムにおいて、非線形測定であることは問題ではない。結局、システムは非線形測定でも、応答は単調であるため、位相同期ループ等のフィードバック・システムが適切に作用する。しかしながら線形位相測定又はフィードバックに全面的に依存するシステムにおいては、非線形測定の位相検出器では問題を抱える。
クロッキング信号（データ・アプリケーションではない）で使用される位相検出器が出力するパルスが、小さくなるのを回避するために、様々な技術が使用されてきた。例えばインプットストリームの周波数に対し、Ｔ型フリップフロップを使用して整数（例えば２）で分割し、十分なパルス幅が存在するパルスで動作するように、アプリケーションにおける測定方法を操作する。例えば、位相同期ループを位相の９０度又は１８０度で動作させて位相測定をロック状態に保ち、通常デューティ・サイクル５０％の信号となる。このような種類の操作は、位相検出器に対するデータ・アプリケーションでは不可能である。
【０００７】
線形測定の従来技術と本発明（データ・アプリケーションのための高周波数での線形位相検出器）を最も直接的に対比させるために、「Hogge」位相検出器について説明する。この検出器は非常に高い周波数で動作し（低周波数でも動作する）、位相の差の大きさに比例する位相誤差情報を提供する（これはbang-bang位相検出器ではない）。しかしながらこの検出器でさえも、非常に高い高周波数での実施には問題を抱える。これはこの検出器の設計がハーフ・ビット・ウインドウでの動作に依存するためである。データ速度アプリケーションに対するハーフ・ビット・ウインドウ１２．５ギガビット／秒は、４０ピコ秒ビット・ウインドウに達する。１／０制限電圧の極値にまで達することのできる４０ピコ秒のパルスを作るには、１５ピコ秒以下の立ち上がり時間及び立ち下がり時間が要求される。これは最新の高速データ処理技術でも実現が難しい。パルス幅を変調したフル・ビット・ウィンドウによって動作するシステムでは、適切なパルス幅形状をより確実に維持することができる（したがって、線形位相誤差検出となる）。１２．５ギガビット／秒のフル・ビット・ウィンドウが８０ピコ秒に達するので、３０ピコ秒の立ち上がり／立ち下がり時間を使用して適切な線形測定の結果を得ることができる。これは現代の集積回路や組み立て技術でより実用的である。
したがって、従来技術には、データ・アプリケーションにおける位相誤差（ジッタ）測定に使用される線形の超高速位相検出技術は提供されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は超高速且つ高性能な線形位相誤差検出方法及び検出回路を提供することを目的とする。本発明による線形位相誤差検出器は、データ・アプリケーションで動作し、受信したデータ・ビット・エッジのストリームを入力クロックと比較して、両信号の位相の差の大きさに比例した出力信号を生成する。
【課題を解決するための手段】
【０００９】
本発明はフリップフロップ回路を使用して、受信したクロック信号の立ち上がりエッジ及び立ち下がりエッジ上でフリップフロップ回路をクロックし、入力データ信号をサンプルする。サンプリングの結果に対して更に再サンプリング処理がなされ、立ち上がりエッジ及び立ち下がりエッジに対する位相測定情報を別個に取得する。この位相測定情報はデータ波形上の立ち上がり及び立ち下がりの変化を観測することで得られる。立ち上がりエッジ及び立ち下がりエッジの波形は、この波形を分割するビットセルの集合として表される。測定情報を得ると、位相誤差情報の２つの構成要素が、帯域幅に影響を与えないアナログ式手法で追加される。
【発明の効果】
【００１０】
パルス幅を短縮させた結果、現在最速のＩＣ処理速度の限界が克服された。最小のパルス幅は任意のデジタル回路で処理されるように、ビット・セル１／２以上に伸長する。この最小のパルス幅は一ビットセル幅にまで十分に伸長されてもよい。これによりこの位相検出器の利便性が拡張され、従来の周波数範囲が二倍化される。
【発明を実施するための最良の形態】
【００１１】
本発明の目的及び利点の理解を深めるために、以下、図面を参照しながら詳細に記載する。図面において同様の構成には同じ符号が付されている。
本発明はその他様々な形態で実施可能であり、本願で記載する実施形態に限定するものではない。これらの実施形態は、本発明による開示技術の内容を当業者に対して充分に伝えるために提供されるものである。
本発明の論理とその効果を十分に理解するには、高速データ・アプリケーションで通常使用されている従来の線形位相検出器が、どのような仕組みかを理解するのが最善である。図１は従来の線形位相検出器（１０）の概略的な線図である。入力データ信号（１２）は局所的にエッジを有する。該エッジはクロック信号（１４）上の適当な対応するエッジと比較される。これにより出力位相誤差信号（３０）が演算される。出力位相誤差信号（３０）は入力データ信号（１２）のエッジとクロック信号（１４）のエッジの間の位相の差と比例する。
【００１２】
図１において、入力データ信号（１２）は第一Ｄ型フリップフロップ回路（１６）に入力され、該Ｄ型フリップフロップ回路（１６）は入力クロック信号（１４）の立ち上がりエッジ上でクロックされる。入力データ信号（１２）はまた、第一排他的論理和（ＸＯＲ）ゲート（２０）の第一入力として提供される。この点については詳しく後述する。第一フリップフリップ（１６）の出力（１３）は第一ＸＯＲゲート（２０）の第二入力として提供される。第一Ｄ型フリップフリップ回路（１６）の出力（１３）は第二ＸＯＲゲート（２２）の第一入力として提供されると同時に第二Ｄ型フリップフロップ回路（１８）への入力としても提供される。第二Ｄ型フリップフロップ回路（１８）はクロック信号（１４）の立ち下がりエッジ上でサンプリングされる。第一Ｄ型フリップフロップ回路（１６）からの出力（１３）及び第二Ｄ型フリップフロップ回路（１８）からの出力（１９）は統合されて（最初の入力データ信号（１２）とも統合される）、いずれかのフリップフリップ回路で発生したサンプル値の変化があったときを検出可能となる。例えば、入力データ信号（１２）が第一Ｄ型フリップフロップ回路の出力（１３）と異なる場合、第一ＸＯＲゲートの出力（２３）はロジック・ハイとなる。また第一フリップフロップの出力信号（１３）が第二フリップフロップの出力信号（１９）と異なる場合、第二ＸＯＲゲート出力（２４）はロジック・ハイとなる。
【００１３】
第二ＸＯＲゲート出力（２４）のビット周期幅は適用されたクロック信号（１４）によって確実に制御され、実質的にビット周期幅の１／２となる。データ入力信号（１２）のエッジ位置が変化すると、第一ＸＯＲゲート出力（２３）のビット周期幅は変化する。入力データ信号のエッジが移動し始めると、対応する第一ＸＯＲゲート（２３）の出力もまた移動し始める。図１に示される如く、第一ＸＯＲゲートの出力（２３）はローパスフィルタへ提供され、フィルタを通過した信号は動作中の増幅器（２６）の第一入力（例えば＋側）に提供される。第二ＸＯＲゲートの出力（２４）は第二ローパスフィルタへと提供され、フィルタを通過した信号は動作中の増幅器（２６）の第二入力（例えば−側）に提供される。動作中の増幅器（２６）の出力信号（３０）は位相誤差信号を示す。平均化された信号即ちフィルタを通過した第一ＸＯＲゲート出力信号（２３）と第二ＸＯＲゲート出力信号（２４）の差を特定することによって、位相誤差信号が演算される。
【００１４】
図２はタイミング線図（３１）であって、図１に示される線形位相検出器（１０）の信号処理と位相誤差演算を示す。この図において、パルス幅Ｔを有する一つの入力データ信号（１２）が示される。必ずしも厳密に必要ではないが、クロック信号（１４）は実質的に中心周波数で、入力データ信号（１２）パルスの中心で上昇する。この図から明らかなように、第一Ｄ型フリップフロップの出力信号（１３）即ちＱ１値は、適用されたクロック信号（１４）の立ち上がりエッジにおいて入力データ信号（１２）をサンプルしたものである。第二Ｄ型フリップフロップ出力信号（１９）即ちＱ２値は、適用されたクロック信号（１４）の立ち下がりエッジにおいて第一Ｄ型フリップフロップの出力信号（１３）をＱ１値に続いてサンプルしたものである。図２に示す如く、第一ＸＯＲゲート出力（２３）及び第二ＸＯＲゲート出力（２４）は、この場合１／２ビット幅のパルスと演算される。この図はまた、入力データ信号（１２）のエッジが変化するときの第一ＸＯＲゲート出力（２３）のパルス幅が変化する様子を示している。しかしながら、第二ＸＯＲゲート出力（２４）のパルス幅は変化せず、クロック周期により設定される。
【００１５】
次に上述の方法に関する重要な欠点を示す。ＸＯＲゲートによって演算されるべきパルスは、１／２ビット幅のパルス又は信号であることが要求されるが、実際の立ち上がり時間及び立ち下がり時間を備えた信号は、このような短い期間では最大値に達するのが難しい。そのため上述の位相検出器か又は該位相検出器を含むより大きな回路が必要となる。これらは全く動作しないか又は出力信号（３０）を作り出し、第一ＸＯＲゲート出力（２３）及び第二ＸＯＲゲート出力（２４）の平均を合計する。合計された結果位相誤差信号（３０）が算出される。位相誤差信号（３０）は線形ではない。（即ち、正しく演算される位相誤差がある一方で、ある位相誤差が増幅又は減衰される。）
【００１６】
図３は本発明の原理による位相検出器（４０）の概略的な線図である。図３に示す如く、位相検出器（４０）は２つの追加の論理ゲート（５４）、（５６）を備える。また遅延要素（４５）、（５１）を通過して遅延をプロセシング経路へと挿入する。しかしながら、これらは位相検出器（４０）の高速データ処理と線形動作を両立させる許容可能な範囲の付加と考えられる。入力データ信号（４２）は第一Ｄ型フリップフロップ回路（４６）への第一入力として提供されるとともに、対応するクロック信号（４４）の立ち上がりエッジの間で、第一Ｄ型フリップフロップ（４６）によりサンプリングされる。クロック信号（４４）は第一Ｄ型フリップフロップ（４６）のクロック入力へと提供される。サンプリングされた入力データ信号（４３）は第二Ｄ型フリップフロップ回路（４８）への第一入力として提供されるとともに、クロック信号（４４）の立下りエッジの間で、第二Ｄ型フリップフロップ（４８）により再サンプリングされる。サンプルされた入力データ信号（４３）及び再度サンプリングされた入力データ信号（４９）は別個の立ち上がりエッジ並びに立ち下がりエッジ信号（６０）（６１）（６２）（６３）を生成する。信号（６０）乃至（６３）はフィルタを通過し合成され、本発明の位相検出器（４０）により提供される位相誤差信号（７０）となる。
【００１７】
入力データ信号（４２）は第一ＡＮＤゲート（５０）への第一入力として提供される。サンプリングされた入力データ信号（４３）は遅延要素（４５）（例えば、バッファ又は配線経路の長さ）に提供される。遅延要素（４５）は遅延サンプル入力データ信号（４７）を提供する。遅延要素（４５）により提供される遅延量は、実施形態により異なってもよい。しかしながら、以下に説明する実施形態では、遅延要素（４５）が提供する遅延量は最速データ・アプリケーションに対するビット周期の１／２と設定される。例えば、１２．５ギガビット／秒のアプリケーション時は、ビット周期は８０ピコ秒であり、よって遅延量は４０ピコ秒と設定される。遅延サンプル入力データ信号（４７）は第一ＡＮＤゲート（５０）に対する逆第二入力へと提供される。この方法では、信号などの立ち上がりエッジパルス（６０）は入力データ信号（４２）とクロック信号（４４）との間の差を示す。立ち上がりエッジパルス（６０）は第一ＡＮＤゲート（５０）の出力で提供される。
【００１８】
入力データ信号（４２）はまた、第二ＡＮＤゲート（５２）の逆第一入力へと提供される。遅延サンプル入力データ信号（４７）は第二ＡＮＤゲート（５２）の第二入力へと提供される。この方法では、信号などの立ち下がりエッジパルス（６１）は、クロックの立ち下がりエッジ時の入力データ信号（４２）とクロック信号（４４）との間の差を示す。立ち下がりエッジパルス（６１）は、第二ＡＮＤゲート（５２）の出力として提供される。図に示される如く、立ち上がりエッジ信号（６０）及び立ち下がりエッジ信号（６１）と別個に決定される。
【００１９】
サンプル入力信号（４３）は、クロック信号（４４）の立ち上がりエッジ上の第三ＡＮＤゲート（５３）の逆第一入力へと提供される。再サンプル入力信号（４９）は第二遅延要素（５１）へと提供される。第二遅延要素（５１）は再サンプル入力信号（５３）のアプリケーションを、最速データ速度に対するビット周期の１／２（例えば４０ピコ秒）遅延させる。遅延再サンプル入力信号（５３）は第三ＡＮＤゲート（５３）の第二入力へと提供される。この方法において、立ち下がりエッジパルス（例えば信号）（６２）は再サンプルデータ信号（５３）とクロック信号（４４）との間の差を示す。立ち下がりエッジパルス（６２）は第三ＡＮＤゲート（５３）の出力によって提供される。
【００２０】
サンプル入力データ信号（４３）は第４ＡＮＤゲート（５４）の第一入力へと提供される。遅延再サンプル・データ信号（５３）は第４ＡＮＤゲート（５４）の逆第二入力へと提供される。この方法において、立ち上がりエッジパルス（例えば信号）（６３）はサンプル入力データ信号（４３）とクロック信号（４４）との間の差を示す。立ち上がりエッジパルス（６３）は第４ＡＮＤゲート（５４）の出力で提供される。図に示されるように、立ち上がりエッジ信号（６０）（６２）並びに立ち下がりエッジ信号（６１）（６３）は別個に決定される。
【００２１】
プロセシング経路に挿入された遅延量と立ち上がりエッジ及び立ち下がりエッジ（６０）乃至（６３）の別個の演算は本発明の実現に欠かせない要素である。別個に演算することによって、任意の２つの立ち上がりエッジの間に立ち下がりエッジが存在する現象を活用することができる。この現象により、同時のプロセッシングができるような最速データ速度でのプロセッシングに許容される時間周期を２倍化させる。これを実現するには、遅延を使用して、次に来る決定のために潜在的に必要な時間に介入せずに、任意のパルスを有するパルスを可能な限り伸長させる。本発明の位相検出器（４０）はまた、遅延量はプログラム可能か又は使用されるデータ速度に基づいて一定であるため、複数のデータ速度をもつアプリケーションで使用可能である。十分に伸長されたパルス幅で最大データ速度での動作が可能な場合は、データ周期Ｔが長い低データ速度においても確実に適当な動作を可能とする。
立ち上がりエッジ及び立ち下がりエッジパルス（６０）乃至（６３）が遅延サンプル信号（４７）（５３）を使用して（これによりパルス幅が最大化される）決定されると、第一Ｄ型フリップフロップ（４６）に対する変化検出及び第二Ｄ型フリップフロップ（４８）に対する変化検出器が、別個に節点（６４）（６５）で示されるアナログ式抵抗コンバイナを使用して加えられる。例えば、立ち上がりエッジ信号（６０）及び立ち下がりエッジ信号（６１）はコンバイナ（６４）として使用される。一方で立ち下がりエッジ信号（６２）及び立ち上がりエッジ信号（６３）はコンバイナ（６５）に加えられる。アナログ式コンバイナは節点として示されているが、例えば加算回路として使用されてもよい。このアナログ式コンバイナを追加すると、線形で独立した出力パルス形状が確実に提供される。出力はコンバイナから出力された後、ローパスフィルタを通過して、コンデンサ（６６）（６７）を経て、第一及び第二フリップフロップ回路の変化結果に対する平均電圧を提供する。こうして提供された平均電圧信号（６４´）（６５´）はオペアンプ（６８）の入力として提供される。平均電圧（６４´）（６５´）の差は、位相誤差信号（７０）を演算するのに使用される。
【００２２】
図４は本発明による位相検出器（４０）の信号処理及び位相誤差演算を示すタイミング線図を示す。図４において、一つのデータパルス信号（４２）が例として使用される。第一Ｄ型フリップフロップＱ１（４６）の出力信号（４３）及び第二Ｄ型フリップフロップＱ２（４８）の出力信号（４９）は、クロック信号（４４）の立ち上がりエッジ及び立ち下がりエッジ上のサンプル入力データ信号（４２）及び再サンプル入力データ信号（４３）を保持する。遅延サンプル入力データ信号Ｑ１´（４７）は、遅延時間tauを有する再サンプル入力データ信号（４３）のコピーである。例示した実施形態において、使用中の最速データ速度に対する１／２ビット周期まではtauはどのような値に設定されてもよい。例えば、１２．５Ｇbit／secのデータ速度アプリケーションにおけるビット周期８０ピコ秒の場合は、遅延時間tauは４０ピコ秒以下に設定される。同様に、遅延再サンプル入力データ信号Ｑ２´（５３）は同じ遅延時間tauを有する再サンプル入力データ信号（４９）のコピーである。
第一立ち上がりエッジ値（６０）は立ち上がりデータエッジの動きを示す。一方で第一立ち下がりエッジ値（６１）は立ち下がりデータエッジの動きを示す。第二立ち下がりエッジ値（６２）及び第二立ち上がりエッジ値（６３）は一定のパルス幅を示し、入力クロック信号（４４）によって定義される。立ち上がりエッジ値及び立ち下がりエッジ値（６０）乃至（６３）は、ＡＮＤゲート（５０）（５２）（５４）（５６）を使用して別個に演算された後、合計又は合成される。合計は、電圧ノードを直接合計することにより提供されるアナログ電圧を合計することで行われる。この合計方法により非常に高い帯域幅となる。異なる高い帯域幅の合計方法を使用してもよい。合計演算の結果提供された信号はローパスフィルタ（例えばＲＣタイプフィルタを使用）を通過し、Ａ＋Ｂの合計とＣ＋Ｄ合計が差動アンプ（６８）を使用して決定され、位相誤差信号（７０）が演算される。
【００２３】
図５は位相誤差入力に対する測定後の位相誤差出力を示すグラフであって、パルス幅が変調された信号で位相測定したときの実際の制限された立ち上がり／立ち下がり時間の影響を示す。このグラフは２つの線を示し、各線はそれぞれ、ハーフビットウィンドウ（例えば、Hogge検出器）上で動作する位相検出器による位相誤差出力の測定量と、フルビットウィンドウを使用する位相検出器からの位相誤差出力の測定量を示す。また、両曲線が線形外挿の点線から逸脱する様子が示される。図５から明らかなように、フルビットの曲線（上側）はハーフビットの曲線（下側）よりも線形外挿からの逸脱が少ない。このことによりハーフビットシステムでは欠陥が存在することがわかり、本発明により性能が改良されていることを示す。
【００２４】
開示された位相検出器及びそれに対応する方法により、従来の高速アプリケーションで使用される線形位相検出器の限界が克服される。立ち上がりエッジ情報及び立ち下がりエッジ情報を別個に処理することにより、一方のエッジ情報処理の完了に必要な時間量が拡大される。この拡大された時間により、出力パルス幅を有意に伸長することができる。従って、線形位相検出を実行できる周波数範囲が拡大される。
【図面の簡単な説明】
【００２５】
【図１】従来の線形位相検出器の概略的な線図である。
【図２】図１に示される線形位相検出器の信号処理及び位相誤差演算を示したタイミング線図である。
【図３】本発明の実施例による位相検出器の概略的な線図である。
【図４】図３に示される位相検出器信号処理及び位相誤差演算を示したタイミング線図である。
【図５】高速位相検出器のための測定後位相誤差出力対位相誤差入力のグラフであって、パルス幅変調信号における位相測定中の実際の制限された立ち上がり時間／立ち下がり時間の影響を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
METHOD AND APPARATUS FOR 
DETECTING LINEAR PHASE ERROR
Background of the Invention
Field of the Invention:
The present invention generally relates to systems and components that measure phase error between a clock signal and a related data signal, where the measurement must support fast-changing phase error results and where a linear function of phase error is still desired even at these high bandwidth, fast-changing phase error conditions.  More particularly, the present invention relates to clock and data recovery systems that create reference clocking signals from an input data signal and also relates to phase error (e.g. jitter) measuring systems that must measure high-frequency jitter components.
Description of the Related Art:
Phase detectors come in many variants and have been employed in phased-lock loop circuits found in synthesizers, clock and data recovery systems and phase error (e.g. jitter) measuring systems for many years.  Each phase detector offers different trade-offs with respect to price and performance.  Performance encompasses how well the various phase detectors perform at high speeds, with low jitter, having linear measurements in broadband (wide-ranging frequency) applications.  
One of the first separations in phase detectors are that many phase detectors must match each edge of one input signal to a corresponding edge of the other input signal to monitor if one edge is earlier or later than the corresponding edge.  These devices require that edges always be present on both signals (e.g. that clocking signals are used).  For the application of clock recovery from a data stream or for measuring phase errors (e.g. jitter) in a data stream, this type of phase detector is not appropriate as data streams do not always possess edges at all bit positions.  With respect to the present invention, only phase detectors that provide phase error information from data streams are considered relevant.
Phase detectors for data applications, too, have many variants depending on various metrics of performance.  For example, for low cost and high level-of-integration reasons, many phase detectors must be implemented in integrated circuit technologies that have only switching transistors present which limits linear-type performance.  The most common form of phase detector for data applications are variants of “bang-bang” phase detectors.  These types of phase detectors can easily be implemented using digital switching techniques.  In this style of detector, it is typical that a data edge is compared to an associated clocking edge and a digital bit or bits are set to one value if the data edge is in advance of the clock edge and the same digital bit or bits are set to another value if the data edge is behind the clock edge.  By averaging a sufficient number of such digital bits or bit values, a more smoothly changing phase error estimate can be achieved.  This type of detector is called a bang-bang detector because it only has feedback in two (sometimes three) states.  That is, ahead or behind (sometimes a third state is introduced giving ahead, behind and holdno information states).  Bang-bang phase detectors can be made to look like linear-enough phase error measurements only when suitable averaging over many clock cells can be afforded.  As less and less averaging is employed (as would be required to measure higher fidelity (frequency) phase error signals), the response of such a phase detector starts to look very chunky (e.g. either one state or the other).  Hence the name, bang-bang.  This behavior is not desirable when high-frequency phase error measurements are necessary as is the case in high-bandwidth clock and data recovery systems or phase error (jitter) measuring systems.
Linear phase detectors at high frequencies also exist.  These devices also typically involve averaging; however, the averaged values are now not just a dissimilar number of one bits and zero bits.  Instead, partial bits are used by pulse-width modulating the output of the phase detectors.   These phase detectors output a pulse that has a width that, when compared to a reference width, not only communicates if the data edge is ahead or behind of the clock edge, but also communicates how far ahead or behind the data edge is with respect to the clock edge. A small difference would indicate a small phase error amount and a large difference would indicate a large phase error amount.  These devices have the desirable affect of outputting a linear phase error signal (e.g. not a bang-bang signal) that can be efficiently accumulated (averaged) over only a very short amount of time to provide a linear measure of phase error.
Real-world signals at very high speeds, though, are plagued with the inevitable reality of limited rise and fall times.  It is elementary to show that averaging the energy from pulse width modulation such as this becomes non-linear in cases of very short pulses, which can result from such phase detectors.  In these cases, the pulse width modulated signal may never reach a full logic level before it must transition again to indicate a short pulse width.  This “runt” pulse does not have all the energy that would be present in an ideally square edge.  Averaging such a pulse stream would, too, not create the full voltage level ideally indicated by the pulse width measured by the phase detector only because of the non-ideal rise/fall times.  This introduces the non-linearity of these devices used in this fashion.
For many systems, such non-linearity is not a problem.  After all, the response is still monotonic even if it is not linear and so feedback systems such as phased-lock loops will still operate properly; however, for those applications that are truly relying on linear phase measurement or feedback, these types of phase detectors suffer.
Various techniques have been employed to avoid small output pulses for phase detectors used with clocking signals (e.g. not data applications).  Such techniques often rely on dividing the input stream by an integer number (e.g. 2) in frequency using a T-type flip flop and then manipulating the use of the measurement in the application to operate about a point where pulses with plenty of pulse width exist.  For example, operating a phased-lock loop at 90-degrees or 180-degrees out of phase so the phase measurements in the in lock state are nominally 50% duty cycle signals.  This type of manipulation is not possible in data applications for phase-detectors.
The most direct comparison for the purpose of the state-of-the-art in linear, high-frequency phase detectors for data applications is what is know as the “Hogge” phase detector.  This detector operates at very high frequencies (as well as low frequencies) and provides proportional phase error information (it is not a bang-bang phase detector).  However, even this detector runs into implementation problems at very, very high frequencies because its design depends on operating with half-bit windows.  Half-bit windows for data rate applications of 12.5 Gbit/sec amounts to 40 psec bit windows.  In order to make 40 psec pulses that can reach their full 1/0 voltage limits, rise and fall times of less than 15 psec may be required.  This is very difficult in today's modern high-speed technologies.  Systems that operate by pulse-width modulating full bit windows offer more promise for maintaining good pulse-width shape (and therefore linearity of phase error measurement).  A full bit window at 12.5 Gbit/sec amounts to 80 psec so rise/fall times of 30 psec could easily be employed with good linear results.  This is more practical in today's integrated circuit and assembly technology.
Therefore, the current state of the art does not offer a linear, ultra-high speed phase detector technology that can be employed to make phase error (jitter) measurements in data applications.
SUMMARY OF THE INVENTION
An object of the present invention is to provide a very high speed, high performance linear phase error detector that operates in data applications to compare a stream of incoming data bit edges to an input clock and producing a linear, proportional output signal which represents the phase error difference present between the data and clock input streams.
The present invention utilizes flip flop circuits and clocks them on the rising and falling edges of an incoming clock signal to sample the input data signal.  The results of the sampling are further re-sampled and processed to derive individual phase measurement information for rising data edges and for falling data edges, relying on the observation that rising and falling transitions on the data waveform are, by definition, at least an entire bit cell apart.  Once this is done, the two computed components of phase error information can be added in an analog fashion that does not compromise bandwidth.  Improvement for the impact of speed limitations from today's highest-speed integrated circuit processes is attained as the result of increasing the minimum pulse widths that must be processed by any digital circuits to extend beyond one-half a bit cell.  The minimum pulse width can be extended fully to one bit cell width, which extends the usefulness of such a phase detector to twice previous frequencies.
Brief Description of the Drawing
For a further understanding of the objects and advantages of the present invention, reference should be had to the following detailed description, taken in conjunction with the accompanying drawing, in which like parts are given like reference numerals and wherein:
Fig. 1 is a schematic diagram of a traditional linear phase detector;
Fig. 2 is a timing diagram illustrating the signal processing and phase-error computation of the linear phase detector illustrated in Fig. 1;
Fig. 3 is a schematic diagram of the phase detector according to an exemplary embodiment of the present invention; 
Fig. 4 is a timing diagram illustrating the signal processing and phase-error computation of the phase detector illustrated in Fig. 3; and
Fig. 5 is a graph of Phase Error Input versus Measured Phase Error Output for high-speed phase detectors showing the impact of real-world rise/fall time limits on phase measurements in pulse width modulated signals.              
Detailed Description of the Invention
The present invention will now be described in greater detail with reference to the accompanying drawings, in which an exemplary embodiment of the invention is shown. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiment set forth herein; rather the embodiment is provided so that this disclosure will be thorough and complete and will fully convey the invention to those skilled in the art. 
To fully understand the logic and benefits of the present invention, it is best to understand what happens in a traditional linear phase detector often used in high data rate applications.  FIG. 1 is a schematic diagram of  a traditional linear phase detector 10.  An input data signal 12 has occasional edges which are to be compared to the appropriate corresponding edges of an accompanying clock signal 14 in order to compute an output phase error signal 30, proportional to the phase difference between the input data signal 12 edges and the clock signal 14 edges.
The input data signal 12 is presented to a first d-type flip flop 16 that is clocked on the rising edge of the input clock signal 14.  The input data signal 12 is also provided as a first input of a first exclusive-OR (XOR) gate 20 which will be described more fully below.  The output 13 of the first d-type flip flop 16 is provided as a second input of the first XOR gate 20.  The output 13 of the first d-type flip flop 16 is also provided as a first input of a second XOR gate 22, as well as the input to a second d-type flip flop 18.  The second d-type flip flop 18 which is sampled on the falling edge of the clock signal 14.  The output 13 from the first d-type flip flop and the output 19 from the second d-type flip flop 18 are then combined (along with the original data input signal 12) to detect when there were changes in the sampled values in either flip flop.  For example, the output of the first XOR gate 23 will go logic hi when the input data signal 12 is different than the output of the first d-type flip flop 13 and the output of the second XOR gate 24 will go logic hi when the output signal of the first flip flop 13 is different from the output signal of the second flip flop 19.
The width of the second XOR gate output 24 will be explicitly controlled by the applied clock signal 14 and will nominally be one-half a bit period wide.  The width of the first XOR gate output 23 can vary as the location of edges of the data input signal 12 varies.  If the input data signal edges start to shift, the corresponding output of the first XOR gate 23 will also shift.  As shown in FIG. 1, the output of the first XOR gate 23 is provided to a low pass filter, and the filtered signal is provided to a first (e.g. positive) input of an operational amplifier 26.  The output of the second XOR gate 24 is provided to a second low pass filter, with the filtered signal being provided to a second (e.g. negative) input of the operational amplifier 26.  The output signal 30 of the operational amplifier 26 represents the phase error signal, which is computed by determining the difference between the averaged or filtered output signal of the first XOR gate 23 and the second XOR gate 24.
FIG. 2 is a timing diagram 31 illustrating the signal processing and phase error computation of the linear phase detector 10 illustrated in FIG. 1.  In this figure, a single input data signal 12, having a pulse of width T is shown.  Although not strictly necessary, the clock signal 14 is nominally centered to rise at the middle of the input data signal 12 pulse.   From this figure, it can clearly be seen that the output signal of the first d-type flip flop 13 (Q1 value) is the sampled version of the input data signal 12 sampled at the rising edge of the applied clock signal 14 and that the output signal of the second d-type flip flop 19 (Q2 value) is the subsequently sampled version of the output of the first d-type flip flop 13 when sampled on the falling edge of the applied clock signal 14.  In this figure, the output of the first XOR gate 23 and the output of the second XOR gate 24 are shown as the half-bit wide pulses that would be computed in this case.  This figure also shows how the pulse width of the first XOR gate output 23 can change as the edges of the input data signal 12 changes.  However, the pulse widths of the second XOR gate output 24 do not change and are set by the clock period.
A significant drawback associated with the aforementioned approach is therefore shown.  The pulses that must be computed by the XOR gates result in half-bit (or smaller) pulses or signals.  Signals with realistic rise and fall times would find it difficult to reach their full maximum values in such short periods which could either cause the aforementioned phase detector, or a larger circuit incorporating the aforementioned phase detector, not to work at all or could cause the output signal 30 to sum the averaged outputs of the first XOR gate 23 and the second XOR gate 24 in a way as to compute a phase error signal 30 that is not linear(i.e. some phase errors are computed right while others are amplified or attenuated).
FIG. 3 is a schematic diagram of a phase detector 40 operating according to the principles of the present invention.  As shown, the phase detector 40 uses two additional logic gates 54, 56 as well as inserting delays, via delay elements 45, 51 into some of the processing paths.  However, these are considered acceptable trade-offs in order to achieve high speed, more linear operation of the phase detector 40.  An input data signal 42 is provided as a first input to and sampled by a first d-type flip flop 46 during the rising edge of a corresponding clock signal 44, that is provided to the clock input of the first d-type flip flop 46.  The sampled input data signal 43 is provided as a first input to and is re-sampled by a second d-type flip flop 48 on the falling edge of the clock signal 44, that is provided to the clock input of the second d-type flip flop 48.  The sampled input data signal 43 and the re-sampled input data signal 49 are then used to generate the individual rising edge and falling edge signals 60-63 that are filtered and combined and result in the phase error signal 70 provided by the phase detector 40 of the present invention.
The input data signal 42 is provided as a first input to a first AND gate 50.  The sampled input data signal 43 is provided to a delay element 45, for example, a buffer or length of wiring trace, which provides a delayed version of the sampled input data signal 47.  The amount of delay provided by the delay element 45 may vary depending on implementation; however, in the illustrated embodiment, the delay provided by the delay element 45 is set at one half a bit period for the highest data rate application.  For example, at 12.5Gbit/sec applications, a bit period is 80 psec, so this delay is set to 40 psec.  The delayed sampled input data signal 47 is provided to the inverted second input to the first AND gate 50.  In this manner, rising edge pulses (e.g. signals) 60, representing the difference between the input data signal 42 and the clock signal 44 is provided at the output of the first AND gate 50.
The input data signal 42 is also provided to the inverted first input of a second AND gate 52.  The delayed sampled input data signal 47 is provided to the second input of the second AND gate 52.  In this manner, falling edge pulses (e.g. signals) 61, representing the difference between the input data signal 42 and the clock signal 44 along the falling edge of the clock is provided at the output of the second AND gate 52.  As shown, the rising and falling edge signals 60,61 are independently determined. 
The sampled input signal 43 is provided to the inverted first input of a third AND gate 53 on the rising edge of the clock signal 44.  The re-sampled input signal 49 is provided to a second delay element 51, which delays the application of the re-sampled input signal 53 by one half a bit period for the highest data rate application, e.g. 40 psec. The delayed re-sampled input signal 53 is provided to the second input of the third AND gate 53.  In this manner, falling edge pulses (e.g. signals) 62 representing the difference between the re-sampled data signal 53 and the clock signal 44 is provided by the output of the third AND gate 53.
The sampled input data signal 43 is provided to a first input of a fourth AND gate 54.  The delayed re-sampled data signal 53 is provided to the inverted second input of the fourth AND gate 54.  In this manner, rising edge pulses (e.g. signals) 63, representing the difference between the sampled input data signal 43 and the clock signal 44 is provided at the output of the fourth AND gate 53.  As shown, the rising edge signals 60,62 and the falling edge signals 61,63 are independently determined.
The delay inserted in the processing paths, and the separate and independent computation of rising and falling pulses 60-63 is critical to this invention's success.  The separate computation enables taking advantage of the fact that there must be a falling edge between any two rising edges.  This doubles the allowable time period for processing at the highest data rates such that parallel processing can be done.  With this achieved, the delay can then be used to stretch the pulse of any given pulse to the maximum it can without encroaching on time potentially needed for an upcoming next decision.  The phase detector 40 of the present invention can also be used in multi-data rate applications, as the amount of delay can either be programmable or could be fixed based on the maximum data rate to be used.  Note that if the pulse width stretching sufficiently allows operation at the maximum data rate, then it will most certainly also allow proper operation at any lower data rate where the data period, T, is even longer.
Once the several rising and falling edge pulses 60-63 are determined using the delayed sampled signals 47,53 (to maximize the pulse widths), the change-detections for the first d-type flip flop 46 and the change detectors for the second d-type flip flop 48 are individually added using analog resistive combiners, shown as nodes 64,65.  For example, the rising edge signal 60 and the falling edge signal 61 are added as combiner 64; whereas, the falling edge signal 62 and the rising edge signal 63 are added at combiner 65.  Although shown as nodes, the analog combiner can be implemented, for example, using adder circuits.  This analog addition is assured to be linearly independent of output pulse shape as it is then low-pass filtered, via capacitors 66, 67 to create average voltages for both the first and second flip flop change results.  These average voltage signals 64', 65' are provided to at the inputs of an operational amplifier 68.  The difference in these average voltages 64', 65' are used to compute the phase error signal 70.
Fig 4. is a timing diagram illustrating the signal processing and phase error computation of the phase detector 40 according to the present invention.  In this illustration, a single data pulse signal 42 is used as an example.  The output signal 43 of the first d-type flip flop 46 (Q1) and the output signal 49 of the second d-type flip flop 48 (Q2)  hold the sampled input data signal 42 and the re-sampled input data signal 43 on the rising and then falling edge of the clock signal 44.  The delayed sampled input data signal 47 (Q1') is a copy of the sampled input data signal 43, delayed by a time amount, tau.  In the exemplary embodiment, tau is set to any value up to one-half a bit period for the highest data rate application being used.  For example, for 80psec bit periods present for 12.5 Gbit/sec data rate applications, a delay up to 40 psec can be used. Similarly, The delayed re-sampled input data signal 49 (Q2') is a copy of the re-sampled input data signal 43 delayed by the same time amount, tau.
It can be appreciated that the first rising edge values 60 represent the movement of rising data edges while the first falling edge values 61 represent the movement of falling data edges.  The second falling edge value 62 and second rising edge values 63 represent fixed pulse widths as defined by the input clock signal 44.  Once individually computed using the  AND gates 50, 52, 54, 56, the rising and falling edge values 60-63 are them summed or combined.  This summing is done using analog voltage summing provided by summing the voltage nodes directly.  This form of suming is very high bandwidth.  Other forms of high bandwidth summing can also be used.  The result of the suming is then low-pass filtered for example, by using an RC-type filter, and the difference between the sums of A+B and C+D is determined using a difference amplifier 68 to compute the  phase difference error signal 70.
FIG. 5 is a graph of Phase Error Input versus Measured Phase Error Output illustrating the impact of real-world rise/fall time limits on phase measurements in pulse width modulated signals.  This graph shows two traces that correspond to the measured phase error output of a phase detector that operates on half-bit windows (e.g. a Hogge detector) as well as the measured phase error output from the phase detector of the present invention that utilized full-bit windows.  Both responses also show how the curves deviate from a dotted-line linear extrapolation.  It is clear from FIG. 5 that the full-bit trace (on top) deviates less from the linear extrapolation than the half-bit trace (on bottom).  This demonstrates the defect present in the half-bit system and the performance improvement of this invention.
The disclosed phase detector and corresponding method overcome the limitations of past linear phase detectors for use in high-speed applications by separately processing rising edge information and falling edge information to extend the amount of time that either processing needs to be completed in.  This extended time allows the output pulse widths to be significantly longer, therefore extending the frequency range that linear phase detection can be accomplished.
CLAIMS
What is claimed is:
1.            A linear phase error detection method, comprising:
sampling an input data signal;
delaying the sampled input data signal;
generating rising and falling edge change signals corresponding to the delayed sampled input data signal;
re-sampling the input data signal;
delaying the re-sampled input data signal;
generating rising and falling edge change signals corresponding to the delayed re-sampled input data signal; and
adding the rising and falling edge change signals corresponding to the delayed sampled input data signal and the delayed re-sampled input data signal.
2.            The phase error detection method of Claim 1, further including combining the signal values resulting from adding the rising and falling edge change signals corresponding to the delayed sampled input data signal and the delayed re-sampled input data signal.
3.            The phase error detection method of Claim 2, further including the step of filtering the added rising and falling edge change signals before the step of combining the signal values resulting from the addition of the rising and falling edge signals.
4.  The phase error detection method of Claim 1, wherein the input data signal is sampled on a rising edge of a corresponding clock signal.
5.  The phase error detection method of Claim 4, wherein the input data signal is re-sampled on a falling edge of the corresponding clock signal.
The phase error detection method of Claim 1, wherein the rising and falling edge change signals corresponding to the delayed input data signal are independently generated.
7.             The phase error detection method of Claim 1, wherein the rising and falling edge change signals corresponding to the delayed re-sampled input data signal are independently generated.    
8.            A phase detector, comprising:
a sampling circuit, operative to sample an input data signal in response to a clock signal;
a delay circuit, coupled to the sampling circuit, operative to provide a delayed sampling signal;
a first change detection circuit operative to generate a rising edge phase signal representing the phase difference between the input data signal and the delayed sampling signal on the rising edge of the clock signal;
a second change detection circuit operative to generate a falling edge phase signal representing the phase difference between the input data signal and the delayed sampling signal on the falling edge of the clock signal, the rising edge phase signal and the falling edge phase signal being generated independently of one another;
a combiner circuit operative sum the rising edge phase signal and the falling edge phase signal; and
an amplifier operative to generate a phase error signal in response to the summed rising edge phase signal and the falling edge phase signal.
9.  The phase detector of Claim 8, further including a re-sampling circuit operative to sample the previously sampled input data signal; a second delay circuit operative to generate a delayed re-sampling signal in response to the falling edge of the clock signal; and a third change detection circuit operative to generate a second falling edge phase signal representing the phase difference between the sampled input data signal and the re-sampled data signal on the falling edge of the clock signal, the second falling edge phase signal generated independently of the rising edge signal and the falling edge signal.
10.  The phase detector of Claim 9, further including a fourth change detection circuit operative to generate a second rising edge signal representing the difference between the sampled input data signal and the delayed re-sampled signal on the rising edge of the clock signal, the second rising edge signal being generated independently of the second falling edge signal.
11.  The phase detector of Claim 10, further including a second combiner circuit operative to combine the second rising edge signal and the second falling edge signal, the combined signal being provided to a second input of the amplifier. 
ABSTRACT
Disclosed herein is a method and apparatus used to detect phase error information between edges of an input data signal and a clock signal for use at ultra-high frequencies and where linear phase error information is required.  This invention extends the usefulness of a given integrated circuit logic technology to twice the frequency range of application while maintaining the desired linear phase error measurement operation.  Flip flops are used to sample the data input signal with the clocking signal and processing is done separately for rising and falling data edges.  Analog recombination of phase error information from both edges is then done in a fashion that is not limited by the integrated circuit speed.  This invention overcomes limitations of prior methods in that it operates in data applications, provides linear phase error information at very high phase-error bandwidth and can operate at the same maximum speed as the flip flop and logic process technology will allow by operating on bit cells that are a full 1-bit minimum rather than half-bit cells.
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