(57)【要約】      （修正有）【課題】最小限のハードウェアを使用するとともに高い精度を実現したクロッキング信号波のデューティ・サイクルを測定する方法及び装置を開示する。【解決手段】測定装置１０は、不規則（非同期式）サンプリングけクック・オシレータ１２、Ｄ型フリップフロップ回路１４、ワンズカウンタ１６、パルス・カウンタ１８、およびプロセッサ２０を備える。  測定される信号のクロッキング周波数よりも有意に低い速度で測定される信号に対してデジタル式サンプリングを実行する。サンプリング・クロックに対して時変周波数を使用することによって、ブロードバンド、多周波の使用が達成される。これによりサンプリング・クロックが測定されるクロッキング信号の周波数と確実に非同期となる。全サンプル数と比較したサンプリングされた１（又は０）の平均比率が演算され、デューティ・サイクル測定値が求められる。【選択図】図１
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【特許請求の範囲】
【請求項１】
論理要素とカウンタとパルスカウンタとプロセッサを備える測定装置であって、
該論理要素は、入力信号を受信するとともに、非同期式サンプリングクロック信号に応じてサンプリングされた入力信号を提供する機能を備え、該非同期式サンプリングクロック信号の周波数は入力信号の周波数と異なり、
前記カウンタは前記論理要素に接続するとともに、前記サンプリングされた入力信号が前記非同期式サンプリングクロック信号に応じて所定の値を示す回数をカウントする機能を備え、
前記パルスカウンタは前記入力信号がサンプリングされた回数をカウントする機能を備え、
前記プロセッサはカウンタ出力及びパルスカウンタ出力に応じて前記入力信号のデューティ・サイクルを提供する機能を備えることを特徴とする測定装置
【請求項２】
前記論理要素がフリップフロップ回路であることを特徴とする請求項１記載の測定装置。
【請求項３】
前記非同期式サンプリングクロック信号を生成可能な不規則式サンプリングオシレータを備えることを更に特徴とする請求項１記載の測定装置。
【請求項４】
前記入力信号が該入力信号に応じた周波数変動を生じるとともに、前記非同期式サンプリングクロック信号が前記入力信号の周波数と同期でない該非同期式サンプリングクロック信号に応じた周波数変動を生じることを特徴とする請求項１記載の測定装置。
【請求項５】
前記サンプリングされた入力信号が論理値１を有するときに前記非同期式サンプリング信号に応じて、前記カウンタがカウントを増加させることを特徴とする請求項１記載の測定装置。
【請求項６】
前記サンプリングされた入力信号が論理値０を有するときに前記非同期式サンプリング信号に応じて、前記カウンタがカウントを増加させることを特徴とする請求項１記載の測定装置。
【請求項７】
前記プロセッサが、パルスカウンタ出力に対するカウンタ出力の比率を求めることによって入力信号のデューティ・サイクルを決定することを特徴とする請求項１記載の測定装置。
【請求項８】
前記不規則式サンプリングオシレータがランダム周波数変調要素を更に備えることを特徴とする請求項３記載の測定装置。
【請求項９】
前記不規則式サンプリングオシレータが三角波変調要素を更に備えることを特徴とする請求項３記載の測定装置。
【請求項１０】
前記不規則式サンプリングオシレータが正弦波変調要素を更に備えることを特徴とする請求項３記載の測定装置。
【請求項１１】
フリップフロップ回路、ワンズカウンタ、パルスカウンタ、プロセッサからなるデューティ・サイクル測定装置であって、
前記フリップフリップ回路が、一定の周波数を有する入力信号を受信するとともに、前記非同期式サンプリングクロック信号に応じて前記サンプリングされた入力信号を提供する機能を備え、
前記ワンズカウンタが、前記サンプリングされた入力信号が論理値１となる回数を示すカウント値を提供する機能を備えるとともに、前記非同期式サンプリングクロック信号の立上りエッジに応じてカウント値を増加させ、
前記パルスカウンタが、前記非同期式サンプリングクロック信号が生成された全ての回数を提供する機能を備え、
前記プロセッサが、前記ワンズカウンタのカウント値及び前記パルスカウンタの出力から前記入力信号のデューティ・サイクルを求めることを特徴とするデューティ・サイクル測定装置。
【請求項１２】
前記フリップフロップ回路が、Ｄ型フリップフロップ回路であることを特徴とする請求項１１記載のデューティ・サイクル測定装置。
【請求項１３】
前記不規則式サンプリングオシレータを更に備え、該不規則式サンプリングオシレータが前記非同期式サンプリングクロック信号を生成する機能を備えることを特徴とする請求項１１記載のデューティ・サイクル測定装置。
【請求項１４】
前記不規則式サンプリングオシレータが、ランダム周波数変調要素を更に備えることを特徴とする請求項１３記載のデューティ・サイクル測定装置。
【請求項１５】
前記不規則式サンプリングオシレータが、三角波変調要素を更に備えることを特徴とする請求項１３記載のデューティ・サイクル測定装置。
【請求項１６】
前記不規則式サンプリングオシレータが、正弦波変調要素を更に備えることを特徴とする請求項１３記載のデューティ・サイクル測定装置。
【請求項１７】
前記プロセッサが、前記パルスカウンタの出力に対する前記ワンズカウンタの出力の比率を求めることによって、前記入力信号のデューティ・サイクルを求めることを特徴とする請求項１１記載のデューティ・サイクル測定装置。
【請求項１８】
前記プロセッサが、前記ワンズカウンタ及び前記パルスカウンタに対するリセット信号を提供する機能を備え、該リセット信号は前記ワンズカウンタ及び前記パルスカウンタのカウント値をゼロに戻すことを特徴とする請求項１１記載のデューティ・サイクル測定装置。
【請求項１９】
前記入力信号が一定の周波数変動を有するとともに、前記不規則式サンプリングオシレータは、前記入力信号周波数と同期でない周波数変動を有する非同期式サンプリング信号を提供することを特徴とする請求項１３記載のデューティ・サイクル測定装置。
【請求項２０】
前記ワンズカウンタは、前記サンプリングされた入力信号が論理値０となる回数を示すカウント値を提供するとともに、前記非同期式サンプリングクロック信号の立上りエッジに応じてカウント値を増加させることを特徴とする請求項１１記載のデューティ・サイクル測定装置。
【請求項２１】
前記入力信号を受信する段階と
前記入力信号の周波数と非同期な周波数を有する非同期式サンプリングクロック信号に応じ、前記入力信号をサンプリングする段階と、
サンプリングされた信号が論理値１を有するときに、前記非同期式サンプリングクロック信号に応じてカウント値を増加させる段階と、
前記非同期式サンプリングクロック信号に応じてパルスカウント値を増加させる段階と、
カウント値とパルスカウント値の比率を示す値を決定することによって、前記入力信号のデューティ・サイクルを提供する段階とを備えるデューティ・サイクルを決定する方法。
【請求項２２】
非同期式サンプリングクロック信号の立上りエッジに限って、カウント値が増加されることを特徴とする請求項２１記載のデューティ・サイクルを決定する方法。
【請求項２３】
カウント値を増加させる段階において、サンプリングされた入力信号が論理値０を有するときに、非同期式サンプリングクロック信号に応じてカウント値が増加されることを特徴とする請求項２１記載のデューティ・サイクルを決定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周期的な信号のデューティ・サイクルを測定するシステムに関する。より詳しくは、本発明は周期的な信号のデューティ・サイクルの非常に精度の高い測定を行う回路や多種の構成要素に関する。
【背景技術】
【０００２】
電気信号におけるデューティ・サイクルは、通常１−０サイクル全体の総時間全体と比較した１レベルの持続時間の割合として表現される。デューティ・サイクルはデューティ・サイクルによって導かれたクロッキング信号の平均ＤＣエネルギを表現したものである。１レベル信号と０レベル信号の持続時間が等しいとき、デューティ・サイクル５０％では、１レベルと０レベルそれぞれから、１−０間の距離の１／２離れた平均ＤＣエネルギを持つ。また、クロッキング波形のデューティ・サイクルは、クロッキング信号中の二次的な調和エネルギを測定した結果である。また、クロッキング波形の二次的な調和エネルギは、クロッキング信号中の奇偶パルス幅から発生するデターミニスティック・ジッタ源として存在し得る。デューティ・サイクルが許容レベルから外れると、どちらの解釈でも、高速信号処理の非最適性能となる。このため、自動調整機能を備えたデューティ・サイクルを測定する手段が必要とされる。
【０００３】
多くの高速システムの製造過程において、処理装置内に良質なデューティ・サイクルを存在させる、特別な設定や調整が施されている。あるシステムでは、適用範囲が非常に広いため、その時点の環境に関係しない工場出荷時調整情報を使用するのは不可能である。このようなシステムは、例えばデバイスが広範囲の動作周波数や広範囲の温度に対応する場合に当てはまる。こういった場合、電気プロセス経路のさまざまなスポットでデューティ・サイクルの自動測定が必要となる。自動測定では、システムが動作環境下におかれると、調整手順が引き起こされて、外部のプロービングや試験装置を使わずに任意の環境に適した自動調整機能が実行される。この方法を実施するには、非常に高性能なデューティ・サイクル測定回路が、少量の電子機器で実施される必要がある。また短時間で高性能なデューティ・サイクル測定を行う必要がある。
【０００４】
従来のデューティ・サイクル測定方法は、通常オシロスコープを使用して、波形を観察し、オシロスコープ内のファームウェアが波形データを解釈し、デューティ・サイクル数を演算する。このようなデューティ・サイクルを正確に測定する高性能な手段は、高価な外部試験装置と、試験ポイントへのアクセスと、比較的不定期な動作の調整情報に基づく演算前自動調整機能を確実に提供できる比較的安定した動作環境を必要とする。
【０００５】
デューティ・サイクルを直接測定するには、高速信号のＤＣ電圧を測定した後、ローパスフィルタを適用して、測定結果を平均する方法を用いる。１と０に二進コード化した波形の整った繰り返し信号については、デューティ・サイクル値は１レベルのＤＣ電圧と０レベルのＤＣ電圧を、平均ＤＣ電圧と比較することによって得られる。例えば、１レベルのＤＣ電圧が１０００ｍＶで０レベルのＤＣ電圧が０ｍＶであるならば、測定された平均ＤＣ電圧は５００ｍＶ（中央値）であり、これがデューティ・サイクル５０％を示すと考えられる。この方法に関する問題は、波形の整った信号を前提としていることである。波形の変動は例えば立下り時間に対する立上り時間の変動によって引き起こされる。１レベル及び０レベルに対して波形に変動がある場合（現在の高速電子機器では一般的である）、平均ＤＣ電圧５００ｍＶはデューティ・サイクル５０％以外の条件によって引き起こされる。即ち、平均ＤＣ電圧５０％は必ずしもデューティ・サイクル５０％を示すとは限らない。デューティ・サイクルは、平均ＤＣ電圧以外のものから求められると、デターミニスティック・ジッタおよびその他の不必要な効果を引き起こすため、直接的にデューティ・サイクルを示す測定が必要となる。
【０００６】
波形を推測すると、不正確さを生じる。測定の精度を高めるために必要で且つ、従来技術に見られなかった点として、正確な形状の波形を確実につくりだす方法がある。波形の正確な波形を確実に作り出す方法の一つとして、デジタル・サンプリング装置を使用する方法がある。デジタル・サンプリング装置の出力は調節されて、波形が予測可能かつ正確な形状となる。その時に、所望の波形が正確に生み出され、エラーを伴わずに平均演算が実行される。
また、更に必要とされる技術は、最小限のハードウェアによるクロッキング信号を使用して、デューティ・サイクルを正確に測定することである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、適用された入力信号のデューティ・サイクルの正確かつ効果的な測定方法を提供することを目的とする。
本発明はまた、適用された入力信号が有する広範囲の周波数下で正確に動作する構造を提供することを目的する。
本発明はまた、容易に実施可能で且つ少量の電気回路を使用して、上記の目的を達成するための方法及び構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の目的は、一つの実施例としてサンプリング・クロックを備える入力信号をランダムにサンプリングすることによって達成される。サンプリング・クロックを備える入力信号の平均周波数は、適用される入力信号の周波数よりも有意に低い。またサンプリング・クロックを備える入力信号は、周波数が可変である。しかしサンプリング・クロックを備える入力信号の周波数の値は、通常は入力信号と一致しない。厳密には、周波数は同一ではない。デジタル的にサンプルされると、平均サンプル値の比率が決定され、デューティ・サイクル比が演算される。
【０００９】
本発明の目的を達成するための多くの代替方法は、本発明の範囲に含まれる。例えば、サンプル結果の平均ＤＣ電圧値を測定した結果を、低サンプル値における既知のＤＣ電圧値及び高サンプル値における既知のＤＣ電圧値と比較する。その後、比率Ｖdc／（Ｖhi‐Ｖlo）が演算され、これが直接デューティ・サイクルの測定となる。
【００１０】
代替となる実施例として、本発明の装置はデジタル・カウンタを備える。このデジタル・カウンタは潜在的に有意に低速度なロジックファミリーで実行される。デジタル・カウンタは取得した全サンプル数中の論理値１或いは０の比率をカウントし、ある期間中のこの比率の平均を求める。
【００１１】
その他の実施形態においては、キャリブレーションを内蔵した機構を備えた機能によって、超高速処理を実現する。クロッキングにおける正確なデューティ・サイクルの維持は、多くの高速処理段階に欠かせないものである。このような実施形態においては、信号内部或いは外部のデューティ・サイクルが、通常調節可能である。また正確なデューティ・サイクル測定は、設定が正常であることを把握するために必要とされる。
【００１２】
制限増幅器は、入力信号に適用された閾値から出力が決定される装置である。適用された入力信号が制限増幅器の論理閾値を上回る時、制限増幅器の出力段階は１又は０に制限された電圧へと変化する。そして反対の条件（入力信号が制限増幅器の論理閾値を下回る）が満たされるまでその値に留まる。入力信号の波形は正弦波又は方形波又は三角波などが考えられる。いずれも、エッジの状態を論理閾値と比較することにより、一様に制限された（方形）出力を提供する。
【００１３】
しかしながら、この装置でさえ技術的限界と直面する。即ち、制限増幅器の望ましくない性能特性が測定の精度に影響し始める。平均をとる区間を増加させる段階が加われば、これらインパクトの望ましくない効果の影響は減少し、ノイズポイントとなる程度にとどまる。（インパクトの望ましくない効果の影響で例えば、実際の立ち上がり時間及び立ち下がり時間が制限される。）この方法において、長い平均をとる区間内で立ち上がり時及び立ち下がり時の波形の不整合が発生する。波形の不整合の僅かな差異による変動が、全体の値に僅かに影響を与える。この問題はサンプリングを使用することで克服される（例えば、出力機能を制限する前にＤ型フリップフロップ回路を使用する）。
【００１４】
Ｄ型フリップフロップ回路は、適用されたクロッキング入力信号によってコマンドされた時に、入力信号が論理閾値を上回るか否かにつきサンプリングを行い保持する。この方法では、フリップ・フロップ回路がサンプリングをするかどうかの判断は、サンプリング・クロックの立上りエッジ（又は立下りエッジ）によって行われ、入力信号が閾値を上回るか下回るかでサンプリングをするかどうかの判断を行う。そして、この論理値を、適用されたクロッキング入力信号に次のサンプリング・エッジがあるまで、電圧制限出力信号として保持する。Ｄ型フリップフロップ回路は、十分に制御された出力波形を確実に作り出す。尚、この出力波形は、広範囲の入力周波数の平均ＤＣ電圧測定に適している。またＤ型フリップフロップ回路は、高速処理回路で発生する有意なエラーを平均化する機能を有する。
【００１５】
別の実施形態においては、フリップフロップ回路のサンプリング値の結果はデジタル処理される。デジタル論理処理要素を使用してデジタル処理を行うことが望ましい。この実施形態において、フリップフロップ回路では、長期間を対象として平均演算を実行することで、デジタル的にサンプリングが行われる。平均演算は、デジタル・カウンタを用いて行われる。デジタル・カウンタは、取得した全サンプル数中の１又は０値の数の比率を決定する。当業者は、この目的を実現するための様々な方法を想定するであろう。例えば、０値又は１値の数をカウントするとともに、値の全ての数もカウントする。これらのカウンタは、適度に遅いサンプリング・クロックを使用することで、本発明の装置及び方法を用いてデューティ・サイクルが計算される超高速信号に必要な電子機器よりも低性能な電子機器を使用して実施できる。
【００１６】
残された課題は、いつサンプリング機能を実行するかである。サンプリング機能は測定されるクロックと同期とはならないことは明らかである。サンプリングされる信号が測定される信号と同期でない場合、サンプリングされたデータ値は平均１レベル及び０レベルを示さない。サンプリング値を適切な値とするためには、クロッキング信号は０及び１ビットの無作為なサンプルを行って測定される信号とは全く関係ないものとして、作り出される必要がある。一定のデータ速度を適用する場合は、このような周波数は演算され使用される。しかしながら、可変のデータ速度を適用する場合は、任意の一定周波数が、ある特定の周波数で動作時のデータ速度（若しくはそのオクターヴ）に非常に近似した周波数となる可能性がある。従って、周波数を変更する手段を設ける必要がある。これはサンプリング機能の使用に適した周波数に変更可能な設計であれば、明確に実施される。しかしそうでなければ、クロッキング周波数をランダムに変化させる常時使用可能な手段を設けることで、実施できる。ランダムに変化するクロッキング周波数を使用することによって、ユーザのデータ速度適用において、ランダムに変化するクロッキング周波数と同一の周波数で動作したり又は同一周波数で動作する時間が有意になることはなくなる。その結果、全てのアプリケーションに対して非同期式サンプリングが提供される。この方法において、非同期式サンプリングの電圧が制限された出力は、信号の平均ＤＣ電圧を指す。従って、非同期式サンプリングの電圧が制限された出力である平均ＤＣ電圧を測定することにより、適用された入力信号のデューティ・サイクルが測定される。
【００１７】
よって本発明は、サンプリング・フリップフロップと加工されたサンプリング・クロックとローパスフィルタ又はデジタル・カウンタを活用して、電圧の平均演算を実行する。またアナログ式ローパスフィルタを用いた平均演算の場合は、全て１又は全て０の信号の電圧の測定結果を把握する手段となる。
【発明を実施するための最良の形態】
【００１８】
本発明の目的及び利点の理解を更に深めるために、以下図面を参照しながら本発明を詳細に説明する。図面において同様の構成には同じ符号が付されている。
本発明はその他様々な形態で実施可能であり、本願で記載する実施形態に限定するものではない。これらの実施形態は、本発明による開示技術の内容を当業者に対して充分に伝えるために提供されるものである。
図１は本発明、即ち測定装置の概略図である。本発明は非常に小さなハードウェアを用いて高周波数クロック信号（８）のデューティ・サイクルを測定する。測定装置は、不規則（非同期式）のサンプリング・クロック・オシレータ及びフリップフロップ回路、カウンタ、及び処理装置を使用して目的を遂行する。
本発明の例示的な実施形態を示す図１において、測定装置は、（１０）で示される。測定装置（１０）は、不規則（非同期式）サンプリング・クロック・オシレータ（１２）及びＤ型フリップフロップ回路（１４）、ワンズカウンタ（１６）、パルス・カウンタ（１８）、プロセッサ（２０）を備える。
【００１９】
クロック信号（８）は、Ｄ型フリップフロップ回路（１４）に入力される。実施形態において、フリップフロップ回路（１４）はクロッキング信号にある高速周波数と整合する。追加研究によると、本発明に用いた設計例の結果として、その他の処理装置が、低い処理速度でも動作可能である。Ｄ型フリップフロップ回路（１４）以外の論理要素が、比較的遅い速度で動作され、コストを抑えられる。
サンプリングされたＤ型フリップフロップ回路（１４）の出力は、カウンタに対してENABLEとして使用される。この出力信号が高い（又は低い）場合は、カウンタ・クロックの立上りエッジが発生し、カウンタがカウントを実行するよう命令される。カウンタ・クロック信号は別の論理要素即ち不規則（非同期式）サンプリングクロック（１２）から発生する。不規則サンプリングクロック（１２）はクロック信号（１５）を作り出す。クロック信号（１５）の周波数は加工されており、周波数の変化（周波数変動）は、デューティ・サイクルが測定されるクロッキング信号とは同期しない。測定装置（１０）は、クロックに大きなランダム周波数変調装置を設けることによって、これを実行する。非同期式クロック信号を生成する別の方法としては、サンプリング・クロック周波数の三角波又は正弦波変調の使用が考えられる。
【００２０】
全ての実施形態において、サンプリング・クロック周波数はデューティ・サイクルが測定されるクロック信号の周波数と同期しないことが望まれる。これはビート周波数がどのような周波数であれサンプリングされないようにするためである。ビート周波数は信号が何らかの形で関与すると、発生する可能性がある。
【００２１】
非同期式サンプリング・クロック（１２）は本発明において３箇所で使用されている。まず第一に、Ｄ型フリップ・フロップ回路（１４）に対するサンプリング・ポイントとなる。この最初にサンプリングするＤ型フリップフロップ回路の箇所では、入力信号をサンプリングする。この動作は非同期式クロック（１２）における立上りエッジ上で行われる。その後、入力信号の論理レベルを複製して出力し、次のサンプリングがあるまで保持する（立上りクロック・エッジ）。第二に非同期式サンプリング・クロック（１２）はワンズ（ones）カウンタ回路（１６）に提供され、カウンタに対してカウントを増加させる条件を指令する。カウンタ（１６）は、その瞬間にＥＮＡＢＬＥビットが高い（又は低い）場合に限って、適用されたサンプリング・クロック信号の立上りエッジ上のみをカウントを行う。（ＥＮＡＢＬＥビットは最初のＤ型フリップフロップ回路がサンプリングした入力信号から生成される。）第三に非同期式サンプリング・クロック（１２）は、別のカウンタで使用される。別のカウンタとは、サンプリング・クロックの各クロック・セルで常にカウントを増加させる自由継続カウンタ、例えばパルス・カウンタ（１８）である。
この方法において、ある一定の時間（二つのカウンタがリセット状態とされない時点によって定義される時間）内で、パルス・カウンタ（１８）はサンプリング数をカウントする。またワンズカウンタ（１６）は、サンプリング毎に、サンプリングされた結果が論理値１（又は０）となる回数をカウントする。
【００２２】
プロセッサ（２０）は、測定回路のゲートをオン状態とするために使用される。測定回路のオン切り替えは、リセット電圧信号の除去によって行われる。リセット電圧信号の除去が完了すると、プロセッサ（２０）は二つのカウンタ（１６）及び（１８）の結果を読取り、得られた結果から全サンプリング・カウント数における論理値１（又は０）のカウント数の比率を演算する。％単位で表示された演算結果は、入力クロック信号（８）の１から０（又は０から１の）のデューティ・サイクルを示す。
例えば、論理値１のカウント数が全サンプリング数の丁度半数を占める場合、適用された入力クロック信号のデューティ・サイクルは５０％である。論理値１のカウントが全サンプリング数の１／３である場合、適用された入力クロック信号のデューティ・サイクルは３３％と演算される。
【００２３】
図２は測定装置（１０）による測定に適さないサンプリング・クロックのスペクトルの例を示す。図２のグラフは周波数に対する信号の振幅を示す。通常の測定装置（１０）の使用法で、そのままのクロッキング周波数を直接使用した場合、図２に示すような加工されていないクロッキング周波数をプロットしたスペクトルは、適用された入力周波数に対してビート周波数を発生する。上述のように、通常のサンプリングオシレータの使用は測定装置（１０）を適用するには適さない。しかしながら、適用された入力信号が既知で非連続的に可変（例えば、一定の測定される周波数信号）である場合は、通常のサンプリングオシレータの使用でも測定装置（１０）を適用することができる。しかしながら、測定される信号の周波数が大幅に変動し、様々な周波数をとり得る場合は、適用された入力周波数は一定とならず、変動が大きい。測定装置（１０）はこのような場合は適さない。
上述した例において、測定される信号の周波数は既知であって、サンプリング・クロック周波数が測定される信号と同一或いは関連周波数でない限り、そのままのサンプリング・クロック周波数が使用される。関連周波数でないとは例えば、測定される信号の周波数のオクターヴではないことを示す。実施例において、サンプリング・クロック周波数は、測定される信号のオクターヴから離れた値に意図的に設定される。このような場合において、測定される信号の周波数は、既知であることが望ましい。その方法ではサンプリング・クロック周波数と測定される周波数は、相互に重複したり近似したりしない。
【００２４】
図３は、本発明に適したサンプリング・クロック周波数スペクトルの例を示す。例えば、任意のサンプリング周波数の度数分布ｆ０は均等な分布か、正弦分布か、ランダムに分布し得る。図３中の各分布及び図３に示さないその他の分布のうち非同期式である要件を満たすものは、本発明に関するサンプリング・クロックとして使用するのに適している。サンプリングクロックにおいて、一つの周波数のみ存在する形態は避けることが望ましい。むしろ、図３に示すように、多くの周波数分布が存在する。周波数が、測定される信号のオクターヴである場合であるとしても、サンプリング周波数が常に変化しているため、その周波数が発生するのが一瞬となり、平均される。
【図面の簡単な説明】
【００２５】
【図１】本発明による高周波数のクロック信号のデューティ・サイクルを測定する装置の概略図である。
【図２】実質的に加工を行わないサンプリング・オシレータの周波数スペクトルを示すグラフである。
【図３】不規則式サンプリング・クロックの様々な周波数スペクトルを示すグラフである。
【図１】
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【図２】
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【図３】
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【外国語明細書】
A METHOD AND APPARATUS FOR 
MEASURING DUTY CYCLE
Background of the Invention
Field of the Invention:
This invention relates to systems which measure the duty cycle of a periodic signal.  More particularly, this invention relates to a circuit and various components which measure the duty cycle of a periodic signal with great accuracy.  
Description of the Related Art:
The duty cycle, in electronic signals, is often expressed as a percentage of duration of a 1-level compared to the total duration of a complete 1-0 cycle.  The duty cycle is an expression of the average DC energy of a clocking signal introduced by the duty cycle.  A 50% duty cycle has average DC energy of one-half the difference of the 1-level and the 0-level as there is an equal duration of 1-level signal and 0-level signal.  The duty cycle in clocking waveforms is also a measure of second harmonic energy in a clocking signal which can appear as a deterministic jitter source from odd-even pulse widths in the clocking signal.  Both interpretations can lead to non-optimal performance of very high speed signal processing if the duty cycle deviates from tolerable levels.  For this reason, means for measuring duty cycle to support corrective actions are needed.
During the production of many high-speed systems, special care and calibrations are done to make sure good duty cycles are present within the processing elements.  In some systems, however, the application space is so broad, that it is not possible to use factory calibration information as it is not relevant to the then current environment.  This is true, for example, where operation of a device is specified for a wide range of operating frequencies and a wide range of temperatures.  In these cases, automatic measurement of the duty cycle at various spots within the electronic processing path must be supported.  In this fashion, once the system is in the operating environment, the calibration procedure can be invoked to take corrective actions appropriate for the given environment without external probing or outside test equipment.  For this to be practical, very high performance duty cycle measuring circuits must be implemented with a small amount of electronics and must be able to make high-quality duty cycle measurements in a short amount of time.
Past methods for measuring duty cycle typically involved using an oscilloscope device to observe the waveform shape and then, firmware in the oscilloscope would interpret the waveform data to compute the duty cycle number.  This high-performance means of accurately measuring duty cycle requires expensive external test equipment, access to the testing points and a relatively constant operating environment suitable for reliably applying pre-computed corrective action based on relatively infrequent actual calibration information.
Cruder methods for measuring duty cycle are accomplished by measuring the DC voltage of a high-speed signal and then applying a low-pass filter to average the result.  For well-shaped repetitive signals with binary 1 and 0 values encoded, the duty cycle value is given by comparing the DC 1-level and DC 0-level to the average measured DC voltage.  For example, if a 1-level was 1000mV and a 0-level was 0 mV, then a measured, averaged DC voltage of 500mV (mid-way) might be thought to indicate a 50% duty cycle.  The problem with this method is that it assumes well-shaped waveforms.  If there is a variation in waveform shape for 1-levels and 0-levels (something that is common in modern high-speed electronics), for example, caused by variation in rise-time versus fall-time, then a 500mV averaged DC voltage might have been caused by a condition other than a 50% duty cycle.  That is, a 50% voltage average does not necessarily indicate a 50% duty cycle.  As it is duty cycle, derived from duty cycle, rather than average DC voltage, that cause deterministic jitter and other denigrating effects, a measure that directly indicates duty cycle is required.
Making assumptions about the shape of the wave form results in inaccuracies.  In order to increase accuracy, what is needed, and is not found in the prior art, is a means of assuring an accurate shape for the waveform.   One way of assuring accuracy has been found to be via the use of a digital sampling device.  The output of the digital sampling device is controlled so that the shape is predictable and accurate.  At that point, the desired waveform is produced with accuracy and averaging is done without error.  
What is also needed is accurate measurement of the duty cycle using a clocking signal having minimal hardware.   
SUMMARY OF THE INVENTION
An object of the present invention is to obtain an accurate and efficient measure of the duty cycle of an applied input signal.
Another object of the present invention is to create a structure that operates accurately over a broad range of applied input signal frequencies.  
Another object of the present invention is to create method and structure that can accomplish its objectives while being easily implemented and using a small amount of electronic circuitry.
The objects of this invention are accomplished by, in one exemplary embodiment, randomly sampling the input signal with a sampling clock whose average frequency is significantly lower than the applied input signal frequency and whose exact frequency varies, but whose value to never be a precise frequency whose value is not normally the same as input signal.  Specifically, the frequencies are not the same.  Once digitally sampled, the ratio of the averaged sample values is determined to compute the duty cycle ratio.  
A number of alternatives to accomplish the objects are employed within the spirit and scope of this invention.  For example, measuring the average DC-voltage value of the sampled result and comparing it to the known DC-voltage values of a low-sampled value and a high-sampled value to compute a ratio of Vdc / (Vhi  Vlo) which is a direct measure of the duty cycle.  
In an alternate exemplary, the apparatus of the invention includes digital counters running at a potentially significantly lower-speed logic family to count the ratio of logic 1's or 0's compared to the number of all samples taken and averaging this over a period.
In another exemplary embodiment the function includes a built-in calibration mechanism for very high-speed signal processing as maintaining an accurate clocking duty cycle is vital to many high-speed processing steps.  In such exemplary embodiments, the duty cycle of an internal or external signal is often adjustable and an accurate duty cycle measurement is needed to be able to know what setting is correct.
A limiting amplifier is a device whose output is dependent only on the threshold being applied to the input signal.  Once the applied input signal is above the logic threshold of the limiting amplifier, the output stage of the limiting amplifier goes to its 1 or 0 limit voltage and stays there until the opposite condition is met.  The input waveform may be a sine wave, square wave, triangle wave, etc and all would give the same limited (square) output dependent only on how the edges compare to the logic threshold.
However, even this device, though can reach its technological limit where some non-ideal performance characteristics of the limiting amplifier start to effect the accuracy of the measurement that can be taken.  The impact of these non-ideal effects (e.g. realistically limited rise and fall times) can be reduced to the point of noise if an additional step is taken to increase the time period over which the averages are taken.  In this way, any mismatch in rise/fall shape is added-in to the long interval of a greater averaging time period making the variation due to the small difference have a small impact in the overall average value.  This can be accomplished by sampling (e.g. using a d-type flip flop before the limiting output function).  
The d-type flip flop will sample and hold whether or not the input signal is above a logic threshold when commanded to by an applied clocking input signal.  In this fashion, the rising (or falling) edge of a sampling clock would tell the flip flop to sample it's input signal being above or below the threshold and would hold this logic value on it voltage-limited output signal until the next sampling edge on the applied clocking input signal.  This device clearly creates a well-controlled output wave shape suitable for measuring average DC-voltage across a wide range of input frequencies and enables averaging-out any significance of errors introduced in the processing by the non-idealities of real circuits at these high speeds.
In another exemplary embodiment, the result of the flip flop sampled value is digitally processed.  It is desirable, when using digital logic processing elements to use digital processing.  In this embodiment, the flip flop is sampled digitally by computing the average voltage over a long period of time.  The averaging is done using digital counters which determine the ratio of one or zero sampled values compared to the total number of samples taken.  The person skilled in the art will appreciate that such a method accomplishes its objectives in various ways.   For example, one way includes counting the number of zero values or the number of one values as well as counting the total number of values.  By using suitably slow sampling clocks, these counters are implemented using lower-performance electronics than what is required for the ultra high-speed signals for which the apparatus and method for duty cycle measurement are employed.
The only remaining question is when to perform the sampling function.  It is clear that the sampling function cannot be synchronous with the clock to which is to be measured.  If this were the case, the sampled data values would not represent the averaged 1- and 0- levels.  To assure the sampling represents the proper average, a clocking signal needs to be created that has no relationship to the signal which is to be measured assuring a random sampling of 0 and 1 bits.  For fixed data rate applications, such a frequency could be computed and used; however, for variable data rate applications, a fixed chosen frequency may become too close to the operating data rate (or an octave of it) at some particular frequency.  Therefore, a means of changing the frequency must be supported.  This may be explicit in a design that allows convenient frequency changes for the sampling function or it may be implemented by having a randomly varying clocking frequency being always employed.  By using a randomly varying clock frequency, no applied user data rate application would ever land at this same frequency or any amount of time that was meaningful, providing a non-synchronous sampling for all applications.  In this way, the result of the sampling which comes out the voltage-limited output of the sampler does represent the average signal.  Therefore, measuring the averaged DC-voltage of the voltage output of the limited sampler will produce a measure of the duty cycle of the applied input signal.
This invention, then, employs a sampling flip flop, a derived sampling clock, a low-pass filter or digital counters to accomplish voltage averaging and, in the case of analog low-pass filter averaging, a means to know the measured voltages of an all-ones and all-zeros signal.
Brief Description of the Drawing
For a further understanding of the objects and advantages of the present invention, reference should be had to the following detailed description, taken in conjunction with the accompanying drawing, in which like parts are given like reference numerals and wherein:
Fig. 1 is a schematic representation of the apparatus in accordance with the present invention for measuring the duty cycle of a high-frequency clock signal.
Fig 2 is a graphic illustration of the frequency spectrum of a nominally pure sampling oscillator.
Fig 3 illustrates various frequency spectrums of irregular sampling clocks.
Detailed Description of the Invention
The invention will now be described in greater detail with reference to the accompanying drawings, in which the exemplary embodiments of the invention are shown. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiment set forth herein; rather these embodiments are provided so that this disclosure will be thorough and complete and will fully convey the invention to those skilled in the art. 
Figure 1 is a schematic representation of the invention, a measuring device.  The invention measures the duty cycle of a high-frequency clock signal 8 with very minimal hardware.  The measuring device accomplishes its objectives by utilizing an irregular (non-coherent) sampling clock oscillator and straightforward flip flops, counters and processing elements.  
The measuring device will now be described with respect to Figs. 1-3, which illustrates an exemplary embodiment of the invention shown generally by the numeral 10.   The measuring device 10 includes an irregular (non-coherent) sampling clock oscillator 12 and D flip flop 14, a 1's counter 16, a pulse counter 18 and a processor 20.
The clock signal 8 is applied to the input of a D flip flop 14.  In an exemplary embodiment, the quality of the flip flop 14 is commensurate with the high-speed frequency present in the clocking signal.  Upon further study, it will be appreciated that as a result of the exemplary design employed herein other processing elements may perform at greatly reduced speeds.  Therefore, logic elements other than the D flip flop, are implemented with slower logic elements to provide a cost savings.  
The sampled output of the d-type flip flop 14 is then used as an enable for a counter such that when this signal is high (or low) when the rising edge of the counter clock occurs and the counter is instructed to count.  The counter clock signal comes from another logic element.  This logic element is called the irregular (or non-coherent) sampling clock 12.  The clock 12 creates a clock signal 15 whose frequency is not pure and whose change in frequency (frequency variation) is in no-way coherent to the clocking signal whose duty cycle is measured.  The measuring device 10 accomplishes this by having a large random frequency modulation component on the clock.  Other means to create a non-coherent clock are anticipated such as using triangular or sinusoidal modulation of the sampling clock frequency.
In all embodiments the sampling clock frequency should not be coherent with the clock signal whose duty cycle is being measured to avoid any type of sampling “beat” frequencies that might occur if the signals are in any way related.
The non-coherent sampling clock 12 is used in three place in this invention.  The first is as the sampling point for the primary d-type flip flop 14.  It is on the rising edges of this non-coherent clock that the primary sampling d-type flip flop will sample the input signal and copy the logic level of the input to it's output and hold it there until the next sampling event (rising clock edge).  The sampling clock 12 is also provided to the “ones” counter circuit 16 to be used to instruct the counter when to potentially increment it's count accumulation.  It will be noted that counter 16 will only count on the rising edge of the applied sampling clock signal if, and only if, at that instant the enable bit (which is derived from the sampled input signal from the primary d-type flip flop) is high (or low) at the same time.  The third use of the non-coherent sampling clock 12 is to go to another counter which is a free-running counter that will always increment at each clock cell of the sampling clock, for example, pulse counter 18.
In this fashion, for a period of time defined by when the two counters are not forced into reset states, the pulse counter 18 will count the number of samplings and the “ones” counter 16 will count the number of times the sampled result was a logic one (or zero) for each of these samplings.  
A processor 20 is used to gate-on the measurement circuit by removing the reset voltage signal and, when completed, can read the results of the two counters 16 and 18 and use these results to compute a ratio of the number of ones (or zeros) count to the total number of samplings count which can then be expressed as a percent and which corresponds to the duty cycle percentage of ones to zeros (or zeros to ones) of the input clock signal 8.
For example, if the number of ones counts were precisely one-half the total number of samplings count, then one would know that the duty cycle of the applied input clock signal was 50%.  If the number of ones counts were only one-third of the total number of samplings count, then the duty cycle of the applied input clock signal would be computed as 33%
Figure 2 illustrates an example spectrum of a sampling clock that is not suitable for measurement by measuring device 10.  The graph plots signal amplitude versus frequency.  In normal uses of the measuring device 10, the spectrum which plots a pure clocking frequency such as that illustrated in Fig. 2 will beat against the applied input frequency, if used directly.  As noted above, this will not be suitable for measuring device 10  However, it is possible to manage even this situation in cases where the applied input frequency is known and non-continuously variable (e.g. a fixed frequency signal is to be measured).  However, in applications where the signal to be measured varies greatly in frequency and could be of any frequency, then the applied input frequency cannot be a fixed frequency and must, too, vary considerably and therefore measuring device 10 would not be appropriate for this situation.
In these cases, the frequency of the signal to be measured is known and a pure sampling clock frequency is used as long as the sampling clock frequency is not the same or related to the signal to be measured.  For example, by related it is meant that it is not an octave of the frequency of the signal to be measured.  In an exemplary embodiment, the frequency of the sampling clock is purposefully set as far away from any octave of the signal to be measured.   It will be appreciated that in such case, the frequency of the signal to be measured is known apriori.  That way the sampling clock frequency and the signal to be measured do not become at or near each other.  
Fig. 3 illustrates examples of sampling clock frequency spectrum that are more appropriate for this invention.  For instance, frequency distributions about some sampling frequency, f0, that may be evenly distributed, sinusoidally distributed or randomly distributed.  Each of these, and others not described in Fig. 3, that meet the requirement of being non-coherent, are suitable for use as sampling clocks for this invention.  It will be appreciated that there is not a single one-frequency present in the sampling clock.  Rather, as shown in the example of Fig. 3, there is a distribution of many frequencies.  This means that even if there were a possibility that some frequency was an octave of the signal to be measured, it would only occur for an instant and would be averaged-out because the sampling frequency is constantly changing.
CLAIMS
What is claimed is:
1.  A measuring device, comprising;
a logic element, coupled to an input signal, operative to provide a sampled input signal in response to a non-coherent sampling clock signal, the non-coherent sampling clock signal frequency being different than the input signal frequency;
a counter, coupled to the logic element, operative to count the number of times the sampled input signal has a predetermined value in response to the non-coherent sampling clock signal;
a pulse counter operative to count the number of times the input signal is sampled; and
a processor operative to provide the duty cycle of the input signal in response to the counter output and the pulse counter output.
2.  The measuring device of Claim 1, wherein the logic element is a flip-flop.
3.  The measuring device of Claim 1, further including a irregular sampling oscillator operative to generate the non-coherent sampling clock signal.
4.  The measuring device of Claim 1, wherein the input signal has a corresponding frequency variance and the non-coherent sampling clock signal has a corresponding frequency variance that is not coherent to the input signal frequency.
5.  The measuring device of Claim 1, wherein the counter increments in response to the non-coherent sampling clock signal, when the sampled input signal has a logic one value.
6.  The measuring device of Claim 1, wherein the counter increments in response to the non-coherent sampling clock signal, when the sampled input signal has a logic zero value.
7.  The measuring device of Claim 1, wherein the processor determines the duty cycle of the input signal by generating the ratio of the counter output to the pulse counter output.
8.  The measuring device of Claim 3, wherein the irregular sampling oscillator further comprises a random frequency modulation element.
9.  The measuring device of Claim 3, wherein the irregular sampling oscillator further comprises a triangular modulation element.
10.  The measuring device of Claim 3, wherein the irregular sampling oscillator further comprises a sinusoidal modulation element.
11.  A duty cycle measuring device, comprising:
a flip-flop coupled to an input signal having a frequency, the flip-flop operative to provide a sampled input signal in response to a non-coherent sampling clock signal;
a ones counter operative provide a count value equal to the number of times the sampled input signal has a logic one value, the ones counter incrementing the count value in response to the rising edge of the non-coherent sampling clock signal;
a pulse counter operative provide the total number of times the non-coherent sampling clock signal is generated; and
a processor operative to generate the duty cycle of the input signal in response to the count value of the ones counter and the output of the pulse counter.
12.  The duty cycle measuring device of Claim 11, there the flip-flop is a d-type flip flop.
13.  The duty cycle measuring device of Claim 11, further including an irregular sampling oscillator operative to generate the non-coherent sampling clock signal.
14.  The duty cycle measuring device of Claim 13, wherein the irregular sampling oscillator further comprises a random frequency modulation element.
15.  The duty cycle measuring device of Claim 13, wherein the irregular sampling oscillator further comprises a triangular modulation element.
16.  The duty cycle measuring device of Claim 13, wherein the irregular sampling oscillator further comprises a sinusoidal modulation element.
17.  The duty cycle measuring device of Claim 11, wherein the processor generates the duty cycle of the input signal by generating the ratio of the output of the ones counter to the output of the pulse counter.
18.  The duty cycle measuring device of Claim 11, wherein the processor is capable of providing a reset signal to the ones counter and the pulse counter, the reset signal causing the ones counter and the pulse counter to reset to a count value of zero.
19.  The duty cycle measuring device of Claim 13, wherein the input signal has a frequency variance and the irregular sampling oscillator provides a non-coherent sampling signal having a frequency variance that is not coherent to the input signal frequency.
20.  The duty cycle measuring device of Claim 11, wherein the ones counter is operative to provide a count value equal to the number of times the sampled input signal has a logic zero value, the ones counter incrementing the count value in response to the rising edge of the non-coherent sampling clock signal.
21.  A duty cycle determination method, comprising:
receiving an input signal;
sampling the input signal in response to a non-coherent sampling clock signal, the non-coherent sampling clock signal having a frequency that is not coherent to the frequency of the input signal;
incrementing a count value, in response to the non-coherent sampling clock signal, when the sampled signal has a logic one value;
incrementing a pulse count value in response to the non-coherent sampling clock signal; and
providing the duty cycle of the input signal by determining a value equal to the ratio of the count value and the pulse count value.
22.  The duty cycle determination method of Claim 21, wherein the count value is only incremented on the rising edge of the non-coherent sampling clock signal.
23.  The duty cycle determination method of Claim 21, wherein during the count value incrementing step, the count value is incremented, in response to the non-coherent sampling clock signal, when the sampled input signal has a logic zero value.
ABSTRACT
Disclosed herein is a method and apparatus used to the measure duty cycle of a clocking waveform utilizing minimal hardware and achieving high accuracy.  This invention utilizes digital sampling of the signal to be measured at a rate that can be significantly lower then the clocking frequency of the signal to be measured.  It accomplishes broad-band, multi-frequency use by using a time-varying frequency for the sampling clock to make sure that the sampling clock is asynchronous with the frequency of the clocking signal to be measured.  The average ratio of the sampled ones (or zeros) as compared to the total number of samples is then computed to derive the measurement of duty cycle.
2006250934.tif 000006