(57)【要約】【課題】  ＩｎＧａＰ層を表面に用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧をＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧を向上させることが可能な半導体装置を提供する。【解決手段】  チャネル層３と、チャネル層３上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層７とを有するＦＥＴ２１と、素子分離領域１２によりＦＥＴ２１と分離されたショットキー層７及びチャネル層３の一部を有する半導体抵抗素子２２とを備え、ＦＥＴ２１及び半導体抵抗素子２２は、同一基板上に形成され、素子分離領域１２においては、ショットキー層７が除去されている。【選択図】        図３
2006339606.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、前記チャネル層上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層とを有する能動素子と、
素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する半導体抵抗素子とを備え、
前記抵抗素子及び能動素子は、同一基板上に形成され、
前記素子分離領域においては、前記ショットキー層が除去されている
ことを特徴とする半導体装置。
【請求項２】
前記能動素子は、電界効果トランジスタである
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体抵抗素子の抵抗として機能しない非導電性の部分においては、前記ショットキー層が除去されている
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記素子分離領域は、ボロンのイオン注入により形成される
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
同一基板上に形成された能動素子と半導体抵抗素子とを備える半導体装置の製造方法であって、
チャネル層、アンドープのＩｎＧａＰから構成されるショットキー層、及びコンタクト層を基板上に順次積層させる積層工程と、
前記ショットキー層が露出するまで前記コンタクト層の一部を除去し、前記コンタクト層を、前記能動素子が形成される部分の第１コンタクト層と、前記半導体抵抗素子が形成される部分の第２コンタクト層とに分離する分離工程と、
前記除去により露出したショットキー層を除去するショットキー層除去工程と、
前記第１コンタクト層及び第２コンタクト層の一部を同時に除去するコンタクト層除去工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記能動素子は、電界効果トランジスタであり、
前記コンタクト層除去工程において、前記第１コンタクト層に対してゲート電極形成のためのリセスエッチングを行う
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、とりわけ電界効果トランジスタ及び半導体抵抗素子を含む集積回路及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称する）は無線通信とりわけ携帯電話端末のパワーアンプやＲＦスイッチ等に広く用いられるようになった。このＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ではＰＨＥＭＴ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ）と呼ばれる高周波特性に優れたデバイスが一般的である。また、ＦＥＴ等の能動素子と、半導体抵抗素子、金属抵抗素子及び容量等の受動素子とを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）等の半導体装置も広く実用化されている。このような技術分野においても、他の産業と同様に、より工程の少ない製造方法が強く求められ、プロセスの簡略化が必要とされている。
【０００３】
ＰＨＥＭＴではショットキー層としてＡｌＧａＡｓを用いたＦＥＴが一般的だが、表面準位密度がＡｌＧａＡｓに対して低いＩｎＧａＰをショットキー層に用いることも検討されている。ただし、この場合にはＩｎＧａＰに含まれるＩｎとゲート電極材料との熱による相互拡散を抑えるために高融点金属であるＷＳｉ等がゲート電極に用いられる。このような例は特許文献１にも記されている。
【０００４】
また、ＩｎＧａＰを半導体抵抗素子の表面材料として用いることで、電流飽和特性を改善することが可能であり、本発明者らは特願２００４−２８０２２７号にて先行出願を行っている。
【０００５】
また、ＩｎＧａＰを用いたデバイスの素子分離に関して、特許文献２にも示されているように、ボロンをイオン注入することで素子分離を得ることが一般的な方法として報告されている。
【０００６】
図５（ａ）は、従来のＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子の上面図であり、図５（ｂ）は、同半導体抵抗素子の断面図（図５（ａ）のＸ１−Ｘ１’線における断面図）であり、図５（ｃ）は、同半導体抵抗素子の断面図（図５（ａ）のＹ１−Ｙ１’線における断面図）である。
【０００７】
この半導体抵抗素子においては、半絶縁性ＧａＡｓ基板１０１上に、バッファー層１０２、アンドープ型ＩｎＧａＡｓよりなるチャネル層１０３、ＡｌＧａＡｓからなるスペーサー層１０４、デルタドーピング層１０５、ＡｌＧａＡｓ層１０６、ＩｎＧａＰショットキー層１０７、及びｎ型ＧａＡｓよりなるコンタクト層１０８よりなるエピタキシャル層１０９が形成されている。
【０００８】
半導体抵抗素子の両端のコンタクト層１０８上には、例えばＡｕ/Ｇｅ/Ｎｉの合金からなるオーミック電極１１０が形成されており、その間に位置する半導体抵抗素子の他の部分においてはショットキー層１０７が表面に露出し、高抵抗化がなされている。このとき、素子分離領域１１２はボロンによりショットキー層１０７からイオン注入がなされて形成される。この抵抗素子上はＳｉＮ又はＳｉＯ2からなる絶縁膜（図外）により被覆されており、この絶縁膜層によりデバイスが保護されている。
【０００９】
次に、従来の半導体抵抗素子の製造方法を説明する。図６は半導体抵抗素子の製造方法を示す断面図である。
【００１０】
まず、図６（ａ）に示すように、半絶縁性ＧａＡｓ基板１０１上にバッファー層１０２、アンドープ型ＩｎＧａＡｓよりなるチャネル層１０３、ＡｌＧａＡｓからなるスペーサー層１０４、デルタドーピング層１０５、ＡｌＧａＡｓ層１０６、ＩｎＧａＰショットキー層１０７、及びｎ型ＧａＡｓよりなるコンタクト層１０８を順次形成する。ここで、バッファー層１０２からコンタクト層１０８までの半導体層を総じてエピタキシャル層１０９と呼ぶ。
【００１１】
次に、図６（ｂ）に示すように、エピタキシャル層１０９上にフォトレジストパターン１１６を形成し、抵抗となる部分以外のコンタクト層１０８を除去する。その後、ボロンをイオン注入し、表面にＩｎＧａＰショットキー層１０７が露出したエピタキシャル層１０９に素子分離領域１１２を形成する。
【００１２】
次に、図６（ｃ）に示すように、コンタクト層１０８の一部を開口するようにフォトレジストマスクをパターニングしてフォトレジストパターン１２０を形成し、その開口部のコンタクト層１０８に対して、ショットキー層１０７をストッパー層とした選択ドライエッチング又はウェットエッチングを行い、開口部のコンタクト層１０８を選択的にエッチングする。
【００１３】
最後に、図６（ｄ）に示すように、コンタクト層１０８上に例えばＡｕ/Ｇｅ/Ｎｉ合金を蒸着法等により成膜し、リフトオフすることでオーミック電極１１０を形成する。これにより、他のデバイスと配線により接続可能な半導体抵抗素子が形成される。
【特許文献１】特開２００４−２６００５４号公報
【特許文献２】特開２００３−１９７５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子に対して、一般的なイオン注入を用いた素子分離を行った場合、次のような課題が発生する。
【００１５】
図７は、素子分離距離１０μｍの素子分離領域を有する半導体抵抗素子における、印加電圧に対するリーク電流の関係を示す図である。図８は、図７から得られる素子分離耐圧を縦軸に、素子分離距離を横軸にとった相関を示す図である。
【００１６】
図８の破線に示すように、従来の素子分離方法では１００Ｖ以下の素子分離耐圧で飽和傾向となり、サージ耐圧も含めた十分な素子分離が得られるとは言いがたい。
【００１７】
一般に、ＲＦ向けスイッチＭＭＩＣにおいては、外部に接続するパッドとＦＥＴのゲート電極とは、半導体抵抗素子からなるゲート抵抗を介して接続される場合が考えられる。このような場合には高い素子分離耐圧及びサージ耐圧が要求される。
【００１８】
そこで、本発明は、上記課題を解決するためになされたもので、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧を向上させることが可能な半導体装置を提供することを主目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体装置は、チャネル層と、前記チャネル層上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層とを有する能動素子と、素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する半導体抵抗素子とを備え、前記抵抗素子及び能動素子は、同一基板上に形成され、前記素子分離領域においては、前記ショットキー層が除去されていることを特徴とする。ここで、前記能動素子は電界効果トランジスタであることが望ましい。また、前記半導体抵抗素子の抵抗として機能しない非導電性の部分においては、前記ショットキー層が除去されていることが望ましい。さらに、前記素子分離領域はボロンのイオン注入により形成されることが望ましい。
【００２０】
この構成によれば、図８に本発明の結果として示すように、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧を高くすることが可能となる。
【００２１】
また、本発明は、同一基板上に形成された能動素子と半導体抵抗素子とを備える半導体装置の製造方法であって、チャネル層、アンドープＩｎＧａＰから構成されるショットキー層及び、コンタクト層を基板上に順次積層させる積層工程と、前記ショットキー層が露出するまで前記コンタクト層の一部を除去し、前記コンタクト層を、前記能動素子が形成される部分の第１コンタクト層と、前記半導体抵抗素子が形成される部分の第２コンタクト層にとに分離する分離工程と、前記除去により露出したショットキー層を除去するショットキー層除去工程と、前記第１コンタクト層及び第２コンタクト層の一部を同時に除去するコンタクト層除去工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記能動素子は、電界効果トランジスタであり、前記コンタクト層除去工程において、前記第１コンタクト層に対してゲート電極形成のためのリセスエッチングを行うことが望ましい。
【００２２】
この半導体装置の製造方法によれば、少ない工数でＩｎＧａＰ層をエッチングすることができるので、ＩｎＧａＰを用いたＦＥＴとＩｎＧａＰを用いた半導体抵抗素子とを同一基板上に高い素子分離で容易に製造することが可能となる。
【発明の効果】
【００２３】
本発明によれば、ＩｎＧａＰから構成されるショットキー層を有するＦＥＴと同一基板上に、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を形成し、かつ、それらの素子分離耐圧を高く得ることが可能となる。その結果、表面準位の影響を低減し、高周波大電力を駆動、制御するデバイスを低コストに実現することが可能となる。従って、この技術は特に携帯電話端末用等の用途に有用である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２５】
（第１の実施の形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置における受動素子としての半導体抵抗素子の構成を示す上面図であり、図１（ｂ）は、同半導体抵抗素子の断面図（図１（ａ）のＸ１−Ｘ１’線における断面図）であり、図１（ｃ）は、同半導体抵抗素子の断面図（図１（ａ）のＹ１−Ｙ１’線における断面図）である。
【００２７】
この半導体抵抗素子においては、半絶縁性ＧａＡｓからなる半絶縁性ＧａＡｓ基板１の上に、後に成長するエピタキシャル層と半絶縁性ＧａＡｓ基板１との格子不整合を緩和するための、厚さ１μｍのアンドープＧａＡｓ及び厚さ１００ｎｍのアンドープＡｌＧａＡｓで構成されたバッファー層２と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層３と、厚さ５ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓで構成されたスペーサー層４と、ｎ型不純物イオンであるＳｉがドーズ量５×１０12ｃｍ-2となるように１原子層のみプレーナードーピングされてなるキャリア供給層５と、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層６と、厚さ１０ｎｍのアンドープＩｎ0.48Ｇａ0.52Ｐで構成されたショットキー層７と、厚さ５０ｎｍのｎ+−ＧａＡｓで構成されたコンタクト層８とが順次形成されている。ここで、バッファー層２からコンタクト層８までの半導体層を総じてエピタキシャル層９と呼ぶ。
【００２８】
半導体抵抗素子の両端のコンタクト層８上には、例えばＡｕ／Ｇｅ／Ｎｉの合金からなるオーミック電極１０が形成されており、その間に位置する半導体抵抗素子の他の部分においてはＩｎＧａＰから構成されるショットキー層７が表面に露出し、高抵抗化がなされている。抵抗として機能する箇所以外の領域においてショットキー層７は除去されており、例えばＡｌＧａＡｓ層６が表面に露出している。そして、素子分離領域１２は例えばボロンによりＡｌＧａＡｓ層６からイオン注入がなされて形成されている。なお、抵抗として機能する箇所以外の領域で表面に露出する半導体層はＡｌＧａＡｓ層６に限定されることはなく、例えばさらにエッチングを行い、バッファー層２であってもよい。この抵抗素子上はＳｉＮ又はＳｉＯ2からなる絶縁膜（図外）により被覆されており、この絶縁膜によりデバイスが保護されている。
【００２９】
次に、図面を参照しながら半導体装置の製造方法を説明する。図２は半導体装置の製造方法を示す半導体抵抗素子の断面図である。
【００３０】
まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１上にバッファー層２、アンドープ型ＩｎＧａＡｓよりなるチャネル層３、ＡｌＧａＡｓからなるスペーサー層４、デルタドーピング層５、ＡｌＧａＡｓ層６、ＩｎＧａＰショットキー層７、及びｎ型ＧａＡｓよりなるコンタクト層８を順次積層する。ここで、バッファー層２からコンタクト層８までの半導体層を総じてエピタキシャル層９と呼ぶ。
【００３１】
次に、図２（ｂ）に示すように、エピタキシャル層９上にフォトレジストパターン１６を形成し、抵抗となる部分以外のコンタクト層８を除去する。その後、コンタクト層８の除去により表面に露出したＩｎＧａＰショットキー層７に対して、例えばＨＣｌによりＡｌＧａＡｓ層６をストッパー層とした選択エッチングを行い、ＩｎＧａＰショットキー層７を選択的にエッチングする。その後、ＡｌＧａＡｓ層６より下層に対してはＡｌＧａＡｓ層６からボロンをイオン注入し、素子分離領域１２を形成して素子分離を行う。
【００３２】
次に、図２（ｃ）に示すように、コンタクト層８の一部を開口するようにフォトレジストマスクをパターニングしてフォトレジストパターン１７を形成し、その開口部内のコンタクト層８に対して、ＩｎＧａＰショットキー層７をストッパー層とした選択ドライエッチング又はウェットエッチングを行い、開口部内のコンタクト層８を選択的にエッチングする。
【００３３】
最後に、図２（ｄ）に示すように、コンタクト層８上に例えばＡｕ/Ｇｅ/Ｎｉ合金を蒸着法等により成膜し、リフトオフすることでオーミック電極１０を形成する。これにより、ＦＥＴ３１と、他のデバイスと配線により接続可能な半導体抵抗素子３２とが形成される。
【００３４】
以上のように、本実施形態の半導体装置によれば、抵抗として機能しない非導電性の部分においてショットキー層７は除去される。よって、図８の実線に示すように、素子分離耐圧が１００Ｖで飽和せず、十分高い素子分離耐圧を実現することができる。すなわち、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧を向上させることが可能な半導体装置を実現することができる。
【００３５】
（第２の実施の形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３６】
図３（ａ）は、本発明の第２の実施形態に係る半導体装置における受動素子としての半導体抵抗素子及び能動素子としてのＦＥＴの構成を示す上面図であり、図３（ｂ）は、同半導体抵抗素子及びＦＥＴの構成を示す断面図（図３（ａ）のＸ１−Ｘ１’線における断面図）であり、図３（ｃ）は、同半導体装置の回路図である。
【００３７】
この半導体装置は、同一基板上に形成されたＦＥＴ２１及び半導体抵抗素子２２から構成される。
【００３８】
ＦＥＴ２１において、半絶縁性ＧａＡｓからなる半絶縁性ＧａＡｓ基板１の上に、後に成長するエピタキシャル層と半絶縁性ＧａＡｓ基板１との格子不整合を緩和するための、厚さ１μｍのアンドープＧａＡｓ及び厚さ１００nｍのアンドープＡｌＧａＡｓで構成されたバッファー層２と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層３と、厚さ５ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓで構成されたスペーサー層４と、ｎ型不純物イオンであるＳｉがドーズ量５×１０12ｃｍ-2となるように１原子層のみプレーナードーピングされてなるキャリア供給層５と、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層６と、厚さ１０ｎｍのアンドープＩｎ0.48Ｇａ0.52Ｐで構成されたショットキー層７と、厚さ５０ｎｍのｎ+−ＧａＡｓで構成されたコンタクト層８とが順次形成されている。ここで、バッファー層２からコンタクト層８までの半導体層を総じてエピタキシャル層９と呼ぶ。
【００３９】
ここで、エピタキシャル層９のコンタクト層８上にはオーミック電極であるソース電極２３及びドレイン電極２４が形成されており、ＦＥＴ２１及び半導体抵抗素子２２上はＳｉＮ又はＳｉＯからなる層間絶縁膜３０により被覆されている。また、ゲート電極２５の形成されるべき箇所において、コンタクト層８は除去されて開口部が形成されており、表面に露出したＩｎＧａＰショットキー層７上には、ショットキー電極であるゲート電極２５が形成されている。このゲート電極２５は例えばＷＳｉ/Ａｕからなる。ゲート電極２５最下層のＷＳｉはショットキー層７を構成するＩｎＧａＰと熱的信頼性の高い材料である。素子分離領域１２は例えばボロンのイオン注入法により形成されている。このとき、ゲート電極２５はゲート抵抗としての半導体抵抗素子２２と配線２８により接続されている。
【００４０】
半導体抵抗素子２２において、半絶縁性ＧａＡｓ基板１の上に、ＦＥＴ２１と分離されたバッファー層２、チャネル層３、スペーサー層４、キャリア供給層５、アンドープＡｌ0.25Ｇａ0.75Ａｓ層６、ショットキー層７及びコンタクト層８が順次形成されている。半導体抵抗素子２２の抵抗として機能する導電性の第１部分では、ノンドープＩｎＧａＰから構成されるショットキー層７が表面に露出している。これにより、高抵抗を実現しながら電流飽和特性の高い抵抗を実現することが可能となる。また、半導体抵抗素子２２の抵抗として機能する部分以外の抵抗として機能しない非導電性の第２部分、つまり半導体抵抗素子２２の素子分離領域１２では、ショットキー層７がエッチングにより除去されており、例えばＡｌＧａＡｓ層６が表面に露出している。そして、素子分離領域１２は例えばボロンのイオン注入により形成されている。なお、第２部分で表面に露出する半導体層はＡｌＧａＡｓ層６に限定されることはなく、例えばさらにエッチングを行い、バッファー層２であってもよい。半導体抵抗素子２２のゲート電極２５と接続されていない他の一端は、例えば外部接続用のパッド２７と配線２６により接続されている。
【００４１】
これらＦＥＴ２１及び半導体抵抗素子２２はＳｉＮ又はＳｉＯからなる絶縁膜２９により保護されている。
【００４２】
次に、上記構造を有する半導体装置の製造方法について図面を参照しながら説明する。図４は、半導体装置の製造方法を示す半導体装置の断面図である。
【００４３】
まず、図４（ａ）に示すように、半絶縁性ＧａＡｓで構成された半絶縁性ＧａＡｓ基板１上に、ＭＯＣＶＤ法又はＭＢＥ法等を用いて、ＧａＡｓ及びＡｌＧａＡｓからなるバッファー層２と、チャネル層３と、スペーサー層４と、キャリア供給層５と、ＡｌＧａＡｓ層６と、ＩｎＧａＰからなるショットキー層７と、ｎ+−ＧａＡｓからなるコンタクト層８とを順次エピタキシャル成長させて積層させる。ここで、エピタキシャル成長させたバッファー層２からキャップ層８までの半導体層を総じてエピタキシャル層９と呼ぶ。
【００４４】
次に、図４（ｂ）に示すように、エピタキシャル層９上にフォトレジストパターン３１を形成し、所望の位置を保護した後、例えばショットキー層７をストッパー層としたドライエッチングをコンタクト層８に対して行い、コンタクト層８の一部を選択的に除去する。これにより、コンタクト層８は、ＦＥＴ２１が形成される部分２１ａの第１コンタクト層と、半導体抵抗素子２２が形成される部分２２ｂの第２コンタクト層とに分離される。このコンタクト層８のエッチングを第１のエッチングと呼ぶ。その後、第１エッチングにより表面に露出したショットキー層７から例えばボロンをイオン注入し、素子分離領域１２を形成する。
【００４５】
次に、図４（ｃ）に示すように、所定の位置を開口するようにフォトレジストマスクをパターニングしてフォトレジストパターン３２を形成する。
【００４６】
次に、図４（ｄ）に示すように、第１エッチングにより表面に露出したショットキー層７を除去した後、ＦＥＴ２１が形成される部分２１ａにおいて、フォトレジストパターン３２を用いて、コンタクト層８に対してＦＥＴ２１のゲート電極形成のためのリセスエッチングを行う。これと同時に、半導体抵抗素子２２が形成される部分２２ｂにおいて、コンタクト層８に対してエッチングを行う。このコンタクト層８のドライエッチングを第２のエッチングと呼ぶ。このとき、第２のドライエッチは、２段階のエッチングにより構成される。つまり、物理的なエッチングを主とする条件でＩｎＧａＰ層をエッチングする第１ステップと、ＩｎＧａＰ層をストッパー層としてＧａＡｓ層を選択的にエッチングしてＩｎＧａＰ層を露出させる第２ステップとから構成される。これにより、第１のエッチングと第２のエッチングとで重複してエッチングされる部分３３でＩｎＧａＰ層を除去することが可能となる。
【００４７】
なお、コンタクト層８はｎ+−ＧａＡｓ層単層の場合のみならず、一般にノンアロイオーミックコンタクト層として利用されるｎ+−ＧａＡｓ層及びｎ+−ＩｎＧａＡｓ層の積層構造である場合も上記と同様の手法が利用できることは言うまでもない。
【００４８】
次に、図４（ｅ）に示すように、コンタクト層８上に例えばＡｕ／Ｇｅ／Ｎｉ合金を電子ビーム蒸着法等により成膜し、リフトオフすることでオーミック電極１０を形成する。
【００４９】
次に、図４（ｆ）に示すように、ＦＥＴ２１及び半導体抵抗素子２２上にＳｉＮからなる絶縁膜３０を３００ｎｍ成膜した後、ゲート電極２５が形成されるべき場所が開口されたフォトレジストパターンを形成し、ドライエッチによりその開口部内の絶縁膜３０を開口する。この際、ドライエッチにより部分２１ａにおけるコンタクト層８の開口部にダメージが入る可能性があることから、可能な限り低ダメージであることが好ましい。その後、ウェハ表面全面にＷＳｉ／Ａｕ電極をスパッタ法により成膜し、フォトレジストを所定の形状にパターニングしてフォトレジストパターンを形成し、ドライエッチによりゲート電極２５を形成する。
【００５０】
最後に、図４（ｇ）に示すように、ＦＥＴ２１及び半導体抵抗素子２２全体を被覆するように、ＳｉＮ又はＳｉＯからなる絶縁膜２９を形成し、デバイスを保護する。
【００５１】
以上のように、本実施形態の半導体装置によれば、抵抗として機能しない非導電性の部分においてショットキー層７は除去される。よって、第１の実施の形態の半導体装置と同様に、ＩｎＧａＰ層を表面に露出する半導体層として用いた半導体抵抗素子を含む半導体装置において、素子分離耐圧を向上させることが可能な半導体装置を実現することができる。
【００５２】
また、本実施の形態の半導体装置の製造方法によれば、少ない工数でＩｎＧａＰ層をエッチングすることができるので、ＩｎＧａＰを用いたＦＥＴとＩｎＧａＰを用いた半導体抵抗素子とを同一基板上に高い素子分離で容易に製造することが可能となる。
【００５３】
なお、本発明において、ＦＥＴはＧａＡｓ基板を用いたＰＨＥＭＴのみにとどまらず、ＩｎＧａＰショットキー層を用いたすべてのＦＥＴ、さらにＩｎＰ基板を用いたＦＥＴやＩｎＰをショットキー層に用いたＦＥＴとしても有効である。
【産業上の利用可能性】
【００５４】
本発明は、半導体装置及びその製造方法に利用でき、特に半導体抵抗素子及びＦＥＴを含むＭＭＩＣ及びその製造方法に利用できる。
【図面の簡単な説明】
【００５５】
【図１】（ａ）本発明の第１の実施形態の半導体装置における半導体抵抗素子の構成を示す上面図である。（ｂ）同半導体抵抗素子の断面図（図１（ａ）のＸ１−Ｘ１’線における断面図）である。（ｃ）同半導体抵抗素子の断面図（図１（ａ）のＹ１−Ｙ１’線における断面図）である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す半導体抵抗素子の断面図である。
【図３】（ａ）本発明の第２の実施形態の半導体装置における半導体抵抗素子及びＦＥＴの構成を示す上面図である。（ｂ）同半導体抵抗素子及びＦＥＴの構成を示す断面図（図３（ａ）のＸ１−Ｘ１’線における断面図）である。（ｃ）同半導体装置の回路図である。
【図４】本発明の第２の実施形態の半導体装置の製造方法を示す半導体装置の断面図である。
【図５】（ａ）従来の半導体装置における半導体抵抗素子の上面図である。（ｂ）同半導体抵抗素子の断面図（図５（ａ）のＸ１−Ｘ１’線における断面図）である。（ｃ）同半導体抵抗素子の断面図（図５（ａ）のＹ１−Ｙ１’線における断面図）である。
【図６】従来の半導体装置における半導体抵抗素子の製造方法を示す断面図である。
【図７】印加電圧に対するリーク電流の関係を示す図である
【図８】素子分離距離に対する素子分離耐圧の関係を示す図である。
【符号の説明】
【００５６】
１、１０１    半絶縁性ＧａＡｓ基板
２、１０２    バッファー層
３、１０３    チャネル層
４、１０４    スペーサー層
５    キャリア供給層
６、１０６    ＡｌＧａＡｓ層
７、１０７    ショットキー層
８、１０８    コンタクト層
９、１０９    エピタキシャル層
１０、１１０    オーミック電極
１２、１１２    素子分離領域
１４    保護絶縁膜
１５    金メッキ膜
１６、１７、３１、３２、１１６、１２０    フォトレジストパターン
２１、３１    ＦＥＴ
２１ａ、２２ａ、３３    部分、
２２、３２    半導体抵抗素子
２３    ソース電極
２４    ドレイン電極
２５    ゲート電極
２６、２８    配線
２７    パッド
２９、３０    絶縁膜
１０５    デルタドーピング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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