(57)【要約】【課題】ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置の閾値を容易に制御可能な半導体装置の製造方法を得ること。【解決手段】半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成するゲート電極形成・閾値制御工程と、前記半導体基板の表層の前記ゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成する工程と、を含む。【選択図】        図１
2006324342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成するゲート電極形成・閾値制御工程と、
前記半導体基板の表層の前記ゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
異なる閾値特性を有する複数の半導体装置を製造するに際して、
前記ゲート絶縁膜形成工程において、異なる複数のゲート絶縁膜材料からなる複数のゲート絶縁膜を形成し、
前記ゲート電極形成・閾値制御工程において、前記複数のゲート絶縁膜上に同一材料からなるゲート電極材料を同時に成膜することにより前記複数のゲート絶縁膜上における成膜特性の違いにより各ゲート絶縁膜上に異なる厚みのゲート電極を形成すること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極形成・閾値制御工程において、前記ゲート電極を形成後、該ゲート電極を薄膜化することにより閾値特性を制御すること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極形成・閾値制御工程において、前記ゲート電極を形成後、該ゲート電極を厚膜化することにより閾値特性を制御すること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜の構成材料として高誘電体材料を用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上層部に、チャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン領域と、
前記半導体基板上の前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなり、その厚さにより閾値特性を制御してなるゲート電極と、
を備えることを特徴とする半導体装置。
【請求項７】
前記ゲート絶縁膜が高誘電体材料からなること
を特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、デバイス内のゲート絶縁膜の一部または全部に直接接する電極部分に金属（合金を含む）またはその化合物を用いた構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ(Complementary-Metal Oxide Semiconductor)デバイスでは、ゲート絶縁膜としてシリコン酸（窒）化膜、ゲート電極としてｐ型、およびｎ型ポリシリコンが広く用いられている。たとえば、シリコン基板と、シリコン基板の表層に形成された素子分離用絶縁膜と、シリコン酸化窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたポリシリコン層からなるゲート電極と、ゲート電極上に形成されたニッケルシリサイド層と、ゲート絶縁膜とゲート電極とニッケルシリサイド層との側壁にオフセット酸化膜を介して形成された窒化膜からなるサイドウォールと、を備えて構成されるトランジスタがある。このトランジスタは、デバイス速度向上のために、活性領域およびゲート電極の表面をニッケルシリサイドにより覆い、低抵抗化を図った構造（ニッケルサリサイド構造）とされている。
【０００３】
このように、ゲート電極としてポリシリコン系材料を用いた場合には、ｎ型、ｐ型の不純物の注入量などの調整により、各トランジスタに最適な閾値の制御が比較的容易に行えるという利点がある。
【０００４】
しかしながら、ゲート電極にポリシリコン系材料を用いた場合には、電界印加時のポリシリコン自体が空乏化を起こすため実効的な電気的ゲート絶縁膜の膜厚が厚くなってしまうという問題がある。特に、デバイスの微細化とともにゲート絶縁膜も薄膜化が進んでいるため、電極であるポリシリコンの空乏化による電気的絶縁膜の膜厚の増加が無視できなくなり、デバイス開発上の課題となっている。
【０００５】
また、デバイス性能の向上のため、従来のシリコン酸（窒）化膜からなるゲート絶縁膜に代わり、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）に代表されるような高誘電体材料（high-k  材料）からなるゲート絶縁膜の実用化も進められている。ところが、このような高誘電体材料からなるゲート絶縁膜にポリシリコンからなるゲート電極を用いた場合、閾値電圧がシフトして（フェルミレベルピニング）、デバイス性能が劣化する。この現象は特にｐ型ＭＩＳ  ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において顕著である。
【０００６】
上述したような問題を解決するために、ポリシリコンに変わる電極材料として金属（合金を含む）または導電性の金属化合物を用いるデバイス構造（メタルゲート構造）が検討されている。たとえば、単結晶シリコン層の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域と、チャネル領域上に形成されたＨｆＯ2膜（高誘電率絶縁膜）からなるゲート絶縁膜と、ゲート絶縁膜に接触するＨｆ膜を含むメタルゲートとを備えたトランジスタが提案されている（たとえば、特許文献１参照）。
【０００７】
このようにゲート電極材料に上記の金属等の材料を採用したメタルゲート構造を用いることにより、上述した電極部の空乏化による電気的ゲート絶縁膜の膜厚の増加や閾値のシフトの問題を抑制することが可能である。
【０００８】
【特許文献１】特開２００４−２９６４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の技術によれば、ゲート電極材料に金属材料を用いた場合には、電極材料にポリシリコン系材料を用いた場合のように各トランジスタに於ける最適な閾値の制御が容易に行えず、閾値制御が困難であるという問題がある。
【００１０】
これに対する対応策として、各トランジスタに最適な閾値を有する金属材料を使い分けるという方法が提案されているが、ゲート電極材料が複数となり、デバイスの製造工程が非常に複雑になるという問題がある。
【００１１】
本発明は、上記に鑑みてなされたものであって、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置の閾値を容易に制御可能な半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成するゲート電極形成・閾値制御工程と、半導体基板の表層のゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置を作製するに際して、ゲート電極の厚さを制御することにより閾値特性を制御して、それぞれに最適な閾値を有する半導体装置を製造することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態にかかる半導体装置およびその製造方法を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものでなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１５】
実施の形態１．
実施の形態１では、半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成するゲート電極形成・閾値制御工程と、半導体基板の表層の前記ゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成する工程と、を含む半導体装置の製造方法、およびこれにより製造される半導体装置について説明する。
【００１６】
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図であり、本発明を適用して作製した半導体装置の構成を示す断面図である。まず、半導体装置の構成について説明する。この半導体装置は、半導体基板上にＭＩＳ  ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されており、半導体基板であるシリコン基板１の表層に、各トランジスタ素子を分離するための素子分離用絶縁膜２と、該素子分離用絶縁膜２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててソース・ドレイン領域１１が形成されている。
【００１７】
ソース・ドレイン領域１１上には、互いに距離を隔ててニッケル（Ｎｉ）をシリサイド化したシリサイド層７１が形成されている。そして、シリコン基板１上において一対のソース・ドレイン領域１１により規定されたチャネル領域には、図１に示すようにシリコン基板１側から、シリコン酸化窒化膜（ＳｉＯＮ）からなるゲート絶縁膜３１またはハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１、ゲート絶縁膜３１に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５１（厚さ＝ｔ１）と、ゲート絶縁膜４１に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５２（厚さ＝ｔ２、ｔ２＞ｔ１）、ゲート電極５１、５２上に積み足したゲート電極用ポリシリコン層６１、ゲート電極用ポリシリコン層６１上に形成されニッケル（Ｎｉ）をシリサイド化したシリサイド層７２、がこの順で積層された積層構造を有するメタルゲート構造が形成されている。また、ゲート絶縁膜３１、４１、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁には、オフセット酸化膜８１を介して窒化膜からなるサイドウォール９１が形成されている。
【００１８】
上記のように構成された本実施の形態にかかる半導体装置においては、ゲート電極として窒化チタン（ＴｉＮ）からなるゲート電極５１、５２を用いており、電極材料として金属合金を用いたメタルゲート構造を有している。このようなメタルゲート構造を有することにより、本実施の形態にかかる半導体装置は、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料が空乏化を起こして実効的な電気的ゲート絶縁膜の膜厚が厚くなるという状態の発生が防止されている。したがって、薄膜化が効果的に図られた半導体装置が実現されている。なお、上記においては、ゲート電極材料として金属合金を用いているが、ゲート電極材料として金属（合金を含む）または導電性の金属化合物を用いることも可能である。
【００１９】
また、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜であるハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。
【００２０】
しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜であるハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置が実現されている。なお、ゲート絶縁膜に用いる高誘電体材料（high-k  材料）は、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）に限定されるものではない。
【００２１】
また、本実施の形態にかかる半導体装置においては、活性領域であるソース・ドレイン領域１１およびゲート電極用ポリシリコン層６１の表面部分をニッケルシリサイドからなるシリサイド層７１、７２により覆い、低抵抗化を図ったニッケルサリサイド構造を有するため、デバイス速度に優れた半導体装置が実現されている。
【００２２】
そして、本実施の形態にかかる半導体装置においては、異なるゲート絶縁膜上における窒化チタン膜の膜特性の違いを利用して、各ゲート絶縁膜上に異なる膜厚のゲート電極が形成されている。すなわち、シリコン酸化窒化膜（ＳｉＯＮ）からなるゲート絶縁膜３１上およびハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１上における窒化チタン（ＴｉＮ）の膜特性を利用して各ゲート絶縁膜上に厚みの異なるゲート電極５１（厚さ＝ｔ１）とゲート電極５２（厚さ＝ｔ２）とを形成している。
【００２３】
このように、ゲート絶縁膜の材質や厚み等の諸条件により窒化チタン（ＴｉＮ）からなるゲート電極５１、５２の厚さがそれぞれ異なる厚さに制御されることにより、この厚みの違いにより閾値がそれぞれ異なる値に制御されており、各々に最適な閾値を有するトランジスタが形成されている。したがって、本実施の形態にかかる半導体装置においては、金属合金からなるゲート電極の厚みを制御することにより閾値が制御され、各々に最適な閾値を有するトランジスタが形成されている。
【００２４】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図１〜図８に示す図面を用いて説明する。まず、図２に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２、ウエル等（図示せず）を形成し、つぎに図３に示すようにゲート絶縁膜用のシリコン酸化窒化膜（ＳｉＯＮ）３をたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。そして、写真製版技術とエッチング技術とを用いてゲート絶縁膜用のシリコン酸化窒化膜（ＳｉＯＮ）３のパターニングを行い、図４に示すように所望の部位のみにゲート絶縁膜用のシリコン酸化窒化膜（ＳｉＯＮ）３を残して、ゲート絶縁膜３１を形成する。
【００２５】
つぎに、図５に示すようにゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４をたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。そして、写真製版技術とエッチング技術とを用いてゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４のパターニングを行い、図６に示すように所望の部位のみにゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を残して、ゲート絶縁膜４１を形成する。
【００２６】
つぎに、図７−１に示すように、ゲート絶縁膜３１およびゲート絶縁膜４１を形成したシリコン基板１上にゲート電極用の窒化チタン（ＴｉＮ）膜５をＣＶＤ法により成膜する。この際、窒化チタン（ＴｉＮ）膜５は、ゲート絶縁膜３１上とゲート絶縁膜４１上とでは異なる膜厚に成膜される。すなわち、ゲート絶縁膜３１上においては窒化チタン（ＴｉＮ）膜５は膜厚＝ｔ１に成膜され、ゲート絶縁膜４１上においては窒化チタン（ＴｉＮ）膜５は膜厚＝ｔ２（ｔ２＞ｔ１）に成膜される。これは、下地の違いにより、ＣＶＤ法による窒化チタン（ＴｉＮ）膜成膜時のインキュベーションタイム等が異なるためである。図７−２は、図７−１におけるゲート絶縁膜３１の周辺部を拡大して示す図である。また、図７−３は、図７−１におけるゲート絶縁膜４１の周辺部を拡大して示す図である。
【００２７】
つぎに、ゲート電極配線の低抵抗化のためにポリシリコン膜を窒化チタン（ＴｉＮ）膜５上に成膜する。そして、写真製版技術を用いてパターニングを行うことにより窒化チタン（ＴｉＮ）膜５およびポリシリコン膜を、ゲート絶縁膜３１上およびゲート絶縁膜４１上にのみ残して、図８に示すようにゲート絶縁膜３１上にゲート電極５１およびゲート電極用ポリシリコン層６１を、ゲート絶縁膜４１上にゲート電極５２およびゲート電極用ポリシリコン層６１を、形成する。
【００２８】
この後、公知の技術により、ソース・ドレイン領域１１、ニッケル（Ｎｉ）をシリサイド化したシリサイド層７２を形成し、また、ゲート絶縁膜３１、４１、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁に、窒化膜からなるサイドウォール９１をオフセット酸化膜８１を介して形成する。以上により図１に示す本実施の形態にかかる半導体装置を形成することができる。
【００２９】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成し、半導体基板の表層のゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成して半導体装置を作製する。これにより、本実施の形態にかかる半導体装置の製造方法においては、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置を、ゲート電極の厚さを制御することにより閾値を制御して作製することが可能であり、それぞれのトランジスタに最適な閾値に制御して半導体装置を製造することが可能である。
【００３０】
そして、以上のような本実施の形態にかかる半導体装置の製造方法によれば、ゲート絶縁膜を形成する際に、異なる複数のゲート絶縁膜材料からなる複数のゲート絶縁膜を形成し、ゲート電極を形成する際に、複数のゲート絶縁膜上に同一材料からなるゲート電極材料を同時に成膜することにより複数のゲート絶縁膜上における成膜特性の違いにより各ゲート絶縁膜上に異なる厚みのゲート電極を形成して半導体装置を作製する。これにより、異なるゲート絶縁膜上における同一材料の成膜特性の違いを利用してゲート電極の膜厚、閾値特性、を制御することができる。
【００３１】
上記においては、窒化チタン膜の成膜特性の違いを利用して、各ゲート絶縁膜上に異なる膜厚のゲート電極を形成する。すなわち、シリコン酸化窒化膜（ＳｉＯＮ）からなるゲート絶縁膜３１上とハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１上とにおける窒化チタン（ＴｉＮ）の成膜特性を利用して、各ゲート絶縁膜上に厚みの異なるゲート電極５１（厚さ＝ｔ１）とゲート電極５２（厚さ＝ｔ２）とを形成する。そして、このゲート電極の厚さにより閾値を制御して、各々のトランジスタに最適な閾値に制御することができる。したがって、本実施の形態にかかる半導体装置の製造方法においては、ゲート電極に窒化チタン膜を採用したメタルゲート構造を有する半導体装置を、閾値を容易に制御して作製することが可能である。
【００３２】
なお、上記においては、２種類のゲート絶縁膜として、シリコン酸化窒化膜（ＳｉＯＮ）およびハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を用いた場合について説明したが、それぞれが異なる材料からなる２種類以上のゲート絶縁膜であれば、ゲート絶縁膜の材料はこれに限定されるものではない。また、上記においてはゲート絶縁膜が単層からなる場合について説明したが、積層構造を有するゲート絶縁膜を用いることも可能である。
【００３３】
また、上記においては、ゲート電極となる窒化チタン（ＴｉＮ）膜を成膜する方法としてＣＶＤ法を採用した場合について説明したが、上述したように異なる絶縁膜上において異なる成膜特性（異なる膜厚）が得られるような成膜方法であれば、いずれの方法も用いることができる。たとえば、ＡＬＤ(Atomic Layer Deposition)法、ＲＴＡ（rapid thermal annealing）−ＣＶＤ法などを用いることもできる。
【００３４】
また、上記においては電極材料として窒化チタンを用いた場合について説明したが、電極材料も窒化チタン（ＴｉＮ）に限定されるものではなく、所望の特性が得られる材料であれば他の金属、合金、またはこれらの化合物を用いることができる。そして、ゲート電極構造に関しても、上記においてはニッケル（Ｎｉ）をシリサイド化したシリサイド層と、ポリシリコン層と、窒化チタン層と、を積層した構造とした場合について説明したが、これに限定されるものではなく、単層または２層以上の他の構造とすることも可能である。
【００３５】
実施の形態２．
実施の形態２では、ゲート電極形成・閾値制御工程において、ゲート電極を形成後、該ゲート電極を薄膜化することにより閾値特性を制御する半導体装置の製造方法について説明する。
【００３６】
図９は、実施の形態２にかかる半導体装置の構成を示す断面図であり、本発明を適用して作製した半導体装置の構成を示す断面図である。なお、図９において、図１に示した半導体装置と同じ構成については図１と同じ符号を付することで詳細な説明は省略する。本実施の形態にかかる半導体装置は、半導体基板上にＭＩＳ  ＦＥＴが形成されており、半導体基板であるシリコン基板１の表層に、各トランジスタ素子を分離するための素子分離用絶縁膜２と、該素子分離用絶縁膜２間の領域であってトランジスタ素子が形成される能動領域に互いに距離を隔ててソース・ドレイン領域１１が形成されている。
【００３７】
ソース・ドレイン領域１１上には、互いに距離を隔ててニッケル（Ｎｉ）をシリサイド化したシリサイド層７１が形成されている。そして、シリコン基板１上において一対のソース・ドレイン領域１１により規定されたチャネル領域には、図９に示すようにシリコン基板１側から、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１、４２、ゲート絶縁膜４１に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５１（厚さ＝ｔ１）、ゲート絶縁膜４２に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５２（厚さ＝ｔ２、ｔ１＞ｔ２）、ゲート電極５１、５２上に積み足したゲート電極用ポリシリコン層６１、ゲート電極用ポリシリコン層６１上に形成されニッケル（Ｎｉ）をシリサイド化したシリサイド層７２、がこの順で積層された積層構造を有するメタルゲート構造が形成されている。また、ゲート絶縁膜４１、４２、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁には、オフセット酸化膜８１を介して窒化膜からなるサイドウォール９１が形成されている。
【００３８】
上記のように構成された本実施の形態にかかる半導体装置においては、実施の形態１の場合と同様にゲート電極として窒化チタン（ＴｉＮ）からなるゲート電極５１、５２を用いており、電極材料として金属合金を用いたメタルゲート構造を有している。このようなメタルゲート構造を有することにより、本実施の形態にかかる半導体装置は、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料が空乏化を起こして実効的な電気的ゲート絶縁膜の膜厚が厚くなるという状態の発生が防止されている。したがって、薄膜化が効果的に図られた半導体装置が実現されている。なお、上記においては、ゲート電極材料として金属合金を用いているが、ゲート電極材料として金属（合金を含む）または導電性の金属化合物を用いることも可能である。
【００３９】
また、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜であるハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１、４２を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。
【００４０】
しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜であるハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を用いている。したがって、本実施の形態にかかる半導体装置においても、実施の形態１の場合と同様に、より電気特性、信頼性に優れた半導体装置を実現されている。なお、ゲート絶縁膜として用いる高誘電体材料（high-k  材料）は、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）に限定されるものではない。
【００４１】
また、本実施の形態にかかる半導体装置においても、活性領域であるソース・ドレイン領域１１およびゲート電極用ポリシリコン層６１の表面部分をニッケルシリサイドからなるシリサイド層７１、７２により覆い、低抵抗化を図ったニッケルサリサイド構造を有するため、デバイス速度に優れた半導体装置が実現されている。
【００４２】
そして、本実施の形態にかかる半導体装置においても、ゲート絶縁膜３１上とゲート絶縁膜４１上とおいて厚みの異なるゲート電極５１（厚さ＝ｔ１）とゲート電極５２（厚さ＝ｔ２）とを形成している。このように、窒化チタン（ＴｉＮ）からなるゲート電極５１、５２の厚さがそれぞれ異なる厚さに制御されることにより、この厚みの違いにより閾値がそれぞれ異なる値に制御されており、各々に最適な閾値を有するトランジスタが形成されている。したがって、本実施の形態にかかる半導体装置においても、金属合金からなるゲート電極の厚みを制御することにより閾値が制御され、各々に最適な閾値を有するトランジスタが形成されている。
【００４３】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図９〜図１６に示す図面を用いて説明する。まず、図１０に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２、ウエル等（図示せず）を形成し、つぎに図１１に示すようにゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４をたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。
【００４４】
つぎに、図１２に示すように、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４を形成したシリコン基板１上に、ゲート電極用の窒化チタン（ＴｉＮ）膜５をＣＶＤ法により成膜する。この際、窒化チタン（ＴｉＮ）膜５の膜厚はゲート電極５１、ゲート電極５２のうち厚さの厚いゲート電極５１の厚さに合わせてｔ１の膜厚で成膜する。
【００４５】
そして、写真製版技術とエッチング技術とを用いて、ゲート電極用の窒化チタン（ＴｉＮ）膜５とゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４のパターニングを行い、図１３に示すように所望の部位のみにゲート電極用の窒化チタン（ＴｉＮ）膜５とゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４とを残して、ゲート絶縁膜４１、４２およびゲート電極５１、５２ａを形成する。
【００４６】
つぎに、トランジスタの閾値制御のためゲート電極５２ａの薄膜化を行う。まず、ゲート絶縁膜４１、４２およびゲート電極５１、５２ａが形成されたシリコン基板１上の全面にレジスト１００を塗布する。そして、図１４に示すようにゲート電極５２ａの上部に開口部１０１を形成するように、写真製版技術を用いてレジスト１００のパターニングを行う。
【００４７】
この後、ドライエッチング技術を用いてレジスト１００をマスクとして、ゲート電極５２ａのエッチングを行い、図１５−１に示すように該ゲート電極５２ａの厚みがｔ２（ｔ１＞ｔ２）となるように薄膜化を行ってゲート電極５２を形成する。図１５−２は、薄膜化の実施後のゲート電極５２の周辺部を拡大して示す図である。
【００４８】
そして、図１６に示すようにレジスト１００を除去した後、公知の技術により、ソース・ドレイン領域１１、ニッケル（Ｎｉ）をシリサイド化したシリサイド層７２を形成し、また、ゲート絶縁膜３１、４１、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁に、窒化膜からなるサイドウォール９１をオフセット酸化膜８１を介して形成する。以上により図９に示す本実施の形態にかかる半導体装置を形成することができる。
【００４９】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極を形成する際に、ゲート電極を形成後、該ゲート電極を薄膜化することにより閾値特性を制御する。これにより、本実施の形態にかかる半導体装置の製造方法においては、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置を作製するに際して、閾値特性を容易に制御することが可能であり、それぞれのトランジスタに最適な閾値に制御して半導体装置を製造することが可能である。
【００５０】
なお、上記においてはゲート絶縁膜としてハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を用いた場合について説明したが、ゲート絶縁膜の材料はこれに限定されるものではなく、ゲート絶縁膜としてはシリコン酸化窒化膜（ＳｉＯＮ）などの他の絶縁膜を用いることも可能である。また、上記においては、ゲート絶縁膜がハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）のみからなる構成について説明したが、２種類以上の材料が混在する構成とすることも可能である。そして、上記においては、ゲート絶縁膜が単層からなる場合について説明したが、積層構造を有するゲート絶縁膜を用いることも可能である。
【００５１】
また、上記においては電極材料として窒化チタンを用いた場合について説明したが、電極材料も窒化チタン（ＴＩＮ）に限定されるものではなく、所望の特性が得られる材料であれば他の金属、合金、またはこれらの化合物を用いることができる。また、上記においては、ゲート電極となる窒化チタン（ＴｉＮ）膜を成膜する方法としてＣＶＤ法を採用した場合について説明したが、上述したように所定の膜厚の窒化チタン（ＴｉＮ）膜を成膜することができる成膜方法であれば、いずれの方法も用いることができる。
【００５２】
そして、ゲート電極構造に関しても、上記においてはニッケル（Ｎｉ）をシリサイド化したシリサイド層と、ポリシリコン層と、窒化チタン層と、を積層した構造とした場合について説明したが、これに限定されるものではなく、単層または２層以上の他の構造とすることも可能である。さらに、上記においては、ゲート電極の膜厚調整にドライエッチングを用いた場合について説明したが、ゲート電極の膜厚調整法はこれに限定されるものでなく、ウェットエッチングなどの他のエッチング法を用いることも可能である。
【００５３】
実施の形態３．
実施の形態３では、ゲート電極形成・閾値制御工程において、ゲート電極を形成後、該ゲート電極を厚膜化することにより閾値特性を制御する半導体装置の製造方法について説明する。
【００５４】
図１７は、実施の形態３にかかる半導体装置の構成を示す断面図であり、本発明を適用して作製した半導体装置の構成を示す断面図である。なお、図１７は図９に示した半導体装置と同様の構成を有するため、図９と同じ符号を付することで詳細な説明は省略する。本実施の形態にかかる半導体装置は、半導体基板上にＭＩＳ  ＦＥＴが形成されており、半導体基板であるシリコン基板１の表層に、各素子を分離するための素子分離用絶縁膜２と、該素子分離用絶縁膜２間の領域であって素子が形成される能動領域に互いに距離を隔ててソース・ドレイン領域１１が形成されている。
【００５５】
ソース・ドレイン領域１１上には、互いに距離を隔ててニッケル（Ｎｉ）をシリサイド化したシリサイド層７１が形成されている。そして、シリコン基板１上において一対のソース・ドレイン領域１１により規定されたチャネル領域には、図１７に示すようにシリコン基板１側から、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜４１、４２、ゲート絶縁膜４１に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５１（厚さ＝ｔ１）、ゲート絶縁膜４２に直接接するとともに窒化チタン（ＴｉＮ）からなるゲート電極５２（厚さ＝ｔ２、ｔ１＞ｔ２）、ゲート電極５１、５２上に積み足したゲート電極用ポリシリコン層６１、ゲート電極用ポリシリコン層６１上に形成されニッケル（Ｎｉ）をシリサイド化したシリサイド層７２、がこの順で積層された積層構造を有するメタルゲート構造が形成されている。また、ゲート絶縁膜４１、４２、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁には、オフセット酸化膜８１を介して窒化膜からなるサイドウォール９１が形成されている。
【００５６】
以上のように構成された本実施の形態にかかる半導体装置は、上述した実施の形態２の半導体装置と同様の効果を有する。
【００５７】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図１７〜図２４に示す図面を用いて説明する。まず、図１８に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２、ウエル等（図示せず）を形成する。つぎに、図１９に示すようにゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４をたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。
【００５８】
つぎに、図２０に示すように、ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４を形成したシリコン基板１上に、ゲート電極用の窒化チタン（ＴｉＮ）膜５をＣＶＤ法により成膜する。この際、窒化チタン（ＴｉＮ）膜５の膜厚はゲート電極５１、ゲート電極５２のうち厚さの薄いゲート電極５２の厚さに合わせてｔ２の膜厚で成膜する。
【００５９】
そして、写真製版技術とエッチング技術とを用いて、ゲート電極用の窒化チタン（ＴｉＮ）膜５とゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４のパターニングを行い、図２１に示すように所望の部位のみにゲート電極用の窒化チタン（ＴｉＮ）膜５とゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４とを残して、ゲート絶縁膜４１、４２およびゲート電極５１ａ、５２を形成する。
【００６０】
つぎに、ゲート絶縁膜４１、４２およびゲート電極５１ａ、５２が形成されたシリコン基板１上の全面にシリコン窒化膜（ＳｉＮ）１１０をＣＶＤ法により成膜する。そして、図２３に示すようにトランジスタの閾値制御のためにゲート電極の厚みの厚膜化が必要な部分のみ、すなわちゲート電極５１ａの上部のみ窒化チタン（ＴｉＮ）膜が露出するように、写真製版技術およびドライエッチング技術を用いてシリコン窒化膜（ＳｉＮ）１１０のパターニングを行う。
【００６１】
つぎに、図２４−１に示すようにゲート電極５１ａを露出させた状態でシリコン基板１上の全面に再度窒化チタン（ＴｉＮ）膜５ａを成膜し、ゲート電極５１ａの膜厚と新たに成膜した窒化チタン（ＴｉＮ）膜５ａの膜厚の合計が所定の厚みｔ１（ｔ１＞ｔ２）になるまで窒化チタン（ＴｉＮ）膜５ａを成膜する。図２４−２は、新たな窒化チタン（ＴｉＮ）膜の成膜が終了した時点のゲート電極５１ａの周辺部を拡大して示す図である。
【００６２】
つぎに、リフトオフ法を用いて、不要なシリコン窒化膜（ＳｉＮ）１１０および窒化チタン（ＴｉＮ）膜５ａを除去し、図２５に示すようにｔ１の厚みを有するゲート電極５１を形成する。
【００６３】
そして、公知の技術により、ソース・ドレイン領域１１、ニッケル（Ｎｉ）をシリサイド化したシリサイド層７２を形成し、また、ゲート絶縁膜３１、４１、ゲート電極５１、５２、ゲート電極用ポリシリコン層６１、およびシリサイド層７２の側壁に、窒化膜からなるサイドウォール９１をオフセット酸化膜８１を介して形成する。以上により図１７に示す本実施の形態にかかる半導体装置を形成することができる。
【００６４】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極を形成する際に、ゲート電極を形成後、該ゲート電極を厚膜化することにより閾値特性を制御する。これにより、本実施の形態にかかる半導体装置の製造方法においては、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置を作製するに際して、閾値特性を容易に制御することが可能であり、それぞれのトランジスタに最適な閾値に制御して半導体装置を製造することが可能である。
【００６５】
なお、上記においてはゲート絶縁膜としてハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）を用いた場合について説明したが、ゲート絶縁膜の材料はこれに限定されるものではなく、ゲート絶縁膜としてはシリコン酸化窒化膜（ＳｉＯＮ）などの他の絶縁膜を用いることも可能である。また、上記においては、ゲート絶縁膜がハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）のみからなる構成について説明したが、２種類以上の材料が混在する構成とすることも可能である。そして、上記においては、ゲート絶縁膜が単層からなる場合について説明したが、積層構造を有するゲート絶縁膜を用いることも可能である。
【００６６】
また、上記においては電極材料として窒化チタンを用いた場合について説明したが、電極材料も窒化チタン（ＴＩＮ）に限定されるものではなく、所望の特性が得られる材料であれば他の金属、合金、またはこれらの化合物を用いることができる。また、上記においては、ゲート電極となる窒化チタン（ＴｉＮ）膜を成膜する方法としてＣＶＤ法を採用した場合について説明したが、上述したように所定の膜厚の窒化チタン（ＴｉＮ）膜を成膜することができる成膜方法であれば、いずれの方法も用いることができる。
【００６７】
そして、ゲート電極構造に関しても、上記においてはニッケル（Ｎｉ）をシリサイド化したシリサイド層と、ポリシリコン層と、窒化チタン層と、を積層した構造とした場合について説明したが、これに限定されるものではなく、単層または２層以上の他の構造とすることも可能である。さらに、上記においては、ゲート電極の膜厚調整のリフトオフの際に窒化シリコン（ＳｉＮ）膜を用いたが、酸化シリコン（ＳｉＯ2）などの他の膜を用いることも可能である。
【産業上の利用可能性】
【００６８】
以上のように、本発明にかかる半導体装置の製造方法は、ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置を作製する場合に有用である。
【図面の簡単な説明】
【００６９】
【図１】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図５】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７−１】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７−２】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７−３】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図８】実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図９】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１１】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１２】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１３】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１４】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１５−１】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１５−２】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１６】実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１７】実施の形態３にかかる半導体装置の構成を示す断面図である。
【図１８】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図１９】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２０】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２１】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２２】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２３】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２４−１】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２４−２】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２５】実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００７０】
１  シリコン基板
２  素子分離用絶縁膜
５  膜
５ａ  膜
１１  ソース・ドレイン領域
３１  シリコン酸化窒化膜（ＳｉＯＮ）からなるゲート絶縁膜
４１  ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜
４２  ハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）からなるゲート絶縁膜
５１  窒化チタン（ＴｉＮ）からなるゲート電極
５１ａ  窒化チタン（ＴｉＮ）からなるゲート電極
５２  窒化チタン（ＴｉＮ）からなるゲート電極
５２ａ  窒化チタン（ＴｉＮ）からなるゲート電極
６１  ゲート電極用ポリシリコン層
７１  シリサイド層
７２  シリサイド層
８１  オフセット酸化膜
９１  サイドウォール
１００  レジスト
１０１  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５−１】
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【図１５−２】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４−１】
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【図２４−２】
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【図２５】
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