(57)【要約】      （修正有）【課題】コンタクトホール形成の際に下部金属層のエッチングを防止し、上部金属層と下部金属層間の接触抵抗値の変化を最小化する事が可能な半導体素子の製造方法を提供する。【解決手段】第１内部金属層３６、前記第１金属層３７、および前記第２内部金属層３８を含む下部金属層を形成し、その上にコンタクトホール停止導電層４０を形成する。下部金属層及びコンタクトホール停止導電層４０をエッチングしてパターニングする。全体構造上にＩＭＤ酸化膜４３を蒸着した後、第２コンタクトホールを形成する。前記第２コンタクトホール内にコンタクトプラグ４６を形成する。前記コンタクトプラグの形成された前記ＩＭＤ酸化膜の上部全体に、第３内部金属層４７、第２金属層４８、および第４内部金属層４９を順次蒸着し、前記第３内部金属層、前記第２金属層、および前記第４内部金属層を含む上部金属層を形成する。【選択図】図２ｇ
2006339633.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位素子と配線パターンが順次形成された半導体基板を提供する段階と、
全体構造上にＩＬＤ酸化膜を蒸着した後、前記ＩＬＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行って第１コンタクトホールを形成する段階と、
前記ＩＬＤ酸化膜の上部全体に第１内部金属層、第１金属層、および第２内部金属層を順次蒸着し、第１コンタクトホールを前記第１内部金属層と前記第１金属層で埋め込み、前記第１内部金属層、前記第１金属層、および前記第２内部金属層を含む下部金属層を形成する段階と、
前記下部金属層上にコンタクトホール停止導電層を形成する段階と、
前記コンタクトホール停止導電層上にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして用い、前記コンタクトホール停止導電層と前記下部金属層をエッチングしてパターニングする段階と、
前記フォトレジストパターンを除去し、全体構造上にＩＭＤ酸化膜を蒸着した後、ＩＭＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行って第２コンタクトホールを形成する段階と、
前記第２コンタクトホール内にコンタクトプラグを形成する段階と、
前記コンタクトプラグの形成された前記ＩＭＤ酸化膜の上部全体に、第３内部金属層、第２金属層、および第４内部金属層を順次蒸着し、前記第３内部金属層、前記第２金属層、および前記第４内部金属層を含む上部金属層を形成する段階とを含むことを特徴とする、半導体素子の製造方法。
【請求項２】
前記コンタクトホール停止導電層は、Ｗであることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記コンタクトホール停止導電層形成段階で、前記下部金属層上に形成される前記コンタクトホール停止導電層の厚さは１０Å〜３０００Åであることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項４】
コンタクトプラグを形成する段階は、
ＲＦ(radio frequency)スパッタリング工程を行い、前記第２コンタクトホールの底面に残留する前記コンタクトホール停止導電層を除去する段階と、
前記コンタクトホール停止導電層除去段階の後、インシチューで前記ＩＭＤ酸化膜の上部全体にコンタクトプラグ金属層を蒸着して前記第２コンタクトホールを埋め込む段階と、
前記ＩＭＤ酸化膜を停止層として用いる平坦化工程を行い、前記コンタクトプラグを形成する段階とを含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項５】
前記コンタクトホール停止導電層形成段階で、前記下部金属層上に形成される前記コンタクトホール停止導電層の厚さは、前記第２コンタクトホール形成段階の後、前記第２コンタクトホールの底面に残留する前記コンタクトホール停止導電層の厚さと、前記スパッタリング工程によってエッチングされる前記コンタクトホール停止導電層の厚さによって決定されることを特徴とする、請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第２コンタクトホール形成段階で、前記ＩＭＤ酸化膜のエッチング工程は、ＣｘＨｙＦ２ガスを用いたプラズマエッチング工程であることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項７】
複数の単位素子と配線パターンが順次形成された半導体基板を提供する段階と、
全体構造上にＩＬＤ酸化膜を蒸着した後、前記ＩＬＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行って第１コンタクトホールを形成する段階と、
前記ＩＬＤ酸化膜の上部全体に第１内部金属層、第１金属層、および第２内部金属層を順次蒸着し、前記第１コンタクトホールを前記第１内部金属層で埋め込み、前記第１内部金属層、前記第１金属層、および前記第２内部金属層を含む下部金属層を形成する段階と、
前記下部金属層上にコンタクトホール停止導電層を形成する段階と、
前記コンタクトホール停止導電層上にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして用い、前記コンタクトホール停止導電層をエッチングする段階と、
前記フォトレジストパターンを除去した後、前記コンタクトホール停止導電層をエッチングマスクとして用い、前記下部金属層をエッチングしてパターニングする段階と、
前記フォトレジストパターンを除去し、全体構造上にＩＭＤ酸化膜を蒸着した後、前記ＩＭＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行って第２コンタクトホールを形成する段階と、
前記第２コンタクトホール内にコンタクトプラグを形成する段階と、
前記コンタクトプラグの形成された前記ＩＭＤ酸化膜の上部全体に第３内部金属層および第２金属層を順次蒸着し、前記第３内部金属層と前記第２金属層を含む上部金属層を形成する段階とを含むことを特徴とする、半導体素子の製造方法。
【請求項８】
前記コンタクトホール停止導電層はＷであることを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項９】
前記コンタクトホール停止導電層形成段階で、前記下部金属層上に形成される前記コンタクトホール停止導電層の厚さは１０Å〜３０００Åであることを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項１０】
コンタクトプラグを形成する段階は、
ＲＦスパッタリング工程を行い、前記第２コンタクトホールの底面に残留する前記コンタクトホール停止導電層を除去する段階と、
前記コンタクトホール停止導電層除去段階の後、インシチューで前記ＩＭＤ酸化膜の上部全体にコンタクトプラグ金属層を蒸着して前記第２コンタクトホールを埋め込む段階と、
前記ＩＭＤ酸化膜を停止層として用いる平坦化工程を行い、前記コンタクトプラグを形成する段階とを含むことを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記コンタクトホール停止導電層形成段階で、前記下部金属層上に形成される前記コンタクトホール停止導電層の厚さは、前記第２コンタクトホール形成段階の後、前記第２コンタクトホールの底面に残留する前記コンタクトホール停止導電層の厚さと、前記スパッタリング工程によってエッチングされる前記コンタクトホール停止導電層の厚さによって決定されることを特徴とする、請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第２コンタクトホール形成段階で、前記ＩＭＤ酸化膜のエッチング工程は、ＣｘＨｙＦ２ガスを用いたプラズマエッチング工程であることを特徴とする、請求項７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、多層金属配線パターンを含む半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、図１に示すように、半導体基板１１上に、複数の単位素子パターン（図示せず）を含む素子パターン層１２を形成し、前記素子パターン層１２上にＩＬＤ(Inter Layer Dielectric)酸化膜１３を蒸着する。また、前記ＩＬＤ酸化膜１３上に下部金属層１４、１５、１６を順次形成し、前記下部金属層１４、１５、１６をパターニングする。その後、全体構造上にＩＭＤ(Inter Metal Dielectric)酸化膜１７を蒸着し、前記ＩＭＤ酸化膜１７内にコンタクトプラグ１８を形成するためのコンタクトホール（図示せず）を形成する。その次、前記コンタクトホール内に導電性物質を埋め込んで前記コンタクトホール１８を形成し、全体構造上に上部金属層１９、２０を順次形成する。ところが、上述した従来の半導体素子の製造過程では、前記ＩＭＤ酸化膜１７内に前記コンタクトホールを形成するとき、好ましくは前記ＩＭＤ酸化膜１７のみをエッチングしなければならないが、図１に示すように、前記下部金属層１６と前記下部金属層１５の一部もエッチングされる現象（すなわち、パンチ(punch)現象）が発生するという問題点がある。このように、前記下部金属層１６がエッチングされる場合、前記下部金属層１４、１５、１６と前記上部金属層１９、２０間の接触抵抗値が変更され、その結果、半導体素子の量産の際に良品率(yield)特性が低下するという問題点がある。これを防止するために、前記下部金属層１６の厚さを増加させることにより、パンチマージン(punchmargin)が確保できるが、高集積半導体素子の場合、前記下部金属層１６の厚さを増加させるには限界がある。また、前記下部金属層１６の厚さが増加する場合、前記下部金属層１４、１５、１６がパターニングされるとき、エッチングされるべき金属層の厚さが増加する。また、後続する前記ＩＭＤ酸化膜１７の蒸着工程の際、前記ＩＭＤ酸化膜１７が前記下部金属層１４、１５、１６のエッチング部分を完全に埋め込むことができなくなってボイド(void)が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、下部金属層上にコンタクトホール停止導電層を形成することにより、ＩＭＤ酸化膜に下部金属層と上部金属層間のコンタクトプラグ用コンタクトホール形成の際に下部金属層のエッチングを防止し、上部金属層と下部金属層間の接触抵抗値の変化を最小化すると共に、半導体素子の量産の際に良品率特性を向上させることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明に係る半導体素子の製造方法は、複数の単位素子と配線パターンが順次形成された半導体基板を提供する段階と、全体構造上にＩＬＤ酸化膜を蒸着した後、ＩＬＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行い、第１コンタクトホールを形成する段階と、ＩＬＤ酸化膜の上部全体に第１内部金属層、第１金属層、および第２内部金属層を順次蒸着して第１コンタクトホールを埋め込み、第１内部金属層、第１金属層、および第２内部金属層を含む下部金属層を形成する段階と、下部金属層上にコンタクトホール停止導電層を形成する段階と、コンタクトホール停止導電層上にフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして用い、コンタクトホール停止導電層と下部金属層をエッチングしてパターニングする段階と、フォトレジストパターンを除去し、全体構造上にＩＭＤ酸化膜を蒸着した後、ＩＭＤ酸化膜にフォトリソグラフィーおよびエッチング工程を行い、第２コンタクトホールを形成する段階と、第２コンタクトホール内にコンタクトプラグを形成する段階と、コンタクトプラグの形成されたＩＭＤ酸化膜の上部全体に、第３内部金属層、第２金属層、および第４内部金属層を含む上部金属層を形成する段階とを含むことを特徴とする。
【発明の効果】
【０００５】
上述したように、本発明によれば、下部金属層上にコンタクトホール停止導電層を形成することにより、ＩＭＤ酸化膜への下部金属層と上部金属層間のコンタクトプラグ用コンタクトホールの形成の際に下部金属層のエッチングを防止して上部金属層と下部金属層間の接触抵抗値の変化を最小化することができるとともに、半導体素子の量産の際に良品率特性を向上させることができる。
【０００６】
また、本発明によれば、下部金属層上に形成されたコンタクトホール停止導電層が下部金属層のエッチングマスクとして使用できるので、下部金属層のエッチングパターニングマージン(etch patterning margin)を改善することができる。
【０００７】
また、本発明によれば、下部金属層上にコンタクトホール停止導電層が形成されるので、下部金属層の厚さを減少することができるとともに、パターニングされた下部金属層へのＩＭＤ酸化膜の蒸着の際にＩＭＤ酸化膜のギャップフィルマージン(gap-fill margin)を改善することができる。
【発明を実施するための最良の形態】
【０００８】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
【０００９】
図２ａ〜図２ｇは、本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。図２ａ〜図２ｇでは一例としてフラッシュメモリ素子の製造工程を示している。図２ａ〜図２ｇに示した参照符号のうち互いに同一の参照符号は、互いに同一の機能をする同一の構成要素を示す。
【００１０】
図２ａを参照すると、複数の単位素子Ｄ１、Ｄ２、Ｄ３の形成された半導体基板３１を提供する。その後、全体構造上に層間絶縁膜３２を形成し、前記層間絶縁膜３２にフォトリソグラフィーおよびエッチング工程を行い、コンタクトホール（図示せず）を形成する。ここで、Ｄ１はソース選択トランジスタを示し、Ｄ２はメモリセルトランジスタを示し、Ｄ３はドレイン選択トランジスタを示す。
【００１１】
前記層間絶縁膜３２の上部全体に第１導電層（図示せず）を蒸着して前記コンタクトホールを前記第１導電層で埋め込む。その後、前記層間絶縁膜３２を停止層として用いる平坦化工程を行うことにより、前記コンタクトホール内に、第１導電層からなるコンタクトプラグ３３ａを形成する。また、前記コンタクトプラグ３３ａの形成された前記層間絶縁膜３２上に第２導電層を蒸着する。その後、第２導電層をフォトリソグラフィーおよびエッチング工程によってパターニングして配線パターン３３ｂ（例えば、ビットラインパターン）を形成する。その次、前記配線パターン３３ｂ上にＩＬＤ酸化膜３４を蒸着する。
【００１２】
図２ｂを参照すると、前記ＩＬＤ酸化膜３４にフォトリソグラフィーおよびエッチング工程を行って前記ＩＬＤ酸化膜３４内にコンタクトホール３５を形成する。
【００１３】
図２ｃを参照すると、前記ＩＬＤ酸化膜３４の上部全体に第１内部金属層３６、第１金属層３７、および第２内部金属層３８を順次蒸着することにより、前記第１内部金属層３６、前記第１金属層３７、および前記第２内部金属層３８を含む下部金属層３９を形成する。その結果、前記コンタクトホール３５が前記第１内部金属層３６と前記第１金属層３７によって埋め込まれる。好ましくは、前記第１および第２内部金属層３６、３８としてＴｉまたはＴｉＮを使用することができ、前記第１金属層３７としてＡｌを使用することができる。ここで、前記第１内部金属層３７は、前記ＩＬＤ酸化膜３４と前記第１金属層３７の接着力を強化させ、前記第１金属層３７の前記ＩＬＤ酸化膜３４への拡散を防止する役割をする。
【００１４】
その後、前記下部金属層３９上にコンタクトホール停止導電層４０を形成する。好ましくは、前記コンタクトホール停止導電層４０としてＷを使用することができ、前記コンタクトホール停止導電層４０は１０Å〜３０００Åの厚さにすることが良い。
【００１５】
前記コンタクトホール停止導電層３９上にフォトレジスト（図示せず）を塗布し、露光および現像工程によってフォトレジストパターン４１を形成する。
【００１６】
図２ｄを参照すると、前記フォトレジストパターン４１をエッチングマスクとして用いるエッチング工程を行い、前記コンタクトホール停止導電層４０と前記下部金属層３９をエッチングする。その結果、前記コンタクトホール停止導電層４０と前記下部金属層３９のパターン４２を形成する。択一的に、前記コンタクトホール停止導電層４０を前記下部金属層３９のエッチングマスクとして使用することもできる。これをより詳しく説明すると、前記フォトレジストパターン４１をエッチングマスクとして用いるエッチング工程を行い、前記コンタクトホール停止導電層４０のみをエッチングする。前記フォトレジストパターン４１を除去した後、前記コンタクトホール停止導電層４０をエッチングマスクとして用いるエッチング工程を行い、前記下部金属層３９をエッチングする。
【００１７】
図２ｅを参照すると、前記フォトレジストパターン４１を除去し、全体構造上に、すなわち前記コンタクトホール停止導電層４０上にＩＭＤ酸化膜４３を蒸着する。前記ＩＭＤ酸化膜４３上にフォトレジスト（図示せず）を塗布し、露光および現像工程によってフォトレジストパターン４４を形成する。その後、前記フォトレジストパターン４４をエッチングマスクとして用いるエッチング工程を行い、前記ＩＭＤ酸化膜４３をエッチングする。その結果、前記ＩＭＤ酸化膜４３内に第２コンタクトホール４５を形成する。ここで、前記ＩＭＤ酸化膜４３のエッチングは、ＣｘＨｙＦ２ガスを用いたプラズマエッチング工程によって行うことができる。一方、前記ＩＭＤ酸化膜４３のエッチング工程の際、前記ＩＭＤ酸化膜４３のエッチング比(etch rate)が前記コンタクトホール停止導電層４０のエッチング比よりさらに大きい。したがって、前記ＩＭＤ酸化膜４３のエッチング速度が前記コンタクトホール停止導電層４０のエッチング速度よりさらに速いので、前記第２コンタクトホール４５の底面の前記コンタクトホール停止導電層４０の一部のみがエッチングされる。
【００１８】
図２ｆを参照すると、前記フォトレジストパターン４４を除去した後、ＲＦ(radio frequency)スパッタリング工程を行い、前記第２コンタクトホール４５の底面に残留する前記コンタクトホール停止導電層４０を完全に除去する。その後、前記ＩＭＤ酸化膜４３の上部全体にコンタクトプラグ金属層４６を蒸着して前記第２コンタクトホール４５を埋め込む。好ましくは、前記スパッタリング工程と前記コンタクトプラグ金属層４６の蒸着工程は、インシチュー(in-situ)で行われる。ここで、前記コンタクトホール停止導電層４０の形成厚さは、前記第２コンタクトホール４５の形成後に前記第２コンタクトホール４５の底面に残留する前記コンタクトホール停止導電層４０の厚さと、前記スパッタリング工程によってエッチングされる前記コンタクトホール停止導電層４０の厚さによって決定できる。
【００１９】
図２ｇを参照すると、前記コンタクトプラグ金属層４６に前記ＩＭＤ酸化膜４３を停止層として用いる平坦化工程を行うことにより、前記第２コンタクトホール４５内にコンタクトプラグ４６’を形成する。前記コンタクトプラグ金属層４６の平坦化は、化学的機械的研磨(Chemical Mechanical Polishing)工程またはプラズマを用いた平坦化工程によって行うことができる。
【００２０】
その後、前記コンタクトプラグ４６’の形成された前記ＩＭＤ酸化膜４３の上部全体に第３内部金属層４７、第２金属層４８、および第４内部金属層４９を順次蒸着することにより、前記第３内部金属層４７、前記第２金属層４８、および前記第４内部金属層４９を含む上部金属層５０を形成する。好ましくは、前記第３内部金属層４７と前記第４内部金属層４９としてＴｉまたはＴｉＮを使用することができ、前記第２金属層４８としてＡｌを使用することができる。
【００２１】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、本発明の技術的思想を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の属する分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得ることを理解するであろう。
【図面の簡単な説明】
【００２２】
【図１】従来の半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ａ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｂ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｃ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｄ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｅ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｆ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【図２ｇ】本発明の一実施例に係る半導体素子の製造方法を説明するための半導体基板の一部の断面図である。
【符号の説明】
【００２３】
３１    半導体基板
３２    層間絶縁膜
３３ａ、４６’    コンタクトプラグ
３３ｂ    配線パターン
３４    ＩＬＤ酸化膜
３５、４５    コンタクトホール
３６    第１内部金属層
３７    第１金属層
３８    第２内部金属層
３９    下部金属層
４０    コンタクトホール停止導電層
４１、４４    フォトレジストパターン
４２    下部金属層パターン
４３    ＩＭＤ酸化膜
４６    コンタクトプラグ金属層
４７    第３内部金属層
４８    第２金属層
４９    第４内部金属層
５０    上部金属層
【図１】
2006339633.tif 000003
【図２ａ】
2006339633.tif 000004
【図２ｂ】
2006339633.tif 000005
【図２ｃ】
2006339633.tif 000006
【図２ｄ】
2006339633.tif 000007
【図２ｅ】
2006339633.tif 000008
【図２ｆ】
2006339633.tif 000009
【図２ｇ】
2006339633.tif 000010