(57)【要約】【課題】高耐圧／低オン抵抗の窒化物系半導体装置を提供する。【解決手段】窒化物系半導体装置は、窒化物系半導体から実質的になる第１半導体層１と、第１半導体層上に配設されたノンドープ若しくは第１導電型の窒化物系半導体から実質的になる第２半導体層２と、を有する。第１及び第２半導体層はヘテロ界面を形成する。第２半導体層上にゲート電極１１が配設される。ゲート電極を間に挟むように第２半導体層の表面内に第１及び第２トレンチ３、４が形成される。第１及び第２トレンチの表面内に、第１及び第２半導体層よりも低抵抗の拡散層から実質的になる第１導電型の第３及び第４半導体層５、６が形成される。第３及び４半導体層にソース電極１５及びドレイン電極１６が電気的に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物系半導体から実質的になる第１半導体層と、
前記第１半導体層上に配設されたノンドープ若しくは第１導電型の窒化物系半導体から実質的になる第２半導体層と、前記第１及び第２半導体層はヘテロ界面を形成することと、
前記第２半導体層上に配設されたゲート電極と、
前記ゲート電極を間に挟むように前記第２半導体層の表面内に形成された第１及び第２トレンチと、
前記第１及び第２トレンチの表面内に形成された、前記第１及び第２半導体層よりも低抵抗の拡散層から実質的になる第１導電型の第３及び第４半導体層と、
前記第３半導体層に電気的に接続されたソース電極と、
前記第４半導体層に電気的に接続されたドレイン電極と、
を具備することを特徴とする窒化物系半導体装置。
【請求項２】
前記第１及び第２トレンチの深さは、前記ゲート電極と前記第４半導体層との距離の０．１％〜３％であることを特徴とする請求項１に記載の窒化物系半導体装置。
【請求項３】
前記ゲート電極を覆うように前記第２半導体層上に配設された絶縁層と、前記ゲート電極を覆うように前記絶縁層上に配設され且つ前記ソース電極に接続された第１フィールドプレート電極と、を更に具備することを特徴とする請求項１または２に記載の窒化物系半導体装置。
【請求項４】
前記第２トレンチ及び前記ドレイン電極は前記ゲート電極によって包囲され、前記ゲート電極は前記第１トレンチ及び前記ソース電極によって包囲されることを特徴とする請求項１乃至３のいずれかに記載の窒化物系半導体装置。
【請求項５】
ノンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）の第１半導体層と、
前記第１半導体層上に配設されたノンドープ若しくはｎ型のＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）の第２半導体層と、前記第１及び第２半導体層はヘテロ界面を形成することと、
互いに離間するように配設され且つ前記第１半導体層に電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第２半導体層上に配設されたゲート電極と、
前記ドレイン電極に対応して、前記第２半導体層の表面内に形成されたドレイン側トレンチと、
前記ドレイン側トレンチの表面内に形成された、前記第１及び第２半導体層よりも低抵抗のｎ型の半導体拡散層からなるドレインコンタクト層と、前記ドレイン電極は、前記ドレイン側トレンチ内でドレインコンタクト層とオーミックコンタクトすることと、
を具備することを特徴とする電力用窒化物系半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体装置に関し、特に、電力の制御に用いられる電力用（パワー）の横型ＦＥＴ（ＦＥＴ：Field-Effect Transistor）に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング装置やダイオードなどのパワー半導体装置が用いられる。このパワー半導体装置には、高耐圧及び低オン抵抗であることが求められる。耐圧とオン抵抗との関係は、装置材料で決まるトレードオフ関係がある。これまでの技術開発の進歩により、パワー半導体装置は、主な装置材料であるシリコンの限界近くまで低オン抵抗が実現できている。このため、更にオン抵抗を低減するには、装置材料の変更が必要となっている。
【０００３】
現在、ワイドバンドギャップ半導体を用いたパワー半導体装置の研究が盛んに行われている。例えば、シリコンに代えて、窒化物系（ＧａＮ、ＡｌＧａＮなど）や炭化珪素系（ＳｉＣ）などのワイドバンドギャップ半導体を、スイッチング装置材料として用いることが提案されている。これらの半導体を使用すると、装置材料で決まるオン抵抗／耐圧トレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能となる。例えば、ＧａＮのチャネル層と、ＡｌＧａＮのバリア層とからなるヘテロ構造を用いたＨＦＥＴ（ＨＦＥＴ：Hetero FET）により、高耐圧／低オン抵抗のパワーＦＥＴが実現可能となる。
【０００４】
特許文献１、７は、ＡｌＧａＮのチャネル層、ＧａＮのバッファ層、ｎ型ＧａＮソース／ドレイン層を有するＨＥＭＴ（ＨＥＭＴ：High Electron Mobility Transistor）を開示する。特許文献３は、ＡｌＧａＮの電子供給層、ＧａＮの電子蓄積層を有するＨＥＭＴを開示する。特許文献６は、ＡｌＧａＮ／ＧａＮのヘテロ接合を用いたＨＥＭＴを開示する。
【０００５】
特許文献２は、ＡｌＧａＮの電子供給層、ＧａＮのバッファ層、ｎ型ＧａＮソース／ドレイン層を有するＦＥＴを開示する。特許文献８〜１０は、ＡｌＧａＮ／ＧａＮ接合層で２次元電子ガスを生成するＨＦＥＴを開示する。
【０００６】
特許文献４は、ゲート・ドレイン間の耐圧を稼ぐために、埋め込み領域を形成したＧａＡｓ系ＦＥＴを開示する。特許文献５は、ドレイン破壊耐圧を向上させるため、ドレイン領域にトレンチを形成して電極を形成したＧａＡｓ系ＦＥＴを開示する。
【特許文献１】特開２００２−１８４９７２公報
【特許文献２】特開２００２−２８９９８３７公報
【特許文献３】特開２００１−２８４５７６公報
【特許文献４】特開平１１−１４５１５７公報
【特許文献５】特開平０７−１３５２２０公報
【特許文献６】特開２００３−２５８００５公報
【特許文献７】米国特許第6,534,801号明細書
【特許文献８】米国特許第6,690.042号明細書
【特許文献９】米国特許第6,576,781号明細書
【特許文献１０】米国特許第6,548,333号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、簡便なプロセスで高耐圧／低オン抵抗を再現性よく得ることが可能な窒化物系半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の視点は、窒化物系半導体装置であって、
窒化物系半導体から実質的になる第１半導体層と、
前記第１半導体層上に配設されたノンドープ若しくは第１導電型の窒化物系半導体から実質的になる第２半導体層と、前記第１及び第２半導体層はヘテロ界面を形成することと、
前記第２半導体層上に配設されたゲート電極と、
前記ゲート電極を間に挟むように前記第２半導体層の表面内に形成された第１及び第２トレンチと、
前記第１及び第２トレンチの表面内に形成された、前記第１及び第２半導体層よりも低抵抗の拡散層から実質的になる第１導電型の第３及び第４半導体層と、
前記第３半導体層に電気的に接続されたソース電極と、
前記第４半導体層に電気的に接続されたドレイン電極と、
を具備することを特徴とする。
【０００９】
本発明の第２の視点は、電力用窒化物系半導体装置であって、
ノンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）の第１半導体層と、
前記第１半導体層上に配設されたノンドープ若しくはｎ型のＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）の第２半導体層と、前記第１及び第２半導体層はヘテロ界面を形成することと、
互いに離間するように配設され且つ前記第１半導体層に電気的に接続されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第２半導体層上に配設されたゲート電極と、
前記ドレイン電極に対応して、前記第２半導体層の表面内に形成されたドレイン側トレンチと、
前記ドレイン側トレンチの表面内に形成された、前記第１及び第２半導体層よりも低抵抗のｎ型の半導体拡散層からなるドレインコンタクト層と、前記ドレイン電極は、前記ドレイン側トレンチ内でドレインコンタクト層とオーミックコンタクトすることと、
を具備することを特徴とする。
【００１０】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１１】
本発明によれば、簡便なプロセスで高耐圧／低オン抵抗を再現性よく得ることが可能な窒化物系半導体装置を提供することができる。
【発明の実施の形態】
【００１２】
本発明者等は、本発明の開発の過程において、従来のＧａＮ系ＨＦＥＴなどについて研究を行った。その結果、以下に述べるような知見を得た。
【００１３】
ＧａＮ系ＨＦＥＴで高耐圧を得るためには、バリア層として、ノンドープのＡｌαＧａ１−αＮ（０≦α≦１）を用いることが有効である。しかし、この場合、ノンドープＡｌαＧａ１−αＮ（０≦α≦１）層に対する電極のコンタクト抵抗率が大きいため、低オン抵抗を得ることが難しくなる。また、ノンドープＡｌαＧａ１−αＮ（０≦α≦１）層に対する電極のオーミックコンタクト状態が不安定であると、装置ごとにオン抵抗が変化してしまう。
【００１４】
また、ＧａＮ系ＨＦＥＴのような横型装置では、ゲート・ドレイン間の電界分布によりで耐圧が決まる。特に、低オン抵抗化の観点からゲート・ドレイン間の距離が短くした場合には、ドレイン電極の端部における電界集中が耐圧を決める大きな要素となる。
【００１５】
このような問題を解決するのに、ノンドープＡｌαＧａ１−αＮ（０≦α≦１）層と電極との間にｎ+ 型コンタクト層を介在させることが有効である。しかし、ＧａＮ系の材料では、深い拡散を行うことは困難であり、１０ｎｍ程度の浅い拡散層しか得られない。このため、ＧａＮ系の材料では、コンタクト層を形成するのに、通常、選択成長技術が用いられる。しかし、選択成長をプロセスに組み込むと、プロセスが複雑になるという問題が生じる。
【００１６】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１７】
（第１の実施の形態）
図１は、本発明の第1の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。図１に示すように、このＨＦＥＴは、サファイア製の支持基板Ｓ１の上に配設されたノンドープのチャネル層（第１半導体層）１と、チャネル層１上に配設されたノンドープ若しくはｎ型のバリア層（第２半導体層）２とを有する。チャネル層１はＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）、例えば、ＧａＮからなる。バリア層２はＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）、例えば、Ａｌ0.2 Ｇａ0.8 Ｎからなる。バリア層２は、例えば約３０ｎｍの厚さを有する。
【００１８】
バリア層２上には、バリア層２とショトキコンタクトするようにゲート電極１１が配設され、従って、ゲート電極１１は、バリア層２を介してチャネル層１と対向する。ゲート電極１１を間に挟んで、ソース電極１５及びドレイン電極１６が夫々配設される。ソース電極１５及びドレイン電極１６は、以下の態様で、チャネル層１と電気的に接続される。
【００１９】
即ち、ソース電極１５及びドレイン電極１６に夫々対応して、バリア層２の表面内にソース側トレンチ３とドレイン側トレンチ４とが形成される。トレンチ３、４の表面内には、ソースコンタクト層５及びドレインコンタクト層６が夫々形成される。両コンタクト層５、６は、チャネル層１及びバリア層２よりも低抵抗のｎ+ 型拡散層からなる。ソース電極１５及びドレイン電極１６は、トレンチ３、４内でコンタクト層５、６とオーミックコンタクトする（電気的に接続される）ように、夫々配設される。
【００２０】
本実施の形態において、電極１５、１６は、実質的に底面のみがコンタクト層５、６に接しており、側面はトレンチ３、４の内側面から幾分離間する。電極１５、１６の側面とトレンチ３、４の側面との間には、絶縁層１７の一部である埋め込み絶縁層１８ａ、１８ｂが介在する。絶縁層１７は、上述の構造の全体を被覆するように配設される。
【００２１】
両トレンチ３、４は、例えば、実質的に同じ深さを有し、共通工程においてエッチングにより一緒に形成される。トレンチ３、４の深さは、望ましくは、１０ｎｍ〜３００ｎｍ、より望ましくは、チャネル層１及びバリア層２の界面（約３０ｎｍ）よりも深くなるように設定される。また、トレンチ３、４の深さは、ゲート電極１１とドレインコンタクト層６との距離の、望ましくは、０．１％〜３％、より望ましくは、０．３％〜２％、に設定される。このようにトレンチの深さを設定することにより、実質的に高耐圧化及び低オン抵抗化の効果が得られる。この理由については、図２などを参照して後述する。
【００２２】
拡散層は、形成時に自然にコーナで適当な曲率を有するようになるため、コンタクト層５、６のコーナ５ａ、６ａに曲率を得るために、トレンチ３、４の底部コーナの形状がそれほど制限されることはない。しかし、トレンチ３、４は、望ましくは、底面に対して側面がなす内角θが９０度以上となるように設定される。なお、コンタクト層のコーナに適当な曲率を持たせるのは、ドレイン電極の端部における電界集中を緩和するためである。従って、ソースコンタクト層５のコーナ５ａの曲率は特に重要ではない。
【００２３】
第１の実施の形態に係る装置によれば、実質的に深いｎ+ 型拡散層のコンタクト層５、６を形成することで低いオン抵抗を実現するだけでなく、安定した高耐圧を実現することが可能となる。即ち、ｎ+ 型拡散層のコンタクト層５、６を形成することで、電極１５、１６とのコンタクト抵抗は小さくなり、オン抵抗は小さいものが得られる。また、深いｎ+ 型拡散層によるコンタクト層６を形成することにより、ドレイン電極１６の端部における電界集中が拡散層のコーナ６ａの曲率により緩和され、高い耐圧が実現できる。
【００２４】
ここで、実質的に深い拡散層は、エッチングによりトレンチを形成し、トレンチに固相拡散を行うといったシンプルなプロセスにより形成することができる。拡散層は大きな曲率を有するため、ドレイン電極１６の端部の電界集中を確実に緩和させることができる。また、エッチングを制御することで、トレンチを再現性よく形成することができ、安定した耐圧を実現することができる。
【００２５】
この点に関し、ＧａＮ系の材料では、深い拡散を行うことは困難であり、１０ｎｍ程度の浅い拡散層しか得られない。このため、ＧａＮ系の材料では、コンタクト層を形成するのに、通常、選択成長技術が用いられる。しかし、選択成長をプロセスに組み込むと、プロセスが複雑になるという問題が生じる。
【００２６】
また、拡散層（コンタクト層）を形成しない場合や浅い拡散層の場合では、ドレイン電極１６の端部の曲率はゼロに近いため電界集中がし易い。しかも、電極の形状などにより電界集中の度合いが変化し易いため、安定した耐圧を得ることが困難である。また、この場合、装置表面を覆う絶縁層（例えば、層間絶縁膜、パッシベーション膜）界面付近の電界が大きくなる。絶縁層に大きな電界が加わることにより、絶縁層が破壊されたり、界面準位にキャリアがトラップされて特性が変動したり、といった問題が発生する。
【００２７】
これに対して、第１の実施の形態に係る装置によれば、深いｎ+ 型拡散層によるコンタクト層６を形成することにより、電界の最も高いポイントがコンタクト層６の底にシフトする。このため、装置表面を覆う絶縁層に加わる電界は小さくなり、装置の高い信頼性を期待することができる。
【００２８】
要約すれば、トレンチを形成した後、拡散層（コンタクト層）を形成することで、実質的に深い拡散層を形成した構造と等価になる。ドレイン電極の端部の電界集中は、エッチングトレンチの形状により制御可能である。これにより、コンタクト抵抗が低く且つ安定した耐圧の装置を実現することが可能である。また、拡散層（コンタクト層）の底部がアバランシェポイントとなるため、装置表面側の電界は小さくなり、高い信頼性も期待できる。
【００２９】
図２は、ＧａＮ系ＨＦＥＴにおける、コンタクト層６の深さ（バリア層２の表面からの深さ）と耐圧との関係を示すグラフである。この場合、チャネル層１はＧａＮからなり、バリア層２はＡｌ0.2 Ｇａ0.8 Ｎからなる。バリア層２の厚さは約３０ｎｍで、コンタクト層６の厚さは約１０ｎｍである。また、ゲート電極１１とドレイン電極１６（コンタクト層６）との距離Ｌｇｄは１０μｍである。
【００３０】
図２に示すように、コンタクト層６の深さが大きくなるほど、より電界が緩和され、高い耐圧が得られる。具体的にはコンタクト層６の深さが２０ｎｍ程度までは効果が小さく、３００ｎｍ以上では効果が飽和する。従って、ＧａＮ系の材料において固相拡散により得られる拡散層の深さ約１０ｎｍを考慮すると、トレンチ４のエッチング深さは、１０ｎｍ以上で３００ｎｍ以下とすることが望ましいこととなる。
【００３１】
ゲート・ドレイン間距離Ｌｇｄが変化した場合、最適なコンタクト層６の深さやトレンチ４の深さも同様なスケーリングで変化させればよい。Ｌｇｄ＝１０μｍでの最適なトレンチ４の深さが、１０〜３００ｎｍとすると、最適なトレンチ４の深さは、Ｌｇｄの０．１〜３％程度ということになる。
【００３２】
また、オン抵抗を低下させるという観点からは、チャネル層１及びバリア層２のヘテロ界面、即ち第１の実施の形態ではＡｌＧａＮ／ＧａＮのヘテロ界面、の二次元電子ガス（２ＤＥＧ）チャネルに対応して、ドレイン電極１６がコンタクト層６にコンタクトすることが望ましい。従って、この観点からは、トレンチ４は、チャネル層１及びバリア層２の界面よりも深いことが望ましい。この観点からのトレンチの深さは、ソース側のトレンチ３も同様である。
【００３３】
このように、オン抵抗を下げる上で、バリア層２の厚さよりもトレンチの深さが深い方が望ましい。上述のように、バリア層２の厚さが約３０ｎｍとすると、最適なトレンチ４の深さは、Ｌｇｄ＝１０μｍの０．３％以上ということになる。また、エッチングによるメサ分離では、約２００ｎｍの深さまでのエッチングが行われる。この深さを、トレンチ４に適用すると、最適なトレンチ４の深さは、Ｌｇｄ＝１０μｍの２％以下ということになる。
【００３４】
図３（ａ）〜（ｄ）は、図１に示す装置の製造方法を工程順に示す断面図である。先ず、図３（ａ）に示すように、フォトレジスト層３１をマスクとして、エッチングにより、バリア層２の表面からチャネル層１内に至る深さにトレンチ３、４を形成する。次に、図３（ｂ）に示すように、フォトレジスト層３１を除去した後、トレンチ３、４の表面内にｎ型の不純物を熱拡散し、ｎ+ 型拡散層からなるコンタクト層５、６を形成する。
【００３５】
次に、図３（ｃ）に示すように、トレンチ３、４内を埋め込むように、バリア層２上の全体に絶縁層１７を形成する。ここで、絶縁層１７は、例えば、多層配線や後述のフィールドプレート電極を配設する場合には、層間絶縁膜であり、そうでなければ、いわゆるパッシベーション膜自体とすることができる。
【００３６】
次に、図３（ｄ）に示すように、絶縁層１７のトレンチ３、４に対応する位置に、コンタクト層５、６に到達する深さのコンタクトホール２３、２４を形成する。次に、コンタクトホール２３、２４内を埋め込むように、電極１５、１６を配設する。コンタクトホール２３、２４及び電極１５、１６は、一般的なフォトリソグラフィ技術を用いて形成することができる。
【００３７】
このような方法により形成された構造では、トレンチ３、４の淵から電極１５、１６を離すことができるため、ゲート電極１１とソース電極１５及びドレイン電極１６との間の距離を十分にとることができる。このため、装置を微細化した場合でも、コンタクトホール２３、２４の位置及び寸法を適宜設定することにより、電極間の短絡を確実に防止することができる。
【００３８】
図３（ｅ）は、図１に示す装置のドレイン側の構造を変更した変更例を示す断面図である。この変更例においては、コンタクトホール２４がトレンチ４の淵と整一し、トレンチ４の内側面の実質的全体にドレイン電極１６の側面がオーミックコンタクトする。この場合、チャネル層１及びバリア層２のヘテロ界面の二次元電子ガス（２ＤＥＧ）チャネルに対応して、ドレイン電極１６がコンタクト層６にコンタクトするため、オン抵抗を低くすることができる。
【００３９】
また、ゲート電極１１とソース電極１５との間の距離は、例えば約１μｍであるのに対して、ゲート電極１１とドレイン電極１６との間の距離は、例えば約１０μｍと遥かに大きい。このため、ドレイン側では、コンタクトホール２４がトレンチ４の淵と整一する或いは更にゲート電極１１側にはみ出すような大きな寸法であっても、電極間の短絡が生じる可能性が低い。
【００４０】
このように、ソース側とドレイン側との電極構造は、それらに必要な特性に合わせて異なるものとすることができる（前述のように、コンタクト層の深さもドレイン側が特に重要である）。なお、電極間の短絡の問題が生じないのであれば、ソース側も、ドレイン側と同様な構成とすることができる。即ち、この場合、コンタクトホール２３がトレンチ３の淵と整一し、トレンチ３の内側面の実質的全体にソース電極１５の側面がオーミックコンタクトする。
【００４１】
図４（ａ）〜（ｄ）は、図１に示す装置の別の製造方法を工程順に示す断面図である。先ず、図４（ａ）に示すように、バリア層２上の全体に絶縁層１７を形成する。ここで、絶縁層１７は、例えば、多層配線や後述のフィールドプレート電極を配設する場合には、層間絶縁膜であり、そうでなければ、いわゆるパッシベーション膜自体とすることができる。次に、図４（ｂ）に示すように、フォトレジスト層３３をマスクとして、エッチングにより、絶縁層１７の表面からバリア層２を越えてチャネル層１内に至る深さにトレンチ３、４を形成する。
【００４２】
次に、図４（ｃ）に示すように、フォトレジスト層３３を除去する。次に、トレンチ３、４内のバリア層及びチャネル層１の表面内にｎ型の不純物を熱拡散し、ｎ+ 型拡散層からなるコンタクト層５、６を形成する。次に、図４（ｄ）に示すように、トレンチ３、４内を埋め込むように、電極１５、１６を配設する。
【００４３】
このような方法により形成された構造では、トレンチ３、４の内側面の実質的全体に電極１５、１６の側面がオーミックコンタクトする。この場合、上述のように、チャネル層１及びバリア層２のヘテロ界面の二次元電子ガス（２ＤＥＧ）チャネルに対応して、電極１５、１６がコンタクト層５、６にコンタクトするため、オン抵抗を低くすることができる。
【００４４】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。図５に示すように、バリア層２上にはゲート電極１１などを被覆するように絶縁層１７が配設される。更に、絶縁層１７上には、ゲート電極１１を覆うように第１フィールドプレート電極２７が配設される。第１フィールドプレート電極２７は、ソース電極１５と一体的に形成されることによりこれに電気的に接続される。第１フィールドプレート電極２７がゲート電極１１を覆うことにより、ゲート電極１１の端部における電界集中を抑制し、安定した耐圧を実現することができる。
【００４５】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。図６に示すように、ここでは、図５に示す構成に加えて、バリア層２上のドレイン側に、第２フィールドプレート電極２８が更に配設される。第２フィールドプレート電極２８は、ドレイン電極１６と一体的に形成されることによりこれに電気的に接続される。ドレイン側にもフィールドプレート電極２８を形成することにより、拡散層を深くしたのと同様にドレイン側の電界集中を緩和して、高耐圧を実現することができる。
【００４６】
（第４の実施の形態）
図７（ａ）は、本発明の第４の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図である。図７（ｂ）は、図７（ａ）中のVIIB−VIIB線に沿った断面図である。これらの図は、１チップの実質的に全体のレイアウトを示す。
【００４７】
特に、図７（ａ）に示す平面レイアウトから明らかなように、ドレイン側のトレンチ４、コンタクト層６、及びドレイン電極１６は装置の中央に、Ｕ字形をなすように配設される。これらのドレイン側の部分４、６、１６は、Ｕ字形のループをなすゲート電極１１によって包囲される。更に、ゲート電極１１は、ソース側のトレンチ３、コンタクト層５、及びソース電極１５によって包囲される。これらのソース側の部分３、５、１５は、環状部Ｄ１と、ゲート電極１１のＵ字形のループの凹部内に配置された直線部Ｄ２とからなる。
【００４８】
ソース側の部分３、５、１５を包囲するように、即ち、このチップの外周エッジの僅かに内側で、装置全体を包囲するように素子分離層４１が配設される。素子分離層４１は、窒素イオンを注入することにより形成された、バリア層２の表面からチャネル層１内に至る高抵抗層からなる。素子分離層４１を形成する高抵抗層は、ＧａＮチャネル層１と同程度若しくはそれ以上に高い抵抗率を有する。素子分離層４１は、チャネル層１及びバリア層２のヘテロ界面の二次元電子ガス（２ＤＥＧ）チャネルよりも深いことが必要となる。
【００４９】
図７（ｂ）に示す断面構造は、基本的に図１図示の構造に準じるものであるが、この構造に対して、図３（ｅ）、や図４（ａ）〜（ｄ）を参照して述べた変更を加えることができる。また、ソース側とドレイン側との電極構造は、電極１５、１６の幅やトレンチ３、４の深さに関して、それらに必要な特性に合わせて異なるものとすることができる。この点は、以下の第５及び第６の実施の形態においても同様である。
【００５０】
（第５の実施の形態）
図８（ａ）は、本発明の第５の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図である。図８（ｂ）は、図８（ａ）中のVIIIB−VIIIB線に沿った断面図である。これらの図も、１チップの実質的に全体のレイアウトを示す。
【００５１】
図８（ｂ）に示すように、この装置においては、エッチングによるメサ分離により素子領域が規定される。具体的には、ソース側の部分３、５、１５を包囲するように、即ち、このチップの外周エッジの僅かに内側で、装置全体を包囲するように外周トレンチ４６が形成される。外周トレンチ４６は、バリア層２の表面からチャネル層１内に至る深さを有する。外周トレンチ４６内は、装置全体を被覆する絶縁層１７の一部である絶縁層４７により埋め込まれる。従って、外周トレンチ４６と埋め込み絶縁層４７とにより、素子分離層が形成される。なお、外周トレンチ４６は、例えば、ソース及びドレイン側トレンチ３、４と実質的に同じ深さとし、これらと共通の工程においてエッチングにより一緒に形成することができる。
【００５２】
（第６の実施の形態）
図９（ａ）は、本発明の第６の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図である。図９（ｂ）は、図９（ａ）中のIXB−IXB線に沿った断面図である。これらの図も、１チップの実質的に全体のレイアウトを示す。
【００５３】
図９（ａ）、（ｂ）に示すように、この装置においては、ソース側の部分３、５、１５の周囲に素子分離層が別途設けられていない。代わりに、ソース側トレンチ３の外側半分が素子分離領域として機能するように形成される。具体的には、コンタクト層５は、ソース側トレンチ３の内側面から底面に沿ってのみ形成され、ソース側トレンチ３の外側面に沿って形成されていない。即ち、１つのトレンチ３が、素子分離形成とコンタクト用の拡散層形成という２つの役割に寄与する。チャネル層１及びバリア層２のヘテロ界面の二次元電子ガス（２ＤＥＧ）チャネルが分断されていれば、素子分離が達成される。従って、ソースコンタクト層５は外側のヘテロ界面に接続されていなければよい。
【００５４】
（第１乃至第６の実施の形態に共通の事項）
上述の実施の形態において、チャネル層１はＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなり、バリア層２はＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）からなるものとして説明している。これに代え、チャネル層１がＩｎＧａＮからなり、バリア層２がＧａＮからなる場合や、チャネル層１がＧａＮからなり、バリア層２がＡｌＮからなる場合など、構成層の組成比を変えてバンドギャップを変化させた他の窒化物系のヘテロ構造にも、これらの実施の形態の特徴を適用することができる。また、支持基板Ｓ１の材料もサファイアに限定されることはなく、他の材料とすることができる。
【００５５】
上述の実施の形態において、窒化物系半導体装置としてＨＦＥＴが例示される。これに代え、ＭＥＳＦＥＴ（ＭＥＳ：MEtal-Semiconductor）やＪＦＥＴ（Ｊ：Junction）などの他の電界効果装置に対しても、これらの実施の形態の特徴を適用することができる。また、上述の実施の形態におけるドレイン側の電極構造の特徴は、耐圧の向上の観点から、汎用性がある。例えば、この特徴は、絶縁ゲート（ＭＩＳゲート（ＭＩＳ：Metal-Insulator-Semiconductor））構造や、ノーマリーオフ型の装置などの他のタイプの装置にも適用可能である。
【００５６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００５７】
【図１】本発明の第1の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。
【図２】ＧａＮ系ＨＦＥＴにおける、コンタクト層の深さ（バリア層の表面からの深さ）と耐圧との関係を示すグラフである。
【図３】（ａ）〜（ｄ）は、図１に示す装置の製造方法を工程順に示す断面図であり、図３（ｅ）は、図１に示す装置のドレイン側の構造を変更した変更例を示す断面図である。
【図４】（ａ）〜（ｄ）は、図１に示す装置の別の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。
【図６】本発明の第３の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す断面図である。
【図７】（ａ）は、本発明の第４の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図であり、（ｂ）は、図７（ａ）中のVIIB−VIIB線に沿った断面図である。
【図８】（ａ）は、本発明の第５の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図であり、（ｂ）は、図７（ａ）中のVIIIB−VIIIB線に沿った断面図である。
【図９】（ａ）は、本発明の第６の実施の形態に係る電力用窒化物系半導体装置であるＧａＮ系ＨＦＥＴを模式的に示す平面図であり、（ｂ）は、図７（ａ）中のIXB−IXB線に沿った断面図である。
【符号の説明】
【００５８】
Ｓ１…支持基板、１…チャネル層（第１半導体層）、２…バリア層（第２半導体層）、３、４…トレンチ、５…拡散層からなるソースコンタクト層（第３半導体層）、６…拡散層からなるドレインコンタクト層（第４半導体層）、１１…ゲート電極、１５…ソース電極、１６…ドレイン電極、１７…絶縁層、１８ａ、１８ｂ…埋め込み絶縁層、２３、２４…コンタクトホール、２７、２８…フィールドプレート電極、４１…素子分離層、４６…外周トレンチ、４７…埋め込み絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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