(57)【要約】【課題】配線を通じた電圧降下・信号遅延を抑えること。【解決手段】ディスプレイパネル１は、１ドットのサブピクセルＰにつきトランジスタ２１〜２３及びキャパシタ２４が設けられたトランジスタアレイ基板５０を具備する。トランジスタ２１〜２３のドレイン・ソースとともにパターニングされた走査線Ｘ及び供給線Ｚには選択配線８９及び給電配線９０がそれぞれ積層されている。選択配線８９はトランジスタアレイ基板５０の表面の保護絶縁膜３２及び平坦化膜３３に埋設されている。給電配線９０は保護絶縁膜３２及び平坦化膜３３に埋設されているとともに、平坦化膜３３の表面から凸設されている。平坦化膜３３の表面にはサブピクセル電極２０ａがマトリクス状に配列され、サブピクセル電極２０ａに有機ＥＬ層２０ｂが積層され、有機ＥＬ層２０ｂに対向電極２０ｃが積層されている。【選択図】  図１
2006098977.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上において、サブピクセルごとに設けられた駆動トランジスタと、
ソースとドレインのうちの一方を前記駆動トランジスタのソースとドレインのうちの一方に導通させ、前記基板上においてサブピクセルごとに設けられたスイッチトランジスタと、
ソースとドレインのうちの一方を前記駆動トランジスタのソースとドレインのうちの他方に導通させ、ソースとドレインのうちの他方を前記駆動トランジスタのゲートに導通させ、前記基板上にサブピクセルごとに設けられた保持トランジスタと、
前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタを被覆するように形成され、且つ複数の溝が形成された絶縁膜と、
前記各溝に埋設されるととも前記絶縁膜から凸設され、前記駆動トランジスタのソースとドレインのうちの他方に導通し、前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタのゲート、ソース及びドレインとは異なる導電層によって形成された給電配線と、
前記絶縁膜上においてサブピクセルごとに且つマトリクス状に設けられ、前記駆動トランジスタのソースとドレインのうちの一方に導通したサブピクセル電極と、
前記サブピクセル電極の上面に形成された発光層と、
前記発光層を被覆するように形成された対向電極と、
を備えることを特徴とするディスプレイパネル。
【請求項２】
前記サブピクセル電極が前記給電配線に沿って配列されていることを特徴とする請求項１に記載のディスプレイパネル。
【請求項３】
前記スイッチトランジスタ及び前記保持トランジスタを選択する選択配線が、前記絶縁膜の前記給電配線が埋設された溝とは異なる溝であって前記絶縁膜に形成された溝に埋設されていることを特徴とする請求項１又は２に記載のディスプレイパネル。
【請求項４】
前記対向電極に接続された共通配線が設けられていることを特徴とする請求項１から３の何れか一項に記載のディスプレイパネル。
【請求項５】
前記スイッチトランジスタ及び前記保持トランジスタを選択する選択配線が、前記絶縁膜の前記給電配線が埋設された溝とは異なる溝であって前記絶縁膜に形成された溝に埋設され、
前記対向電極に接続された共通配線が設けられ、
前記給電配線は、下層が前記選択配線とともに形成され、上層が前記共通配線とともに形成されている請求項１又は２に記載のディスプレイパネル。
【請求項６】
前記給電配線は、前記選択配線よりも厚いことを特徴とする請求項３又は５に記載のディスプレイパネル。
【請求項７】
前記給電配線は、前記共通配線よりも厚いことを特徴とする請求項４又は５に記載のディスプレイパネル。
【請求項８】
前記給電配線は、前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタのゲート、ソース又はドレインとともにパターニングされ且つ前記溝によって露出された供給線に積層されていることを特徴とする請求項１から７の何れか一項に記載のディスプレイパネル。
【請求項９】
基板と、
前記基板上に設けられた発光素子と、
前記発光素子の一方の電極に接続され、駆動電流を供給する第一トランジスタと、
前記第一トランジスタを制御する第二トランジスタと、
前記第二トランジスタのゲート、ソース及びドレインとは異なる導電層によって形成された第二トランジスタを選択する選択配線と、
前記第一トランジスタに接続され、前記選択配線よりも単位長さあたりの抵抗が低い給電配線と、
を備えることを特徴とするディスプレイパネル。
【請求項１０】
前記第二のトランジスタは、前記第一トランジスタのゲート−ソース間に印加した電圧を保持する保持トランジスタであることを特徴とする請求項９に記載のディスプレイパネル。
【請求項１１】
信号線をさらに備え、
前記第二のトランジスタは、前記第一トランジスタから前記信号線に書込電流を流すスイッチトランジスタであることを特徴とする請求項９に記載のディスプレイパネル。
【請求項１２】
前記給電配線は、下層が前記選択配線とともに形成され、前記下層の上に上層が形成されてなることを特徴とする請求項９に記載のディスプレイパネル。
【請求項１３】
前記給電配線の上層とともに形成され、前記記発光素子の他方の電極に接続された共通配線を有することを特徴とする請求項１２に記載のディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子をサブピクセルとして用いたディスプレイパネルに関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンスディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、サブピクセルごとに設けられている。この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。
【０００３】
有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、信号線、電源線等に電圧を印加することが行われている。
【０００４】
また、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、電源線のような有機ＥＬ素子に電流を流す配線はスイッチ用トランジスタ、駆動トランジスタ等といった薄膜トランジスタの材料を用いて薄膜トランジスタのパターニング工程と同時にパターニングされる。即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、薄膜トランジスタの電極のもととなる導電性薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その導電性薄膜から薄膜トランジスタの電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。そのため、配線が導電性薄膜から形成されると、配線が薄膜トランジスタの電極の厚さと同じになる。
【特許文献１】特開平８−３３０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、薄膜トランジスタの電極は、トランジスタとして機能することを前提に設計されているため、言い換えれば有機ＥＬ素子に電流を流すことを前提として設計していないため、その名の通り薄膜であり、このため、配線から複数の有機ＥＬ素子に電流を流そうとすると、配線の電気抵抗によって、電圧降下が発生したり、配線を通じた電流の流れの遅延が生じたりする。電圧降下及び電流遅延を抑えるために配線を低抵抗化することが望まれるが、そのためにトランジスタのソース、ドレインとなる金属層やゲートとなる金属層を厚くしたり、これら金属層を電流が十分に流れる程度にかなり幅広にパターニングして低抵抗配線としたりすると、配線が他の配線や導電体等と平面視して重なる面積が増えてしまい、それらの間で寄生容量が発生してしまい、電流の流れを遅くする要因を発生してしまい、或いはトランジスタアレイ基板側からＥＬ光を出射するいわゆるボトムエミッション構造の場合、有機ＥＬ素子からの発光を配線が遮光してしまうので、発光面積の割合である開口率の低下を招いてしまっていた。また低抵抗化するために薄膜トランジスタのゲートを厚くすると、ゲートの段差を平坦化するための平坦化膜（例えば薄膜トランジスタが逆スタガ構造の場合、ゲート絶縁膜に相当）まで厚くしなければならず、トランジスタ特性が大きく変化してしまう恐れがあり、またソース、ドレインを厚くすると、ソース、ドレインのエッチング精度が低下してしまうため、やはりトランジスタの特性に悪影響を及ぼす恐れがある。
【０００６】
そこで、本発明は、配線を通じた電圧降下・信号遅延を抑えることを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、請求項１に記載のディスプレイパネルは、
基板と、
前記基板上において、サブピクセルごとに設けられた駆動トランジスタと、
ソースとドレインのうちの一方を前記駆動トランジスタのソースとドレインのうちの一方に導通させ、前記基板上においてサブピクセルごとに設けられたスイッチトランジスタと、
ソースとドレインのうちの一方を前記駆動トランジスタのソースとドレインのうちの他方に導通させ、ソースとドレインのうちの他方を前記駆動トランジスタのゲートに導通させ、前記基板上にサブピクセルごとに設けられた保持トランジスタと、
前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタを被覆するように形成され、且つ複数の溝が形成された絶縁膜と、
前記各溝に埋設されるととも前記絶縁膜から凸設され、前記駆動トランジスタのソースとドレインのうちの他方に導通し、前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタのゲート、ソース及びドレインとは異なる導電層によって形成された給電配線と、
前記絶縁膜上においてサブピクセルごとに且つマトリクス状に設けられ、前記駆動トランジスタのソースとドレインのうちの一方に導通したサブピクセル電極と、
前記サブピクセル電極の上面に形成された発光層と、
前記発光層を被覆するように形成された対向電極と、
を備える。
【０００８】
好ましくは、前記サブピクセル電極が前記給電配線に沿って配列されている。
【０００９】
好ましくは、前記スイッチトランジスタ及び前記保持トランジスタを選択する選択配線が、前記絶縁膜の前記給電配線が埋設された溝とは異なる溝であって前記絶縁膜に形成された溝に埋設されている。
【００１０】
好ましくは、前記対向電極に接続された共通配線が設けられている。
【００１１】
好ましくは、前記スイッチトランジスタ及び前記保持トランジスタを選択する選択配線が、前記絶縁膜の前記給電配線が埋設された溝とは異なる溝であって前記絶縁膜に形成された溝に埋設され、前記対向電極に接続された共通配線が設けられ、前記給電配線は、下層が前記選択配線とともに形成され、上層が前記共通配線とともに形成されている。
【００１２】
好ましくは、前記給電配線は、前記選択配線よりも厚く、また、前記共通配線よりも厚い。
【００１３】
好ましくは、前記給電配線は、前記駆動トランジスタ、前記スイッチトランジスタ及び前記保持トランジスタのゲート、ソース又はドレインとともにパターニングされ且つ前記溝によって露出された供給線に積層されている。
【００１４】
なお、前記ディスプレイパネルは、前記各給電配線を被覆し、撥水性・撥油性及び絶縁性を有し、前記対向電極によって被覆された疎水絶縁膜を更に備えても良い。また、前記発光層が湿式塗布法により成膜されたものである。
【００１５】
請求項９に記載のディスプレイパネルは、
基板と、
前記基板上に設けられた発光素子と、
前記発光素子の一方の電極に接続され、駆動電流を供給する第一トランジスタと、
前記第一トランジスタを制御する第二トランジスタと、
前記第二トランジスタのゲート、ソース及びドレインとは異なる導電層によって形成された第二トランジスタを選択する選択配線と、
前記第一トランジスタに接続され、前記選択配線よりも単位長さあたりの抵抗が低い給電配線と、
を備える。
【発明の効果】
【００１６】
請求項１記載の発明によれば、給電配線がトランジスタとは異なる導電層によって形成されたので、駆動トランジスタ、スイッチトランジスタ及び保持トランジスタのゲート、ソース及びドレインの厚さに関わらず給電配線を厚くすることができ、給電配線を低抵抗化することができる。そのため、給電配線を通じてトランジスタ・サブピクセル電極に信号を出力した場合でも、電圧降下を抑えることができるとともに信号遅延も抑えることができる。
【００１７】
請求項９記載の発明によれば、選択配線が第二トランジスタとは異なる導電層によって形成されているので第二トランジスタの設計に関わらず厚く且つ低抵抗に形成することができるため電圧降下を抑えることができ、給電配線をさらに選択配線よりも単位長さあたりの抵抗を低くしたので電圧降下を抑えて発光素子に駆動電流を速やかに流すことができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。
【００１９】
〔ディスプレイパネルの平面レイアウト〕
図１には、アクティブマトリクス駆動方式で動作するカラー表示のディスプレイパネル１の画素３の概略平面図が示されている。このディスプレイパネル１においては、１ピクセルの画素３につき１ドットの赤サブピクセルＰｒと、１ドットの緑サブピクセルＰｇと、１ドットの青サブピクセルＰｂとが垂直方向（列方向）に隣り合って配列されている。このディスプレイパネル１においては、複数の画素３がマトリクス状に配列されている。それぞれ水平方向（行方向）に沿った複数のサブピクセルＰｒで構成された行，複数のサブピクセルＰｇで構成された行，及びサブピクセルＰｂで構成された行が配列されている。垂直方向には、１つの赤サブピクセルＰｒ、１つの緑サブピクセルＰｇ、１つの青サブピクセルＰｂの順に繰り返し配列されており、全体としてサブピクセルＰｒ，Ｐｇ，Ｐｂがマトリクス状に配列されている。以下の説明において、サブピクセルＰはこれら赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの中の任意のサブピクセルを表し、サブピクセルＰについての説明は赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの何れについても適用される。
【００２０】
また、垂直方向の画素３の列に沿って信号線Ｙｒ，Ｙｇ，Ｙｂが延在し、垂直方向の画素３の列１列につき３本の信号線Ｙｒ，Ｙｇ，Ｙｂが設けられている。信号線Ｙｒは垂直方向に沿った画素３の一列のうち全ての赤サブピクセルＰｒに対して信号を供給するものであり、信号線Ｙｇは垂直方向に沿った画素３の一列のうち全ての緑サブピクセルＰｇに対して信号を供給するものであり、信号線Ｙｂは垂直方向に沿った画素３の一列のうち全ての青サブピクセルＰｂに対して信号を供給するものである。
【００２１】
また、複数本の走査線Ｘが水平方向に沿って延在し、これら走査線Ｘに対して複数本の供給線Ｚ、複数本の選択配線８９、複数本の給電配線９０及び複数本の共通配線９１Ａ，９１Ｂが平行に設けられている。水平方向の画素３の列１列につき、１本の走査線Ｘと、１本の供給線Ｚと、１本の給電配線９０と、１本の選択配線８９と、２本の共通配線９１Ａ，９１Ｂとが設けられている。具体的には、共通配線９１Ａは水平方向の赤サブピクセルＰｒの一行とこの行に隣接する緑サブピクセルＰｇの一行との間に配置され、共通配線９１Ｂは水平方向の緑サブピクセルＰｇの一行とこの行に隣接する青サブピクセルＰｂの一行との間に配置されている。走査線Ｘ及び選択配線８９は水平方向の緑サブピクセルＰｇの一行とこの行に隣接する青サブピクセルＰｂの一行との間に配置され、供給線Ｚ及び給電配線９０は水平方向の赤サブピクセルＰｒの一行とこの行に隣接する青サブピクセルＰｂの一行との間に配置されている。
【００２２】
ここで、走査線Ｘは水平方向に沿って三行にわたって配列された画素３の全サブピクセルＰｒ，Ｐｇ，Ｐｂに信号を供給するものであり、供給線Ｚも水平方向に沿って三行にわたって配列された画素３の全サブピクセルＰｒ，Ｐｇ，Ｐｂに信号を供給するものである。
【００２３】
走査線Ｘ及び供給線Ｚがそれぞれｍ本設けられ、信号線Ｙｒ，Ｙｇ，Ｙｂがそれぞれｎ本設けられている場合、サブピクセルＰｒ，Ｐｇ，Ｐｂがそれぞれ（ｍ×ｎ）ドット設けられ、サブピクセルＰｒ，Ｐｇ，Ｐｂの総計が（３×ｍ×ｎ）ドットになる。この場合、画素３が垂直方向にｍピクセル、水平方向にｎピクセルだけ配列されている。
【００２４】
また、平面視して、走査線Ｘには選択配線８９が重なっており、供給線Ｚには給電配線９０が重なっており、選択配線８９に共通配線９１Ｂが重なっている。詳細には後述するが、選択配線８９は走査線Ｘに電気的に導通し、給電配線９０は供給線Ｚに電気的に導通しているが、共通配線９１Ｂは走査線Ｘにも選択配線８９にも導通していない。
【００２５】
サブピクセルＰｒ，Ｐｇ，Ｐｂの色は、後述する有機ＥＬ素子２０（図２等に図示）の発光色によって定まる。ディスプレイパネル１全体に着目して平面視した場合、有機ＥＬ素子２０のアノードであるサブピクセル電極２０ａ（図２等に図示）がマトリクス状に配列されており、１つのサブピクセル電極２０ａによって１ドットのサブピクセルＰが定まる。
【００２６】
〔サブピクセルの回路構成〕
次に、サブピクセルＰｒ，Ｐｇ，Ｐｂの回路構成について図２の等価回路図を用いて説明する。何れのサブピクセルＰｒ，Ｐｇ，Ｐｂも同様に構成されており、１ドットのサブピクセルＰにつき、有機ＥＬ素子２０、Ｎチャネル型のアモルファスシリコン薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３及びキャパシタ２４が設けられている。以下では、トランジスタ２１をスイッチトランジスタ２１と称し、トランジスタ２２を保持トランジスタ２２と称し、トランジスタ２３を駆動トランジスタ２３と称する。なお、図２及び以下の説明において、赤サブピクセルＰｒの場合では信号線Ｙが図１の信号線Ｙｒを表し、緑サブピクセルＰｇの場合では信号線Ｙが図１の信号線Ｙｇを表し、青サブピクセルＰｂの場合では信号線Ｙが図１の信号線Ｙｂを表す。
【００２７】
スイッチトランジスタ２１においては、ソース２１ｓが信号線Ｙに導通し、ドレイン２１ｄが有機ＥＬ素子２０のサブピクセル電極２０ａ、駆動トランジスタ２３のソース２３ｓ及びキャパシタ２４の上層電極２４Ｂに導通し、ゲート２１ｇが保持トランジスタ２２のゲート２２ｇとともに走査線Ｘ及び選択配線８９に導通している。
【００２８】
保持トランジスタ２２においては、ソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通し、ドレイン２２ｄが駆動トランジスタ２３のドレイン２３ｄ及び供給線Ｚに導通し、ゲート２２ｇがスイッチトランジスタ２１のゲート２１ｇ及び走査線Ｘに導通している。
【００２９】
駆動トランジスタ２３においては、ソース２３ｓが有機ＥＬ素子２０のサブピクセル電極２０ａ、スイッチトランジスタ２１のドレイン２１ｄ及びキャパシタ２４の電極２４Ｂに導通し、ドレイン２３ｄが保持トランジスタ２２のドレイン２２ｄ及び供給線Ｚに導通し、ゲート２３ｇが保持トランジスタ２２のソース２２ｓ及びキャパシタ２４の下層電極２４Ａに導通している。
【００３０】
有機ＥＬ素子２０のカソードとなる対向電極２０ｃは共通配線９１Ａ，９１Ｂに導通している。
【００３１】
垂直方向に沿って一列に配列された画素３の列の何れの赤サブピクセルＰｒのスイッチトランジスタ２１のソース２１ｓも共通の信号線Ｙｒに導通し、垂直方向に沿って一列に配列された画素３の列の何れの緑サブピクセルＰｇのスイッチトランジスタ２１のソース２１ｓも共通の信号線Ｙｇに導通し、垂直方向に沿って一列に配列された画素３の列の何れの青サブピクセルＰｂのスイッチトランジスタ２１のソース２１ｓも共通の信号線Ｙｂに導通している。
【００３２】
一方、水平方向に沿って配列された一行分の画素３の何れのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１のゲート２１ｇも共通の走査線Ｘに導通し、水平方向に沿って配列された一行分の画素３の何れのサブピクセルＰｒ，Ｐｇ，Ｐｂの保持トランジスタ２２のゲート２２ｇも共通の走査線Ｘに導通し、水平方向に沿って配列された一行分の画素３の何れのサブピクセルＰｒ，Ｐｇ，Ｐｂの保持トランジスタ２２のドレイン２２ｄも共通の供給線Ｚに導通し、水平方向に沿って配列された一行分の画素３の何れのサブピクセルＰｒ，Ｐｇ，Ｐｂの駆動トランジスタ２３のドレイン２３ｄも共通の供給線Ｚに導通している。
【００３３】
〔画素の平面レイアウト〕
画素３の平面レイアウトについて図３〜図５を用いて説明する。図３は、赤サブピクセルＰｒの電極を主に示した平面図であり、図４は、緑サブピクセルＰｇの電極を主に示した平面図であり、図５は、青サブピクセルＰｂの電極を主に示した平面図である。なお、図３〜図５においては、図面を見やすくするために、有機ＥＬ素子２０のサブピクセル電極２０ａ及び対向電極２０ｃの図示を省略する。
【００３４】
図３に示すように、赤サブピクセルＰｒにおいては、平面視して、駆動トランジスタ２３が供給線Ｚ及び給電配線９０に沿うように配置され、スイッチトランジスタ２１が共通配線９１Ａに沿うように配置され、保持トランジスタ２２が供給線Ｚの近くの赤サブピクセルＰｒの角部に配置されている。
【００３５】
図４に示すように、緑サブピクセルＰｇにおいては、平面視して、駆動トランジスタ２３が共通配線９１Ａに沿うように配置され、スイッチトランジスタ２１が走査線Ｘ及び選択配線８９に沿うように配置され、保持トランジスタ２２が共通配線９１Ａの近くの緑サブピクセルＰｇの角部に配置されている。
【００３６】
図５に示すように、青サブピクセルＰｂにおいては、平面視して、駆動トランジスタ２３が走査線Ｘに沿うように配置され、スイッチトランジスタ２１が隣の行の供給線Ｚ及び給電配線９０に沿うように配置され、保持トランジスタ２２が走査線Ｘの近くの青サブピクセルＰｂの角部に配置されている。
【００３７】
何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでも、キャパシタ２４が隣の列の信号線Ｙｒに沿って配置されている。
【００３８】
なお、ディスプレイパネル１全体を平面視して、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１だけに着目すると、複数のスイッチトランジスタ２１がマトリクス状に配列され、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂの保持トランジスタ２２だけに着目すると、複数の保持トランジスタ２２がマトリクス状に配列され、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂの駆動トランジスタ２３だけに着目すると、複数の駆動トランジスタ２３がマトリクス状に配列されている。
【００３９】
〔ディスプレイパネルの層構造〕
ディスプレイパネル１の層構造について図６を用いて説明する。ここで、図６は、図３〜図５に示された破断線VI−VIに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。
【００４０】
ディスプレイパネル１は、光透過性を有する絶縁基板２に対して種々の層を積層したものである。絶縁基板２は可撓性のシート状に設けられているか、又は剛性の板状に設けられている。
【００４１】
まず、トランジスタ２１〜２３の層構造について説明する。図６に示すように、スイッチトランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート２１ｇを被覆したゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。なお、ドレイン２１ｄ及びソース２１ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。
【００４２】
駆動トランジスタ２３は、絶縁基板２上に形成されたゲート２３ｇと、ゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ａ上に形成されたドレイン２３ｄと、不純物半導体膜２３ｂ上に形成されたソース２３ｓと、から構成されている。図３〜図５に示すように平面視した場合、駆動トランジスタ２３が櫛歯状に設けられていることで、駆動トランジスタ２３のチャネル幅が広くなっている。ドレイン２３ｄ及びソース２３ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。
【００４３】
なお、保持トランジスタ２２は、駆動トランジスタ２３と同様の層構造となっているため、保持トランジスタ２２の断面図については省略する。また、何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでも、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３が同様の層構造になっている。
【００４４】
次に、キャパシタ２４の層構造について図３〜図５を用いて説明する。キャパシタ２４は、絶縁基板２上に形成された下層電極２４Ａと、ゲート絶縁膜３１を挟んで下層電極２４Ａに対向した上層電極２４Ｂと、から構成されている。何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでもキャパシタ２４は同様の層構造になっている。
【００４５】
なお、図３に示すように、絶縁基板２とゲート絶縁膜３１との間には、接続線９６が画素３ごとに形成されている。平面視して、接続線９６は、各画素３において赤サブピクセルＰｒから青サブピクセルＰｂまで縦断するよう延在している。
【００４６】
次に、トランジスタ２１〜２３及びキャパシタ２４の各層と信号線Ｙ、走査線Ｘ及び供給線Ｚとの関係について図３〜図６を用いて説明する。
【００４７】
接続線９６、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに全ての信号線Ｙｒ，Ｙｇ，Ｙｂは、絶縁基板２上にべた一面に成膜された同一の導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。以下では、接続線９６、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａ並びに信号線Ｙｒ，Ｙｇ，Ｙｂの元となる導電性膜をゲートレイヤーという。
【００４８】
ゲート絶縁膜３１は、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３及びキャパシタ２４に共通した絶縁膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜３１は、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙｒ，Ｙｇ，Ｙｂを被覆している。
【００４９】
全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の上層電極２４Ｂ並びに全ての走査線Ｘ及び供給線Ｚは、ゲート絶縁膜３１上にべた一面に成膜された同一の導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。以下では、スイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の上層電極２４Ｂ並びに走査線Ｘ及び供給線Ｚの元となる導電性膜をドレインレイヤーという。
【００５０】
１ピクセルの画素３につき１つのコンタクトホール９２がゲート絶縁膜３１の走査線Ｘに重なる箇所に形成され、サブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１のゲート２１ｇ及び保持トランジスタ２２のゲート２２ｇがコンタクトホール９２を介して走査線Ｘに導通している。１ドットのサブピクセルＰにつき１つのコンタクトホール９４がゲート絶縁膜３１の信号線Ｙに重なる箇所に形成され、何れのサブピクセルＰｒ，Ｐｇ，Ｐｂにおいても、スイッチトランジスタ２１のソース２１ｓがコンタクトホール９４を介して信号線Ｙに導通している。１ドットのサブピクセルＰにつき１つのコンタクトホール９３がゲート絶縁膜３１の下層電極２４Ａに重なる箇所に形成され、何れのサブピクセルＰｒ，Ｐｇ，Ｐｂにおいても保持トランジスタ２２のソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通している。
【００５１】
赤サブピクセルＰｒにおいては、保持トランジスタ２２のドレイン２２ｄ及び駆動トランジスタ２３のドレイン２３ｄが供給線Ｚと一体に設けられている。それに対して、緑サブピクセルＰｇ及び青サブピクセルＰｂにおいては、保持トランジスタ２２のドレイン２２ｄ及び駆動トランジスタ２３のドレイン２３ｄの何れも、供給線Ｚに対して別体に設けられている。そこで、緑サブピクセルＰｇ及び青サブピクセルＰｂの保持トランジスタ２２のドレイン２２ｄ及び駆動トランジスタ２３のドレイン２３ｄは、以下のようにして供給線Ｚに導通している。
【００５２】
すなわち、１ピクセルの画素３につき１本の接続線９６が画素３を垂直方向に縦断するよう設けられている。この接続線９６は、ゲートレイヤーをパターニングすることで形成されたものであり、ゲート絶縁膜３１によって被覆されている。ゲート絶縁膜３１の供給線Ｚと接続線９６が重なる箇所には、コンタクトホール９７が形成され、そのコンタクトホール９７を介して接続線９６が供給線Ｚに導通している。また、緑サブピクセルＰｇにおいては、コンタクトホール９８がゲート絶縁膜３１の接続線９６と駆動トランジスタ２３のドレイン２３ｄとが重なる箇所に形成され、そのコンタクトホール９８を介して接続線９６と駆動トランジスタ２３のドレイン２３ｄが導通している。青サブピクセルＰｂにおいては、コンタクトホール９９がゲート絶縁膜３１の接続線９６と駆動トランジスタ２３のドレイン２３ｄとが重なる箇所に形成され、そのコンタクトホール９９を介して接続線９６と駆動トランジスタ２３のドレイン２３ｄが導通している。以上により、緑サブピクセルＰｇ及び青サブピクセルＰｂのどちらにおいても、保持トランジスタ２２のドレイン２２ｄ及び駆動トランジスタ２３のドレイン２３ｄが接続線９６を介して供給線Ｚ及び給電配線９０に導通している。
【００５３】
全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに全ての走査線Ｘ及び供給線Ｚは、べた一面に成膜された窒化シリコン又は酸化シリコン等の保護絶縁膜３２によって被覆されている。なお、詳細については後述するが、保護絶縁膜３２は、走査線Ｘ及び供給線Ｚに重なる箇所で矩形状に分断されている。
【００５４】
保護絶縁膜３２には平坦化膜３３が積層されており、絶縁基板２から平坦化膜３３までの積層構造をトランジスタアレイ基板５０という。この平坦化膜３３は、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに走査線Ｘ及び供給線Ｚによる凹凸を解消するものである。つまり、平坦化膜３３の表面が平坦となっている。平坦化膜３３はポリイミド等の感光性絶縁樹脂を硬化させたものであり、平坦化膜３３も保護絶縁膜３２と同様に絶縁性を有する。なお、詳細については後述するが、平坦化膜３３は、走査線Ｘ及び供給線Ｚに重なる箇所で矩形状に分断されている。
【００５５】
このディスプレイパネル１をボトムエミッション型として用いる場合、すなわち、絶縁基板２を表示面として用いる場合には、ゲート絶縁膜３１、保護絶縁膜３２及び平坦化膜３３には透明な材料を用いる。
【００５６】
保護絶縁膜３２及び平坦化膜３３の各供給線Ｚに重なる箇所には、供給線Ｚに沿った溝３４が凹設され、更に、保護絶縁膜３２及び平坦化膜３３の各走査線Ｘに重なる箇所には走査線Ｘに沿った溝３５が凹設されている。これら溝３４，３５によって保護絶縁膜３２及び平坦化膜３３が矩形状に分断されており、溝３４の底に供給線Ｚがあり、溝３５の底に走査線Ｘがある。溝３４には給電配線９０が埋められており、溝３４内において給電配線９０が供給線Ｚにそれぞれ積層されることによって電気的に接続されている。溝３５には選択配線８９が埋められており、溝３５内において選択配線８９が走査線Ｘにそれぞれ積層されることによって電気的に接続されている。
【００５７】
給電配線９０の下層部分及び選択配線８９は、それぞれ溝３４によって露出された供給線Ｚ及び溝３５によって露出された走査線Ｘを下地電極とした電解メッキ法により形成されたものであるので、信号線Ｙ、走査線Ｘ及び供給線Ｚよりも十分に厚い。選択配線８９及び給電配線９０の下層部分のどちらも、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。
【００５８】
平坦化膜３３の表面、即ちトランジスタアレイ基板５０の表面上には、複数のサブピクセル電極２０ａがマトリクス状に配列されている。具体的には、赤サブピクセルＰｒのサブピクセル電極２０ａが供給線Ｚと共通配線９１Ａとの間において供給線Ｚに沿って一列に配列され、緑サブピクセルＰｇのサブピクセル電極２０ａが共通配線９１Ａと走査線Ｘとの間のおいて共通配線９１Ａに沿って一列に配列され、青サブピクセルＰｂのサブピクセル電極２０ａが走査線Ｘと供給線Ｚとの間において走査線Ｘに沿って一列に配列されている。これらサブピクセル電極２０ａは、平坦化膜３３上にべた一面に成膜された透明導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。
【００５９】
サブピクセル電極２０ａは、有機ＥＬ素子２０のアノードとして機能する電極である。即ち、サブピクセル電極２０ａの仕事関数が比較的高く、後述する有機ＥＬ層２０ｂへ正孔を効率よく注入するものが好ましい。サブピクセル電極２０ａは、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。
【００６０】
１ドットのサブピクセルＰにつき１つのコンタクトホール８８が平坦化膜３３及び保護絶縁膜３２のサブピクセル電極２０ａに重なる箇所に形成され、そのコンタクトホール８８に導電性パッドが埋設されている。何れのサブピクセルＰｒ，Ｐｇ，Ｐｂにおいても、サブピクセル電極２０ａが、キャパシタ２４の上層電極２４Ｂ、スイッチトランジスタ２１のドレイン２１ｄ及び駆動トランジスタ２３のソース２３ｓに導通している。
【００６１】
このディスプレイパネル１をボトムエミッション型として用いる場合、サブピクセル電極２０ａが可視光に対して透過性を有している。一方、このディスプレイパネル１をトップエミッション型として用いる場合、すなわち、絶縁基板２の反対側を表示面として用いる場合には、サブピクセル電極２０ａと平坦化膜３３との間に、導電性且つ可視光反射性の高い反射膜を成膜するか、サブピクセル電極２０ａ自体を反射性電極とすれば良い。
【００６２】
なお、図６に示すように、サブピクセル電極２０ａのもととなる透明導電性膜をエッチングすることで、サブピクセル電極２０ａがパターニングされるが、選択配線８９上にも透明導電性膜の一部５１が残留する。
【００６３】
平坦化膜３３の表面、即ちトランジスタアレイ基板５０の表面上であって水平方向の赤サブピクセルＰｒのサブピクセル電極２０ａの行とこの行に隣接する緑サブピクセルＰｇのサブピクセル電極２０ａの行との間には、走査線Ｘに平行な絶縁ライン６１が形成されている。平坦化膜３３の表面、即ちトランジスタアレイ基板５０の表面上であって水平方向の緑サブピクセルＰｇのサブピクセル電極２０ａの行とこの行に隣接する青サブピクセルＰｂのサブピクセル電極２０ａの行との間には、走査線Ｘに平行な絶縁ライン６２が選択配線８９及びその上層の透明導電性膜の残留部５１を覆うように形成されている。絶縁ライン６１及び絶縁ライン６２は、窒化シリコン又は酸化シリコンからなる。
【００６４】
絶縁ライン６１上には、絶縁ライン６１より幅狭の共通配線９１Ａが積層され、絶縁ライン６２上には、絶縁ライン６２より幅狭の共通配線９１Ｂが積層されている。共通配線９１Ａ，９１Ｂは、無電解メッキ法により形成されたものであるので、信号線Ｙ、走査線Ｘ及び供給線Ｚよりも十分に厚く、平坦化膜３３の表面に対して凸設されている。共通配線９１Ａ，９１Ｂは、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。なお、平坦化膜３３及び保護絶縁膜３２を開口する溝３４は、絶縁ライン６１及び絶縁ライン６２とともに形成された絶縁ライン６０まで開口しており、給電配線９０の上層部分（下層部分の上）は、共通配線９１Ａ，９１Ｂとともに無電解メッキにより形成され、給電配線９０の下層部分は、上述のごとく選択配線８９とともに電解メッキにより形成される。つまり、給電配線９０の厚さは、選択配線８９の厚さに共通配線９１Ａ，９１Ｂの厚さを加えたものになる。つまり、給電配線９０は、選択配線８９より厚く、共通配線９１Ａ，９１Ｂよりも厚い。これにより、給電配線９０が溝３４に埋設されるとともに平坦化膜３３の表面から凸設される。
【００６５】
共通配線９１Ａ，９１Ｂの表面には、撥水性・撥油性を有した撥液性導電層５５Ａ，５５Ｂがそれぞれ成膜されている。撥液性導電層５５Ａ，５５Ｂは、次の化学式（１）に示されたトリアジルトリチオールのチオール基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が共通配線９１Ａ，９１Ｂの表面に酸化吸着したものである。
【００６６】
【化１】
2006098977.tif 000003
【００６７】
撥液性導電層５５Ａ，５５Ｂは単分子層である。つまり、撥液性導電層５５Ａ，５５Ｂは、トリアジルトリチオール分子が共通配線９１Ａ，９１Ｂの表面に規則正しく並んだ分子一層からなる膜であるから、撥液性導電層５５Ａ，５５Ｂが非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの１又は２のチオール基がフッ化アルキル基に置換されたものでも良い。
【００６８】
給電配線９０の表面には、撥水性・撥油性を有した疎水絶縁膜５４が成膜されている。疎水絶縁膜５４は給電配線９０に電着されたフッ素樹脂電着塗料からなり、電着塗装によって成膜されたものである。
【００６９】
サブピクセル電極２０ａ上には、有機ＥＬ素子２０の有機ＥＬ層２０ｂが成膜されている。有機ＥＬ層２０ｂは広義の発光層であり、有機ＥＬ層２０ｂには、有機化合物である発光材料（蛍光体）が含有されている。有機ＥＬ層２０ｂは、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。
【００７０】
赤サブピクセルＰｒの場合には、有機ＥＬ層２０ｂが赤色に発光し、緑サブピクセルＰｇの場合には、有機ＥＬ層２０ｂが緑色に発光し、青サブピクセルＰｂの場合には、有機ＥＬ層２０ｂが青色に発光する。
【００７１】
有機ＥＬ層２０ｂはサブピクセル電極２０ａごとに独立して設けられ、平面視した場合、複数の有機ＥＬ層２０ｂがマトリクス状に配列されている。なお、赤サブピクセルＰｒが水平方向に沿った一行に配列されているので、水平方向に沿った一行に配列された複数の赤サブピクセルＰｒのサブピクセル電極２０ａが、水平方向に沿って帯状に長尺な共通の赤色発光の有機ＥＬ層２０ｂによって被覆されていても良い。隣りにおいて水平方向に配列された複数の緑サブピクセルＰｇのサブピクセル電極２０ａが、水平方向に沿って帯状に長尺な共通の緑色発光の有機ＥＬ層２０ｂによって被覆されていても良いし、反対隣りにおいて水平方向に配列された複数の青サブピクセルＰｂのサブピクセル電極２０ａが水平方向に沿って帯状に長尺な共通の青色発光の有機ＥＬ層２０ｂによって被覆されていても良い。
【００７２】
有機ＥＬ層２０ｂは、撥液性導電層５５Ａ，５５Ｂ及び疎水絶縁膜５４の形成後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、サブピクセル電極２０ａに有機化合物含有液を塗布するが、水平方向に隣り合うサブピクセル電極２０ａ間に撥液性導電層５５Ａ，５５Ｂ又は疎水絶縁膜５４が設けられているから、サブピクセル電極２０ａに塗布された有機化合物含有液が隣のサブピクセル電極２０ａに漏れることがない。従って、有機ＥＬ層２０ｂを湿式塗布法によって色ごとに塗り分けることができる。
【００７３】
更に、撥液性導電層５５Ａ，５５Ｂ又は疎水絶縁膜５４の撥水性・撥油性によって、サブピクセル電極２０ａに塗布された有機化合物含有液がサブピクセル電極２０ａの周囲で厚くならないので、有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。
【００７４】
なお、有機ＥＬ層２０ｂは、二層構造の他に、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。
【００７５】
有機ＥＬ層２０ｂ上には、有機ＥＬ素子２０のカソードとして機能する対向電極２０ｃが成膜されている。対向電極２０ｃは、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂに共通して形成された共通電極であり、べた一面に成膜されている。対向電極２０ｃがべた一面に成膜されることで、対向電極２０ｃが撥液性導電層５５Ａ，５５Ｂを挟んで共通配線９１を被覆している。そのため、図２の回路図に示すように、対向電極２０ｃは共通配線９１に対して導通している。一方、選択配線８９上には絶縁ライン６１が成膜され、給電配線９０には疎水絶縁膜５４がコーティングされているので、対向電極２０ｃが選択配線８９及び給電配線９０の何れに対しても絶縁されている。
【００７６】
対向電極２０ｃは、サブピクセル電極２０ａよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。またトップエミッション構造の場合、対向電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。
【００７７】
対向電極２０ｃ上には、無機又は有機の封止絶縁膜５６が成膜されている。封止絶縁膜５６は対向電極２０ｃ全体を被覆し、対向電極２０ｃの劣化を防止するために設けられている。
【００７８】
なお、従来、トップエミッション型構造のＥＬディスプレイパネルは、対向電極２０ｃの少なくとも一部を金属酸化物のように抵抗値が高い透明電極を用いることになるが、このような材料は十分に厚くしなければシート抵抗が十分に低くならないので、厚くすることによって必然的に有機ＥＬ素子の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。
【００７９】
しかしながら、本実施形態では、水平方向に十分な厚さのために低抵抗な複数の共通配線９１Ａ，９１Ｂを設けているので、対向電極２０ｃと合わせて有機ＥＬ素子２０，２０，…のカソード電極全体のシート抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線９１Ａ，９１Ｂがカソード電極としてのシート抵抗を下げているので、対向電極２０ｃを薄膜にして透過率を向上したりすることが可能である。なおトップエミッション構造では、サブピクセル電極２０ａを反射性の材料としてもよい。
【００８０】
そして、薄膜トランジスタ２１〜２３を形成する際の導電層以外の厚膜の導電層を用いて形成された給電配線９０を供給線Ｚにそれぞれ電気的に接続するように設けているので、薄膜トランジスタ２１〜２３の導電層のみで形成された供給線での電圧降下による複数の有機ＥＬ素子２０に後述する書込電流や駆動電流が所定の電流値に達するまでの遅延を防止し、良好に駆動することが可能となる。
【００８１】
さらに、薄膜トランジスタを形成する際の導電層以外の厚膜の導電層を用いて形成された選択配線８９を走査線Ｘにそれぞれ電気的に接続するように設けているので薄膜トランジスタの導電層のみで形成された走査線Ｘでの電圧降下による信号遅延を防止し、迅速にスイッチトランジスタ２１及び保持トランジスタ２２をスイッチして良好に駆動することが可能となる。
【００８２】
〔ディスプレイパネルの駆動方法〕
ディスプレイパネル１をアクティブマトリクス方式で駆動するには、図７又は図８のタイミングチャートに示すようになる。駆動方法の説明において、走査線Ｘに下付けした数字がディスプレイパネル１の上からの配列順を表し、供給線Ｚに下付けした数字がディスプレイパネル１の上から配列順を表し、信号線Ｙに下付けした数字がディスプレイパネル１の左からの配列順を表す。即ち、１〜ｍのうちの任意の数をｉとし、１〜ｎのうちの任意の数をｊとした場合、走査線Ｘiは上からｉ番目であり、供給線Ｚiは上からｉ番目であり、信号線Ｙjは左からｊ番目である。また、サブピクセルＰi,jは、走査線Ｘi、供給線Ｚi、信号線Ｙjに接続されたサブピクセルＰを表す。
【００８３】
図７に示すような駆動方法においては、対向電極２０ｃ及び共通配線９１Ａ，９１Ｂが配線端子によって外部と接続され、ディスプレイパネル１の駆動中において対向電極２０ｃ及び共通配線９１Ａ，９１Ｂが一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。
【００８４】
また、走査線Ｘ1〜走査線Ｘmに接続された選択ドライバ（シフトレジスタ）によって、走査線Ｘ1〜走査線Ｘmに対して１行目から行順次（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを印加することにより走査線Ｘ1〜Ｘmを順次選択する。なお、各走査線Ｘ1〜走査線Ｘmに接続された選択配線８９にも選択ドライバによってシフトパルスが行順次に印加される。
【００８５】
また、給電ドライバ（シフトレジスタ）によって、選択ドライバと同期するよう、供給線Ｚ1〜供給線Ｚmに対して１行目から行順次（供給線Ｚmの次は供給線Ｚ1）にローレベル（有機ＥＬ素子２０の対向電極２０ｃの電圧より低レベル）の書込給電電圧ＶLを印加することにより供給線Ｚ1〜供給線Ｚmを順次選択する。供給線Ｚ1〜供給線Ｚmに接続された給電配線９０にも給電ドライバによってローレベルの書込給電電圧ＶLが行順次に印加される。
【００８６】
また、選択ドライバによって各走査線Ｘ1〜Ｘmが選択されている時に、信号線Ｙ1〜信号線Ｙnに接続されたデータドライバによって、電流の大きさで表されたデータを全信号線Ｙ1〜信号線Ｙnに書き込む。具体的には、信号線Ｙ1〜信号線Ｙnからデータドライバに向かった向きの引抜電流である書込電流をデータドライバによって全信号線Ｙ1〜信号線Ｙnに流す。
【００８７】
走査線Ｘiの選択期間においては、走査線Ｘi及び選択配線８９にシフトパルスが印加されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。走査線Ｘiの選択期間においては、データドライバ側の電位は、給電配線９０及び供給線Ｚiに出力された書込給電電圧ＶL以下で且つこの書込給電電圧ＶLはコモン電位Ｖcom以下に設定されている。そのため、走査線Ｘiの選択期間においては、有機ＥＬ素子２０から信号線Ｙ1〜信号線Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた大きさの書込電流が矢印Ａの通りに信号線Ｙ1〜信号線Ｙnに流れ、サブピクセルＰi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の大きさは、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流の大きさを設定する。書込電流が流れている間、各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルは、それぞれ信号線Ｙ1〜信号線Ｙnに流れる書込電流の大きさ、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流の大きさに見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流の大きさが駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。
【００８８】
その後の発光期間では、走査線Ｘi及びそれに接続された選択配線８９がローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間では、供給線Ｚi及びそれに接続された給電配線９０の電位が駆動給電電圧ＶHとなり、対向電極２０ｃ及び共通配線９１Ａ，９１Ｂの電位Ｖcomより高くなることによって、供給線Ｚi及びそれに接続された給電配線９０から駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の大きさは駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに依存するため、発光期間における駆動電流の大きさは、選択期間における書込電流（引抜電流）の大きさに等しくなる。
【００８９】
ディスプレイパネル１の別のアクティブマトリクス駆動方法は次のようになる。すなわち、対向電極２０ｃ及び給電配線９０の一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。
【００９０】
また、図８に示すように、発振回路によって給電配線９０及び供給線Ｚ1〜供給線Ｚmに対してクロック信号を出力する。クロック信号がローレベルの場合には、給電配線９０及び供給線Ｚ1〜供給線Ｚmの電圧のレベルは、有機ＥＬ素子２０の対向電極２０ｃの電圧Ｖcom以下であり、書込給電電圧ＶLである。クロック信号がハイレベルの場合には、給電配線９０及び供給線Ｚ1〜供給線Ｚmの電圧のレベルは有機ＥＬ素子２０の対向電極２０ｃの電圧Ｖcomよりも高く、駆動給電電圧ＶHである。
【００９１】
また、選択ドライバによって走査線Ｘ1〜走査線Ｘmに対して１行目から行順次（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを印加することにより走査線Ｘ1〜走査線Ｘmを順次選択するが、選択ドライバによって各走査線Ｘ1〜走査線Ｘmにシフトパルスが印加されている時には発振回路のクロック信号がローレベルになる。なお、各走査線Ｘ1〜走査線Ｘmに接続された選択配線８９にも選択ドライバによってシフトパルスが印加される。
【００９２】
また、選択ドライバによって各走査線Ｘ1〜走査線Ｘmが選択されている時に、信号線Ｙ1〜信号線Ｙnに接続されたデータドライバによって、電流の大きさで表されたデータを全信号線Ｙ1〜信号線Ｙnに書き込む。具体的には、信号線Ｙ1〜信号線Ｙnからデータドライバに向かった向きの引抜電流である書込電流をデータドライバによって全信号線Ｙ1〜信号線Ｙnに流す。
【００９３】
走査線Ｘiの選択期間においては、ｉ行目の走査線Ｘiにシフトパルスが印加されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。走査線Ｘiの選択期間においては、データドライバ側の電位は、給電配線９０及び供給線Ｚ1〜供給線Ｚmに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Ｖcom以下に設定されている。そのため、走査線Ｘiの選択期間においては、有機ＥＬ素子２０から信号線Ｙ1〜信号線Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた大きさの書込電流が矢印Ａの通りに信号線Ｙ1〜信号線Ｙnに流れ、サブピクセルＰi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の大きさは、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流の大きさを設定する。書込電流が流れている間、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルは、それぞれ信号線Ｙ1〜信号線Ｙnに流れる書込電流（引抜電流）の大きさ、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流の大きさに見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流の大きさが駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。
【００９４】
その後の発光期間では、走査線Ｘiがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線９０及び供給線Ｚiの電位が有機ＥＬ素子２０の対向電極２０ｃ及び共通配線９１Ａ，９１Ｂの電位Ｖcomより高いハイレベルの間、より高電位の給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の大きさは駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに依存するため、発光期間における駆動電流の大きさは、選択期間における書込電流の大きさに等しくなる。また発光期間において、別の行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線９０及び供給線Ｚiの電位が対向電極２０ｃ及び共通配線９１Ａ，９１Ｂの電位Ｖcom以下であるので、有機ＥＬ素子２０に駆動電流は流れず発光しない。
【００９５】
何れの駆動方法においても、スイッチトランジスタ２１は、駆動トランジスタ２３のソース２３ｓと信号線Ｙとの間の電流のオン（選択期間）・オフ（発光期間）を行うものとして機能する。また、保持トランジスタ２２は、選択期間に駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間に電流が流れることができる状態にし、発光期間に駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に印加した電圧を保持するものとして機能する。そして、駆動トランジスタ２３は、発光期間中に供給線Ｚ及び給電配線９０がハイレベルになった時に、階調に応じた大きさの電流を有機ＥＬ素子２０に流して有機ＥＬ素子２０を駆動するものとして機能する。
【００９６】
以上のように、給電配線９０に流れる電流の大きさは供給線Ｚiに接続された（３×ｎ）個の有機ＥＬ素子２０に流れる駆動電流の大きさの和になるので、ＶＧＡ以上の画素数で動画駆動するための選択期間に設定した場合、給電配線９０の寄生容量が増大してしまい、薄膜トランジスタ２１〜２３のゲート又はソース、ドレインのような薄膜からなる配線では（３×ｎ）個の有機ＥＬ素子２０に書込電流を流すには抵抗が高すぎるが、本実施形態では、薄膜トランジスタ２１〜２３のゲート・ソース・ドレインとは異なる導電層によって給電配線９０をそれぞれ構成しているので給電配線９０による電圧降下は小さくなり、短い選択期間であっても遅延なく十分に書込電流を流すことができる。そして、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができる。そのため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。
【００９７】
同様に、発光期間に共通配線９１Ａ，９１Ｂに流れる電流の大きさは、選択期間に給電配線９０に流れる書込電流の大きさと同じであるが、薄膜トランジスタ２１〜２３のゲート・ソース・ドレインとは異なる導電層を共通配線９１に用いているので共通配線９１を十分な厚さにすることができるため、共通配線９１を低抵抗化することができ、さらに対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全てのサブピクセル電極２０ａに同じ電圧を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。また、ディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化ことが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合うサブピクセル電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。
そして、走査線Ｘに接続された選択配線８９は、薄膜トランジスタ２１〜２３のゲート・ソース・ドレインとは異なる導電層によって形成されているので、選択期間に所定行に接続された複数のスイッチトランジスタ２１のゲートの寄生容量及び当該所定行に接続された複数の保持トランジスタ２２ゲートの寄生容量による走査線Ｘの選択電圧の電圧降下を抑制することができる。したがって、選択期間を長くすることなくスイッチトランジスタ２１及び保持トランジスタ２２を選択することができる。
なお、給電配線９０は、信号線Ｙ1〜信号線Ｙnにそれぞれ所定の書込電流を流すために、選択期間内までに、選択されたサブピクセル毎に、保持トランジスタ２２の寄生容量、駆動トランジスタ２３の寄生容量、キャパシタ２４の寄生容量、スイッチトランジスタ２１の寄生容量、及び信号線Ｙの寄生容量をチャージアップしなければならず、給電配線９０の寄生容量は選択配線８９の寄生容量よりも大きい。このため選択配線８９よりも大きい電流を流さなければならないが、給電配線９０を選択配線８９よりも厚く成膜しているので給電配線９０は選択配線８９よりも単位長さあたりの抵抗が低くなるので寄生容量による電圧降下を抑制することができる。
【００９８】
〔給電配線及び共通配線の幅、断面積及び抵抗率〕
以下、ディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂの幅、断面積及び抵抗率を定義する。ここで、ディスプレイパネル１のサブピクセル数をＷＸＧＡ（７６８×１３６６）としたときに、給電配線９０及び共通配線９１Ａ，９１Ｂの望ましい幅、断面積を定義する。図９は、各サブピクセルの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。
【００９９】
図９において、縦軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流の大きさ又は１つの有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流の大きさを表し、横軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間の電圧（同時に１つの駆動トランジスタ２３のゲート２３ｇ−ドレイン２３ｄ間の電圧）のレベルを表す。図中、実線Ｉds maxは、最高輝度階調（最も明るい表示）のときの書込電流及び駆動電流であり、一点鎖線Ｉds midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Ｖpoは駆動トランジスタ２３の不飽和領域（線形領域）と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Ｖdsは駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流であり、破線Ｉelは有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流である。
【０１００】
ここで電圧ＶP1は、最高輝度階調時の駆動トランジスタ２３のピンチオフ電圧であり、電圧ＶP2は、駆動トランジスタ２３が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧ＶELmax（電圧ＶP4−電圧ＶP3）は有機ＥＬ素子２０が最高輝度階調の書込電流と大きさが等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。電圧ＶP2’は、駆動トランジスタ２３が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧（電圧ＶP4’−電圧ＶP3’）は有機ＥＬ素子２０が中間輝度階調の書込電流と大きさが等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。
【０１０１】
駆動トランジスタ２３及び有機ＥＬ素子２０はいずれも飽和領域で駆動させるために、（給電配線９０の発光期間時の電圧ＶH）から（共通配線９１Ａ，９１Ｂの発光期間時の電圧Ｖcom）を減じた値ＶXは下記の式（１）を満たす。
【０１０２】
ＶX＝Ｖpo＋Ｖth＋Ｖm＋ＶEL  ……（１）
【０１０３】
Ｖth（最高輝度時の場合ＶP2−ＶP1に等しい）は駆動トランジスタ２３の閾値電圧であり、ＶEL（最高輝度時の場合ＶELmaxに等しい）は有機ＥＬ素子２０のアノード−カソード間電圧であり、Ｖmは、階調に応じて変位する許容電圧である。
【０１０４】
図から明らかなように、電圧ＶXのうち、輝度階調が高くなる程、トランジスタ２３のソース−ドレイン間に要する電圧（Ｖpo＋Ｖth）が高くなるとともに有機ＥＬ素子２０のアノード−カソード間に要する電圧ＶELが高くなる。したがって、許容電圧Ｖmは、輝度階調が高くなるほど低くなり、最小許容電圧ＶminはＶP3−ＶP2となる。
【０１０５】
有機ＥＬ素子２０は低分子ＥＬ材料及び高分子ＥＬ材料にかかわらず一般的に経時劣化し、高抵抗化する。１００００時間後のアノード−カソード間電圧は初期時の１．４倍程度になることが確認されている。つまり、電圧ＶELは、同じ輝度階調時でも時間が経つ程高くなる。このため、駆動初期時の許容電圧Ｖmが高い程長期間にわたって動作が安定するので、電圧ＶELが８Ｖ以上、より望ましくは１３Ｖ以上となるように電圧ＶXを設定している。
【０１０６】
この許容電圧Ｖmには、有機ＥＬ素子２０の高抵抗化ばかりでなく、さらに、給電配線９０による電圧降下の分も含まれる。
【０１０７】
給電配線９０の配線抵抗のために電圧降下が大きいとディスプレイパネル１の消費電力が著しく増大してしまうため、給電配線９０の電圧降下は１Ｖ以下に設定することが特に好ましい。
【０１０８】
行方向の一つのサブピクセルＰの長さであるサブピクセル幅Ｗpと、行方向のサブピクセル数（１３６６）と、を考慮した結果、ディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の全長はそれぞれ７０６．７ｍｍ、８９５．２ｍｍとなる。ここで、給電配線９０の線幅ＷL及び共通配線９１Ａ，９１Ｂの線幅ＷLが広くなると、構造上有機ＥＬ層２０ｂの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線９０の幅ＷL及び共通配線９１Ａ，９１Ｂの線幅ＷLはそれぞれサブピクセル幅Ｗpの５分の１以下に抑えることが望ましい。このようなことを考慮すると、ディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、幅ＷLはそれぞれ３４μｍ以内、４４μｍ以内となる。また給電配線９０及び共通配線９１Ａ，９１Ｂの最大膜厚Ｈmaxはアスペクト比を考慮すると、トランジスタ２１〜２３の最小加工寸法４μｍの１．５倍、つまり６μｍとなる。したがって給電配線９０及び共通配線９１Ａ，９１Ｂの最大断面積Ｓmaxは３２インチ、４０インチで、それぞれ２０４μｍ2、２６４μｍ2となる。
【０１０９】
このような３２インチのディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの最大電圧降下を１Ｖ以下にするためには図１０に示すように、給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの配線抵抗率ρ／断面積Ｓは４．７Ω／ｃｍ以下に設定される必要がある。図１１に３２インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積と電流密度の相関関係を表す。なお、上述した給電配線９０及び共通配線９１Ａ，９１Ｂの最大断面積Ｓmax時に許容される抵抗率は、３２インチで９．６μΩｃｍ、４０インチで６．４μΩｃｍとなる。
【０１１０】
そして、４０インチのディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの最大電圧降下を１Ｖ以下にするためには図１２に示すように、給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの配線抵抗率ρ／断面積Ｓは２．４Ω／ｃｍ以下に設定される必要がある。図１３に４０インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積と電流密度の相関関係を表す。
【０１１１】
給電配線９０及び共通配線９１Ａ，９１Ｂの故障により動作しなくなる故障寿命ＭＴＦは、下記の式（２）を満たす。
【０１１２】
ＭＴＦ＝Ａ ｅｘｐ（Ｅａ／ＫbＴ）／ρＪ2  ……（２）
【０１１３】
Ｅａは活性化エネルギー、ＫbＴ＝８．６１７×１０―5ｅＶ、ρは給電配線９０及び共通配線９１Ａ，９１Ｂの抵抗率、Ｊは電流密度である。
【０１１４】
給電配線９０及び共通配線９１Ａ，９１Ｂの故障寿命ＭＴＦは抵抗率の増大やエレクトロマイグレーションに律速する。給電配線９０及び共通配線９１Ａ，９１ＢをＡｌ系（Ａｌ単体或いはＡｌＴｉやＡｌＮｄ等の合金）に設定し、ＭＴＦが１００００時間、８５℃の動作温度で試算すると、電流密度Ｊは２．１×１０4Ａ／ｃｍ2以下にする必要がある。同様に給電配線９０及び共通配線９１Ａ，９１ＢをＣｕに設定すると、２．８×１０6Ａ／ｃｍ2以下にする必要がある。なおＡｌ合金内のＡｌ以外の材料はＡｌよりも低い抵抗率であることを前提としている。
これらのことを考慮して、３２インチのディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１Ａ，９１Ｂが故障しないようなＡｌ系の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積Ｓは、図１０から、５７μｍ2以上必要になり、同様にＣｕの給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積Ｓは、図１１から、０．４３μｍ2以上必要になる。
【０１１５】
そして４０インチのディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１Ａ，９１Ｂが故障しないようなＡｌ系の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積Ｓは、図１２から、９２μｍ2以上必要になり、同様にＣｕの給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積Ｓは、図１３から、０．６９μｍ2以上必要になる。
【０１１６】
Ａｌ系の給電配線９０及び共通配線９１Ａ，９１Ｂでは、Ａｌ系の抵抗率が４．００μΩｃｍとすると、３２インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは８５．１μｍ2となる。このとき上述のように給電配線９０及び共通配線９１Ａ，９１Ｂの配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１Ａ，９１Ｂの最小膜厚Ｈminは２．５０μｍとなる。
【０１１７】
またＡｌ系の給電配線９０及び共通配線９１Ａ，９１Ｂの４０インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは１６７μｍ2となる。このとき上述のように給電配線９０及び共通配線９１Ａ，９１Ｂの配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１Ａ，９１Ｂの最小膜厚Ｈminは３．８０μｍとなる。
【０１１８】
Ｃｕの給電配線９０及び共通配線９１Ａ，９１Ｂでは、Ｃｕの抵抗率が２．１０μΩｃｍとすると、３２インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは４４．７μｍ2となる。このとき上述のように給電配線９０及び共通配線９１Ａ，９１Ｂの配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１Ａ，９１Ｂの最小膜厚Ｈminは１．３１μｍとなる。
【０１１９】
またＣｕの給電配線９０及び共通配線９１Ａ，９１Ｂの４０インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは８７．５μｍ2となる。このとき上述のように給電配線９０及び共通配線９１Ａ，９１Ｂの配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１Ａ，９１Ｂの最小膜厚Ｈminは１．９９μｍとなる。
【０１２０】
以上のことから、ディスプレイパネル１を正常且つ消費電力を低く動作させるには、給電配線９０及び共通配線９１Ａ，９１Ｂでの電圧降下を１Ｖ以下にした方が好ましく、このような条件にするには、給電配線９０及び共通配線９１Ａ，９１ＢがＡｌ系の３２インチのパネルでは、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜３４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１Ａ，９１ＢがＡｌ系の４０インチのパネルでは、給電配線９０及び共通配線９１Ａ，９１ＢがＡｌ系の場合、膜厚Ｈが３．８０μｍ〜６μｍ、幅ＷLが２７．８μｍ〜４４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。
【０１２１】
総じてＡｌ系の給電配線９０及び共通配線９１Ａ，９１Ｂの場合、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜４４μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。
同様に、給電配線９０及び共通配線９１Ａ，９１ＢがＣｕの３２インチのパネルでは、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜３４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１Ａ，９１ＢがＣｕの４０インチのパネルでは、給電配線９０及び共通配線９１Ａ，９１ＢがＣｕ系の場合、膜厚Ｈが１．９９μｍ〜６μｍ、幅ＷLが１４．６μｍ〜４４．０μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
【０１２２】
総じてＣｕの給電配線９０及び共通配線９１Ａ，９１Ｂの場合、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
したがって、給電配線９０及び共通配線９１Ａ，９１ＢとしてＡｌ系材料又はＣｕを適用した場合、ディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂは、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
【０１２３】
以上のように、対向電極２０ｃに導通した共通配線９１Ａ，９１Ｂがトランジスタ２１〜２３の電極とは別層で形成されているから、共通配線９１Ａ，９１Ｂを厚膜にすることができ、共通配線９１Ａ，９１Ｂを低抵抗化することができる。そして、低抵抗な共通配線９１Ａ，９１Ｂが対向電極２０ｃに導通しているから、対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全てのサブピクセル電極２０ａに同じ電位を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。
【０１２４】
また、ディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化することが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、サブピクセル電極２０ａの間に選択配線８９、給電配線９０、共通配線９１Ａ，９１Ｂが設けられているため、画素開口率の減少を最小限に抑えることができる。
【０１２５】
また、平坦化膜３３及び保護絶縁膜３２の溝に埋設され且つ平坦化膜３３からの表面から突出した給電配線９０がトランジスタ２１〜２３の電極とは別層で形成されているから、給電配線９０を厚膜にすることができ、給電配線９０を低抵抗化することができる。低抵抗な給電配線９０が薄膜の供給線Ｚにそれぞれ積層されているから、供給線Ｚの電圧降下を抑えることができ、更には供給線Ｚ及び給電配線９０の信号遅延を抑えることができる。例えば、仮に給電配線９０がない場合にディスプレイパネル１を大画面化したときには、供給線Ｚの電圧降下によって面内の発光強度のムラが発生したり、発光しない有機ＥＬ素子２０が存在したりするおそれがある。しかしながら、本実施形態では、低抵抗な給電配線９０が供給線Ｚに導通しているから、面内の発光強度のムラを抑えることができ、更に発光しない有機ＥＬ素子２０をなくすことができる。
【０１２６】
更に、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができる。更に、平面視して垂直方向に隣り合うサブピクセル電極２０ａの間に幅の狭い給電配線９０が設けられているから、画素開口率の減少を最小限に抑えることができる。
【０１２７】
また、走査線Ｘに積層された選択配線８９を厚膜にしたから、走査線Ｘ及び選択配線８９の信号遅延を抑えることができる。即ち、水平方向のサブピクセルＰの列に着目した場合、シフトパルスがどのサブピクセルＰでも遅延せずに同時にハイレベルになる。また、選択配線８９を厚くすることで選択配線８９を低抵抗化したので、選択配線８９の幅を狭くすることができる。そのため、画素開口率の減少を最小限に抑えることができる。
【０１２８】
また、凸設された選択配線８９及び共通配線９１Ａ，９１Ｂが厚く設けられているから、有機ＥＬ層２０ｂを湿式塗布法によって色ごとに塗り分けることができる。そのため、サブピクセルＰの間を仕切るバンクを別途設ける必要がなくなり、ディスプレイパネル１を簡単に製造することができる。
【０１２９】
〔変形例１〕
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
【０１３０】
上記実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。例えば、駆動トランジスタ２３がＰチャネル型の電界効果トランジスタの場合には、駆動トランジスタ２３のドレイン２３ｄが有機ＥＬ素子２０のサブピクセル電極２０ａに導通し、ソース２３ｓが供給線Ｚに導通する。
【０１３１】
〔変形例２〕
また、上記実施形態では、信号線Ｙがゲートレイヤーからパターニングされたものであるが、信号線Ｙがドレインレイヤーからパターニングされたものでも良い。この場合、走査線Ｘ及び供給線Ｚがゲートレイヤーからパターニングされたものとなり、信号線Ｙが走査線Ｘ及び供給線Ｚよりも上層になる。
【０１３２】
〔変形例３〕
また、上記実施形態では、行毎に、赤サブピクセルＰｒの有機ＥＬ層２０ｂ、緑サブピクセルＰｇの有機ＥＬ層２０ｂ、青サブピクセルＰｂの有機ＥＬ層２０ｂの順に繰り返し配列したが、必ずしもこの順に配列しなくてもよい。
【０１３３】
〔変形例４〕
また、上記各実施形態では、対向電極２０ｃを有機ＥＬ素子２０のカソードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のアノードとしたが、対向電極２０ｃを有機ＥＬ素子２０のアノードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のカソードとしてもよい。
【０１３４】
〔変形例５〕
また上記各実施形態では、保持トランジスタ２２のドレイン２２ｄは、供給線Ｚに接続されていたが、これに限らず、保持トランジスタ２２のドレイン２２ｄは駆動トランジスタ２３のドレイン２３ｄと導通せずに走査線Ｘに接続されていてもよい。
なお、整合性のある限り、上記変形例を複数組み合わせても差し支えない。
【図面の簡単な説明】
【０１３５】
【図１】ディスプレイパネル１の画素３を示した平面図である。
【図２】ディスプレイパネル１のサブピクセルＰの等価回路図である。
【図３】赤サブピクセルＰｒの電極を示した平面図である。
【図４】緑サブピクセルＰｇの電極を示した平面図である。
【図５】青サブピクセルＰｂの電極を示した平面図である。
【図６】図３〜図５に示された面VI−VIの矢視断面図である。
【図７】ディスプレイパネル１の駆動方法を説明するためのタイミングチャートである。
【図８】ディスプレイパネル１の別の駆動方法を説明するためのタイミングチャートである。
【図９】各サブピクセルの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。
【図１０】３２インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。
【図１１】３２インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積と電流密度の相関を示すグラフである。
【図１２】４０インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。
【図１３】４０インチのディスプレイパネル１の給電配線９０及び共通配線９１Ａ，９１Ｂのそれぞれの断面積と電流密度の相関を示すグラフである。
【符号の説明】
【０１３６】
２  絶縁基板
２０ａ  サブピクセル電極
２０ｂ  有機ＥＬ層（発光層）
２０ｃ  対向電極
２１  スイッチトランジスタ（第二トランジスタ）
２２  保持トランジスタ（第二トランジスタ）
２３  駆動トランジスタ（第一トランジスタ）
２１ｓ、２２ｓ、２３ｓ  ソース
２１ｄ、２２ｄ、２３ｄ  ドレイン
２１ｇ、２２ｇ、２３ｇ  ゲート
３２  保護絶縁膜（絶縁膜）
３３  平坦化膜（絶縁膜）
３４  溝
９０  給電配線
Ｐｒ  赤サブピクセル
Ｐｇ  緑サブピクセル
Ｐｒ  青サブピクセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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