(57)【要約】【課題】  磁化容易軸方向に対して斜めに延びる書き込み線を用いたセルアレイを実現可能な磁気記憶装置を提供する。【解決手段】  磁気記憶装置は、直交するｘ軸およびｙ軸からなる第１平面上の座標（ｘ，ｙ）上に設けられた複数のＭＴＪ素子を有するメモリセルアレイＭＣＡを含む。第１、第２書き込み線Ｗ１、Ｗ２は、ＭＴＪ素子を挟む。第１書き込み線は、ＭＴＪ素子の磁化容易軸方向と直交せず且つ平行でない方向に延びる。第１、第２書き込み線ドライバＷ１Ｄ、Ｗ２Ｄはそれぞれ第１、第２書き込み線の両端に接続される。少なくとも１つの第１書き込み線の一端はメモリセルアレイの上端または下端を通り、他端はメモリセルアレイの左端または右端を通る。少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。【選択図】      図６
2006086362.tif 000002
【特許請求の範囲】
【請求項１】
直交するｘ軸およびｙ軸からなる第１平面上の座標（ｘ，ｙ）上（ｘは０以上ｍ（ｍは自然数）以下の整数、ｙは０以上ｎ（ｎは自然数）以下の整数）に設けられた複数のＭＴＪ素子を有する矩形状のメモリセルアレイと、
前記ＭＴＪ素子を通り、前記ＭＴＪ素子の磁化容易軸方向と直交せず且つ平行でない方向に延びる複数の第１書き込み線と、
前記第１書き込み線とともに前記ＭＴＪ素子を挟むように延びる複数の第２書き込み線と、
前記第１書き込み線の両端に接続された複数の第１書き込み線ドライバと、
前記第２書き込み線の両端に接続された複数の第２書き込み線ドライバと、
を具備し、
少なくとも１つの前記第１書き込み線の一端は前記メモリセルアレイの上端または下端を通り、他端は前記メモリセルアレイの左端または右端を通り、
少なくとも１つの前記第１書き込み線の両端に接続された１対の前記第１書き込み線ドライバの一方は前記メモリセルアレイの前記上端の外側または前記下端の外側に位置し、他方は前記メモリセルアレイの前記左端の外側または右端の外側に位置する、
ことを特徴とする磁気記憶装置。
【請求項２】
前記複数の第１書き込み線が、ｙ＝−（１／ａ）ｘにより表される直線（ａは自然数）に沿って延び、
第ｓ（ｓは０以上の整数）番目の前記第１書き込み線が、ｓ＝０乃至ａｎの範囲で座標（０，ｓ／ａ）を通り、ｓ＝ａｎ＋１乃至ａｎ＋ｍの範囲で座標（ｓ−ａｎ，ｎ）を通り、
座標（ｘ，ｙ）の前記ＭＴＪ素子に情報を書き込む際に、ｓ＝ｘ＋ａｙにより表される第ｓ番目の前記第１書き込み線に電流が供給される、
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
前記複数の第１書き込み線が、ｙ＝−ａｘにより表される直線に沿って延び、
第ｔ（ｔは０以上の整数）番目の前記第２書き込み線が、ｔ＝０乃至ａｍの範囲で座標（ｔ／ａ，０）を通り、ｔ＝ａｍ＋１乃至ａｍ＋ｎの範囲で座標（ｍ，ｔ−ａｍ）の前記を通り、
座標（ｘ，ｙ）の前記ＭＴＪ素子に情報を書き込む際に、ｔ＝ａｘ＋ｙにより表されるｔ番目の前記第１書き込み線に電流が供給される、
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項４】
直交するｘ軸およびｙ軸からなる平面上の座標（ｘ，ｙ）上（ｘは０以上ｍ（ｍは自然数）以下の整数、ｙは０以上ｎ（ｎは自然数）以下の整数）に設けられた複数のＭＴＪ素子を有する矩形状のメモリセルアレイと、
前記ＭＴＪ素子を通り、前記ｘ軸に沿って延びる複数の第１書き込み線と、
前記第１書き込み線とともに前記ＭＴＪ素子を挟み、前記ｙ軸に沿って延びる複数の第２書き込み線と、
前記ＭＴＪ素子を通り、書き込み対象の前記ＭＴＪ素子を通る前記第１書き込み線および前記第２書き込み線から発生する磁界の合成磁界が向かう方向に沿った磁界を発生させる方向に延びる複数の第３書き込み線と、
前記第１書き込み線の両端に接続された複数の第１書き込み線ドライバと、
前記第２書き込み線の両端に接続された複数の第２書き込み線ドライバと、
前記第３書き込み線の両端に接続された複数の第３書き込み線ドライバと、
を具備し、
少なくとも１つの前記第３書き込み線の一端は前記メモリセルアレイの上端または下端を通り、他端は前記メモリセルアレイの左端または右端を通り、
少なくとも１つの前記第３書き込み線の両端に接続された１対の前記第３書き込み線ドライバの一方は前記メモリセルアレイの前記上端の外側または前記下端の外側に位置し、他方は前記メモリセルアレイの前記左端の外側または右端の外側に位置する、
ことを特徴とする磁気記憶装置。
【請求項５】
前記複数の第３書き込み線が、ｙ＝−ｘにより表される直線に沿って延び、
第ｐ（ｐは０以上の整数）番目の前記第３書き込み線が、ｐ＝０乃至ｎの範囲で座標（０，ｐ）の前記ＭＴＪ素子を通り、ｐ＝ｎ＋１乃至ｎ＋ｍの範囲で座標（ｐ−ｎ，ｎ）の前記ＭＴＪ素子を通り、
座標（ｘ，ｙ）の前記ＭＴＪ素子に情報を書き込む際に、ｐ＝ｘ＋ｙにより表されるｐ番目の前記第３書き込み線に電流が供給される、
ことを特徴とする請求項４に記載の磁気記憶装置。
【請求項６】
前記複数の第３書き込み線が、ｙ＝ｘにより表される直線に沿って延び、
第ｑ（ｑは０以上の整数）番目の前記第３書き込み線が、ｑ＝０乃至ｍの範囲で座標（ｍ−ｑ，０）の前記ＭＴＪ素子を通り、ｑ＝ｍ＋１乃至ｍ＋ｎの範囲で座標（０，ｑ−ｍ）の前記ＭＴＪ素子を通り、
座標（ｘ，ｙ）の前記ＭＴＪ素子に情報を書き込む際に、ｑ＝（ｍ−ｘ）＋ｙにより表されるｑ番目の前記第３書き込み線に電流が供給される、
ことを特徴とする請求項４に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶装置に関し、例えば、磁気記憶装置の書き込み線の配置方法およびデコード方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Magnetic Random Access Memory: MRAM）のＴＭＲ（Tunneling Magneto Resistive）効果を用いたメモリセルは、例えばＭＴＪ（Magnetic Tunnel Junction）素子と、一端がＭＴＪ素子と接続され、他端がグランド電位線と接続された選択トランジスタとから構成される。ＭＴＪ素子への情報の書き込みは、ビット線およびワード線が生成する合成磁界により２枚の強磁性体膜の相対的なスピンの向きを変えることにより行われる。
【０００３】
従来、ＭＴＪ素子を挟んで直交するビット線とワード線とによって発生させた合成磁界によってＭＴＪ素子の強磁性体膜のスピン方向を変えるのが一般的である。近時、USP6,714,445B2（特許文献１）において、ビット線およびワード線に加えて、ビット線およびワード線と直交しない第３の書き込み線を用いた書き込み動作方法が提案されている。一般に、複数のＭＴＪ素子間において、アステロイド曲線の形状の大きさのばらつき、形状の歪み、位置のずれ等が、その製造時に発生する。この結果、通常の書き込み電流による合成磁界では書き込みができない、または非選択のＭＴＪ素子の情報が容易に反転したりする等の誤書き込みが発生しやすくなる。３つの書き込み線を用いることにより、この誤書き込みに対する耐性を高くすることができると述べられている。
【０００４】
また、USP6,522,579B2（特許文献２）において、ディジット線（書き込みワード線）に対して直交しないビット線によって発生した磁界がＭＴＪ素子に印加される実施例が提案されている。
【０００５】
しかしながら、特許文献１、２においては、ＭＴＪ素子に対して斜めの方向に延びる書き込み線を用いたセルアレイの構成方法、斜め書き込み線のソース・シンク回路の配置方法、斜め書き込み線のデコード方法、等に関する記載はなされていない。
【特許文献１】米国特許第6,714,445B2号明細書
【特許文献２】米国特許第6,522,579B2号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＴＪ素子に対して斜めの方向に延びる書き込み線を用いたセルアレイ構造を実現可能な磁気記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による磁気記憶装置は、直交するｘ軸およびｙ軸からなる第１平面上の座標（ｘ，ｙ）上（ｘは０以上ｍ（ｍは自然数）以下の整数、ｙは０以上ｎ（ｎは自然数）以下の整数）に設けられた複数のＭＴＪ素子を有する矩形状のメモリセルアレイと、前記ＭＴＪ素子を通り、前記ＭＴＪ素子の磁化容易軸方向と直交せず且つ平行でない方向に延びる複数の第１書き込み線と、前記第１書き込み線とともに前記ＭＴＪ素子を挟むように延びる複数の第２書き込み線と、前記第１書き込み線の両端に接続された複数の第１書き込み線ドライバと、前記第２書き込み線の両端に接続された複数の第２書き込み線ドライバと、を具備し、少なくとも１つの前記第１書き込み線の一端は前記メモリセルアレイの上端または下端を通り、他端は前記メモリセルアレイの左端または右端を通り、少なくとも１つの前記第１書き込み線の両端に接続された１対の前記第１書き込み線ドライバの一方は前記メモリセルアレイの前記上端の外側または前記下端の外側に位置し、他方は前記メモリセルアレイの前記左端の外側または右端の外側に位置する、ことを特徴とする。
【０００８】
本発明の第２の視点による磁気記憶装置は、直交するｘ軸およびｙ軸からなる平面上の座標（ｘ，ｙ）上（ｘは０以上ｍ（ｍは自然数）以下の整数、ｙは０以上ｎ（ｎは自然数）以下の整数）に設けられた複数のＭＴＪ素子を有する矩形状のメモリセルアレイと、前記ＭＴＪ素子を通り、前記ｘ軸に沿って延びる複数の第１書き込み線と、前記第１書き込み線とともに前記ＭＴＪ素子を挟み、前記ｙ軸に沿って延びる複数の第２書き込み線と、前記ＭＴＪ素子を通り、書き込み対象の前記ＭＴＪ素子を通る前記第１書き込み線および前記第２書き込み線から発生する磁界の合成磁界が向かう方向に沿った磁界を発生させる方向に延びる複数の第３書き込み線と、前記第１書き込み線の両端に接続された複数の第１書き込み線ドライバと、前記第２書き込み線の両端に接続された複数の第２書き込み線ドライバと、前記第３書き込み線の両端に接続された複数の第３書き込み線ドライバと、を具備し、少なくとも１つの前記第３書き込み線の一端は前記メモリセルアレイの上端または下端を通り、他端は前記メモリセルアレイの左端または右端を通り、少なくとも１つの前記第３書き込み線の両端に接続された１対の前記第３書き込み線ドライバの一方は前記メモリセルアレイの前記上端の外側または前記下端の外側に位置し、他方は前記メモリセルアレイの前記左端の外側または右端の外側に位置する、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、少ない書き込み電流によって情報の書き込みが可能で、且つメモリセルのアドレス（ｘ，ｙ）を用いて簡便に書き込み線をデコードできる磁気記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１実施形態）
第１実施形態は、書き込みワード線とビット線とが直交しない場合のメモリセルアレイ、ソース・シンク回路（ドライバ回路）の構成、および書き込み線をデコードする方法に関する。
【００１２】
本実施形態の具体的な説明に先立ち、ＭＴＪ素子の磁化容易軸方向（磁化反転方向）に直交せずまた平行でない方向に延びる書き込み線を用いた場合の書き込み方法について説明する。
【００１３】
図１は、磁性体のアステロイド曲線、および２つの書き込みが相互に直交している場合に発生する合成磁界を示している。アステロイド曲線の内側に磁界ベクトルが位置する磁界が印加された場合、磁性体の磁化方向（スピンの方向）は反転しない。一方、アステロイド曲線の外側に達する磁界ベクトルを有する磁界が印加された場合、磁化方向が反転する。
【００１４】
従来、典型的には、書き込みビット線および書き込みワード線（以下、書き込み線）の一方が、ＭＴＪ素子ＭＴＪの磁化容易軸方向（ＭＴＪ素子の長手方向）、すなわち図１のｘ軸方向に延び、他方が磁化容易軸方向に直交して、すなわちｙ軸方向に延びる。情報の書き込みの際、２本の書き込み線に電流を流すことにより、ｙ軸方向に沿って発生する磁界Ｈ１と、ｘ軸方向に沿って発生する磁界Ｈ２との合成磁界Ｈ１＋Ｈ２がＭＴＪ素子に印加される。このような動作により、ＭＴＪ素子の一方の強磁性体膜のスピンの方向を変化させる。
【００１５】
ワード線とビット線とが直交している場合、合成磁界のベクトルをアステロイド曲線の外側に位置させるには、書き込み線に大きな電流を印加する必要がある。図１に例示される大きさの磁界Ｈ１、磁界Ｈ２では、合成磁界Ｈ１＋Ｈ２のベクトルがアステロイド曲線の外側に達しない。
【００１６】
図２は、磁性体のアステロイド曲線、および２本の書き込み線が相互に直交していない場合の合成磁界を示している。２本の書き込み線は、それぞれｘ軸およびｙ軸に沿って配置されていない。このため、図２に示すように、一方の書き込み線が発生する磁界Ｈ１は、ｘ軸から時計回りにやや回転した方向に沿って発生する。同様に、他方の書き込み線が発生する磁界Ｈ２は、ｙ軸から反時計回りにやや回転した方向に沿って発生する。このため、図１の場合と同じ大きさの磁界Ｈ１、Ｈ２によっても合成磁界Ｈ１＋Ｈ２のベクトルがアステロイド曲線の外側に達する。すなわち、２本の書き込み線を相互に非直交とすることにより、直交する場合より小さい電流によって、情報を書き込むことができる。また、非直交の書き込み線により、２本の書き込み線が相互に直交する場合では書き込みに不十分な電流によっても書き込みが可能となる。
【００１７】
次に、図３乃至図７を参照して、第１実施形態について説明する。まず、図２に示す方向に磁界を発生させるための２種の書き込み線（書き込みビット線および書き込みワード線）の配置の方法について説明する。図３は、第１実施形態に係るＭＴＪ素子と２つの書き込み線との関係を示す図である。図３に示すように、従来と同様に、読み出しワード線ＲＷが延びる方向であるｘ軸に磁化容易軸方向が沿うようにＭＴＪ素子ＭＴＪが配置される。読み出しビット線ＲＢは、磁化容易軸方向に直交するｙ軸に沿って配置される。
【００１８】
書き込みに必要な２種の書き込み線のうち、一方の書き込み線（第２書き込み線）Ｗ２がｙ＝−ａｘ＋ｂ（ａ、ｂは定数）により表される直線に沿って配置される。もう一方の書き込み線（第１書き込み線）Ｗ１は、ｙ＝−（１／ａ）ｘ＋ｃ（ｃは定数）により表される直線に沿って配置される。なお、図３では、ａ＝２の場合を例示している。書き込み線Ｗ１は、書き込み線Ｗ１が延びる方向に直交する方向に磁界Ｈ１を発生する。書き込み線Ｗ２は、書き込み線Ｗ２が延びる方向に直交する方向に磁界Ｈ２を発生する。磁界Ｈ１、Ｈ２の合成磁界Ｈ１＋Ｈ２の大きさは、図２を用いて説明したように、磁界Ｈ１、Ｈ２がｘ軸、ｙ軸に沿った場合より大きい。よって、方向が直交する場合と同じ大きさの２つの磁界Ｈ１、Ｈ２を用いても、書き込みのマージンを大きく取ることができる。
【００１９】
図４は、本発明の第１実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図である。磁気記憶装置は、メモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、例えば矩形状に構成され、複数のメモリセルを有する。図５に示すように、メモリセルアレイＭＣＡは、相互に直交するｘ軸およびｙ軸からなる平面（第１平面）を有し、座標（ｘ，ｙ）にメモリセルが設けられる。ここで、ｘ、ｙは、それぞれ０以上の整数である。各メモリセルとして、ＴＭＲ効果を用いて情報を記憶可能なように構成された種々のＭＴＪ素子を用いることができる。典型的には、ＭＴＪ素子は、少なくとも２枚の強磁性膜と、これら強磁性膜に挟まれた絶縁膜と、を有する。強磁性体膜の一方は、その磁化の方向が一方向に固定されており、一般的にピン層と呼ばれる。もう一方の強磁性体膜は、磁化の方向がピン層の磁化の方向と平行または反平行を取ることが可能なように構成されており、一般的にはフリー層と呼ばれる。フリー層の磁界の方向は、フリー層に印加される磁界により変化する。フリー層に印加される磁界は、例えばフリー層を挟む２つの書き込み線により発生する。
【００２０】
メモリセルアレイＭＣＡにおいて、各読み出しワード線ＲＷは、ｙ座標が同じＭＴＪ素子を通るようにｘ軸方向に沿って延び、各読み出しビット線ＲＢは、ｘ座標が同じＭＴＪ素子を通るようにｙ軸方向に沿って延びる。すなわち座標（ｘ，ｙ）は、読み出しの際のアドレスに一致する。
【００２１】
各ＭＴＪ素子ＭＴＪの２つの強誘電体膜の一方は、読み出しビット線ＲＢと電気的に接続されている。読み出しビット線ＲＢは、例えば情報の読み出しの際に読み出し対象のＭＴＪ素子に印加される読み出し電圧を印加可能な回路と接続されている。
【００２２】
２つの強誘電体膜の他方は、各ＭＴＪ素子に対して設けられた選択トランジスタ（図示せぬ）の一端と接続される。選択トランジスタのゲートは読み出しワード線ＲＷと接続され、１つの読み出しワード線ＲＷには、同じｙ軸の座標を有する複数の選択トランジスタのゲートが接続される。読み出しワード線ＲＷは読み出しワード線デコーダ（図示せぬ）と接続される。外部から磁気記憶装置に供給されるアドレス信号に応じて読み出し対象のＭＴＪ素子ＭＴＪに対する読み出しワード線ＲＷが活性化する。選択トランジスタの他端は、読み出しに必要な、電流コンベヤー、センスアンプ等の読み出し回路が接続される（図示せぬ）。
【００２３】
図４に示すように、メモリセルアレイＭＣＡの平面に沿って延びる複数の書き込み線Ｗ１が設けられる。また、メモリセルアレイＭＣＡの平面に沿った平面上で、書き込み線Ｗ１と異なる方向に延びる複数の書き込み線Ｗ２が設けられる。書き込み線Ｗ１、Ｗ２は、相互に交差し、各交差位置でＭＴＪ素子を挟むように配置される。書き込み線Ｗ１、Ｗ２の本数は、書き込み線Ｗ１、Ｗ２の平面上での傾きに応じて、全てのＭＴＪ素子の上方または下方を書き込み線Ｗ１、Ｗ２が通るように決定される。書き込み線Ｗ１、Ｗ２の傾きは、図３を用いて説明したように、書き込み線Ｗ１、Ｗ２が発生する磁界Ｈ１、Ｈ２が少ない場合でもＭＴＪ素子に書き込みができるように決定される。書き込み線Ｗ１、Ｗ２の傾きは、例えば、一方がｙ＝−２ｘの直線に沿い、他方がｙ＝−（１／２）ｘの直線に沿う。
【００２４】
メモリセルアレイＭＣＡの周囲に書き込み線ドライバ群Ｗ１ＤＧが設けられる。書き込み線ドライバ群Ｗ１ＤＧは、複数の書き込み線ドライバ（第１書き込み線ドライバ）Ｗ１Ｄから構成され、矩形のメモリセルアレイＭＣＡの場合、各辺に沿って延びる。各書き込み線ドライバＷ１Ｄは、１つの書き込み線Ｗ１の両端に接続され、電流を流し込むソース回路および（または）電流を引抜くシンク回路を有し、書き込み線デコーダ（図示せぬ）からの制御信号ＣＮＴｓに応じた書き込み線ドライバＷ１Ｄのソース回路またはシンク回路が動作するように構成されている。制御信号ＣＮＴｓは、書き込み対象のＭＴＪ素子ＭＴＪを通る書き込み線Ｗ１に電流が流れるように、所定の書き込み線ドライバＷ１Ｄを制御する旨の情報を含む。書き込み対象のＭＴＪ素子ＭＴＪを通る１つの書き込み線Ｗ１と接続された１対の書き込み線ドライバＷ１Ｄは、書き込まれる情報に応じた向きの電流が流れるように、一方のソース回路が動作し、他方のシンク回路が動作する。
【００２５】
書き込み線ドライバ群Ｗ１ＤＧの周囲に書き込み線ドライバ群Ｗ２ＤＧが設けられる。書き込み線ドライバ群Ｗ２ＤＧは、複数の書き込み線ドライバＷ２Ｄ（第２書き込み線ドライバ）から構成され、矩形のメモリセルアレイＭＣＡの場合、各辺に沿って延びる。各書き込み線ドライバＷ２Ｄは、１つの書き込み線Ｗ２の両端に接続され、ソース回路および（または）シンク回路を有し、書き込み線デコーダ（図示せぬ）からの制御信号ＣＮＴｔに応じた書き込み線ドライバＷ２Ｄのソース回路またはシンク回路が動作するように構成されている。制御信号ＣＮＴｔは、書き込み対象のＭＴＪ素子ＭＴＪを通る書き込み線Ｗ２に電流が流れるように、所定の書き込み線ドライバＤ２を制御する旨の情報を含む。書き込み対象のＭＴＪ素子ＭＴＪを通る１つの書き込み線Ｗ２と接続された１対の書き込み線ドライバＤ２は、書き込まれる情報に応じた向きの電流が流れるように、一方のソース回路が動作し、他方のシンク回路が動作する。
【００２６】
書き込み線ドライバ群Ｗ１ＤＧが、書き込み線ドライバ群Ｗ２ＤＧの外側に配置された構成を例示しているが、これらの関係が逆転していても構わない。また、例えば書き込み線ドライバ群Ｗ１ＤＧの一部のみが、書き込み線ドライバ群Ｗ２ＤＧの内側に設けられる構成とすることも可能である。
【００２７】
次に、図６を参照して、書き込みの際のデコードの方法について説明する。図６は、第１実施形態に係るメモリセルアレイＭＣＡおよび書き込み線ドライバ群Ｗ１ＤＧ、Ｗ２ＤＧを示す図である。なお、図面の簡略化のために、ＭＴＪ素子ＭＴＪは、図６において省略されているが、図５と同様に実線により表される行列上の座標（ｘ，ｙ）により表される各点上に設けられる。ｘは読み出しワード線の座標、ｙは読み出しビット線の座標に対応し、ｘ＝０乃至６３、ｙ＝０乃至６３の整数の場合が例示されている。
【００２８】
図６に示すように、書き込み線Ｗ１（破線により図示）は、ｙ＝−（１／２）ｘにより表される直線に沿って延びる。書き込み線Ｗ２（一点鎖線により図示）は、ｙ＝−２ｘにより表される直線に沿って延びる。
【００２９】
書き込み線ドライバ群Ｗ１ＤＧは、１９０対の書き込み線ドライバＷ１Ｄを有する。ある１つの書き込み線Ｗ１の両端に接続された一対の書き込み線ドライバＷ１Ｄのうち、１つのアドレスにより、一方のソース回路と他方のシンク回路が共に動作する。
【００３０】
メモリセルアレイＭＣＡの周囲に書き込み線ドライバ群Ｗ１Ｄが設けられる。書き込み線ドライバ群Ｗ１ＤＧのメモリセルアレイＭＣＡの下の辺に沿った部分は、アドレスｓ＝０乃至６２のいずれか１つを有する書き込み線ドライバＷ１Ｄの対の一方を含む。各書き込み線ドライバＷ１Ｄ内の番号は、書き込み線ドライバＷ１Ｄのアドレスを示している。書き込み線ドライバ群Ｗ１ＤＧのメモリセルアレイＭＣＡの右の辺に沿った部分は、アドレスｓ＝６３乃至１８９のいずれか１つを有する書き込み線ドライバＷ１Ｄの各対の一方を含む。
【００３１】
書き込み線ドライバ群Ｗ１ＤＧのメモリセルアレイＭＣＡの左の辺に沿った部分は、アドレスｓ＝０乃至１２６のいずれか１つを有する書き込み線ドライバＷ１Ｄの各対の他方を含む。書き込み線ドライバ群Ｗ１ＤＧのメモリセルアレイＭＣＡの上の辺に沿った部分は、アドレスｓ＝１２７乃至１８９のいずれか１つを有する書き込み線ドライバＷ１Ｄの各対の他方を含む。
【００３２】
書き込み線ドライバ群Ｗ１Ｄの周囲に書き込み線ドライバ群Ｗ２ＤＧが設けられる。書き込み線ドライバ群Ｗ２ＤＧのメモリセルアレイＭＣＡの下の辺に沿った部分は、アドレスｔ＝０乃至１２６のいずれか１つを有する書き込み線ドライバＷ２Ｄの各対の一方を含む。各書き込み線ドライバＷ２Ｄ内の番号は、書き込み線ドライバＷ２Ｄのアドレスを示している。書き込み線ドライバ群Ｗ２ＤＧのメモリセルアレイＭＣＡの右の辺に沿った部分は、アドレスｔ＝１２７乃至１８９のいずれか１つを有する書き込み線ドライバＷ２Ｄの各対の一方を含む。
【００３３】
書き込み線ドライバ群Ｗ２ＤＧのメモリセルアレイＭＣＡの左の辺に沿った部分は、アドレスｔ＝０乃至６２のいずれか１つを有する書き込み線ドライバＷ２Ｄの各対の他方を含む。書き込み線ドライバ群Ｗ２ＤＧのメモリセルアレイＭＣＡの上の辺に沿った部分は、アドレスｔ＝６３乃至１８９のいずれか１つを有する書き込み線ドライバＷ２Ｄの各対の他方を含む。
【００３４】
座標（０，０）を通過する書き込み線Ｗ１の両端は、アドレスｓ＝０を有する一対の書き込み線ドライバＷ１Ｄと接続される。同様に、ｓ＝０乃至１２６の範囲で座標（０，ｓ／２）を通る書き込み線Ｗ１の両端が、アドレスｓ＝０乃至１２６を有する一対の書き込み線ドライバＷ１Ｄとそれぞれ接続される。ｓ＝１２７乃至１８９の範囲で座標（ｓ−１２６，６３）を通る書き込み線Ｗ１の両端がアドレスｓ＝１２７乃至１８９を有する一対の書き込み線ドライバＷ１Ｄとそれぞれ接続される。すなわち、アドレスｓ＝０乃至１８９を有する一対の書き込み線ドライバＷ１Ｄとそれぞれ接続される各書き込み線Ｗ１は、ｘ＋２ｙ＝ｓにより表される直線上に配置される。
【００３５】
座標（０，０）を通過する書き込み線Ｗ２の両端は、アドレスｔ＝０を有する一対の書き込み線ドライバＷ２Ｄと接続される。同様に、ｔ＝０乃至１２６の範囲で座標（ｔ／２,０）を通る書き込み線Ｗ２の両端が、アドレスｔ＝０乃至１２６を有する一対の書き込み線ドライバＷ２Ｄとそれぞれ接続される。ｔ＝１２７乃至１８９の範囲で座標（６３，ｔ−１２６）を通る書き込み線Ｗ２の両端がアドレスｓ＝１２７乃至１８９を有する一対の書き込み線ドライバＷ２Ｄとそれぞれ接続される。すなわち、アドレスｔ＝０乃至１８９を有する一対の書き込み線ドライバＷ２Ｄとそれぞれ接続される各書き込み線Ｗ２は、２ｘ＋ｙ＝ｔにより表される直線上に配置される。
【００３６】
以上述べたように、各書き込み線Ｗ１がｘ軸およびｙ軸の何れとも直交していない。よって、ある書き込み線Ｗ１は、その両端がメモリセルアレイＭＣＡの対向する２つの辺（上辺と下辺、右辺と左辺）に亘る。一方、ある書き込み線Ｗ１は、その両端が隣接する２つの辺（上辺と左辺、下辺と右辺）に亘る。これに合わせて、ある１つの書き込み線Ｗ１の両端に接続された１対の書き込み線ドライバＷ１Ｄは、メモリセルアレイＭＣＡの対向する２つの辺の外側に位置する。また、ある１つの書き込み線Ｗ１の両端に接続された１対の書き込み線ドライバＷ１Ｄは、メモリセルアレイＭＣＡの隣接する２つの辺の外側に位置する。書き込み線Ｗ２、書き込み線ドライバＷ２Ｄに関しても同じである。
【００３７】
次に、図６の構成のメモリセルアレイＭＣＡおよび書き込み線ドライバＷ１Ｄ、Ｗ２Ｄのデコードの方法について説明する。上記したように、アドレスｓ＝０乃至１８９を有する一対の書き込み線ドライバＷ１Ｄとそれぞれ接続される各書き込み線Ｗ１は、ｘ＋２ｙ＝ｓにより表される直線上に配置される。また、アドレスｔ＝０乃至１８９を有する一対の書き込み線ドライバＷ２Ｄとそれぞれ接続される各書き込み線Ｗ２は、２ｘ＋ｙ＝ｔにより表される直線上に配置される。よって、座標（ｘ，ｙ）上のＭＴＪ素子ＭＴＪへの書き込みに用いられる書き込み線Ｗ１Ｄのアドレスｓおよび書き込み線Ｗ２Ｄのアドレスｔは、２つの式ｘ＋２ｙ＝ｓ、２ｘ＋ｙ＝ｔにｘ，ｙを代入することにより求められる。
【００３８】
例えば、座標（０，０）上のＭＴＪ素子ＭＴＪへの書き込みには、（ｓ，ｔ）＝（０，０）のアドレスの書き込み線ドライバＷ１Ｄ、Ｗ２Ｄが用いられる。同様に、座標（１，０）の場合、書き込み線Ｗ１Ｄ、Ｗ２Ｄのアドレスは、（ｓ，ｔ）＝（１，２）であり、座標（０，１）の場合、書き込み線Ｗ１Ｄ、Ｗ２Ｄのアドレスは、（ｓ，ｔ）＝（２，１）である。すなわち、ＭＴＪ素子ＭＴＪのアドレスを加算回路を用いることにより、書き込みの際のデコードを容易に行うことができる。
【００３９】
なお、図６の各書き込み線ドライバの配置は、例示である。すなわち、各書き込み線ドライバＷ１Ｄを、書き込み線ドライバ群Ｗ１ＤＧ内でどこに配置するかは、図６の構成に限られない。特に、隣合う辺の境界の書き込み線ドライバ、例えばアドレスｓ＝１２６、１２７の書き込み線ドライバＷ１Ｄは、メモリセルアレイＭＣＡの上、左のどちらの辺に沿って設けれていても良い。書き込み線ドライバＷ２Ｄに関しても同じである。
【００４０】
図７は、書き込み用のアドレス（ｓ，ｔ）を生成するための回路を示している。図７に示すように、外部から入出力制御回路Ｉ／Ｏを介したアドレス信号Ａｘｙは、加算回路ＡＤに供給される。加算回路ＡＤＤは、アドレス信号Ａｘｙに含まれるｘ、ｙの情報をｓ＝ｘ＋２ｙ、ｔ＝２ｘ＋ｙに変換し、それぞれの情報を含む信号Ａｓ、Ａｔを出力する。
【００４１】
信号Ａｓは書き込み線デコーダＷ１ＤＣに供給され、信号Ａｔは書き込み線デコーダＷ２ＤＣに供給される。書き込み線デコーダＷ１ＤＣは、信号Ａｓに含まれるｓに関するアドレス情報を用いて、所定のアドレスｓの書き込み線ドライバＷ１Ｄを制御する制御信号ＣＮＴｓを出力する。同様に、書き込み線デコーダＷ２ＤＣは、信号Ａｔに含まれるｔに関するアドレス情報を用いて、所定のアドレスｔの書き込み線ドライバＷ２Ｄを制御する制御信号ＣＮＴｔを出力する。なお、読み出しの際のデコードは、通常の方法どおり、アドレス信号Ａｘｙがそのまま用いられる。
【００４２】
なお、上記説明で、書き込み線のアドレスｓ，ｔが、ｓ＝ｘ＋２ｙ、ｔ＝２ｘ＋ｙにより表される書き込み線Ｗ１および書き込み線Ｗ２の配置を例に取り説明した。この関係は、一般解としてｔ＝ｘ＋ａｙ、ｔ＝ａｘ＋ｙにより表すことができる（ａは自然数）。
【００４３】
さらに、ＭＴＪ素子の座標が（０，０）乃至（６３，６３）の場合を例に取り説明した。しかしながら、これに限られず、座標（０，０）乃至（ｍ，ｎ）を有するメモリセルアレイＭＣＡの場合、以下のように表すことができる。すなわち、各書き込み線Ｗ１が、ｙ＝−（１／ａ）ｘに沿って延び、各書き込み線Ｗ２がｙ＝−ａｘに沿って延びる。そして、第ｓ（ｓは０以上の整数）番目の書き込み線Ｗ１は、ｓ＝０乃至ａｎの範囲で座標（０，ｓ／ａ）を通り、ｓ＝ａｎ＋１乃至ａｎ＋ｍの範囲で座標（ｓ−ａｎ，ｎ）を通る。また、第ｔ（ｔは０以上の整数）番目の書き込み線Ｗ２は、ｔ＝０乃至ａｍの範囲で座標（ｔ／ａ，０）を通り、ｔ＝ａｍ＋１乃至ａｍ＋ｎの範囲で座標（ｍ，ｔ−ａｍ）を通る。
【００４４】
本発明の第１実施形態に係る磁気記憶装置によれば、ＭＴＪ素子ＭＴＪの磁化容易軸に対して斜めの方向に延びる書き込み線Ｗ１、Ｗ２を有し、書き込み線ドライバ群Ｗ１ＤＧ、Ｗ２ＤＧが、それぞれメモリセルアレイＭＣＡの上下左右の辺に沿って配置される。書き込みの際に活性化されるべき書き込み線ドライバＷ１Ｄ、Ｗ２Ｄは、ＭＴＪ素子ＭＴＪのアドレスを用いた簡単な演算により特定される。よって、書き込み線Ｗ１、Ｗ２がＭＴＪ素子に対して斜めに配置されることにより少ない書き込み電流によって情報の書き込みが可能で、且つメモリセルのアドレス（ｘ，ｙ）を用いて簡便に書き込み線をデコードできる磁気記憶装置を実現できる。
【００４５】
（第２実施形態）
第１実施形態では、直交するｘ軸方向およびｙ軸方向に読み出しビット線ＲＢおよび読み出しワード線ＲＷがそれぞれ配置される平面において、ＭＴＪ素子ＭＴＪの磁化容易軸方向はｘ軸に沿い、書き込み線Ｗ１、Ｗ２はｘ軸およびｙ軸のいずれとも直交しない。このような構成により、ＭＴＪ素子の磁化容易軸方向に対して直交せずまた平行でもない書き込み線Ｗ１、Ｗ２が配置される。これに対して第２実施形態では、ＭＴＪ素子ＭＴＪの磁化容易軸方向がｘ軸およびｙ軸のいずれとも直交せず、一方の書き込み線がｘ軸またはｙ軸に沿う。そして、他方の書き込み線が、第１実施形態同様にｘ軸およびｙ軸の何れとも直交しない。このような構成により、磁化容易軸方向に対して斜めの方向に延びる書き込み線の配置が実現される。
【００４６】
図８は、本発明の第２実施形態に係る磁気記憶装置のＭＴＪ素子と２つの書き込み線との関係を示す図である。図８に示すように、ＭＴＪ素子ＭＴＪは、その磁化容易軸方向が、ｘ軸およびｙ軸の何れとも平行になっていない。また、書き込み線Ｗ１は、ｘ軸方向と平行に配置される。よって、書き込み線Ｗ１とＭＴＪ素子ＭＴＪの磁化容易軸方向とは、相互に直交せず、また平行の位置関係も有さない。書き込み線Ｗ２は、ｘ軸、ｙ軸、ＭＴＪ素子ＭＴＪの磁化容易軸方向の何れとも直交せず平行の位置関係も有さない。書き込み線Ｗ２の傾きは、ｙ＝−ａｘ＋ｂにより表される直線に沿って配置される。図８では、ａ＝２の場合を例示している。図８に示す構成によっても、図３を用いた説明と同様に、書き込みビット線および書き込みワード線が直交する場合に比べて少ない書き込み電流により情報を書き込むことができる。なお、読み出しワード線ＲＷおよび読み出しビット線ＲＢは、図５と同じく、それぞれｘ軸およびｙ軸に沿って配置される。
【００４７】
図９は、本発明の第２実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図である。メモリセルアレイＭＣＡは、第１実施形態と同じく複数のＭＴＪ素子（図示せぬ）を有する。ただし、図９のメモリセルアレイＭＣＡ内のＭＴＪ素子ＭＴＪは、その磁化容易軸方向が、図８と同じく、ｘ軸およびｙ軸の何れとも直交しない方向に延びる。図９に示すように、書き込み線Ｗ１は、ｘ軸に沿って延び、書き込み線ドライバ群Ｗ１ＤＧはメモリセルアレイＭＣＡの右の辺と左の辺に沿って配置される。書き込み線ドライバ群Ｗ１ＤＧを構成する各書き込み線ドライバＷ１Ｄには、書き込み線デコーダ（図示せぬ）からの制御信号ＣＮＴｙが供給される。書き込み線Ｗ２、書き込み線ドライバ群Ｗ２ＤＧに関しては、第１実施形態（図４）と同じである。
【００４８】
書き込み線ドライバＷ１Ｄ、Ｗ２Ｄのデコードは、従来の方法と第１実施形態とを組み合わせることにより実現できる。図１０は、第２実施形態のメモリセルアレイＭＣＡおよび書き込み線ドライバＷ１Ｄ、Ｗ２Ｄを示す図である。図１０に示すように、ｙ軸の座標がｙ（ｙは０以上の整数）である各書き込み線Ｗ１の両端は、アドレスｙの書き込み線ドライバＷ１Ｄとそれぞれ接続される。よって、ある１つの書き込み線Ｗ１の両端に接続された一対の書き込み線ドライバＷ１Ｄはｙ軸と平行な線に関して線対象である。
【００４９】
書き込み線ドライバＷ１Ｄのデコードは、アドレス（ｘ，ｙ）を用いて従来と同じ方法により行われ、例えば図７のアドレス信号Ａｘｙのアドレスｙを用いることにより行われる。一方、書き込み線ドライバＤ２のデコードは、第１実施形態同じく、図７に示す回路等を用いてｔ＝２ｘ＋ｙにより求められたアドレスｔを用いることにより行われる。また、第１実施形態と同じく、ｔ＝ａｘ＋ｙにより一般的に表される式により書き込み線のデコードを行うことが可能である。
【００５０】
本発明の第２実施形態に係る磁気記憶装置によれば、ｘ軸方向およびｙ軸方向に読み出しビット線ＲＢおよび読み出しワード線ＲＷがそれぞれ配置される平面において、ＭＴＪ素子ＭＴＪの磁化容易軸方向および一方の書き込み線（例えば書き込み線Ｗ２）がｘ軸およびｙ軸のいすれとも直交せず、他方の書き込み線（例えば書き込み線Ｗ１）がｘ軸に平行する。このため、第１実施形態と同じく、書き込み線Ｗ１、Ｗ２が、磁化容易軸方向に対して斜めに配置される。ｘ軸またはｙ軸に平行な書き込み線のデコードは従来と同じ方法により行われ、ｘ軸およびｙ軸の何れにも直交しない書き込み線のデコードは第１実施形態と同じ方法により行われる。よって、第２実施形態によっても、第１実施形態と同じく、少ない書き込み電流によって情報の書き込みが可能で、且つアドレス（ｘ，ｙ）を用いて簡便に書き込み線をデコードできる磁気記憶装置を実現できる。
【００５１】
なお、上記説明において、第１実施形態のアドレスｓ、ｔによりデコードされる直線のうち、ｔによりデコードされる直線を例にとり説明した。しかしながら、ｓ＝ｘ＋ａｙを用いて、書き込み線をデコードすることももちろん可能である。
【００５２】
（第３実施形態）
第３実施形態は、通常の、ｘ軸およびｙ軸に沿った２つの書き込み線に加えて、ＭＴＪ素子の磁化容易軸方向に対して斜めの方向に延びる補助書き込み線を用いた磁気記憶装置に関する。
【００５３】
まず、３つの書き込み線を用いて書き込みが行われるように構成された磁気記憶装置について説明する。図１１は、３つの書き込み線を有する磁気記憶装置の一部を示す断面図である。図１１に示すように、交点においてＭＴＪ素子ＭＴＪを挟むように書き込み線Ｗ１および書き込み線Ｗ２が設けられる。なお、書き込み線Ｗ１と書き込み線Ｗ２の上下関係は、図１１に示す場合と逆転していても構わない。
【００５４】
書き込み線Ｗ１および書き込み線Ｗ２は、相互に直交し、一方がＭＴＪ素子ＭＴＪの磁化容易軸方向に延び、他方が磁化容易軸方向に対して垂直な方向に延びる。図では、磁化容易軸方向に沿って書き込み線Ｗ２が延び、磁化容易軸方向と垂直な方向に書き込みビット線Ｗ１が延びる例を示している。
【００５５】
書き込み線Ｗ１の上方に、絶縁膜ＩＬ１を介して補助書き込み線（第３書き込み線）Ｗ３が設けられる。また、書き込み線Ｗ２の下方に、絶縁膜ＩＬ２を介して補助書き込み線（第４書き込み線）Ｗ４が設けられる。補助書き込み線Ｗ３は、書き込み線Ｗ１、Ｗ２が規定する面において、書き込み線Ｗ１、Ｗ２に対して例えば４５°の傾きを持った方向に延びる。補助書き込み線Ｗ４も同様に、書き込み線Ｗ１、Ｗ２が規定する面において、書き込み線Ｗ１、Ｗ２に対して４５°の傾きを持った方向に延びる。補助書き込み線Ｗ３、Ｗ４は、相互に直交する。補助書き込み線Ｗ３、Ｗ４の上下関係は、図１１に示す場合と逆転していても構わない。
【００５６】
図１２は、書き込み線を用いた、書き込みの動作を説明するための図である。図１２に示すように、書き込み線Ｗ１はｘ軸に沿って配置され、書き込み線Ｗ２はｙ軸に沿って配置される。補助書き込み線Ｗ４は、ｙ＝−ｘの直線に沿って配置される。書き込み線Ｗ１は磁界Ｈ１を発生し、書き込み線Ｗ２は磁界Ｈ２を発生し、補助書き込み線Ｗ４は磁界Ｈ４を発生する。ここで、図１２に示すように、書き込みが、ｙ軸の正方向に沿う磁界Ｈ１と、ｘ軸の正方向に沿う磁界Ｈ２により行われる場合を例示している。補助書き込み線Ｗ４を流れる電流の向きは、磁界Ｈ４が磁界Ｈ１、Ｈ２からなる合成磁界のベクトルが向かう方向に発生するように決定される。これにより、磁界Ｈ４が、書き込みの際、磁界Ｈ１、Ｈ２の合成磁界に付加され、より大きな合成磁界を得られる。よって、合成磁界の先端を、補助書き込み線無しの場合に比べて、書き込み線の電流を少なくすることができる。
【００５７】
図１２は、アステロイド曲線の第１象限の部分での合成磁界を用いて書き込まれる場合の例である。磁気記憶装置では、２つの書き込み線のそれぞれにより発生する磁界の方向（書き込み線を流れる電流の方向）の組み合わせに応じて、アステロイド曲線のどの２つの象限の合成磁界により２値の情報を書き込むかに種々の場合が有り得る。
【００５８】
図１３乃至図１６は、図１１のＭＴＪ素子ＭＴＪへの書き込みの際に印加される磁界とアステロイド曲線を示している。ここで、補助書き込み線Ｗ３がｙ＝ｘにより表される直線に沿い、補助書き込み線Ｗ４がｙ＝−ｘにより表される直線に沿った場合を例示している。
【００５９】
図１３では、アステロイド曲線の第１象限および第４象限での合成磁界を用いた書き込みの場合を示している。この場合、ｘ軸方向に沿う磁界Ｈｘは、ｘ軸の正方向にのみ発生すれば良く、磁界Ｈｘを発生させる書き込み線（ｙ軸に沿った書き込み線）は、一方向にのみ電流が流れるようにドライバ等が構成されていれば良い。
【００６０】
同様に、ｙ軸方向に沿う磁界Ｈｙは、２値の情報のいずれが書き込まれるかに応じて正方向または負方向に発生させられる必要がある。よって、磁界Ｈｙを発生させる書き込み線（ｘ軸に沿った書き込み線）は、両方向に電流が流れるように構成される必要がある。
【００６１】
また、補助書き込み線Ｗ３、Ｗ４による磁界も第１象限と第４象限とに発生する必要がある。これは、補助書き込み線Ｗ４による磁界Ｈ４を第１象限に発生させ、補助書き込み線Ｗ３による磁界Ｈ３を第４象限に発生させることにより達成されるので、２本の補助書き込み線Ｗ３、Ｗ４が必要である。なお、この場合、補助書き込み線Ｗ３、４において、一方向にのみ電流が流れれば良い。
【００６２】
２つの象限の他の組み合わせについて図１４乃至図１６においても同様であり、以下に簡単に説明する。すなわち、図１４の場合、第２象限および第３象限が用いられる。磁界Ｈｘがｘ軸の負の方向にのみ発生し、磁界Ｈｙがｙ軸の正または負の方向に発生するようにドライバ等が構成される。補助書き込み線Ｗ３、Ｗ４の電流の向きは、磁界Ｈ３が第２象限において発生し、磁界Ｈ４が第３象限において発生するように決定される。第２象限での書き込みの際は磁界Ｈ３が用いられ、第３象限での書き込みの際は磁界Ｈ４が用いられる。
【００６３】
図１５の場合、第１象限および第２象限が用いられる。磁界Ｈｘがｘ軸の正または負の方向に発生し、磁界Ｈｙがｙ軸の正の方向にのみ発生するようにドライバ等が構成される。補助書き込み線Ｗ３、Ｗ４の電流の向きは、磁界Ｈ３が第２象限において発生し、磁界Ｈ４が第１象限において発生するように決定される。第１象限での書き込みの際は磁界Ｈ４が用いられ、第２象限での書き込みの際は磁界Ｈ３が用いられる。
【００６４】
図１６の場合、第３象限および第４象限が用いられる。磁界Ｈｘがｘ軸の正または負の方向に発生し、磁界Ｈｙがｙ軸の負の方向にのみ発生するようにドライバ等が構成される。補助書き込み線Ｗ３、Ｗ４の電流の向きは、磁界Ｈ３が第４象限において発生し、磁界Ｈ４が第３象限において発生するように決定される。第３象限での書き込みの際は磁界Ｈ４が用いられ、第４象限での書き込みの際は磁界Ｈ３が用いられる。
【００６５】
次に、上記した書き込み方法を実現可能な磁気記憶装置のデコードの方法について説明する。図１７は、本発明の第３実施形態に係る磁気記憶装置の主に書き込みに関する主要部の構成を示す図である。読み出し系の回路に関しては、第１実施形態と同じである。
【００６６】
図１７に示すように、複数の書き込み線Ｗ１、Ｗ２は、それぞれＭＴＪ素子ＭＴＪのｘ軸、ｙ軸に沿って延びる。書き込み線Ｗ１と書き込み線Ｗ２との交点に、第１実施形態と同じくＭＴＪ素子ＭＴＪ（図示せぬ）が設けられる。ＭＴＪ素子ＭＴＪの磁化容易軸方向は、ｘ軸またはｙ軸に沿っている。
【００６７】
また、複数の補助書き込み線（書き込み線）Ｗ３、Ｗ４が設けられる。補助書き込み線Ｗ３、Ｗ４は、典型的には、相互に直交し、また両方が、メモリセルアレイＭＣＡの平面に沿った平面上で書き込み線Ｗ１、Ｗ２と４５°の角度をなす。また、補助書き込み線Ｗ３、Ｗ４は、その交点において各ＭＴＪ素子ＭＴＪを挟む。全てのＭＴＪ素子ＭＴＪの上方または下方を補助書き込み線Ｗ３、Ｗ４が通るように、補助書き込み線Ｗ３、Ｗ４が配置される。
【００６８】
メモリセルアレイＭＣＡの左右の辺に沿って、書き込み線ドライバ群Ｗ１ＤＧが設けられる。１対の書き込み線ドライバＷ１Ｄが、１つの書き込み線Ｗ１の両端に接続される。各書き込み線ドライバＷ１Ｄは、制御信号ＣＮＴＹに応じて、書き込み対称のＭＴＪ素子ＭＴＪを通る書き込み線Ｗ１に、書き込まれる情報に応じた向きの電流が流れるように動作する。
【００６９】
メモリセルアレイＭＣＡの左右の辺に沿って、書き込み線ドライバ群Ｗ２ＤＧが設けられる。１対の書き込み線ドライバＷ２Ｄが、１つの書き込み線Ｗ２の両端に接続される。各書き込み線ドライバＷ２Ｄは、制御信号ＣＮＴＸに応じて、書き込み対称のＭＴＪ素子ＭＴＪを通る書き込み線Ｗ２に、書き込まれる情報に応じた向きの電流が流れるように動作する。
【００７０】
書き込み線ドライバ群Ｗ１ＤＧ、Ｗ２ＤＧの周囲に、メモリセルアレイＭＣＡの各辺に沿って、書き込み線ドライバ群Ｗ３ＤＧが設けられる。書き込み線ドライバ群Ｗ３Ｄは複数の書き込み線ドライバ（第３書き込み線ドライバ）Ｗ３Ｄから構成される。１対の書き込み線ドライバＷ３Ｄが、１つの補助書き込み線Ｗ３の両端に接続される。各書き込み線ドライバＷ３Ｄは、ソース回路または（および）シンク回路を有する。各書き込み線ドライバＷ３Ｄは、制御信号ＣＮＴｐに応じて、書き込み対象のＭＴＪ素子ＭＴＪを通る補助書き込み線Ｗ３に、書き込まれる情報に応じた方向の電流が流れるように動作する。
【００７１】
書き込み線ドライバ群Ｗ３ＤＧの周囲に、メモリセルアレイＭＣＡの各辺に沿って、書き込み線ドライバ群Ｗ４ＤＧが設けられる。書き込み線ドライバ群Ｗ４Ｄは複数の書き込み線ドライバ（第４書き込み線ドライバ）Ｗ４Ｄから構成される。１対の書き込み線ドライバＷ４Ｄが、１つの補助書き込み線Ｗ４の両端に接続される。各書き込み線ドライバＷ４Ｄは、ソース回路または（および）シンク回路を有する。各書き込み線ドライバＷ４Ｄは、制御信号ＣＮＴｑに応じて、書き込み対象のＭＴＪ素子ＭＴＪを通る補助書き込み線Ｗ４に、書き込まれる情報に応じた方向の電流が流れるように動作する。
【００７２】
書き込み線ドライバＷ１Ｄ乃至Ｗ４Ｄが、ソース回路およびシンク回路の何れ（または両方）を有するかは、図１３乃至図１６を用いた説明を参照して、アステロイド曲線のどの象限を用いて書き込みを行うかに応じて決定される。
【００７３】
なお、書き込み線ドライバ群Ｗ１ＤＧ、Ｗ２ＤＧ、Ｗ３ＤＧ、Ｗ４ＤＧの相互の位置関係は、図１７に示すものに限られず、互いに入れ替わっていても良い。
【００７４】
次に、図１８を参照して、書き込みの際のデコードの方法について説明する。図１８は、第３実施形態に係るメモリセルアレイＭＣＡおよび書き込み線ドライバ群Ｗ１ＤＧ乃至Ｗ４ＤＧを示す図である。なお、図面の簡略化のために、ＭＴＪ素子ＭＴＪは、図１８において省略されているが、図５と同様にマトリクス上の座標（ｘ，ｙ）により表される各交点に設けられる。また、ｘ＝０乃至６３、ｙ＝０乃至６３の整数の場合が例示されている。
【００７５】
図１８に示すように、補助書き込み線Ｗ３（破線により図示）は、ｙ＝−ｘにより表される直線に沿って延び、補助書き込み線Ｗ４（一点鎖線により図示）は、ｙ＝ｘにより表される直線に沿って延びる。
【００７６】
書き込み線ドライバ群Ｗ１ＤＧは６４対の書き込み線ドライバＷ１Ｄを有する。アドレスｙ＝０乃至６３を有する１対の書き込み線ドライバＷ１Ｄの一方が、メモリセルアレイＭＣＡの右の辺に、他方が左の辺に沿って設けられる。書き込み線ドライバ群Ｗ２ＤＧは６４対の書き込み線ドライバＷ２Ｄを有する。アドレスｘ＝０乃至６３を有する１対の書き込み線ドライバＷ２Ｄの一方が、メモリセルアレイＭＣＡの上の辺に、他方が下の辺に沿って設けられる。
【００７７】
書き込み線ドライバ群Ｗ３ＤＧは１２７対の書き込み線ドライバＷ３Ｄを有する。アドレスｐ＝０乃至６３のいずれか１つを有する１対の書き込み線ドライバＷ３Ｄの一方は、メモリセルアレイＭＣＡの左の辺に沿って設けられ、他方はメモリセルアレイＭＣＡの上の辺に沿って設けられる。また、アドレスｐ＝６４乃至１２６のいずれか１つを有する１対の書き込み線ドライバＷ３Ｄの一方は、メモリセルアレイＭＣＡの右の辺に沿って設けられ、他方はメモリセルアレイＭＣＡの下の辺に沿って設けられる。
【００７８】
書き込み線ドライバ群Ｗ４ＤＧは１２７対の書き込み線ドライバＷ４Ｄを有する。アドレスｑ＝０乃至６３のいずれか１つを有する１対の書き込み線ドライバＷ４Ｄの一方は、メモリセルアレイＭＣＡの右の辺に沿って設けられ、他方はメモリセルアレイＭＣＡの上の辺に沿って設けられる。また、アドレスｑ＝６４乃至１２６のいずれか１つを有する１対の書き込み線ドライバＷ４Ｄの一方は、メモリセルアレイＭＣＡの左の辺に沿って設けられ、他方はメモリセルアレイＭＣＡの下の辺に沿って設けられる。
【００７９】
座標（０，０）を通過する補助書き込み線Ｗ３の両端は、アドレスｐ＝０を有する一対の書き込み線ドライバＷ３Ｄと接続される。同様に、ｐ＝０乃至６３の範囲で座標（０，ｐ）を通る補助書き込み線Ｗ３の両端が、アドレスｐ＝０乃至６３を有する一対の書き込み線ドライバＷ３Ｄとそれぞれ接続される。また、ｐ＝６４乃至１２６の範囲で座標（ｐ−６３，６３）を通る補助書き込み線Ｗ３の両端が、アドレスｐ＝６４乃至１２６を有する１対の書き込み線ドライバＷ３Ｄとそれぞれ接続される。すなわち、アドレスｐ＝０乃至１２６を有する一対の書き込み線ドライバＷ３Ｄとそれぞれ接続される各補助書き込み線Ｗ３は、ｘ＋ｙ＝ｐにより表される直線上に配置される。
【００８０】
座標（６３，０）を通過する補助書き込み線Ｗ４の両端は、アドレスｑ＝０を有する一対の書き込み線ドライバＷ４Ｄと接続される。同様に、ｑ＝０乃至６３の範囲で座標（６３−ｑ，０）を通る補助書き込み線Ｗ４の両端が、アドレスｑ＝０乃至６３を有する一対の書き込み線ドライバＷ４Ｄとそれぞれ接続される。また、ｑ＝６４乃至１２６の範囲で座標（０，ｑ−６３）を通る補助書き込み線Ｗ４の両端が、アドレスｑ＝６４乃至１２６を有する１対の書き込み線ドライバＷ４Ｄとそれぞれ接続される。すなわち、アドレスｑ＝０乃至１２６を有する一対の書き込み線ドライバＷ１Ｄとそれぞれ接続される各補助書き込み線Ｗ４は、（６３−ｘ）＋ｙ＝ｑにより表される直線上に配置される。
【００８１】
以上述べたように、各補助書き込み線Ｗ３がｘ軸およびｙ軸の何れとも直交していない。よって、ある補助書き込み線Ｗ３は、その両端がメモリセルアレイＭＣＡの対向する２つの辺（上辺と下辺、右辺と左辺）に亘る。一方、ある補助書き込み線Ｗ３は、その両端が隣接する２つの辺（上辺と左辺、下辺と右辺）に亘る。これに合わせて、ある１つの補助書き込み線Ｗ３の両端に接続された１対の書き込み線ドライバＷ３Ｄは、メモリセルアレイＭＣＡの対向する２つの辺の外側に位置する。また、ある１つの補助書き込み線Ｗ３の両端に接続された１対の書き込み線ドライバＷ３Ｄは、メモリセルアレイＭＣＡの隣接する２つの辺の外側に位置する。補助書き込み線Ｗ４、書き込み線ドライバＷ４Ｄに関しても同じである。
【００８２】
次に、図１８の構成のメモリセルアレイＭＣＡおよび書き込み線ドライバＷ３Ｄ、Ｗ４Ｄのデコードの方法について説明する。上記したように、アドレスｐ＝０乃至１２６を有する一対の書き込み線ドライバＷ３Ｄとそれぞれ接続される各補助書き込み線Ｗ３は、ｘ＋ｙ＝ｐにより表される直線上に配置される。また、アドレスｑ＝０乃至１２６を有する一対の書き込み線ドライバＷ４Ｄとそれぞれ接続される各補助書き込み線Ｗ４は、（６３−ｘ）＋ｙ＝ｑにより表される直線上に配置される。よって、座標（ｘ，ｙ）上のＭＴＪ素子ＭＴＪへの書き込みに用いられる書き込み線ドライバＷ３Ｄのアドレスｐおよび書き込み線ドライバＷ４Ｄのアドレスｑは、式ｘ＋ｙ＝ｐ、（６３−ｘ）＋ｙ＝ｑにｘ，ｙを代入することにより求められる。例えば、座標（０，０）上のＭＴＪ素子ＭＴＪへの書き込みには、ｐ＝０の書き込み線ドライバＷ３Ｄまたはｑ＝６３の書き込み線ドライバＷ４Ｄが、書き込み線Ｗ１、Ｗ２に加えて用いられる。すなわち、ＭＴＪ素子ＭＴＪのアドレスを加算回路を用いることにより、書き込みの際のデコードを容易に行うことができる。加算回路の構成は、第１実施形態の図７と同様である。
【００８３】
なお、上記説明で、ＭＴＪ素子ＭＴＪの座標が（０，０）乃至（６３，６３）の場合を例に取り説明した。メモリセルアレイＭＣＡが座標（０，０）乃至（ｍ，ｎ）を有する場合、以下のように表すことができる。すなわち、第ｐ（ｐは０以上の整数）番目の書き込み線Ｗ３は、ｐ＝０乃至ｎの範囲で座標（０，ｐ）を通り、ｐ＝ｎ＋１乃至ｎ＋ｍの範囲で座標（ｐ−ｎ，ｎ）を通る。また、第ｑ（ｑは０以上の整数）番目の書き込み線Ｗ４は、ｑ＝０乃至ｍの範囲で座標（ｍ−ｑ，０）を通り、ｑ＝ｍ＋１乃至ｍ＋ｎの範囲で座標（０，ｑ−ｍ）を通る。
【００８４】
なお、第１実施形態と同様、図１８の各書き込み線ドライバＷ１Ｄ、Ｗ２Ｄ、Ｗ３Ｄ、Ｗ４Ｄの配置は、例示である。すなわち、各書き込み線ドライバＷ３Ｄ、Ｗ４Ｄを、メモリセルアレイＭＣＡのどの辺に面する位置に配置するかは、図１８の構成に限られない。
【００８５】
本発明の第３実施形態に係る磁気記憶装置によれば、書き込み線Ｗ１、Ｗ２に加えて、補助書き込み線Ｗ３、Ｗ４が補助的に用いられることにより、書き込みに用いられる磁界を大きくすることができる。そして、書き込みの際に活性化されるべき書き込み線ドライバＷ３Ｄ、Ｗ４Ｄは、ＭＴＪ素子ＭＴＪの読み出しアドレスを用いた簡単な演算により特定される。よって、アドレス（ｘ，ｙ）を用いた簡便なデコードによって書き込み線に電流を流すことにより、書き込みマージンが大きな磁気記憶装置を実現できる。
【００８６】
さらに、第３実施形態によれば、書き込み線Ｗ１、Ｗ２による合成磁界に沿った方向に、書き込み線Ｗ３、Ｗ４による補助的な磁界が加えられる。このため、ＭＴＪ素子ＭＴＪ間のアステロイド曲線の形状がいずれかの方向にシフトしていたり、歪んでいたりすることに起因する誤書き込みに対する耐性の高い磁気記憶装置を実現できる。
【００８７】
（第４実施形態）
第３実施形態では、“０”データまたは“１”データの書き込みに応じて、２つの補助書き込み線Ｗ３、Ｗ４のいずれかが用いられる。これに対して、第４実施形態では、補助書き込み線Ｗ３および補助書き込み線Ｗ４の一方のみが用いられる。
【００８８】
まず、１つの書き込み線により、情報を書き込む方法について説明する。図１９、図２０は、書き込み線を用いた書き込みの動作を説明するための図である。図１９は、アステロイド曲線の第１象限および第３象限の部分での合成磁界を用いて書き込まれる場合の例である。図２０は、アステロイド曲線の第２象限および第４象限の部分での合成磁界を用いて書き込まれる場合の例である。図１９、図２０の場合の何れも、磁界Ｈｘおよび磁界Ｈｙが、それぞれｘ軸およびｙ軸の正負の両方向に発生するように、ドライバ等が構成される。
【００８９】
また、図１９では、書き込み線として補助書き込み線Ｗ４が用いられる。第１象限での書き込みには、補助書き込み線Ｗ４からの磁界Ｈ４−１が用いられ、第３象限での書き込みには、磁界Ｈ４−２が用いられる。よって、書き込み線ドライバＷ４Ｄは補助書き込み線Ｗ４の両方向に電流を流すことが可能な構成を有する。
【００９０】
図２０では、書き込み線として補助書き込み線Ｗ３が用いられる。第２象限での書き込みには、補助書き込み線Ｗ３からの磁界Ｈ３−１が用いられ、第４象限での書き込みには、磁界Ｈ３−２が用いられる。よって、書き込み線ドライバＷ３Ｄは補助書き込み線Ｗ３の両方向に電流を流すことが可能な構成を有する。
【００９１】
ドライバの構成およびデコードの方法は、第３実施形態と同様である。すなわち、図１７および図１８の構成の、補助書き込み線Ｗ３および書き込み線ドライバＷ３Ｄと、補助書き込み線Ｗ４および書き込み線ドライバＷ４Ｄと、の何れか一方が除去されることにより実現される。また、デコード方法に関しては、第３実施形態の、補助書き込み線Ｗ３および書き込み線ドライバＷ３Ｄと、補助書き込み線Ｗ４および書き込み線ドライバＷ４Ｄと、の何れか一方に関する説明が適用される。
【００９２】
本発明の第４実施形態に係る磁気記憶装置によれば、第３実施形態と同じく、アドレス（ｘ，ｙ）を用いた簡便なデコードによって補助書き込み線Ｗ３、Ｗ４に電流を流すことにより、書き込みマージンが大きな磁気記憶装置を実現できる。また、第３実施形態と同じく、誤書き込みに対する耐性の高い磁気記憶装置を実現できる。
【００９３】
（第５実施形態）
第５実施形態は、いわゆるトグル書き込み方式を採用した磁気記憶装置（トグルＭＲＡＭ）に関する。トグルＭＲＡＭは、米国特許第6,545,906B1号明細書（Savtchenko et al.）に記載されている。トグルＭＲＡＭのＭＴＪ素子ＭＴＪの磁化容易軸方向は、書き込みビット線および書き込みワード線からなる平面において、書き込みビット線および書き込みワード線に対して４５°の角度を持った方向に沿う。そして、ＭＴＪ素子の構造および書き込み電流を流すタイミングが従来のものと異なる。
【００９４】
まず、トグル書き込み方式を採用した磁気記憶装置について以下に説明する。図２１は、トグルＭＲＡＭに用いることができるＭＴＪ素子の構造を概略的に示す断面図である。なお、図２１は、フリー層とピン層の磁化方向が平行の状態（パラレル状態）を示している。図２１に示すように、フリー層１０１とピン層１０２により、絶縁性のトンネルバリア層１０３が挟まれる。ピン層１０２は、強磁性金属からなる２つの強磁性層１１１、１１２と、これら強磁性層１１１、１１２に挟まれた常磁性金属からなる常磁性層１１３と、反強磁性金属からなる反強磁性層１１４を有する。これら強磁性層１１１、１１２と常磁性層１１３からなる構造が、反強磁性層１１４上に設けられる。２つの強磁性層１１１、１１２は、反強磁性結合している。
【００９５】
フリー層１０１は、強磁性金属からなる２つの強磁性層１２１、１２２と、これら強磁性層に挟まれた常磁性金属からなる常磁性層１２３と、を有する。２つの強磁性層１２１、１２２は、反強磁性結合している。平行状態において、トンネルバリア層１０３を挟む２つの強磁性層１１１、１２２の磁化方向は平行状態である。
【００９６】
一方、ＭＴＪ素子ＭＴＪが反平行の状態（アンチパラレル状態）の場合、図２２に示すように、トンネルバリア層１０３を挟む２つの強磁性層１１１、１２２の磁化方向は反平行状態である。
【００９７】
次に、トグル書き込み方式による書き込み方法について、以下に概略を説明する。トグル書き込み方式を採用する場合には、まず、書き込み対象となるＭＴＪ素子のデータが読み出され、そのデータと書き込みデータとが一致するならば書き込みを行わず、両者が一致しないときのみ書き込みが行われる。
【００９８】
トグル書き込み方式では、書き込みを行うと、書き込み前のＭＴＪ素子の状態に関わらずＭＴＪ素子の状態が変化する。例えば、書き込みにより、反平行状態のＭＴＪ素子は平行状態に変化し、平行状態のＭＴＪ素子は反平行状態に変化する。
【００９９】
図２３に示すように、ＭＴＪ素子ＭＴＪの状態を反転させるには、書き込みワード線ＷＷＬには、ＩＷＷＬを流し、書き込みビット線ＷＢＬには、ＩＷＢＬを流せばよい。書き込み電流ＩＷＷＬ、ＩＷＢＬを与えるタイミングは、例えば、図２４に示すようなタイミングとする。図２４に示すように、書き込み電流ＩＷＷＬを与えるタイミングと書き込み電流ＩＷＢＬを与えるタイミングとの間に、一定期間Ａのずれが存在する。
【０１００】
以下、図２４の波形図に示す期間Ｔ１乃至Ｔ５のそれぞれにおけるＭＴＪ素子ＭＴＪの状態について説明する。なお、以下の書き込み動作の間、ピン層の強磁性層の磁化方向は変化しない。
【０１０１】
期間Ｔ１（初期状態）  
図２５に示すように、ＭＴＪ素子ＭＴＪは、トンネルバリア膜を挟んで対向する２つの強磁性層の磁化の方向に応じて、平行状態または反平行状態にある。すなわち、図２５乃至図２９において、フリー層の２つの強磁性層のうちの第１強磁性層、第２強磁性層が、図２１、図２２の強磁性層１２１、１２２のいずれか一方に対応する。そして、図２１、図２２の強磁性層１２２の磁化方向が、図２５の第１強磁性層の磁化方向に対応する場合、ＭＴＪ素子は初期状態において平行状態である。一方、図２１、図２２の強磁性層１２２の磁化方向が、図２５の第２強磁性層の磁化方向に対応する場合、ＭＴＪ素子は初期状態において反平行状態である。なお、フリー層内の第１強磁性層、第２強磁性層の磁化方向は、互いに反対方向であるため、フリー層内の合成磁化は、ほぼゼロである。
【０１０２】
期間Ｔ２（ＩＷＷＬの供給）  
図２６に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流すと、この書き込み電流ＩＷＷＬにより磁界が発生する。この結果、フリー層内の第１強磁性層、第２強磁性層のそれぞれの磁化方向が書き込み電流ＩＷＷＬにより発生した磁界の方向を向こうとすることにより、フリー層に合成磁化方向が現れる。
【０１０３】
ここで、フリー層内の２つの強磁性層の反強磁性結合を調整して設計することにより、これら２つの強磁性層のそれぞれの磁化方向が書き込み電流ＩＷＷＬにより発生した磁界方向を向くことがないようにする。フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら時計回り（もしくは反時計回りに）に回転し、書き込み電流ＩＷＷＬにより発生した磁界方向を向こうとする。そして、フリー層の合成磁化方向が、書き込み電流ＩＷＷＬにより発生した磁界方向と一致した時点で、フリー層内の２つの強磁性層の磁化方向の回転が停止する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みビット線ＷＢＬと平行な方向を向く。
【０１０４】
期間Ｔ３（ＩＷＷＬ、ＩＷＢＬの供給）  
次に、図２７に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流している状態において、書き込みビット線ＷＢＬに書き込み電流ＩＷＢＬを流すと、これら書き込み電流ＩＷＷＬ、ＩＷＢＬにより合成磁界が発生する。この結果、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流ＩＷＷＬ、ＩＷＢＬによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、ＭＴＪ素子ＭＴＪの磁化容易軸方向を向く。
【０１０５】
期間Ｔ４（ＩＷＢＬの供給）  
次に、図２８に示すように、書き込みワード線ＷＷＬに流していた書き込み電流ＩＷＷＬを遮断すると、書き込みビット線ＷＢＬ内を流れる書き込み電流ＩＷＢＬのみによる磁界が発生する。この結果、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流ＩＷＢＬによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みワード線ＷＷＬと平行な方向を向く。
【０１０６】
期間Ｔ５（書き込み完了）  
次に、図２９に示すように、書き込みビット線ＷＢＬに流していた書き込み電流ＩＷＢＬを遮断すると、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、ＭＴＪ素子ＭＴＪの磁化容易軸方向と一致するまで回転する。
【０１０７】
ここで、フリー層内の２つの強磁性層のそれぞれの磁化方向は、期間Ｔ４経過後、初期状態から反対向きに変わりつつあるため、書き込み電流を遮断した後、初期状態から反対向きになるほうがエネルギー的に安定である。その結果、ＭＴＪ素子ＭＴＪの状態が反転する。
【０１０８】
なお、本例では、図２４に示すように、書き込みワード線ＷＷＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みビット線ＷＢＬに電流を流すタイミングよりも早くしている。しかし、これとは逆に、書き込みビット線ＷＢＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みワード線ＷＷＬに電流を流すタイミングよりも早くなるように設定してもよい。この場合、磁化方向の回転方向は、上記例とは異なる。しかし、フリー層の合成磁化方向がある時点で印加された書き込みワード線ＷＷＬおよび書き込みビット線ＷＢＬによる磁界の方向を向くように、フリー層内の２つの強磁性層の磁化方向が回転することに変わりはない。
【０１０９】
次に、上記したようなトグル書き込み方式が採用された磁気記憶装置に関わる本発明の第５実施形態について以下に説明する。図３０は、第５実施形態に係るＭＴＪ素子と２つの書き込み線との関係を示す図である。図３０に示すように、ｘ軸方向に磁化容易軸方向が沿うようにＭＴＪ素子ＭＴＪが配置される。書き込み線Ｗ１は、ｙ＝ｘに沿って配置され、書き込み線Ｗ２はｙ＝−ｘに沿って配置される。なお、読み出しワード線ＲＷおよび読み出しビット線ＲＢの一方は、ｘ軸に沿って延び、他方はｙ軸に沿って延びる。このような構成により、トグル書き込み方式に適合した磁気記憶装置の構成が可能となる。
【０１１０】
図３１は、本発明の第５実施形態に係る磁気記憶装置の主に書き込みに関する主要部の構成を示す図である。図３１に示すように、メモリセルアレイＭＣＡの周囲に書き込み線ドライバ群Ｗ１ＤＧが設けられ、書き込み線ドライバ群Ｗ１ＤＧの周囲に書き込み線ドライバ群Ｗ２ＤＧが設けられる。なお、図面の簡略化のために省略されているが、書き込み線Ｗ１、Ｗ２と図３０に示す関係を有するＭＴＪ素子ＭＴＪが、図５と同様に実線により表される行列上の座標（ｘ，ｙ）により表される各点上に設けられる。また、ｘ＝０乃至６３、ｙ＝０乃至６３の整数の場合が例示されている。
【０１１１】
書き込み線Ｗ１および書き込み線ドライバＷ１Ｄは、第３実施形態の書き込み線Ｗ３および書き込み線ドライバＷ３Ｄと同じ配置、構成を有する。また、書き込み線Ｗ２および書き込み線ドライバＷ２Ｄは、第３実施形態の書き込み線Ｗ４および書き込み線ドライバＷ４Ｄと同じ配置、構成を有する。デコード方法も、書き込み線Ｗ１Ｄがアドレスｐにより特定され、書き込み線Ｗ２Ｄがアドレスｑにより特定されることにより、第３実施形態全く同じ方法で行うことができる。したがって、これらの説明は省略する。
【０１１２】
本発明の第５実施形態によれば、トグル書き込み方式が採用されることにより、書き込み線Ｗ１、Ｗ２がメモリセルアレイＭＣＡのｘ軸およびｙ軸のいずれにも直交しない場合でも、従来と同様のアドレス（ｘ、ｙ）を用いて簡便に書き込み線をデコードできる磁気記憶装置を実現できる。
【０１１３】
また、従来のトグル方式が採用された磁気記憶装置では、メモリセルアレイのｘ軸およびｙ軸のそれぞれに沿って２つの書き込み線が配置され、ＭＴＪ素子ＭＴＪの磁化容易軸方向がｘ軸およびｙ軸に対して４５°の傾きを持った方向に沿う。これに対して、第５実施形態では、ＭＴＪ素子の磁化容易軸方向がｘ軸またはｙ軸に沿う。このため、従来のトグル方式が採用された磁気記憶装置のメモリセルアレイより小さいメモリセルアレイＭＣＡを実現できる。
【０１１４】
（第６実施形態）
第６実施形態は、冗長セルによる不良セルの救済の際のデコード方法に関する。以下の説明は、第１乃至第５実施形態のいずれにも全く同じ考え方により適用することができるので、第３実施形態（または第４実施形態でも同じ）の書き込み線Ｗ３を例に取り説明する。
【０１１５】
図３２は、本発明の第６実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図である。なお、図３２において、図の簡略化のために、書き込み線Ｗ３のみが示されている。図３２に示すように、メモリセルアレイＭＣＡの右の辺（または（および）左の辺）と、下の辺（または（および）上の辺）に沿って、冗長メモリセルアレイＲＭＣＡが設けられる。冗長メモリセルアレイＲＭＣＡにおいて、メモリセルアレイＭＣＡと同様に、行列状に複数のＭＴＪ素子ＭＴＪが設けられる。メモリセルアレイＭＣＡの右の辺に沿った冗長メモリセルアレイＲＭＣＡは、１または２以上の適当な数の列に沿った冗長ＭＴＪ素子ＭＴＪＲを有する。同様に、メモリセルアレイＭＣＡの下の辺に沿った冗長メモリセルアレイＲＭＣＡは、１または２以上の適当な数の行に沿ったＭＴＪ素子ＭＴＪを有する。冗長メモリセルアレイＲＭＣＡ内のＭＴＪ素子ＭＴＪ（第２ＭＴＪ素子）の座標は、メモリセルアレイＭＣＡ内のＭＴＪ素子ＭＴＪ（第１ＭＴＪ素子）の座標から連続した数字を有している。書き込み線デコーダ群Ｗ１ＤＧ乃至Ｗ４ＤＧ（第１乃至第５実施形態の何れを実施するかに応じて設けられるものが異なる）は、メモリセルアレイＭＣＡ、冗長メモリセルＲＭＣＡの周囲に配置される。
【０１１６】
書き込み線Ｗ３は、メモリセルアレイＭＣＡ上から冗長メモリセルアレイＲＭＣＡ上まで延長された形となっている。そして、冗長メモリセルアレイＲＭＣＡ内の全てのＭＴＪ素子を通るように書き込み線Ｗ３が配置されている。すなわち、メモリセルアレイＭＣＡと冗長メモリセルアレイＲＭＣＡの構成は、メモリセルアレイＭＣＡが拡大されたものとして捉られる。なお、メモリセルアレイＭＣＡの座標は、第１乃至第５実施形態と同じく、（０，０）乃至（６３，６３）である場合を例に挙げている。
【０１１７】
次に、メモリセルアレイＭＣＡ内のＭＴＪ素子ＭＴＪが、冗長メモリセルアレイＲＭＣＡ内のものに置換された際の書き込み線Ｗ３のデコード方法について説明する。不良のＭＴＪ素子ＭＴＪの置換の際、例えば、ある１つの行に属するＭＴＪ素子は、冗長メモリセルアレイＲＭＣＡ内でこの行に属するＭＴＪ素子ＭＴＪにより置換される。また、ある１つの列に属するＭＴＪ素子は、冗長メモリセルアレイＲＭＣＡ内でこの列に属する冗長ＭＴＪ素子ＭＴＪＲにより置換される。不良のＭＴＪ素子を指定するコマンドが供給された際、公知の方法により、置換後のＭＴＪ素子のアドレスに変換される。そして、置換後のＭＴＪ素子ＭＴＪが、不良のＭＴＪ素子ＭＴＪに代わり、不良のＭＴＪ素子ＭＴＪが記憶すべき情報を記憶する。
【０１１８】
ｙ軸の座標が１の行に属するＭＴＪ素子ＭＴＪが、例えば座標（６４，１）の冗長ＭＴＪ素子により置換される場合、ｐ＝ｘ＋ｙ＝６５のアドレスを有する書き込み線デコーダＷ３Ｄが駆動される。不良のＭＴＪ素子ＭＴＪを、どのＭＴＪ素子ＭＴＪにより置換するかは、本実施形態では問題とされない。肝要なのは、不良のＭＴＪ素子ＭＴＪがどのＭＴＪ素子ＭＴＪにより置換されたかによらず、置換後のＭＴＪ素子ＭＴＪの座標を各実施形態の書き込み線（補助書き込み線）の式に代入することにより、駆動されるべき書き込み線ドライバが特定されることである。
【０１１９】
なお、上記の本実施形態の動作は、以下のように捕らえても同じである。すなわち、最大の座標が（ｍ，ｎ）のメモリセルアレイＭＣＡのうち、座標（０，０）乃至座標（ｊ，ｋ）まで（ｊは１以上ｍ以下の整数、ｋは１以上ｎ以下の整数）部分の座標（ｘ，ｙ）上のＭＴＪ素子が、通常のメモリセルとして機能する。そして、座標（ｊ＋１，ｋ＋１）乃至座標（ｍ，ｎ）までの部分の座標（ｘ，ｙ）上のＭＴＪ素子ＭＴＪ素子が、置換用のメモリセルとして機能する。この結果、ＭＴＪ素子が通常のものであるか置換用のものであるかに関わらず、第１乃至第５実施形態において記載した方法により書き込み線Ｗ１乃至Ｗ４のデコードを行うことができる。
【０１２０】
なお、本実施形態を第３、第４実施形態に適用した場合の書き込み線Ｗ４の式ｑ＝（ｍ−ｘ）＋ｙのｍには、冗長メモリセルアレイＲＭＣＡも含めて最大のｘ軸の座標値が代入される。
【０１２１】
本発明の第６実施形態によれば、冗長メモリセルアレイＲＭＣＡが設けられた場合でも、第１実施形態と同じく、少ない書き込み電流によって情報の書き込みが可能で、且つアドレス（ｘ，ｙ）を用いて簡便に書き込み線をデコードできる磁気記憶装置を実現できる。
【０１２２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１２３】
【図１】磁性体のアステロイド曲線、および合成磁界の２つの要素が直交する場合の合成磁界を示す図。
【図２】磁性体のアステロイド曲線、および合成磁界の２つの要素が直交しない場合の合成磁界を示す図。
【図３】本発明の第１実施形態に係るＭＴＪ素子と２つの書き込み線との関係を示す図。
【図４】第１実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図。
【図５】第１実施形態のメモリセルアレイおよび読み出しワード線、読み出しビット線を示す図。
【図６】第１実施形態のメモリセルアレイおよび書き込み線ドライバを示す図。
【図７】書き込み用のアドレス（ｓ，ｔ）を生成するための回路を示す図。
【図８】本発明の第２実施形態に係るＭＴＪ素子と２つの書き込み線との関係を示す図。
【図９】第２実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図。
【図１０】第２実施形態のメモリセルアレイおよび書き込み線ドライバを示す図。
【図１１】３つの書き込み線を有する磁気記憶装置の一部を示す断面図。
【図１２】書き込み線を用いた書き込み動作を説明するための図。
【図１３】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図１４】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図１５】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図１６】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図１７】第３実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図。
【図１８】第３実施形態のメモリセルアレイおよび書き込み線ドライバを示す図。
【図１９】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図２０】書き込み時の２つの象限の組み合わせに応じた書き込み線の磁界方向を示す図。
【図２１】トグルＭＲＡＭに用いられるＭＴＪ素子の構造の１つの状態を示す図。
【図２２】トグルＭＲＡＭに用いられるＭＴＪ素子の構造の１つの状態を示す図。
【図２３】書き込み線に流れる電流の方向を示す図。
【図２４】書き込み電流の供給タイミングを示す図。
【図２５】書き込み時のＭＴＪ素子の状態を示す図。
【図２６】書き込み時のＭＴＪ素子の状態を示す図。
【図２７】書き込み時のＭＴＪ素子の状態を示す図。
【図２８】書き込み時のＭＴＪ素子の状態を示す図。
【図２９】書き込み時のＭＴＪ素子の状態を示す図。
【図３０】本発明の第５実施形態に係るＭＴＪ素子と２つの書き込み線との関係を示す図。
【図３１】第５実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図。
【図３２】第６実施形態に係る磁気記憶装置の主に書き込みに関する主要部を示す図。
【符号の説明】
【０１２４】
Ｈ１、Ｈ２、Ｈ３、Ｈ４…磁界、ＭＴＪ…ＭＴＪ素子、ＲＢ…読み出しビット線、
ＲＷ…読み出しワード線、Ｗ１、Ｗ２、Ｗ３、Ｗ４…書き込み線、ＭＣＡ…メモリセルアレイ、Ｗ１ＤＧ、Ｗ２ＤＧ、Ｗ３ＤＧ、Ｗ４ＤＧ…書き込み線ドライバ群、Ｗ１Ｄ、Ｗ２Ｄ、Ｗ３Ｄ、Ｗ４Ｄ…書き込み線ドライバ、Ｉ／Ｏ…入出力制御回路、ＡＤＤ…加算回路、Ｗ１ＤＣ、Ｗ２ＤＣ…書き込み線デコーダ、１０１…フリー層、１０２…ピン層、１０３…トンネルバリア膜、１１１、１１２、１２１、１２２…強磁性層、１１３、１２３…常磁性層、１１４…反強磁性層、ＷＷＬ…書き込みワード線、ＷＢＬ…書き込みビット線、ＲＭＣＡ…冗長メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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