(57)【要約】【課題】容量絶縁膜を構成する強誘電体膜の特性の劣化を防止することによって、強誘電体メモリの信頼性を向上させる。【解決手段】メモリセルトランジスタと不純物拡散層１１１とが形成された半導体基板１００の上に、メモリセルトランジスタと接続する第１のプラグ１１３及び不純物拡散層１１１と接続する第２のプラグ１１４を有する第１の層間絶縁膜１１２を形成する。第１の層間絶縁膜１１２の上に、第１のプラグ１１３と接続する容量下部電極１１５、強誘電体膜よりなる容量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１４と電気的に接続する容量上部電極１１９を順次形成する。容量上部電極１１９の上に第２の層間絶縁膜１２０を形成した後、各層間絶縁膜に、不純物拡散層１１１と上層配線１２２とを接続する第３のプラグ１２１を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上における一の領域に形成されたトランジスタと、
前記半導体基板上における他の領域に形成されたトランジスタの一方の拡散層である導電層と、
前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極間に形成された絶縁膜と、
前記絶縁膜及び前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜の上に前記容量絶縁膜の外側まで延びるように形成された容量上部電極と、
前記容量上部電極の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線と、
前記第１の層間絶縁膜に形成され、前記一の領域に形成されたトランジスタと前記容量下部電極とを接続する第１のプラグと、
前記第１の層間絶縁膜に形成され、前記導電層と前記容量上部電極とを電気的に接続する第２のプラグと、
前記第１の層間絶縁膜の上に形成され、前記第２のプラグと電気的に接続する接続パッドと、
前記第１の層間絶縁膜及び第２の層間絶縁膜に形成され、前記他の領域に形成されたトランジスタの他方の拡散層と前記配線とを電気的に接続する第３のプラグとを備えていることを特徴とする強誘電体メモリ。
【請求項２】
前記容量上部電極は、前記接続パッド、前記第２のプラグ、前記導電層、前記他方の拡散層及び前記第３のプラグを介して前記配線と電気的に接続することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記導電層は、前記拡散層の表面部がシリサイド化された層であることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項５】
前記容量下部電極は、酸素バリア性を有する導電性膜を含むことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項６】
前記酸素バリア性を有する導電性膜は、Ｒｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜であることを特徴とする請求項５に記載の強誘電体メモリ。
【請求項７】
前記容量下部電極は、前記酸素バリア性を有する導電性膜の下に、密着層をさらに備えることを特徴とする請求項５に記載の強誘電体メモリ。
【請求項８】
前記絶縁膜は、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、又はＳｉＮＯ膜からなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項９】
前記強誘電体膜は、ＰＺＴ系の材料又はＳＢＴ系の材料からなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項１０】
半導体基板上における一の領域にトランジスタを形成する工程と、
前記半導体基板上における他の領域にトランジスタの拡散層である導電層を形成する工程と、
前記トランジスタ及び導電層を含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記一の領域に形成されたトランジスタと電気的に接続する第１のプラグと、前記導電層と電気的に接続する第２のプラグとを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと電気的に接続するように容量下部電極を形成する工程と、
前記第１の層間絶縁膜の上に前記第２のプラグと電気的に接続するように接続パッドを形成する工程と、
前記第１の層間絶縁膜上に、前記容量下部電極の側面を覆う絶縁膜を形成する工程と、
前記絶縁膜と前記容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、前記容量絶縁膜の外側まで延び且つ前記接続パッドと電気的に接続するように容量上部電極を形成する工程と、
前記容量上部電極の上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記他の領域に形成されたトランジスタの他方の拡散層と電気的に接続する第３のプラグを形成する工程と、
前記第２の層間絶縁膜の上に、前記第３のプラグと電気的に接続するように配線を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項１１】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項１２】
前記容量上部電極を形成する工程は、前記容量絶縁膜となる絶縁性膜をパターン化するために用いられたマスクパターンを用いて、前記容量上部電極となる導電性膜をパターン化した後、前記容量上部電極の側面に前記接続パッドと電気的に接続するように導電性のサイドウォールを形成する工程を含むことを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項１３】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項１２に記載の強誘電体メモリの製造方法。
【請求項１４】
前記導電層は、前記拡散層の表面部がシリサイド化された層であることを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項１５】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項１６】
前記容量下部電極は、酸素バリア性を有する導電性膜を含むことを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項１７】
前記酸素バリア性を有する導電性膜は、Ｒｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜であることを特徴とする請求項１６に記載の強誘電体メモリの製造方法。
【請求項１８】
前記容量下部電極は、前記酸素バリア性を有する導電性膜の下に、密着層をさらに備えることを特徴とする請求項１６に記載の強誘電体メモリの製造方法。
【請求項１９】
前記絶縁膜は、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、又はＳｉＮＯ膜からなることを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項２０】
前記強誘電体膜は、ＰＺＴ系の材料又はＳＢＴ系の材料からなることを特徴とする請求項１０に記載の強誘電体メモリの製造方法。
【請求項２１】
半導体基板上における一の領域に形成されたトランジスタと、
前記半導体基板上における他の領域に形成されたトランジスタの一方の拡散層である導電層と、
前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極間に形成された絶縁膜と、
前記絶縁膜及び前記容量下部電極の上に前記容量下部電極の外側まで延びるように形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜における前記容量下部電極の外側に形成されている部分に設けられた開口部と、
前記開口部を含む前記容量絶縁膜の上に形成された容量上部電極と、
前記容量上部電極の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線と、
前記第１の層間絶縁膜に形成され、前記一の領域に形成されたトランジスタと前記容量下部電極とを電気的に接続する第１のプラグと、
前記第１の層間絶縁膜に形成され、前記導電層と前記容量上部電極とを前記開口部を介して電気的に接続する第２のプラグと、
前記第１の層間絶縁膜及び第２の層間絶縁膜に形成され、前記他の領域に形成されたトランジスタの他方の拡散層と前記配線とを電気的に接続する第３のプラグとを備えていることを特徴とする強誘電体メモリ。
【請求項２２】
前記容量上部電極は、前記第２のプラグ、前記導電層、前記他方の拡散層及び前記第３のプラグを介して前記配線と電気的に接続することを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項２３】
前記導電層は、前記拡散層の表面部がシリサイド化された層であることを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項２４】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項２５】
前記第１の層間絶縁膜の上に形成され、前記第２のプラグと電気的に接続する接続パッドをさらに備え、
前記第２のプラグは、前記接続パッドと前記開口部とを介して前記容量上部電極と電気的に接続することを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項２６】
前記容量下部電極は、酸素バリア性を有する導電性膜を含むことを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項２７】
前記酸素バリア性を有する導電性膜は、Ｒｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜であることを特徴とする請求項２６に記載の強誘電体メモリ。
【請求項２８】
前記容量下部電極は、前記酸素バリア性を有する導電性膜の下に、密着層をさらに備えることを特徴とする請求項２６に記載の強誘電体メモリ。
【請求項２９】
前記絶縁膜は、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜又はＳｉＮＯ膜からなることを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項３０】
前記強誘電体膜は、ＰＺＴ系の材料又はＳＢＴ系の材料からなることを特徴とする請求項２１に記載の強誘電体メモリ。
【請求項３１】
半導体基板上における一の領域にトランジスタを形成する工程と、
前記半導体基板上における他の領域にトランジスタの拡散層である導電層を形成する工程と、
前記トランジスタ及び導電層を含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記一の領域に形成されたトランジスタと電気的に接続する第１のプラグと、前記導電層と電気的に接続する第２のプラグとを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと電気的に接続するように容量下部電極を形成する工程と、
前記第１の層間絶縁膜上に、前記容量下部電極の側面を覆う絶縁膜を形成する工程と、
前記絶縁膜及び前記容量下部電極の上に、少なくとも前記第２のプラグの上側まで延び且つ強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜における前記第２のプラグの上側に形成されている部分に開口部を形成する工程と、
前記開口部を含む前記容量絶縁膜の上に、前記開口部を介して前記第２のプラグと電気的に接続するように容量上部電極を形成する工程と、
前記容量上部電極の上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記他の領域に形成されたトランジスタの他方の拡散層と電気的に接続する第３のプラグを形成する工程と、
前記第２の層間絶縁膜の上に、前記第３のプラグと電気的に接続するように配線を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項３２】
前記容量下部電極を形成する工程は、前記第１の層間絶縁膜の上に前記第２のプラグと電気的に接続するように接続パッドを形成する工程を含み、
前記容量上部電極を形成する工程は、前記容量上部電極を前記接続パッドと電気的に接続するように形成する工程を含むことを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項３３】
前記開口部を形成する工程は前記容量絶縁膜となる絶縁性膜をパターン化する前に行なわれ、
前記容量上部電極を形成する工程は、前記容量絶縁膜となる前記絶縁性膜と、前記容量上部電極となる導電性膜とを同時にパターン化する工程を含むことを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項３４】
前記導電層は、前記拡散層の表面部がシリサイド化された層であることを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項３５】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項３６】
前記容量下部電極は、酸素バリア性を有する導電性膜を含むことを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項３７】
前記酸素バリア性を有する導電性膜は、Ｒｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜であることを特徴とする請求項３６に記載の強誘電体メモリの製造方法。
【請求項３８】
前記容量下部電極は、前記酸素バリア性を有する導電性膜の下に、密着層をさらに備えることを特徴とする請求項３６に記載の強誘電体メモリの製造方法。
【請求項３９】
前記絶縁膜は、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜又はＳｉＮＯ膜からなることを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【請求項４０】
前記強誘電体膜は、ＰＺＴ系の材料又はＳＢＴ系の材料からなることを特徴とする請求項３１に記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量絶縁膜として強誘電体膜が用いられている容量素子を備えた強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリを実現するための最重要課題は、容量素子の特性を劣化させることなく集積化を実現するための構造及びその製造方法を開発することである。
【０００３】
特に、強誘電体膜は酸素原子を持つ層状の酸化物膜であるので、水素雰囲気中では容易に還元され、それによって分極率又は耐圧の低下等といった強誘電体膜の特性の劣化が引き起こされる。一方、半導体メモリの製造工程においては、水素雰囲気中又は還元性雰囲気中での集積化工程が多く用いられている。従って、容量素子の容量絶縁膜として強誘電体膜を使用する場合、耐還元性の強いプロセスを構築することが重要である。
【０００４】
そこで、従来、強誘電体メモリの製造工程中における容量素子の特性劣化を防ぐために、容量素子を形成した後の工程での、水素の発生量の低減若しくは還元性雰囲気の抑制が図られたり、又は、絶縁性水素バリア膜により容量素子部を被覆する等の工夫がなされてきた。
【０００５】
以下、第１の従来例に係る強誘電体メモリについて図３６を参照しながら説明する。
【０００６】
図３６に示すように、半導体基板１０の表面部には、ＳＴＩ（shallow trench isolation）構造を有する素子分離領域１１が形成されていると共に、半導体基板１０における素子分離領域１１により囲まれた領域の表面部には、下層となる低濃度不純物拡散層１２及び上層となる高濃度不純物拡散層１３が形成されている。低濃度不純物拡散層１２及び高濃度不純物拡散層１３は、メモリセルを構成するトランジスタ（以下、メモリセルトランジスタと称する）のソース領域又はドレイン領域となる。
【０００７】
また、メモリセルトランジスタが形成されている半導体基板１０上には第１の層間絶縁膜１４が形成されていると共に、第１の層間絶縁膜１４には、高濃度不純物拡散層１３と接続し且つタングステンよりなる第１のプラグ１５が形成されている。第１の層間絶縁膜１４の上には、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ１５の上面を覆う容量下部電極１６が形成されている。容量下部電極１６同士の間の領域には、絶縁膜１７が、その上面と容量下部電極１６の上面とが面一になるように形成されている。
【０００８】
また、容量下部電極１６の上には、強誘電体膜よりなる容量絶縁膜１８が容量下部電極１６の上面を覆うように形成されていると共に、容量絶縁膜１８の上には、Ｐｔ（白金）よりなる容量上部電極１９が容量絶縁膜１８の上面を覆うように形成されている。これにより、容量下部電極１６、容量絶縁膜１８及び容量上部電極１９よりなる容量素子が形成される。
【０００９】
また、容量素子を含む第１の層間絶縁膜１４の上には、第２の層間絶縁膜２０が形成されていると共に、第２の層間絶縁膜２０には、容量上部電極１９と接続し且つタングステンよりなる第２のプラグ２１が形成されている。
【００１０】
また、第２の層間絶縁膜２０の上には、第２のプラグ２１と接続し且つアルミニウム等よりなる配線２２が形成されていると共に、配線２２を含む第２の層間絶縁膜２０の上には、第３の層間絶縁膜２３が形成されている。第３の層間絶縁膜２３には、配線２２と接続する第３のプラグ２４が形成されている。
【００１１】
図示は省略しているが、第３の層間絶縁膜２３の上には、さらに上層の層間絶縁膜、配線又は表面保護膜等が形成されており、それによって強誘電体メモリが完成する。
【００１２】
第１の従来例に係る強誘電体メモリの構造によると、集積化を実現できる。
【００１３】
以下、第２の従来例に係る強誘電体メモリについて図３７を参照しながら説明する。
【００１４】
第２の従来例に係る強誘電体メモリが第１の従来例と異なっている点は、図３７に示すように、容量下部電極１６、容量絶縁膜１８及び容量上部電極１９により構成される容量素子部を絶縁性水素バリア膜２５が被覆していることである（特開平11-121704 参照）。尚、絶縁性水素バリア膜２５としては、ＳｉＮ膜、ＳｉＯＮ膜、ＴｉＯ2 膜、又はＴａＯX （但しｘ＞０）膜等が用いられる。
【００１５】
第２の従来例に係る強誘電体メモリの構造によると、製造工程中における容量素子の特性劣化を防止できる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、第１の従来例においては、容量上部電極１９と配線２２とを接続する第２のプラグ２１を形成するためのコンタクトホールを第２の層間絶縁膜２０に形成したときに、容量上部電極１９の一部が露出する結果、エッチングガス又はレジストに含まれる水素が容量上部電極１９つまりＰｔ膜に吸収されてしまう。また、前記のコンタクトホールに第２のプラグ２１を埋め込むために、ＷＦ6 （６フッ化タングステン）ガスを水素ガス又はシランガス（ともにＷＦ6 ガスを還元してＷ（タングステン）を生成する）等と共に用いたときにも、水素（シランガスが分解されて生成した水素も含む）が容量上部電極１９を構成するＰｔ膜に吸収されてしまう。さらに、Ｐｔ膜に吸収された水素は、後の工程で活性の高い水素（以下、活性水素と称する）としてＰｔ膜から吐き出される。すなわち、Ｐｔ膜は触媒作用を有している。その結果、Ｐｔ膜の触媒作用に起因して生じた活性水素によって、容量絶縁膜１８を構成する強誘電体膜における第２のプラグ２１の近傍部分が還元されて該近傍部分から酸素が失われるので、強誘電体膜の特性が劣化し、それによって強誘電体メモリにビット不良等が発生することがあった。
【００１７】
それに対して、第２の従来例においては、図３７に示すように、容量素子部を絶縁性水素バリア膜２５が被覆している一方、第２のプラグ２１を形成するためのコンタクトホールの下部を絶縁性水素バリア膜２５に形成したときに、容量上部電極１９の一部が露出するので、結局、第１の従来例と同様の問題が生じる可能性が高い。
【００１８】
また、第１又は第２の従来例において、容量上部電極１９の材料として、強誘電体膜の結晶を成長させるとき（通常、容量上部電極１９の形成後に行なわれる）に有利なＰｔ膜を使用しない場合でも、容量絶縁膜１８を構成する強誘電体膜における第２のプラグ２１の近傍部分が水素によってダメージを受ける事態を完全に防止することは難しい。
【００１９】
前記に鑑み、本発明は、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止することによって、強誘電体メモリの信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明に係る第１の強誘電体メモリは、半導体基板上における一の領域に形成されたトランジスタと、半導体基板上における他の領域に形成されたトランジスタの一方の拡散層である導電層と、トランジスタ及び導電層を含む半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された容量下部電極と、容量下部電極間に形成された絶縁膜と、絶縁膜及び容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、容量絶縁膜の上に容量絶縁膜の外側まで延びるように形成された容量上部電極と、容量上部電極の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜の上に形成された配線と、第１の層間絶縁膜に形成され、一の領域に形成されたトランジスタと容量下部電極とを接続する第１のプラグと、第１の層間絶縁膜に形成され、導電層と容量上部電極とを電気的に接続する第２のプラグと、第１の層間絶縁膜の上に形成され、第２のプラグと電気的に接続する接続パッドと、第１の層間絶縁膜及び第２の層間絶縁膜に形成され、他の領域に形成されたトランジスタの他方の拡散層と配線とを電気的に接続する第３のプラグとを備えている。
【００２１】
第１の強誘電体メモリによると、半導体基板上に形成されたトランジスタが、該トランジスタ上の第１の層間絶縁膜に形成された第１のプラグを介して、第１の層間絶縁膜上の容量下部電極と接続されている。また、容量絶縁膜の上に容量絶縁膜の外側まで延びるように形成された容量上部電極が、第１の層間絶縁膜に形成された第２のプラグを介して、半導体基板上に形成された導電層と電気的に接続されている。さらに、容量上部電極上に第２の層間絶縁膜を介して形成された配線が、第１の層間絶縁膜及び第２の層間絶縁膜に形成された第３のプラグを介して導電層と接続されている。このため、容量上部電極の形成前に、具体的には、トランジスタと容量下部電極とを接続する第１のプラグの形成と同時に、容量上部電極と導電層とを電気的に接続する第２のプラグを第１の層間絶縁膜に形成できる。これにより、第２のプラグ、導電層及び第３のプラグを介して容量上部電極と配線とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ及び導電層を用いて、容量上部電極と配線とを電気的に接続することができる。従って、容量上部電極の形成後に、容量上部電極と配線とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【００２２】
本発明に係る第２の強誘電体メモリは、半導体基板上における一の領域に形成されたトランジスタと、半導体基板上における他の領域に形成されたトランジスタの一方の拡散層である導電層と、トランジスタ及び導電層を含む半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された容量下部電極と、容量下部電極間に形成された絶縁膜と、絶縁膜及び容量下部電極の上に容量下部電極の外側まで延びるように形成された強誘電体膜よりなる容量絶縁膜と、容量絶縁膜における容量下部電極の外側に形成されている部分に設けられた開口部と、開口部を含む容量絶縁膜の上に形成された容量上部電極と、容量上部電極の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜の上に形成された配線と、第１の層間絶縁膜に形成され、一の領域に形成されたトランジスタと容量下部電極とを電気的に接続する第１のプラグと、第１の層間絶縁膜に形成され、導電層と容量上部電極とを開口部を介して電気的に接続する第２のプラグと、第１の層間絶縁膜及び第２の層間絶縁膜に形成され、他の領域に形成されたトランジスタの他方の拡散層と配線とを電気的に接続する第３のプラグとを備えている。
【００２３】
第２の強誘電体メモリによると、半導体基板上に形成されたトランジスタが、該トランジスタ上の第１の層間絶縁膜に形成された第１のプラグを介して、第１の層間絶縁膜上の容量下部電極と接続されている。また、容量下部電極の外側まで延び且つ該外側に開口部を有する容量絶縁膜の上に形成された容量上部電極が、第１の層間絶縁膜に形成された第２のプラグを介して、半導体基板上に形成された導電層と電気的に接続されている。さらに、容量上部電極上に第２の層間絶縁膜を介して形成された配線が、第１の層間絶縁膜及び第２の層間絶縁膜に形成された第３のプラグを介して導電層と接続されている。このため、容量上部電極の形成前に、具体的には、トランジスタと容量下部電極とを接続する第１のプラグの形成と同時に、容量上部電極と導電層とを電気的に接続する第２のプラグを第１の層間絶縁膜に形成できる。これにより、第２のプラグ、導電層及び第３のプラグを介して容量上部電極と配線とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ及び導電層を用いて、容量上部電極と配線とを電気的に接続することができる。従って、容量上部電極の形成後に、容量上部電極と配線とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【００２４】
また、第２の強誘電体メモリによると、容量絶縁膜に設けた開口部を介して容量上部電極と第２のプラグとを接続するため、容量上部電極の段差は開口部の周縁部に沿って形成される。具体的には、開口部の形状を例えば方形にすると、容量上部電極の段差は開口部の周縁部である４辺に沿って４方向に形成される。このため、容量上部電極形成材料の段差部における被覆率に方向依存性があっても、容量上部電極の段差が容量絶縁膜の１端辺に沿って１方向に形成されている場合（例えば第１の強誘電体メモリ）と比べて、容量上部電極と第２のプラグとの間の電流パスが確実に確保される。また、容量絶縁膜となる絶縁性膜に開口部を設けた後、該絶縁性膜と容量上部電極となる導電性膜とを同時にパターン化することによって、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンを考慮する必要がなくなる。その結果、強誘電体メモリのセルサイズを小さくでき、それによってメモリセルアレイ全体の占有面積を縮小することができる。
【００２５】
第１又は第２の強誘電体メモリにおいて、導電層は、拡散層の表面部がシリサイド化された層であることが好ましい。
【００２６】
このようにすると、導電層として、半導体基板上に形成されたポリシリコン層等を用いる場合と比べて、導電層を低抵抗化できる。
【００２７】
第１又は第２の強誘電体メモリにおいて、容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることが好ましい。
【００２８】
このようにすると、容量絶縁膜を構成する強誘電体膜の結晶を、整合性の良いＰｔ結晶面から十分に成長させることができる。
【００２９】
本発明に係る第１の強誘電体メモリの製造方法は、半導体基板上における一の領域にトランジスタを形成する工程と、半導体基板上における他の領域にトランジスタの拡散層である導電層を形成する工程と、トランジスタ及び導電層を含む半導体基板の上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜に、一の領域に形成されたトランジスタと電気的に接続する第１のプラグと、導電層と電気的に接続する第２のプラグとを形成する工程と、第１の層間絶縁膜の上に第１のプラグと電気的に接続するように容量下部電極を形成する工程と、第１の層間絶縁膜の上に第２のプラグと電気的に接続するように接続パッドを形成する工程と、第１の層間絶縁膜上に、容量下部電極の側面を覆う絶縁膜を形成する工程と、絶縁膜と容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、容量絶縁膜の外側まで延び且つ接続パッドと電気的に接続するように容量上部電極を形成する工程と、容量上部電極の上に第２の層間絶縁膜を形成する工程と、第１の層間絶縁膜及び第２の層間絶縁膜に、他の領域に形成されたトランジスタの他方の拡散層と電気的に接続する第３のプラグを形成する工程と、第２の層間絶縁膜の上に、第３のプラグと電気的に接続するように配線を形成する工程とを備えている。
【００３０】
第１の強誘電体メモリの製造方法によると、トランジスタ及び導電層が形成された半導体基板上に第１の層間絶縁膜を形成した後、第１の層間絶縁膜に、トランジスタと接続する第１のプラグと、導電層と接続する第２のプラグとを形成する。その後、第１の層間絶縁膜の上に第１のプラグと接続する容量下部電極を形成した後、容量下部電極の上に、強誘電体膜よりなる容量絶縁膜、及び容量絶縁膜の外側まで延び且つ第２のプラグと電気的に接続する容量上部電極を順次形成する。その後、容量上部電極を含む第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、第１の層間絶縁膜及び第２の層間絶縁膜に、導電層と第２の層間絶縁膜上の配線とを接続する第３のプラグを形成する。このため、容量上部電極の形成前に、具体的には、トランジスタと容量下部電極とを接続する第１のプラグの形成と同時に、容量上部電極と導電層とを電気的に接続する第２のプラグを第１の層間絶縁膜に形成できる。これにより、第２のプラグ、導電層及び第３のプラグを介して容量上部電極と配線とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ及び導電層を用いて、容量上部電極と配線とを電気的に接続することができる。従って、容量上部電極の形成後に、容量上部電極と配線とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【００３１】
また、第１の強誘電体メモリの製造方法によると、容量下部電極の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグの上面全体を覆うようにパターン化することによって、容量下部電極の形成と同時に接続パッドを形成できる。このため、工程の増加を招くことなく、第２のプラグの酸化を防止でき且つ容量上部電極と第２のプラグとを接続パッドを介して接続できる。
【００３２】
第１の強誘電体メモリの製造方法において、容量絶縁膜を形成する工程は、容量絶縁膜を、その端部が接続パッドの上に位置するように形成する工程を含むことが好ましい。
【００３３】
このようにすると、容量絶縁膜となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッドの材料として用いると共に、該接続パッドをエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜を形成できる。
【００３４】
第１の強誘電体メモリの製造方法において、容量上部電極を形成する工程は、容量絶縁膜となる絶縁性膜をパターン化するために用いられたマスクパターンを用いて、容量上部電極となる導電性膜をパターン化した後、容量上部電極の側面に接続パッドと電気的に接続するように導電性のサイドウォールを形成する工程を含むことが好ましい。
【００３５】
このようにすると、製造工程で用いられるマスクパターンの数を低減できると共に、容量上部電極と第２のプラグとをサイドウォールを介して電気的に接続できる。また、サイドウォールと第２のプラグとを接続パッドを介して接続できる。
【００３６】
また、この場合、容量絶縁膜を形成する工程は、容量絶縁膜を、その端部が接続パッドの上に位置するように形成する工程を含むことが好ましい。
【００３７】
このようにすると、容量絶縁膜となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッドの材料として用いると共に、該接続パッドをエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜を形成できる。
【００３８】
本発明に係る第２の強誘電体メモリの製造方法は、半導体基板上における一の領域にトランジスタを形成する工程と、半導体基板上における他の領域にトランジスタの拡散層である導電層を形成する工程と、トランジスタ及び導電層を含む半導体基板の上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜に、一の領域に形成されたトランジスタと電気的に接続する第１のプラグと、導電層と電気的に接続する第２のプラグとを形成する工程と、第１の層間絶縁膜の上に第１のプラグと電気的に接続するように容量下部電極を形成する工程と、第１の層間絶縁膜上に、容量下部電極の側面を覆う絶縁膜を形成する工程と、絶縁膜及び容量下部電極の上に、少なくとも第２のプラグの上側まで延び且つ強誘電体膜よりなる容量絶縁膜を形成する工程と、容量絶縁膜における第２のプラグの上側に形成されている部分に開口部を形成する工程と、開口部を含む容量絶縁膜の上に、開口部を介して第２のプラグと電気的に接続するように容量上部電極を形成する工程と、容量上部電極の上に第２の層間絶縁膜を形成する工程と、第１の層間絶縁膜及び第２の層間絶縁膜に、他の領域に形成されたトランジスタの他方の拡散層と電気的に接続する第３のプラグを形成する工程と、第２の層間絶縁膜の上に、第３のプラグと電気的に接続するように配線を形成する工程とを備えている。
【００３９】
第２の強誘電体メモリの製造方法によると、トランジスタ及び導電層が形成された半導体基板上に第１の層間絶縁膜を形成した後、第１の層間絶縁膜に、トランジスタと接続する第１のプラグと、導電層と接続する第２のプラグとを形成する。その後、第１の層間絶縁膜の上に第１のプラグと接続する容量下部電極を形成した後、容量下部電極の上に、第２のプラグの上側まで延び且つ強誘電体膜よりなる容量絶縁膜を形成する。その後、容量絶縁膜における第２のプラグの上側に形成されている部分に開口部を形成した後、該開口部を介して第２のプラグと電気的に接続するように容量上部電極を形成する。その後、容量上部電極を含む第１の層間絶縁膜の上に第２の層間絶縁膜を形成した後、第１の層間絶縁膜及び第２の層間絶縁膜に、導電層と第２の層間絶縁膜上の配線とを接続する第３のプラグを形成する。このため、容量上部電極の形成前に、具体的には、トランジスタと容量下部電極とを接続する第１のプラグの形成と同時に、容量上部電極と導電層とを電気的に接続する第２のプラグを第１の層間絶縁膜に形成できる。これにより、第２のプラグ、導電層及び第３のプラグを介して容量上部電極と配線とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ及び導電層を用いて、容量上部電極と配線とを電気的に接続することができる。従って、容量上部電極の形成後に、容量上部電極と配線とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【００４０】
また、第２の強誘電体メモリの製造方法によると、容量絶縁膜に設けた開口部を介して容量上部電極と第２のプラグとを接続するため、容量上部電極の段差は開口部の周縁部に沿って形成される。具体的には、開口部の形状を例えば方形にすると、容量上部電極の段差は開口部の周縁部である４辺に沿って４方向に形成される。このため、容量上部電極形成材料の段差部における被覆率に方向依存性があっても、容量上部電極の段差が容量絶縁膜の１端辺に沿って１方向に形成される場合（例えば第１の強誘電体メモリの製造方法）と比べて、容量上部電極と第２のプラグとの間の電流パスが確実に確保される。
【００４１】
第２の強誘電体メモリの製造方法において、容量下部電極を形成する工程は、第１の層間絶縁膜の上に第２のプラグと電気的に接続するように接続パッドを形成する工程を含み、容量上部電極を形成する工程は、容量上部電極を接続パッドと電気的に接続するように形成する工程を含むことが好ましい。
【００４２】
このようにすると、容量下部電極の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグの上面全体を覆うようにパターン化することによって、容量下部電極の形成と同時に接続パッドを形成できる。このため、工程の増加を招くことなく、第２のプラグの酸化を防止でき且つ容量上部電極と第２のプラグとを接続パッドを介して接続できる。
【００４３】
第２の強誘電体メモリの製造方法において、開口部を形成する工程は容量絶縁膜となる絶縁性膜をパターン化する前に行なわれ、容量上部電極を形成する工程は、容量絶縁膜となる絶縁性膜と、容量上部電極となる導電性膜とを同時にパターン化する工程を含むことが好ましい。
【００４４】
このようにすると、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンを考慮する必要がなくなる結果、強誘電体メモリのセルサイズを小さくでき、それによってメモリセルアレイ全体の占有面積を縮小することができる。
【００４５】
第１又は第２の強誘電体メモリの製造方法において、導電層は、拡散層の表面部がシリサイド化された層であることが好ましい。
【００４６】
このようにすると、導電層として、半導体基板上に形成されたポリシリコン層等を用いる場合と比べて、導電層を低抵抗化できる。
【００４７】
第１又は第２の強誘電体メモリの製造方法において、容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることが好ましい。
【００４８】
このようにすると、容量絶縁膜を構成する強誘電体膜の結晶を、整合性の良いＰｔ結晶面から十分に成長させることができる。
【発明の効果】
【００４９】
本発明によると、容量上部電極の形成後に、容量上部電極と配線とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００５０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【００５１】
図１（ａ）、（ｂ）、図２（ａ）、（ｂ）、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）は、第１の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図１（ｂ）は図１（ａ）におけるＩ−Ｉ線の断面図であり、図４（ｂ）は図４（ａ）におけるIV−IV線の断面図である。
【００５２】
まず、図１（ａ）及び（ｂ）に示すように、半導体基板１００の表面に、ＳＴＩ構造を有する素子分離領域１０１を形成する。その後、半導体基板１００における素子分離領域１０１により囲まれた領域のうち、メモリセルが形成される各領域（以下、メモリセル領域と称する）の上に、第１のゲート絶縁膜１０２を介して、メモリセルトランジスタを構成する第１のゲート電極１０３を形成する。その後、第１のゲート電極１０３の側面に絶縁性の第１のサイドウォール１０４を形成すると共に、半導体基板１００における各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層１０５及び上層となる第１の高濃度不純物拡散層１０６を形成する。第１の低濃度不純物拡散層１０５及び第１の高濃度不純物拡散層１０６は、メモリセルトランジスタのソース領域又はドレイン領域となる。
【００５３】
また、図１（ａ）に示すように、半導体基板１００における素子分離領域１０１により囲まれた領域のうち、メモリセル領域以外の他の領域（以下、非メモリセル領域と称する）の上に、第２のゲート絶縁膜１０７を介して、制御トランジスタを構成する第２のゲート電極１０８を形成する。その後、第２のゲート電極１０８の側面に絶縁性の第２のサイドウォール１０９を形成すると共に、半導体基板１００における非メモリセル領域の表面部に、下層となる第２の低濃度不純物拡散層１１０及び上層となる第２の高濃度不純物拡散層１１１を形成する。第２の低濃度不純物拡散層１１０及び第２の高濃度不純物拡散層１１１は、制御トランジスタのソース領域又はドレイン領域となる。
【００５４】
尚、第１の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
【００５５】
次に、図１（ａ）及び（ｂ）に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板１００上に第１の層間絶縁膜１１２を形成する。その後、第１の層間絶縁膜１１２に、第１の高濃度不純物拡散層１０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ１１３、及び、第２の高濃度不純物拡散層１１１（ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方）と接続し且つタングステンよりなる第２のプラグ１１４を形成する。
【００５６】
次に、第１の層間絶縁膜１１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図２（ａ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ１１３の上面を覆う容量下部電極１１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ１１４の上面を覆う接続パッド１１６を形成する。これにより、メモリセルトランジスタと容量下部電極１１５とが第１のプラグ１１３を介して接続される。その後、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。
【００５７】
次に、絶縁膜１１７が形成された第１の層間絶縁膜１１２の上に全面に亘って、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3 （但し０≦ｘ≦１））系又はＳＢＴ（ＳｒＢｉ2 Ｔａ2Ｏ9）系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図２（ｂ）に示すように、容量下部電極１１５の上面を覆う容量絶縁膜１１８を形成する。
【００５８】
次に、容量絶縁膜１１８が形成された第１の層間絶縁膜１１２の上に全面に亘って、Ｐｔ又はＰｔを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図３（ａ）に示すように、容量絶縁膜１１８の上面を覆い且つ容量絶縁膜１１８の外側まで延びる容量上部電極１１９を形成する。具体的には、容量上部電極１１９は、接続パッド１１６の上面の少なくとも一部分を覆う張り出し部１１９ａを有しており、該張り出し部１１９ａは、容量上部電極１１９となる導電性膜をパターン化するときに形成される。これにより、容量上部電極１１９と第２のプラグ１１４とが接続パッド１１６を介して接続されるので、容量上部電極１１９と第２の高濃度不純物拡散層１１１とが第２のプラグ１１４を介して電気的に接続される。尚、容量下部電極１１５、容量絶縁膜１１８及び容量上部電極１１９により容量素子が構成されている。
【００５９】
次に、図３（ｂ）に示すように、容量素子が形成された第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成する。その後、第１の層間絶縁膜１１２、絶縁膜１１７及び第２の層間絶縁膜１２０に、タングステンよりなる第３のプラグ１２１を、第２の高濃度不純物拡散層１１１（ソース領域となる部分及びドレイン領域となる部分のうち第２のプラグ１１４が接続されていない方）と接続するように形成する。
【００６０】
次に、図３（ｃ）に示すように、第２の層間絶縁膜１２０の上に、アルミニウム等よりなる配線１２２を第３のプラグ１２１と接続するように形成する。これにより、配線１２２と第２の高濃度不純物拡散層１１１とが第３のプラグ１２１を介して接続される。その後、図４（ａ）及び（ｂ）に示すように、配線１２２を含む第２の層間絶縁膜１２０の上に第３の層間絶縁膜１２３を形成した後、第３の層間絶縁膜１２３に、タングステンよりなる第４のプラグ１２４を、配線１２２と接続するように形成する。尚、図４（ｂ）に示すように、第１の層間絶縁膜１１２、絶縁膜１１７及び第２の層間絶縁膜１２０には第５のプラグ１２５が形成されており、それによって第１の高濃度不純物拡散層１０６（ドレイン領域となる部分）と配線１２２とが接続されている。その後、図示は省略しているが、第３の層間絶縁膜１２３の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【００６１】
以上に説明したように、第１の実施形態によると、メモリセルトランジスタ、及び第２の高濃度不純物拡散層１１１を含む制御トランジスタが形成された半導体基板１００上に第１の層間絶縁膜１１２を形成した後、第１の層間絶縁膜１１２に、メモリセルトランジスタと接続する第１のプラグ１１３、及び第２の高濃度不純物拡散層１１１と接続する第２のプラグ１１４を形成する。その後、第１の層間絶縁膜１１２の上に第１のプラグ１１３と接続する容量下部電極１１５を形成した後、容量下部電極１１５の上に、強誘電体膜よりなる容量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１４と電気的に接続する容量上部電極１１９を順次形成する。その後、容量上部電極１１９を含む第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成した後、第１の層間絶縁膜１１２及び第２の層間絶縁膜１２０に、第２の高濃度不純物拡散層１１１と第２の層間絶縁膜１２０上の配線１２２とを接続する第３のプラグ１２１を形成する。このため、容量上部電極１１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極１１５とを接続する第１のプラグ１１３の形成と同時に、容量上部電極１１９と第２の高濃度不純物拡散層１１１とを接続する第２のプラグ１１４を第１の層間絶縁膜１１２に形成できる。これにより、第２のプラグ１１４、第２の高濃度不純物拡散層１１１及び第３のプラグ１２１を介して容量上部電極１１９と配線１２２とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ１１４及び第２の高濃度不純物拡散層１１１を用いて、容量上部電極１１９と配線１２２とを電気的に接続することができる。従って、容量上部電極１１９の形成後に、容量上部電極１１９と配線１２２とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極１１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極１１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜１１８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
【００６２】
また、第１の実施形態によると、酸素バリア性を有する容量下部電極１１５が第１のプラグ１１３の上面を覆っていると共に、酸素バリア性を有する接続パッド１１６が第２のプラグ１１４の上面を覆っている。このため、容量絶縁膜１１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ１１３及び第２のプラグ１１４が酸化されることを防止できる。
【００６３】
また、第１の実施形態によると、容量下部電極１１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ１１４の上面全体を覆うようにパターン化することによって、容量下部電極１１５の形成と同時に接続パッド１１６を形成するため、工程の増加を招くことなく第２のプラグ１１４の酸化を防止できる。また、容量上部電極１１９を接続パッド１１６と接続するように形成するため、容量上部電極１１９と第２のプラグ１１４とを接続パッド１１６を介して接続できる。
【００６４】
また、第１の実施形態によると、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜１１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【００６５】
また、第１の実施形態によると、第２の高濃度不純物拡散層１１１の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層として、半導体基板１００上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
【００６６】
尚、第１の実施形態において、第１のプラグ１１３、第２のプラグ１１４、又は第３のプラグ１２１等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【００６７】
また、第１の実施形態において、容量下部電極１１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【００６８】
また、第１の実施形態において、容量下部電極１１５同士の間に埋め込まれる絶縁膜１１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【００６９】
また、第１の実施形態において、容量絶縁膜１１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【００７０】
また、第１の実施形態において、容量上部電極１１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜１１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【００７１】
また、第１の実施形態において、半導体基板１００上における非メモリセル領域に、第２のゲート電極１０８等により構成される制御トランジスタ（容量上部電極１１９つまりメモリセルプレートをＯＮ／ＯＦＦするドライバーとしての機能を有している）を形成した。すなわち、第１の実施形態においては、制御トランジスタがＯＮになっている場合のみ、容量上部電極１１９と配線１２２とは、第２のプラグ１１４、第２の高濃度不純物拡散層１１１（つまり制御トランジスタのソース領域又はドレイン領域）及び第３のプラグ１２１を介して電気的に接続される。それに対して回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図５に示すように、半導体基板１００上における非メモリセル領域に第２の高濃度不純物拡散層１１１のみを形成してもよい。この場合、容量上部電極１１９と配線１２２とは、第２のプラグ１１４、第２の高濃度不純物拡散層１１１及び第３のプラグ１２１を介して常に電気的に接続される。また、この場合、第２の高濃度不純物拡散層１１１の表面部をシリサイド化してもよい。
【００７２】
また、第１の実施形態において、第２のプラグ１１４の上面を酸素バリア性を有する接続パッド１１６により覆ったが、これに代えて、例えば第２のプラグ１１４が酸素バリア性を有する材料よりなる場合には、接続パッド１１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極１１９の張り出し部１１９ａは、第２のプラグ１１４の上面の少なくとも一部分を覆うことが好ましい。
【００７３】
また、第１の実施形態において、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を埋め込んだが、これに代えて、絶縁膜１１７を形成しなくてもよい。
【００７４】
また、第１の実施形態において、容量上部電極１１９を形成する前に、容量絶縁膜１１８の側面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極１１９となる導電性膜の段差被覆性が向上して、容量上部電極１１９の張り出し部１１９ａに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
【００７５】
また、第１の実施形態において、第２の層間絶縁膜１２０の上に第３のプラグ１２１と接続するように配線１２２を形成したが、これに代えて、第２の層間絶縁膜１２０に第３のプラグ１２１と接続するように配線１２２を埋め込んでもよい。
【００７６】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【００７７】
図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）は、第１の実施形態の第１変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【００７８】
まず、図６（ａ）に示すように、半導体基板１００の表面に、ＳＴＩ構造を有する素子分離領域１０１を形成する。その後、半導体基板１００における素子分離領域１０１により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層１０５及び上層となる第１の高濃度不純物拡散層１０６を形成する。第１の低濃度不純物拡散層１０５及び第１の高濃度不純物拡散層１０６は、メモリセルトランジスタ（ゲート電極等の図示省略）のソース領域又はドレイン領域となる。
【００７９】
また、図６（ａ）に示すように、半導体基板１００における非メモリセル領域の上に、第２のゲート絶縁膜１０７を介して、制御トランジスタを構成する第２のゲート電極１０８を形成する。その後、第２のゲート電極１０８の側面に絶縁性の第２のサイドウォール１０９を形成すると共に、半導体基板１００における非メモリセル領域の表面部に、下層となる第２の低濃度不純物拡散層１１０及び上層となる第２の高濃度不純物拡散層１１１を形成する。第２の低濃度不純物拡散層１１０及び第２の高濃度不純物拡散層１１１は、制御トランジスタのソース領域又はドレイン領域となる。
【００８０】
尚、第１の実施形態の第１変形例において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
【００８１】
次に、図６（ａ）に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板１００上に第１の層間絶縁膜１１２を形成する。その後、第１の層間絶縁膜１１２に、第１の高濃度不純物拡散層１０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ１１３、及び、第２の高濃度不純物拡散層１１１（ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方）と接続し且つタングステンよりなる第２のプラグ１１４を形成する。
【００８２】
次に、第１の層間絶縁膜１１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図６（ｂ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ１１３の上面を覆う容量下部電極１１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ１１４の上面を覆う接続パッド１１６を形成する。これにより、メモリセルトランジスタと容量下部電極１１５とが第１のプラグ１１３を介して接続される。その後、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。
【００８３】
次に、絶縁膜１１７が形成された第１の層間絶縁膜１１２の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン（図示省略）を用いてパターン化する。これにより、図６（ｃ）に示すように、容量下部電極１１５の上面を覆う容量絶縁膜１１８、及び容量絶縁膜１１８の上面を覆う容量上部電極１１９を形成する。このとき、容量絶縁膜１１８及び容量上部電極１１９を、それぞれの端部が接続パッド１１６の上に位置するように形成する。尚、容量下部電極１１５、容量絶縁膜１１８及び容量上部電極１１９により容量素子が構成されている。
【００８４】
次に、容量素子が形成された第１の層間絶縁膜１１２の上に全面に亘って、導電性膜（図示省略）を堆積した後、該導電性膜に対してエッチバックを行なうことによって、図７（ａ）に示すように、容量上部電極１１９の側面に導電性の第３のサイドウォール１１９ｂを接続パッド１１６と接続するように形成する。これにより、容量上部電極１１９と第２の高濃度不純物拡散層１１１とが第２のプラグ１１４を介して電気的に接続される。
【００８５】
次に、図７（ｂ）に示すように、容量素子が形成された第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成する。その後、第１の層間絶縁膜１１２、絶縁膜１１７及び第２の層間絶縁膜１２０に、タングステンよりなる第３のプラグ１２１を、第２の高濃度不純物拡散層１１１（ソース領域となる部分及びドレイン領域となる部分のうち第２のプラグ１１４が接続されていない方）と接続するように形成する。
【００８６】
次に、図８（ａ）に示すように、第２の層間絶縁膜１２０の上に、アルミニウム等よりなる配線１２２を第３のプラグ１２１と接続するように形成する。これにより、配線１２２と第２の高濃度不純物拡散層１１１とが第３のプラグ１２１を介して接続される。その後、図８（ｂ）に示すように、配線１２２を含む第２の層間絶縁膜１２０の上に第３の層間絶縁膜１２３を形成した後、第３の層間絶縁膜１２３に、タングステンよりなる第４のプラグ１２４を、配線１２２と接続するように形成する。その後、図示は省略しているが、第３の層間絶縁膜１２３の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【００８７】
以上に説明したように、第１の実施形態の第１変形例によると、メモリセルトランジスタ、及び第２の高濃度不純物拡散層１１１を含む制御トランジスタが形成された半導体基板１００上に第１の層間絶縁膜１１２を形成した後、第１の層間絶縁膜１１２に、メモリセルトランジスタと接続する第１のプラグ１１３、及び第２の高濃度不純物拡散層１１１と接続する第２のプラグ１１４を形成する。その後、第１の層間絶縁膜１１２の上に第１のプラグ１１３と接続する容量下部電極１１５を形成した後、容量絶縁膜１１８となる強誘電体膜及び容量上部電極１１９となる導電性膜を同一のマスクパターンを用いてパターン化することにより、容量下部電極１１５の上面を覆う容量絶縁膜１１８、及び容量絶縁膜１１８の上面を覆う容量上部電極１１９を形成する。その後、容量上部電極１１９の側面に導電性の第３のサイドウォール１１９ｂを第２のプラグ１１４と電気的に接続するように形成する。その後、容量上部電極１１９を含む第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成した後、第１の層間絶縁膜１１２及び第２の層間絶縁膜１２０に、第２の高濃度不純物拡散層１１１と第２の層間絶縁膜１２０上の配線１２２とを接続する第３のプラグ１２１を形成する。このため、容量上部電極１１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極１１５とを接続する第１のプラグ１１３の形成と同時に、第３のサイドウォール１１９ｂを介して容量上部電極１１９と第２の高濃度不純物拡散層１１１とを接続する第２のプラグ１１４を第１の層間絶縁膜１１２に形成できる。これにより、第２のプラグ１１４、第２の高濃度不純物拡散層１１１及び第３のプラグ１２１を介して容量上部電極１１９と配線１２２とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ１１４及び第２の高濃度不純物拡散層１１１を用いて、容量上部電極１１９と配線１２２とを電気的に接続することができる。従って、容量上部電極１１９の形成後に、容量上部電極１１９と配線１２２とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極１１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極１１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜１１８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
【００８８】
また、第１の実施形態の第１変形例によると、酸素バリア性を有する容量下部電極１１５が第１のプラグ１１３の上面を覆っていると共に、酸素バリア性を有する接続パッド１１６が第２のプラグ１１４の上面を覆っている。このため、容量絶縁膜１１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ１１３及び第２のプラグ１１４が酸化されることを防止できる。
【００８９】
また、第１の実施形態の第１変形例によると、容量下部電極１１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ１１４の上面全体を覆うようにパターン化することによって、容量下部電極１１５の形成と同時に接続パッド１１６を形成するため、工程の増加を招くことなく第２のプラグ１１４の酸化を防止できる。また、容量上部電極１１９の側面に導電性の第３のサイドウォール１１９ｂを接続パッド１１６と接続するように形成するため、容量上部電極１１９と第２のプラグ１１４とを第３のサイドウォール１１９ｂ及び接続パッド１１６を介して接続できる。
【００９０】
また、第１の実施形態の第１変形例によると、容量絶縁膜１１８を、その端部が接続パッド１１６の上に位置するように形成する。このため、容量絶縁膜１１８となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッド１１６の材料として用いると共に、該接続パッド１１６をエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜１１８を形成できる。
【００９１】
また、第１の実施形態の第１変形例によると、容量絶縁膜１１８となる絶縁性膜をパターン化するために用いられたマスクパターンを用いて、容量上部電極１１９となる導電性膜をパターン化するため、製造工程で用いられるマスクパターンの数を低減できる。
【００９２】
また、第１の実施形態の第１変形例によると、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜１１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【００９３】
また、第１の実施形態の第１変形例によると、第２の高濃度不純物拡散層１１１の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層として、半導体基板１００上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
【００９４】
尚、第１の実施形態の第１変形例において、第３のサイドウォール１１９ｂを構成する導電性膜としては、容量上部電極１１９又は容量下部電極１１５を構成する導電性膜に対して大きなエッチング選択比を有する導電性膜、例えばＴｉＮ膜又はＴａＮ膜等を用いることが好ましい。このようにすると、第３のサイドウォール１１９ｂの形成時に容量上部電極１１９又は容量下部電極１１５が受ける損傷を抑制することができる。
【００９５】
また、第１の実施形態の第１変形例において、第１のプラグ１１３、第２のプラグ１１４、又は第３のプラグ１２１等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【００９６】
また、第１の実施形態の第１変形例において、容量下部電極１１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【００９７】
また、第１の実施形態の第１変形例において、容量下部電極１１５同士の間に埋め込まれる絶縁膜１１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【００９８】
また、第１の実施形態の第１変形例において、容量絶縁膜１１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【００９９】
また、第１の実施形態の第１変形例において、容量上部電極１１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜１１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【０１００】
また、第１の実施形態の第１変形例において、半導体基板１００上における非メモリセル領域に、第２のゲート電極１０８等により構成される制御トランジスタを形成したが、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、半導体基板１００上における非メモリセル領域に第２の高濃度不純物拡散層１１１のみを形成してもよい。この場合、第２の高濃度不純物拡散層１１１の表面部をシリサイド化してもよい。
【０１０１】
また、第１の実施形態の第１変形例において、第２のプラグ１１４の上面を酸素バリア性を有する接続パッド１１６により覆ったが、これに代えて、例えば第２のプラグ１１４が酸素バリア性を有する材料よりなる場合には、接続パッド１１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、第３のサイドウォール１１９ｂは、第２のプラグ１１４の上面の少なくとも一部分を覆うことが好ましい。
【０１０２】
また、第１の実施形態の第１変形例において、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を埋め込んだが、これに代えて、絶縁膜１１７を形成しなくてもよい。
【０１０３】
また、第１の実施形態の第１変形例において、第２の層間絶縁膜１２０の上に第３のプラグ１２１と接続するように配線１２２を形成したが、これに代えて、第２の層間絶縁膜１２０に第３のプラグ１２１と接続するように配線１２２を埋め込んでもよい。
【０１０４】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【０１０５】
図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は、第１の実施形態の第２変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【０１０６】
まず、図９（ａ）に示すように、半導体基板１００の表面に、ＳＴＩ構造を有する素子分離領域１０１を形成する。その後、半導体基板１００における素子分離領域１０１により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層１０５及び上層となる第１の高濃度不純物拡散層１０６を形成する。第１の低濃度不純物拡散層１０５及び第１の高濃度不純物拡散層１０６は、メモリセルトランジスタ（ゲート電極等の図示省略）のソース領域又はドレイン領域となる。このとき、半導体基板１００における非メモリセル領域の表面部に第１の低濃度不純物拡散層１０５又は第１の高濃度不純物拡散層１０６が形成されていてもよい。その後、メモリセルトランジスタが形成されている半導体基板１００上に第１の層間絶縁膜１１２の下層膜１１２ａを形成する。
【０１０７】
次に、図９（ｂ）に示すように、下層膜１１２ａが形成された半導体基板１００における非メモリセル領域の上に、例えばポリシリコンよりなる導電層１３０を形成した後、導電層１３０の上及び下層膜１１２ａの上に、第１の層間絶縁膜１１２の上層膜１１２ｂを形成する。
【０１０８】
次に、図９（ｃ）に示すように、第１の層間絶縁膜１１２の上層膜１１２ｂ及び下層膜１１２ａに、第１の高濃度不純物拡散層１０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ１１３を形成すると共に、第１の層間絶縁膜１１２の上層膜１１２ｂに、導電層１３０と接続し且つタングステンよりなる第２のプラグ１１４を形成する。
【０１０９】
次に、第１の層間絶縁膜１１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図１０（ａ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ１１３の上面を覆う容量下部電極１１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ１１４の上面を覆う接続パッド１１６を形成する。これにより、メモリセルトランジスタと容量下部電極１１５とが第１のプラグ１１３を介して接続される。その後、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。
【０１１０】
次に、絶縁膜１１７が形成された第１の層間絶縁膜１１２の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図１０（ｂ）に示すように、容量下部電極１１５の上面を覆う容量絶縁膜１１８を形成する。
【０１１１】
次に、容量絶縁膜１１８が形成された第１の層間絶縁膜１１２の上に全面に亘って、Ｐｔ又はＰｔを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図１０（ｃ）に示すように、容量絶縁膜１１８の上面を覆い且つ容量絶縁膜１１８の外側まで延びる容量上部電極１１９を形成する。具体的には、容量上部電極１１９は、接続パッド１１６の上面の少なくとも一部分を覆う張り出し部１１９ａを有しており、該張り出し部１１９ａは、容量上部電極１１９となる導電性膜をパターン化するときに形成される。これにより、容量上部電極１１９と第２のプラグ１１４とが接続パッド１１６を介して接続されるので、容量上部電極１１９と導電層層１３０とが第２のプラグ１１４を介して電気的に接続される。尚、容量下部電極１１５、容量絶縁膜１１８及び容量上部電極１１９により容量素子が構成されている。
【０１１２】
次に、図１１（ａ）に示すように、容量素子が形成された第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成する。その後、第１の層間絶縁膜１１２の上層膜１１２ｂ、絶縁膜１１７、及び第２の層間絶縁膜１２０に、タングステンよりなる第３のプラグ１２１を導電層１３０と接続するように形成する。
【０１１３】
次に、図１１（ｂ）に示すように、第２の層間絶縁膜１２０の上に、アルミニウム等よりなる配線１２２を第３のプラグ１２１と接続するように形成する。これにより、配線１２２と導電層１３０とが第３のプラグ１２１を介して接続される。その後、図１１（ｃ）に示すように、配線１２２を含む第２の層間絶縁膜１２０の上に第３の層間絶縁膜１２３を形成した後、第３の層間絶縁膜１２３に、タングステンよりなる第４のプラグ１２４を、配線１２２と接続するように形成する。その後、図示は省略しているが、第３の層間絶縁膜１２３の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【０１１４】
以上に説明したように、第１の実施形態の第２変形例によると、メモリセルトランジスタが形成された半導体基板１００上に第１の層間絶縁膜１１２の下層膜１１２ａを形成した後、非メモリセル領域の下層膜１１２ａの上に導電層１３０を形成し、その後、第１の層間絶縁膜１１２の上層膜１１２ｂを形成する。その後、第１の層間絶縁膜１１２に、メモリセルトランジスタと接続する第１のプラグ１１３、及び導電層１３０と接続する第２のプラグ１１４を形成する。その後、第１の層間絶縁膜１１２の上に第１のプラグ１１３と接続する容量下部電極１１５を形成した後、容量下部電極１１５の上に、強誘電体膜よりなる容量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１４と電気的に接続する容量上部電極１１９を順次形成する。その後、容量上部電極１１９を含む第１の層間絶縁膜１１２の上に第２の層間絶縁膜１２０を形成した後、第１の層間絶縁膜１１２及び第２の層間絶縁膜１２０に、導電層１３０と第２の層間絶縁膜１２０上の配線１２２とを接続する第３のプラグ１２１を形成する。このため、容量上部電極１１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極１１５とを接続する第１のプラグ１１３の形成と同時に、容量上部電極１１９と導電層１３０とを接続する第２のプラグ１１４を第１の層間絶縁膜１１２に形成できる。これにより、第２のプラグ１１４、導電層１３０及び第３のプラグ１２１を介して容量上部電極１１９と配線１２２とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ１１４及び導電層１３０を用いて、容量上部電極１１９と配線１２２とを電気的に接続することができる。従って、容量上部電極１１９の形成後に、容量上部電極１１９と配線１２２とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極１１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極１１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜１１８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
【０１１５】
また、第１の実施形態の第２変形例によると、酸素バリア性を有する容量下部電極１１５が第１のプラグ１１３の上面を覆っていると共に、酸素バリア性を有する接続パッド１１６が第２のプラグ１１４の上面を覆っている。このため、容量絶縁膜１１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ１１３及び第２のプラグ１１４が酸化されることを防止できる。
【０１１６】
また、第１の実施形態の第２変形例によると、容量下部電極１１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ１１４の上面全体を覆うようにパターン化することによって、容量下部電極１１５の形成と同時に接続パッド１１６を形成するため、工程の増加を招くことなく第２のプラグ１１４の酸化を防止できる。また、容量上部電極１１９を接続パッド１１６と接続するように形成するため、容量上部電極１１９と第２のプラグ１１４とを接続パッド１１６を介して接続できる。
【０１１７】
また、第１の実施形態の第２変形例によると、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を、その上面と容量下部電極１１５及び接続パッド１１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜１１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【０１１８】
また、第１の実施形態の第２変形例によると、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層１３０が、第１の層間絶縁膜１１２の下層膜１１２ａと上層膜１１２ｂとの間に形成されている。このため、第２のプラグ１１４と第３のプラグ１２１とを接続する導電層として、半導体基板１００の表面部に形成された不純物拡散層を用いる場合と比べて、基板電位を簡単に設定できると共に強誘電体メモリのセルサイズを小さくできる。また、導電層１３０と接続する第２のプラグ１１４又は第３のプラグ１２１が埋め込まれるホールのアスペクト比が小さくなるので、各プラグの形成不良や高抵抗化を防止できる。
【０１１９】
尚、第１の実施形態の第２変形例において、導電層１３０の材料は特に限定されるものではないが、導電層１３０が本変形例のように容量上部電極１１９の引き出し配線に使用されることを考慮して、導電層１３０の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。
【０１２０】
また、第１の実施形態の第２変形例において、導電層１３０として、強誘電体キャパシタ（容量下部電極１１５、容量絶縁膜１１８及び容量上部電極１１９により構成される容量素子）よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層１３０として、例えば図１２に示すように、半導体基板１００上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域１０１の上に形成されていてもよいし、半導体基板１００における素子分離領域１０１が形成されていない領域の上に形成されていてもよい。
【０１２１】
また、第１の実施形態の第２変形例において、第１のプラグ１１３、第２のプラグ１１４、又は第３のプラグ１２１等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【０１２２】
また、第１の実施形態の第２変形例において、容量下部電極１１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【０１２３】
また、第１の実施形態の第２変形例において、容量下部電極１１５同士の間に埋め込まれる絶縁膜１１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【０１２４】
また、第１の実施形態の第２変形例において、容量絶縁膜１１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【０１２５】
また、第１の実施形態の第２変形例において、容量上部電極１１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜１１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【０１２６】
また、第１の実施形態の第２変形例において、第２のプラグ１１４の上面を酸素バリア性を有する接続パッド１１６により覆ったが、これに代えて、例えば第２のプラグ１１４が酸素バリア性を有する材料よりなる場合には、接続パッド１１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極１１９の張り出し部１１９ａは、第２のプラグ１１４の上面の少なくとも一部分を覆うことが好ましい。
【０１２７】
また、第１の実施形態の第２変形例において、容量下部電極１１５同士の間の領域又は容量下部電極１１５と接続パッド１１６との間の領域に、絶縁膜１１７を埋め込んだが、これに代えて、絶縁膜１１７を形成しなくてもよい。
【０１２８】
また、第１の実施形態の第２変形例において、容量上部電極１１９を形成する前に、容量絶縁膜１１８の側面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極１１９となる導電性膜の段差被覆性が向上して、容量上部電極１１９の張り出し部１１９ａに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
【０１２９】
また、第１の実施形態の第２変形例において、第２の層間絶縁膜１２０の上に第３のプラグ１２１と接続するように配線１２２を形成したが、これに代えて、第２の層間絶縁膜１２０に第３のプラグ１２１と接続するように配線１２２を埋め込んでもよい。
【０１３０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【０１３１】
図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）〜（ｃ）及び図１６（ａ）、（ｂ）は、第２の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図１３（ｂ）は図１３（ａ）におけるXIII−XIII線の断面図であり、図１６（ｂ）は図１６（ａ）におけるXVI−XVI線の断面図である。
【０１３２】
まず、図１３（ａ）及び（ｂ）に示すように、半導体基板２００の表面に、ＳＴＩ構造を有する素子分離領域２０１を形成する。その後、半導体基板２００における素子分離領域２０１により囲まれた領域のうち各メモリセル領域の上に、第１のゲート絶縁膜２０２を介して、メモリセルトランジスタを構成する第１のゲート電極２０３を形成する。その後、第１のゲート電極２０３の側面に絶縁性の第１のサイドウォール２０４を形成すると共に、半導体基板２００における各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層２０５及び上層となる第１の高濃度不純物拡散層２０６を形成する。第１の低濃度不純物拡散層２０５及び第１の高濃度不純物拡散層２０６は、メモリセルトランジスタのソース領域又はドレイン領域となる。
【０１３３】
また、図１３（ａ）に示すように、半導体基板２００における非メモリセル領域の上に、第２のゲート絶縁膜２０７を介して、制御トランジスタを構成する第２のゲート電極２０８を形成する。その後、第２のゲート電極２０８の側面に絶縁性の第２のサイドウォール２０９を形成すると共に、半導体基板２００における非メモリセル領域の表面部に、下層となる第２の低濃度不純物拡散層２１０及び上層となる第２の高濃度不純物拡散層２１１を形成する。第２の低濃度不純物拡散層２１０及び第２の高濃度不純物拡散層２１１は、制御トランジスタのソース領域又はドレイン領域となる。
【０１３４】
尚、第２の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
【０１３５】
次に、図１３（ａ）及び（ｂ）に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板２００上に第１の層間絶縁膜２１２を形成する。その後、第１の層間絶縁膜２１２に、第１の高濃度不純物拡散層２０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ２１３、及び、第２の高濃度不純物拡散層２１１（ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方）と接続し且つタングステンよりなる第２のプラグ２１４を形成する。
【０１３６】
次に、第１の層間絶縁膜２１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図１４（ａ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ２１３の上面を覆う容量下部電極２１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ２１４の上面を覆う接続パッド２１６を形成する。これにより、メモリセルトランジスタと容量下部電極２１５とが第１のプラグ２１３を介して接続される。その後、容量下部電極２１５同士の間の領域又は容量下部電極２１５と接続パッド２１６との間の領域に、絶縁膜２１７を、その上面と容量下部電極２１５及び接続パッド２１６のそれぞれの上面とが面一になるように埋め込む。
【０１３７】
次に、絶縁膜２１７が形成された第１の層間絶縁膜２１２の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図１４（ｂ）に示すように、容量下部電極２１５の上面を覆う容量絶縁膜２１８を形成する。このとき、容量絶縁膜２１８を接続パッド２１６つまり第２のプラグ２１４の上側まで延びるように形成しておくと共に、容量絶縁膜２１８となる強誘電体膜における接続パッド２１６の上側に形成されている部分に開口部２１８ａを形成しておく。
【０１３８】
次に、開口部２１８ａを有する容量絶縁膜２１８が形成された第１の層間絶縁膜２１２の上に全面に亘って、Ｐｔ又はＰｔを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図１５（ａ）に示すように、容量絶縁膜２１８の上面を覆い且つ開口部２１８ａを介して接続パッド２１６と接続する容量上部電極２１９を形成する。具体的には、容量上部電極２１９は、接続パッド２１６の上面の少なくとも一部分を覆う接続部２１９ｃを開口部２１８ａ内に有しており、これによって容量上部電極２１９と第２のプラグ２１４とが接続パッド２１６を介して電気的に接続される結果、容量上部電極２１９と第２の高濃度不純物拡散層２１１とが第２のプラグ２１４を介して電気的に接続される。尚、容量下部電極２１５、容量絶縁膜２１８及び容量上部電極２１９により容量素子が構成されている。
【０１３９】
次に、図１５（ｂ）に示すように、容量素子が形成された第１の層間絶縁膜２１２の上に第２の層間絶縁膜２２０を形成する。その後、第１の層間絶縁膜２１２、絶縁膜２１７及び第２の層間絶縁膜２２０に、タングステンよりなる第３のプラグ２２１を、第２の高濃度不純物拡散層２１１（ソース領域となる部分及びドレイン領域となる部分のうち第２のプラグ２１４が接続されていない方）と接続するように形成する。
【０１４０】
次に、図１５（ｃ）に示すように、第２の層間絶縁膜２２０の上に、アルミニウム等よりなる配線２２２を第３のプラグ２２１と接続するように形成する。これにより、配線２２２と第２の高濃度不純物拡散層２１１とが第３のプラグ２２１を介して接続される。その後、図１６（ａ）及び（ｂ）に示すように、配線２２２を含む第２の層間絶縁膜２２０の上に第３の層間絶縁膜２２３を形成した後、第３の層間絶縁膜２２３に、タングステンよりなる第４のプラグ２２４を、配線２２２と接続するように形成する。尚、図１６（ｂ）に示すように、第１の層間絶縁膜２１２、絶縁膜２１７及び第２の層間絶縁膜２２０には第５のプラグ２２５が形成されており、それによって第１の高濃度不純物拡散層２０６（ドレイン領域となる部分）と配線２２２とが接続されている。その後、図示は省略しているが、第３の層間絶縁膜２２３の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【０１４１】
以上に説明したように、第２の実施形態によると、メモリセルトランジスタ、及び第２の高濃度不純物拡散層２１１を含む制御トランジスタが形成された半導体基板２００上に第１の層間絶縁膜２１２を形成した後、第１の層間絶縁膜２１２に、メモリセルトランジスタと接続する第１のプラグ２１３、及び第２の高濃度不純物拡散層２１１と接続する第２のプラグ２１４を形成する。その後、第１の層間絶縁膜２１２の上に第１のプラグ２１３と接続する容量下部電極２１５を形成した後、容量下部電極２１５の上に、第２のプラグ２１４の上側まで延び且つ強誘電体膜よりなる容量絶縁膜２１８を形成する。その後、容量絶縁膜２１８における第２のプラグ２１４の上側に形成されている部分に開口部２１８ａを形成した後、該開口部２１８ａを介して第２のプラグ２１４と電気的に接続するように容量上部電極２１９を形成する。その後、容量上部電極２１９を含む第１の層間絶縁膜２１２の上に第２の層間絶縁膜２２０を形成した後、第１の層間絶縁膜２１２及び第２の層間絶縁膜２２０に、第２の高濃度不純物拡散層２１１と第２の層間絶縁膜２２０上の配線２２２とを接続する第３のプラグ２２１を形成する。このため、容量上部電極２１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極２１５とを接続する第１のプラグ２１３の形成と同時に、容量上部電極２１９と第２の高濃度不純物拡散層２１１とを接続する第２のプラグ２１４を第１の層間絶縁膜２１２に形成できる。これにより、第２のプラグ２１４、第２の高濃度不純物拡散層２１１及び第３のプラグ２２１を介して容量上部電極２１９と配線２２２とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ２１４及び第２の高濃度不純物拡散層２１１を用いて、容量上部電極２１９と配線２２２とを電気的に接続することができる。従って、容量上部電極２１９の形成後に、容量上部電極２１９と配線２２２とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極２１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極２１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜２１８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
【０１４２】
また、第２の実施形態によると、酸素バリア性を有する容量下部電極２１５が第１のプラグ２１３の上面を覆っていると共に、酸素バリア性を有する接続パッド２１６が第２のプラグ２１４の上面を覆っている。このため、容量絶縁膜２１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ２１３及び第２のプラグ２１４が酸化されることを防止できる。
【０１４３】
また、第２の実施形態によると、容量下部電極２１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ２１４の上面全体を覆うようにパターン化することによって、容量下部電極２１５の形成と同時に接続パッド２１６を形成するため、工程の増加を招くことなく第２のプラグ２１４の酸化を防止できる。また、容量上部電極２１９を接続パッド２１６と接続するように形成するため、容量上部電極２１９と第２のプラグ２１４とを接続パッド２１６を介して接続できる。
【０１４４】
また、第２の実施形態によると、容量下部電極２１５同士の間の領域又は容量下部電極２１５と接続パッド２１６との間の領域に、絶縁膜２１７を、その上面と容量下部電極２１５及び接続パッド２１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜２１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【０１４５】
また、第２の実施形態によると、第２の高濃度不純物拡散層２１１の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第２のプラグ２１４と第３のプラグ２２１とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第２のプラグ２１４と第３のプラグ２２１とを接続する導電層として、半導体基板２００上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
【０１４６】
さらに、第２の実施形態によると、以下に説明するような効果が得られる。
【０１４７】
図１７（ａ）は、第１の比較例としての第１の実施形態に係る強誘電体メモリにおける、第２のプラグ１１４、接続パッド１１６、容量絶縁膜１１８及び容量上部電極１１９の積層部分の断面図と該断面図と対応する平面図を示している。
【０１４８】
図１７（ｂ）は、第２の実施形態に係る強誘電体メモリにおける、第２のプラグ２１４、接続パッド２１６、容量絶縁膜２１８及び容量上部電極２１９の積層部分の断面図と該断面図と対応する平面図を示している。
【０１４９】
第１の比較例においては、図１７（ａ）に示すように、容量上部電極１１９の段差が容量絶縁膜１１８の１端辺に沿って１方向に形成されている（領域Ｒ１参照）。また、容量絶縁膜１１８となる絶縁性膜と容量上部電極１１９となる導電性膜とが別々にパターン化されるため、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンＤ１を考慮する必要がある。
【０１５０】
一方、第２の実施形態においては、図１７（ｂ）に示すように、容量絶縁膜２１８に設けた開口部２１８ａを介して容量上部電極２１９と接続パッド２１６つまり第２のプラグ２１４とを接続するため、容量上部電極２１９の段差は開口部２１８ａの周縁部に沿って形成される（領域Ｒ２参照）。具体的には、開口部２１８ａの形状を例えば方形にすると、容量上部電極２１９の段差は開口部２１８ａの周縁部となる４辺に沿って４方向に形成される。このため、容量上部電極形成材料の段差部における被覆率に方向依存性があっても、第１の比較例（容量上部電極１１９の段差が容量絶縁膜１１８の１端辺に沿って１方向に形成されている）と比べて、容量上部電極２１９と第２のプラグ２１４との間の電流パスが確実に確保される。
【０１５１】
尚、第２の実施形態において、図１４（ｂ）及び図１５（ａ）に示す工程で、容量絶縁膜２１８となる絶縁性膜をパターン化する前に、該絶縁性膜に開口部２１８ａを設けた後、該絶縁性膜と容量上部電極２１９となる導電性膜とを同時にパターン化することが好ましい。このようにすると、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンを考慮する必要がなくなる。その結果、強誘電体メモリのセルサイズを小さくでき、それによってメモリセルアレイ全体の占有面積を縮小することができる。
【０１５２】
また、第２の実施形態において、第１のプラグ２１３、第２のプラグ２１４、又は第３のプラグ２２１等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【０１５３】
また、第２の実施形態において、容量下部電極２１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【０１５４】
また、第２の実施形態において、容量下部電極２１５同士の間に埋め込まれる絶縁膜２１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【０１５５】
また、第２の実施形態において、容量絶縁膜２１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【０１５６】
また、第２の実施形態において、容量上部電極２１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜２１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【０１５７】
また、第２の実施形態において、半導体基板２００上における非メモリセル領域に、第２のゲート電極２０８等により構成される制御トランジスタ（容量上部電極２１９つまりメモリセルプレートをＯＮ／ＯＦＦするドライバーとしての機能を有している）を形成した。すなわち、第２の実施形態においては、制御トランジスタがＯＮになっている場合のみ、容量上部電極２１９と配線２２２とは、第２のプラグ２１４、第２の高濃度不純物拡散層２１１（つまり制御トランジスタのソース領域又はドレイン領域）及び第３のプラグ２２１を介して電気的に接続される。それに対して、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図１８に示すように、半導体基板２００上における非メモリセル領域に第２の高濃度不純物拡散層２１１のみを形成してもよい。この場合、容量上部電極２１９と配線２２２とは、第２のプラグ２１４、第２の高濃度不純物拡散層２１１及び第３のプラグ２２１を介して常に電気的に接続される。また、この場合、第２の高濃度不純物拡散層２１１の表面部をシリサイド化してもよい。
【０１５８】
また、第２の実施形態において、第２のプラグ２１４と第３のプラグ２２１とを接続する導電層として第２の高濃度不純物拡散層２１１を用いたが、これに代えて、例えば図１９に示すように、第１の層間絶縁膜２１２の下層膜２１２ａと上層膜２１２ｂとの間に形成された導電層２３０を用いてもよい。図１９に示す構造の形成方法（詳しくは第１の実施形態の第２変形例を参照）のうち、本実施形態の方法と大きく異なる点は次の通りである。すなわち、メモリセルトランジスタが形成された半導体基板２００上に第１の層間絶縁膜２１２の下層膜２１２ａを形成した後、非メモリセル領域の下層膜２１２ａの上に導電層２３０を形成し、その後、第１の層間絶縁膜２１２の上層膜２１２ｂを形成する。その後、第１の層間絶縁膜２１２に、メモリセルトランジスタと接続する第１のプラグ２１３、及び導電層２３０と接続する第２のプラグ２１４を形成する。ここで、導電層２３０の材料は特に限定されるものではないが、導電層２３０が容量上部電極２１９の引き出し配線に使用されることを考慮して、導電層２３０の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。また、導電層２３０として、強誘電体キャパシタ（容量下部電極２１５、容量絶縁膜２１８及び容量上部電極２１９により構成される容量素子）よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層２３０として、例えば図２０に示すように、半導体基板２００上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域２０１の上に形成されていてもよいし、半導体基板２００における素子分離領域２０１が形成されていない領域の上に形成されていてもよい。
【０１５９】
また、第２の実施形態において、第２のプラグ２１４の上面を酸素バリア性を有する接続パッド２１６により覆ったが、これに代えて、例えば第２のプラグ２１４が酸素バリア性を有する材料よりなる場合には、接続パッド２１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極２１９の接続部２１９ｃは、第２のプラグ２１４の上面の少なくとも一部分を覆うことが好ましい。
【０１６０】
また、第２の実施形態において、容量下部電極２１５同士の間の領域又は容量下部電極２１５と接続パッド２１６との間の領域に、絶縁膜２１７を埋め込んだが、これに代えて、絶縁膜２１７を形成しなくてもよい。
【０１６１】
また、第２の実施形態において、容量上部電極２１９を形成する前に、開口部２１８ａの壁面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極２１９となる導電性膜の段差被覆性が向上して、容量上部電極２１９の接続部２１９ｃに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
【０１６２】
また、第２の実施形態において、第２の層間絶縁膜２２０の上に第３のプラグ２２１と接続するように配線２２２を形成したが、これに代えて、第２の層間絶縁膜２２０に第３のプラグ２２１と接続するように配線２２２を埋め込んでもよい。
【０１６３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【０１６４】
図２１（ａ）、（ｂ）、図２２（ａ）、（ｂ）、図２３（ａ）〜（ｃ）及び図２４（ａ）、（ｂ）は、第３の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図２１（ｂ）は図２１（ａ）におけるXXI−XXI線の断面図であり、図２４（ｂ）は図２４（ａ）におけるXXIV−XXIV線の断面図である。
【０１６５】
まず、図２１（ａ）及び（ｂ）に示すように、半導体基板３００の表面に、ＳＴＩ構造を有する素子分離領域３０１を形成する。その後、半導体基板３００における素子分離領域３０１により囲まれた領域のうち各メモリセル領域の上に、ゲート絶縁膜３０２を介して、メモリセルトランジスタを構成するゲート電極３０３を形成する。その後、ゲート電極３０３の側面に絶縁性のサイドウォール３０４を形成すると共に、半導体基板３００における各メモリセル領域の表面部に、下層となる低濃度不純物拡散層３０５及び上層となる高濃度不純物拡散層３０６を形成する。低濃度不純物拡散層３０５及び高濃度不純物拡散層３０６は、メモリセルトランジスタのソース領域又はドレイン領域となる。その後、メモリセルトランジスタが形成されている半導体基板３００上に第１の層間絶縁膜３０７を形成した後、第１の層間絶縁膜３０７に、高濃度不純物拡散層３０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ３０８を形成する。
【０１６６】
次に、第１の層間絶縁膜３０７の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図２２（ａ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ３０８の上面を覆う容量下部電極３０９を形成する。これにより、メモリセルトランジスタと容量下部電極３０９とが第１のプラグ３０８を介して接続される。その後、容量下部電極３０９同士の間の領域に、絶縁膜３１０を、その上面と容量下部電極３０９の上面とが面一になるように埋め込む。
【０１６７】
次に、絶縁膜３１０が形成された第１の層間絶縁膜３０７の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン（図示省略）を用いてパターン化することによって、図２２（ｂ）に示すように、容量下部電極３０９の上面を覆う容量絶縁膜３１１、及び容量絶縁膜３１１の上面を覆う容量上部電極３１２を形成する。尚、容量下部電極３０９、容量絶縁膜３１１及び容量上部電極３１２により容量素子が構成されている。
【０１６８】
次に、容量素子が形成された第１の層間絶縁膜３０７の上に全面に亘って、水素バリア性を有する導電性膜、例えばＴｉ膜若しくはＴａ膜又はＴｉ若しくはＴａを含む合金膜を成膜した後、該導電性膜をパターン化することによって、図２３（ａ）に示すように、容量素子を覆う導電性水素バリア膜３１３を形成する。このとき、導電性水素バリア膜３１３を容量上部電極３１２の外側まで延びるように形成する。すなわち、導電性水素バリア膜３１３は、絶縁膜３１０における容量上部電極３１２が形成されていない領域の上側を覆う張り出し部３１３ａを有している。
【０１６９】
次に、図２３（ｂ）に示すように、導電性水素バリア膜３１３が形成された第１の層間絶縁膜３０７の上に第２の層間絶縁膜３１４を形成する。その後、第２の層間絶縁膜３１４に、タングステンよりなる第２のプラグ３１５を、導電性水素バリア膜３１３の張り出し部３１３ａ、つまり導電性水素バリア膜３１３における容量上部電極３１２にオーバーラップしていない部分と接続するように形成する。
【０１７０】
次に、図２３（ｃ）に示すように、第２の層間絶縁膜３１４の上に、アルミニウム等よりなる配線３１６を第２のプラグ３１５と接続するように形成する。これにより、容量上部電極３１２と配線３１６とが導電性水素バリア膜３１３及び第２のプラグ３１５を介して接続される。その後、図２４（ａ）及び（ｂ）に示すように、配線３１６を含む第２の層間絶縁膜３１４の上に第３の層間絶縁膜３１７を形成した後、第３の層間絶縁膜３１７に、タングステンよりなる第３のプラグ３１８を、配線３１６と接続するように形成する。尚、図２４（ｂ）に示すように、第１の層間絶縁膜３０７、絶縁膜３１０及び第２の層間絶縁膜３１４には第４のプラグ３１９が形成されており、それによって高濃度不純物拡散層３０６（ドレイン領域となる部分）と配線３１６とが接続されている。その後、図示は省略しているが、第３の層間絶縁膜３１７の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【０１７１】
以上に説明したように、第３の実施形態によると、メモリセルトランジスタが形成された半導体基板３００上に第１の層間絶縁膜３０７を形成した後、第１の層間絶縁膜３０７に、メモリセルトランジスタと接続する第１のプラグ３０８を形成し、その後、第１の層間絶縁膜３０７の上に第１のプラグ３０８と接続する容量下部電極３０９を形成する。その後、容量下部電極３０９の上に、強誘電体膜よりなる容量絶縁膜３１１、及び容量上部電極３１２を順次形成した後、容量上部電極３１２の上に導電性水素バリア膜３１３を形成する。その後、導電性水素バリア膜３１３を含む第１の層間絶縁膜３０７の上に第２の層間絶縁膜３１４を形成した後、第２の層間絶縁膜３１４に、導電性水素バリア膜３１３と第２の層間絶縁膜３１４上の配線３１６とを接続する第２のプラグ３１５を形成する。このため、導電性水素バリア膜３１３及び第２のプラグ３１５を介して容量上部電極３１２と配線３１６とを電気的に接続することができる。従って、容量上部電極３１２の形成後に、容量上部電極３１２と配線３１６とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極３１２が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極３１２として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜３１１を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【０１７２】
また、第３の実施形態によると、導電性水素バリア膜３１３を容量上部電極３１２の外側まで延びるように形成することによって、導電性水素バリア膜３１３における容量上部電極３１２にオーバーラップしていない部分（張り出し部３１３ａ）の上に第２のプラグ３１５を形成する。このため、第２のプラグ３１５を形成するためのコンタクトホールを第２の層間絶縁膜３１４に形成するときに、オーバーエッチングに起因して導電性水素バリア膜３１３が除去されて容量上部電極３１２が露出する事態を確実に回避することができる。
【０１７３】
また、第３の実施形態によると、容量下部電極３０９、容量絶縁膜３１１及び容量上部電極３１２より構成される容量素子の全体を導電性水素バリア膜３１３によって常に覆っているため、容量素子の耐還元性を向上させることができる。
【０１７４】
また、第３の実施形態によると、酸素バリア性を有する容量下部電極３０９によって第１のプラグ３０８の上面を覆うため、容量絶縁膜３１１を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ３０８が酸化されることを防止できる。
【０１７５】
また、第３の実施形態によると、容量下部電極３０９同士の間の領域に、絶縁膜３１０を、その上面と容量下部電極３０９の上面とが面一になるように埋め込む。このため、容量絶縁膜３１１等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【０１７６】
尚、第３の実施形態において、第１のプラグ３０８又は第２のプラグ３１５等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【０１７７】
また、第３の実施形態において、容量下部電極３０９としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【０１７８】
また、第３の実施形態において、容量下部電極３０９同士の間に埋め込まれる絶縁膜３１０としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【０１７９】
また、第３の実施形態において、容量絶縁膜３１１を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【０１８０】
また、第３の実施形態において、容量上部電極３１２としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜３１１を構成する強誘電体膜の結晶を十分に成長させることができる。
【０１８１】
また、第３の実施形態において、導電性水素バリア膜３１３としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を用いることが好ましい。このようにすると、ＴｉやＴａの水素を吸蔵する性質を利用して、容量上部電極３１２まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜３１３の導電性が確実に保たれるので、導電性水素バリア膜３１３を介して容量上部電極３１２と第２のプラグ３１５とを電気的に確実に接続することができる。
【０１８２】
また、第３の実施形態において、容量下部電極３０９同士の間の領域に、絶縁膜３１０を埋め込んだが、これに代えて、絶縁膜３１０を形成しなくてもよい。
【０１８３】
また、第３の実施形態において、容量絶縁膜３１１となる強誘電体膜及び容量上部電極３１２となる導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、該導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
【０１８４】
また、第３の実施形態において、導電性水素バリア膜３１３を形成する前に、容量上部電極３１２及び容量絶縁膜３１１のそれぞれの側面にサイドウォールを形成しておくことが好ましい。このようにすると、導電性水素バリア膜３１３となる導電性膜の段差被覆性が向上して、導電性水素バリア膜３１３の張り出し部３１３ａに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
【０１８５】
また、第３の実施形態において、導電性水素バリア膜３１３を容量上部電極３１２の外側まで延びるように形成することによって、導電性水素バリア膜３１３の張り出し部３１３ａの上に第２のプラグ３１５を形成したが、これに代えて、例えば図２５に示すように、張り出し部３１３ａを形成せずに、導電性水素バリア膜３１３における容量上部電極３１２にオーバーラップしている部分の上に第２のプラグ３１５を形成してもよい。この場合、第２のプラグ３１５を形成するためのコンタクトホールを第２の層間絶縁膜３１４に形成するときに、導電性水素バリア膜３１３と第２の層間絶縁膜３１４との間のエッチング選択比が高くなるようなエッチング条件を使用することが好ましい。このようにすると、オーバーエッチングを行なっても導電性水素バリア膜３１３が除去されることがないので、容量上部電極３１２が露出する事態を防止できる。
【０１８６】
また、第３の実施形態において、第２の層間絶縁膜３１４の上に第２のプラグ３１５と接続するように配線３１６を形成したが、これに代えて、第２の層間絶縁膜３１４に第２のプラグ３１５と接続するように配線３１６を埋め込んでもよい。
【０１８７】
（第４の実施形態）
以下、本発明の第４の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【０１８８】
図２６（ａ）、（ｂ）、図２７（ａ）、（ｂ）、図２８（ａ）〜（ｃ）及び図２９（ａ）、（ｂ）は、第４の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図２６（ｂ）は図２６（ａ）におけるXXVI−XXVI線の断面図であり、図２９（ｂ）は図２９（ａ）におけるXXIX−XXIX線の断面図である。
【０１８９】
まず、図２６（ａ）及び（ｂ）に示すように、半導体基板４００の表面に、ＳＴＩ構造を有する素子分離領域４０１を形成する。その後、半導体基板４００における素子分離領域４０１により囲まれた領域のうち各メモリセル領域の上に、第１のゲート絶縁膜４０２を介して、メモリセルトランジスタを構成する第１のゲート電極４０３を形成する。その後、第１のゲート電極４０３の側面に絶縁性の第１のサイドウォール４０４を形成すると共に、半導体基板４００における各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層４０５及び上層となる第１の高濃度不純物拡散層４０６を形成する。第１の低濃度不純物拡散層４０５及び第１の高濃度不純物拡散層４０６は、メモリセルトランジスタのソース領域又はドレイン領域となる。
【０１９０】
また、図２６（ａ）に示すように、半導体基板４００における非メモリセル領の上に、第２のゲート絶縁膜４０７を介して、制御トランジスタを構成する第２のゲート電極４０８を形成する。その後、第２のゲート電極４０８の側面に絶縁性の第２のサイドウォール４０９を形成すると共に、半導体基板４００における非メモリセル領域の表面部に、下層となる第２の低濃度不純物拡散層４１０及び上層となる第２の高濃度不純物拡散層４１１を形成する。第２の低濃度不純物拡散層４１０及び第２の高濃度不純物拡散層４１１は、制御トランジスタのソース領域又はドレイン領域となる。
【０１９１】
尚、第４の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
【０１９２】
次に、図２６（ａ）及び（ｂ）に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板４００上に第１の層間絶縁膜４１２を形成する。その後、第１の層間絶縁膜４１２に、第１の高濃度不純物拡散層４０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ４１３、及び、第２の高濃度不純物拡散層４１１（ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方）と接続し且つタングステンよりなる第２のプラグ４１４を形成する。
【０１９３】
次に、第１の層間絶縁膜４１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図２７（ａ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ４１３の上面を覆う容量下部電極４１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ４１４の上面を覆う接続パッド４１６を形成する。これにより、メモリセルトランジスタと容量下部電極４１５とが第１のプラグ４１３を介して接続される。その後、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を、その上面と容量下部電極４１５及び接続パッド４１６のそれぞれの上面とが面一になるように埋め込む。
【０１９４】
次に、絶縁膜４１７が形成された第１の層間絶縁膜４１２の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン（図示省略）を用いてパターン化することによって、図２７（ｂ）に示すように、容量下部電極４１５の上面を覆う容量絶縁膜４１８、及び容量絶縁膜４１８の上面を覆う容量上部電極４１９を形成する。尚、容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９により容量素子が構成されている。
【０１９５】
次に、容量素子が形成された第１の層間絶縁膜４１２の上に全面に亘って、水素バリア性を有する導電性膜、例えばＴｉ膜若しくはＴａ膜又はＴｉ若しくはＴａを含む合金膜を成膜した後、該導電性膜をパターン化することによって、図２８（ａ）に示すように、容量素子を覆い且つ容量上部電極４１９の外側まで延びるように導電性水素バリア膜４２０を形成する。具体的には、導電性水素バリア膜４２０は、接続パッド４１６の上面の少なくとも一部分を覆う張り出し部４２０ａを有しており、該張り出し部４２０ａは、導電性水素バリア膜４２０となる導電性膜をパターン化するときに形成されている。これにより、導電性水素バリア膜４２０と第２のプラグ４１４とが接続パッド４１６を介して接続されるので、導電性水素バリア膜４２０と第２の高濃度不純物拡散層４１１とが第２のプラグ４１４を介して電気的に接続される。
【０１９６】
次に、図２８（ｂ）に示すように、導電性水素バリア膜４２０が形成された第１の層間絶縁膜４１２の上に第２の層間絶縁膜４２１を形成する。その後、第１の層間絶縁膜４１２、絶縁膜４１７及び第２の層間絶縁膜４２１に、タングステンよりなる第３のプラグ４２２を、第２の高濃度不純物拡散層４１１（ソース領域となる部分及びドレイン領域となる部分のうち第２のプラグ４１４が接続されていない方）と接続するように形成する。
【０１９７】
次に、図２８（ｃ）に示すように、第２の層間絶縁膜４２１の上に、アルミニウム等よりなる配線４２３を第３のプラグ４２２と接続するように形成する。これにより、配線４２３と第２の高濃度不純物拡散層４１１とが第３のプラグ４２２を介して接続される。その後、図２９（ａ）及び（ｂ）に示すように、配線４２３を含む第２の層間絶縁膜４２１の上に第３の層間絶縁膜４２４を形成した後、第３の層間絶縁膜４２４に、タングステンよりなる第４のプラグ４２５を、配線４２３と接続するように形成する。尚、図２９（ｂ）に示すように、第１の層間絶縁膜４１２、絶縁膜４１７及び第２の層間絶縁膜４２１には第５のプラグ４２６が形成されており、それによって第１の高濃度不純物拡散層４０６（ドレイン領域となる部分）と配線４２３とが接続されている。その後、図示は省略しているが、第３の層間絶縁膜４２４の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【０１９８】
以上に説明したように、第４の実施形態によると、メモリセルトランジスタ、及び第２の高濃度不純物拡散層４１１を含む制御トランジスタが形成された半導体基板４００上に第１の層間絶縁膜４１２を形成した後、第１の層間絶縁膜４１２に、メモリセルトランジスタと接続する第１のプラグ４１３と、第２の高濃度不純物拡散層４１１と接続する第２のプラグ４１４とを形成する。その後、第１の層間絶縁膜４１２の上に第１のプラグ４１３と接続する容量下部電極４１５を形成した後、容量下部電極４１５の上に、強誘電体膜よりなる容量絶縁膜４１８、及び容量上部電極４１９を順次形成し、その後、容量上部電極４１９の上に、容量上部電極４１９の外側まで延び且つ第２のプラグ４１４と電気的に接続する導電性水素バリア膜４２０を形成する。その後、導電性水素バリア膜４２０を含む第１の層間絶縁膜４１２の上に第２の層間絶縁膜４２１を形成した後、第１の層間絶縁膜４１２及び第２の層間絶縁膜４２１に、第２の高濃度不純物拡散層４１１と第２の層間絶縁膜４２１上の配線４２３とを接続する第３のプラグ４２２を形成する。このため、容量上部電極４１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極４１５とを接続する第１のプラグ４１３の形成と同時に、導電性水素バリア膜４２０と第２の高濃度不純物拡散層４１１とを接続する第２のプラグ４１４を第１の層間絶縁膜４１２に形成できる。これにより、導電性水素バリア膜４２０、第２のプラグ４１４、第２の高濃度不純物拡散層４１１及び第３のプラグ４２２を介して容量上部電極４１９と配線４２３とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ４１４及び第２の高濃度不純物拡散層４１１を用いて、容量上部電極４１９と配線４２３とを電気的に接続することができる。従って、容量上部電極４１９の形成後に、容量上部電極４１９と配線４２３とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極４１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極４１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜４１８を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【０１９９】
また、第４の実施形態によると、容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９より構成される容量素子の全体を導電性水素バリア膜４２０によって常に覆っているため、容量素子の耐還元性を向上させることができる。
【０２００】
また、第４の実施形態によると、酸素バリア性を有する容量下部電極４１５が第１のプラグ４１３の上面を覆っていると共に、酸素バリア性を有する接続パッド４１６が第２のプラグ４１４の上面を覆っている。このため、容量絶縁膜４１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ４１３及び第２のプラグ４１４が酸化されることを防止できる。
【０２０１】
また、第４の実施形態によると、容量下部電極４１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ４１４の上面全体を覆うようにパターン化することによって、容量下部電極４１５の形成と同時に接続パッド４１６を形成するため、工程の増加を招くことなく第２のプラグ４１４の酸化を防止できる。また、導電性水素バリア膜４２０を接続パッド４１６と接続するように形成するため、導電性水素バリア膜４２０と第２のプラグ４１４とを接続パッド４１６を介して接続できる。
【０２０２】
また、第４の実施形態によると、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を、その上面と容量下部電極４１５及び接続パッド４１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜４１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【０２０３】
また、第４の実施形態によると、第２の高濃度不純物拡散層４１１の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第２のプラグ４１４と第３のプラグ４２２とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第２のプラグ４１４と第３のプラグ４２２とを接続する導電層として、半導体基板４００上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
【０２０４】
尚、第４の実施形態において、第１のプラグ４１３、第２のプラグ４１４、又は第３のプラグ４２２等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【０２０５】
また、第４の実施形態において、容量下部電極４１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【０２０６】
また、第４の実施形態において、容量下部電極４１５同士の間に埋め込まれる絶縁膜４１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【０２０７】
また、第４の実施形態において、容量絶縁膜４１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【０２０８】
また、第４の実施形態において、容量上部電極４１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜４１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【０２０９】
また、第４の実施形態において、導電性水素バリア膜４２０としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を用いることが好ましい。このようにすると、ＴｉやＴａの水素を吸蔵する性質を利用して、容量上部電極４１９まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜４２０の導電性が確実に保たれるので、導電性水素バリア膜４２０を介して容量上部電極４１９と第２のプラグ４１４とを電気的に確実に接続することができる。
【０２１０】
また、第４の実施形態において、半導体基板４００上における非メモリセル領域に、第２のゲート電極４０８等により構成される制御トランジスタ（容量上部電極４１９つまりメモリセルプレートをＯＮ／ＯＦＦするドライバーとしての機能を有している）を形成した。すなわち、第４の実施形態においては、制御トランジスタがＯＮになっている場合のみ、容量上部電極４１９と配線４２３とは、導電性水素バリア膜４２０、第２のプラグ４１４、第２の高濃度不純物拡散層４１１（つまり制御トランジスタのソース領域又はドレイン領域）及び第３のプラグ４２２を介して電気的に接続される。それに対して、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図３０に示すように、半導体基板４００上における非メモリセル領域に第２の高濃度不純物拡散層４１１のみを形成してもよい。この場合、容量上部電極４１９と配線４２３とは、導電性水素バリア膜４２０、第２のプラグ４１４、第２の高濃度不純物拡散層４１１及び第３のプラグ４２２を介して常に電気的に接続される。また、この場合、第２の高濃度不純物拡散層４１１の表面部をシリサイド化してもよい。
【０２１１】
また、第４の実施形態において、第２のプラグ４１４と第３のプラグ４２２とを接続する導電層として第２の高濃度不純物拡散層４１１を用いたが、これに代えて、例えば図３１に示すように、第１の層間絶縁膜４１２の下層膜４１２ａと上層膜４１２ｂとの間に形成された導電層４３０を用いてもよい。図３１に示す構造の形成方法（詳しくは第１の実施形態の第２変形例を参照）のうち、本実施形態の方法と大きく異なる点は次の通りである。すなわち、メモリセルトランジスタが形成された半導体基板４００上に第１の層間絶縁膜４１２の下層膜４１２ａを形成した後、非メモリセル領域の下層膜４１２ａの上に導電層４３０を形成し、その後、第１の層間絶縁膜４１２の上層膜４１２ｂを形成する。その後、第１の層間絶縁膜４１２に、メモリセルトランジスタと接続する第１のプラグ４１３、及び導電層４３０と接続する第２のプラグ４１４を形成する。ここで、導電層４３０の材料は特に限定されるものではないが、導電層４３０が容量上部電極４１９の引き出し配線に使用されることを考慮して、導電層４３０の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。また、導電層４３０として、強誘電体キャパシタ（容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９により構成される容量素子）よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層４３０として、例えば図３２に示すように、半導体基板４００上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域４０１の上に形成されていてもよいし、半導体基板４００における素子分離領域４０１が形成されていない領域の上に形成されていてもよい。
【０２１２】
また、第４の実施形態において、第２のプラグ４１４の上面を酸素バリア性を有する接続パッド４１６により覆ったが、これに代えて、例えば第２のプラグ４１４が酸素バリア性を有する材料よりなる場合には、接続パッド４１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、導電性水素バリア膜４２０の張り出し部４２０ａは、第２のプラグ４１４の上面の少なくとも一部分を覆うことが好ましい。
【０２１３】
また、第４の実施形態において、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を埋め込んだが、これに代えて、絶縁膜４１７を形成しなくてもよい。
【０２１４】
また、第４の実施形態において、容量絶縁膜４１８となる強誘電体膜及び容量上部電極４１９となる導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、該導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
【０２１５】
また、第４の実施形態において、導電性水素バリア膜４２０を形成する前に、容量上部電極４１９及び容量絶縁膜４１８のそれぞれの側面にサイドウォールを形成しておくことが好ましい。このようにすると、導電性水素バリア膜４２０となる導電性膜の段差被覆性が向上して、導電性水素バリア膜４２０の張り出し部４２０ａに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
【０２１６】
また、第４の実施形態において、第２の層間絶縁膜４２１の上に第３のプラグ４２２と接続するように配線４２３を形成したが、これに代えて、第２の層間絶縁膜４２１に第３のプラグ４２２と接続するように配線４２３を埋め込んでもよい。
【０２１７】
（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
【０２１８】
図３３（ａ）〜（ｃ）、図３４（ａ）、（ｂ）及び図３５（ａ）、（ｂ）は、第４の実施形態の変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【０２１９】
まず、図３３（ａ）に示すように、半導体基板４００の表面に、ＳＴＩ構造を有する素子分離領域４０１を形成する。その後、半導体基板４００における素子分離領域４０１により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第１の低濃度不純物拡散層４０５及び上層となる第１の高濃度不純物拡散層４０６を形成する。第１の低濃度不純物拡散層４０５及び第１の高濃度不純物拡散層４０６は、メモリセルトランジスタ（ゲート電極等の図示省略）のソース領域又はドレイン領域となる。
【０２２０】
また、図３３（ａ）に示すように、半導体基板４００における非メモリセル領域の上に、第２のゲート絶縁膜４０７を介して、制御トランジスタを構成する第２のゲート電極４０８を形成する。その後、第２のゲート電極４０８の側面に絶縁性の第２のサイドウォール４０９を形成すると共に、半導体基板４００における非メモリセル領域の表面部に、下層となる第２の低濃度不純物拡散層４１０及び上層となる第２の高濃度不純物拡散層４１１を形成する。第２の低濃度不純物拡散層４１０及び第２の高濃度不純物拡散層４１１は、制御トランジスタのソース領域又はドレイン領域となる。
【０２２１】
尚、第４の実施形態の変形例において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
【０２２２】
次に、図３３（ａ）に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板４００上に第１の層間絶縁膜４１２を形成する。その後、第１の層間絶縁膜４１２に、第１の高濃度不純物拡散層４０６（ソース領域となる部分）と接続し且つタングステンよりなる第１のプラグ４１３、及び、第２の高濃度不純物拡散層４１１（ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方）と接続し且つタングステンよりなる第２のプラグ４１４を形成する。
【０２２３】
次に、第１の層間絶縁膜４１２の上に全面に亘って、酸素バリア性を有する導電性膜（例えばＩｒ膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜をパターン化することによって、図３３（ｂ）に示すように、酸素バリア性を有する導電性膜よりなり且つ第１のプラグ４１３の上面を覆う容量下部電極４１５、及び酸素バリア性を有する導電性膜よりなり且つ第２のプラグ４１４の上面を覆う接続パッド４１６を形成する。これにより、メモリセルトランジスタと容量下部電極４１５とが第１のプラグ４１３を介して接続される。その後、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を、その上面と容量下部電極４１５及び接続パッド４１６のそれぞれの上面とが面一になるように埋め込む。
【０２２４】
次に、絶縁膜４１７が形成された第１の層間絶縁膜４１２の上に全面に亘って、ＰＺＴ系又はＳＢＴ系の材料よりなる強誘電体膜、Ｐｔ又はＰｔを含む合金よりなる第１の導電性膜、及び水素バリア性を有する第２の導電性膜（例えばＴｉ膜若しくはＴａ膜又はＴｉ若しくはＴａを含む合金膜）を順次成膜した後、該第２の導電性膜、第１の導電性膜及び強誘電体膜を同一のマスクパターン（図示省略）を用いてパターン化する。これにより、図３３（ｃ）に示すように、容量下部電極４１５の上面を覆う容量絶縁膜４１８、容量絶縁膜４１８の上面を覆う容量上部電極４１９、及び容量上部電極４１９の上面を覆う導電性水素バリア膜４２０を形成する。尚、容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９により容量素子が構成されている。
【０２２５】
次に、導電性水素バリア膜４２０が形成された第１の層間絶縁膜４１２の上に全面に亘って、導電性膜（図示省略）を堆積した後、該導電性膜に対してエッチバックを行なうことによって、図３４（ａ）に示すように、導電性水素バリア膜４２０の側面に導電性の第３のサイドウォール４２０ｂを接続パッド４１６と接続するように形成する。これにより、導電性水素バリア膜４２０と第２のプラグ４１４とが第３のサイドウォール４２０ｂ及び接続パッド４１６を介して接続される。
【０２２６】
次に、図３４（ｂ）に示すように、容量素子が形成された第１の層間絶縁膜４１２の上に第２の層間絶縁膜４２１を形成する。その後、第１の層間絶縁膜４１２、絶縁膜４１７及び第２の層間絶縁膜４２１に、タングステンよりなる第３のプラグ４２２を、第２の高濃度不純物拡散層４１１（ソース領域となる部分及びドレイン領域となる部分のうち第２のプラグ４１４が接続されていない方）と接続するように形成する。
【０２２７】
次に、図３５（ａ）に示すように、第２の層間絶縁膜４２１の上に、アルミニウム等よりなる配線４２３を第３のプラグ４２２と接続するように形成する。これにより、配線４２３と第２の高濃度不純物拡散層４１１とが第３のプラグ４２２を介して接続される。その後、図３５（ｂ）に示すように、配線４２３を含む第２の層間絶縁膜４２１の上に第３の層間絶縁膜４２４を形成した後、第３の層間絶縁膜４２４に、タングステンよりなる第４のプラグ４２５を、配線４２３と接続するように形成する。その後、図示は省略しているが、第３の層間絶縁膜４２４の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
【０２２８】
以上に説明したように、第４の実施形態の変形例によると、メモリセルトランジスタ、及び第２の高濃度不純物拡散層４１１を含む制御トランジスタが形成された半導体基板４００上に第１の層間絶縁膜４１２を形成した後、第１の層間絶縁膜４１２に、メモリセルトランジスタと接続する第１のプラグ４１３、及び第２の高濃度不純物拡散層４１１と接続する第２のプラグ４１４を形成する。その後、第１の層間絶縁膜４１２の上に第１のプラグ４１３と接続する容量下部電極４１５を形成した後、容量絶縁膜４１８となる強誘電体膜、容量上部電極４１９となる第１の導電性膜、及び導電性水素バリア膜４２０となる第２の導電性膜を同一のマスクパターンを用いてパターン化する。これによって、容量下部電極４１５の上面を覆う容量絶縁膜４１８、容量絶縁膜４１８の上面を覆う容量上部電極４１９、及び容量上部電極４１９の上面を覆う導電性水素バリア膜４２０を形成する。その後、導電性水素バリア膜４２０の側面に導電性の第３のサイドウォール４２０ｂを第２のプラグ４１４と電気的に接続するように形成する。その後、導電性水素バリア膜４２０を含む第１の層間絶縁膜４１２の上に第２の層間絶縁膜４２１を形成した後、第１の層間絶縁膜４１２及び第２の層間絶縁膜４２１に、第２の高濃度不純物拡散層４１１と第２の層間絶縁膜４２１上の配線４２３とを接続する第３のプラグ４２２を形成する。このため、容量上部電極４１９の形成前に、具体的には、メモリセルトランジスタと容量下部電極４１５とを接続する第１のプラグ４１３の形成と同時に、第３のサイドウォール４２０ｂを介して導電性水素バリア膜４２０と第２の高濃度不純物拡散層４１１とを接続する第２のプラグ４１４を第１の層間絶縁膜４１２に形成できる。これにより、導電性水素バリア膜４２０、第２のプラグ４１４、第２の高濃度不純物拡散層４１１及び第３のプラグ４２２を介して容量上部電極４１９と配線４２３とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ４１４及び第２の高濃度不純物拡散層４１１を用いて、容量上部電極４１９と配線４２３とを電気的に接続することができる。従って、容量上部電極４１９の形成後に、容量上部電極４１９と配線４２３とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極４１９が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極４１９として強い触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜４１８を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
【０２２９】
また、第４の実施形態の変形例によると、容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９より構成される容量素子を導電性水素バリア膜４２０によって常に覆っているため、容量素子の耐還元性を向上させることができる。
【０２３０】
また、第４の実施形態の変形例によると、酸素バリア性を有する容量下部電極４１５が第１のプラグ４１３の上面を覆っていると共に、酸素バリア性を有する接続パッド４１６が第２のプラグ４１４の上面を覆っている。このため、容量絶縁膜４１８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ４１３及び第２のプラグ４１４が酸化されることを防止できる。
【０２３１】
また、第４の実施形態の変形例によると、容量下部電極４１５の材料として用いられ且つ酸素バリア性を有する導電性膜を第２のプラグ４１４の上面全体を覆うようにパターン化することによって、容量下部電極４１５の形成と同時に接続パッド４１６を形成するため、工程の増加を招くことなく第２のプラグ４１４の酸化を防止できる。また、導電性水素バリア膜４２０の側面に導電性の第３のサイドウォール４２０ｂを接続パッド４１６と接続するように形成するため、導電性水素バリア膜４２０と第２のプラグ４１４とを第３のサイドウォール４２０ｂ及び接続パッド４１６を介して接続できる。
【０２３２】
また、第４の実施形態の変形例によると、容量絶縁膜４１８となる絶縁性膜及び容量上部電極４１９となる第１の導電性膜をパターン化するために用いられたマスクパターンを用いて、導電性水素バリア膜４２０となる第２の導電性膜をパターン化するため、製造工程で用いられるマスクパターンの数を低減できる。
【０２３３】
また、第４の実施形態の変形例によると、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を、その上面と容量下部電極４１５及び接続パッド４１６のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜４１８等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
【０２３４】
また、第４の実施形態の変形例によると、第２の高濃度不純物拡散層４１１の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第２のプラグ４１４と第３のプラグ４２２とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第２のプラグ４１４と第３のプラグ４２２とを接続する導電層として、半導体基板４００上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
【０２３５】
尚、第４の実施形態の変形例において、第３のサイドウォール４２０ｂは水素バリア性を有することが好ましい。このようにすると、容量下部電極４１５、容量絶縁膜４１８及び容量上部電極４１９より構成される容量素子の全体を水素バリア膜によって確実に覆うことができるので、容量素子の耐還元性を向上させることができる。また、第３のサイドウォール４２０ｂの材料として、導電性水素バリア膜４２０と同一の材料を用いる場合には、導電性水素バリア膜４２０となる第２の導電性膜を厚く堆積することが好ましい。
【０２３６】
また、第４の実施形態の変形例において、第１のプラグ４１３、第２のプラグ４１４、又は第３のプラグ４２２等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
【０２３７】
また、第４の実施形態の変形例において、容量下部電極４１５としては、酸素含有率の少ないＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密着層として機能する）とし、且つ耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いることが好ましい。
【０２３８】
また、第４の実施形態の変形例において、容量下部電極４１５同士の間に埋め込まれる絶縁膜４１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用いることが好ましい。
【０２３９】
また、第４の実施形態の変形例において、容量絶縁膜４１８を構成する強誘電体膜の材料としては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いることが好ましい。
【０２４０】
また、第４の実施形態の変形例において、容量上部電極４１９としては、耐酸化性の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜４１８を構成する強誘電体膜の結晶を十分に成長させることができる。
【０２４１】
また、第４の実施形態の変形例において、導電性水素バリア膜４２０としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を用いることが好ましい。このようにすると、ＴｉやＴａの水素を吸蔵する性質を利用して、容量上部電極４１９まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜４２０の導電性が確実に保たれるので、導電性水素バリア膜４２０を介して容量上部電極４１９と第２のプラグ４１４とを電気的に確実に接続することができる。
【０２４２】
また、第４の実施形態の変形例において、半導体基板４００上における非メモリセル領域に、第２のゲート電極４０８等により構成される制御トランジスタを形成したが、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、半導体基板４００上における非メモリセル領域に第２の高濃度不純物拡散層４１１のみを形成してもよい。この場合、第２の高濃度不純物拡散層４１１の表面部をシリサイド化してもよい。
【０２４３】
また、第４の実施形態の変形例において、第２のプラグ４１４の上面を酸素バリア性を有する接続パッド４１６により覆ったが、これに代えて、例えば第２のプラグ４１４が酸素バリア性を有する材料よりなる場合には、接続パッド４１６を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、第３のサイドウォール４２０ｂは、第２のプラグ４１４の上面の少なくとも一部分を覆うことが好ましい。
【０２４４】
また、第４の実施形態の変形例において、容量下部電極４１５同士の間の領域又は容量下部電極４１５と接続パッド４１６との間の領域に、絶縁膜４１７を埋め込んだが、これに代えて、絶縁膜４１７を形成しなくてもよい。
【０２４５】
また、第４の実施形態の変形例において、容量絶縁膜４１８となる強誘電体膜、容量上部電極４１９となる第１の導電性膜、及び導電性水素バリア膜４２０となる第２の導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、各導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
【０２４６】
また、第４の実施形態の変形例において、容量絶縁膜４１８を、容量下部電極４１５の上面を覆い且つ接続パッド４１６とは接触しないように形成したが、これに代えて、容量絶縁膜４１８を、その端部が接続パッド４１６の上に位置するように形成してもよい。このようにすると、容量絶縁膜４１８となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッド４１６の材料として用いると共に、該接続パッド４１６をエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜４１８を形成できる。
【０２４７】
また、第４の実施形態の変形例において、第２の層間絶縁膜４２１の上に第３のプラグ４２２と接続するように配線４２３を形成したが、これに代えて、第２の層間絶縁膜４２１に第３のプラグ４２２と接続するように配線４２３を埋め込んでもよい。
【産業上の利用可能性】
【０２４８】
本発明は、強誘電体メモリ及びその製造方法に関し、特に、容量絶縁膜として強誘電体膜が用いられている容量素子を備えた強誘電体メモリに適用した場合、強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができ、非常に有用である。
【図面の簡単な説明】
【０２４９】
【図１】（ａ）は本発明の第１の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるＩ−Ｉ線の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図４】（ａ）は本発明の第１の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるIV−IV線の断面図である。
【図５】本発明の第１の実施形態に係る強誘電体メモリの断面図の一例である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第１の実施形態の第２変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態の第２変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態の第２変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図１２】本発明の第１の実施形態の第２変形例に係る強誘電体メモリの断面図の一例である。
【図１３】（ａ）は本発明の第２の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXIII−XIII線の断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図１６】（ａ）は本発明の第２の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXVI−XVI線の断面図である。
【図１７】（ａ）は第１の比較例としての本発明の第１の実施形態に係る強誘電体メモリにおける第２のプラグ、接続パッド、容量絶縁膜及び容量上部電極の積層部分の断面図と該断面図と対応する平面図であり、（ｂ）は本発明の第２の実施形態に係る強誘電体メモリにおける第２のプラグ、接続パッド、容量絶縁膜及び容量上部電極の積層部分の断面図と該断面図と対応する平面図である。
【図１８】本発明の第２の実施形態に係る強誘電体メモリの断面図の一例である。
【図１９】本発明の第２の実施形態に係る強誘電体メモリの断面図の一例である。
【図２０】本発明の第２の実施形態に係る強誘電体メモリの断面図の一例である。
【図２１】（ａ）は本発明の第３の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXXI−XXI線の断面図である。
【図２２】（ａ）及び（ｂ）は本発明の第３の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図２３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図２４】（ａ）は本発明の第３の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXXIV−XXIV線の断面図である。
【図２５】本発明の第３の実施形態に係る強誘電体メモリの断面図の一例である。
【図２６】（ａ）は本発明の第４の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXXVI−XXVI線の断面図である。
【図２７】（ａ）及び（ｂ）は本発明の第４の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図２８】（ａ）〜（ｃ）は本発明の第４の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図２９】（ａ）は本発明の第４の実施形態に係る強誘電体メモリの製造方法の一工程を示す断面図であり、（ｂ）は（ａ）におけるXXIX−XXIX線の断面図である。
【図３０】本発明の第４の実施形態に係る強誘電体メモリの断面図の一例である。
【図３１】本発明の第４の実施形態に係る強誘電体メモリの断面図の一例である。
【図３２】本発明の第４の実施形態に係る強誘電体メモリの断面図の一例である。
【図３３】（ａ）〜（ｃ）は本発明の第４の実施形態の変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図３４】（ａ）及び（ｂ）は本発明の第４の実施形態の変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図３５】（ａ）及び（ｂ）は本発明の第４の実施形態の変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
【図３６】第１の従来例に係る強誘電体メモリの断面図である。
【図３７】第２の従来例に係る強誘電体メモリの断面図である。
【符号の説明】
【０２５０】
１００  半導体基板
１０１  素子分離領域
１０２  第１のゲート絶縁膜
１０３  第１のゲート電極
１０４  第１のサイドウォール
１０５  第１の低濃度不純物拡散層
１０６  第１の高濃度不純物拡散層
１０７  第２のゲート絶縁膜
１０８  第２のゲート電極
１０９  第２のサイドウォール
１１０  第２の低濃度不純物拡散層
１１１  第２の高濃度不純物拡散層
１１２  第１の層間絶縁膜
１１２ａ  下層膜
１１２ｂ  上層膜
１１３  第１のプラグ
１１４  第２のプラグ
１１５  容量下部電極
１１６  接続パッド
１１７  絶縁膜
１１８  容量絶縁膜
１１９  容量上部電極
１１９ａ  張り出し部
１１９ｂ  第３のサイドウォール
１２０  第２の層間絶縁膜
１２１  第３のプラグ
１２２  配線
１２３  第３の層間絶縁膜
１２４  第４のプラグ
１２５  第５のプラグ
１３０  導電層
２００  半導体基板
２０１  素子分離領域
２０２  第１のゲート絶縁膜
２０３  第１のゲート電極
２０４  第１のサイドウォール
２０５  第１の低濃度不純物拡散層
２０６  第１の高濃度不純物拡散層
２０７  第２のゲート絶縁膜
２０８  第２のゲート電極
２０９  第２のサイドウォール
２１０  第２の低濃度不純物拡散層
２１１  第２の高濃度不純物拡散層
２１２  第１の層間絶縁膜
２１２ａ  下層膜
２１２ｂ  上層膜
２１３  第１のプラグ
２１４  第２のプラグ
２１５  容量下部電極
２１６  接続パッド
２１７  絶縁膜
２１８  容量絶縁膜
２１８ａ  開口部
２１９  容量上部電極
２１９ｃ  接続部
２２０  第２の層間絶縁膜
２２１  第３のプラグ
２２２  配線
２２３  第３の層間絶縁膜
２２４  第４のプラグ
２２５  第５のプラグ
２３０  導電層
３００  半導体基板
３０１  素子分離領域
３０２  ゲート絶縁膜
３０３  ゲート電極
３０４  サイドウォール
３０５  低濃度不純物拡散層
３０６  高濃度不純物拡散層
３０７  第１の層間絶縁膜
３０８  第１のプラグ
３０９  容量下部電極
３１０  絶縁膜
３１１  容量絶縁膜
３１２  容量上部電極
３１３  導電性水素バリア膜
３１３ａ  張り出し部
３１４  第２の層間絶縁膜
３１５  第２のプラグ
３１６  配線
３１７  第３の層間絶縁膜
３１８  第３のプラグ
３１９  第４のプラグ
４００  半導体基板
４０１  素子分離領域
４０２  第１のゲート絶縁膜
４０３  第１のゲート電極
４０４  第１のサイドウォール
４０５  第１の低濃度不純物拡散層
４０６  第１の高濃度不純物拡散層
４０７  第２のゲート絶縁膜
４０８  第２のゲート電極
４０９  第２のサイドウォール
４１０  第２の低濃度不純物拡散層
４１１  第２の高濃度不純物拡散層
４１２  第１の層間絶縁膜
４１２ａ  下層膜
４１２ｂ  上層膜
４１３  第１のプラグ
４１４  第２のプラグ
４１５  容量下部電極
４１６  接続パッド
４１７  絶縁膜
４１８  容量絶縁膜
４１９  容量上部電極
４２０  導電性水素バリア膜
４２０ａ  張り出し部
４２０ｂ  第３のサイドウォール
４２１  第２の層間絶縁膜
４２２  第３のプラグ
４２３  配線
４２４  第３の層間絶縁膜
４２５  第４のプラグ
４２６  第５のプラグ
４３０  導電層
Ｒ１  領域
Ｒ２  領域
Ｄ１  マスク合わせマージン
【図１】
2006270116.tif 000003
【図２】
2006270116.tif 000004
【図３】
2006270116.tif 000005
【図４】
2006270116.tif 000006
【図５】
2006270116.tif 000007
【図６】
2006270116.tif 000008
【図７】
2006270116.tif 000009
【図８】
2006270116.tif 000010
【図９】
2006270116.tif 000011
【図１０】
2006270116.tif 000012
【図１１】
2006270116.tif 000013
【図１２】
2006270116.tif 000014
【図１３】
2006270116.tif 000015
【図１４】
2006270116.tif 000016
【図１５】
2006270116.tif 000017
【図１６】
2006270116.tif 000018
【図１７】
2006270116.tif 000019
【図１８】
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【図１９】
2006270116.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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