(57)【要約】【課題】  コンタクト不良の発生を未然に防止することにより歩留まりを向上させた半導体装置の製造方法及び同方法により製造した半導体装置を提供すること。【解決手段】  同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜と第１の酸化膜とを順次形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有する製造方法により半導体装置を製造する。【選択図】図１０
2006339398.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、
前記第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、
前記第１の酸化膜と前記第２導電型の電界効果トランジスタとの上に、前記第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、
前記第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、
この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記表層変質処理は、プラズマ照射処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマ処理は、酸素原子を含むプラズマを前記第２の膜の表面に照射することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有し、前記第１導電型の電界効果トランジスタ上に、この第１導電型のトランジスタのチャネル領域に対して第１の応力を付与する第１の膜を備えると共に、前記第２導電型の電界効果トランジスタ上に、この第２の導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を備えた半導体装置において、
前記第１の膜又は前記第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、電界効果トランジスタ上に、当該電界効果トランジスタのチャネル領域に対して応力を付与する膜を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、低消費電力であり比較的動作速度が高く高集積化が可能な半導体装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）が広く知られている。
【０００３】
このＣＭＯＳは、同一の半導体基板上にn型の電界効果トランジスタ（以下、「nFET」という。）とp型の電界効果トランジスタ（以下、「pFET」という。）とを備えた半導体装置である。
【０００４】
近年、このＣＭＯＳのnFET及びpFETのチャネル領域における結晶構造をひずませることにより、チャネル領域を移動するキャリアの移動度を向上させてＣＭＯＳの動作をさらに高速化させるＤＳＬ（Dual Stress Liner）と呼ばれる技術の研究が進められている。
【０００５】
このＤＳＬ技術を適用して製造したＣＭＯＳ100は、図16に示すように、半導体基板101に形成したnFET102のソース領域103とドレイン領域104とゲート電極105とを被覆し、このnFET102のチャネル領域106に対して引っ張り応力を付与してこのチャネル領域106の結晶構造をひずませる第１の膜107と、pFET108のソース領域109とドレイン領域110とゲート電極111とを被覆し、このpFET108のチャネル領域112に対して圧縮応力を付与してこのチャネル領域112の結晶構造をひずませる第２の膜113とを備えている。
【０００６】
図16中に示す符号114はnFET102のゲート引出電極、符号115はnFET102のソース引出電極、符号116はnFET102のドレイン引出電極、符号117はpFET108のゲート引出電極、符号118はpFET108のソース引出電極、符号119はpFET108のドレイン引出電極である。
【０００７】
また、図16中に示す符号120は上記各引出電極114、115、116、117、118、119とnFET102及びpFET108の各ゲート電極105、111、各ソース領域103、109、各ドレイン領域104、110との導通をとるためのメタルコンタクト、符号121は各ソース領域103、109及びドレイン領域104、110及びゲート電極105、111とメタルコンタクト120との間の抵抗を低減するためシリサイド層、符号122はnFET102のp-well、符号123はpFET108のn-well、符号124はフィールド酸化膜、符号125は層間絶縁膜、符号128はサイドウォール、符号129はゲート酸化膜である。
【０００８】
このように構成したＣＭＯＳ100では、引っ張り応力を付与する第１の膜107がnFET102の表面から剥がれることを防止するために、フィールド酸化膜124の表面部分において第１の膜107の表面に第２の膜113を重合させるように第１の膜107と第２の膜113とを形成していた。
【０００９】
この第１の膜107と第２の膜113とを形成する際は、同一の半導体基板101上に形成したnFET102及びpFET108の表面に、まず第１の膜107と第１の酸化膜126とを順次積層した後、フォトリソグラフィとエッチングによりpFET108上の第１の膜107を選択的に除去する。
【００１０】
次に、第１の膜107及びpFET108上に第２の膜113と第２の酸化膜127とを順次積層した後、フォトリソグラフィとエッチングによりnFET102上の第２の膜113と第２の酸化膜127とを選択的に除去することにより、nFET102上に第１の膜107を形成し、pFET108上に第２の膜113を形成すると共に、nFET102とpFET113との間のフィールド酸化膜124上で第１の膜107と第２の膜113とが重合するように第１の膜107及び第２の膜113を形成するようにしていた（たとえば、特許文献１参照。）。
【特許文献１】国際公開２００２/０４３１５１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが上記従来のＣＭＯＳ100は、nFET102上以外の部分に第２の膜113を形成するように第２の膜113のパターニングを行う際に、第２の膜113のnFET102側端部において、第２の膜113上に第２の酸化膜127がヒサシ状にせり出した形状になってしまい、その後の製造工程において層間絶縁膜125を形成したときに、この部分にボイド（空隙）130が形成されてしまう（図20及び図21参照。）。
【００１２】
このボイド130が形成された第２の膜113の端部にメタルコンタクト120を形成すると、メタルコンタクト120を構成する導電性の物質がこのボイド130を伝って他のメタルコンタクト120にまで達し、メタルコンタクト120同士間でショートが発生するおそれがあった。
【００１３】
具体的に説明すると、nFET102上以外の部分に第２の膜113を形成するように第２の膜113のパターニングを行う際には、まず、図17に示すように、第１の膜107及びnFET102上に第２の膜113と第２の酸化膜127とを順次積層する。
【００１４】
次に、図18に示すように、不用となる部分の第２の膜113上の第２の酸化膜127をエッチングにより除去する。
【００１５】
次に、第２の酸化膜127を除去した部分の第２の膜113を異方性エッチングにより除去する。このとき、第１の酸化膜126がエッチングストッパとして機能できるように、エッチング液として、第２の膜113をエッチングすることができ、第1の酸化膜126をエッチングすることができない薬液を用いてエッチングを行うことにより、nFET102上以外の部分に第２の膜113を形成するように第２の膜113をパターニングするようにしている。
【００１６】
そのため、図19に示すように、エッチングが下方向に進行するにつれて第２の酸化膜127下側の第２の膜113方向へもエッチングが進行してしまい、その結果、第２の膜113のnFET102側端部において、第２の膜113上に第２の酸化膜127がヒサシ状にせり出した形状となる。
【００１７】
ここに層間絶縁膜125を形成すると、図20に示すように、ヒサシ状にせり出した第２の酸化膜127の下側へ層間絶縁膜125を構成する物質が入り込むことができず、ボイド130が形成される。
【００１８】
次に、このボイド130が形成された位置にメタルコンタクト120を形成するためのコンタクトホール131を図21に示すように形成し、このコンタクトホール131にメタルコンタクト120を形成すると、図22に示すように、メタルコンタクト120を構成する導電性の物質がボイド130内を伝って、このメタルコンタクト120と同時形成した他のメタルコンタクト120にまで達し、メタルコンタクト120同士間でショートが発生する。
【００１９】
このように、複数のメタルコンタクト120間でショートが発生したＣＭＯＳ100は正常な動作を行うことができないため、不良品として扱われ歩留まりが低下するおそれがあった。
【課題を解決するための手段】
【００２０】
そこで、請求項１に係る本発明では、半導体装置の製造方法において、同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することとした。
【００２１】
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、表層変質処理は、プラズマ照射処理であることを特徴とする。
【００２２】
また、請求項３に係る本発明では、請求項２に記載の半導体装置の製造方法において、プラズマ処理は、酸素原子を含むプラズマを第２の膜の表面に照射することを特徴とする。
【００２３】
また、請求項４に係る本発明では、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有し、第１導電型の電界効果トランジスタ上に、この第１導電型のトランジスタのチャネル領域に対して第１の応力を付与する第１の膜を備えると共に、第２導電型の電界効果トランジスタ上に、この第２の導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を備えた半導体装置において、第１の膜又は第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することとした。
【発明の効果】
【００２４】
本発明によれば、以下に記載するような効果を奏する。
【００２５】
請求項１に係る本発明では、半導体装置の製造方法において、同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することとしたため、コンタクト不良が原因で廃棄処分になる半導体装置の数を可及的に減少させることによって、製品の歩留まりを向上させることができる。
【００２６】
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、表層変質処理は、プラズマ照射処理であることを特徴とするため、第２の膜上に、堆積により形成する酸化膜よりも薄い第２の酸化膜を形成することができるので、第２の膜に所定のパターニングを施した際に、第２の膜の端部において第２の酸化膜がヒサシ状にせり出すことがなく、後の製造工程で層間絶縁膜を形成しても第２の膜の端部にボイドが発生しない。
【００２７】
また、請求項３に係る本発明では、請求項２に記載の半導体装置の製造方法において、プラズマ処理は、酸素原子を含むプラズマを第２の膜の表面に照射することを特徴とするため、第２の膜の表層を効果的に酸化させることができる。
【００２８】
また、請求項４に係る本発明では、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有し、第１導電型の電界効果トランジスタ上に、この第１導電型のトランジスタのチャネルに対して第１の応力を付与する第１の膜を備えると共に、第２導電型の電界効果トランジスタ上に、この第２の導電型の電界効果トランジスタのチャネルに対して第２の応力を付与する第２の膜を備えた半導体装置において、第１の膜又は第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することとしたため、コンタクト不良が発生しにくい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明に係る半導体装置は、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有しており、第１導電型の電界効果トランジスタ上には、この第１導電型のトランジスタのチャネルに対して第１の応力を付与する第１の膜を備えている。
【００３０】
また、第２導電型の電界効果トランジスタ上には、この第２の導電型の電界効果トランジスタのチャネルに対して第２の応力を付与する第２の膜を備えている。
【００３１】
しかも、第１の膜又は第２の膜の少なくともいずれか一方の表面にプラズマを照射することにより、プラズマを照射した第１又は第２の膜の表層を変質させて形成した酸化膜を有している。
【００３２】
以下、本発明に係る半導体装置の一実施形態について図面を参照して具体的に説明する。
【００３３】
図１に示すように、本実施形態の半導体装置１は、Si（シリコン）基板２上に、第１導電型のトランジスタであるＮ型の電界効果トランジスタ（以下、「nFET３」という。）と、第２導電型のトランジスタであるＰ型の電化効果トランジスタ（以下、「pFET４」という。）とを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）である。
【００３４】
nFET３は、Si基板２内部に設けたp−well５nと、このp−well５nの表面近傍に所定間隔をあけて設けたソース領域６nとドレイン領域７nと、p−well５nの表面近傍でソース領域６nとドレイン領域７nとの間に形成されるチャネル領域８nと、このチャネル領域８n上にゲート酸化膜９nを介して設けたゲート電極10nとにより構成している。
【００３５】
また、pFET４は、Si基板２内部に設けたn−well５pと、このn−well11の表面近傍に所定間隔をあけて設けたソース領域６pとドレイン領域７pと、n−well５pの表面近傍でソース領域６pとドレイン領域７pとの間に形成されるチャネル領域８pと、このチャネル領域８p上にゲート酸化膜９pを介して設けたゲート電極10pとにより構成している。
【００３６】
そして、このnFET３とpFET４とはフィールド酸化膜11により電気的に分離されている。
【００３７】
また、この半導体装置１は、nFET３上に、このnFET３のチャネル領域８nに対して第１の応力を付与するための第１の膜として機能するSiN（窒化シリコン）膜（以下、「１stSiN膜12n」という。）を備えている。
【００３８】
この１stSiN膜12nは、nFET３のチャネル領域８nに第１の応力としての引っ張り応力を付与してこのチャネル領域８nの結晶構造をひずませることにより、このチャネル領域８nにおけるキャリアの移動度を向上させ、nFET３の動作の高速化を図るようにしている。
【００３９】
また、pFET４上には、このpFET４のチャネル領域８pに対して第２の応力を付与するための第２の膜として機能するSiN膜（以下、「２ndSiN膜12p」という。）を備えている。
【００４０】
なお、この１stSiN膜12nの表面には、第１の酸化膜（以下、「１stSiO2膜13n」という。）を備えている。
【００４１】
この２ndSiN膜12pは、pFET４のチャネル領域８pに第２の応力としての圧縮応力を付与してこのチャネル領域８pの結晶構造をひずませることにより、このチャネル領域８pにおけるキャリアの移動度を向上させ、pFET４の動作の高速化を図るようにしている。
【００４２】
この２ndSiN膜12pの表層には、極めて薄い第２の酸化膜（以下、「２ndSiO2膜13p」という。）を備えている。
【００４３】
この２ndSiO2膜13pは、２ndSiN膜12pを所定形状にパターニングを施す際に、２ndSiN膜12p上に形成するマスク層（図示略）で酸失活現象が発生することを防止するためのカバー膜として機能するものである。
【００４４】
特に、この２ndSiO2膜13pは、２ndSiN膜12pの表面に対し、酸素原子を含むプラズマとして、酸素とオゾンと二酸化炭素とのうちのいずれか１種類のプラズマを照射する処理を施すことによって、２ndSiN膜12pの表層を変質（酸化）させることによって形成したものである。
【００４５】
そのため、この２ndSiO2膜13pは、従来のように２ndSiN膜12pを形成した後に、２ndSiN膜12pの上に形成した酸化膜形成よりも膜厚を薄く形成することができ、しかも、内部に窒素を含んでいる。
【００４６】
このように薄い膜厚の２ndSiO2膜13pを備えているため、２ndSiN膜12pを所定の形状にパターニングする際に、２ndSiN膜12pの端部近傍で２ndSiO2膜13pがヒサシ状にせり出すことがないため、後述する層間絶縁膜18を形成するときにボイド（空隙）ができることがなく、この２ndSiN膜12pの端部近傍に後述するメタルコンタクト17を形成しても、そのメタルコンタクト17が他のメタルコンタクト17との間でショートすることがなくなり、コンタクト不良のない半導体装置１とすることができる。
【００４７】
なお、図１中の符号14nはnFET３のゲート引出電極、符号15nはnFET３のソース引出電極、符号16nはnFET３のドレイン引出電極であり、符号14pはpFET４のゲート引出電極、符号15pはpFET４のソース引出電極、符号16pはpFET４のドレイン引出電極である。
【００４８】
また、符号17は、nFET３及びpFET４の各引出電極14n、14p、15n、15p、16n、16pと、nFET３及びpFET４の各ゲート電極10n、10p、ソース領域６n、６p、ドレイン領域７n、７pとの間をそれぞれ導通させるためのメタルコンタクトであり、符号18は層間絶縁膜であり、メタルコンタクト17とnFET３及びpFET４の各ゲート電極10n、10p、ソース領域６n、６p、ドレイン領域７n、７pとの間のコンタクト抵抗を低減するCoSi（コバルトシリサイド層）であり、符号20は、絶縁性素材により形成したサイドウォールである。
【００４９】
このように構成した半導体装置１は、以下に記載する製造方法により製造する。
【００５０】
まず、図２に示すように、Si（シリコン）基板２を用意し、Si基板２の表面を酸化させることによりSi基板２の表面にゲート酸化膜（SiO2）９n、９pを形成した後、このゲート酸化膜９n、９pの表面にＣＶＤ（Chemical Vapor Deposition）によりSi3N4（窒化シリコン）膜21を形成する。
【００５１】
次に、図３に示すように、後に形成するnFET３とpFET４との間となる部分の Si3N4膜21とゲート酸化膜９n、９pとSi基板２とを順次エッチングすることにより、例えば350〜400nmの深さを有するトレンチ22を形成する。
【００５２】
ここで、トレンチ22を形成した領域は、後にnFET３とpFET４とを電気的に分離する素子分離領域となり、この素子分離領域の両側がnFET３及びpFET４のアクティブ領域となる。
【００５３】
次に、Si3N4膜21とトレンチ22との表面に、高密度プラズマＣＶＤにより650〜700nm程度の厚さを有するフィールド酸化膜11を形成することにより、このフィールド酸化膜11でトレンチ22を埋め、その後、ＣＭＰ（Chemical Mechanical Polish）によりフィールド酸化膜11の表面を研磨することによって平坦化し、図４に示すようにSi3N4膜21の表面を露出させ、素子分離領域となる部分だけにフィールド酸化膜11を残すようにする。
【００５４】
次に、表面にゲート酸化膜９n、９pの緻密化を図るためにN2やO2やH2/O2などの雰囲気中でアニールを行った後、図５に示すように、リン酸を用いたエッチングによりSi3N4膜21を除去することによりゲート酸化膜９n、９pの表面を露出させ、その後、ゲート酸化膜９n、９pの表面を参加させることにより、ゲート酸化膜９n、９pの厚さを略10nmとなるよう形成する。
【００５５】
そして、nFET３を形成する領域に、このゲート酸化膜９n、９pを介してP型の不純物をイオン注入することによってp−well５nを形成すると共に、pFET４を形成する領域に、ゲート酸化膜９n、９pを介してN型の不純物をイオン注入することによりn−well５pを形成する。
【００５６】
次に、前工程のイオン注入により劣化したゲート酸化膜９n、９pを一旦HF（フッ化水素）溶液を用いて剥離した後、この剥離した部分を再度酸化することにより、1.5〜2.0nm程度の厚さのゲート酸化膜９n、９pを形成する。
【００５７】
その後、SiH4（シラン）ガスを用い、580〜620℃の下でＣＶＤを行うことにより、ゲート酸化膜９n、９pの表面に100〜150nm程の厚さを有するPoly−Si（ポリシリコン）層を形成し、このPoly−Si層にフォトリソグラフィーを用いてパターニングを施した後、レジストをマスクとして異方向性エッチングを行って不用な部分のPoly−Si層とゲート酸化膜９n、９pとを除去することにより、図６に示すように、nFET３のゲート電極10nとpFET４のゲート電極10pとを形成する。
【００５８】
次に、図７に示すように、nFET３のゲート電極10n両側のp−well５n内部にAs（ヒ素）イオンを注入することにより、nFET３のソース領域６nとドレイン領域７nとを形成し、pFET４のゲート電極10p両側のn−well５p内部にBF（フッ化ボロン）イオンを注入することにより、pFET４のソース領域６pとドレイン領域７pとを形成する。
【００５９】
次に、プラズマＣＶＤによりSi3N4を50〜70nm程の厚さとなるように堆積させた後、プラズマＣＶＤによりSiO2を50〜70nm程の厚さとなるように堆積させ、その後、ゲート電極10n、10pの側面だけにこれらSi3N4及びSiO2が残るように不用な部分のSi3N4及びSiO2を除去することによりサイドウォール20を形成する。
【００６０】
続いてＲＴＡ（Rapid Thermal Annealing）処理を施すことにより、各ソース領域６n、６p及びドレイン領域７n、７pに注入したイオンを活性化させる。
【００６１】
次に、スパッタ法によりCo（コバルト）を6〜8nm程の厚さとなるように堆積した後、ＲＴＡ処理を施してSi上のCoをシリサイド化させることにより、各ゲート電極10n、10p上と、各ソース領域６n、６p上と、各ドレイン領域７n、７p上とにCoSi（コバルトシリサイド）膜19を形成し、その後、フィールド酸化膜11上の不用なCoを除去する。
【００６２】
こうして、同一のSi基板２上に第1導電型の電界効果トランジスタであるnFET３と、第2導電型の電界効果トランジスタであるpFET４とを形成する。このようにして形成したnFET３では、p−well５nの表面近傍でゲート電極10nの下方部分がチャネル領域８nとなり、pFET４では、n−well５pの表面近傍でゲート電極10pの下方部分がチャネル領域８pとなる。
【００６３】
次に、図８に示すように、nFET３とpFET４とフィールド酸化膜11との上にプラズマＣＶＤにより第1の窒化膜（以下、「１stSiN膜１２n」という。）を50〜100nm程度の厚さとなるように形成し、この１stSiN膜１２nの上に第1の酸化膜（以下「１stSiO2膜１３n」という。）を形成する。
【００６４】
ここで形成する１stSiN膜１２nは、nFET３のチャネル領域８nに対して第1の応力である引っ張り応力を付与するものであり、この引っ張り応力によりnFET３のチャネル領域８nの結晶構造をひずませてキャリアの移動度を向上させるものである。
【００６５】
次に、フォトリソグラフィーとエッチングを用いて、図９に示すように、pFET４上の１stSiO2膜１３nと１stSiN膜１２nとを除去する。
【００６６】
次に、図10に示すように、１stSiO2膜１３nとpFET４との表面を被覆するように、第２の窒化膜（以下、「２ndSiN膜１２p」という。）を形成する。ここでは、プラズマＣＶＤにより２ndSiN膜１２pを50〜100nm程度の厚さとなるように形成する。
【００６７】
ここで形成する２ndSiN膜１２pは、pFET４のチャネル領域８pに対して第２の応力である圧縮応力を付与するものであり、この圧縮応力によりpFET４のチャネル領域８pの結晶構造をひずませてキャリアの移動度を向上させるものである。
【００６８】
続いて、２ndSiN膜１２pの表層を変質させて第２の酸化膜（以下「２ndSiO2膜１３p」という。）を形成する表層変質処理を行う。
【００６９】
ここで行う表層変質処理は、プラズマ照射処理であり、図11に示すように、２ndSiN膜１２pの表面にO2プラズマを照射することにより、２ndSiN膜１２pの表層を酸化させることによって、従来の堆積により形成した第２の酸化膜よりも膜厚の薄い２ndSiO2膜１３pを形成することができるようにしている。
【００７０】
また、ここではプラズマ処理として、酸素プラズマを照射する酸素プラズマ処理を行うようにしているが、酸素プラズマに代えて、オゾンプラズマや二酸化炭素プラズマなど、酸素原子を含むプラズマを照射することによっても膜厚が薄い２ndSiO2膜１３pを形成することができる。
【００７１】
しかも、ここで形成する２ndSiO2膜１３pは、２ndSiN膜１２pの表面にプラズマを照射することによって形成した膜であるため、窒素を含んだSiO2膜である。
【００７２】
ここで形成する２ndSiO2膜１３pは、後に２ndSiN膜１２pを所定形状にパターニングする際、２ndSiO2膜１３p上に形成するレジストマスクに酸失活現象が発生することを防止するためのカバー膜として機能するものである。
【００７３】
次に、２ndSiN膜１２pに所定のパターニングを施す。ここでは、２段階のエッチングを行うことにより、nFET３上の２ndSiO2膜１３p及び２ndSiN膜１２pを除去する。
【００７４】
具体的には、２ndSiO2膜１３p及び２ndSiN膜１２pを残したい部分、すなわち、pFET４上の２ndSiO2膜１３p及び２ndSiN膜１２pだけを覆うようにレジストマスク（図示略。）を形成し、レジストマスクで覆われていない部分の２ndSiO2膜１３pをエッチングにより除去する。
【００７５】
ここで、２ndSiN膜１２pは２ndSiO2膜１３pよりもエッチングレートが高いため、まず、２ndSiO2膜１３pをエッチング可能なガスを用いて２ndSiO2膜１３pを除去する。
【００７６】
このとき、本実施の形態に係る２ndSiO2膜１３pは、従来の第２の酸化膜よりも極めて薄いため、１回目のエッチングでは、図12に示すように、２ndSiO2膜１３pを除去した後に２ndSiN膜１２pの比較的深い部分までエッチングされることとなる。
【００７７】
また、１回目のエッチングでは、SiN膜とSiO2膜との両方をエッチングする条件であるため、本発明技術での窒素を含む２ndSiO2膜１３pはエッチングされることとなる。
【００７８】
続いて、２回目のエッチングでは、２ndSiN膜１２pをエッチング可能で、酸化膜をエッチング不可能なガスを用いて２ndSiN膜１２pをエッチングする。そのため、ここでは図13に示すように１stSiO2膜１３nがエッチングストッパとして機能し、nFET３上の２ndSiN膜１２pが除去された時点でエッチングが停止されることとなる。
【００７９】
このように、１回目のエッチングにより２ndSiN膜１２pを比較的深い部分までエッチングするようにしているため、２回目のエッチングを行う時間が従来よりも短縮され、これにより、この半導体装置１の製造時間を短縮することができる。
【００８０】
そのうえ、２回目のエッチング時間が短縮されたことで、２回目のエッチングが１stSiO2膜１３nの表面に達するまでの間に、２ndSiN膜１２pの端面が横方向にエッチングされ難くなり、しかも、上記したように２ndSiO2膜１３pは内部に窒素を含んでいるため、ここで行う２回目エッチングにより２ndSiN膜１２pと共にエッチングされるので、図19に示す従来のように第２の膜113（２ndSiN膜）の端部において第２の酸化膜127（２ndSiO2膜）がヒサシ状にせり出した形状になることがない。
【００８１】
そのため、後の製造工程において層間絶縁膜18を形成する際に、２ndSiN膜１２pの端部近傍にボイド（空隙）ができることがなく、この２ndSiN膜１２pの端部近傍に後述するメタルコンタクト17などの金属配線を形成しても、他のメタルコンタクト17や配線層などとショートすることがないので、コンタクト不良が原因で廃棄処分になる半導体装置１の数を可及的に減少することができ、製品の歩留まりを向上させることができる。
【００８２】
次に、図14に示すように、１stSiO2１３n及び２ndSiO2膜１３p上に、ＣＶＤによりSiO2からなる層間絶縁膜18を500〜1500nm程の厚さとなるように形成した後、ＣＭＰにより層間絶縁膜18の表面を研磨して平坦化することにより、層間絶縁膜18の膜厚を300〜1000nm程にする。
【００８３】
次に、図15に示すように、フォトリソグラフィーとエッチングにより、層間絶縁膜18表面の所定位置から、nFET３のソース領域６n、ゲート電極10n、ドレイン領域7n、pFET４のソース６p、ゲート電極10p、ドレイン領域７pの各表面に形成したCoSi膜19まで達するコンタクトホール23を形成する。
【００８４】
次に、これら各コンタクトホール23に、ＣＶＤによりTi（チタン）を堆積させてメタルコンタクト17を形成し、これら各メタルコンタクト17上にAl（アルミニウム）の配線層を形成することによりnFET３のソース引出電極15n、ゲート引出電極14n、ドレイン引出電極16nと、pFET４のソース引出電極15p、ゲート引出電極14p、ドレイン引出電極16pとをそれぞれ形成して、図１に示すような半導体装置１を形成する。
【００８５】
このように、本実施の形態に係る半導体装置の製造方法によれば、コンタクト不良が原因で廃棄処分になる半導体装置１の数を可及的に減少させることによって、製品の歩留まりを向上させることができる。
【００８６】
また、本実施の形態では、２ndSiN膜１２pに対して照射するプラズマを酸素プラズマ、オゾンプラズマ、二酸化炭素プラズマのうちのいずれかとしているが、本発明はこれに限定するものではなく、２ndSiN膜１２pの表層を酸化することができるプラズマであれば、任意のプラズマを適用することができる。
【図面の簡単な説明】
【００８７】
【図１】本実施の形態に係る半導体装置を示す断面説明図である。
【図２】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図３】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図４】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図５】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図６】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図７】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図８】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図９】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１０】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１１】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１２】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１３】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１４】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１５】本実施の形態に係る半導体装置の製造方法における一工程を示す断面説明図である。
【図１６】従来の半導体装置を示す断面説明図である。
【図１７】従来の半導体装置の製造方法における一工程を示す断面説明図である。
【図１８】従来の半導体装置の製造方法における一工程を示す断面説明図である。
【図１９】従来の半導体装置の製造方法における一工程を示す断面説明図である。
【図２０】従来の半導体装置の製造方法における一工程を示す断面説明図である。
【図２１】従来の半導体装置の製造方法における一工程を示す断面説明図である。
【図２２】従来の半導体装置を示す断面説明図である。
【符号の説明】
【００８８】
１  半導体装置
２  Si基板
３  nFET
４  pFET
５n p−well
５p n−well
６n ソース領域
６p ソース領域
７n ドレイン領域
７p ドレイン領域
８n チャネル領域
８p チャネル領域
９n ゲート酸化膜
９p ゲート酸化膜
１０n ゲート電極
１０p ゲート電極
１１  フィールド酸化膜
１２n １stSiN膜
１２p ２ndSiN膜
１３n １stSiO2膜
１３p ２ndSiO2膜
１４n ゲート引出電極
１４p ゲート引出電極
１５n ソース引出電極
１５p ソース引出電極
１６n ドレイン引出電極
１６p ドレイン引出電極
１７  メタルコンタクト
１８  層間絶縁膜
１９  CoSi膜
２０  サイドウォール
２１  Si3N4膜
２２  トレンチ
２３  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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