(57)【要約】【課題】素子分離溝の幅を微細化し、それによってＭＩＳＦＥＴを微細化できる半導体集積回路装置を提供する。【解決手段】基板１の主面上に、素子分離溝２によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が、第１方向にそれぞれ間隔をおいて配置され、複数の活性領域のそれぞれに半導体素子が形成されている。素子分離溝２によって周囲を囲まれた活性領域は、周辺部に、凸状の丸みが付いた凸状部を有しており、第１方向における活性領域の幅ａと、活性領域同士の間の間隔ｂとの和を、第１方向における最小ピッチとすると、第１方向における活性領域の幅ａは最小ピッチの１／２よりも大きく、間隔ｂは最小ピッチの１／２よりも小さい。この最小ピッチは、フォトリソグラフィ技術の解像限界に基づいて予め決まっている最小加工寸法の２倍である。【選択図】図１３
2006339669.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面上に、素子分離領域によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が、第１方向にそれぞれ間隔をおいて配置され、前記複数の活性領域のそれぞれに半導体素子が形成された半導体集積回路装置であって、
前記素子分離領域によって周囲を囲まれた前記活性領域は、周辺部に、凸状の丸みが付いた凸状部を有しており、
前記第１方向における前記活性領域の幅と、前記活性領域同士の間の前記間隔との和を、前記第１方向における最小ピッチとすると、
前記第１方向における前記活性領域の幅は前記最小ピッチの１／２よりも大きく、前記間隔は前記最小ピッチの１／２よりも小さい
ことを特徴とする半導体集積回路装置。
【請求項２】
前記最小ピッチは、フォトリソグラフィ技術の解像限界に基づいて予め決まっている最小加工寸法の２倍であり、
前記活性領域の幅は前記最小加工寸法以上であり、前記活性領域同士の間の間隔は前記最小加工寸法以下である
請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体素子は、互いに所定の間隔をおいて配置された複数の配線に結合されており、前記配線の幅と前記配線同士の間の間隔との和は前記最小ピッチである
請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記半導体素子はメモリセルを構成し、前記配線は前記メモリセルに結合されるワード線またはビット線を構成している
請求項３に記載の半導体集積回路装置。
【請求項５】
前記活性領域の基板表面に形成された前記半導体素子のゲート絶縁膜の膜厚は、前記活性領域の中央部と周辺部とで等しい
請求項１から４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記活性領域に形成された前記半導体素子はＭＩＳＦＥＴからなり、前記ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴであり、前記メモリセル選択用ＭＩＳＦＥＴには、前記ＤＲＡＭのメモリセルの他の一部を構成する容量素子が直列に接続されている
請求項１から５のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、微細なＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成するための素子分離構造を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体素子の微細化および高集積化に伴い、選択酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法に代わる素子分離構造として、シリコン基板に形成した溝の内部に絶縁膜を埋め込む素子分離溝（Shallow Groove Isolation；ＳＧＩ）の導入が進められている。
【０００３】
この素子分離溝を用いる方法は、選択酸化法に比べて（ａ）素子分離間隔を縮小することができ、（ｂ）素子分離膜厚の制御が容易で、フィールド反転電圧の設定が容易であり、（ｃ）溝の内部の側壁と底部とで不純物を打ち分けることによって、反転防止層を拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対して有利であると考えられている。
【０００４】
素子分離溝の一般的な形成方法は、次の通りである。まず、シリコン基板を熱酸化してその表面に薄い酸化シリコン膜を形成した後、その上部にＣＶＤ（Chemical Vapor Deposition）法で窒化シリコン膜を堆積する。次に、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去した後、活性領域に残った窒化シリコン膜をマスクにしたドライエッチングで基板に溝を形成する。
【０００５】
次に、溝の内部を含む基板上にＣＶＤ法で厚い酸化シリコン膜を堆積した後、基板を熱処理し、溝の内部に埋め込んだ酸化シリコン膜を緻密に焼締め（Densify；デンシファイ）する。その後、エッチバックまたは化学的機械研磨（Chemical Mechanical Polishing；ＣＭＰ）などの研磨処理によって窒化シリコン膜の上部の酸化シリコン膜を除去し、次いで不要となった窒化シリコン膜を除去することにより、素子分離溝が完成する。
【０００６】
なお、素子分離溝については、特許文献１〜３に記載されている。
【特許文献１】特開平２−２６０６６０号公報
【特許文献２】特開平４−３０３９４２号公報
【特許文献３】特開平８−９７２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記のような素子分離構造において、活性領域の基板表面に形成するゲート酸化膜が活性領域の周辺部で局所的に薄くなるthinning（局部薄膜化）や、低いゲート電圧でドレイン電流が流れてしまう現象（ＭＯＳ−ＩＶキンク特性と呼ばれる）が発生することを見いだし、これを解決する対策として、活性領域の周辺部に丸みを付ける（ラウンド加工）技術を検討した。
【０００８】
その結果、本発明者は、基板に溝を形成した後、活性領域の周辺部に丸みを付ける（ラウンド加工）技術は、高温の熱酸化処理を必要とするため、ラウンド加工時の熱酸化処理によって溝の内壁に形成される熱酸化膜が活性領域側に成長し、活性領域の寸法を縮小させてしまう問題があり、これがＭＩＳＦＥＴの高集積化、微細化の妨げとなることを見いだした。
【０００９】
すなわち、ラウンド加工（丸み）が不十分であると、ゲート酸化膜形成の酸化時に、尖った活性領域の周辺部においてゲート酸化膜が薄く形成されるthinning（局所薄膜化）や、ＭＯＳ−ＩＶキンク特性に起因するＭＩＳＦＥＴのしきい値電圧がばらつくといった問題が発生する。この対策として、ラウンド加工（丸み）を十分行う必要があるが、活性領域の周辺部に十分な丸みを付けると活性領域（特に、ＭＩＳＦＥＴのゲート幅方向）が狭くなる。そのため、活性領域の寸法（特に、ＭＩＳＦＥＴのゲート幅）が確保できず、半導体素子を微細化ができないだけでなく、素子分離領域分離溝の幅および半導体素子を微細化して高集積化する上で妨げになる。
【００１０】
そこで、本発明の目的は、素子分離溝の幅の微細化を推進し、ＭＩＳＦＥＴの微細化を推進することのできる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、基板の主面上に、素子分離領域によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が、第１方向にそれぞれ間隔をおいて配置され、複数の活性領域のそれぞれに半導体素子が形成された半導体集積回路装置において、素子分離領域によって周囲を囲まれた活性領域は、周辺部に、凸状の丸みが付いた凸状部を有しており、第１方向における活性領域の幅と、活性領域同士の間の間隔との和を、第１方向における最小ピッチとすると、第１方向における活性領域の幅は最小ピッチの１／２よりも大きく、間隔は前記最小ピッチの１／２よりも小さいことを特徴とする。
【００１２】
なお、最小ピッチは、フォトリソグラフィ技術の解像限界に基づいて予め決まっている最小加工寸法の２倍であり、活性領域の幅は最小加工寸法以上であり、活性領域間の間隔は最小加工寸法以下である。
【００１３】
半導体素子は、互いに所定の間隔をおいて配置された複数の配線に結合されており、配線の幅と配線同士の間の間隔との和は最小ピッチであることが好ましい。そして、半導体素子はメモリセルを構成し、配線はメモリセルに結合されるワード線またはビット線を構成していてもよい。
【００１４】
活性領域の基板表面に形成された半導体素子のゲート絶縁膜の膜厚は、活性領域の中央部と周辺部とで等しい。
【００１５】
活性領域に形成された半導体素子はＭＩＳＦＥＴからなり、ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴであり、メモリセル選択用ＭＩＳＦＥＴには、ＤＲＡＭのメモリセルの他の一部を構成する容量素子が直列に接続されていてもよい。
【発明の効果】
【００１６】
本発明によれば、活性領域の寸法を減少させることなく、その周辺部をラウンド加工することができるので、ＭＩＳＦＥＴの微細化を促進することができる。
さらに、素子分離溝内の酸化シリコン膜が活性領域の周辺部近傍で後退（リセス）する不具合を防止することができるので、微細化されたＭＩＳＦＥＴの特性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は、製造工程の途中における基板の要部平面図、図２は、ＤＲＡＭのメモリアレイの等価回路図、図３は、左側部分が図１のＡ−Ａ’線に沿った基板の断面図、右側部分が図１のＢ−Ｂ’線に沿った基板の断面図である。
【００１９】
例えばｐ型の単結晶シリコンからなる基板１の主面に形成されたｐ型ウエル３には、素子分離溝２によって周囲を規定された活性領域Ｌが形成されている。図１に示すように、この活性領域Ｌは、Ａ−Ａ’線方向に延びる細長い島状の平面パターンで構成されている。また、図３に示すように、活性領域Ｌの基板１（ｐ型ウエル３）の表面は、中央部が平坦で、周辺部（端部）は凸状の丸みが付いた断面形状となっている。
【００２０】
上記活性領域Ｌのそれぞれには、ソースおよびドレイン（ｎ型半導体領域１０）の一方を共有する２個のＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴＱｓ）が形成されている。このメモリセル選択用ＭＩＳＦＥＴＱｓと後述する情報蓄積用容量素子Ｃとは直列に接続され、ＤＲＡＭ（Dynamic Random Access Memory）の１ビット（ｂｉｔ）のメモリセルＭＣを構成する。図２に示すように、メモリセルＭＣはワード線ＷＬとビット線ＢＬとの交点に結合される。
【００２１】
上記メモリセル選択用ＭＩＳＦＥＴＱｓは、主として活性領域Ｌの基板１（ｐ型ウエル３）の表面に形成されたゲート酸化膜７と、このゲート酸化膜７上に形成されたゲート電極８と、活性領域Ｌの基板１（ｐ型ウエル３）に形成された一対のｎ型半導体領域１０、１０（ソース、ドレイン）とによって構成されている。後述するように、ｎ型半導体領域１０、１０（ソース、ドレイン）の一方は、ビット線ＢＬに電気的に接続され、その他方は、情報蓄積容量素子Ｃの一方の電極（下部電極３３）に電気的に接続される。
【００２２】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８は、ワード線ＷＬと一体に構成されている。すなわち、ゲート電極８はワード線ＷＬに電気的に接続されている。ゲート電極８（ワード線ＷＬ）は、図１のＢ−Ｂ’線方向、すなわち活性領域Ｌの短辺方向に沿って同一の幅および同一の間隔で直線的に延在しており、その幅（ゲート長）（Ｌｗ）および間隔（Ｌｓ）は、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ＝Ｌｗ＝Ｌｓ）に等しい。
【００２３】
このように、ワード線ＷＬ（ゲート電極８）の幅（Ｌｗ）とワード線ＷＬ（ゲート電極８）同士の間の間隔（Ｌｓ）との和である配線ピッチは、最小加工寸法の２倍で構成される。このように、ワード線ＷＬ（ゲート電極８）が延在する方向の配線ピッチ（Ｌｗ＋Ｌｓ）を最小限に抑えることにより、メモリセルを微細化、高集積化することができる。
【００２４】
上記ゲート電極８（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＮ（窒化タングステン）などのバリアメタル膜とＷ（タングステン）膜とを積層したポリメタル構造で構成されている。また、ゲート電極８（ワード線ＷＬ）の上部には、ゲート電極８（ワード線ＷＬ）と同一の平面パターンを有する窒化シリコン膜９が形成されている。
【００２５】
また、後述するように、ビット線ＢＬは、ワード線ＷＬ（ゲート電極８）と交差する方向に沿って同一の線幅および同一の間隔で構成され、この線幅（Ｌｗ’）および間隔（Ｌｓ’）は、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ）で構成される（図２９参照）。
【００２６】
このように、ビット線ＢＬの幅（Ｌｗ’）とビット線ＢＬ同士の間の間隔幅（Ｌｓ’）との和である配線ピッチは、最小加工寸法の２倍で構成される。このように、ビット線ＢＬが延在する方向に交差する方向の配線ピッチ（Ｌｗ’＋Ｌｓ’）を最小限に抑えることにより、メモリセルを微細化、高集積化することができる。
【００２７】
上記活性領域Ｌの基板１（ｐ型ウエル３）を囲む素子分離溝（素子分離領域）２は、基板１（ｐ型ウエル３）に形成された深さ３５０ｎｍ程度の溝の内部に酸化シリコン膜６を埋め込んだ構成になっている。酸化シリコン膜６の表面は平坦化されており、その高さは活性領域Ｌの基板１（ｐ型ウエル３）の表面とほぼ等しい。また、素子分離溝２の内壁と酸化シリコン膜６との界面には、酸化シリコン膜６と基板１（ｐ型ウエル３）との間に生じるストレスを緩和するための薄い酸化シリコン膜１１が形成されている。なお、活性領域Ｌの短辺の寸法（ａ）は、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート幅（ａ）である。
【００２８】
次に、上記したＤＲＡＭのメモリセルの製造方法を図４〜図３５を用いて工程順に説明する。なお、これらの図のうち、図４、図５、図７、図９、図１１〜図２０、図２２、図２４、図２６、図２８および図３０〜図３５のそれぞれの左側部分は、活性領域Ｌの長辺方向（図１のＡ−Ａ’線方向）に沿った基板１の断面図、右側部分は、活性領域Ｌの短辺方向（図１のＢ−Ｂ’線方向）に沿った基板１の断面図である。また、平面図（図６、図８、図２５、図２７、図２９）には０００、活性領域、ゲート電極（ワード線）、ビット線、接続孔（コンタクトホール、スルーホール）の平面パターンのみを示し、絶縁膜（酸化シリコン膜、窒化シリコン膜）やプラグを構成する導電膜の図示は省略する。
【００２９】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（第１の酸化シリコン膜）１３を形成した後、この酸化シリコン膜１３の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜１４を堆積する。窒化シリコン膜１４と基板１との間の酸化シリコン膜１３は、基板１と窒化シリコン膜１４との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成される。
【００３０】
次に、図５に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜１４とその下部の酸化シリコン膜１３とを選択的に除去する。このとき、素子分離領域の基板１の表面に酸化シリコン膜が僅かでも残っていると異物発生の原因となるので、基板１をオーバーエッチングしてその表面の酸化シリコン膜を完全に除去する。基板１のオーバーエッチング量は、１０〜３０ｎｍ程度あればよい。また、基板１のオーバーエッチング部の端部は好ましくは垂直でなく、テーパがついていた方が、その後のラウンド加工において丸くなり易い。
【００３１】
図５および図６に示すように、基板１上に残った窒化シリコン膜１４は、活性領域Ｌを定義する細長い島状の平面パターンで構成され、Ｂ−Ｂ’線に沿ったその短辺の寸法（Ｗ）および隣接する窒化シリコン膜１４との間隔（Ｓ）は、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ＝Ｗ＝Ｓ）に等しい。また、窒化シリコン膜１４のＡ−Ａ’線に沿った長辺の寸法は、短辺の寸法（Ｗ）の５倍（例えば０．８μｍ）である。
【００３２】
このように、本実施の形態においては、後の工程で形成されるビット線ＢＬの幅Ｌｗ’およびビット線ＢＬ同士の間の間隔Ｌｓ’がフォトリソグラフィの解像限界で決まる最小加工寸法で構成されるため、活性領域Ｌを規定する窒化シリコン膜１４の短辺の寸法（Ｗ）と、窒化シリコン膜１４同士の間の間隔（Ｓ）とをこの最小加工寸法に一致させる。
【００３３】
次に、図７および図８に示すように、基板１上に酸化シリコン膜をＣＶＤ法で堆積した後に異方的にエッチングすることによって、窒化シリコン膜１４の側壁にサイドウォールスペーサ１６を形成する。
【００３４】
上記サイドウォールスペーサ１６の膜厚（スペーサ長）Ｌｓｉは、５ｎｍ〜４０ｎｍの範囲、好ましくは１０ｎｍ〜２０ｎｍの範囲とし、さらに好ましくは１５ｎｍ程度とする。このスペーサ長が５ｎｍ未満の場合には、後の工程で活性領域Ｌの周辺部をラウンド加工するための熱酸化処理を行なったとき、処理後の活性領域Ｌの短辺の寸法が、フォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ）よりも小さくなってしまう。他方、スペーサ長Ｌｓｉが４０ｎｍを超えると、活性領域Ｌの周辺部のラウンド量が不足する。また、後の工程で素子分離領域の基板１に形成される溝２ａのアスペクト比（溝の深さ／幅）が大きくなるので、この溝２ａに埋め込む酸化シリコン膜６のカバレージや表面の平坦性が不充分となる。
【００３５】
次に、図９に示すように、基板１に不純物イオンを打ち込むことによって、後の工程で活性領域Ｌの周辺部となる領域の基板１表面にダメージを与える。活性領域Ｌの周辺部となる領域は、この時点ではサイドウォールスペーサ１６の下部に位置しているので、この領域の基板１にダメージを与えるためには、不純物イオンの打ち込みを基板１の主面に対して斜め方向から行なう。この不純物イオンの打ち込みは、必須の工程ではないが、あらかじめ基板１の表面にダメージを与えてシリコンの共有結合を局所的に切断しておくと、基板１を熱酸化したときに活性領域Ｌの周辺部が丸くなり易い。また、上記不純物としてＧｅ（ゲルマニウム）やＡｓ（ヒ素）のような原子量の大きい元素を使用すると、活性領域Ｌの周辺部の基板１表面のみにダメージを与えることができる。
【００３６】
次に、例えばＳＣ−１液（アンモニア水／過酸化水素水の混合液）およびＳＣ−２液（塩酸／過酸化水素水の混合液）を使った洗浄によって、基板１の表面に残った異物を除去し、さらにフッ酸を使った洗浄によって、基板１の表面の自然酸化膜を除去する。なお、必須の工程ではないが、図１０に示すように、上記洗浄を通常よりも長時間行なって基板１の表面を等方的にエッチングし、サイドウォールスペーサ１６の下部の基板１にアンダーカットを生じさせると、後の工程で活性領域Ｌの周辺部が丸くなり易い。
【００３７】
次に、図１１に示すように、窒化シリコン膜１４とサイドウォールスペーサ１６とをマスクにしたドライエッチングによって、素子分離領域の基板１に例えば深さ３５０ｎｍ程度の溝２ａを形成する。この溝２ａを形成する際、基板１をエッチングするガス（例えばＣＦ４＋Ｏ２）の組成を調節し、溝２ａの側壁に８０°前後のテーパを形成すると、後の工程で堆積する酸化シリコン膜６が溝２ａの内部に埋め込まれ易くなる。ただし、テーパの角度は、溝の深さと溝幅によって制限されることはいうまでもない。
【００３８】
次に、図１２に示すように、フッ酸を使ったウェットエッチングによって、窒化シリコン膜１４の側壁のサイドウォールスペーサ１６を除去する。なお、必須の工程ではないが、このウェットエッチングを行なった後、さらにＳＣ−１液などを使ったウェットエッチングを行って、サイドウォールスペーサ１６の下部の基板１の表面を軽く丸めておくと、次の熱酸化処理で活性領域Ｌの周辺部が丸くなり易い。
【００３９】
このように、本実施の形態では、窒化シリコン膜１４とその側壁に形成したサイドウォールスペーサ１６とをマスクにしたドライエッチングで素子分離領域の基板１に溝２ａを形成する。これにより、活性領域Ｌの実際の寸法Ｗ’は、活性領域Ｌを定義する窒化シリコン膜１４の寸法Ｗよりもサイドウォールスペーサ１６の膜厚（スペーサ長）Ｌｓｉの２倍に相当する分だけ大きくなる（Ｗ’＝Ｗ＋２Ｌｓｉ＞Ｗ）。一方、この短辺方向に沿った活性領域Ｌ同士の間の間隔（Ｓ’＝Ｓ−２Ｌｓｉ＜Ｓ）はその分狭くなる。従って、活性領域Ｌを定義する窒化シリコン膜１４の短辺の寸法（Ｗ）および間隔（Ｓ）を、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法とした場合（Ｗ＝Ｓ＝最小加工寸法）には、実際に得られる活性領域Ｌの短辺の寸法Ｗ’（＞Ｗ）は、フォトリソグラフィの解像限界で決まる最小加工寸法よりも大きくなり、この短辺方向に沿った活性領域Ｌ同士の間の間隔（溝２ａの寸法）Ｓ’（＜Ｓ）は、上記最小加工寸法よりも小さくなる。
【００４０】
次に、図１３に示すように、基板１を約８５０℃〜１０００℃で熱酸化することによって、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜１１を形成する。この酸化シリコン膜１１は、溝２ａの内壁に生じたドライエッチングのダメージを回復させると共に、後の工程で溝２ａの内部に埋め込まれる酸化シリコン膜６と基板１（ｐ型ウエル３）との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域Ｌの周辺部の基板１表面がラウンド加工され、凸状の丸みが付いた断面形状となる。
【００４１】
前述したように、素子分離領域の基板１に溝２ａを形成した時点での活性領域Ｌの寸法は、活性領域Ｌを定義する窒化シリコン膜１４の寸法よりも（サイドウォールスペーサ１６の膜厚の２倍に相当する分だけ）大きいので、その後、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜１１を形成しても、活性領域Ｌの寸法（ａ）が窒化シリコン膜１４の寸法（Ｗ）より小さくなることはない。このように、本実施の形態によれば、活性領域Ｌの寸法を減少させることなく、その端部の基板１表面をラウンド加工することができる。
【００４２】
なお、活性領域Ｌの周辺部を丸くするための上記熱酸化処理は、２度に分けて行なってもよい。この場合は、最初の熱酸化処理で端部がある程度丸くなるので、２度目の熱酸化処理で容易に丸くすることができる。
【００４３】
また、酸化シリコン膜１１の膜厚が厚くなり過ぎると、活性領域Ｌの寸法が小さくなるだけでなく、活性領域Ｌの周辺部や溝２ａの内壁にストレスが生じて欠陥が発生し易くなる。従って、例えば熱酸化処理を２度に分けて行う場合には、最初の熱酸化処理で端部を十分に丸め、２度目の熱酸化処理は、活性領域Ｌの周辺部や溝２ａの内壁の形状を改善する程度の軽い熱処理としてもよい。また、上記したストレスを緩和するために、サイドウォールスペーサ１６を除去した後、熱酸化処理を行なう工程に先だって、基板１を高温水素雰囲気中で熱処理してもよい。さらに、ラウンド加工を行なった後にフッ酸などを用いたウェットエッチングで酸化シリコン膜１１を除去したり、その膜厚を薄くしたりしてもよい。
【００４４】
次に、図１４に示すように、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜６を堆積する。この酸化シリコン膜６は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）に堆積し、溝２ａの内部に酸化シリコン膜６が隙間なく埋め込まれるようにする。酸化シリコン膜６は、例えば酸素とテトラエトキシシラン（（Ｃ２Ｈ５）４Ｓｉ）とを使ったＣＶＤ法で成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で堆積する。なお、この酸化シリコン膜６を堆積する工程に先立って、溝２ａの内壁にＣＶＤ法で窒化シリコン膜（図示せず）を薄く堆積してもよい。この窒化シリコン膜は、溝２ａに埋め込んだ酸化シリコン膜６をデンシファイ（焼き締め）する際に、溝２ａの内壁の薄い酸化シリコン膜１１が活性領域Ｌ側に厚く成長するのを抑制する作用がある。
【００４５】
次に、基板１を約１０００〜１１５０℃で熱酸化することによって、上記酸化シリコン膜６の膜質を改善するためのデンシファイ（焼き締め）を行った後、図１５に示すように、化学的機械研磨（ＣＭＰ）法で溝２ａの上部の酸化シリコン膜６を研磨することによって、その表面を平坦化する。この研磨は、活性領域Ｌの基板１を覆っている窒化シリコン膜１４をストッパとして用いて行ない、窒化シリコン膜１４の表面が露出し、かつ窒化シリコン膜１４上の酸化シリコン膜６が残らない程度に若干のオーバー研磨を行った時点を終点とする。
【００４６】
酸化シリコン膜６を平坦化する場合、まずフォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜１４の上部の酸化シリコン膜６を除去し、続いてこのフォトレジスト膜を除去した後、溝２ａの上部に残った酸化シリコン膜６をＣＭＰ法で研磨してもよい。また、酸化シリコン膜６のデンシファイは、酸化シリコン膜６を平坦化した後に行ってもよい。この場合は、酸化シリコン膜６の膜厚が薄い状態でデンシファイを行なうので、研磨前の厚い酸化シリコン膜６をデンシファイする場合に比べて熱処理条件が軽減できる。ここまでの工程により、溝２ａに酸化シリコン膜６を埋め込んだ素子分離溝２が略完成する。
【００４７】
次に、活性領域Ｌの基板１を覆う窒化シリコン膜１４を、熱リン酸を用いたウェットエッチングで除去することによって、その下部の酸化シリコン膜１３を露出させる。このエッチングを行なうと、図１６に示すように、酸化シリコン膜１３の表面と素子分離溝２に埋め込まれた酸化シリコン膜６の表面との間に、窒化シリコン膜１４の膜厚に相当する高さの段差が発生する。
【００４８】
次に、図１７に示すように、活性領域Ｌの基板１の表面の酸化シリコン膜１３をフッ酸でウェットエッチングすると、活性領域Ｌの基板１の表面が露出すると同時に素子分離溝２内の酸化シリコン膜６の表面がエッチングされ、上記段差が低減する。
【００４９】
上記ウェットエッチングを行なうと、素子分離溝２内の酸化シリコン膜６の端部、すなわち窒化シリコン膜１４と接していた領域の酸化シリコン膜６は、その上面だけでなく側面もエッチング液に晒されるので、活性領域Ｌから離れた部分に比べて被エッチング量が多くなる。しかし、本実施の形態では、活性領域Ｌの寸法が窒化シリコン膜１４の寸法よりも大きいので、窒化シリコン膜１４を除去した時点での酸化シリコン膜６の端部は、素子分離溝２の端部よりも活性領域Ｌ側に位置している。そのため、酸化シリコン膜６の端部の被エッチング量が多くなっても、素子分離溝２の端部で酸化シリコン膜６が下方に大きく後退（リセス）することはない。
【００５０】
次に、図１８に示すように、基板１を約８５０℃で熱酸化することによって、活性領域Ｌの基板１の表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜１７を形成する。この酸化シリコン膜１７は、次の工程で行なわれる不純物のイオン打ち込みによる基板１のダメージおよび汚染の影響を低減するために形成する。
【００５１】
次に、図１９に示すように、ウエル（ｐ型ウエル３およびｎ型ウエル４）を形成するために、上記酸化シリコン膜１７を通して基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みする。また、メモリセル選択用ＭＩＳＦＥＴＱｓのチャネルが形成されるｐ型半導体領域（図示せず）を形成するために、上記酸化シリコン膜１７を通して基板１にｐ型不純物（ホウ素）をイオン打ち込みする。ウエル（ｐ型ウエル３およびｎ型ウエル４）を形成するための不純物イオンは、高いエネルギーで基板１の深い領域に打ち込み、チャネルを形成するための不純物イオンは、低いエネルギーで基板１の浅い領域に打ち込む。
【００５２】
次に、図２０に示すように、基板１を約９５０℃で熱処理し、上記不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３の下部のｎ型ウエル４は、図示しない入出力回路などから基板１を通じてｐ型ウエル３にノイズが侵入するのを防ぐために形成する。
【００５３】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜１７を除去した後、基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚７ｎｍ程度の清浄なゲート酸化膜７を形成する。前述したように、活性領域Ｌの周辺部の基板１の表面には、凸状の丸みが付けられているので、このゲート酸化膜７の膜厚は、活性領域Ｌの中央部と周辺部とでほぼ等しくなる。
【００５４】
上記ゲート酸化膜７は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜７のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１をＮＯやＮＯ２といった含窒素ガス雰囲気中で熱酸化すればよい。
【００５５】
このように、活性領域Ｌの周辺部に丸みを付けることにより、活性領域Ｌの周辺部でゲート酸化膜７の膜厚が薄くなる（thinning）不具合が防止され、活性領域Ｌの周辺部におけるゲート電圧の電界集中が抑制される。これにより、低いゲート電圧でドレイン電流が流れるＭＯＳ−ＩＶキンク特性（あるいはハンプ特性）の発生やゲート酸化膜７の耐圧低下を防ぐことができ、メモリセル選択用ＭＩＳＦＥＴＱｓの特性が向上する。また、活性領域Ｌの周辺部におけるリーク電流の発生が抑制されるので、メモリセルのリフレッシュ特性が向上する。また、thinningやＭＯＳ−ＩＶキンク特性に起因するＭＩＳＦＥＴのしきい値電圧のばらつきが防止される。
【００５６】
図２１（ａ）は、上記ゲート酸化膜７が形成された時点での基板１のＢ−Ｂ’線方向に沿った断面図である。図示のように、ここまでの工程で、活性領域Ｌの短辺の寸法（ａ）は、活性領域Ｌの寸法を定義する前記窒化シリコン膜１４の短辺の寸法（Ｗ）以上（ａ≧Ｗ）となり、この短辺方向に沿った活性領域Ｌ同士の間隔（素子分離溝２の寸法）（ｂ）は、窒化シリコン膜１４の間隔（Ｓ）以下（ｂ≦Ｓ）となる。すなわち、窒化シリコン膜１４の短辺の寸法（Ｗ）および間隔（Ｓ）を、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ）とした場合、活性領域Ｌの短辺の寸法（ａ）は、この最小加工寸法以上となる。
【００５７】
これに対し、仮に、活性領域を定義するための窒化シリコン膜１４パターンの側壁にサイドウォールスペーサ１６を形成せず、窒化シリコン膜１４だけをマスクにしたドライエッチングで素子分離溝を形成した後、前記図１３に対応するラウンド加工で活性領域の周辺部に丸みをつける場合（比較例）には、このラウンド工程により、活性領域の周辺部に十分な丸みがつけられるので、図２１（ｂ）に示すように、活性領域Ｌの短辺の寸法（ａ’）は、活性領域Ｌの寸法を定義する前記窒化シリコン膜１４の短辺の寸法（Ｗ）よりも小さくなり（ａ’＜Ｗ）、この短辺方向に沿った活性領域Ｌ同士の間隔（素子分離溝２の寸法）（ｂ’）は、窒化シリコン膜１４の間隔（Ｓ）よりも大きくなる（ｂ’＞Ｓ）。すなわちこの場合、活性領域Ｌは、フォトリソグラフィの解像限界で決まる最小加工寸法を確保することができないので、メモリセルを形成することができない。
【００５８】
このように、本発明によると、メモリセルの高集積化のため、活性領域を定義するための窒化シリコン膜１４パターンの幅（Ｗ’）および窒化シリコン膜１４パターン同士の間の間隔（Ｓ’）をフォトリソグラフィの解像限度で決まる最小加工寸法に形成した場合であっても、ＭＩＳＦＥＴＱｓのゲート幅となる活性領域Ｌの短辺の寸法（ａ）が最小加工寸法以上となるので、ＭＩＳＦＥＴＱｓを微細化することができる。これにより、ビット線ＢＬ方向の配線ピッチ（Ｌｗ’＋Ｌｓ’）を最小加工寸法の２倍に形成して高集積化すると共に、活性領域Ｌの寸法（ａ）を確保でき、ＭＩＳＦＥＴＱｓを微細化することができる。
【００５９】
次に、図２２に示すように、上記ゲート酸化膜７の上部にゲート電極８（ワード線ＷＬ）を形成する。ゲート電極８（ワード線ＷＬ）は、例えばゲート酸化膜７上にリン（Ｐ）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＮ膜およびＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこれらの膜をパターニングすることにより形成する。ゲート電極８（ワード線ＷＬ）は、その線幅（ゲート長）および間隔が、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ）となるように形成する。
【００６０】
図２３は、ゲート電極８（ワード線ＷＬ）の延在方向に沿った基板１の断面図である。図示のように、ワード線ＷＬは、活性領域Ｌの短辺と素子分離溝２とを横切って延在し、活性領域Ｌの基板１表面に形成されたゲート酸化膜７の上部では、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８として機能する。前述したように、本実施の形態では、素子分離溝２に埋め込まれた酸化シリコン膜６の表面が活性領域Ｌの周辺部近傍で下方に大きく後退（リセス）しないので、ゲート酸化膜７の端部が、チャネル形成用の不純物濃度が低下する素子分離溝２の側壁にまで達することはない。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧のばらつきを防ぐことができる。
【００６１】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みしてｎ型半導体領域１０（ソースおよびドレイン）を形成することにより、前記図１および図３に示すメモリセル選択用ＭＩＳＦＥＴＱｓが完成する。
【００６２】
次に、図２４に示すように、基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコン膜１８を堆積し、続いて窒化シリコン膜１８の上部にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜２０を堆積した後、酸化シリコン膜２０をＣＭＰ法で研磨してその表面を平坦化する。
【００６３】
次に、図２５および図２６に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセル選択用ＭＩＳＦＥＴＱｓのソースおよびドレイン（ｎ型半導体領域１０）の上部の酸化シリコン膜２０および窒化シリコン膜１８をドライエッチングすることによって、ソースおよびドレイン（ｎ型半導体領域１０）の一方の上部にコンタクトホール２１を形成し、他方の上部にコンタクトホール２２を形成した後、これらのコンタクトホール２１、２２の内部にプラグ２３を形成する。コンタクトホール２１、２２は、窒化シリコン膜１８をエッチングのマスクとして用い、ゲート電極８に対してセルフアライン（自己整合）で形成する。また、プラグ２３は、コンタクトホール２１、２２の内部を含む酸化シリコン膜２０の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール２１、２２の内部のみに残すことにより形成する。
【００６４】
次に、図２７、図２８に示すように、酸化シリコン膜２０の上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２４を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜２４をドライエッチングすることにより、コンタクトホール２１（プラグ２３）の上部にスルーホール２５を形成する。図２４に示すように、スルーホール２５は、その一部が素子分離溝２の上部に延存する細長いパターンに形成する。
【００６５】
次に、図２９、図３０に示すように、スルーホール２５の内部にプラグ２６を形成した後、酸化シリコン膜２４の上部にビット線ＢＬを形成する。プラグ２６は、スルーホール２５の内部を含む酸化シリコン膜２４の上部にスパッタリング法でＣｏ膜（またはＴｉ膜）を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜２４の上部のＷ膜、ＴｉＮ膜およびＣｏ膜（またはＴｉ膜）をＣＭＰ法で研磨し、これらの膜をスルーホール２５の内部のみに残すことによって形成する。
【００６６】
また、ビット線ＢＬは、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＷ膜をドライエッチングすることによって形成する。ビット線ＢＬは、ゲート電極８（ワード線ＷＬ）と直交する方向（Ａ−Ａ’線方向）に沿って同一の線幅および同一の間隔で直線的に延存するように形成し、その線幅Ｌｗ’および間隔Ｌｓ’は、それぞれフォトリソグラフィの解像限界で決まる最小加工寸法（例えば０．１６μｍ＝Ｌｗ’＝Ｌｓ’＝Ｌｗ＝Ｌｓ）とする。
【００６７】
次に、図３１に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜２７を堆積した後、酸化シリコン膜２７およびその下層の酸化シリコン膜２４をドライエッチングすることによって、コンタクトホール２２（プラグ２６）の上部にスルーホール２８を形成する。
【００６８】
上記スルーホール２８は、次の工程でその内部に形成されるプラグ２９とビット線ＢＬとの短絡を防ぐために、フォトリソグラフィの解像限界で決まる最小加工寸法よりも小さい径で形成する。このような微細な径のスルーホール２８は、例えば次のような方法で形成する。
【００６９】
まず、ビット線ＢＬの上部に酸化シリコン膜２７を堆積した後、酸化シリコン膜２７の上部に第１の多結晶シリコン膜（図示せず）を堆積する。次に、フォトレジスト膜をマスクにして上記多結晶シリコン膜をドライエッチングすることにより、コンタクトホール２２（プラグ２６）の真上の多結晶シリコン膜にスルーホールを形成する。このスルーホールの径は、フォトリソグラフィの解像限界で決まる最小加工寸法とする。
【００７０】
次に、上記スルーホールの内部を含む第１の多結晶シリコン膜上に第２の多結晶シリコン膜を堆積した後、第２の多結晶シリコン膜を異方的にエッチングしてスルーホールの内壁のみに残すことにより、スルーホールの内壁にサイドウォールスペーサを形成する。これにより、スルーホールの径は、フォトリソグラフィの解像限界で決まる最小加工寸法よりも小さくなる。
【００７１】
次に、上記第１の多結晶シリコン膜およびサイドウォールスペーサをマスクにしたドライエッチングでスルーホールの底部の酸化シリコン膜２７およびその下層の酸化シリコン膜２４にスルーホール２８を形成した後、不要となった第１の多結晶シリコン膜およびサイドウォールスペーサをエッチングして除去する。
【００７２】
次に、図３２に示すように、上記スルーホール２８の内部にプラグ２９を形成した後、酸化シリコン膜２７の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜３０を堆積し、続いて窒化シリコン膜３０の上部にＣＶＤ法で膜厚１．３μｍ程度の厚い酸化シリコン膜３１を堆積する。プラグ２９は、例えばスルーホール２８の内部を含む酸化シリコン膜２７の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜を堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール２８の内部のみに残すことによって形成する。また、窒化シリコン膜３０は、次の工程で酸化シリコン膜３１をドライエッチングする際のエッチングストッパとして使用する。
【００７３】
次に、図３３に示すように、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３１をドライエッチングした後、酸化シリコン膜３１の下層の窒化シリコン膜３０をウェットエッチングすることにより、スルーホール２８の上部に溝３２を形成する。
【００７４】
次に、図３４に示すように、溝３２の内部を含む酸化シリコン膜３１の上部に、リン（Ｐ）などのｎ型不純物をドープした膜厚５０ｎｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜３１の上部の多結晶シリコン膜をエッチバックして除去することにより、溝３２の内壁に沿って下部電極３３を形成する。
【００７５】
次に、図３５に示すように、下部電極３３の上部に、例えば酸化タンタル膜で構成された容量絶縁膜３４と、例えばＴｉＮ膜で構成された上部電極３５とを形成する。容量絶縁膜３４および上部電極３５を形成するには、まず溝３２の内部を含む酸化シリコン膜３１の上部にＣＶＤ法で膜厚２０ｎｍ程度の薄い酸化タンタル膜を堆積し、続いてこの酸化タンタル膜の上部にＣＶＤ法およびスパッタリング法でＴｉＮ膜を堆積することによって溝３２の内部に隙間なくＴｉＮ膜を埋め込んだ後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでＴｉＮ膜および酸化タンタル膜をパターニングする。これにより、多結晶シリコン膜で構成された下部電極３３、酸化タンタル膜で構成された容量絶縁膜３４およびＴｉＮ膜で構成された上部電極３５からなる情報蓄積用容量素子Ｃが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００７６】
その後、情報蓄積用容量素子Ｃの上部に２層程度のＡｌ（アルミニウム）配線を形成し、さらにＡｌ配線の上部に表面保護膜を形成するが、それらの図示は省略する。
【００７７】
（実施の形態２）
図３６は、窒化シリコン膜１４とその側壁に形成した（同図には示さない）サイドウォールスペーサ１６とをマスクにしたドライエッチングで素子分離領域の基板１に溝２ａを形成し、続いてサイドウォールスペーサ１６をウェットエッチングで除去した後、基板１を熱酸化することによって、溝２ａの内壁に薄い酸化シリコン膜１１を形成すると共に、活性領域Ｌの周辺部の基板１表面をラウンド加工した状態を示す基板１の断面図である。ここまでの工程は、前記実施の形態１で説明した工程（図４〜図１３）と同一である。
【００７８】
次に、図３７に示すように、ドライエッチングプロセスなどにより窒化シリコン膜１４を等方的にエッチングする。このエッチングにより、窒化シリコン膜１４の寸法が縮小し、その周辺部が活性領域Ｌの中心側に後退する。窒化シリコン膜１４の後退量は、例えば２０ｎｍ程度とするが、この後の工程で溝２ａの内部に埋め込む酸化シリコン膜６が活性領域Ｌの基板１の表面にゲート酸化膜７を形成するまでの工程で基板１側に後退（リセス）する量を考慮して決めればよい。
【００７９】
次に、前記実施の形態１で説明した工程（図１４、図１５）に従い、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜６を堆積し、続いて酸化シリコン膜６の膜質を改善するためのデンシファイ（焼き締め）を行った後、溝２ａの上部の酸化シリコン膜６をＣＭＰ法で研磨してその表面を平坦化する。ここまでの工程により、溝２ａの内部に酸化シリコン膜６が埋め込まれた素子分離溝２が略完成する（図３８）。
【００８０】
次に、前記実施の形態１と同様、活性領域Ｌの基板１を覆う窒化シリコン膜１４を熱リン酸を用いたウェットエッチングで除去することによって、その下部の酸化シリコン膜１３を露出させる。このエッチングを行なうと、酸化シリコン膜１３の表面と素子分離溝２に埋め込まれた酸化シリコン膜６の表面との間に、窒化シリコン膜１４の残膜厚に相当する高さの段差が発生するが、活性領域Ｌの基板１の表面の酸化シリコン膜１３をフッ酸でウェットエッチングすると、活性領域Ｌの基板１の表面が露出すると同時に酸化シリコン膜６の表面がエッチングされ、この段差が低減する。（図３９）。
【００８１】
上記ウェットエッチングを行なうと、素子分離溝２内の酸化シリコン膜６の端部、すなわち窒化シリコン膜１４と接していた領域の酸化シリコン膜６は、その上面だけでなく側面もフッ酸に晒されるので、活性領域Ｌから離れた部分に比べて被エッチング量が多くなる。しかし、本実施の形態では、窒化シリコン膜１４の周辺を活性領域Ｌの中心側に後退させ、活性領域Ｌの周辺部と窒化シリコン膜１４の周辺部とのオフセット量をあらかじめ十分に大きくしておくので、窒化シリコン膜１４を除去した時点での酸化シリコン膜６の端部は、活性領域Ｌの周辺部よりもかなり中心側に位置している。そのため、上記した段差を低減するためのウェットエッチングで酸化シリコン膜６の端部が素子分離溝２側に後退しても、素子分離溝２の端部で酸化シリコン膜６が下方に大きく後退（リセス）することはない。その後の工程は、前記実施の形態１と同じであるため、その説明は省略する。
【００８２】
このように、本実施の形態によれば、素子分離溝２内の酸化シリコン膜６の表面が活性領域Ｌの近傍で下方に後退（リセス）する不具合を防止できるので、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧のばらつきを抑制することができる。
【００８３】
窒化シリコン膜１４の周辺部を活性領域Ｌの中心側に後退させることによって、活性領域Ｌの周辺部と窒化シリコン膜１４の周辺部とのオフセット量を大きくする本実施の形態の製造方法は、ＭＩＳＦＥＴのデザインルールが極めて微細になり、窒化シリコン膜１４の側壁にサイドウォールスペーサ１６を形成するだけでは、素子分離溝２の端部における酸化シリコン膜６の後退（リセス）を抑制できなくなった場合の対策として特に有効である。
【００８４】
なお、上記した等方性エッチングによる窒化シリコン膜１４の後退は、活性領域Ｌの周辺部の基板１表面を丸くするための熱酸化処理を行なった後で行なうことが望ましい。ラウンド加工の前、すなわち熱酸化処理によって溝２ａの内壁に酸化シリコン膜１１を形成する前に窒化シリコン膜１４を後退させるためのドライエッチングを行なうと、溝２ａの内壁の基板１表面もある程度エッチングされて等方的に後退するために、活性領域Ｌの寸法が小さくなってしまう恐れがある。
【００８５】
（実施の形態３）
次に、ＤＲＡＭとロジックＬＳＩとを同一基板上に形成したＬＳＩ（以下、ＤＲＡＭ−ロジック混載ＬＳＩという）の製造工程に本発明を適用した実施の形態を説明する。
【００８６】
ロジックＬＳＩを高速で動作させるためには、ゲート酸化膜をできるだけ薄く形成することが要求される。これに対し、ワード線電位の昇圧に際して高電圧を必要とするＤＲＡＭは、耐圧確保の観点からゲート酸化膜の膜厚をあまり薄くすることができない。従って、ＤＲＡＭ−ロジック混載ＬＳＩを製造する場合には、ゲート酸化膜の膜厚が異なる少なくとも２種類のＭＩＳＦＥＴを形成する必要がある。
【００８７】
膜厚の異なる２種類のゲート酸化膜を同一基板上に形成するプロセスでは、基板上の薄いゲート酸化膜を形成する領域と厚いゲート酸化膜を形成する領域とで、素子分離溝内の酸化シリコン膜の後退（リセス）量が異なってくる。そのため、ＭＩＳＦＥＴの特性のばらつきを防ぐ観点から、薄いゲート酸化膜を形成する領域と厚いゲート酸化膜を形成する領域とでこの後退（リセス）量を均一化する対策が必要となる。
【００８８】
図４０は、前記実施の形態１で説明した工程（図４〜図８）に従って、活性領域Ｌの基板１上に酸化シリコン膜１３を介して窒化シリコン膜１４を形成した後、その側壁に酸化シリコン膜からなるサイドウォールスペーサ１６Ａを形成した基板１の断面図である。ここで、同図（ａ）は、薄いゲート酸化膜を形成するロジック領域（第１領域）の基板１を示し、同図（ｂ）は、厚いゲート絶縁膜を形成するＤＲＡＭ領域（第２領域）の基板１を示している。ここまでの工程は、ロジック領域とＤＲＡＭ領域とで同一である。
【００８９】
次に、図４１に示すように、ロジック領域の基板１をフォトレジスト膜４１で覆い、ＤＲＡＭ領域の窒化シリコン膜１４の側壁に形成されたサイドウォールスペーサ１６Ａをエッチングすることによって、その膜厚（スペーサ長）を薄くする。これにより、ロジック領域とＤＲＡＭ領域とにスペーサ長の異なる２種類のサイドウォールスペーサ１６Ａ、１６Ｂが形成される。
【００９０】
次に、フォトレジスト膜４１を除去した後、図４２に示すように、窒化シリコン膜１４とサイドウォールスペーサ１６Ａとをマスクにしたドライエッチングでロジック領域の基板１に溝２ａを形成し、窒化シリコン膜１４とサイドウォールスペーサ１６ＢとをマスクにしたドライエッチングでＤＲＡＭ領域の基板１に溝２ａを形成する。このとき、窒化シリコン膜１４の側壁に形成されたサイドウォールスペーサ１６Ａ、１６Ｂは、互いのスペーサ長が異なるため、活性領域Ｌの周辺部と窒化シリコン膜１４の周辺部とのオフセット量は、ロジック領域とＤＲＡＭ領域とで異なってくる。すなわち、溝２ａの側壁（活性領域Ｌの周辺部）から窒化シリコン膜１４の周辺部までの距離は、膜厚の大きいサイドウォールスペーサ１６Ａが形成されたロジック領域の方が大きくなる。
【００９１】
次に、フッ酸を使ったウェットエッチングによって、窒化シリコン膜１４の側壁のサイドウォールスペーサ１６Ａ、１６Ｂを除去した後、図４３に示すように、前記実施の形態１で説明した工程（図１３〜図１５）に従い、基板１を熱酸化することによって、溝２ａの内壁に薄い酸化シリコン膜１１を形成すると共に、活性領域Ｌの周辺部の基板１表面をラウンド加工した後、溝２ａの内部を含む基板１上に堆積した酸化シリコン膜６をデンシファイ（焼き締め）し、続いてＣＭＰ法で溝２ａの上部の酸化シリコン膜６を研磨することによって、その表面を平坦化する。ここまでの工程により、溝２ａの内部に酸化シリコン膜６が埋め込まれた素子分離溝２が略完成する。
【００９２】
前記のように、活性領域Ｌの周辺部から窒化シリコン膜１４の周辺部までの距離（オフセット量）は、ＤＲＡＭ領域に比べてロジック領域の方が大きい。そのため、素子分離溝２内の酸化シリコン膜６の端部は、ＤＲＡＭ領域に比べてロジック領域の方が活性領域Ｌの中心側に位置する。
【００９３】
次に、図４４に示すように、前記実施の形態１で説明した工程（図１６〜図２０）に従い、窒化シリコン膜１４の除去、酸化シリコン膜１３のウェットエッチング除去と酸化シリコン膜１７の形成、酸化シリコン膜１７を通じた不純物のイオン打ち込みと熱処理によるウエル（ｐ型ウエル３、ｎ型ウエル４）の形成、ウェットエッチングによる酸化シリコン膜１７の除去を経て、ロジック領域およびＤＲＡＭ領域のそれぞれの活性領域Ｌの基板１の表面に膜厚６ｎｍ〜７ｎｍ程度の清浄なゲート酸化膜７を形成する。
【００９４】
上記した酸化シリコン膜１３のウェットエッチングを行なうと、酸化シリコン膜６の端部が素子分離溝２側に後退する。前記のように、酸化シリコン膜６の端部は、ＤＲＡＭ領域に比べてロジック領域の方が活性領域Ｌの中心側に位置しているため、素子分離溝２の端部における酸化シリコン膜６の後退量は、ロジック領域の方が少ない。
【００９５】
次に、図４５に示すように、ＤＲＡＭ領域の基板１をフォトレジスト膜４２で覆い、フッ酸を用いたウェットエッチングでロジック領域の基板１の表面のゲート酸化膜７を選択的に除去することによって、基板１表面を露出させる。このウェットエッチングを行なうと、ロジック領域の素子分離溝２に埋め込まれた酸化シリコン膜６の表面も同時にエッチングされ、その端部が素子分離溝２側に後退する。このとき、ＤＲＡＭ領域の基板１はフォトレジスト膜４２で覆われているため、この領域の基板１表面に形成されたゲート酸化膜７や、素子分離溝２内の酸化シリコン膜６はエッチングされない。その結果、素子分離溝２の端部における酸化シリコン膜６の後退量がロジック領域とＤＲＡＭ領域とでほぼ同じになる。
【００９６】
次に、フォトレジスト膜４２を除去した後、図４６に示すように、基板１を熱酸化することによって、ロジック領域の基板１の表面に膜厚４ｎｍ程度の薄いゲート酸化膜７Ａを形成する。また、この熱酸化によってＤＲＡＭ領域の基板１の表面に形成されていたゲート酸化膜７がさらに酸化され、膜厚８ｎｍ〜９ｎｍ程度の厚いゲート酸化膜７Ｂに成長する。
【００９７】
このように、本実施の形態によれば、薄いゲート酸化膜７Ａを形成するロジック領域と厚いゲート酸化膜７Ｂを形成するＤＲＡＭ領域とで、素子分離溝２の端部における酸化シリコン膜６の後退（リセス）量を均一化することができるため、ロジック領域に形成されるＭＩＳＦＥＴとＤＲＡＭ領域に形成されるＭＩＳＦＥＴとの特性のばらつきを低減することができる。
【００９８】
また、窒化シリコン膜１４とその側壁に形成したサイドウォールスペーサ１６Ａ、１６Ｂとをマスクにしたドライエッチングで素子分離領域の基板１に溝２ａを形成する本実施の形態によれば、前記実施の形態１と同様の効果も得られる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
前記実施の形態では、主としてＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形成する各種ＬＳＩに広く適用することができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の一実施形態である半導体集積回路装置の製造工程の途中における基板の要部平面図である。
【図２】ＤＲＡＭのメモリアレイの等価回路図である。
【図３】図１０のＡ−Ａ’線およびＢ−Ｂ’線に沿った基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】（ａ），（ｂ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４０】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４１】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４２】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４３】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４４】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４５】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４６】（ａ），（ｂ）は本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
【０１０２】
１      基板
２      素子分離溝
３      ｐ型ウエル
４      ｎ型ウエル
６      酸化シリコン膜
７，７Ａ，７Ｂ      ゲート酸化膜
８      ゲート電極
９      窒化シリコン膜
１０    ｎ型半導体領域
１１，１３，１７，２０，２４，２７，３１      酸化シリコン膜
１４，１８，３０      窒化シリコン膜
１６，１６Ａ，１６Ｂ      サイドウォールスペーサ
２１，２２      コンタクトホール
２３，２６，２９      プラグ
２５，２８      スルーホール
３２    溝
３３    下部電極
３４    容量絶縁膜
３５    上部電極
４１，４２      フォトレジスト膜
ＢＬ    ビット線
Ｌ      活性領域
ＭＣ    メモリセル
Ｑｓ    メモリセル選択用ＭＩＳＦＥＴ
ＷＬ    ワード線
【図１】
2006339669.tif 000003
【図２】
2006339669.tif 000004
【図３】
2006339669.tif 000005
【図４】
2006339669.tif 000006
【図５】
2006339669.tif 000007
【図６】
2006339669.tif 000008
【図７】
2006339669.tif 000009
【図８】
2006339669.tif 000010
【図９】
2006339669.tif 000011
【図１０】
2006339669.tif 000012
【図１１】
2006339669.tif 000013
【図１２】
2006339669.tif 000014
【図１３】
2006339669.tif 000015
【図１４】
2006339669.tif 000016
【図１５】
2006339669.tif 000017
【図１６】
2006339669.tif 000018
【図１７】
2006339669.tif 000019
【図１８】
2006339669.tif 000020
【図１９】
2006339669.tif 000021
【図２０】
2006339669.tif 000022
【図２１】
2006339669.tif 000023
【図２２】
2006339669.tif 000024
【図２３】
2006339669.tif 000025
【図２４】
2006339669.tif 000026
【図２５】
2006339669.tif 000027
【図２６】
2006339669.tif 000028
【図２７】
2006339669.tif 000029
【図２８】
2006339669.tif 000030
【図２９】
2006339669.tif 000031
【図３０】
2006339669.tif 000032
【図３１】
2006339669.tif 000033
【図３２】
2006339669.tif 000034
【図３３】
2006339669.tif 000035
【図３４】
2006339669.tif 000036
【図３５】
2006339669.tif 000037
【図３６】
2006339669.tif 000038
【図３７】
2006339669.tif 000039
【図３８】
2006339669.tif 000040
【図３９】
2006339669.tif 000041
【図４０】
2006339669.tif 000042
【図４１】
2006339669.tif 000043
【図４２】
2006339669.tif 000044
【図４３】
2006339669.tif 000045
【図４４】
2006339669.tif 000046
【図４５】
2006339669.tif 000047
【図４６】
2006339669.tif 000048