(57)【要約】【課題】素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法を提供することである。【解決手段】導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、前記感光膜パターンを取り除く段階と、前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、これらの段階は、インサイチュー（In-situ）工程で進める。【選択図】図３ｆ
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【特許請求の範囲】
【請求項１】
（ａ）導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、
（ｂ）前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、
（ｃ）前記感光膜パターンを取り除く段階と、
（ｄ）前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、
前記（ｂ）〜（ｄ）段階は、インサイチュー工程で進めることを特徴とする半導体素子の導電配線形成方法。
【請求項２】
前記導電配線は、ワードライン、ビットライン及びメタルラインのうち何れか一つであることを特徴とする請求項１に記載の半導体素子の導電配線形成方法。
【請求項３】
前記インサイチュー工程は、マイクロウエーブＥＣＲソースプラズマチェンバーで行なわれることを特徴とする請求項１に記載の半導体素子の導電配線形成方法。
【請求項４】
前記チェンバーの上部、中央部及び下部はそれぞれ少なくとも一つ以上のコイルを備えることを特徴とする請求項３に記載の半導体素子の導電配線形成方法。
【請求項５】
前記（ｂ）段階は、５〜１０ｍＴの圧力、８００〜１５００ＷのＥＣＲソースパワー、そして３０〜５０ＷのＲＦバイアスパワーで、流量の総合が１００〜１５０ｓｃｃｍであるＳＦ６、ＣＨＦ３及びＯ２の混合プラズマソースを利用して行なわれることを特徴とする請求項３に記載の半導体素子の導電配線形成方法。
【請求項６】
前記ＳＦ６：ＣＨＦ３の流量比は１：１０〜２：１０であり、前記Ｏ２の流量は２〜５ｓｃｃｍであることを特徴とする請求項５に記載の半導体素子の導電配線形成方法。
【請求項７】
前記（ｂ）段階で上部、中央部及び下部コイルの電流はそれぞれ２５〜３０Ａ、２５〜３０Ａ、そして１０〜１５Ａであることを特徴とする請求項４に記載の半導体素子の導電配線形成方法。
【請求項８】
前記（ｃ）段階は、７〜１０ｍＴの圧力、６００〜１０００Ｗのソースパワー、２０〜４０ＷのＲＦバイアスパワーで行なわれることを特徴とする請求項３に記載の半導体素子の導電配線形成方法。
【請求項９】
前記（ｃ）段階で上部、中央部及び下部コイルの電流はそれぞれ２５〜３０Ａ、２５〜３０Ａ、そして０Ａであることを特徴とする請求項４に記載の半導体素子の導電配線形成方法。
【請求項１０】
前記（ｄ）段階は２〜４ｍＴの圧力、８００〜１２００Ｗのソースパワー、４０〜７０ＷのＲＦバイアスパワーで、Ｃｌ２、Ｏ２、Ｎ２及びＮＦ３の混合プラズマソースで行なわれることを特徴とする請求項３に記載の半導体素子の導電配線形成方法。
【請求項１１】
前記Ｃｌ２、ＮＦ３、Ｎ２及びＯ２の流量はそれぞれ５０〜７０ｓｃｃｍ、５０〜７０ｓｃｃｍ、４０〜６０ｓｃｃｍ、２〜１０ｓｃｃｍであることを特徴とする請求項１０に記載の半導体素子の導電配線形成方法。
【請求項１２】
前記（ｄ）段階で上部、中央部及び下部コイルの電流はそれぞれ２５〜３０Ａ、２５〜３０Ａ、そして０Ａであることを特徴とする請求項４に記載の半導体素子の導電配線形成方法。
【請求項１３】
前記（ｂ）及び（ｄ）段階は、過度エッチング工程を行なう段階をさらに含むことを特徴とする請求項３に記載の半導体素子の導電配線形成方法。
【請求項１４】
前記（ｂ）段階は、８０〜１００ＷのＲＦバイアスパワーで８０〜１２０ｓｃｃｍ流量のＮＦ３プラズマソースを利用して行なわれることを特徴とする請求項１３に記載の半導体素子の導電配線形成方法。
【請求項１５】
前記（ｂ）段階で前記上部、中央部及び下部コイルの電流はそれぞれ２５〜３０Ａ、２５〜３０Ａ、そして０Ａであることを特徴とする請求項１３に記載の半導体素子の導電配線形成方法。
【請求項１６】
前記（ｄ）段階は１０〜３０ｓｃｃｍ流量のＣｌ２、及び５０〜７０ｓｃｃｍ流量のＣＦ４を含むプラズマソースを利用して行なわれることを特徴とする請求項１３に記載の半導体素子の導電配線形成方法。
【請求項１７】
前記（ｄ）段階は３０〜６０ｍＴの圧力、６００〜９００Ｗのソースパワー、１０〜２０ＷのＲＦバイアスパワーでＨＢｒ及びＯ２を含むプラズマソースを利用して行なわれることを特徴とする請求項１３に記載の半導体素子の導電配線形成方法。
【請求項１８】
前記（ｄ）段階で前記上部、中央部及び下部コイルの電流はそれぞれ２５〜３０Ａ、２５〜３０Ａ、そして０Ａであることを特徴とする請求項１３に記載の半導体素子の導電配線形成方法。
【請求項１９】
前記導電層は、タングステンシリサイド層を含むことを特徴とする請求項１に記載の半導体素子の導電配線形成方法。
【請求項２０】
前記ハードマスク層は、反射防止膜及び窒化膜の積層構造で形成されることを特徴とする請求項１に記載の半導体素子の導電配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の導電配線形成方法に関し、特に３チェンバーで進めていた工程等をインサイチュー工程で一つのチェンバーで進めてマスク及びフォト工程を安定化することにより、素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法に関するものである。
【背景技術】
【０００２】
従来の技術に係る半導体素子の導電配線形成方法は、半導体基板の上部にポリシリコン層、金属層及びハードマスク層（図示省略）を形成したあと、前記ハードマスク層（図示省略）の上部に導電配線を定義する感光膜パターン（図示省略）を形成する。
【０００３】
次に、前記感光膜パターン（図示省略）をマスクとして前記ハードマスク層（図示省略）をエッチングし、ハードマスク層パターン（図示省略）を形成する。
【０００４】
以後、ハードマスク層パターン（図示省略）の上部の前記感光膜パターン（図示省略）を取り除く。
【０００５】
その次に、前記ハードマスク層パターン（図示省略）をマスクとして前記金属層及びポリシリコン層（図示省略）をエッチングして導電配線を形成する。
【０００６】
ここで、前記導電配線形成のハードマスク層のエッチング工程、感光膜パターンの除去工程と、金属層及びポリシリコン層のエッチング工程はそれぞれ異なるチェンバーで行なわれるのが好ましい。
【０００７】
一方、エッチングバイアスはパターンの大きさの変化である。即ち、エッチングバイアスは最終パターンの大きさ（Final Inspection CD）でマスクパターンの大きさ（Develop Inspection CD）の差である。パターン間隔が疎らな周辺回路領域でエッチングバイアスは２０〜４０ｎｍに形成されるという問題点が生じる。前記問題点を解決するため、ＯＰＣを介しパターン間隔が疎らな周辺回路領域のマスクパターンの大きさを調節する方法が用いられるが限界がある。
【０００８】
図１は、従来の技術に係る半導体素子の導電配線形成方法を示す写真である。
【０００９】
図１を参照すれば、セル領域で導電配線のプロファイルが均一でないことを示す。
【００１０】
【表１】
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表１は最終パターンの大きさ、マスクパターンの大きさ及びエッチングバイアスをセル領域及び周辺回路領域でそれぞれを示す。表１に示されているように、パターン間隔が疎らな周辺回路領域のバイアスと、パターン間隔が密なセル領域のバイアスとの差が大きく表れるのが見られる。
【００１１】
前述の従来の技術に係る半導体素子の導電配線形成方法において、パターン間隔が疎らな周辺回路領域で導電配線のトッププロファイルが均一でなくなる。従って、ＣＤモニタリングが安定化されず窒化膜で構成されたハードマスク層が損傷され、後続のＳＡＣ（Self Align Contact）エッチング障壁が低くなるという問題点が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前記の従来の技術の問題点を解決するため、特に３チェンバーで進めていた工程等をインサイチュー工程で一つのチェンバーで進めてマスク及びフォト工程を安定化することにより、素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法を提供することにその目的がある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体素子の導電配線形成方法は、（ａ）導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、（ｂ）前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、（ｃ）前記感光膜パターンを取り除く段階と、（ｄ）前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、前記（ｂ）〜（ｄ）段階は、インサイチュー（In-situ）工程で進めることを特徴とする。
【発明の効果】
【００１４】
本発明に係る半導体素子の導電配線形成方法は、三つのチェンバーで別に進めていた工程をインサイチュー工程で一つのチェンバーで進めることにより工程時間及び費用を節減し、導電配線形成の際にトッププロファイルを均一に形成してＣＤモニタリングを安定化し、窒化膜で構成されたハードマスク層の損傷を防止するという効果が得られる。
【００１５】
さらに、エッチングバイアスが著しく減少しマスク及びフォト工程が安定化され、素子の動作特性と信頼性を向上させるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の好ましい実施の形態を図を参照して詳しく説明する。
【００１７】
図２は、本発明に係る半導体素子の導電配線形成の際に用いられるプラズマチェンバーを示す断面図である。
【００１８】
図２に示されているように、マイクロウエーブＥＣＲ（Electron Cyclotron Resonance）ソースプラズマチェンバーでチェンバーの下部にウエハーを固定させるウエハーチャック１０が備えられており、前記チェンバー内壁の上部、中央部及び下部にそれぞれ一つ以上のコイル４０が備えられている。
【００１９】
ここで、コイル４０を利用してプラズマ及びウエハー３０間の間隔を調節することにより、プラズマの均一度とエッチングバイアスを調節することができる。
【００２０】
図３ａ〜図３ｆは、本発明の好ましい実施の形態に係る半導体素子の導電配線形成方法を示す断面図等である。
【００２１】
図３ａに示されているように、半導体基板１００の上部にポリシリコン層１１０、金属層１２０及びハードマスク層１３０を順次形成する。
【００２２】
ここで、金属層１２０はタングステンシリサイドで形成し、ハードマスク層１３０は反射防止膜及び窒化膜の積層構造で形成するのが好ましい。
【００２３】
図３ｂに示されているように、ハードマスク層１３０の上部に導電配線領域を定義する感光膜パターン１４０を形成する。
【００２４】
図３ｃ〜図３ｆに示されているように、感光膜パターン１４０をマスクとしてハードマスク層１３０、金属層１２０及びポリシリコン層１１０を順次エッチングし、各段階に過度エッチング工程がさらに含まれるのが好ましい。さらに、前記エッチング工程は前記図２に示されたマイクロウエーブＥＣＲソースプラズマチェンバーでインサイチュー工程で進めるのが好ましい。
【００２５】
図３ｃに示されているように、感光膜パターン１４０をマスクとしてハードマスク層１３０をエッチングしてハードマスク層パターン１３０ａを形成する。このとき、エッチング工程は５〜１０ｍＴの圧力、８００〜１５００ＷのＥＣＲソースパワー、及び３０〜５０ＷのＲＦバイアスパワーで１００〜１５０ｓｃｃｍ流量のＳＦ６、ＣＨＦ３及びＯ２のプラズマ混合ソースを用いてエッチングするのが好ましい。
【００２６】
ここで、前記プラズマ混合ソースはＳＦ６：ＣＨＦ３が１〜２：１０の流量比を有するようにし、Ｏ２プラズマソースは２〜５ｓｃｃｍの流量で注入し、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ２５〜３０Ａ、２５〜３０Ａ及び１０〜１５Ａの電流を印加するのが好ましい。
【００２７】
次に、前記過度エッチング工程は８０〜１００ＷのＲＦバイアスパワーで８０〜１２０ｓｃｃｍ流量のＮＦ３プラズマソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ２５〜３０Ａ、２５〜３０Ａ及び０Ａの電流を印加するのが好ましい。
【００２８】
図３ｄに示されているように、ハードマスク層パターン１３０ａの上部の感光膜パターン１４０を取り除く。このとき、前記除去工程は７〜１０ｍＴの圧力、６００〜１０００Ｗのソースパワー、２０〜４０ＷのＲＦバイアスパワーのチェンバーで行なうのが好ましく、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ２５〜３０Ａ、２５〜３０Ａ及び０Ａの電流を印加するのが好ましい。
【００２９】
図３ｅに示されているように、ハードマスク層パターン１３０ａをエッチングマスクとして金属層１２０をエッチングして金属層パターン１２０ａを形成する。このとき、エッチング工程は２〜４ｍＴの圧力、８００〜１２００Ｗのソースパワー、４０〜７０ＷのＲＦバイアスパワーでＣｌ２、Ｏ２、Ｎ２及びＮＦ３のプラズマ混合ソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ２５〜３０Ａ、２５〜３０Ａ及び０Ａの電流を印加するのが好ましい。
【００３０】
ここで、前記プラズマ混合ソースは５０〜７０ｓｃｃｍ流量のＣｌ２、５０〜７０ｓｃｃｍ流量のＮＦ３、４０〜６０ｓｃｃｍ流量のＮ２、及び２〜１０ｓｃｃｍ流量のＯ２を用いるのが好ましい。
【００３１】
次に、前記過度エッチング工程は１０〜３０ｓｃｃｍ流量のＣｌ２、及び５０〜７０ｓｃｃｍ流量のＣＦ４プラズマソースを用いて行なうのが好ましい。
【００３２】
図３ｆに示されているように、ハードマスク層パターン１３０ａと金属層パターン１２０ａをエッチングマスクとしてポリシリコン層１１０をエッチングする。このとき、３０〜６０ｍＴの圧力、６００〜９００Ｗのソースパワー、１０〜２０ＷのＲＦバイアスパワーでＨＢｒ及びＯ２プラズマソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ２５〜３０Ａ、２５〜３０Ａ及び０Ａの電流を印加するのが好ましい。
【００３３】
図４ａ及び図４ｂは、本発明の好ましい実施の形態に係る半導体素子の導電配線形成方法を行なった結果を示す写真等である。
【００３４】
図４ａ及び図４ｂに示されているように、導電配線形成後の平面及び断面の写真でトッププロファイルが向上された状態を示す。
【００３５】
【表２】
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表２は、最終パターンの大きさ、マスクパターンの大きさ及びエッチングバイアスをセル領域及び周辺回路領域でそれぞれ示す。
【００３６】
表２に示されているように、パターンが疎らな領域のバイアスと密な領域のバイアスとの差が０以下で、従来に比べ減少したことが分かる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００３７】
【図１】従来の技術に係る半導体素子の導電配線形成方法を示す写真である。
【図２】本発明に係る半導体素子の導電配線形成の際に用いられるプラズマチェンバーを示す断面図である。
【図３ａ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図３ｂ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図３ｃ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図３ｄ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図３ｅ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図３ｆ】本発明に係る半導体素子の導電配線形成方法を示す断面図である。
【図４ａ】本発明に係る半導体素子の導電配線形成方法の結果を示す写真である。
【図４ｂ】本発明に係る半導体素子の導電配線形成方法の結果を示す写真である。
【符号の説明】
【００３８】
１０   ウエハーチャック
３０   ウエハー
４０   コイル
１００   半導体基板
１１０   ポリシリコン層
１２０   金属層
１２０ａ   金属層パターン
１３０   ハードマスク層
１３０ａ   ハードマスク層パターン
１４０   感光膜パターン１
【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図１】
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【図４ａ】
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【図４ｂ】
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