(57)【要約】【課題】  ＬＦＳＲを用いた乱数発生回路において、発生する乱数列の不規則性を更に高めて乱数の解析を困難にさせることを課題とする。【解決手段】  非同一周波数であって非同期のクロック信号ＣＫ１及びＣＫ２がそれぞれ入力され、クロック信号ＣＫ１をカウントイネーブルとし、クロック信号ＣＫ２でカウントして８ビットのカウント値を得るカウンタ部２１と、カウンタ部２１で得られた８ビットのカウント値をデコードして２種類の乱数撹乱信号ＥＮ１及びＥＮ２をそれぞれ生成するカウントデコーダ部２２−１及び２２−２と、乱数撹乱信号ＥＮ１及びＥＮ２がそれぞれラッチイネーブルとして、又クロック信号ＣＫ２がラッチクロックとしてそれぞれ供給されるＬＦＳＲ１２−１及び１２−２と、をそれぞれ具備して乱数列ＲＡＮ１及びＲＡＮ２を生成し、これらの乱数列に基づく所定の演算によって最終的な乱数列ＲＡＮ３を生成する演算部を更に備える構成とした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
データラッチを許可するためのラッチイネーブル信号をそれぞれ入力可能なｍ個のレジスタをカスケード接続し、前記ｍ個のレジスタのうち所定のレジスタの出力側を排他的論理和回路を介して前記カスケード接続された先頭のレジスタの入力側にフィードバックさせる構成の、前記ｍ段のリニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いた乱数発生回路において、
それぞれ異なる周波数であって非同期の第１及び第２のクロック信号をそれぞれ供給し、前記第１のクロック信号をカウントイネーブル信号として用いると共に、前記第２のクロック信号でカウントしてｎビットのカウント値を出力するカウンタ部と、
このカウンタ部で得られた前記ｎビットのカウント値を所定のビットパターンに基づきデコードして、複数種類の乱数撹乱信号を生成するカウントデコーダ部とをそれぞれ備え、
前記生成された複数種類の乱数撹乱信号を、前記複数の前記ｍ段のＬＦＳＲに前記ラッチイネーブル信号としてそれぞれ供給すると共に、前記第２のクロック信号を前記同数の前記ｍ段のＬＦＳＲにラッチクロック信号としてそれぞれ供給して前記複数種類の乱数列を生成し、
この生成された複数種類の乱数列に基づく所定の演算によって最終的な乱数列を生成する演算部を備えた構成としたことを特徴とする乱数発生回路。
【請求項２】
前記ｍ段のＬＦＳＲのｍ値と、前記ｎビットのカウンタ部のｎ値とを異ならせるように構成したことを特徴とする請求項１に記載の乱数発生回路。
【請求項３】
前記演算部は、前記複数種類のｍ段のＬＦＳＲから得られた複数種類の乱数列をアドレス値として読み出し可能なＲＯＭとして構成したことを特徴とする請求項１又は２に記載の乱数発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リニアフィードバックシフトレジスタを用いた乱数発生回路に関し、特に複数の非同期なクロックを用いることによって擬似乱数列の複雑性を高めた乱数発生回路に関する。
【背景技術】
【０００２】
通信技術分野等においては、情報の保護や秘匿性を保証するために情報を暗号化することが通常行われる。この暗号化技術においては、一般的に乱数を用いることが多い。そしてこの乱数は、暗号化のためだけでなく例えばゲーム分野等において、不規則性の高い条件を作り出すために使用される。
【０００３】
この乱数を得るための手段としては、リニアフィードバックシフトレジスタ（以下、ＬＦＳＲと略記する。）を用いて擬似乱数を発生させる乱数発生回路が知られている。このＬＦＳＲとは、カスケード接続された複数のレジスタのうち、所定のレジスタの出力側を排他的論理和回路を介して先頭レジスタの入力側にフィードバックする構造のものであり、このフィードバックする際の排他的論理和演算によって、乱数とみなされる程の長周期の擬似乱数列を得ることができるものである。例えば、複数（ｎ個）のレジスタで構成されるＬＦＳＲから得られる擬似乱数列のパターン周期は、ｎ次の線形最大周期列２n−１となる。
【０００４】
図６に６段のＬＦＳＲを用いた従来の乱数発生回路の概略構成例を示す。同図に示したＬＦＳＲは、カスケード接続した６つのレジスタ６１−１〜６１−６それぞれについて単一の共通クロックを供給し、レジスタ６１−２及び６１−６の各レジスタの出力を排他的論理和回路６２に入力して、この排他的論理和回路６２の論理和出力を先頭のレジスタ６１−１の入力にフィードバックさせる構成である。この構成例によるＬＦＳＲは、６３（２6−１）通りの６ビット擬似乱数列を生成することができる。
【０００５】
しかし、このようなｎ段のＬＦＳＲから生成される擬似乱数列は、ｎ値が大きい程パターン周期性が長くなるものの、これを暗号回路のシードとして用いた場合に、この暗号回路から生成される暗号文は容易に解読される危険性が高いという問題があった。
【０００６】
そこで、特許文献１に記載された発明のように、一定の周波数で発振する発振手段の出力に半周期以上のジッタ成分をもたせて基本クロック信号を生成し、この基本クロック信号を基に分周してジッタを増幅させ、この増幅されたクロック信号をサンプリング手段に供給して乱数データを得る乱数発生回路が知られている。
また、その応用例として、互いに非同期の２つの発振手段を設け、一方の発振手段から発振されるクロックに上記の如くジッタ成分をもたせて、そして他方の発振手段から発振されるジッタ成分を含まないクロックと共にサンプリング手段に供給して乱数データを得る乱数発生回路も知られている。
【０００７】
さらに、特許文献２に記載された発明のように、ＬＦＳＲの前段に冗長レジスタを設けると共に複数種類のクロックから１つを選択するセレクタ回路を設け、冗長レジスタの出力値に基づきセレクタ回路から１つのクロックを選択してＬＦＳＲに入力することにより、ＬＦＳＲで得られる擬似乱数列を時系列的に乱して乱数列の見かけ上の周期がレジスタ及び冗長レジスタのビット数で決定される周期よりも長くする擬似乱数列発生回路が知られている。
【特許文献１】特開平９−１４６７６１号公報
【特許文献２】特開平１０−２０７６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された発明では、特に第１実施例に係る乱数発生回路を半導体集積回路に組み込んで使用した場合、発生させるジッタ成分は半導体プロセスのばらつき範囲内に分布が固定されやすいために、発生する乱数列の分布自体も制限される傾向となる問題がある。したがって、前述した従来のＬＦＳＲと同様に本乱数発生回路を暗号回路に使用した場合、この暗号回路から生成される暗号文は比較的容易に解読される危険性が高いという問題が残る。
【０００９】
また、特に第２実施例に係る乱数発生回路においては、ジッタ成分を含まない方の発振手段からの発振を停止させた場合、乱数列の発生自体が機能停止となってしまう欠点を有しており、本乱数発生回路を暗号発生回路に使用した場合にこの状態が発生すると暗号が容易に解析されてしまうという問題がある。また、本乱数発生回路を半導体集積回路に組み込んだ場合、サンプリング手段においてクロック入力とデータ入力との位相差によってはメタステーブルが発生する危険性を有する問題がある。
【００１０】
さらに、特許文献２に記載された発明に係る擬似乱数発生回路においては、複数種類のクロックを用いて回路を実現する必要があるが、複数種類のクロック系統の実装は煩雑であり、例えば高周波の影響による回路の信号品質の劣化やこれを防止するための部品配置、或は部品コスト等に影響が出る恐れを有する問題がある。また、この複数種類のクロックを互いに周波数の異なる同期クロックとして実現した場合、これらの同期クロックを用いて実現した擬似乱数発生回路は、単なる段数の多いＬＦＳＲと同様なものとなってしまう欠点を有する。
【００１１】
そこで、本発明は、特別ジッタ発生源を必要とせず、又煩雑となる程の多種類のクロック信号も必要とせず、半導体集積回路内に容易に実装可能であって、発生させた乱数列の解析が極めて困難な乱数発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、請求項１に記載の発明は、データラッチを許可するためのラッチイネーブル信号をそれぞれ入力可能なｍ個のレジスタ（３１−１〜３１−ｍ）をカスケード接続し、前記ｍ個のレジスタのうち所定のレジスタの出力側を排他的論理和回路（３２）を介して前記カスケード接続された先頭のレジスタ（３１−１）の入力側にフィードバックさせる構成の、前記ｍ段のリニアフィードバックシフトレジスタ（１２）を用いた乱数発生回路において、それぞれ異なる周波数であって非同期の第１及び第２のクロック信号（ＣＫ１，ＣＫ２）をそれぞれ供給し、前記第１のクロック信号をカウントイネーブル信号として用いると共に、前記第２のクロック信号でカウントしてｎビットのカウント値を出力するカウンタ部（２１）と、このカウンタ部で得られた前記ｎビットのカウント値を所定のビットパターンに基づきデコードして、複数種類の乱数撹乱信号（ＥＮ１，ＥＮ２）を生成するカウントデコーダ部（２１−１，２１−２）とをそれぞれ備え、前記生成された複数種類の乱数撹乱信号を、前記複数の前記ｍ段のＬＦＳＲ（１２−１，１２−２）に前記ラッチイネーブル信号としてそれぞれ供給すると共に、前記第２のクロック信号を前記同数の前記ｍ段のＬＦＳＲにラッチクロック信号としてそれぞれ供給して前記複数種類の乱数列（ＲＡＮ１，ＲＡＮ２）を生成し、この生成された複数種類の乱数列に基づく所定の演算によって最終的な乱数列（ＲＡＮ３）を生成する演算部（１３）を備えた構成としたことを特徴とする。
【００１３】
また、請求項２に記載の発明は、前記請求項１に記載の乱数発生回路において、前記ｍ段のＬＦＳＲのｍ値と、前記ｎビットのカウンタ部のｎ値とを異ならせるように構成したことを特徴とする。
【００１４】
さらに、請求項３に記載の発明は、前記請求項１又は２に記載の乱数発生回路において、前記演算部は、前記複数種類のｍ段のＬＦＳＲから得られた複数種類の乱数列をアドレス値として読み出し可能なＲＯＭとして構成したことを特徴とする。
【発明の効果】
【００１５】
本発明に係る乱数発生回路は、非同一周波数であって非同期の２つのクロック信号に基づいて生成される複数種類の乱数撹乱信号により、後段に設けられた前記複数と同数のＬＦＳＲからそれぞれ発生させる乱数列のパターン不規則性を従来方式よりも格段に高めることができ、更に各ＬＦＳＲで得られた乱数列に基づいて演算した結果を最終的な乱数列とすることで、従来のＬＦＳＲを用いた擬似乱数列に比べて不規則性を飛躍的に高めることができるという格別な効果を有する。
【００１６】
また、本発明に係る乱数発生回路は、特に半導体集積回路に搭載することが極めて容易に実現できるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る乱数発生回路を実施するための最良の形態例について説明する。まず、本発明に係る乱数発生回路の概略基本構成例を図１に示す。同図において、乱数発生回路１は、異なる周波数で互いに非同期な２つのクロック信号ＣＫ１及びＣＫ２がそれぞれ供給されて、これら２つのクロック信号に基づいて２つの非同期な乱数撹乱信号ＥＮ１及びＥＮ２を生成する乱数撹乱信号発生部１１と、乱数撹乱信号ＥＮ１及びクロック信号ＣＫ２、並びに乱数撹乱信号ＥＮ２及びクロック信号ＣＫ２がそれぞれ供給されて、２種類の乱数列ＲＡＮ１及びＲＡＮ２を生成するＬＦＳＲ部１２−１及び１２−２と、乱数列ＲＡＮ１及びＲＡＮ２がそれぞれ供給されて、後述する所定の演算処理を行って乱数列ＲＡＮ３を生成する演算部１３とから構成される。
【００１８】
次に、上記示した乱数発生回路１の各要素の詳細な構成と動作について説明する。まず、乱数撹乱信号発生部１１の概略構成例を図２に示す。同図において、乱数撹乱信号発生部１１は、２つのクロック信号ＣＫ１及びＣＫ２がそれぞれ供給されて、このうちクロック信号ＣＫ１がカウントイネーブル信号として、又クロック信号ＣＫ２がカウントクロック信号としてそれぞれを供給されるカウンタ部２１と、このカウンタ部２１からのカウント出力値と予め設定されている特定のビットパターンとのビット判定処理に基づき、乱数撹乱信号ＥＮ１及びＥＮ２をそれぞれ出力するカウントデコーダ部２２−１及び２２−２とから構成される。図１の全体の概略構成図で明らかなように、乱数撹乱信号発生部１１から出力される乱数撹乱信号の数は、ＬＦＳＲ部の数と同数となるように構成されるものである。
【００１９】
ここで、カウンタ部２１は、例えばクロック信号ＣＫ１の論理レベルがハイレベルであるときのクロック信号ＣＫ２の立ち上がりエッジでインクリメント処理を行う２進ｍビットカウンタである。ｍビット値は任意の設定値であり、乱数発生回路１を搭載するシステムの回路規模によって決定されるものであってよい。但し、ｍビット値は、ＬＦＳＲ１２−１及び１２−２で発生される乱数列ＲＡＮ１及びＲＡＮ２の各ビット数とは異なるビット数であることが発生乱数列の不規則性の保証の点からは望ましい。
【００２０】
また、カウントデコーダ部２２−１及び２２−２は、例えばカウンタ部２１から供給されるｍビットのカウント出力値とカウントデコーダ２２−１及び２２−２内でそれぞれ予め設定された特定のビットパターンとの比較判定を行って、等しい結果を得た場合に乱数撹乱信号ＥＮ１及びＥＮ２をそれぞれロウレベルとして出力するものである。これにおいて、クロック信号ＣＫ１及びＣＫ２は互いに非同期であり、そしてカウントデコーダ部２２−１及び２２−２にそれぞれ設定されたビットパターンが互いに異なるものとすれば、乱数撹乱信号ＥＮ１及びＥＮ２はそれぞれ固定周期にはならず、周期の不規則性は保証されるものである。
【００２１】
なお、上記カウントデコーダ２２−１及び２２−２の各内部に設定した特定のビットパターンは、外部から変更可能なようにしておいて、乱数発生回路個別にユーザがソフトウェア制御によってビットパターン値を自在に設定できるようにしてもよい。
【００２２】
さらに、２つのクロック信号ＣＫ１及びＣＫ２のうち少なくとも一方は、発生する乱数の不正解析等を防止するために、乱数発生回路１を搭載するシステム、例えば暗号回路システム（不図示）で使用される基本動作クロック（システムクロック）を使用することが望ましい。これは、特に乱数発生回路１が半導体集積回路に搭載された場合において、２つのクロック信号ＣＫ１及びＣＫ２のうちいずれか一方でも発振を停止させて乱数を解析しようとしたときに、システム全体の動作にも影響が出て実質的に解析が不可能になるためである。
【００２３】
次に、ＬＦＳＲ部１２−１の概略構成例を図３に示す。同図において、ＬＦＳＲ部１２−１は、６つのラッチイネーブル入力付きレジスタ部３１−１〜３１−６と、２入力１出力の排他的論理和部３２とから構成される。このＬＦＳＲ部１２−１は、同図に示すようにレジスタ部３１−１を初段として順次各レジスタ部のデータ入出力同士をカスケード接続し（レジスタ部３１−１のデータ入力及び最後段のレジスタ部３１−６のデータ出力を除く）、これら６つのレジスタ部の各クロック入力にクロック信号ＣＫ２をそれぞれ供給する。そして、これら６つのレジスタ部の各ラッチイネーブル入力に乱数撹乱信号ＥＮ１を供給し、レジスタ３１−２及び３１−６の各レジスタ部のデータ出力を排他的論理和部３２に供給して、この排他的論理和部３２の論理和出力を初段のレジスタ部３１−１のデータ入力にフィードバックする構成である。そして、レジスタ部３１−１〜３１−６それぞれのデータ出力から得られる６ビットデータが乱数列ＲＡＮ１である。
【００２４】
ここで、レジスタ部３１−１〜３１−６は、上述したようにデータ入力Ｄ、データ出力Ｑ、クロック入力ＣＫ、及びラッチイネーブル入力ＥＮをそれぞれ備えており、例えばラッチイネーブル入力ＥＮに供給された乱数撹乱信号ＥＮ１がハイレベルであるときのクロック入力ＣＫに供給されたクロック信号ＣＫ２の立ち上がりエッジでデータ入力Ｄに供給されたデータを取り込んでデータ出力Ｑに出力し、又乱数撹乱信号ＥＮ１がロウレベルであるときのクロック信号信号ＣＫ２の立ち上がりエッジではデータの取り込みは行わずにデータ出力Ｑのデータを保持するという動作の、いわゆる正論理ラッチイネーブル付きＤフリップフロップである。
【００２５】
なお、本実施の形態例においては、ＬＦＳＲ部１２−１は６段のレジスタ構成を例示したが、段数はこれに限らずｋ段のレジスタ構成としてよい。前述したように、ｋ段の値はカウンタ部２１のｍビット値と異なる段数であることが望ましい。また、排他的論理和部３２はレジスタ部３１−２及び３１−６からのフィードバックによる２入力の排他的論理和演算の例を示したが、これについても本形態例に限定されず、排他的論理和部３２の入力数やどのレジスタ部のデータ出力Ｑからデータを供給するかは任意の設定が可能である。
【００２６】
また、ＬＦＳＲ部１２−２の概略構成例は図示しないが、図３に示したＬＦＳＲ部１２−１と機能的には同等なものである。但し、内蔵する複数のレジスタ部のラッチイネーブル入力ＥＮには、乱数撹乱信号ＥＮ２が供給され、これらレジスタ部の各データ出力Ｑからは乱数列ＲＡＮ２が出力される。
【００２７】
なお、ＬＦＳＲ部１２−１及び１２−２それぞれのレジスタ部の段数は同一であっても異なっていてもよい。また、各ＬＦＳＲ部のフィードバック論理も同一であっても異なっていてもよい。本実施の形態例においては、各ＬＦＳＲ部のレジスタ部の段数が同一（６段）であるとして以下説明する。
【００２８】
ＬＦＳＲ部１２−１は、乱数撹乱信号ＥＮ１がハイレベルである間のみ乱数列ＲＡＮ１が生成され、同様にＬＦＳＲ部１２−２は、乱数撹乱信号ＥＮ２がハイレベルである間のみ乱数列ＲＡＮ２が生成されるが、乱数撹乱信号ＥＮ１又はＥＮ２はＬＦＳＲ１２−１又は１２−２と全く異なる周期でそれぞれロウレベルになり、このロウレベル期間は乱数列ＲＡＮ１又はＲＡＮ２の生成が停止する。前述したように、乱数撹乱信号ＥＮ１及びＥＮ２は、それぞれがロウレベルになるタイミングが異なっているため、両ＬＦＳＲ部の段数が同じであっても同時に乱数列の生成が停止することはない。つまり、何重にも事象の不規則性を発揮させているため、乱数発生回路１の外からはいつＬＦＳＲ部が動作停止になっているかを予測することは事実上不可能である。
【００２９】
次に、演算部１３の概略構成例を図４に示す。同図において、演算部１３は、乱数列ＲＡＮ１及びＲＡＮ２がそれぞれ６ビットづつ供給され、各対応するビット毎に排他的論理和部４１−１〜４１−６で排他的論理和演算が実行されて最終的な乱数列ＲＡＮ３を生成する例である。
【００３０】
以上詳述したように、本実施の形態例で示した乱数発生回路１においては、外部から供給する２つのクロック信号ＣＫ１及びＣＫ２が異なる周波数で互いに非同期なものであり、しかも乱数撹乱信号発生部１１のカウンタ部２１の内部状態は電源起動時のクロック位相によって決定されるため、システムの電源を入切することによっても乱数発生のパターンを再現させることは殆ど不可能である。
【００３１】
特に、乱数発生回路１が半導体集積回路に搭載され、クロック信号ＣＫ１又はＣＫ２を半導体集積回路が搭載されたシステムのシステムクロックとした場合、人為的に乱数列を解析するためにいずれかのクロック信号を停止させる等すると、システム全体の動作が停止する等システム全体に大きな影響が出るため、不正な乱数発生回路１の動作解析を防止することができるという優れた効果を有する。
【００３２】
さらに、乱数発生回路１においては、クロック信号ＣＫ１及びＣＫ２が非同期であるため、これらの位相関係によっては、カウンタ部２１若しくはＬＦＳＲ部１２−１、又は１２−２の初段の各レジスタ部でメタステーブルが発生する可能性がある。しかし、初段のレジスタ部でメタステーブルが発生したとしても、第２段目以降のレジスタ部にメタステーブルが伝播する可能性は低く、２つのＬＦＳＲ部１２−１及び１２−２共にメタステーブルが同時に発生して全体の動作が停止するという可能性は更に低いため、本実施の形態例で示した乱数発生回路１の構成は極めて信頼性の高いものである。
【００３３】
なお、乱数発生回路の別形態として、使用するクロック信号をＣＫ１及びＣＫ２の２種類だけでなく、更に異なる周波数で相互に非同期なクロック信号ＣＫ３も乱数撹乱信号発生部１１にそれぞれ供給し、この乱数撹乱信号発生部１１を図５に示すようにカウンタ部を２つ設けて（２１−１及び２１−２）クロック信号ＣＫ１及びＣＫ３を各カウンタ部のカウントイネーブル信号として各カウンタ部に供給するようにしてもよい。このようにすることで、乱数撹乱信号ＥＮ１及びＥＮ２の不規則性を更に高めることが可能である。
【００３４】
また、乱数撹乱信号発生部１１のカウントデコーダ部及びＬＦＳＲ部を２つに限定せず、さらに多くの個数で構成することも図示するまでもなく明確に可能である。これにより、乱数発生の不規則性を更に高める効果を有する。
【００３５】
さらに、本実施の形態例においては、演算部１３は、ＬＦＳＲ部１２−１及び１２−２から得られる各６ビットの乱数列ＲＡＮ１及びＲＡＮ２について、それぞれ同一ビット毎の排他的論理和演算によってＲＡＮ３を得る構成としたが、これに限らず、例えば各ＬＦＳＲ部のビット幅に対応して論理和、論理積、又は更に複雑な論理演算によってＲＡＮ３を生成したり、更にこれら演算をさせる際に同一ビット毎の演算ではなく意図的にずらして演算させるように構成してよい。このような複雑化した演算は、乱数列ＲＡＮの不規則性を更に高める効果を有する。
【００３６】
また、演算部１３自体をＲＯＭとして構成し、例えば乱数列ＲＡＮ１及びＲＡＮ２の各ビットの全て又は一部分をＲＯＭのアドレスに対応させてそのアドレス値から読み出されるＲＯＭデータを最終的な乱数列ＲＡＮ３となるようにしてもよい。こうすることで、最終的に得られる乱数列ＲＡＮ３の値の範囲を所望のデータ範囲内に納める等、ユーザの自在なデータ操作が容易に可能となる。
【産業上の利用可能性】
【００３７】
本発明に係る乱数発生回路は、暗号、通信、又はマルチメディア分野等で乱数を必要とする処理装置において有用であって、特に半導体集積回路に搭載して使用することを容易にするものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態例に係る乱数発生回路１の概略基本構成例を示した図である。
【図２】本発明の実施形態例に係る乱数撹乱信号発生部１１の概略構成例を示した図である。
【図３】本発明の実施形態例に係るＬＦＳＲ部１２−１の概略構成例を示した図である。
【図４】本発明の実施形態例に係る演算部１３の概略構成例を示した図である。
【図５】３つのクロック信号を入力した場合の乱数撹乱信号発生部１１の概略構成例を示した図である。
【図６】６段のＬＦＳＲを用いた従来の乱数発生回路の概略構成例を示した図である。
【符号の説明】
【００３９】
１  乱数発生回路
１１  乱数撹乱信号発生部
１２−１，１２−２  ＬＦＳＲ部
１３  演算部
ＣＫ１，ＣＫ２  クロック信号
ＥＮ１，ＥＮ２  乱数撹乱信号
ＲＡＮ１，ＲＡＮ２，ＲＡＮ３  乱数列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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