(57)【要約】【課題】顧客の使用中にデカップリング容量となるキャパシタが絶縁破壊を起こしたときに、そのキャパシタを電源またはグランドから自動的に切り離すこと。【解決手段】キャパシタ１は、ゲート部１１とグランド部１２との間に誘電体としてゲート絶縁膜を挟んだＭＯＳゲート構造となっている。ゲート部１１と電源４との間には、スイッチ手段２が接続されている。グランド部１２は、グランド５に接続されている。また、スイッチ手段２の導通状態と非導通状態の切り替え制御を行うスイッチ制御回路３が設けられている。スイッチ制御回路３の非反転入力端子および反転入力端子には、それぞれ所定の電圧Ｖｒｅｆおよびゲート部１１の電圧Ｖｇが入力される。スイッチ手段２は、ＶｇがＶｒｅｆよりも高いときに導通状態となり、ＶｇがＶｒｅｆよりも低いときに非導通状態となる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ゲート部とグランド部との間に挟まれたゲート絶縁膜を誘電体とするキャパシタと、
前記ゲート部と電源との接続状態を導通状態または非導通状態に切り替えるスイッチ手段と、
前記ゲート部の電圧が所定の電圧よりも高いときに前記スイッチ手段を導通状態とし、前記ゲート部の電圧が所定の電圧よりも低いときに前記スイッチ手段を非導通状態に切り替えるスイッチ制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記スイッチ手段は、ｐチャネルの絶縁ゲート型電界効果トランジスタにより構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
電源投入直後に、前記ゲート部と前記電源とを一時的に導通状態とするリセット手段をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ゲート部とグランド部との間に挟まれたゲート絶縁膜を誘電体とするキャパシタと、
前記グランド部とグランドとの接続状態を導通状態または非導通状態に切り替えるスイッチ手段と、
前記グランド部の電圧が所定の電圧よりも低いときに前記スイッチ手段を導通状態とし、前記グランド部の電圧が所定の電圧よりも高いときに前記スイッチ手段を非導通状態に切り替えるスイッチ制御回路と、
を備えることを特徴とする半導体装置。
【請求項５】
前記スイッチ手段は、ｎチャネルの絶縁ゲート型電界効果トランジスタにより構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
電源投入直後に、前記グランド部と前記グランドとを一時的に導通状態とするリセット手段をさらに備えることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
電源投入直後に、前記スイッチ手段を導通状態とするリセット手段をさらに備えることを特徴とする請求項１、２、４または５のいずれか一つに記載の半導体装置。
【請求項８】
前記スイッチ制御回路は、差動増幅器により構成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記スイッチ制御回路は、インバータ回路により構成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項１０】
複数のキャパシタが、単一のスイッチ手段と単一のスイッチ制御回路を共有していることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デカップリング容量を有する半導体装置に関する。
【背景技術】
【０００２】
近年、家庭電化製品等の高性能化に伴って、半導体チップの高速化および高集積化が要求されている。この要求に対応するため、半導体チップ内に集積されたＭＯＳトランジスタのゲート面積が大きくなっている。特に、高速動作が要求される半導体チップでは、電源とグランドとの間に多数のデカップリング容量を接続することにより、電源電圧の安定化を図っている。
【０００３】
一般に、デカップリング容量として機能するキャパシタ（以下、単にキャパシタとする）は、ＭＯＳ（金属−酸化物半導体）ゲート構造で構成されており、ＭＯＳトランジスタのゲート絶縁膜を形成する際に同時に形成される絶縁膜を誘電体として利用している。従って、近時のように、微細化技術の進歩に伴ってＭＯＳトランジスタのゲート絶縁膜が薄くなると、このキャパシタの誘電体も薄くなるため、経時変化による絶縁破壊（ＴＤＤＢ）の発生頻度が高くなる。すなわち、製造者側から出荷された半導体チップを顧客側で使用しているときに、キャパシタの絶縁破壊という不良が発生する頻度が高くなる。キャパシタの絶縁破壊が起こると、電源とグランドとが短絡し、消費電流の増大や、電源電圧の降下などの不具合を招く。従って、出荷後にキャパシタの絶縁破壊が起こったときに、このような不具合が起こらないようにするための対策が必要である。
【０００４】
ところで、出荷直前の半導体チップのテストにおいて、キャパシタの絶縁破壊が発見された場合には、不良箇所がその絶縁破壊されたキャパシタだけであっても、その半導体チップは不良品として破棄される。そのため、製品の歩留まりが悪くなる。この対策として、キャパシタと電源との間にｐチャネルのＭＯＳトランジスタ（以下、ＰＭＯＳとする）を接続し、外部制御回路からの信号によりそのＭＯＳトランジスタをオフ状態にして、不良となったキャパシタを電源から切り離す構成の半導体集積回路が公知である（例えば、特許文献１参照。）。この半導体集積回路によれば、不良となったキャパシタを電源から切り離すことによって、正常品として出荷することができるので、歩留まりが向上する。
【０００５】
【特許文献１】特開２００３−１７５６９号公報（図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体集積回路では、出荷直前のテスト工程において不良であることが判明したキャパシタを電源から切り離して出荷することはできるが、顧客の使用中に不良となったキャパシタを、出荷後に電源から切り離すことはできない。そのため、出荷後に発生したキャパシタの不良には対応することができないという問題点があった。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、顧客の使用中にキャパシタが絶縁破壊を起こしたときに、そのキャパシタを電源またはグランドから自動的に切り離すことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明は、ゲート部とグランド部との間に挟まれたゲート絶縁膜を誘電体とするキャパシタと、前記ゲート部と電源との接続状態を導通状態または非導通状態に切り替えるスイッチ手段と、前記ゲート部の電圧が所定の電圧よりも高いときに前記スイッチ手段を導通状態とし、前記ゲート部の電圧が所定の電圧よりも低いときに前記スイッチ手段を非導通状態に切り替えるスイッチ制御回路と、を備える。
【０００９】
また、本発明は、ゲート部とグランド部との間に挟まれたゲート絶縁膜を誘電体とするキャパシタと、前記グランド部とグランドとの接続状態を導通状態または非導通状態に切り替えるスイッチ手段と、前記グランド部の電圧が所定の電圧よりも低いときに前記スイッチ手段を導通状態とし、前記グランド部の電圧が所定の電圧よりも高いときに前記スイッチ手段を非導通状態に切り替えるスイッチ制御回路と、を備える。
【発明の効果】
【００１０】
本発明にかかる半導体装置によれば、キャパシタのゲート部またはグランド部の電圧に基づいてスイッチ手段の導通状態、非導通状態が切り替わるので、顧客の使用中にキャパシタが絶縁破壊を起こしたときに、キャパシタのゲート部またはグランド部の電圧の変化に基づいてスイッチ手段が非導通状態に切り替わることによって、その不良となったキャパシタを電源またはグランドから自動的に切り離すことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明にかかる半導体装置の構成の原理、および好適な実施の形態を詳細に説明する。なお、以下の説明および添付図面においては、同一の構成には同一の符号を付して説明を省略する。
【００１２】
（第１の構成の原理）
図１は、本発明にかかる半導体装置の第１の構成の原理を説明する回路図である。図１に示すように、キャパシタ１は、ゲート部１１とグランド部１２との間に誘電体（以下、ゲート絶縁膜とする）を挟んだＭＯＳゲート構造となっている。ゲート部１１と電源４との間には、スイッチ手段２が接続されている。グランド部１２は、グランド５に接続されている。
【００１３】
また、スイッチ手段２の導通状態（オン状態）と非導通状態（オフ状態）の切り替え制御を行うスイッチ制御回路３が設けられている。スイッチ制御回路３の非反転入力端子（＋端子）および反転入力端子（−端子）には、それぞれ所定の電圧（以下、基準電圧とする）Ｖｒｅｆおよびゲート部１１の電圧（以下、ゲート電圧とする）Ｖｇが入力される。キャパシタ１が絶縁破壊したときのゲート電圧Ｖｇは、電源電圧ＶｄｄとグランドＶｓｓとの差を、スイッチ手段２の抵抗値と、絶縁破壊されたキャパシタ１よりなるＭＯＳダイオードの抵抗値とで分圧した値となるので、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄとこの分圧値との間の値に設定される。
【００１４】
この第１の構成によれば、正常な状態では、スイッチ手段２が導通状態となり、ゲート電圧Ｖｇが電源電圧Ｖｄｄに近くなるので、ゲート電圧Ｖｇが基準電圧Ｖｒｅｆよりも高くなる。それによって、スイッチ制御回路３の出力電圧は、相対的に低いレベル（以下、Ｌレベルとする）となる。この状態で、キャパシタ１のゲート部１１とグランド部１２とが短絡すると、ゲート電圧ＶｇがグランドＶｓｓ側に引かれるので、ゲート電圧Ｖｇが低くなる。そして、ゲート電圧Ｖｇが基準電圧Ｖｒｅｆよりも低くなると、スイッチ制御回路３の出力電圧は、相対的に高いレベル（以下、Ｈレベルとする）に切り替わる。
【００１５】
従って、スイッチ手段２として、スイッチ制御回路３の出力電圧がＬレベルのときにオン状態となり、Ｈレベルのときにオフ状態となるようなスイッチを用いることによって、正常状態では常にゲート部１１が電源４に接続された状態、すなわちキャパシタ１がデカップリング容量として機能している状態となる。一方、キャパシタ１が短絡した後は、ゲート部１１が電源４から切り離された状態となり、電源４とグランド５との短絡を防ぐことができる。
【００１６】
（第２の構成の原理）
図２は、本発明にかかる半導体装置の第２の構成の原理を説明する回路図である。図２に示すように、キャパシタ１のゲート部１１は、電源４に接続されている。スイッチ手段２は、キャパシタ１のグランド部１２とグランド５との間に接続されている。スイッチ制御回路３の反転入力端子（−端子）には、グランド部１２の電圧（以下、基板電圧とする）Ｖｓｕｂが入力される。キャパシタ１が絶縁破壊したときの基板電圧Ｖｓｕｂは、電源電圧ＶｄｄとグランドＶｓｓとの差を、絶縁破壊されたキャパシタ１よりなるＭＯＳダイオードの抵抗値と、スイッチ手段２の抵抗値とで分圧した値となるので、基準電圧Ｖｒｅｆは、この分圧値とグランドＶｓｓとの間の値に設定される。その他の構成は、図１に示す第１の構成と同じであるので、図１と同じ符号を付して説明を省略する。
【００１７】
この第２の構成によれば、正常な状態では、スイッチ手段２が導通状態となり、基板電圧ＶｓｕｂがグランドＶｓｓに近くなるので、基板電圧Ｖｓｕｂが基準電圧Ｖｒｅｆよりも低くなる。それによって、スイッチ制御回路３の出力電圧は、Ｈレベルとなる。この状態で、キャパシタ１のゲート部１１とグランド部１２とが短絡すると、基板電圧Ｖｓｕｂが電源電圧Ｖｄｄ側に引かれるので、基板電圧Ｖｓｕｂが高くなる。そして、基板電圧Ｖｓｕｂが基準電圧Ｖｒｅｆよりも高くなると、スイッチ制御回路３の出力電圧は、Ｌレベルに切り替わる。
【００１８】
従って、スイッチ手段２として、スイッチ制御回路３の出力電圧がＨレベルのときにオン状態となり、Ｌレベルのときにオフ状態となるようなスイッチを用いることによって、正常状態では常にグランド部１２がグランド５に接続された状態、すなわちキャパシタ１がデカップリング容量として機能している状態となる。一方、キャパシタ１が短絡した後は、グランド部１２がグランド５から切り離された状態となり、電源４とグランド５との短絡を防ぐことができる。
【００１９】
（実施の形態１）
図３は、本発明の実施の形態１にかかる半導体装置の一例を示す回路図である。図３に示すように、実施の形態１は、図１に示す第１の構成において、スイッチ手段２としてＰＭＯＳ２１を用いたものである。また、ゲート部１１と電源４との間に、ゲート部１１の電圧を初期化するためのリセット手段として、ＰＭＯＳ６がＰＭＯＳ２１と並列に接続されている。以下、スイッチ手段２のＰＭＯＳ２１を第１のＰＭＯＳ２１とし、リセット手段のＰＭＯＳ６を第２のＰＭＯＳ６とする。
【００２０】
第１のＰＭＯＳ２１のソース、ゲートおよびドレインは、それぞれ電源４、スイッチ制御回路３の出力端子およびキャパシタ１のゲート部１１に接続されている。第２のＰＭＯＳ６のソースおよびドレインは、それぞれ電源４およびゲート部１１に接続されている。第２のＰＭＯＳ６のゲートには、リセット信号（／Ｒｅｓｅｔ）が図示しない制御回路から入力される。その他の構成は、図１に示す第１の構成と同じである。
【００２１】
図４は、スイッチ制御回路３の一例を示す回路図である。特に限定しないが、図４に示すように、スイッチ制御回路３は、例えば３個のｎチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳとする）３１，３２，３３と、２個のＰＭＯＳ３４，３５を備えた典型的な差動増幅器により構成されている。ＮＭＯＳ３１のゲート入力電圧Ｖｉｎは、キャパシタ１のゲート電圧Ｖｇである。ＮＭＯＳ３２のゲートには、基準電圧Ｖｒｅｆが入力される。ＮＭＯＳ３１のソースとＮＭＯＳ３２のソースは、電流源となるＮＭＯＳ３３のドレインに共通接続されている。ＮＭＯＳ３３のゲートおよびソースは、それぞれ電源４およびグランド５に接続されている。
【００２２】
ＮＭＯＳ３１のドレインおよびＮＭＯＳ３２のドレインは、それぞれＰＭＯＳ３４のドレインおよびＰＭＯＳ３５のドレインに接続されている。ＰＭＯＳ３４のソースおよびＰＭＯＳ３５のソースは、電源４に接続されている。ＰＭＯＳ３４のゲート、ＰＭＯＳ３４のドレイン（ＮＭＯＳ３１のドレイン）およびＰＭＯＳ３５のゲートは、この差動増幅器の出力端子に共通接続されており、出力電圧Ｖｏｕｔを出力する。なお、スイッチ制御回路３として、図４に示す構成と異なる構成の差動増幅器を用いてもよい。
【００２３】
次に、図３に示す構成の半導体装置の動作について説明する。まず、電源投入直後に、リセット信号がＬレベルとなり、第２のＰＭＯＳ６が導通状態となる。それによって、キャパシタ１のゲート部１１の電圧Ｖｇは、電源電圧Ｖｄｄとなる。そして、スイッチ制御回路３に入力されるゲート電圧Ｖｇが電源電圧Ｖｄｄとなり、基準電圧Ｖｒｅｆよりも高くなる。従って、スイッチ制御回路３の出力電圧がＬレベルとなり、第１のＰＭＯＳ２１が導通状態となる。その後、リセット信号がＨレベルとなり、第２のＰＭＯＳ６が非導通状態となるが、第１のＰＭＯＳ２１が導通状態であるので、この状態が保持される。
【００２４】
そして、正常な状態、すなわちキャパシタ１のゲート絶縁膜破壊が発生していない場合には、常時、ゲート電圧Ｖｇが電源電圧Ｖｄｄであるので、第１のＰＭＯＳ２１が導通状態であり、キャパシタ１がデカップリング容量として機能する。この状態で、キャパシタ１のゲート絶縁膜破壊が発生すると、ゲート電圧Ｖｇが低くなる。そして、ゲート電圧Ｖｇが基準電圧Ｖｒｅｆよりも低くなると、スイッチ制御回路３の出力電圧がＨレベルに切り替わり、第１のＰＭＯＳ２１が非導通状態となる。すなわち、ゲート部１１が電源４から切り離された状態となるので、絶縁破壊されたキャパシタ１を介して電源４とグランド５とが短絡するのを防ぐことができる。
【００２５】
なお、図５に示すように、第１のＰＭＯＳ２１に代えて、スイッチ手段２をＮＭＯＳ２２で構成してもよい。この場合には、スイッチ制御回路３の非反転入力端子（＋端子）および反転入力端子（−端子）に、それぞれゲート電圧Ｖｇおよび基準電圧Ｖｒｅｆが入力される。また、図６に示すように、第２のＰＭＯＳ６に代えて、リセット手段をＮＭＯＳ６１で構成してもよい。この場合には、ＮＭＯＳ６１のゲートに入力されるリセット信号（Ｒｅｓｅｔ）は、電源投入直後にＨレベルとなり、その後、Ｌレベルとなる。図５および図６のいずれに示す例によっても、図３に示す例と同様の効果が得られる。
【００２６】
（実施の形態２）
図７は、本発明の実施の形態２にかかる半導体装置の一例を示す回路図である。図７に示すように、実施の形態２は、実施の形態１において、リセット手段である第２のＰＭＯＳ６を、第１のＰＭＯＳ２１のゲートとグランド５との間に接続したものである。その他の構成は、実施の形態１と同じである。この構成によれば、電源投入直後にリセット信号（／Ｒｅｓｅｔ）がＬレベルになると、第２のＰＭＯＳ６が導通状態となるので、第１のＰＭＯＳ２１が導通状態となる。
【００２７】
図８は、図７に示す構成において、第２のＰＭＯＳ６に代えて、リセット手段をＮＭＯＳ６１で構成したものである。この場合には、電源投入直後にリセット信号（Ｒｅｓｅｔ）がＨレベルになると、ＮＭＯＳ６１が導通状態となり、第１のＰＭＯＳ２１が導通状態となる。図７および図８のいずれに示す例によっても、実施の形態１と同様の効果が得られる。
【００２８】
（実施の形態３）
図９は、本発明の実施の形態３の半導体装置の一例を示す回路図である。図９に示すように、実施の形態３は、実施の形態１において、スイッチ制御回路３としてインバータ回路を用いたものである。図１０は、インバータ回路を示す回路図である。図１０に示すように、ＰＭＯＳ３６およびＮＭＯＳ３７のゲート入力電圧Ｖｉｎは、キャパシタ１のゲート電圧Ｖｇである。そして、ＰＭＯＳ３６のドレインとＮＭＯＳ３７のドレインは、このインバータ回路の出力端子に共通接続されており、出力電圧Ｖｏｕｔを出力する。
【００２９】
このインバータ回路のしきい値、すなわち基準電圧Ｖｒｅｆは、おおむね電源電圧Ｖｄｄの半分である。しかし、ＰＭＯＳ３６およびＮＭＯＳ３７のゲート長およびゲート幅を調節することによって、基準電圧Ｖｒｅｆを変えることができる。実施の形態３によっても、実施の形態１と同様の効果が得られる。また、実施の形態３によれば、スイッチ制御回路３として差動増幅器を用いる場合に比べて、回路規模を削減することができる。
【００３０】
（実施の形態４）
図１１は、本発明の実施の形態４にかかる半導体装置の一例を示す回路図である。図１１に示すように、実施の形態４は、図２に示す第２の構成において、スイッチ手段２としてＮＭＯＳ２３を用いたものである。また、グランド部１２とグランド５との間に、グランド部１２の電圧を初期化するためのリセット手段として、ＮＭＯＳ６２がＮＭＯＳ２３と並列に接続されている。以下、スイッチ手段２のＮＭＯＳ２３を第１のＮＭＯＳ２３とし、リセット手段のＮＭＯＳ６２を第２のＮＭＯＳ６２とする。第１のＮＭＯＳ２３のソース、ゲートおよびドレインは、それぞれグランド５、スイッチ制御回路３の出力端子およびキャパシタ１のグランド部１２に接続されている。
【００３１】
第２のＮＭＯＳ６２のソースおよびドレインは、それぞれグランド５およびグランド部１２に接続されている。第２のＮＭＯＳ６２のゲートには、リセット信号（Ｒｅｓｅｔ）が図示しない制御回路から入力される。スイッチ制御回路３は、図４に示す典型的な差動増幅器により構成されている。その他の構成は、図２に示す第２の構成と同じである。なお、スイッチ制御回路３として、図４に示す構成と異なる構成の差動増幅器を用いてもよい。
【００３２】
次に、図１１に示す構成の半導体装置の動作について説明する。まず、電源投入直後に、リセット信号がＨレベルとなり、第２のＮＭＯＳ６２が導通状態となる。それによって、キャパシタ１のグランド部１２の電圧Ｖｓｕｂは、グランドＶｓｓとなる。そして、スイッチ制御回路３に入力される基板電圧ＶｓｕｂがグランドＶｓｓとなり、基準電圧Ｖｒｅｆよりも低くなる。従って、スイッチ制御回路３の出力電圧がＨレベルとなり、第１のＮＭＯＳ２３が導通状態となる。その後、リセット信号がＬレベルとなり、第２のＮＭＯＳ６２が非導通状態となるが、第１のＮＭＯＳ２３が導通状態であるので、この状態が保持される。
【００３３】
そして、正常な状態、すなわちキャパシタ１のゲート絶縁膜破壊が発生していない場合には、常時、基板電圧ＶｓｕｂがグランドＶｓｓであるので、第１のＮＭＯＳ２３が導通状態であり、キャパシタ１がデカップリング容量として機能する。この状態で、キャパシタ１のゲート絶縁膜破壊が発生すると、基板電圧Ｖｓｕｂが高くなる。そして、基板電圧Ｖｓｕｂが基準電圧Ｖｒｅｆよりも高くなると、スイッチ制御回路３の出力電圧がＬレベルに切り替わり、第１のＮＭＯＳ２３が非導通状態となる。すなわち、グランド部１２がグランド５から切り離された状態となるので、絶縁破壊されたキャパシタ１を介して電源４とグランド５とが短絡するのを防ぐことができる。
【００３４】
なお、図１２に示すように、第１のＮＭＯＳ２３に代えて、スイッチ手段２をＰＭＯＳ２４で構成してもよい。この場合には、スイッチ制御回路３の非反転入力端子（＋端子）および反転入力端子（−端子）に、それぞれ基板電圧Ｖｓｕｂおよび基準電圧Ｖｒｅｆが入力される。また、図１３に示すように、第２のＮＭＯＳ６２に代えて、リセット手段をＰＭＯＳ６３で構成してもよい。この場合には、ＰＭＯＳ６３のゲートに入力されるリセット信号（／Ｒｅｓｅｔ）は、電源投入直後にＬレベルとなり、その後、Ｈレベルとなる。図１２および図１３のいずれに示す例によっても、図１１に示す例と同様の効果が得られる。
【００３５】
（実施の形態５）
図１４は、本発明の実施の形態５にかかる半導体装置の一例を示す回路図である。図１４に示すように、実施の形態５は、実施の形態４において、リセット手段である第２のＮＭＯＳ６２を、第１のＮＭＯＳ２３のゲートと電源４との間に接続したものである。その他の構成は、実施の形態４と同じである。この構成によれば、電源投入直後にリセット信号（Ｒｅｓｅｔ）がＨレベルになると、第２のＮＭＯＳ６２が導通状態となるので、第１のＮＭＯＳ２３が導通状態となる。
【００３６】
図１５は、図１４に示す構成において、第２のＮＭＯＳ６２に代えて、リセット手段をＰＭＯＳ６３で構成したものである。この場合には、電源投入直後にリセット信号（／Ｒｅｓｅｔ）がＬレベルになると、ＰＭＯＳ６３が導通状態となり、第１のＮＭＯＳ２３が導通状態となる。図１４および図１５のいずれに示す例によっても、実施の形態４と同様の効果が得られる。
【００３７】
（実施の形態６）
図１６は、本発明の実施の形態６の半導体装置の一例を示す回路図である。図１６に示すように、実施の形態６は、実施の形態４において、スイッチ制御回路３として図１０に示すインバータ回路を用いたものである。実施の形態６によっても、実施の形態４と同様の効果が得られる。また、実施の形態６によれば、スイッチ制御回路３として差動増幅器を用いる場合に比べて、回路規模を削減することができる。
【００３８】
（実施の形態７）
図１７は、本発明の実施の形態７にかかる半導体装置の一例を示す回路図である。図１７に示すように、実施の形態７は、実施の形態１において、複数、特に限定しないが、図示例では４個のキャパシタ７１，７２，７３，７４が、１個の第１のＰＭＯＳ２１、１個の第２のＰＭＯＳ６および１個のスイッチ制御回路３を共有するものである。この場合には、同一の第１のＰＭＯＳ２１に接続された複数のキャパシタ７１，７２，７３，７４のうち、いずれか一つでもゲート絶縁膜破壊が発生すると、その第１のＰＭＯＳ２１が非導通状態となる。
【００３９】
この構成によれば、実施の形態１と同様の効果が得られるとともに、スイッチ手段２、リセット手段およびスイッチ制御回路３を個々のキャパシタ毎に設ける場合に比べて、スイッチ手段２、リセット手段およびスイッチ制御回路３の占有面積を小さくすることができる。なお、実施の形態２〜６の構成に対して実施の形態７を適用することもできる。
【産業上の利用可能性】
【００４０】
以上のように、本発明にかかる半導体装置は、デカップリング容量を有する半導体装置に有用であり、特に、キャパシタが絶縁破壊を起こしたときに、そのキャパシタを電源またはグランドから自動的に切り離すことができる半導体装置に適している。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかる半導体装置の第１の構成の原理を説明する回路図である。
【図２】本発明にかかる半導体装置の第２の構成の原理を説明する回路図である。
【図３】実施の形態１にかかる半導体装置の一例を示す回路図である。
【図４】スイッチ制御回路の一例を示す回路図である。
【図５】実施の形態１にかかる半導体装置の他の例を示す回路図である。
【図６】実施の形態１にかかる半導体装置のさらに他の例を示す回路図である。
【図７】実施の形態２にかかる半導体装置の一例を示す回路図である。
【図８】実施の形態２にかかる半導体装置の他の例を示す回路図である。
【図９】実施の形態３の半導体装置の一例を示す回路図である。
【図１０】スイッチ制御回路の他の例を示す回路図である。
【図１１】実施の形態４にかかる半導体装置の一例を示す回路図である。
【図１２】実施の形態４にかかる半導体装置の他の例を示す回路図である。
【図１３】実施の形態４にかかる半導体装置のさらに他の例を示す回路図である。
【図１４】実施の形態５にかかる半導体装置の一例を示す回路図である。
【図１５】実施の形態５にかかる半導体装置の他の例を示す回路図である。
【図１６】実施の形態６の半導体装置の一例を示す回路図である。
【図１７】実施の形態７にかかる半導体装置の一例を示す回路図である。
【符号の説明】
【００４２】
１  キャパシタ
２  スイッチ手段
３  スイッチ制御回路
４  電源
５  グランド
６  ＰＭＯＳ
１１  ゲート部
１２  グランド部
２１  ＰＭＯＳ
２３  ＮＭＯＳ
６２  ＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006086477.tif 000008
【図７】
2006086477.tif 000009
【図８】
2006086477.tif 000010
【図９】
2006086477.tif 000011
【図１０】
2006086477.tif 000012
【図１１】
2006086477.tif 000013
【図１２】
2006086477.tif 000014
【図１３】
2006086477.tif 000015
【図１４】
2006086477.tif 000016
【図１５】
2006086477.tif 000017
【図１６】
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【図１７】
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