(57)【要約】【課題】さらなる２列の基準セルがアレイに追加されたＤＲＡＭアレイ用プリチャージ手法を提供する。【解決手段】基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。アレイがプリチャージサイクルを開始すると、正規のワード線（ＷＬ）信号とラッチＰチャネルバー（ＬＰＢ）信号とがともに「オフ」になる。この時点でＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬおよび／ＢＬ）をともに効果的に短絡させる。これら２つの線は電荷を分け合って充電されて中間レベル（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／２）をもたらし、それは、基準セルワード線（ＸＥまたはＸＯ）が依然「ハイ」であるため、基準セルに再記憶される。この電圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビット線は接地レベルに十分プリチャージされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
相補型ビット線対に結合された少なくとも１つのセンスアンプを組込んだダイナミックランダムアクセスメモリアレイ用ビット線プリチャージ手法であって、
前記相補型ビット線対の各々は、複数のメモリセルと少なくとも１つの基準セルとに結合されており、
前記手法は、
前記メモリセルのうちの少なくとも１つに結合されたワード線信号をデアサートするステップと、
前記相補型ビット線同士を結合し、平衡のとれた電圧レベルを提供するステップと、
前記平衡のとれた電圧レベルを前記少なくとも１つの基準セルに記憶させるステップと、
前記相補型ビット線を共通電圧レベルに結合させるステップと、
前記ワード線信号をアサートするステップと、
活性サイクル中、前記相補型ビット線に結合された前記少なくとも１つの基準セルにそれぞれ結合された第１および第２の基準セルワード線信号をさらにアサートするステップとを含む、ＤＲＡＭアレイ用ビット線プリチャージ手法。
【請求項２】
前記相補型ビット線同士を結合する前記ステップの前に、前記センスアンプをラッチするステップをさらに含む、請求項１に記載の手法。
【請求項３】
前記平衡のとれた電圧レベルは、実質的に前記メモリアレイ用供給電圧レベルの１／２である、請求項１に記載の手法。
【請求項４】
前記共通電圧レベルは実質的に０ボルトである、請求項１に記載の手法。
【請求項５】
前記共通電圧レベルは、実質的に前記メモリアレイ用供給電圧レベルである、請求項１に記載の手法。
【請求項６】
前記相補型ビット線を共通電圧レベルに結合させる前記ステップの前に、前記第１および第２の基準セルワード線信号をデアサートするステップをさらに含む、請求項１に記載の手法。
【請求項７】
前記基準セルは、前記複数のメモリセルの各々と実質的に同一である、請求項１に記載の手法。
【請求項８】
前記相補型ビット線のうちの第１のビット線は最初、実質的に前記メモリアレイ用供給電圧レベルであり、前記相補型ビット線のうちの第２のビット線は最初、実質的に０ボルトである、請求項１に記載の手法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路（ＩＣ）メモリ装置、およびその他の組込型ＤＲＡＭアレイ内蔵ＩＣの分野に関する。より特定的には、この発明は、１／２供給電圧レベル（ＶＣＣ／２）の基準電圧ビット線プリチャージレベルを利用していないＤＲＡＭメモリアレイ用のプリチャージおよび基準電圧手法に関する。
【背景技術】
【０００２】
供給電圧が下がり続け、論理レベル「１」と論理レベル「０」との電圧差がさらに減少するにつれ、従来の１／２供給電圧レベル（ＶＣＣ／２）以外のビット線プリチャージ手法を実施する動機は高まる。この点に関し、ＶＣＣまたはＶＳＳ（回路接地または基準電圧レベル）でプリチャージされたいくつかのビット線方式が、長年にわたってＤＲＡＭの設計に盛込まれてきた。実際、最も初期のＤＲＡＭ設計の中には、類似の手法を利用したものもあった。にもかかわらず、プリチャージされたビット線のＶＳＳからなる論理レベル「０」とプリチャージされたビット線のＶＣＣからなる論理レベル「１」とが依然として正確に感知され得るように、許容可能な安定した基準を提供するという点で、困難が残ったままである。
【０００３】
２０００年８月２９日発行のダーナー（Derner）他への米国特許第６，１１１，８０３号「メモリ装置用低減セル電圧」は、電荷がラッチＮチャネルバー（ＬＮＢ）ノードにより徐々に減って基準電圧を生成する、ＶＣＣでプリチャージされたビット線を提案している。１９８７年５月２６日発行のオオサワ（Ohsawa）への米国特許第４，６６９，０６５号「センスアンプと基準電圧接続回路とを有するダイナミックメモリ装置」は、ＶＣＣ／２基準電圧が生成されダミーセルの各々に記憶されるよう、セルノードとさらに接続して２つのダミーセルをともに短絡させる基準セルを記載している。
【０００４】
エトウ（Eto）他の「接地レベルでプリチャージされたビット線と昇圧されていない２．１Ｖのワード線とを備える１ＧｂのＳＤＲＡＭ」（ＩＥＥＥジャーナルオブソリッドステートサーキッツ（IEEE Journal of Solid-State Circuits）第３３巻第１１号、１９９８年１１月、１６９７〜１７０１頁）（エトウ（Eto）他「接地レベルでプリチャージされたビット線と昇圧されていない２．１Ｖのワード線とを備える１ＧｂのＳＤＲＡＭ」、ＩＳＳＣＣ９８／セッション５／ＤＲＡＭ／論文ＴＰ５．６、８２〜８３頁、４１９．も参照）は、ダミーワード線により結合された金属酸化物半導体（ＭＯＳ）キャパシタにより基準レベルが生成される、接地されたビット線プリチャージ方式を記載している。
【０００５】
前述の設計は３つともすべて、採用された基準生成手法が実際のメモリセルに追随しないという点で同様の問題を提示している。したがって、製造工程での変動、動作温度の変化などのため、許容可能な動作マージンが、論理「１」レベルおよび論理「０」レベルの両方から取去られる。
【発明の開示】
【課題を解決するための手段】
【０００６】
発明の概要
この発明のＤＲＡＭメモリアレイ用のプリチャージおよび基準電圧手法によれば、さらなる２列の基準セルがアレイに追加される。これら同一のセルを用いて、基準ビット線用基準電圧を生成することが可能である。
【０００７】
基準セルは実メモリセルと同一であるため、１／２ＶＣＣレベル（または論理レベル「０」と「１」との中間レベル）が基準セルに記憶される必要がある。アレイがプリチャージサイクルを開始すると、正規のワード線（ＷＬ）信号とラッチＰチャネルバー（ＬＰＢ）信号とが両方とも「オフ」になる。この時点で、ＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬおよび／ＢＬ）をともに効果的に短絡させる。これら２つの線は電荷を分け合って充電されて中間レベル（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／２）を作り出し、それは、基準セルワード線（ＸＥ（Ｘ偶数）またはＸＯ（Ｘ奇数））が依然として「ハイ」であるため、基準セルに再記憶される。この電圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビット線は接地レベルに十分プリチャージされる。次の活性サイクルが開始する際、ＷＬと復号されたＸＥまたはＸＯ基準セルワード線との両方が「ハイ」となり、適切な信号を生成する。ＸＥおよびＸＯは、最下位ビット（ＬＳＢ）のロウアドレスとともに復号されてもよい。
【０００８】
ここに開示された例示的な実施例では、ＶＳＳまたは論理レベル「０」でビット線をプリチャージするセンスアンプが示されており、ラッチＰチャネル（ＬＰ）ノードとラッチＰチャネルバー（ＬＰＢ）ノードのみが必要とされている。ラッチＮチャネル（ＬＮ）ノードは接地レベルに短絡される。しかし、この発明の手法は、同様に機能するＶＣＣでプリチャージされたビット線にも適用可能であり、その場合、ＳＨ２信号が今度はビット線を「ハイ」（またはＶＣＣ）に短絡させるよう動作し、ＬＰノードがＶＣＣに結合され、ラッチＮチャネルバー（ＬＮＢ）ノードが活性感知クロック信号となっている。
【０００９】
なお、ビット線のうちの一方に接続された基準セルの追加容量のため、ビット線ＢＬおよび／ＢＬは正確にＶＣＣ／２で平衡状態を保たない。動作においては、それらはその代わりに、従来のＤＲＡＭ再記憶動作中に基準セルに以前に書込まれたデータに依存して、この値より若干高め、あるいは低めで平衡に達する。しかし、大型ＤＲＡＭサブアレイによくあるように、ビット線が比較的長い場合には、この影響は小さい。
【００１０】
特にここに開示されているのは、ダイナミックランダムアクセスメモリアレイを組込んだ集積回路装置である。この装置は、少なくとも１つのセンスアンプと、センスアンプに結合された相補型ビット線対と、相補型ビット線対の各々に結合された複数のメモリセルと、ビット線対の各々に結合された少なくとも１つの基準セルとを含み、基準セルは、ビット線対の各々の間の平衡のとれた電圧差に実質的に等しい基準電圧レベルを記憶する。ワード線がメモリセルの各々にそれぞれ結合され、メモリセルのうちの対応する１つのメモリセルの内容を相補型ビット線対のうちの１つの上に選択的に読出し、基準セルワード線が基準セルの各々に結合され、平衡のとれた電圧レベルを基準セルのうちの関連する１つに選択的に記憶させる。
【００１１】
ここにはまた、相補型ビット線対の各々に関連する複数のメモリセルを含むダイナミックランダムアクセスメモリアレイ用センスアンプも開示されている。センスアンプは、ビット線の各々におけるそれぞれの電圧レベルをラッチするための、相補型ビット線対を結合するラッチと、相補型ビット線同士を選択的に結合し、平衡のとれた電圧レベルを成立させるための第１のスイッチング素子と、相補型ビット線対の各々に結合され、平衡のとれた電圧レベルを記憶するための少なくとも１つの基準セルと、前記相補型ビット線対のうちの１つにそれぞれ結合され、ビット線対を共通電圧源へ結合させるための第２および第３のスイッチング素子とを含む。
【００１２】
さらにここには、少なくとも１つのセンスアンプを組込んだダイナミックランダムアクセスメモリアレイ用ビット線プリチャージ手法も開示されており、センスアンプは、相補型ビット線対に結合されており、相補型ビット線の各々は、複数のメモリセルと少なくと
も１つの基準セルとに結合されている。この手法は、メモリセルのうちの少なくとも１つに結合されたワード線信号をデアサートするステップと、相補型ビット線同士を結合し、平衡のとれた電圧レベルを提供するステップと、平衡のとれた電圧レベルを基準セルに記憶させるステップと、相補型ビット線を共通電圧レベルに結合させるステップとを含む。
【００１３】
以下の好ましい実施例の説明を添付図面とともに参照することにより、この発明の前述およびその他の特徴ならびに目的と、それらを達成する方法とがより明らかになり、この発明自体が最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
代表的な実施例の説明
図１を参照すると、ＤＲＡＭアレイ１０の一部が図示されている。メモリアレイ１０は１対のセンスアンプ１２0および１２1を含み、その各々は、数々の従来の１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）メモリセルが結合されている、平行な相補型ビット線対ＢＬおよびＢＬＢに結合されている。図示されているように、メモリセル１４0、１４1、１４2および１４3は、センスアンプ１２0に結合されたＢＬＢおよびＢＬビット線に交互に結合されており、メモリセル１６0、１６1、１６2および１６3は、センスアンプ１２1に結合されたビット線に結合されている。メモリセル１４0および１６0は、ワード線「ＷＬ０」が活性化されるとアクセスされ、メモリセル１４1および１６1は、ワード線「ＷＬ１」が活性化されるとアクセスされ、メモリセル１４2および１６2は、ワード線「ＷＬ２」が活性化されるとアクセスされ、メモリセル１４3および１６3は、ワード線「ＷＬ３」が活性化されるとアクセスされる。
【００１５】
ここに開示されたこの発明の手法によれば、さらなる２列の基準セル２０がメモリアレイ１０に含まれ、基準セル２２Eはセンスアンプ１２0のビット線ＢＬに結合され、基準セル２２Oはセンスアンプ１２0のビット線ＢＬＢに結合され、一方、基準セル２４Eはセンスアンプ１２1のビット線ＢＬに結合され、基準セル２４Oはセンスアンプ１２1のビット線ＢＬＢに結合されている。ＸＯ（Ｘ奇数）線は基準セル２２0および２４0にアクセスし、一方ＸＥ（Ｘ偶数）線は基準セル２２1および２４1にアクセスする。
【００１６】
さらに図２を参照すると、簡略化された信号タイミング図が示されており、これは、ＶＳＳレベルへのビット線プリチャージ実施の代表例において、論理レベル「０」と論理レベル「１」との中間値に等しい値を、前述の図の基準セル２２、２４に記憶させることを図示している。
【００１７】
図示されているように、メモリアレイ１０の「活性」サイクル中（時間ｔ0）、ワード線（ＷＬ）と基準セルワード線（ＸＯおよびＸＥ）とがアサートされる。その後（時間ｔ1）、相補型ビット線ＢＬおよびＢＬＢが接地（ＶＳＳ）レベルから上昇し始める。ＷＬおよびＸＯ／ＸＥワード線は次に、昇圧された電圧レベルであるＶＰＰに達し（時間ｔ2）、これは実質的にＶＣＣ＊２である。ＬＰＢ信号が次にデアサートされ（時間ｔ3）、ＢＬおよびＢＬＢビット線は安定した差動電圧レベルとなる。ＬＰＢは次に論理レベル「０」となり（時間ｔ4）、ＢＬおよびＢＬＢ線はさらに分かれ始め（時間ｔ5）、ＶＣＣおよびＶＳＳのレベルになる（時間ｔ6）。
【００１８】
「プリチャージ」サイクル中、ＷＬはＶＰＰのレベル（時間ｔ7）からＶＳＳのレベル（時間t8）へと引き下げられ、ほぼ同時に、ＬＰＢが論理レベル「０」状態からＶＣＣへと引き上げられる（時間ｔ9）。ＳＨ１がアサートされ（時間ｔ10）、ＶＣＣまで上昇し（時間ｔ11）、ビット線ＢＬおよびＢＬＢが平衡状態となって、ともにＶＣＣ／２レベルに到達する（時間ｔ12）。ＸＯおよびＸＥワード線はデアサートされ（時間ｔ13）、次にＳＨ２がアサートされて（時間ｔ14）、ＶＣＣのレベルに到達する（時間ｔ15）。その間
、ＸＯおよびＸＥワード線は再びＶＳＳのレベルにある。ＳＨ２信号のアサートにより、ＢＬおよびＢＬＢビット線はともにＶＳＳのレベルに引き下げられる（時間ｔ16）。同じく示されているように、読出／書込サイクルが「活性」サイクル中に起こる場合、コラム「読出」（ＹＲ）信号および／またはコラム「書込」（ＹＷ）信号も示される。
【００１９】
さらに図３を参照すると、前述の図のタイミング図に従ってこの発明の手法を実施するための、可能なセンスアンプ３００の設計の詳細概略図が示されている。図示されたセンスアンプ３００は、ＶＳＳレベルへのビット線プリチャージ実施用の特定の代表的実施であり、この発明の開示に従って、ＶＣＣレベルへのビット線プリチャージ実施が代わりに採用されてもよいということに注目すべきである。
【００２０】
センスアンプ３００は、直列接続されたＰチャネルトランジスタ３０２およびＮチャネルトランジスタ３０４が、Ｐチャネルトランジスタ３０６およびＮチャネルトランジスタ３０８とともに、ＶＳＳと「ラッチＰチャネル」（ＬＰ）ノード３１６との間に接続されて含まれる交差結合されたインバータからなるラッチを含む。直列接続されたトランジスタ３０６および３０８を含むインバータの出力はラッチノード（ＬＡＴ）３１０に結合され、直列接続されたトランジスタ３０２および３０４を含むインバータの出力は相補性ラッチノード（ＬＡＴＢ）３１２に結合される。Ｐチャネルトランジスタ３１４は、配線３１８上の「ラッチＰチャネルバー」（ＬＰＢ）信号に応答して、供給電圧ＶＣＣをＬＰノード３１６に結合させる。
【００２１】
１対の直列接続されたＮチャネルトランジスタ３２０および３２２が、データ「読出」ラッチ（ＤＲＬ）ノード３２８と回路接地（ＶＳＳ）との間に結合され、もう１対の直列接続されたＮチャネルトランジスタ３２４および３２６が、相補性データ「読出」ラッチバー（ＤＲＬＢ）ノード３３０と回路接地との間に結合される。トランジスタ３２２および３２６のゲートはそれぞれ、ＬＡＴＢノード３１２およびＬＡＴノード３１０に結合され、トランジスタ３２０および３２４のゲートは互いに結合されて、配線３４０上のコラム「読出」（ＹＲ）信号を受ける。
【００２２】
配線３４２上のコラム「書込」信号（ＹＷ）がＮチャネルトランジスタ３３２および３３６のゲートに加えられるのに応答して、Ｎチャネルトランジスタ３３２は、配線３３４上のデータ「書込」ラッチバー（ＤＷＬＢ）信号をＬＡＴＢノード３１２に結合させ、対応するＮチャネルトランジスタ３３６は、配線３３８上のデータ「書込」ラッチ（ＤＷＬ）信号をＬＡＴノード３１０に結合させる。Ｎチャネルトランジスタ３４４が、ＬＡＴノード３１０およびＬＡＴＢノード３１２の間に接続され、それらはそれぞれビット線ＢＬおよびＢＬＢに直接接続されている。したがって、ビット線ＢＬおよびＢＬＢは、配線３４６上のトランジスタ３４４のゲートに加えられたＳＨ１信号がアサートされると、互いに結合される。配線３５２上のさらなるＮチャネルトランジスタ３４８および３５０のゲートターミナルに加えられたＳＨ２信号のアサートに応答して、さらなるＮチャネルトランジスタ３４８はＢＬ線３１０を回路接地に結合させ、対応するＮチャネルトランジスタ３５０はＢＬＢ線３１２を回路接地に結合させる。
【００２３】
この発明の手法によれば、さらなる２列の基準セル２２および２４（図１）がメモリアレイ１０に追加され、基準ビット線用基準電圧を生成するために用いられる。基準セル２２、２４は実メモリセル１４、１６と同一であるため、ＶＣＣ／２レベル（または論理レベル「０」と「１」との中間レベル）が基準セル２２、２４に記憶される。アレイ１０がプリチャージサイクルを開始すると、正規のワード線（ＷＬ）信号と配線３１８上のラッチＰチャネルバー（ＬＰＢ）信号とが両方とも「オフ」になる。この時点で、配線３４６上のＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬおよび／ＢＬ）３１０、３１２同士を効果的に短絡させる。これら２つの線は電荷を分け合って充電されて中間レベル
（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／２）を作り出し、それは、基準セルワード線（ＸＥまたはＸＯ）が依然として「ハイ」であるため、基準セル２２、２４（図１）に再記憶される。この電圧が基準セルに再記憶された後、配線３５２上のＳＨ２信号が「ハイ」となり、ビット線３１０、３１２は接地レベルに十分プリチャージされる。次の活性サイクルが開始する際、ＷＬと復号されたＸＥまたはＸＯ基準セルワード線との両方が「ハイ」となり、適切な信号を生成する。（ＸＥまたはＸＯはＸ偶数またはＸ奇数であり、最下位ビット（ＬＳＢ）のロウアドレスとともに復号される。）
図示されたこの発明の特定の実施例では、ＶＳＳまたは論理レベル「０」でビット線をプリチャージするセンスアンプ３００が図示されているため、ラッチＰチャネル（ＬＰ）ノード３１６とラッチＰチャネルバー（ＬＰＢ）ノード３１８のみが必要とされ、トランジスタ３０４と３０８との間のラッチＮチャネル（ＬＮ）ノードは接地レベルに短絡される。しかし、この発明の手法は、同様に機能するＶＣＣでプリチャージされたビット線にも適用可能であり、その場合、配線３５２上のＳＨ２信号が今度はビット線を「ハイ」に短絡させるよう動作し、ＬＰノード３１６がＶＣＣに結合され、ラッチＮチャネルバー（ＬＮＢ）ノード（トランジスタ３０４および３０８の共通接続されたターミナルを回路接地へ選択的に結合させる（図示されない）さらなるＮチャネルトランジスタのゲートターミナルを含む）が活性感知クロック信号となっている。
【００２４】
なお、ビット線のうちの一方に接続された基準セル２２、２４の追加容量のため、ビット線ＢＬおよび／ＢＬは正確にＶＣＣ／２で平衡状態を保たない。動作においては、それらはその代わりに、従来のＤＲＡＭ再記憶動作中に基準セルに以前に書込まれたデータに依存して、この値より若干高め、あるいは低めで平衡に達する。しかし、大型ＤＲＡＭサブアレイによくあるように、ビット線が比較的長い場合には、この影響は小さい。
【００２５】
特定の構成およびＣＭＯＳ実現に関連したこの発明の原理が上に記載されたが、前述の説明は例を挙げるためのみになされたものであって、この発明の範囲に対する限定としてなされてはいないことが、はっきりと理解されるべきである。特に、前述の開示の教示が、当該技術分野の熟練者にその他の変更を示唆するであろうということが認識される。そのような変更は、既に周知であって既にここに述べた特徴の代わりにまたは特徴に加えて用いられるかもしれないその他の特徴を伴ってもよい。特徴の特定の組合せに対して特許請求の範囲がこの明細書に策定されているが、ここに開示の範囲は、明示的または暗示的に開示されたいかなる新規の特徴もしくはいかなる新規の特徴の組合せ、または当該技術分野の熟練者には明確な、そのいかなる一般化もしくは変更をも含み、これは、そのようなことがいずれかの請求項に目下記載されているものと同じ発明に関連するしないにかかわらず、それが、この発明の直面するものと同じ技術的問題のいくつかまたはすべてを緩和するしないにかかわらず、当てはまることが理解されるべきである。出願人はここに、この出願またはそこから派生するあらゆるさらなる出願の出願手続中に、そのような特徴および／またはそのような特徴の組合せに対し、新しい請求項を策定する権利を保有する。
【図面の簡単な説明】
【００２６】
【図１】相補型ビット線対ＢＬおよび／ＢＬの間に結合され、別個のＸＯ（Ｘ奇数）ワード線およびＸＥ（Ｘ偶数）ワード線によりアクセスされる、さらなる２列の基準セルを組込んだＤＲＡＭアレイの一部を示す図である。
【図２】ＶＳＳレベルへのビット線プリチャージ実施の代表例において、論理レベル「０」と論理レベル「１」との中間値に等しい値を、前述の図の基準セルに記憶させることを図示する、簡略化された信号タイミング図である。
【図３】前述の図のタイミング図に従ってこの発明の手法を実施するための可能なセンスアンプの設計の詳細概略図である。
【符号の説明】
【００２７】
１０  ＤＲＡＭアレイ、１２  センスアンプ、１４  メモリセル、１６  メモリセル、２０  基準セル、２２  基準セル、２４  基準セル。
【図１】
2006324007.tif 000003
【図２】
2006324007.tif 000004
【図３】
2006324007.tif 000005