(57)【要約】【課題】ソフトエラー耐性を向上でき、かつ温度変化に伴って高抵抗部の抵抗値が変化した場合であってもスイッチング速度を均一にできる半導体装置を提供する。【解決手段】半導体装置は、第１ノードに設けられた第１高抵抗部と、入力端が前記第１高抵抗部の一端に接続された第１インバータ部２２と、第２ノードに設けられた第２高抵抗部と、入力端が前記第２高抵抗部の一端に接続された第２インバータ部２３とを備えるＳＲＡＭセル１２と、前記第１、第２高抵抗部の抵抗値が低下した場合には前記第１、第２インバータ部の駆動能力を下げるように電圧が減少された第１内部電源電圧を前記第１、第２インバータ部に供給し、前記第１、第２高抵抗部の抵抗値が上昇した場合には前記第１、第２インバータ部の駆動能力を上げるように電圧が増加された第１内部電源電圧を前記第１、第２インバータ部に供給するように構成された内部電源回路１３とを具備する。【選択図】      図１
2006018906.tif 000002
【特許請求の範囲】
【請求項１】
電流経路の一端が第１ビット線に接続され他端が第１ノードに接続され制御端子がワード線に接続された第１トランジスタと、一端が前記第１ノードに接続された第１高抵抗部と、入力端が前記第１高抵抗部の他端に接続され出力端が第２ノードに接続された第１インバータ部と、電流経路の一端が第２ビット線に接続され他端が前記第２ノードに接続され制御端子が前記ワード線に接続された第２トランジスタと、一端が前記第２ノードに接続された第２高抵抗部と、入力端が前記第２高抵抗部の他端に接続され出力端が前記第１ノードに接続された第２インバータ部とを備えるＳＲＡＭセルと、
前記第１、第２高抵抗部の抵抗値が低下した場合には前記第１、第２インバータ部の駆動能力を下げるように電圧が減少された第１内部電源電圧を前記第１、第２インバータ部に供給し、前記第１、第２高抵抗部の抵抗値が上昇した場合には前記第１、第２インバータ部の駆動能力を上げるように電圧が増加された第１内部電源電圧を前記第１、第２インバータ部に供給するように構成された内部電源回路とを具備すること
を特徴とする半導体装置。
【請求項２】
前記内部電源回路は、一定の第２内部電源電圧を発生するように構成された内部電圧回路と、
前記第１、第２高抵抗部と同一の温度−抵抗特性を有する第３高抵抗部を備え、前記第３高抵抗部の抵抗値の変化を検知するように構成された検知回路と、
前記検知回路により検知された抵抗値の変化に比例した勾配が与えられた前記第１内部電源電圧を前記ＳＲＡＭセルに供給するように構成された内部電圧補償回路とを具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部電源回路は、一定の第２内部電源電圧を発生するように構成された内部電圧回路と、
前記ＳＲＡＭセル近傍の温度の変化を検知するように構成された検知回路と、
前記検知回路により検知された温度の変化に比例した勾配が与えられた前記第１内部電源電圧を前記ＳＲＡＭセルに供給するように構成された内部電圧補償回路とを具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１、第２高抵抗部は、ポリシリコンまたはシリコンであること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２内部電源電圧の勾配は、前記ＳＲＡＭセルの低温側から高温側において１乃至３％で変化すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、ＳＲＡＭ（Static Random Access Memory ）等に適用されるものである。
【背景技術】
【０００２】
近年の半導体装置のパターンの微細化および低電圧化により、中性子線やα線によるいわゆるソフトエラーの発生が顕著となってきている。このソフトエラーの対策として、ＳＲＡＭにおいては、例えば、ＳＲＡＭセルのノード（Node）部に抵抗成分（高抵抗部）を付加すること、キャパシタを設けることが有効であると考えられている。
【０００３】
例えば、特許文献１では、記憶ノード部ＮＳ、／ＮＳに設けられた抵抗成分１０、２０により、記憶ノード部ＮＳ、／ＮＳの電位レベル低下が、負荷トランジスタＰＴ１、ＰＴ２および駆動トランジスタＮＴ１、ＮＴ２の各ゲートへ伝播する速度を遅くさせ、ソフトエラー耐性を向上させている。
【０００４】
しかし、上記抵抗成分（高抵抗部）の温度変化に伴って抵抗値が変化すると、内部電源の電圧値も変化し、ＳＲＡＭセルのスイッチング速度に不均一が生じるという問題があることが分かった。さらに、上記スイッチング速度の不均一が許容範囲を超えてしまうと、最悪の場合は、ＦＣＮ不良となりＳＲＡＭセルが動作しなくなるという問題がある。
【０００５】
上記のように従来の半導体装置では、ソフトエラー耐性を向上するために高抵抗部を設ける場合に、温度変化に伴って高抵抗部の抵抗値が変化すると、スイッチング速度の不均一が生じ、信頼性が低下するという事情があった。
【特許文献１】特開２００４−１３９２０号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は上記のような事情に鑑みて、ソフトエラー耐性を向上でき、かつ温度変化に伴って高抵抗部の抵抗値が変化した場合であってもスイッチング速度を均一にでき、信頼性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、電流経路の一端が第１ビット線に接続され他端が第１ノードに接続され制御端子がワード線に接続された第１トランジスタと、一端が前記第１ノードに接続された第１高抵抗部と、入力端が前記第１高抵抗部の他端に接続され出力端が第２ノードに接続された第１インバータ部と、電流経路の一端が第２ビット線に接続され他端が前記第２ノードに接続され制御端子が前記ワード線に接続された第２トランジスタと、一端が前記第２ノードに接続された第２高抵抗部と、入力端が前記第２高抵抗部の他端に接続され出力端が前記第１ノードに接続された第２インバータ部とを備えるＳＲＡＭセルと、前記第１、第２高抵抗部の抵抗値が低下した場合には前記第１、第２インバータ部の駆動能力を下げるように電圧が減少された第１内部電源電圧を前記第１、第２インバータ部に供給し、前記第１、第２高抵抗部の抵抗値が上昇した場合には前記第１、第２インバータ部の駆動能力を上げるように電圧が増加された第１内部電源電圧を前記第１、第２インバータ部に供給するように構成された内部電源回路とを具備する半導体装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、ソフトエラー耐性を向上でき、かつ温度変化に伴って高抵抗部の抵抗値が変化した場合であってもスイッチング速度を均一にでき、信頼性を向上できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、ＳＲＡＭを例に挙げ、図１乃至図７を用いて説明する。図１は、第１の実施形態に係る半導体装置を模式的に示すブロック図である。
【００１１】
ＳＲＡＭ１１は、ＳＲＡＭセル（ＳＲＡＭ Cell）１２、内部電源回路１３、および外部電源回路１７を備えている。
【００１２】
外部電源回路１７は、外部電源電圧Ｖ１（例えば、３．０［Ｖ］程度）を内部電源回路１３に供給するように構成されている。
【００１３】
内部電源回路１３は、内部電圧補償回路１４、内部電圧回路１５、および検知回路１６により構成されている。
【００１４】
内部電圧回路１５は、外部電圧回路１７から供給された外部電源電圧Ｖ１を一定の内部電源電圧（第２内部電源電圧）Ｖ２（例えば、１．５［Ｖ］程度）を有する内部電源に変換して、内部電圧補償回路１４に供給するように構成されている。検知回路１６は、後述するＳＲＡＭセル１２の高抵抗部Ｒ１、Ｒ２の抵抗値の変化を検出して内部電圧補償回路１４に報告するように構成されている。内部電圧補償回路１４は、内部電源電圧（第１内部電源電圧）Ｖ３をＳＲＡＭセル１２の電源として供給するように構成されている。
【００１５】
次に、図２および図３を用いて、図１中のＳＲＡＭセル１２の具体例について説明する。図２は、ＳＲＡＭセル１２を模式的に示す平面図である。図３は、図２に示すＳＲＡＭセル１２の等価回路図である。ここで、図２、図３中に示す内部電源ＶＤＤの電圧は、上記図１を用いて説明した内部電源電圧Ｖ３である。
【００１６】
ＳＲＡＭセル１２は、記憶を行うフリップフロップ回路２１、転送トランジスタ（ＮＭＯＳトランジスタ）Ｎ１、Ｎ２、および高抵抗部Ｒ１、Ｒ２により構成されている。
【００１７】
フリップフロップ回路２１は、インバータ回路２２、２３により構成され、インバータ回路２２（第１インバータ部）とインバータ回路２３（第２インバータ部）はフリップフロップ接続されている。
【００１８】
ＮＭＯＳトランジスタＮ１（第１トランジスタ）の電流経路の一端はビット線ＢＬに接続され、他端はノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。ＮＭＯＳトランジスタＮ２（第２トランジスタ）の電流経路の一端はビット線／ＢＬに接続され、他端はノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
【００１９】
高抵抗部Ｒ１（第１高抵抗部）の一端はノードＮＤに接続され、他端はインバータ回路２２の入力端２６に接続されている。高抵抗部Ｒ２（第２高抵抗部）の一端はノード／ＮＤに接続され、他端はインバータ回路２３の入力端２７に接続されている。この高抵抗部Ｒ１、Ｒ２は、電圧降下回路として動作し、ポリシリコン（Poly Si）により形成されている。高抵抗部Ｒ１、Ｒ２の抵抗値は、例えば、１［ＭΩ］程度である。
【００２０】
インバータ回路２２（第１インバータ部）は、ＮＭＯＳトランジスタＮ４（第３トランジスタ）およびＰＭＯＳトランジスタＰ２（第４トランジスタ）により構成されている。ＮＭＯＳトランジスタＮ４の電流経路の一端は基準電源ＶＳＳに接続され、他端はＰＭＯＳトランジスタＰ２の電流経路の一端に接続され、ゲートはＰＭＯＳトランジスタＰ２のゲートに接続されている。ＰＭＯＳトランジスタＰ２の電流経路の他端は内部電源ＶＤＤに接続されている。
【００２１】
インバータ回路２３（第２インバータ部）は、ＮＭＯＳトランジスタＮ３（第５トランジスタ）およびＰＭＯＳトランジスタＰ１（第６トランジスタ）により構成されている。ＮＭＯＳトランジスタＮ３の電流経路の一端は基準電源ＶＳＳに接続され、他端はＰＭＯＳトランジスタＰ１の電流経路の一端に接続され、ゲートはＰＭＯＳトランジスタＰ１のゲートに接続されている。ＰＭＯＳトランジスタＰ１の電流経路の他端は内部電源ＶＤＤに接続されている。
【００２２】
次に、図４乃至図６を用いて、高抵抗部Ｒ１、Ｒ２に温度変化（ＬＴ〜ＨＴ）に伴って抵抗値の変化が生じた場合における、この実施形態に係る半導体装置の動作を説明する。図４は、高抵抗部Ｒ１、Ｒ２がポリシリコンにより形成されている場合の温度−抵抗値特性を示す図である。図５は、温度変化（ＬＴ〜ＨＴ）が生じた場合における、内部電圧補償回路１４の動作を示す図である。図６は、温度変化（ＬＴ〜ＨＴ）が生じた場合における、ＳＲＡＭセル１２のスイッチング速度を示す図である。上記低温ＬＴは、例えば、−３０℃程度であり、高温ＨＴは、例えば、１０５℃程度である。
【００２３】
図４に示すように、高抵抗部Ｒ１、Ｒ２がポリシリコンにより形成されている場合においては、低温ＬＴ側で抵抗値が増大し、高温ＨＴ側で抵抗値が低減する温度−抵抗特性を示す。
【００２４】
ここで、上記検知回路１６には、例えば、高抵抗部Ｒ１、Ｒ２と同一の温度−抵抗特性を有する高抵抗部（第３高抵抗部）を設け、上記高抵抗部の抵抗値、電流、または電圧の低下・上昇を検知する。上記高抵抗部（第３高抵抗部）は、例えば、ＳＲＡＭセル１２と同時に形成された測定用のポリシリコン等である。
【００２５】
図５中の実線３０−１示すように、内部電圧補償回路１４は、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が上昇した場合、インバータ回路２２、２３の駆動能力を上げるように内部電源電圧Ｖ２よりも電圧を増大させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。
【００２６】
一方、内部電圧補償回路１４は、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が低下した場合、インバータ回路２２、２３の駆動能力を下げるように内部電源電圧Ｖ２よりも電圧を減少させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。
【００２７】
ここで、図５中の破線３０−２は、内部電圧回路１５が内部電圧補償回路１４に供給する内部電圧である。破線３０−２に示すように、内部電圧回路１５が内部電圧補償回路１４に供給する内部電圧は、温度ＬＴから温度ＨＴにわたって一定の電圧Ｖ２である。従って、実線３０−１で示す内部電源の電圧Ｖ３は、破線３０−２に示す内部電圧の電圧Ｖ２に対して勾配３５を有している。
【００２８】
上記動作の結果、図６中の実線３１に示すように、高抵抗部Ｒ１、Ｒ２の抵抗が低下し（高温ＨＴ側）、インバータ回路２２、２３の駆動能力が過剰となっても、インバータ回路２２、２３の駆動能力を下げるように電圧が減少された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ回路２２、２３の駆動能力を低下させるため、ＳＲＡＭセル１２スイッチング速度を低減させる。
【００２９】
一方、高抵抗部Ｒ１、Ｒ２の抵抗が上昇し（低温ＬＴ側）、インバータ回路２２、２３の駆動能力が不足となっても、インバータ回路２２、２３の駆動能力を上げるように電圧が増加された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ回路２２、２３の駆動能力を増加させるため、ＳＲＡＭセル１２スイッチング速度を増大させる。ここで、破線３２は、上記内部電源回路１３の動作がなかった場合におけるＳＲＡＭセル１２のスイッチング速度を示している。
【００３０】
その結果、低温ＬＴ側のスイッチング速度を増大させ（スピード遅れを低減させ）、高温ＨＴ側のスイッチング速度を低減させることにより、低温ＬＴ側から高温ＨＴ側にわたるスイッチング速度を均一化する。
【００３１】
さらに、図６中に示すように、スイッチング速度の変化は、高温ＨＴ−低温ＬＴにおいてシュミレーション（simulaton）計算上で、例えば、３．０［ｎｓ］程度を以内であることが望ましいと予測されている。よって、次に図７を用いて、上記３．０［ｎｓ］程度のスイッチング速度の変化にするための望ましい内部電源電圧Ｖ３の勾配３５を求める。
【００３２】
図７は、この実施形態に係る半導体装置の内部電圧補償回路１４の動作がなかった場合におけるＳＲＡＭセル１２の、内部電圧［Ｖ］−スイッチング速度［ｎｓ］特性を示す図である。図７の横軸に示すように、内部電圧補償回路１４の動作がなかった場合のＳＲＡＭセル１２の内部電圧は、高抵抗部Ｒ１、Ｒ２の温度−抵抗値特性のために、内部電圧回路１５が供給する電圧（ターゲット（Target ）電圧）Ｖ２から不均一に存在している。
【００３３】
ここで、内部電圧回路１５が供給する内部電源電圧Ｖ２を、例えば、１．５０［Ｖ］とすれば、内部電源電圧Ｖ２の変化は、
０．０４［Ｖ］／１．５０［Ｖ］×１００＝２．６７［％］
より、２．６７［％］程度である。
【００３４】
同様に、図７の縦軸に示すように、内部電圧補償回路１４の動作がなかった場合のＳＲＡＭセル１２のスイッチング速度は、高抵抗部Ｒ１、Ｒ２の温度−抵抗特性のために、４．４０［ｎｓ］程度変化している。そのため、上記３．０［ｎｓ］程度のスイッチング速度の変化にするための望ましい内部電源電圧Ｖ３の勾配３５は、上記内部電圧Ｖ２の変化率２．６７［％］を用いて、
３．００［ｎｓ］／Ｘ＝４．４０［ｎｓ］／２．６７
（Ｘ：内部電圧Ｖ３の勾配３５）
より、Ｘ＝±１．８２［％］程度である。
【００３５】
よって、この実施形態に係る半導体装置であって、スイッチング速度の変化を３．０［ｎｓ］程度にできる内部電源電圧Ｖ３の勾配３５は、１．８２［％］程度である。
【００３６】
以上により、スイッチング速度の変化を４．４０［ｎｓ］〜３．０［ｎｓ］程度以内に改善できる内部電源電圧Ｖ２の勾配３５は、１．０〜３．０［％］程度であることが望ましい。
【００３７】
上記のように、この実施形態に係る半導体装置は、ノードＮＤ、／ＮＤとインバータ回路２２、２３の入力端２６、２７との間に高抵抗部Ｒ１、Ｒ１が設けられている。さらに、高抵抗部Ｒ１、Ｒ２は、例えば、１［ＭΩ］程度の高抵抗値を有している。
【００３８】
そのため、例えば、中性子線やα線等がＳＡＲＭセル１２に照射されても、高抵抗部Ｒ１、Ｒ２が、中性子線やα線等に対する電圧降下回路として動作し、ノードＮＤ、／ＮＤのデータ反転を防止することができる。よって、中性子線やα線等により発生する、いわゆるソフトエラー耐性を向上できる。
【００３９】
さらに、この実施形態に係る半導体装置の高抵抗部Ｒ１、Ｒ２は、ポリシリコンで形成されているため、低温ＬＴ側で抵抗が増大し、高温ＨＴ側で抵抗が低減する（図４）。しかし、内部電圧補償回路１４は、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が上昇した場合（低温ＬＴ側）、インバータ回路２２、２３の駆動能力を上げるように内部電源電圧Ｖ２よりも電圧を増大させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。一方、内部電圧補償回路１４は、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が低下した場合（高温ＨＴ側）、インバータ回路２２、２３の駆動能力を下げるように内部電源電圧Ｖ２よりも電圧を減少させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。（図５）。
【００４０】
その結果、低温ＬＴ側の場合に、高抵抗部Ｒ１、Ｒ２の抵抗が増大しインバータ回路２２、２３の駆動能力が不足となっても、インバータ回路２２、２３の駆動能力を上げるように内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ回路２２、２３の駆動能力を上昇できるため、スイッチング速度を増大できる。一方、高温ＨＴ側の場合に、高抵抗部Ｒ１、Ｒ２の抵抗が低減しインバータ回路２２、２３の駆動能力が過剰となっても、インバータ回路２２、２３の駆動能力を下げるように電圧を減少させた内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ回路２２、２３の駆動能力を低下できるため、スイッチング速度を低減できる（図６）。
【００４１】
以上の動作により、低温ＬＴ側のスイッチング速度を増大でき（スピード遅れを低減でき）、高温ＨＴ側のスイッチング速度を低減できることにより、ＳＲＡＭセル１２の低温ＬＴ側から高温ＨＴ側にわたるスイッチング速度を均一化でき、信頼性を向上できる。また、インバータ回路２２、２３の低温ＬＴ側の駆動能力を上昇でき、高温ＨＴ側の駆動能力を低下できることにより、低温ＬＴ側から高温ＨＴ側にわたるインバータ回路２２、２３の駆動能力の不足・過剰を解消して、駆動能力を均一化でき、信頼性を向上できる。
【００４２】
以上のように、この実施形態に係る半導体装置によれば、ソフトエラー耐性を向上でき、かつ高抵抗部Ｒ１、Ｒ２の温度変化に伴い抵抗値が変化した場合であってもスイッチング速度を均一にでき、信頼性を向上できる。
【００４３】
さらに、上記スイッチング速度を均一化できるという効果は、内部電源補償回路１４等のＳＲＡＭセル１２以外の回路により達成されるため、ＳＲＡＭセル１２のセルパターンを変更する必要がない。そのため、ＳＲＡＭセル１２の製造コストを増大させない点で有効である。
【００４４】
また、この実施形態に係る半導体装置において、例えば、内部電圧回路１５が供給するターゲット電圧Ｖ２が１．５０［Ｖ］程度、ＳＲＡＭセル１２のスイッチング速度の変化を３．０［ｎｓ］程度とする場合の、ターゲット電圧Ｖ２に対する内部電圧Ｖ３の勾配３５は、１．８２［％］程度であることが望ましい。
【００４５】
内部電圧補償回路１４が、上記のようなターゲット電圧Ｖ２に対する内部電圧Ｖ３の勾配３５をとることにより、スイッチング速度の変化を３．０［ｎｓ］程度することができ、信頼性を向上できる。
【００４６】
さらに、スイッチング速度の変化を４．４０［ｎｓ］〜３．０［ｎｓ］程度以内に改善できる、ターゲット電圧Ｖ２に対する内部電圧Ｖ２の勾配３５は、１．０〜３．０［％］程度であることが望ましい。
【００４７】
内部電圧補償回路１４が、上記のようなターゲット電圧Ｖ２に対する内部電圧Ｖ３の勾配３５をとることにより、スイッチング速度の変化を４．４０［ｎｓ］〜３．０［ｎｓ］程度以内とすることができ、信頼性を向上できる。
【００４８】
また、上記検知回路１６には、例えば、高抵抗部Ｒ１、Ｒ２と同一の温度−抵抗特性を有する高抵抗部（第３高抵抗部）を設け、上記高抵抗部の抵抗値、電流、または電圧の低下・上昇を検知する。上記高抵抗部（第３高抵抗部）は、例えば、ＳＲＡＭセル１２と同時に形成された測定用のポリシリコン等である。
【００４９】
上記測定用のポリシリコンは高抵抗部Ｒ１、Ｒ２と同時に形成できるため、検知回路１６の製造コストを低減できる点で有効である。さらに、上記測定用のポリシリコンは高抵抗部Ｒ１、Ｒ２と同様の工程により形成できるため、その温度−抵抗特性の信頼性を向上できる点で有効である。
【００５０】
尚、上記検知回路１６は、例えば、ＳＲＡＭセル１２の近傍に設けられ、ＳＲＡＭセル１２近傍の温度の変化を検知するように構成された温度センサ等であっても適用可能である。
【００５１】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図７乃至図９を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
【００５２】
この実施形態に係る半導体装置は、高抵抗部Ｒ１、Ｒ２としてシリコン（Ｓｉ）を適用した例であり、ＳＲＡＭセル１２は上記第１の実施形態と同様である。
【００５３】
次に、図８乃至図１０を用いて、高抵抗部Ｒ１、Ｒ２に温度変化（ＬＴ〜ＨＴ）に伴って抵抗値の変化が生じた場合における、この実施形態に係る半導体装置の動作を説明する。図８は、高抵抗部Ｒ１、Ｒ２がシリコンにより形成されている場合の温度−抵抗値特性を示す図である。図９は、温度変化（ＬＴ〜ＨＴ）が生じた場合における、内部電源補償回路１４の動作を示す図である。図１０は、温度変化（ＬＴ〜ＨＴ）が生じた場合における、ＳＲＡＭセル１２のスイッチング速度を示す図である。上記低温ＬＴは、例えば、−３０℃程度であり、高温ＨＴは、例えば、１０５℃程度である。
【００５４】
図８に示すように、高抵抗部Ｒ１、Ｒ２がシリコンにより形成されている場合は、低温ＬＴ側で抵抗が低減し、高温ＨＴ側で抵抗が増大する。即ち、上記第１の実施形態の高抵抗部Ｒ１、Ｒ２がポリシリコンにより形成されている場合に比べ、反対の温度−抵抗値特性である。
【００５５】
図９中の実線４０−１に示すように、内部電圧補償回路１４は、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が低下した場合、インバータ回路２２、２３の駆動能力を下げるように内部電源電圧Ｖ２よりも電圧を減少させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。
【００５６】
一方、検知回路１６により検知された高抵抗部Ｒ１、Ｒ２の抵抗値が上昇した場合、インバータ回路２２、２３の駆動能力を上げるように内部電源電圧Ｖ２よりも電圧を増大させた内部電源電圧Ｖ３をＳＲＡＭセル１２に供給する。
【００５７】
ここで、図５中の破線４０−２は、内部電圧回路１５が内部電圧補償回路１４に供給する内部電圧である。破線４０−２に示すように、内部電圧回路１５が内部電圧補償回路１４に供給する内部電圧は、温度ＬＴから温度ＨＴにわたって一定の電圧Ｖ２である。従って、実線４０−１で示す内部電源の電圧Ｖ３は、破線４０−２に示す内部電圧の電圧Ｖ２に対して勾配４５を有しているおり、勾配４５は上記勾配３５と同様である。
【００５８】
上記動作の結果、図１０中の実線４１に示すように、低温ＬＴ側において、高抵抗部Ｒ１、Ｒ２の抵抗が低減し、インバータ部２２、２３の駆動能力が過剰となっても、インバータ部２２、２３の駆動能力を低下させるように電圧が低減された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ部２２、２３の駆動能力を低下させるため、ＳＡＲＭセル１２スイッチング速度を低下させる。一方、高温ＨＴ側において、高抵抗部Ｒ１、Ｒ２の抵抗が上昇し、インバータ部２２、２３の駆動能力が不足となっても、インバータ部２２、２３の駆動能力を上昇させるように電圧が増加された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ部２２、２３の駆動能力を上昇させるため、ＳＡＲＭセル１２スイッチング速度を増加させる。ここで、破線４２は、上記内部電源回路１３の動作がなかった場合におけるＳＲＡＭセルのスイッチング速度を示している。
【００５９】
その結果、低温ＬＴ側のスイッチング速度を低減させ、高温ＨＴ側のスイッチング速度を増大させる（スピード遅れを低減させる）ことにより、低温ＬＴ側から高温ＨＴ側にわたるスイッチング速度を均一化する。
【００６０】
尚、上記第１の実施形態と同様に、第２の実施形態に係る半導体装置において、例えば、内部電圧回路１５が供給するターゲット電圧Ｖ２が１．５０［Ｖ］程度、ＳＲＡＭセル１２のスイッチング速度の変化を３．０［ｎｓ］程度とする場合の、ターゲット電圧Ｖ２に対する内部電源電圧Ｖ３の勾配４５は、１．８２［％］程度であることが望ましい。
【００６１】
また、スイッチング速度の変化を４．４０［ｎｓ］〜３．０［ｎｓ］程度以内に改善できる、ターゲット電圧Ｖ２に対する内部電源電圧Ｖ３の勾配４５は、１．０〜３．０［％］程度であることが望ましい。
【００６２】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、この実施形態に係る半導体装置の高抵抗部Ｒ１、Ｒ２は、シリコンで形成されているため、低温ＬＴ側で抵抗が低減し、高温ＨＴ側で抵抗が増大する（図８）。しかし、内部電源補償回路１４は、低温ＬＴ側の場合には、電圧を低減させた内部電源電圧４０−１をＳＲＡＭセル１２に供給し、高温ＨＴ側の場合には、電圧を増大させた内部電源電圧４０−１をＳＲＡＭセル１２に供給する（図９）。
【００６３】
その結果、低温ＬＴ側の場合に、高抵抗部Ｒ１、Ｒ２の抵抗が低下し、インバータ部２２、２３の駆動能力が過剰となっても、電圧を低減された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ部２２、２３の駆動能力を低下できるため、スイッチング速度を低減できる。一方、高温ＨＴ側の場合に、高抵抗部Ｒ１、Ｒ２の抵抗が上昇し、インバータ部２２、２３の駆動能力が不足となっても、電圧を増加された内部電源電圧Ｖ３がＳＲＡＭセル１２に供給され、インバータ部２２、２３の駆動能力を増加できるため、スイッチング速度を増大できる（図１０）。
【００６４】
以上の動作により、低温ＬＴ側のスイッチング速度を低減でき、高温ＨＴ側のスイッチング速度を増大できることにより、ＳＲＡＭセル１２の低温ＬＴ側から高温ＨＴ側にわたるスイッチング速度を均一化でき、信頼性を向上できる。また、インバータ部２２、２３の低温ＬＴ側の駆動能力を低下でき、高温ＨＴ側の駆動能力を増加できることにより、低温ＬＴ側から高温ＨＴ側にわたるインバータ部２２、２３の駆動能力の不足・過剰状態を解消して、駆動能力を均一化でき、信頼性を向上できる。
【００６５】
このように、上記第１の実施形態におけるポリシリコンと反対の温度−抵抗値特性を示すシリコンにより高抵抗部Ｒ１、Ｒ２が形成されている場合であっても、スイッチング速度を均一化することができ、信頼性を向上できる。そのため、高抵抗部Ｒ１、Ｒ２の選択性を向上できる点で有効である。
【００６６】
以上、第１および第２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６７】
【図１】この発明の第１の実施形態に係る半導体装置を模式的に示すブロック図。
【図２】図１中のＳＲＡＭセルを模式的に示す平面図。
【図３】図２のＳＲＡＭセルの等価回路図。
【図４】高抵抗部がポリシリコンにより形成されている場合の温度−抵抗値特性を示す図。
【図５】温度変化が生じた場合における、第１の実施形態に係る半導体装置の内部電源補償回路の動作を示す図。
【図６】温度変化が生じた場合における、第１の実施形態に係るＳＲＡＭセルのスイッチング速度を示す図。
【図７】第１の実施形態に係る半導体装置の内部電源補償回路の動作がなかった場合におけるＳＲＡＭセルの、内部電圧−スイッチング速度特性を示す図。
【図８】第２の実施形態に係る半導体装置の高抵抗部がシリコンにより形成されている場合の温度−抵抗値特性を示す図。
【図９】温度変化が生じた場合における、第２の実施形態に係る半導体装置の内部電源補償回路の動作を示す図。
【図１０】温度変化が生じた場合における、第２の実施形態に係る半導体装置のＳＲＡＭセルのスイッチング速度を示す図。
【符号の説明】
【００６８】
１１…ＳＲＡＭ、１２…ＳＲＡＭセル、１３…内部電源回路、１４…内部電圧補償回路、１５…内部電圧回路、１６…検知回路、１７…外部電源回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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