(57)【要約】【課題】本来の論理機能のための論理回路に加えて、論理機能とは関係のないテスト用のプロービング回路が設けられた半導体装置を提供する。【解決手段】  半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備えている。前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。【選択図】  図１０
2006324443.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理回路を有し、所定の論理機能を達成する論理回路部と、
前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路とを備え、
前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の論理回路はブロック指定に基づいて複数の回路ブロックに分けられ、
前記複数の論理回路のうちの少なくとも１つの指定論理回路または前記複数の回路ブロックのうちの少なくとも１つの指定回路ブロックに対して前記プロービング回路が設けられている
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記プロービング回路の前記拡散層は、前記ＬＶＰ法で使用されるレーザービームの径以上のサイズを有している
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記プロービング回路は、前記拡散層を含む、バッファ回路、インバータ回路、ＡＮＤ回路、ＮＡＤ回路、ＯＲ回路、ＮＯＲ回路、スリーステートバッファ回路、フリップ・フロップ回路、及びラッチ回路のうちのいずれかである
半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置において、
前記半導体装置が複数の前記プロービング回路を有するとき、異なる種類の前記プロービング回路が使用される
半導体装置。
【請求項６】
請求項１乃至３のいずれかに記載の半導体装置において、
前記プロービング回路は複数のトランジスタを含むＡＮＤ回路であり、
前記ＡＮＤ回路の入力の１つは前記論理回路部に接続され、前記ＡＮＤ回路の入力の他の１つはモード信号に接続され、前記モード信号は前記ＬＶＰ法による測定時に出力され、前記モード信号に応答して前記複数のトランジスタのうちの少なくとも１つは活性化され、前記活性化されたトランジスタの前記拡散層が前記ＬＶＰ法による測定に使用される
半導体装置。
【請求項７】
請求項１乃至３のいずれかに記載の半導体装置において、
前記プロービング回路は複数のトランジスタを含むＡＮＤ回路であり、
前記ＡＮＤ回路の入力の１つは前記論理回路部に接続され、前記ＡＮＤ回路の入力の他の１つは接地あるいは電源に接続されて、前記複数のトランジスタのうちの少なくとも１つは活性化され、前記活性化されたトランジスタの前記拡散層が前記ＬＶＰ法による測定に使用される
半導体装置。
【請求項８】
複数の論理回路を有し、所定の論理機能を達成する論理回路部と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路とを備え、前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される半導体装置の設計支援装置であって、
前記論理回路部の回路構成を示すデータを格納するネットリストと、
前記論理回路部のレイアウトを示す第１レイアウトのデータを格納するレイアウトデータベースと、
出力ユニットと、
入力ユニットと、
前記ネットリストを参照して前記回路構成データに基づいて前記出力ユニットに前記論理回路部の構成を表示し、前記入力ユニットからの指示に基づいて前記論理回路部の一部を指定部として指定し、指定プロービング回路を前記第１レイアウトの前記指定部に自動的に配置し、配線して第２レイアウトを生成し、前記第２レイアウトを前記出力ユニットに出力する処理装置と
を具備する半導体装置の設計支援装置。
【請求項９】
請求項８に記載の半導体装置の設計支援装置において、
前記指定プロービング回路は、複数のプロービング回路の中から選択されたプロービング回路である半導体装置の設計支援装置。
【請求項１０】
請求項８又は９に記載の半導体装置の設計支援装置において、
前記複数の論理回路はブロック指定に基づいて複数の回路ブロックに分けられ、
前記複数の論理回路のうちの少なくとも１つまたは前記複数の回路ブロックのうちの少なくとも１つが前記指定部として指定される
半導体装置の設計支援装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の半導体装置の設計支援装置において、
論理回路を含む複数の回路素子の各々のサイズと遅延時間を示す部品情報、及び前記プロービング回路のサイズと遅延時間を示す部品情報を格納する部品データベースを更に具備し、
前記処理装置は、前記部品データベースを参照して前記第２レイアウトに基づいて、タイミング検証を行う
半導体装置の設計支援装置。
【請求項１２】
請求項１１に記載の半導体装置の設計支援装置において、
前記処理装置は、タイミング検証の結果、前記第２レイアウトの特定部位でタイミング条件を満たさないとき、前記特定部位が前記タイミング条件を満たすように前記第２レイアウトを変更するレイアウト修正処理を実行する
半導体装置の設計支援装置。
【請求項１３】
請求項１２に記載の半導体装置の設計支援装置において、
前記レイアウト修正処理は、前記特定部位における前記論理回路の同じ論理機能を有する他の論理回路への変更、前記論理回路の配置位置の変更、前記配置されたプロービング回路の削除のうちのいずれかの処理である
半導体装置の設計支援装置。
【請求項１４】
請求項８乃至１３のいずれかに記載の半導体装置の設計支援装置において、
前記処理装置は、前記入力ユニットからの信号名、または座標の入力に基づいて前記指定部を指定する
半導体装置の設計支援装置。
【請求項１５】
請求項１４に記載の半導体装置の設計支援装置において、
前記処理装置は、前記入力ユニットからの非配置ブロック名の入力に基づいて、非配置回路ブロックを指定し、前記論理回路部内の、前記非配置回路ブロック以外の回路ブロックを前記指定部として指定する
半導体装置の設計支援装置。
【請求項１６】
請求項１５に記載の半導体装置の設計支援装置において、
前記処理装置は、前記入力ユニットからの非配置信号名の入力に基づいて非配置信号線を指定し、前記論理回路部内の、前記非配置信号線以外の信号線を前記指定部として指定する
半導体装置の設計支援装置。
【請求項１７】
請求項１４乃至１６のいずれかに記載の半導体装置の設計支援装置において、
前記処理装置は、前記指定部内の前記論理回路の出力側、及び前記回路ブロックの入力側または出力側に前記プロービング回路を挿入する
半導体装置の設計支援装置。
【請求項１８】
請求項８乃至１７のいずれかに記載の前記処理装置の処理機能を達成するための、計算機により実行可能なプログラム。
【請求項１９】
複数の論理回路を有し、所定の論理機能を達成する論理回路部と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路とを備え、前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される半導体装置の設計支援方法であって、
ネットリストに基づいて出力ユニットに論理回路部の構成を表示することと、
入力ユニットからの指示に応答して、少なくとも１つの論理回路、あるいは少なくとも１つの論理回路を含む、少なくとも１つの回路ブロックを指定部として指定することと、
前記回路構成の第１レイアウトの前記指定部に指定プロービング回路を自動的に配置して配線して第２レイアウトを生成すること
を具備する半導体装置の設計支援方法。
【請求項２０】
請求項１９に記載の半導体装置の設計支援方法において、
部品データベースを参照して複数のプロービング回路のうちの１つを指定プロービング回路として指定することを更に具備する半導体装置の設計支援方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の設計支援方法において、
前記回路構成内の各論理回路と各配線とに基づいて前記第２レイアウトのタイミング検証を行うこと
を更に具備する半導体装置の設計支援方法。
【請求項２２】
請求項２１に記載の半導体装置の設計支援方法において、
前記タイミング検証の結果、前記第２レイアウトの特定部位でタイミング条件を満たさないとき、前記特定部位が前記タイミング条件を満たすように、前記第２レイアウトを変更するレイアウト修正処理を実行すること
を更に具備する半導体装置の設計支援方法。
【請求項２３】
請求項２２に記載の半導体装置の設計支援方法において、
前記レイアウト修正処理は、前記特定部位における前記論理回路の同じ論理機能を有する他の論理回路への変更、前記論理回路の配置位置の変更、前記配置されたプロービング回路の削除のうちのいずれかの処理である
半導体装置の設計支援方法。
【請求項２４】
請求項１９乃至２３のいずれかに記載の半導体装置の設計支援方法において、
前記指定部として指定することは、
前記入力ユニットからの信号名、または座標の入力に基づいて前記少なくとも１つの論理回路を、又は配置ブロック名の入力に基づいて前記少なくとも１つの回路ブロックを前記指定部として指定すること
を具備する半導体装置の設計支援方法。
【請求項２５】
請求項２４記載の半導体装置の設計支援方法において、
前記指定部として指定することは、
前記入力ユニットからの非配置ブロック名の入力に基づいて、非配置回路ブロックを指定することと、
前記回路構成内の、前記非配置回路ブロック以外の回路ブロックを前記指定部として指定すること
を更に具備する半導体装置の設計支援方法。
【請求項２６】
請求項２５に記載の半導体装置の設計支援方法において、
前記指定部として指定することは、
前記入力ユニットからの非配置信号名の入力に基づいて非配置信号線を指定することと、
前記回路構成内の、前記非配置信号線以外の信号線を前記指定部として指定すること
を更に具備する半導体装置の設計支援方法。
【請求項２７】
請求項２４乃至２６のいずれかに記載の半導体装置の設計支援方法において、
前記第２レイアウトを生成することは、
前記指定部の前記論理回路の出力側及び前記回路ブロックの入力側または出力側に前記プロービング回路を挿入すること
を具備する半導体装置の設計支援方法。
【請求項２８】
請求項１９乃至２７のいずれかに記載の半導体装置の設計支援方法を実現するための、計算機により実行可能なプログラム。
【請求項２９】
半導体装置の最終レイアウトを設計することと、前記半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路とを備え、前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用され、
前記レイアウトに従って、前記半導体装置を製造することとを具備し、
前記設計することは、
複数のセルの各々を配置し、配線して第１レイアウトを決定することと、
前記第１レイアウトに前記プロービング回路を配置して配線して第２レイアウトを決定することと、
前記第２レイアウトのタイミング検証を行い、前記最終レイアウトを決定することと
を具備する半導体装置の製造方法。
【請求項３０】
複数の論理回路を有し、所定の論理機能を達成する論理回路部と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路とを備える半導体装置を提供することと、前記プロービング回路は、前記所定の論理機能とは関係が無く、
レーザービームを集光して、前記論理回路部に接続された前記プロービング回路内のトランジスタの拡散層に照射することと、
前記拡散層から反射されるレーザービームから得られる信号に基づいて、前記論理回路部の動作を検証することと
を具備する半導体装置の動作検証方法。
【請求項３１】
請求項３０に記載の半導体装置の動作検証方法において、
前記プロービング回路の前記拡散層は、前記レーザービームの径以上のサイズを有している
半導体装置の動作検証方法。
【請求項３２】
複数の素子から構成される論理回路と、
前記複数の素子のうち少なくとも１つの素子の出力に接続されたプロービング回路を備え、
前記プロービング回路の拡散層は前記少なくとも１つの素子の拡散層よりも大きく形成されている半導体装置。
【請求項３３】
請求項３２に記載の半導体装置において、
前記プロ−ビンク回路の出力は他の素子に接続されていない
半導体装置。
【請求項３４】
請求項３２に記載の半導体装置において、
前記プロービング回路は、プローブモード時に活性化され、通常動作モード時には非活性とされている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、半導体装置の設計を支援する装置と方法、半導体装置の動作検証方法に関する。
【背景技術】
【０００２】
特開平５−２５６９１７号公報には、電子ビーム（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ：ＥＢ）法を用いて半導体装置を解析する技術が開示されている（特許文献１参照）。ＥＢ法では、パッケージを開封し、解析対象信号が最上位配線層でない場合には配線層を引き出すことが必要となる。配線層の引き出し作業は、ＬＳＩが多層化されている場合には非常に困難であり、引き出せたとしてもＥＢ法のための配線追加のため、配線遅延が大きく、実タイミングと異なってしまう場合がある。
【０００３】
この問題を解決するために、半導体装置の基板側からレーザビームを照射し、内部信号の波形を観測するＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｅ）法が開発されている。このＬＶＰ法で観測されるのは、拡散層のキャリア濃度である。図１は、ＬＶＰ法による半導体装置の測定例を示している（Ｃｏｍｐａｓｉｒｏｎ  ｏｆ  Ｌａｓｅｒ  ａｎｄ  Ｅｍｉｓｓｉｏｎ  Ｂａｓｅｄ  Ｏｐｔｉｃａｌ  Ｐｒｏｂｅ  Ｔｅｃｈｎｉｑｕｅｓ、  非特許文献１参照）。図１を参照して、所定の論理動作を実現するための半導体装置の一部の断面を示している。この従来例の半導体装置は、０．１８μｍルールに基づいている。ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタが直列に接続され、ＰチャンネルＭＯＳトランジスタはＮウェル１０２内に形成され、ＮチャンネルＭＯＳトランジスタはＰ基板１１０に形成されている。ＰチャンネルＭＯＳトランジスタのドレイン１１３とＮチャンネルＭＯＳトランジスタのドレイン１１２は導体１１６により接続され、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのゲートに供給される信号に基づく信号を出力している。
【０００４】
図１を参照して、光源から放出されたレーザービームは、半透過膜を通過し、対物レンズにより絞られて半導体装置に照射される。半導体装置は、０．９〜２．５μｍの光に対して透明であり、照射されたレーザービームは半導体装置の内部に侵入する。対物レンズで絞られたレーザービームはＮチャンネルＭＯＳトランジスタのドレインの拡散層１１２に照射されている。ドレイン１１２の拡散層内のキャリア濃度に従って、照射レーザービームの強度が変調される。強度変調されたレーザービームは対物レンズを介して半透過膜に供給され、そこで反射されて検出器（図示せず）に入射される。検出器は、強度変調されたレーザービームから信号を検出し、検出された信号から論理回路の動作を確認することができる。
【０００５】
このように、従来では、半導体装置の論理回路の一部の拡散層にレーザービームを照射することにより、論理回路の動作の確認が行われていた。これは、半導体装置が０．１８μｍルールに従って設計されていたので可能であった。しかしながら、現在では、更に設計ルールは微細になっており、拡散層のサイズも小さくなっている。この場合、レーザービームを絞るにも限界があり、例えば、サイズの小さいトランジスタが隣接して配置されている場合、目標のトランジスタ以外の他のトランジスタの拡散層にもレーザビームが照射されてしまい、所望の個所の波形が観測できなくなってきている。
【０００６】
【特許文献１】特開平５−２５６９１７号公報
【非特許文献１】”Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  Ｌａｓｅｒ  ａｎｄ  Ｅｍｉｓｓｉｏｎ  Ｂａｓｅｄ  Ｏｐｔｉｃａｌ  Ｐｒｏｂｅ  Ｔｅｃｈｎｉｑｕｅｓ”  ｂｙ  Ｗ．Ｌ．Ｓｔｅｖｅｎ，ｅｔ  ａｌ．（http://www.nptest.com/assets/about/pdf/probe_comparison_laser_emission_2001.pdf）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、本来の論理機能のための論理回路に加えて、論理機能とは関係のないテスト用のプロービング回路が設けられた半導体装置とその製造方法、半導体装置の設計を支援する装置と方法、半導体装置の動作検証方法を提供することにある。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］の項での説明に使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明を実施するための最良の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の第１の観点では、半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備えている。前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。こうして、半導体装置の設計ルールが微細になっても、テスト専用の回路部が設けられているので、高い信頼性をもって半導体装置の動作を検証することが可能となる。
【００１０】
ここで、前記複数の論理回路はブロック指定に基づいて複数の回路ブロック（ＢＬＫ１〜ＢＬＫ３）に分けられ、前記複数の論理回路のうちの少なくとも１つの指定論理回路または前記複数の回路ブロックのうちの少なくとも１つの指定回路ブロックに対して前記プロービング回路が設けられている。こうして、論理回路単位ばかりではなく、任意に指定される回路ブロック単位で半導体装置の動作を検証することが可能である。
【００１１】
また、前記プロービング回路の前記拡散層は、前記ＬＶＰ法で使用されるレーザービームの径以上のサイズを有していることが好ましい。これにより、他のトランジスタ、あるいは論理回路に影響を与えることなく、半導体装置の動作の検証が可能となる。
【００１２】
ここで、前記プロービング回路は、前記拡散層を含む、バッファ回路、インバータ回路、ＡＮＤ回路、ＮＡＤ回路、ＯＲ回路、ＮＯＲ回路、スリーステートバッファ回路、フリップ・フロップ回路、及びラッチ回路のうちのいずれであってもよい。また、１つの半導体装置内に、異なる種類のプロービング回路が使用されてもよい。これにより、プロービング回路をスペアセルとして使用することが可能となり、歩留まりが向上することになる。同時に、配線層のマスクの改版だけで不具合の修正が可能となります。このように、修正が可能となり、修正コストを削減することができます。
【００１３】
また、前記プロービング回路が複数のトランジスタを含むＡＮＤ回路でああるとき、前記ＡＮＤ回路の入力の１つは前記論理回路部に接続され、前記ＡＮＤ回路の入力の他の１つはモード信号に接続されていてもよい。前記モード信号は前記ＬＶＰ法による測定時に出力され、前記モード信号に応答して前記複数のトランジスタのうちの少なくとも１つは活性化され、前記活性化されたトランジスタの前記拡散層が前記ＬＶＰ法による測定に使用される。あるいは、前記ＡＮＤ回路の入力の１つは前記論理回路部に接続され、前記ＡＮＤ回路の入力の他の１つは接地あるいは電源に接続されて、前記複数のトランジスタのうちの少なくとも１つは活性化され、前記活性化されたトランジスタの前記拡散層が前記ＬＶＰ法による測定に使用されてもよい。
【００１４】
本発明の他の観点では、半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備え、前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。そのような半導体装置の設計支援装置は、前記論理回路部の回路構成を示すデータを格納するネットリスト（８）と、前記論理回路部のレイアウトを示す第１レイアウトのデータを格納するレイアウトデータベース（１２）と、出力ユニット（６）と、入力ユニット（４）とを具備している。処理装置（２）は、前記ネットリストを参照して前記回路構成データに基づいて前記出力ユニットに前記論理回路部の構成を表示し、前記入力ユニットからの指示に基づいて前記論理回路部の一部を指定部として指定し、指定プロービング回路を前記第１レイアウトの前記指定部に自動的に配置し、配線して第２レイアウトを生成し、前記第２レイアウトを前記出力ユニットに出力する。こうして、指定された部位にプロービング回路を自動的に配置し、配線することができる。
【００１５】
ここで、前記指定プロービング回路は、複数のプロービング回路の中から選択されたプロービング回路であってもよい。こうして、論理回路内に複数種類のプロービング回路を配置することができる。プロービング回路が動作の検証時にはそのまま使用されるが、その後においては、スペアセルとして扱うことができる。
【００１６】
また、前記複数の論理回路がブロック指定に基づいて複数の回路ブロック（ＢＬＫ１〜ＢＬＫ３）に分けられるとき、前記複数の論理回路のうちの少なくとも１つまたは前記複数の回路ブロックのうちの少なくとも１つが前記指定部として指定される。これにより、論理回路単位あるいは回路ブロック単位でプロービング回路を挿入できることになり、動作検証の効率が向上する。
【００１７】
また、設計支援装置は、論理回路を含む複数の回路素子の各々のサイズと遅延時間を示す部品情報、及び前記プロービング回路のサイズと遅延時間を示す部品情報を格納する部品データベースを更に具備し、前記処理装置は、前記部品データベースを参照して前記第２レイアウトに基づいて、タイミング検証を行う。前記処理装置は、タイミング検証の結果、前記第２レイアウトの特定部位でタイミング条件を満たさないとき、前記特定部位が前記タイミング条件を満たすように前記第２レイアウトを変更するレイアウト修正処理を実行する。こうして、プロービング回路を残したまま半導体装置が製造されたとしても、プロービング回路は半導体装置の本来の動作に影響しない。また、前記レイアウト修正処理は、前記特定部位における前記論理回路の同じ論理機能を有する他の論理回路への変更、前記論理回路の配置位置の変更、前記配置されたプロービング回路の削除のうちのいずれかの処理であってもよい。
【００１８】
また、前記処理装置は、前記入力ユニットからの信号名、または座標の入力に基づいて前記指定部を指定する。前記処理装置は、前記入力ユニットからの非配置ブロック名の入力に基づいて、非配置回路ブロックを指定し、前記論理回路部内の、前記非配置回路ブロック以外の回路ブロックを前記指定部として指定する。前記処理装置は、前記入力ユニットからの非配置信号名の入力に基づいて非配置信号線を指定し、前記論理回路部内の、前記非配置信号線以外の信号線を前記指定部として指定する。このとき、前記処理装置は、前記指定部内の前記論理回路の出力側、及び前記回路ブロックの入力側または出力側に前記プロービング回路を挿入する。
【００１９】
前記処理装置の上記処理機能は、プログラムに基づいて達成されてもよい。
【００２０】
本発明の他の観点では、半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備えている。前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。このような半導体装置の設計支援方法は、ネットリストに基づいて出力ユニットに論理回路部の構成を表示することと、入力ユニットからの指示に応答して、少なくとも１つの論理回路、あるいは少なくとも１つの論理回路を含む、少なくとも１つの回路ブロックを指定部として指定することと、前記回路構成の第１レイアウトの前記指定部に指定プロービング回路を自動的に配置して配線して第２レイアウトを生成することにより達成される。
【００２１】
半導体装置の設計支援方法は、部品データベースを参照して複数のプロービング回路のうちの１つを指定プロービング回路として指定することにより達成されてもよい。
【００２２】
また、前記回路構成内の各論理回路と各配線とに基づいて前記第２レイアウトのタイミング検証を行うことにより達成されてもよい。前記タイミング検証の結果、前記第２レイアウトの特定部位でタイミング条件を満たさないとき、前記特定部位が前記タイミング条件を満たすように、前記第２レイアウトを変更するレイアウト修正処理が実行されることが望ましい。前記レイアウト修正処理は、前記特定部位における前記論理回路の同じ論理機能を有する他の論理回路への変更、前記論理回路の配置位置の変更、前記配置されたプロービング回路の削除のうちのいずれかの処理であることが好ましい。
【００２３】
前記指定部として指定することは、前記入力ユニットからの信号名、または座標の入力に基づいて前記少なくとも１つの論理回路を、又は配置ブロック名の入力に基づいて前記少なくとも１つの回路ブロックを前記指定部として指定することにより達成されてもよい。
【００２４】
また、前記指定部として指定することは、前記入力ユニットからの非配置ブロック名の入力に基づいて、非配置回路ブロックを指定することと、前記回路構成内の、前記非配置回路ブロック以外の回路ブロックを前記指定部として指定することにより達成されてもよい。また、前記指定部として指定することは、前記入力ユニットからの非配置信号名の入力に基づいて非配置信号線を指定することと、前記回路構成内の、前記非配置信号線以外の信号線を前記指定部として指定することにより達成されてもよい。
【００２５】
また、前記第２レイアウトを生成することは、前記指定部の前記論理回路の出力側及び前記回路ブロックの入力側または出力側に前記プロービング回路を挿入することにより達成されてもよい。
【００２６】
また、半導体装置の上記設計支援方法は、計算機により実行可能なプログラムにより達成されてもよい。
【００２７】
また、本発明の他の観点では、半導体装置の製造方法は、半導体装置の最終レイアウトを設計することを具備する。前記半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備え、前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。半導体装置の製造方法は、前記レイアウトに従って、前記半導体装置を製造することとを更に具備する。前記設計することは、複数のセルの各々を配置し、配線して第１レイアウトを決定することと、前記第１レイアウトに前記プロービング回路を配置して配線して第２レイアウトを決定することと、前記第２レイアウトのタイミング検証を行い、前記最終レイアウトを決定することとにより達成される。
【００２８】
また、本発明の他の観点では、半導体装置の動作検証方法は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備える半導体装置を提供することを備えている。前記プロービング回路は、前記所定の論理機能とは関係が無い。更に、半導体装置の動作検証方法は、レーザービームを集光して、前記論理回路部に接続された前記プロービング回路内のトランジスタの拡散層に照射することと、前記拡散層から反射されるレーザービームから得られる信号に基づいて、前記論理回路部の動作を検証することとにより達成される。
【００２９】
ここで、前記プロービング回路の前記拡散層は、前記レーザービームの径以上のサイズを有していることが好ましい。
【発明の効果】
【００３０】
本発明によれば、テスト専用の回路部が設けられているので、半導体装置の設計ルールにかかわらず、高い信頼性をもって半導体装置の動作を検証することが可能となる。また、論理回路単位ばかりではなく、任意に指定される回路ブロック単位で半導体装置の動作を検証することが可能である。更に、他のトランジスタ、あるいは論理回路に影響を与えることなく、半導体装置の動作の検証が可能となる。本発明によれば、そのような半導体装置の設計を支援し、それに基づいて半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３１】
以下に添付図面を参照して、本発明による半導体装置と、その設計支援装置について詳細に説明する。
【００３２】
本発明の半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部と、論理回路部に接続されるように設けられたプロービング回路とを備えている。プロービング回路は、上記所定の論理機能とは関係が無く、プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）法で使用される。本発明の半導体装置では、論理回路部の論理回路の拡散層は、設計ルールの微細化によりＬＶＰ法で使用されるレーザービームの径より小さくなっている。そのため、プロービング回路のうち動作チェック時に活性化されるトランジスタの拡散層は、レーザービームの径より大きく、即ち論理回路の拡散層より大きくなっている。これにより、安定して動作を確認することができる。
【００３３】
本発明の設計支援装置は、処理ユニット２、キーボード、マウス等の入力ユニット４、ディスプレイ等の出力ユニット６を備えている。入力ユニット４は、ユーザから入力されるデータや命令を処理ユニット２に出力する。出力ユニット６は、処理ユニット２から出力されるデータや質問を表示する。処理ユニット２は、コンピュータプログラムを実行することにより実現され、機能的には自動配置部２２、自動配線部２４、セル処理部２５、プロービング回路処理部２６、タイミング検証部２８を備えている。自動配置部２２は、処理部２５、２６の制御の下、指定されたセルパターンあるいはプロービング回路パターンを指定位置に自動的に配置する。このとき、自動配置部２２は、配置されるべきセルパターンまたはプロービング回路パターンが配置されるスペースがあるか否か、即ち配置が可能か否かを判断する。配置が不可能の場合には、出力ユニット６を介してユーザーに警告を出力する。自動配線部２４は、処理部２５、２６の制御の下、配置されたセルパターンあるいはプロービング回路パターンを適切に接続する。セル処理部２５は、セルパターンが指定されたとき、自動配置部２２と自動配線部２４を順番に起動する。プロービング回路処理部２６は、プロービング回路パターンが指定されたとき、自動配置部２２と自動配線部２４を順番に起動する。セルパターンとプロービング回路パターンの配置と配線が終了したとき、タイミング検証部２８が起動される。
【００３４】
また、設計支援装置は、ネットリスト８、部品データベース１０、レイアウトデータベース１２、セルデータベース１４を備え、それらは設計支援装置２に接続されている。ネットリスト８は、半導体装置の論理回路部を構成する部品とその接続関係を示すデータを格納している。部品データベース１０は、半導体装置の論理回路部の部品（構成要素）の各々のデータを格納している。部品には、論理回路ばかりでなく、配線も含まれ、また、本発明に関連するプロービング回路も含まれている。部品データは、駆動能力、動作（遅延）時間等を含んでいる。セルデータベース１４は、部品データベース１０に格納されている部品に対応するセルパターン及びプロービング回路パターンを格納している。レイアウトデータベース１２は、半導体装置の論理回路部のレイアウトデータを格納している。
次に、図３を参照して、本発明の半導体装置の製造方法について説明する。ステップＳ２では、所定の論理機能を達成する論理回路部のセルが自動的に配置され、配線される。詳細には、セル処理部２５は、自動配置部２２と自動配線部２４を起動する。自動配置部２２は、ネットリスト８を参照して、論理回路部を構成する部品の各々を決定し、各部品に基づいてセルデータベース１４を参照して各部品に対応するセルパターンを獲得し、そのセルパターンを指定された位置に配置する。自動配線部２４は、ネットリスト８を参照して、配置されたセルパターンを自動的に配線する。この例では、セルは自動的に配置され、自動的に配線されるが、手動で配置され、配線されてもよい。上記の処理は、ネットリスト８に格納されている回路構成データの全部品について実行される。こうして作成された半導体装置のための論理回路部レイアウトはレイアウトデータベース１２に格納される。
【００３５】
その後、ステップＳ４では、プロービング回路が自動的に配置され、配線される。詳細には、プロービング回路処理部２６は、自動配置部２２と自動配線部２４を起動する。自動配置部２２は、ネットリスト８を参照して、回路構成データを出力ユニット６に表示する。自動配置部２２は、入力ユニット４から入力されるユーザーの指示に従って、プロービング回路パターンが挿入されるべき個所、即ち挿入指定部を決定する。その後、セルデータベース１４を参照して、プロービング回路パターンを決定し、レイアウトデータベース１２から上記で作成された論理回路部レイアウトを読み出し、その上にプロービング回路パターンを重畳する。続いて、自動配線部２４は、ネットリスト８を参照して、配置されたセルパターンを論理回路部に自動的に配線する。以上の処理を通りして、プロービング回路レイアウトが作成され、レイアウトデータベース１２に格納される。
プロービング回路レイアウトが作成されると、タイミング検証部２８が起動される。
【００３６】
タイミング検証部２８は、ネットリスト８、部品データベース、レイアウトデータベース１２を参照して、論理回路部の各部に対して予め決められたタイミング条件を満たすか否かを判定する。タイミング条件を満たさない部分に対してはタイミング修正処理が実行される。論理回路部の各部がタイミング条件を満たすとき、そのときのレイアウトを最終レイアウトとしてレイアウトデータベース１２に格納する。
【００３７】
その後、ステップＳ６で、最終レイアウトに基づいて、種々のマスクが製作され、それらを用いて半導体装置が製造される。
【００３８】
次に、図４を参照して、設計支援装置による半導体装置の設計の詳細について説明する。図４に示されるように、ステップＳ２において、上記のように、半導体装置の論理回路部のための論理回路部レイアウトが作成され、レイアウトデータベース１２に格納される。その後、ステップＳ１１からのプロセスでプロービング回路パターンの配置と配線が以下のように実行される。
【００３９】
ステップＳ１１では、プロービング回路処理部２６が起動される。プロービング回路処理部２６は、プロービング回路が挿入されるべき個所、即ち挿入指定部を決定する。そのために、プロービング回路処理部２６は、ネットリスト８から回路構成データを読み出し、それに基づいて回路図を出力ユニット６上に表示して、プロービング回路が挿入されるべき個所あるいはブロックと、挿入されるべきではない個所あるいはブロックをユーザーに尋ねる。こうして、ステップＳ１１では、次にステップＳ１２，Ｓ１８，Ｓ２４のいずれを選択してもよい。
【００４０】
ステップＳ１２で、ユーザーは、入力ユニット４からプロービング回路が挿入されるべき配線上の信号名を入力することができる。あるいは、入力ユニット４からプロービング回路がその出力側に挿入されるべき論理回路を指定する。このとき、出力ユニット６上に表示されている回路構成内の論理回路、あるいは配線をクリックすることにより、その論理回路あるいは配線を指定してもよい。また、このとき、少なくとも１つの論理回路を含む回路ブロックを指定してもよい。あるいは、例えば、マウスにより範囲を指定し、その範囲内の全ての信号あるいは配線を指定してもよい。回路ブロックが指定されるときは、その回路ブロックの各入力端子と各出力端子にプロービング回路が追加される。回路ブロックは、例えばマウスをクリックしたままでカーソルをドローすることにより、指定されることができる。こうして、任意に回路ブロックを指定することができる。以上の処理では、複数の信号名、複数の論理回路、複数の回路ブロックが指定されることができる。また、回路ブロックは、ユーザーが指定するだけでなく、例えばマクロを単位としてもよい。
【００４１】
上記の例では、予め決められたプロービング回路が挿入指定部に挿入されることになる。しかしながら、挿入指定部毎に異なるプロービング回路が挿入されてもよい。その場合、信号名、論理回路、あるいは回路ブロックが指定されたとき、プロービング回路処理部２６は、部品データベース１０を参照して、複数のプロービング回路を出力ユニット６に表示し、挿入されるべきプロービング回路をユーザーが指定してもよい。これにより、後述するように、プロービング回路をスペアセルとして使用することができる。
【００４２】
次に、ステップＳ１４で、プロービング回路処理部２６は、信号名、論理回路、あるいは回路ブロックの指定が完了したか否かをユーザーに尋ねる。ユーザーから入力ユニット４を介して完了ではないと回答がある場合、ステップＳ１１が再び実行される。
【００４３】
次に、ステップＳ１８が実行されたとする。ステップＳ１８では、プロービング回路が挿入されるべきではない回路ブロックが、ステップＳ１２と同様にして指定される。ステップＳ１８の処理では、複数の回路ブロックが指定されることができる。
【００４４】
続いて、上記と同様に、ステップＳ１４が実行される。ステップＳ１４で、プロービング回路処理部２６は、信号名、論理回路、あるいは回路ブロックの指定が完了したか否かをユーザーに尋ねる。ユーザーから入力ユニット４を介して完了ではないと回答がある場合、ステップＳ１１が再び実行される。
【００４５】
次に、ステップＳ１１でステップＳ２４が選択され、実行されたとする。ステップＳ２４では、プロービング回路が挿入されるべきではない信号あるいは配線が、ステップＳ１２と同様にして指定される。以上の処理では、複数の信号または配線が指定されることができる。
【００４６】
続いて、上記と同様に、ステップＳ１４が実行される。ステップＳ１４で、プロービング回路処理部２６は、信号名、論理回路、あるいは回路ブロックの指定が完了したか否かをユーザーに尋ねる。ユーザーから入力ユニット４を介して完了ではないと回答がある場合、ステップＳ１１が再び実行される。完了との回答を得ると、次にステップＳ２６が実行される。
【００４７】
このように、ステップＳ１２，Ｓ１８，Ｓ２４の各々は、１回だけ実行されてもよいし、複数回実行されてもよい。また、例えば、ステップＳ１２の後に、ステップＳ１８が実行され、その後再びステップＳ１２が実行されてもよい。こうして、任意にプロービング回路が挿入されるべき個所、論理回路、あるいは回路ブロックが指定される。
【００４８】
ステップＳ２６では、プロービング回路処理部は、ユーザーに以下のいずれの挿入モードを選択するかを尋ねる。挿入モード１では、プロービング回路が挿入可能な場合に、プロービング回路が挿入される部位の論理が、既にプロービング回路が挿入された部位の論理と等価であるか否かを判断することなく、プロービング回路が挿入指定部に常に挿入される。挿入モード２では、プロービング回路が挿入可能な場合に、プロービング回路が挿入される部位の論理が、既にプロービング回路が挿入された部位の論理と等価である場合には、プロービング回路は常に挿入されない。挿入モード３では、プロービング回路が挿入される部位の論理が、既にプロービング回路が挿入された部位の論理と等価である場合でも、挿入が可能であればプロービング回路が挿入される。挿入モード４では、プロービング回路が挿入される部位の論理が、既にプロービング回路が挿入された部位の論理と等価である場合、プロービング回路が挿入されるべきか否かがインタラクティブに決定される。以上の４つの挿入モードのうち１つが選択される。
【００４９】
続いて、プロービング回路処理部２６は、自動配置部２２と自動配線部２４を駆動する。自動配置部２２は、ネットリスト８、セルデータベース１４、レイアウトデータベース１２を参照して、プロービング回路パターンを論理回路部レイアウトに挿入する。同時にネットリスト８の回路構成データにもプロービング回路が追加される。
【００５０】
図５は、信号名だけが指定された場合のプロービング回路の挿入の例を示している。図５に示される回路構成では、２つの回路ブロックＢＬＫ１、ＢＬＫ２が示されているが、これは便宜上のものであり、実際には指定されていない。ステップＳ１２では、論理回路Ｃ１１の出力が指定され、プロービング回路ＰＢ１が論理回路Ｃ１１の出力側に追加されている。図６は、回路ブロックだけが指定された場合のプロービング回路の挿入の例を示している。図６に示される回路構成では、２つの回路ブロックＢＬＫ１、ＢＬＫ２が示されているが、ステップＳ１２では回路ブロックＢＬＫ１だけが指定されている。プロービング回路ＰＢ２〜ＰＢ４が回路ブロックＢＬＫ１の入力端子と出力端子に追加されている。
【００５１】
図７は、プロービング回路が挿入されるべきではない回路ブロックが指定された場合のプロービング回路の挿入の例を示している。図７に示される回路構成では、３つの回路ブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３が示されている。例えば、これらのうち、ステップＳ１２で３つの回路ブロックが指定されたが、ステップＳ１８で回路ブロックＢＬＫ２が指定された場合である。図７では、回路ブロックＢＬＫ１と回路ブロックＢＬＫ３の各々の各入力端と各出力端にプロービング回路ＰＢ２〜ＰＢ７が挿入されている。回路ブロックＢＬＫ１の出力端は回路ブロックＢＬＫ３の入力端に接続されている。従って、対応する端子では、論理は等価である。しかしながら、プロービング回路が挿入されているのは、上述の挿入モード１〜４のうちのモード３以外が指定されている場合であることが分かる。
【００５２】
図８は、プロービング回路が挿入されるべきではない信号だけが指定された場合のプロービング回路の挿入の例を示している。図８に示される回路構成では、３つの回路ブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３が示されている。図８では、回路ブロックＢＬＫ１内の論理回路Ｃ１１の出力信号あるいは出力配線が、プロービング回路が挿入されるべきではない信号あるいは配線として指定されている。こうして、回路ブロックＢＬＫ１〜ＢＬＫ３の各々の各入力端と各出力端、及び回路ブロックＢＬＫ１〜ＢＬＫ３の各々内の回路にプロービング回路ＰＢ２〜ＰＢ１４が挿入されている。ここで、回路ブロックＢＬＫ１の出力端は回路ブロックＢＬＫ３の入力端に接続されている。従って、対応する端子では、論理は等価である。しかしながら、プロービング回路が挿入されているのは、上述の挿入モード１〜４のうちのモード３以外が指定されている場合であることが分かる。
【００５３】
図９は、図８と同様であるが、回路ブロックＢＬＫ２とＢＬＫ３の入力端にはプロービング回路が挿入されていない。回路ブロックＢＬＫ２とＢＬＫ３の入力端は回路ブロックＢＬＫ１の出力端に接続されている。これは、上記の挿入モード３が実行された場合を示している。
【００５４】
続いて、ステップＳ２６が実行された後、ステップＳ２８が実行される。ステップＳ２８では、プロービング回路処理部２６は、タイミング検証部２８を起動する。タイミング検証部２８は、ネットリスト８、部品データベース１０、レイアウトデータベース１２を参照して論理回路部の各部のタイミング検証を行う。ステップＳ３０でタイミング検証がＯＫと判断されたときには、設計は完了する。
【００５５】
ステップＳ３０で、ある部位のタイミングが対応するタイミング条件を満たさないと判定されたときには、ステップＳ３２で違反個所がタイミング条件を満たすように、回路修正処理が実行される。回路修正処理では、配線を含めて回路が修正される。あるいはプロービング回路が取り替えられ、あるいは削除される。この処理は、入力ユニット４を介してユーザーにより実行されてもよいし、あるいは自動的に実行されてもよい。例えば、回路の修正では、プロービング回路の配置位置が変更され、配線が短くされ、あるいはプロービング回路が入力容量がより小さいものに変更される。または、上記のように、プロービング回路が削除される。その後、ステップＳ３４で、タイミング検証部２８は、自動配置部２２と自動配線部２４を起動する。こうして、変更された個所の配置と配線が行われる。その後、処理はステップＳ２８に戻って、上記のステップＳ２８、Ｓ３０が実行される。
【００５６】
次に、プロービング回路について説明する。図１０は、バッファ回路ＢＦ１の出力信号が指定されることによりプロービング回路がバッファ回路ＢＦ１の出力に挿入される例を示している。この例では、プロービング回路はバッファ回路である。しかしながら、プロービング回路はバッファ回路に限られず、どのような論理回路が用いられてもよい。例えば、バッファ回路以外にも、例えば、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、スリーステートバッファ、フリップフロップ回路、ラッチ回路をプロービング回路として使用することが可能である。図１１は、インバータ回路がプロービング回路として使用される例を示している。
【００５７】
図１２は、２入力ＡＮＤ回路がプロービング回路として使用される例を示している。ＡＮＤ回路の１つの入力がバッファ回路ＢＦ１の出力に接続されている。ＡＮＤ回路の他の入力は接地されている。この例では、他方の入力は、接地されているが、電源に接続されていてもよい。いずれの場合でも、バッファ回路ＢＦ１の出力信号の変化に応答するトランジスタの拡散層がＬＶＰ法の対象とされる。図１３は、図１２と同様に、２入力ＡＮＤ回路がプロービング回路として使用される例を示している。ＡＮＤ回路の１つの入力がバッファ回路ＢＦ１の出力に接続されている。ＡＮＤ回路の他の入力にはプローブモード信号が供給されている。プローブモード信号はＬＶＰ法が適用されるとき、外部から、あるいは内部制御信号によりアクティブとされる信号である。ＡＮＤ回路内の、バッファ回路ＢＦ１の出力信号の変化に応答するトランジスタの拡散層がＬＶＰ法の対象とされる。図１２，１３に示される例では、ＡＮＤ回路は、プローブモードでは、ＬＶＰ法のためのプロービング回路として使用される。その測定が終了した後では、不要である。そのため、プロービング回路を他の目的のために使用することが考えられる。例えば、スペアセルとして使用されてもよい。スペアセルとして使用される例が図１４に示されている。
【００５８】
図１４では、バッファ回路ＢＦ１に接続される入力線はそのまま使用される。但し、バッファ回路ＢＦ１からバッファ回路ＢＦ２への配線は、レーザーにより切断される。一方、プローブモード信号線は他の論理回路Ｃ１００の出力に接続される。ＡＮＤ回路の出力は、バッファ回路ＢＦ２の入力に接続される。こうして、半導体装置の製造の途中でバッファ回路ＢＦ２に不良が発生したとしても、プロービング回路としてのＡＮＤ回路を有効に使用することにより、歩留まりを向上させることができる。同時に、配線層のマスクの改版だけで不具合の修正が可能となります。このように、修正が可能となり、修正コストを削減することができます。
【図面の簡単な説明】
【００５９】
【図１】図１は、従来のＬＶＰ法を説明するための図である。
【図２】図２は、本発明の第１実施形態による設計支援装置の構成を示すブロック図である。
【図３】図３は、本発明の半導体装置の製造方法を示す図である。
【図４】図４は、本発明の第１実施形態による設計支援装置の動作を示すフローチャートである。
【図５】図５は、プロービング回路が挿入される例を示す図である。
【図６】図６は、プロービング回路が挿入される例を示す図である。
【図７】図７は、プロービング回路が挿入される例を示す図である。
【図８】図８は、プロービング回路が挿入される例を示す図である。
【図９】図９は、プロービング回路が挿入される例を示す図である。
【図１０】図１０は、バッファがプロービング回路として挿入された例を示す図である。
【図１１】図１１は、インバータがプロービング回路として挿入された例を示す図である。
【図１２】図１２は、ＡＮＤ回路がプロービング回路として挿入された例を示す図である。
【図１３】図１３は、ＡＮＤ回路がプロービング回路として挿入された例を示す図である。
【図１４】図１４は、プロービング回路としてのＡＮＤ回路がスペアセルとして使用される例を示す図である。
【符号の説明】
【００６０】
２：処理ユニット
４：入力ユニット
６：出力ユニット
８：ネットリスト
１０：部品データベース
１２：レイアウトデータベース
１４：セルデータベース
Ｃ１１〜Ｃ３３：論理回路
ＢＬＫ１〜ＢＬＫ３：回路ブロック
ＰＢ１〜ＰＢ１４：プロービング回路
１０１：シリコン半導体基板
１１１〜１１４：拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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