(57)【要約】【課題】  スイッチング電源において、シャットダウンラッチ状態からの復帰時間を短くし、操作性を向上させること。【解決手段】  ＦＥＴ６に流れる電流ＩｐがＩｍａｘを超えた場合、エラーメモリコンデンサ３が端子電圧Ｖｃｓｈまで充電されシャットダウンが発生し端子電圧がＶｃｓｌ以下になるまで、ラッチされる。メインスイッチ１０がＯＦＦされると、ダイオード２４のカソードは抵抗２１によってプルダウンされ、Ｖｋは概略０Ｖとなり、エラーメモリコンデンサ３に充電されている電荷は、ダイオード２４→抵抗２１のルートで迅速に放電され、エラーメモリコンデンサ３の端子電圧は直ちに低下し、Ｖｃｓｌ以下まで引き下げられ、ラッチ状態は解除される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
交流電源出力を整流する整流回路と、
前記整流回路出力に接続される平滑コンデンサと、
前記整流回路出力に接続される電磁変換素子と、
前記電磁変換素子に接続され当該電磁変換素子に流れる電流をオンオフするスイッチング素子と、
前記整流回路、前記平滑コンデンサ、前記電磁変換素子、前記スイッチング素子のうち、少なくとも１つに流れる電流を検出する電流検出回路と、
前記電流検出回路の検出結果に応じた電圧を充電するエラーメモリコンデンサと、
前記スイッチング素子を制御し前記エラーメモリコンデンサの充電電圧が所定電圧になったときは前記スイッチングのスイッチングを停止する制御手段と、
前記整流回路の入力ライン側と前記エラーメモリコンデンサとに接続され、前記交流電源電圧に基づく電圧が前記所定電圧より低くなったときは、前記エラーメモリコンデンサを放電する放電回路とを具えたことを特徴とするスイッチング電源。
【請求項２】
前記交流電源と前記整流回路との接続を遮断する遮断装置を有し、
前記放電回路は、前記遮断装置と前記整流回路との間に接続されることを特徴とする請求項１に記載のスイッチング電源。
【請求項３】
前記交流電源と前記制御回路の間に接続され、当該制御回路へスイッチング電源の起動／停止を指示する指示装置を有し、
前記放電回路は、前記指示装置と前記制御回路との間に接続されることを特徴とする請求項１のスイッチング電源。
【請求項４】
前記放電回路は、アノードを前記エラーメモリコンデンサに接続し、カソードを前記入力ライン側に接続して前記エラーメモリコンデンサからの放電電流を流すダイオードを含むことを特徴とする請求項１または２のスイッチング電源。
【請求項５】
前記電圧検出回路は、前記ダイオードに流れる電流を導通させるトランジスタを有することを特徴とする請求項４のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源を、整流・平滑・スイッチングすることによって所定の電圧出力を生成する、スイッチング電源に関する。
【背景技術】
【０００２】
商用電源を、整流・平滑・スイッチングすることによって所定の電圧出力を生成するスイッチング電源において、従来、スイッチング素子に流れる電流を検出し、その値が規定値を超えた場合、スイッチング電源を停止させる過電流保護回路が考案されている（例えば、特許文献１）。
【０００３】
図７を用いて、上記従来のスイッチング電源について説明する。
【０００４】
商用電源１より供給された交流は、ダイオードブリッジ２および一次平滑コンデンサ２０によって整流・平滑され、概略一定の電圧Ｖｐの直流となる。Ｖｐは、電磁変換素子を構成するトランス５を介してＦＥＴ６に供給される。ＦＥＴ６がスイッチングすることにより、トランス５の二次側にパルス電圧が誘起される。誘起されたパルスは、二次整流ダイオード７および二次平滑コンデンサ８によって整流・平滑され、直流電圧Ｖｏｕｔが得られる。電圧Ｖｏｕｔの直流は負荷９に供給される。
【０００５】
一方Ｖｏｕｔは、抵抗１２を介してフォトカプラ１３内の発光ダイオードに供給される。フォトカプラ１３内のフォトトランジスタは、制御回路４のフィードバック端子（ＦＢ端子）に接続されている。
【０００６】
Ｖｏｕｔが大きくなり、発光ダイオードに流れる順電流が増えると、フォトトランジスタのコレクタ電流も増加する。すると制御回路４内の、反転入力に基準電圧１５を入力し非反転入力にＦＢ端子を接続するＰＷＭコンパレータ１６は、ＦＥＴ６のゲート駆動パルスのＯＮ  Ｄｕｔｙを狭める。これによって、Ｖｏｕｔは低下する。
【０００７】
逆に、Ｖｏｕｔが小さくなり、発光ダイオードに流れる順電流が減ると、フォトトランジスタのコレクタ電流も減少する。するとＰＷＭコンパレータ１６は、ＦＥＴ６のゲート駆動パルスのＯＮ  Ｄｕｔｙを広める。これによって、Ｖｏｕｔは上昇する。
【０００８】
以上の動作により、Ｖｏｕｔは概略一定の値に制御される。
【０００９】
上記スイッチング電源の過電流保護動作ついて、図８を用いて説明する。
【００１０】
ＦＥＴ６のドレイン電流Ｉｐは、検出抵抗Ｒｃｓによって電圧変換され、制御回路４の電流検出端子ＣＳに供給される。
【００１１】
負荷９の異常増加や、商用電源電圧の異常低下により、ＩｐがＩｍａｘを超えた場合、即ちＣＳ端子がＶｉｍａｘ  （＝Ｉｍａｘ・Ｒｃｓ）  を超えた場合、差動増幅器１７はＣＳ端子に接続された非反転入力が反転入力のＶｉｍａｘ  （＝Ｉｍａｘ・Ｒｃｓ）  を超えるので、差動増幅器１７の出力に応答して定電流源１８から、エラー端子ＥＲＲに定電流を出力する。ＥＲＲ端子には、エラーメモリコンデンサ３が接続されており、上記定電流によって充電される。制御回路４のヒステリシスアンプ１９によって、ＥＲＲ端子の電圧、即ちエラーメモリコンデンサ３の端子電圧が、規定値Ｖｃｓｈを超えると、ＦＥＴ６のゲート駆動パルスをＬｏｗレベルに固定する。これによって、スイッチングは停止する。このように、保護回路の動作によって、スイッチングが停止することを、一般に『シャットダウン』と呼ぶ。
【００１２】
一旦、シャットダウンが発生すると、制御回路４は、ＥＲＲ端子の電圧がＶｃｓｌ以下となるまで、ＦＥＴ６のゲート駆動パルスをＬｏｗレベルに固定しつづける。この保持状態を一般に『ラッチ状態』とよぶ。ラッチ状態は、エラーメモリコンデンサ３の電荷が、ヒステリシスアンプ１９の入力インピーダンスによって放電され、ＥＲＲ端子の電圧がＶｃｓｌ以下になることで解除される。
【００１３】
【特許文献１】特開２００１−２１１６３８号公報
【特許文献２】特開平９−２４７９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来例には、以下の課題があった。  
負荷９の異常増加要因が取り除かれた場合や、商用電源電圧が正常に復帰した場合でも、エラーメモリコンデンサの電荷が放電され、エラーメモリコンデンサの端子電圧が規定値以下になるまでスイッチング電源は復帰しない。これは、ユーザを長時間待たせることとなり、操作性が悪いという問題がある。
【００１５】
上記の待ち時間を緩和するため、図９のように、一次平滑コンデンサ２０の＋端子電圧を検出し、＋端子電圧がツエナーダイオード２９の降伏電圧によって定まる規定値以下となった場合、トランジスタ２７をオン（導通）させてエラーメモリコンデンサ３を放電する放電回路を設けたスイッチング電源が考案されている（例えば、特許文献２）。
【００１６】
この種のスイッチング電源では、ラッチ状態に入った際、メインスイッチ１０を開くことによって、一次平滑コンデンサの＋端子電圧を低下させることで、上記放電回路を動作させ、エラーメモリコンデンサ３の電荷を放電させることができる。
【００１７】
しかしながら、一次電解コンデンサの放電にも、時間がかかるため、復帰までの待ち時間を低減するにも限界があり、やはり操作性を向上させることは難しかった。
【００１８】
本発明は、上記課題を解決するためになされたものであって、本発明の目的は、スイッチング電源において、シャットダウンラッチ状態からの復帰時間を短くし、操作性を向上させることにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明を適用したスイッチング電源は、交流電源出力を整流する整流回路と、前記整流回路出力に接続される平滑コンデンサと、前記整流回路出力に接続される電磁変換素子と、前記電磁変換素子に接続され当該電磁変換素子に流れる電流をオンオフするスイッチング素子と、前記整流回路、前記平滑コンデンサ、前記電磁変換素子、前記スイッチング素子のうち、少なくとも１つに流れる電流を検出する電流検出回路と、前記電流検出回路の検出結果に応じた電圧を充電するエラーメモリコンデンサと、前記スイッチング素子を制御し前記エラーメモリコンデンサの充電電圧が所定電圧になったときは前記スイッチングのスイッチングを停止する制御手段と、前記整流回路の入力ライン側と前記エラーメモリコンデンサとに接続され、前記交流電源電圧に基づく電圧が前記所定電圧より低くなったときは、前記エラーメモリコンデンサを放電する放電回路とを具えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、整流回路の入力ライン側の電圧を検出し、エラーメモリコンデンサや平滑（一次電解）コンデンサの充放電時間を可能な限り少なくして、シャットダウンラッチ状態を解除することができる。従って、復帰までの待ち時間が少なく、操作性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２１】
実施例１
図１は、本発明第一の実施例を適用したスイッチング電源である。  
本実施例は、商用電源と整流回路の接続を遮断するスイッチを有し、スイッチから整流回路に供給される電圧を検出して、シャットダウンラッチ状態を解除することを特徴とする。前記従来例と同様の動作を行う部分については、同様の符号を付し、説明を省略する。
【００２２】
図１のスイッチング電源において、負荷９の異常増加や、商用電源電圧の異常低下により、ＩｐがＩｍａｘを超えた場合の動作について、図２を用いて説明する。
【００２３】
ＩｐがＩｍａｘを超えた場合、即ちＣＳ端子がＶｉｍａｘ（＝Ｉｍａｘ・Ｒｃｓ）を超えた場合、エラーメモリコンデンサ３が端子電圧Ｖｃｓｈまで充電されシャットダウンが発生する。シャットダウンは、エラーメモリコンデンサ３が放電され、その端子電圧がＶｃｓｌ以下になるまで、ラッチされる。
【００２４】
次に、ユーザがラッチ状態を解除する方法を説明する。
図１のスイッチング電源には、抵抗２１，２３、コンデンサ２２、ダイオード２４によって形成される放電回路が形成されている。
メインスイッチ１０がＯＮされている場合、ダイオード２４のカソードには、商用電源１の半波電圧を平滑した電圧Ｖｋが印可されている。このときのＶｋがＶｃｓｈよりも高い電圧になるように、抵抗２１，２３およびコンデンサ２２の定数が選定されている。
【００２５】
メインスイッチ１０がＯＦＦされると、ダイオード２４のカソードは抵抗２１によってプルダウンされるから、Ｖｋは概略０Ｖとなる。このとき、エラーメモリコンデンサ３に充電されている電荷は、ダイオード２４→抵抗２１のルートで放電される。
【００２６】
従って、メインスイッチ１０をＯＦＦすることで、エラーメモリコンデンサ３の端子電圧は直ちに低下し、Ｖｃｓｌ以下まで引き下げられる。即ちラッチ状態は解除される。
【００２７】
後は、メインスイッチ１０を再度ＯＮすることで、スイッチング電源は、正常に復帰する。
【００２８】
本実施例で説明した回路構成は、適宜変更が可能であり、発明の範囲を限定するものではない。
【００２９】
実施例２
図３は、本発明第二の実施例を適用したスイッチング電源である。  
本実施例は、制御回路へスイッチング電源の起動／停止を指示するソフトスイッチを有し、ソフトスイッチから制御回路に供給される電圧を検出して、シャットダウンラッチ状態を解除することを特徴とする。
前記従来例、および実施例１と同様の動作を行う部分については、同様の符号を付し、説明を省略する。
【００３０】
図３のスイッチング電源の特徴は、符号３０のソフトスイッチを有することである。ソフトスイッチ３０が、ユーザによってＯＮされると、図１０に示すように、制御回路３１に供給されるON信号がHレベルとなる。制御回路31内のORゲート100には、このON信号が供給されており、ORゲート100の出力はHレベルとなる。これにより、制御回路31内のANDゲート101は、PWMコンパレータの出力パルスをOUT端子に出力する。従って、スイッチング電源の出力電圧が立ち上がる。
【００３１】
スイッチング電源の出力電圧が立ち上がると、論理素子33は、直ちにフォトカプラ32の発光ダイオードを点灯させる。これによって、制御回路31の/OFF端子にはHレベルが供給される。/OFF端子信号はORゲート100の入力に供給されているから、/OFF端子がHレベルになった場合、ON信号がLレベルになってもスイッチング動作が継続することになる。したがって、ユーザが、ソフトスイッチ30をOFFした場合でも、スイッチング動作は継続する。
【００３２】
論理素子33は、規定のタイミングでフォトカプラ32の発光ダイオードを消灯することにより、スイッチング動作を停止できる。
【００３３】
このスイッチング電源において、負荷９の異常増加や、商用電源電圧の異常低下により、ＩｐがＩｍａｘを超え、シャットダウンラッチ状態に至る動作は、実施例１と同様であるため、説明を省略する。
【００３４】
次に、ユーザがラッチ状態を解除する方法を説明する。  
図３のスイッチング電源には、抵抗２１，２３、コンデンサ２２、ダイオード２４によって形成される放電回路が形成されている。
【００３５】
ソフトスイッチ３０がＯＮされている場合、ダイオード２４のカソードには、商用電源１の半波電圧を平滑した電圧Ｖｋが印可されている。このときのＶｋがＶｃｓｈよりも高い電圧になるように、抵抗２１，２３およびコンデンサ２２の定数が選定されている。
【００３６】
ソフトスイッチ３０がＯＦＦされると、ダイオード２４のカソードは抵抗２１によってプルダウンされるから、Ｖｋは概略０Ｖとなる。このとき、エラーメモリコンデンサ３に充電されている電荷は、ダイオード２４→抵抗２１のルートで放電される。
【００３７】
従って、ソフトスイッチ３０をＯＦＦすることで、エラーメモリコンデンサ３の端子電圧は直ちに低下し、Ｖｃｓｌ以下まで引き下げられる。即ちラッチ状態は解除される。
【００３８】
後は、ソフトスイッチ３０を再度ＯＮすることで、スイッチング電源は、正常に復帰する。
【００３９】
本実施例で説明した回路構成は、適宜変更が可能であり、発明の範囲を限定するものではない。
【００４０】
実施例３
図４は、本発明第三の実施例を適用したスイッチング電源である。  
実施例１および２では、トランスを使用した絶縁型スイッチング電源に本発明を適用した例を示した。
【００４１】
本実施例は、絶縁型スイッチング電源の出力電圧を所望の直流電圧に変圧するＤＣ−ＤＣコンバータに関するものである。本実施例の特徴は、二次整流ダイオードのアノード電圧を検出して、ＤＣ−ＤＣコンバータのシャットダウンラッチ状態を解除することである。
【００４２】
トランス５の一次側回路は、実施例１と同様であっても良いし、一般的な絶縁型スイッチング電源であっても良いので、図示と説明を省略する。
【００４３】
また、前記実施例と同様の動作を行う部分については、同様の符号を付し、説明を省略する。
【００４４】
ＦＥＴ６（図４には示さず）のスイッチングにより、トランス５には、図５に示すパルス電圧Ｖ２’が誘起される。Ｖ２’は、二次整流ダイオード７および二次平滑コンデンサ８によって整流・平滑され、直流電圧Ｖｏｕｔとなる。Ｖｏｕｔは、ＦＥＴ３３に供給される。ＦＥＴ３３がスイッチングすることにより、ダイオード３５のカソード端子にパルス電圧が供給される。供給されたパルスは、チョークコイル３４およびコンデンサ３６によって整流・平滑され、直流電圧Ｖ２となる。Ｖ２は負荷３９に供給される。
【００４５】
一方Ｖ２は、制御回路４のフィードバック端子（ＦＢ端子）に供給される。Ｖ２が、規定電圧よりも大きくなると制御回路４は、ＦＥＴ３３のゲート駆動パルスのＯＮ  Ｄｕｔｙを狭める。これによって、Ｖ２は低下する。
【００４６】
逆に、Ｖ２が規定電圧よりも小さくなると制御回路４は、ＦＥＴ３３のゲート駆動パルスのＯＮ  Ｄｕｔｙを広める。これによって、Ｖ２は上昇する。
【００４７】
以上の動作により、Ｖ２は概略一定の電圧に制御される。
【００４８】
図４のＤＣ−ＤＣコンバータにおいて、負荷３９の異常増加により、ＦＥＴ３３のドレイン電流Ｉｐ２が規定電流Ｉｍａｘを超えた場合の動作について説明する。
【００４９】
ＦＥＴ３３のドレイン電流Ｉｐ２は、検出抵抗Ｒｃｓによって電圧変換され、制御回路４の電流検出端子ＣＳに供給される。Ｉｐ２がＩｍａｘを超えた場合、即ちＣＳ端子がＶｉｍａｘ  （＝Ｉｍａｘ・Ｒｃｓ）  を超えた場合、エラーメモリコンデンサ３が端子電圧Ｖｃｓｈまで充電されシャットダウンが発生する。シャットダウンは、エラーメモリコンデンサ３が放電され、その端子電圧がＶｃｓｌ以下になるまで、ラッチされる。
【００５０】
次に、ユーザがラッチ状態を解除する方法を説明する。  
図４のスイッチング電源には、抵抗２１，２３、コンデンサ２２、ダイオード２４によって形成される放電回路が形成されている。
【００５１】
絶縁型スイッチング電源が動作している場合、ダイオード２４のカソードには、図５に示すパルス電圧Ｖ２’の正電圧を平滑した電圧Ｖｋが印可されている。このときのＶｋがＶｃｓｈよりも高い電圧になるように、抵抗２１，２３およびコンデンサ２２の定数が選定されていることがのぞましい。
【００５２】
絶縁型スイッチング電源が動作を停止すると、ダイオード２４のカソードは抵抗２１によってプルダウンされるから、Ｖｋは概略０Ｖとなる。このとき、エラーメモリコンデンサ３に充電されている電荷は、ダイオード２４→抵抗２１のルートで放電される。
【００５３】
従って、絶縁型スイッチング電源を停止させる、即ちメインスイッチ１０（図４には示さず）をＯＦＦすることで、エラーメモリコンデンサ３の端子電圧は直ちに低下し、Ｖｃｓｌ以下まで引き下げられ、ラッチ状態は解除される。
【００５４】
後は、メインスイッチ１０を再度ＯＮすることで、絶縁型スイッチング電源の動作と共に、ＤＣ−ＤＣコンバータは、正常に復帰する。
【００５５】
本実施例で説明した回路構成は、適宜変更が可能であり、発明の範囲を限定するものではない。
【００５６】
実施例４
図６は、本発明第四の実施例を適用したスイッチング電源である。  
本実施例は、商用電源と整流回路の接続を遮断するスイッチを有し、スイッチから整流回路に供給される電圧を検出して、シャットダウンラッチ状態を解除する。
【００５７】
前記実施例１とは、エラーメモリコンデンサを放電する放電回路の構成が異なる。
【００５８】
前記従来例および実施例と同様の動作を行う部分については、同様の符号を付し、説明を省略する。
【００５９】
図６のスイッチング電源において、負荷９の異常増加や、商用電源電圧の異常低下により、ＩｐがＩｍａｘを超えた場合の動作について説明する。
【００６０】
ＩｐがＩｍａｘを超えた場合、即ちＣＳ端子がＶｉｍａｘ  （＝Ｉｍａｘ・Ｒｃｓ）  を超えた場合、エラーメモリコンデンサ３が端子電圧Ｖｃｓｈまで充電されシャットダウンが発生する。シャットダウンは、エラーメモリコンデンサ３が放電され、その端子電圧がＶｃｓｌ以下になるまで、ラッチされる。
【００６１】
次に、ユーザがラッチ状態を解除する方法を説明する。
【００６２】
図６のスイッチング電源には、抵抗２１，２３、コンデンサ２２、ダイオード２４、トランジスタ４０によって形成される放電回路が形成されている。実施例１との違いは、トランジスタ４０を設けたことである。
【００６３】
メインスイッチ１０がＯＮされている場合、ダイオード２４のカソードには、商用電源１の半波電圧を平滑した電圧Ｖｋが印可されている。このときのＶｋがＶｃｓｈよりも高い電圧になるように、抵抗２１，２３およびコンデンサ２２の定数が選定されている。
【００６４】
メインスイッチ１０がＯＦＦされると、トランジスタ４０のベースは抵抗２１によってプルダウンされるから、エラーメモリコンデンサ３に充電されている電荷は、ダイオード２４→トランジスタ４０のエミッタ→トランジスタ４０のベースのルートで放電される。これに伴い、エラーメモリコンデンサ３→ダイオード２４→トランジスタ４０のエミッタ→トランジスタ４０のコレクタのルートで、トランジスタ４０の直流電流増幅率（ｈｆｅ）倍の電流が流れる。
【００６５】
従って、メインスイッチ１０をＯＦＦすることで、エラーメモリコンデンサ３の端子電圧は直ちに低下し、Ｖｃｓｌ以下まで引き下げられる。即ちラッチ状態は解除される。
トランジスタ４０を設けることで、エラーメモリコンデンサ３の放電電流をｈｆｅ倍にすることができ、ラッチ解除までの時間をさらに削減できるメリットがある。
【００６６】
後は、メインスイッチ１０を再度ＯＮすることで、スイッチング電源は、正常に復帰する。
本実施例で説明した回路構成は、適宜変更が可能であり、発明の範囲を限定するものではない。
【図面の簡単な説明】
【００６７】
【図１】本発明の第一の実施例を説明する図である。
【図２】本発明の第一の実施例を説明する図である。
【図３】本発明の第二の実施例を説明する図である。
【図４】本発明の第三の実施例を説明する図である。
【図５】本発明の第三の実施例を説明する図である。
【図６】本発明の第四の実施例を説明する図である。
【図７】従来の画像形成装置を説明する図である。
【図８】従来の画像形成装置を説明する図である。
【図９】従来の画像形成装置を説明する図である。
【図１０】本発明の第二の実施例における制御回路を説明する図である。
【符号の説明】
【００６８】
１    商用電源
２    ダイオードブリッジ
３    エラーメモリコンデンサ
４    制御回路
５    トランス
６    ＦＥＴ
２０    一次平滑コンデンサ
２１，２３    抵抗
２２    コンデンサ
２４    ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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