(57)【要約】  【課題】  フィルタ特性の劣化を抑制しながら、低コスト、かつ、無駄なスペースを生ずることのない回路基板、及び小型化を図ることのできる携帯電話を提供する。  【解決手段】  インピーダンス整合のために、フィルタ３０の両端に同じ巻き方向を有する第１及び第２のインダクタ１１、１２が近接して接続される回路ブロック４０において、第１のインダクタ１１は、第２端子２２が第１ポート４１からフィルタ３０の入力端子に延伸する配線２５ａに接続され、第１端子２１がグランド端子２７に接続される。また、第２のインダクタ１２は、第１端子２１がフィルタ３０の出力端子から回路ブロックの第２ポート４２に延伸する配線２５ｂに接続され、第２端子２２がグランド端子２７に接続される。この構成により、第１のインダクタ１１と第２のインダクタ１２は、寄生容量２９によって容量結合されるとともに、相互インダクタンスＭが正となって共振を起こし、フィルタ特性の劣化が抑制される。【選択図】  図２
2006086452.tif 000002
【特許請求の範囲】
【請求項１】
フィルタ又はアンプと、複数のインダクタと、を含む回路基板であって、
前記フィルタ又はアンプの一方の端に接続された第１のインダクタと、
前記フィルタ又はアンプの他方の端に接続され、前記第１のインダクタと巻き方向が同じである第２のインダクタと、を備え、
前記第１のインダクタと前記第２のインダクタは、寄生容量によって容量結合され、かつ、相互インダクタンスが正となるように配置されている回路基板。
【請求項２】
請求項１に記載の回路基板であって、
前記第１のインダクタと前記第２のインダクタは、巻き軸方向が平行となるように配置されている回路基板。
【請求項３】
請求項１又は２に記載の回路基板であって、
前記第１のインダクタから離れて前記一方の端に接続された第３のインダクタと、
前記第２のインダクタから離れて前記他方の端に接続された第４のインダクタと、
を少なくとも１つ備える回路基板。
【請求項４】
フィルタ又はアンプと、該フィルタ又はアンプの両端に同じ巻き方向を有するインダクタが接続された回路ブロックと、を備える回路基板であって、
前記インダクタは、第１端子及び第２端子を有し、
前記回路ブロックは、前記フィルタ又はアンプの一方の端から延伸する配線に接続される第１ポートと、前記フィルタ又はアンプの他方の端から延伸する配線に接続される第２ポートと、を備え、
前記フィルタ又はアンプの一方の端側に接続される前記インダクタは、前記第１端子が前記第１ポートに延伸する配線に接続され、
前記フィルタ又はアンプの他方の端側に接続される前記インダクタは、前記第２端子が前記第２ポートに延伸する配線に接続されている回路基板。
【請求項５】
請求項４に記載の回路基板であって、
前記インダクタは、前記第１端子と前記第２端子が磁気的に非対称となる構成である回路基板。
【請求項６】
請求項４又は５に記載の回路基板であって、
前記フィルタ又はアンプの一方の端側に接続される前記インダクタと、前記フィルタ又はアンプの他方の端側に接続される前記インダクタは、寄生容量によって容量結合可能な距離で配置されている回路基板。
【請求項７】
請求項４ないし６のいずれかに記載の回路基板であって、
前記フィルタ又はアンプの一方の端側に接続される前記インダクタと、前記フィルタ又はアンプの他方の端側に接続される前記インダクタのそれぞれから離れた、少なくとも一つの他のインダクタが前記回路ブロックに実装されている回路基板。
【請求項８】
請求項４ないし７のいずれかに記載の回路基板であって、
前記インダクタは、前記第１端子及び前記第２端子に加え、さらに他の電極端子を有するものである回路基板。
【請求項９】
請求項４ないし８のいずれかに記載の回路基板であって、
前記回路ブロックは、フィルタ回路ブロックであり、
前記第１ポート及び前記第２ポートは、前記フィルタ回路ブロックのそれぞれ入力端子及び出力端子である回路基板。
【請求項１０】
フィルタ又はアンプと、該フィルタ又はアンプの両端に、インピーダンス整合のために接続されたインダクタと、を備える回路基板であって、
前記インダクタは、巻き方向が同じであるチップインダクタであり、
前記フィルタ又はアンプの一方の端に接続される前記チップインダクタと、前記フィルタ又はアンプの他方の端に接続される前記チップインダクタは、寄生容量によって容量結合されるとともに、相互インダクタンスが正となるように配置されている回路基板。
【請求項１１】
請求項１ないし１０のいずれかに記載の回路基板であって、
前記フィルタ又はアンプは、表面弾性波フィルタである回路基板。
【請求項１２】
請求項１ないし１１のいずれかに記載の回路基板であって、
前記インダクタは、積層型チップインダクタである回路基板。
【請求項１３】
請求項１ないし１２のいずれかに記載の回路基板を備えた携帯電話。
【請求項１４】
請求項１３に記載の携帯電話であって、
前記回路基板は、前記携帯電話の無線回路ブロック内に設けられたものである携帯電話。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ又はアンプと、複数のインダクタとを含む回路基板、及び回路基板を備える携帯電話に関する。
【背景技術】
【０００２】
携帯電話等の通信機器は、所定の周波数帯域の信号を取り出すために、フィルタ等の回路部品、例えば、帯域通過フィルタを実装した回路基板を備えている。近年、機器の小型化が著しく進み、これに伴ってフィルタのサイズも小型化され、回路基板上に搭載される部品間の距離も短くなってきている。
【０００３】
フィルタの両端には、通常、インピーダンス整合のためにチップ型のインダクタが接続される。両端に接続されたインダクタ間の距離が短すぎると、インダクタ相互間で電磁界結合が発生し、フィルタ特性、特に減衰特性の劣化を招くので好ましくない。従って、インダクタ相互間で不要な電磁界結合が発生しないように、インダクタ同士を適宜離して配置する必要がある。しかしながら、これによって回路基板上に無駄なスペースを生じてしまい、携帯電話等の通信機器の更なる小型化を阻害する要因となる。
【０００４】
インダクタ相互間の不要な電磁界結合を抑制し、通信機器をより小型にするために、巻き方向が異なる２種類の巻線型コイルを用いて帯域通過フィルタを構成した回路基板、及び回路基板を使用する通信機器が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００２−１４１７０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、コイルを回路基板に実装する際、巻き方向が同じ方向の巻線型コイルを回路基板に実装することが一般的であるが、巻き方向が異なる２種類の巻線型コイルを回路基板に実装することになると、従来の巻線型コイルを回路基板に実装する実装装置や実装手法を利用することができない。また、巻き方向が異なる２種類の巻線型コイルを作製しなければならないため、部品コストが上昇してしまう。
【０００７】
本発明は、上記の事情に鑑みてなされたものであって、フィルタ又はアンプと複数のインダクタを含む回路基板において、フィルタ特性の劣化を抑制しながら、低コスト、かつ、無駄なスペースを生ずることのない回路基板、及び小型化を図ることのできる携帯電話を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の回路基板は、フィルタ又はアンプと、複数のインダクタと、を含む回路基板であって、前記フィルタ又はアンプの一方の端に接続された第１のインダクタと、前記フィルタ又はアンプの他方の端に接続され、前記第１のインダクタと巻き方向が同じである第２のインダクタと、を備え、前記第１のインダクタと前記第２のインダクタが、寄生容量によって容量結合され、かつ、相互インダクタンスが正となるように配置されているものである。
【０００９】
この構成により、同じ巻き方向を有する第１及び第２のインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタ又はアンプの減衰特性の劣化を抑制することができ、第１及び第２のインダクタを接近して配置することが可能となって、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００１０】
また、本発明の回路基板は、前記第１のインダクタと前記第２のインダクタが、巻き軸方向が平行となるように配置されている。
【００１１】
この構成により、第１のインダクタと第２のインダクタの間の相互インダクタンスが大きくなって誘導結合が強くなり、フィルタ又はアンプの減衰特性の劣化を共振を利用して効果的に抑制することができるので、第１及び第２のインダクタを接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００１２】
さらに、本発明の回路基板は、前記第１のインダクタから離れて前記一方の端に接続された第３のインダクタと、前記第２のインダクタから離れて前記他方の端に接続された第４のインダクタと、を少なくとも１つ備えるものも含まれる。
【００１３】
この構成により、フィルタ又はアンプの減衰特性の劣化を抑制することができ、第１及び第２のインダクタを接近して配置することが可能となって、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００１４】
また、本発明の回路基板は、フィルタ又はアンプと、該フィルタ又はアンプの両端に同じ巻き方向を有するインダクタが接続された回路ブロックと、を備える回路基板であって、前記インダクタは、第１端子及び第２端子を有し、前記回路ブロックは、前記フィルタ又はアンプの一方の端から延伸する配線に接続される第１ポートと、前記フィルタ又はアンプの他方の端から延伸する配線に接続される第２ポートと、を備え、前記フィルタ又はアンプの一方の端側に接続される前記インダクタは、前記第１端子が前記第１ポートに延伸する配線に接続され、前記フィルタ又はアンプの他方の端側に接続される前記インダクタは、前記第２端子が前記第２ポートに延伸する配線に接続されているものである。
【００１５】
この構成により、同じ巻き方向を有するインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタ又はアンプの減衰特性の劣化を抑制することができるので、インダクタ同士を接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００１６】
また、本発明の回路基板は、前記インダクタが、前記第１端子と前記第２端子が磁気的に非対称となる構成であるものも含まれる。
【００１７】
この構成により、インダクタ間の相互インダクタンスが大きくなって誘導結合が強くなり、フィルタ又はアンプの減衰特性の劣化を共振を利用して効果的に抑制することができるので、インダクタ同士を接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００１８】
さらに、本発明の回路基板は、前記フィルタ又はアンプの一方の端側に接続される前記インダクタと、前記フィルタ又はアンプの他方の端側に接続される前記インダクタが、寄生容量によって容量結合可能な距離で配置されているものも含まれる。
【００１９】
この構成により、同じ巻き方向を有するインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタ又はアンプの減衰特性の劣化を抑制することができ、インダクタ同士を接近して配置することが可能となって、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００２０】
また、本発明の回路基板は、前記フィルタ又はアンプの一方の端側に接続される前記インダクタと、前記フィルタ又はアンプの他方の端側に接続される前記インダクタのそれぞれから離れた、少なくとも一つの他のインダクタが前記回路ブロックに実装されているものも含まれる。
【００２１】
この構成により、フィルタの減衰特性の劣化を抑制することができるので、インダクタを接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００２２】
また、本発明の回路基板は、前記インダクタが、前記第１端子及び前記第２端子に加え、さらに他の電極端子を有するものも含まれる。
【００２３】
この構成により、フィルタの減衰特性の劣化を抑制することができるので、インダクタを接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００２４】
また、本発明の回路基板は、前記回路ブロックが、フィルタ回路ブロックであり、前記第１ポート及び前記第２ポートが、前記フィルタ回路ブロックのそれぞれ入力端子及び出力端子であるものも含まれる。
【００２５】
この構成により、同じ巻き方向を有するインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタの減衰特性の劣化を抑制することができるので、インダクタ同士を接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００２６】
さらに、本発明の回路基板は、フィルタ又はアンプと、該フィルタ又はアンプの両端に、インピーダンス整合のために接続されたインダクタと、を備える回路基板であって、前記インダクタが、巻き方向が同じであるチップインダクタであり、前記フィルタ又はアンプの一方の端に接続される前記チップインダクタと、前記フィルタ又はアンプの他方の端に接続されるチップインダクタが、寄生容量によって容量結合されるとともに、相互インダクタンスが正となるように配置されているものである。
【００２７】
この構成により、同じ巻き方向を有するチップインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタ又はアンプの減衰特性の劣化を抑制することができ、チップインダクタ同士を接近して配置することが可能となって、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００２８】
また、本発明の回路基板は、前記フィルタ又はアンプが、表面弾性波フィルタであるものも含まれる。
【００２９】
この構成により、同じ巻き方向を有するチップインダクタの積極的な誘導結合及び容量結合を利用した共振で、表面弾性波フィルタの減衰特性の劣化を抑制することができるので、チップインダクタ同士を接近して配置することが可能となり、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００３０】
また、本発明の回路基板は、前記インダクタが、積層型チップインダクタであるものも含まれる。
【００３１】
この構成により、同じ巻き方向を有する積層型チップインダクタの積極的な誘導結合及び容量結合を利用した共振で、フィルタの減衰特性の劣化を抑制することができ、積層型チップインダクタ同士を接近して配置することが可能となるので、無駄なスペースを生じることのない回路基板を低コストで提供できる。
【００３２】
本発明の携帯電話は、上記の本発明の回路基板を備えたものである。
【００３３】
この構成により、フィルタ特性の劣化を抑制しながら、低コスト、かつ、無駄なスペースを生ずることのない回路基板を用いて、小型化を図ることのできる携帯電話を提供することができる。
【００３４】
また、本発明の携帯電話は、上記の本発明の回路基板が、前記携帯電話の無線回路ブロック内に設けられているものも含まれる。
【００３５】
この構成により、フィルタ特性の劣化を抑制しながら、低コスト、かつ、無駄なスペースを生ずることのない回路基板を用いて、小型化を図ることのできる携帯電話を提供できる。
【発明の効果】
【００３６】
本発明によれば、フィルタ又はアンプと複数のインダクタを含む回路基板において、フィルタ特性の劣化を抑制しながら、低コスト、かつ、無駄なスペースを生ずることのない回路基板、及び小型化を図ることのできる携帯電話を提供する。
【発明を実施するための最良の形態】
【００３７】
回路基板の小型化及び部品コストの削減のために、フィルタの両端に巻き方向が同じインダクタを近接して接続すると、インダクタ相互の不要な電磁界結合により、フィルタに減衰特性の劣化が生じることは、従来から知られていた。そこで、本発明者は、フィルタの減衰特性の劣化を抑えながらインダクタ間の距離を近づけて、回路基板上の無駄なスペースを縮減できないか鋭意研究を重ねた。その結果、これまで予想できなかった下記の事実を見出し、本発明に到達したものである。
【００３８】
すなわち、フィルタの両端に接続するインダクタ間の相互インダクタンスが正になるように配置すると、インダクタ間の寄生容量による容量結合との組み合わせによって共振を発生させることができ、その共振を利用することにより、フィルタの減衰特性の劣化を抑制することができることが明らかになった。逆に、インダクタ間の相互インダクタンスが負になるように配置すると、減衰特性の劣化を抑制するような効果を得ることはできないことも判明した。
【００３９】
本発明者が知見し得た、フィルタの両端に接続したインダクタを積極的に磁気結合させることにより、フィルタの減衰特性の劣化を抑制するという試みは、従来行われていなかった。この新規なアプローチにより、従来、電磁界結合による影響が少なくなるようにインダクタ間を離さざるを得なかった回路基板の構成から脱却することができ、回路基板の小型化を容易に図ることが可能となった。
【００４０】
以下、本発明の実施形態について、図面を用いて説明する。なお、各図において共通する構成要素には同一符号を付してある。
【００４１】
まず、本発明の実施形態に係る回路基板の説明に先立って、回路基板に用いるインダクタを図１により説明する。
【００４２】
図１（ａ）は、実施形態の回路基板に用いるインダクタの構成を模式的に示す図である。同図において、インダクタ１０は、磁気的に互いに非対称となるように配置された第１端子２１と、第２端子２２を有して構成される。この構成によると、第１端子２１と第２端子２２の向きを変えることによって磁気的特性が変化する。インダクタ１０には、磁気的な方向性を特定するために、例えば、第２端子２２側にマーカ２３が付けられている。本実施形態において、インダクタ１０を複数用いる場合は、各インダクタ１０の巻き方向が同じものを用意して使用する。
【００４３】
図１（ｂ）、（ｃ）は、本実施形態の回路基板で好適に用いることのできるチップインダクタの構造を示す斜視図であり、（ｂ）は積層型チップインダクタ、（ｃ）は巻線型チップインダクタである。
【００４４】
図１（ｂ）に示す積層型チップインダクタ１０は、コイルパターン５１がガラスセラミックス基板５２に形成されており、ガラスセラミックス基板５２の両端には、表面実装可能な外部電極５３が設けられている。この積層型チップインダクタ１０を配線基板（プリント基板）に複数実装すると、巻き軸方向が基板と垂直方向になる。従って、複数の積層型チップインダクタを配線基板に実装した場合、巻き軸方向は互いに平行または略平行になる。
【００４５】
図１（ｃ）に示す巻線型チップインダクタ１０は、ワイヤ５５がアルミナコア５６に巻き付けられており、表面に樹脂コーティング５７が施されている。そして、アルミナコア５６の下部に、外部電極５２が形成されている。この巻線型チップインダクタ１０を配線基板に実装すると、巻き軸方向が基板と平行または略平行になって積層型チップインダクタ１０の場合とは異なるが、配置を工夫することにより、複数の巻線型チップインダクタ１０を寄生容量によって容量結合させるとともに、相互インダクタンスＭが正となるようにすることが可能である。
【００４６】
なお、積層型チップインダクタや巻線型チップインダクタの他にも、フィルムチップインダクタ（フィルム構造インダクタ）を用いることができる。
【００４７】
図２は、本発明の実施形態に係る回路基板の構成を模式的に示す図である。同図において、回路基板１００は、フィルタ３０の両端にインピーダンス整合のための第１インダクタ１１と、第２のインダクタ１２が接続された回路ブロック４０を備える構成である。フィルタ３０は、帯域通過（バンドパス）フィルタであり、本実施形態では、圧電基板の上に形成した櫛型の電極により発生する弾性波を利用した表面弾性波フィルタ（ＳＡＷフィルタ）を用いている。
【００４８】
フィルタ３０の入力端子である一方の端３１ａは、回路ブロック４０の入力端子である第１ポート４１まで延伸する配線２５ａに接続されており、出力端子である他方の端３１ｂは、回路ブロック４０の出力端子である第２ポート４１まで延伸する配線２５ｂに接続されている。また、フィルタ３０は、グランド端子３１ｃを備えている。
【００４９】
第１のインダクタ１１は、第２端子２２が配線２５ａに電気的に接続され、第１端子２１がグランド端子２７に接続され、接地されている。また、第２のインダクタ１２は、第１端子２１が配線２５ｂに電気的に接続され、第２端子２２がグランド端子２７に接続され、接地されている。
【００５０】
以上の構成により、第１のインダクタ１１と第２のインダクタ１２とは、寄生容量２９によって互いに容量結合されるとともに、第１のインダクタ１１と第２のインダクタ１２の間の相互インダクタンスＭは正となる。図２では、第１のインダクタ１１の第２端子２１を接地し、第２のインダクタ１２の第１端子２２を接地する例を示しているが、第１のインダクタ１１の第１端子２２を接地し、第２のインダクタ１２の第２端子２１を接地しても、同様に相互インダクタンスＭは正となる。また、これらとは逆に、第１のインダクタ１１及び第２のインダクタ１２の第１端子２１をそれぞれ接地した場合、或いは、第２端子２２をそれぞれ接地した場合は、相互インダクタンスＭは負となる。
【００５１】
なお、本実施形態の回路基板１００は、フィルタ３０の入出力端子３１ａ、３１ｂの配置、グランド端子２７、３１ｃの配置や数などに限定されるものではない。例えば、図３に示した回路基板１００においても、第１のインダクタ１１と第２のインダクタ１２が寄生容量２９によって容量結合され、両者の相互インダクタンスＭは正となり、図２に示したと同様な効果を得ることができる。
【００５２】
次に、以上のように構成された本実施形態のインダクタ及び回路基板の効果について、図４及び図５を用いて説明する。図４は、図２に示した回路ブロック４０の構成を示す回路図である。また、図５（ａ）は、回路ブロック４０のバンドパスフィルタ特性を、図４における第１ポート４１から第２ポート４２への周波数通過特性で示した図であり、横軸は周波数（単位はＧＨｚ）、縦軸は減衰量（単位はｄＢ）である。また、図５（ｂ）は、通過周波数帯域が異なる別のバンドパスフィルタの特性を示したものである。
【００５３】
図４における第１のインダクタ１１と第２のインダクタ１２との距離をコイル結合（電磁界結合、又は誘導結合）が実質的になくなるほど十分に離した場合、フィルタ３０の減衰極は、図５（ａ）の「コイル結合なし」の曲線で示すように、インダクタ同士の結合の影響をそれほど受けず、フィルタ特性の劣化（減衰特性の劣化）は見られない。
【００５４】
これに対して、第１のインダクタ１１と第２のインダクタ１２との距離を近づけて、インダクタの結合の影響を受けた場合、図５（ａ）の「−Ｍ」の曲線で示すように、フィルタ特性の劣化が生じている。
【００５５】
一方、本実施形態の構成のように、第１のインダクタ１１と第２のインダクタ１２との相互インダクタンスＭが正になるように距離を近づけて配置した場合、図５（ａ）の「＋Ｍ」の曲線で示すように、フィルタ特性の劣化が抑制されている。
【００５６】
図５（ｂ）は、図４の構成による回路ブロック４０のバンドパスフィルタ３０の通過周波数帯域が図５（ａ）とは異なるフィルタ特性の例を示したものである。図４に示した回路ブロック４０（図２に示した回路基板１００）の第１ポート４１から第２ポート４２への通過特性であり、横軸は周波数（単位はＧＨｚ）、縦軸は減衰量（単位はｄＢ）である。同図において、「＋Ｍ」の曲線が本実施形態の回路基板１００の構成におけるバンドパスフィルタ３０のフィルタ特性であり、「−Ｍ」は、比較のために第１のインダクタ１１と第２のインダクタ１２の間の相互インダクタンスが負の場合である。また、「Ｍ＝０」は、インダクタ間にコイル結合がない場合をシミュレーションにより求めた曲線である。この図に示す「＋Ｍ」の曲線から、本実施形態の回路基板１００の構成が優れたバンドパスフィルタ特性を有することを容易に理解できるであろう。
【００５７】
以上説明した本発明の実施形態において、フィルタの両端に接続したインダクタを積極的に磁気結合させることによりフィルタの減衰特性の劣化を抑制できるという現象は、従来見出されておらず、その詳細も不明であった。以下に、等価回路モデルを構築して試みた現象の解析について、図６及び図７を用いて説明する。
【００５８】
図６（ａ）は、第１のインダクタＬ１と第２のインダクタＬ２が電磁結合した回路を示すもので、インダクタＬ１とＬ２との間の相互インダクタンスをＭで表している。また、図６（ｂ）は、図６（ａ）に示した回路の等価回路モデルである。
【００５９】
図６（ｂ）に示した等価回路モデルを用いて、相互インダクタンスＭが正の場合（＋Ｍ）と、負の場合Ｍにおけるインダクタ間の周波数（アイソレーション）特性を解析してみると、図７に示す通りの結果になった。図７において、本実施形態の相互インダクタンスＭが正の場合には、「＋Ｍ」の曲線で示すように特定の周波数で極（減衰極）が現れた。一方、相互インダクタンスＭが負の場合には、「−Ｍ」の曲線で示すように極は現れなかった。
【００６０】
これらの結果より、本実施形態の場合において現れた極は、図６（ｂ）の等価回路モデルにおける第１及び第２のインダクタの共振によって生じたものと推定される。すなわち、インダクタＬ１とＬ２との間の誘導結合と、インダクタＬ１とＬ２の間の寄生容量による容量結合との組み合わせで共振が生じ、それによって極が生じたものと考えられる。この極が生じる周波数（共振周波数）ｆは、次式によって算出することができる。
【００６１】
ｆ＝１／２π×１／（ＬＣ）１／２×Ｍ１／２／Ｌ１／２    （Ｍ＞０）
ここで、Ｌはインダクタンス値、Ｃはキャパシタンス値、Ｍは相互インダクタンスンス値である。
【００６２】
このようにして、インダクタ間の共振を利用することにより、フィルタの減衰特性の劣化を抑制するできることが判明すれば、積極的にこの共振を利用した回路設計を行うことが可能となる。すなわち、従来は、インダクタ相互の影響を排除するために、フィルタの両端に位置するインダクタを互いに遠ざけて配置していたのに対し、本発明では、インダクタが互いに影響を及ぼし合う程度、例えば、２ｍｍ以下まで近接させて配置することにより、フィルタ３０の減衰特性とは別の、インダクタの結合による減衰特性を回路ブロック４０に導入して、良好なフィルタ特性を発揮させることが可能となる。従って、本実施形態の構成によれば、フィルタの特性の劣化を抑制しながら、回路基板を小型化することができる。
【００６３】
次に、２つのインダクタ間における相互インダクタンスが正及び負になる条件について、図８〜図１１を用いて考察する。なお、各図において、（ａ）は回路図、（ｂ）は等価回路図を示している。
【００６４】
図８（ａ）の回路に示すインダクタＬ１、Ｌ２は、同じ巻き方向のコイルであり、磁束方向が同軸に配置されている。この回路において、ある瞬間に端子１Ａから端子１Ｂに向かって電流ｉ１が流れると、磁束６１が発生する。すると、インダクタＬ２には磁束６１を打ち消すように逆向きの磁束６２が発生し、端子２Ｂから２Ａへ電流ｉ２が流れる。従って、図８（ａ）に示す回路の等価回路は、図８（ｂ）に示すようになり、相互インダクタンスＭは正となる。
【００６５】
図９（ａ）に示す回路は、インダクタＬ２のコイルの巻き方向を図８（ａ）に示した回路とは逆にしたものである。この場合、インダクタＬ２に流れる電流の向きは図８（ａ）の回路と逆向きになり、等価回路は図９（ｂ）に示すようになって、相互インダクタンスＭは負となる。
【００６６】
図１０（ａ）に示す回路は、コイルの巻き方向が同じであるインダクタＬ１、Ｌ２を並行して配置したものである。この場合、等価回路は図１０（ｂ）に示すようになり、相互インダクタンスＭは負となる。
【００６７】
図１１（ａ）に示す回路は、インダクタＬ２のコイルの巻き方向を１０（ａ）の回路とは逆にしたものであり、図１２（ｂ）の等価回路に示すように、相互インダクタンスＭは正となる。
【００６８】
次に、本実施形態の回路基板において、相互インダクタンスＭが正となるインダクタ１１、１２の配置例について、図１２〜図１４を用いて説明する。
【００６９】
図１２（ａ）に示す回路基板１００は、第１のインダクタ１１の第１端子２１と第２端子２２が、第１ポート４１からフィルタ３０の入力端子に延伸する配線とグランド端子２７にそれぞれ接続されるとともに、第２のインダクタ１２の第１端子２１と第２端子２２が、グランド端子２７とフィルタ３０の出力端子から第２ポート４２に延伸する配線にそれぞれ接続される構成である。
【００７０】
また、図１２（ｂ）に示す回路基板１００は、図１２（ａ）に示した回路基板１００の構成と、インダクタの端子の関係が反転された構成である。すなわち、第１のインダクタ１１の第１端子２１及び第２端子２２が、グランド端子２７と第１ポート４１からフィルタ３０の入力端子に延伸する配線にそれぞれ接続されるとともに、第２のインダクタ１２の第１端子２１及び第２端子２２が、フィルタ３０の出力端子から第２ポート４２に延伸する配線とグランド端子２７にそれぞれ接続される構成である。
【００７１】
図１２（ａ）、（ｂ）に示すように、第１のインダクタ１１及び第２のインダクタ１２で、それぞれ異なる端子をグランド２７に接続することにより、相互インダクタンスＭは正となる。逆に、第１のインダクタ１１及び第２のインダクタ１２で、同じ第１端子２１又は第２端子２２をグランド２７に接続すると、相互インダクタンスＭは負となる。
【００７２】
さらに、第１ポート４１からフィルタ３０の入力端子に延伸する配線、及びフィルタ３０の出力端子から第２ポート４２に延伸する配線にそれぞれ異なる第１端子２１又は第２端子２２が接続されるように配置することにより、相互インダクタンスＭは正となる。これらの原則は、他の配置についても適用可能である。
【００７３】
図１３（ａ）、（ｂ）に示す回路は、第２のインダクタ１２がフィルタ３０の出力端子から第２ポート４２に延伸する配線に直列に接続される構成である。この構成では、第１ポート４１及び第２ポート４２から見て、それぞれ異なる端子２１及び端子２２が接続されるように、第１のインダクタ１１及び第２のインダクタ１２を配置することにより、相互インダクタンスＭは正となる。
【００７４】
図１４（ａ）、（ｂ）に示す回路は、第１のインダクタ１１及び第２のインダクタ１２が、第１ポート４１からフィルタ３０の入力端子に延伸する配線、及びフィルタ３０の出力端子から第２ポート４２に延伸する配線にそれぞれ直列に接続される構成である。この構成においても同様に、第１ポート４１及び第２ポート４２から見て、それぞれ異なる端子２１及び端子２２が接続されるように、第１のインダクタ１１及び第２のインダクタ１２を配置することにより、相互インダクタンスＭは正となる。
【００７５】
上記の図１２〜図１４に示す回路では、フィルタ３０の両端に各１個のインダクタを接続する例を示したが、それぞれ複数のインダクタを接続することも可能である。
【００７６】
すなわち、図１２〜図１４に示す回路において、第１のインダクタ１１から離れた位置に第３のインダクタを接続するとともに、第２のインダクタ１２から離れた位置に第４のインダクタを接続することができる。また、さらに他のインダクタを設けることも可能である。
【００７７】
なお、基本的には、第１のインダクタ１１と第２のインダクタ１２の影響が支配的となるので、第３又は第４のインダクタの配置によって、フィルタの特性の劣化を抑制する効果に多少の差はあるものの、本発明によってフィルタの特性の劣化を抑制する効果を得ることができることには変わりはない。但し、第３のインダクタ及び第４のインダクタを含めて、相互インダクタンスＭが正になるように配置にすることが肝要であり、第１ポート４１及び第２ポート４２から見て、インダクタの異なる端子２１、２２がそれぞれ接続されるように、第１のインダクタ１１に加えて第３のインダクタを接続し、かつ、第２のインダクタ１２に加えて第４のインダクタを接続することによって、相互インダクタンスＭが正となるようにする。
【００７８】
図１５〜図２０に示す回路は、第１のインダクタ１１及び第２のインダクタ１２に加えて、第３のインダクタ１３を追加して構成した回路基板の例を示す。これらの例では、第１ポート４１からフィルタ３０の入力端子に延伸する配線上で、フィルタ３０に対して第１のインダクタ１１より外側に第３のインダクタ１３を追加して接続し、フィルタ３０の出力端子から第２ポート４２に延伸する配線に接続した第２のインダクタ１２と組み合わせることにより、相互インダクタンスＭが正となる配置を示している。しかし、上述したように、第１のインダクタ１１と第２のインダクタ１２との結合による効果が支配的な場合には、第３のインダクタ１３の配置はこの限りでなく、任意でよい場合がある。また、第３のインダクタ１３と第２のインダクタ１２との結合による効果が支配的な場合には、第３のインダクタ１３を、第１のインダクタと読み替えてもよい。さらに、第３のインダクタ１３に加えて、第４のインダクタを追加する場合にも同様である。なお、図１５〜図２０に示す回路において、フィルタ３０は図示を省略してある。
【００７９】
図１５（ａ）に示す回路において、第１のインダクタ１１及び第３のインダクタ１３は、いずれも第１ポート４１の方に対して第１端子２１を接続するように配置されている。そして、第２のインダクタ１２は、第２ポート４２の方に対して第２端子２２を接続するように配置されている。従って、この組み合わせにおける相互インダクタンスＭは正である。
【００８０】
また、図１５（ｂ）に示す回路は、図１５（ａ）に示す回路の第１端子２１と第２端子２２を入れ替えて配置したものであり、図１２に示した回路と同じように、相互インダクタンスＭは正となる。
【００８１】
以下、同様に、第１ポート４１からフィルタ３０の入力端子に延伸する配線上に第１のインダクタ１１と第３のインダクタ１３を接続し、フィルタ３０の出力端子から第２ポート４２に延伸する配線に接続した第２のインダクタ１２との間で相互インダクタンスＭが正になる組み合わせを図１６〜図２０に示している。なお、各図における（ａ）及び（ｂ）の関係は、図１５（ａ）、（ｂ）の場合と同じである。
【００８２】
ここで、本実施形態による回路基板の構成において、インダクタ相互間のアイソレーションが良好である理由について説明する。
【００８３】
図２に示した回路基板１００の構成では、インダクタ１１、１２は寄生容量２９によって容量結合されている。この容量結合を通じてインダクタ１１、１２の間を流れる電流がある周波数ｆｏにおけるフィルタ３０の両端３１ａ、３１ｂを通過する電流よりも遙かに小さくなる条件は、インピーダンスによって決定される。すなわち、容量結合を介するインダクタ１１、１２間のインピーダンスＺｃが、ある周波数ｆｏにおけるフィルタ３０の両端３１ａ、３１ｂ間のインピーダンスＺより十分大きい必要がある。結合容量をＣとしたとき、インダクタ１１、１２間のインピーダンスＺｃは、１／（ｊωＣ）で表すことができるので、結合容量Ｃは小さくなければならない。ここで、ｊ及びωは、それぞれ虚数及び角周波数（角速度）である。このような小さい容量を満たすのは、自ずと寄生容量になり、容量デバイスによる結合ではなく、典型的には空気を絶縁層とする寄生容量による容量結合が適している。本発明の実施形態では、寄生容量を積極的に利用することにより、新たに容量デバイスを用いることなく、所望の特性を達成することを可能とするものである。
【００８４】
次に、本発明の実施形態実施形態に係る回路基板の変形例について、図２１〜図２３を用いて説明する。
【００８５】
図２１は、回路ブロック４０を覆うようにシールド６５を設けて回路基板１００を構成した例である。シールド６５は、例えば、アルミや洋白からなり、このシールド６５を設けることによってインダクタンス間の寄生容量が小さくなるため、インダクタンス間の距離をより近接して配置できるという効果を得ることができる。
【００８６】
図２２は、フィルタ３０のインピーダンス整合用として、インダクタ１１、１２に加えてチップコンデンサ６４を使用する場合を示すものである。
【００８７】
図２３は、インダクタ１０をインピーダンス整合用のみならず、減衰極形成用として使用した例を示すものである。図２３の例では、減衰極形成用インダクタ（例えば、チップインダクタ）１５は、フィルタ３０の減衰極端子３１ｄに電気的に接続され、フィルタ内部の共振子と減衰極を形成している。従って、フィルタ３０の出力端子３１ｂに接続するインダクタンス１２との相互インダクタンスンスＭが正になるように配置することにより、優れたフィルタ特性を得ることができる。
【００８８】
以上説明した本発明の実施形態に係る回路基板１００では、インダクタ１０（１１、１２）は、例えば、図１（ｂ）、（ｃ）に示すように、部品実装用の端子（外部電極）４２を持っているが、インダクタ１０同士の寄生容量を安定して形成するために、部品実装用の端子の他に電極を設けることも可能である。さらに、基板に形成するパターン等によって所望の寄生容量を発生できるようにすることも可能である。
【００８９】
また、インピーダンス整合のために、フィルタ３０の両端にインダクタ１０を配置したが、これに限らず、アンプの両端にインダクタ１０を配置することも可能である。通常、インピーダンス整合用にアンプの両端にインダクタを近接して配置すると、インダクタ間の不要な電磁界結合によりアンプ入出力端子間に帰還経路が発生し、発振等の特性劣化を起こしてしまうが、本発明を適用することにより、本実施形態におけるフィルタ３０と同様な効果を奏することができる。なお、アンプとして、例えば、高周波電力増幅器に好適に適用できる。
【００９０】
また、本発明の実施形態に係る回路基板１００は、無線回路（ＲＦ回路）を備えた通信機器等に好適に使用することができる。特に、実装面積が制限されている携帯電話の無線回路ブロックに用いることにより、携帯電話の小型化に貢献するところ大である。
【００９１】
以上説明したように、このような本発明の実施形態に係る回路基板によれば、インピーダンス整合のために、フィルタ又はアンプの両端に同じ巻き方向のインダクタを接続する際に、フィルタ又はアンプに対してインダクタの磁気的な向きが互いに逆になるように近接して配置する。これにより、インダクタ間の寄生容量によって容量結合されるとともに、相互インダクタンスＭが正となって共振を起こして、フィルタ又はアンプの特性の劣化を抑制することができ、回路基板を小形化することが可能となる。
【００９２】
なお、本発明を好適な実施形態により説明してきたが、このような記述は限定事項ではなく、種々の変更が可能である。例えば、インダクタ１０が実装される配線基板として、リジッド基板のみならず、フレキシブル基板であってもよい。或いは、ＳＩＭＰＡＣＴＴＭのような部品内蔵基板を用いることも可能である。
【産業上の利用可能性】
【００９３】
本発明は、フィルタ又はアンプと複数のインダクタを含む回路基板において、フィルタ特性の劣化を抑制しながら、低コスト、かつ、小型化を実現することができるという効果を有し、回路基板や携帯電話等に有用である。
【図面の簡単な説明】
【００９４】
【図１】（ａ）インダクタの構成を模式的に示す図  （ｂ）積層型チップインダクタの概略構造を示す斜視図  （ｃ）巻線型チップインダクタの概略構造を示す斜視図
【図２】本発明の実施形態に係る回路基板の構成を模式的に示す図
【図３】本発明の実施形態に係る回路基板の他の構成を模式的に示す図
【図４】回路ブロックの概略構成を示す回路図
【図５】（ａ）バンドパスフィルタの特性を示す図  （ｂ）通過周波数帯域が異なるバンドパスフィルタの特性を示す図
【図６】（ａ）２つのインダクタが電磁結合した場合の回路を示す図  （ｂ）２つのインダクタが電磁結合した場合の等価回路を示す図
【図７】インダクタ間におけるアイソレーション特性の解析結果を示す図
【図８】（ａ）２つのインダクタにおける相互インダクタンスが正となる回路構成を示す図  （ｂ）２つのインダクタにおける相互インダクタンスが正となる等価回路を示す図
【図９】（ａ）２つのインダクタにおける相互インダクタンスが負となる回路構成を示す図  （ｂ）２つのインダクタにおける相互インダクタンスが負となる等価回路を示す図
【図１０】（ａ）２つのインダクタにおける相互インダクタンスが負となる別の回路構成を示す図  （ｂ）２つのインダクタにおける相互インダクタンスが負となる別の等価回路を示す図
【図１１】（ａ）２つのインダクタにおける相互インダクタンスが正となる別の回路構成を示す図  （ｂ）２つのインダクタにおける相互インダクタンスが正となる別の等価回路を示す図
【図１２】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１３】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１４】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１５】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１６】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１７】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１８】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図１９】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図２０】（ａ）相互インダクタンスが正となるインダクタの配置を示す図  （ｂ）相互インダクタンスが正となるインダクタの配置を示す図
【図２１】本発明の実施形態に係る変形例の概略構成を示す断面図
【図２２】本発明の実施形態に係る回路基板の別の概略構成を模式的に示す図
【図２３】本発明の実施形態に係る回路基板の更に別の概略構成を模式的に示す図
【符号の説明】
【００９５】
１０  インダクタ
１１  第１のインダクタ
１２  第２のインダクタ
１００  回路基板
２１  第１端子
２２  第２端子
２５ａ、２５ｂ  配線
２７  グランド端子
２９  寄生容量
３０  フィルタ
３１ａ  入力端子
３１ｂ  出力端子
４０  回路ブロック
４１  第１ポート
４２  第２ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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