(57)【要約】【課題】  成膜後に膜中の物質が半導体装置内に拡散し、半導体装置の特性に悪影響を与えることを防止し、信頼性の高い半導体装置及びその製造方法を提供することにある。【解決手段】  ＣＭＯＳ型素子１２を含む半導体基板１０と、半導体基板１０の上に形成された層間絶縁層２６と、層間絶縁層２６の一部を貫通して形成された複数のコンタクトプラグ３４と、を有し、層間絶縁層２６は、水素バリア層３０を含み、水素バリア層３０は、コンタクトプラグ３４に接触しないように、層間絶縁層２６の中間層に形成してなる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳ型素子を含む半導体基板と、
前記半導体基板の上に形成された層間絶縁層と、
前記層間絶縁層の一部を貫通して形成された複数のコンタクトプラグと、
を有し、
前記層間絶縁層は、水素バリア層を含み、
前記水素バリア層は、前記コンタクトプラグに接触しないように、前記層間絶縁層の中間層に形成してなる半導体装置。
【請求項２】
ＣＭＯＳ型素子を含む半導体基板の前記ＣＭＯＳ型素子が形成された面に、前記ＣＭＯＳ型素子を覆うとともに他の部分を露出させないように第１の層間絶縁層を形成すること、
前記第１の層間絶縁層の上に、前記第１の層間絶縁層のコンタクトプラグが貫通する部分を露出させるように、水素バリア層を形成すること、及び、
前記第１の層間絶縁層と前記水素バリア層の上に第２の層間絶縁層を形成すること、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
この種の技術分野では、半導体装置の高性能化及び高機能化等により、半導体装置の微細化が進んでいる。このような微細化は、半導体メモリの技術分野で特に著しい。
【０００３】
【特許文献１】特開２００３−１７９２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の微細化及び膜の薄化が進むにつれて、新たな問題点も浮上してくる。その中で、成膜後に膜中の水素が半導体装置内に拡散し、半導体装置の特性に悪影響を与えることを防止することができれば、半導体装置の信頼性を高めることができる。
【０００５】
本発明の目的は、成膜後に膜中の水素が半導体装置内に拡散し、半導体装置の特性に悪影響を与えることを防止し、信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明に係る半導体装置は、ＣＭＯＳ型素子を含む半導体基板と、前記半導体基板の上に形成された層間絶縁層と、前記層間絶縁層の一部を貫通して形成された複数のコンタクトプラグと、を有し、前記層間絶縁層は、水素バリア層を含み、前記水素バリア層は、前記コンタクトプラグに接触しないように、前記層間絶縁層の中間層に形成してなる。本発明によれば、層間絶縁層の中間層に水素バリア層が形成されていることにより、半導体装置に侵入した水素は、水素バリア層に遮断される。あるいは、水素バリア層に吸収される。そのため、半導体装置に侵入した水素がＣＭＯＳ型素子に至ることを防止することができる。そのため、最終形状にほとんど影響を与えることなく、ＣＭＯＳ型素子を水素による特性劣化から保護することができ、半導体装置の特性に悪影響を与えることを防止することが可能となる。
【０００７】
（２）本発明に係る半導体装置の製造方法は、ＣＭＯＳ型素子を含む半導体基板の前記ＣＭＯＳ素子が形成された面に、前記ＣＭＯＳ型素子を覆うとともに他の部分を露出させないように第１の層間絶縁層を形成すること、前記第１の層間絶縁層の上に、前記第１の層間絶縁層のコンタクトプラグが貫通する部分を露出させるように、水素バリア層を形成すること、及び、前記第１の層間絶縁層と前記水素バリア層の上に第２の層間絶縁層を形成すること、を含む。本発明によれば、第１の層間絶縁層と第２の層間絶縁層の間に水素バリア層を形成することにより、半導体装置に侵入した水素は、水素バリア層に遮断される。あるいは、水素バリア層に吸収される。そのため、半導体装置に侵入した水素がＣＭＯＳ型素子に至ることを防止することができる。そのため、最終形状にほとんど影響を与えることなく、ＣＭＯＳ型素子を水素による特性劣化から保護することができ、半導体装置の特性に悪影響を与えることを防止することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
（半導体装置の構造）
まず、本実施の形態に係る半導体装置の構造について説明する。図１は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。
【０００９】
本実施の形態に係る半導体装置は、図１に示すように、半導体基板１０を含む。半導体基板１０は、例えば、シリコン基板である。シリコン基板は、例えば、単結晶シリコンからなる。半導体基板１０には、ＣＭＯＳ型素子１２が形成されている。ＣＭＯＳ型素子１２は、例えば、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳＦＥＴ）１２Ａと、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳＦＥＴ）１２Ｂとからなる。そして、ＮＭＯＳＦＥＴ１２ＡおよびＰＭＯＳＦＥＴ１２Ｂは、それぞれ半導体基板１０に形成された素子分離領域１４によって電気的に分離されている。素子分離領域１４は、ＳＴＩ（Shallow Trench Isolation）法などにより形成されている。各ＭＯＳＦＥＴ１２Ａ，１２Ｂは、半導体基板１０上に、ゲート絶縁膜１６を介して、ゲート電極１８Ａ，１８Ｂが形成された構造を有している。ゲート電極１８Ａ，１８Ｂは、多結晶シリコンで構成されたポリシリコンゲート電極または、金属層で構成されているメタルゲート電極である。ゲート絶縁膜１６の直下の半導体基板１０には、チャネル領域（図示せず）が設けられる。チャネル領域を挟んで、半導体基板１０には、ソース領域または、ドレイン領域を構成する不純物拡散領域２０，２２が設けられている。そして、ゲート電極１８Ａ，１８Ｂの両側面に、サイドウォール絶縁層２４が形成されている。ＮＭＯＳＦＥＴ１２Ａにおいては、不純物拡散領域２０，２２はＮ型に、ＰＭＯＳＦＥＴ１２Ｂでは、不純物拡散領域２０，２２はＰ型に形成されている。
【００１０】
本実施の形態に係る半導体装置は、図１に示すように、層間絶縁層２６を含む。層間絶縁層２６は、半導体基板１０の各ＭＯＳＦＥＴ１２Ａ，１２Ｂが形成された面に、各ＭＯＳＦＥＴ１２Ａ，１２Ｂを覆うとともに他の部分を露出させないように形成されている。層間絶縁層２６の上面は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化されている。層間絶縁層２６は、第１の層間絶縁層２８、水素バリア層３０及び第２の層間絶縁層３２を含んでいる。第１の層間絶縁層２８の上に水素バリア層３０が形成されている。そして、水素バリア層３０の上に第２の層間絶縁層３２が形成されている。第１の層間絶縁層２８および第２の層間絶縁層３２は、例えば、酸化シリコン、窒化シリコン等の材料でＰＥＣＶＤ法などの成膜手法で形成されている。このときの酸化シリコン膜は、形成後の膜の平坦性が高いＢＰＳＧ（ボロン、リン含有酸化シリコン膜）やＴＥＯＳ（テトラエトキシシラン）を原料とした酸化シリコン膜を用いてもよい。水素バリア層３０は、層間絶縁層２６中を移動する水素を吸収するように、層間絶縁層２６の中間層に形成されている。水素バリア層３０は、単一の膜、例えば、窒化チタンあるいは窒化シリコンで構成されている。あるいは、２以上の膜、例えば、チタン膜を底部に有し、このチタン膜に引続いて窒化チタン膜を含んでいる。また、水素バリア層３０の材料は、水素を吸収する特性をもつ金属ならば、ハフニウム、ジルコニウムなどでもよい。水素バリア層３０は、従来のスパッタリング技術または、ＣＶＤ技術によって堆積されている。水素バリア層３０は、コンタクトプラグ３４に接触しないようにホール３６が形成されている。
【００１１】
本実施の形態に係る半導体装置は、図１に示すように、複数のコンタクトプラグ３４を含む。複数のコンタクトホール３８は、層間絶縁層２６の一部を貫通して形成されており、半導体基板１０に形成されている各ＭＯＳＦＥＴ１２Ａ，１２Ｂと電気的に接続するために用いられる。コンタクトプラグ３４は、コンタクトホール３８内に、例えば、タングステンが充填されて形成されている。コンタクトプラグ３４は、水素バリア層３０に接触しないように形成されている。
【００１２】
本実施の形態に係る半導体装置は、以上のように構成されてなる。先に説明したように、半導体装置は、層間絶縁層２６の中間層に水素バリア層３０が形成されている。これにより、半導体装置に侵入した水素は、水素バリア層３０に遮断される。あるいは、水素バリア層３０に吸収される。そのため、半導体装置に侵入した水素が各ＭＯＳＦＥＴ１２Ａ，１２Ｂのゲート絶縁膜１６に至ることを防止することができる。そのため、最終形状にほとんど影響を与えることなく、各ＭＯＳＦＥＴ１２Ａ，１２Ｂのゲート絶縁膜１６を水素による特性劣化から保護することができ、半導体装置の特性に悪影響を与えることを防止することが可能となる。
（半導体装置の製造方法）
以下、本発明を適用した実施の形態に係る半導体装置の製造方法について説明する。図２及び図３は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。
【００１３】
本実施の形態に係る半導体装置の製造方法は、図２（Ａ）に示すように、半導体基板１０を用意することを含んでいてもよい。半導体基板１０の構造は、先に説明したいずれかの内容を適用してもよい。
【００１４】
まず、図２（Ａ）に示すように、半導体基板１０に、公知の方法によって、ＣＭＯＳ型素子１２（各ＭＯＳＦＥＴ１２Ａ，１２Ｂ）を形成する。具体的には、半導体基板１０に、公知の方法によって、素子分離領域１４を形成する。次に、半導体基板１０の表面を酸化してゲート絶縁膜１６を形成する。ゲート絶縁膜１６としては、例えば、熱酸化法により酸化シリコン層が形成される。そして、ポリシリコン層を、例えば、ＣＶＤ法にて全面に堆積させた後、フォトリソグラフィ技術及びエッチング技術にてポリシリコン層をパターニングし、ポリシリコンから成るゲート電極１８Ａ，１８Ｂを形成する。ゲート電極１８Ａ，１８Ｂとしては、メタルゲート電極として機能する材質であれば、特に制限はされず、抵抗が低く、後の工程での熱処理に耐えることができるものが好ましい。例えば、アルミニウム、モリブデン、タンタル、タングステン、チタンまたは、それらの窒化物を挙げることができる。次に、導電性の不純物イオンを注入し、そして注入された不純物の活性化処理を行い、ソース・ドレイン領域となる不純物拡散領域２０，２２を作成する。その後、公知の方法にてサイドウォール絶縁層２４を形成し、各ＭＯＳＦＥＴ１２Ａ，１２Ｂを形成する。
【００１５】
次に、図２（Ｂ）に示すように、半導体基板１０の上に、第１の層間絶縁層２８を形成する。具体的には、半導体基板１０の上に、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜（ＳｉＯ2）からなる第１の層間絶縁層２８を形成する。その際、例えば、最終的に形成する層間絶縁層２６の厚さに対して半分程度の厚さの時点で、第１の層間絶縁層２８の形成を止める。例えば、厚さは２００から７００ｎｍ程度である。
【００１６】
次に、図２（Ｃ）に示すように、第１の層間絶縁層２８の上に、水素バリア層３０を形成する。具体的には、第１の層間絶縁層２８の上に、例えば、スパッタリング、ＣＶＤなどの方法によって、チタンまたは、窒化チタンの薄膜からなる水素バリア層３０を形成する。例えば、膜厚は５から５０ｎｍ程度である。
【００１７】
次に、図３（Ａ）に示すように、水素バリア層３０にホール３６を開口する。具体的には、水素バリア層３０上に、図示しないレジスト膜を塗布する。次に、ホール３６を形成するための図示しないレジストパターンを形成する。そのあと、レジストパターンをマスクとして、水素バリア層３０におけるホール３６の形成位置をエッチング処理（例えば、ドライエッチング処理）により除去する。
【００１８】
次に、図３（Ｂ）に示すように、水素バリア層３０および第１の層間絶縁層２８の上に第２の層間絶縁層３２を形成する。具体的には、水素バリア層３０および第１の層間絶縁層２８の上に、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜（ＳｉＯ2）からなる第２の層間絶縁層３２を形成する。その際、第２の層間絶縁層３２の厚さは、層間絶縁層２６の最終的な厚さにする。その後、公知のＣＭＰ法などの平坦加工を行ってもよい。
【００１９】
次に、図１に示すように、層間絶縁層２６にコンタクトプラグ３４を形成する。具体的には、層間絶縁層２６上に、図示しないレジスト膜を塗布する。次に、コンタクトホール３８を形成するための図示しないレジストパターンを形成する。次に、レジストパターンをマスクとして、層間絶縁層２６におけるコンタクトホール３８の形成位置をエッチング処理（例えば、ドライエッチング処理）により除去する。その後、コンタクトホール３８内及び層間絶縁層２６上に、導電部材（例えば、タングステン）を堆積させる。次に、層間絶縁層２６上に堆積した導電部材を除去する。導電部材の除去は、例えば、ＣＭＰ法によって行う。以上により、コンタクトホール３８内のみに導電部材が充填され、コンタクトプラグ３４が完成する。コンタクトプラグ３４の直径は、例えば、０．４μｍである。その後、公知のＣＭＰ法により、層間絶縁層２６とコンタクトプラグ３４表面を平坦化する。
【００２０】
以上の工程により本実施の形態の半導体装置を形成することができる。この後、層間絶縁層２６上に、フォトリソグラフィ技術及びエッチング技術を用いて、配線層（図示せず）を形成する。これにより、コンタクトプラグ３４を介して、各ＭＯＳＦＥＴ１２Ａ，１２Ｂと配線層（図示せず）とが電気的に接続される。
【００２１】
以上の工程によって、半導体装置を製造してもよい。先に説明したように、本実施の形態に係る半導体装置の製造方法では、第１の層間絶縁層２８と第２の層間絶縁層３２の間に水素バリア層３０を形成する。これにより、半導体装置に侵入した水素が水素バリア層３０を超えることができない、あるいは、水素バリア層３０に吸収される。そのため、半導体装置に侵入した水素が各ＭＯＳＦＥＴ１２Ａ，１２Ｂのゲート絶縁膜１６に至ることを防止することができる。そのため、最終形状にほとんど影響を与えることなく、各ＭＯＳＦＥＴ１２Ａ，１２Ｂのゲート絶縁膜１６を水素による特性劣化から保護することができ、半導体装置の特性に悪影響を与えることを防止することが可能となる。
【００２２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
【図面の簡単な説明】
【００２３】
【図１】本発明を適用した実施の形態に係る半導体装置について説明するための図である。
【図２】本発明を適用した実施の形態に係る半導体装置を製造する方法について説明するための図である。
【図３】本発明を適用した実施の形態に係る半導体装置を製造する方法について説明するための図である。
【符号の説明】
【００２４】
１０…半導体基板  １２…ＣＭＯＳ型素子  １２Ａ…ＮＭＯＳＦＥＴ  １２Ｂ…ＰＭＯＳＦＥＴ  １４…素子分離領域  １６…ゲート絶縁膜  １８Ａ，１８Ｂ…ゲート電極  ２０，２２…不純物拡散領域  ２４…サイドウォール絶縁層  ２６…層間絶縁層  ２８…第１の層間絶縁層  ３０…水素バリア層  ３２…第２の層間絶縁層  ３４…コンタクトプラグ  ３６…ホール  ３８…コンタクトホール。
【図１】
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【図２】
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【図３】
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