(57)【要約】【課題】  システムに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで対応できる情報処理装置を提供する。【解決手段】  シリアルＡＴＡブリッジ１４に所定の機能を追加する場合に、ハードディスクコントローラ２４が備えるファームウエア２６の修正のみで、所定の機能を追加の追加を行う。【選択図】      図２
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【特許請求の範囲】
【請求項１】
シリアルＡＴＡブリッジ手段とハードディスクコントローラ手段とが接続された構成を備えた情報処理装置であって、
前記シリアルＡＴＡブリッジ手段に所定の機能を追加する場合に、前記ハードディスクコントローラ手段が備えるファームウエアの修正のみで、前記所定の機能を追加の追加を行うことを特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置であって、
前記シリアルＡＴＡブリッジ手段とハードディスクコントローラ手段とを接続する接続手段は、パラレルＡＴＡバスおよび、前記シリアルＡＴＡブリッジ手段が備えるレジスタ機能と通信するレジスタ接続インターフェイスを備えていることを特徴とする情報処理装置。
【請求項３】
請求項１に記載の情報処理装置であって、
前記シリアルＡＴＡブリッジ手段が備えるファームウエアは、このファームウエアから当該情報処理装置に搭載されたシリアルＡＴＡバスに送信するＤＭＡ  ｓｅｔｕｐ  ＦＩＳの内容および送信タイミングを制御することを特徴とする情報処理装置。
【請求項４】
請求項１に記載の情報処理装置であって、
前記シリアルＡＴＡブリッジ手段が備えるファームウエアは、このファームウエアから当該情報処理装置に搭載されたシリアルＡＴＡバスに送信するＳｅｔ  ＤｅｖｉｃｅＢｉｔｓ  ＦＩＳの内容を任意に設定することを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルＡＴＡをサポートしているＨＤＣ（ハードディスクコントローラ）用ＬＳＩを備えた情報処理装置に係り、特に、シリアルＡＴＡブリッジに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで、対応できる情報処理装置に関する。
【背景技術】
【０００２】
ＮＣＱをサポートした場合、添付資料１のHW構成となり、HW変更量が大きい。
【０００３】
また、HWの変更(パラレルATAバスがなくなる)に伴い、FWの変更量が大きくなる。
【０００４】
従来では、ＮＣＱ（Native Command Queuing）をサポートしたシステムでは、ＨＤＣ内にCommand層、ファームウエア（ＦＷ）を備えている構成となっている。このような構成の場合、システムに新たな機能を追加等する際には、Command層およびファームウエアの大幅な修正を必要とする（例えば、特許文献１参照）。
【特許文献１】特開２００３−２２３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術であると、システムに新たな機能を追加等する際には、Command層およびファームウエアの大幅な修正を必要とするため、システム構築のためには、大きな開発リスクが伴う。例えば、シリアルＡＴＡブリッジ構成とＨＤＣ機能がパラレルＡＴＡバスで接続されたシステムＬＳＩにおいて、ＮＣＱをサポートするには、ＨＷ、ＦＷの変更量が増大する。
【０００６】
本発明の目的は、システムに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで対応できる情報処理装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、シリアルＡＴＡブリッジ手段とハードディスクコントローラ手段とが接続された構成を備えた情報処理装置であって、前記シリアルＡＴＡブリッジ手段に所定の機能を追加する場合に、前記ハードディスクコントローラ手段が備えるファームウエアの修正のみで、前記所定の機能を追加の追加を行うものである。
【０００８】
このため、シリアルＡＴＡブリッジに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで対応できる情報処理装置を提供することができる。
【発明の効果】
【０００９】
本発明を用いることにより、シリアルＡＴＡブリッジに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで対応できる情報処理装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下図面を参照して、本発明の実施形態を説明する。
【００１１】
図１は本発明の実施形態に係る情報処理装置を示した模式図である。
【００１２】
ノート型パーソナルコンピュータ等である情報処理装置１０は、例えば、内部にマザーボート等の基板１２を備えている。
【００１３】
図２は、情報処理装置１０として、例えば、ノート型パーソナルコンピュータの内部構成を示した模式図である。情報処理装置１０の基板１２は、シリアルＡＴＡインターフェイス（Ｓ−ＡＴＡ）３０、Ｓ−ＡＴＡブリッジ１４、ＨＤＣ（ハードディスクコントローラ）２４、Ｓ−ＡＴＡブリッジ１４とＨＤＣ２４とを接続するインターフェイスであるパラレルＡＴＡバス、ＩＦ−ＲＥＧが搭載されている。
【００１４】
Ｓ−ＡＴＡブリッジ１４は、Ｓ−ＡＴＡ３０とデータのやりとりを行うＰＨＹ（物理層）１６、ＰＨＹ１６とデータのやりとりを行うLink&Transport１８、およびLink&Transport１８とデータのやりとりを行うレジスタ２２を備えたCommand層２０を有している。
【００１５】
図３、４は、本発明の実施形態に係る情報処理装置のＲｅａｄ動作を示したフローチャートである。なお、ＨＯＳＴと記載があるのは、基板１５に搭載されているＳ−ＡＴＡ３０を介した当該コンピュータ（情報処理装置１０）自身の意味である。また、フローチャート内の楕円形に位置する制御が、Ｓ−ＡＴＡブリッジの追加機能（処理）であり、フローチャート内の太線がＦＷの追加機能（処理）である。
【００１６】
ステップＳ１で、ＨＯＳＴ１２は、Ｓ−ＡＴＡブリッジ１４に対してＲｅａｄ１要求としてregister FISを送信する。register FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ２で、READ FPDMAQueued EXT commandをＨＤＣ２４に送信する。READ FPDMAQueued EXT commandを受信したＨＤＣ２４は、ステップＳ３で、BSY=0をＳ−ＡＴＡブリッジ１４に送信する。BSY=0を受信したＳ−ＡＴＡブリッジ１４は、ステップＳ４で、Register FISをＨＯＳＴ１２に送信する。また、この間、ＨＤＣ２４のＦＷ２６は、ステップＳ５で、ＦＷ内でＴＡＧ値に対応したフラグを設定する。
【００１７】
次に、ステップＳ６で、ＨＯＳＴ１２は、Ｓ−ＡＴＡブリッジ１４に対してＲｅａｄ２要求としてregister FISを送信する。register FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ７で、READ FPDMAQueued EXT commandをＨＤＣ２４に送信する。READ FPDMAQueued EXT commandを受信したＨＤＣ２４は、ステップＳ８で、BSY=0をＳ−ＡＴＡブリッジ１４に送信する。BSY=0を受信したＳ−ＡＴＡブリッジ１４は、ステップＳ９で、Register FISをＨＯＳＴ１２に送信する。また、この間、ＨＤＣ２４のＦＷ２６は、ステップＳ１０で、ＦＷ内でＴＡＧ値に対応したフラグを設定する。ここで、ＦＷ２６は、ステップＳ１１で、ＴＡＧ値、BufferOfset、TransferCount、START=1（トリガ）をＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ１２で、Ｒｅａｄ２データ転送予告としてDMA setup FISをＨＯＳＴ１２に送信し、ステップＳ１３で、ServiceコマンドをＨＤＣ２４に送信する。このとき、DMA setup FISが、次のQueuingコマンドRed Arrow内でぶつかった場合は、再度ＦＷ２６でＴＡＧ値などをセットしてくれる。また、Serviceコマンドは、擬似的にLegacy Command Queuingプロトコルを利用している。
【００１８】
続いて、Serviceコマンドを受信したＨＤＣ２４は、ステップＳ１４で、DMARQ assertedをＳ−ＡＴＡブリッジ１４に送信する。図４に移り、ＨＤＣ２４は、ステップＳ１５で、Read DataをＳ−ＡＴＡブリッジ１４に送信する。Read Dataを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ１６で、Ｒｅａｄ２データ転送としてData FISをＨＯＳＴ１２に送信する。また、ＦＷ２６は、ステップＳ１７で、コマンド終了したものについて、フラグを立てて、Ｓ−ＡＴＡブリッジ１４に送信する。ステップＳ１８で、ＨＤＣ２４は、INTRQをＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ１９で、SERV=1のときは、Set Device Bits FIS(bit5 clear)を送信せず、SERV=0のときは、Set Device Bits FISをＨＯＳＴ１２に送信し、Ｒｅａｄ２にデータの転送を終了する。
【００１９】
次に、ＦＷ２６は、ステップＳ２０で、ＴＡＧ値、BufferOfset、TransferCount、START=1（トリガ）をＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ２１で、Ｒｅａｄ２データ転送予告としてDMA setup FISをＨＯＳＴ１２に送信し、ステップＳ２２で、ServiceコマンドをＨＤＣ２４に送信する。
【００２０】
続いて、Serviceコマンドを受信したＨＤＣ２４は、ステップＳ２３で、DMARQ assertedをＳ−ＡＴＡブリッジ１４に送信する。ＨＤＣ２４は、ステップＳ２４で、Read DataをＳ−ＡＴＡブリッジ１４に送信する。Read Dataを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ２５で、Ｒｅａｄ２データ転送としてData FISをＨＯＳＴ１２に送信する。また、ＦＷ２６は、ステップＳ２６で、コマンド終了したものについて、フラグを立てて、Ｓ−ＡＴＡブリッジ１４に送信する。ステップＳ２７で、ＨＤＣ２４は、INTRQをＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ２８で、SERV=1のときは、Set Device Bits FIS(bit0 clear)を送信せず、SERV=0のときは、Set Device Bits FIS(bit0 clear)をＨＯＳＴ１２に送信し、Ｒｅａｄ１にデータの転送を終了する。
【００２１】
そして、ＨＯＳＴ１２は、エラー時には、ステップＳ２９で、READ LOG EXT commandをＳ−ＡＴＡブリッジ１４に送信し、READ LOG EXT commandを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ３０で、READ LOG EXT commandをＨＤＣ２４に送信し、ステップＳ３１で、Set Device Bits FIS(all bit clear)をＨＯＳＴ１２に送信する。
【００２２】
以上で、本発明の実施形態に係る情報処理装置のＲｅａｄ動作の説明を終了する。
【００２３】
以上より、システムに所定の機能を追加する場合に、ハードディスクコントローラ手段が備えるファームウエアの修正のみで、対応できる。すなわち、Ｓ−ＡＴＡブリッジ機能の軽微な機能を追加するのみで、ＮＣＱをサポートすることができる。また、ＨＤＣ側の修正箇所がなく、従来の互換性・品質が維持できる。ＦＷも修正が少なく、従来の互換性・品質が維持できる。
【００２４】
次に、図４、５は、本発明の実施形態に係る情報処理装置のＷｒｉｔｅ動作を示したフローチャートである。上述したＲｅａｄ動作と基本的には、同じである。
【００２５】
ステップＳ４０で、ＨＯＳＴ１２は、Ｓ−ＡＴＡブリッジ１４に対してＷｒｉｔｅ１要求としてregister FISを送信する。register FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ４１で、READ FPDMAQueued EXT commandをＨＤＣ２４に送信する。READ FPDMAQueued EXT commandを受信したＨＤＣ２４は、ステップＳ４２で、BSY=0をＳ−ＡＴＡブリッジ１４に送信する。BSY=0を受信したＳ−ＡＴＡブリッジ１４は、ステップＳ４３で、Register FISをＨＯＳＴ１２に送信する。また、この間、ＨＤＣ２４のＦＷ２６は、ステップＳ４４で、ＦＷ内でＴＡＧ値に対応したフラグを設定する。
【００２６】
次に、ステップＳ４５で、ＨＯＳＴ１２は、Ｓ−ＡＴＡブリッジ１４に対してＷｒｉｔｅ２要求としてregister FISを送信する。register FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ４６で、READ FPDMAQueued EXT commandをＨＤＣ２４に送信する。READ FPDMAQueued EXT commandを受信したＨＤＣ２４は、ステップＳ４７で、BSY=0をＳ−ＡＴＡブリッジ１４に送信する。BSY=0を受信したＳ−ＡＴＡブリッジ１４は、ステップＳ４８で、Register FISをＨＯＳＴ１２に送信する。また、この間、ＨＤＣ２４のＦＷ２６は、ステップＳ４９で、ＦＷ内でＴＡＧ値に対応したフラグを設定する。ここで、ＦＷ２６は、ステップＳ５０で、ＴＡＧ値、BufferOfset、TransferCount、START=1（トリガ）をＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ５１で、Ｗｒｉｔｅ２データ転送予告としてDMA setup FISをＨＯＳＴ１２に送信し、ステップＳ５２で、ServiceコマンドをＨＤＣ２４に送信する。このとき、DMA setup FISが、次のQueuingコマンドRed Arrow内でぶつかった場合は、再度ＦＷ２６でＴＡＧ値などをセットしてくれる。また、Serviceコマンドは、擬似的にLegacy Command Queuingプロトコルを利用している。
【００２７】
続いて、Serviceコマンドを受信したＨＤＣ２４は、ステップＳ５３で、DMARQ assertedをＳ−ＡＴＡブリッジ１４に送信する。DMARQ assertedを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ５４で、DMA Active FISをＨＯＳＴ１２に送信する。DMA Active FISを受信したＨＯＳＴ１２は、ステップＳ５５で、Data FISをＳ−ＡＴＡブリッジ１４に送信する。Data FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ５６で、ＨＤＣ２４にWrite Dataを送信する。図６に移り、ＦＷ２６は、ステップＳ５７で、コマンド終了したものについて、フラグを立てて、Ｓ−ＡＴＡブリッジ１４に送信する。ステップＳ５８で、ＨＤＣ２４は、INTRQをＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ５９で、SERV=1のときは、Set Device Bits FIS(bit5 clear)を送信せず、SERV=0のときは、Set Device Bits FISをＨＯＳＴ１２に送信し、Ｗｒｉｔｅ２にデータの転送を終了する。
【００２８】
次に、ＦＷ２６は、ステップＳ６０で、ＴＡＧ値、BufferOfset、TransferCount、START=1（トリガ）をＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ６１で、Ｗｒｉｔｅ２データ転送予告としてDMA setup FISをＨＯＳＴ１２に送信し、ステップＳ６２で、ServiceコマンドをＨＤＣ２４に送信する。
【００２９】
続いて、Serviceコマンドを受信したＨＤＣ２４は、ステップＳ６３で、DMARQ assertedをＳ−ＡＴＡブリッジ１４に送信する。DMARQ assertedを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ６４で、DMA Active FISをＨＯＳＴ１２に送信する。DMA Active FISを受信したＨＯＳＴ１２は、ステップＳ６５で、Data FISをＳ−ＡＴＡブリッジ１４に送信する。Data FISを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ６６で、Write DataをＨＤＣは、２４に送信する。また、ＦＷ２６は、ステップＳ６７で、コマンド終了したものについて、フラグを立てて、Ｓ−ＡＴＡブリッジ１４に送信する。ステップＳ６８で、ＨＤＣ２４は、INTRQをＳ−ＡＴＡブリッジ１４に送信する。これらのデータを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ６９で、SERV=1のときは、Set Device Bits FIS(bit0 clear)を送信せず、SERV=0のときは、Set Device Bits FIS(bit0 clear)をＨＯＳＴ１２に送信し、Ｗｒｉｔｅ１にデータの転送を終了する。
【００３０】
そして、ＨＯＳＴ１２は、エラー時には、ステップＳ７０で、READ LOG EXT commandをＳ−ＡＴＡブリッジ１４に送信し、READ LOG EXT commandを受信したＳ−ＡＴＡブリッジ１４は、ステップＳ７１で、READ LOG EXT commandをＨＤＣ２４に送信し、ステップＳ７２で、Set Device Bits FIS(all bit clear)をＨＯＳＴ１２に送信する。
【００３１】
以上で、本発明の実施形態に係る情報処理装置のＷｒｉｔｅ動作の説明を終了する。
【００３２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る情報処理装置を示した模式図。
【図２】本発明の実施形態に係る情報処理装置の内部構成を示した模式図。
【図３】本発明の実施形態に係る情報処理装置のＲｅａｄ動作を示したフローチャート
【図４】本発明の実施形態に係る情報処理装置のＲｅａｄ動作を示したフローチャート
【図５】本発明の実施形態に係る情報処理装置のＷｒｉｔｅ動作を示したフローチャート
【図６】本発明の実施形態に係る情報処理装置のＷｒｉｔｅ動作を示したフローチャート
【符号の説明】
【００３４】
１０…情報処理装置（ＨＯＳＴ）、１２…基板、１４…ＡＴＡブリッジ、１５…基板、１６…ＰＨＹ、２２…レジスタ、２４…ＨＤＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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