(57)【要約】【課題】電源に起因する不具合の対策に要する時間及び費用を削減可能な不具合対策システムを提供する。【解決手段】  電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する検査部４と、検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段１０１と、不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングするボンディング装置３０１とを備える。【選択図】      図１
2006339439.tif 000002
【特許請求の範囲】
【請求項１】
電源端子及び接地端子を有するリードフレームに載置され、内部回路と、前記電源端子及び前記内部回路に接続された主電源パッドと、前記接地端子及び前記内部回路に接続された主接地パッドと、前記主電源パッドに隣接して配置された予備電源パッドと、前記主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、
前記電源端子及び前記接地端子に電源電位及び接地電位を供給して前記チップの電気的特性を検査する検査部と、
前記検査の結果に基づいて前記チップの不具合の有無を判定する不具合判定手段と、
前記不具合が有ると判定された場合には、前記予備電源パッドと前記電源端子、及び前記予備接地パッドと前記接地端子をボンディングするボンディング装置
とを備える不具合対策システム。
【請求項２】
前記ボンディング装置によるボンディングにより前記不具合が改善されたか確認する改善確認手段を更に備えることを特徴とする請求項１に記載の不具合対策システム。
【請求項３】
前記チップは、前記主電源パッドと前記主接地パッドの間に接続された主保護回路と、前記予備電源パッドと前記予備接地パッドの間に接続された予備保護回路とを更に備えることを特徴とする請求項１又は２に記載の不具合対策システム。
【請求項４】
内部回路、前記内部回路にそれぞれ接続された主電源パッド及び主接地パッドと、前記主電源パッドに隣接して配置された予備電源パッドと、前記主接地パッドに隣接して配置された予備接地パッドとを備えるチップを製造する工程と、
前記チップを、電源端子及び接地端子を有するリードフレームにマウントする工程と、
前記主電源パッドと前記電源端子、及び前記主接地パッドと前記接地端子をボンディングする工程と、
前記電源端子及び前記接地端子に電源電位及び接地電位を供給して前記チップの電気的特性を検査する工程と、
前記検査の結果に基づいて、前記チップの不具合の有無を判定する工程と、
前記不具合が有ると判定された場合には、前記予備電源パッドと前記電源端子、及び前記予備接地パッドと前記接地端子をボンディングする工程
とを含むチップの不具合対策方法。
【請求項５】
電源端子及び接地端子を有するリードフレームに載置されたチップであって、
内部回路と、
前記電源端子及び前記内部回路に接続された主電源パッドと、
前記接地端子及び前記内部回路に接続された主接地パッドと、
前記主電源パッドと前記主接地パッドの間に接続された主保護回路と、
前記主電源パッドに隣接して配置され、前記電源端子に接続された予備電源パッドと、
前記主接地パッドに隣接して配置され、前記接地端子に接続された予備接地パッドと、
前記予備電源パッドと前記予備接地パッドの間に接続された予備保護回路
とを備えることを特徴とするチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ、不具合対策システム及びチップの不具合対策方法に関する。
【背景技術】
【０００２】
近年、チップ製造においては、プロセスの微細化及び配線層の多層化により集積度が向上し、システム混載がなされることで、電源に起因する不具合が生じやすくなる傾向にある。
【０００３】
例えば、静電破壊（ＥＳＤ）を防止するために電源端子と接地端子の間にＥＳＤ保護回路（以下、単に「保護回路」という。）を設けている。しかし、プロセスの微細化に起因する配線抵抗増大によって、内部回路を保護しきれない場合がある。また、システム混載により必要な信号端子数が増加することで、電源端子及び接地端子数は必要最小限に削減される傾向にあり、チップ中心部での電圧降下が発生しやすくなる。また、電源端子及び接地端子数を抑制するために、出力回路等の複数の内部回路で電源端子及び接地端子の共通化を図っているが、大電流出力回路のノイズの影響を受けて、誤動作及び性能悪化の原因となる。
【０００４】
上記のように電源に起因する不具合が発生した場合には、不具合原因の特定と対策案の考案を行い、設計変更を行う（例えば、特許文献１参照。）。しかし、設計変更後のシミュレーションでは、設計変更による改善の効果が見えにくいので、不具合対策の効果を確認するため、フォトマスクを修正・作製し、チップを作り直したうえで検査を行っていた。このため、電源に起因する不具合の対策に時間と費用を要していた。
【特許文献１】特開２０００−２５２３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、電源に起因する不具合の対策に要する時間及び費用を削減可能なチップ、不具合対策システム及びチップの不具合対策方法を提供することである。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、（イ）電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する検査部と、（ロ）検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段と、（ハ）不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングするボンディング装置とを備える不具合対策システムが提供される。
【０００７】
本願発明の他の態様によれば、（イ）内部回路、内部回路にそれぞれ接続された主電源パッド及び主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップを製造する工程と、（ロ）チップを、電源端子及び接地端子を有するリードフレームにマウントする工程と、（ハ）主電源パッドと電源端子、及び主接地パッドと接地端子をボンディングする工程と、（ニ）電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する工程と、（ホ）検査の結果に基づいて、チップの不具合の有無を判定する工程と、（ヘ）不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングする工程とを含むチップの不具合対策方法が提供される。
【０００８】
本願発明の他の態様によれば、電源端子及び接地端子を有するリードフレームに載置されたチップであって、（イ）内部回路と、（ロ）電源端子及び内部回路に接続された主電源パッドと、（ハ）接地端子及び内部回路に接続された主接地パッドと、（ニ）主電源パッドと主接地パッドの間に接続された主保護回路と、（ホ）主電源パッドに隣接して配置され、電源端子に接続された予備電源パッドと、（ヘ）主接地パッドに隣接して配置され、接地端子に接続された予備接地パッドと、（ト）予備電源パッドと予備接地パッドの間に接続された予備保護回路とを備えるチップが提供される。
【発明の効果】
【０００９】
本発明によれば、電源に起因する不具合の対策に要する時間及び費用を削減可能なチップ、不具合対策システム及びチップの不具合対策方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態及びその変形例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施の形態に係る半導体製造システム（不具合対策システム）は、図１に示すように、電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップの製造及び不具合対策を行うシステムであって、電気的特性を検査する検査部４と、検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段１０１と、不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングする製造部３とを備える。
【００１２】
ここで、「不具合」とは、ＥＳＤ、電圧降下及び電源ノイズ等の電源に起因する不具合を意味する。本発明の実施の形態においては、「不具合対策」として、ＥＳＤ対策を行う一例を説明する。
【００１３】
不具合判定手段１０１は、不具合対策部１０に含まれる。不具合対策部１０、製造部３及び検査部４は、図１に示した半導体製造システムに含まれる。半導体製造システムは、設計部１、マスク作製部２、検査結果記憶装置５、主記憶装置６、プログラム記憶装置７、入力装置８及び出力装置９を更に備える。
【００１４】
設計部１としては、レイアウト設計を行うためのコンピュータ支援設計（ＣＡＤ）装置等が使用可能である。設計部１は、所望の半導体装置の回路の機能やスペックを決定してレイアウト設計を行う。
【００１５】
マスク作製部２は、例えばパターンジェネレータ（ＰＧ）や現像装置を備える。マスク作製部２は、設計部１からの設計データを描画データに変換する。マスク作製部２は更に、描画データに基づいてマスク基板上のレジスト膜にマスクパターンを描画し、レジスト膜を現像することにより、フォトマスク（レチクル）を作製する。
【００１６】
製造部３は、マスク作製部２により作製されたフォトマスクを用いてチップを製造する。製造部３は、各種の半導体製造装置３０１，３０２，３０３，・・・・・，３０ｎが配置された製造ラインを備える（ｎは自然数）。半導体製造装置３０１，３０２，３０３，・・・・・，３０ｎとしては、例えば、イオン注入装置、不純物拡散装置、シリコン酸化膜（ＳｉＯ2膜）を形成する熱酸化装置、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）、ポリシリコン膜などを堆積する化学的気相成長（ＣＶＤ）装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などをリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜などのデンシファイする熱処理装置、シリサイド膜などを形成する熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、半導体基板の表面を研磨する化学的・機械的研磨（ＣＭＰ）装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置、レジスト除去や溶液による洗浄をする洗浄装置、フォトリソグラフィ処理関連のスピンコート装置（スピンナー）、ステッパ等の露光装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極（パッド）をリードフレームに接続するボンディング装置など様々な半導体製造装置が含まれる。更に、純水製造装置やガスの純化装置等の付帯設備が含まれていても良い。又、これらの半導体製造装置は、バッチ式装置あるいは枚葉式装置のいずれも適用可能である。後述するすべての実施の形態についても同様にバッチ式装置あるいは枚葉式装置を適用しても構わない。
【００１７】
製造部３は、例えばＥＳＤ対策用のチップとして、図２に示すようなチップ１０ａを製造する。チップ１０ａは、電源端子２２，２４，２６，２８及び接地端子２１，２３，２５，２７を有するリードフレーム２０に載置可能なチップ１０ａであって、内部回路１１〜１４と、電源端子２２，２４，２６，２８のそれぞれ及び内部回路１１〜１４にそれぞれ接続された主電源パッド３２，３４，３６，３８と、接地端子２１，２３，２５，２７のそれぞれ及び内部回路１１〜１４に接続された主接地パッド３１，３３，３５，３７と、主電源パッド３２，３４，３６，３８と主接地パッド３１，３３，３５，３７の間にそれぞれ接続された保護回路（以下、「主保護回路」という。）６０ａ〜６０ｐと、主電源パッド３２，３４，３６，３８にそれぞれ隣接して配置された予備電源パッド４２，４４，４６，４８と、主接地パッド３１，３３，３５，３７にそれぞれ隣接して配置された予備接地パッド４１，４３，４５，４７と、予備電源パッド４２，４４，４６，４８と予備接地パッド４１，４３，４５，４７の間に接続された保護回路（以下、「予備保護回路」という。）６１ａ〜６１ｌとを備える。
【００１８】
主電源パッド３２，３４，３６，３８のそれぞれは、主電源配線５１，５３，５５，５７のいずれか、主保護回路６０ａ〜６０ｐのいずれか及び主接地配線５２，５４，５６，５８のいずれかを介して主接地パッド３１，３３，３５，３７のそれぞれに接続されている。例えば、主電源パッド３２と主接地パッド３１は、主電源配線５７、保護回路６０ａ及び主接地配線５８を経由して接続されている。主電源パッド３２と主接地パッド３３は、主電源配線５７、保護回路６０ｈ及び主接地配線５６を経由して接続されている。主電源パッド３２と主接地パッド３５は、主電源配線５７、保護回路６０ｉ及び主接地配線５４を経由して接続されている。主電源パッド３２と主接地パッド３７は、主電源配線５７、保護回路６０ｍ及び主接地配線５２を経由して接続されている。また、予備電源パッド４２，４４，４６，４８のそれぞれは、予備電源配線８１、予備保護回路６１ａ〜６１ｌ及び予備接地配線８２を介して予備接地パッド４１，４３，４５，４７に接続されている。
【００１９】
主保護回路６０ａ〜６０ｐ及び予備保護回路６１ａ〜６１ｌとしては、単体又は複数の素子からなる保護回路がある。例えば図３に示すような、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いても良い。主保護回路６０ａ〜６０ｐ及び予備保護回路６１ａ〜６１ｌは、サージ電流（ＥＳＤ電流）が流入すると、サージ電流をドレイン側から吸収してソース側へ逃がす。
【００２０】
電源端子２２，２４，２６，２８のそれぞれから電源電位ＶＤＤ１〜ＶＤＤ４が供給され、接地端子２１，２３，２５，２７のそれぞれから接地電位ＶＳＳ１〜ＶＳＳ４が供給される。例えば接地端子２５の接地電位ＶＳＳ３を基準に電源端子２２に電源電位ＶＤＤ１を印加すると、電源端子２２と接地端子２５の間に挿入されている主保護回路６０ｉを介して、接地端子２５に放電される電流経路が存在している。このとき、電源端子２２からサージ電流が流入すると、図４に示すように、電源端子２２から主保護回路６０ｉまでの配線抵抗の影響で、主保護回路６０ｉが破壊する前に、内部回路１１での破壊が発生する場合がある。
【００２１】
図１に示した検査部４は、チップ１０ａ等の検査対象とするチップのファンクション、リーク電流、アナログ特性、ＤＣ特性等の性能・機能に関する電気的特性、リード形状・寸法状態や信頼性等を検査するテスタ群を備える。検査部４は、例えば電源端子２２，２４，２６，２８のそれぞれに電源電位ＶＤＤ１〜ＶＤＤ４を供給し、接地端子２１，２３，２５，２７のそれぞれに接地電位ＶＳＳ１〜ＶＳＳ４を供給して、ＥＳＤ、電圧降下又は電源ノイズ等の不具合の発生を検査する。検査部４による検査結果は、検査結果記憶装置５に格納される。なお、チップ１０ａが検査用チップの場合には、以降で述べる不具合対策をチップ１０ａと異なる製品用チップに対して行う。一方チップ１０ａが製品用チップの場合には、不具合対策をチップ１０ａに対して行う。
【００２２】
不具合対策部１０は、例えば中央処理装置（ＣＰＵ）からなる。不具合対策部１０は、不具合判定手段１０１、不具合対策手段１０２、改善確認手段１０３及び修正方法判定手段１０４を備える。不具合判定手段１０１は、検査結果記憶装置５から検査部４による検査結果を読み出して、チップ１０ａの不具合の有無を判断する。
【００２３】
不具合対策手段１０２は、検査結果に基づいて、チップ１０ａの不具合がＥＳＤによるものであるか判定する。不具合がＥＳＤによるものであれば、ＥＳＤ対策を行わせる信号をボンディング装置（例えば半導体製造装置３０１）に出力する。例えば、電源端子２２からのサージ電流によるＥＳＤが問題となる場合には、ボンディング装置（例えば半導体製造装置３０１）は、図５に示すように、例えば予備電源パッド４２と電源端子２２の間、及び予備接地パッド４５と接地端子２５の間をボンディングワイヤ９９ａ，９９ｂでそれぞれボンディングする。この結果、予備電源パッド４２から、予備電源配線８１、予備保護回路６１ａ〜６１ｌ及び予備接地配線８２を介して予備接地パッド４５までの電流経路（太線で図示）を使用することができる。
【００２４】
図５に示したチップ１０ａでは、電源端子２２から流入したサージ電流は、電源端子２２と接地端子２５の間の主保護回路６０ｉを介する電流経路と、予備保護回路６１ａ〜６１ｌを介する電流経路を経由して接地端子２５に抜ける。したがって、予備保護回路６１ａ〜６１ｌを用いることができ、配線抵抗が小さくなるので、内部回路１１のＥＳＤを防止することができる。
【００２５】
図１に示した改善確認手段１０３は、図２に示したＥＳＤ対策前のチップ１０ａに対する検査結果と、図５に示したＥＳＤ対策後のチップ１０ａに対する検査結果を比較して、ＥＳＤ対策により不具合が改善されたか確認する。修正方法判定手段１０４は、改善確認手段１０３により不具合が改善されていないと判断された場合には設計変更を行うことにし、設計データの配線層を修正するか、拡散層を修正するか決定する。なお、配線層を修正するか、拡散層を修正するかの判定基準は、例えば設計部１の記憶装置等に記憶されていればよい。
【００２６】
主記憶装置６は、不具合対策部１等におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置６としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。入力装置５としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置６としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。
【００２７】
次に、本発明の実施の形態に係るチップ（ＬＳＩ）の製造方法及び不具合対策方法を図６のフローチャートを参照しながら説明する。なお、以下に述べるチップの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２８】
（イ）まず、ステップＳ１０１において、図１に示した設計部１により、プロセス・マスクシミュレーションやデバイスシミュレーションにより、電気的特性を得る。電気的特性を用いてＬＳＩの回路シミュレーションが行われる。ここで、ＣＡＤ装置のレイアウト上で、図２に示した内部回路１１〜１４を配置し、内部回路１１〜１４に接続された主電源パッド３２，３４，３６，３８及び主接地パッド３１，３３，３５，３７を配置し、主電源パッド３２，３４，３６，３８と主接地パッド３１，３３，３５，３７の間に接続された主保護回路６０ａ〜６０ｐを配置し、主電源パッド３２，３４，３６，３８及び主接地パッド３１，３３，３５，３７にそれぞれ隣接して予備電源パッド４２，４４，４６，４８及び予備接地パッド４１，４３，４５，４７をそれぞれ配置し、予備電源パッド４２，４４，４６，４８と予備接地パッド４１，４３，４５，４７の間に接続された予備保護回路６１ａ〜６１ｌを配置する。この結果、チップ１０ａの設計データが作成される。
【００２９】
（ロ）次に、ステップＳ１０２において、マスク作製部２は、ステップＳ１０１で作成された設計データを描画データに変換する。パターンジェネレータによりマスクパターンが透明基板上のレジスト膜に描画され、現像装置によりレジスト膜が現像されて、フォトマスクが作製される。なお、ＬＳＩの製造工程の各段階に対応した各層分のフォトマスクが作製されて、フォトマスクのセットが用意される。
【００３０】
（ハ）ステップＳ１０３のチップ製造工程は、例えば図７に示す手順で行われる。ステップＳ３０２のフロントエンド工程では、ステップＳ３１０の酸化工程、ステップＳ３１１のレジスト塗布工程、ステップＳ３１２のフォトリソグラフィ工程、ステップＳ３１３のイオン注入工程及びステップＳ３１４の熱処理工程等が繰り返して実施される。一連の工程が終了すると、ステップＳ３０３へ進む。ステップＳ３０３のバックエンド工程では、ステップＳ３１５の化学気相成長（ＣＶＤ）工程、ステップＳ３１６のレジスト塗布工程、ステップＳ３１７のフォトリソグラフィ工程、ステップＳ３１８のエッチング工程、ステップＳ３１９の金属堆積工程等が繰り返し実施される。一連の工程により多層配線構造が完成したら、ステップＳ３２０の後工程へ進み、ダイシングによりウェハが所定のチップサイズに分割される。そして、金属若しくはセラミックス等のリードフレーム２０にマウントされる。また、図２に示すように、チップ１０ａ上の主電源パッド３２，３４，３６，３８及び主接地パッド３１，３３，３５，３７と、リードフレーム２０の電源端子２２，２４，２６，２８及び接地端子２１，２３，２５，２７が金線等のボンディングワイヤ９１〜９８でボンディングされる。
【００３１】
（ニ）図６のステップＳ１１０において、図１に示した検査部４を用いてチップ１０ａの電気的特性を検査する。検査結果は検査結果記憶装置５に格納される。不具合判定手段１０１は、検査結果記憶装置５から検査結果を読み出して、チップ１０ａに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップＳ１０４に進む。一方、不具合が有ると判定された場合にはステップＳ１２０に進み、不具合対策手段１０２が、検査結果に基づいて、不具合がＥＳＤによるものか、その他の不具合であるか判定する。ＥＳＤの場合にはステップＳ１３０に進み、不具合対策を行う。ボンディング装置（例えば半導体製造装置３０１）は、図５に示すように主電源パッド３２に隣接する予備電源パッド４２と電源端子２２の間、及び主接地パッド３５に隣接する予備接地パッド４５と接地端子２５の間にボンディングワイヤ９９ａ，９９ｂでボンディングを施す。
【００３２】
（ホ）ステップＳ１４０において、検査部４が、図５に示したＥＳＤ対策後のチップ１０ａの電気的特性を検査する。改善確認手段１０３は、図２に示したＥＳＤ対策前のチップ１０ａに対する検査結果と、図５に示したＥＳＤ対策後のチップ１０ａに対する検査結果を比較して、ＥＳＤ対策により不具合が改善されたか確認する。不具合が改善された場合にはステップＳ１０４に進む。一方、不具合が改善されていない場合には、ステップＳ１５０に進む。
【００３３】
（ヘ）ステップＳ１５０において、修正方法判定手段１０４は、検査結果や設計データに基づいて、設計データの配線層を修正するか、拡散層を修正するかを判断する。配線層を修正すると判断した場合にはステップＳ１６１に進む。ステップＳ１６１において設計部１が配線層を修正し、ステップＳ１６２において修正が問題無いかシミュレーションで検証する。ステップＳ１６３において配線層を修正したマスクを作製する。ステップＳ１０３の手順に戻り、製造部３が、配線層を修正したマスクを用いて、チップを作り直す。
【００３４】
（ト）一方、ステップＳ１５０において拡散層を修正すると判定した場合にはステップＳ１７１に進む。ステップＳ１７１において、設計部１が設計データの拡散層を修正し、ステップＳ１７２において修正が問題無いかシミュレーションで検証する。ステップＳ１７３において、マスク作製部２において、拡散層を修正したフォトマスクを作製する。ステップＳ１０２の手順に戻り、製造部３が、拡散層を修正したフォトマスクを用いてチップを作り直す。
【００３５】
（チ）ステップＳ１０４においては、樹脂封止などの所要のパッケージ組み立ての工程が実施される。チップの性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験などの所定の検査を経て、チップが完成される。ステップＳ１０５において、以上の工程をクリアしたチップは、水分、静電気などから保護するための包装を施され、出荷される。
【００３６】
以上説明したように、本発明の実施の形態によれば、ステップＳ１６１〜Ｓ１６３の配線の修正やステップＳ１７１〜Ｓ１７３の拡散層の修正してチップを作り直す前に、ステップＳ１３０のボンディングを行うだけで、不具合対策（ＥＳＤ対策）が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップＳ１４０においてチップを作り直さずに不具合対策（ＥＳＤ対策）による改善効果の確認が可能となるので、評価時間の短縮にもなる。
【００３７】
なお、図６に示した一連の手順は、図６と等価なアルゴリズムのプログラムにより、図１に示した半導体製造システムを制御して実行出来る。このプログラムは、プログラム記憶装置７に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置７に読み込ませることにより、本発明の一連の手順を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、半導体製造システムは、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。
【００３８】
（第１の変形例）
本発明の実施の形態の第１の変形例においては、不具合対策として、電圧降下対策を行う一例を説明する。第１の変形例に係るチップの不具合対策方法では、図６のステップＳ１０３において、図１に示した製造部３が、電圧降下対策用のチップとして、図８に示すようなチップ１０ｂを製造する。チップ１０ｂは、図２に示したチップ１０ａに対して、予備保護回路６１ａ〜６１ｌ、予備電源配線８１及び予備接地配線８２がない点、予備電源パッド４２，４４，４６，４８及び予備接地パッド４１，４３，４５，４７が内部回路１１〜１４に接続されている点が異なる。
【００３９】
図６のステップＳ１１０において、図１に示した検査部４を用いて、例えば電源端子２２，２４，２６，２８のそれぞれに電源電位ＶＤＤ１〜ＶＤＤ４を供給し、接地端子２１，２３，２５，２７のそれぞれに接地電位ＶＳＳ１〜ＶＳＳ４を供給して、チップ１０ｂの電気的特性を検査する。検査結果は検査結果記憶装置５に格納される。不具合判定手段１０１は、検査結果記憶装置５から検査結果を読み出して、チップ１０ｂに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップＳ１０４に進む。一方、不具合が有ると判定された場合にはステップＳ１２０に進み、不具合対策手段１０２が、検査結果に基づいて、不具合が電圧降下であるか、その他の不具合であるか判定する。不具合が電圧降下によるものである場合にはステップＳ１３０に進む。
【００４０】
ステップＳ１３０において、電圧降下対策を行う。例えば図８に示した電源端子２２及び接地端子２１と内部回路１１の間の電圧降下が問題となるときには、ボンディング装置（例えば半導体製造装置３０１）は、図９に示すように予備電源パッド４２と電源端子２２の間、及び予備接地パッド４５と接地端子２５の間にボンディングを施す。この結果、ボンディングワイヤ９９ｃ，９９ｄと、予備電源パッド４２及び予備接地パッド４５のそれぞれと内部回路１１を導通する配線層（太線で図示）とによって、電源端子２２及び接地端子２５と内部回路１１との間の配線抵抗成分を低減することができ、電圧降下を防止可能となる。
【００４１】
本発明の実施の形態の第１の変形例によれば、ステップＳ１６１〜Ｓ１６３の配線の修正やステップＳ１７１〜Ｓ１７３の拡散層の修正してチップ１０ｂを作り直す前に、ステップＳ１３０のボンディングを行うだけで、不具合対策（電圧降下対策）が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップＳ１４０においてチップ１０ｂを作り直さずに不具合対策（電圧降下対策）による改善効果の確認が可能となるので、評価時間の短縮にもなる。
【００４２】
なお、必要に応じて、図６に示した予備電源パッド４４，４６，４８と電源端子２４，２６，２８の間、及び予備接地パッド４１，４３，４７と接地端子２１，２３，２７の間にボンディングを施しても良い。
【００４３】
（第２の変形例）
本発明の実施の形態の第２の変形例においては、不具合対策として、電源ノイズ対策を行う一例を説明する。第２の変形例に係るチップの製造方法では、図５のステップＳ１０３において、図１に示した製造部３が、電源ノイズ対策用のチップとして、図１０に示すようなチップ１０ｃを製造する。チップ１０ｃは、図２に示したチップ１０ａに対して、内部回路１１内の第１の回路１１１及び第２の回路１１２が互いに独立分離している点、主接地パッド３１及び予備電源パッド４２が第１の回路１１１に接続され、主電源パッド３２及び予備接地パッド４１が第２の回路１１２に接続されている点が異なる。
【００４４】
図５のステップＳ１１０において、図１に示した検査部４を用いて、例えば電源端子２２，２４，２６，２８のそれぞれに電源電位ＶＤＤ１〜ＶＤＤ４を供給し、接地端子２１，２３，２５，２７のそれぞれに接地電位ＶＳＳ１〜ＶＳＳ４を供給して、チップ１０ａの電気的特性を検査する。検査結果は検査結果記憶装置５に格納される。不具合判定手段１０１は、検査結果記憶装置５から検査結果を読み出して、チップ１０ａに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップＳ１０４に進む。一方、不具合が有ると判定された場合にはステップＳ１２０に進み、不具合対策手段１０２が、検査結果に基づいて、不具合が電源ノイズであるか、その他の不具合であるか判定する。不具合が電源ノイズの場合にはステップＳ１３０に進む。
【００４５】
ステップＳ１３０において、電源ノイズ対策を行う。例えば、電源端子２２及び接地端子２１のそれぞれと内部回路１１の間の電源ノイズが問題となる場合には、ボンディング装置（例えば半導体製造装置３０１）は、図１１に示すように予備電源パッド４２と電源端子２２の間、及び予備接地パッド４１と接地端子２１の間にボンディングを施す。この結果、第１の回路１１１及び第２の回路１１２に対して、ボンディングワイヤ９１，９９ｅ及びボンディングワイヤ９２，９９ｆからの電源分離が可能となり、電源ノイズを低減できる。なお、図１０に示した内部回路１１内の第１の回路１１１と第２の回路１１２のような電源分離を行なうために配線層の切断等の加工が必要な場合もあるが、短時間で出来る対策方法としては有効的である。
【００４６】
本発明の実施の形態の第２の変形例によれば、ステップＳ１６１〜Ｓ１６３の配線の修正やステップＳ１７１〜Ｓ１７３の拡散層の修正してチップ１０ｂを作り直す前に、ステップＳ１３０のボンディングを行うだけで、不具合対策（電源ノイズ対策）が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップＳ１４０においてチップ１０ｂを作り直さずに不具合対策（電源ノイズ対策）による改善効果の確認が可能となるので、評価時間の短縮にもなる。
【００４７】
（第３の変形例）
本発明の実施の形態の第３の変形例においては、不具合対策として、ＥＳＤ対策、電圧降下対策及び電源ノイズ対策を行う。第３の変形例に係るチップの製造方法を、図１２のフローチャートを参照しながら説明する。ステップＳ１０１において、図２に示したＥＳＤ対策用のチップ１０ｂ、図８に示した電圧降下対策用のチップ１０ｂ、及び図１０に示した電源ノイズ対策用のチップ１０ｂの少なくともいずれか単数、或いは複数種類を製造する。
【００４８】
ステップＳ１１０において、チップの電気的特性を検査する。不具合判定手段１０１は、検査結果に基づいて、不具合の有無を判断する。不具合が無い場合にはステップＳ１０４に進む。一方、不具合が有る場合にはステップＳ１２０に進む。
【００４９】
ステップＳ１２０において、不具合対策手段１０２は、検査結果に応じて、不具合の種類を分類する。不具合の種類がＥＳＤと分類された場合には、ステップＳ１２１に進み、ＥＳＤ対策用のチップ１０ａの有無を判定する。ＥＳＤ対策用のチップ１０ａが有れば、ボンディング装置は、図４に示すようにボンディングを施すことにより、ＥＳＤ対策を行う。
【００５０】
ステップＳ１２０において不具合の種類が電圧降下と分類された場合には、ステップＳ１２２に進み、電圧降下対策用のチップ１０ｂの有無を判定する。電圧降下対策用のチップ１０ｂが有れば、ボンディング装置は、図９に示すようにボンディングを施すことにより、電圧降下対策を行う。
【００５１】
ステップＳ１２０において不具合の種類が電源ノイズと分類された場合には、ステップＳにおいて、電源ノイズ対策用のチップ１０ｂの有無を判定し、電圧降下対策用のチップ１０ｂが有れば、ボンディング装置は、図１１に示すようにボンディングを施すことにより、電源ノイズ対策を行う。
【００５２】
ステップＳ１４０において、検査部４が、不具合対策後のチップの電気的特性を検査する。改善確認手段１０３が、検査結果に基づいて対策により不具合が改善されたか確認する。不具合が改善された場合にはステップＳ１０４に進む。一方、不具合が改善されていない場合には、ステップＳ１５０に進む。他の手順は、本発明の実施の形態と実質的に同様であるので、重複した説明を省略する。
【００５３】
本発明の実施の形態の第３の変形例によれば、不具合の種類に応じて、ダイナミックに不具合対策を行うことができる。なお、不具合対策として、ＥＳＤ対策、電圧降下対策及び電源ノイズ対策を行う例を説明したが、不具合対策は特に限定されない。外来ノイズ、ＥＭＩノイズ等に対して種々の対策可能なチップを製造し、不具合対策を行うことも可能である。
【００５４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図２に示したチップ１０ａに、図１３に示すように、接地端子２３と予備接地パッド４３を更に接続しても良い。接地端子２３と予備接地パッド４３を接続することで、接地端子２３と接地端子２５が互いに共通化される。この結果、配線抵抗が下がるので、電流経路を更に強化することができる。
【００５５】
また、図４に示したチップ１０ｂの代わりに、図１４に示すチップ１０ｄのように、例えば、複数（２つ）の予備電源配線８１，８３、及び複数（２つ）の予備接地配線８２，８４を配置しても良い。保護回路６１ａ，６１ｃ，６１ｅ，６１ｆ，６１ｉ，６１ｊが、予備電源配線８１及び予備接地配線８２に接続している。保護回路６１ｂ，６１ｄ，６１ｇ，６１ｈ，６１ｋ，６１ｌが、予備電源配線８３及び予備接地配線８４に接続している。電源端子２２，２４と予備電源パッド４２，４４がボンディングワイヤ９９ｈ，９９ｉで接続され、接地端子２５，２７と予備接地パッド３５，３７がボンディングワイヤ９９ｊ，９９ｋで接続されている。図１４に示したチップ１０ｄによれば、複数の予備電源配線８１，８３及び予備接地配線８２，８４を用いることにより、電流経路を更に強化することができる。
【００５６】
また、４系統の電源端子２２，２４，２６，２８及び接地端子２１，２３，２５，２７を備えるチップ１０ａ〜１０ｃを説明したが、模式的に示したものであり、チップは現実には多数の電源端子、接地端子及び信号端子を備える。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態に係る半導体製造システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係るＥＳＤ対策前のチップの一例を示すブロック図である。
【図３】本発明の実施の形態に係る静電破壊保護回路の一例を示すブロック図である。
【図４】本発明の実施の形態に係るＥＳＤ対策前のチップのＥＳＤ発生を説明するブロック図である。
【図５】本発明の実施の形態に係るＥＳＤ対策後のチップの一例を示すブロック図である。
【図６】本発明の実施の形態に係るチップの不具合対策方法の一例を説明するためのフローチャートである。
【図７】本発明の実施の形態に係るチップ製造工程の一例を説明するためのフローチャートである。
【図８】本発明の実施の形態の第１の変形例に係るＥＳＤ対策前のチップの一例を示すブロック図である。
【図９】本発明の実施の形態の第１の変形例に係るＥＳＤ対策後のチップの一例を示すブロック図である。
【図１０】本発明の実施の形態の第２の変形例に係るＥＳＤ対策前のチップの一例を示すブロック図である。
【図１１】本発明の実施の形態の第２の変形例に係るＥＳＤ対策後のチップの一例を示すブロック図である。
【図１２】本発明の実施の形態の第３の変形例に係るチップの不具合対策方法の一例を説明するためのフローチャートである。
【図１３】本発明のその他の実施の形態に係るＥＳＤ対策後のチップの一例を示すブロック図である。
【図１４】本発明のその他の実施の形態に係るＥＳＤ対策後のチップの他の一例を示すブロック図である。
【符号の説明】
【００５８】
１…設計部
２…マスク作製部
３…製造部
４…検査部
５…検査結果記憶装置
６…主記憶装置
７…プログラム記憶装置
８…入力装置
９…出力装置
１０…不具合対策部
１０ａ〜１０ｄ…チップ
１１〜１４…内部回路
２０…リードフレーム
２１，２３，２５，２７…接地端子
２２，２４，２６，２８…電源端子
３１，３３，３５，３７…主接地パッド
３２，３４，３６，３８…主電源パッド
３５…主接地パッド
４１…予備接地パッド
４１，４３，４５，４７…予備接地パッド
４２…予備電源パッド
４２，４４，４６，４８…予備電源パッド
４３…予備接地パッド
４５…予備接地パッド
６０ａ〜６０ｐ…主保護回路
６１ａ〜６１ｌ…予備保護回路
１０１…不具合判定手段
１０２…不具合対策手段
１０３…改善確認手段
１０４…修正方法判定手段
１１１…第１の回路
１１２…第２の回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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