(57)【要約】【課題】構成回路の特定を簡易的な手段によって防止でき、かつ、必要作業発生時に困難を生ずる物理的な隠匿を回避できる回路構成特定防止方法を提供する。【解決手段】ＦＰＧＡ１２内の動作設定用の内部レジスタ群には、ＭＰＵからアドレス信号及びデータ信号が与えられると共に、選択信号がゲート回路２２を介して入力される。ＦＰＧＡ１２内の許可キー設定レジスタ２３には、ＭＰＵ等の外部回路によって許可キーが設定され、認証キー設定レジスタ２４にはＭＰＵによって認証キーが設定される。キー一致検出回路２５は、許可キー設定レジスタ２３に設定された許可キーと、認証キー設定レジスタ２４に設定された認証キーとを比較し、不一致の場合にはゲート回路２２を閉じて内部レジスタ群２１のアクセスを禁止する。これにより第三者による回路の動作特定を困難とし、回路構成の特定及び不正コピーを防止する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
フィールド・プログラマブル・ゲート・アレイ内に外部回路から内部ロジックへのアクセスを制御するゲート回路を設け、予め内部の許可キー設定レジスタに設定された許可キーと前記外部回路から入力される許可キーとを一致比較し、一致した場合に前記ゲート回路のロックを解除して前記外部回路から内部ロジックへのアクセスを許可することを特徴とする回路構成特定防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製品化された半導体集積回路等の回路構成の特定を防止する回路構成特定防止方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、機能変更が比較的安易なソフトウェア、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）等のプログラマブルな開発手法を用いる分野への機能割り振りが増大し、システムの機能要求を実現している。この場合、ＭＰＵ、ＦＰＧＡといった一般的に入手可能な市販のデバイスを用いるため、そのプログラムの保護や、回路構成の特定を防止する技術が要求される。
【０００３】
上記半導体集積回路におけるプログラムの保護や回路構成の特定を防止する方法としては、従来、暗号化によって構成データを保護する方法が一般に用いられている（例えば、特許文献１、２参照。）。
【０００４】
また、回路構成特定の困難化という点では、デバイスの部品型名の消去、基板特定部分のシリコン等による物理的な隠匿といった手段で実現していた。
【特許文献１】特開２００１−２５６１１４号公報
【特許文献２】特開２００３−８４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように半導体集積回路におけるプログラムの保護や回路構成の特定を防止する方法として暗号化による方法を用いる場合には、暗号化情報を内部回路に記憶させなければならず、その設計が非常に複雑になるという問題がある。また、暗号化による方法を用いた場合には、復号に時間がかかり、起動が遅くなるという問題がある。
【０００６】
また、デバイスの部品型名の消去、基板特定部分のシリコン等による物理的な隠匿といった手段を用いた場合には、
１．悪意のある第三者がその覆い隠した物質を除去することにより、比較的安易に回路構成が特定できてしまう。
【０００７】
２．製造者において、その覆い隠した物質により修理、手直し等の必要な作業の妨げになるという２つの大きな問題を含んでいる。
【０００８】
本発明は上記の課題を解決するためになされたもので、構成回路の特定を簡易的な手段によって確実に防止でき、かつ、必要作業発生時に困難を生ずる物理的な隠匿を回避できる回路構成特定防止方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る回路構成特定防止方法は、フィールド・プログラマブル・ゲート・アレイ内に外部回路から内部ロジックへのアクセスを制御するゲート回路を設け、予め内部の許可キー設定レジスタに設定された許可キーと前記外部回路から入力される許可キーとを一致比較し、一致した場合に前記ゲート回路のロックを解除して前記外部回路から内部ロジックへのアクセスを許可することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第三者による回路の動作特定が困難となり、仮にプログラマブルデバイスのプログラム自体が漏洩した場合でも、全てのデバイスのプログラム及び基板の構造まで同一構成としない限り、プログラムは動作することができないので、回路構成の特定を確実に防止することができる。また、従来のように基板上に形成された回路構成全体を覆い隠す必要が無く、実際に基板の動作検証をする必要が生じた場合には、安易に動作を確認することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。  
（第１実施形態）
図１は、本発明に係る回路構成特定防止方法を半導体集積回路に実施した場合の概略構成例を示したものである。図１において、１０はプリント用の基板で、この基板１０上に例えばＭＰＵ（Micro Processing Unit）１１、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ：プログラム可能なゲート・アレイ素子）１２、周辺回路１３、ＭＰＵ周辺回路１４、ＣＰＬＤ（工場でプログラムされたロジック素子）１５が設けられる。
【００１２】
上記ＭＰＵ１１は、所定のソフトウェアに基づいて動作するもので、ＦＰＧＡ１２に対してアドレス、データ、選択信号を出力する。ＦＰＧＡ１２は、機能を決定するＦＰＧＡ素子のためのプログラムを用いて、製造後に現場でプログラムできる集積回路である。上記ＦＰＧＡ１２は、内部に動作設定用のレジスタ群が設けられており、外部回路であるＭＰＵ１１からの指示に基づいて周辺回路１３を制御する。
【００１３】
上記ＭＰＵ１１、ＦＰＧＡ１２、周辺回路１３は、システム機能要求を満足するために、機能ブロック毎に最適な実現手段を検討し、１枚ないし複数枚の基板１０に分割して実現する。
【００１４】
そして、本実施形態では、上記構成デバイスの少なくとも１つ以上の組合わせ間のキー確認により動作する構成としている。ここでキー表現としたのは、その製品、或いは、その基板固有の値（またはレベル）であり、一般に決まった値ではないためである。また、少なくとも１つ以上としたのは、キー数が多ければ多いほど、第三者が回路構成を特定する難易度が高くなるので、その製品の目標とする秘匿性達成レベルにより複数のキーを組合わせ使用することが可能である。また、１つのキー自体についても前記キー数と同様に、１ビットから複数ビットまでの構成が可能であり、そのビット数増加に比例し、秘匿性達成レベルが高くなる。
【００１５】
ここで、一般的な構成要素を用いた製品要求機能の実現方法は、ＦＰＧＡ１２内のレジスタにＭＰＵ１１から動作要求、及び設定値を書き込むことにより、周辺回路１３を制御し、動作することが一般的である。そのため本発明は、全ての正しい構成要素が揃わない限り、ＦＰＧＡ１２内レジスタへのアクセスを禁止し、回路が正常動作しない構成とすることにより、回路構成（一部分のみの場合も含む）の特定及びそれに伴う不正コピーを防止するものである。
【００１６】
以降、動作許可を申請する意味となる外部からの設定キーを認証キー、そのキーに対して動作を許可するか否かの判断基準となるキーを許可キーとして説明する。基本的にこれらのキーは、別個の経路を用いてそれぞれ設定されるのを基本とする。
【００１７】
上記図１に示した回路では、ＭＰＵ１１からＣＰＬＤ１５に対し、起動トリガを与えて許可キーを発生し、この許可キーをＦＰＧＡ１２内部の許可キーレジスタに設定する。ＦＰＧＡ１２は、許可キーレジスタに設定された許可キーと、ＭＰＵ１１から出力される認証キーとを比較し、一致した場合のみ内部レジスタ群へのアクセスを許可することにより、回路構成の特定及びそれに伴う不正コピーを防止する。
【００１８】
図２は、上記認証キー及び許可キーをパラレル設定とした場合の秘匿性、回路構成の特定の難易度を示し、横軸にビット数／キー、縦軸にキー数を取って示した。キーのビット数、及びキー数が多くなるほど秘匿性が高くなる。このためＡビットを使用した１つのキーも、Ａ個の１ビットキーと同一とみなすことができる。従って、ある回路構成に割り振るＦＰＧＡピンが同一の場合、１つのキーを複数ビットで構成し、そのキーをシリアルで設定した方が、より強力な秘匿性を実現することが可能である。
【００１９】
図３は、上記ＦＰＧＡ１２の具体的な回路構成例を示したものである。  
図３において、２１はＦＰＧＡ１２内に構成される動作設定用の内部レジスタ群で、ＭＰＵ１１からアドレス信号及びデータ信号が与えられる。更に、上記内部レジスタ群２１には、ＭＰＵ１１から出力される選択信号がゲート回路２２を介して入力される。
【００２０】
また、ＦＰＧＡ１２内には、許可キー設定レジスタ２３、認証キー設定レジスタ２４が設けられると共に、上記許可キー設定レジスタ２３に設定された許可キーと認証キー設定レジスタ２４に設定された認証キーとを一致比較し、その比較結果に基づいてゲート回路２２を制御するキー一致検出回路２５が設けられる。上記許可キー設定レジスタ２３には、外部回路例えばＭＰＵ１１によって許可キーが設定され、認証キー設定レジスタ２４にはＭＰＵ１１によって認証キーが設定される。
【００２１】
キー一致検出回路２５は、許可キー設定レジスタ２３に設定された許可キーと、認証キー設定レジスタ２４に設定された認証キーとを比較し、一致した場合にはゲート回路２２を開き、すなわちゲート回路２２のロックを解除して内部レジスタ群２１へのアクセスを許可し、不一致の場合はゲート回路２２を閉じて内部レジスタ群２１へのアクセスを禁止する。上記内部レジスタ群２１は、ＭＰＵ１１によって書き込まれた動作要求及び設定値に基づいて周辺回路１３ａ〜１３ｎを制御する。
【００２２】
システム機能要求の動作の殆どがＦＰＧＡ１２内の内部レジスタ群２１経由で設定されるため、許可キーと認証キーが不一致の場合に内部レジスタ群２１へのアクセスを制限することにより、本来の機能を実現することが不可能となり、ＦＰＧＡ１２を含めた周辺デバイスが正しく動作することはない。このため第三者が回路の構成、動作を特定するのが困難となる。また、仮にプログラマブルデバイスのプログラム自体が漏洩した場合でも、全てのデバイスのプログラム及び基板の構造まで同一構成としない限り、プログラムは動作することができないので、回路構成の特定を確実に防止することができる。また、従来のように基板上に形成された回路構成全体を覆い隠す必要が無いので、実際に基板の動作検証をする必要が生じた場合には、安易に動作を確認することができる。
【００２３】
次に、上記許可キー設定レジスタ２３、認証キー設定レジスタ２４へキーを設定する場合の構成例について説明する。  
図４は、許可キー設定レジスタ２３への許可キーの設定及び認証キー設定レジスタ２４への認証キーの設定をＭＰＵ１１のデータバスによりパラレルデータを用いて行なう場合について示したものである。
【００２４】
ＭＰＵ１１の動作としては、まず、Ｂｏｏｔ処理を行なった後、内部のイニシャル処理を実行し、その後、ゲート処理されていない、すなわち通常アクセス可能な許可キー設定レジスタ２３に前もって取り決められた許可キーを設定し、その後、認証キーを発行して認証キー設定レジスタ２４に設定する。
【００２５】
上記認証キーは、Ｂｏｏｔ処理後にソフトウェア動作開始時に設定するキーとするため、ＭＰＵ１１からの設定を基本とする。認証キーの設定は、ＭＰＵ１１のＢｏｏｔ処理を行なった後、ＭＰＵ１１の内部イニシャル処理実行後にＦＰＧＡ１２内の認証キー設定レジスタ２４へ設定する。
【００２６】
そして、上記ＭＰＵ１１により認証キー設定レジスタ２４に対して認証キーが設定されると、キー一致検出回路２５において、許可キーと認証キーの一致検出が行なわれる。上記キー一致検出回路２５により、許可キーと認証キーの一致が検出されると、ゲート回路２２のロックが解除されて内部レジスタ群２１へのアクセスが可能となり、正常運用状態へと遷移する。しかし、上記キー一致検出回路２５において、許可キーと認証キーが不一致であると判断された場合は、ゲート回路２２がロックされたままとなり、内部レジスタ群２１へのアクセスが禁止される。
【００２７】
なお、上記許可キー設定レジスタ２３に対する許可キーの設定方法は、ＭＰＵ１１からの設定のみに限定するものではなく、その入手（設定）方法はいかなるものであっても良い。但し、本実施形態では許可キー、認証キーともＭＰＵ１１から設定する構成で説明しているが、実際の運用の場合は、同一手段、同一経路の設定を用いるのは、秘匿性の観点から推奨されるものではない。
【００２８】
図５は、シリアルキー設定方式を示したもので、ＭＰＵ１１のシリアルポートを用いて許可キー設定レジスタ２３に許可キーを設定する。すなわち、ＭＰＵ１１のシリアルポートから出力される信号をシリアル／パラレル（Ｓ／Ｐ）変換回路２６により、パラレルのアドレス信号、データ信号に変換して許可キー設定レジスタ２３に設定する。この設定方式は、設定手段としてシリアル通信方式を用いる以外は、パラレル設定方式と同一である。
【００２９】
一方、認証キーの設定は、上記パラレルデータによる設定の場合と同様にＭＰＵ１１のＢｏｏｔ処理を行なった後、ＭＰＵ１１の内部イニシャル処理実行後にＦＰＧＡ１２内の認証キー設定レジスタ２４へ設定する。
【００３０】
なお、許可キー設定レジスタ２３へのキー設定方法は、上記パラレルデータによる設定の場合と同様に、ＭＰＵ１１からの設定のみに限定するものではなく、その入手（設定）方法はいかなるものであっても良い。
【００３１】
上記のように許可キー設定レジスタ２３に許可キーを設定する場合、パラレル設定とシリアル設定の実現方法があるが、使用するピン数はパラレル設定の場合、キー長（ビット数）分、シリアル設定の場合、３ピン程度で実現可能である。また、秘匿性については、パラレル設定の場合、１ビットのキーがパラレル分存在するのと同じであるが、シリアル設定の場合、１つのピンで複数のキーがあることになるので、パラレル設定と同一ピン数で実現した場合には格段に秘匿性が強い構成となる。
【００３２】
次に、上記許可キー設定レジスタ２３へ許可キーを設定する場合の他の実施形態について図６ないし図９を参照して説明する。
【００３３】
（第２実施形態）
図６は、本発明の第２実施形態に係る許可キーの設定例を示す回路構成図である。この第２実施形態は、ＦＰＧＡ１２の内部にて許可キーを設定する場合の例を示している。  
すなわち、ＦＰＧＡ１２のＢｏｏｔメモリ３１に予め許可キー設定レジスタ２３の初期値を設定しておき、ＦＰＧＡ  Ｂｏｏｔ処理を実行することによって許可キー設定レジスタ２３に許可キーを設定する。従って、ＦＰＧＡ  Ｂｏｏｔ処理終了後には、許可キーの設定が完了する。
【００３４】
その後、ＭＰＵ１１により認証キー設定レジスタ２４に対して認証キーが設定されると、キー一致検出回路２５において、許可キーと認証キーの一致検出が行なわれ、その検出結果に応じてゲート回路２２のゲートがオン／オフ制御される。
【００３５】
上記の構成とすることにより、許可キーは、ＦＰＧＡ  Ｂｏｏｔデータから許可キー設定レジスタ２３の初期値としてＢｏｏｔ済みであるので、許可キーを改めて設定する必要はない。
【００３６】
（第３実施形態）
図７は、本発明の第３実施形態に係るキー設定例を示す回路構成図である。この第３実施形態は、ＦＰＧＡ１２を実装する基板１０上から許可キーを設定する場合の例を示したものである。  
すなわち、基板１０上にキー回路３２を設け、ＦＰＧＡ１２の未使用Ｉ／Ｏピンに対してキーを１ビットずつ割り当てて、許可キー設定レジスタ２３に対する許可キーを設定する。そして、ＦＰＧＡ１２のＢｏｏｔ実行後、上記Ｉ／Ｏピンからの入力レベルを読出して許可キー設定レジスタ２３に設定する。
【００３７】
上記の構成によれば、Ｉ／Ｏピンに対するキーの設定をＦＰＧＡデバイス実装の直下から接続することにより、外部から接続状態を確認することができず、秘匿性を向上することができる。
【００３８】
（第４実施形態）
図８は、本発明の第４実施形態に係るキー設定例を示す回路構成図である。この第４実施形態は、ＭＰＵ１１により許可キーを設定する場合において、ＣＰＬＤ１５を介在して行なう場合の例を示したものである。
【００３９】
この第４実施形態では、基板１０上にＣＰＬＤ１５を設け、ＭＰＵ１１のシリアルポートよりＣＰＬＤ１５に対して許可キー等を与えて起動する。ＣＰＬＤ１５は、ＭＰＵ１１からの指令によって動作し、許可キーをシリアルデータとしてＦＰＧＡ１２へ出力する。ＦＰＧＡ１２は、上記ＣＰＬＤ１５から送られてくるシリアルの許可キーをシリアル／パラレル変換回路２６によりパラレルのデータ信号に変換し、許可キー設定レジスタ２３に設定する。
【００４０】
上記ＭＰＵ１１は、ＣＰＬＤ１５に対して許可キー設定用のコマンド、許可キー、または、許可キーの種をセットする。この許可キーの種は、例えば“１”、“０”を反転したものであったり、許可キーとなる取り決めを決めたデータ列のことである。この場合、ＭＰＵ１１とＣＰＬＤ１５との間、ＣＰＬＤ１５とＦＰＧＡ１２との間は、上記実施形態と同様に共にパラレル／シリアルの設定が可能となるので、実現手段は使用デバイスの空きピン等の状況により選択可能である。
【００４１】
（第５実施形態）
図９は、本発明の第５実施形態に係るキー設定例を示す回路構成図であり、ＣＰＬＤ１５により許可キーの設定を行なう場合の例を示したものである。  
本実施形態では、上記第４実施形態と同様に基板１０上にＣＰＬＤ１５を設けているが、このＣＰＬＤ１５は、他のＢｏｏｔ状況を監視できる構成とし、ＦＰＧＡ１２のＢｏｏｔ終了信号（Ｂｏｏｔ  Ｄｏｎｅ）をトリガとし、予め取り決めた許可キーをＦＰＧＡ１２へセットする構成とする。ＦＰＧＡ１２は、上記ＣＰＬＤ１５から送られてくるシリアルの許可キーをシリアル／パラレル変換回路２６によりパラレルのデータ信号に変換し、許可キー設定レジスタ２３に設定する。  
上記第５実施形態によれば、許可キー設定レジスタ２３への許可キーの設定をＣＰＬＤ１５によって行なうことができる。
【００４２】
なお、第５実施形態においても、ＭＰＵ１１とＣＰＬＤ１５との間、ＣＰＬＤ１５とＦＰＧＡ１２との間において、上記各実施形態と同様にパラレル／シリアルの設定が可能であり、その実現状況により選択することができる。
【００４３】
次に、上記各実施形態における電源投入からの動作とキー設定手順を図１０に示すフローチャートを参照して説明する。  
対象機器の電源をＯＮすると、ＣＰＬＤによるＢｏｏｔ制御動作が行なわれる（ステップＡ１）。まず、ＦＰＧＡ  Ｂｏｏｔ処理により「許可キー設定０」の処理が行なわれる（ステップＡ２）。この「許可キー設定０」は、図６の第２実施形態に示したように、ＦＰＧＡ１２のＢｏｏｔデータ内に初期値として組み込んだ許可キーを使用して許可キー設定レジスタ２３に設定する場合である。
【００４４】
次に、ＦＰＧＡ  Ｂｏｏｔ処理により「許可キー設定１」の処理が行なわれる（ステップＡ３）。この「許可キー設定１」は、
（１）図７の第３実施形態に示したように、基板１０上に設けたキー回路３２により、ＦＰＧＡ１２のＩ／Ｏピンに直接信号を入力し、それを許可キーとして許可キー設定レジスタ２３に設定する場合、
（２）図９の第５実施形態に示したように、基板１０に設けたＣＰＬＤ１５がＦＰＧＡ１２のＢｏｏｔ終了信号（Ｂｏｏｔ  Ｄｏｎｅ）により動作し、許可キーを許可キー設定レジスタ２３に自動設定する場合である。  
その後、ＭＰＵ１１のＢｏｏｔ処理が実行される（ステップＡ４）。
【００４５】
上記ステップＡ２〜Ａ４の処理は、ＣＰＬＤによるＢｏｏｔ制御により実行される。  
上記ＭＰＵ１１のＢｏｏｔ処理が終了した後、「許可キー設定２」の処理が行なわれる（ステップＡ５）。上記図４、図５の第１実施形態、図８の第３実施形態で示したように、ＭＰＵ１１の起動で許可キーが設定される場合、このステップＡ５の「許可キー設定２」のタイミングで実行される。
【００４６】
次いで、ＭＰＵ１１による内部のイニシャル処理が実行され（ステップＡ６）、そのイニシャル処理終了後、ＭＰＵ１１によりＦＰＧＡ１２内の認証キー設定レジスタ２４に対して認証キーが設定される（ステップＡ７）。
【００４７】
次に、ＦＰＧＡ１２は、キー一致検出回路２５において、上記許可キー設定レジスタ２３に設定された許可キーと、認証キー設定レジスタ２４に設定された認証キーが一致するかどうかの判定、すなわち、キー認証を行なう（ステップＡ８）。
【００４８】
キー一致検出回路２５は、上記キー認証において、許可キーと認証キーとの一致を検出すると、ゲート回路２２を開いて内部レジスタ群２１のアクセスを許可し（ステップＡ９）、通常運用動作に移行する（ステップＡ１０）。
【００４９】
また、上記ステップＡ８において、キー一致検出回路２５により許可キーと認証キーとが一致していないと判定された場合は、ゲート回路２２が閉じた状態に保持され、内部レジスタ群２１へのアクセスが禁止される。このためＦＰＧＡ１２を含めた周辺デバイスが正しく動作することはなく、回路構成の特定が不可能となる。
【００５０】
以上、許可キーの各種設定例を示したが、本発明は１設定方法のみでの秘匿性実現が可能であり、また、全てを用いた秘匿性を最大限に高めた方法構成も可能である。これは提供するシステムに合わせ、求められる秘匿性要求に合わせて構成することを可能とするものである。
【００５１】
同様に、キーコードそのものについても、１ビットから複数ビットまで、用いるＭＰＵ１１のバス幅やＦＰＧＡ１２の空きピン数等の条件により、いかなる構成も可能である。
【００５２】
また、これら自由度の高いキー数、キーコードを使用可能であるが、その一致検出においても全キー同一キーコードを用いた一致検出から、全キー個別のキーコードを用いたものまで、こちらも自由に設定することが可能である。
【００５３】
更に、ＣＰＬＤ１５とＦＰＧＡ１２間のシリアルキー設定を構築することを考えた場合、現時点における両デバイスのパッケージは、ＢＧＡ（Ball Grid Array）が一般的となっているため、両デバイス間の接続を基板内層を用いて接続することにより、外部からの信号モニタの手段をなくすことができ、より秘匿性を高めることが可能である。
【００５４】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態に係る回路構成特定防止方法を用いた半導体集積回路の概略構成例を示す図である。
【図２】同実施形態における認証キー及び許可キーをパラレル設定した場合の秘匿性、回路構成の特定の難易度を示す図である。
【図３】同実施形態におけるＦＰＧＡの具体的な回路構成例を示す図である。
【図４】同実施形態において、許可キー設定レジスタへの許可キーの設定及び認証キー設定レジスタへの認証キーの設定をパラレルデータにより行なう場合の構成例を示す図である。
【図５】同実施形態において、許可キー設定レジスタへの許可キーの設定をシリアルデータにより行なう場合の構成例を示す図である。
【図６】本発明の第２実施形態に係る回路構成特定防止方法を用いた半導体集積回路の構成例を示す図である。
【図７】本発明の第３実施形態に係る回路構成特定防止方法を用いた半導体集積回路の構成例を示す図である。
【図８】本発明の第４実施形態に係る回路構成特定防止方法を用いた半導体集積回路の構成例を示す図である。
【図９】本発明の第５実施形態に係る回路構成特定防止方法を用いた半導体集積回路の構成例を示す図である。
【図１０】本発明の各実施形態における電源投入からの動作とキー設定手順を示すフローチャートである。
【符号の説明】
【００５６】
１０…基板、１１…ＭＰＵ、１１．ＦＰＧＡ１２…ＭＰＵ１１、１２…ＦＰＧＡ、１３、１３ａ〜１３ｎ…周辺回路、１４…ＭＰＵ周辺回路、１５…ＣＰＬＤ、２１…内部レジスタ群、２２…ゲート回路、２３…許可キー設定レジスタ、２４…認証キー設定レジスタ、２５…キー一致検出回路、２６…シリアル／パラレル（Ｓ／Ｐ）変換回路、３１…Ｂｏｏｔメモリ、３２…キー回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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