(57)【要約】【課題】外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる半導体装置を提供すること。【解決手段】ｎ+ 半導体基板であるｎ+ 層２０上にエピタキシャル成長層であるｎ- 層２１を形成し、ｎ- 層２１の表面層にｐガードリング２２、ｎ+ チャネルトッパー層およびｐアノード層であるｐ+ 層２４を形成する。ｐガードリング２２で挟まれたｎ- 層２１上にショットキー接合２６を形成するバリアメタル１２を形成し、ｐガードリング２２とｐ+ 層２４の間に酸化膜１３を介してｐポリシリコン層２７とｎポリシリコン層２８からなる逆接ダイオード２０を形成する。バリアメタル１２上に逆接ダイオード２９のｐポリシリコン層２７と接するようにＳＢＤ部１のアノード電極１１を形成し、ｐ+ 層２４上に逆接ダイオード２９のｎポリシリコン層２８と接するようにｐｎダイオード部２のアノード電極１１ａを形成する。ｎ+ 層２０上にカソード電極１０を形成する。【選択図】        図１
2006086417.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、前記ショットキー接合と前記第２半導体層の間の前記第１半導体層上に絶縁膜を介して形成される第１導電型の第４半導体層と第２導電型の第５半導体層からなる逆接ダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記第２半導体層と前記第４半導体層とを接続し、前記バリアメタルと前記第５半導体とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、該第２半導体層と該第２半導体層の表面層に形成する第１導電型の第３半導体層からなる逆接ダイオードと、前記バリアメタルと前記第３半導体層とに接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
【請求項３】
第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、該第２半導体層と第２ショットキー接合を形成する第２バリアメタルと、前記第１バリアメタルと前記第２バリアメタルとに接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有する半導体装置であって、前記第１ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
【請求項４】
第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層上に絶縁膜を介して形成される第１導電型の第６半導体層と第２導電型の第７半導体層からなるｐｎダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記第１半導体層と前記第６半導体層とを接続し、前記バリアメタルと前記第７半導体層とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第６半導体層と前記第７半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
【請求項５】
第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的に形成する複数の第２導電型の第８半導体層と、該第８半導体層の表面層に形成する第１導電型の第９半導体層と、前記第８半導体層と前記第１半導体層に挟まれた前記第８半導体層上にゲート絶縁膜を介して形成されるゲート電極と、前記第８半導体層同士に挟まれ、前記ゲート絶縁膜が形成されない前記第１半導体層上にショットキー接合を形成するバリアメタルと、前記第８半導体層と離して、前記第１半導体層の表面層に絶縁膜を介して形成する第１導電型の第１０半導体層と第２導電型の第１１半導体層からなるｐｎダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記ゲート電極と前記第１１半導体層と接続し、前記第１半導体層を介して前記第１０半導体層と前記第２主電極とを接続する半導体装置であって、前記ショットキー接合および前記第１半導体層と前記第８半導体層のｐｎ接合のアバランシェ電圧より、前記第１０半導体層と前記第１１半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
【請求項６】
前記第１半導体層は第１導電型の半導体基板と、該半導体基板の第１主面にエピタキシャル成長層からなり、前記第２主電極は前記半導体基板の第２主面に形成されることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ショットキー接合と接し、該ショットキー接合の外周部の前記第１半導体層の表面層に第２導電型のガードリングを形成し、該ガードリングと前記第１半導体層で形成されるｐｎ接合のアバランシェ電圧が、前記第１半導体層と前記第２半導体層、もしくは前記第６半導体層と前記第７半導体層からなるそれぞれのｐｎ接合のアバランシェ電圧より高いことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項８】
前記第１半導体層の第２主面の表面層に第２導電型の第１２半導体層を選択的に形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項９】
前記第４、５半導体層、前記第６、７半導体層、前記第１０、１１半導体層がポリシリコンで形成されることを特徴とする請求項３〜５のいずれか一項に記載の半導体装置。
【請求項１０】
前記第４、５半導体層、前記第６、７半導体層もしくは前記第１０、１１半導体層で形成されるｐｎ接合が複数であることを特徴とする請求項３から５のいずれか一項に記載の半導体装置。
【請求項１１】
前記第４、５半導体層、前記第６、７半導体層もしくは前記第１０、１１半導体層で形成されるｐｎ接合が、ツェナーダイオードであることを特徴とする請求項３、４、５または９のいずれか一項に記載の半導体装置。
【請求項１２】
前記ガードリングの深さより前記第２半導体層の深さが深く、前記ガードリングの不純物濃度より前記第２半導体層の不純物濃度が高いことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項１３】
第２導電型の前記第５、第７もしくは第１１半導体層とｐｎ接合を形成する第１導電型の第１３半導体層を前記絶縁膜上に形成し、該第１３半導体層と前記バリアメタルとを接続することを特徴とする請求項３〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ショットキーバリアダイオード（以下、ＳＢＤと称す）などの半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源などで用いられる整流作用を持った半導体装置として、高速ダイオード及びＳＢＤが知られている。スイッチング電源は、交流入力電圧を一旦整流して直流電圧にし、この交流電圧をオン・オフ回路を通して高い周波数の交流電圧に変換し、この交流電圧を変圧器で変圧した後、再度整流して直流電圧に変換するようにした変換効率の高い電源である。
スイッチング電源では、オン・オフ回路における損失と高周波整流を行うダイオードの順電圧降下（以下、ＶＦと称す）は電源の高効率化を達成する上で、できるだけ小さいことが望まれている。
ＳＢＤは、ｐｎ接合型ダイオード（以下、ｐｎダイオードと称す）に比べ、低ＶＦが実現でき電源回路の２次側整流部に多用されている。従来は、３．３Ｖ、５．０Ｖの出力用途（３．３Ｖ、５．０Ｖの出力電圧を出力するスイッチング電源）にそれぞれ３０Ｖ、４０Ｖの耐圧のＳＢＤが用いられてきた。また、近年は従来２００Ｖの耐圧クラスのｐｎダイオードが用いられてきた１２Ｖ出力用途にも、１５０Ｖの耐圧クラスのＳＢＤが使用され始めている。ＳＢＤを用いると、ｐｎダイオードより耐圧クラスを下げられるのは、ＳＢＤを用いることで、逆回復特性が改善されて逆回復電流が小さくなり、ＳＢＤの逆回復時に発生するサージ電圧（素子自体で発生するサージ電圧）を低減できるからである。耐圧クラスを下げることで、ＳＢＤの基板の厚みを低減できて、低ＶＦ化を図ることができる。その結果、スイッチング電源の変換効率を向上させることができる。
【０００３】
近年、スイッチング回路において、低コスト化を図るために、スナバ回路の省略等の簡略化と変換装置の小型化等が盛んに行われている。スナバ回路の簡略化により、外来のサージ電圧や素子自体で発生したサージ電圧の影響をＳＢＤは受けやすくなっている。ｐｎダイオードの逆回復時やＭＯＳＦＥＴなどのスイッチング素子のスイッチング時に発生するサージ電圧や外来のサージ電圧が過大になると、ｐｎダイオードやスイッチング素子が破壊する。この破壊は、ＳＢＤのガードリング部でアバランシェ降状が起き高電流が数十ミクロンの狭いガードリング領域に集中して流れて起こる。
そのため、一般的に整流ダイオードでは、外来のサージ電圧や発生するサージ電圧の大きさを考慮して十分なマージンをとった定格設定がなされる。しかし、ＳＢＤを形成する基板が厚くなり、ＶＦが増大し、オン損失の増大を招く。
【０００４】
そこで、ＳＢＤの基板を厚くすることなく、外来のサージ電圧や素子自体で発生するサージ電圧による破壊を防止するために、ＳＢＤと並列に、ＳＢＤよりアバランシェ電圧の低いｐｎダイオードを設けて、サージ電圧を吸収する方法が開示されている（例えば、特許文献１）。
また、バッテリー切換回路に用いるために、異種ダイオードを１チップ化した複合ダイオードが開示されており、この複合ダイオードは縦型のＳＢＤと、これとは別領域に縦型のｐｎダイオードを形成されたもである（例えば、特許文献２）。
また、ｐｎダイオードあるいはＳＢＤより低いＶＦを有し、低損失で高速の整流素子として、ＳＢＤと横型ＭＯＳＦＥＴを１チップに並列接続して形成し、順方向電圧印加時にはその横型ＭＯＳＦＥＴをオンさせて順電流の通路とし、逆方向電圧印加時にはＭＯＳＦＥＴをオフしてＳＢＤの逆特性とする素子が開示されている（例えば、特許文献３）。
【特許文献１】特開２０００−７７６８２号公報
【特許文献２】特開平４−１６２６８２号公報
【特許文献３】特開平７−１４２７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記の特許文献１では、素子が順方向電圧印加時に、ＳＢＤばかりでなくサージ吸収用のｐｎダイオードにも順電流が流れる。ｐｎダイオードに順電流が流れると、ｐｎダイオード内で電荷の蓄積が起こり、素子がオンからオフに切り換わるときに、素子に流れる逆回復電流が大きくなる。この大きな逆回復電流により、素子自体で発生するサージ電圧が大きくなり、素子破壊を生じる。
この発明の目的は、前記の課題を解決して、外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、前記ショットキー接合と前記第２半導体層の間の前記第１半導体層上に絶縁膜を介して形成される第１導電型の第４半導体層と第２導電型の第５半導体層からなる逆接ダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記第２半導体層と前記第４半導体層とを接続し、前記バリアメタルと前記第５半導体とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低い構成とする。
【０００７】
また、第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、該第２半導体層と該第２半導体層の表面層に形成する第１導電型の第３半導体層からなる逆接ダイオードと、前記バリアメタルと前記第３半導体層とに接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低い構成とする。
また、第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層の表面層に形成された第２導電型の第２半導体層と、該第２半導体層と第２ショットキー接合を形成する第２バリアメタルと、前記第１バリアメタルと前記第２バリアメタルとに接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有する半導体装置であって、前記第１ショットキー接合のアバランシェ電圧より、前記第１半導体層と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低い構成とする。
【０００８】
また、第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第１半導体層上に絶縁膜を介して形成される第１導電型の第６半導体層と第２導電型の第７半導体層からなるｐｎダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記第１半導体層と前記第６半導体層とを接続し、前記バリアメタルと前記第７半導体層とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第６半導体層と前記第７半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低い構成とする。
また、第１導電型の第１半導体層と、該第１半導体層の第１主面に選択的に形成する複数の第２導電型の第８半導体層と、該第８半導体層の表面層に形成する第１導電型の第９半導体層と、前記第８半導体層と前記第１半導体層に挟まれた前記第８半導体層上にゲート絶縁膜を介して形成されるゲート電極と、前記第８半導体層同士に挟まれ、前記ゲート絶縁膜が形成されない前記第１半導体層上にショットキー接合を形成するバリアメタルと、前記第８半導体層と離して、前記第１半導体層の表面層に絶縁膜を介して形成する第１導電型の第１０半導体層と第２導電型の第１１半導体層からなるｐｎダイオードと、前記バリアメタルと接続する第１主電極と、前記第１半導体層の第２主面と接続する第２主電極とを有し、前記ゲート電極と前記第１１半導体層と接続し、前記第１半導体層を介して前記第１０半導体層と前記第２主電極とを接続する半導体装置であって、前記ショットキー接合および前記第１半導体層と前記第８半導体層のｐｎ接合のアバランシェ電圧より、前記第１０半導体層と前記第１１半導体層で形成されるｐｎ接合のアバランシェ電圧の方が低い構成する。
【０００９】
また、前記第１半導体層は第１導電型の半導体基板と、該半導体基板の第１主面にエピタキシャル成長層からなり、前記第２主電極は前記半導体基板の第２主面に形成されるとよい。
また、前記ショットキー接合と接し、該ショットキー接合の外周部の前記第１半導体層の表面層に第２導電型のガードリングを形成し、該ガードリングと前記第１半導体層で形成されるｐｎ接合のアバランシェ電圧が、前記第１半導体層と前記第２半導体層、もしくは前記第６半導体層と前記第７半導体層からなるそれぞれのｐｎ接合のアバランシェ電圧より高いとよい。
また、前記第１半導体層の第２主面の表面層に第２導電型の第１２半導体層を選択的に形成するとよい。
【００１０】
また、前記第４、５半導体層、前記第６、７半導体層、前記第１０、１１半導体層がポリシリコンで形成されるとよい。
また、前記第４、５半導体層、前記第６、７半導体層もしくは前記第１０、１１半導体層で形成されるｐｎ接合が複数であるとよい。
また、前記第４、５半導体層、前記第６、７半導体層もしくは前記第１０、１１半導体層で形成されるｐｎ接合が、ツェナーダイオードであるとよい。
また、前記ガードリングの深さより前記第２半導体層の深さが深く、前記ガードリングの不純物濃度より前記第２半導体層の不純物濃度が高いとよい。
また、第２導電型の前記第５、第７もしくは第１１半導体層とｐｎ接合を形成する第１導電型の第１３半導体層を前記絶縁膜上に形成し、該第１３半導体層と前記バリアメタルとを接続するとよい。
【発明の効果】
【００１１】
この発明によれば、ＳＢＤ部とＳＢＤ部より低耐圧のｐｎダイオード部を並列接続し、このｐｎダイオード部に直列に逆接ダイオード部を接続することで、外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる。
これらの素子部を同一半導体チップに形成することで、素子の小型化を図り、これを搭載した変換装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
発明の最良の形態は、ＳＢＤ部と並列にＳＢＤ部より低耐圧のｐｎダイオード部を接続し、このｐｎダイオード部に直列に逆接ダイオード部を接続することである。詳細は以下の実施例で説明する。
【実施例１】
【００１３】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
この半導体装置は、ガードリング構造を有するＳＢＤに並列に縦型ｐｎダイオードを配置した構造であり、ＳＢＤ部１とｐｎダイオード部２と逆接ダイオード部２９に分けられる。
ＳＢＤ部１はｎ+ 層２０、ｎ- 層２１、ｐガードリング２２、酸化膜１３、バリアメタル１２、ショットキー接合２６、アノード電極１１、カソード電極１０から構成される。  一方、ｐｎダイオード部２はｎ+ 層２０、ｎ- 層２１、ｐ+ 層２４、酸化膜１３、アノード電極１１ａ、カソード電極１０から構成される。
また、逆接ダイオード部２９は、ｐポリシリコン層２７とｎポリシリコン層２８から構成される。この逆接ダイオード部２９はｐｎダイオード部２に順電流が流れる込むのを防止する働きをし、その逆耐圧は数Ｖから１０Ｖ程度あれば十分である。
【００１４】
つぎに、この素子の製造方法を説明する。ｎ+ 半導体基板であるｎ+ 層２０の一方の主面上にエピタキシャル成長層であるｎ- 層２１を形成し、ｎ- 層２１の表面層にｐガードリング２２、ｎ+ チャネルトッパー層２３およびｐアノード層であるｐ+ 層２４を形成する。ｐガードリング２２で挟まれたｎ- 層２１上にショットキー接合２６を形成するバリアメタル１２を形成し、ｐガードリング２２とｐ+ 層２４の間のｎ- 層２１上に酸化膜１３を形成して、該酸化膜１３上にバリアメタル１２とは離してｐポリシリコン層２７とｎポリシリコン層２８からなる逆接ダイオード２９を形成する。バリアメタル１２上に逆接ダイオード２９のｐポリシリコン層２７と接するようにＳＢＤ部１のアノード電極１１を形成し、ｐ+ 層２４上に逆接ダイオード部２９のｎポリシリコン層２８と接するようにｐｎダイオード部２のアノード電極１１ａを形成する。ｎ+ 層２０のｎ- 層２１とは反対側の主面上にカソード電極１０を形成する。前記の逆接ダイオードは１段のｐｎツェナーダイオードがあれば十分である。  前記のｐｎダイオード部２のｐ+ 層２４形成において、ｐ型不純物濃度の濃度をｐガードリング２２より高濃度に設定し、またはｐガードリング２２より拡散深さを深くすることで、ＳＢＤ部１耐圧よりｐｎダイオード部２の耐圧を低くしている。
【００１５】
例えば、ｎ- 層２１にの厚さ９μｍ、不純物濃度３×１０15ｃｍ-3を用いた場合、ガードリング２２をボロンイオン注入（ドーズ量１×１０13ｃｍ-2、加速電圧５０ｋｅＶ）後に、１１００℃、１５０ｍｉｎの熱処理により形成し、ｐｎダイオード部２のｐ+ 層２４を、ボロンイオン注入（ドーズ量１×１０15ｃｍ-2、加速電圧５０ｋｅＶ）後に、１１００℃、２００ｍｉｎの熱処理で形成した。ＳＢＤ部のｐガードリング２２の耐圧は１２０Ｖ、ｐｎダイオード部２の耐圧は９０Ｖとなり、本素子の耐圧は、ｐｎダイオード部２の耐圧で決定されることになる。バリアメタル１２にはモリブデンを用い、アノード電極にはＡｌ、カソード電極には  Ｔｉ／Ｎｉ／Ａｕを形成した。モリブデンとシリコンで０．６５ｅＶのバリアを形成する。この場合通常使用される５Ａ／ｍｍ2 程度までは順方向特性はＳＢＤ部の特性で決まる。
【００１６】
前記したように、ｐｎダイオード部２の耐圧をＳＢＤ部１の耐圧を低くすることで、外来サージ電圧および素子自体で発生するサージ電圧をｐｎダイオード部２のアバランシェ電圧で抑え込み、ＳＢＤ部１に印加されるサージ電圧を抑制することで、ＳＢＤ部１のサージ電圧破壊を防止することができる。
また、逆接ダイオード部２９を設けることで、順方向電圧印加時には、ｐｎダイオード部２には順電流が流れないために、ｐｎダイオード部２内に電荷の蓄積が生じない。そのため、逆回復特性はＳＢＤ部の逆特性となり、逆回復電流は極めて小さくなり、素子自体で発生するサージ電圧を小さくすることができるため、素子自体で発生するサージ電圧自体を抑制できて、素子破壊を防止する効果をさらに高めることができる。
また、図示しないが、逆接ダイオード部２９であるポリシリコンツェナーダイオードのｐｎ接合を櫛の歯状に入り組んだ形状にすると、ｐｎ接合面の面積を大きくしてＶＦが下がり、ｐｎダイオード部２のアバランシェ電流が大きくなった場合でも逆接ダイオード部２９での電圧降下を小さく抑え、ＳＢＤ部１に印加されるサージ電圧を低く抑えることができる。
【００１７】
図２は、図１（ａ）とは異なる平面図である。図２のＸ−Ｘ線で切断した要部断面図は図１（ｂ）と同じである。図１（ａ）との違いは、ＳＢＤ部１の外周全部にｐｎダイオード部２を配置した点である。こうすることで、ｐｎダイオード部２の面積を大きくし、ｐｎダイオード部２と、このｐｎダイオード部２のアノード電極１１ａから逆接ダイオード部２９を通ってＳＢＤ部１のアノード電極１１に流れるサージ電流の電流密度を低減することで、サージ電圧を低く抑えることができる。
図３は、図１とは異なる構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図２と異なるのは、ｐｎダイオード部２の外周全部にＳＢＤ部１を配置した点である。
図２、図３のどちらも、逆接ダイオード部２９はＳＢＤ部１とｐｎダイオード部２の間に形成され、逆接ダイオード部２９のｐポリシリコン層２７とＳＢＤ部１のアノード電極１１と接続し、ｎポリシリコン層２８とｐｎダイオード部２のアノード電極１１ａとそれぞれ接続する。
【００１８】
図１〜図３のＳＢＤ部１は、前記したように、シリコンとバリアメタルで構成された通常のＳＢＤの他に、図示しないが、Ｐｗｅｌｌを微細に配置したＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）構造やトレンチ構造等にすることで、ＶＦの低減を図ることができる。しかし、通常のＳＢＤ構造に比べ、逆回復特性が大きく、素子自体で発生するサージ電圧が大きくなる。このサージ電圧を抑えるために、本発明のｐｎダイオード部２と逆接ダイオード部２９を共に設けることが有効になる。
【実施例２】
【００１９】
図４は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、ｐｎダイオード部２のｐ+ アノード層であるｐ+ 層２４の表面層に逆接ダイオード部２９ａのｎ+ カソード層となるｎ+ 層３１を形成している点である。ｐｎダイオード部２はｐ+ 層２４、ｎ- 層２１およびｎ+ 層２０で構成され、逆接ダイオード部２９ａはｎ+ 層３１とｐ+ 層２４で構成される。ｐ+ 層２４およびｎ+ 層３１の不純物濃度を１０19ｃｍ-3以上とすることで逆接ダイオード部２９ａの耐圧を１０Ｖ以下とすることができる。ｎ+ 層３１は、ｐ+ 層２４の表面に１×１０15ｃｍ-2程度のリンをイオン注入し１０００℃、６０分の熱処理により形成される。この構成においても、第１実施例と同様の効果が得られる。
【実施例３】
【００２０】
図５は、この発明の第３実施例の半導体装置の要部断面図である。図１との違いは、逆接ダイオード部２９ｂをｐ+ 層２４上にバリアメタル１２ａを形成し、ショットキー接合２６ａとしている点である。この逆接ダイオード部２９ｂの耐圧は数Ｖ程度あれば十分である。バリアメタル１２ａとしてはＡｌやＴｉなどがよい。また、バリアメタル１２ａの端部にｎ+ ガードリング３２を設けると良好な耐圧が得られる。この構成においても、第１実施例と同様の効果が得られる。
【実施例４】
【００２１】
図６は、この発明の第４実施例の半導体装置の要部断面図である。図１に示す構成と比べて、ｐｎダイオード部２のｎ+ カソード層であるｎ+ 層２０より浅い。図６の例では、ｎ- 層２１とｎ+ 層２０を合わせた厚みのｎ- 半導体基板を用いて、ｎ+ 層２０を拡散で形成し、さらに、このｎ+ 層２０を突き抜けるようにｐ+ 層３３を選択的に拡散で形成する。また、ｎ- 層２１を半導体基板とし、ｎ+ 層２０をエピタキシャル成長層として、このｎ+ 層２０を突き抜けるようにｐ+ 層３３を選択的に拡散で形成しても構わない。このｐ+ 層３３をｐｎダイオード部２の直下に設ける。
このｐ+ 層３３の平面形状はストライプ状やドット状する。また、ｐ+ 層２４とｐ+ 層３３の間のｎ- 層２１が、ＳＢＤ部１の耐圧以下でパンチスルーするように、ｐ+ 層２４とｐ+ 層３３とｎ- 層２１のそれぞれの厚さ、不純物濃度を設定することで、ｐｎダイオード部２の耐圧を制御することができる。この構造とすることで、第１実施例と同様の効果が得られる。
【００２２】
尚、前記のｐ+ 層３３をＳＢＤ部１下にも形成しても構わないが、ＳＢＤ部の耐圧低下を招く可能性があり、ｐ+ 層３３の拡散深さと不純物濃度の最適設定が難しくなるので、ｐ+ 層３３はｐｎダイオード部２下にのみ設けるのが好適である。
【実施例５】
【００２３】
図７は、この発明の第５実施例の半導体装置の要部断面図である。図１との違いは、ｐｎダイオード部と逆接ダイオード部の働きを兼備えた、双方向ツェナーダイオード部３０を酸化膜１３上に形成した点である。この双方向ツェナーダイオード部３０は、ｐポリシリコン層２７とｎポリシリコン層２８を交互に多数形成して得られる多段のｐｎポリシリコンダイオードで製作される。双方向ツェナーダイオード部３０のアノード側（ｐポリシリコン層２７）をＳＢＤ部１のアノード側（バリアメタル１２）に、カソード側（ｎポリシリコン層２８）を補助電極３４を介してｎ- 層２１に接続する。尚、図７では、双方向ツェナーダイオード部３０の左端はｐポリシリコン層２７となっているがｎポリシリコン層であっても構わない。
この双方向ツェナーダイオード部３０の耐圧はｐｎポリシリコンの段数で制御できて、この段数を所定の段数とすることで、ＳＢＤ部１の耐圧より低く設定することができる。この構成とすることで、第１実施例と同様の効果が得られる。
【実施例６】
【００２４】
図８は、この発明の第６実施例の半導体装置の要部断面図である。ＭＯＳＦＥＴ部６０の内蔵ダイオードをショットキー接合２６で形成し、さらに、このＳＢＤ部１の耐圧より低く設定したクランプダイオード部４５を形成し、このクランプダイオード部４５のアノード側（ｐ+ 層２７）をＭＯＳＦＥＴ部６０のゲート電極４２に接続するにより  ＭＯＳＦＥＴ部６０をオンして  ＳＢＤ部１へのサージ電圧を回避することを特徴とする半導体装置である。ＭＯＳＦＥＴ部６０のセル間に  バリアメタル１２を形成しＳＢＤ部１を形成する。バリアメタル１２はソース電極４１と接続される。ｐ+ 層５３はＳＢＤ部１のｐガードリングとしても機能する。また、ＭＯＳＦＥＴ部６０のゲート電極４２は外部回路を構成する外部抵抗Ｒと接続し、外部抵抗ＲはグランドＧＮＤと接続している。
この素子の製造方法をつぎに説明する。ｎ+ 半導体基板であるｎ+ 層５１上にエピタキシャル成長層であるｎドリフト層５２を形成し、ｎドリフト層５２の表面層にｐ+ ウェル層であるｐ+ 層５３、ｎ+ コンタクト層５５を形成する。ｐ+ 層５３の表面層にｎ+ ソース層５４を形成し、ｎ+ ソース層５４とｎドリフト層５２に挟まれたｐ+ 層２４上にゲート酸化膜４７を介してゲート電極４２を形成する。ｐ+ 層５３同士に挟まれ、ゲート電極４２が形成されない箇所のｎドリフト層５２上にバリアメタル１２を形成し、ショットキー接合２６を形成する。ｐ+ 層５３とｎ+ コンタクト層５５に挟まれたｎドリフト層５２上に厚い酸化膜４４を介して、ｐポリシリコン層２７とｎポリシリコン層２８からなるクランプダイオード部４５を形成する。ゲート電極４２上に層間絶縁膜４６を形成し、ｎ+ ソース層５４上にソース電極４１を形成し、クランプダイオード部４５のｎ+ カソード層となる端部のｎポリシリコン層２７上に補助電極４８を形成し、クランプダイオード部４５のｐ+ アノード層となる端部のｐポリシリコン層２８上に補助電極４９を形成し、ｎ+ 層４０上にドレイン電極を形成する。ゲート電極４２と補助電極４９を接続し、またゲート電極４２と外部回路の外部抵抗Ｒと接続し、外部抵抗ＲとグランドＧＮＤと接続する。  
【００２５】
この構造では、ＭＯＳＦＥＴ部６０のｐ+ ウェル層であるｐ+ 層５３は、ｎ+ ソース層５４を取り囲むように形成され、内蔵ダイオード（寄生ダイオード）はｐｎ接合ではなくショットキー接合２６で形成されている。
また、クランプダイオード部４５は、ｎドリフト層５２の表面上の厚い酸化膜４４上にお互いに逆に接続されたポリシリコンの直列ツェナーダイオードで形成される。
また、補助電極４８はＭＯＳＦＥＴ部６０のドレイン電極４０とは、ｎ+ コンタクト層５５、ｎドリフト層５２、ｎ+ 層５１の各半導体層を介して同電位になっているので、ドレイン電極４０に印加されるサージ電圧が、逆方向直列ツェナーダイオードであるクランプダイオード部４５のクランプ電圧以上になると、外部抵抗Ｒに電流Ｉが流れて、外部抵抗Ｒに電圧が発生する。この外部抵抗Ｒに発生した電圧はクランプ電圧を越えた分の電圧であり、この電圧がＭＯＳＦＥＴ部６０のゲート電極４２に印加され、ＭＯＳＦＥＴ部６０がオンして、サージ・エネルギーを吸収し、ＳＢＤ部１に印加されるサージ電圧を防止する。
【００２６】
また、素子に順方向電圧印加時に、ＭＯＳＦＥＴ部６０をオフしてＳＢＤ部１に順電流を流すすことにより、逆回復電流を小さく抑え、素子自体で発生するサージ電圧を抑制することができる。
また、順方向電圧印加時に、ＭＯＳＦＥＴ部６０に正のゲート電圧４２を印加して、ｎソース層５４からｎドレイン層４０へ電流を流すと、ＳＢＤ部１とＭＯＳＦＥＴ部６０の双方に順電流が流れるためにＶＦをさらに低下させることができる。一方、この順電流による電荷蓄積は生じないので、逆回復電流は大きくならず、素子自体で発生するサージ電圧を抑制する効果はＭＯＳＦＥＴ部６０をオフした場合と同じである。
【図面の簡単な説明】
【００２７】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】図１（ａ）とは異なる平面図
【図３】図１とは異なる構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図４】この発明の第２実施例の半導体装置の要部断面図
【図５】この発明の第３実施例の半導体装置の要部断面図
【図６】この発明の第４実施例の半導体装置の要部断面図
【図７】この発明の第５実施例の半導体装置の要部断面図
【図８】この発明の第６実施例の半導体装置の要部断面図
【符号の説明】
【００２８】
１    ＳＢＤ部
２    ｐｎダイオード部
１０    カソード電極
１１    アノード電極（ＳＢＤ部）
１１ａ  アノード電極（ｐｎダイオード部）
１２、１２ａ  バリアメタル
１３、４４  酸化膜
２０、３１、５１  ｎ+ 層
２１    ｎ- 層
２２    ｐガードリング
２３    ｎ+ チャネルストッパー層
２４、３３、５３  ｐ+ 層
２５    ｐｎ接合
２６、２６ａ  ショットキー接合
２７    ｐ+ ポリシリコン層
２８    ｎ+ ポリシリコン層
２９    逆接ダイオード部（ポリシリコンツェナーダイオード）
２９ａ  逆接ダイオード部（ｐｎツェナーダイオード）
２９ｂ  逆接ダイオード部（ショットキーダイオード）
３０    双方向ツェナーダイオード部
３２    ｎガードリング
３４、４８、４９  補助電極
４０    ドレイン電極
４１    エミッタ電極
４２    ゲート電極
４５    クランプダイオード部
４６    層間絶縁膜
４７    ゲート酸化膜
５２    ｎドリフト層
５４    ｎ+ ソース層
５５    ｎ+ コンタクト層
６０    ＭＯＳＦＥＴ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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