(57)【要約】【課題】高耐圧でオン抵抗の低い電界効果トランジスタを提供する。【解決手段】ＳｉＣ半導体基板２１１上に、該ＳｉＣ半導体２１１のエピタキシャル領域２２１を積層して構成される半導体基板と、半導体基板２１１の一方の表面の所定部位に形成される溝３６０を備える。更に、溝３６０の内面に形成されるゲート半導体領域２５３と、該Ｐ型ゲート半導体領域２５３の外側となるエピタキシャル領域２２１に形成されるＮ型の埋込チャネル領域２６２と、この埋込チャネル領域２６２の外側に形成されるＰ型のボディ半導体領域２５４からなるチャネル領域３８２を備える。また、埋込チャネル領域２６２の上側に形成されるソース領域２４２と、ゲート半導体領域２５３の内側に、ゲート絶縁膜２７２を介して形成されるゲート電極２８２と、半導体基板２１１の他方の表面に形成されるゲート電極２９２を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、
前記半導体基板の一方の表面の所定部位に形成される溝部と、
前記溝部の内面に形成される第１導電型のゲート半導体領域と、該ゲート半導体領域の外側となる前記エピタキシャル領域に形成される第２導電型の埋込チャネル領域と、この埋込チャネル領域の外側に形成される第１導電型のボディ半導体領域と、からなるチャネル領域と、
前記埋込チャネル領域の上側に形成されるソース領域と、
前記ソース領域に形成されるソース電極と、
前記ゲート半導体領域の内側に、ゲート絶縁膜を介して形成されるゲート電極と、
前記半導体基板の他方の表面に形成されるドレイン電極と、
を有することを特徴とする電界効果トランジスタ。
【請求項２】
珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、
前記半導体基板の一方の表面の所定部位に形成される溝部と、
前記溝部の内面に形成される第１導電型のゲート半導体領域と、該ゲート半導体領域の外側となる前記エピタキシャル領域に形成される第２導電型の埋込チャネル領域と、からなるチャネル領域と、
前記埋込チャネル領域の上側に形成されるソース領域と、
前記ソース領域に形成されるソース電極と、
前記ゲート半導体領域の内側に、ゲート絶縁膜を介して形成されるゲート電極と、
前記半導体基板の他方の表面に形成されるドレイン電極と、
を有することを特徴とする電界効果トランジスタ。
【請求項３】
前記第１導電型のゲート半導体領域を、ＣＶＤエピタキシャル成長により形成することを特徴とする請求項１または請求項２のいずれかに記載の電界効果トランジスタ。
【請求項４】
前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする請求項１〜請求項３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに係り、特にオン抵抗を低く抑えることのできる電界効果トランジスタに関する。
【背景技術】
【０００２】
従来における電界効果トランジスタとして、例えば、特開平９−７４１９３号公報（特許文献１）に記載されたものが知られている。図７は、特許文献１に記載された電界効果トランジスタの構成を示す断面図である。
【０００３】
同図に示すように、この電界効果トランジスタは、高濃度Ｎ+ 型ＳｉＣ（炭化珪素）からなるワイドバンドギャップ半導体基板２０１上に、Ｎ- 型ＳｉＣからなるエピタキシャル領域２０２が形成され、該エピタキシャル領域２０２上にＰ- 型ＳｉＣからなるエピタキシャル領域２０３が形成されている。
【０００４】
そして、エピタキシャル領域２０３の表層部における所定領域には、Ｎ+ 型ソース領域２０５、及びＰ+ 型ボディコンタクト領域２０４が形成される。また、エピタキシャル領域２０３内には溝２０８が、エピタキシャル領域２０３を貫通しエピタキシャル領域２０２に達するように形成されている。
【０００５】
更に、溝２０８の側壁にはＮ- 型ＳｉＣからなるチャネル領域２０６が形成されている。また、層間絶縁膜２１２によりゲート電極２０９と絶縁されて、ソース領域２０５、及びボディコンタクト領域２０４に接続されたソース電極２１１が形成され、ワイドバンドギャップ半導体基板２０１の裏面にドレイン電極２１０が形成されている。
【０００６】
この電界効果トランジスタにおいては、ドレイン電極２１０とソース電極２１１との間に電圧が印加された状態で、ゲート電極２０９に電圧が印加されると、ゲート電極２０９に対向したチャネル領域２０６の表層に、Ｎ型蓄積層型のチャネルが形成され、ドレイン電極２１０からソース電極２１１に電流が流れる。
【特許文献１】特開平９−７４１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した特許文献１に記載されたＳｉＣ蓄積型電界効果トランジスタでは、ゲート絶縁膜２０７と、Ｎ- 型蓄積チャネル形成領域２０６との界面に不完全な結晶構造が存在する。このため、ゲート電極２０９に電圧を印加して形成したチャネル領域２０６表層の蓄積チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくすることができずオン抵抗が高いという問題がある。
【０００８】
また、耐圧に関しては、ドレイン電極２１０に高電圧が印加されたとき、溝２０８の底部のゲート絶縁膜２０７に高電圧が加えられる。そして、この絶縁膜２０７が破壊されると、大量の漏れ電流が発生するため、ワイドキャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を活かした高耐圧を実現することができないという問題があった。
【０００９】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、高耐圧でオン抵抗の低い電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する低オン抵抗の電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本願請求項１に記載の発明は、珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、前記半導体基板の一方の表面の所定部位に形成される溝部と、前記溝部の内面に形成される第１導電型のゲート半導体領域と、該ゲート半導体領域の外側となる前記エピタキシャル領域に形成される第２導電型の埋込チャネル領域と、この埋込チャネル領域の外側に形成される第１導電型のボディ半導体領域と、からなるチャネル領域と、前記埋込チャネル領域の上側に形成されるソース領域と、前記ソース領域に形成されるソース電極と、前記ゲート半導体領域の内側に、ゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の他方の表面に形成されるドレイン電極と、を有することを特徴とする。
【００１１】
請求項２に記載の発明は、珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、前記半導体基板の一方の表面の所定部位に形成される溝部と、前記溝部の内面に形成される第１導電型のゲート半導体領域と、該ゲート半導体領域の外側となる前記エピタキシャル領域に形成される第２導電型の埋込チャネル領域と、からなるチャネル領域と、前記埋込チャネル領域の上側に形成されるソース領域と、前記ソース領域に形成されるソース電極と、前記ゲート半導体領域の内側に、ゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の他方の表面に形成されるドレイン電極と、を有することを特徴とする。
【００１２】
請求項３に記載の発明は、前記第１導電型のゲート半導体領域を、ＣＶＤエピタキシャル成長により形成することを特徴とする。
【００１３】
請求項４に記載の発明は、前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする。
【００１４】
請求項５に記載の発明は、前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする。
【発明の効果】
【００１５】
請求項１の発明によれば、ゲート電圧を印加しないときは、ゲート半導体領域と埋込チャネル領域の接合に生じる第１の空乏層が、ボディ半導体領域と埋込チャネル領域の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域を完全に空乏化させ、一方でゲートに電圧を印加することで埋込チャネル領域内に蓄積チャネルを形成することができる。従って、ドレイン・ソース間のオン抵抗を低減することができる。
【００１６】
請求項２の発明によれば、ゲート電圧を印加しないときは、ゲート半導体領域と埋込チャネル領域の接合に生じる空乏層により、埋込チャネル領域を完全に空乏化させ、一方でゲート電圧を印加することで、埋込チャネル領域内に蓄積チャネルを形成することができる。その結果、ドレイン・ソース間のオン抵抗を低減することができる。
【００１７】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、溝に沿って形成される第１導電型のゲート半導体領域から延びる空乏層によって、ゲート絶縁膜にかかる電界がシールドされるので、ゲート絶縁膜の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【００１８】
請求項３の発明によれば、溝に沿った第１導電型のゲート半導体領域をＣＶＤエピタキシャル成長により形成することができるので、ゲート半導体領域は結晶欠陥が少なく品質の良い領域とすることができる。その結果、ゲート半導体領域の表面に形成されるゲート絶縁膜の品質を向上できる、あるいは、オン時におけるリーク電流も小さくなる等の利点がある。
【００１９】
請求項４の発明では、ワイドバンドギャップ半導体として、炭化珪素半導体（ＳｉＣ）を用いることにより、ＰＮ接合のビルトイン電圧が大きく、ゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００２０】
請求項５の発明では、第１導電型及び第２導電型を、Ｐ型及びＮ型とすることにより、融通性に富む。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を、図面に基づいて説明する。なお、本発明の電界効果トランジスタの実施形態においては、第１導電型をＰ型とし、第２導電型をＮ型とするが、第１導電型をＮ型、第２導電型をＰ型としてもよい。また、本実施形態ではゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型としてもよい。
【００２２】
また、本実施形態では取り上げないが、本発明はＩＧＢＴ、ＭＩＳサイリスタ等の電圧駆動型電界効果トランジスタ素子にも適用できる。更に、本発明の趣旨を逸脱しない範囲での変形も含むことは言うまでもない。
【００２３】
［第１実施例］
図１は、本発明の第１実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１１上に、Ｎ- 型ＳｉＣエピタキシャル領域２２１が積層されたウエハにおいて、エピタキシャル領域２２１の表層部における所定領域には、Ｎ+ 型ソース領域２４２およびＰ+ 型ボディコンタクト領域３５０がそれぞれ形成されている。更に、Ｎ- 型エピタキシャル領域２２１の一主面の所定の領域には溝３６０が形成されており、この溝３６０に沿ってＰ- 型ゲート半導体領域２５３が形成される。
【００２４】
また、エピタキシャル領域２２１の表層部における所定領域には、ボディコンタクト領域３５０を含んだ所定深さを有するＰ- 型のボディ半導体領域２５４が形成される。ここで、ゲート半導体領域２５３とボディ半導体領域２５４の間のエピタキシャル領域２２１の部分には、Ｎ- 型埋込チャネル領域２６２が形成される。これら、ゲート半導体領域２５３、埋込チャネル領域２６２、及びボディ半導体領域２５４から構成される領域を、チャネル領域３８２とする。
【００２５】
なお、ゲート半導体領域２５３、埋込チャネル領域２６２及びボディ半導体領域２５４の厚さ及びキャリア濃度は、Ｎ- 型埋込チャネル領域２６２に存在する伝導キャリアがゲート半導体領域２５３及びボディ半導体領域２５４との静電ポテンシャルにより空乏化されるように設計されている。
【００２６】
更に詳しくは、ゲート半導体領域２５３と埋込チャネル領域２６２の接合に生じる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の結合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６２が完全に空乏化されるように設計されている。
【００２７】
また、Ｐ- 型ゲート半導体領域２５３の表面には、ゲート絶縁膜２７２を介してゲート電極２８２が形成される。また、ソース領域２４２の上面にはソース電極３０２が形成される。更に、ボディコンタクト領域３５０の上面にはボディコンタクト電極３１１が形成される。そして、Ｎ+ 型ＳｉＣ基板２１１の裏面にはドレイン電極２９２が形成されている。
【００２８】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００２９】
まず、図２（ａ）の工程では、Ｎ+ 型ＳｉＣ基板２１１の上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域２２１を形成する。
【００３０】
図２（ｂ）の工程では、Ｎ- 型エピタキシャル領域２２１の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６０を形成する。
【００３１】
図２（ｃ）の工程では、溝３６０に沿ってＣＶＤ法によりＳｉＣをホモエピタキシャル成長させ、Ｐ- 型ゲート半導体領域２５３を形成する。
【００３２】
なお、Ｐ- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【００３３】
図３（ｄ）の工程では、Ｎ- 型エピタキシャル領域２２１の表層部の所定の領域に例えば燐イオンを注入し、Ｎ+ 型ソース領域２４２を形成する。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００３４】
図３（ｅ）の工程では、Ｎ- 型エピタキシャル領域２２１の表層部所定の領域に、例えば、ほう素イオンを注入し、Ｐ+ 型ボディコンタクト領域３５０及びＰ- 型ボディ半導体領域２５４を形成する。また、ゲート半導体領域２５３とボディ半導体領域２５４の間のエピタキシャル領域２２１の部分をＮ- 型埋込チャネル領域２６２とする。
【００３５】
ここで、ゲート半導体領域２５３、埋込チャネル領域２６２及びボディ半導体領域２５４の厚さ及びキャリア濃度は、ゲート半導体領域２５３と埋込チャネル領域２６２の接合に生じる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６２が完全に空乏化されるように設計される。
【００３６】
なお、イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域２５３、埋込チャネル領域２６２、及びボディ半導体領域２５４からなる、チャネル領域３８２が完成する。
【００３７】
図３（ｆ）の工程では、Ｐ- 型ゲート半導体領域２５３表面にゲート絶縁膜２７２を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極２８２を形成する。
【００３８】
この後、特に図示しないが、ソース領域２４２の上面にソース電極３０２を形成し、また、ボディコンタクト領域３５０の上面にボディコンタクト電極３１１を形成する。そして、Ｎ+ 基板２１１の裏面にはドレイン電極２９２を形成する。こうして、図１に示した電界効果トランジスタが完成する。
【００３９】
なお、本実施例においては、ソース電極３０２及びボディコンタクト電極３１１は、少なくともＮ+ 型ソース領域２４２およびボディ半導体領域３５０の表面の一部に形成されていればよい。また、溝３６０の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００４０】
次に、本実施例に係る電界効果トランジスタの動作について説明する。ゲート電極２８２に電圧が印加されていない状態では、ゲート半導体領域２５３と埋込チャネル領域２６２の接合部からなるビルトイン電圧に対応して広がる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域２６２をピンチオフ状態とすることができる。
【００４１】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００４２】
次に、ゲート電極２８２に対して負のバイアスを供給すると、埋込チャネル領域２６２内に、Ｎ+ 型ソース領域２４２からＮ- 型ドリフト領域（エピタキシャル領域）２２１方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４２から埋込チャネル領域２６２内に形成される蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２１に流れる。そして、Ｎ- 型エピタキシャル領域２２１に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１１へ垂直に流れる。
【００４３】
このように、ゲート電極２８２に負の電圧を印加することにより、埋込チャネル領域２６２内に蓄積チャネルを誘起させ、ソース電極３０２とドレイン電極２９２との間にキャリアが流れる。
【００４４】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６２内に形成される蓄積チャネルは、ゲート絶縁膜２７２とゲート半導体領域２５３の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００４５】
また、ドレイン電極２９２とソース電極３０２との間に高電圧が印加された場合、溝３６０にそって形成されるＰ- 型ゲート半導体領域２５３から延びる空乏層によってゲート絶縁膜２７２にかかる電界がシールドされるから、ゲート絶縁膜２７２の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【００４６】
［第２実施例］
図４は、本発明の第２実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１２上に、Ｎ- 型ＳｉＣエピタキシャル領域２２２が積層されたウエハにおいて、エピタキシャル領域２２２の表層部における所定領域には、Ｎ+ 型ソース領域２４３が形成されている。更に、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域には溝３６１が形成されており、この溝３６１にそってＰ- 型ゲート半導体領域２５５が形成されている。
【００４７】
エピタキシャル領域２２２の一主面の所定の領域には、溝３６２が形成されており、また、この溝３６２内は絶縁膜３７０が埋め込まれている。ここで、ゲート半導体領域２５５と絶縁膜３７０の間のエピタキシャル領域２２２の部分には、Ｎ- 型埋込チャネル領域２６３が形成される。これらゲート半導体領域２５５、及び埋込チャネル領域２６３から構成される領域を、チャネル領域３８３とする。
【００４８】
なお、ゲート半導体領域２５５及び埋込チャネル領域２６３の厚さおよびキャリア濃度は、ゲート半導体領域２５５と埋込チャネル領域２６３の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６３が完全に空乏化されるように設計されている。
【００４９】
また、Ｐ- 型ゲート半導体領域２５５の表面には、ゲート絶縁膜２７３を介してゲート電極２８３が形成される。ソース領域２４３上にはソース電極３０３が形成される。そして、Ｎ+ 基板２１２の裏面には、ドレイン電極２９３が形成されている。
【００５０】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００５１】
まず、図５（ａ）の工程では、Ｎ+ 型ＳｉＣ基板２１２の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域２２２を形成する。
【００５２】
図５（ｂ）の工程では、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６１を形成する。
【００５３】
図５（ｃ）の工程では、溝３６１に沿ってＣＶＤ法によりＳｉＣをホモエピタキシャル成長させ、Ｐ- 型ゲート半導体領域２５５を形成する。
【００５４】
なお、Ｐ- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【００５５】
図６（ｄ）の工程では、Ｎ- 型エピタキシャル領域２２２の表層部の所定の領域に例えば燐イオンを注入し、Ｎ+ 型ソース領域２４３を形成する。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００５６】
なお、イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。
【００５７】
図６（ｅ）の工程では、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６２を形成する。
【００５８】
図６（ｆ）の工程では、例えばＬＰＣＶＤ法を用いて厚みが０．１〜５μｍの二酸化シリコンを堆積し、溝３６２を埋め込む。その後、例えばＣＭＰ法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜３７０を溝内部に残す。ここで、ゲート半導体領域２５５と二酸化シリコン膜３７０の間のエピタキシャル領域２２２の部分には、Ｎ- 型埋込チャネル領域２６３が形成される。
【００５９】
こうして、ゲート半導体領域２５５及び埋込チャネル領域２６３からなるチャネル領域３８３が完成する。なお、ゲート半導体領域２５５及び埋込チャネル領域２６３の厚さおよびキャリア濃度は、ゲート半導体領域２５５と埋込チャネル領域２６３が完全に空乏化されるように設計される。
【００６０】
その後、Ｐ- 型ゲート半導体領域２５５表面にゲート絶縁膜２７３を例えば９００〜１３００℃での熱酸化により形成する。そして、例えばポリシリコンによりゲート電極２８３を形成する。
【００６１】
この後、特に図示しないが、ソース領域２４３の上面にソース電極３０３を形成する。また、Ｎ+ 型ＳｉＣ基板２１２の裏面にはドレイン電極２９３を形成する。こうして、図４に示した電界効果トランジスタが完成する。
【００６２】
なお、本実施例においては、ソース電極３０３は、少なくともＮ+ 型ソース領域２４３の表面の一部に形成されていればよい。また、溝３６１の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００６３】
次に、この電界効果トランジスタの動作を説明する。ゲート電極２８３に電圧が印加されていない状態では、ゲート半導体領域２５５と埋込チャネル領域２６３の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６３をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリーオフとなる。
【００６４】
また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００６５】
次に、ゲート電極２８３に対して負のバイアスを供給すると、埋込チャネル領域２６３内に、Ｎ+ 型ソース領域２４３からＮ- 型ドリフト領域（エピタキシャル領域）２２２方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４３から埋込チャネル領域２６３内に形成される蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２２に流れる。そして、Ｎ- 型エピタキシャル領域２２２に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１２へ垂直に流れる。
【００６６】
このように、ゲート電極２８３に負の電圧を印加することにより、埋込チャネル領域２６３内に蓄積チャネルを誘起させ、ソース電極３０３とドレイン電極２９３との間にキャリアが流れる。
【００６７】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６３内に形成される蓄積チャネルは、ゲート絶縁膜２７３とゲート半導体領域２５５の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００６８】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、溝３６１に沿って形成されるＰ- 型ゲート半導体領域２５５から延びる空乏層によってゲート絶縁膜２７３にかかる電界がシールドされるから、ゲート絶縁膜２７３の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【産業上の利用可能性】
【００６９】
高耐圧でオン抵抗の低い電界効果トランジスタを提供する上で極めて有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の、第１実施例に係る電界効果トランジスタの単位セルの断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図３】（ｄ）〜（ｆ）は、本発明の第１実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図４】本発明の、第２実施例に係る電界効果トランジスタの単位セルの断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図６】（ｄ）〜（ｆ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図７】従来におけるＳｉＣ電界効果トランジスタの断面図である。
【符号の説明】
【００７１】
２１１，２１２  Ｎ+ 型ＳｉＣ基板
２２１，２２２  Ｎ- 型ＳｉＣエピタキシャル領域
２４２，２４３  Ｎ+ 型ソース領域
２５３，２５５  Ｐ- 型ゲート半導体領域
２５４  Ｐ- 型ボディ半導体領域
２６２，２６３  Ｎ- 型埋込チャネル領域
２７２，２７３  ゲート絶縁膜
２８２，２８３  ゲート電極
２９２，２９３  ドレイン電極
３０２，３０３  ソース電極
３１１  ボディコンタクト電極
３５０  ボディコンタクト領域
３６０，３６１，３６２  溝
３７０  ＳｉＯ2 絶縁層
３８２，３８３  チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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