(57)【要約】【課題】  ギガビット級ＤＲＡＭ用キャパシタの誘電体に用いる酸化タンタルの高誘電率化のために結晶化すると、結晶粒界が膜厚方向に貫通してリーク電流のパスが生成され電荷保持特性が劣化する。リーク電流の増大を回避し、酸化タンタルを含む誘電体のＥＯＴが２ｎｍ以下となる、ＭＩＭ構造でスタックトレンチ型のキャパシタおよびその製造方法を提供する。【解決手段】  酸化タンタルを原子層蒸着法で形成し、ポスト酸化アニールを不要とし、金属下部電極の酸化剥離を防止する。酸化タンタルの結晶化が容易な４〜４．８ｎｍの膜厚で形成し非酸化性雰囲気で結晶化する。その上に厚さ０．５〜１．５ｎｍの結晶分断層を形成し、さらに酸化タンタルおよび結晶分断層を積層して多層化する。これにより、酸化タンタル積層時のエピタキシャル成長を抑止して結晶粒界の膜方向貫通を防止する。【選択図】図１
2006324363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に接続するプラグを介して設けられる下部電極を有するスタックトレンチ型キャパシタにおいて、
（１）金属もしくは金属化合物からなる下部電極と、
（２）厚さ３ｎｍ〜４．８ｎｍの多結晶酸化タンタルと、前記多結晶酸化タンタル上に設けられた結晶分断層とからなる積層膜を基本構成とし、前記下部電極上に前記積層膜が少なくとも２層以上設けられた誘電体と、
（３）前記誘電体上に設けられた金属もしくは金属化合物からなる上部電極と、
で構成されることを特徴とするキャパシタ。
【請求項２】
前記結晶分断層は、酸化アルミニウムもしくは酸化ハフニウムからなることを特徴とする請求項１記載のキャパシタ。
【請求項３】
前記下部電極と多結晶酸化タンタルの間に、窒化タンタル、窒化アルミニウム、窒化ハフニウムから選択される酸化バリヤ層を含むことを特徴とする請求項１及び２記載のキャパシタ。
【請求項４】
前記下部電極がルテニウムであって、前記ルテニウム下部電極に接するプラグは、少なくとも、厚みが１００ｎｍ以上のルテニウムからなることを含み、前記ルテニウムプラグの下に接するバリヤ層は窒化チタンからなり、前記窒化チタンの下に接するシリサイド層はルテニウムシリサイドであることをさらに含むことを特徴とする請求項１乃至３記載のキャパシタ。
【請求項５】
前記誘電体中の、多結晶酸化タンタルの合計の厚さが酸化シリコンの誘電率で規格化したＥＯＴで０．７ｎｍ以下であり、多結晶酸化タンタル以外の膜の合計の厚さが酸化シリコンの誘電率で規格化したＥＯＴで１．１ｎｍから１．３ｎｍの範囲であることを特徴とする請求項１乃至４記載のキャパシタ。
【請求項６】
半導体基板表面に接続するプラグを介して下部電極が形成されるスタックトレンチ型キャパシタの製造方法において、
（１）金属もしくは金属化合物からなる下部電極を形成する工程と、
（２）前記下部電極上に厚さ４ｎｍ〜４．８ｎｍの非晶質酸化タンタルを原子層蒸着法により形成する工程と、
（３）前記非晶質酸化タンタル上に、結晶分断層を原子層蒸着法により形成する工程と、
（４）前記（２）から（３）の工程を、少なくとも２回繰り返して誘電体を形成する工程と、
（５）前記誘電体を形成した後、酸化タンタルを結晶化する熱処理工程と、
（６）前記誘電体上に、金属もしくは金属化合物からなる上部電極を形成する工程と、
を有することを特徴とするキャパシタの製造方法。
【請求項７】
半導体基板表面に接続するプラグを介して下部電極が形成されるスタックトレンチ型キャパシタの製造方法において、
（１）金属もしくは金属化合物からなる下部電極を形成する工程と、
（２）前記下部電極上に厚さ４ｎｍ〜４．８ｎｍの非晶質酸化タンタルを原子層蒸着法により形成する工程と、
（３）前記非晶質酸化タンタルを非酸化性雰囲気で結晶化する工程と、
（４）前記結晶化された酸化タンタル上に、結晶分断層を原子層蒸着法により形成する工程と、
（５）前記（２）から（４）の工程を、少なくとも２回繰り返して誘電体を形成する工程と、
（６）前記誘電体上に、金属もしくは金属化合物からなる上部電極を形成する工程と、
を有することを特徴とするキャパシタの製造方法。
【請求項８】
半導体基板表面に接続するプラグを介して下部電極が形成されるスタックトレンチ型キャパシタの製造方法において、
（１）金属もしくは金属化合物からなる下部電極を形成する工程と、
（２）前記下部電極上に厚さ４ｎｍ〜４．８ｎｍの非晶質酸化タンタルを原子層蒸着法により形成する工程と、
（３）前記非晶質酸化タンタルを非酸化性雰囲気で結晶化する工程と、
（４）前記結晶化された酸化タンタルの膜厚を調整する工程と、
（５）前記膜厚が調整された多結晶酸化タンタル上に、原子層蒸着法により結晶分断層を形成する工程と、
（６）前記（２）から（５）の工程を、少なくとも２回以上繰り返して誘電体を形成する工程と、
（７）前記誘電体上に、金属もしくは金属化合物からなる上部電極を形成する工程と、
を有することを特徴とするキャパシタの製造方法。
【請求項９】
前記結晶分断層は、酸化アルミニウムもしくは酸化ハフニウムからなることを特徴とする請求項６乃至８記載のキャパシタの製造方法。
【請求項１０】
前記下部電極は、タングステンおよびその化合物、窒化チタン、ルテニウムから選択されることを特徴とする請求項６乃至９記載のキャパシタの製造方法。
【請求項１１】
前記下部電極がルテニウムであって、前記ルテニウム下部電極に接するプラグは、少なくとも、厚みが１００ｎｍ以上のルテニウムからなることを含み、前記ルテニウムプラグの下に接するバリヤ層は窒化チタンからなり、前記窒化チタンの下に接するシリサイド層はルテニウムシリサイドであることをさらに含むことを特徴とする請求項６乃至９記載のキャパシタの製造方法。
【請求項１２】
前記ルテニウムは形成後、水素もしくはアンモニアを含む還元性雰囲気で熱処理する工程をさらに含み、緻密化されていることを特徴とする請求項１１記載のキャパシタの製造方法。
【請求項１３】
前記下部電極と多結晶酸化タンタルの間に、窒化タンタル、窒化アルミニウム、窒化ハフニウムから選択される酸化バリヤ層が原子層蒸着法により形成される工程を含むことを特徴とする請求項６乃至１１記載のキャパシタの製造方法。
【請求項１４】
前記酸化バリヤ層を原子層蒸着法により形成した後、アンモニア雰囲気で熱処理する工程をさらに含むことを特徴とする請求項１３記載のキャパシタの製造方法。
【請求項１５】
前記下部電極上に、下部電極に接する酸化タンタルを形成した後、水素雰囲気中で熱処理する工程をさらに含み、下部電極表面に形成されている金属酸化物を還元することを特徴とする請求項６乃至１０記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random  Access  Memory）に用いられるスタックトレンチ型のキャパシタおよびその製造方法に係り、キャパシタの主たる誘電体に酸化タンタルを用い、上下部電極に金属材料を用いるＭＩＭ（Metal Insulator  Metal）構造で、ギガビット級の集積度を有するＤＲＡＭ用のキャパシタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進展し、特にＤＲＡＭにおいては、最小加工寸法を１００ｎｍとするギガビット級メモリが製品化されつつあり、さらに最小加工寸法９０ｎｍ以降に対応するＤＲＡＭの開発が進められている。このような素子の微細化に伴い、ＤＲＡＭの主要構成要素であるキャパシタに許容される平面面積も必然的に縮小され、所望の容量を確保することが困難な状況になってきた。
このような状況にあって、従来、スタックトレンチ型キャパシタで一般的に用いられている構造では、表面に凹凸（ＨＳＧ：Hemispherical  Silicon  Grain）を有するシリコンからなる下部電極を、深さ２０００ｎｍ程度のトレンチ（深孔）内面に設け、その上に誘電体および上部電極を形成している。ＨＳＧはキャパシタの容量を確保するために電極の表面積を拡大する目的で形成される。現状ではＨＳＧを形成すると、ＨＳＧを含む下部電極全体の厚さ、すなわちトレンチ側壁からＨＳＧの頂上までの高さがおよそ８０ｎｍにも及んでいる。トレンチの開口短辺が、例えば２５０ｎｍと比較的広い場合には、上記ＨＳＧを形成しても片側から８０ｎｍで、両側合計１６０ｎｍしか占有されないため、残る中央空間短辺は９０ｎｍとなる。９０ｎｍ確保できれば、その上に誘電体および上部電極を形成することは十分可能である。
【０００３】
しかし、ＤＲＡＭの微細化がさらに進んで上記短辺が２００ｎｍ程度になってくると、ＨＳＧ形成後に残る中央空間短辺は４０ｎｍ程度になってしまう。その結果、トレンチの中に底部までのカバレージを確保した状態で、誘電体や上部電極を形成するのが困難となる。特に誘電体のカバレージ確保は、ＤＲＡＭの電荷保持機能を維持する上で必須要件となる。カバレージが不良の状態、すなわち、膜厚が薄くなる部分があると、その部分でリーク電流が増大し、電荷を蓄積できなくなる問題が生じるからである。そのため、微細化されたトレンチであっても、誘電体のカバレージを確保するための空間が必要であり、空間を狭めてしまうＨＳＧの適用が極めて困難な状況となってくる。
【０００４】
上記のようなキャパシタは、窒化チタンなどの金属系上部電極と、シリコンからなる下部電極で誘電体を挟む構造であることからＭＩＳ（Metal  Insulator  Semiconductor）構造と呼ばれている。ＭＩＳ構造における、他の問題は、下部電極材料がシリコンであるために、どのように細心の注意を払ってキャパシタを製造しても、シリコン下部電極表面に意図しない自然酸化膜が形成されてしまい、意図して形成した誘電体と自然酸化膜との積層膜が最終的なキャパシタの誘電体となってしまう。意図せずに形成された自然酸化膜すなわち酸化シリコンは、比誘電率が３．９と小さく、大きなキャパシタ容量を得ることの障害となる。さらに、他の問題は、下部電極がｎ型シリコンであるために上部電極側が負電圧でバイアスされた場合、電極表面に空乏層が形成され、容量損失が拡大することにある。
【０００５】
ギガビット級のＤＲＡＭに適用できるキャパシタにはＥＯＴ(Equivalent Oxide Thickness)が２ｎｍ以下の誘電体が望まれる。しかし、ＭＩＳ構造では、自然酸化膜の形成や空乏層が形成される問題によりＥＯＴで３．５ｎｍ以下を達成するのは困難である。ここで、ＥＯＴは、酸化シリコンの誘電率で規格化した電気的換算膜厚を表している。例えば、比誘電率３．９で、厚さ１０ｎｍの酸化シリコンのＥＯＴは、１０ｎｍとする。比誘電率が３９の誘電体を厚さ１０ｎｍで形成した場合、誘電率が酸化シリコンの１０倍となるのでＥＯＴは１０分の１の１ｎｍとなる。ＥＯＴが小さいほど大きな容量が得られることを示している。
そこで、ＥＯＴ薄膜化の障害となる酸化シリコンの形成を回避し、且つ空乏層の発生を抑止できる金属系材料を下部電極とするＭＩＭ構造で、誘電率が酸化シリコンよりも大きい酸化タンタルを誘電体とするキャパシタが提案されている。
【０００６】
しかし、通常のＣＶＤ法で形成する酸化タンタルは酸化性雰囲気での熱処理が必須であり、ＭＩＭ構造では、その熱処理に起因する問題が発生する。発明者の検討によれば、タングステンや窒化チタンを下部電極材料とし、誘電体に酸化タンタルを用い酸化性雰囲気で結晶化させると、その結晶化熱処理の間に電極が酸化され、剥がれてしまう問題が発生した。電極が剥離してしまうと当然のことながらキャパシタは構成できない。
【０００７】
上述した、ＣＶＤ法で堆積する酸化タンタルは、原料が有機物であることに起因して、膜中に炭素不純物が含有される。それを排除するためには、膜堆積後に酸化性雰囲気での熱処理が必須となる。しかし、その熱処理によって下部電極金属材料が酸化されてしまいキャパシタを構成できないという問題が発生する。この問題を解決する手段として、原子層蒸着法で酸化タンタルを形成し、後の酸化性雰囲気での熱処理を不要とする方法が提案されている。原子層蒸着法は、原料ガスと反応ガスとを交互に半導体基板表面に供給し、原料ガスの吸着ステップと吸着した原料の反応ステップを、繰り返して所望の厚さの材料を形成する方法である。反応ガスとしては、酸化性、窒化性、還元性などの選択が可能であり、結果として酸化物、窒化物、金属を生成することができる。本方法は、上記のように表面反応が支配的で、通常のＣＶＤで発現する気相中の反応を抑制できるため、トレンチの内部にも一様な厚さの膜を形成でき、また基本的には一層ごとの反応堆積であるため、不純物含有量が極めて少ない特徴がある。
【０００８】
したがって、原子層蒸着法を用いて酸化タンタルを形成すれば、不純物の含有量が極めて少ないため、膜形成後の酸化性雰囲気での熱処理を不要とすることができる。以下の特許文献には、酸化タンタルの原子層蒸着法に関する発明が開示されている。
【特許文献１】特開２００１-２３７４０１号公報
【特許文献２】特開２００３-１００９０８号公報
【特許文献３】特開２００４-２３０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のように、酸化タンタルの膜中に不純物が含有されることを回避して、形成後の酸化熱処理を不要とするためには、原子層蒸着法により形成することが有効である。しかし、原子層蒸着法で形成しただけでは酸化タンタルの高誘電率特性を引き出すことはできない。酸化タンタルは膜形成段階では、非晶質であり、比誘電率は２５程度の値しか示さない。さらに比誘電率を高めるためには、膜を結晶化させる必要がある。
【００１０】
上記の必要性に基づき、発明者は酸化タンタルの誘電率を向上できる結晶化に関して実験検討を行なった結果、以下に述べる二つの問題のあることが明らかとなった。
（１）膜厚１０ｎｍ程度の酸化タンタルを単層で形成し、結晶化させると結晶粒界起因の凹凸が生じ、リーク電流が著しく増大する。
（２）一方、酸化タンタルの膜厚が薄すぎると、７５０℃、１分程度の通常使用条件では結晶化が困難となり、高誘電率化が達成できなくなる。
【００１１】
以下、上記（１）の結晶粒界起因の問題について、図１０および図１１を用いて説明する。
図１０（ａ）、（ｂ）、（ｃ）は、酸化タンタルの結晶化の様子を透過型電子顕微鏡により観察した結果を模式的に示す平面図である。
最初に、図１０（ａ）は、厚さ１０ｎｍの酸化タンタルの結晶化初期段階の様子を示している。結晶化初期においては、非晶質酸化タンタル１００１の中に第一結晶核１００２、第二結晶核１００３、第三結晶核１００４、第四結晶核１００５が点在していた。
【００１２】
次に、図１０（ｂ）は、前記各結晶核が成長し、結晶化が完結した状態の様子を示している。第一結晶核１００２は、結晶粒界１０１０で囲まれた第一結晶粒１００６に成長した。同じく、第二結晶核１００３は第二結晶粒１００７に、第三結晶核１００４は第三結晶粒１００８に、第四結晶核１００５は第四結晶粒１００９に各々成長した。図に示されているように、個々の結晶が成長し、隣接する結晶が接触した段階で結晶粒界１０１０を形成し、成長は停止していた。一方の結晶粒が隣接する他方の結晶粒を侵食してさらに成長している様子は見られなかった。最初に形成された結晶核が大きいほど大きな結晶粒に成長していた。また、個々の結晶粒内には、結晶粒界１０１０とは異なる擬似粒界１０１１が多数存在していることが明らかとなった。
個々の結晶粒は、結晶核が存在した部分を中心に成長し、結晶核中心の長手方向から延在する方向に擬似粒界１０１１を伴う結晶が直線状に成長している直線状領域１０１２と、中心の両側に位置して擬似粒界を伴う結晶が不定形な不定形領域１０１３で構成されていた。これらの観察結果は、酸化タンタルの結晶化が、結晶化に伴って発生する結晶歪みを、擬似粒界を形成することにより開放しながら進行していることを示唆している。
【００１３】
また、図１０（ｃ）は、（ｂ）図のＡで示した結晶粒界と擬似粒界が接触している円内をさらに拡大して結晶格子像を観察した結果である。図中の細い線は、結晶格子１０１４を示している。第一結晶粒１００６の結晶格子端と第二結晶粒１００７の結晶格子端は一致せず、格子不連続点となって結晶粒界１０１０を形成していた（粒界を示す太い線は便宜上示したもので、実際の観察像では線は観察されていない）。擬似粒界に相当する部分では、結晶格子が新たに発生している不連続格子端１０１５や元の結晶格子から連続している連続格子端１０１６が混在していた。擬似粒界を境界にして隣接している結晶格子は同じ結晶方位にはならず、結晶方位をわずかにずらして歪みを開放しながら成長していることが示されている。
【００１４】
さらに詳細な知見を得るため、図１０（ｂ）の表面状態を原子間力顕微鏡（Atomic  Force  Microscope）を用いて観察すると、結晶粒界および擬似粒界は谷に相当し、擬似粒界と擬似粒界の間は峰に相当する山脈状の凹凸状態になっていることがわかった。
【００１５】
また、上記の凹凸状態をさらに確認するために透過電子顕微鏡による断面方向からの観察を試みた。図１１（ａ）は、半導体基板１１０１上に、厚さ１０ｎｍの酸化タンタル１１０２を形成した段階の状態を示している。形成した段階での酸化タンタルは、非晶質であり結晶格子は観察されなかった。また、表面も極めて平坦であった。（ｂ）図は、熱処理により結晶化が完結した段階の状態を示している。図１０（ｃ）と同様に明瞭な結晶格子を観察することができ、非晶質酸化タンタルは、多結晶酸化タンタル１１０３に変化していた。個々の結晶は、酸化タンタルの表面から底面まで貫通する結晶粒界１１０４により分離されていた。結晶粒界１１０４の表面部分は、前述の山脈の谷に相当するように凹部を形成していることがわかった。
上記のように、厚さ１０ｎｍの酸化タンタルを結晶化すると、酸化タンタルの表面から底面まで貫通する結晶粒界および擬似粒界が多数発生する。それと同時に表面の凹凸が大きくなる。これらの結晶粒界の存在と粒界部分の膜厚が薄くなることが、リーク電流の増大をもたらす。
【００１６】
次に、酸化タンタルを結晶化する場合の第二の問題として膜厚が薄くなりすぎると結晶化が困難となる現象について、図１２を用いて説明する。
図１２は、薄い酸化タンタルを積層して結晶化を試みた試料の透過電子顕微鏡による断面観察結果を示している。半導体基板１２０１上に厚さ２．５ｎｍの酸化タンタル１２０２と、厚さ２．５ｎｍの窒化シリコン膜１２０３との積層膜を４層に形成して、酸化タンタルの合計膜厚が１０ｎｍとなるようにした。積層化した後、厚さ１０ｎｍの単層酸化タンタルを結晶化できる条件で熱処理を施した。しかし、観察の結果、酸化タンタルの結晶化は認められず、結晶格子も結晶粒界も存在していなかった。すなわち、酸化タンタルを薄くしすぎると結晶化が困難となることが明らかとなった。結晶化が達成されないと酸化タンタルの高誘電率化が困難となり、ＥＯＴが２ｎｍ以下の誘電体を得ることができない。
上記特開２００１-２３７４０１号公報の特許文献には、厚さ１ｎｍ以下の酸化タンタルと厚さ０．５ｎｍ以下の酸化チタンの積層膜が開示されているが、上述のように、このような薄い酸化タンタルは効果的に結晶化することは困難であり、７５０℃以下の熱処理温度で高誘電率化は達成できない問題がある。
【００１７】
上記問題に鑑み、本発明の目的は、酸化タンタルの結晶化に伴う結晶粒界発生に起因するリーク電流の増大を抑制しつつ、誘電体のＥＯＴが２ｎｍ以下となるスタックトレンチ型のキャパシタおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
酸化タンタルは、リーク電流抑制のためには、薄く形成して結晶化することが望ましいが、薄すぎると結晶化が困難となる相反する特徴を有している。
発明者は、種々実験検討の結果、以下の知見を得た。酸化タンタルの膜厚が４ｎｍより薄くなると、極めて結晶化しにくくなる。ギガビット級ＤＲＡＭでは、既に半導体基板表面に形成されている半導体素子の特性に影響を与えないように、スタックトレンチ型のキャパシタ形成工程で許容される熱処理温度は７５０℃である。この温度で効果的に結晶化し得る酸化タンタルの膜厚は４ｎｍ以上となる。２．５ｎｍの膜厚では、８００℃で熱処理しても結晶化は困難である。結晶化しないと酸化タンタルの誘電率は向上せず、ＥＯＴが２ｎｍ以下のキャパシタ誘電体を得ることは困難となる。したがって、効果的に酸化タンタルを結晶化させるためには膜厚を４ｎｍ以上とする必要がある。また、一旦結晶化した後の酸化タンタルの膜厚は任意に調整することが可能で、結晶状態を維持したまま薄膜化を図ることができる。
【００１９】
本発明の上記目的を達成するために、本発明におけるキャパシタは、半導体基板表面に接続するプラグを介するキャパシタであって、（１）金属もしくは金属化合物からなる下部電極と、（２）厚さ３ｎｍ〜４．８ｎｍの多結晶酸化タンタルと、前記多結晶酸化タンタル上に形成された結晶分断層とからなる積層膜を基本構成とし、前記積層膜が少なくとも２層以上の構成で、前記下部電極上に設けられた誘電体と、（３）前記誘電体上に設けられた金属もしくは金属化合物からなる上部電極と、で構成されることを特徴とする。
【００２０】
また、本発明におけるキャパシタは、前記結晶分断層が酸化アルミニウムもしくは酸化ハフニウムからなることを含み、前記下部電極と多結晶酸化タンタルの間に、窒化タンタル、窒化アルミニウム、窒化ハフニウムから選択される酸化バリヤ層を含むことを特徴とする。
また、前記下部電極がルテニウムであることを含み、前記ルテニウム下部電極に接するプラグは、少なくとも、厚みが１００ｎｍ以上のルテニウムプラグからなり、前記ルテニウムプラグの下に接するバリヤ層は窒化チタンからなり、前記窒化チタンの下に接するシリサイド層はルテニウムシリサイドであることをさらに含んでいることを特徴とする。
また、前記誘電体中の、多結晶酸化タンタルの合計の厚さが酸化シリコンの誘電率で規格化したＥＯＴで０．７ｎｍ以下であり、多結晶酸化タンタル以外の膜の合計の厚さが酸化シリコンの誘電率で規格化したＥＯＴで１．１ｎｍから１．３ｎｍの範囲であることを特徴とする。
【００２１】
本発明におけるキャパシタの製造方法は、半導体基板表面に接続するプラグを介して下部電極が形成され、（１）金属もしくは金属化合物からなる下部電極を形成する工程と、（２）前記下部電極上に厚さ４ｎｍ〜４．８ｎｍの酸化タンタルを原子層蒸着法により形成する工程と、（３）前記酸化タンタル上に、結晶分断層を原子層蒸着法により形成する工程と、（４）前記（２）から（３）の工程を、少なくとも２回繰り返して誘電体を形成する工程と、（５）前記誘電体を形成した後、非酸化性雰囲気で酸化タンタルを結晶化する熱処理工程と、（６）前記誘電体上に、金属もしくは金属化合物からなる上部電極を形成する工程と、を有することを特徴とする。また、酸化タンタルを形成した直後に、酸化タンタルを結晶化する工程を含むことを特徴とする。
【００２２】
本発明におけるキャパシタの製造方法は、半導体基板表面に接続するプラグを介して下部電極が形成され、（１）金属もしくは金属化合物からなる下部電極を形成する工程と、（２）前記下部電極上に厚さ４ｎｍ〜４．８ｎｍの酸化タンタルを原子層蒸着法により形成する工程と、（３）前記酸化タンタルを非酸化性雰囲気で結晶化する工程と、（４）前記結晶化された酸化タンタルの膜厚を調整する工程と、（５）前記膜厚が調整された多結晶酸化タンタル上に、結晶分断層を原子層蒸着法により形成する工程と、（６）前記（２）から（５）の工程を、少なくとも２回以上繰り返して誘電体を形成する工程と、（７）前記誘電体上に、金属もしくは金属化合物からなる上部電極を形成する工程と、を有することを特徴とする。
【００２３】
また、本発明におけるキャパシタの製造方法は、前記結晶分断層が酸化アルミニウムもしくは酸化ハフニウムからなることを含み、前記下部電極はタングステンおよびその化合物、窒化チタン、ルテニウムから選択されることを特徴とする。
さらに、前記下部電極がルテニウムである場合には、前記ルテニウム下部電極に接するプラグは、少なくとも、厚みが１００ｎｍ以上のルテニウムプラグからなり、前記ルテニウムプラグの下に接するバリヤ層は窒化チタンからなり、前記窒化チタンの下に接するシリサイド層はルテニウムシリサイドであることを含み、前記ルテニウムは形成後、水素もしくはアンモニアを含む還元性雰囲気で熱処理する工程をさらに含み、緻密化されていることを特徴とする。
【００２４】
また、本発明におけるキャパシタの製造方法は、前記下部電極と多結晶酸化タンタルの間に、窒化タンタル、窒化アルミニウム、窒化ハフニウムから選択される酸化バリヤ層が原子層蒸着法により形成される工程を含んでおり、前記酸化バリヤ層を原子層蒸着法により形成した後、アンモニア雰囲気で熱処理する工程をさらに含むことを特徴とする。
【００２５】
また、本発明における半導体記憶装置の製造方法は、前記下部電極上に、下部電極に接する酸化タンタルを形成した後、水素雰囲気中で熱処理する工程をさらに含み、下部電極表面に形成されている金属酸化物を還元することを特徴とする。
【発明の効果】
【００２６】
上記の構成により、本発明のキャパシタでは、例えば図１３に示すように、第一多結晶酸化タンタル１３０１と第一結晶分断層１３０２の積層膜を２層に形成して、第二多結晶酸化タンタル１３０３と第二結晶分断層１３０４を含む合計４層で構成されている。したがって、第一多結晶酸化タンタル１３０１内の結晶粒界１３０５と第二多結晶酸化タンタル１３０３の結晶粒界１３０６とは第一結晶分断層１３０２で分断されており、結晶粒界が酸化タンタルの表面から底面に貫通することがない。また、結晶粒界で凹部を形成することも無いので局所的に薄くなる部分がなくなり、リーク電流を低減することができる、また、酸化タンタルは多結晶状態で構成されているので高誘電率となっており、容量を増大できる効果がある。
【００２７】
また、本発明のキャパシタの製造方法では、主たる誘電体となる酸化タンタル、および結晶分断層となる酸化アルミニウムもしくは酸化ハフニウムを原子層蒸着法により形成しているので、不純物が膜中に含有されることを抑止し、膜形成後の酸化性雰囲気での熱処理を不要とすることができる。したがって、下部電極の酸化による剥離を防止してキャパシタを構成できる効果がある。
また、酸化タンタルは４ｎｍ以上の厚さで形成するので、熱処理上限となる７５０℃以下の温度で容易に結晶化させることができ、高誘電率化が可能となる。
上記の主な効果により、誘電体のリーク電流増大を抑制しつつ、誘電体の高誘電率化を図ってＥＯＴが２ｎｍ以下となるスタックトレンチ型のキャパシタを有するギガビット級のＤＲＡＭを提供できる効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施例について図を用いて詳細に説明する。
【実施例１】
【００２９】
本第１の実施例では、スタックトレンチ型キャパシタを有するＤＲＡＭの一構成例について、図１を用いて説明する。図１は、第一のアルミニウム配線層が形成された状態までのＤＲＡＭの一断面模式図を示している。
p型シリコン基板１０１にnウエル１０２を設け、その内部に第一のpウエル１０３を設けている。また、nウエル１０２以外の領域には第二のp ウエル１０４を設け、素子分離領域１０５を設けている。第一のpウエル１０３は複数のメモリセルが配置されるメモリアレイ領域を、第二のpウエル１０４は周辺回路領域を各々便宜的に示している。
第一のpウエル１０３には個々のメモリセルの構成要素でワード線となるスイッチングトランジスタ１０６及び１０７を設けている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１とで構成される。トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で構成されている。トランジスタを被覆するように第一層間絶縁膜１１３を設けている。
【００３０】
ソース１０９に接続するように第一層間絶縁膜１１３の所定の領域にコンタクト孔１１４を設け、多結晶シリコン１１５からなるシリコンプラグを設けている。シリコンプラグの表面にチタンシリサイド１１６、窒化チタン１１７およびタングステン１１８からなるビット線コンタクトを設け、ビット線コンタクトに接続するように窒化タングステン１１９およびタングステン１２０からなるビット線を設けている。ビット線を被覆するように第二層間絶縁膜１２１を設けている。
トランジスタのドレイン１０８及び１１２に接続するように第一層間絶縁膜１１３及び第二層間絶縁膜１２１の所定の領域にコンタクト孔を設け、シリコンプラグ１２２を設けている。さらに、シリコンプラグ１２２の表面にはバリヤ層を含む金属シリサイド１２３を設けている。
【００３１】
金属シリサイド１２３に接続するようにキャパシタを設ける。まず、第二層間絶縁膜上に窒化シリコン膜１２４、厚さ２０００ｎｍの第三層間絶縁膜１２５を設け、所定の領域に下部電極を形成するためのトレンチ（深孔）１２６を設ける。この時、第三層間絶縁膜１２５を周辺回路領域に残存させるために用いるダミー溝１２９も同時に設ける。トレンチ内に下部電極１２７を設け、メモリアレー領域内の第三層間絶縁膜１２５の上側半分程度を除去し、下部電極１２７の外側にもキャパシタ領域１２８を設ける。下部電極１２７を覆うように誘電体１３０および上部電極１３１を設け、キャパシタが構成されている。誘電体１３０は厚さ４ｎｍ〜４．８ｎｍの多結晶酸化タンタルと、その上に形成した厚さ１ｎｍ〜１．５ｎｍの酸化アルミニウムとの積層膜を基本構成とし、その積層膜を２層で設けている。キャパシタを被覆するように、第四層間絶縁膜１３２を設けている。
【００３２】
一方、第二のpウエル１０４には周辺回路を構成するトランジスタが設けられ、ソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１で構成されている。ドレイン１１２に接続するように、第一層間絶縁膜１１３の所定の領域にコンタクト孔１３３を設けている。チタンシリサイド１１６、窒化チタン１１７、タングステン１１８からなるコンタクトプラグを設け、その上に窒化タングステン１１９、タングステン１２０からなる第一の配線層を設けている。第一の配線層の一部は、第二層間絶縁膜１２１、第三層間絶縁膜１２５および第四層間絶縁膜１３２を貫通して形成されるコンタクト孔１３４を充填した窒化チタン１３５及びタングステン１３６を介して窒化チタン１３７、アルミニウム１３８、窒化チタン１３９からなる第二の配線層に接続している。
【００３３】
また、メモリアレイ領域に設けたキャパシタの上部電極１３１は、一部の領域で周辺回路領域に引き出し配線１４０として引き出される。そして、第四層間絶縁膜１３２の所定の領域に形成されたコンタクト孔を充填した窒化チタン１４１、タングステン１４２を介して、同じく窒化チタン１４３、アルミニウム１４４、窒化チタン１４５からなる第二の配線層に接続している。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【実施例２】
【００３４】
本第２の実施例では、キャパシタ部分の構成について、図２および図３を用いて説明する。なお、キャパシタは、図１で説明したようにスタックトレンチ型の立体構造であるが、説明を容易にするため、図２ではプラグに接する深孔の底の部分を拡大した一断面を想定して示している。
図２はキャパシタの断面構造を、図３は製造ステップ（Ｓ１〜Ｓ８）を示している。なお、実際の詳細な製造ステップについては、後述の実施例５において述べることとする。
【００３５】
図２では、シリコンプラグとなる多結晶シリコン２０１上に、チタンシリサイド２１１および窒化チタン２１２からなるバリヤ層２０２が設けられ、バリヤ層２０２に接して窒化タングステンからなる下部電極２０３を設けている。下部電極２０３上に、誘電体２０４として、厚さ４．５ｎｍの第一多結晶酸化タンタル２１３、厚さ１．５ｎｍの酸化アルミニウムからなる第一結晶分断層２１４および厚さ４．５ｎｍの第二多結晶酸化タンタル２１５、厚さ１．５ｎｍの第二結晶分断層２１６が設けられ、さらに誘電体２０４の上に窒化チタンからなる上部電極２０５を設け、キャパシタを構成している。
【００３６】
図３は、図２に対応するＳ１からＳ８までの製造ステップを示している。まず、Ｓ１ステップでは、多結晶シリコン２０１からなるシリコンプラグを形成した。多結晶シリコンの形成には、モノシラン（SiH4）とホスフィン（PH3）を原料ガスとする通常のＣＶＤ（Chemical Vapor Deposition）法を用いた。次に、Ｓ２ステップでは、接触抵抗低減のために、チタン原料をシリコンプラグ表面に供給し、表面にチタンシリサイド２１１を形成した。さらに、Ｓ３ステップでは、連続的に窒化チタン２１２を堆積し、バリヤ層を形成した。窒化チタン２１２の堆積には、塩化チタン（TiCl4）とアンモニア（NH3）を原料とする通常のＣＶＤ法を用いた。Ｓ２ステップおよびＳ３ステップは、同一反応装置内で連続して処理することが望ましい。次いで、Ｓ４ステップでは窒化タングステン下部電極２０３を形成した。窒化タングステンの形成には、フッ化タングステン(WF6)と水素(H2)とアンモニア（NH3）を原料とする通常のＣＶＤ法を用いた。ＣＶＤ法に代えて原子層蒸着法により形成することができる。また、窒化タングステンの形成に先立って、スパッタ法もしくはＣＶＤ法により、タングステンの種層を形成しておいてもよい。
【００３７】
次に、Ｓ５ステップでは、原子層蒸着法により第一酸化タンタルを形成した。酸化タンタルの形成には、前述の特許文献特開２００４-２３０４３号公報に記載されているように、複数枚の半導体基板を同時に処理できる炉体を用いたバッチ処理方式を用いた。このような装置は、日立国際電気や東京エレクトロンなどから縦型成膜炉として市販されている。ペンタエトキシタンタル(ＰＥＴ: Ta(OC2H5)5 )とH2Oを原料とする原子層蒸着法により、厚さ４．５ｎｍの酸化タンタルを、窒化タングステン下部電極上に形成した。温度を３００℃に維持した状態で、ＰＥＴの導入、ガスパージ、H2Oの導入、ガスパージのサイクルを、厚さが４．５ｎｍになるまで繰り返して形成した。原子層蒸着法であっても、ＰＥＴの導入量が不足するとトレンチ内部の底まで一様な厚さの膜を形成するのが困難となる。また、H2Oの導入が不足すると酸化反応が不十分となって、不純物の除去効率が悪くなり、リーク電流の低減が困難となる。したがって、原料ガスの導入やパージのステップでは１０秒オーダーの時間を必要とする。そのため、枚葉処理装置では生産性が不十分で実用的ではない。なお、原子層蒸着法に用いる酸化タンタルの原料としては、塩化タンタル（TaCl5）やテトラジメチルアミドタンタル（TDMATa: Ta(N(CH3)2)4 ）などを用いることもできる。
【００３８】
次に、Ｓ６ステップでは、形成された酸化タンタルを非酸化性雰囲気で結晶化し、第一多結晶酸化タンタル２１３とした。温度は７２０℃、時間は３０秒とした。下部電極の窒化タングステンは極めて酸化されやすく、酸化性雰囲気での熱処理は避ける必要がある。例えば、酸素濃度が１％程度の窒素雰囲気であっても、７２０℃では酸化タンタルを通して窒化タングステンは瞬時に酸化され、剥離してしまう。タングステンも同様であるが、窒化タングステンよりさらに酸化されやすい。非酸化性雰囲気には、窒素、アルゴンなどを用いることができるが、本実施例では窒素を用いた。
また、この熱処理は、より短時間に結晶化温度まで昇温することが望ましい。（発明が解決しようとする課題）の項でも延べたように、酸化タンタルの結晶化は、結晶核の生成と結晶成長により達成される。より瞬間的に結晶化させることにより、同時多発的に結晶核を生成できるので、結晶粒の成長を抑えられ、擬似粒界の少ない、小さくて均一な結晶粒で構成することができるからである。バッチ処理の炉体では、結晶化温度に到達、安定するまでに時間のばらつきが生じ、部分的に巨大な結晶粒が成長する結果となり、リーク電流の抑制には不都合である。
【００３９】
次に、Ｓ７ステップでは、第一結晶分断層２１４として、原子層蒸着法により、厚さ１．５ｎｍの酸化アルミニウムを形成した。トリメチルアルミニウム（ＴＭＡ：Al(CH3)3 ）とH2Oを原料ガスとし、３５０℃で形成した。ＴＭＡ導入、パージ、H2O導入、パージを１．５ｎｍの厚さになるまで繰り返した。酸化アルミニウムの原子層蒸着においても、トレンチ内に形成する場合には、ＴＭＡの導入およびH2Oの導入には、１０秒オーダーの時間が必要であり、バッチ式の炉体を用いることが望ましい。
【００４０】
結晶分断層として酸化アルミニウムを形成した後、多層化するために再度、原子層蒸着法による厚さ４．５ｎｍの酸化タンタルの形成、非酸化性雰囲気での結晶化による第二多結晶酸化タンタル２１５、第二結晶分断層２１６としての厚さ１．５ｎｍの酸化アルミニウムの形成を繰り返し、４層構造とした。次いで、ＣＶＤ法により形成する窒化チタンからなる上部電極２０５を形成した。窒化チタン上部電極の形成にも原子層蒸着法を用いることもできる。
【００４１】
本実施例では、多結晶酸化タンタルと酸化アルミニウムの基本構成を２層（合計４層）で形成しているので多結晶酸化タンタルの結晶粒界は膜を貫通することなくリーク電流を低減できる効果がある。また、各々の合計膜厚は酸化タンタルが９ｎｍ、酸化アルミニウムが３ｎｍとなる。この時、酸化タンタルのＥＯＴは０．６７ｎｍ、酸化アルミニウムのＥＯＴは１．３０ｎｍとなる。したがって、合計ＥＯＴは２．０ｎｍ以下となり、ギガビット級ＤＲＡＭへの適用が可能となる効果がある。
【００４２】
本実施例では、酸化タンタルの結晶分断層として酸化アルミニウムを用いたが、酸化ハフニウムを用いることもできる。酸化ハフニウムは、テトラエチルメチルアミドハフニウム（TEMAHf：Hf(N(CH3)(C2H5))4 ）などの原料と、オゾン（O3）やH2Oなどの酸化剤を用い、温度３００℃、パージを含む交互導入の繰り返しで形成することができる。酸化ハフニウムの場合は実験的に得られた比誘電率が２０となる。したがって、ＥＯＴ１．３０ｎｍに相当する酸化ハフニウムの物理膜厚としては６．６ｎｍまで厚くすることができる。２回繰り返して誘電体を形成する場合の結晶分断層としては、酸化アルミニウムでは、１．５ｎｍであったが、酸化ハフニウムでは３．３ｎｍとすることができ、電界緩和を図ってリーク電流を低減できる効果がある。
【００４３】
なお、本実施例では、各々の酸化タンタルを形成した段階で結晶化しているが、第二結晶分断層の形成が終了した時点（４層形成した時点）で一度に結晶化させても良い。
【００４４】
また、本実施例では、窒化タングステン下部電極上に第一酸化タンタルを形成した後、もしくは非酸化性雰囲気で熱処理して第一多結晶酸化タンタルとした後、水素雰囲気中で、４００℃、１０分程度の熱処理を施してもよい。窒化タングステンは窒化チタンと異なり、酸化タンタルを構成する酸素を吸い取る性質がないので酸化タンタルを誘電体とする電極には適している。しかし、雰囲気に存在する酸化剤に対しては、耐酸化性がない。したがって、酸化タンタルの形成中に雰囲気に存在する酸化剤により酸化され得る。酸化タンタルの原子層蒸着は３００℃の低温で行われるが、この場合でもタングステン表面には２ｎｍ程度の酸化タングステンが形成されてしまう。この酸化タングステンは誘電率が大きいためＥＯＴの変動にはほとんど寄与しないが、極めて還元されやすい性質を持っている。通常、半導体装置の製造においては、ウエーハ製造工程の最終段階において、素子の安定化を図るために４００℃から４５０℃程度の温度で水素熱処理が実施される。キャパシタの形成が終了している段階で水素熱処理が施されると、下部電極表面に形成されていた酸化タングステンが還元されタングステンとなる。この時、堆積収縮を伴うために誘電体に歪みが生じ、リーク電流増大の懸念がある。これを回避するために、酸化タンタル形成後の還元熱処理が効果的である。
【００４５】
また、本実施例では下部電極に窒化タングステンを用いたが、これに限るものではなく、ルテニウムを含む他の金属もしくは金属化合物を用いることができる。
ルテニウム下部電極を用いる場合には、バリヤ層２０２を構成するシリサイドは、ルテニウムシリサイドとすることが望ましい。また、ルテニウムを形成した後には水素もしくはアンモニアを含む還元性雰囲気熱処理することが望ましい。なお、ルテニウム下部電極上で本発明を適用する場合の例については後述の実施例６で詳細に説明する。
【実施例３】
【００４６】
本第３の実施例では、実施例２で述べた酸化タンタルと結晶分断層の構成からなる誘電体構造において、下部電極表面の酸化による特性変動を抑止するための一方策として、下部電極表面に予め酸化バリヤ層を設けた構造および方法について、図４および図５を用いて説明する。図４は断面構造を、図５は図４に対応する製造ステップを示している。なお、実施例２と説明が重複する部分については詳細説明を省略する。
【００４７】
図４では、シリコンプラグとなる多結晶シリコン４０１上に、チタンシリサイド４１１および窒化チタン４１２からなるバリヤ層４０２が設けられ、バリヤ層４０２に接して窒化タングステンからなる下部電極４０３を設けている。下部電極４０３上に、下部電極表面の酸化を防止するための新たな窒化タンタルからなる酸化バリヤ層４１３を設けている。誘電体４０４として、第一多結晶酸化タンタル４１４、酸化アルミニウムからなる第一結晶分断層４１５および第二多結晶酸化タンタル４１６、第二結晶分断層４１７を設け、さらに誘電体４０４の上に窒化チタンからなる上部電極４０５が設けられ、キャパシタを構成している。
【００４８】
図５は、図４に対応するＳ１からＳ１０までの製造ステップを示している。実施例２と同様に、Ｓ１ステップではシリコンプラグとなる多結晶シリコン４０１を形成した。Ｓ２ステップでは、チタンシリサイド４１１を形成した。Ｓ３ステップでは、窒化チタン４１２からなるバリヤ層４０２を形成した。Ｓ４ステップで窒化タングステン下部電極４０３を形成した。
次に、Ｓ５ステップでは、窒化タンタルからなる酸化バリヤ層４１３を形成した。窒化タンタルはＰＥＴとNH3を原料ガスとする原子層蒸着法により、温度３５０℃で、厚さが２ｎｍになるように形成した。次いで、Ｓ６ステップでは、NH3雰囲気で窒化タンタルを熱処理し、緻密化を図った。熱処理条件は７００℃、１分とした。
【００４９】
次に、Ｓ７ステップでは、原子層蒸着法で厚さ４．５ｎｍの酸化タンタルを形成した。Ｓ８ステップでは、非酸化性雰囲気で酸化タンタルを結晶化し、第一多結晶酸化タンタル４１４を形成した。Ｓ９ステップでは、第一結晶分断層４１５を原子層蒸着法により形成した。この後、多層化のために再度Ｓ７ステップからＳ９ステップまで２回繰り返し、第二多結晶酸化タンタル４１６、第二結晶分断層４１７を形成した。Ｓ１０ステップでは、窒化チタンからなる上部電極４０５を形成してキャパシタを構成した。
【００５０】
本実施例では、下部電極表面に窒化タンタルを酸化バリヤ層として形成している。したがって、酸化タンタルの形成時、雰囲気に存在する酸化剤で窒化タンタルが酸化されても、そこで形成される酸化物は、本来誘電体として用いる酸化タンタルであり、結果的に誘電体に何ら悪影響を及ぼすことなく、下部電極の酸化を防止することができる。
【００５１】
本実施例では、酸化バリヤ層４１３として窒化タンタルを用いたが、これに限るものではなく窒化アルミニウムなど他の窒化物を用いることもできる。窒化アルミニウムはＴＭＡとNH3を原料ガスとして、温度３００℃の原子層蒸着法により形成することができる。  発明者の実験によれば、窒化アルミニウムは形成直後の段階において、既に結晶化が認められるが、酸化タンタルの形成段階で酸化されると酸化アルミニウムとなって、非晶質に変換され、リーク電流の低減に寄与できる。窒化アルミニウムも酸化アルミニウムも比誘電率に差はなく、窒化アルミニウムが数原子層残存したとしても、ＥＯＴの維持には影響しない。バリヤ層に窒化アルミニウムを用いた場合には、第一結晶分断層の酸化アルミニウムと第二結晶分断層の酸化アルミニウムを含めて、比誘電率の同じ層が３層で構成されることになる。したがって、合計のＥＯＴを１．３ｎｍ以内に維持するためには、各層の膜厚は１ｎｍとして合計物理膜厚が３ｎｍとなるようにすればよい。
【００５２】
また、酸化バリヤ層４１３として、窒化ハフニウムを用いることもできる。窒化ハフニウムは、テトラエトキシハフニウム（TEOHf：Hf(OC2H5)4 ）などの原料と、NH3を用い、温度３００℃、パージを含む交互導入の繰り返しで形成することができる。窒化ハフニウムの比誘電率は、酸化ハフニウムと同様２０である。窒化アルミニウムよりも誘電率が大きいのでＥＯＴの低減により効果的である。窒化アルミニウムや窒化ハフニウムを酸化バリヤに用いる場合には、酸化タンタルの結晶粒界が下部電極に直接接触することを防止できるので、リーク電流低減にさらに効果的となる。
なお、本実施例では、各々の酸化タンタルを形成した段階で結晶化しているが、最後の第二結晶分断層の形成が終了した時点で一度に結晶化させても良い。
【実施例４】
【００５３】
本第４の実施例では、酸化タンタルと結晶分断層の構成からなる誘電体層を３層以上とする構造および方法について、図６および図７を用いて説明する。図６は断面構造を、図７は製造ステップを示している。なお、実施例２と説明が重複する部分については詳細説明を省略する。
図６では、シリコンプラグとなる多結晶シリコン６０１上に、チタンシリサイド６１１および窒化チタン６１２からなるバリヤ層６０２が設けられ、バリヤ層６０２に接して窒化タングステンからなる下部電極６０３を設けている。下部電極６０３上に、誘電体６０４として、第一多結晶酸化タンタル６１３、酸化アルミニウムからなる第一結晶分断層６１４および第二多結晶酸化タンタル６１５、第二結晶分断層６１６、第三多結晶シリコン６１７、第三結晶分断層６１８が設けられ、さらに誘電体６０４の上に上部電極６０５を設けて、キャパシタを構成している。
【００５４】
図７は、図６に対応するＳ１からＳ９までの製造ステップを示している。実施例２と同様にＳ１ステップでは、シリコンプラグとなる多結晶シリコン６０１を形成した。Ｓ２ステップでは、チタンシリサイド６１１を形成した。Ｓ３ステップでは、窒化チタン６１２からなるバリヤ層６０２を形成した。Ｓ４ステップで窒化タングステン下部電極６０３を形成した。Ｓ５ステップでは、原子層蒸着法により厚さ４．５ｎｍの酸化タンタルを形成した。Ｓ６ステップでは、酸化タンタルを非酸化性雰囲気で結晶化し、第一多結晶酸化タンタル６１３を形成した。
【００５５】
次に、Ｓ７ステップでは、結晶化した酸化タンタルを薄膜化した。多結晶酸化タンタルの薄膜化には、塩素系ガスによるプラズマドライエッチングを用いた。塩素と酸素の混合ガス、圧力１Torr、プラズマパワー１００Ｗの条件を用いることができる。他の条件も選択可能である。塩素ガス濃度を小さくして２ｎｍ程度エッチングされるように条件設定を行なう。酸化タンタルの残膜厚が３〜３．５ｎｍとなるようにした。次いで、Ｓ８ステップでは、厚さ１ｎｍの酸化アルミニウムからなる第一結晶分断層６１４を形成した。この後、多層化するためにＳ５からＳ８のステップを３回繰り返して３層構造とし、薄膜化された第二多結晶酸化タンタル６１５、第二結晶分断層６１６、薄膜化された第三多結晶酸化シリコン６１７、第三結晶分断層６１８を形成した。Ｓ９ステップでは、窒化チタン上部電極６０５を形成してキャパシタを構成した。
【００５６】
本実施例によれば、４ｎｍより薄い膜厚では結晶化が困難な酸化タンタルを、結晶化が容易な膜厚で形成して結晶化を行ない、結晶化された酸化タンタルを一旦エッチングにより薄膜化し、その後結晶分断層を形成している。したがって、結果的に薄い膜厚の多結晶酸化タンタルで多層構造の誘電体を構成でき、リーク電流低減効果は、２層の場合に比べて大きくなる効果がある。本実施例では３層構造としたが、３層以上に構成することも可能である。酸化タンタルの厚さが４．５ｎｍの状態で３層にした場合には、ＥＯＴが０．９ｎｍとなってしまい、酸化アルミニウムの合計ＥＯＴが１．３ｎｍであることを考慮すると、全体でＥＯＴが２．２ｎｍとなってしまい、ＥＯＴ２ｎｍを確保できなくなる。しかし、本実施例では、薄膜化して厚さ３ｎｍの酸化タンタルで３層としているので、酸化タンタルの合計ＥＯＴは０．６ｎｍとなり、全体でＥＯＴ１．９ｎｍとなり、２ｎｍ以下を確保することができる。
【実施例５】
【００５７】
本第５の実施例では、前述の実施例２、３および４に記載したキャパシタ構造の製造方法の詳細について、図８（ａ）〜（ｅ）の一連の工程断面図を用いて説明する。ここでは、基板表面に形成されているトランジスタやビット線の製造方法については省略している。
最初に、図８（ａ）は、プラグを形成した段階の状態を示している。厚さ５００ｎｍの酸化シリコンからなる第二層間絶縁膜８０１を堆積して表面を平坦化した後、厚さ５０ｎｍの窒化シリコン膜８０２をＣＶＤ法により積層した。所定の領域にリソグラフィとドライエッチング法によりコンタクトホールを形成した後、不純物を含有する多結晶シリコンからなるシリコンプラグ８０３を形成した。シリコンプラグ８０３は、窒化シリコン膜８０２の厚みの範囲内で、コンタクトホール内に落ち込むように形成した。
次に、シリコンプラグ表面にシリサイドを形成するに先立ち、シリコンプラグ表面の清浄化処理を行なった。この清浄化処理で酸化シリコンからなる第二層間絶縁膜８０１がエッチングされないようにするために、窒化シリコン膜８０２を設けている。しかし、第二層間絶縁膜８０１が実質的にエッチングされない条件であれば、窒化シリコン膜８０２の形成を省略してもよい。次に、厚さ１０ｎｍのチタンシリサイド８０４とバリヤとなる窒化チタン８０５をホールが埋まるように堆積した。その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、コンタクトホール以外の表面に形成された窒化チタン８０５を除去した。
【００５８】
次に、図８（ｂ）は、トレンチを形成するための厚い絶縁膜を形成した段階の状態を示している。まず、厚さ５０ｎｍの窒化シリコン膜８０６をＣＶＤ法により堆積した。窒化シリコン膜８０６は、その上の厚い絶縁膜にトレンチを形成する際のストッパーとして用いる。しかし、上述の窒化シリコン膜８０２が形成されている場合には、窒化シリコン膜８０６の形成を省略することができる。次に、厚さ２０００ｎｍの酸化シリコンからなる第三層間絶縁膜８０７をＣＶＤ法により堆積した。
【００５９】
次に、図８（ｃ）は、所定の領域にキャパシタを形成するためのトレンチを形成し、トレンチ内に下部電極を形成した段階の状態を示している。ギガビット級のＤＲＡＭでは、許容されるトレンチの短辺は１８０ｎｍとなる。このようなトレンチは、周知のドライエッチング法により形成するが、ホトレジストではエッチングのマスクとして不十分なため、図には示していないシリコンなどのハードマスクを用いて形成する。シリコンハードマスクを用い、第三層間絶縁膜８０７および窒化シリコン膜８０６をドライエッチングし、トレンチ８０８を形成した。ドライエッチングにはフッ素系のガスプラズマを用いた。表面に残存したシリコンハードマスクを除去した後、トレンチの底に露出した窒化チタン８０５の表面を清浄化する処理を行ない、厚さ２０ｎｍの窒化タングステンからなる下部電極８０９を全面に堆積した。
【００６０】
窒化タングステンは、WF6とH2とNH3を原料ガスとし、温度４００℃のＣＶＤ法で形成した。NH3を導入せずに、タングステン下部電極とすることも可能である。温度４５０℃以下の範囲における酸化特性を比較すると、窒化タングステンの方がタングステンよりもわずかに耐酸化性が高い利点がある。下地との接着性を高めるためにスパッタ法により、タングステンの種層を形成しておいても良い。また、窒化タングステンは原子層蒸着法を用いて形成することもできる。
次に、トレンチ８０８内をホトレジストで充填し、ドライエッチングによりトレンチ以外の表面に露出している窒化タングステン８０９を除去した。その後、トレンチを充填したホトレジストを除去した。ホトレジストは、酸素プラズマアッシングで除去可能であるが、この時、窒化タングステンがわずかに酸化されるが、H2もしくはNH3雰囲気で熱処理し還元することができる。また、タングステンをエッチングしない溶液を用いてホトレジストだけを除去することも可能である。以上の手順により、トレンチ内壁に窒化タングステンからなる下部電極８０９を形成した。
【００６１】
図８（ｄ）は、擬似王冠構造の下部電極を形成した段階の状態を示している。図１に示したダミー溝１２９を利用して周辺回路部の第三層間絶縁膜８０７（図１では第三層間絶縁膜１２５に相当）をホトレジストで被覆しておき、フツ酸系の溶液を用いて、メモリセル領域に露出している第三層間絶縁膜８０７を半分程度エッチング除去し、一部外壁が露出した擬似王冠構造の下部電極８０９を形成した。完全に除去すると下部電極自身が倒壊してしまうので好ましくない。
【００６２】
図８（ｅ）は、キャパシタの誘電体を形成した段階の状態を示している。前の段階で周辺回路領域を覆っておいたホトレジストを除去した後、誘電体を形成した。実施例２と同様に、原子層蒸着法により厚さ４．５ｎｍの酸化タンタルを形成した後、窒素雰囲気で７５０℃、３０秒の熱処理を行ない第一多結晶酸化タンタル８１０を形成した。次いで、その上に原子層蒸着法により厚さ１．５ｎｍの酸化アルミニウムからなる第一結晶分断層８１１を形成した。さらに、同じ工程を繰り返して、第二多結晶酸化タンタル８１２、第二結晶分断層８１３を積層した。酸化タンタルの結晶化熱処理は、全ての膜を積層した後で一度に行ってもよい。
さらに、窒化チタンからなる上部電極８１４を形成した。窒化チタンは、TiCl4とNH3を原料ガスとするＣＶＤ法により形成した。ＣＶＤ法に代えて原子層蒸着法により形成することもできる。ＣＶＤ法の場合には５００〜５５０℃の温度範囲を選択でき、原子層蒸着法では３５０〜４００℃の温度範囲でパージを含む原料の交互導入により形成できる。窒化チタンを形成した後、さらにタングステンなどの金属をスパッタ法により積層することもできる。これにより、キャパシタ構造が完成する。以降、図１と同様に、配線層の形成を経てＤＲＡＭ構造を製造することができる。
【００６３】
本実施例では、下部電極を擬似王冠構造としているので、下部電極の一部外壁をもキャパシタとして利用でき、トレンチの深さを比較的浅くできる利点がある。また、本実施例５では、実施例１で説明した誘電体構造を用いたが、実施例２および４に示した構造および方法についても適用可能である。
また、（ｄ）図の段階で、第三層間絶縁膜を除去しなければ、単純なスタックトレンチ型キャパシタを製造することができる。この場合、工程が簡略化でき、より高い歩留まりでＤＲＡＭを製造できる利点がある。
【実施例６】
【００６４】
本第６実施例では、実施例２で述べたルテニウムを下部電極とする場合のキャパシタについて図９の断面図を用いて説明する。ルテニウムは、酸化特性がタングステンなどの金属と異なっている。タングステンでは、雰囲気から酸化剤が供給されるとタングステン自身が酸化されるために、酸化剤はタングステンで消費され、下層に拡散することはない。しかし、ルテニウムの場合は、酸化ルテニウムを形成するのに、酸素濃度および温度のしきい値が存在する。４００℃程度で酸化タンタルを形成するために供給される酸化剤では、酸化ルテニウムは形成されず、ルテニウム中を酸化剤が拡散して下層の物質が酸化される結果となる。本発明の場合には、バリヤ層として形成する窒化チタンが酸化されてしまい、結果的にリーク電流を低減することが困難となる。したがって、誘電体に酸化タンタルを用い、下部電極にルテニウムを用いる場合には、下部電極の下に位置するバリヤを酸化させないようにする必要がある。
【００６５】
図９では、まず、第一層間絶縁膜９０１（図１の第一層間絶縁膜１１３に相当）および窒化シリコン膜９０２の所定の領域に第一コンタクトホールを形成し、シリコンプラグ９０３、ルテニウムシリサイド９０４、バリヤ層となる窒化チタン９０５を形成した。ルテニウムシリサイド９０４は、シリコンプラグ９０３表面にスパッタ法により厚さ１０ｎｍのルテニウムを形成し、６００℃、１分の非酸化性雰囲気での熱処理により形成することができる。窒化チタンは前述の方法にしたがって形成した。窒化チタン９０５をコンタクトホールが埋まるように堆積した後、ＣＭＰ法により不要な窒化チタンを除去した。
【００６６】
次いで、酸化シリコンからなる厚さ５００ｎｍの第二層間絶縁膜９０６（図１の第二層間絶縁膜１２１に相当）を堆積して表面を平坦化した後、所定の位置に第二コンタクトホールを形成した。その後、第二コンタクトホールが埋まるように、ＣＶＤ法によりルテニウムを堆積した。ルテニウムの形成には、エチルシクロペンタジエニルルテニウム（Ru(EtCp)2：Ru(C2H5C5H4)2 ）のテトラヒドロフラン溶液を気化させ、酸素と反応させるＣＶＤ法を用いた。ＣＶＤ法に代えて、Ru(EtCp)2とNH3などを原料ガスとする原子層蒸着法により形成することもできる。他の原料を用いてもよい。
ルテニウムは堆積直後の段階では、表面凹凸が大きく、不純物含有量も多いので、堆積した後、水素雰囲気で７５０℃、１分熱処理した。この熱処理により、表面を平坦化でき、含有不純物を減少させることができる。水素の代わりにNH3を用いても良い。また、コンタクトホールが埋まらないように最初のルテニウムを堆積して水素熱処理を行なった後、残りのルテニウムを堆積して再度水素熱処理を行なう２段階で形成しても良い。熱処理により表面の平坦化を図った後、エッチバックしてコンタクトホール以外の表面に形成されている不要なルテニウムを除去し、ルテニウムプラグ９０７を形成した。ルテニウムのエッチバックは、酸素と塩素の混合ガスによるプラズマエッチングでおこなうことができる。また、ＣＭＰ法を用いることができる。ルテニウムプラグの厚さは少なくとも１００ｎｍ以上となるようにすることが望ましい。ここでは第二層間絶縁膜９０６の厚さを５００ｎｍとしているので充分である。
【００６７】
次に、厚さ５０ｎｍの窒化シリコン膜９０８と厚さ２０００ｎｍの酸化シリコンからなる第三層間絶縁膜９０９を堆積した後、所定の領域にトレンチを形成した。その後、厚さ２０ｎｍのルテニウムを前述のＣＶＤ法により堆積し、水素雰囲気で熱処理し、緻密化した。トレンチ以外の領域に形成されているルテニウムを除去してトレンチ内にルテニウム下部電極９１０を形成した。以下、前記実施例と同様に、厚さ４．５ｎｍの多結晶酸化タンタルの形成と、厚さ１．５ｎｍの酸化アルミニウムからなる結晶分断層の形成を繰り返し、誘電体とした。さらに、窒化チタンからなる上部電極を堆積してキャパシタを構成した。また、前記第５の実施例同様、単純スタックトレンチ型キャパシタとすることもできる。
【００６８】
本実施例では、下部電極をルテニウムで構成しているので、誘電体となる酸化タンタルとの電位障壁を高く維持することができ、リーク電流低減に効果的である。ルテニウムを下部電極とする場合には、その下に位置するシリコンとの接触はルテニウムシリサイドとすることにより、さらにリーク電流低減効果が増大する。また、ＣＶＤ法でルテニウムを形成した後、還元性雰囲気で熱処理しているので、膜中に含有される不純物の除去および表面平坦化を図って緻密化するのに効果的である。この熱処理温度は、酸化タンタルの結晶化温度と同等以上に設定することが望ましい。
なお、本実施例では、各々の酸化タンタルを形成した段階で結晶化しているが、最後の第二結晶分断層の形成が終了した時点で一度に結晶化させても良い。
【００６９】
また、本実施例によれば、ルテニウム下部電極の下に接続されるプラグをルテニウムで構成しているので、第一多結晶酸化タンタルとバリヤの窒化チタンの間には、実質５００ｎｍのルテニウムが介在することになり、酸化タンタル形成時の雰囲気に存在する酸素がルテニウム中を拡散して窒化チタンに到達するまでの距離を確保することができる。その結果、窒化チタンバリヤ層の酸化が抑制され、リーク電流が低減されたキャパシタを得ることができる。ルテニウムはタングステンに比べて酸化タンタルに対する電位障壁が高いので、リーク電流低減には有利な電極であり、本実施例のように、バリヤの酸化に起因するリーク電流の増大を回避すれば、上述の誘電体構成の利点を生かしてＥＯＴが２ｎｍ以下となるキャパシタを提供することができる。
【００７０】
以上述べたように、本発明によれば、容易に結晶化させることが可能な厚さ４〜４．８ｎｍの酸化タンタルの多結晶化膜と酸化アルミニウムなどの結晶分断層の組み合わせを複数積層して誘電体としているので、酸化タンタルを結晶化させた場合に結晶粒界が膜中を貫通し、リーク電流が増大する問題を回避することができる。また、酸化タンタルを形成した後の酸化性雰囲気での熱処理を不要としているので、金属下部電極の酸化による剥離の問題を回避して、良好なＭＩＭ構造を提供できる。これにより、ＥＯＴが２ｎｍ以下のキャパシタを有するギガビット級ＤＲＡＭを提供することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１のキャパシタを含むＤＲＡＭの構造を示す断面図。
【図２】本発明の実施例２のキャパシタ構造を示す断面図。
【図３】本発明の実施例２のキャパシタ製造ステップを示すフロー図。
【図４】本発明の実施例３のキャパシタ構造を示す断面図。
【図５】本発明の実施例３のキャパシタ製造ステップを示すフロー図。
【図６】本発明の実施例４のキャパシタ構造を示す断面図。
【図７】本発明の実施例４のキャパシタ製造ステップを示すフロー図。
【図８】本発明の実施例５のキャパシタ製造工程を示す（ａ）から（ｅ）までの一連        の工程断面図。
【図９】本発明の実施例６のキャパシタ構造を示す断面図。
【図１０】酸化タンタルの結晶状態を説明するための（ａ）から（ｃ）までの平面図。
【図１１】結晶酸化タンタルの結晶粒界が膜を貫通する従来の問題を説明するための        （ａ）から（ｂ）までの断面図。
【図１２】薄い酸化タンタルの結晶化が困難となる、従来の問題を説明するための断          面図。
【図１３】本発明のキャパシタ構造を説明するための断面図。
【符号の説明】
【００７２】
１０１、１１０１、１２０１    シリコン基板
１０２    ｎウエル
１０３    第一のｐウエル
１０４    第二のｐウエル
１０５    素子分離領域
１０６、１０７    トランジスタ
１０８、１１２    ドレイン
１０９    ソース
１１０    ゲート絶縁膜
１１１    ゲート電極
１１３、９０１    第一層間絶縁膜
１１４、１３３、１３４    コンタクト孔
１１５、２０１、４０１、６０１    多結晶シリコン
１１６、２１１、４１１、６１１、８０４    チタンシリサイド
１１７、１３５、１３７、１３９、１４１、１４３、１４５、２１２    窒化チタン
４１２、６１２、８０５、９０５    窒化チタン
１１８、１２０、１３６、１４２    タングステン
１１９    窒化タングステン
１２１、８０１、９０６    第二層間絶縁膜
１２２、８０３、９０３    シリコンプラグ
１２３    金属シリサイド
１２４、８０２、８０６、９０２、９０８、１２０３    窒化シリコン膜
１２５、８０７、９０９    第三層間絶縁膜
１２６、８０８    トレンチ
１２７、２０３、４０３、６０３、８０９    下部電極
１２８    外側のキャパシタ領域
１２９    ダミー溝
１３０、２０４、４０４、６０４    誘電体
１３１、２０５、４０５、６０５、８１４    上部電極
１３２    第四層間絶縁膜
１３８、１４４    アルミニウム
１４０    引出し配線
２０２、４０２、６０２    バリヤ層
２１３、４１４、６１３、８１０、１３０１    第一多結晶酸化タンタル
２１４、４１５、６１４、８１１、１３０２    第一結晶分断層
２１５、４１６、６１５、８１２、１３０３    第二多結晶酸化タンタル
２１６、４１７、６１６、８１３、１３０４    第二結晶分断層
４１３    酸化バリヤ層
６１７    第三多結晶酸化タンタル
６１８    第三結晶分断層
９０４    ルテニウムシリサイド
９０７    ルテニウムプラグ
９１０    ルテニウム下部電極
１００１、１１０２、１２０２    非晶質酸化タンタル
１００２    第一結晶核
１００３    第二結晶核
１００４    第三結晶核
１００５    第四結晶核
１００６    第一結晶粒
１００７    第二結晶粒
１００８    第三結晶粒
１００９    第四結晶粒
１０１０、１１０４、１３０５、１３０６    結晶粒界
１０１１    擬似粒界
１０１２    直線状領域
１０１３    不定形領域
１０１４    結晶格子
１０１５    不連続格子端
１０１６    連続格子端
１１０３    多結晶酸化タンタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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