(57)【要約】  【課題】  幅広い周波数領域において大容量でかつ低インピーダンスのコンデンサを提供する。  【解決手段】  電極層２と誘電体層３を交互に積層して形成され、電極層２が下側から交互に第１電極層２ａまたは第２電極層２ｂとされた多角形状のコンデンサ本体４の周囲に、第１電極層２ａに接続する複数の第１端子電極５と第２電極層２ｂに接続する複数の第２端子電極６を交互に形成してなるとともに、第１端子電極５または第２端子電極６をコンデンサ本体４の角部に設け、コンデンサ本体４の角部に第１端子電極５を設けた場合には、第２端子電極６を一対の第１端子電極５を結ぶ線ｘ上に設けてなり、コンデンサ本体４の角部に第２端子電極６を設けた場合には、第１端子電極５を一対の第２端子電極６を結ぶ線ｘ上に設けてなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電極層と第２電極層とが誘電体層を挟んで交互に積層されて成る多角形状のコンデンサ本体の周囲に、前記第１電極層に接続する複数の第１端子電極と前記第２電極層に接続する複数の第２端子電極とを交互に形成してなり、
前記第１端子電極または前記第２端子電極のいずれか一方の端子電極を前記コンデンサ本体の表面の角部に設け、他方の端子電極を前記コンデンサ本体の表面の辺部に設けてなることを特徴とするコンデンサ。
【請求項２】
前記第１端子電極および前記第２端子電極は、前記コンデンサ本体の端面にかけて形成されているとともに、前記第１電極層および前記第２電極層からそれぞれ前記コンデンサ本体の端面に延出された第１電極引出部および第２電極引出部が接続されていることを特徴とする請求項１に記載のコンデンサ。
【請求項３】
前記第１端子電極および前記第２端子電極は、前記コンデンサ本体の表面、端面、裏面の３つの面に渡り形成されていることを特徴とする請求項２に記載のコンデンサ。
【請求項４】
前記他方の端子電極を前記コンデンサ本体の辺部の中央に設けてなる請求項１に記載のコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用として、もしくは電源電圧の変動防止用に供される、大容量、低インピーダンスのコンデンサに関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は４００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１００ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
コンデンサを小型高容量にするためには、一対の電極に挟持された誘電体層を薄くし、薄層化することが最も有効である。薄層化は上述した電圧の低下の傾向にも適合している。
【０００６】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において、特に重要となるのは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下を、コンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能であり、いわゆるデカップリングコンデンサと称されるものである。
【０００７】
このデカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に対して、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚから１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００８】
しかし、実際のコンデンサは静電容量成分の他に、抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少し、インダクタンス成分は周波数の増加とともに増大する。
【０００９】
このため、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限してしまい、論理回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させてしまう。結果として、論理回路上のエラーを引き起こしてしまう。特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ自身の持つインピーダンスを高周波領域においても減少させ、貯えられた電荷を瞬時に必要な電流として供給できる性能を有することが非常に重要である。
【００１０】
インピーダンス低減の目安は、A. J. Rainal, " Computing Inductive Noiseof CMOS Drivers", IEEE Trans. Comp., Packag., Manufact. Technol.-Part B,Vol. 19, pp. 789-802(1996) に記載されているように、１ドライバ当りの電流変化は４０ｍＡ／ｎｓである。電源電圧が１．８Ｖ、電圧変動の許容範囲が１０％の０．１８Ｖ、オフチップドライバの数が６４個とすると、インダクタンスの上限は０．１４ｎＨとなり、１ＧＨｚでのインピーダンスを約０．４Ω以下としなければならない。
【００１１】
必要な周波数領域でコンデンサのインピーダンスを最小にするためには、コンデンサ自身の静電容量成分を大きくし、抵抗成分並びにインダクタンス成分を小さくするか、等価直列インダクタンスＥＳＬと静電容量Ｃとで決定される共振周波数ｆ０＝１／２π（ＥＳＬ・Ｃ）１／２を必要周波数に合わせるように静電容量を下げればよい。
【００１２】
前者の手法は、まず静電容量に関しては、上述したように電極層に狭持された誘電体層の厚みを薄くすることがもっとも有効である。抵抗成分は誘電体の誘電損失および電極層の抵抗により決定され、電極層の抵抗については数ＧＨｚ以上で顕著になる表皮効果を別にすれば、ほぼ一定値と考えればよい。
【００１３】
インダクタンスを減少させる方法としては、電流経路の長さを最小にする方法、電流経路をループ構造としループ断面積を最小にする方法、電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法がある。
【００１４】
このような方法によりコンデンサのインダクタンスを低減し、素子のインピーダンスを低減させる試みがなされているが、インピーダンスが０．４Ω以下で使用できる領域はコンデンサの静電容量とインダクタンスで決定される共振周波数付近のみである。これ以上の周波数領域で容量を下げて使用した場合、上記共振周波数±数十ＭＨｚ程度の領域でしか機能しないコンデンサになってしまう。
【００１５】
共振周波数付近でしかインピーダンスが下がらない点を克服し、広い周波数領域において低インピーダンスで機能するコンデンサを実現する方法としては、容量の異なるコンデンサを並列接続する手段が考えられている。例えば、特開平６−７７０８３号公報で開示されているように、比誘電率の異なる複数の誘電体材料を並列に配列し、大容量でかつ高周波特性に優れるコンデンサを得る試みもある。
【００１６】
積層セラミックコンデンサにおいては、特開平８−１６２３６８号公報に記載されているように、１つのコンデンサ内で電極面積および誘電体層厚みを変えることにより、容量の異なる２つの容量素子を並列接続し、容量の異なる２つの容量素子の共振点で低インピーダンスを促進し、単一の部品で広い周波数領域でノイズ吸収機能を発現させる試みがなされている。
【００１７】
また、特開平９−２４６０９８号公報には、各容量が異なるように各層の電極を形成し、各段をインダクタ素子を介して並列接続することにより、上記と同様に広い周波数領域でノイズ吸収機能を発現させる試みがなされている。
【特許文献１】特開平６−７７０８３号公報
【特許文献２】特開平８−１６２３６８号公報
【特許文献３】特開平９−２４６０９８号公報
【特許文献４】特開平２−２５６２１６号公報
【特許文献５】特開平１０−１８９３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特開平６−７７０８３号公報の薄膜コンデンサでは、コンデンサの端子電極を１対のままで、誘電体層を平面内で分割しても、等価回路は単一のコンデンサと何ら変わらないため、材料の誘電特性の並列効果のみで、等価回路上の効果は現れていないと考えられる。
【００１９】
また、特開平８−１６２３６８号公報の並列コンデンサでは、等価回路上は並列回路であるが、チップ内の２つの容量素子の自己インダクタンスが大きいと、その並列接続による大きな効果を得ることができない。さらに、この構造では２つの容量素子自身には同一方向の電流が流れてしまうため、２つの容量素子間の相互インダクタンスが大きくなり並列接続の効果を期待することはできない。
【００２０】
また、特開平９−２４６０９８号公報の並列コンデンサの間にインダクタ素子を挿入するコンデンサでは、素子全体のインダクタンスが増大してしまい低インピーダンス化に逆行する。さらに重要な問題として、各共振点間には並列共振によるインピーダンスの極大点が存在してしまい、この並列共振を抑えないと１００ＭＨｚ以上の広い周波数領域でインピーダンスを下げることはできないという問題があった。
【００２１】
本発明は、幅広い周波数領域において大容量でかつ低インピーダンスのコンデンサを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明のコンデンサは、第１電極層と第２電極層とが誘電体層を挟んで交互に積層されて成る多角形状のコンデンサ本体の周囲に、前記第１電極層に接続する複数の第１端子電極と前記第２電極層に接続する複数の第２端子電極とを交互に形成してなり、前記第１端子電極または前記第２端子電極のいずれか一方の端子電極を前記コンデンサ本体の表面の角部に設け、他方の端子電極を前記コンデンサ本体の表面の辺部に設けてなることを特徴とするものである。
【００２３】
また、本発明のコンデンサは、上記構成において、前記第１端子電極および前記第２端子電極は、前記コンデンサ本体の端面にかけて形成されているとともに、前記第１電極層および前記第２電極層からそれぞれ前記コンデンサ本体の端面に延出された第１電極引出部および第２電極引出部が接続されていることを特徴とするものである。
【００２４】
また、本発明のコンデンサは、上記構成において、前記第１端子電極および前記第２端子電極は、前記コンデンサ本体の表面、端面、裏面の３つの面に渡り形成されていることを特徴とするものである。
【００２５】
また、本発明のコンデンサは、上記構成において、前記他方の端子電極を前記コンデンサ本体の辺部の中央に設けてなるものである。
【発明の効果】
【００２６】
従来の特開平８−１６２３６８号公報の並列コンデンサでは、近接した２つの容量素子に同一方向の電流が流れるため、２つの容量素子間の相互インダクタンスが大きくなり、並列接続の効果を期待することはできなかった。２つの容量素子の間隔を大きくとれば相互インダクタンスは減少するものの、大型化するとともに、２つの容量素子への電流を供給する端子電極や導線により全体のインダクタンスが大きくなり、その結果、従来のコンデンサでは並列接続の効果は得られなかった。
【００２７】
一方、本発明のコンデンサでは、電流が複数個（ｎ個とする）の第１端子電極に分流されて入力され、一つの第１端子電極から、この第１端子電極に最も近い両隣の第２端子電極に流れるように、１つの第１端子電極から少なくとも２方向以上に確実に分流される。
【００２８】
例えば平面形状が四角形（例えば正方形）のコンデンサ本体の角部にそれぞれ第１端子電極を設け、一対の第１端子電極を結ぶ線上にそれぞれ第２端子電極を設け、電流が第１端子電極から入力される場合について説明すると、コンデンサ本体の角部の第１端子電極より電流が入力されて、その角を形成する両辺にある第２端子電極に分流される。また、第１端子電極も第２端子電極もコンデンサ本体の辺部に設け、電流が第１端子電極から入力される場合では、その第１端子電極と同一辺にある第２端子電極及び隣接する辺にある第２端子電極に分流される。従って、いずれにしても実効的なインダクタンスを減少させることができるとともに、あたかも一つの第１端子電極と両隣の第２端子電極からなる容量素子をｎ個並列接続した回路となり、分流効果と並列接続により幅広い周波数領域で低インピーダンス特性を示すことが可能となる。
【００２９】
また、本願発明では、第１端子電極と第２端子電極を近接して設けた場合にも、一方の第１端子電極と他方の第１端子電極とから、これらの間に設けられた第２端子電極に流れる電流の向きを逆方向とできるため、各第１端子電極間での相互干渉が生じることがなく、確実に分流することができる。
【００３０】
さらに、例えば、角部に第１端子電極を設けた場合、第２端子電極を一対の第１端子電極を結ぶ線上の中央に設けることにより、第２端子電極と一対の第１端子電極との距離が同じになり、第１端子電極から第２端子電極に流れる電流の強さが同じになり、上記した分流効果をさらに向上できる。また、電極層に接続される端子電極間の距離が同じになり、他の基板への実装が容易となる。
【００３１】
以上詳述したように、本発明によれば、例えば、電流が４個の第１端子電極（第１電極引出部）に分流されて入力され、一つの第１端子電極（第１電極引出部）から、この第１端子電極（第１電極引出部）に最も近い両隣の第２端子電極（第２電極引出部）に流れるように、１つの第１端子電極（第１電極引出部）から少なくとも２方向以上に確実に分流され、実効的なインダクタンスを減少させることができるとともに、あたかも一つの第１端子電極（第１電極引出部）と両隣の第２端子電極（第２電極引出部）からなる容量素子を４個並列接続した回路となり、分流効果と並列接続により幅広い周波数領域で低インピーダンス特性を示すことができる。
【発明を実施するための最良の形態】
【００３２】
本発明のコンデンサは薄膜タイプ並びにチップコンデンサなどの厚膜タイプのどちらの形状においても実現可能であり、単板型のみならず積層型においても用いることができる。以下、各タイプについて説明する。
【００３３】
−実施形態１−
図１乃至図４は本発明の単板型の薄膜コンデンサを示すもので、絶縁体基板１上に、２層の電極層２と１層の誘電体層３を交互に積層して構成された平面形状が正方形状のコンデンサ本体４が形成されており、電極層２が下側から第１電極層２ａ、第２電極層２ｂとされている。
【００３４】
コンデンサ本体４の周囲には、図２に示すように、第１電極層２ａに接続した４個の第１端子電極５と、第２電極層２ｂに接続した４個の第２端子電極６が交互に設けられている。
【００３５】
第１端子電極５はコンデンサ本体４の角部に設けられており、第２端子電極６は、この第２端子電極６の両隣の第１端子電極５を結ぶ線ｘ上に設けられている。この第２端子電極６は、一対の第１端子電極５を結ぶ線ｘ上の中央に設けられている。ここで、コンデンサ本体４とは、誘電体層３を第１電極層２ａと第２電極層２ｂにより挟持した部分、つまり実質的に容量を発生させる部分をいい、第１端子電極５と第２端子電極６は、コンデンサ本体４の周囲、即ちコンデンサ本体４から外方に突出して設けられている。
【００３６】
隣接する第１端子電極５と第２端子電極６との距離Ｌは可能な限り短い方が好ましいが、実質的な素子の外形および素子全体のインダクタンスを考慮すると１．５ｍｍ以下であることが望ましい。１．５ｍｍより大きくなると素子全体のインダクタンスが高くなり、また大型化するからである。一方、作製の容易性を考慮すると、０．２ｍｍ以上が望ましい。
【００３７】
絶縁体基板１上には、図１に示すように、コンデンサ本体４、第１端子電極５、第２端子電極６を被覆するように光硬化性樹脂、ＳｉＯ２等からなる保護層７が形成されており、図３および図４に示すように、第１端子電極５、第２端子電極６に接続する、例えばＡｇ−Ｐｄ、ハンダ、金等からなるビアホール導体８が保護層７内部にそれぞれ形成され、それらのビアホール導体８上面には、他の基板等に接続するための外部端子電極９がそれぞれ形成されている。これらの外部端子電極９は半田ボール若しくは半田ペースト等により形成される半田バンプや、Ａｇ−Ｐｄ等のペーストのスクリーン印刷、Ｎｉ−半田メッキ、Ｎｉ−Ｓｎメッキ等の公知の技術で形成可能であればよい。また、ビアホール導体８は、ビアホール内に外部端子電極９の作製と同時に同一材料により形成しても良い。
【００３８】
絶縁体基板１はアルミナ、サファイア、窒化アルミニウム、ＭｇＯ単結晶、ＳｒＴｉＯ３単結晶、表面酸化シリコン、ガラス、石英等から選択されるもので特に限定されない。
【００３９】
また、電極層２材料および端子電極５、６材料は、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、低抵抗のＣｕ、Ｎｉ等が好適に使用可能であり、誘電体層３との反応性が小さい材料であれば特に限定されず、真空蒸着、スパッタ等の手法で形成可能であればよい。
【００４０】
さらに、誘電体層３材料は、高周波領域において高い誘電率を有するものであれば良いが、Ｐｂ、Ｍｇ、Ｎｂを含むペロブスカイト型酸化物結晶からなる誘電体や、それ以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｔａ２Ｏ５や、これらに他の金属酸化物を添加したり、置換した化合物であってもよく、特に限定されるものではない。また、薄膜タイプの場合、膜厚は高い容量と絶縁性を確保するため、０．３〜１．０μｍ、特に０．４〜０．８μｍの膜厚が望ましい。
【００４１】
以上のように構成されたコンデンサでは、図２に示したように、例えば、外部端子電極９を介して電流が４個の第１端子電極５に分流されて入力され、一つの第１端子電極５から両隣の２個の第２端子電極６に流れ、その他の第２端子電極６へは殆ど流れないため、また、第１端子電極５と第２端子電極６を近接して設けた場合にも、一方の第１端子電極５と他方の第１端子電極５とから、これらの間に設けられた第２端子電極６に流れる電流の向きを逆方向とできるため、各第１端子電極５間での相互干渉が生じることがなく、確実に分流することができ、実効的なインダクタンスを減少させることができる。
【００４２】
さらに、一つの第１端子電極５と、この第１端子電極５の両隣の２個の第２端子電極６とからなる４個の容量素子が一対の電極層２と誘電体層３で形成され、あたかも４個の容量素子を並列接続した回路となり、上記した分流効果と並列接続により幅広い周波数領域で低インピーダンス特性を示すことができる。
【００４３】
また、第２端子電極６を一対の第１端子電極５を結ぶ線ｘ上の中央に設けることにより、第２端子電極６と一対の第１端子電極５との距離Ｌが同じになり、第１端子電極５から第２端子電極６に流れる電流の強さが同じになり、上記した分流効果をさらに向上できる。また、この場合には、各端子電極５、６間の距離が等しくなるため、他の基板への実装が容易になる。
【００４４】
−参考例−
図５乃至図９は、参考例としての積層チップコンデンサタイプのコンデンサを示すもので、このコンデンサでは、４層の電極層１０と３層の誘電体層１１を交互に積層して構成された正方形状のコンデンサ本体１２が形成されており、このコンデンサ本体１２の上下に、実質的に容量を形成しない誘電体層が積層されている。ここでもコンデンサ本体１２とは、誘電体層１１を電極層１０で挟んだ部分、つまり実質的に容量を発生させる部分をいう。電極層１０は下側から交互に第１電極層１０ａまたは第２電極層１０ｂとされている。この場合、誘電体層１１の厚みは数μｍから数十μｍで形成されていれば特に限定されない。誘電体層１１の材料としては、実施形態１と同質のものを適用することができる。
【００４５】
すなわち、高周波領域において高い誘電率を有するものであれば良いが、Ｐｂ、Ｍｇ、Ｎｂを含むペロブスカイト型酸化物結晶からなる誘電体や、それ以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｔａ２Ｏ５や、これらに他の金属酸化物を添加したり、置換した化合物であってもよく、特に限定されるものではない。
【００４６】
コンデンサ本体１２の周囲の辺部には、図５に示すように、第１電極層１０ａに接続した第１外部端子電極１５及び第２電極層１０ｂに接続した第２外部端子電極１６が形成されている。この第１及び第２外部端子電極１５、１６は、各々一辺の辺部に各々形成されている。即ち、全体として４つの第１外部端子電極１５、４つの第２外部端子電極１６を有している。また、各外部端子電極１５、１６は、コンデンサ本体１２の表面、端面、裏面の３つの面に渡り形成されており、図６、７に示すように断面コ字状となっている。
【００４７】
そして、第１外部端子電極１５（第２外部端子電極１６）と同一辺内にある第２外部端子電極１６（第１外部端子電極１５）との距離と、異なる辺内にあってその第１外部端子電極１５（第２外部端子電極１６）に隣接する第２外部端子電極１６（第１外部端子電極１５）との距離とは互いに等しい。
【００４８】
また、図８に示したように、第１電極層１０ａには、コンデンサ本体１２の各４つの辺に延出し、各々第１外部端子電極１５に接続する４個の第１電極引出部（図１〜図４の端子電極に相当）１３が設けられており、一方、図９に示したように、第２電極層１０ｂには、コンデンサ本体１２の各４つの辺に延出し、各々第２外部端子電極１６に接続する４個の第２電極引出部（図１〜図４の端子電極に相当）１４が設けられている。
【００４９】
従って、第１電極層１０ａの第１の電極引出部１３と第２電極層１０ｂの第１の電極引出部１４とを平面的に見れば、第１電極引出部１３（第２電極引出部１４）と同一辺内にある第２電極引出部１４（第１電極引出部１３）との距離と、異なる辺内にあってその第１電極引出部１３（第２電極引出部１４）に隣接する第２電極引出部１４（第１電極引出部１３）との距離とが互いに等しい。従って、第１第２に関わらず隣り合う外部端子電極（電極引出部）を線で結ぶと平面視八角形を形成する。
【００５０】
電極層１０ａ、１０ｂの材料及び第１、第２電極引出部１３、１４材料は、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、低抵抗のＣｕ、Ｎｉ等が好適に使用可能であり、誘電体層１１との反応性が小さい材料であれば特に限定されず、スクリーン印刷等の手法で形成可能であればよい。
【００５１】
また、第１及び第２外部端子電極１５、１６材料は、銀（Ａｇ）や銀パラジウム（Ａｇ−Ｐｄ）合金などを焼き付けた後に、Ｎｉ−半田メッキ、Ｎｉ−Ｓｎメッキなどの公知の技術で形成可能なものであればよい。
【００５２】
以上のように構成されたコンデンサでは、図１０に示したように、例えば、第２電極層１０ｂに供給される電流は、４つの第２外部端子電極１６を介して電極引出部１４に分流されて入力される。そして、一つの第２電極引出部１４から分流された電流は両隣の２個の第１電極引出部１３に向かって流れ、その他の第１電極引出部１３へは殆ど流れない。このため、第１電極引出部１３と第２電極引出部１４を近接して設けた場合にも、一方の第２電極引出部１４と他方の第２電極引出部１４とから、これらの間に設けられた第１電極引出部１３に流れる電流の向きを逆方向とできるため、各第２電極引出部１４間での相互干渉が生じることがなく、確実に分流することができ、実効的なインダクタンスを減少させることができる。
【００５３】
さらに、一つの第２電極引出部１４と、この第２電極引出部１４の両隣の２個の第１電極引出部１３とからなる４個の容量素子が一対の電極層１０ａ、１０ｂと誘電体層１１で形成され、あたかも４個の容量素子を並列接続した回路となり、上記した分流効果と並列接続により幅広い周波数領域で低インピーダンス特性を示すことができる。
【００５４】
また、第２外部端子電極１６（第１外部端子電極１５）とその隣の第１外部端子電極１５（第２外部端子電極１６）との距離、即ち第２電極引出部１４（第１電極引出部１５）とその隣の第１電極引出部１３（第２電極引出部１４）との距離をすべて同じにすることにより、第２電極引出部１４から第１電極引出部１３に流れる電流の強さが同じになり、上記した分流効果をさらに向上できる。しかも、この場合には、各外部端子電極１５、１６間の距離が等しいため、他の基板への実装が容易になる。
【００５５】
−実施形態２−
図１１乃至図１５は本発明の第２実施形態の積層チップコンデンサタイプのコンデンサを示すものであり、第１及び第２外部端子電極の配置が参考例のコンデンサと異なる。実施形態２では、第１外部端子電極２５はコンデンサ本体２２の角部に設けられており、第２外部端子電極２６は、この第２外部端子電極２６に隣接する一対の第１外部端子電極２５を結ぶ線上の中央に設けられている。従って、第２外部端子電極２６とそれに隣接する第１外部端子電極２５との距離Ｌはすべて等しい。そして、図１４に示したように、第１電極層２０ａは誘電体層２１の４つの頂点部に延出された第１電極引出部（図１〜図４の端子電極に相当）２３を有している。また、図１５に示したように第２電極層２０ｂは誘電体層２１の各辺の中心に延出された第２電極引出部２４（図１〜図４の端子電極に相当）を有している。
【００５６】
電極層、誘電体層及び外部端子電極の材料としては、参考例で用いたものと同じものを適用可能である。
【００５７】
以上のように構成されたコンデンサでは、図１６に示したように、例えば、第２外部端子電極２６を介して電流が平面視４個の第２電極引出部２４に分流されて入力され、一つの第２電極引出部２４から両隣の２個の第１電極引出部２３に向かって流れ、その他の第１電極引出部２３へは殆ど流れないため、また、第１電極引出部２３と第２電極引出部２４を近接して設けた場合にも、一方の第２電極引出部２４と他方の第２電極引出部２４とから、これらの間に設けられた第１電極引出部２３に流れる電流の向きを逆方向とできるため、各第２電極引出部２４間での相互干渉が生じることがなく、確実に分流することができ、実効的なインダクタンスを減少させることができる。
【００５８】
さらに、一つの第２電極引出部２４と、この第２の外部端子電極２６の両隣の２個の第１電極引出部２３からなる４個の容量素子が一対の電極層２０ａ、２０ｂと誘電体層２１で形成され、あたかも４個の容量素子を並列接続した回路となり、上記した分流効果と並列接続により幅広い周波数領域で低インピーダンス特性を示すことができる。
【００５９】
また、第２外部端子電極２６（第１外部端子電極２５）とその隣の第１外部端子電極２５（第２外部端子電極２６）との距離、即ち、第２電極引出部２４（第１電極引出部２３）とその隣の第１電極引出部２３（第２電極引出部２４）との距離をすべて同じにすることにより、第２電極引出部２４から第１電極引出部２３に流れる電流の強さが同じになり、上記した分流効果をさらに向上できる。
【００６０】
しかも、この場合には、各外部端子電極２５、２６間の距離が等しいため、他の基板への実装が容易になる。
【００６１】
尚、本発明では、コンデンサ本体４、１２、２２の平面形状は各辺の長さが等しい多角形状が望ましい。このような形状とすることにより、角部に設けられ第１外部端子電極５、１５、２５または第２外部端子電極６、１６、２６と、その両隣に設けられた第２外部端子電極６、１６、２６または第１外部端子電極５、１５、２５の距離が最短となり、電流がこれらの間を流れやすくなり、並列接続の効果を十分に発揮できる。
【００６２】
また、上記態様では、電極層２、１０、２０を正方形状、つまりコンデンサ本体４、１２、２２の平面形状を正方形としたが、三角形状、５角形状等の多角形状であれば良く、分流効果を向上させるためには、特に４辺以上を有する多角形状が望ましい。
【００６３】
−実施形態３−
次に、参考例または実施形態２で説明した積層チップコンデンサを実装する例を示す。図１７は本発明の積層チップコンデンサ３０をＩＣパッケージ３１の上面に組み込んで、ＩＣパッケージ３１ごと実装基板３２に実装したところを示す半断面図、図１８は同じくＩＣパッケージ３１の下面に組み込んで、ＩＣパッケージ３１ごと実装基板３２に実装したところを示す半断面図である。いずれの場合も参考例の積層チップコンデンサ３０と実装基板３２の電極パッド３３またはＩＣパッケージ３１の電極パッド３４との接続状態は、平面視で図１９のようになる。
【００６４】
参考例の積層チップコンデンサにしろ実施形態２の積層チップコンデンサにしろ、第１電極引出部に接続する第１外部端子電極と第２電極引出部に接続する第２外部端子電極とが規則正しく配置されているので、ＣＰＵチップ自体の配線、ＣＰＵチップと実装基板との配線、及び実装基板自体の配線を変更する必要はない。従って、無駄な配線やランドを設けなくてもよい。その結果、積層チップコンデンサをＩＣパッケージと別個に実装基板上に実装していた従来構造に比べて、ＣＰＵチップとコンデンサ間の配線によるインダクタンスの影響を低減することができる。また、ＣＰＵチップの近傍にコンデンサを配置しているので、デカップリングコンデンサとしての効率を向上させることもできる。
【実施例】
【００６５】
実施例１
これは実施形態１のコンデンサを製造し、性能を評価した例である。各電極層の形成は高周波マグネトロンスパッタ法を用いた。まず、スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００６６】
次に、基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印加し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００６７】
本実施例では、基板に最近接のターゲットにのみ印加してプラズマを生成した。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。また、基板ホルダーに設置された基板のターゲット側には厚さ０．１ｍｍの金属マスクが設置されており、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００６８】
誘電体層は全てゾルゲル法にて作製した。また、酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、１，３−プロパンジオール中で還流操作（約１２４℃で６時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝５．０ｍｍｏｌ、Ｎｂ１０．０ｍｍｏｌ、１，３−プロパンジオール１４０ｍｍｏｌ）を合成した。
【００６９】
次にこのＭｇＮｂ複合アルコキシド溶液に酢酸鉛（三水和物）１５ｍｍｏｌを添加し、６０℃で溶解させ、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３（ＰＭＮ）前駆体溶液を合成した。
【００７０】
そして、厚さ０．２５ｍｍのアルミナの基板上に、厚み０．３μｍのＡｕからなる第１電極層を形成し、前記（ＰＭＮ）前駆体溶液をスピンコーターで塗布し、乾燥させた後、約４００℃で熱処理を１分間行い、ゲル膜を作製した。
【００７１】
（ＰＭＮ）前駆体溶液の塗布−熱処理の操作を繰り返した後、約８００℃で２分間（大気中）の焼成を行い、誘電体層３となる膜厚０．７μｍのＰＭＮ薄膜を得た。得られた薄膜のＸ線回折結果より、ペロブスカイト生成率を計算すると約９５％であった。その後、フォトレジスト工程により、誘電体膜のパターニングを行った。
【００７２】
この誘電体膜表面に、Ａｕからなる第２電極層をスパッタ蒸着した。そして、第１電極層パターン、第２電極層パターンのサイズを変更することにより、第１外部端子電極と第２外部端子電極間の距離Ｌを表１に示すように変更した試料を作製した。この後、光硬化性樹脂を用い、ビアホールを有する保護膜を形成し、そのビアホール内に、半田ペーストをスクリーン印刷した後、リフロー処理により、ビアホール導体とともに、直径０．１ｍｍの半田バンプを８個形成し、図１乃至図４に示したような単板型の薄膜コンデンサを得た。コンデンサ本体の面積、つまり電極層の面積を表１に示す。
【００７３】
作製した薄膜コンデンサの１ＭＨｚから１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）とマイクロ波プローブ（ピコプローブ社製）を用いて測定した結果を表１に示す。尚、表１における静電容量は１ＭＨｚの値、インダクタンスはＬ＝１／（２πｆ０）２×Ｃから計算した値である。
【表１】
2006313947.tif 000003
【００７４】
この表１から、第１外部端子電極と第２外部端子電極間の距離Ｌが小さいほど、インダクタンスが小さいことが判る。図２０に端子電極間距離Ｌ＝０．６５ｍｍの試料Ｎｏ.３のインピーダンス特性を示す。この図より、広い周波数領域で低いインピーダンス特性を示していることがわかる。
【００７５】
実施例２
これは、実施形態２のコンデンサを製造し、性能を評価した例である。まず、チタン酸バリウムを主成分とし、焼結助剤、溶剤、分散剤、バインダーを混合したスリップを用いて、ドクターブレード法にて厚み１０μｍのグリーンシートを成形した。
【００７６】
一方、内部電極として、市販のＡｇ−Ｐｄペーストを用意し、上記グリーンシート上に第１電極層２０ａとなる導体膜をスクリーン印刷法にて形成した。次に、別のグリーンシート上に第２電極層２０ｂとなる導体膜をスクリーン印刷法にて形成した。次に第１電極層２０ａとなる導体膜が印刷されたグリーンシートと第２電極層２０ｂとなる導体膜が印刷されたグリーンシートを交互に積層して合計２４層とし、最後に電極層が印刷されていないグリーンシートを積層し、熱圧着して成形体を得た。この時、電極パターンのサイズを変更することにより、焼成後の第１外部端子電極２５と第２外部端子電極２６間の距離（実際には電極の中心点間の距離）が表２となるようにした。
【００７７】
得られた成形体を切断し、第１電極引出部２３と第２電極引出部２４の端部を露出させた後、大気中にて温度１２５０℃で２時間焼成し、電極層数や誘電体層数が異なる点を除き、図１１−図１５に示すようなコンデンサ本体を作製した。
【００７８】
この後、第１電極引出部２３と第２電極引出部２４の端部が露出した部分を含むコンデンサ本体２２の辺部または頂部の表面、端面及び裏面に渡り、Ａｇ−Ｐｄからなる導電性ペーストを塗布・乾燥した後、８００℃で焼き付けを行ない、この焼き付け厚膜導体上にＮｉ−ハンダメッキによりメッキ被覆層を形成し、図１１に示すような第１及び第２外部端子電極２５、２６を形成し、積層チップコンデンサを得た。コンデンサ本体の面積、つまり電極層の面積を表２に示す。
【００７９】
作製したコンデンサの１ＭＨｚから１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）とマイクロ波プローブ（ピコプローブ社製）を用いて測定した結果を表２に示す。尚、表２における静電容量は１ＭＨｚの値、インダクタンスはＬ＝１／（２πｆ０）２×Ｃから計算した値である。
【表２】
2006313947.tif 000004
【００８０】
この表２から、第１外部端子電極２５と第２外部端子電極２６間の距離Ｌが小さいほど、インダクタンスが小さいことが判る。図２１は端子電極間距離Ｌ＝１．４ｍｍの試料Ｎo.１３の積層チップコンデンサのインピーダンス特性である。
【００８１】
この図９から、広い周波数領域で低いインピーダンス特性を示すことが判る。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態１に関わる薄膜コンデンサの分解斜視図である。
【図２】保護層を省略した図１の平面図である。
【図３】図２のｘ線に沿う断面図である。
【図４】保護層を省略した図１の斜視図である。
【図５】参考例に関わる積層チップコンデンサの外観斜視図である。
【図６】図５のコンデンサ本体のＡＡ断面図である。
【図７】図５のコンデンサ本体のＢＢ図である。
【図８】参考例の第１電極層を示す平面図である。
【図９】参考例の第２電極層を示す平面図である。
【図１０】参考例のコンデンサに入力される電流の流れをコンデンサ本体の上面から見た図である。
【図１１】本発明の実施形態２に関わる積層チップコンデンサの外観斜視図である。
【図１２】図１１のコンデンサ本体のＡＡ断面図である。
【図１３】図１１のコンデンサ本体のＢＢ図である。
【図１４】実施形態２の第１電極層を示す平面図である。
【図１５】実施形態２の第２電極層を示す平面図である。
【図１６】実施形態２のコンデンサに入力される電流の流れをコンデンサ本体の上面から見た図である。
【図１７】実施形態２または参考例の積層チップコンデンサをＩＣパッケージに組み込んで実装した状態を示す半断面図である。
【図１８】実施形態２または参考例の積層チップコンデンサを別のＩＣパッケージに組み込んで実装した状態を示す半断面図である。
【図１９】参考例の積層チップコンデンサと実装基板とを接続した状態を示す平面図である。
【図２０】図１の薄膜コンデンサのインピーダンス特性である。
【図２１】図１１の積層チップコンデンサのインピーダンス特性である。
【符号の説明】
【００８３】
１・・・絶縁体基板
２ａ、１０ａ、２０ａ・・・第１電極層
２ｂ、１０ｂ、２０ｂ・・・第２電極層
３、１１、２１・・・誘電体層
４、１２、２２・・・コンデンサ本体
５・・・第１端子電極
６・・・第２端子電極
１３、２３・・・第１電極引出部
１４、２４・・・第２電極引出部
９・・・外部端子電極
１５、２５・・・第１外部端子電極
１６、２６・・・第２外部端子電極
３０・・・積層チップコンデンサ
３１・・・ＩＣパッケージ
３２・・・実装基板
３３、３４・・・電極パッド
【図１】
2006313947.tif 000005
【図２】
2006313947.tif 000006
【図３】
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【図４】
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【図５】
2006313947.tif 000009
【図６】
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【図７】
2006313947.tif 000011
【図８】
2006313947.tif 000012
【図９】
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【図１０】
2006313947.tif 000014
【図１１】
2006313947.tif 000015
【図１２】
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【図１３】
2006313947.tif 000017
【図１４】
2006313947.tif 000018
【図１５】
2006313947.tif 000019
【図１６】
2006313947.tif 000020
【図１７】
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【図１８】
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【図１９】
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【図２０】
2006313947.tif 000024
【図２１】
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