(57)【要約】      （修正有）【課題】IrDA通信の通信速度、１００Kbps未満から１６Mbpsに対応できる赤外線受信器のための自動利得制御回路を提供すること。【解決手段】可変利得ステージを有する利得セクションに結合された光検出器を含む光受信器。前記利得ステージは出力電圧信号を提供する。ディジタル自動利得制御回路は、前記出力電圧信号に結合され、少なくとも前記可変利得ステージにディジタル出力値を提供する。前記可変利得ステージの利得は前記ディジタル出力値に従って設定される。【選択図】図１Ａ
2006270969.tif 000002
【特許請求の範囲】
【請求項１】
光検出器と、
出力電圧信号を提供する可変利得ステージを含む利得セクションと、
前記出力電圧信号に結合されて少なくとも前記可変利得ステージへディジタル出力値を提供するディジタル自動利得制御回路であって、前記可変利得ステージの利得が前記ディジタル出力値に従って設定される、ディジタル自動利得制御回路と
を含む、光受信器。
【請求項２】
前記利得セクションが固定利得ステージを更に含む、請求項１に記載の光受信器。
【請求項３】
前記固定利得ステージが、前記ディジタル自動利得制御回路からの第２のディジタル出力値に従って選択的にバイパスされる、請求項２に記載の光受信器。
【請求項４】
前記利得セクションが、前記第２のディジタル出力値に従って制御されるスイッチを更に含み、該スイッチが、第１の状態において前記固定利得ステージの出力を前記利得セクションの出力に結合させ、第２の状態において前記固定利得ステージの入力を前記利得セクションの出力に結合させる、請求項３に記載の光受信器。
【請求項５】
前記可変利得ステージが、その出力をその入力に結合させる可変抵抗を含む、請求項１に記載の光受信器。
【請求項６】
前記可変抵抗が、切替式の抵抗網からなる、請求項５に記載の光受信器。
【請求項７】
前記切替式の抵抗網が、１つの固定抵抗と選択的に切替可能な複数の抵抗とを含む、請求項６に記載の光受信器。
【請求項８】
前記ディジタル自動利得制御回路が、前記出力電圧信号のピーク値を検出してピーク検出器出力を提供するよう構成されたピーク検出器回路と、前記出力電圧信号のボトム値を検出してボトム検出器出力を提供するよう構成されたボトム検出器回路とを含む、請求項１に記載の光受信器。
【請求項９】
前記ディジタル自動利得制御回路が、
前記ボトム検出器出力を第１の基準電圧と比較する第１の比較器と、前記ボトム検出器出力を第２の基準電圧と比較する第２の比較器とを有する、基準及び比較器セクションであって、前記第１の基準電圧及び前記第２の基準電圧がそれぞれ前記ピーク検出器出力に従って設定される、基準及び比較器セクション
を更に含む、請求項８に記載の光受信器。
【請求項１０】
前記ディジタル自動利得制御回路が、
前記第１の比較器及び前記第２の比較器に結合されたラッチ回路と、
該ラッチ回路に結合され、複数のディジタル出力値を提供する、カウンタと
を更に含む、請求項９に記載の光受信器。
【請求項１１】
前記カウンタが、４ビットシフトレジスタを含む、請求項１０に記載の光受信器。
【請求項１２】
前記可変利得ステージのフィードバック経路中に第１の切替可能な抵抗と第２の切替可能な抵抗とを有する切替式抵抗網と、
第１の固定利得ステージと、
第２の固定利得ステージと
を更に含み、
前記複数のディジタル出力値のうちの第１のディジタル出力値が、前記第１の切替可能な抵抗を前記フィードバック経路内へと切り替え、
前記複数のディジタル出力値のうちの第２のディジタル出力値が、前記第２の切替可能な抵抗を前記フィードバック経路内へと切り替え、
前記複数のディジタル出力値のうちの第３のディジタル出力値が、前記第１の固定利得ステージをバイパスさせ、
前記複数のディジタル出力値のうちの第４のディジタル出力値が、前記第２の固定利得ステージをバイパスさせる、
請求項１０に記載の光受信器。
【請求項１３】
前記出力電圧信号からクロック信号を生成するクロック生成回路を更に含む、請求項１０に記載の光受信器。
【請求項１４】
前記ディジタル自動利得制御回路が、前記クロック信号から第２のクロック信号及び第３のクロック信号を生成する第２のクロック生成回路を更に含み、前記ボトム検出器回路が前記第２のクロック信号に従ってリセットされ、前記カウンタが前記第３のクロックに従ってクロックされる、請求項１３に記載の光受信器。
【請求項１５】
該光受信器が、赤外線送受信器内に組み込まれる、請求項１に記載の光受信器。
【請求項１６】
前記赤外線送受信器が、シリコンチップ上に集積化される、請求項１５に記載の光受信器。
【請求項１７】
前記利得セクションの利得を所定期間の後に最大利得に設定するよう構成されたタイムアウトリセット回路を更に含む、請求項１に記載の光受信器。
【請求項１８】
前記利得セクションが、タイムアウトリセット信号及び電源投入リセット信号の一方の後に最大利得に設定される、請求項１７に記載の光受信器。
【請求項１９】
複数のディジタル出力値に結合された論理回路を含むタイムアウトリセット回路を更に含む、請求項１０に記載の光受信器。
【請求項２０】
前記タイムアウトリセット回路が、
第１の端子と電圧基準に接続された第２の端子とを有するコンデンサと、
該コンデンサの前記第１の端子と前記論理回路の出力により制御される電圧基準との間に配設された第１のスイッチと、
前記コンデンサの前記第１の端子とクロック信号により制御される前記電圧基準との間に配設された第２のスイッチと、
前記第１の端子に電流を供給するよう構成された電流源と
を含む、請求項１９に記載の光受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、赤外線受信器のための自動利得制御回路に関するものである。
【背景技術】
【０００２】
光伝送システムは様々な用途で使用されている。幾つかの用途では、光ファイバ上で伝搬される光信号でデータが伝送される。別の用途では、自由空間を介して光受信器へ光信号が伝送される。かかるシステムの例が、Infrared Data Association (IrDA)通信規格で規定されている。該IrDA通信規格は、コンピュータ、パーソナルディジタルアシスタント、及び携帯電話といった電子装置における赤外線データポートを設計する際に使用される。
【０００３】
該IrDA通信規格を用いた装置間のIRデータ伝送は、一般に約100kbps〜16Mbpsの通信速度で情報を伝送する。より高いビットレートでは、信号の完全性に適応させるためにより多くの帯域幅が必要となる。IrDA仕様は、約０メートルから約１メートル離れた２つのノード（電子装置）間の光通信リンクをサポートする。場合によっては、送信側装置の低電力出力のため、ノード間距離が20cm未満に制限される。
【０００４】
IR受信器は一般に、光学的なデータ信号を１又は２以上の利得ステージによって増幅された電気的なデータ信号へと変換する光検出器を有する。該電気信号は比較器に供給され、該比較器が、該電気信号をしきい値電圧と比較して、光パルスが受信されたか否かを判定する。例えば、電気信号の振幅がしきい値電圧よりも大きい場合に、該比較器に接続されたパルス生成器が受信データ出力パルスを提供する。利得ステージの何れか１つが、飽和した場合、又はデータ信号を適切なレベルに維持するには利得が不十分である場合には、情報を損失し得る。
【０００５】
比較器に提供された電気信号の振幅がしきい値電圧に近い場合には、ジッタは、受信データ出力信号を（例えばデータパルス（データ１）をデータ０として現させることにより）破損させ得るものとなる。これと類似した問題が飽和時に生じ、データ０状態が、しきい値電圧を超え又はしきい値電圧に十分に接近していると、ジッタが、データ０をデータパルス（データ１）として現させ得る。
【０００６】
弱い及び／又は離れたIR送信器、並びに強い及び／又は近くのIR送信器から送信されたデータを受信するためには、広いダイナミックレンジを有するIR受信器が望ましい。従来のIR受信器は、アナログ自動利得制御（ＡＧＣ）を用いてデータ出力を所望のレベルに維持する利得制御回路を有している。該受信器内の可変利得増幅器に負フィードバック信号が提供されて、比較器に接続される所望のレベル（振幅）の電気信号が得られる。ＡＧＣが存在しない場合には、受信器の利得により増幅された強い信号強度が飽和し得る。これは、デコーダの仕様を超え得る幅の広いパルス又は歪んだ出力波形を生じさせ、これによりデコーディングエラーが生じるおそれがある。
【０００７】
従来のアナログＡＧＣは、誤差電圧信号を生成するために、入力の揺動の尺度として出力の平均（すなわち直流「ＤＣ」）成分を一般に使用する。伝達インピーダンス（trans-impedance）増幅器（ＴＩＡ）は、光検出器から生成されて電圧信号へと変換された入力電流を検知する。この電圧信号がローパスフィルタへ送られて、出力時間平均電圧Vout.avgが生成される。ＴＩＡの複製は、ゼロ入力電流に対応する基準電圧を確立する。誤差電圧に比例する出力ひいては入力振幅が生成されてフィードバックされる。
【０００８】
アナログＡＧＣを設計する際の問題は、ローパスフィルタのコーナー周波数の選定にある。コーナー周波数が高すぎると、データ波形中の低周波数成分が減衰されずにＲ1−Ｃ1網を通過して出力電圧を時間と共に変化させ、最終的にはデータを破損させることになる。別の見方をすると、光検出器から入力された信号に変化が存在する場合に受信器が必要とされる入力範囲内に整定して動作して良好なエラーレートを有するための攻撃時間（attack time）に注目することができる。攻撃時間とは、誤差制御電圧が特定の電圧に整定するのに要する時間である。該時間は、ローパスフィルタのＲＣ積（RC product）に依存するものである。
【０００９】
ＲＣ積が大きい場合、攻撃時間は長くなり、受信器が出力電圧を必要とされる範囲内に調節するのが完了するまでに、より多くのエラービットが生じることになる。攻撃時間が短いということは、整定時間が短いことを意味するが、これにより各ビット間で制御電圧の変動が生じる可能性があり、これもまたエラーを生じさせ得るものとなる。
【００１０】
ローパスフィルタにおけるコンデンサの変更は、整定／攻撃時間と同様に、信号強度に依存する。ＲＣ値の設定は、データレートと、必要とされる整定・攻撃時間とに依存する。IrDA通信では、その速度は、SIRの場合の100kbps未満からVFIRの場合の16Mbpsとなり得る。このため、アナログＡＧＣにおけるＲＣ積の値は、最適な検出及び整定／攻撃時間のために様々なビットレートについて調節する必要がある。可変リンク距離（一般には本質的に０ｍ〜約１ｍ）もまた信号強度に影響を与える。例えば、発生源が受信器から離れるよう移動する際に比較的強いＩＲ信号は弱くなる。可変リンク距離はまた、受信器における増幅の必要とされるダイナミックレンジに影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、ＩＲと共に用いられる従来のＡＧＣの問題を回避するＩＲ受信器のためのＡＧＣが所望されている。
【課題を解決するための手段】
【００１２】
光受信器は、可変利得ステージを有する利得セクションに接続された光検出器を含む。該利得ステージは出力電圧信号を提供する。ディジタル自動利得制御回路が、該出力電圧信号に接続されて、少なくとも前記可変利得ステージにディジタル出力値を提供する。該ディジタル出力値に従って該可変利得ステージの利得が設定される。
【発明を実施するための最良の形態】
【００１３】
ディジタルＡＧＣは、アナログＡＧＣで生じる問題を回避する。ディジタルＡＧＣの整定／攻撃時間は、ディジタル的に実施することができ、数クロックサイクル以内で整定することができる。特定の実施形態では、整定／攻撃時間は、ビットレートではなく、クロックを生成したデータビットの関数である。設計が最大入力から４サイクル以内に最大利得から最小利得へと整定するものである場合、受信器は、あらゆる入力強度及びデータレートについて４サイクル以内に整定することになる。よって、ディジタルＡＧＣは、効率的で急速な整定／攻撃時間を達成することができ、このため、可変利得セクションの出力信号が指定された範囲内のものとなり、データ転送が迅速に及び少数のエラーで行われることになる。
【００１４】
図１Ａは、本発明の一実施形態によるディジタルＡＧＣ回路102を有する光受信器100を示している。該光受信器100は、２つの固定利得ステージ106と１つの可変利得ステージ110とを有する利得セクション104を含む。該可変利得ステージ110（一般にＴＩＡと呼ばれる）の利得は、可変抵抗112の値（抵抗値）に従って設定される。特定の実施形態では、可変抵抗は、切り替え可能な抵抗値を有する抵抗網である。特定の実施形態では、光受信器は光送信器と共に光送受信器内に組み込まれる。特定の実施形態では、光送受信器はＩＣである。
【００１５】
VBIASは、出力電圧及びＴＩＡバイアスポイント（動作ポイント）の反転入力を設定するＴＩＡの基準電圧である。VBIASはまた、光検出器の逆バイアス電圧を決定するものとなる。該逆バイアス電圧はVDD−VBIASに等しいからである。光検出器の逆バイアス電圧は、ダイオードの接合容量を決定し、それ故、フォトダイオードの速度もまた該逆バイアス電圧の関数となる。設計によっては、VBIASは、バンドギャップ電圧基準源又は抵抗分圧型バンドギャップ電圧基準源のバンドギャップ電圧（VBG）である。VBIASの設定は、フォトダイオードの接合容量に依存する。受信器の最大ビットレートを達成するようにVBIASを選定するのが一般に望ましい。
【００１６】
フォトダイオード等の光検出器114は、矢印116で示す光エネルギーを電気信号Vsinへと変換し、該電気信号が可変利得ステージ110の負入力に供給される。可変利得ステージ110の利得は、ディジタルＡＧＣ回路102からの階段状制御値Vcontによって設定される。該制御値は、可変抵抗112の抵抗値を決定する（すなわち設定する）。換言すれば、可変利得ステージ104の利得は、ディジタル制御値に従って設定される。
【００１７】
利得セクション104の出力VSOUTは、検出回路118,120に接続される。第１の検出回路118はピーク検出器であり、第２の検出器120はボトム検出回路（バレー(valley)検出器又はフロア(floor)検出器としても知られるもの）である。
【００１８】
検出回路は、VSOUTを整流して、VSOUTのピーク（すなわち、パルス又は高データ状態）及びボトム（すなわち、低データ状態）を得る。このピーク値とボトム値との差が信号振幅である。VSOUTは比較器107に接続され、該比較器107は一実施形態ではヒステリシス比較器である。比較器107は、VSOUTをしきい値電圧VTHと比較して、ドライバ109に接続された出力を生成する。該ドライバは、該出力における信号が下流側回路を駆動するのに適したものであることを保証するものである。VSOUTはまた、クロック生成回路122に接続される。該クロック生成回路122は、コンデンサ124及び抵抗126で示す随意選択的なハイパスフィルタと比較器128とを含み、入力データと同期されるクロック信号cklを生成する。
【００１９】
特定の実施形態では、比較器128は、ノイズによるスイッチングを防止するために少量のヒステリシスを有する。このヒステリシスはまた、クロック生成器動作にとって必要となる最小入力強度を設定し、一般にノイズフロアよりも高く設定される。長い一連の（一続きの）０（低データ状態）又は１（高データ状態）が受信された場合には、ディジタルＡＧＣは動作する必要はない。これは、該一連の信号について利得設定を変更する必要がないからである。
【００２０】
該クロック信号は、他のクロック信号clk1,clk2の更なる生成を介して利得の切り替えを同期させるために使用される。一方のクロック信号clk1は、ボトム検出器120内のスイッチ130を制御するために使用される。該スイッチ130は、クロック信号clkが基準及び比較器セクション132の結果にラッチした後に、clk1でボトム検出器120をリセットする。異なるデータビット信号についてのボトム信号のレベルは、互いに異なるものであり、スイッチ130の動作によるボトム検出器120のリセットにより、連続するデータボトムの正しい検出が容易となる。
【００２１】
基準及び比較器セクション132は、ピーク検出回路118から入力VPEAKを受信し、該基準及び比較器セクション132内の基準Ref0,..,RefN又は各比較器Ｃ0,..,ＣMのしきい値電圧を設定して、より精確な基準Ref0,..,RefNをVPEAKから設定できるようにする。光検出器からの入力信号が存在しないとき、該回路内のオフセット電圧を無視する場合には、VPEAKはVBIAS電圧と同じ動作ポイント（すなわちＤＣ動作ポイント）を有することになる。光検出器回路は、検出光のＤＣ成分（太陽光又は屋内照明等の周囲光から生じるもの）を削除し又はフィルタ除去するための回路を有することが多い。しかし、ＤＣ成分の削除は、完全ではなく、それ故、VSOUTにはVBIASと比較して何らかのオフセットが存在するのが普通である。
【００２２】
ピーク検出回路118は、VSOUTのピーク電圧を取得する。VBIASからではなくVPEAKから基準Ref0,..,RefNを導出することにより、より精確な基準電圧が提供される。様々な基準電圧Ref0,..,RefNを得るための単純な抵抗分圧法が図１Ａに示されている。基準電圧RefN,..,Ref1,Ref0はＶPEAKを分割したものである。例えば、Ref0 = R0 / (R0 + R1 +...+ RN)×VPEAKである。代替的な実施形態では、他の方法を使用してVPEAKから一連の基準電圧を生成する。もう１つの電圧基準回路142が図１Ｂに示されている。VPEAKは、バッファ144によりバッファされ、抵抗分圧器RN,...,R1,R0へ提供される。定電流源146が、抵抗分圧器と直列に配設され、抵抗分圧器を通る定電流Iconstを生成する。Iconstは、バンドギャップ電圧VBGから導出され、ここで、Iconst = VBG/RBGである。
【００２３】
基準電圧Ref0,..,RefNは、抵抗値×定電流Iconstの関数である。バンドギャップ電圧基準を用いた定電流源146を使用して生成されたIconstは、温度や電源電圧による影響を比較的受けないものである。
【００２４】
基準電圧は、個々の比較器の反転入力に接続される。該比較器は、ピーク又はボトム値を所望の範囲内に維持するために可変利得ステージ110を出る信号レベルを上下に調節する必要があるか否かを示す特定の論理パターンを生成するよう構成される。ラッチ134は、基準及び比較セクション132の出力に接続される。ボトム検出器120がリセットされる前にラッチ内にビットパターンをラッチするためにクロック信号clkが使用される。
【００２５】
ラッチ134の出力はシーケンシャル論理回路136に接続され、該回路は、特定の実施形態ではカウンタであり、別の実施形態では４ビットシフトレジスタである。ディジタル出力値Vcountは、ラッチ134により出力されるビットパターンに従ってインクリメント又はデクリメントされる。シーケンシャル論理回路136は、clk2によって同期がとられ、次いで可変フィードバック抵抗112の値を変更することにより可変利得ステージ110の利得を切り替える。信号が存在しない場合、又は信号VsinがLOWである場合には、利得が下げられて、利得セクション104の出力VSOUTにおけるスイッチングノイズが最小限にされる。これは、カウンタをリセットするために必要である。
【００２６】
発生し得る２つの状態が存在する。その１つの状態は、VSIN信号が漸進的に低下することであり、もう１つの状態は、VSIN信号が突然に非常に低い値又はゼロに変化することである。利得セクション104の利得が最大利得設定とは異なる設定になっており、及びVSINが漸進的に低下する場合には、ディジタルＡＧＣは、その利得を次に高い利得設定へと上げることになる。VSOUTが低下し続ける場合には、最大利得設定に達するまで次に高い利得設定へと利得を切り替え続けることになる。ディジタルＡＧＣ回路は、クロック生成回路122が入力データと同期したクロック信号clkを生成する限り、動作することが可能である。該クロック信号はVSOUTから生成される。クロック信号clkが生成されない場合には、ディジタルＡＧＣ回路は動作しない。
【００２７】
VSINが非常に低い値又はゼロへと機能を突然（すなわち階段状に）変化させた場合にはクロック信号clkは生成されない。かかる場合、VSOUTは、極めて小さく又はゼロになり、このためクロック信号clkを生成するには不十分なものとなる。タイムアウトリセット（ＴＯＲ）回路180は、Vcount及びclk1からの入力を受容して、タイムアウト遅延の開始を検出する。該タイムアウト遅延は、利得設定がVcount信号からの最大値でなく、クロック生成回路122からのクロックclk1が存在しない場合にのみ開始する。タイムアウト遅延は、clk1信号により再トリガすることが可能である。
【００２８】
タイムアウト遅延の終わりに、HIGH信号がＴＯＲ回路180により生成されることになる。該ＴＯＲ回路180からのHIGH信号は、ＯＲゲート140の入力に結合される。該ＯＲゲート140の他方の入力は、電源オンリセット（ＰＯＲ）信号に接続される。ＯＲゲートのHIGH出力は、カウンタ136をリセットさせて、利得セクション104を最大利得に設定するものとなる。
【００２９】
シーケンシャル論理回路136は、可変利得ステージがその利得を設定するために用いることができるディジタル出力値を生成するシフトレジスタその他の論理回路である。換言すれば、特定の用途のために選択されたカウンタ回路のタイプは、選択された可変利得ステージがデコードすることができるディジタル出力を提供するものである。
【００３０】
図１Ｃは、本発明の一実施形態による集積化されたディジタルＡＧＣ回路150の一部を示している。該ディジタルＡＧＣ回路150は、例えば、シリコンチップ上のＩＣの一部として作製される。特定の実施形態では、ディジタルＡＧＣ回路150は、集積化されたＩＲ送受信器チップの一部である。可変利得増幅器（例えば図１Ａの符号104,110を参照）を有する利得ステージからのＶSOUT信号が、演算増幅器（ＯＰＡＭＰ）154によりバッファされる。ＯＰＡＭＰ154の出力Ｖbuf_Soutは、３つのブロック、すなわち、ピーク検出回路156、ボトム検出回路158、及びクロック生成回路160へと供給される。ピーク検出回路156はホールディングキャパシタ157を含む。ハイパスフィルタが使用されて、Ｖbuf_SoutのＤＣ成分が除去され、比較器162の出力にパルスが生成される。特定の実施形態では、バンドギャップ電圧からＶBIASが生成される。特定の実施形態では、ハイパスフィルタは約150kHzのカットオフ周波数を有する。この周波数は、中間赤外線（ＭＩＲ：Mid Infrared）及び高速赤外線（ＦＩＲ：Fast Infrared）データ受信に関するディジタルＡＧＣ回路の良好な動作を提供する。特定のＩＲ送受信器では、低速赤外線（ＳＩＲ：Slow Infrared）モードでディジタルＡＧＣ回路は使用されない。これは、ＳＩＲモードではワンショット回路を使用できるからである。ワンショット回路は、入力の放射照度が増大した際にパルス幅が広くなる効果を除去する。ワンショット回路は、ディジタルＡＧＣを必要としない。代替的には、ディジタルＡＧＣはＳＩＲモードで使用される。
【００３１】
検出回路156からのピーク電圧ＶPEAK、及び検出回路158からのボトム電圧Ｖbotは、基準及び比較器セクション166に結合される。ピーク電圧ＶPEAKは、高しきい値電圧ＶTH及び低しきい値電圧ＶTL1を生成する抵抗分圧器168に結合され、それらしきい値が、比較器170,172を使用してＶBOTと比較される。比較器170,172の出力は、カウンタ176に結合されたラッチ回路174に結合される。該カウンタは、一連の出力Unity,SW,MID,MINを生成し、電源投入時にリセットされる。
【００３２】
クロック生成回路160により生成されるクロック信号clkは、別のクロック生成回路164に結合され、該クロック生成回路164が該クロック信号clkに従って別のクロック信号clk1,clk2を生成する。クロック信号clkの立ち下がりエッジは、比較器170,172の出力UPGAIN,DOWNGAINをラッチ174内にラッチするために使用される。バンドギャップ基準電圧ＶBIASは、clk1により制御されるスイッチ178を介してボトム検出回路158の出力に結合される。clk1は、基準及び比較器セクション166の出力UPGAIN,DOWNGAINをラッチ174内にラッチした後の次のボトム検出を見越してＶBIASにリセットするために使用される。
【００３３】
カウンタ出力Unity,SW,MID,MINは、タイムアウトリセット（ＴＯＲ）回路180に接続される。該タイムアウトリセット回路180は、光検出器から受信した信号が小さすぎてクロック生成回路160からクロック信号clkを生成することができず且つ利得が最大でないときにのみアクティブになる。この状態は、データ転送が終了したこと又はＩＲリンクから受信器を取り外したこと等により、データ伝送が完了したことを示している。ＴＯＲ回路180は、ＡＧＣ回路の利得を最大値へとリセットして、次のデータ送信のための準備が完了するようにする。ＡＧＣ回路の利得は、ＯＲゲート140においてＰＯＲ信号が受信された場合にも最大に設定される。
【００３４】
Unity,SW,MID,MINは、組み合わせ論理回路182に結合される。該組み合わせ論理回路182は、利得が最大になっていることをUnity,SW,MID,MIN信号が示している（例えばUnity,SW,MID,MINが全てゼロである）場合にのみ出力184にHIGH信号を生成し、それ以外の利得状態（すなわち他のカウンタ出力パターン）では出力184はLOWになる。該出力184はスイッチ186を制御する。出力184がHIGH（ＶON）になるとスイッチ186（特定の実施形態ではｎチャネルＭＯＳＦＥＴ）がターンオンしてコンデンサ192をLOWへプルする。ＡＧＣ回路の利得が最大でない場合には、ＶONはLOWであり、スイッチ186はオフである。
【００３５】
ここで、利得制御は第２のクロック信号clk1に委ねられる。該第２のクロック信号clk1は、光検出器信号ＶSINから生成された（導出された）第１のクロック信号clkから生成される。該クロック信号clk1はもう１つのスイッチ188に接続される。HIGH clk1信号は、スイッチ188をターンオンさせ、コンデンサ192をLOWへプルする。ＶSINがクロック信号clk,clk1を生成するだけの十分な強度を有する限り、コンデンサ192は、各パルスでリセットされ又は各パルスで再トリガされることになる。入力ＶSOUTが非常に小さく又はゼロである場合にはクロック信号clkは生成されない。クロック信号clk1は、クロック信号clkから導出されるため、これもまた存在しないことになる。利得設定が最大でない場合、スイッチ186,188はオフになる。コンデンサ192は電流源190からの充電を開始する。該コンデンサ192の両端の電圧がＶBIASよりも小さい場合には、比較器196のＴＯＲ出力はLOWになる。
【００３６】
ＴＯＲ遅延は、該遅延が、１データフレーム（パッケージ）の終わりと次のデータフレームの始まりとの間の時間よりも長くなるように設計される。これにより、２つの隣接するフレーム間における利得のリセットが防止される。こうすることにより、後続するフレームにおける不必要な利得のスイッチングの発生が防止される。様々なＩＲシステムが動作する環境では、低速のシステムが存在する中で高速のシステムを動作させる（低速のシステムと共存させる）ことができることが望ましい。IrDAシステム（IrDA物理層仕様バージョン1.4のセクション5.2を参照）では、高速システムの送信器と受信器との間で速度コネクションが一旦確立されると、該高速システムは、低速システムを沈黙させるために、該コネクションが続く限り、500ms毎に少なくとも１回シリアル赤外線相互作用パルス（ＳＩＰ：Serial infrared Interaction Pulse）を発しなければならず、さもないと、その結合を低速システムが妨害することになる。IrDAシステムで使用されるＴＯＲリセット時間は好適には少なくとも500msである。
【００３７】
コンデンサ192の電圧が充電されて上昇すると、該電圧はＶBIASを超えることになる。これが発生すると、ＴＯＲ出力がLOWからHIGHへと変化する。ＴＯＲがHIGHになると、カウンタ176のＲＳＴがHIGHになって該カウンタ176をリセットさせる。ＯＲゲート140は、カウンタ176がＰＯＲ又はＴＯＲの何れかでリセットされるよう使用される。タイムアウト遅延は、ＶBIAS、電流源190からの定電流Ｉ、及びコンデンサ192のキャパシタンスＣによって決定される。タイムアウト遅延は（Ｃ／Ｉ）×ＶBIASに等しい。
【００３８】
図２は、本発明の一実施形態によるディジタル光受信器200の一部を示している。利得セクション204は、１つの可変利得ステージ210と２つの固定利得ステージ206,208とを有している。各固定利得ステージ206,208は、可変利得ステージ210の出力とＶSOUTとの間に組み合わされた利得「49」が存在するように「7」の利得ステップを提供する。
【００３９】
図１Ｃを参照する。ピークとボトム電圧との差はＶSOUTの電圧振幅である、ということに留意されたい。ＶBOTは、２つの基準、すなわち、0.1ＶPEAK（ＶTL）及び 0.9ＶPEAK（ＶTH）に対して比較される。ＶSOUTの最大の許容可能な揺動は、出力の飽和を無視すると、ＶPEAKである。ＶSOUTが、ＶPEAKの0.9倍又はそれ以上の振幅を有している（図１Ｃに示すＶTL基準比較器172がアクティブにされることを意味する）場合には、固定利得ステージのうちの一方をバイパスさせることにより利得を一層低い利得へと切り替えられ、これにより、組み合わされた利得が当初の組み合わされた利得の１／７に低下する。この切り替えが生じると、ＶSOUTの新たな振幅は、0.9／７ＶPEAKとなり、すなわち、0.128ＶPEAKとなる。この新たなＶSOUTは、0.1ＶPEAKよりも高く、これは、図１ＣのＶTH基準比較器170がアクティブにされないことになることを意味している。
【００４０】
同様に、ＶSOUT信号がＶPEAKの振幅の0.1倍又はそれ以下になる場合には、図１ＣのＶTH基準比較器170はアクティブにされることになる。利得の増大が必要とされ、このため、固定利得ステージが切り替えられて最初の７倍高い利得が加えられる。利得ステージを切り替えた後、ＶSOUTの新たな振幅は、0.1×７ＶPEAK、すなわち、0.7ＶPEAKとなり、これは0.9ＶPEAKよりも小さい。この状態では、図１ＣのＶTL基準比較器172はアクティブにされないことになる。このため、ヒステリシスが提供され、これにより利得の切り替えを開始させることによるノイズ又は信号ジッタが防止される。ＶTLを0.1ＶPEAKに設定することにより、ＶPEAKと比較してＶSOUTにおける出力ステージの飽和が一層小さくなる。
【００４１】
可変利得ステージ210の利得は、切替式の抵抗網211により提供されるフィードバックの量により決定される。代替的な実施形態では、固定利得ステージは、複数の異なる量の利得を有している。
【００４２】
切替式抵抗網211は、切り替えられることのない第１の抵抗213、フィードバック経路の内外へと選択的に切り替えられる第２の抵抗215、及びやはりフィードバック経路の内外へと選択的に切り替えられる第３の抵抗217を有する。特定の実施形態では、第１の抵抗213は約28KΩの抵抗値を有し、第２の抵抗215は約4.67KΩの抵抗値を有し、第３の抵抗217は約0.67KΩの抵抗値を有する。第２及び第３の抵抗がフィードバック経路外へ切り替えられると、フィードバック抵抗値は第１の抵抗の抵抗値28KΩとなる。第２及び第３の抵抗の一方がフィードバック経路内に切り替えられると、そのフィードバック抵抗値は、フィードバック経路中の２つの抵抗の並列的な組み合わせとなる。第２及び第３の抵抗が両方ともフィードバック経路内へと切り替えられると、フィードバック抵抗値は３つ全ての抵抗の並列的な組み合わせとなる。このため、４つの異なるフィードバック抵抗値、ひいては可変利得ステージ210からの４つの異なる利得値を、利用することが可能となる。実施形態によっては、考え得る全ての利得値が使用されるのではなく、例えば、４つの考え得る利得値のうちの３つのみが使用される。代替的な実施形態では、２つの抵抗のみが配設され、別の実施形態では４つ以上の抵抗が配設される。更に別の実施形態では、フィードバック経路が可変抵抗を含む。上記の抵抗値は単なる例示である。別の実施形態では、第１の抵抗もまた切り替え可能なものとなる。
【００４３】
図１Ｂ及び図２を参照する。カウンタ176の出力MID,MIN出力は、抵抗網211内のスイッチ216,218を制御する。ラッチ174は、表１に示すようにＶbotに従って動作する。
【００４４】
【表１】
2006270969.tif 000003
【００４５】
ラッチ出力UPGAIN,DOWNGAINはカウンタ176に結合される。clk2がHIGHになると、カウンタの値を増減させる必要がある場合に、ラッチ174の出力がカウンタ176の出力を変化させることになる。特定の実施形態ではカウンタは４ビットシフトレジスタであるが、他のタイプのカウンタを代替的な実施形態で使用することが可能である。電源投入はカウンタ値を初期状態にリセットする。様々な利得に対応するカウンタの出力を表２に示す。
【００４６】
【表２】
2006270969.tif 000004
【００４７】
カウンタ176の出力Sw,Unityは、スイッチ220,222を動作させる。アクチュエーティングスイッチ222（Unity=1）は、固定利得ステージ208をバイパスさせることにより利得セクション204の全体的な利得を低下させ、アクチュエーティングスイッチ220（Sw=1）は、固定利得ステージ206をバイパスさせることにより利得セクションの全体的な利得を更に低下させる。
【００４８】
同様に、MID=1の場合には、抵抗網211内の第２の抵抗215がフィードバック経路内へと切り替えられて、フィードバック抵抗が低下し、このためフィードバックが増大し、及び可変利得ステージ210の利得が、第１の抵抗213及び第２の抵抗215の並列的な組み合わせへと低下する。MIN=1の場合には、第３の抵抗がフィードバック経路内へと切り替えられて、フィードバック抵抗が更に低下し、及び利得が低下する。代替的な実施形態では、第２の抵抗は、第３の抵抗よりも低い抵抗値を有し、又は第３の抵抗と同じ抵抗値を有する。
【００４９】
図２に関連して表２を参照すると、利得セクション204の最大利得は、両方の固定利得ステージが全体的な利得に寄与している場合に生じ、可変利得ステージへの最小のフィードバックは可変利得ステージからの最大の利得を提供する。１つの固定利得ステージを、次いで別の固定利得ステージを切り替えにより漸進的に除外し、次いで２ステップで可変利得ステージへのフィードバックを増大させることにより、一層小さな利得が達成される。同様に、全体的な利得が逆のカウント方向で増大される。このため、利得セクション204の全体的な利得は、カウント値が変化する際に変化する。利得セクション204は、４データパルスのみで最大利得状態から最小利得状態へと切り替えることができる（電源投入時に状態1が設定される）。表２に示す利得値は単なる例示である。
【００５０】
IrDAシステムでは、データが送信される前にパルスのプリアンブルが送られる。ディジタル光受信器200は、光信号のプリアンブル内で最終的な切り替え状態（すなわち利得状態）を達成することが可能であり、これによりデータ損失が防止される。代替的なカウンタ及び／又は利得セクションは、より多数の又は少数の状態、及び／又は異なる利得シーケンスを提供する。例えば、代替的な実施形態では、固定利得ステージが切り替えにより除外される前にフィードバック抵抗が低下される。
【００５１】
図３は、一実施形態によるディジタルＡＧＣの入力及び出力信号のグラフである。特定の実施形態では、該ディジタルＡＧＣは実質的に図１Ｃに符号160で示したものと同様であり、該グラフは図１Ｂを参照して説明したものとなる。ピーク検出器156及びボトム検出器158は、各データパルス信号のピーク及びボトムをサンプリングするために使用される。基準及び比較器セクション166内の抵抗分圧器168は、ホールディングキャパシタ157と協働して、基準電圧ＶTH,ＶTLを、選択されたＲＣ時定数を用いて設定する。特定の実施形態では、ＶTHがＶPEAKの0.9倍に設定され、及びＶTLがＶPEAKの0.1倍に設定されて、利得が次のレベル（すなわち次のフィードバック値、図２参照）に切り替えられる際に次のデータパルスＶSOUTのボトムがＶTHとＶTLとの間になることが確実にされる。ＡＧＣの利得が最大である場合には、ＶSOUTを0.1ＶPEAK未満にすることができ、ＡＧＣの利得が最小である場合には、ＶSOUTを0.9ＶPEAKよりも大きくすることができる。
【００５２】
特定の実施形態では、利得セクション（例えば図２の符号204を参照）は、可変利得ステージ（図２の符号210を参照）に続いて固定利得ステージ（図２の符号206,208を参照）を有する。図１Ｃを参照すると、ＶSOUT信号がＯＰＡＭＰ154によりバッファされてＶBUF_SOUTが生成される。ＶBUF_SOUTは、ＤＣ成分を除去するＨＰＦフィルタを通過して、平均電圧としてＶBIASを有するＶSOUT_HPFが生成される。該ＶSOUT_HPFは、比較器162に結合され、該比較器162はクロック信号clkを生成する。該クロック信号clkは、別のクロック生成回路164に結合される。クロック信号clkの立ち下がりエッジから第２のクロック信号clk1が生成され、該第２のクロック信号clk1の立ち下がりエッジから第３のクロック信号clk2が生成される。
【００５３】
クロック信号clkの立ち上がりエッジは、制御信号UPGAIN,DOWNGAINをラッチ回路174（特定の実施形態ではＤフリップフロップが使用される）内にラッチする。第２のクロック信号clk1のHIGHレベルは、スイッチ178をターンオン（クローズ）させ及びＶBOT出力をＶBIAS（入力光信号が存在しないときのＤＣ電圧）へとリセットするために使用される。カウンタ176は、第２のクロック信号clk1の立ち下がりエッジにより生成された信号clk2の立ち上がりエッジで状態を変化させる。
【００５４】
ピーク検出回路156は、ＶBUF_SOUTのピーク電圧であるＶPEAKを生成する。ボトム検出回路158は、ＶBUF_SOUTのボトムを検出して十分な長さにわたりホールドして、比較器170,172の出力が安定しclk信号の立ち下がりエッジでその出力UPDAIN,DOWNGAINをラッチ174にラッチできるようにする。第２のクロック信号clk1のHIGHは、次のサイクルのためにＶBOTをリセットするものとなる。
【００５５】
図４は、カウンタとして４ビットシフトレジスタを用いた本発明の一実施形態による状態図400を示している。各状態の論理レベルは表２に示されている。電源投入時には、カウンタを初期状態（状態１）へと初期化するリセット信号が存在することになる。状態１において、ＡＧＣ回路は最高の利得を有する。図１Ｃを参照すると、カウンタ176は、その現在の状態を、制御信号UPOUT,DOWNOUTにそれぞれ応じて次の状態又は前の状態へと移動させ、また、何れの制御信号も生成されていない（例えば、UPOUT=DOWNOUT=0の）場合には、その現在の状態にとどまる。DOWNOUT=0かつUPOUT=1の場合には、カウンタは、既に状態１（最大利得）になっていない限り、前の状態に戻る（既に状態１（最大利得）になっている場合にはその現在の状態にとどまる）。換言すれば、UPOUT=1のとき、利得状態はインクリメントする。
【００５６】
DOWNOUT=1であり、かつUPOUT=0である場合には、カウンタは、既に状態５にない限り、次の状態へとデクリメントする。換言すれば、DOWNOUT=1のとき、利得状態はデクリメントする。この実施形態では、UPOUT,DOWNOUTが両方とも１である場合は、比較器が信号を生成しないため無効である。これは、ピーク電圧が、ＶTLよりも低く、同時にＶTHよりも高い、ということがあり得ないからである。他の実施形態では、代替的な状態及び論理値を使用することが可能である。カウンタ176は、電源投入リセット（ＰＯＲ）又はタイムアウトリセット（ＴＯＲ）で初期状態「状態１」へとリセットされる。
【００５７】
本発明の好適な実施形態を詳細に説明してきたが、当業者であれば、特許請求の範囲に記載の本発明の範囲から逸脱することなく、それら実施形態に対する修正及び適応を行うことが可能である、ということは明らかである。
【図面の簡単な説明】
【００５８】
【図１Ａ】本発明の一実施形態によるディジタルＡＧＣ回路を有する光受信器を示している。
【図１Ｂ】本発明の一実施形態による電圧基準回路を示している。
【図１Ｃ】本発明の一実施形態による組込型ディジタルＡＧＣ回路を示している。
【図２】本発明の一実施形形態によるディジタル光受信器の一部を示している。
【図３】一実施形態によるディジタルＡＧＣ回路の入力及び出力信号を示すグラフである。
【図４】４ビットシフトレジスタをカウンタとして使用した本発明の一実施形態による状態図である。
【符号の説明】
【００５９】
100      光受信器
102      ディジタルＡＧＣ回路
104      利得セクション
106      固定利得ステージ
109      ドライバ
110      可変利得ステージ
112      可変抵抗
114      光検出器
118      ピーク検出回路
120      ボトム検出器
122      クロック生成回路
124      コンデンサ
126      抵抗
128      比較器
130      スイッチ
132      基準及び比較器セクション
【図１Ａ】
2006270969.tif 000005
【図１Ｂ】
2006270969.tif 000006
【図１Ｃ】
2006270969.tif 000007
【図２】
2006270969.tif 000008
【図３】
2006270969.tif 000009
【図４】
2006270969.tif 000010