(57)【要約】【課題】プログラム速度が均一なＮＡＮＤ型フラッシュメモリ素子を提供する。【解決手段】複数のビットラインそれぞれに接続される第１選択トランジスタと、共通ソースラインに接続される第２選択トランジスタと、前記第１選択トランジスタそれぞれと前記第２選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち一番目のワードラインに接続される第１グループのメモリセルと最後のワードラインに接続される第２グループのメモリセルのサイズが、前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第３グループのメモリセルのサイズより大きいことを特徴とする。【選択図】図４
2006313873.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリ素子において、
複数のビットラインそれぞれに接続される第１選択トランジスタと、
共通ソースラインに接続される第２選択トランジスタと、
前記第１選択トランジスタそれぞれと前記第２選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、
前記複数のワードラインのうち一番目のワードラインに接続される第１グループのメモリセルと最後のワードラインに接続される第２グループのメモリセルのサイズが前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第３グループのメモリセルのサイズより大きいことを特徴とする、不揮発性メモリ素子。
【請求項２】
前記第１グループのメモリセルのサイズが前記第３グループのメモリセルのサイズより１０％〜１３％さらに大きく、前記第２グループのメモリセルのサイズが前記第３グループのメモリセルのサイズより１２％〜１５％さらに大きいことを特徴とする、請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１グループのメモリセルは前記第２選択トランジスタに隣接しており、前記第２グループのメモリセルは前記第１選択トランジスタに隣接していることを特徴とする、請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１グループのメモリセルは前記第１選択トランジスタに隣接しており、前記第２グループのメモリセルは前記第２選択トランジスタに隣接していることを特徴とする、請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記複数のメモリセルは、マルチレベルセルであることを特徴とする、請求項１に記載の不揮発性メモリ素子。
【請求項６】
ＮＡＮＤフラッシュメモリ素子において、
複数のビットラインそれぞれに接続される第１選択トランジスタと、
共通ソースラインに接続される第２選択トランジスタと、
前記第１選択トランジスタそれぞれと前記第２選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、
前記複数のワードラインのうち最後のワードラインに接続される第１グループのメモリセルのサイズが前記最後のワードラインを除いた残りのワードラインそれぞれに接続される第２グループのメモリセルのサイズより大きいことを特徴とする、不揮発性メモリ素子。
【請求項７】
前記第１グループのメモリセルのサイズは、前記第２グループのメモリセルのサイズより１２％〜１５％さらに大きいことを特徴とする、請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１グループのメモリセルは、前記第１選択トランジスタに最も隣接していることを特徴とする、請求項６に記載の不揮発性メモリ素子。
【請求項９】
前記第１グループのメモリセルは、前記第２選択トランジスタに最も隣接していることを特徴とする、請求項６に記載の不揮発性メモリ素子。
【請求項１０】
前記複数のメモリセルは、マルチレベルセルであることを特徴とする、請求項６に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に係り、特に、プログラム速度が均一なＮＡＮＤ型フラッシュメモリ素子に関する。
【背景技術】
【０００２】
フラッシュメモリとは、電源が遮断されたときにデータを保管することが可能な不揮発性メモリの一つであって、電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能の不要な素子をいう。ここで、プログラムとはデータをメモリセルに書き込む動作をいい、消去とはデータをメモリから削除する動作をいう。このようなフラッシュメモリ素子は、セルの構造および動作条件によってＮＯＲフラッシュとＮＡＮＤフラッシュに大別される。ＮＯＲ型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子ＶＳＳに連結されて任意のアドレスに対するプログラムおよび消去が可能であり、高速動作を要求する応用分野に主に使用されている。これに対し、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルトランジスタが直列に連結されて１本のストリング(string)を構成し、１本のストリングがソースとドレインに連結されている構造であって、高集積データ保管応用分野で主に使用される。
【０００３】
図１はＮＡＮＤ型フラッシュメモリ素子の単位セルストリングの構造を示すレイアウト図である。
【０００４】
図１を参照すると、ＮＡＮＤ型フラッシュメモリ素子の単位セルストリングは、共通ソースライン（図示せず）に連結されるソース選択トランジスタＳＳＴ、ビットライン（図示せず）に連結されるドレイン選択トランジスタＤＳＴ、およびソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に接続されるメモリセルＭＣ０〜ＭＣ３１を含む。そして、ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続され、ソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続され、メモリセルＭＣ１〜ＭＣ３１の各ゲートはワードラインＷＬ０〜ＷＬ３１にそれぞれ接続される。
【０００５】
ここで、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に連結されるメモリセルＭＣの個数は、デバイスおよび密度を考慮して１６個、３２個また６４個にする。
【０００６】
図１のような単位セルストリング構造において、一番目のワードラインＷＬ０と最後のワードラインＷＬ３１に接続されるメモリセルＭＣ０、ＭＣ３１のプログラム速度は、他のメモリセルＭＣ１〜ＭＣ３０のプログラム速度より遅くなる。その理由は、一番目のワードラインＷＬ０がソース選択ラインＳＳＬに隣接しており、最後のワードラインＷＬ３１がドレイン選択ラインＤＳＬに隣接しているためである。
【０００７】
さらに説明すると、プログラム動作の際には、選択されていないワードラインにはプログラム禁止電圧Ｖｐａｓｓが印加されるが、これに対し、ソース選択ラインＳＳＬには接地電圧ＶＳＳが印加され、ドレイン選択ラインＤＳＬには電源電圧ＶＣＣが印加される。すると、メモリセルＭＣ０、ＭＣ３１がソース選トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位によって干渉を受け、メモリセルＭＣ０、ＭＣ３１のプログラム速度が他のメモリセルＭＣ１〜ＭＣ３０のプログラム速度より遅くなる。
【０００８】
図２は各ワードラインによるしきい値電圧を示すグラフであるが、しきい値電圧が低いというのは、プログラム速度が遅いことを意味する。
【０００９】
図２に示すように、ドレイン選択ラインＤＳＬに最も隣接している最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のしきい値電圧Ｖｔが最も低く、ソース選択ラインＳＳＬに最も隣接している一番目のワードラインＷＬ０に接続されたメモリセルＭＣ０がその次に低いことが分かる。
【００１０】
上述したように、特定のメモリセル（例えば、ＤＳＴとＳＳＴに隣接しているＭＣ０とＭＣ３１）のしきい値電圧が他のメモリセルＭＣ１〜ＭＣ３０より低ければ、ＮＡＮＤ型フラッシュメモリ素子のプログラム速度が不均一になり、チップ内のしきい値電圧分布が広くなって、ＮＡＮＤ型フラッシュメモリ素子の性能を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、ワードラインそれぞれに接続されるメモリセルのうち、ソース選択ラインに最も隣接しているワードラインに接続される第１グループのメモリセルと、ドレイン選択ラインに最も隣接しているワードラインに接続される第２グループのメモリセルのプログラム速度を向上させるＮＡＮＤ型フラッシュメモリ素子を提供することにある。
【００１２】
また、本発明の他の目的は、ワードラインそれぞれに接続されるメモリセルのうち、ドレイン選択ラインと最も隣接している最後のワードラインに接続されるメモリセルのプログラム速度を向上させるＮＡＮＤ型フラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１観点に係るＮＡＮＤ型フラッシュメモリ素子は、複数のビットラインそれぞれに接続される第１選択トランジスタと、共通ソースラインに接続される第２選択トランジスタと、前記第１選択トランジスタそれぞれと前記第２選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち一番目のワードラインに接続される第１グループのメモリセルと最後のワードラインに接続される第２グループのメモリセルのサイズが、前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第３グループのメモリセルのサイズより大きいことを特徴とする。
【００１４】
また、本発明の第２観点に係るＮＡＮＤフラッシュメモリ素子は、複数のビットラインそれぞれに接続される第１選択トランジスタと、共通ソースラインに接続される第２選択トランジスタと、前記第１選択トランジスタそれぞれと前記第２選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち最後のワードラインに接続される第１グループのメモリセルのサイズが、前記最後のワードラインを除いた残りのワードラインそれぞれに接続される第２グループのメモリセルのサイズより大きいことを特徴とする。
【発明の効果】
【００１５】
上述したように、本発明によれば、ソース選択ラインとドレイン選択ラインに隣接している一番目のワードラインと最後のワードラインに接続されるメモリセルのしきい値電圧を高くして全体メモリセルのプログラム動作速度を均一にし、プログラムしきい値電圧の分布を狭めることができる。
【００１６】
また、ソース選択ラインまたはドレイン選択ラインに隣接している最後のワードラインに接続されるメモリセルのしきい値電圧を高くしてプログラムしきい値電圧の分布を狭めることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。図面上において、同一の参照符号は同一の部材を示す。
【００１８】
図３は本発明に係るＮＡＮＤ型フラッシュメモリ素子の全体セルストリング構造を示す図である。
【００１９】
図３を参照すると、ＮＡＮＤ型フラッシュメモリ素子は、３２個のメモリセルを１本のストリングにしてＮ個のセルストリング１０−０〜１０−ｎを含む。メモリセル（例えばＭＣ０）は、１本のワードラインＷＬ０によって制御され、一つのページ、すなわちメモリセルのグループを形成する。セルストリング１０−０〜１０−ｎそれぞれは、共通ソースラインＣＳＬに接続されるソース選択トランジスタＳＳＴと、ビットラインＢＬ０〜ＢＬｎそれぞれに接続されるドレイン選択トランジスタＤＳＴと、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列に接続されるメモリセルＭＣ０〜ＭＣｎとを含む。そして、ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続され、ソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続され、メモリセルＭＣ０〜ＭＣ３１のゲートそれぞれは第１〜第３１ワードラインＷＬ０〜ＷＬ３１に接続される。
【００２０】
ここで、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間には８個、１６個、３２個または６４個などのメモリセルが直列に接続される。
【００２１】
図４（ａ）および図４（ｂ）は、本発明の第１観点からみた好適な実施例であって、図３のＮＡＮＤ型フラッシュメモリ素子のセルストリング１０−０〜１０−ｎの一つの単位セルストリングのレイアウトおよび工程断面図である。
【００２２】
図４（ａ）および図４（ｂ）に示すように、ワードラインとワードライン間の間隔はお互い同一であるが、メモリセルＭＣ０〜ＭＣ３１のサイズは全て同一ではない。ドレイン選択ラインＤＳＬに最も隣接している最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１とソース選択ラインＳＳＬに最も隣接しているワードラインＷＬ０に接続されるメモリセルＭＣ０が他のメモリセルＭＣ１〜ＭＣ３０より大きく形成されている。このように形成した理由は、一番目のワードラインＷＬ０に接続されたメモリセルＭＣ０と最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度を向上させるためである。
【００２３】
このようにソース選択ラインＳＳＬに最も隣接しているワードラインＷＬ０に接続されるメモリセルＭＣ０のサイズとドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１に接続されるメモリセルＭＣ３１のサイズが大きくなれば、メモリセルＭＣ０、ＭＣ３１のしきい値電圧Ｖｔが高くなるため、メモリセルＭＣ０、ＭＣ３１のプログラム速度が他のメモリセルＭＣ１〜ＭＣ３０より相対的に遅くなることを防止することができる。
【００２４】
この際、最後のワードラインＷＬ３１に接続されるメモリセルＭＣ３１は、他のメモリセルＭＣ０〜ＭＣ３０より１２％〜１５％程度さらに大きく形成され、一番目のワードラインＷＬ０に接続されるメモリセルＭＣ０は、他のメモリセルＭＣ１〜ＭＣ３０より１０％〜１３％程度さらに大きく形成される。
【００２５】
上述したように、一番目のワードラインＷＬ０と最後のワードラインＷＬ３１に接続されるメモリセルＭＣ０、ＭＣ３１のサイズが他のメモリセルＭＣ１〜ＭＣ３０のサイズより大きければ、メモリセルＭＣ０、ＭＣ３１のしきい値電圧Ｖｔが他のメモリセルＭＣ１〜ＭＣ３０のように高くなって、全体プログラムしきい値電圧の分布が狭くなる。セルＭＣ０、ＭＣ３１のしきい値電圧Ｖｔが高くなると、メモリセルＭＣ０、ＭＣ３１のプログラム速度が増加して、これらのセルＭＣ０、ＭＣ３１のプログラム速度が他のメモリセルＭＣ１〜ＭＣ３０のプログラム速度とほぼ同じになる。
【００２６】
図４（ａ）および図４（ｂ）ではソース選択ラインＳＳＬに最も隣接しているワードラインＷＬ０が一番目に相当するワードラインであるが、もしソース選択ラインＳＳＬに隣接しているワードラインＷＬ０が最後に相当するワードラインであり、ドレイン選択ラインＤＳＬに隣接しているワードラインＷＬ３１が一番目に相当するワードラインであれば、ワードラインＷＬ０に接続されるメモリセルＭＣ０が他のメモリセルＭＣ１〜ＭＣ３０より１２％〜１５％程度さらに大きく形成され、ワードラインＷＬ３１に接続されるメモリセルＭＣ３１が他のメモリセルＭＣ１〜ＭＣ３０より１０％〜１３％程度さらに大きく形成される。
【００２７】
図５（ａ）および図５（ｂ）は本発明の第２観点からみた好適な実施例であって、図３のＮＡＮＤ型フラッシュメモリ素子のセルストリング１０−０〜１０−ｎのうち１本の単位セルストリングの別のレイアウトおよび工程断面図である。
【００２８】
図５（ａ）および図５（ｂ）に示すように、ワードラインとワードライン間の間隔は互いに同一であるが、メモリセルＭＣ０〜ＭＣｎのサイズは全て同一ではない。ドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１に接続されるメモリセルＭＣ３１が他のメモリセルセルＭＣ０〜ＭＣ３０より大きく形成されている。このように形成した理由は、最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度を向上させるためである。
【００２９】
このようにドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１に接続されるメモリセルＭＣ３１のサイズが大きくなると、メモリセルＭＣ３１のしきい値電圧Ｖｔが高くなるため、メモリセルＭＣ３１のプログラム速度が他のメモリセルＭＣ０〜ＭＣ３０より相対的に遅くなることを防止することができる。
【００３０】
この際、最後のワードラインＷＬ３１に接続されるメモリセルＭＣ３１は、他のメモリセルＭＣ０〜ＭＣ３０より１２％〜１５％程度さらに大きく形成される。
【００３１】
上述したように、ドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１に接続されるメモリセルＭＣ３１のサイズが他のメモリセルＭＣ０〜ＭＣ３０より大きくなると、メモリセルＭＣ３１のしきい値電圧Ｖｔが高くなるため、全体プログラムしきい値電圧の分布が狭くなる。すなわち、メモリセルＭＣ３１のしきい値電圧が高くなると、メモリセルＭＣ３１のプログラム速度が増加し、これらのメモリセルＭＣ３１のプログラム速度が他のメモリセルＭＣ０〜ＭＣ３０のプログラム速度とほぼ同じになる。
【００３２】
図５（ａ）および図５（ｂ）にはドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１に接続されるメモリセルＭＣ３１のサイズのみを他のメモリセルより大きく形成したが、こうしてもプログラムしきい値電圧の分布を相当減らすことができる。その理由は、図２に示すように、最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１が他のメモリセルより一層しきい値電圧が低いためである。
【００３３】
図５（ａ）および図５（ｂ）ではドレイン選択ラインＤＳＬに最も隣接しているワードラインＷＬ３１が最後に相当するワードラインであるが、もしドレイン選択ラインＤＳＬに隣接しているワードラインＷＬ３１が一番目に相当するワードラインであれば、ワードラインＷＬ０に接続されるメモリセルＭＣ０が他のメモリセルＭＣ１〜ＭＣ３１より１２％〜１５％程度さらに大きく形成される。
【００３４】
本発明は、セルストリングでのメモリセルの個数が増加する場合にさらに効果的である。
【００３５】
また、本発明は、シングルレベルセル(single-level cell)のフラッシュメモリ素子についてのみ説明したが、より速いプログラム速度と狭いプログラムしきい値電圧の分布を利用するマルチレベルセル(multi-levelcell)のフラッシュメモリ素子において一層効果的である。
【図面の簡単な説明】
【００３６】
【図１】一般なＮＡＮＤ型フラッシュメモリ素子の単位セルストリングの構造を示すレイアウト図である。
【図２】図１の各ワードラインによるしきい値電圧（プログラム速度）を示すグラフである。
【図３】本発明のＮＡＮＤ型フラッシュメモリ素子を示す回路図である。
【図４】図４（ａ）は図３の単位セルストリングの構造を示すレイアウト図である。図４（ｂ）は図３の単位セルストリングの工程断面図である。
【図５】図４（ａ）は図３の単位セルストリングの構造を示すレイアウト図である。図４（ｂ）は図３の単位セルストリングの工程断面図である。
【符号の説明】
【００３７】
１０−０〜１０-ｎ    単位セルストリング
ＭＣ    メモリセル
ＷＬ    ワードライン
ＢＬ    ビットライン
ＤＳＬ    ドレイン選択ライン
ＳＳＬ    ソース選択ライン
ＣＳＬ    共通ソースライン
ＤＳＴ    ドレイン選択トランジスタ
ＳＳＴ    ソース選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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