(57)【要約】【課題】  印加される電位の正負に応じて整流電流路が断続制御される整流回路を提供すること【解決手段】  定電流素子ＣＳ１によってトランジスタＱ１が駆動される第１の電流路と、定電流素子ＣＳ２によってエミッタ−ベース間を短絡したトランジスタＱ２が駆動される第２の電流路と、ＦＥＴ１により断続制御される整流電流路とを備えている。ＦＥＴ１のドレインとトランジスタＱ２のコレクタに正電位が印加され、ＦＥＴ１のソースに負電位が印加されるとき、第２の電流路が遮断されることにより、第１の電流路は導通され、ＦＥＴ１のゲートを駆動し、ＦＥＴ１を遮断させ整流電流路を遮断する。ＦＥＴ１のドレインとトランジスタＱ２のコレクタに負電位が印加され、ＦＥＴ１のソースに正電位が印加されるとき、第２の電流路が導通されることにより、第１の電流路は遮断され、ＦＥＴ１のゲートを駆動し、ＦＥＴ１を導通させ整流電流路を導通する。【選択図】  図１
2006288095.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によってＰＮ接合素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路とを備え、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通すること
を特徴とする整流回路。
【請求項２】
前記第２の電流路が有する前記ＰＮ接合素子をバイパスする第３の制御端を有する第３の半導体素子をさらに備え、
前記第２の電流路が遮断されているとき、前記第３の半導体素子の第３の制御端に電圧を印加することにより、前記第３の半導体素子を導通させ、前記第２の電流路を導通させることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通することを特徴とする請求項１に記載の整流回路。
【請求項３】
第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によって第４の制御端を有する第４の半導体素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路とを備え、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通すること
を特徴とする整流回路。
【請求項４】
前記第２の電流路が有する前記第４の半導体素子をバイパスする第３の制御端を有する第３の半導体素子をさらに備え、
前記第２の電流路が遮断されているとき、前記第３の半導体素子の第３の制御端に電圧を印加することにより、前記第３の半導体素子を導通させ、前記第２の電流路を導通させることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通することを特徴とする請求項３に記載の整流回路。
【請求項５】
前記第１の電流路が有する前記第１の半導体素子の一端の電位を検知し、前記第１の電流路に電流が流れるとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を遮断し、前記第１の電流路に電流が流れないとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を導通するための前記第２の制御端に印加する電圧を制御するエミッタフォロア回路を備えることを特徴とする請求項１、２、３または４のいずれかに記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ電源、直流電圧を変換する電圧変換回路（ＤＣ−ＤＣコンバータ）等を含んでなる電源装置に好適に用いられる整流回路に関する。
【背景技術】
【０００２】
例えば商用電源用の電源装置において交流を整流して直流を得るにあたり、整流素子による電力消費を抑制したり、また、より高電圧の整流を実現したりするために、従来の固体半導体ダイオード素子に代わり、パイポーラトランジスタ、ＦＥＴ（Field Effect Transistor）、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いた電流路のオン／オフにより整流機能を実現するダイオード・モジュールが用いられつつある。
【０００３】
図７は、従来の交流直流変換回路の典型例であり、ダイオードＤ１１、Ｄ１２、Ｄ２１及びＤ２２からなるブリッジと、直流出力の両端に並列に挿入される平滑用のコンデンサＣ１１を備えている。
【０００４】
変換回路１０の入力端に交流入力、例えば商用電源からの交流入力電圧（Ｖｉ）が与えられると、入力電圧の正の半周期において、まず、ダイオードＤ１１及びダイオードＤ２２が順方向バイアスされ、ダイオードＤ１１、コンデンサＣ１１、ダイオードＤ２２にいたる経路に電流が流れることによりコンデンサＣ１１を充電電圧ＶＣ１１まで充電する。入力電圧の正の半周期において、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１よりも低いときは、コンデンサＣ１１が放電して直流電圧を出力する。このとき、ダイオードＤ１１のカソードの電位はアノードの電位よりも高いので、ダイオードＤ１１を通して電流は流ない。また、ダイオードＤ２１にはカソード側を正とする電圧が印加されるので、ダイオードＤ２１を通しても電流は流れない。
【０００５】
入力電圧の正の半周期において入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１を超えると、ダイオードＤ１１、コンデンサＣ１１、ダイオードＤ２２にいたる経路に電流が流れることによりコンデンサＣ１１を充電し、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１より低くなるとこの充電電流は流れなくなる。入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１よりも低くなると、再びコンデンサＣ１１の放電により直流電圧を出力する。
【０００６】
つまり、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ３１よりも低いときはコンデンサＣ１１から負荷へ放電し、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１を超えるピーク付近では、コンデンサＣ１１を充電する。
【０００７】
入力電圧が負の半周期のときは、ブリッジを構成するダイオードＤ１１、Ｄ２２に代わりダイオードＤ１２、Ｄ２１の作用により、入力電圧が正の半周期のときと同様の直流電圧を出力する。このようにして、変換回路１０は、入力電圧Ｖｉの大きさがコンデンサＣ１１の充電電圧ＶＣ１１よりも小さいときには、交流入力からダイオードを通して負荷へ電流が流れない代わりにコンデンサＣ１１から負荷へ放電し、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１を超えたピークでは、交流入力からダイオードを通して負荷に電流が流れると共にコンデンサＣ１１を充電するという動作を繰り返し、出力端から直流電圧を出力する。
【０００８】
図７の変換回路１０では、上記のとおり、入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ１１を超えたピークでは交流入力からダイオードを通して負荷に電流が流れるが、入力電圧Ｖｉの大きさがコンデンサＣ１１の充電電圧ＶＣ１１よりも小さい期間では交流入力からダイオードを通して負荷に電流が流れず、コンデンサＣ１１から負荷に向かって放電されるに過ぎない。したがって、入力電圧の半周期中の大部分において、交流入力端から出力端に接続される負荷に十分な電流を供給できないため、力率が悪いという問題がある。そこで、例えばダイオードに並列にＩＧＢＴを接続し、ダイオードで遮断されるべき逆電流をＩＧＢＴによりバイパスして断続制御する変換回路が提案されている（例えば、非特許文献１参照。）。
【０００９】
【非特許文献１】三菱電機株式会社、”新方式力率改善コンバータDIP-PFC”、[online]、［平成１７年３月１５日検索］、インターネット＜ＵＲＬ：http://www.mitsubishichips.com/Japan/new_pro/no.110/p08_1.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
非特許文献に記載されたＰＦＣ変換回路は、図７に示す変換回路１０に対し、後述する図６に示すのと同様にして交流入力側にコイルを挿入し、かつ、変換回路１０におけるダイオードＤ２１、Ｄ２２について、図８に示すようにダイオードに並列にＩＧＢＴのコレクタとベースを接続したものに相当する。そして、ＩＧＢＴのベースに所望のタイミングに所望の期間だけ電圧（例えばパルス幅変調（Pulse Width Modulation）された電圧）を印加することにより、ダイオードで遮断されるべき逆電流をＩＧＢＴによりバイパスし、交流入力を短絡して交流入力に戻し、次の瞬間ＩＧＢＴをオフして、交流入力側に挿入したコイルの自己誘導を利用することで、力率改善を行うものである。しかしながら、電源装置の用途においては、ダイオードに比較的大きな電流が流れるため、ダイオードのみならずこれと並列に挿入されるＩＧＢＴにも大容量のものが要求される。このため、変換回路自体ひいては電源装置が比較的高価なものとなっていた。
【００１１】
そこで、本発明の一つの目的は、印加される電位の正負に応じて整流電流路が断続制御される整流回路を提供することにある。本発明のもう一つの目的は、整流電流路が遮断状態にあるときに、所定の制御端に電圧が印加された期間だけ整流電流路を導通させることが可能な整流回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の一つの局面にかかる整流回路は、第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によってＰＮ接合素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路とを備え、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通することを特徴とする。
【００１３】
上記した発明の整流回路にあっては、前記第２の電流路が有する前記ＰＮ接合素子をバイパスする第３の制御端を有する第３の半導体素子をさらに備え、前記第２の電流路が遮断されているとき、前記第３の半導体素子の第３の制御端に電圧を印加することにより、前記第３の半導体素子を導通させ、前記第２の電流路を導通させることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通するように構成することができる。
【００１４】
本発明の更に別の局面にかかる整流回路は、第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によって第４の制御端を有する第４の半導体素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路とを備え、前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、前記第２の半導体素子の一端と前記第４の半導体素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通することを特徴とする。
【００１５】
上記した発明の整流回路にあっては、前記第２の電流路が有する前記第４の半導体素子をバイパスする第３の制御端を有する第３の半導体素子をさらに備え、前記第２の電流路が遮断されているとき、前記第３の半導体素子の第３の制御端に電圧を印加することにより、前記第３の半導体素子を導通させ、前記第２の電流路を導通させることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通するよう構成することができる。
【００１６】
また、上記したいずれの発明の整流回路にあっては、前記第１の電流路が有する前記第１の半導体素子の一端の電位を検知し、前記第１の電流路に電流が流れるとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を遮断し、前記第１の電流路に電流が流れないとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を導通するための前記第２の制御端に印加する電圧を制御するエミッタフォロア回路を備えた構成とすることができる。
【発明の効果】
【００１７】
本発明の一つの局面にかかる整流回路は、第１の定電流源（例えば図１の定電流素子ＣＳ１）によって第１の制御端（例えば図１のトランジスタＱ１のベース）を有する第１の半導体素子（例えば図１のトランジスタＱ１）が駆動される第１の電流路と、第２の定電流源（例えば図１の定電流素子ＣＳ２）によってＰＮ接合素子（例えば図１のエミッタ−ベース間を短絡したトランジスタＱ２）が駆動される第２の電流路と、第２の制御端（例えば図１のＦＥＴ１のゲート）を有する第２の半導体素子（例えば図１のＦＥＴ１）により断続制御される整流電流路とを備えている。
第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）とＰＮ接合素子の一端（例えば図１のトランジスタＱ２のコレクタ）に正電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に負電位が印加されるとき、第２の電流路が遮断されることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を遮断させ整流電流路を遮断する。
一方、第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）とＰＮ接合素子の一端（例えば図１のトランジスタＱ２のコレクタ）に負電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に正電位が印加されるとき、第２の電流路が導通されることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。
これにより、印加される電位の正負に応じて整流電流路が断続制御される整流回路を実現することができる。
【００１８】
上記の整流回路は、第２の電流路が有するＰＮ接合素子（例えば図１のエミッタ−ベース間を短絡したトランジスタＱ２）をバイパスする第３の制御端（例えば図１のトランジスタＱ５のベース）を有する第３の半導体素子（例えば図１のトランジスタＱ５）をさらに備えることができる。第２の電流路が遮断されているとき、第３の半導体素子の第３の制御端に電圧を印加することにより、第３の半導体素子を導通させ、第２の電流路を導通させることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。
これにより、整流電流路が遮断状態にあるときに、第３の制御端に電圧が印加された期間だけ整流電流路を導通させることができる。
【００１９】
本発明の更に別の局面にかかる整流回路は、第１の定電流源（例えば図１の定電流素子ＣＳ１）によって第１の制御端（例えば図１のトランジスタＱ１のベース）を有する第１の半導体素子（例えば図１のトランジスタＱ１）が駆動される第１の電流路と、第２の定電流源（例えば図１の定電流素子ＣＳ２）によって第４の制御端（例えば図１のトランジスタＱ２のベース）を有する第４の半導体素子（例えば図１のトランジスタＱ２）が駆動される第２の電流路と、第２の制御端（例えば図１のＦＥＴ１のゲート）を有する第２の半導体素子（例えば図１のＦＥＴ１）により断続制御される整流電流路とを備える。
第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）と第４の半導体素子の一端（例えば図１のトランジスタＱ２のコレクタ）に正電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に負電位が印加されるとき、第２の電流路が遮断されることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断する。
一方、第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）と第４の半導体素子の一端（例えば図１のトランジスタＱ２のコレクタ）に負電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に正電位が印加されるとき、第２の電流路が導通されることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。
これにより、印加される電位の正負に応じて整流電流路が断続制御される整流回路を実現することができる。
【００２０】
上記の整流回路は、第２の電流路が有する第４の半導体素子（例えば図１のトランジスタＱ２）をバイパスする第３の制御端（例えば図１のトランジスタＱ５のベース）を有する第３の半導体素子（例えば図１のトランジスタＱ５）をさらに備えることができる。第２の電流路が遮断されているとき、第３の半導体素子の第３の制御端に電圧を印加することにより、第３の半導体素子を導通（これが第２の電流路に相当する。すなわち、定電流素子ＣＳ２を通過する電流を総称して、第２の電流路を通過する電流としている。）させ、第２の電流路を導通させることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。
これにより、整流電流路が遮断状態にあるときに、第３の制御端に電圧が印加された期間だけ整流電流路を導通させることができる。
【００２１】
また、上記のいずれの整流回路は、第１の電流路が有する第１の半導体素子の一端例えば図１のトランジスタＱ１のコレクタ）の電位を検知し、第１の電流路に電流が流れるとき第２の半導体素子が有する第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を遮断し、第１の電流路に電流が流れないとき第２の半導体素子が有する第２の制御端を駆動し、第２の半導体素子を導通するための第２の制御端に印加する電圧を制御するエミッタフォロア回路（例えば図１のトランジスタＱ３及びＱ４）を備えた構成とすることができる。
【００２２】
以上のとおり、本発明によれば、印加される電位の正負に応じて整流電流路が断続制御される整流回路を、半導体素子を用いて、あるいは半導体素子とＰＮ接合素子を用いて、シンプルに実現することができる。
【００２３】
また、従来の力率改善された回路は、力率改善のための大容量のＩＧＢＴ等の素子を、大容量のダイオードと並列に付加するものであったが、本発明によれば、単一の整流回路によって、整流電流路が遮断状態にあるときに所定の制御端に電圧が印加された期間だけ整流電流路を導通させることができ、かつ、単一の整流回路によって大容量特性を実現することができる。従って、本発明の整流回路を電源装置に搭載することにより、力率改善された電源装置を安価に実現できる。
【００２４】
上記した本発明の目的および利点並び他の目的および利点は、以下の実施の形態の説明を通じてより明確に理解される。もっとも、以下に記述する実施の形態は例示であって、本発明はこれらに限定されるものではない。
【発明を実施するための最良の形態】
【００２５】
図１は、本発明を適用した第１の実施の形態における整流回路１００の基本的な構成を示す回路図である。
【００２６】
図１に示す整流回路１００において、アノード端１とカソード端２を備えた電流路に、Ｎチャネル・パワーＭＯＳ−ＦＥＴ等のコレクタ耐電圧が大きくかつ電流容量の大きいＦＥＴ１が設けられている。ＦＥＴ１のソースはアノード端１に接続され、ＦＥＴ１のドレインはカソード端２に接続されており、ＦＥＴ１のゲートにＨｉｇｈが入力されるとＦＥＴ１がオンして電流路を導通状態とし、ＦＥＴ１のゲート入力がＨｉｇｈからＬｏｗに下がると、ＦＥＴ１がオフして電流路を遮断する。つまり、ＦＥＴ１は、そのスイッチング動作により、アノード端１とカソード端２との間の整流電流路を断続制御する。トランジスタＱ１、及びトランジスタＱ２は、実質同一特性のＮＰＮ型バイポーラトランジスタであり、トランジスタＱ１及びＱ２のベースは共通接続されており、トランジスタＱ１はコレクタがＦＥＴ１のソース、すなわちアノード端１に接続され、他方のトランジスタＱ２のコレクタはカソード端２に接続され、エミッタはベースに接続されてエミッタ−ベース間が短絡されている。
【００２７】
定電圧ダイオードＤ１、ダイオードＤ２、ジャンクショントランジスタＪ−ＦＥＴ（Junction Field Effect Transistor）、抵抗Ｒ１、及びコンデンサＣ１は、前記トランジスタＱ１及びＱ２、並びに後述するトランジスタＱ３、Ｑ４及びＱ５を駆動する駆動電圧源を構成する。このような駆動電圧源は、後述するようにカソード端２に正電位が印加される半周期に、アノードがカソード端２に接続されているダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ１を充電し、コンデンサＣ１の両端のうちアノード端１に接続された一方側を負、他方側を正とする電圧を発生させる。アノード端１に接続されているコンデンサＣ１の一方側（駆動源として負側）には、トランジスタＱ１のコレクタ、ＦＥＴ１のソース、後述するトランジスタＱ４のコレクタ、及びトランジスタＱ５のエミッタが接続されている。一方、ダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを介してカソード端１に接続されているコンデンサＣ１の他方側（駆動源として正側）には、後述するトランジスタＱ３のコレクタが接続されると共に、トランジスタＱ１のエミッタ、トランジスタＱ２のエミッタが、それぞれ定電流素子ＣＳ１、及び定電流素子ＣＳ２を介して接続されている。
従って、整流回路１００において、駆動電圧源としてのコンデンサＣ１と、トランジスタＱ１との接続関係をみると、定電流素子ＣＳ１から、トランジスタＱ１のエミッタ、コレクタを通ってコンデンサＣ１の一方側（駆動源として負側）に接続されている。また、トランジスタＱ２については、定電流素子ＣＳ２から、トランジスタＱ２のエミッタ、コレクタを通ってコンデンサＣ１の一方側に接続されている。さらに、トランジスタＱ５については、定電流素子ＣＳ１からトランジスタＱ５のコレクタ、エミッタを通ってコンデンサＣ１の一方側に接続されている。
【００２８】
図２は、図１に示す整流回路１００おけるトランジスタＱ１，Ｑ２，Ｑ５、定電流素子ＣＳ１及びＣＳ２を含む回路部分（図１の破線部分）の等価回路を示す回路図である。既に図１を参照して説明したように、トランジスタＱ２のエミッタはベースに接続されており、ベース−エミッタ間が短絡されている。このため、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ２は、ベース−コレクタ間のＰＮ接合ダイオードを提供する。ここで、定電流素子ＣＳ２から、トランジスタＱ２のエミッタ、コレクタを通って、ＦＥＴ１のドレインすなわちカソード端２に至る電流路（図１）を考えると、この電流路は、図２に示すとおり、定電流素子ＣＳ２からアノードが接続され、ＦＥＴ１のドレインすなわちカソード端２にカソードが接続されるように、ＰＮ接合ダイオードを挿入した電流路と等価である。従って、定電流素子ＣＳ２及びトランジスタＱ２を含む電流路において、トランジスタＱ２のコレクタ、すなわちトランジスタＱ２と等価なＰＮ接合ダイオードのカソードに、カソード端２の電位が印加されるよう構成されている。
【００２９】
トランジスタＱ２がオフのとき、トランジスタＱ１のベースに、トランジスタＱ２のベース−エミッタ間電位（約０．６ボルト）を与えているため、カソード端２（トランジスタＱ２のコレクタであり、同様にＰＮ接合ダイオードのカソード）が負電位にならない限り、アノード端１、カソード端２の間の導通は遮断される。
【００３０】
定電流素子ＣＳ２及びトランジスタＱ２を含む電流路においては、上述のとおりトランジスタＱ２のコレクタにカソード端２の電位が印加される。ここで、カソード端２に正電位が印加されるときは、トランジスタＱ２と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタＱ１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ１はオン状態にあり、コンデンサＣ１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路に電流が流れる。
これに対し、カソード端２に負電位が印加されるときは、トランジスタＱ２と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端２に負電位が印加されると、トランジスタＱ２のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持しようとして、トランジスタＱ２のベース電位も低下する。トランジスタＱ２のベース電位が低下することで、トランジスタＱ１のベース電位も低下し、トランジスタＱ１がオフして定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路が遮断される。
【００３１】
基本的には、図２に示すＰＮ接合素子を使用した等価回路が本発明の整流回路の動作原理を示している。本実施形態においてトランジスタＱ２を使用した理由は、トランジスタＱ１がパイポーラトランジスタである必要があり、そのトランジスタＱ１の特性（温度特性、ベース−エミッタ間電圧等）が略同一のトランジスタをＰＮ接合素子として使用するほうが、をより好ましいからである。なお、トランジスタＱ１，Ｑ２としてバイポーラトランジスタを使用しているが、それに代えてＦＥＴを使用してもよいことは勿論である。
【００３２】
図１を再び参照して、トランジスタＱ３及びトランジスタＱ４は、エミッタフォロワ型のバッファー増幅器を構成する。トランジスタＱ３、Ｑ４には、例えばバイポーラトランジスタを用いることができる。本実施態様では、トランジスタＱ３にはＮＰＮ型バイポーラトランジスタが、トランジスタＱ４にはＰＮＰ型バイポーラトランジスタが用いられ、両トランジスタＱ３、Ｑ４のエミッタは共通接続されると共に、その共通エミッタはＦＥＴ１のゲートに接続されている。また、両トランジスタＱ３、Ｑ４のベースも共通接続され、そのベースにはトランジスタＱ１のエミッタが接続されている。
【００３３】
トランジスタＱ１のエミッタ、トランジスタＱ２のエミッタには、コンデンサＣ１を駆動電圧源として、それぞれ定電流素子ＣＳ１、ＣＳ２を介して、所定の定電流が供給されるように構成されている。
【００３４】
トランジスタＱ３及びＱ４の共通ベースと、トランジスタＱ４のコレクタ間には抵抗Ｒ２が接続されている。後述するようにトランジスタＱ１がオフとされたときに、定電流素子ＣＳ１を通して電流が抵抗Ｒ２を流れることにより、トランジスタＱ３及びＱ４の共通ベースの電位を上昇させる。
【００３５】
トランジスタＱ３及びＱ４は、エミッタフォロワ型のバッファー増幅器を構成し、しかもトランジスタＱ３及びＱ４の共通エミッタはＦＥＴ１のゲートに接続されており、また、トランジスタＱ４のコレクタはＦＥＴ１のソースに接続されているため、トランジスタＱ１のエミッタ電位、すなわちトランジスタＱ１のエミッタ−コレクタ間電圧と同じ電圧が、直接ＦＥＴ１のゲートに入力されるよう構成されている。従って、例えばトランジスタＱ１がオンし、定電流素子ＣＳ２を通してトランジスタＱ１のエミッタからコレクタに電流が流れるときには、トランジスタＱ３及びＱ４の共通ベースの電位は実質的にゼロボルトであり（このとき、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオフ、ＰＮＰ型バイポーラトランジスタであるトランジスタＱ４はオンの状態にある）、後述するようにＦＥＴ１のゲート入力もゼロボルト（Ｌｏｗ）となる。逆に、トランジスタＱ１がオフし、定電流素子ＣＳ１を通して抵抗Ｒ２に電流が流れるときには、トランジスタＱ３及びＱ４の共通ベースの電位が抵抗Ｒ２による電圧降下に等しい電圧だけ上昇し（このときトランジスタＱ３はオン、トランジスタＱ４はオフの状態にある）、後述するようにＦＥＴ１のゲート入力もＨｉｇｈとなる。
【００３６】
整流回路１００は、図１に示すようにトランジスタＱ５を更に備える。トランジスタＱ５のコレクタは、トランジスタＱ１及びＱ２の共通ベースに接続され、エミッタはＦＥＴ１のソースに（従って、トランジスタＱ１のコレクタ及びアノード端１）接続されている。また、トランジスタＱ５のベースは抵抗Ｒ３を介して、電圧入力端３、４の一方の入力端３に接続され、トランジスタＱ５のエミッタは他方の入力端４に接続されている。なお、トランジスタＱ５のベース−エミッタ間には抵抗Ｒ４が接続されている。そして、電圧入力端３、４間には、例えば図示しないＰＷＭ制御手段が発生する所望のパルス幅変調された電圧が印加される。
【００３７】
次に、整流回路１００の動作について説明する。
まず、電圧入力端３，４に電圧が印加されていない状態で、整流回路１００のカソード端２に正電位が印加された場合の整流回路１００の基本整流動作を考える。上述のとおり、カソード端２に正電位が印加されることは、トランジスタＱ２と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタＱ１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ１はオン状態にあり、コンデンサＣ１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路に電流が流れる。
【００３８】
トランジスタＱ１がオンされると、トランジスタＱ１のエミッタ電位（コレクタ−エミッタ間電圧）は実質的にゼロボルト（Ｌｏｗ）となるため、ＰＮＰ型バイポーラトランジスタであるＱ４はオフからオンに切り替わり、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオンからオフに切り替わる。トランジスタＱ３がオフ、トランジスタＱ４がオンのとき、トランジスタＱ３及びＱ４の共通エミッタの電位はゼロボルト（Ｌｏｗ）であるので、ＦＥＴ１のゲート入力はゼロボルト（Ｌｏｗ）であり、ＦＥＴ１はオフとされる。この結果、電圧入力端３，４の電圧入力がない状態でカソード端２に正電位が与えられたとき、アノード端１とカソード端２を結ぶ電流路がＦＥＴ１によって遮断され、カソード端２からＦＥＴ１のドレイン、ソース、そしてアノード端１に向かう方向の電流は流れない。
【００３９】
なお、カソード端２に正電位が印加されているとき、ダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ１は充電され、その充電電圧は定電圧ダイオードＤ１によってジャンクショントランジスタＪ−ＦＥＴのゲートを制御して一定値（例えば約１０ボルト）に制限される。
【００４０】
次に、電圧入力端３、４に電圧が印加されていない状態で、整流回路１００のカソード端２に正電位が印加された状態からカソード端２の電位が低下してゼロとなり、その後アノード端１、カソード端２間の極性が反転してカソード端２に負電位が印加された状態に変化する場合の、整流回路１００の基本整流動作を考える。
【００４１】
カソード端２の電位がゼロとなり、その後負電位が印加されると、トランジスタＱ２と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端２に負電位が印加されると、トランジスタＱ２のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持しようとして、トランジスタＱ２のベース電位も低下する。トランジスタＱ２のベース電位が低下することで、トランジスタＱ１のベース電位も低下し、トランジスタＱ１がオフに反転して定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路が遮断される。トランジスタＱ１がオフすると、定電流素子ＣＳ１を通る電流は、そのエミッタ−コレクタ間をもはや流れないが、抵抗Ｒ２を通して流れる。このため、トランジスタＱ１のエミッタ電位は抵抗Ｒ２の電圧降下に相当する分だけ上昇する。このようにしてトランジスタＱ１のエミッタ電位が上昇（Ｈｉｇｈに反転）すると、ＰＮＰ型バイポーラトランジスタであるＱ４はオンからオフに切り替わり、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオフからオンに切り替わる。トランジスタＱ３がオン、トランジスタＱ４がオフのとき、トランジスタＱ３及びＱ４の共通エミッタの電位は上昇（Ｈｉｇｈに反転）する。従って、ＦＥＴ１のゲート入力はＨｉｇｈに反転し、ＦＥＴ１はオンとされる。この結果、カソード端２の電位が低下してゼロとなり、その後アノード端１、カソード端２間の極性が反転してカソード端２に負電位が与えられると、アノード端１とカソード端２を結ぶ電流路がＦＥＴ１によって導通状態とされ、アノード端１からＦＥＴ１のソース、ドレイン、そしてカソード端２に向かう方向に電流が流れる。
【００４２】
本実施形態の整流回路１００では、例えば電源装置に搭載した場合の当該電源装置の力率改善を目的として、整流回路１００のカソード端２に正電位が与えられている状態、すなわち、整流回路１００の整流電流路が遮断状態にあるときに、電圧入力端３、４間に電圧が印加される。以下に、かかる整流回路１００の基本的動作を説明する。
【００４３】
図１を参照して、整流回路１００において、電圧入力端３、４間に電圧が印加されていないとき、トランジスタＱ５のベースに電圧が印加されないため、トランジスタＱ５のベース−エミッタ間にベース電流は流れず、トランジスタＱ５はオフである。つまり、定電流素子ＣＳ２を通して更にトランジスタＱ５のコレクタ−エミッタ間を通る電流路は遮断されている。従って、電圧入力端３、４間に電圧が印加されていないときには、トランジスタＱ１のベース−コレクタ間にトランジスタＱ５が接続されていても、トランジスタＱ１のベース電位は何ら影響を受けない。
【００４４】
次に、整流回路１００において、電圧入力端３、４間に電圧入力端３側を正とする電圧（例えば制御パルス信号）が、抵抗Ｒ３を通してトランジスタＱ５のベースに印加されると、トランジスタＱ５のベース−エミッタ間にベース電流が流れ、トランジスタＱ５をオンさせる。すると、トランジスタＱ５のコレクタ−エミッタ間電圧は実質的にゼロボルトとなるため、トランジスタＱ５のオフからオンへの反転は、オン状態にあるトランジスタＱ１のベース電位を実質的にゼロボルトまで低下させる。このため、トランジスタＱ１は、ベース電位がゼロボルトに低下することによってオフに反転させられる。これにより、トランジスタＱ１のエミッタ電位が上昇（Ｈｉｇｈに反転）し、トランジスタＱ３及びＱ４の共通ベースもまた上昇（Ｈｉｇｈに反転）する。エミッタフォロワ型のバッファー増幅器を構成するトランジスタＱ３及びＱ４のエミッタ電位が上昇（Ｈｉｇｈに反転）するので、ＦＥＴ１のゲート入力はＨｉｇｈに反転し、ＦＥＴ１はオンとされる。この結果、カソード端２に正電位が与えられている状態で、電圧入力端３、４に入力端３側を正とする電圧を印加することで、電圧が印加されている期間（Ｈｉｇｈの期間）、アノード端１とカソード端２を結ぶ電流路がＦＥＴ１によって導通状態とされ、カソード端２からＦＥＴ１のドレイン、ソース、そしてアノード端１に向かう方向、すなわち整流回路１００の整流電流路に通常とは逆方向に電流を流すことができる。
【００４５】
電圧入力端３、４を備える整流回路１００の有利な動作は、例えば、アノード端１、カソード端２間に正弦波の交流入力電圧を与えた場合の整流回路１００の電流、電圧波形を観察すれば容易に理解可能である。図３は、アノード端１、カソード端２間に正弦波の交流入力電圧を入力し、整流回路１００の電流、電圧波形を測定する測定回路を示し、図４、図５は、図３の測定回路によって観察された電流、電圧波形を示す。
【００４６】
図４を参照して、時刻Ｚ１において、整流回路１００のアノード端には正電位が、カソード端には負電位が与えられ、トランジスタＱ１はオフ、従ってＦＥＴ１はオンとされ、アノード端からカソード端の方向に電流が流れる。このときの整流回路１００のアノード−カソード間電圧はゼロボルトである（時刻Ｚ１から時刻Ｚ２）。
【００４７】
時刻Ｚ２において、交流入力電圧の極性が反転し、整流回路１００のアノード端には負電位が、カソード端には正電位が与えられる。電圧入力端３、４に電圧が印加されない通常の動作では、トランジスタＱ１はオン、トランジスタＱ２はオフし、従ってＦＥＴ１はオフであり、カソード端からアノード端の方向の電流は遮断される。ところが、電圧入力端３、４間に電圧入力端３を正電位とする電圧（例えば制御パルス信号）を印加することで、その制御パルス信号がＨｉｇｈの期間に限りトランジスタＱ１をオフさせ、従ってＦＥＴ１をオンさせて、カソード端からアノード端の方向に電流を流すことができる。すなわち、図５に別個に示す電圧波形、電流波形から明らかなように、電圧が発生している期間では電流が遮断され、電圧が発生していない期間は、導通電流が流れる。このように断続する個々の電圧波形及び電流波形のピークを結んだ包絡線は、交流入力電圧が正弦波状であることから、正弦波状となっている（時刻Ｚ２から時刻Ｚ３）。
【００４８】
図６は、本実施態様の整流回路１００を適用して交流直流変換回路２０を構成したときの基本回路図である。図６に示す変換回路２０において、ダイオードＤ３３、Ｄ３４には本実施態様の整流回路１００が用いられている。また、ダイオードＤ３１、Ｄ３２には、整流回路１００においてトランジスタＱ５、抵抗Ｒ３、Ｒ４、及び電圧入力端３、４を省略した整流回路、又は通常のダイオードが用いられている。変換回路２０によれば、交流入力端のうちコイルＬ３１が接続されている一端に正電位が与えられ、他端に負電位が与えられている状態で、ダイオードＤ３３（整流回路１００）の電圧入力端（図１の整流回路１００における電圧入力端３に相当する。以下同様である。）に電圧を印加し、コイルＬ３１が接続されている一端に負電位が与えられ、他端に正電位が与えられている状態で、Ｄ３４の電圧入力端に電圧を印加することで、力率改善を図ることができる。
【００４９】
図６に示す変換回路２０の動作を以下に説明する。まず、交流入力端のうちコイルＬ３１が接続されている一端に正電位が印加されている状態を考える。ダイオードＤ３１のアノード側に正電位が印加されるとして、ダイオードＤ３１のアノード側の電位ＶｉがコンデンサＣ３１の充電電圧ＶＣ３１よりも低い場合、ダイオードＤ３１を通してコンデンサＣ３１に向かって電流は流れない。この状態でダイオードＤ３３（整流回路１００）の電圧入力端に電圧を印加すると、ダイオードＤ３３（整流回路１００）が導通状態とされるので、交流入力端のうちコイルＬ３１が接続されている一端から、コイルＬ３１、ダイオードＤ３３（整流回路１００）、ダイオードＤ３４（整流回路１００）を通って交流入力端の他端に電流が流れる。ここでコイルＬ３１に電流が流れるので、ダイオードＤ３３（整流回路１００）が遮断した時に、コイルＬ３１の自己誘導により電圧ＶＬ３１を発生させ、コイルＬ３１の自己誘導電圧ＶＬ３１がコンデンサＣ３１の充電電圧ＶＣ３１よりも大きいことで、ダイオードＤ３１からコンデンサＣ３１に向かって電流を流すことができる。
【００５０】
入力電圧ＶｉがコンデンサＣ１１の充電電圧ＶＣ３１を超えると、ダイオードＤ３１、コンデンサＣ３１、ダイオードＤ３４にいたる経路に電流が流れることによりコンデンサＣ３１を充電し、入力電圧Ｖｉを負荷に供給する。入力電圧Ｖｉが、コンデンサＣ１１の充電電圧ＶＣ３１より低くなると、ダイオードＤ３１を通してコンデンサＣ３１に向かって電流は流れない。この状態でダイオードＤ３３（整流回路１００）の電圧入力端に電圧を印加すると、ダイオードＤ３３（整流回路１００）が導通状態とされるので、交流入力端のうちコイルＬ３１が接続されている一端から、コイルＬ３１、ダイオードＤ３３（整流回路１００）、ダイオードＤ３４（整流回路１００）を通って交流入力端の他端に電流が流れる。このようにして、入力電圧Ｖｉの大きさがコンデンサＣ１１の充電電圧ＶＣ３１よりも小さい期間において、交流入力からコイルＬ３１、ダイオードＤ３３（整流回路１００）、ダイオードＤ３４（整流回路１００）を通して断続的に電流を流すことにより、コイルＬ３１の自己誘導電圧ＶＬ３１に基づくエネルギーを負荷に供給することができる。
【００５１】
交流入力端の他端に正電位が印加されている状態においては、入力電圧Ｖｉの大きさが、コンデンサＣ１１の充電電圧ＶＣ３１の大きさよりも小さいときに、ダイオードＤ３２を通してコンデンサＣ３１に向かって電流は流れない。この状態でダイオードＤ３４（整流回路１００）の電圧入力端に電圧を印加すると、ダイオードＤ３４（整流回路１００）が導通状態とされるので、交流入力端の他端から、ダイオードＤ３４（整流回路１００）、ダイオードＤ３３（整流回路１００）、コイルＬ３１を通って交流入力端の一端に電流が流れる。ここでコイルＬ３１に電流が流れるので、ダイオードＤ３４（整流回路１００）が遮断した時に、コイルＬ３１の自己誘導により電圧−ＶＬ３１を発生させ、コイルＬ３１の自己誘導電圧−ＶＬ３１がコンデンサＣ３１の充電電圧ＶＣ３１よりも大きいことで、ダイオードＤ３２からコンデンサＣ３１を通りコイルＬ３１に向かう電流を流すことができる。
【００５２】
従来の変換回路１０では、入力電圧Ｖｉの大きさがコンデンサＣ１１の充電電圧ＶＣ１１よりも小さい期間では交流入力からダイオードを通して負荷に電流が流れず、コンデンサＣ１１から負荷に向かって放電されるに過ぎないものであった。これに対し、本実施態様の整流回路１００を適用した変換回路１０によれば、入力電圧Ｖｉの大きさがコンデンサＣ１１の充電電圧ＶＣ３１よりも小さい期間において、コンデンサＣ３１の充電電圧ＶＣ３１に加え、コイルＬ３１の自己誘導電圧ＶＬ３１基づくエネルギーを負荷に供給することができる。これにより、入力電圧の半周期中の大部分において、交流入力端から出力端に接続される負荷に十分な電流を供給できるので、力率を大幅に改善することができる。
【００５３】
上記の実施の形態において、アノード端１、カソード端２間に正弦波の交流入力電圧を印加する例を説明したが、アノード端１、カソード端２間に印加する電圧は、任意の波形の交流電圧（例えば、鋸歯状の交流電圧等）であってもよいことは勿論である。また、上記の実施の形態において、一例として、ＦＥＴ１がオフしている期間中に、電圧入力端３、４間にパルス幅変調された電圧を印加して、整流電流路を導通させる例を説明したが、本発明はこれに限定されるものではなく、印加する電圧波形を適宜変更することにより、任意の電流を流せるようにしてもよい。
【００５４】
上記の実施の形態において、整流回路１００のトランジスタＱ１からＱ５として、バイポーラトランジスタを使用しているが、ＦＥＴ（ＭＯＳ−ＦＥＴ）を使用することも勿論可能であり、この場合でも上記の実施の形態と同様の効果が得られる。さらに、整流回路１００において、ＮＰＮ型バイポーラトランジスタをＰＮＰ型バイポーラトランジスタに、ＰＮＰ型バイポーラトランジスタをＮＰＮ型バイポーラトランジスタにそれぞれ変更し、同様にＮチャネル・パワーＭＯＳ−ＦＥＴをＰチャネル・パワーＭＯＳ−ＦＥＴに変更してもよい。
【００５５】
また、上記の実施の形態において、定電流素子ＣＳ１，ＣＳ２としては、抵抗、能動半導体素子等の任意の素子を使用することができる。
【００５６】
また、整流回路１００の具体的構成についても特に限定はなく、整流回路１００の一部または全部を等価回路により置換することも勿論可能である。例えば、整流回路１００に含まれる定電流素子をカレントミラー回路に置き換えることも可能であり、その他の細部構成についても、特許請求の範囲を逸脱しない限度において適宜変更可能であることは勿論である。
【産業上の利用可能性】
【００５７】
本発明の整流回路は、交流を直流に変換する機器に広く適用可能であり、例えば、電圧変換回路（ＤＣ−ＤＣコンバータ）の入力側に本発明の整流回路を接続し、当該整流回路に交流電圧を入力すれば、交流電圧から所望の直流電圧を出力する電源回路（例えば、スイッチング電源回路）として利用できる。また、電圧変換回路に含まれるダイオードに代えて、本発明の整流回路を用いれば、低消費電力、かつ高力率の回路を実現することができる。本発明の整流回路は、整流動作を必要とする全ての回路及び当該回路を搭載する機器に適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明を適用した実施の形態における整流回路１００の構成を示す回路図である。
【図２】図１に示す整流回路１００におけるトランジスタＱ１，Ｑ２，Ｑ５、定電流素子ＣＳ１及びＣＳ２を含む回路部分の等価回路を示す回路図である。
【図３】整流回路１００の電流、電圧波形を測定するための測定回路図である。
【図４】図２に示す測定回路により観測された整流回路１００の電流、電圧波形である。
【図５】図２に示す測定回路により観測された整流回路１００の電流、電圧波形である。
【図６】本実施態様の整流回路１００を適用して交流直流変換回路２０を構成したときの基本回路図である。
【図７】従来の交流直流変換回路の例を示す回路図である。
【図８】従来のダイオードに並列にＩＧＢＴを接続し、ダイオードで遮断されるべき逆電流をＩＧＢＴによりバイパスして断続制御する場合の回路図である。
【符号の説明】
【００５９】
１    アノード端
２    カソード端
３，４    電圧入力端
１００    整流回路
２０    交流直流変換回路
Ｃ１，Ｃ３１    コンデンサ
ＣＳ１，ＣＳ２    定電流素子
Ｄ１    定電圧ダイオード
Ｄ２，Ｄ３１，Ｄ３２    ダイオード
Ｄ３３，Ｄ３４    ダイオード（整流回路１００）
ＦＥＴ１    ＦＥＴ
Ｊ−ＦＥＴ    ジャンクショントランジスタ
Ｌ３１    コイル
Ｑ１−Ｑ５    トランジスタ
Ｒ１−Ｒ４    抵抗
【図１】
2006288095.tif 000003
【図２】
2006288095.tif 000004
【図３】
2006288095.tif 000005
【図４】
2006288095.tif 000006
【図５】
2006288095.tif 000007
【図６】
2006288095.tif 000008
【図７】
2006288095.tif 000009
【図８】
2006288095.tif 000010