(57)【要約】【課題】  デジタル回路で生じるノイズによる不具合を充分に抑止することができる、信頼性の高いデジタル・アナログ混載型半導体集積回路を提供する。【解決手段】  アナログ回路５とデジタル回路６とが混載されたデジタル・アナログ混載型半導体集積回路１０であって、デジタル回路６のノイズを発生するノイズ発生手段９と、デジタル回路６へ入力するクロックの位相を調整するクロック位相調整手段７と、アナログ回路５の特性を解析する解析手段８と、を備える。そして、ノイズ発生手段９によってノイズを発生させたときの解析手段８の解析結果に基いて、クロック位相調整手段７による位相調整をおこなう。【選択図】        図２
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【特許請求の範囲】
【請求項１】
アナログ回路とデジタル回路とが混載されたデジタル・アナログ混載型半導体集積回路であって、
前記デジタル回路のノイズを発生するノイズ発生手段と、
前記デジタル回路へ入力するクロックの位相を調整するクロック位相調整手段と、
前記アナログ回路の特性を解析する解析手段と、を備え、
前記ノイズ発生手段によってノイズを発生させたときの前記解析手段の解析結果に基いて前記クロック位相調整手段による位相調整をおこなうことを特徴とするデジタル・アナログ混載型半導体集積回路。
【請求項２】
前記クロック位相調整手段による位相調整が終了した後に、その位相を固定化するとともに前記ノイズ発生手段によるノイズの発生を停止することを特徴とする請求項１に記載のデジタル・アナログ混載型半導体集積回路。
【請求項３】
前記ノイズ発生手段は、前記アナログ回路と前記デジタル回路との間に設けられたノイズ発生回路であることを特徴とする請求項１又は請求項２に記載のデジタル・アナログ混載型半導体集積回路。
【請求項４】
前記解析手段は、ＡＬＩＧＮ検出の有無によって前記アナログ回路におけるノイズ状態を判断する手段であることを特徴とする請求項１〜請求項３のいずれかに記載のデジタル・アナログ混載型半導体集積回路。
【請求項５】
前記アナログ回路と前記デジタル回路とを有するデジタル・アナログ混載ユニットを複数備えたことを特徴とする請求項１〜請求項４のいずれかに記載のデジタル・アナログ混載型半導体集積回路。
【請求項６】
前記ノイズ発生手段と前記クロック位相調整手段と前記解析手段とは、複数の前記デジタル・アナログ混載ユニットごとに設けられたことを特徴とする請求項５に記載のデジタル・アナログ混載型半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ回路とそれを制御するデジタル回路とが混載されたデジタル・アナログ混載型半導体集積回路に関し、特に、複数のデジタル・アナログ混載ユニットを備えたデジタル・アナログ混載型半導体集積回路に関するものである。
【背景技術】
【０００２】
従来から、アナログ回路とデジタル回路とを同一基板上に混載したデジタル・アナログ混載型半導体集積回路において、デジタル回路が動作する際に発生するノイズがアナログ回路の動作に悪影響を与える不具合が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１等には、このようなデジタル回路におけるノイズによるアナログ回路への影響を抑止することを目的とした技術が開示されている。
詳しくは、まず、クロック発生回路により発生されたデジタル回路用のクロックを進相回路により進相させる。そして、このデジタル回路と同じ集積回路上に搭載されたアナログ回路用の基準クロックを生成させる。
【０００４】
【特許文献１】特開平１０−９７３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のデジタル・アナログ混載型半導体集積回路は、デジタル回路で生じるノイズによる不具合を充分に抑止することができなかった。このような問題は、特に、近年の大容量化・高速化されたストレージデバイスに搭載されるデジタル・アナログ混載型半導体集積回路において顕在化されていた。
【０００６】
詳しくは、次の通りである。
近年、ハードディスク、光ディスク等のストレージデバイスに対する大容量化・高速化の要求に対応するために、新しい高速シリアル転送プロトコル規格が策定されてきた。これらの規格は、シリアルＡＴＡ、ＰＣＩエキスプレス等に代表されるように、シリアルデータを１．５〜２．５Ｇｂｐｓにて高速データ転送することが可能になっている。
【０００７】
これらの規格では、高速にデータ転送をおこなうために、シリアルデータの送受信信号として低振幅な差動信号を用いることが多い。したがって、半導体集積回路としては、フロントエンド（ＦＥＰ）にレシーバやドライバ等のアナログ回路が設けられたデジタル・アナログ混載型半導体集積回路が用いられる。このようなデジタル・アナログ混載型半導体集積回路におけるアナログ回路は、転送レートが非常に早くなるために、要求される特性が非常に高いものとなっている。
【０００８】
また、デジタル・アナログ混載型半導体集積回路のアナログ回路を制御するデジタル回路についても、デジタル回路内部の動作周波数がギガヘルツオーダーまで高まっている。したがって、デジタル回路で発生するノイズも大きくなって、しかもそのノイズが高周波数帯域に広がっている。そのために、デジタル・アナログ混載型半導体集積回路においてデジタル回路で生じるノイズがアナログ回路に及ぼす影響が益々大きくなってきている。
【０００９】
さらに、シリアルＡＴＡ、ＰＣＩエキスプレス等の規格においては、デバイスの多チャンネル化が進められていて、デジタル・アナログ混載型半導体集積回路のアナログ回路がノイズを受ける度合いが高まっている。すなわち、アナログ回路は、多チャンネル化されたチャンネル間のノイズの相互干渉や、周辺のデジタル回路におけるノイズの影響をも受ける構成になっている。
ここで、多チャンネル化された各チャンネルを充分に離れた位置に配置することで、多チャンネルの相互干渉が低減されることが考えられる。しかし、その場合には、各チャンネルを充分に離すためのスペースが必要になって、デジタル・アナログ混載型半導体集積回路が大型化する不具合が生じることになる。
【００１０】
一方、上述した特許文献１等の技術は、アナログ回路に入力するクロックの位相を調整して、アナログ回路と同期したデジタル回路が発生するノイズによる影響を低減することを目的としたものである。しかし、上述の大容量化・高速化されたデジタル・アナログ混載型半導体集積回路においては、それぞれのアナログ回路におけるノイズの影響を低減する効果が期待できない。すなわち、高速化されて大きくなったノイズや、チャンネル間のノイズの相互干渉や、周辺デジタル回路が発生するノイズ、等に対して、アナログ回路の動作上の不具合が生じる可能性がある。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、デジタル回路で生じるノイズによる不具合を充分に抑止することができる、信頼性の高いデジタル・アナログ混載型半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
この発明の請求項１記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、アナログ回路とデジタル回路とが混載されたデジタル・アナログ混載型半導体集積回路であって、前記デジタル回路のノイズを発生するノイズ発生手段と、前記デジタル回路へ入力するクロックの位相を調整するクロック位相調整手段と、前記アナログ回路の特性を解析する解析手段と、を備え、前記ノイズ発生手段によってノイズを発生させたときの前記解析手段の解析結果に基いて前記クロック位相調整手段による位相調整をおこなうものである。
【００１３】
また、請求項２記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、上記請求項１に記載の発明において、前記クロック位相調整手段による位相調整が終了した後に、その位相を固定化するとともに前記ノイズ発生手段によるノイズの発生を停止するものである。
【００１４】
また、請求項３記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、上記請求項１又は請求項２に記載の発明において、前記ノイズ発生手段を、前記アナログ回路と前記デジタル回路との間に設けられたノイズ発生回路としたものである。
【００１５】
また、請求項４記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、上記請求項１〜請求項３のいずれかに記載の発明において、前記解析手段を、ＡＬＩＧＮ検出の有無によって前記アナログ回路におけるノイズ状態を判断する手段としたものである。
【００１６】
また、請求項５記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、上記請求項１〜請求項４のいずれかに記載の発明において、前記アナログ回路と前記デジタル回路とを有するデジタル・アナログ混載ユニットを複数備えたものである。
【００１７】
また、請求項６記載の発明にかかるデジタル・アナログ混載型半導体集積回路は、上記請求項５に記載の発明において、前記ノイズ発生手段と前記クロック位相調整手段と前記解析手段とは、複数の前記デジタル・アナログ混載ユニットごとに設けられたものである。
【発明の効果】
【００１８】
本発明は、ノイズ発生手段によってデジタル回路にノイズを発生させたときのアナログ回路の特性を解析した解析結果に基いて、デジタル回路へ入力するクロックの位相調整をおこなう。これによって、デジタル回路で生じるノイズによる不具合を充分に抑止することができる、信頼性の高いデジタル・アナログ混載型半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態．
以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００２０】
図１は、実施の形態におけるデジタル・アナログ混載型半導体集積回路１０を示すブロック図である。
本実施の形態におけるデジタル・アナログ混載型半導体集積回路１０は、シリアルＡＴＡ規格に対応した第１世代のＰＨＹレイヤ１９を備えている。
【００２１】
図１に示すように、ＰＨＹレイヤ１９（物理層）には、アナログ回路としてレシーバ５Ａ、ドライバ５Ｂが形成され、デジタル回路として受信回路６Ａ、送信回路６Ｂ、制御回路６Ｃ、リンク層Ｉ／Ｆ回路６Ｄが形成されている。レシーバ５Ａ及びドライバ５Ｂは、それぞれ、Ｉ／Ｏ２Ａ、２Ｂに接続されて、アナログフロントエンドとして機能する。レシーバ５Ａからデータを受信する受信回路６Ａと、ドライバ５Ｂにシリアルデータを送信する送信回路６Ｂと、は、１．５ＧＨｚで動作している。また、ＰＨＹレイヤ１９は、リンク層Ｉ／Ｆ回路６Ｄを介して、リンク層（データリンク層）に接続されている。
【００２２】
また、本実施の形態のデジタル・アナログ混載型半導体集積回路１０は、多チャンネル化された半導体集積回路であって、図２に示すように、複数のデジタル・アナログ混載ユニット１Ａ〜１Ｄを備えている。
デジタル・アナログ混載型半導体集積回路１０における４つのデジタル・アナログ混載ユニット１Ａ〜１Ｄには、それぞれ、図１で説明したデジタル回路６（６Ａ〜６Ｄ）とアナログ回路５（５Ａ、５Ｂ）とを備えたＰＨＹレイア１９が形成されている。
【００２３】
また、図２に示すように、４つのデジタル・アナログ混載ユニット１Ａ〜１Ｄには、それぞれ、ノイズ発生手段としてのノイズ発生回路９と、クロック位相調整手段としてのクロック位相調整回路７と、アナログ回路５の特性を解析する解析手段８と、が設けられている。
【００２４】
図３は、ノイズ発生回路９及びクロック位相調整回路７の構成を示すブロック図である。
図３に示すように、クロック位相調整回路７は、クロック選択信号に基いて、複数の位相の異なるクロックから１つのクロックを選択できるように構成されている。このように構成されたクロック位相調整回路７は、デジタル回路６に入力するクロックの位相を調整する。なお、本実施の形態では、クロック位相調整回路７がデジタル回路６内に設けられているが、クロック位相調整回路７の位置はこれに限定されることはない。
【００２５】
ノイズ発生回路９は、複数のフリップフロップ（Ｆ／Ｆ）で構成されるシフトレジスタである。このように構成されたノイズ発生回路９は、デジタル回路６が発生するノイズに同期したノイズを任意に発生させることができる。ここで、ノイズ発生回路９は、図２を参照して、アナログ回路５とデジタル回路６との間に設けられている。これにより、通常通信時における耐ノイズ性を向上することができる。これについては、後で詳しく説明する。
【００２６】
また、デジタル回路６内に設けられた解析手段８は、ＡＬＩＧＮ検出の有無によってアナログ回路５におけるノイズ状態を判断する手段である。これについては、後で詳しく説明する。なお、本実施の形態では、解析手段８がデジタル回路６内に設けられているが、解析手段８の位置はこれに限定されることはない。
【００２７】
以下、図４を用いて、上述のように構成された各デジタル・アナログ混載ユニット１Ａ〜１Ｄの動作について説明する。
本実施の形態におけるシリアルＡＴＡ規格のＰＨＹレイヤは、電源を投入するとＯＯＢシーケンスという動作を開始する。ここで、ＯＯＢシーケンスとは、シリアルＡＴＡ規格で規定されているリセット直後やパワーマネージメントモード復帰直後から通信状態に遷移するまでのネゴシエーションシーケンスである。
【００２８】
まず、電源投入してデジタル・アナログ混載型半導体集積回路１０の制御をスタートさせると（ステップＳ１）、上述のＯＯＢシーケンスに入る前に、ノイズ発生回路９を動作させて内部のデジタル回路６と同等のノイズを発生させる（ステップＳ２）。
【００２９】
ここで、ノイズ発生回路９によって発生されたデジタル回路６のノイズは、アナログ回路５の動作に影響を及ぼすものである。また、アナログ回路５が影響を受けるノイズは、同じデジタル・アナログ混載ユニット内のデジタル回路６のノイズの他に、隣接するデジタル・アナログ混載ユニットのデジタル回路６から発生するノイズや、周辺に設置された他のデバイスのデジタル回路から発生するノイズもある。
これらのノイズが同期するとアナログ回路５に対する影響は最大となって、送受信信号に歪みを引き起こすことになる。このような送受信信号の歪みは、ホストとの送受信のエラーの原因となる。
【００３０】
ステップＳ２の後、上述のＯＯＢシーケンスが開始される（ステップＳ３）。
図５は、ホストとデバイス（デジタル・アナログ混載型半導体集積回路１０が搭載されている。）との間でおこなわれるＯＯＢシーケンスを示すタイミングチャートである。
図５に示すように、電源が投入された状態（パワーＯＮ）で、ホストとデバイスとの間でシグナリング（図中のＣＯＭＲＥＳＥＴ、ＣＯＭＩＮＩＴ、ＣＯＭＷＡＫＥのやり取りである。）がおこなわれる。
【００３１】
シグナリング中はデータの送受信期間を認識していて、データの内容については認識していない。データの内容を認識するのはシーケンスの後半にあるＡＬＩＧＮと呼ばれるデータである。図５に示すように、ＡＬＩＧＮデータは、ホストとデバイスとの双方から送信される。そして、双方がＡＬＩＧＮデータを正しく受信できることを確認する（ＡＬＩＧＮ検出である。）ことによって、通信が可能な状態であるかどうかの判定を行う。
したがって、周辺ノイズや隣接するユニットのデジタル回路６及び自身のユニットのデジタル回路６から発生するノイズがアナログ回路５の動作に影響を及ぼしている場合には、上述のＡＬＩＧＮ検出ができないことになる。
【００３２】
本実施の形態では、シリアルＡＴＡ規格のＰＨＹレイヤにおけるＯＯＢシーケンスのＡＬＩＧＮ検出を、アナログ回路５の特性を解析する解析手段（図２の解析手段８である。）として用いている。
具体的には、ステップＳ３でＯＯＢシーケンスを開始した後に、ＡＬＩＧＮ検出の有無を判定する（ステップＳ４）。その結果、ＡＬＩＧＮ検出ができなかった場合には、アナログ回路５におけるノイズ状態が悪いものとして、クロック位相調整回路７によるクロックの位相調整をおこなう（ステップＳ５）。
【００３３】
詳しくは、ＡＬＩＧＮ検出ができなかった場合には、周辺ノイズや隣接するユニットのデジタル回路６が発生するノイズと自身のユニットのデジタル回路６から発生するノイズが同期しているものと判断して、クロック位相調整回路７のクロック選択信号を制御する。これにより、自身のユニット内のデジタル回路６用のクロックの位相を変化させて、再びＡＬＩＧＮ検出をおこなう（ステップＳ４）。
【００３４】
そして、ステップＳ４にて、ＡＬＩＧＮ検出ができた場合には、アナログ回路５におけるノイズ状態が良好であるものとして、ノイズ発生回路９によるノイズ発生を停止する（ステップＳ６）。このとき、クロック位相調整回路７によるクロック位相も調整されたものに固定される。
すなわち、ＡＬＩＧＮ検出ができた場合には、周辺ノイズや隣接するユニットのノイズや自身のユニットのデジタル回路６から発生するノイズが同期しない位相に調整できたことになる。
【００３５】
その後、ＡＬＩＧＮ検出が可能な状態（データの内容を認識できる状態である。）でＯＯＢシーケンスを完了して（ステップＳ７）、本フローを終了する（ステップＳ８）。
すなわち、アナログ回路５に対するノイズの影響が軽減されて、ＡＬＩＧＮ検出が可能になる送受信に必要な特性が確保される。そして、この状態で、ノイズ発生回路９の動作を停止して、通常時の通信状態まで遷移する。
【００３６】
ここで、本実施の形態において、ノイズ発生回路９は、デジタル回路６とアナログ回路５との境界位置に配設されている。これによって、アナログ回路５に対してノイズ源を近接させることになり、上述したアナログ回路５の特性解析時におけるノイズの影響を最大にすることができる。すなわち、アナログ回路５の特性解析の精度を向上することができる。
これに対して、通常の通信時においては、ノイズ発生回路９は停止させるので、停止したノイズ発生回路９が容量成分として機能することになる。すなわち、デジタル回路６から発生するノイズ成分を低減させる働きをすることになる。したがって、通常通信時における、デジタル・アナログ混載型半導体集積回路１０の耐ノイズ性が向上して、アナログ回路５の動作が一層安定することになる。
【００３７】
以上説明したように、本実施の形態におけるデジタル・アナログ混載型半導体集積回路１０の構成によれば、ノイズ発生回路９によってデジタル回路６にノイズを発生させたときのアナログ回路５の特性を解析した解析結果に基いて、デジタル回路６へ入力するクロックの位相調整をおこなっている。これによって、デジタル回路６で生じるノイズによる不具合を充分に抑止することができる。
【００３８】
なお、本実施の形態では、デジタル・アナログ混載型半導体集積回路１０を複数のデジタル・アナログ混載ユニット１Ａ〜１Ｄで構成したが、単数のデジタル・アナログ混載ユニットの構成であっても当然に本発明を適用することができる。この場合、単数のデジタル・アナログ混載ユニット内のアナログ回路５は、隣接するデジタル・アナログ混載ユニットによるノイズの影響は受けないものの、自身のユニット内のノイズの影響や、周辺に設置されるデバイスから生じるノイズの影響は受けることになる。したがって、単数のデジタル・アナログ混載ユニットの場合にも、ノイズ発生回路９によってデジタル回路６にノイズを発生させたときのアナログ回路５の特性を解析した解析結果に基いてデジタル回路６へ入力するクロックの位相調整をおこなうことで、本実施の形態と同様の効果を得ることができる。
【００３９】
なお、本発明が本実施の形態に限定されず、本発明の技術思想の範囲内において、本実施の形態の中で示唆した以外にも、本実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は本実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【図面の簡単な説明】
【００４０】
【図１】この発明の実施の形態におけるデジタル・アナログ混載型半導体集積回路を示すブロック図である。
【図２】複数のデジタル・アナログ混載ユニットを搭載したデジタル・アナログ混載型半導体集積回路を示す概略図である。
【図３】ノイズ発生回路及びクロック位相調整回路を示す回路図である。
【図４】デジタル・アナログ混載型半導体集積回路でおこなわれる制御を示すフローチャートである。
【図５】ホスト・デバイス間のシーケンスを示すタイミングチャートである。
【符号の説明】
【００４１】
１Ａ〜１Ｄ  デジタル・アナログ混載ユニット、
２、２Ａ、２Ｂ  Ｉ／Ｏ、
５、５Ａ、５Ｂ  アナログ回路、
６、６Ａ〜６Ｄ  デジタル回路、
７  クロック位相調整回路（クロック位相調整手段）、
８  解析手段、
９  ノイズ発生回路（ノイズ発生手段）、
１０  デジタル・アナログ混載型半導体集積回路、
１９  ＰＨＹレイヤ、  ２０  リンク層。
【図１】
2006018712.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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