(57)【要約】【課題】基板浮遊効果の抑制、およびオフリーク電流の低減化を、実用上充分なレベルで同時に達成すること【解決手段】  絶縁体１２ｂ上の半導体層１２ｃに設けられたｐ型の素子形成領域１８にイオン注入された、ｎ型の第１ドーパントを、アニールにより活性化することで形成されたソース領域２０、ドレイン領域２２、およびボディ領域２４とを備える半導体装置を製造するにあたり、第１ドーパントのイオン注入に先立ち、（ａ）ボディ領域の形成予定領域内の領域であって、形成されるべきソースおよびドレイン領域との境界領域へのＡｒのイオン注入と、（ｂ）第１ドーパントの活性化のためのアニールよりも高温で、Ａｒのイオン注入により生じた結晶の欠陥を部分的に回復させるための高温アニールとを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁体上の半導体層に設けられた一方の導電型の素子形成領域にイオン注入された、他方の導電型の第１ドーパントを、アニールにより活性化することで形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記素子形成領域であるボディ領域とを備えるＭＯＳ電界効果トランジスタとしての半導体装置を製造するにあたり、
前記第１ドーパントのイオン注入に先立ち、
（ａ）前記ボディ領域の形成予定領域内の領域であって、形成されるべき前記ソース領域および前記ドレイン領域との境界領域へのＡｒのイオン注入と、
（ｂ）前記第１ドーパントの活性化のためのアニールよりも高温で、前記Ａｒのイオン注入により生じた結晶の欠陥を部分的に回復させるための高温アニールと
を行うことを特徴とする半導体装置の製造方法。
【請求項２】
絶縁体上の半導体層に設けられた一方の導電型の素子形成領域に、ＭＯＳ電界効果トランジスタとしての半導体装置を製造するにあたり、
一方の導電型の前記素子形成領域へ、他方の導電型である第１ドーパントの導入を行う前工程として、前記素子形成領域の表面に形成されたゲート電極部をマスクとしてＡｒのイオン注入を行い前記素子形成領域に結晶欠陥を導入するＡｒイオン注入工程と、
前記結晶欠陥の一部を回復する高温アニール工程と、
他方の導電型の第１ドーパントを、前記ゲート電極部をマスクとしてイオン注入する第１イオン注入工程と、
前記高温アニールよりも低温で前記第１ドーパントの活性化のためのアニールを行うことによって、前記素子形成領域にソース領域およびドレイン領域を形成する活性化工程と
を含み、
前記ソース領域と前記ドレイン領域との間の前記素子形成領域であるボディ領域のソース領域側端部、および前記ボディ領域のドレイン領域側端部に、前記結晶欠陥を有するＭＯＳ電界効果トランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記Ａｒイオン注入工程に先立ち、
前記半導体層に、形成されるべき個々の前記ＭＯＳ電界効果トランジスタを電気的に分離するためのフィールド酸化膜を形成する工程と、
前記ＭＯＳ電界効果トランジスタの閾値電圧を調整するために、前記素子形成領域に前記一方の導電型の第２ドーパントをイオン注入する第２イオン注入工程と、
前記フィールド酸化膜で区画された前記素子形成領域の表面に、ゲート酸化膜およびゲート電極をこの順序で積層して前記ゲート電極部を形成する工程と、
を実施し、および
前記第１イオン注入工程は、
前記ゲート電極をマスクとして用いて、前記第１ドーパントとして第１不純物を前記素子形成領域の表面近傍の深さにイオン注入する１回目のイオン注入工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして用いて、前記第１ドーパントとして、前記第１不純物と同一または異なる第２不純物を、前記第１不純物よりも深い深さにイオン注入する２回目のイオン注入工程と
を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記高温アニールは、１０５０〜１１００℃の高温アニール保持温度で行われ、および、前記第１ドーパントの活性化のためのアニールは、９５０〜９７５℃のアニール保持温度で行われることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記高温アニールにおいて、６０〜８０℃／秒の昇温速度で前記高温アニール保持温度まで昇温を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ａｒを、前記絶縁体と前記半導体層との界面近傍の前記半導体層でＡｒ濃度が最大となるような注入エネルギーでイオン注入することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記Ａｒを、２×１０１４〜５×１０１４ｃｍ−２の注入量でイオン注入することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記Ａｒに代えて、Ａｒ以外の０族元素、ＳｉおよびＧｅからなる群から選択された１種以上の元素のイオンをイオン注入することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁体として、ＳｉＯ２、サファイアおよび水晶からなる群から選択される１種類の物質を用いることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
絶縁体上の半導体層に設けられた一方の導電型の素子形成領域に形成されたＭＯＳ電界効果トランジスタにおいて、
個々の前記ＭＯＳ電界効果トランジスタを電気的に分離するフィールド酸化膜と、
該フィールド酸化膜で区画された前記素子形成領域の表面にゲート酸化膜およびゲート電極がこの順序で積層されたゲート電極部と、
前記フィールド酸化膜で区画された領域の前記ゲート電極部を挟んだ両側に形成された他方の導電型を有するソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の前記素子形成領域であるボディ領域と、
前記ボディ領域のソース領域側端部およびドレイン領域側端部に人為的に導入された結晶欠陥と
を備えており、
前記ゲートのゲート長が０．３２〜０．３５μｍであり、
前記ゲート電極に印加する電圧Ｖｇを０Ｖとし、前記ドレイン領域に印加する電圧Ｖｄを３．３Ｖとし、および、前記ソース領域を接地した場合におけるソース領域とドレイン領域との間を流れるオフリーク電流Ｉｄｏｆｆの大きさが、１ｐＡ以下であり、ならびに、
前記Ｖｄを０．１Ｖとし、かつ、前記Ｉｄを０．１μＡとした際の前記ＶｇをＶｇ（０．１）とし、前記Ｖｄを３．３Ｖとし、かつ、前記Ｉｄを０．１μＡとした際の前記ＶｇをＶｇ（３．３）とした場合におけるＶｇ（０．１）−Ｖｇ（３．３）が０．４Ｖ以下であることを特徴とするＭＯＳ電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁体上の半導体層に形成された半導体装置の製造方法、および絶縁体上の半導体層に形成されたＭＯＳ電界効果トランジスタに関する。
【背景技術】
【０００２】
従来より、絶縁体上にシリコン半導体層を積層したＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用い、このシリコン半導体層にトランジスタ等の素子を形成した、いわゆるＳＯＩ集積回路が知られている。
【０００３】
ＳＯＩ集積回路は、単体のシリコン基板に作成される集積回路（以下、シリコン集積回路と称する）に比べて、（１）寄生容量が少なく高速性に優れている、（２）ソフトエラーに強い、（３）ラッチアップがない、および（４）ウエル工程を省略できるなどの点で優れている。
【０００４】
ＳＯＩ集積回路、特に、ＳＯＩ基板に形成されたＭＯＳ電界効果トランジスタ（以下、ＳＯＩ−ＭＯＳＦＥＴと称する）においては、ＳＯＩ−ＭＯＳＦＥＴが素子分離用のフィールド酸化膜、およびＳＯＩ基板を構成する絶縁体により電気的に分離された状態となっている。そのため、ドレイン領域近傍の電界で加速された電子と格子原子との衝突（インパクトイオン化）で発生するホールが、チャネル領域に蓄積する。より詳細には、上述のホールは、ソース領域とチャネル領域との間のエネルギー障壁のために、ソース領域へと逃げることができず、結果として、チャネル領域に蓄積する。ホールがチャネル領域に蓄積することで生じる種々の現象は、基板浮遊効果と言われている。
【０００５】
基板浮遊効果の一つとして、シングルラッチアップが挙げられる。シングルラッチアップとは、ホールの蓄積によりチャネル領域の電位が上昇し、これにより、ソース領域、チャネル領域およびドレイン領域が、見かけ上バイポーラトランジスタとして動作することである。シングルラッチアップは、チャネル領域を流れる電流の増加を招き、結果としてＳＯＩ−ＭＯＳＦＥＴのドレイン耐圧の低下を引き起こす。シングルラッチアップや、それに伴うドレイン耐圧の低下等の問題点は、特に、ドレイン領域に印加する電圧が高い場合に顕著となる。
【０００６】
基板浮遊効果に伴うこれらの問題点を解決するために、ソース領域およびドレイン領域に、Ａｒイオン等を注入することで、人為的にシリコン半導体層に結晶欠陥を形成し、この結晶欠陥をホールの再結合中心とする従来技術が知られている（たとえば、特許文献１および特許文献２参照）。
【特許文献１】特開平１１−７４５３８号公報（図４）
【特許文献２】特開２００１−３２６３６１号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これら特許文献１および２に開示されているシリコン半導体層に結晶欠陥を導入する方法は、基板浮遊効果を効果的に抑制することができる。しかし、近年の半導体装置の微細化にともない、この結晶欠陥に由来して、新たな問題も生じている。
【０００８】
その新たな問題とは、ＳＯＩ−ＭＯＳＦＥＴのオフリーク電流の増加である。ここで、オフリーク電流とは、ゲートに印加する電圧を０Ｖとし、ソース領域を接地し、およびドレイン領域に所定の電圧を印加したときに、ソース領域とドレイン領域との間に流れる電流のことを示す。
【０００９】
オフリーク電流増加の原因は、ＳＯＩ−ＭＯＳＦＥＴの微細化に伴いドーパントを活性化するための熱処理温度が従来よりも低温化されていることにある。
【００１０】
以下、ＳＯＩ−ＭＯＳＦＥＴのオフリーク電流の増加につき説明する。
【００１１】
ＳＯＩ−ＭＯＳＦＥＴのゲート長が縮小されると、短チャネル効果が発生する。短チャネル効果とは、ドレイン領域の電界の影響がソース領域にまで及んで、電界効果トランジスタの閾値電圧が低下する現象である。
【００１２】
短チャネル効果を抑制するためには、ソース領域とドレイン領域との間の間隔であるチャネル長を長く保つことが有効である。この目的のために、ソース形成予定領域およびドレイン形成予定領域に導入されたドーパントを活性化するためのアニール温度は低温化される傾向にある。つまり、低温でアニールを行うことで、ドーパントのゲート長方向に沿った拡散が抑えられるので、その結果、短チャネル効果抑制に必要なだけのチャネル長が確保できる。
【００１３】
しかし、アニール温度を低温化すると、Ａｒのイオン注入に由来する結晶欠陥が充分に回復されず、シリコン半導体層中に、多数の結晶欠陥が残留してしまう。その結果、ＳＯＩ−ＭＯＳＦＥＴにおいて、この結晶欠陥を介して、ソース領域とドレイン領域との間で電流がリークする。つまり、オフリーク電流が増加する。
【００１４】
この問題の解決を図るため、発明者は、鋭意研究と実験とを行い、この問題を解決すべき糸口を掴んだ。
【００１５】
以下、発明者が実施した実験の結果（図６および図７）を示して、上述したＳＯＩ−ＭＯＳＦＥＴの問題点につきさらに詳細に説明する。ここで、図６は、この実験に用いたＳＯＩ−ＭＯＳＦＥＴの製造工程の主要工程段階のフローチャートを示す図である。図７は、この実験に用いたＳＯＩ−ＭＯＳＦＥＴの特性を示す図である。
【００１６】
この実験に当たり、製造工程を変化させて以下に示す３種類のＳＯＩ−ＭＯＳＦＥＴを製造した。
【００１７】
図６（Ａ）に示したＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＥＴ１と言う）は、ソース形成予定領域およびドレイン形成予定領域にイオン注入されたドーパントを活性化するためのアニールを、従来（約１０５０℃、１０秒）よりも低温（９７５℃、１０秒）で行った以外は、公知の方法で製造されている。なお、ＦＥＴ１においては、基板浮遊効果を抑制するためのＡｒのイオン注入を行っていない。
【００１８】
図６（Ｂ）に示したＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＥＴ２と言う）は、Ａｒのイオン注入およびドーパントのイオン注入の後に、１度のアニール（９７５℃、１０秒）を行った以外は、ＦＥＴ１と同様の方法で製造されている。つまり、ＦＥＴ２では、Ａｒイオン注入に由来する結晶欠陥の回復とドーパントの活性化とを前述の１度のアニールで同時に行っている。ここで、ＦＥＴ２のＡｒのイオン注入条件は、注入量：２×１０１４ｃｍ−２、および注入エネルギー：３０ｋｅＶである。
【００１９】
図６（Ｃ）に示したＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＥＴ３と言う）は、Ａｒのイオン注入量が、ＦＥＴ２よりも少ない点が、ＦＥＴ２とは異なっている。ここで、ＦＥＴ３のＡｒのイオン注入条件は、注入量：５×１０１３ｃｍ−２、および注入エネルギー：３０ｋｅＶである。
【００２０】
また、ＦＥＴ１〜ＦＥＴ３は、いずれもゲート長が０．３５μｍである。
【００２１】
図７は、いずれも縦軸が、ゲート幅１μｍあたりのドレイン電流Ｉｄ（Ａ）を示しており、および横軸が、ゲート電圧Ｖｇ（Ｖ）を示している。また、図７（Ａ）〜図７（Ｃ）のそれぞれに描かれた９本のグラフは、それぞれ異なったドレイン電圧Ｖｄ（Ｖ）に対応している。図にも示したが、ドレイン電圧Ｖｄは、０．１Ｖ〜３．３Ｖまで０．４Ｖ間隔で変化させている。
【００２２】
図７（Ａ）に示すように、ＦＥＴ１では、それぞれのグラフの間隔が離間しており、グラフ全体としてみた場合、横幅が広くなっている。これは、基板浮遊効果によるものである。ここで、グラフ全体の横幅を表す指標、つまり、基板浮遊効果の大きさを表す指標として、Ｉｄ＝０．１μＡにおけるゲート電圧Ｖｇの最大値Ｖｇｍａｘと最小値Ｖｇｍｉｎとの差△Ｖｇ（＝Ｖｇｍａｘ−Ｖｇｍｉｎ）を考える。Ｖｄ＝０．１Ｖのグラフから、Ｖｇｍａｘは、約０．７Ｖと読み取れる。同様に、Ｖｄ＝３．３Ｖのグラフから、Ｖｇｍｉｎは、約０．１Ｖと読み取れる。よって、△Ｖｇは、約０．６Ｖ（＝０．７−０．１）である。
【００２３】
それに対し、図７（Ｂ）に示すように、Ａｒのイオン注入を行ったＦＥＴ２では、グラフ全体の横幅が、ＦＥＴ１に比べて狭くなっている。ＦＥＴ２における△Ｖｇは、約０．３Ｖであり、ＦＥＴ１に比べて約０．３Ｖ幅が狭くなっている。これは、Ａｒのイオン注入に由来する結晶欠陥がホールの再結合中心として機能し、基板浮遊効果が抑えられていることを意味する。
【００２４】
しかし、ＦＥＴ２のオフリーク電流Ｉｄｏｆｆ（Ｖｇ＝０ＶにおけるＩｄ）は、ＦＥＴ１に比べて、全体的に大きいことがわかる。特に、Ｖｄ＝３．３Ｖにおいて、数ｐＡ程度のオフリーク電流Ｉｄｏｆｆが発生している。これは、上述のアニール（９７５℃、１０秒）では、Ａｒイオン注入に由来する結晶欠陥が充分に回復せず、この結晶欠陥を介してソース領域とドレイン領域との間で電流がリークしていることを意味する。
【００２５】
ここまでの結果をまとめると、アニール温度が９７５℃の場合、Ａｒのイオン注入を行い、人為的に結晶欠陥を導入したＦＥＴ２では、基板浮遊効果が抑制されるが、反面、オフリーク電流Ｉｄｏｆｆが増加することがわかる。
【００２６】
この結果を受けて、発明者らは、Ａｒのイオン注入量を減少させることで、シリコン半導体層に導入する結晶欠陥量を少なくすれば、基板浮遊効果の抑制およびオフリーク電流の低減化を同時に達成できると考え、Ａｒイオンの注入量を減らしたＦＥＴ３を作成し、図７（Ｃ）に示す結果を得た。
【００２７】
図７（Ｃ）に示すように、Ａｒのイオン注入量をＦＥＴ２の１／４としたＦＥＴ３は、オフリーク電流Ｉｄｏｆｆの最大値は、２〜３ｐＡ（Ｖｄ＝３．３Ｖのグラフより）であり、および、基板浮遊効果の指標である△Ｖｇは、約０．５Ｖであった。
【００２８】
ＦＥＴ３をＦＥＴ２と比較した場合、オフリーク電流Ｉｄｏｆｆは、Ａｒのイオン注入量の減少に見合っただけ減少しているが、反面、基板浮遊効果が、ＦＥＴ１に近い程度まで大きく増加している。
【００２９】
このことより、単純にＡｒのイオン注入量を減少させただけでは、基板浮遊効果の抑制およびオフリーク電流Ｉｄｏｆｆの低減化を同時に達成することが難しいことが明らかとなった。
【００３０】
この発明は、上述した背景に基づきなされたものである。したがって、この発明の目的は、互いにトレードオフの関係にある（１）基板浮遊効果の抑制、および（２）オフリーク電流の低減化を、実用上充分なレベルで同時に達成することができる半導体装置の製造方法、および、ＭＯＳ電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００３１】
まず、この発明が適用できるＭＯＳ電界効果トランジスタとしての半導体装置は、絶縁体上の半導体層に設けられた一方の導電型の素子形成領域にイオン注入された、他方の導電型の第１ドーパントを、アニールにより活性化することで形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域との間の素子形成領域であるボディ領域とを備えた構造の半導体装置である。
【００３２】
そして、上述の問題点を解決するにあたり、この発明の半導体装置の第１の製造方法によれば、他方の導電型の第１ドーパントのイオン注入に先立ち、以下の２つの処理を行うことが特徴である。第１の処理は、上述のボディ領域の形成予定領域内の領域であって、形成されるべきソース領域およびドレイン領域との境界領域へのＡｒのイオン注入を行うこと、第２の処理は、第１ドーパントの活性化のためのアニールよりも高温で、Ａｒのイオン注入により生じた結晶欠陥を回復させるための高温アニールを行うことである。以下、後者のアニールを欠陥回復アニールとも称する。
【００３３】
この発明の、半導体装置の第２の製造方法は、上述した第１の製造方法をより具体的にした方法である。すなわち、この発明の半導体装置の第２の製造方法は、以下の（１）〜（３）の工程を含んでいる。
【００３４】
（１ａ）一方の導電型の素子形成領域へ、他方の導電型である第１ドーパントの導入を行う前工程として、素子形成領域の表面に形成されたゲート電極部をマスクとしてＡｒのイオン注入を行い素子形成領域に結晶欠陥を導入するＡｒイオン注入工程。
【００３５】
（１ｂ）この結晶欠陥の一部を回復する高温アニール工程。
【００３６】
（２）他方の導電型の第１ドーパントを、上述のゲート電極部をマスクとして素子形成領域にイオン注入する第１イオン注入工程。
【００３７】
（３）高温アニールよりも低温で第１ドーパントの活性化のためのアニールを行うことによって、素子形成領域にソース領域およびドレイン領域を形成する活性化工程。
【００３８】
この発明のＭＯＳ電界効果トランジスタは、絶縁体上の半導体層に設けられた一方の導電型の素子形成領域に形成されており、個々のＭＯＳ電界効果トランジスタを電気的に分離するフィールド酸化膜と、フィールド酸化膜で区画された素子形成領域の表面に形成された、ゲート酸化膜およびゲート電極がこの順序で積層されたゲート電極部と、フィールド酸化膜で区画された領域のゲート電極部を挟んだ両側に形成された他方の導電型を有するソース領域およびドレイン領域と、ソース領域とドレイン領域との間の素子形成領域であるボディ領域と、ボディ領域のソース領域側端部およびドレイン領域側端部に人為的に導入された結晶欠陥とを備えている。
【００３９】
そして、このＭＯＳ電界効果トランジスタは、ゲート長が０．３２〜０．３５μｍであり、ゲート電極に印加する電圧Ｖｇを０Ｖとし、ドレイン領域に印加する電圧Ｖｄを３．３Ｖとし、および、ソース領域を接地した場合におけるソース領域とドレイン領域との間を流れるオフリーク電流Ｉｄｏｆｆの大きさが、１ｐＡ以下であり、ならびに、Ｖｄを０．１Ｖとし、かつ、Ｉｄを０．１μＡとした際のＶｇをＶｇ（０．１）とし、Ｖｄを３．３Ｖとし、かつ、Ｉｄを０．１μＡとした際のＶｇをＶｇ（３．３）とした場合におけるＶｇ（０．１）−Ｖｇ（３．３）が０．４Ｖ以下であることを特徴とする。
【００４０】
この発明のＭＯＳ電界効果トランジスタは、オフリーク電流Ｉｄｏｆｆが１ｐＡ以下であり、かつ、基板浮遊効果の指標となるＶｇ（０．１）−Ｖｇ（３．３）が０．４Ｖ以下である特性を有している。
【発明の効果】
【００４１】
上述したこの発明の半導体装置の第１および第２の製造方法によれば、Ａｒのイオン注入により素子形成領域に導入された結晶欠陥の一部を、高温アニールにより回復した後に、第１ドーパントのイオン注入、および第１ドーパントの活性化のためのアニールを行う。これにより、ボディ領域のソース領域側端部およびドレイン領域側端部に再結合中心としての結晶欠陥が導入された半導体装置が得られる。
【００４２】
つまり、この発明では、従来、一度のアニールで同時に行われていた結晶欠陥の一部回復、および第１ドーパントの活性化を、それぞれ別工程（高温アニールおよびアニール）で行っている。これにより、結晶欠陥の一部回復のための高温アニールを行う段階では、未だ素子形成領域に第１ドーパントが導入されていないので、第１ドーパントのゲート長方向に沿った過剰拡散の懸念がなく、結晶欠陥を一部回復するために最適な温度（後述の第１ドーパントの活性化のためのアニール温度よりも高温）で高温アニールを行うことができる。
【００４３】
また、第１ドーパントの活性化のためのアニールを行う段階においては、高温アニールにより結晶欠陥は既に回復されているので、結晶欠陥の回復に配慮することなく、第１ドーパントのゲート長方向に沿った過剰拡散を抑えつつ第１ドーパントの活性化を行うことができる最適な温度（上述の高温アニール温度よりも低温）でアニールを行うことができる。よって、この発明の半導体装置の製造方法によれば、（１）基板浮遊効果の抑制、および（２）オフリーク電流の低減化を、実用上充分なレベルで同時に達成する半導体装置を提供できる。
【００４４】
また、この発明のＭＯＳ電界効果トランジスタは、ボディ領域に人為的に導入された再結合中心としての結晶欠陥を備えているにも拘わらず、短チャネル効果を抑えつつ、（１）基板浮遊効果の抑制、および（２）オフリーク電流の低減化を、実用上充分なレベルで同時に達成している。
【発明を実施するための最良の形態】
【００４５】
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。従って、この発明は、以下の実施の形態に何ら限定されない。
【００４６】
図１は、この実施の形態の半導体装置の概略構成を示す断面の切り口を示す図である。図２（Ａ），（Ｂ）および（Ｃ）は、この実施の形態の半導体装置の製造方法の主要工程段階で得られた構造体の断面の切り口を示す図である。図３（Ａ），（Ｂ）および（Ｃ）は、図２（Ｃ）に続く主要工程段階で得られた構造体の断面の切り口を示す図である。図４（Ａ），（Ｂ）および（Ｃ）は、図３（Ｃ）に続く主要工程段階で得られた構造体の断面の切り口を示す図である。図５は、この実施の形態の半導体装置および半導体装置の製造方法の作用効果の説明に供する図である。
【００４７】
尚、図１〜図４において、共通する構成要素には、同符号を付し、その説明を適宜省略する。
【００４８】
図１は、この発明が適用できる半導体装置の一構成例を示す図である。図１に示す基板１２に形成された半導体装置としてのＭＯＳＦＥＴ１０は、いわゆるｎチャネル型ＭＯＳＦＥＴであり、フィールド酸化膜１６Ｌ，１６Ｒで区画された素子形成領域１８に、ソース領域２０、ドレイン領域２２、ボディ領域２４、ゲート電極部２６、およびＡｒイオン注入領域２８等を備えている。
【００４９】
基板１２は、いわゆるＳＯＩ基板であり、下地基板１２ａと、下地基板１２ａ上に積層された絶縁体であるＳｉＯ２層１２ｂと、ＳｉＯ２層１２ｂ上に積層された半導体層１２ｃとを備えている。ここで、ＳｉＯ２層と半導体層１２ｃとの境界面を界面１１と称する。また、半導体層１２ｃの表面、つまり、界面１１に対向する面を主面１３と称する。なお、下地基板１２ａおよび半導体層１２ｃは、好ましくは、たとえばＳｉとする。また、ＳｉＯ２層１２ｂの厚みは、好ましくは、たとえば２００ｎｍとする。
【００５０】
フィールド酸化膜は、図１中では、２つの領域１６Ｌ，１６Ｒとして示してあるが、実際には、１つの連続した酸化膜として形成されていて、この酸化膜によって囲まれた素子形成領域１８にＭＯＳＦＥＴ１０が形成される。したがって、フィールド酸化膜１６Ｌ，１６Ｒは、ＭＯＳＦＥＴ１０を隣接する他の素子と電気的に分離している。フィールド酸化膜１６Ｌ，１６Ｒは、好ましくは、たとえば、ＳｉＯ２からなる。フィールド酸化膜１６Ｌ，１６Ｒは、所定領域で半導体層１２ｃを全厚みに渡って酸化することで形成されている。つまり、フィールド酸化膜１６Ｌ，１６Ｒは、半導体層１２ｃの主面１３から、半導体層１２ｃとＳｉＯ２層１２ｂとの界面１１に至る厚みを有している。
【００５１】
上述したとおり、素子形成領域１８は、フィールド酸化膜１６Ｌ，１６Ｒで囲まれた半導体層１２ｃの領域であり、この領域１８にＭＯＳＦＥＴ１０が形成されている。素子形成領域１８の厚みは、好ましくは、たとえば、４０ｎｍとするが、３０〜７０ｎｍの範囲の中で、設計に応じた任意好適な厚みとすることができる。この実施の形態では、素子形成領域１８の導電型を、一方の導電型、たとえば、ｐ型とする。なお、素子形成領域１８の導電型は、半導体装置の設計に応じた選択事項である。つまり、素子形成領域１８の導電型は、ＭＯＳＦＥＴ１０がｐチャネル型（ｐ−ＭＯＳ）の場合には、ｎ型とし、また、ＭＯＳＦＥＴ１０がｎチャネル型（ｎ−ＭＯＳ）の場合には、ｐ型とすることが好ましい。
【００５２】
ゲート電極部２６は、素子形成領域１８の主面１３の所定箇所に設けられている。ゲート電極部２６は、ゲート酸化膜２６ａ、ゲート電極２６ｂおよびサイドウォール２６ｃを備えている。
【００５３】
ゲート酸化膜２６ａは、厚みが約７ｎｍのＳｉＯ２膜からなり、素子形成領域１８の主面１３に接触して設けられている。ゲート酸化膜２６ａ上には、厚みが約１５０ｎｍのポリシリコンからなるゲート電極２６ｂが設けられている。
【００５４】
ゲート酸化膜２６ａは、ゲート長方向（図１左右方向）の長さが、ゲート電極２６ｂよりも大きい（長い）。また、ゲート電極２６ｂは、ゲート酸化膜２６ａの中央部付近に設けられている。したがって、ゲート酸化膜２６ａのゲート長方向の両端には、ゲート電極２６ｂで覆われていない領域が存在する。このゲート電極２６ｂで覆われていない領域には、ゲート電極２６ｂの側壁を覆うようにサイドウォール２６ｃが設けられている。サイドウォール２６ｃは、好ましくは、たとえばＳｉＯ２からなる。なお、ここで、ゲート長方向とは、後述のチャネル領域２４ａにおけるキャリアの移動方向に沿った方向を示す。
【００５５】
ソース領域２０は、素子形成領域１８の、ゲート電極２６ｂとフィールド酸化膜１６Ｌとの間の領域である。ソース領域２０は、他方の導電型の層すなわちｎ＋層２０ａとｎ−層２０ｂとを備える。ｎ＋層２０ａは、フィールド酸化膜１６Ｌの端部から、ゲート電極部２６の、フィールド酸化膜１６Ｌに対面する側の下端部付近まで、半導体層１２ｃの全厚みに渡って延在している。ｎ＋層２０ａは、ｎ−層２０ｂよりも高濃度のドーパントが拡散された領域である。
【００５６】
ｎ−層２０ｂは、いわゆるＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造であり、ｎ＋層２０ａのゲート電極部２６の側端部から、半導体層１２ｃの主面１３側の領域を、ドレイン領域２２方向に、張り出すように延在している。つまり、ｎ−層２０ｂは、ｎ＋層２０ａのゲート電極部２６の側端部に連続し、該ゲート電極部２６の側端部からゲート電極２６ｂの、この側端部に対面する側の下端部付近まで延在している。このｎ−層２０ｂは、ｎ＋層２０ａよりも浅い領域に延在しており、ｎ−層２０ｂの下側の半導体層１２ｃの領域は、ボディ領域２４の一部を構成している。
【００５７】
詳しくは後述するが、ソース領域２０は、おおむね以下の工程で作成される（図４（Ａ）〜（Ｃ）参照）。すなわち、（１）ｎ型の第１不純物（たとえば、Ａｓ）を、ゲート電極２６ｂをマスクとして利用して、素子形成領域１８にイオン注入（１回目）することで第１イオン注入領域２０ｂ’（後述：図４（Ａ））を形成する。（２）ｎ型の第２不純物（たとえば、Ｐ）を、ゲート電極部２６をマスクとして利用して、素子形成領域１８にイオン注入（２回目）することで第２イオン注入領域２０ａ’（後述：図４（Ｃ））を形成する。この場合、第１および第２不純物として異なる不純物（ＡｓおよびＰ）を用いたが、第１および第２不純物は同一であってもよい。（３）素子形成領域１８のアニールを行うことで、第１ドーパントとしての第１および第２不純物をそれぞれ活性化し、第１および第２イオン注入領域２０ｂ’，２０ａ’をそれぞれ、それぞれｎ−層２０ｂおよびｎ＋層２０ａへと変化させる。これらの工程より明らかなように、ｎ−層２０ｂおよびｎ＋層２０ａは、素子形成領域１８の導電型（ｐ型）とは逆の導電型を有している。
【００５８】
なお、ここで、第１不純物および第２不純物とは、第１ドーパントの下位概念であり、第１ドーパントが複数種の場合に、これらの種類を区別するために用いた用語である。
【００５９】
ドレイン領域２２は、素子形成領域１８のゲート電極２６ｂとフィールド酸化膜１６Ｒとの間の領域である。ドレイン領域２２は、ｎ＋層２２ａとｎ−層２２ｂとを備える。ドレイン領域２２は、上述したソース領域２０と同様な構造であって、ゲート電極２６ｂを挟んで、ソース領域２０と対称的な形状を有している。周知の通り、通常は、ソースおよびドレイン領域２０，２２は同時に形成される。よって、ドレイン領域２２については、ｎ＋層２２ａおよびｎ−層２２ｂの詳細な説明を省略する。
【００６０】
ボディ領域２４は、ソース領域２０とドレイン領域２２との間の素子形成領域１８の領域である。ボディ領域２４は、チャネル領域２４ａを備えている。チャネル領域２４ａは、ボディ領域２４の主面１３近傍のゲート電極２６ｂの直下にあたる領域である。チャネル領域２４ａには、ＭＯＳＦＥＴ１０の閾値電圧を調整するために、素子形成領域１８（ｐ型）と同じ導電型のドーパント（たとえば、Ｂ）が導入され活性化されている。
【００６１】
Ａｒイオン注入領域２８は、素子形成領域１８のソース領域２０の全面およびドレイン領域２２の全面に形成されている。つまり、平面視で、Ａｒイオン注入領域２８は、ソース領域２０およびドレイン領域２２とほぼ同形状である。
【００６２】
Ａｒイオン注入領域２８は、素子形成領域１８においてＡｒのイオン注入に由来した結晶欠陥が存在する領域である。詳しくは後述するが、Ａｒは、ソースおよびドレイン領域２０，２２とボディ領域２４の一部とに跨ってイオン注入されている。その結果、Ａｒイオン注入領域２８は、ソース領域２０とボディ領域２４との境界を跨いだ両側、およびドレイン領域２２とボディ領域２４との境界を跨いだ両側に、それぞれ延在している。つまり、結晶欠陥領域２８ｂは、ボディ領域２４中の領域であって、かつ、ボディ領域２４と、形成されるべきソースおよびドレイン領域２０，２２との境界領域にＡｒがイオン注入されることで、人為的に結晶欠陥が導入された領域と言うことができる。
【００６３】
ここで、Ａｒイオン注入領域２８の、ソースおよびドレイン領域２０，２２と重なりあった領域を重複領域２８ａと称する。また、Ａｒイオン注入領域２８の、ボディ領域２４と重なりあった領域を結晶欠陥領域２８ｂと称する。
【００６４】
以下、Ａｒイオン注入領域２８の構成につき、ソース領域２０側の領域を例にとり説明する。
【００６５】
重複領域２８ａは、素子形成領域１８の界面１１近傍に、ｎ＋層２０ａと重複して、延在している。
【００６６】
結晶欠陥領域２８ｂは、ボディ領域２４において、重複領域２８ａのゲート電極部２６の下端部から、ドレイン領域２２方向に、張り出すように延在している。つまり、結晶欠陥領域２８ｂは、重複領域２８ａに連続して延在しており、ソース領域２０のｎ＋層２０ａとボディ領域２４との間の境界を跨いで、ボディ領域２４の一部に張り出している。結晶欠陥領域２８ｂのドレイン領域２２方向への張り出し長さは、上述したソース領域２０のｎ−層２０ｂと同程度である。
【００６７】
なお、ドレイン領域２２側に延在するＡｒイオン注入領域２８は、ゲート電極２６ｂを挟んで、ソース領域２０側に延在するＡｒイオン注入領域２８と対称的な構造を有している。よって、ドレイン領域２２側については、Ａｒイオン注入領域２８の詳細な説明を省略する。
【００６８】
詳しくは後述するが、このＡｒイオン注入領域２８は、ソースおよびドレイン領域２０，２２に、ゲート電極２６ｂをマスクとして、ＳｉＯ２層１２ｂと半導体層１２ｃとの界面１１近傍の半導体層１２ｃでＡｒ濃度が最大となるような注入エネルギーでＡｒをイオン注入し、しかる後、前述のソースおよびドレイン領域２０，２２での第１ドーパント活性化のためのアニール温度よりも高温の高温アニール、すなわち、欠陥回復アニールを行うことで形成される。なお、この高温アニールは、ソースおよびドレイン領域２０，２２への第１および第２不純物（ＡｓおよびＰ）の導入を行うよりも以前に行われる。
【００６９】
このＡｒのイオン注入により、Ａｒイオン注入領域２８には、多数の結晶欠陥が導入される。この結晶欠陥は、その後の高温アニールにより一部が回復される。回復されないで半導体層１２ｃに残留した結晶欠陥のうち、結晶欠陥領域２８ｂに存在するものは、ＭＯＳＦＥＴ１０の動作時に、インパクトイオン化で発生するホールの再結合中心として機能し、ＭＯＳＦＥＴ１０の基板浮遊効果を低減化させる。
【００７０】
次に、図２〜図４を参照して、半導体装置としてのＭＯＳＦＥＴ１０の製造方法につき説明する。
【００７１】
まず、図２（Ａ）に示すように、基板１２を用意する。より詳細には、公知の基板貼り合わせ法やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法により、下地基板１２ａとｐ型の半導体層１２ｃとの間にＳｉＯ２層１２ｂがサンドイッチ状に挟まれた基板１２を準備する。
【００７２】
（第１工程）
次に、図２（Ｂ）に示す構造体、すなわち、半導体層１２ｃに素子形成領域１８が形成された構造体を作成する。より詳細には、素子形成領域１８が形成される予定領域上に、ＳｉＯ２膜とＳｉ３Ｎ４膜をこの順序で積層する（図示せず）。次に、このＳｉＯ２／Ｓｉ３Ｎ４積層体をマスクとして、水蒸気を加えてのスチーム酸化（約１０００℃）を行い、半導体層１２ｃの当該マスクで被覆されていない領域、すなわちマスクから露出している領域に、半導体層１２ｃの全厚みに渡るフィールド酸化膜１６Ｌ，１６Ｒを形成する。これにより、フィールド酸化膜１６Ｌ，１６Ｒで囲まれた素子形成領域１８が画成される。その後、マスクとして用いたＳｉＯ２／Ｓｉ３Ｎ４積層体を公知の方法により除去することで、図２（Ｂ）に示した構造体を得る。
【００７３】
（第２工程）
次に、素子形成領域１８が形成されている基板１２を熱酸化炉に配置して、希釈した加湿酸素を加えながら約８５０℃の温度に加熱することにより、素子形成領域１８の主面１３を酸化して、約２．５ｎｍ厚のＳｉＯ２膜３０を形成し、図２（Ｃ）に示すような構造体を得る。その後、ＭＯＳＦＥＴ１０の閾値電圧を調整するために、半導体層１２ｃと同じ導電型の第２ドーパント（Ｂ）を素子形成領域１８の全面の主面１３近傍の深さにイオン注入する。より詳細には、ＢＦ２＋イオンを、注入量：約１×１０１２ｃｍ−２、および注入エネルギー：１９ｋｅＶでイオン注入する。
【００７４】
（第３工程）
次に、図３（Ａ）に示す構造体、すなわち、ＳｉＯ２膜３０上に、ゲート電極２６ｂが形成された構造体を作成する。より詳細には、半導体層１２ｃの全面に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、約１５０ｎｍ厚のポリシリコン膜（図示せず）を成膜する。その後、ポリシリコン膜のゲート電極２６ｂの形成予定領域をフォトレジスト等のエッチング保護膜（図示せず）で被覆する。しかる後、公知のエッチングを行うことで、ゲート電極２６ｂが形成される。ここで、ＳｉＯ２膜３０のうち、ゲート電極部２６の形成予定領域に存在するものを、ゲート酸化膜前駆体２６ａ’と称する。最後に、エッチング保護膜を除去して図３（Ａ）に示した構造体を得る。
【００７５】
なお、以下の説明において、ソース領域２０が形成される予定領域をソース形成予定領域２０’と称する。同様に、ドレイン領域２２が形成される予定領域をドレイン形成予定領域２２’と称する。また、ボディ領域２４が形成される予定領域をボディ形成予定領域２４’と称する。
【００７６】
（第４工程）
次に、図３（Ｂ）に示す工程を行う。すなわち、ゲート電極２６ｂをマスクとしてＳｉＯ２膜３０越しに、Ａｒ＋イオンを、注入量：約２×１０１４ｃｍ−２、および注入エネルギー：３０ｋｅＶで、基板１２に対して垂直に、素子形成領域１８にイオン注入する。つまり、このＡｒのイオン注入は、ボディ形成予定領域２４’のソース領域２０側端部およびドレイン領域２２側端部を含んだ、ソース形成予定領域２０’およびドレイン形成予定領域２２’に行われる。
【００７７】
この条件でイオン注入されたＡｒの投影飛程Ｒｐは、約３０ｎｍであり、注入されたＡｒは、ＳｉＯ２層１２ｂと半導体層１２ｃとの界面１１近傍の半導体層１２ｃで濃度が最大となるような深さ方向濃度分布を持つ。
【００７８】
一般に、イオン注入では、イオンの投影飛程Ｒｐ付近において、多量の結晶欠陥が発生するので、Ａｒのイオン注入を行うことにより、ＳｉＯ２層１２ｂと半導体層１２ｃとの界面１１近傍の素子形成領域１８に多量の結晶欠陥が導入される。
【００７９】
（第５工程）
次に、図３（Ｃ）に示す構造体、すなわち、素子形成領域１８に、Ａｒイオン注入領域２８が形成された構造体を作成する。つまり、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）法により、高温アニールを行うことで、Ａｒのイオン注入に由来する結晶欠陥の一部回復を行い、Ａｒイオン注入領域２８を形成する。より詳細には、素子形成領域１８を、現状の温度、たとえば、室温から、約８０℃／秒で昇温し、最低温度でも約１０５０℃の高温アニール保持温度に到達させた後、この温度で約１０秒間保持する。これにより、結晶欠陥が存在する領域において、Ａｒイオンとの衝突で格子点から変位したシリコン原子の再配列が起こり、結晶欠陥が一部回復される。このようにして、素子形成領域１８の界面１１近傍、より正確にはソースおよびドレイン形成予定領域２０’，２２’の界面１１近傍に、人為的に結晶欠陥が導入されたＡｒイオン注入領域２８が形成される。
【００８０】
ここで、Ａｒのイオン注入（第４工程）と高温アニール（第５工程）との間には、素子形成領域１８へ第１ドーパントを導入する工程（たとえば、後述の第６および第９工程）は存在しない。つまり、高温アニール（第５工程）は、Ａｒのイオン注入（第４工程）後、素子形成領域１８へ第１ドーパントの導入（第６および第８工程）を行うことなく実施される。また、高温アニール保持温度（１０５０℃）は、後述の第１ドーパントの活性化のためのアニール温度、すなわち、アニール保持温度（第９工程：９７５℃）よりも高温とされている。
【００８１】
上述の高温アニールは、結晶欠陥を一部回復する工程とともに、第２工程で素子形成領域１８に導入された第２ドーパント（Ｂ）を活性化する工程を兼ねている。この高温アニールにより、第２工程で導入された第２ドーパント（Ｂ）が分布する領域のうち、ゲート電極２６ｂ直下の領域は、チャネル領域２４ａへと変化する。
【００８２】
（第６工程）
次に、図４（Ａ）に示す構造体、すなわち、素子形成領域１８に、第１イオン注入領域２０ｂ’，２２ｂ’が形成された構造体を作成する。なお、第１イオン注入領域２０ｂ’，２２ｂ’は、後述するアニール（第９工程）により、それぞれｎ−層２０ｂ，２２ｂへと変化する。より詳細には、ゲート電極２６ｂをマスクとして、素子形成領域１８（ｐ型）とは逆の導電型（ｎ型）の第１不純物であるＡｓ＋イオンを、注入量：約２×１０１４ｃｍ−２、および注入エネルギー：約５ｋｅＶで、基板１２に対して垂直に、素子形成領域１８にイオン注入する。これにより、ソースおよびドレイン形成予定領域２０’，２２’の主面１３近傍に第１イオン注入領域２０ｂ’，２２ｂ’が形成された構造体を得る。
【００８３】
（第７工程）
次に、図４（Ｂ）に示す構造体、すなわち、素子形成領域１８の主面１３にゲート電極部２６を有する構造体を得る。より詳細には、半導体層１２ｃの全面に、プラズマＣＶＤ法により、約８０ｎｍ厚のＳｉＯ２膜（図示せず）を成膜する。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  Ｅｔｈｉｎｇ）法により、ソースおよびドレイン形成予定領域２０’，２２’の表面に至るまで、ＳｉＯ２膜を異方性エッチングする。これにより、エッチングを受けなかったＳｉＯ２膜が、ゲート電極２６ｂの側壁を覆うように残留し、サイドウォール２６ｃとなる。
【００８４】
また、この異方性エッチングにより、ゲート酸化膜前駆体２６ａ’以外の領域を覆っていたＳｉＯ２膜３０も除去される。つまり、ソースおよびドレイン形成予定領域２０’，２２’の主面１３に存在するＳｉＯ２膜３０も除去される。結果として、素子形成領域１８の主面１３に、ゲート酸化膜２６ａ、ゲート電極２６ｂおよびサイドウォール２６ｃを備えたゲート電極部２６が形成される。
【００８５】
（第８工程）
次に、図４（Ｃ）に示す構造体、すなわち、素子形成領域１８に、第２イオン注入領域２０ａ’，２２ａ’が形成された構造体を作成する。なお、第２イオン注入領域２０ａ’，２２ａ’は、後述するアニール（第９工程）により、それぞれｎ＋層２０ａ，２２ａへと変化する。より詳細には、ゲート電極部２６をマスクとして、素子形成領域１８（ｐ型）とは逆の導電型（ｎ型）の第２不純物であるＰ＋イオンを、注入量：約５×１０１５ｃｍ−２、および注入エネルギー：約６ｋｅＶで、基板１２に対して垂直に、素子形成領域１８にイオン注入する。これにより、ソースおよびドレイン形成予定領域２０’，２２’において、第１イオン注入領域２０ｂ’，２２ｂ’よりも深い深さに第２イオン注入領域２０ａ’，２２ａ’が形成された構造体を得る。なお、この工程では、第２不純物（Ｐ）を、第６工程で説明した第１不純物（Ａｓ）よりも高い注入量でイオン注入している。
【００８６】
（第９工程）
最後に、第６工程および第９工程で素子形成領域１８に導入された第１および第２不純物（ＡｓおよびＰ）をアニールにより活性化する。より詳細には、ＲＴＡ法により、素子形成領域１８を、約６０℃／秒で昇温し、最高温度でも約９７５℃のアニール保持温度に到達させた後、この温度で約１０秒間保持する。これにより、第１および第２不純物が活性化され、第１イオン注入領域２０ｂ’，２２ｂ’は、ｎ−層２０ｂ，２２ｂへと変化し、第２イオン注入領域２０ａ’，２２ａ’は、ｎ＋層２０ａ，２２ａへと変化する。ここで、この工程におけるアニールの保持温度（約９７５℃）は、第５工程の高温アニールの保持温度（約１０５０℃）よりも低温とされている。
【００８７】
これにより、ボディ領域２４のソース領域２０側端部およびドレイン領域２２側端部に、Ａｒのイオン注入により人為的に導入された結晶欠陥を有するＭＯＳＦＥＴ１０（図１）が得られる。
【００８８】
次に、このようにして製造されたＭＯＳＦＥＴ１０のオフリーク電流および基板浮遊効果につき、図５を参照して説明する。
【００８９】
図５は、ＭＯＳＦＥＴ１０のドレイン電流Ｉｄ（縦軸）とゲート電圧Ｖｇ（横軸）との関係を示している。図５は、ＭＯＳＦＥＴ１０に対して、ＦＥＴ１〜ＦＥＴ３（「発明が解決しようとする課題」参照）と同様の測定を行うことで得られている。したがって、図５の縦軸および横軸は、図７と同様である。また、図５中に描かれた９本のグラフも、図７と同様のドレイン電圧Ｖｄ（Ｖ）の変化に対応している。
【００９０】
図５によれば、Ｖｄ＝３．３ＶにおけるＭＯＳＦＥＴ１０のオフリーク電流Ｉｄｏｆｆ（Ｖｇ＝０ＶにおけるＩｄ）は、約０．４ｐＡであり、１ｐＡ以下である。
【００９１】
また、Ｉｄ＝０．１μＡにおけるゲート電圧Ｖｇの最大値Ｖｇｍａｘは、Ｖｄ＝０．１Ｖのグラフから、約０．７Ｖと読み取れる。また、Ｉｄ＝０．１μＡにおけるゲート電圧Ｖｇの最小値Ｖｇｍｉｎは、Ｖｄ＝３．３Ｖのグラフから、約０．３Ｖと読み取れる。よって、最大値Ｖｇｍａｘと最小値Ｖｇｍｉｎとの差△Ｖｇ（＝Ｖｇｍａｘ−Ｖｇｍｉｎ）は、約０．４Ｖである。
【００９２】
ここで、ＭＯＳＦＥＴ１０およびＦＥＴ１〜ＦＥＴ３のオフリーク電流Ｉｄｏｆｆおよび△Ｖｇを比較した結果を、それぞれの製造工程の特徴点とともに、以下の表１に示す。
【００９３】
【表１】
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【００９４】
Ａｒのイオン注入（表１：工程１）後に、第１ドーパントのイオン注入（表１：工程３）を行うことなく高温アニール（表１：工程２）を行ったＭＯＳＦＥＴ１０は、ＦＥＴ１〜ＦＥＴ３に比べて、オフリーク電流Ｉｄｏｆｆと△Ｖｇとが、バランスよく良好な値を示していることがわかる。
【００９５】
つまり、ＭＯＳＦＥＴ１０のオフリーク電流Ｉｄｏｆｆは、Ａｒのイオン注入が行われていないために、結晶欠陥が最も少ないと推測されるＦＥＴ１よりも若干良好な値を示す。さらに、ＭＯＳＦＥＴ１０の△Ｖｇは、Ａｒのイオン注入量が多いために、基板浮遊効果が最も抑制されていると推測されるＦＥＴ２に近い値を示す。
【００９６】
このように、この実施の形態の半導体装置の製造方法では、ＦＥＴ２およびＦＥＴ３では、一度のアニールで同時に行われていたＡｒのイオン注入由来の結晶欠陥の一部回復、および第１ドーパントの活性化を、それぞれ別工程（第５工程および第９工程）で行っている。これにより、結晶欠陥の一部回復のための第５工程の段階では、未だ素子形成領域１８に第１および第２不純物（ＡｓおよびＰ）が導入されていないので、第１および第２不純物のゲート長方向に沿った過剰拡散の懸念なく、結晶欠陥を一部回復するために最適な温度で高温アニール（約１０５０℃）を行うことができる。
【００９７】
また、第１および第２不純物の活性化のための第９工程では、高温アニール（第５工程）により、結晶欠陥の一部は回復されている。よって、素子形成領域１８には、基板浮遊効果を抑制し、かつ、オフリーク電流を低減化するために必要充分なだけの量の結晶欠陥が既に存在している。これにより、第９工程では、結晶欠陥を回復させることに配慮することなく、第１および第２不純物のゲート長方向に沿った拡散距離を短縮しつつ第１ドーパントの活性化を達成できる最適な温度（約９７５℃）でアニールを行うことができる。
【００９８】
これにより、この実施の形態の半導体装置の製造方法によれば、短チャネル効果を抑制しつつ、基板浮遊効果およびオフリーク電流を、実用上充分なレベルで同時にバランスよく抑制することが可能な半導体装置（ＭＯＳＦＥＴ１０）を得ることができる。よって、集積回路において比較的高い電圧（≒３．３Ｖ）が印加される周辺回路用のＩ／Ｏトランジスタや、アナログ回路用のトランジスタとして、ＭＯＳＦＥＴ１０を用いることで、消費電力を低減化することができるとともに、ソース−ドレイン耐圧を高めることができる。
【００９９】
さらに、この実施の形態の半導体装置の製造方法により製造されたＭＯＳＦＥＴ１０は、オフリーク電流Ｉｄｏｆｆが、約１ｐＡ以下であり、かつ、基板浮遊効果の大きさを表す指標△Ｖｇが約０．４Ｖ以下である。つまり、基板１２（ＳＯＩ基板）に形成されたＭＯＳＦＥＴ１０は、ボディ領域２４に人為的に導入された再結合中心としての結晶欠陥領域２８ｂを備えているにも拘わらず、基板浮遊効果の抑制およびオフリーク電流の低減化を実用上充分なレベルで同時にバランスよく達成している。
【０１００】
また、高温アニール（第５工程）を１０５０℃以上の温度で行うことで、第１ドーパント（ＡｓおよびＰ）のゲート長方向に沿った過剰拡散の懸念なく、オフリーク電流（Ｉｄｏｆｆ）の低減化と基板浮遊効果（△Ｖｇ）の抑制とを同時に達成することができる程度まで、Ａｒのイオン注入に由来する結晶欠陥を回復することができる。さらに、アニール（第９工程）を９７５℃以下の温度で行うことで、第１ドーパント（ＡｓおよびＰ）のゲート長方向に沿った拡散を抑えることができるので、短チャネル効果を抑制できる。
【０１０１】
つまり、結晶欠陥の回復（高温アニール）と第１ドーパントの活性化（アニール）とを別工程とすることにより、高温アニールが、ソースおよびドレイン領域２０，２２の形成に悪影響（たとえば、短チャネル効果等）を及ぼすことがない。
【０１０２】
また、６０〜８０℃／秒という急激な昇温速度で昇温する高温アニール（第５工程）、いわゆるＲＴＡを行うことで、Ａｒのイオン注入（第４工程）で形成された結晶欠陥を含む領域において、シリコン原子の遠距離までの拡散が抑えられる。つまり、格子点から変位したシリコン原子は、遠方まで拡散することなく、その原子の近傍で結晶欠陥の回復に寄与する。これは、結晶欠陥の回復が、このシリコン原子の拡散距離程度の大きさの領域（以下、回復単位領域と称する）を単位として進行していくことを意味する。そして、互いに接した回復単位領域同士の境界部には、転位等の２次欠陥が発生する。一般に、結晶中の不純物は、結晶欠陥に局在する性質があるので、拡散するＡｒ原子は、主として、この２次欠陥に取り込まれる。
【０１０３】
一方、昇温速度がＲＴＡよりも緩やかな従来のアニールでは、シリコン原子の拡散距離がＲＴＡよりも大きいので、個々の回復単位領域の大きさがＲＴＡの場合よりも大きくなる。つまり、従来のアニールの場合は、回復単位領域の数がＲＴＡの場合よりも少数となり、したがって、回復単位領域同士の境界で発生する２次欠陥の量が、ＲＴＡの場合よりも少なくなる。さらに、従来のアニールでは、ＲＴＡの場合よりもＡｒ原子の拡散距離が長くなる。これらの相乗効果により、従来のアニールにおいては、個々の２次欠陥に取り込まれるＡｒ原子の数（濃度）が非常に高くなる。結果として、Ａｒ原子は、２次欠陥に集中的に偏析し、ＭＯＳＦＥＴ１０の特性を劣化させる。
【０１０４】
よって、昇温速度６０〜８０℃／秒で高温アニール（第５工程）を行うことにより、２次欠陥への過剰なＡｒの偏析を抑えて、良好な特性のＭＯＳＦＥＴ１０を得ることができる。
【０１０５】
なお、好適な昇温速度（６０〜８０℃／秒）の上限値８０℃／秒は、ＲＴＡ装置のスペックにより限定されたものである。また、上述した理由により、昇温速度が大きくなるにつれて、結晶欠陥領域２８ｂにおける２次欠陥密度も大きくなることが予想される。したがって、昇温速度が大きければ大きいほど、Ａｒ原子の２次欠陥への偏析を避けることが可能と推測される。よって、昇温速度の真の上限値は、恐らく８０℃／秒以上（たとえば、１００℃／秒）であると推測される。また、昇温速度が、６０℃／秒未満であると、２次欠陥へのＡｒの偏析が顕著となり、ＭＯＳＦＥＴ１０の特性を悪化させるため、好ましくない。
【０１０６】
また、高温アニール（第５工程）における昇温速度を６０〜８０℃／秒とすることで、高温アニール保持温度（１０５０℃）に到達するまでの時間を十数秒程度にまで短縮できる。さらに、高温アニール保持温度における保持時間は１０〜３０秒程度であるので、高温アニールに要する時間を１分以内に抑えることができる。これにより、高温アニール（第５工程）におけるスループットを大きくすることができる。
【０１０７】
また、ＳｉＯ２層１２ｂと半導体層１２ｃとの界面１１近傍の半導体層１２ｃでＡｒ濃度が最大となるように、Ａｒをイオン注入（第４工程）することにより、結晶欠陥領域２８ｂにおいて、結晶欠陥は、界面１１近傍に密集するように発生する。ところで、インパクトイオン化により発生するホールは、界面１１近傍を移動する性質を有している。よって、結晶欠陥領域２８ｂにおいて、界面１１近傍に密集するように結晶欠陥を設けることにより、このホールを効果的に結晶欠陥に捉えて再結合させることができる。
【０１０８】
また、注入量が２×１０１４〜５×１０１４ｃｍ−２でＡｒのイオン注入を行い（第４工程）、その後、第１ドーパント（ＡｓおよびＰ）の導入を行うことなく、１０５０℃以上での高温アニールを行う（第５工程）ことで、ＭＯＳＦＥＴ１０のオフリーク電流（Ｉｄｏｆｆ）の低減化と基板浮遊効果（△Ｖｇ）の抑制とを同時に達成することができる。
【０１０９】
なお、この実施の形態においては、第４工程におけるＡｒのイオン注入量を２×１０１４ｃｍ−２としたが、Ａｒのイオン注入量は、２×１０１４〜５×１０１４ｃｍ−２の範囲で、設計に応じた任意好適な量を選択できる。その後の高温アニール（第５工程）の条件にもよるが、イオン注入量が２×１０１４ｃｍ−２未満の場合には、半導体層１２ｃに導入される結晶欠陥の絶対量が少ないため、高温アニールの条件を緩和（保持温度を低下させ、かつ、保持時間を短くする）しても、基板浮遊効果（△Ｖｇ）を抑制することができなくなるため好ましくない。また、イオン注入量が５×１０１４ｃｍ−２よりも大きい場合には、高温アニールの条件を強化（保持温度を上昇させ、かつ、保持時間を長くする）しても、結晶欠陥が充分に回復されず、オフリーク電流Ｉｄｏｆｆが大きくなるため好ましくない。
【０１１０】
また、高温アニール保持温度は、１０５０℃以上、かつ、１１００℃以下であることが好ましい。高温アニール保持温度が１０５０℃未満では、Ａｒのイオン注入により導入された結晶欠陥が充分に回復しないため、オフリーク電流Ｉｄｏｆｆが増加するため好ましくない。また、高温アニール保持温度が１１００℃を超えると、基板浮遊効果を抑制することができなくなるため好ましくない。
【０１１１】
また、高温アニール（第５工程）における昇温速度が６０〜８０℃／秒であれば、高温アニール保持温度および保持時間は、上述のＡｒのイオン注入量を勘案して、ＭＯＳＦＥＴ１０が良好な特性（Ｉｄｏｆｆ：小、および△Ｖｇ：小）を示すような条件とすることが好ましい。また、一般的には、Ａｒのイオン注入量を増加させた場合には、（１）高温アニール保持温度の高温化、および（２）保持時間の長時間化、の一方または両方を実施することが好ましい。
【０１１２】
また、この実施の形態では、高温アニール保持温度を１０５０℃、かつ、保持時間を１０秒で高温アニール（第５工程）を実施した。しかし、高温アニール保持温度と保持時間とは、これらの値に固定されたものではない。たとえば、この実施の形態の高温アニール条件では、高温アニール保持時間は、１０秒〜３０秒の範囲内であれば、ＭＯＳＦＥＴ１０は、実用上充分な良好な特性（Ｉｄｏｆｆ：小、および△Ｖｇ：小）を示す。また、高温アニール保持温度を１０５０℃よりも高い温度（たとえば、約１１００℃）とした場合には、その分保持時間を短時間（たとえば、約５秒）としても良好な特性のＭＯＳＦＥＴ１０を得ることができる。
【０１１３】
また、低温アニール温度は、９７５℃以下であることが好ましい。低温アニール温度が、９７５℃よりも高い場合、第１および第２不純物（ＡｓおよびＰ）が、ゲート長方向に過剰に拡散し、ＭＯＳＦＥＴ１０において短チャネル効果が顕著になるために好ましくない。
【０１１４】
また、この実施の形態においては、Ａｒのイオン注入エネルギーを３０ｋｅＶとしたが、これは、４０ｎｍ厚の半導体層１２ｃに最適化された注入エネルギーである。よって、半導体層１２ｃの厚みを変えた場合には、これに合わせて注入エネルギーを変更し、ＳｉＯ２層１２ｂと半導体層１２ｃとの界面１１近傍の半導体層１２ｃにおいて、Ａｒ濃度が最大となるような深さ方向濃度分布とすることが好ましい。
【０１１５】
また、この実施の形態では、Ａｒは、基板１２に対して垂直な方向からイオン注入されているが、基板１２に対して傾いた方向からイオン注入を行ってもよい。
【０１１６】
また、この実施の形態においては、ｎチャネル型のＭＯＳＦＥＴ１０につき例示したが、ｐチャネル型のＭＯＳＦＥＴにおいても、ｎチャネル型のＭＯＳＦＥＴ１０と同様の作用効果を奏する。すなわち、オフリーク電流を低減化し、同時に基板浮遊効果を抑制することができる。
【０１１７】
また、この実施の形態では、基板１２としてＳＯＩ基板を用いた場合を例示したが、基板１２としては、たとえばＳＯＳ（ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ）基板や、ＳＯＱ（ｓｉｌｉｃｏｎ  ｏｎ  ｑｕａｒｔｚ）基板を用いることができる。
【０１１８】
また、この実施の形態のＭＯＳＦＥＴ１０、および、その製造方法ではＬＤＤ構造として、ｎ−層２０ｂ，２２ｂを形成する場合を例示したが、ドレイン領域２２の近傍でのホットキャリアの発生を抑制することができれば、ｎ−層２０ｂ，２２ｂを設ける必要はない。
【０１１９】
また、Ａｒに代えて、Ａｒ以外の０族元素、ＳｉおよびＧｅからなる群から選択された１種以上の元素をイオン注入することによっても、得られるＭＯＳＦＥＴ１０のオフリーク電流Ｉｄｏｆｆの低減化と基板浮遊効果△Ｖｇの抑制とを同時に達成することができる。
【０１２０】
また、この実施の形態では、半導体装置としてＭＯＳＦＥＴ１０のみを例示したが、本発明で言う半導体装置とは、ＭＯＳＦＥＴ１０を一素子として備えた集積回路をも含む概念である。
【図面の簡単な説明】
【０１２１】
【図１】この実施の形態の半導体装置の概略構成を示す断面図である。
【図２】この実施の形態の半導体装置の製造方法の主要工程段階を抜き出した工程断面図である。
【図３】この実施の形態の半導体装置の製造方法の主要工程段階を抜き出した工程断面図である。
【図４】この実施の形態の半導体装置の製造方法の主要工程段階を抜き出した工程断面図である。
【図５】この実施の形態の半導体装置および半導体装置の製造方法の作用効果の説明に供する図である。
【図６】従来のＳＯＩ−ＭＯＳＦＥＴの製造工程の主要工程段階のフローチャートを示す図である。
【図７】従来のＳＯＩ−ＭＯＳＦＥＴの特性を示す図である。
【符号の説明】
【０１２２】
１０  ＭＯＳＦＥＴ
１１  界面
１２  基板
１２ａ  下地基板
１２ｂ  ＳｉＯ２層
１２ｃ  半導体層
１３  主面
１６Ｌ，１６Ｒ  フィールド酸化膜
１８  素子形成領域
２０  ソース領域
２０’  ソース形成予定領域
２２  ドレイン領域
２２’  ドレイン形成予定領域
２０ａ，２２ａ  ｎ＋層
２０ａ’，２２ａ’  第２イオン注入領域
２０ｂ，２２ｂ  ｎ−層
２０ｂ’，２２ｂ’  第１イオン注入領域
２４  ボディ領域
２４’  ボディ形成予定領域
２４ａ  チャネル領域
２６  ゲート電極部
２６ａ  ゲート酸化膜
２６ａ’  ゲート酸化膜前駆体
２６ｂ  ゲート電極
２６ｃ  サイドウォール
２８  Ａｒイオン注入領域
２８ａ  重複領域
２８ｂ  結晶欠陥領域
３０，３０ａ  ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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