(57)【要約】【課題】高速にサンプリングし、低速で出力する場合に、オペアンプが高速で動作する必要があるために消費電力が大きくなる。【解決手段】オペアンプ１９を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルするオフセットキャンセル機能を持つサンプルホールド回路１０において、オフセット電圧保持用のキャパシタ１７とサンプリングデータ保持用のキャパシタ１８を設け、オフセットキャンセル動作とサンプルホールド動作を別々の動作として行うようにすることで、サンプリング動作と出力動作の動作速度が同じでなくて良いようにする。【選択図】図１
2006324847.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端に第１の基準電位が与えられるオペアンプと、
前記オペアンプの第２の入力端に一端が接続された第１のキャパシタと、
前記第１のキャパシタの他端に一端が接続された第２のキャパシタと、
入力信号をサンプリングして前記第２のキャパシタの他端に与える第１のスイッチと、
前記第２のキャパシタの他端と前記オペアンプの出力端との間に接続された第２のスイッチと、
前記オペアンプの第２の入力端と出力端との間に接続された第３のスイッチと、
前記第３のスイッチに同期して前記第１，第２のキャパシタの共通接続ノードに第２の基準電位を与える第４のスイッチと
を有することを特徴とするサンプルホールド回路。
【請求項２】
前記第１の基準電位は、前記第２の基準電位と同電位である
ことを特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
前記第３のスイッチに同期して前記オペアンプの第１の入力端に前記第２の基準電位を与える第５のスイッチと、
前記第２のスイッチに同期して前記オペアンプの第１の入力端に、シフトするレベルに対応した第３の基準電位を与える第６のスイッチとをさらに有する
ことを特徴とする請求項２記載のサンプルホールド回路。
【請求項４】
前記第１のキャパシタの他端に一端が接続された第３のキャパシタと、
前記第２のスイッチに同期して前記第２のキャパシタの他端に前記第２の基準電位を与える第５のスイッチと、
前記第３のスイッチに同期して前記第３のキャパシタの他端に前記第１の基準電位を与える第５のスイッチとをさらに有し、
前記第１の基準電位は、シフトするレベルに対応した電位であり、
前記第２のスイッチは、前記第３のキャパシタの他端と前記オペアンプの出力端との間に接続されている
ことを特徴とする請求項１記載のサンプルホールド回路。
【請求項５】
サンプルホールド回路を一構成単位として複数配置してなり、シリアルの入力信号をパラレルの出力信号に変換するシリアル／パラレル変換回路であって、
前記サンプルホールド回路は、
第１の入力端に第１の基準電位が与えられるオペアンプと、
前記オペアンプの第２の入力端に一端が接続された第１のキャパシタと、
前記第１のキャパシタの他端に一端が接続された第２のキャパシタと、
入力信号をサンプリングして前記第２のキャパシタの他端に与える第１のスイッチと、
前記第２のキャパシタの他端と前記オペアンプの出力端との間に接続された第２のスイッチと、
前記オペアンプの第２の入力端と出力端との間に接続された第３のスイッチと、
前記第３のスイッチに同期して前記第１，第２のキャパシタの共通接続ノードに第２の基準電位を与える第４のスイッチとを有する
ことを特徴とするシリアル／パラレル変換回路。
【請求項６】
サンプルホールド回路を一構成単位として複数配置してなり、シリアルの入力信号をパラレルの出力信号に変換するシリアル／パラレル変換回路を備え、
電気光学素子を含む画素が行列状に２次元配置され、当該行列状配置の画素列ごとに信号線を配線してなる画素アレイ部の各信号線に対して、前記シリアル／パラレル変換回路から出力されるパラレル信号を供給する表示駆動装置であって、
前記サンプルホールド回路は、
第１の入力端に第１の基準電位が与えられるオペアンプと、
前記オペアンプの第２の入力端に一端が接続された第１のキャパシタと、
前記第１のキャパシタの他端に一端が接続された第２のキャパシタと、
入力信号をサンプリングして前記第２のキャパシタの他端に与える第１のスイッチと、
前記第２のキャパシタの他端と前記オペアンプの出力端との間に接続された第２のスイッチと、
前記オペアンプの第２の入力端と出力端との間に接続された第３のスイッチと、
前記第３のスイッチに同期して前記第１，第２のキャパシタの共通接続ノードに第２の基準電位を与える第４のスイッチとを有する
ことを特徴とする表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路、シリアル／パラレル変換回路および表示駆動装置に関する。
【背景技術】
【０００２】
図８に、サンプルホールド回路の基本構成を示す。このサンプルホールド回路は、スイッチ１０１、キャパシタ１０２およびオペアンプ１０３を有し、アナログ入力信号Ｖｉｎをスイッチ１０１でサンプリングしかつキャパシタ１０２にホールドし、反転入力端と出力端が接続されたボルテージフォロア回路構成のオペアンプ１０３を介して出力する構成となっている。
【０００３】
この基本構成のサンプルホールド回路では、オペアンプ１０３のオフセット電圧、具体的にはオペアンプ１０３を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧が出力に重畳されて現れることから知られている。
【０００４】
このように、出力にオフセットを持つサンプルホールド回路を、例えばシリアル／パラレル変換回路の一構成単位として用いた場合、即ち当該サンプルホールド回路を複数個並列的に配置してシリアル／パラレル変換回路を構成した場合、サンプルホールド回路ごとにオペアンプのオフセット電圧にバラツキがあると、パラレル出力の各々の間に誤差が生じることになる。
【０００５】
これに対して、オフセット電圧が出力に重畳されて現れないようにする回路として、図９に示すように、３個のスイッチ２０１〜２０３、キャパシタ２０４およびオペアンプ２０５からなり、スイッチトキャパシタ回路技術を用いたオフセットキャンセル機能を持つサンプルホールド回路が知られている。
【０００６】
しかしながら、このオフセットキャンセル機能を持つサンプルホールド回路を一構成単位として用いた例えばシリアル／パラレル変換回路において、高速にサンプリングし、低速で出力する場合に、スイッチ２０１で高速にサンプリングしている時間内に、スイッチ２０３を高速に動作させてオペアンプ２０５のオフセット電圧をキャパシタ２０４に保持する必要があるために、オペアンプ２０５も高速で動作する必要がある。
【０００７】
オペアンプ２０５の動作速度を高速にするには、オペアンプ２０５に流すアイドル電流を上げることになる。すると、サンプルホールド回路個々の消費電力が大きくなり、ひいてはシリアル／パラレル変換回路全体の消費電力が大幅に増えることになる。
【０００８】
一方、オフセットの無い、高速なバッファーアンプ回路として、当該回路が非選択のときに、キャパシタにオペアンプのオフセット電圧を蓄え、回路が選択されて回路出力端子に出力され始めると、回路全体としてキャパシタに蓄えられたオフセット電圧を使って、オフセット電圧が出力されないようにした回路が提案されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２００２−１８５２９２号公報
【００１０】
この従来例に係るバッファーアンプ回路は、図１０に示すように、５つのスイッチ３０１〜３０５、キャパシタ３０６およびオペアンプ３０７からなる構成となっている。具体的には、アナログ入力信号Ｖｉｎは、スイッチ３０１を介してオペアンプ３０７の非反転（＋）入力端に入力される。オペアンプ３０７の非反転入力端は、スイッチ３０２を介して選択的に接地される。
【００１１】
オペアンプ３０７の反転（−）入力端にはキャパシタ３０６の一端が接続されている。キャパシタ３０６の他端は、スイッチ３０３を介して選択的に接地される。スイッチ３０４は、キャパシタ３０６の他端とオペアンプ３０７の出力端との間に接続されている。スイッチ３０５は、オペアンプ３０７の反転入力端と出力端との間に接続されている。
【００１２】
上記構成のバッファーアンプ回路において、当該回路が非選択のときに、スイッチ５によってオペアンプ３０７の反転入力端と出力端がショートされ、オペアンプ３０７の非反転入力端がスイッチ３０２によって接地される。このとき、オペアンプ３０７の出力端には、当該オペアンプ３０７のオフセット電圧が出力される。このオフセット電圧は、スイッチ３０５を介してキャパシタ３０６に蓄えられる。
【００１３】
バッファーアンプ回路が選択されると、アナログ入力信号Ｖｉｎがスイッチ３０１を介してオペアンプ３０７の非反転入力に印加されるが、スイッチ３０３によって接地されていたキャパシタ３０６の他端が、スイッチ３０４によってオペアンプ３０７の出力端に接続されるために、オペアンプ３０７の反転入力端は、キャパシタ３０６の電荷保存則により、オペアンプ３０７の出力電圧にオフセット電圧を加えた電位になる。
【００１４】
すなわち、オペアンプ３０７の反転入力端の電位が、出力に追従しかつ常にオフセット電圧分だけ高い電位になる。したがって、オペアンプ３０７に出力端からは、アナログ入力信号Ｖｉｎに追従し、かつオフセット電圧がキャンセルされた（引き算された）出力が得られることになる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来例に係るバッファーアンプ回路は、クロックごとにアナログ入力信号Ｖｉｎをサンプリングして出力するものではなく、したがってサンプリングごとにオフセット電圧をキャンセルする訳ではないために、キャパシタ２０６に蓄えられているオフセット電圧がスイッチ３０５を介して出力側にリークした場合に誤差電圧となるという問題がある。
【００１６】
そこで、本発明は、誤差電圧が無く、低消費電力化が可能なオフセットキャンセル機能を持つサンプルホールド回路、当該サンプルホールド回路を一構成単位とするシリアル／パラレル変換回路および当該シリアル／パラレル変換回路を用いた表示駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明によるサンプルホールド回路は、第１の入力端に第１の基準電位が与えられるオペアンプと、前記オペアンプの第２の入力端に一端が接続された第１のキャパシタと、前記第１のキャパシタの他端に一端が接続された第２のキャパシタと、入力信号をサンプリングして前記第２のキャパシタの他端に与える第１のスイッチと、前記第２のキャパシタの他端と前記オペアンプの出力端との間に接続された第２のスイッチと、前記オペアンプの第２の入力端と出力端との間に接続された第３のスイッチと、前記第３のスイッチに同期して前記第１，第２のキャパシタの共通接続ノードに第２の基準電位を与える第４のスイッチとを有する構成となっている。
【００１８】
このサンプルホールド回路は、サンプルホールド回路を一構成単位として複数配置してなり、シリアルの入力信号をパラレルの出力信号に変換するシリアル／パラレル変換回路シリアルの信号をパラレルの信号に変換するシリアル／パラレル変換回路において、その一構成単位として用いられる。また、当該サンプルホールド回路を一構成単位とするシリアル／パラレル変換回路は、電気光学素子を含む画素が行列状に２次元配置され、当該行列状配置の画素列ごとに信号線を配線してなる表示装置において、シリアル入力の映像信号をパラレル出力に変換して信号線の各々に供給するのに用いられる。
【００１９】
上記構成のサンプルホールド回路、当該サンプルホールド回路を一構成単位とするシリアル／パラレル変換回路または当該シリアル／パラレル変換回路を用いた表示駆動装置において、サンプルホールド回路は、オペアンプを構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルするオフセットキャンセル機能を持っている。このサンプルホールド回路において、第１のキャパシタがオフセット電圧保持用として、第２のキャパシタがサンプリングデータ保持用としてそれぞれ機能する。これにより、サンプルホールド動作とオフセットキャンセル動作を別々の動作として行うことができるために、サンプリング動作と出力動作の動作速度を同じにしなくて済む。また、サンプルホールド動作とオフセットキャンセル動作が別々の動作であるものの、サンプリング動作ごとにオフセットキャンセル動作が行われる。
【発明の効果】
【００２０】
本発明によれば、サンプリング動作と出力動作の動作速度を同じにしなくて済むことにより、オペアンプを高速で動作させる必要がないために、低消費電力化を図ることが可能であり、またサンプリング動作ごとにオフセットキャンセル動作が行われるために、オフセット電圧のリークに起因する誤差電圧も無い。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
［第１実施形態］
図１は、本発明の第１実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
【００２３】
（回路構成）
図１に示すように、本実施形態に係るサンプルホールド回路１０は、例えば６個のスイッチ１１〜１６、２つのキャパシタ１７，１８およびオペアンプ１９を有する構成となっている。
【００２４】
キャパシタ１７は、オフセット電圧保持用のキャパシタであり、その一端がオペアンプ１９の第２の入力端である反転（−）入力端に接続されている。キャパシタ１８は、サンプリングデータ保持用のキャパシタであり、その一端がオフセット電圧保持用のキャパシタ１７の他端に接続されている。ここで、キャパシタ１７の容量値をＣｎ１、キャパシタ１８の容量値をＣｎ２とすると、一例として、Ｃｎ１＝Ｃｎ２の関係に設定されている。
【００２５】
スイッチ１１は、アナログ入力信号Ｖｉｎをサンプリングするスイッチであり、その出力端がサンプリングデータ保持用のキャパシタ１８の他端に接続されている。スイッチ１２は、スイッチ１１とキャパシタ１８の共通接続ノードＮ１１に一端が接続され、オペアンプ１９の出力端に他端が接続されている。スイッチ１３は、オペアンプ１９の反転入力端に一端が接続され、オペアンプ１９の出力端に他端が接続されている。
【００２６】
スイッチ１４は、その出力端がキャパシタ１７とキャパシタ１８の共通接続ノードＮ１２に接続され、当該接続ノードＮ１２にアナログ入力信号Ｖｉｎの基準電位Ｖｒｆｉを選択的に与える。スイッチ１５は、その出力端がオペアンプ１９の第１の入力端である非反転（＋）入力端に接続され、上記基準電位Ｖｒｆｉを当該入力端に選択的に与える。
【００２７】
スイッチ１６は、その出力端がオペアンプ１９の非反転入力端に接続され、当該入力端に出力信号Ｖｏｕｔの基準電位Ｖｒｆｏを選択的に与える。ここで、基準電位Ｖｒｆｏは可変、例えば２値を選択的にとり得るようになっている。一例として、基準電位Ｖｒｆｉを５［Ｖ］としたときに、基準電位Ｖｒｆｏは５［Ｖ］と１０［Ｖ］の２値を選択的にとるようになっている。
【００２８】
基準電位Ｖｒｆｏを可変としているのは、５［Ｖ］振幅の入力信号Ｖｉｎを１０［Ｖ］振幅の出力信号Ｖｏｕｔにレベルシフト（レベル変換）するためである。すなわち、１０［Ｖ］の基準電位Ｖｒｆｏは、シフトするレベルに対応した電位である。レベルシフト動作を行うか否か、即ち基準電位Ｖｒｆｏを５［Ｖ］に設定するか、１０［Ｖ］に設定するかは、本サンプルホールド回路１０の回路動作が始まる前にあらかじめ設定されることになる。
【００２９】
（回路動作）
次に、上記構成のサンプルホールド回路１０の回路動作について、図２のタイミングチャートを用いて説明する。ここでは、レベルシフト動作を行う場合、即ちＶｒｆｏ＝１０［Ｖ］の場合を例に採って説明するものとする。
【００３０】
図２は、６個のスイッチ１１〜１６をオン／オフ制御する制御パルスφ１〜φ３のタイミング関係を示すタイミングチャートである。図２において、制御パルスφ１はサンプリングパルスであり、スイッチ１１をオン／オフ制御する。制御パルスφ２は、スイッチ１２，１６をオン／オフ制御する。制御パルスφ３は、スイッチ１３，１４，１５をオン／オフ制御する。
【００３１】
先ず、制御パルスφ２が“Ｌ”レベル（略接地レベル）にある状態において、制御パルスφ３が“Ｈ”レベル（略電源電圧レベル）になることで、スイッチ１３，１４，１５がオン状態になる。スイッチ１４がオン状態になることで、キャパシタ１７とキャパシタ１８の共通接続ノードＮ１２に基準電圧Ｖｒｆｉ（本例では、５［Ｖ］）が印加される。スイッチ１５がオン状態になることで、オペアンプ１９の非反転入力端にも基準電圧Ｖｒｆｉが印加される。
【００３２】
また、スイッチ１３がオン状態になることで、オペアンプ１９の反転入力端と出力端がショートされ、当該オペアンプ１９がボルテージフォロア回路構成となる。このとき、オペアンプ１９の出力端には、当該オペアンプ１９を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧が現れる。このオフセット電圧は、スイッチ１３を通してキャパシタ１７に保持される。
【００３３】
この状態で、サンプリングパルスφ１が“Ｈ”レベルになり、スイッチ１１がオン状態になることで、アナログ入力信号Ｖｉｎがサンプリングされ、そのサンプリングデータがキャパシタ１８に保持される。
【００３４】
その後、制御パルスφ３が“Ｈ”レベルから“Ｌ”レベルに遷移し、次いで制御パルスφ２が“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチ１２，１６がオン状態となる。スイッチ１６がオン状態になることで、１０［Ｖ］の基準電位Ｖｒｆｏがオペアンプ２０の非反転入力端に印加される。
【００３５】
オペアンプ１９の非反転入力端の電位が１０［Ｖ］になることで、オペアンプ１９の出力電圧の基準電圧が１０［Ｖ］になる。これにより、５［Ｖ］振幅の入力信号Ｖｉｎが１０［Ｖ］振幅の出力信号Ｖｏｕｔにレベルシフト（レベル変換）される。
【００３６】
また、スイッチ１２がオン状態になることで、キャパシタ１８の他端（ノードＮ１１）がオペアンプ１９の出力端に接続される。これにより、キャパシタ１８の他端には、オペアンプ１９のオフセット電圧がキャパシタ１７に蓄えられているオフセット電圧に対して逆極性で印加されるため、両オフセット電圧がキャンセルし合う。その結果、本サンプリング回路１０からは、オペアンプ１９のオフセット電圧を含まない１０［Ｖ］振幅の出力電圧Ｖｏｕｔが導出される。
【００３７】
上述したように、オペアンプ１９を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルするオフセットキャンセル機能を持つサンプルホールド回路１０において、オフセット電圧保持用のキャパシタ１７とサンプリングデータ保持用のキャパシタ１８を設け、オフセットキャンセル動作とサンプルホールド動作を別々の動作として行うようにすることで、サンプリング動作と出力動作の動作速度を同じにしなくて済むことになる。
【００３８】
ここで、例えば、本サンプルホールド回路１０を一構成単位として用いてシリアル／パラレル変換回路を構成する場合を考える。このシリアル／パラレル変換回路において、高速にサンプリングし、低速で出力する場合であっても、オフセットキャンセル動作とサンプルホールド動作を別々の動作として行えることで、オペアンプ１９を高速で動作させる必要がない。
【００３９】
このように、サンプリング動作が高速であっても、オペアンプ１９の動作を低速に抑えることができることで、オペアンプ１９に流すアイドル電流が小さくて済むため、本サンプルホールド回路１０の消費電流を少なく抑えることができる。したがって、本サンプルホールド回路１０を一構成単位とし、当該構成単位を複数個並列的に配置してなるシリアル／パラレル変換回路全体の消費電力の低減に大きく寄与できる。
【００４０】
しかも、本サンプルホールド回路１０では、オフセットキャンセル動作とサンプルホールド動作が別々の動作であるものの、サンプリング動作ごとにオフセットキャンセル動作が行われるために、キャパシタ１７に蓄えられているオフセット電圧がスイッチ１３を介して出力側にリークすることもなく、したがって当該リークに起因する誤差電圧が発生することもない。
【００４１】
また、オペアンプ１９の非反転入力端に印加する基準電位Ｖｒｆｏを可変とし、オペアンプ１９の非反転入力端に印加する電位を基準電位Ｖｒｆｉと基準電位Ｖｒｆｏを切り替えるだけで信号レベルを簡単にシフトすることができる。したがって、ある振幅の出力信号Ｖｏｕｔを得る場合に、入力信号Ｖｉｎとしては出力信号Ｖｏｕｔも小さい振幅のもので良く、当該入力信号Ｖｉｎを扱う前段の例えばＩＣにレベルシフト回路を設けなくて済むため、当該ＩＣの低コスト化に寄与できる。
【００４２】
なお、本実施形態では、レベルシフト機能を持つサンプルホールド回路１０を例に挙げて説明したが、レベルシフト機能を持つことは必須ではなく、レベルシフト機能を持たなくても、オペアンプ１９を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧を低消費電力にてキャンセルするという作用効果を得ることができる。レベルシフトを考慮しない場合には、オペアンプ１９の非反転入力端に印加する基準電位Ｖｒｆｏを基準電位Ｖｒｆｉに固定とすることで、信号数を減らすことができる。
【００４３】
また、本実施形態では、Ｃｎ１＝Ｃｎ２の関係に設定するとしたが、キャパシタ１７，１８の各容量値を必ずしも同一に設定する必要はない。例えば、Ｃｎ１≦Ｃｎ２の関係に設定することで、その容量比で決まる増幅率で信号を増幅することが可能となり、またＣｎ１≧Ｃｎ２の関係に設定することで、雑音に強くすることも可能である。
【００４４】
［第２実施形態］
図３は、本発明の第２実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
【００４５】
（回路構成）
図３に示すように、本実施形態に係るサンプルホールド回路２０は、例えば６個のスイッチ２１〜２６、３つのキャパシタ２７，２８，２９およびオペアンプ３０を有する構成となっている。
【００４６】
キャパシタ２７は、オフセット電圧保持用のキャパシタであり、その一端がオペアンプ３０の反転入力端に接続されている。キャパシタ２８は、サンプリングデータ保持用のキャパシタであり、その一端がオフセット電圧保持用のキャパシタ２７の他端に接続されている。キャパシタ２９は、レベルシフト用のキャパシタであり、その一端がオフセット電圧保持用のキャパシタ２７の他端に接続されている。ここで、キャパシタ２７の容量値をＣｎ１、キャパシタ２８の容量値をＣｎ２、キャパシタ２９の容量値をＣｎ３とすると、一例として、Ｃｎ１＝Ｃｎ２＝Ｃｎ３の関係に設定されている。
【００４７】
スイッチ２１は、アナログ入力信号Ｖｉｎをサンプリングするスイッチであり、その出力端がサンプリングデータ保持用のキャパシタ２８の他端に接続されている。スイッチ２２は、レベルシフト用のキャパシタ２９の他端に一端が接続され、オペアンプ３０の出力端に他端が接続されている。スイッチ２３は、オペアンプ３０の反転入力端に一端が接続され、オペアンプ３０の出力端に他端が接続されている。
【００４８】
スイッチ２４は、その出力端がキャパシタ２７とキャパシタ２８の共通接続ノードＮ２１に接続され、当該接続ノードＮ２１にアナログ入力信号Ｖｉｎの基準電位Ｖｒｆｉを選択的に与える。スイッチ２５は、その出力端がスイッチ２１の出力端とキャパシタ２８の他端の共通接続ノードＮ２２に接続され、基準電位Ｖｒｆｉを当該ノードＮ２２に選択的に与える。
【００４９】
スイッチ２６は、その出力端がスイッチ２２とキャパシタ２９の共通接続ノードＮ２３に接続され、当該接続ノードＮ２３に出力信号Ｖｏｕｔの基準電位Ｖｒｆｏを選択的に与える。この基準電位Ｖｒｆｏは、オペアンプ３０の非反転（＋）入力端にも与えられる。ここで、基準電位Ｖｒｆｏは可変、例えば２値を選択的にとり得るようになっている。一例として、基準電位Ｖｒｆｉを５［Ｖ］としたときに、基準電位Ｖｒｆｏは５［Ｖ］と１０［Ｖ］の２値を選択的にとるようになっている。
【００５０】
基準電位Ｖｒｆｏを可変としているのは、５［Ｖ］振幅の入力信号Ｖｉｎを１０［Ｖ］振幅の出力信号Ｖｏｕｔにレベルシフト（レベル変換）するためである。レベルシフト動作を行うか否か、即ち基準電位Ｖｒｆｏを５［Ｖ］に設定するか、１０［Ｖ］に設定するかは、本サンプルホールド回路１０の回路動作が始まる前にあらかじめ設定されることになる。
【００５１】
（回路動作）
次に、上記構成のサンプルホールド回路２０の回路動作について、図４のタイミングチャートを用いて説明する。ここでは、レベルシフト動作を行う場合、即ちＶｒｆｏ＝１０［Ｖ］の場合を例に採って説明するものとする。この１０［Ｖ］の基準電位Ｖｒｆｏは、オペアンプ３０の非反転入力端にも固定的に印加される。
【００５２】
図４は、６個のスイッチ２１〜２６をオン／オフ制御する制御パルスφ１〜φ３のタイミング関係を示すタイミングチャートである。図４において、制御パルスφ１はサンプリングパルスであり、スイッチ２１をオン／オフ制御する。制御パルスφ２は、スイッチ２２，２５をオン／オフ制御する。制御パルスφ３は、スイッチ２３，２４，２６をオン／オフ制御する。
【００５３】
先ず、制御パルスφ２が“Ｌ”レベル（略接地レベル）にある状態において、制御パルスφ３が“Ｈ”レベル（略電源電圧レベル）になることで、スイッチ２３，２４，２６がオン状態になる。
【００５４】
スイッチ２４がオン状態になることで、キャパシタ２７とキャパシタ２８の共通接続ノードＮ２１に基準電圧Ｖｒｆｉ（５［Ｖ］）が印加される。スイッチ２６がオン状態になることで、キャパシタ２９の他端に基準電位Ｖｒｆｏ（１０［Ｖ］）が印加される。このとき、キャパシタ２９には基準電位Ｖｒｆｏと基準電圧Ｖｒｆｉの差分電圧（５［Ｖ］）が蓄えられる。この差分電圧がシフトするレベルとなる。
【００５５】
また、スイッチ２３がオン状態になることで、オペアンプ３０の反転入力端と出力端がショートされ、当該オペアンプ３０がボルテージフォロア回路構成となる。このとき、オペアンプ３０の出力端には、当該オペアンプ３０を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧が現れる。このオフセット電圧は、スイッチ２３を通してキャパシタ２７に保持される。
【００５６】
この状態で、サンプリングパルスφ１が“Ｈ”レベルになり、スイッチ２１がオン状態になることで、アナログ入力信号Ｖｉｎがサンプリングされ、そのサンプリングデータがキャパシタ２８に保持される。
【００５７】
その後、制御パルスφ３が“Ｈ”レベルから“Ｌ”レベルに遷移し、次いで制御パルスφ２が“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチ２２，２５がオン状態となる。スイッチ２５がオン状態になることで、キャパシタ２８の他端（接続ノードＮ２２）に基準電圧Ｖｒｆｉ（５［Ｖ］）が印加される。
【００５８】
キャパシタ２８の他端電位が基準電位Ｖｒｆｉになると、キャパシタ２８に保持されたサンプリングデータがキャパシタ２９にその保持電圧分（５［Ｖ］）だけレベルシフトされて保持される。また、スイッチ２２がオン状態になることで、キャパシタ２９の他端がオペアンプ３０の出力端に接続される。
【００５９】
これにより、キャパシタ２９の他端には、オペアンプ３０のオフセット電圧が、キャパシタ２７に蓄えられているオフセット電圧に対して逆極性で印加されるため、両オフセット電圧がキャンセルし合う。その結果、本サンプリング回路２０からは、オペアンプ３０のオフセット電圧を含まない１０［Ｖ］振幅の出力電圧Ｖｏｕｔが導出される。
【００６０】
上述したように、オペアンプ３０を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルするオフセットキャンセル機能を持つサンプルホールド回路２０において、オフセット電圧保持用のキャパシタ２７とサンプリングデータ保持用のキャパシタ２８を設け、オフセットキャンセル動作とサンプルホールド動作を別々の動作として行うようにすることで、第１実施形態に係るサンプルホールド回路１０と同様の作用効果を得ることができる。
【００６１】
加えて、レベルシフト用のキャパシタ２９を設けるとともに、スイッチ２５，２６の作用によってレベルシフト動作を行うようにしていることで、第１実施形態に係るサンプルホールド回路１０に比べて、精度の良いレベルシフト動作を行うことができるという利点がある。
【００６２】
すなわち、第１実施形態に係るサンプルホールド回路１０では、スイッチ１５，１６の作用によって基準電位Ｖｒｆｉと基準電位Ｖｒｆｏを切り替えることでレベルシフト動作を行うようにしていることで、オペアンプ１０の非反転入力端の電位が揺れることになるため、精度の良いレベルシフト動作を行うことができない懸念がある。これに対して、本実施形態に係るサンプルホールド回路２０では、基準電位Ｖｒｆｏが固定であり、オペアンプ１０の非反転入力端の電位が揺れることがないために、精度の良いレベルシフト動作を行うことができることになる。
【００６３】
なお、本実施形態では、レベルシフト機能を持つサンプルホールド回路２０を例に挙げて説明したが、レベルシフト機能を持つことは必須ではなく、レベルシフト機能を持たなくても、オペアンプ３０を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧を低消費電力にてキャンセルできる作用効果を得ることができる。レベルシフトを考慮しない場合には、オペアンプ１９の非反転入力端に印加する基準電位Ｖｒｆｏを基準電位Ｖｒｆｉに固定とすることで、信号数を減らすことができる。
【００６４】
また、本実施形態では、Ｃｎ１＝Ｃｎ２＝Ｃｎ３の関係に設定するとしたが、キャパシタ２７，２８，２９の各容量値を必ずしも同一に設定する必要はなく、別々の容量値に設定することで、その容量比で決まる増幅率で信号を増幅することも可能である。
【００６５】
上記各実施形態に係るサンプルホールド回路１０，２０は、例えば、サンプルホールド回路を一構成単位とし、当該構成単位を複数個並列的に配置してなるシリアル／パラレル変換回路において、その一構成単位として用いて好適なものである。
【００６６】
［シリアル／パラレル変換回路］
図５は、シリアル／パラレル変換回路の構成の一例を示す回路図である。図５に示すように、本例に係るシリアル／パラレル変換回路４０は、シリアル入力信号ＶｉｎをＮ個のパラレル出力信号Ｖｏｕｔ＃１〜Ｖｏｕｔ＃Ｎに変換するために、一構成単位であるサンプルホールド回路４１−１〜４１−ＮがＮ個並列的に配置された構成となっている。
【００６７】
このシリアル／パラレル変換回路４０において、一構成単位として、即ちサンプルホールド回路４１−１〜４１−Ｎの各々として、先述した第１，第２実施形態に係るサンプルホールド回路１０，２０が用いられる。ここでは、第１実施形態に係るサンプルホールド回路１０を用いた場合を例に挙げて説明するものとする。
【００６８】
サンプルホールド回路４１−１〜４１−Ｎの各々には、シリアル入力信号Ｖｉｎが共通に入力されるとともに、基準電位Ｖｒｆｉ，Ｖｒｆｏが共通に与えられる。また、制御パルスφ２，φ３もサンプルホールド回路４１−１〜４１−Ｎの各々に共通に与えられる。一方、サンプリングパルスφ１−１〜φ１−Ｎはサンプルホールド回路４１−１〜４１−Ｎの各々に対応したものであり、これらサンプルホールド回路４１−１〜４１−Ｎに対して順に与えられる。
【００６９】
図６は、サンプリングパルスφ１−１〜φ１−Ｎおよび制御パルスφ２，φ３のタイミングチャートである。
【００７０】
図６のタイミングチャートから明らかなように、サンプルホールド回路４１−１〜４１−Ｎの各々は、制御パルスφ３が“Ｈ”レベルとなるサンプリング期間内において、例えば５［Ｖ］振幅のシリアル入力信号Ｖｉｎを、サンプリングパルスφ１−１〜φ１−Ｎに同期してスイッチ１１（図１参照）にてサンプリングし、かつサンプリングデータ保持用のキャパシタ１７（図１参照）に保持する動作を順に行う。
【００７１】
そして、サンプリング期間の終了後に制御パルスφ２に同期して、オペアンプ１９（図１参照）を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルしつつレベルシフトした例えば１０［Ｖ］振幅の出力信号Ｖｏｕｔ＃１〜Ｖｏｕｔ＃Ｎにパラレルに出力する。
【００７２】
このように、シリアル／パラレル変換回路４０において、一構成単位として先述した第１，第２実施形態に係るサンプルホールド回路１０，２０を用いることで、上述した動作説明から明らかなように、これらサンプルホールド回路１０，２０ではサンプルホールド動作とオフセットキャンセル動作を別々の動作として行えることから、高速にサンプリングし、低速で出力することができ、オペアンプ（１９，３０）の動作を低速に抑えることができるために、サンプルホールド回路４１−１〜４１−Ｎ個々の消費電力、ひいてはシリアル／パラレル変換回路４０全体の消費電力を大幅に低減できる。
【００７３】
因みに、サンプルホールド動作とオフセットキャンセル動作を別々の動作として行うことができない従来技術では、高速なサンプリング動作に同期して出力も高速に行いつつ順に出力されるパラレルデータを一旦ラッチ回路に保持し、当該ラッチ回路から低速で出力することになるために、オペアンプを高速に動作させることに伴って消費電力が増大したり、ラッチ回路を設けることに伴って回路規模が大きくなったりする。
【００７４】
これに対して、本例に係るシリアル／パラレル変換回路４０では、高速サンプリングに対して出力を低速にできることで、シリアル／パラレル変換回路４０の出力側にラッチ回路を設ける必要がなくなるために、本シリアル／パラレル変換回路４０の回路規模の簡略化を図ることができる利点もある。
【００７５】
なお、ここでは、一例として、先述した第１，第２実施形態に係るサンプルホールド回路１０，２０をシリアル／パラレル変換回路の一構成単位として用いる場合を適用例として説明したが、この適用例に限られるものではなく、サンプルホールド回路を用いる回路全般に適用可能である。
【００７６】
上記適用例に係るシリアル／パラレル変換回路は、例えば液晶セルやＥＬ(electro luminescence)素子などの電気光学素子を含む画素が行列状に２次元配置され、当該行列状配置の画素列ごとに信号線を配線してなる画素アレイ部の各信号線に対して、シリアル入力の映像信号をパラレル変換して供給する表示駆動装置に用いることができる。
【００７７】
［液晶表示装置］
図７は、画素の電気光学素子として例えば液晶セルを用いてなるアクティブマトリクス型液晶表示装置の全体構成の概略を示すシステム構成図である。
【００７８】
図７に示すように、本例に係るアクティブマトリクス型液晶表示装置５０は、画素アレイ部５１に加えて、当該画素アレイ部５１の各画素を駆動する周辺回路、例えば垂直駆動回路５２および水平駆動回路５３を具備し、これら周辺回路が画素アレイ部５１と同一の基板（以下、「液晶パネル」と記述する）５４上に形成された構成となっており、当該液晶パネル５４の外部に設けられた映像信号アナログバッファ部５５からパラレルにＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎが、制御回路部５６から各種の制御パルスがそれぞれ入力されるようになっている。
【００７９】
画素アレイ部５１は、電気光学素子である液晶セルを含む画素６０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状（ｍ行、ｎ列）に２次元配置され、この行列状の画素配置に対して画素行ごとに走査線５７−１〜５７−ｍが配線され、画素列ごとに信号線５８−１〜５８−ｎが配線された構成となっている。第１のガラス基板に対して、第２のガラス基板が所定の間隙を持って対向配置され、これら２枚のガラス基板間の間隙に液晶材料が封止されることによって上記液晶パネル５４が構成されている。
【００８０】
垂直駆動回路５２は、画素アレイ部５１の例えば左側に配置されている。なお、ここでは、画素アレイ部５１の左側に垂直駆動回路５２を配置する構成を例に挙げて示したが、画素アレイ部５１の右側側に、あるいは画素アレイ部５１の左右両側に垂直駆動回路５２を配置する構成を採ることも可能である。垂直駆動回路５２は、シフトレジスタやバッファ回路等によって構成され、制御回路部５６から供給される制御パルス（図示せず）に同期して垂直走査パルスを順に出力し、画素アレイ部５１の走査線５７−１〜５７−ｍに与えることによって画素６０を行単位で順次選択する。
【００８１】
ここで、本例に係るアクティブマトリクス型液晶表示装置５０では、液晶パネル５４上の信号線５８−１〜５８−ｎを駆動する水平駆動回路５３の駆動方式として、信号線５８−１〜５８−ｎを映像信号アナログバッファ部５５の１系統の出力に対して例えば互いに隣り合うｘ本ずつ（ｘは２以上の整数）を組（単位）にして割り当て、このｘ本の信号線をｘ時分割にて順次選択する一方、その選択した信号線に対して映像信号アナログバッファ部５５の各出力毎に時系列で出力される映像信号を時分割で振り分けて供給することによって各信号線を駆動する、いわゆるセレクタ駆動方式（時分割駆動方式）を採用している。ここでは、一例として、ｘ＝４、即ち４時分割駆動としている。
【００８２】
４時分割駆動を行う水平駆動回路５３は、液晶パネル５４の外部に設けられた映像信号アナログバッファ部５５から、ｎ本の信号線５８−１〜５８−ｎに対してＮ（＝ｎ／４）系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎがパラレル入力される。このＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎは、組となる４本の信号線分の信号が１Ｈ（Ｈは水平走査期間）毎に時系列で並んだ時系列信号として入力される。
【００８３】
水平駆動回路５３は、Ｎ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎに対応して設けられたＮ本の信号伝送線５３１−１〜５３１−ＮおよびＮ個のスイッチ回路５３２−１〜５３２−Ｎと、４時分割駆動に対応して設けられた４本のスイッチ制御線５３３−１〜５３３−４および４個のバッファ５３４−１〜５３４−４を有する構成となっている。
【００８４】
この水平駆動回路５３において、Ｎ本の信号伝送線５３１−１〜５３１−Ｎは、Ｎ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃ＮをＮ個のスイッチ回路５３２−１〜５３２−Ｎにそれぞれ伝送する。水平駆動回路５３にはさらに、液晶パネル５４の外部に設けられた制御回路部５６から４つのスイッチドライブパルスＨＳＷ１〜ＨＳＷ４が入力される。この４つのスイッチドライブパルスＨＳＷ１〜ＨＳＷ４は、４個のバッファ５３４−１〜５３４−４を介して４本のスイッチ制御線５３３−１〜５３３−４にそれぞれ与えられる。
【００８５】
スイッチ回路５３２−１は、４時分割に対応した４個の水平スイッチＨＳ１，ＨＳ２，ＨＳ３，ＨＳ４からなり、これら水平スイッチＨＳ１，ＨＳ２，ＨＳ３，ＨＳ４の各一端が信号伝送線５３１−１に共通に接続され、各他端が信号線５８−１，５８−２，５８−３，５８−４にそれぞれ接続された構成となっている。スイッチ回路５３２−２〜５３２−Ｎも、スイッチ回路５３２−１と同様の構成となっている。
【００８６】
これらＮ個のスイッチ回路５３２−１〜５３２−Ｎの各水平スイッチとしては、ＮチャネルＭＯＳトランジスタからなるＮＭＯＳスイッチ、ＰチャネルＭＯＳトランジスタからなるＰＭＯＳスイッチ、あるいはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが並列接続されてなるトランスファスイッチなどのスイッチ素子を用いることができる。
【００８７】
Ｎ個のスイッチ回路５３２−１〜５３２−Ｎは、液晶パネル５４の外部から入力され、バッファ５３４−１〜５３４−４を介してスイッチ制御線５３３−１〜５３３−４に与えられるスイッチドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３，ＨＳＷ４に同期して、組となる４本の信号線を時分割にて順次選択し、その選択した信号線に対して映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎの各々を時分割で振り分けて供給する。
【００８８】
映像信号アナログバッファ部５５は本発明に係る表示駆動装置に相当し、シリアル／パラレル変換回路５５１およびＮ個のバッファ５５２−１〜５５２−Ｎからなる構成となっている。シリアル／パラレル変換回路５５１は、シリアル入力の映像信号Ｖｉｎをパラレル出力のＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎに変換する。このＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎは、バッファ５５２−１〜５５２−Ｎをそれぞれ介して液晶パネル５４に入力される。
【００８９】
この映像信号アナログバッファ部（表示駆動装置）５５において、シリアル／パラレル変換回路５５１として、先述した適用例に係るシリアル／パラレル変換回路４０、即ち一構成単位として先述した第１，第２実施形態に係るサンプルホールド回路１０，２０を用いたシリアル／パラレル変換回路４０が用いられる。
【００９０】
この場合、４時分割駆動であることから、サンプルホールド回路１０，２０では、１Ｈ（１水平走査期間）において図２、図３の一連の動作が４回繰り返して行われることになる。これにより、シリアル／パラレル変換回路５５１からは、Ｎ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎとして、組となる４本の信号線分の信号が１Ｈごとに時系列で並んだ時系列信号が出力されることになる。
【００９１】
このように、平面型表示装置、例えば液晶表示装置５０の信号線５８−１〜５８−ｎの各々に（本例では、スイッチ回路５３２−１〜５３２−Ｎを介して）、シリアル入力の映像信号ＶｉｎをＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎにパラレル変換して供給する表示駆動装置、即ち映像信号アナログバッファ部５５において、一構成単位として先述した第１，第２実施形態に係るサンプルホールド回路１０，２０を用いたシリアル／パラレル変換回路４０を用いることで、当該シリアル／パラレル変換回路４０では消費電力を低減できるとともに、回路規模の簡略化を図ることができるために、表示装置全体の低消費電力化および回路規模の縮小化に大きく寄与できることになる。
【００９２】
なお、本例では、映像信号アナログバッファ部５５を液晶パネル５４の外部に設けた構成の液晶表示装置に適用した場合を例に挙げて説明したが、これに限定されるものではなく、映像信号アナログバッファ部５５を液晶パネル５４の内部に設けた構成の液晶表示装置にも同様に適用可能である。
【００９３】
また、表示装置の駆動方式についても、セレクタ駆動方式の表示装置への適用に限られるものではなく、シリアル入力の映像信号ＶｉｎをＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎにパラレル変換して供給する表示駆動装置を備えた表示装置全般に適用可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
【図２】第１実施形態に係るサンプルホールド回路の回路動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
【図４】第２実施形態に係るサンプルホールド回路の回路動作を説明するためのタイミングチャートである。
【図５】本発明に係るシリアル／パラレル変換回路の回路構成の一例を示す回路図である。
【図６】シリアル／パラレル変換回路の回路動作を説明するためのタイミングチャートである。
【図７】本発明に係るアクティブマトリクス型液晶表示装置の全体構成の概略を示すシステム構成図である。
【図８】サンプルホールド回路の基本構成を示す回路図である。
【図９】オフセットキャンセル機能を持つサンプルホールド回路の回路構成を示す回路図である。
【図１０】従来例に係るバッファーアンプ回路の回路構成を示す回路図である。
【符号の説明】
【００９５】
１０，２０…サンプルホールド回路、１１〜１６，２１〜２６…スイッチ、１７，２７…オフセット電圧保持用のキャパシタ、１８，２８…サンプリングデータ保持用のキャパシタ、１９，３０…オペアンプ、２９…オフセットキャンセル用のキャパシタ、４０…シリアル／パラレル変換回路、５０…アクティブマトリクス型液晶表示装置、６０…画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006324847.tif 000009
【図８】
2006324847.tif 000010
【図９】
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【図１０】
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