(57)【要約】【課題】  同一基板上に、材質の異なる高誘電体からなるゲート絶縁膜を有する素子を備えていて、かつ素子特性が劣化するのを防止することを可能にする。【解決手段】  素子分離領域４によって分離された第１および第２の素子領域を有する半導体基板２と、第１の素子領域に設けられ高誘電体からなる第１のゲート絶縁膜６ｂと、第１のゲート絶縁膜上に設けられた第１のゲート電極８ｂと、第１のゲート電極の両側の第１の素子領域に設けられた第１のソース・ドレイン領域２０、２４と、第２の素子領域に設けられ第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜１４ｂと、第２のゲート絶縁膜上に設けられた第２のゲート電極１６ｂと、第２のゲート電極の両側の第２の素子領域に設けられた第２のソース・ドレイン領域２０、２４と、を備えている。【選択図】  図５
2006339512.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に設けられ高誘電体からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１のゲート電極の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、
前記第２の素子領域に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
前記第２のゲート電極の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に設けられた第１のチャネル領域と、
前記第１のチャネル領域の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域を覆うが、前記第１のチャネル領域上に、底面が前記第１のチャネル領域である第１の開口が形成されるように設けられた第１の層間絶縁膜と、
前記第１の開口の底面および側面に設けられ高誘電体からなる第１のゲート絶縁膜と、
前記第１の開口内の前記第１のゲート絶縁膜を覆うように設けられた第１のゲート電極と、
前記第２の素子領域に設けられた第２のチャネル領域と、
前記第２のチャネル領域の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域を覆うが、前記第２のチャネル領域上に、底面が前記第２のチャネル領域である第２の開口が形成されるように設けられた第２の層間絶縁膜と、
前記第２の開口の底面および側面に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、
前記第２の開口内の前記第２のゲート絶縁膜を覆うように設けられた第２のゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１及び第２のゲート絶縁膜はＨｆの組成が異なるＨｆＳｉＯＮであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に高誘電体からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極材料膜を形成する工程と、
前記第１の電極材料膜上に第２の絶縁膜を形成する工程と、
前記第２の素子領域上の前記第２の絶縁膜および第１の電極材料膜を除去する工程と、
前記第２の素子領域上に前記第１の絶縁膜と材質の異なる高誘電体からなる第３の絶縁膜を形成する工程と、
前記第１および第２の素子領域上に第２のゲート電極材料膜を堆積する工程と、
前記第２のゲート電極材料膜を平坦化することにより前記第１の素子領域上の前記第２のゲート電極材料膜および前記第２の絶縁膜を除去する工程と、
前記第１および第２のゲート電極材料膜をパターニングし、第１および第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極をマスクとして前記第１および第３の絶縁膜をパターニングすることにより第１および第２のゲート絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に第１および第２のダミーのゲート電極を形成する工程と、
前記第１のダミーのゲート電極の両側の前記第１の素子領域に第１のソース・ドレイン領域を形成するとともに前記第２のダミーのゲート電極の両側の前記第２の素子領域に第２のソース・ドレイン領域を形成する工程と、
前記第１および第２の素子領域を覆うように層間絶縁膜を堆積する工程と、
前記第１および第２のダミーのゲート電極を除去するすることにより、前記層間絶縁膜に、前記第１および第２の素子領域に達する第１および第２の開口を形成する工程と、
前記第１の開口の底面および側面に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を覆うように前記第１の開口内に第１のゲート電極を形成する工程と、
前記第２の開口の底面および側面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を覆うように前記第２の開口内に第２のゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子（例えば、ＭＩＳトランジスタ）の微細化が進み、ＳｉＯ２またはＳｉＯＮからなるゲート絶縁膜の薄膜化が要求されている。しかし、これらのゲート絶縁膜は薄膜化した場合に、リーク電流が大きくなるという問題がある。このため、実際の物理的膜厚が厚く等価酸化膜厚ＥＯＴ(Equivalent Oxide Thickness)を薄くすることのできる高誘電体からなるゲート絶縁膜の開発が行われている。
【０００３】
また、機能が異なる回路（例えば、メモリおよび論理回路）を同一基板上に形成する半導体装置の要求が大きくなっている。そしてメモリに用いられるＭＯＳトランジスタは、消費電力を少なくするためにゲート絶縁膜からのリーク電流が少ないことが要求される。これに対して、論理回路に用いられるＭＯＳトランジスタは動作速度が速いことが要求される。
【０００４】
そこで、メモリに用いるＭＯＳトランジスタのゲート絶縁膜としては、単体の高誘電体からなる絶縁膜を、論理回路に用いるＭＯＳトランジスタのゲート絶縁膜としては、ＳｉＯ２またはＳｉＯＮからなる絶縁層に高誘電体絶縁層を積層した絶縁膜を用いることが考えられる。
【０００５】
このような、単体の高誘電体からなるゲート絶縁膜を有するゲート電極と、シリコン酸化層に高誘電体絶縁層を積層したゲート絶縁膜を有するゲート電極とを同一基板上に形成する技術は知られている（例えば、特許文献１参照）。この技術は、まず基板上にシリコン酸化層を形成し、さらに上記シリコン酸化層上にレジストパターンを形成し、このレジストパターンをマスクとして上記シリコン酸化層をパターニングする。その後、上記レジストパターンを除去した後、高誘電体絶縁層を基板全面に形成し、この高誘電体絶縁層上にポリシリコン膜を形成する。そして、リソグラフィー技術を用いてポリシリコン膜、高誘電体絶縁層、シリコン酸化層をパターニングすることにより、高誘電体絶縁層単体からなるゲート絶縁膜を有するゲート電極と、シリコン酸化層と高誘電体絶縁層が積層されたゲート絶縁膜を有するゲート電極とが同一基板上に形成される。
【０００６】
しかし、上記シリコン酸化層に高誘電体絶縁層が積層されたゲート絶縁膜においては、高誘電体絶縁層を積層する前に、レジストパターンを用いてシリコン酸化層をパターニングし、その後、レジストパターンを除去している。このレジストパターンの除去の際にシリコン酸化層の上面が損傷を受け、このため、シリコン酸化層と高誘電体絶縁層との間の界面が良好な状態でなくなって、素子特性が劣化するという問題がある。
【０００７】
このように、同一基板上に材質の異なるゲート絶縁膜を有する素子（ＭＯＳトランジスタ）を形成した場合に、素子特性が劣化するという問題がある。
【特許文献１】米国特許第６，６７０，２４８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、同一基板上に、材質の異なる高誘電体からなるゲート絶縁膜を有する素子を備えていて、かつ素子特性が劣化するのを防止することのできる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による半導体装置は、素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、前記第１の素子領域に設けられ高誘電体からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、前記第２の素子領域に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、を備えたことを特徴とする。
【００１０】
また、本発明の第２の態様による半導体装置は、素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、前記第１の素子領域に設けられた第１のチャネル領域と、前記第１のチャネル領域の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、前記第１のソース・ドレイン領域を覆うが、前記第１のチャネル領域上に、底面が前記第１のチャネル領域である第１の開口が形成されるように設けられた第１の層間絶縁膜と、前記第１の開口の底面および側面に設けられ高誘電体からなる第１のゲート絶縁膜と、前記第１の開口内の前記第１のゲート絶縁膜を覆うように設けられた第１のゲート電極と、前記第２の素子領域に設けられた第２のチャネル領域と、前記第２のチャネル領域の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域を覆うが、前記第２のチャネル領域上に、底面が前記第２のチャネル領域である第２の開口が形成されるように設けられた第２の層間絶縁膜と、前記第２の開口の底面および側面に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、前記第２の開口内の前記第２のゲート絶縁膜を覆うように設けられた第２のゲート電極と、を備えたことを特徴とする。
【００１１】
また、本発明の第３の態様による半導体装置の製造方法は、素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に高誘電体からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極材料膜を形成する工程と、前記第１の電極材料膜上に第２の絶縁膜を形成する工程と、前記第２の素子領域上の前記第２の絶縁膜および第１の電極材料膜を除去する工程と、前記第２の素子領域上に前記第１の絶縁膜と材質の異なる高誘電体からなる第３の絶縁膜を形成する工程と、前記第１および第２の素子領域上に第２のゲート電極材料膜を堆積する工程と、前記第２のゲート電極材料膜を平坦化することにより前記第１の素子領域上の前記第２のゲート電極材料膜および前記第２の絶縁膜を除去する工程と、前記第１および第２のゲート電極材料膜をパターニングし、第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極をマスクとして前記第１および第３の絶縁膜をパターニングすることにより第１および第２のゲート絶縁膜を形成する工程と、を備えたことを特徴とする。
【００１２】
また、本発明の第４の態様による半導体装置の製造方法は、素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に第１および第２のダミーのゲート電極を形成する工程と、前記第１のダミーのゲート電極の両側の前記第１の素子領域に第１のソース・ドレイン領域を形成するとともに前記第２のダミーのゲート電極の両側の前記第２の素子領域に第２のソース・ドレイン領域を形成する工程と、前記第１および第２の素子領域を覆うように層間絶縁膜を堆積する工程と、  前記第１および第２のダミーのゲート電極を除去するすることにより、前記層間絶縁膜に、前記第１および第２の素子領域に達する第１及び第２の開口を形成する工程と、前記第１の開口の底面および側面に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を覆うように前記第１の開口内に第１のゲート電極を形成する工程と、前記第２の開口の底面および側面に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜を覆うように前記第２の開口内に第２のゲート電極を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、材質の異なる高誘電体からなるゲート絶縁膜を有する素子を備えていて、かつ素子特性が劣化するのを防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１２を参照して説明する。図１乃至図１２は、本実施形態の製造方法の製造工程を示す断面図である。
【００１６】
まず図１に示すように、素子分離領域４によって素子分離された第１および第２の素子領域を有する半導体基板２上に、高誘電体であるＨｆＳｉＯＮからなる絶縁膜６を形成する。続いて絶縁膜６上に例えばポリシリコンからなるゲート電極材料膜８を形成する。なお、ゲート電極材料膜８はポリシリコンの代わりに、完全にシリサイド化されたフルシリサイドまたは金属を用いてもよい。
【００１７】
次に、ゲート電極材料膜８上にＳｉＯ２もしくはＳｉＮからなる絶縁膜１０を形成する。この絶縁膜１０は、後の工程でＣＭＰ(Chemical Mechanical Polishing)を行った際のストッパーとなる（図２参照）。続いて、絶縁膜１０上にフォトレジストからなるレジストパターン１２を形成する（図２参照）。そして、レジストパターン１２をマスクとして例えばラジカルドライエッチングを用いて、絶縁膜１０、ゲート電極材料膜８をパターニングし、第１の素子領域にはゲート電極材料膜８ａおよび絶縁膜１０ａを残置し、第２の素子領域には絶縁膜１０およびゲート電極材料膜８を除去して絶縁膜６の表面を露出させる（図３参照）。なお、ポリシリコンからなる電極材料膜８のパターニングは、ラジカルドライエッチングの代わりにケミカルドライエッチングまたはウェットエッチングを用いてもよい。
【００１８】
次に、レジストパターン１２を除去する（図４参照）。続いて、例えばウェットエッチングを用いて、第２の素子領域の露出したＨｆＳｉＯＮからなる絶縁膜６を除去する。このとき、第１の素子領域にみ絶縁膜６ａが残置される（図５参照）。
【００１９】
次に、図６に示すように、絶縁膜６とＨｆの組成が異なるＨｆＳｉＯＮからなる絶縁膜１４を全面に形成する。このとき、第２の素子領域の基板上ばかりでなくゲート電極材料膜８ａ上およびその側部にもＨｆＳｉＯＮからなる絶縁膜１４が形成される。
【００２０】
次に、絶縁膜１４を覆うように例えばポリシリコンからなるゲート電極材料膜１６を形成する（図７参照）。続いて、ＣＭＰを用いてゲート電極材料膜１６を平坦化し、第２の素子領域上にのみゲート電極材料膜１６ａを残置する（図８参照）。その後、絶縁膜１０上の絶縁膜１４のみを除去することにより第２の素子領域上に絶縁膜１４ａを残置させる。そして、ＣＭＰのストッパーとなっていた絶縁膜１０を除去する（図８参照）。絶縁膜１４、絶縁膜１０の除去はウェットエッチングまたはドライエッチングを用いて行う。
【００２１】
次に、第１および第２の素子領域上のゲート電極材料膜８ａおよびゲート電極材料膜１６ａ上に、それぞれフォトレジストからなるレジストパターン１８ａおよびレジストパターン１８ｂを形成する（図９参照）。
【００２２】
次に、レジストパターン１８ａおよびレジストパターン１８ｂをマスクとして、ドライエッチングを用いてゲート電極材料膜８ａおよびゲート電極材料膜１６ａをそれぞれパターニングし、第１の素子領域上にゲート電極８ｂを、第２の素子領域上にゲート電極１６ｂを形成する（図１０参照）。続いて、ウェットエッチングを用いて、絶縁膜６ａおよび絶縁膜１４ａをエッチングすることにより、第１の素子領域上にゲート絶縁膜６ｂが第２の素子領域上にゲート絶縁膜１４ｂが形成される（図１１参照）。このとき、例えばポリシリコンからなっているゲート電極８ｂ、１６ｂはほとんどエッチングされない。
【００２３】
次に、図１２に示すように、ゲート電極８ｂ、１６ｂをマスクとして、第１および第２の素子領域に不純物を注入し、注入した不純物を活性化することによりエクステンション層２０を形成する。その後、ゲート絶縁膜６ｂおよびゲート電極８ｂの側部に絶縁体からなる側壁２２ａを、ゲート絶縁膜１４ｂおよびゲート電極１６ｂの側部に絶縁体からなる側壁２２ｂを形成する。続いて、第１および第２の素子領域に不純物を注入し、注入した不純物を活性化することにより、エクステンション層２０よりも半導体基板２との接合深さが深くかつ不純物濃度が高いソース・ドレイン領域２４を形成する。そして、このソース・ドレイン領域２４の表面を自己整合的にシリサイド化しサイリサイド層２６を形成する。これにより、同一基板上に材質の異なるゲート絶縁膜６ｂ、１４ｂを有するＭＯＳトランジスタを形成することができる。
【００２４】
このようにして形成されたゲート絶縁膜６ｂ、１４ｂは、製造工程の途中で、表面がフォトレジストに接しないため、ゲート絶縁膜６ｂ、１４ｂとゲート電極８ｂ、１６ｂとのそれぞれの界面は良好な状態となっている。このため、素子特性が劣化することはない。
【００２５】
なお、本実施形態において、絶縁膜６および絶縁膜１４はともにＨｆＳｉＯＮからなっているが、絶縁膜６が先に形成されるため、絶縁膜６としては、ＨｆＳｉＯＮの結晶化抑制のために絶縁膜１４よりもＨｆ濃度が低いものがよい。これは、Ｈｆ系は熱履歴を受けると、膜厚がムラになりやすいためである。
【００２６】
また、Ｈｆ濃度が低いＨｆＳｉＯＮからなるゲート絶縁膜を有するＭＯＳＦＥＴは、動作速度が速いため、ＣＰＵや、論理回路等に用いられる。一方、Ｈｆ濃度が高いＨｆＳｉＯＮからなるゲート絶縁膜を有するＭＯＳＦＥＴは、リーク電流が抑制されるので、メモリ等の回路に用いられる。
【００２７】
絶縁膜６、１４としては、ＨｆＳｉＯＮの他に同一金属元素を含む高誘電体材料を用いることができるが、一般に金属元素の濃度が高いものは耐熱性が低いので、金属元素の濃度が高いものを後で形成する絶縁膜１４に用いることが好ましい。上記高誘電体材料として、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのシリケート、並びにＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのアルミネートなどがあげられる。
【００２８】
また、絶縁膜６、１４が異なる材料の場合、耐熱性の高いものを先に成膜するほうがよい。例えば、絶縁膜６、１４のうちの一方がＨｆＳｉＯＮからなっている場合、他方の絶縁膜の高誘電体材料としては、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのシリケート、並びにＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのアルミネートなどを用いることができる。この場合、ＨｆＳｉＯＮよりも耐熱性の高いＡｌ２Ｏ３、Ｌａ２Ｏ３はＨｆＳｉＯＮよりも先に形成することが好ましい。
【００２９】
また、ゲート絶縁膜として、ＺｒＯ２を用いた場合は低リーク電流特性を有し、Ｌａ２Ｏ３を用いた場合は極薄膜ゲート絶縁膜が可能となり、Ａｌ２Ｏ３を用いた場合はＡｌ２Ｏ３が結晶化しにくいので熱安定性に優れ、シリケート材料を用いた場合は熱的安定性や移動度の向上を図ることが可能となり、アルミネート材料を用いた場合は熱的安定性を得ることができる。
【００３０】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の製造方法を、図１３乃至図２０を参照して説明する。図１３乃至図２０は本実施形態の製造方法の製造工程を示す断面図である。本実施形態の製造方法は、同一基板上に材質の異なるゲート絶縁膜を有するＭＯＳＦＥＴを形成するとともに、ゲート絶縁膜およびゲート電極をダマシン法によって形成した構成となっている。
【００３１】
まず、図１３に示すように、半導体基板２に素子分離領域４によって素子分離された第１および第２の素子領域を形成する。そして、第１および第２の素子領域のそれぞれにおいてチャネルとなる領域３上にポリシリコンからなるダミーのゲート電極（図示せず）を形成し、このダミーのゲート電極の両側にソース・ドレイン領域３２を形成する。このソース・ドレイン領域３２の表面をシリサイド化したシリサイド層３４を形成する。その後、半導体基板２上にＴＥＯＳからなる層間絶縁膜３６を形成し、その後、ポリシリコンからなるダミーのゲート電極を除去することにより、層間絶縁膜３６には、第１および第２の素子領域のチャネル領域３上に開口３８が形成される（図１３参照）。このとき、第１および第２の素子領域の開口３８の底部にはそれぞれチャネル３となる領域が露出している。
【００３２】
次に、図１４に示すように、ゲート絶縁材料を堆積し、上記開口３８の底部および側部に絶縁膜４０を形成する。続いて、開口３８を埋め込むようにゲート電極材料、例えばポリシリコンからなる膜４２を堆積する（図１５参照）。
【００３３】
次に、ＣＭＰを用いて、層間絶縁膜３６が露出するまで、ポリシリコン膜４２および絶縁膜４０を削り、第１の素子領域の開口３８にゲート絶縁膜４０ａおよびゲート電極４２ａを形成するとともに、第２の素子領域の開口にダミーのゲート絶縁膜４０ｂおよびゲート電極４２ｂを形成する（図１６参照）。続いて、ＰＥＰ(Photo-Engraving Process)を用いて、第２の素子領域のダミーのゲート絶縁膜４０ｂおよびゲート電極４２ｂを除去し、第２の素子領域に開口３８を再度形成する（図１７参照）。このとき、開口３８の底部には第２の素子領域のチャネル３となる領域が露出している。
【００３４】
次に、絶縁膜４０とは材質の異なるゲート絶縁材料を堆積し、第２の素子領域の開口３８の底部および側部に絶縁膜４４を形成する（図１８参照）。続いて、第２の素子領域の開口３８を埋め込むようにゲート電極材料、例えばポリシリコンからなる膜４６を堆積する（図１９参照）。その後、ＣＭＰを用いて、層間絶縁膜３６が露出するまで、ポリシリコン膜４６および絶縁膜４４を削り、第１の素子領域の開口３８にゲート絶縁膜４４ａおよびゲート電極４６ａを形成する（図２０参照）。その後、ソース・ドレイン領域３２，３４に接続するコンタクト孔（図示せず）を層間絶縁膜３６に形成し、このコンタクト孔を電極材料で埋め込むことにより、ソース・ドレイン電極を形成し、トランジスタを完成する。
【００３５】
このようにして形成されたゲート絶縁膜４０ａ、４４ａは、製造工程の途中で、表面がフォトレジストに接しないため、ゲート絶縁膜４０ａ、４４ａとゲート電極４２ａ、４６ａとのそれぞれの界面は良好な状態となっている。このため、素子特性が劣化することはない。
【００３６】
なお、第１実施形態と同様に、ゲート絶縁膜４０ａおよびゲート絶縁膜４４ａはともにＨｆＳｉＯＮから形成してもよい。この場合、ゲート絶縁膜４０ａが先に形成されるため、ゲート絶縁膜４０ａとしては、ＨｆＳｉＯＮの結晶化抑制のためにゲート絶縁膜４４ａよりもＨｆ濃度が低いものがよい。
【００３７】
また、Ｈｆ濃度が低いＨｆＳｉＯＮからなるゲート絶縁膜を有するＭＯＳＦＥＴは、動作速度が速いため、ＣＰＵや、論理回路等に用いられる。一方、Ｈｆ濃度が高いＨｆＳｉＯＮからなるゲート絶縁膜を有するＭＯＳＦＥＴは、リーク電流が抑制されるので、メモリ等の回路に用いられる。
【００３８】
絶縁膜４０、４４としては、ＨｆＳｉＯＮの他に同一金属元素を含む高誘電体材料を用いることができるが、一般に金属元素の濃度が高いものは耐熱性が低いので、金属元素の濃度が高いものを後で形成する絶縁膜１４に用いることが好ましい。上記高誘電体材料として、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのシリケート、並びにＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのアルミネートなどがあげられる。
【００３９】
また、絶縁膜６、１４が異なる材料の場合、耐熱性の高いものを先に成膜するほうがよい。例えば、絶縁膜４０、４４のうちの一方がＨｆＳｉＯＮからなっている場合、他方の絶縁膜の高誘電体材料としては、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのシリケート、並びにＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３およびそれらのアルミネートなどを用いることができる。この場合、ＨｆＳｉＯＮよりも耐熱性の高いＡｌ２Ｏ３、Ｌａ２Ｏ３はＨｆＳｉＯＮよりも先に形成することが好ましい。
【００４０】
以上、説明したように、本発明の各実施形態によれば、材質の異なる高誘電体からなるゲート絶縁膜を有する素子を備えていて、かつ素子特性が劣化するのを防止することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図２】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図３】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図４】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図５】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図６】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図７】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図８】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図９】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１０】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１１】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１２】本発明の第１実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１３】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１４】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１５】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１６】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１７】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１８】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１９】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図２０】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【符号の説明】
【００４２】
２  半導体基板
４  素子分離領域
６  絶縁膜
６ｂ  ゲート絶縁膜
８  ゲート電極材料膜
８ｂ  ゲート電極
１０  絶縁膜
１０ａ  絶縁膜
１２  レジストパターン  
１４  絶縁膜
１４ｂ  ゲート絶縁膜
１６  ゲート電極材料膜
１６ｂ  ゲート電極
２０  エクステンション層
２２ａ  側壁
２４  ソース・ドレイン領域
２６  サリサイド層
【図１】
2006339512.tif 000003
【図２】
2006339512.tif 000004
【図３】
2006339512.tif 000005
【図４】
2006339512.tif 000006
【図５】
2006339512.tif 000007
【図６】
2006339512.tif 000008
【図７】
2006339512.tif 000009
【図８】
2006339512.tif 000010
【図９】
2006339512.tif 000011
【図１０】
2006339512.tif 000012
【図１１】
2006339512.tif 000013
【図１２】
2006339512.tif 000014
【図１３】
2006339512.tif 000015
【図１４】
2006339512.tif 000016
【図１５】
2006339512.tif 000017
【図１６】
2006339512.tif 000018
【図１７】
2006339512.tif 000019
【図１８】
2006339512.tif 000020
【図１９】
2006339512.tif 000021
【図２０】
2006339512.tif 000022
【手続補正書】
【提出日】平成17年7月22日(2005.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に設けられ高誘電体からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１のゲート電極の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、
前記第２の素子領域に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
前記第２のゲート電極の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に設けられた第１のチャネル領域と、
前記第１のチャネル領域の両側の前記第１の素子領域に設けられた第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域を覆うが、前記第１のチャネル領域上に、底面が前記第１のチャネル領域である第１の開口が形成されるように設けられた第１の層間絶縁膜と、
前記第１の開口の底面および側面に設けられ高誘電体からなる第１のゲート絶縁膜と、
前記第１の開口内の前記第１のゲート絶縁膜を覆うように設けられた第１のゲート電極と、
前記第２の素子領域に設けられた第２のチャネル領域と、
前記第２のチャネル領域の両側の前記第２の素子領域に設けられた第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域を覆うが、前記第２のチャネル領域上に、底面が前記第２のチャネル領域である第２の開口が形成されるように設けられた第２の層間絶縁膜と、
前記第２の開口の底面および側面に設けられ前記第１のゲート絶縁膜とは材質が異なる高誘電体からなる第２のゲート絶縁膜と、
前記第２の開口内の前記第２のゲート絶縁膜を覆うように設けられた第２のゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１及び第２のゲート絶縁膜はＨｆの組成が異なるＨｆＳｉＯＮであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に高誘電体からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極材料膜を形成する工程と、
前記第１の電極材料膜上に第２の絶縁膜を形成する工程と、
前記第２の素子領域上の前記第２の絶縁膜および第１の電極材料膜ならびに第１の絶縁膜を除去する工程と、
前記第２の素子領域上に前記第１の絶縁膜と材質の異なる高誘電体からなる第３の絶縁膜を形成する工程と、
前記第１および第２の素子領域上に第２のゲート電極材料膜を堆積する工程と、
前記第２のゲート電極材料膜を平坦化することにより前記第１の素子領域上の前記第２のゲート電極材料膜および前記第２の絶縁膜を除去する工程と、
前記第１および第２のゲート電極材料膜をパターニングし、第１および第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極をマスクとして前記第１および第３の絶縁膜をパターニングすることにより第１および第２のゲート絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に第１および第２のダミーのゲート電極を形成する工程と、
前記第１のダミーのゲート電極の両側の前記第１の素子領域に第１のソース・ドレイン領域を形成するとともに前記第２のダミーのゲート電極の両側の前記第２の素子領域に第２のソース・ドレイン領域を形成する工程と、
前記第１および第２の素子領域を覆うように層間絶縁膜を堆積する工程と、
前記第１および第２のダミーのゲート電極を除去するすることにより、前記層間絶縁膜に、前記第１および第２の素子領域に達する第１および第２の開口を形成する工程と、
前記第１の開口の底面および側面に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を覆うように前記第１の開口内に第１のゲート電極を形成する工程と、
前記第２の開口の底面および側面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を覆うように前記第２の開口内に第２のゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、本発明の第３の態様による半導体装置の製造方法は、素子分離領域によって分離された第１および第２の素子領域を有する半導体基板の前記第１および第２の素子領域上に高誘電体からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極材料膜を形成する工程と、前記第１の電極材料膜上に第２の絶縁膜を形成する工程と、前記第２の素子領域上の前記第２の絶縁膜および第１の電極材料膜ならびに第１の絶縁膜を除去する工程と、前記第２の素子領域上に前記第１の絶縁膜と材質の異なる高誘電体からなる第３の絶縁膜を形成する工程と、前記第１および第２の素子領域上に第２のゲート電極材料膜を堆積する工程と、前記第２のゲート電極材料膜を平坦化することにより前記第１の素子領域上の前記第２のゲート電極材料膜および前記第２の絶縁膜を除去する工程と、前記第１および第２のゲート電極材料膜をパターニングし、第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極をマスクとして前記第１および第３の絶縁膜をパターニングすることにより第１および第２のゲート絶縁膜を形成する工程と、を備えたことを特徴とする。