(57)【要約】【課題】回路構成を複雑化することなくデータの処理速度を向上させることのできるデータ変換回路を提供する。【解決手段】Ａポート１１とＢポート１２の２個のポートを有する２ポートメモリ１０を備えるデータ変換回路において、２ポートメモリ１０が任意のアドレスxとこのアドレスxに対し関数fにより変換されるデータf(x)との関係を示すルックアップテーブルとして構成されている。また、このデータ変換回路では、２ポートメモリ１０のＡポート１１から出力されたデータがこのＢポート１２のアドレスとしてＢポート１２に入力されるように回路が構成されている。そして、アドレスxを２ポートメモリ１０のＡポート１１に入力すると、このＡポート１１からデータf(x)が出力されるとともに、出力データf(x)がアドレスf(x)として２ポートメモリ１０のＢポート１２に入力され、このＢポート１２からデータf(f(x))が出力される。【選択図】 図１
2006339735.tif 000002
【特許請求の範囲】
【請求項１】
任意のアドレスに対応するデータを有するルックアップテーブルを用いてデータの変換を行うデータ変換回路において、
前記ルックアップテーブルとして構成されるメモリを備え、
前記メモリは２個のポートを有するとともに前記各ポートには複数のアドレスが割り当てられており、
前記メモリの一方のポートに任意のアドレスを入力することによって当該ポートから出力されるデータを、前記メモリのもう一方のポートのアドレスとして前記メモリのもう一方のポートに入力することが可能に構成されることを特徴とするデータ変換回路。
【請求項２】
入力されたデータを演算して出力する演算回路が設置され、
前記メモリの一方のポートに任意のアドレスを入力することによって当該ポートから出力されるデータを前記演算回路に入力するとともに、前記演算回路から出力されるデータを、前記メモリのもう一方のポートのアドレスとして前記メモリのもう一方のポートに入力することが可能に構成されることを特徴とする請求項１に記載のデータ変換回路。
【請求項３】
前記メモリの一方のポートに入力される前記アドレスが、所定のデータから成ることを特徴とする請求項１または請求項２に記載のデータ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非線形な演算を行うデータ変換回路に関し、特に、ルックアップテーブルを用いるものに関する。
【背景技術】
【０００２】
従来より、ファクシミリや複写機等の画像形成装置が知られている。この画像形成装置では、原稿にレーザ光を照射して原稿の画像を読み取るとともに感光体の表面に形成された画像を記録紙に転写することによって、記録紙への画像の印刷が行われる。具体的には、原稿にレーザ光を照射すると、原稿の読み取り面で反射した光がＣＣＤ（Charge Coupled Devices）に入射する。そして、このＣＣＤにおいて、反射光が電気信号に変換され、レッド、グリーン、及びブルーの３つの成分に色分解した画像データが生成される。続いて、３つの成分に色分解した画像データがデータ変換回路に入力され、シアン、マゼンタ、イエロー、及びブラックの４色で表現される画像データに変換される。その後、これらの画像データに基づき、感光体の表面の所定位置へレーザ光を照射することにより、感光体の表面におけるレーザ光が照射された部分に静電潜像が形成される。
【０００３】
このような構成の画像形成装置に用いられるデータ変換回路は、例えば、図７に示す１ポートのメモリ１００（以下、「１ポートメモリ１００」と呼ぶ）を備えており、この１ポートメモリ１００は、所定のデータから成るアドレスxとこのアドレスxに対し関数fにより変換されるデータf(x)との関係を示すルックアップテーブル（ＬＵＴ）として構成されている。また、この１ポートメモリ１００では、入力されるアドレスと出力されるデータとが１対１で対応する。そして、１ポートメモリ１００にアドレスxを入力すると、入力されたアドレスxに対応するデータf(x)がこの１ポートメモリ１００から出力される。
【０００４】
また、図８に示すように、図７に示す１ポートメモリ１００の入力側にセレクタ１０１を接続してデータ変換回路を構成し、１ポートメモリ１００から出力されるデータf(x)をアドレスf(x)として再び１ポートメモリ１００に入力することにより、１個の１ポートメモリ１００を用いてデータf(f(x))を得ることができる。このとき、セレクタ１０１の一方のポートにアドレスxが入力されるとともに、セレクタ１０１の他方のポートに１ポートメモリ１００から出力されたデータf(x)がアドレスf(x)として入力される。
【０００５】
そして、まず、セレクタ１０１にアドレスxを入力すると、このアドレスxが選択されて１ポートメモリ１００に入力され、入力されたアドレスxに対応するデータf(x)がこの１ポートメモリ１００から出力される。１ポートメモリ１００から出力されたデータf(x)は、アドレスf(x)としてセレクタ１０１に入力される。また、次に、セレクタ１０１に所定のデータから成るアドレスx，f(x)を入力すると、アドレスf(x)が選択されて１ポートメモリ１００に入力され、入力されたアドレスf(x)に対応するデータf(f(x))がこの１ポートメモリ１００から出力される。
【０００６】
具体的には、図９のタイミングチャートに矢印で示すように、セレクタ１０１に所定のデータから成るアドレスD1を入力すると、このアドレスD1が選択される。そして、このアドレスD1がアドレスyとして１ポートメモリ１００に入力され、アドレスD1に対応するデータf(D1)がこの１ポートメモリ１００から出力される。１ポートメモリ１００から出力されたデータf(D1)は、アドレスf(D1)としてセレクタ１０１に入力される。また、セレクタ１０１に所定のデータから成るアドレスD1，f(D1)を入力すると、アドレスf(D1)が選択される。そして、このアドレスf(D1)がアドレスyとして１ポートメモリ１００に入力され、アドレスf(D1)に対応するデータf(f(D1))がこの１ポートメモリ１００から出力される。
【０００７】
このように、ルックアップテーブルを用いてデータ変換を行う装置として、３原色の画像データから各色の非線型階調変換曲線を用いて得られた階調変換画像データとマトリックス乗算される４行３列のマトリックスの要素との乗算値が３原色の全ての画像データに対応させて各色毎に書き込まれたルックアップテーブルと、３原色の画像データおよび色識別信号からルックアップテーブルを参照するためのアドレス信号を発するアドレス信号手段と、このアドレス信号によってアドレスされたルックアップテーブル内の乗算値を各色毎に加算することを所定回数繰り返す累積加算手段と、を有する階調および色マトリックス変換回路を備える画像処理装置が提案されている（特許文献１参照）。
【特許文献１】特開平９−９８２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記データ変換回路では、図９に斜線で示すように、１ポートメモリ１００に所定のデータから成るアドレスD1が入力された後、１ポートメモリ１００から出力されるデータf(D1)がアドレスf(D1)としてこの１ポートメモリ１００に入力され、その後に１ポートメモリ１００に所定のデータから成るアドレスD2が入力される。よって、１個の１ポートメモリ１００にセレクタ１０１を接続してデータ変換回路を構成するとき、データf(f(x))を得るために、１ポートメモリ１００にアドレスxを入力し、この１ポートメモリ１００から出力されるデータf(x)をアドレスf(x)として再び１ポートメモリ１００に入力する必要がある。
【０００９】
このように、上記データ変換回路では、１個のデータf(f(x))を得るために１ポートメモリ１００に所定のデータから成る２つのアドレスf，f(x)を順に入力する必要があるため、複数のデータを処理するのに時間がかかるという問題がある。また、１個の１ポートメモリ１００に２種類の異なるアドレスを選択して入力するためにセレクタ１０１を用いてデータ変換回路を構成する必要があり、回路構成が複雑化するという問題もある。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、回路構成を複雑化することなくデータの処理速度を向上させることのできるデータ変換回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のデータ変換回路は、任意のアドレスに対応するデータを有するルックアップテーブルを用いてデータの変換を行うデータ変換回路において、前記ルックアップテーブルとして構成されるメモリを備え、前記メモリは２個のポートを有するとともに前記各ポートには複数のアドレスが割り当てられており、前記メモリの一方のポートに任意のアドレスを入力することによって当該ポートから出力されるデータを、前記メモリのもう一方のポートのアドレスとして前記メモリのもう一方のポートに入力することが可能に構成されることを特徴とする。
【００１２】
これにより、２個のポートを有するメモリの一方のポートに任意のアドレスを入力すると、ルックアップテーブルに基づき、このアドレスに対応するデータが一方のポートから出力される。そして、２個のポートを有するメモリの一方のポートから出力されたデータをもう一方のポートのアドレスとして当該ポートに入力すると、ルックアップテーブルに基づき、このアドレスに対応するデータがもう一方のポートから出力される。
【００１３】
また、このように構成されたデータ変換回路において、入力されたデータを演算して出力する演算回路が設置され、前記メモリの一方のポートに任意のアドレスを入力することによって当該ポートから出力されるデータを前記演算回路に入力するとともに、前記演算回路から出力されるデータを、前記メモリのもう一方のポートのアドレスとして前記メモリのもう一方のポートに入力することが可能に構成される。
【００１４】
これにより、２個のポートを有するメモリの一方のポートに任意のアドレスを入力すると、ルックアップテーブルに基づき、このアドレスに対応するデータがメモリの一方のポートから出力される。そして、２個のポートを有するメモリの一方のポートから出力されたデータを演算回路に入力することにより得られるデータをもう一方のポートのアドレスとして当該ポートに入力すると、ルックアップテーブルに基づき、このアドレスに対応するデータがもう一方のポートから出力される。このようにデータ変換回路を構成することにより、２個のポートを有するメモリを用いてより複雑な演算を行うことが可能となる。
【００１５】
また、上述のそれぞれのデータ変換回路において、前記メモリの一方のポートに入力される前記アドレスが、所定のデータから成るものとしても構わない。
【発明の効果】
【００１６】
本発明によれば、２個のポートを有するメモリの一方のポートに任意のアドレスを入力することによって当該ポートから出力されるデータをこのメモリのもう一方のポートのアドレスとして入力できるようにデータ変換回路を構成することにより、このメモリだけを用いてデータ変換を行うことができるため、データ変換回路の構成が複雑化することを防止できる。また、本発明によれば、２個のポートを有するメモリの一方のポートに１つのアドレスを入力するだけでこのメモリの他方のポートから所望のデータを出力させることができるため、データの処理速度を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１８】
《発明の実施形態１》
図１に示すように、本実施形態のデータ変換回路は、Ａポート１１とＢポート１２の２個のポートを有するメモリ１０（以下、「２ポートメモリ１０」と呼ぶ）を備えており、この２ポートメモリ１０は、任意のアドレスとこのアドレスに対応するデータとの関係を示すルックアップテーブル（ＬＵＴ）として構成されている。そして、このルックアップテーブルは、任意のアドレスxとこのアドレスxに対し関数fにより変換されるデータf(x)との関係を示すものである。尚、このアドレスxは、所定のデータxより構成される。
【００１９】
また、２ポートメモリ１０のＡポート１１とＢポート１２のそれぞれには互いに異なる複数のアドレスが割り当てられており、このデータ変換回路は、Ａポート１１とＢポート１２のそれぞれにおいて入力されたアドレスに対応するデータを出力するように構成されている。よって、２ポートメモリ１０のＡポート１１またはＢポート１２に任意のアドレスを入力するとき、同一のアドレスに対してこのＡポート１１またはＢポート１２から出力されるデータは同じである。即ち、２ポートメモリ１０のＡポート１１またはＢポート１２において、入力されるアドレスと出力されるデータとが１対１で対応する。
【００２０】
また、図１に示すように、このデータ変換回路では、２ポートメモリ１０のＡポート１１から出力されたデータが２ポートメモリ１０におけるＢポート１２のアドレスとしてこのＢポート１２に入力されるように回路が構成されている。
【００２１】
そして、２ポートメモリ１０のＡポート１１に割り当てられた複数のアドレスのうちアドレスxをこのＡポート１１に入力すると、ルックアップテーブルに基づき、入力したアドレスxに対応するデータf(x)がこのＡポート１１から出力される。続いて、２ポートメモリ１０のＡポート１１から出力されたデータf(x)が、このＢポート１２に割り当てられた複数のアドレスのうちの１つとしてこのＢポート１２に入力されると、ルックアップテーブルに基づき、２ポートメモリ１０のＢポート１２に入力されたアドレスf(x)に対応するデータf(f(x))がこのＢポート１２から出力される。
【００２２】
このように、アドレスxを２ポートメモリ１０のＡポート１１に入力することにより、このＡポート１１からデータf(x)が出力されるとともに、このＡポート１１から出力されるデータf(x)をアドレスf(x)として２ポートメモリ１０のＢポート１２に入力することにより、このＢポート１２からデータf(f(x))が出力される。このとき、２ポートメモリ１０のＡポート１１から出力されるデータf(x)と、このＢポート１２から出力されるデータf(f(x))とは、２ポートメモリ１０における同じメモリ領域から読み出される。
【００２３】
具体的には、図２に示すように、２ポートメモリ１０を複数の引き出しが取り付けられた収納ボックスと仮定するとともに、複数の引き出しのそれぞれを２ポートメモリ１０の各メモリ領域と仮定する。このとき、アドレスxをこの収納ボックスに対して入力すると、関数fを用いた変換が行われ、１段目の引き出しからデータf(x)が取り出される。また、アドレスf(x)をこの収納ボックスに対して入力すると、関数fを用いた変換が行われ、データf(x)が取り出される引き出しと同じ１段目の引き出しからデータf(f(x))が取り出される。同様に、アドレス(x+1)をこの収納ボックスに対して入力すると、関数fを用いた変換が行われ、２段目の引き出しからデータf(x+1)が取り出される。また、アドレスf(x+1)をこの収納ボックスに対して入力すると、関数fを用いた変換が行われ、データf(x+1)が取り出される引き出しと同じ２段目の引き出しからデータf(f(x+1))が取り出される。
【００２４】
このように構成されたデータ変換回路において、アドレスxを２ポートメモリ１０のＡポート１１に入力したときに２ポートメモリ１０のＢポート１２からデータf(f(x))が出力されるまでの流れについて、図３に示すタイミングチャート及び図４に示すテーブルを参照しながら説明する。
【００２５】
図３に示すように、２ポートメモリ１０のＡポート１１に割り当てられた複数のアドレスのうちアドレスxとしてアドレスD1，D2，D3を順にこのＡポート１１に入力する。すると、２ポートメモリ１０のＡポート１１において、ルックアップテーブルに基づき、入力したアドレスD1，D2，D3のそれぞれに対してデータf(D1)，f(D2)，f(D3)が得られる。そして、図３に矢印で示すように、入力したアドレスD1，D2，D3に対して得られるデータf(D1)，f(D2)，f(D3)が、２ポートメモリ１０のＡポート１１から順に出力される。
【００２６】
また、図４に矢印で示すように、２ポートメモリ１０のＡポート１１から順に出力されたデータf(D1)，f(D2)，f(D3)は、それぞれが２ポートメモリ１０におけるＢポート１２のアドレスとしてこのＢポート１２に入力される。即ち、２ポートメモリ１０のＢポート１２に割り当てられた複数のアドレスにおけるアドレスf(D1)，f(D2)，f(D3)が順にこのＢポート１２に入力される。
【００２７】
これにより、２ポートメモリ１０のＢポート１２において、ルックアップテーブルに基づき、入力されたアドレスf(D1)，f(D2)，f(D3)のそれぞれに対してデータf(f(D1))，f(f(D2))，f(f(D3))が得られる。そして、図３に矢印で示すように、入力されたアドレスf(D1)，f(D2)，f(D3)に対して得られるデータf(f(D1))，f(f(D2))，f(f(D3))が、２ポートメモリ１０のＢポート１２から順に出力される。
【００２８】
本実施形態によれば、２ポートメモリ１０のＡポート１１に任意のアドレスを入力することによってこのＡポート１１から出力されるデータを、この２ポートメモリ１０におけるＢポート１２のアドレスとしてこのＢポート１２に入力できるようにデータ変換回路を構成することにより、２ポートメモリ１０だけを用いてデータ変換を行うことができるため、データ変換回路の構成が複雑化することを防止できる。また、本実施形態によれば、２ポートメモリ１０のＡポート１１に１つのアドレスを入力するだけでこの２ポートメモリ１０のＢポート１２から所望のデータを出力させることができるため、データの処理速度を向上させることができる。
【００２９】
《発明の実施形態２》
本発明の実施形態２は、上記実施形態１のデータ変換回路の構成を変更したものである。ここでは、本実施形態について、上記実施形態１と異なる点を説明する。
【００３０】
図５に示すように、本実施形態のデータ変換回路には、上記実施形態１の２ポートメモリ１０に加え、入力される任意のデータxを関数gを用いてデータg(x)に変換して出力する演算回路１３が設置されている。そして、このデータ変換回路では、２ポートメモリ１０のＡポート１１から出力されるデータが演算回路１３に入力されるとともに演算回路１３から出力されたデータが２ポートメモリ１０におけるＢポート１２のアドレスとしてこのＢポート１２に入力されるように、回路が構成されている。
【００３１】
このように構成されたデータ変換回路において、アドレスxを２ポートメモリ１０のＡポート１１に入力したときに２ポートメモリ１０のＢポート１２からデータg(f(f(x)))が出力されるまでの流れについて、図６に示すテーブルを参照しながら説明する。
【００３２】
図６に示すように、２ポートメモリ１０のＡポート１１に割り当てられた複数のアドレスのうちアドレスxとしてアドレスD1，D2，D3を順にこのＡポート１１に入力する。すると、２ポートメモリ１０のＡポート１１において、ルックアップテーブルに基づき、入力したアドレスD1，D2，D3のそれぞれに対してデータf(D1)，f(D2)，f(D3)が得られる。そして、入力したアドレスD1，D2，D3に対して得られるデータf(D1)，f(D2)，f(D3)が、２ポートメモリ１０のＡポート１１から順に出力される。
【００３３】
また、２ポートメモリ１０のＡポート１１から順に出力されたデータf(D1)，f(D2)，f(D3)は、それぞれが演算回路１３に入力される。そして、演算回路１３に入力されたデータf(D1)，f(D2)，f(D3)は、この演算回路１３において関数gを用いてデータg(x)に変換され、データg(f(D1))，g(f(D2))，g(f(D3))がこの演算回路１３から順に出力される。
【００３４】
演算回路１３から出力されたデータg(f(D1))，g(f(D2))，g(f(D3))は、それぞれが２ポートメモリ１０におけるＢポート１２のアドレスとしてこのＢポート１２に入力される。即ち、２ポートメモリ１０のＢポート１２に割り当てられた複数のアドレスにおけるアドレスg(f(D1))，g(f(D2))，g(f(D3))が順にこのＢポート１２に入力される。
【００３５】
これにより、２ポートメモリ１０のＢポート１２において、ルックアップテーブルに基づき、入力されたアドレスg(f(D1))，g(f(D2))，g(f(D3))のそれぞれに対してデータf(g(f(D1)))，f(g(f(D2)))，f(g(f(D3)))が得られる。そして、入力されたアドレスg(f(D1))，g(f(D2))，g(f(D3))に対して得られるデータf(g(f(D1)))，f(g(f(D2)))，f(g(f(D3)))が、２ポートメモリ１０のＢポート１２から順に出力される。
【００３６】
このように、アドレスxを２ポートメモリ１０のＡポート１１に入力することによりこのＡポート１１からデータf(x)が出力されるとともに、このＡポート１１から出力されるデータf(x)を演算回路１３に入力することにより得られるデータg(f(x))をアドレスg(f(x))として２ポートメモリ１０のＢポート１２に入力することにより、このＢポート１２からデータf(g(f(x)))が出力される。
【産業上の利用可能性】
【００３７】
以上説明したように、本発明は、ルックアップテーブルを用いて非線形な演算を行うデータ変換回路を備えて画像データの処理を行う画像形成装置やデジタルカメラ等について有用である。
【図面の簡単な説明】
【００３８】
【図１】実施形態１に係るデータ変換回路において、２ポートメモリの構成を示す図である。
【図２】実施形態１に係るデータ変換回路において、２ポートメモリに入力されるアドレスと２ポートメモリから出力されるデータとの関係を示す図である。
【図３】図１に示すデータ変換回路において、２ポートメモリに入力されるアドレスと２ポートメモリから出力されるデータとの関係を示すタイミングチャートである。
【図４】図１に示すデータ変換回路において、２ポートメモリに入力されるアドレスと２ポートメモリから出力されるデータとの関係を示すテーブルである。
【図５】実施形態２に係るデータ変換回路において、２ポートメモリに演算回路を接続した状態を表す図である。
【図６】図５に示すデータ変換回路において、２ポートメモリに入力されるアドレスと２ポートメモリから出力されるデータとの関係を示すテーブルである。
【図７】従来に係るデータ変換回路において、１ポートメモリの構成を示す図である。
【図８】従来に係るデータ変換回路において、１ポートメモリにセレクタを接続した状態を表す図である。
【図９】図８に示すデータ変換回路において、セレクタに入力されるアドレスと１ポートメモリに入力されるアドレスと１ポートメモリから出力されるデータとの関係を示すタイミングチャートである。
【符号の説明】
【００３９】
１０  ２ポートメモリ
１１  Ａポート
１２  Ｂポート
１３  演算回路
【図１】
2006339735.tif 000003
【図２】
2006339735.tif 000004
【図３】
2006339735.tif 000005
【図４】
2006339735.tif 000006
【図５】
2006339735.tif 000007
【図６】
2006339735.tif 000008
【図７】
2006339735.tif 000009
【図８】
2006339735.tif 000010
【図９】
2006339735.tif 000011