(57)【要約】【課題】十分に大きな電流密度を得ることができるノーマリオフ型の窒化物半導体からなる電界効果トランジスタ及びその製造方法を提供する。【解決手段】基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。アンドープＡｌＧａＮ層１０４の上にはソース電極１０９及びドレイン電極１１０が設けられる。アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層との界面で発生する２次元電子ガスとｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されるのでゲート電圧を大きくすることができる。【選択図】図１
2006339561.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられた第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きく、動作時には前記第１の窒化物半導体層との界面に２次元電子ガスを生じさせる第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に設けられたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上または上方に設けられたゲート電極と、
前記第２の窒化物半導体の上または上方であって、平面的に見て前記ゲート電極の両側方に設けられたソース電極及びドレイン電極と
を備えていることを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の窒化物半導体層はアンドープ層であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート電極は、オーミック電極であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
ノーマリオフ型であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】
前記第３の窒化物半導体層を設けない場合に前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に生じる２次元電子ガスの電子数よりも前記第３の窒化物半導体層に含まれる正孔数の方が多いことを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記第３の窒化物半導体層と前記ゲート電極との間に設けられ、前記第３の窒化物半導体層の他の部分よりも高濃度のｐ型不純物を含む第４の窒化物半導体層をさらに備えており、
前記ゲート電極は前記第４の窒化物半導体層とオーミック接合していることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項７】
前記第２の窒化物半導体層のうち、前記ゲート電極の直下に位置する部分の膜厚は、前記ソース電極及び前記ドレイン電極の直下に位置する部分の膜厚よりも大きく、
前記ソース電極及び前記ドレイン電極は、共に前記第２の窒化物半導体層の上に設けられていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項８】
前記第１の窒化物半導体はＧａＮで構成されており、
前記第２の窒化物半導体層はＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成されており、
前記第３の窒化物半導体層はＡｌyＧａ1-yＮ（０≦ｙ≦１）で構成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項９】
前記第２の窒化物半導体層のＡｌ組成比ｘは、前記第３の窒化物半導体層のＡｌ組成比ｙ以下であることを特徴とする請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記第３の窒化物半導体層のＡｌ組成比ｙは、下方に向かうにつれて傾斜的に大きくなり、前記第３の窒化物半導体層のうち前記第２の窒化物半導体層と接する部分のＡｌ組成比は前記第２の窒化物半導体のＡｌ組成比以上になっていることを特徴とする請求項８に記載の電界効果トランジスタ。
【請求項１１】
前記第１の窒化物半導体層及び前記第２の窒化物半導体層のうち前記ソース電極及び前記ドレイン電極の直下に位置する領域には、ｎ型不純物が導入された第１のｎ型領域が形成されており、前記第１のｎ型領域は前記ソース電極または前記ドレイン領域と接していることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１２】
前記第１の窒化物半導体層及び前記第２の窒化物半導体層のうち、前記ドレイン電極の下に形成された前記第１のｎ型領域と前記ゲート電極の直下方に位置する領域との間には、前記第１のｎ型領域よりも低濃度でｎ型不純物を含む第２のｎ型領域が形成されていることを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１３】
前記第１の窒化物半導体層のうち前記第２の窒化物半導体層との界面部分にはｎ型不純物が導入されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１４】
前記第２の窒化物半導体層の結晶方位が、前記基板に対して垂直方向に分極電界を生じないものであることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１５】
少なくとも前記第２の窒化物半導体層と前記第３の窒化物半導体層との接合部の側面を覆うシリコン窒化膜をさらに備えていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１６】
前記ゲート電極、前記ソース電極、前記ソース電極及び前記第３の窒化物半導体層は平面的に見て素子形成領域内に形成されており、
平面的に見て前記素子形成領域の周囲には、イオン注入により絶縁性の素子分離領域をさらに備えていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１７】
基板上方に第１の窒化物半導体層、第２の窒化物半導体層、及びｐ型の第３の窒化物半導体層を順にエピタキシャル成長させる工程（ａ）と、
前記第１の窒化物半導体層と前記第２の窒化物半導体層の上部の一部とを選択的に除去し、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面のうち除去された部分の直下方に位置する領域に２次元電子ガスを生じさせる工程（ｂ）と、
前記第２の窒化物半導体層のうち前記工程（ｂ）で上部が除去された領域上にソース電極及びドレイン電極を形成する工程（ｃ）と、
前記第３の窒化物半導体層の上または上方にゲート電極を形成する工程（ｄ）と
を備えていることを特徴とする電界効果トランジスタの製造方法。
【請求項１８】
前記工程（ｄ）で形成される前記ゲート電極はオーミック電極であることを特徴とする請求項１７に記載の電界効果トランジスタの製造方法。
【請求項１９】
前記工程（ｂ）の後、且つ前記工程（ｃ）の前に、前記第１の窒化物半導体層及び前記第２の窒化物半導体層のうち前記工程（ｂ）で除去された前記第３の窒化物半導体層の部分の直下方に位置する領域にｎ型不純物を注入して第１のｎ型領域を形成する工程（ｅ）をさらに備え、
前記工程（ｃ）で形成される前記ソース電極及び前記ドレイン電極は共に前記第１のｎ型領域に接していることを特徴とする請求項１７に記載の電界効果トランジスタの製造方法。
【請求項２０】
前記工程（ｂ）の後、且つ前記工程（ｅ）の前に、前記第１の窒化物半導体層及び前記第２の窒化物半導体層のうち前記工程（ｂ）で除去された前記第３の窒化物半導体層の部分の直下方に位置する領域にｎ型不純物を注入して第２のｎ型領域を形成する工程（ｆ）をさらに備え、
前記工程（ｅ）で形成される前記第１のｎ型領域は、前記第２のｎ型領域に接し、前記第２のｎ型領域よりも不純物濃度の高いことを特徴とする請求項１９に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばテレビ等の民生機器の電源回路に用いられるパワートランジスタに適用できる窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体は、その一例であるＧａＮ（ガリウムナイトライド）及びＡｌＮ（アルミニウムナイトライド）のバンドギャップがそれぞれ室温で３．４ｅＶ、６．２ｅＶと大きいワイドギャップ半導体であるなど、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓ（ガリウムヒ素）などの化合物半導体あるいはＳｉ半導体などに比べて大きいという特長を有している。また、(０００１)面を主面とする基板上に形成したＡｌＧａＮ／ＧａＮのへテロ構造においては、自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度が得られる。そこで、ヘテロ界面での２次元電子ガス（2DEG：2 Dimensional Electron Gas）を利用すれば、電流密度の大きなヘテロ接合電界効果トランジスタ（HFET：Hetero-junction Field Effect Transistor）を実現することができる。このため、高出力化・高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が現在活発に行われている。
【０００３】
図１５は、従来例に係るＡｌＧａＮ／ＧａＮへテロ構造を用いた電界効果トランジスタを示す断面図である。同図に示す従来の電界効果トランジスタにおいて、サファイア基板５５０１上に低温ＧａＮバッファ層５５０２、アンドープＧａＮ層５５０３、ｎ型ＡｌＧａＮ層５５０４がこの順に形成されており、Ｔｉ層及びＡｌ層からなるソース電極５５０５及びＴｉ層及びＡｌ層からなるドレイン電極５５０６がｎ型ＡｌＧａＮ層５５０４上に形成されている。Ｎｉ層、Ｐｔ層及びＡｕ層からなるゲート電極５５０７はソース電極５５０５及びドレイン電極５５０６間に形成されている。素子分離のため、素子形成領域以外のｎ型ＡｌＧａＮ層５５０４は例えばドライエッチングにより除去されている。この電界効果トランジスタは、上述したｎ型ＡｌＧａＮ層５５０３とアンドープＧａＮ層５５０４とのヘテロ界面に生じる高濃度の２次元電子ガスのためにゲート電圧が０Ｖの場合にドレイン電流が流れる、所謂ノーマリオン型である。
【０００４】
しかしながら、ＧａＮ系ＨＦＥＴをパワートランジスタとして応用する場合、ノーマリオン型デバイスでは、例えば停電時に回路が破壊されてしまうなど、安全面で問題が生じることがある。したがって、パワートランジスタとして実用化するためには、ゲート電圧が０Ｖにて電流が流れない、所謂ノーマリオフ型である必要がある。上記要求を満たし得るデバイス構造として、ＧａＡｓ系の従来の化合物半導体においてはゲートにｐｎ接合を用いた接合型電界効果トランジスタ（JFET：Junction Field Effect Transistor）が提案され実用化されている（非特許文献１を参照）。ＪＦＥＴ構造では、ショットキー接合よりもビルトインポテンシャルの大きなｐｎ接合をゲートに用いることによって、ゲート立ち上がり電圧（ゲート電流が流れ始める電圧）を大きくすることができ、ゲートリーク電流を小さくすることができる。また最近では、窒化物半導体においてもＪＦＥＴ構造の採用を検討した例が報告されている（非特許文献２、特許文献１を参照）。
【特許文献１】特開２００４−２７３４８６
【非特許文献１】J. K. Abrokwah et al., IEEE Transactions on Electron Devices, vol.37, no.6, ｐｐ.1529-1531, 1990.
【非特許文献２】L. Zhang et al., IEEE Transactions on Electron Devices, vol.47, no.3, ｐｐ.507-511, 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＧａＮ系ＨＦＥＴをノーマリオフ型とするためには、ｎ型ＡｌＧａＮ層中のＡｌ組成比を減らすか、ｎ型ＡｌＧａＮ層を薄くして分極電荷量を低減する必要があり、大電流密度を得ることとノーマリオフ型を実現することとを両立させることが困難であった。
【０００６】
本発明は上記の課題に鑑み、パワートランジスタに適用でき、十分に大きな電流密度を得ることができるノーマリオフ型の窒化物半導体からなる電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の電界効果トランジスタは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きく、動作時には前記第１の窒化物半導体層との界面に２次元電子ガスを生じさせる第２の窒化物半導体層と、前記第２の窒化物半導体層の上に設けられ、ｐ型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上または上方に設けられたゲート電極と、前記第２の窒化物半導体の上または上方であって、平面的に見て前記ゲート電極の両側方に設けられたソース電極及びドレイン電極とを備えている。
【０００８】
この構成によれば、第３の窒化物半導体層がｐ型で、第１の窒化物半導体層と第２の窒化物半導体層との界面には動作時に２次元電子ガスが形成されるので、ゲート領域にｐｎ接合が形成される。このため、従来の電界効果トランジスタに比べて高いゲート電圧を印加してもゲートリーク電流が流れにくくなっており、大きなドレイン電流を得ることができる。この場合、ゲート電極はオーミック電極であることが好ましい。
【０００９】
また、本発明の電界効果トランジスタは、ノーマリオフ型とすることも可能である。特に、第２の窒化物半導体層をアンドープ層とする場合には容易にノーマリオフ型のＨＦＥＴを実現することができる。
【００１０】
また、第２の窒化物半導体層のうち、ゲート電極の直下に位置する部分の膜厚がソース電極及びドレイン電極の下に位置する部分の膜厚より大きいことにより、動作時に電界が集中する部分をバンドギャップが大きい第２の窒化物半導体層内にすることができるので、耐圧性を大幅に向上させることができる。
【００１１】
本発明の電界効果トランジスタの製造方法は、基板上方に第１の窒化物半導体層、第２の窒化物半導体層、及びｐ型の第３の窒化物半導体層を順にエピタキシャル成長させる工程（ａ）と、前記第１の窒化物半導体層と前記第２の窒化物半導体層の上部の一部とを選択的に除去し、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面のうち除去された部分の直下方に位置する領域に２次元電子ガスを生じさせる工程（ｂ）と、前記第２の窒化物半導体層のうち前記工程（ｂ）で上部が除去された領域上にソース電極及びドレイン電極を形成する工程（ｃ）と、前記第３の窒化物半導体層の上または上方にゲート電極を形成する工程（ｄ）とを備えている。
【００１２】
この方法により、第１の窒化物半導体層と第２の窒化物半導体層との界面のうちソース電極及びドレイン電極の下方に位置する部分には２次元電子ガスが形成され、ゲート電極の下方に位置する部分には２次元電子ガスが形成されない電界効果トランジスタを製造することができる。すなわち、本発明の方法によれば、動作時に大電流が得られ、且つノーマリオフ型の電界効果トランジスタを製造することが可能となる。また、本発明の方法で製造される電界効果トランジスタはゲート領域にｐｎ接合が形成されるので、ゲート電極に印加する電圧を大きくしてもゲートリーク電流が発生しにくくなっている。そのため、従来よりも大きなオン電流を得ることが可能となっている。
【発明の効果】
【００１３】
以上説明したように、本発明の電界効果トランジスタによれば、ゲート立ち上がり電圧を半導体のバンドギャップに対応した大きな値にすることができるので、大きなドレイン電流が得ることができる。また、ゲートリーク電流の小さな電界効果トランジスタを実現することが可能となる。さらに、ソース電極及びドレイン電極直下の窒化物半導体層に選択的にｎ型不純物を導入することにより、ソース抵抗及びドレイン抵抗を低減することができ、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。さらにゲート電極とドレイン電極の間に、濃度の異なる２つ以上のｎ型領域を形成することにより、ドレイン電極に高電圧が印加された場合、不純物濃度が低い方のｎ型領域に空乏層が延びることによって耐圧性が向上する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【００１６】
同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板１０１と、サファイア基板１０１上に設けられた厚さ１００ｎｍのＡｌＮバッファ層１０２と、ＡｌＮバッファ層１０２の上に設けられた厚さ２μｍのアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に設けられた厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４と、アンドープＡｌＧａＮ層１０４の一部の上に設けられた厚さ１００ｎｍのｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に設けられ、ｐ型ＧａＮ層１０５よりも高濃度のｐ型不純物を含む厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６とを備えている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。また、本実施形態の電界効果トランジスタでは、アンドープＡｌＧａＮ層１０４は例えばアンドープのＡｌ0.25Ｇａ0.75Ｎで構成されている。
【００１７】
高濃度ｐ型ＧａＮ層１０６上には、高濃度ｐ型ＧａＮ層１０６とオーミック接合するＰｄ（パラジウム）からなるゲート電極１１１が設けられている。また、アンドープＡｌＧａＮ層１０４の上とｐ型ＧａＮ層１０５の側面、及び高濃度ｐ型ＧａＮ層１０６の側面及び上面上には一部が開口したＳｉＮ膜１０８が設けられている。そして、ＳｉＮ膜１０８の開口部であってアンドープＡｌＧａＮ層１０４上には、ｐ型ＧａＮ層１０５を挟むように配置されたＴｉ層とＡｌ層からなるソース電極１０９及びドレイン電極１１０が設けられている。また、基板のうち電界効果トランジスタが形成されている領域を「素子形成領域」と呼ぶこととすると、素子分離領域１０７は素子形成領域を囲むように設けられている。
【００１８】
ゲート領域以外の高濃度ｐ型ＧａＮ層１０６及びｐ型ＧａＮ層１０５は選択的エッチングによって除去されている。アンドープＡｌＧａＮ層１０４の一部も選択的エッチングにより除去されており、アンドープＡｌＧａＮ層１０４においてゲート領域の膜厚は、他の領域の膜厚よりも大きくなっている。そして、上述のソース電極１０９及びドレイン電極１１０は、一部がエッチングされたアンドープＡｌＧａＮ層１０４上に形成されている。このように、ソース電極及びドレイン電極とアンドープＡｌＧａＮ層１０４との接触面が、ゲート領域におけるｐ型ＧａＮ層１０５とアンドープＡｌＧａＮ層１０４とのヘテロ界面よりも下に位置することによって、高いドレイン電圧が印加されたときに電界強度が最大となるゲート段差下端の角周辺がバンドギャップの大きいＡｌＧａＮ層に位置することになる。そのため、アンドープＡｌＧａＮ層１０４の上面全体が平坦である場合に比べてゲート・ドレイン電極間の耐圧を向上させることができる。ただし、アンドープＡｌＧａＮ層１０４の上面が平坦でアンドープＡｌＧａＮ層１０４とソース電極１０９及びドレイン電極１１０との間に薄いｐ型ＧａＮ層１０５が挟まれていても、トランジスタとして問題なく動作させることはできる。また、アンドープＡｌＧａＮ層１０４のうち、ソース電極１０９及びドレイン電極１１０に接する部分の膜厚がゲート領域に位置する部分の膜厚よりも薄いことにより、ソース電極１０９及びドレイン電極１１０と２次元電子ガスとの距離が接近するため、アンドープＡｌＧａＮ層１０４とソース電極１０９及びドレイン電極１１０との界面におけるオーミックコンタクト抵抗を低減することができる。但し、ソース、ドレイン電極が接するアンドープＡｌＧａＮ層１０４の膜厚が薄くなり過ぎると、ゲート・ソース電極間あるいはゲート・ドレイン電極間のチャネル抵抗が増大するため、アンドープＡｌＧａＮ層１０４は１０ｎｍ程度以上の膜厚であることが望ましい。
【００１９】
素子分離領域１０７は、例えばＢ（ホウ素）などのイオン注入でアンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３の一部を高抵抗化することによって形成されている。そのため、素子形成領域と素子分離領域１０７との間に段差は形成されない。図１５に示す従来の電界効果トランジスタでは、ドライエッチングを用いた段差形成により素子分離を行った場合、エッチングによって結晶欠陥が発生するため、この結晶欠陥を介したリーク電流が段差部に発生する。これに対し、本実施形態の電界効果トランジスタでは、ソース・ドレイン間リーク電流及び素子間リーク電流が大幅に低減されている。
【００２０】
また、ＧａＮ系ＨＦＥＴでは、ドレイン電圧を大きくするとドレイン電流が減少する所謂電流コラプスがしばしば問題となるが、本実施形態の電界効果トランジスタでは、ソース、ドレイン及びゲート電極以外の上面部分は全てＳｉＮ膜１０８で覆われているため表面準位が低減され、電流コラプスの発生が抑制されている。
【００２１】
また、ｐ型ＧａＮ層１０５への空乏層の広がりを抑えるためにｐ型ＧａＮ層１０５中のキャリア濃度は１×１０18ｃｍ-3以上であることが望ましい。なお、本実施形態の電界効果トランジスタでは、ｐ型ＧａＮ層１０５中のキャリア濃度を１×１０18ｃｍ-3に設定している。本実施形態の電界効果トランジスタにおいて、アンドープＡｌＧａＮ層１０４とｐ型ＧａＮ層１０５との界面に生じる２次元電子ガスの濃度は１×１０13ｃｍ-2程度であり、厚さ１００ｎｍのｐ型ＧａＮ層１０５中のキャリア濃度を１×１０18ｃｍ-3とすることによって、アンドープＡｌＧａＮ層１０４とｐ型ＧａＮ層１０５との界面に生じる２次元電子ガスを相殺し、電界効果トランジスタをノーマリオフ型にすることができる。ここで、ｐ型ＧａＮ層１０５中のシートあたりのキャリア数を２次元電子ガスの電子数以上にすれば２次元電子ガスを相殺できる。なお、電界効果トランジスタをノーマリオフ型に調整するためには、不純物濃度の調節する他に、アンドープＡｌＧａＮ層１０４の厚さを調節してもよい。
【００２２】
本実施形態の電界効果トランジスタの特徴は、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合しているため、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層との界面で形成される２次元電子ガスとｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されることにある。ショットキー接合による障壁よりもｐｎ接合による障壁の方が大きいため、本実施形態の電界効果トランジスタでは、従来よりゲート電圧を高くしてもゲートリークを生じにくくなっている。
【００２３】
また、本実施形態の電界効果トランジスタでは、ゲート電極１１１の下に薄い高濃度ｐ型ＧａＮ層１０６が設けられていることにより、ゲート電極１１１との間にオーミック接合を形成しやすくなっている。一般的にｐ型ＧａＮ系半導体はｐ型ＧａＡｓ系半導体に比べてオーミック接合を形成しにくいので、高濃度ｐ型ＧａＮ層１０６が設けられていることは必須ではないが、高濃度ｐ型ＧａＮ層１０６が設けられている方が好ましい。また、ゲート電極の材料は仕事関数の大きいものが好ましく、Ｐｄの他、Ｎｉなども用いることができる。
【００２４】
図２（ａ）は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図であり、（ｂ）は、ゲート領域とソース領域との間での縦断面におけるエネルギーバンド図である。
【００２５】
図２（ａ）、（ｂ）に示すように、アンドープＡｌＧａＮ層とアンドープＧａＮ層のヘテロ界面では、アンドープ層同士の接合であるが、自発分極及びピエゾ分極により生じた電荷のために伝導帯に溝が形成されている。一方、図２（ｂ）に示すように、ゲート領域以外の素子領域では、ｐ型ＧａＮ層１０５がアンドープＡｌＧａＮ層１０４上に接続されていないため、この伝導帯の溝はフェルミレベルよりも低い位置にあり、ゲート電圧を印加しない状態でも２次元電子ガスが形成されている。しかし、ゲート領域では図２（ａ）に示すように、ｐ型ＧａＮ層１０５がアンドープＡｌＧａＮ層１０４と接続されていることによって、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３のエネルギーレベルが引き上げられ、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３のヘテロ界面における伝導帯の溝がフェルミレベルとほぼ同じ位置になっている。その結果、ゲート電極にバイアスを印加しない状態ではゲート領域に２次元電子ガスが形成されず、ノーマリオフ状態となる。このように、ゲート領域以外の素子形成領域で２次元電子ガスが生じていることにより、ゲート電極１１１に正バイアスを印加した場合にはソース−ドレイン間に大電流が流れる。
【００２６】
また、ゲート電極に正バイアスを印加した場合、ゲート電流が流れ始めるゲート電圧（ゲート立ち上がり電圧）は、用いられる半導体のバンドギャップが大きいほど大きな値となる。ゲート立ち上がり電圧が大きいほど、ゲート電極に大きな正バイアスを印加することができ、ドレイン電流を増大することができるため、この値が大きいことが望ましい。ＧａＡｓなどの半導体を用いた場合、ゲート立ち上がり電圧は１Ｖ程度となるが、ＧａＮ系半導体を用いた本発明では、ゲート立ち上がり電圧は半導体のバンドギャップに対応した大きな値となる。
【００２７】
図３（ａ）、（ｂ）は、それぞれ本実施形態の電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。図３（ａ）から分かるように、本実施形態の電界効果トランジスタは、閾値電圧が約０Ｖであり、ノーマリオフを実現している。また、ゲート立ち上がり電圧が大きいため、ゲート電極１１１に２Ｖの正バイアスを印加してもゲートリーク電流はほとんど流れず、図３（ｂ）に示すように、３００ｍｍＡ／ｍｍ以上の最大ドレイン電流が得られる。
【００２８】
また、以上の説明では、サファイア基板１０１の（０００１）面を主面として電界効果トランジスタを形成する例を示したが、例えばサファイア基板１０１の(１０−１２）面（Ｒ面）上に電界効果トランジスタを作製してもよい。この場合、窒化物半導体の成長方向に分極電界が発生しないため、２次元電子ガスのシートキャリア濃度を制御することが容易になり、ノーマリオフ型電界効果トランジスタの作製が容易になる。すなわち、閾値電圧をより大きな正の値とするためには、サファイア基板１０１の(０００１)面（すなわちｃ面）上に電界効果トランジスタを作製するのではなく、窒化物半導体の無極性面が得られる基板を用いることが望ましい。またこのとき、アンドープＡｌＧａＮ層１０４に代えてｎ型ＡｌＧａＮ層を設けてもよい。
【００２９】
なお、本実施形態の電界効果トランジスタについて、アンドープＡｌＧａＮ層１０４がＡｌ0.25Ｇａ0.75Ｎで構成されている例を説明したが、ＡｌとＧａとの組成比はこれに限られない。また、アンドープＡｌＧａＮ層１０４に代えてアンドープのＡｌＮ層を設けてもよい。これらの場合、アンドープＡｌＧａＮ層１０４の組成が変わればバンドダイアグラムも変化するので、閾値が０Ｖ以上になるように各層の膜厚や不純物濃度などを適宜調整する。
【００３０】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【００３１】
同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板４０１と、サファイア基板４０１上に設けられた厚さ１００ｎｍのＡｌＮバッファ層４０２と、ＡｌＮバッファ層４０２の上に設けられた厚さ２μｍのアンドープＧａＮ層４０３と、アンドープＧａＮ層４０３の上に設けられた厚さ２５ｎｍのアンドープＡｌＧａＮ層４０４と、アンドープＡｌＧａＮ層４０４の一部の上に設けられた厚さ１００ｎｍのｐ型ＡｌＧａＮ層４０５と、ｐ型ＡｌＧａＮ層４０５の上に設けられた厚さ５ｎｍの高濃度ｐ型ＧａＮ層４０６とを備えている。また、本実施形態の電界効果トランジスタは、高濃度ｐ型ＧａＮ層４０６とオーミック接合するＰｄからなるゲート電極４１１と、アンドープＡｌＧａＮ層４０４とオーミック接合し、Ｔｉ層とＡｌ層からなるソース電極４０９及びドレイン電極４１０と、ＳｉＮ膜４０８とを備えている。また、素子形成領域は、素子分離領域４０７によって隣接する素子から電気的に絶縁されている。
【００３２】
本実施形態の電界効果トランジスタが第１の実施形態の電界効果トランジスタと異なるのはｐ型ＧａＮ層１０５に代えてｐ型ＡｌＧａＮ層４０５が設けられている点である。その他の構成は第１の実施形態と同じである。ｐ型ＡｌＧａＮ層４０５はアンドープＡｌＧａＮ層４０４と同一組成の材料からなり、例えばＡｌ0.25Ｇａ0.75Ｎで構成されている。
【００３３】
図５は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。
【００３４】
同図に示すように、本実施形態の電界効果トランジスタでは、ｐ型ＡｌＧａＮ層４０５とアンドープＡｌＧａＮ層４０４とが同一材料で構成されているため、両層の界面においてバンド不連続が発生しない。これと比較して、図２に示す第１の実施形態の電界効果トランジスタでは、ｐ型ＧａＮ層とアンドープＡｌＧａＮ層のヘテロ界面にバンド不連続が発生する。そのため、本実施形態の電界効果トランジスタでは、ｐ型ＡｌＧａＮ層４０５とアンドープＡｌＧａＮ層との界面に正孔が蓄積されず、第１の実施形態に比べてバンド間トンネリングによるゲートリーク電流の発生がより確実に抑えられている。その結果、本実施形態の電界効果トランジスタでは、第１の実施形態の電界効果トランジスタよりもゲート立ち上がり電圧は高くなる。
【００３５】
なお、図５では、ｐ型ＡｌＧａＮ層４０５の組成比をアンドープＡｌＧａＮ層と同一にした例を示したが、アンドープＡｌＧａＮ層４０４よりもバンドギャップの大きいｐ型窒化物半導体層をｐ型ＡｌＧａＮ層４０５の代わりに設けてもよい。この場合、アンドープＡｌＧａＮ層４０４とｐ型ＡｌＧａＮ層４０５とのヘテロ界面にバンド不連続が形成される。しかしながら、ｐ型ＡｌＧａＮ層４０５の価電子帯のポテンシャルエネルギーはアンドープＡｌＧａＮ層４０４に近づくに従って低くなっているので正孔がアンドープＡｌＧａＮ層４０４とｐ型ＡｌＧａＮ層４０５との界面付近に蓄積することはない。
【００３６】
図６（ａ）、（ｂ）は、それぞれ本実施形態の電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。図６（ａ）から分かるように、閾値電圧は約０Ｖであり、ノーマリオフを実現している。また、図６（ｂ）に示すように、ゲートリーク電流が発生しにくくなっているので、本実施形態の電界効果トランジスタでは、ゲート−ソース間電圧Ｖｇｓを２．５Ｖにまで上げてもゲートリーク電流が発生することなく動作させることができる。
【００３７】
図７は、本発明の第１及び第２の実施形態に係る電界効果トランジスタのゲート・ソース間順方向電流・電圧特性を示す図である。同図に示す結果から、第２の実施形態の電界効果トランジスタの方が第１の実施形態の電界効果トランジスタよりもゲート立ち上がり電圧が大きいことがわかる。したがって、本実施形態の電界効果トランジスタにおいては、ゲート電極により大きな正バイアスを印加することができるため、第１の実施形態の電界効果トランジスタよりも大きいドレイン電流を得ることができる。
【００３８】
次に、図４に示す本実施形態の電界効果トランジスタの製造方法の一例について説明する。図８（ａ）〜（ｆ）は、本実施形態に係る電界効果トランジスタの製造方法を示す断面図である。
【００３９】
まず、図８（ａ）に示すように、サファイア基板４０１の（０００１）面上に有機金属気相成長法（Metal Organic Chemical Vapor Deposition：MOCVD）により、厚さが１００ｎｍのＡｌＮバッファ層４０２、厚さ２μｍのアンドープＧａＮ層４０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層４０４、厚さ１００ｎｍのｐ型ＡｌＧａＮ層４０５、厚さ５ｎｍの高濃度ｐ型ＧａＮ層４０６をこの順に形成する。
【００４０】
次に、図８（ｂ）に示すように、例えばＩＣＰ（Inductive-Coupled plasma）エッチングなどのドライエッチングにより、高濃度ｐ型ＧａＮ層４０６、ｐ型ＡｌＧａＮ層４０５、及びアンドープＡｌＧａＮ層４０４の上部のうちゲート領域以外の部分を選択的に除去する。
【００４１】
次いで、図８（ｃ）に示すように、素子形成領域をフォトレジストなどでカバーした状態で、例えばＢ（ホウ素）などをイオン注入してアンドープＡｌＧａＮ層４０４及びアンドープＧａＮ層４０３の一部を高抵抗化し、素子分離領域４０７を形成する。
【００４２】
続いて、図８（ｄ）に示すように、ＳｉＨ4、ＮＨ3及びＮ2を用いた気相堆積法（Chemical Vapor Deposition：CVD）により、例えば膜厚が１００ｎｍのＳｉＮ膜４０８を形成する。
【００４３】
次に、図８（ｅ）に示すように、例えばＩＣＰドライエッチングなどによりＳｉＮ膜を開口し、その開口部にＴｉ層とＡｌ層からなるソース電極４０９及びドレイン電極４１０を形成し、Ｎ2雰囲気中６５０℃での熱処理を行う。
【００４４】
次に、図８（ｆ）に示すように、例えばＩＣＰドライエッチングなどによりＳｉＮ膜４０８のうち高濃度ｐ型ＧａＮ層４０６上に設けられた部分を除去する。続いて、ＳｉＮ膜４０８の開口部分にＰｄからなるゲート電極４１１を形成する。なお、ソース電極４０９、ドレイン電極４１０及びゲート電極４１１は、ＳｉＮ膜４０８より先に形成してもよい。また、素子分離領域４０７は、ソース電極４０９、ドレイン電極４１０及びゲート電極４１１より後で形成してもよい。以上のようにして、本実施形態の電界効果トランジスタを作製することができる。
【００４５】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る電界効果トランジスタを示す断面図である。
【００４６】
同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板９０１と、サファイア基板９０１上に設けられた厚さ１００ｎｍのＡｌＮバッファ層９０２と、ＡｌＮバッファ層９０２の上に設けられた厚さ２μｍのアンドープＧａＮ層９０３と、アンドープＧａＮ層９０３の上に設けられた厚さ５ｎｍのｎ型ＧａＮ層９０４と、ｎ型ＧａＮ層９０４の上に設けられた厚さ２０ｎｍのアンドープＡｌＧａＮ層９０５と、アンドープＡｌＧａＮ層９０５の上に設けられた厚さ１００ｎｍのｐ型ＡｌＧａＮ層９０６と、ｐ型ＡｌＧａＮ層９０６の上に設けられた厚さ５ｎｍの高濃度ｐ型ＧａＮ層９０７とを備えている。また、本実施形態の電界効果トランジスタは、ｎ型ＧａＮ層９０４の両側方であってアンドープＧａＮ層９０３の上に設けられ、ｎ型ＧａＮ層９０４よりも高濃度のｎ型不純物を含む高濃度ｎ型領域９０９と、ｎ型ＧａＮ層９０４及びアンドープＡｌＧａＮ層９０５と高濃度ｎ型領域９０９の一方（ドレイン領域）との間に設けられ、高濃度ｎ型領域９０９よりも低濃度のｎ型不純物を含む低濃度ｎ型領域９０８と、高濃度ｎ型領域９０９の上にそれぞれ設けられたＴｉ／Ａｌからなるソース電極９１２及びドレイン電極９１３とを備えている。そして、第１及び第２の実施形態の電界効果トランジスタと同様に、本実施形態の電界効果トランジスタでは、素子分離領域９１０、Ｐｄからなるゲート電極９１４、ＳｉＮ膜９１１が設けられている。
【００４７】
本実施形態の電界効果トランジスタでは、Ｓｉのイオン注入によって高濃度ｎ型領域９０９が形成されているので、ソース電極９１２及びドレイン電極９１３と高濃度ｎ型領域９０９との間に生じるオーミックコンタクト抵抗は大幅に低減されており、ソース抵抗及びドレイン抵抗が小さくなっている。そのため、本実施形態の電界効果トランジスタは、ノーマリオフ型でありながら動作時に大電流を流すことが可能になっている。また、従来の電界効果トランジスタに比べて消費電力も低減されている。なお、オーミックコンタクト抵抗を十分低減するために、高濃度ｎ型領域のキャリア濃度は２×１０18ｃｍ-3以上であることが望ましい。
【００４８】
また、低濃度ｎ型領域９０８のキャリア濃度は例えば１×１０17ｃｍ-3程度である。ｎ型ＧａＮ層９０４及びアンドープＡｌＧａＮ層９０５とドレイン電極側の高濃度ｎ型領域９０９の間にこの低濃度ｎ型領域９０８が形成されていることによって、ドレイン電極に高電圧が印加された場合、ドレイン側の高濃度ｎ型領域に電界が集中するのが防がれるので、耐圧を高くすることができる。
【００４９】
図１０は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。
【００５０】
同図に示すように、本実施形態の電界効果トランジスタでは、アンドープＧａＮ層９０３とアンドープＡｌＧａＮ層９０５との間にチャネルとして機能するｎ型ＧａＮ層９０４が挿入されている。そのため、キャリアが走行するアンドープＡｌＧａＮ層９０５とｎ型ＧａＮ層９０４とのヘテロ界面における伝導帯の溝（井戸）の幅は、ｎ型ＧａＮ層９０４を挿入しない場合と比べて広くなる。したがって、ゲート電極９１４に正バイアスを印加して電界効果トランジスタがオンしたときのチャネル抵抗は小さくなり、大きなドレイン電流を取り出すことが可能になる。
【００５１】
次に、図９に示す本実施形態の電界効果トランジスタの製造方法の一例について説明する。図１１（ａ）〜（ｇ）は、本実施形態に係る電界効果トランジスタの製造方法を示す断面図である。
【００５２】
まず、図１１（ａ）に示すように、サファイア基板９０１の（０００１）面上にＭＯＣＶＤ法により、厚さが１００ｎｍのＡｌＮバッファ層９０２、厚さ２μｍのアンドープＧａＮ層９０３、厚さが５ｎｍのｎ型ＧａＮ層９０４、厚さが２０ｎｍのアンドープＡｌＧａＮ層９０５、厚さが１００ｎｍのｐ型ＡｌＧａＮ層９０６、及び厚さが５ｎｍの高濃度ｐ型ＧａＮ層９０７を順に形成する。
【００５３】
次に、図１１（ｂ）に示すように、例えばＩＣＰエッチングなどのドライエッチングにより、高濃度ｐ型ＧａＮ層９０７、ｐ型ＡｌＧａＮ層９０６、及びアンドープＡｌＧａＮ層９０５の上部のうちゲート領域以外の部分を選択的に除去する。
【００５４】
次いで、図１１（ｃ）に示すように、基板のうちゲート領域の両側方に位置する領域にＳｉイオンを注入した後、Ｎ2雰囲気中で不純物の活性化熱処理を行うことにより、低濃度ｎ型領域９０８及び高濃度ｎ型領域９０９を形成する。
【００５５】
続いて、図１１（ｄ）に示すように、例えばＢなどをイオン注入してアンドープＡｌＧａＮ層９０５、ｎ型ＧａＮ層９０４及びアンドープＧａＮ層９０３の一部を高抵抗化し、素子分離領域９１０を形成する。
【００５６】
次に、図１１（ｅ）に示すように、ＳｉＨ4、ＮＨ3及びＮ2を用いたＣＶＤ法により、基板上に厚さが１００ｎｍのＳｉＮ膜９１１を形成する。
【００５７】
次いで、図１１（ｆ）に示すように、例えばＩＣＰドライエッチングなどによりＳｉＮ膜９１１のうち高濃度ｎ型領域９０９の上に設けられた部分を除去する。続いて、ＳｉＮ膜９１１の開口部分にＴｉ層及びＡｌ層からなるソース電極９１２及びドレイン電極９１３を形成し、Ｎ2雰囲気中６５０℃での熱処理を行う。
【００５８】
次に、図１１（ｇ）に示すように、例えばＩＣＰドライエッチングなどによりＳｉＮ膜９１１のうち高濃度ｐ型ＧａＮ層９０７上に設けられた部分を除去する。続いて、ＳｉＮ膜９１１の開口部分にＰｄからなるゲート電極９１４を形成する。ここでは電極形成前にＳｉＮ膜９１１を形成する方法を示したが、電極形成後にＳｉＮ膜９１１を形成してもよい。また、イオン注入法による素子分離領域の形成は、ＳｉＮ膜９１１の形成後に行ってもよい。以上のようにして、本実施形態の電界効果トランジスタを作製することができる。
【００５９】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係る電界効果トランジスタを示すの断面図である。同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板１２０１と、サファイア基板１２０１上に順に設けられた厚さ１００ｎｍのＡｌＮバッファ層１２０２、厚さ２μｍのアンドープＧａＮ層１２０３、厚さ５ｎｍのｎ型ＧａＮ層１２０４、厚さ２０ｎｍのアンドープＡｌＧａＮ層１２０５、厚さ１００ｎｍのｐ型組成傾斜ＡｌＧａＮ層１２０６、及び厚さ５ｎｍの高濃度ｐ型ＧａＮ層１２０７とを備えている。また、本実施形態の電界効果トランジスタは、高濃度ｎ型領域１２０９と、高濃度ｎ型領域９０９よりも低濃度のｎ型不純物を含む低濃度ｎ型領域１２０８と、高濃度ｎ型領域１２０９の上にそれぞれ設けられたＴｉ／Ａｌからなるソース電極１２１２及びドレイン電極１２１３とを備えている。そして、第１〜第３の実施形態の電界効果トランジスタと同様に、本実施形態の電界効果トランジスタでは、素子分離領域１２１０、Ｐｄからなるゲート電極１２１４、ＳｉＮ膜１２１１が設けられている。すなわち、本実施形態の電界効果トランジスタは、第３の実施形態に係る電界効果トランジスタにおいて、ｐ型ＡｌＧａＮ層９０６に代えてｐ型組成傾斜ＡｌＧａＮ層１２０６が設けられたものである。
【００６０】
図１３は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。本実施形態の電界効果トランジスタにおいて、ｐ型組成傾斜ＡｌＧａＮ層１２０６のＡｌ組成比は、サファイア基板側が最も高く、ゲート電極側でゼロとなるように変化する。即ち、ｐ型組成傾斜ＡｌＧａＮ層１２０６では、アンドープＡｌＧａＮ層１２０５と接する界面ではアンドープＡｌＧａＮ層１２０５と同一組成となり、高濃度ｐ型ＧａＮ層１２０７と接する界面では高濃度ｐ型ＧａＮ層１２０７と同一組成となるようにＡｌ及びＧａの組成が傾斜的に変化する。ここで、アンドープＡｌＧａＮ層１２０５は例えばＡｌ0.25Ｇａ0.75Ｎで構成されている。
【００６１】
上述のような構成のため、ｐ型組成傾斜ＡｌＧａＮ層１２０６とアンドープＡｌＧａＮ層１２０５との界面にはバンド不連続が発生せず、バンド間トンネリングに起因するゲートリーク電流が発生しない。その結果、ゲート立ち上がり電圧は高くなるため、大きなドレイン電流を得ることができる。
【００６２】
また、ＡｌＧａＮ層よりもＧａＮ層の方がｐ型キャリア濃度を高くすることが可能であるため、ｐ型組成傾斜ＡｌＧａＮ層１２０６のうちゲート電極側部分のキャリア濃度は、基板側よりも高くすることができる。その結果、ゲート電極とのオーミック接合の形成を容易にすることができる。
【００６３】
また、ｐ型組成傾斜ＡｌＧａＮ層１２０６のうちアンドープＡｌＧａＮ層１２０５との界面近傍のＡｌ組成比をアンドープＡｌＧａＮ層１２０５よりも大きくしてもよい。この場合にも、ｐ型組成傾斜ＡｌＧａＮ層１２０６とアンドープＡｌＧａＮとの界面付近に正孔が蓄積されることはないので、バンド間トンネリングによってアンドープＡｌＧａＮ層１２０５にゲートリーク電流が流れるのを抑えることができる。
【００６４】
なお、本実施形態ではｐ型ＡｌＧａＮ層のＡｌ組成を傾斜的に変化させる例を示したが、第１の実施形態のようにアンドープＡｌＧａＮ層の上にｐ型ＧａＮ層が設けられるような場合には、アンドープＡｌＧａＮ層のＡｌ組成を傾斜的に変化させてｐ型ＧａＮ層とアンドープＡｌＧａＮ層との界面におけるバンド不連続を解消してもよい。
【００６５】
（第５の実施形態）
図１４は、本発明の第５の実施形態に係る電界効果トランジスタを示す断面図である。
【００６６】
同図に示すように、本実施形態の電界効果トランジスタでは、導電性基板として例えば
Ｓｉ基板を用いている。
【００６７】
すなわち、本実施形態の電界効果トランジスタは、Ｓｉ基板１４０１と、Ｓｉ基板１４０１の上面上に順に設けられた厚さ１００ｎｍのＡｌＮバッファ層１４０２、厚さ１μｍのアンドープＧａＮ層１４０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層１４０４、及び厚さ５ｎｍの高濃度ｐ型ＧａＮ層１４０６とを備えている。
【００６８】
また、本実施形態の電界効果トランジスタは、高濃度ｐ型ＧａＮ層１４０６とオーミック接合するＰｄからなるゲート電極１４１１と、アンドープＡｌＧａＮ層１４０４とオーミック接合し、Ｔｉ層とＡｌ層からなるソース電極１４０９及びドレイン電極１４１０と、Ｓｉ基板１４０１の裏面オーミック接合する裏面電極１４１５と、ＳｉＮ膜１４０８とを備え、素子形成領域を囲む素子分離領域１４０７が形成されている。さらに、本実施形態の電界効果トランジスタでは、素子形成領域内に形成され、ＳｉＮ膜１４０８からＳｉ基板１４０１にまで達するバイアホール１４１２と、バイアホール１４１２の底部に設けられ、Ｓｉ基板１４０１にオーミック接合するＡｌなどからなるバイアホールメタル１４１３と、ソース電極１４０９とバイアホールメタル１４１３とを接続する配線メタル１４１４とが形成されている。裏面電極１４１５の材料には、珪化チタン（ＴｉＳｉ)と窒化チタン（ＴｉＮ）との積層体が用いられる。なお、Ｓｉ基板に代わる導電性基板として炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極としてＴｉ／Ａｌの積層体を用いることができる。
【００６９】
本実施形態の電界効果トランジスタにおいて、ソース電極１４０９は、配線メタル１４１４及びバイアホールメタル１４１３を介してＳｉ基板１４０１と電気的に接続されている。そのため、裏面電極１４１５を接地電位にすることにより、ソース電極１４０９をバイアホールメタル１４１３及び裏面電極１４１５を介して接地させることができる。これにより、素子表面のソース配線を排除することができ、素子面積を低減することが可能となる。また高いドレイン電圧が印加された場合、ドレイン電極からの電気力線はゲート電極だけでなくＳｉ基板方向にも向かうため、ゲート・ドレイン電極間の電界集中を緩和し、耐圧を増大させることができる。したがって、本実施形態の素子構造は、パワートランジスタとして動作させるために有効である。
【産業上の利用可能性】
【００７０】
本発明の電界効果トランジスタは、テレビ他の民生機器の電源回路等で用いられるパワートランジスタとして有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】（ａ）は、第１の実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図であり、（ｂ）は、ゲート領域とソース領域との間での縦断面におけるエネルギーバンド図である。
【図３】（ａ）、（ｂ）は、それぞれ第１の実施形態に係る電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。
【図４】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【図５】第２の実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。
【図６】（ａ）、（ｂ）は、それぞれ第２の実施形態に係る電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。
【図７】本発明の第１及び第２の実施形態に係る電界効果トランジスタのゲート・ソース間順方向電流・電圧特性を示す図である。
【図８】（ａ）〜（ｆ）は、第２の実施形態に係る電界効果トランジスタの製造方法を示す断面図である。
【図９】本発明の第３の実施形態に係る電界効果トランジスタを示す断面図である。
【図１０】第３の実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。
【図１１】（ａ）〜（ｇ）は、第３の実施形態に係る電界効果トランジスタの製造方法を示す断面図である。
【図１２】本発明の第４の実施形態に係る電界効果トランジスタを示すの断面図である。
【図１３】第４の実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。
【図１４】本発明の第５の実施形態に係る電界効果トランジスタを示す断面図である。
【図１５】ＡｌＧａＮ／ＧａＮへテロ構造を用いた従来の電界効果トランジスタを示す断面図である。
【符号の説明】
【００７２】
１０１、４０１、９０１、１２０１      サファイア基板
１０２、４０２、９０２、１２０２、１４０２      ＡｌＮバッファ層
１０３、４０３、９０３、１２０３、１４０３      アンドープＧａＮ層
１０４、４０４、９０５、１２０５、１４０４      アンドープＡｌＧａＮ層
１０５                  ｐ型ＧａＮ層
１０６、４０６、９０７、１２０７、１４０６      高濃度ｐ型ＧａＮ層
１０７、４０７、９１０、１２１０、１４０７      素子分離領域
１０８、４０８、９１１、１２１１、１４０８      ＳｉＮ膜
１０９、４０９、９１２、１２１２、１４０９      ソース電極
１１０、４１０、９１３、１２１３、１４１０      ドレイン電極
１１１、４１１、９１４、１２１４、１４１１      ゲート電極
４０５、９０６          ｐ型ＡｌＧａＮ層
９０４、１２０４        ｎ型ＧａＮ層
９０８、１２０８        低濃度ｎ型領域
９０９、１２０９        高濃度ｎ型領域
１２０６                ｐ型組成傾斜ＡｌＧａＮ層
１４０１                Ｓｉ基板
１４１２                バイアホール
１４１３                バイアホールメタル
１４１４                配線メタル
１４１５                裏面電極
【図１】
2006339561.tif 000003
【図２】
2006339561.tif 000004
【図３】
2006339561.tif 000005
【図４】
2006339561.tif 000006
【図５】
2006339561.tif 000007
【図６】
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【図７】
2006339561.tif 000009
【図８】
2006339561.tif 000010
【図９】
2006339561.tif 000011
【図１０】
2006339561.tif 000012
【図１１】
2006339561.tif 000013
【図１２】
2006339561.tif 000014
【図１３】
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【図１４】
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【図１５】
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