(57)【要約】      （修正有）【課題】出力ノードと高圧側供給ノード間での短絡による損傷を防止する。【解決手段】本発明のブートストラップ・ダイオード・エミュレータ回路の一態様は、ハーフブリッジ・スイッチング回路に適用され、ゲート、バックゲート、低圧側供給ノードに接続されたソース、及び高圧側供給ノードに接続されたドレインを有するＬＤＭＯＳトランジスタと、ＬＤＭＯＳトランジスタのゲートに電気的に接続されたゲート制御回路と、負荷ノードの電圧を検出し、負荷電圧が低レベルでないときはＬＤＭＯＳトランジスタのオンを防止し、制御入力が高レベルである間に負荷電圧が高レベルに移行するとＬＤＭＯＳトランジスタをオフする保護回路とを備えている。【選択図】  図８
2006087089.tif 000002
【特許請求の範囲】
【請求項１】
負荷ノードにおいてトーテム・ポールの構成で互いに接続され、それぞれゲート・ノードを有する低圧側及び高圧側トランジスタと、
前記低圧側及び高圧側トランジスタのゲート・ノードに電気的に接続され、少なくとも一つの制御入力により制御できるドライバ回路と、
低圧側供給ノードに低圧側電圧を供給する低圧側電源と、
高圧側供給ノードと負荷ノードとの間に接続されたブートストラップ・キャパシタとを備えたハーフブリッジ・スイッチング回路に用いられるブートストラップ・ダイオード・エミュレータ回路であって、
ゲート、バックゲート、ソース及びドレインを有し、前記ドレインが前記高圧側供給ノードに接続され、前記ソースが前記低圧側供給ノードに接続されるＬＤＭＯＳトランジスタと、
前記ＬＤＭＯＳトランジスタの前記ゲートに電気的に接続され、前記少なくとも一つの制御入力に従い前記ＬＤＭＯＳトランジスタをオンさせるべく機能するゲート制御回路と、
前記負荷ノードの電圧を検出し、負荷電圧が低レベルでないときは前記ＬＤＭＯＳトランジスタのオンを防止し、前記制御入力が高レベルである間に前記負荷電圧が高レベルに移行するとＬＤＭＯＳトランジスタをオフする保護回路と、
を備えるブートストラップ・ダイオード・エミュレータ回路。
【請求項２】
前記低圧側及び高圧側トランジスタは、ＦＥＴデバイスとＩＧＢＴデバイスのうちの一方を含む請求項１に記載のブートストラップ・ダイオード・エミュレータ回路。
【請求項３】
前記ＬＤＭＯＳトランジスタの前記バックゲートに電気的に接続されたダイナミック・バックゲート・バイアス回路を更に備え、
前記ＬＤＭＯＳトランジスタの前記ドレインの電圧に近いが僅かに低い電圧を前記ＬＤＭＯＳトランジスタの前記バックゲートに印加することでＬＤＭＯＳがオンするときに、前記ダイナミック・バックゲート・バイアス回路は、前記ＬＤＭＯＳトランジスタの前記バックゲートに動的にバイアスを加えるように作動する請求項１に記載のブートストラップ・ダイオード・エミュレータ回路。
【請求項４】
負荷ノードにおいてトーテム・ポールの構成で互いに電気的に接続され、それぞれゲート・ノードを有する低圧側及び高圧側トランジスタを制御し、ブートストラップ・キャパシタが高圧側供給ノードと負荷ノードとの間に電気的に接続されたハーフブリッジ・スイッチング回路であって、
前記低圧側及び高圧側トランジスタの前記ゲート・ノードに電気的に接続され、少なくとも一つの制御入力により制御できるドライバ回路と、
低圧側供給ノードに低圧側電圧を供給する低圧側電源と、
前記低圧側供給ノードに接続され、ソース、ゲート、ドレイン及びバックゲートの各ノードを有し、低圧側ドライバが動作すると前記低圧側電圧にほぼ等しい電圧を高圧側供給ノードに供給すべく制御できるＬＤＭＯＳトランジスタを備えたブート・ストラップ・ダイオード・エミュレータ回路と、
前記負荷ノードの電圧を検出し、負荷電圧が低レベルでないときは前記ＬＤＭＯＳトランジスタのオンを防止し、前記制御入力が高レベルである間に前記負荷電圧が高レベルに移行するとＬＤＭＯＳトランジスタをオフする保護回路と、
を備えるハーフブリッジ・スイッチング回路。
【請求項５】
前記低圧側及び高圧側トランジスタは、ＦＥＴデバイスとＩＧＢＴデバイスのうちの一方を含む請求項４に記載のハーフブリッジ・スイッチング回路。
【請求項６】
前記ＬＤＭＯＳトランジスタの前記ドレイン・ノードの電圧に近いが僅かに低い電圧を前記ＬＤＭＯＳトランジスタの前記バックゲートに印加することで、前記ＬＤＭＯＳトランジスタの前記バックゲート・ノードに動的にバイアスを加えるように前記ブートストラップ・ダイオード・エミュレータが作動する請求項４に記載のハーフブリッジ・スイッチング回路。
【請求項７】
ハーフブリッジブリッジ・スイッチング回路に用いられるブートストラップ・ダイオード・エミュレータ回路の制御方法であって、
前記スイッチング回路は、負荷ノードにおいてトーテム・ポールの構成で互いに接続され、それぞれゲート・ノードを有する低圧側及び高圧側トランジスタと、前記低圧側及び高圧側トランジスタの前記ゲート・ノードに電気的に接続され、少なくとも一つの制御入力で制御できるドライバ回路と、低圧側供給ノードに低圧側電圧を供給する低圧側電源と、高圧側供給ノードと前記負荷ノードとの間に接続されたブートストラップ・キャパシタとを備え、
前記ブートストラップ・ダイオード・エミュレータ回路は、ゲート、バックゲート、ソース及びドレインを有し、前記ドレインが前記高圧側供給ノードに接続され、前記ソースが低圧側供給ノードに接続され、前記ゲートにゲート制御回路が電気的に接続されるＬＤＭＯＳトランジスタを有し、
前記少なくとも一つの制御入力に従い前記ＬＤＭＯＳトランジスタをオンすべく前記ゲート制御回路を操作するステップと、
前記負荷ノードの電圧を検出するステップと、
前記検出した電圧に応じ前記ＬＤＭＯＳトランジスタを制御するステップと、
を含むブートストラップ・ダイオード・エミュレータ回路の制御方法。
【請求項８】
前記ＬＤＭＯＳトランジスタを制御するステップは、負荷電圧が低レベルでないときに前記ＬＤＭＯＳトランジスタのオンを防止する処理を含む請求項７に記載のブートストラップ・ダイオード・エミュレータ回路の制御方法。
【請求項９】
前記ＬＤＭＯＳトランジスタを制御するステップは、前記制御入力が高レベルである間に負荷電圧が高レベルに移行すると、ＬＤＭＯＳトランジスタをオフする処理を含む請求項７に記載のブートストラップ・ダイオード・エミュレータ回路の制御方法。
【請求項１０】
前記ＬＤＭＯＳトランジスタのバックゲートに電気的に接続されたダイナミック・バックゲート・バイアス回路を制御し、前記ＬＤＭＯＳトランジスタの前記ドレインの電圧に近いが僅かに低い電圧を前記ＬＤＭＯＳトランジスタの前記バックゲートに印加することで前記ＬＳＭＯＳトランジスタがオンすると、前記ＬＤＭＯＳトランジスタのバックゲートにバイアスを動的に加えるステップを更に含む、請求項７に記載のブートストラップ・ダイオード・エミュレータ回路の制御方法。
【発明の詳細な説明】
【関連出願に対する相互参照】
【０００１】
[0001]本願は、２００４年８月24日出願の米国仮出願第６０／６０４，１７７号に基づく優先権を主張しその出願日の利益を享受するものであり、そのすべての開示内容は参照により本願明細書に援用したものとする。
【発明の分野】
【０００２】
[0002]本発明は、高電圧ハーフブリッジ・ドライバ回路、特にブートストラップ・キャパシタ充電回路におけるブートストラップ・ダイオードをエミュレーションする回路に関する。
【発明の背景】
【０００３】
[0003]本願に引用し援用される２００３年11月12日出願の米国出願第10/712,893号は高電圧ハーフブリッジ・ドライバ回路に関するものであるが、特にブートストラップ・キャパシタ充電回路に対するダイナミック・バックゲート・バイアスを伴うブートストラップ・ダイオード・エミュレータを開示する。
【０００４】
[0004]高電圧ハーフブリッジ・スイッチング回路は、モータ駆動装置、蛍光灯用電子安定器及び電源のような各種用途に使用される。ハーフブリッジ回路にはＤＣ高圧電源に渡して配される一組のトーテム・ポール接続をしたスイッチング素子（例えばトランジスタ、IGBTと、又はFETデバイス）が用いられる。例えば、図１を参照して、先行技術に知られている従来のハーフブリッジ・スイッチング回路１００が示されている。ハーフブリッジ・スイッチング回路１００には、トーテム・ポール構成で負荷ノード“Ａ”において互いに接続されたトランジスタ１０５ａ，１０５ｂと、トランジスタ１０５ａのドレインとトランジスタ１０５ｂのソースに電気的に接続されたＤＣ電圧源１１０と、トランジスタ１０５ａ，１０５ｂをオン、オフする適正な制御信号を供給すべくトランジスタ１０５ａ，１０５ｂのゲートにそれぞれ電気的に接続されたゲート・ドライブ・バッファＤＲＶ１，ＤＲＶ２と、トランジスタ１０５ａ，１０５ｂにそれぞれ電力を供給するＤＣ電源ＤＣ１，ＤＣ２が含まれる。トランジスタ１０５ａ，１０５ｂを適切に駆動させるのに必要なゲート・ドライブ電圧レベルは一般的にＤＣ電圧源１１０によって供給されるものより遥かに低いため、ＤＣ電源ＤＣ１，ＤＣ２は電圧が通常、ＤＣ電圧源１１０よりも低い。図１に示すように、低圧側のトランジスタ１０５ｂ、ＤＣ電源ＤＣ２、ＤＣ電圧源１１０及びＤＲＶ２は総て共通ノード“Ｂ”を共有し、高圧側トランジスタ１０５ａ、ＤＣ電源ＤＣ１及びＤＲＶ１は共通の負荷ノード“Ａ”を共有する。
【０００５】
[0005]動作時、トラジスタ１０５ａ，１０５ｂは正反対に制御されるため、トランジスタ１０５ａ，１０５ｂは決して同時にオンすることはない。即ち、トランジスタ１０５ａがオンするとトランジスタ１０５ｂはオフに維持され、逆の場合も同様である。このようにして、負荷ノード“Ａ”（即ち負荷に接続された出力ノード）の電圧は固定されず、寧ろトランジスタ１０５ａ，１０５ｂのいずれが所定の時点でオンするかによってＤＣ電圧源１１０の電圧レベルか、ゼロ・ボルトのいずれかとなる。
【０００６】
[0006]電源ＤＣ２とＤＣ電圧源１１０は共通ノードを共有するため、DC電源ＤＣ２はＤＣ電圧源１１０から適切な電圧レベルを例えばタッピングする（例えば分圧器を使用することにより）ことで比較的容易に得ることができる。しかし、電源ＤＣ１はＤＣ電圧源１１０に対し浮動する必要があるため、ＤＣ電源ＤＣ１を引き出すにはブートストラップ技術が必要である。このため、図２に示すように、例えば、電源ＤＣ２と、ドライバＤＲＶ１に電力を供給する電源ＤＣ１としての役割をするキャパシタＣＢＳとの間に高電圧ダイオードＤＢＳを接続することによって、電源ＤＣ１がＤＣ電源ＤＣ２から形成されるかたちになる。
【０００７】
[0007]トランジスタ１０５ｂがオンすると、負荷ノード“Ａ”は実質的にゼロ・ボルトに接続され、ダイオードＤＢＳにより電流が電源ＤＣ２からキャパシタＣＢＳに流れるようになり、そのため、ほぼＤＣ電源ＤＣ２の電圧レベルまでキャパシタＣＢＳが充電される。トランジスタＦＥＴ１０５ｂがオフし、トランジスタ１０５ａがオンすると、負荷ノード“Ａ”の電圧はＤＣ電圧源１１０のほぼ電圧レベルをとることになり、それでダイオードDBSに逆バイアスがかけられ、電源ＤＣ２からキャパシタＣＢＳには電流が流れなくなる。ダイオードＤＢＳに逆バイアスがかけられている間に、キャパシタＣＢＳに蓄えられた電荷によってバッファＤＲＶ１に電圧が供給される。しかし、キャパシタＣＢＳがバッファＤＲＶ１に電圧供給をするのは限られた時間に過ぎず、それ故、トランジスタ１０５ａをオフし、トランジスタ１０５ｂをオンさせてキャパシタＣＢＳに蓄えた電荷を補充する必要がある。
【０００８】
[0008]現在の多くのハーフブリッジ・ドライバ回路においては、ブートストラップ・キャパシタの必要なキャパシタンス、並びに、ブートストラップ・ダイオードに必要とされる降伏電圧及びピーク電流容量をチップ上で形成するには大き過ぎるため、ブートトストラップ・キャパシタＣＢＳとブートストラップ・ダイオードＤＢＳは、オフ・チップのディスクリート部品から形成される。
【０００９】
[0009]本出願に引用して援用されるＷａｒｍｅｒｄａｍの米国特許第５，５０２，６３２号(“以後‘６３２文献”)は、ブートストラップ・ダイオード・エミュレータを用いた高電圧集積回路ドライバに関する。エミュレータには低圧側ドライバ回路が駆動されるときに限りブートストラップ・キャパシタＣ１を充電するよう制御されるＬＤＭＯＳトランジスタＴ３が含まれる。ＬＤＭＯＳトランジスタは、そのソース電極を低圧側電源ノードに接続され、そのドレイン電極をブートストラップ・キャパシタに接続されたソース・フォロワの構成で動作する。ＬＤＭＯＳトランジスタが駆動される間、寄生トランジスタＴ５を介し導通される電流は制限されるが、このような導通でブートストラップ・キャパシタＣ１の充電に利用される電流が分路されるためである。更に、ＬＤＭＯＳトランジスタのオンに一定の４Ｖゲート−ソース電圧が必要であることを確実にすべく、正常動作時に、‘６３２文献におけるＬＤＭＯＳトランジスタのバックゲートはバイアス電圧にクランプされる。
【００１０】
[0010]‘６３２特許に記載のエミュレータのような従来のブートストラップ・ダイオード・エミューレータは寄生トランジスタを流れる電流を制限するが、このようなエミュレータは寄生トランジスタにより少なくとも若干の電流を好ましからざる状態で分路させ接地し、それにより充電に必要な電流の内の少なくとも若干をブートストラップ・キャパシタから失わせると考えられている。このようにして、ブートストラップ・キャパシタが一層緩やかに充電され、このような従来のブートストラップ・ダイオード・エミュレータは高周波ハーフブリッジ・ドライバの用途において非効率になる。
【００１１】
[0011]前記した従来のブートストラップ・ダイオード・エミュレータの短所に対応し、‘８９３出願には、ＬＤＭＯＳトランジスタと、ＬＤＭＯＳトランジスタのドレイン電圧に近似するが僅かに低い電圧をＬＤＭＯＳトランジスタのバックゲートに印加することにより、ＬＤＭＯＳトランジスタがオンするとＬＤＭＯＳトランジスタのバックゲートに動的にバイアスを加えるよう動作する回路とを有するブートストラップ・ダイオード・エミュレータが記載されている。このようにして、寄生トランジスタのベース−エミッタ接合部は逆バイアスされた状態に維持され、そのため、充電中のブートストラップ・キャパシタの電流を分路して失わせるようにオンすることは決してない。更に、ダイナミック・バイアスがＬＤＭＯＳトランジスタのオンの閾値をそのゼロ電圧バイアス値に近づけ、それにより所定のゲート−ソース電圧に対するそのＲｄｓｏｎが最小化される。
【００１２】
[0012]ここで図３を参照すると、‘８９３出願に記載のハーフブリッジ・スイッチング回路３００が見られる。ブートストラップ・ダイオード・エミュレータ３０２がダイオードＤＢＳの代わりになっていることを除き、ハーフブリッジ・スイッチング回路３００は図２の従来型スイッチング回路に類似する。低圧側ドライバＤＲＶ２が動作しＦＥＴデバイス１０５ｂをオンさせると、ブートストラップ・ダイオード・エミュレータ３０２が動作し高圧側供給ノード３０５に低圧側電源ＤＣ２とほぼ等しい電圧を供給する。詳しくは、トランジスタ１０５ｂがオンすると、ブートストラップ・ダイオード・エミュレータ３０２により電流が供給電源ＤＣ２からキャパシタＣＢＳに流れ得るようになり、それによりＤＣ供給電源ＤＣ２のほぼ電圧レベルまでキャパシタＣＢＳの充電が行われる。トランジスタ１０５ｂがオフし、トランジスタ１０５ａがオンすると、ブートストラップ・ダイオード・エミュレータ３０２はＤＣ２からキャパシタＣＢＳへの電流の流れを防止し、ブートストラップ・キャパシタＣＢＳに蓄えた電荷によりバッファＤＲＶ１に電圧が供給される。ＦＥＴデバイス１０５ａ，１０５ｂはＩＧＢＴのような他のスイッチング・デバイスを用いて実現できることを理解すべきである。高圧側及び低圧側制御入力ＨＩＮとＬＩＮは‘８９３出願にとっては必須ではなく、任意の数の制御入力、例えば一つの制御入力に代えてよいことも理解すべきである。この一つの制御入力をバッファＤＲＶ１，ＤＲＶ２の内の一つに直接供給し、バッファＤＲＶ１，ＤＲＶ２の内の他の一つにはその一つの制御信号の極性を反転したものを受信させてもよい。この極性反転は技術が知られた例えば従来のインバータ・ゲートを用いることで達成できる。
【００１３】
[0013]ここで図４を参照すると、‘８９３出願に記載する例証的なブートストラップ・ダイオード・エミュレータ３０２が見られる。ブートストラップ・ダイオード・エミュレータ３０２にはＬＤＭＯＳトランジスタ４０５と、ＬＤＭＯＳトランジスタ４０５のゲートに電気的に接続されたゲート制御回路４１０と、ＬＤＭＯＳトランジスタ４０５のバックゲートに電気的に接続されたダイナミック・バックゲート・バイアス回路４１５が含まれる。ゲート制御回路４１０とダイナミック・バックゲート・バイアス回路４１５は低圧側供給及び復帰ノードと低圧側制御入力部ＬＩＮにも接続される。ＬＤＭＯＳトランジスタ４０５のソースは低圧側供給ノード（Ｖｃｃ）に接続され、ＬＤＭＯＳトランジスタ４０５のドレイン端子はブートストラップ・キャパシタＣＢＳに接続されている。
【００１４】
[0014]ＬＤＭＯＳトランジスタ４０５は高圧側ウエルの周囲に沿い形成され、ＬＤＭＯＳトランジスタのオン抵抗が高圧側ウエルの周囲合計値で決まる。ＬＤＭＯＳトランジスタのオン抵抗は、ＬＤＭＯＳトランジスタ４０５の短いオン時間に亘るブートストラップ・キャパシタＣＢＳの充電に必要な電流を支援するのに充分な小さな値にしてもよい。
【００１５】
[0015] ゲート制御回路４１０は、低圧側ドライバＤＲＶ２が動作しＦＥＴデバイス１０５ｂをオンさせるときにＬＤＭＯＳトランジスタ４０５をオンするように動作する複合回路を含んでいる。このため、ゲート制御回路４１０は低圧側ドライバＤＲＶ２が動作しているか否かを示す低圧側ドライバ制御入力ＬＩＮを受信する。ここで図５を参照すると、‘８９３出願に記載する例証的なゲート制御回路４１０が見られる。ゲート制御回路４１０には、ＬＤＭＯＳトランジスタ４０５のゲートと低圧側復帰ノード（Ｇｎｄ）との間のノード“Ｄ”においてトーテム・ポールの構成で接続されたトランジスタ５３０，５３５と、ノード“Ｄ”と低圧側供給ノード（Ｖｃｃ）の双方に電気的に接続されたトランジスタ５２５と、ＬＤＭＯＳトランジスタ４０５のバックゲートと低圧側復帰ノード（Ｇｎｄ）との間に電気的に接続されたトランジスタ５４５と、トランジスタ５２５，５３０，５３５，５４５のゲートに電気的に接続されたインバータ５０５と、トランジスタ５３０のドレインに電気的に接続されたキャパシタ５４０と、キャパシタ５４０に電気的に接続されたインバータ５１５と、インバータ５１５と低圧側復帰ノード（Ｇｎｄ）との間に接続された電流源５１０と、インバータ５１５と低圧側供給ノード（Ｖｃｃ）との間に接続され、ゲートをノードＤに接続されたトランジスタ５２０とが含まれている。
【００１６】
[0016]動作時、ゲート制御回路４１０は低圧側ドライバ制御入力ＬＩＮに従いＬＤＭＯＳ４０５をオンさせる。このため、ゲート制御回路４１０はＬＤＭＯＳトランジスタ４０５のゲートに、そのソースに対しプラスの電圧を供給する。ＬＤＭＯＳトランジスタ４０５のソースは低圧側供給ノード（Ｖｃｃ）に接続されるため、低圧側供給ノード（Ｖｃｃ）上方のＬＤＭＯＳトランジスタ４０５のゲートを駆動する電荷ポンプが設けられる。これはキャパシタ５４０にブート・ストラップ充電をし、この電圧をＬＤＭＯＳトランジスタ４０５のゲートに印加することで実行される。
【００１７】
[0017]低圧側制御入力ＬＩＮが低レベルのとき(例えばゼロ・ボルト)、キャパシタ５４０の各ノードにおける電圧はゼロ・ボルトに保持される。ＬＤＭＯＳトランジスタ４０５のゲートはトランジスタ５３０，５３５によりゼロ・ボルトに保持され、ＬＤＭＯＳトランジスタ４０５のバックゲートはトランジスタ５４５によりゼロ・ボルトに保持される。この状態で、ＬＤＭＯＳトランジスタ４０５のゲートとボディに印加される電圧はＬＤＭＯＳトランジスタ４０５のソース・ノードに対しマイナスである。従って、ＬＤＭＯＳトランジスタ４０５はオフに維持され、“ボディ効果”によりＬＤＭＯＳトランジスタ４０５のオン閾値はゼロボルト・ボディ／ソース・バイアス・レベルの閾値以上に増加する。ＬＤＭＯＳトランジスタ４０５は誤ったタイミング、特に負荷ノード“Ａ”の電圧過渡時にオンになってはいけないので、このことは重要である。負荷ノード“Ａ”に高速のｄＶ/ｄｔが存在する用途では、ＬＤＭＯＳトランジスタ４０５のミラー効果電流が並外れて大きいことがあり、それによりＬＤＭＯＳトランジスタ４０５のゲート電圧が上昇する。“ボディ効果”を用いＬＤＭＯＳトランジスタ４０５のオン閾値を最大化することにより、ＬＤＭＯＳトランジスタ４０５の意図せぬオンが発生する可能性が最小化される。
【００１８】
[0018]低圧側制御入力ＬＩＮが高レベルのとき、トランジスタ５３０，５３５がオフし、トランジスタ５２５はオンする。ノード“Ｄ”の電圧は有限遅延後、トランジスタ５２５によりＶｃｃまで引き上げられる。この有限遅延は、ＬＤＭＯＳトランジスタ４０５のゲートと、トランジスタ５３０のボディ・ダイオードの内部にまで亘るキャパシタ５４０によるノード“Ｄ”への容量性負荷印加による。この有限時間においては、トランジスタ５２０はオンに維持され、ノード“Ｅ”は高レベルに保持され、ノード“Ｆ”は低レベルにされる。これによりキャパシタ５４０にかかる電圧はノード“Ｆ”に対し上昇する。ノード“Ｄ”の電圧がほぼ低圧側供給ノード（Ｖｃｃ）電圧まで上昇すると、トランジスタ５２０はオフし、ノード“Ｅ”の電圧は電流源５１０により低レベルに引き下げられる。これによりノード“Ｆ”の電圧はインバータ５１５により低圧側供給ノード (Vｃｃ) 電圧まで引き上げられ、ノード“Ｇ”の電圧はキャパシタ５４０に維持される電荷電圧の数値に等しい電圧だけ低圧側供給ノード（Ｖｃｃ）より上に引上げられる。この時点におけるノード“Ｇ”の実効電圧値は、理想的には低圧側供給ノード（Ｖｃｃ）の２倍に等しい。しかし、ノード“Ｇ”の電圧は通常、トランジスタ５３０のボディ・ダイオード電圧降下と、トランジスタ５２０の閾値電圧の和にほぼ等しい値だけ低い。それにも拘わらず、ノード“Ｇ”の電圧（即ち低圧側供給ノード（Ｖｃｃ）のほぼ２倍）はＬＤＭＯＳトランジスタ４０５の閾値電圧より相当高いため、ＬＤＭＯＳトランジスタ４０５はオンする。これによりＬＤＭＯＳトランジスタ４０５のドレイン・ノードは、ブートストラップ・キャパシタＣＢＳの充電のため低圧側供給ノード（Ｖｃｃ）まで充電される。
【００１９】
[0019]ここで図６参照すると、‘８９３出願に記載した例証的なダイナミック・バックゲート・バイアス回路４１５が見られる。ダイナミック・バックゲート・バイアス回路４１５には、トランジスタ６３５と、トランジスタ６３５のゲートに電気的に接続されたインバータ６０５と、低圧側復帰ノード（Ｇｎｄ）に電気的に接続された電流源と、低圧側供給ノード（Ｖｃｃ）と電流源６１０との間に電気的に接続されたトランジスタ６２０と、低圧側復帰ノード（Ｇｎｄ）に電気的に接続された電流源６１５と、電流源６１５とＬＤＭＯＳトランジスタ４０５のドレインとの間に電気的に接続されたトランジスタ６２５と、ＬＤＭＯＳトランジスタ４０５のバックゲートと低圧側復帰ノード（Ｇｎｄ）の間に電気的に接続された寄生トランジスタ６３０とが含まれている。
【００２０】
[0020]ＬＤＭＯＳトランジスタ４０５がオンすると、ブートストラップ・キャパシタＣＢＳは低圧側供給ノード（Ｖｃｃ）にほぼ等しい電圧までの充電が始まる。ブートストラップ・キャパシタの充電にかかる時間はブートストラップ・キャパシタＣＢＳのキャパシタンスとＬＤＭＯＳトランジスタ４０５のＲｄｓｏｎによって決まる。Ｒｄｓｏｎ値はＬＤＭＯＳトランジスタ４０５のサイズ及びＬＤＭＯＳトランジスタ４０５のゲートに印加され、そのオン閾値に対する電圧の双方によって決まる。先に記載したように、ＬＤＭＯＳトランジスタ４０５のバックゲートに印加される電圧はＬＤＭＯＳトランジスタ４０５が不適切なタイミングでオンせぬことを確実にするため電源電圧に対しマイナスに維持される。しかし、このことによって、ＬＤＭＯＳトランジスタ４０５のバックゲートがそのソースと同じ電位に保持された場合よりも、ＬＤＭＯＳトランジスタ４０５のＲｄｓｏｎを所定のゲート−ソース電圧に対し大きくしてしまう。ＬＤＭＯＳトランジスタ４０５の大きくなったＲｄｓｏｎ値により、不利なことに、ブートストラップ・キャパシタＣＢＳの充電に必要な時間がその最大レベルまで増加する。
【００２１】
[0021]従って、大きなＲｄｓｏｎ値を補正するには、ブートストラップ・キャパシタが充電される間にバックゲートの電圧を上昇させることが望ましい。このようにして、ブートストラップ・キャパシタＣＢＳの充電に要する時間が低減される。しかし、トランジスタ４０５，６２５のＬＤＭＯＳ構造のため、トランジスタ４０５，６２５のバックゲート電圧がＬＤＭＯＳトランジスタ４０５，６２５のドレイン電圧に、あるいはドレイン電圧近くに上昇すると、電流の寄生分路が発生することがある。オン時にＬＤＭＯＳトランジスタ４０５，６２５のドレインから低圧側復帰ノード（Ｇｎｄ）に電流を分路し、それによりブートストラップ・キャパシタＣＢＳの充電に必要な電流を転流させるように動作する寄生ＰＮＰトランジスタ６３０によって、電流の寄生分路がモデル形成される。
【００２２】
[0022]この短所を補正するため、トランジスタ６２０，６２５，６３０，６３５と電流源６１０，６１５がダイナミック・バックゲート・バイアス回路４１５を形成する。この回路４１５は、ＬＤＭＯＳトランジスタ４０５，６２５のドレイン電圧に近いが常に僅かに低い電圧をＬＤＭＯＳトランジスタ４０５，６２５のバックゲートに印加するよう動作する。このようにして、寄生トランジスタ６３０のベース−エミッタ接合部は逆バイアスが加えられた状態に維持され、従って、オンすることはない。
【００２３】
[0023]ダイナミック・バックゲート・バイアス回路４１５は、ＬＤＭＯＳトランジスタ４０５のオン時、ＬＤＭＯＳトランジスタ４０５のドレイン電圧を検出することで動作する。そのオン時にトランジスタ６３５はオンし、ノード“Ｈ”，“Ｉ”はトランジスタ６３５，５４５によりそれぞれゼロ・ボルトに維持される。トランジスタ６２０は、そのゲートとソースが同一電位に維持されるためオフする。トランジスタ６２５のゲートはゼロ・ボルトに保持され、この時間においてもオフする。低圧側制御入力ＬＩＮが高レベルに引き上げられるとＬＤＭＯＳトランジスタ４０５，６２５のバックゲート接続部はトランジスタ５４５によりゼロ・ボルトに保持される。
【００２４】
[0024]ここで図７を参照すると、‘８９３出願に記載される例証的なハーフブリッジ集積回路７００の概略図が見られる。集積回路７００には、ゲート制御回路４１０、ＬＤＭＯＳトランジスタ４０５、ダイナミック・バックゲート・バイアス回路４１５、高圧側ドライバＤＲＶ１及び低圧側ドライバＤＲＶ２が含まれ、平坦化された非階層的な表現になっている。図７において、インバータ６０５(図６に記載)の機能は、インバータ５０５(図５参照)によって代わりに実行される。ハーフブリッジ集積回路７００は、モータ駆動装置、蛍光灯の電子バラス及び電源のような各種用途に用いられるトランジスタ１０５ａ，１０５ｂを駆動する従来のハーフブリッジ・ドライバ回路に用いることができる。
【発明の概要】
【００２５】
[0025]‘８９３出願に記載の回路は従来技術に優る注目に値する改良を構成する。しかし、課題が残されており、即ち若干の条件のもとでモータ駆動装置の用途では、位相出力ＶＳ（図３、図７におけるノードＡ）とＤＣ＋（高圧ＤＣ電源）との間に、又は位相出力ＶＳと別の位相出力との間に、短絡が発生することがある。
【００２６】
[0026]ＬＤＭＯＳトランジスタ４０５がオンし、キャパシタＣＢＳを充電している間にこのような短絡が発生すると、低圧側供給電圧でバイアスされた回路の各部が総て損傷を受けることがあるため、ブートストラップ・エミュレータ回路にとってこのような短絡は極めて危険になる可能性がある。
【００２７】
[0027]この発生を回避するため、本発明は、ＶＳを検出し、ＶＳが高レベルであって低圧側出力が依然としてオンであれば、ブートストラップ・ダイオード・エミュレータ回路をオフし、ＶＳがＤＣ−（ＧＮＤ）でなければダイオード・エミュレータをオンさせない位相検出比較器を提供する。
【００２８】
[0028]本発明の上記以外の特徴と利点は、付属図面を参照して行われる発明の実施形態に関する以下の説明から明らかになる。
【発明の実施形態の詳細な説明】
【００２９】
[0040]図８に、発明の実施例を示す。ブートストラップ・ダイオード・エミュレータ・ドライバ２００には、２つのゲート制御回路とダイナミック・バックゲート・バイアス回路が含まれる。これら回路の構造と機能は、図７に示すように、‘８９３出願における対応する回路４１０，４１５のものと類似するものでよい。
【００３０】
[0041]第１ゲート制御回路は、ダイオード・エミュレータＬＤＭＯＳ４０５（図７のゲート制御回路４１０とノードＧにおけるその出力を比較する）のゲートを駆動する。
【００３１】
[0042]第２ゲート制御回路は、構造が第１ゲート制御回路に類似し、位相検出比較器２２０におけるＶＳ検出ＬＤＭＯＳ２１０のゲートを駆動する（図１０を参照）。
【００３２】
[0043]図８〜１１に示す参照記号は、以下の意味を有する。
ＶＣＣ＝低圧側供給電圧
ＶＳＳ＝論理接地点
ＶＳ＝高圧側オフセット電圧（位相）
ＶＢＳ＝高圧側浮動供給電圧
ＬＯＰＤ＝低圧側出力、前置ドライバ
Ｖγ＝Ｖgs＋ＬＤＭＯＳ２１０のＶｄｓｏｎ
【００３３】
[0044]位相検出比較器２２０は、図８にブロックで示し、図１０に一層詳しく示す。
【００３４】
[0045]本実施形態において、位相検出比較器は、ＶＳが高電圧ＤＣ＋に移行し、低圧側制御信号ＬＯＰＤが依然としてオンであれば、ダイオード・エミュレータをオフさせるべく機能する。図８、図９に示すように、位相検出比較器は、ＶＳがＤＣ-（ＧＮＤ）でなければダイオード・エミュレータのオンも防止する。
【００３５】
[0046]比較器回路２２０（図１０）には、ＶＢＳ（ＶＳ＋ＶＣＣに等しい）とＶＣＣを比較するため、ＬＤＭＯＳデバイス２１０と低電圧ＮＭＯＳ２２５が用いられる。抵抗器Ｒを介しＬＤＭＯＳ２１０とＮＭＯＳ２２５に流れる各電流ＩＡとＩＢは、ヒステリシス特性を有する電流比較器２３０に供給される。
【００３６】
[0047]Ｌｏｐｄ信号がオンすると、図１０の電流比較器が作動し、第１ゲート制御回路は、ＶＳ検出ＬＤＭＯＳ２１０のオンに使用される信号を出力する。次いで、ＶＢ≦ＶＣＣ＋Ｖｈｙｓｔｅｒｅｓｉｓであれば、電流比較器２３０は、第２ゲート制御回路を作動させダイオード・エミュレータＬＤＭＯＳ４０５をオンする。
【００３７】
[0048]ダイオード・エミュレータ４０５は、Ｌｏｐｄ信号がオフするまで、あるいはＶＢが≧ＶＣＣ＋Ｖｈｙｓｔｅｒｅｓｉｓになるまでオンのままである。
【００３８】
[0049]本発明をその特定の実施例に関して説明したが、当業者にとっては他の多くの変種と改良種及び他の用途は明らかである。従って、本発明はここに記載の特定の開示に限定されることはない。
【図面の簡単な説明】
【００３９】
【図１】従来の高圧ハーフブリッジ・ドライバ回路を示している。
【図２】ブートストラップ・ダイオードとブートストラップ・キャパシタを用いた従来の高圧ハーフブリッジ・ドライバ回路を示している。
【図３】‘８９３出願に記載されるブートストラップ・ダイオード・エミュレータを用いたハーフブリッジ・ドライバ回路を示している。
【図４】図３のブートストラップ・ダイオード・エミュレータの一層の詳細を記載する構成図を示している。
【図５】‘８９３出願に記載されるゲート制御回路を示している。
【図６】‘８９３出願に記載される例証的なダイナミック・バック・ゲート・バイアス回路を示している。
【図７】‘８９３出願に記載されるハーフブリッジ・ゲート・ドライブ集積回路を示している。
【図８】発明の実施例によるブートストラップ・ダイオード・エミュレータと位相検出比較器を示している。
【図９】図８の回路における信号のタイミングを記載した機能図を示している。
【図１０】図８の位相検出比較器の構成図を示している。
【図１１】図１０の回路における信号のタイミングを記載した機能図である。
【符号の説明】
【００４０】
２００：ブートストラップ・ダイオード・エミュレータ・ドライバ、２２０：位相検出比較器、４０５：ダイオード・エミュレータＬＤＭＯＳ、ＶＣＣ＝低圧側供給電圧  ＶＳＳ：論理接地点、ＶＳ：高圧側オフセット電圧（位相）、ＶＢＳ:高圧側浮動供給電圧、ＬＯＰＤ:低圧側出力前置ドライバ。
【図１】
2006087089.tif 000003
【図２】
2006087089.tif 000004
【図３】
2006087089.tif 000005
【図４】
2006087089.tif 000006
【図５】
2006087089.tif 000007
【図６】
2006087089.tif 000008
【図７】
2006087089.tif 000009
【図８】
2006087089.tif 000010
【図９】
2006087089.tif 000011
【図１０】
2006087089.tif 000012
【図１１】
2006087089.tif 000013
【外国語明細書】
2006087089000001.pdf