(57)【要約】【課題】パルス幅変調器によって利用されるランプ波形が、スイッチングサイクルが終わるとき、例えば、内部発振器波形がその最大ピーク電圧に達するときに、可変ＤＣ基準電圧すなわち補償電圧で終わるようにする。【解決手段】発振ランプ信号を可変ＤＣ基準信号に対して較正する回路において、充電コンデンサを充電可能な、所定の時間の期間を設定し、これによりランプ発振器周波数を決定する設定回路と、充電コンデンサに充電電流を供給する可変電流源と、可変電流源によって前記充電コンデンサに供給される充電電流を選択する選択回路と、発振ランプ信号を可変ＤＣ基準信号と比較して、前記充電コンデンサに供給される電流量を制御するために選択回路に信号を供給し、これにより前記所定の時間の期間の終わりでの前記コンデンサの両端の充電電圧を決定する比較回路とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
発振ランプ信号を可変ＤＣ基準信号に対して較正する回路において、
充電コンデンサを充電可能な、所定の時間の期間を設定し、これによりランプ発振器周波数を決定する較正回路と、
充電コンデンサに充電電流を供給する可変電流源と、
この可変電流源によって前記充電コンデンサに供給される充電電流を選択する選択回路と、
発振ランプ信号を可変ＤＣ基準信号と比較して、前記充電コンデンサに供給される電流量を制御する選択回路に信号を供給することにより、前記所定の時間の期間の終わりにおける前記コンデンサの両端の充電電圧を決定する比較回路とを備えていることを特徴とする回路。
【請求項２】
前記比較回路は、
発振ランプ信号を可変ＤＣ基準信号と比較して、発振ランプ信号と可変ＤＣ基準信号との間に、所定の関係があるときに、出力を生成する比較器を有していることを特徴とする請求項１に記載の回路。
【請求項３】
前記可変ＤＣ基準信号は、レギュレータ出力電圧と基準レベルとの間の差を検出する誤差増幅器の出力を含んでいることを特徴とする請求項２に記載の回路。
【請求項４】
前記選択回路は、所定の時間の期間を設定する設定回路によって確立された、所定の時間の期間、カウントを行うデジタルアップ／ダウンカウンタを有していることを特徴とする請求項２に記載の回路。
【請求項５】
前記カウンタは、所定の時間の期間、１ビットだけカウントアップまたはカウントダウンを行うことを特徴とする請求項４に記載の回路。
【請求項６】
前記可変電流源は、前記アップ／ダウンカウンタによって選択される複数の選択可能な電流源を有していて、前記複数の選択可能な電流源は、前記充電コンデンサへの充電電流を決定し、これにより前記コンデンサの両端に引き起こされる発振ランプ信号の傾きに影響を及ぼすことを特徴とする請求項４に記載の回路。
【請求項７】
前記可変電流源は、前記アップ／ダウンカウンタによって選択される複数の選択可能な電流源を有していて、前記複数の選択可能な電流源は、前記充電コンデンサに充電電流を供給する更なる電流源における電流を調節し、これにより前記コンデンサに供給される充電電流を決定し、前記コンデンサの両端に引き起こされる発振ランプ信号の傾きに影響を及ぼすことを特徴とする請求項６に記載の回路。
【請求項８】
前記複数の選択可能な電流源および前記更なる電流源は、前記更なる電流源によって供給される電流を決定する電流分割器を有していることを特徴とする請求項７に記載の回路。
【請求項９】
前記アップ／ダウンカウンタは、最小カウントより下までカウントすること、および最大カウントより上までカウントすることを防ぐ回路を更に有していることを特徴とする請求項４に記載の回路。
【請求項１０】
前記カウンタは、前記所定の時間の期間を有する信号によって決定される時に、前記比較器の前記出力の状態に応じて１ビットだけカウントアップまたはカウントダウンを行うことを特徴とする請求項５に記載の回路。
【請求項１１】
前記所定の時間の期間を有する信号は、前記所定の時間の期間の終わりを識別するパルス信号であり、前記所定の時間の期間は、システムクロックによって決められることを特徴とする請求項１０に記載の回路。
【請求項１２】
発振ランプ信号を可変ＤＣ基準信号に対して較正する方法において、
充電コンデンサを充電可能な、これによりランプ発振器周波数を決定する、所定の時間の期間を設定する設定ステップと、
前記充電コンデンサに選択可能な充電電流を供給する供給ステップと、
電流源によって前記充電コンデンサに供給される充電電流を選択する選択ステップと、
発振ランプ信号を可変ＤＣ基準信号と比較して、前記充電コンデンサに供給される電流量を制御する信号を供給し、これにより前記所定の時間の期間の終わりでの前記コンデンサの両端の充電電圧を決定する比較ステップとを有していることを特徴とする方法。
【請求項１３】
前記比較ステップは、
発振ランプ信号を可変ＤＣ基準信号と比較して、発振ランプ信号と可変ＤＣ基準信号との間に、所定の関係があるときに、出力を生成するステップを有していることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記可変ＤＣ基準信号は、レギュレータ出力電圧と基準レベルとの差を検出する誤差増幅器の出力であることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記選択ステップは、所定の時間の期間、カウントを行うカウントステップを有していることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記カウントステップは、所定の時間の期間、１ビットだけカウントアップまたはカウントダウンを行うステップを有していることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記選択可能な充電電流を供給する供給ステップは、複数の選択可能な電流源を提供するステップを有していて、更に前記複数の選択可能な電流源のうちのいずれかを選択するステップを有していて、前記充電コンデンサへの充電電流を決定し、これにより前記コンデンサの両端に引き起こされる発振ランプ信号の傾きに影響を及ぼすことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記選択可能な充電電流を供給する供給ステップは、複数の選択可能な電流源を提供するステップを有していて、更に前記複数の選択可能な電流源のうちのいずれかを選択するステップを有していて、前記充電コンデンサに充電電流を供給する更なる電流源における電流を調節し、これにより前記コンデンサに供給される充電電流を決定し、前記コンデンサの両端に引き起こされる発振ランプ信号の傾きに影響を及ぼすことを特徴とする請求項１７に記載の方法。
【請求項１９】
最小カウントより下までカウントすること、および最大カウントより上までカウントすることを防ぐステップを更に有していることを特徴とする請求項１５に記載の方法。
【請求項２０】
前記カウントステップは、前記所定の時間の期間を有する信号によって決定される時に、前記比較ステップの結果に応じて１ビットだけカウントアップまたはカウントダウンを行うステップを有していることを特徴とする請求項１６に記載の方法。
【請求項２１】
前記所定の時間の期間を有する信号は、前記所定の時間の期間の終わりを識別するパルス信号であり、前記所定の時間の期間は、システムクロックによって決められることを特徴とする請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００４年８月２４日に出願され、IR 1150 RAMP CYCLE-BY-CYCLE CALIBRATION SCHEMEと題された米国仮出願シリアルＮｏ．６０／６０４，１７６の利益および優先権を主張し、その全ての開示内容は、ここで引用することにより、本願に組み込まれるものとする。
【背景技術】
【０００２】
本発明は、第１の信号と第２の信号を相互に較正することに関し、特に、ランプ信号を補償信号のレベルに対して較正することによってランプ信号を補償するシステムに関する。特に、補償信号は、ＤＣ−ＤＣ変換器の力率補正段の電圧フィードバック信号と基準信号との差に比例する信号を生成する誤差増幅器の出力であってもよい。ランプ信号は、制御された出力スイッチ、例えば、力率補正（ＰＦＣ）出力段またはＤＣ−ＤＣ変換器のスイッチのパルス幅変調を制御するために用いられる。典型的な応用において、ランプ信号は、ＰＷＭ比較器の１つの入力に供給され、比較器の他の入力には、誤差増幅器の出力が供給され、これによりＰＷＭ比較器の出力は、パルス幅変調信号となり、そのデューティーサイクルは、出力段のスイッチングを制御する。
【０００３】
高精度のＰＦＣを達成するために、ランプ信号を補償信号、例えば、誤差増幅器の出力に対して較正することは望ましい。
【０００４】
１サイクル(Single Cycle)ＰＦＣ制御器において理想に近い力率補正（ＰＦＣ）を達成する際の重要な必要条件は、サイクル毎ベースで誤差電圧（ＣＯＭＰ）までの数学的な積分を表すパルス幅変調（ＰＷＭ）ランプ波形を確立することである。積分は、各スイッチングクロックサイクルの始めにゼロにリセットされ、この積分は、サイクル全体にわたって継続する。１スイッチングサイクルの継続時間は、制御器スイッチング周波数によって決定される。固定されたＣＯＭＰ誤差電圧に対して、ＰＷＭランプ波形は、各スイッチングサイクルの始めにゼロボルトから始まり、その期間にわたってリニアに上昇し、各サイクルの満了においてＣＯＭＰ電圧で終了する。
【０００５】
動作中、ＣＯＭＰ電圧は、最高のＰＦＣ特性を提供しようとして、入力ライン周波数と共に絶えず動いている。ＣＯＭＰ電圧の変化は、制御器スイッチング周波数に比べて、非常に遅い周波数で起こるので、ＣＯＭＰ電圧は「固定されている」と仮定してもよい。後述する図１は、２つの異なるＣＯＭＰ電圧すなわちＶＣＯＭＰ１およびＶＣＯＭＰ２に対する望ましいランプ波形を、視覚的に詳しく示している。各場合において、サイクルの終わりに、ランプが補償電圧のレベルで終わることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
理想的ではない回路パラメータ、例えば、オペアンプオフセット、回路応答時間、パッケージ応力変動、温度およびプロセス変動が、ランプの傾きに誤差をもたらし始めると、困難が起こる。さらに、１サイクル制御器（例えばＩＲ１１５０）におけるランプ誤差に対する大きな誘因は、ユーザーがスイッチング周波数を５０ｋＨｚから２００ｋＨｚまでプログラム可能であることであり、これは、ランプの傾きが、周波数の４倍の変化について行く必要があることを意味する。発振器とランプコンデンサ間のミスマッチ、充電電流、回路遅延、および閾値電圧のために、厳しい精度要求の下で、これを実現することは難しい。
【課題を解決するための手段】
【０００７】
本発明の目的は、パルス幅変調器によって利用されるランプ波形が、スイッチングサイクルが終わるとき、例えば、内部発振器波形がその最大ピーク電圧に達するときに、可変ＤＣ基準電圧すなわち補償電圧で終わるようにすることである。このピーク電圧は、発振器最大デューティーサイクルに対応する。この最大デューティーサイクルは、一般に、パルスによって識別される。従って、補償信号、例えば、誤差増幅器の出力は、ランプ波形のピーク電圧を調整する。ランプ波形の周波数は固定されているので、ランプ波形の傾きが制御され、これによりランプのピークが補償電圧と一致するようにされる。
【０００８】
このようにランプ波形を補償信号に対して較正することは、１サイクル制御法で動作する、ここで述べるタイプの力率補正制御器における適切な力率補正制御にとって必要なことである。１サイクル制御法によれば、力率補正制御は、２つの制御ループすなわち内側の電流ループおよび外側の電圧ループによって動作する。内側の電流ループは、高速で、電流の基準をつくるために入力電圧の検出を必要としない。
【０００９】
この内側の電流ループは、類似の(analogous)入力ライン電流を決定するために、パルス幅変調器のデューティー信号が入力ライン電圧に依存することに基づいて、平均入力電流の正弦波プロフィールを維持する。
従って、この電流ループは、固定された入力電圧信号を用いて、平均入力電流を制御し、入力電圧を追跡する。
【００１０】
外側の電圧ループは、ＤＣバス電圧を制御する。この電圧は、電圧誤差増幅器に供給され、積分器ランプの傾きを制御し、平均入力電流の振幅を決定する。これらの２つのループは、組み合わされて、入力電圧に対する入力電流の振幅、位相および波形を制御し、ほぼ１の力率をもたらす。
【００１１】
ランプの傾きは、このように、平均入力電流の振幅を決定するために制御される。もしランプが補償電圧の上または下で終わると、力率制御器の出力で見られる高調波が増加するという結果となり、それは、力率補正が不適当で容認できないレベルになるという結果になる可能性がある。
【００１２】
本発明によれば、ランプ充電電流がアクティブに調節され、これにより、ランプ電圧が、発振器最大デューティーサイクルに対応するパルスにおいて、補償信号を横切るようにされる。ランプ充電電流は、可変電流源によって調節される。一実施形態によれば、アップ−ダウンカウンタが、ランプコンデンサの充電を制御する複数の重み付けされた電流源のスイッチングを制御するために利用され、これによりコンデンサへの充電電流を調節し、ランプの傾きを決定する。
【００１３】
本発明の利点は、このサイクル毎較正方式を用いて、起こりうる広範囲の動作周波数にわたって、理想に近い力率補正がなされることである。プロセス、デバイスミスマッチおよび温度変動も較正されて解消される。デジタル回路を実現するためには効率的でないバイポーラプロセスに対してでさえ、この回路のために必要なチップ面積は比較的少ない。
【００１４】
代わりの解決策は、ウェーハプローブにおけるトリミングを必要としていて、それは、テスト時間と複雑さを追加し、トリムパッドおよびヒューズのためのチップ面積を追加し、かつ、トリミングは、温度変動、発振器周波数における変化、またはパッケージ後の応力が引き起こす変化を解消しない。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照するが、図２は、集積回路１を用いる力率補正制御器を示していて、これは上述した１サイクル制御方式で動作する。ＩＣ１は、タイプＩＲ１１５０であってもよい。集積回路１のゲート出力は、出力段トランジスタＱ１のゲートに供給されるパルス幅変調信号であり、トランジスタＱ１のスイッチング動作を制御し、これにより入力電流と入力電圧を同相とする。すなわち、ほぼ１の力率を有するようにする。これは、エネルギー要求を減らし、また全体の高調波歪み（ＴＨＤ）を減らす。この回路は、電流検出、および、出力からピンＶＦＢへの電圧フィードバックのために、電流検出抵抗Ｒｓを用いる。
【００１６】
図３はＩＣ１のブロック図である。関連した態様において、電圧ＶＦＢは、図２の回路の出力間に接続された抵抗分割器からフィードバックされる。誤差増幅器ＥＡは、フィードバック電圧ＶＦＢを基準電圧ＶＲＥＦと比較して、この差に比例する誤差信号出力ＶＭを生成する。この誤差信号は、補償電圧ＣＯＭＰであり、ＰＷＭ比較器に供給されるランプ信号を較正するために用いられる。ＰＷＭ比較器は、図３の中ではＰＷＭで示されている。それは、検出されたインダクタ電流と関連する信号と合計された誤差増幅器出力Ｖｍを、ランプ発振器信号、具体的には、積分充電コンデンサＣの両端に生成されるランプ信号と比較する。充電コンデンサＣは、システムクロック（ＣＬＯＣＫ）の各サイクルの終わりに、回路ＦＦによってリセットされ、これによりランプ信号を生成する。ＰＷＭ比較器の出力が後続の回路を通して供給され、スイッチＱ１のゲートを制御する。回路５０は、コンデンサＣの充電速度を制御するために用いられ、これによりランプ傾きに影響を及ぼす。
【００１７】
図４に目を転じると、この図は、図３に示した回路５０の詳細を示している。図３には、増幅器段を有する回路５０が示されていて、これは、コンデンサＣを充電するために発せられる電流を制御する。図４は、この回路の詳細を示している。図４に示すように、回路５０は、複数の重み付けされた電流源Ｉ、２Ｉ、４Ｉ、８Ｉを有していて、これらは、６０で示した４ビットアップ／ダウンカウンタのカウントに基づいて選択可能である。０から１５までの間のカウントに基づく、カウンタの出力Ｑ０、Ｑ１、Ｑ２、Ｑ３によって、１６段階の電流が選択可能となっている。電流源からの電流は、コンデンサを充電する電流を決定し、これによりコンデンサ充電速度すなわちランプ傾きを制御する。
【００１８】
図３に示したように、補償信号とは、誤差増幅器の出力ＶＭである。ランプ（ｒａｍｐ）およびｃｏｍｐ信号は、図５に示されている。目的は、ランプ信号を較正して、それが可変ＤＣ ＣＯＭＰ基準で終わるようにすることである。発振器信号ＣＯＳＣもまた、図５に示されている。信号ＭＡＸ＿ＤＴＣもまた示されていて、これは、発振器最大デューティーサイクルすなわちピーク電圧に達したときに生成されるパルスである。
【００１９】
図４に示したように、信号ＣＯＭＰおよびランプ（ｒａｍｐ）信号は、比較器５５に供給される。比較器５５の出力は、図５に示されていて、信号Ａである。図示したように、ランプが信号ＣＯＭＰを上回るときはいつでも、比較器出力はハイになる。
【００２０】
図４のブロック図および図５のタイミング図を参照すると、スイッチングサイクルの終わりに、ＭＡＸ＿ＤＴＣパルスによってフラグが立てられ、これは、ＣＯＳＣが、そのピーク電圧に達するのと一致している。ＭＡＸ＿ＤＴＣパルスの立ち上がりエッジは、アップ−ダウンカウンタ６０のクロックとなっている。ピーク検出比較器５５は、ＣＯＭＰに関するＲＡＭＰの瞬間の位置を表す論理出力を供給する。ＲＡＭＰがＣＯＭＰを上回ると、ピーク検出比較器はハイを出力する。ＣＯＭＰに対するＲＡＭＰのデジタル化された関係は、アップ−ダウンカウンタ６０のカウント方向を制御し、カウンタの二進出力は、二進数的に重み付けされた調整電流Ｉ、２Ｉ、４Ｉおよび８Ｉを制御する。ＭＡＸ＿ＤＴＣフラグ発生時にＲＡＭＰがＣＯＭＰを上回っていた場合には、ピーク検出比較器の“ハイ”出力が、カウンタに、１ビットだけカウントダウンすることを指示する。ＲＡＭＰの二進数的に重み付けされた電流の合成された大きさは減少し、次のサイクルのＲＡＭＰ傾きは、前のサイクルより小さくなる。いくつかのクロックサイクルの後、理想的なＲＡＭＰ傾きに達し、アップ−ダウンカウンタは、２つの最も近い解答の間を行ったり来たりする。最小および最大カウント検出ゲート５６および５８は、二進出力を、全て０と全て１との間に保持し続けることによって、アップ−ダウンカウンタが「反転する」のを防ぐ。
【００２１】
最大カウント検出器５８は、カウンタ６０が最大カウント（全て１）に達するときを監視する。最小カウント検出器５６は、最小カウント（全て０）に達するときを監視する。従って、最小カウント（ゲート５６への入力が全て０）のとき、ゲート５６の出力はハイである。インバータ５６ＡＡによる反転の後、その出力はローになり、ＡＮＤゲート５９はディスエーブルになり、最小カウントのときの更なるカウントダウンを防ぐ。最大カウント（全て１）のとき、ＡＮＤゲート５８はカウントダウンを強制するが、これはＯＲゲート６１の出力がハイになり、カウントダウンを強制するからである。
【００２２】
このように、カウンタ６０は、コンデンサＣの充電速度を選択して、各負荷クロックサイクルにおける（アップまたはダウンの）１ビットの変化を可能にし、充電速度を調節して、ＣＯＭＰ信号とランプ信号との差が各クロックサイクルの終わりに最小になるようにする。これは、クロックサイクルの間、ランプ信号が望ましい傾きになるようにする。
【００２３】
図６は別の実施形態を示している。図６において、切り換えられた電流Ｉ、２Ｉ、４Ｉおよび８Ｉは合計され、ＩＤＩＶを生成し、これは、電流分割器のために、コンデンサＣの充電電流を逆に制御する。すなわち、ＩＲＡＭＰ＝Ｖ（ＣＯＭＰ）／Ｒ１  ｘ  ＩＯＳＣ／ＩＤＩＶ  である。ここで、Ｒ１は、内部抵抗であり、図示しておらず、ＩＯＳＣは、発振器コンデンサ充電電流であり、ＩＤＩＶは、望ましいランプ振幅を得るために、電流源Ｉ、２Ｉ、４Ｉおよび８Ｉの選択によって得られる電流である。
【００２４】
図６におけるカウント制御論理は正反対であり、コンデンサ充電電流における切り換えられた電流の反対の効果の原因となっている。図４においては、対照的に、ピーク検出比較器５５のハイ出力は、カウントダウン命令を意味し、コンデンサ充電電流を減らし、ランプ傾きを減少させる。図６においては、同様に構成されたピーク検出比較器５５Ａが、ランプのピークがＣＯＭＰを上回るときに、同じハイ出力を発する。しかし、そのハイ制御信号は、カウントアップ命令を意味し、コンデンサ充電電流における分母ＩＤＩＶを増加させ、ランプ傾きを減少させる。カウント制御論理が反対なので、最小−最大カウント検出器もまた反対であり、論理回路５８ＡＡ、５９Ａおよび６１Ａは、図示した実施形態のようになる。
【００２５】
図７は、図６の回路の波形を示している。
【００２６】
４ビットアップ−ダウンカウンタ６０が、ランプ傾きを制御して選択するために用いられている。４ビット出力は、電流調節器５０の二進数的に重み付けされた電流に対応する。ランプ信号のデフォルト充電電流は、理想的な条件で、４ビットアップ−ダウンカウンタが、そのカウントにおける中央になるように、すなわち、ほぼ７から８になるように選択される。もしランプが最大ＤＴＣクロックでＣＯＭＰより上であれば、カウントは１だけ増加させられ、これは図６の回路におけるＩＤＩＶを増加させ、これによりランプ傾きを減少させる。図４の回路においては、カウントが減少すると、これに伴って充電電流も減少する。もしランプが最大ＤＴＣでＣＯＭＰ電圧より下であれば、カウントは図６の回路においては１だけ減少させられ、これによりランプ傾きを増加させる。図４の回路においては、ランプがＣＯＭＰより下であるとき、カウンタはカウントアップして傾きを増加させる。ひとたびシステムが落ちついたら、ランプは、１ＬＳＢ（最下位ビット）だけ傾きにおいて切り換わる。
【００２７】
カウンタの反転は、各回路（図４および図６）において、最大および最小カウンタによって防止される。すなわち、カウンタは、ゼロより下や１５より上までカウントすることはできない。
【００２８】
図６の回路においては、Ｉ（ＲＡＭＰ）＝Ｖ（ＣＯＭＰ）／Ｒ１＊ＩＯＳＣ／ＩＤＩＶ  から、ＩＤＩＶが増加すると、ＲＡＭＰ傾きが小さくなるという結果になる。従って、ＲＡＭＰがＣＯＭＰを上回ると、カウントアップ信号が発せられ、二進数的に重み付けされた電流を増加させ、これは次のスイッチングサイクルにおける傾きを減少させる。これは、図４の回路、すなわち電流源が直接コンデンサを充電するので、ＲＡＭＰがＣＯＭＰを上回ると、カウントダウン信号が発せられ、ＲＡＭＰ傾きを減少させるような回路とは対照的である。
【００２９】
このように、本発明の回路は、図５および７のタイミング図で示したように、ＲＡＭＰ信号（図３のコンデンサＣの両端の電圧）が、サイクル毎ベースで、ＣＯＭＰ信号に対して較正されるようにする。電流源回路５０を調節することによって、タイミングコンデンサＣに供給される電流量が、ランプ信号に対するＣＯＭＰ信号の関係に応じて変化する。ランプ信号の傾きは、ランプ信号がＣＯＭＰ信号を横切るときに確実に終わるように調節される。
【００３０】
本発明を特定の実施形態に関して説明してきたが、多くの他の変形および変更および他の用途は、当業者にとって明らかである。従って、本発明は、ここでの特定の開示内容によって限定されるべきではなく、添付の請求項によってのみ限定されるべきである。
【図面の簡単な説明】
【００３１】
【図１】ランプ波形および補償信号の例およびそれらの望ましい関係を示している。
【図２】本発明を用いた集積回路を有する力率補正回路の例を示している。
【図３】図１の集積回路制御器のブロック図を示している。
【図４】ランプ充電電流を制御する回路の一実施形態のブロック図を示している。
【図５】図４の回路における波形を示している。
【図６Ａ】図４の回路の別の実施形態を示している。
【図６Ｂ】図４の回路の別の実施形態を示している。
【図７】図６の回路の波形を示している。
【符号の説明】
【００３２】
１  集積回路
Ｑ１  トランジスタ
Ｒｓ  電流検出抵抗
ＥＡ  誤差増幅器
ＰＷＭ  ＰＷＭ比較器
Ｃ  充電コンデンサ
５５  ピーク検出比較器
５６  最小カウント検出ゲート
５６ＡＡ  インバータ
５８  最大カウント検出ゲート
５９  ＡＮＤゲート
６０  アップ／ダウンカウンタ
６１  ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006087288.tif 000009
【図７】
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【手続補正書】
【提出日】平成17年11月11日(2005.11.11)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
2006087288.tif 000012
【図３】
2006087288.tif 000013
【図４】
2006087288.tif 000014
【図５】
2006087288.tif 000015
【図６Ａ】
2006087288.tif 000016
【図６Ｂ】
2006087288.tif 000017
【図７】
2006087288.tif 000018
【外国語明細書】
2006087288.tif 000019
2006087288.tif 000020
2006087288.tif 000021
2006087288.tif 000022
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