(57)【要約】【課題】  ＯＦＤＭ信号を送信する機能を有する回路規模を小さくさせることが可能な通信装置を提供することを目的とする。【解決手段】  選択制御部５２は、始めに、レジスタ５６から読み出されるロールオフデータを選択部５１に選択させ、次に、ＲＡＭ８２のＲＡＭ（４）から読み出される１６サンプルのデータ列のうち先頭データ以外の１５サンプルのデータ列を選択部５１に選択させ、次に、ＲＡＭ８２のＲＡＭ（１）〜（３）から読み出される合計４８サンプルのデータ列を選択部５１に選択させ、最後に、ＲＡＭ８２のＲＡＭ（４）から読み出される１６サンプルのデータ列を選択部５１に選択させるように制御信号Ｓを出力する。【選択図】      図５
2006270855.tif 000002
【特許請求の範囲】
【請求項１】
ＯＦＤＭ信号として送信すべき第１のデータ列に対してバタフライ演算及びビットリバーサル処理を行うことにより前記第１のデータ列に対応する複数のサブキャリア信号の合成信号であるマルチキャリア信号を生成し、前記マルチキャリア信号を示す第２のデータ列の先頭に前記第２のデータ列の一部である第３のデータ列を付加することにより前記ＯＦＤＭ信号を生成する通信装置であって、
前記第１のデータ列に対してバタフライ演算を行うバタフライ演算手段と、
前記バタフライ演算手段から出力されるデータ列に対してビットリバーサル処理を行うビットリバーサル処理手段と、
前記第２のデータ列のうち前記第３のデータ列以外のデータ列である第４のデータ列を記録する第１の記録手段と、
前記第３のデータ列を記録する第２の記録手段と、
始めに、前記第２の記録手段から前記第３のデータ列を読み出し、次に、前記第１の記録手段から前記第４のデータ列を読出し、最後に、前記第２の記録手段から前記第３のデータ列を読み出すことにより、前記第２のデータ列の先頭に前記第３のデータ列を付加させる制御手段と、
を備えることを特徴とする通信装置。
【請求項２】
ＯＦＤＭ信号として送信すべき第１のデータ列に対してバタフライ演算及びビットリバーサル処理を行うことにより前記第１のデータ列に対応する複数のサブキャリア信号の合成信号であるマルチキャリア信号を生成し、前記マルチキャリア信号を示す第２のデータ列の先頭に前記第２のデータ列の一部である第３のデータ列を付加することにより前記ＯＦＤＭ信号を生成する通信装置であって、
前記第１のデータ列に対してバタフライ演算を行うバタフライ演算手段と、
前記バタフライ演算手段から出力されるデータ列に対してビットリバーサル処理を行うビットリバーサル処理手段と、
前記第２のデータ列のうち前記第３のデータ列以外のデータ列である第４のデータ列を記録する第１の記録手段と、
前記第３のデータ列を記録する第２の記録手段と、
前回バタフライ演算及びビットリバーサル処理を行った前記第１のデータ列に対応する前記第４のデータ列の先頭データを記録する第３の記録手段と、
今回バタフライ演算及びビットリバーサル処理を行った前記第１のデータ列に対応する前記第３のデータ列の先頭データを記録する第４の記録手段と、
前記第３及び第４の記録手段に記録されるそれぞれの先頭データに基づくロールオフデータを記録する第５の記録手段と、
制御信号を出力する制御手段と、
前記制御信号に基づいて、始めに、前記第５の記録手段から読み出される前記ロールオフデータを選択して出力し、次に、前記第２の記録手段から読み出される前記第３のデータ列のうち先頭データ以外のデータ列を選択して出力し、次に、前記第１の記録手段から読み出される前記第４のデータ列を選択して出力し、最後に、前記第２の記録手段から読み出される前記第３のデータ列を選択して出力する選択手段と、
を備えることを特徴とする通信装置。
【請求項３】
請求項２に記載の通信装置であって、
前記第１の記録手段に前記第４のデータ列が記録される際、該第４のデータ列の先頭データを前記第３の記録手段に記録し、
前記第２の記録手段に前記第３のデータ列が記録される際、該第３のデータ列の先頭データを前記第４の記録手段に記録する、
ことを特徴とする通信装置。
【請求項４】
請求項２に記載の通信装置であって、
前記第１の記録手段から前記第４のデータ列が読み出される際、該第４のデータ列の先頭データを前記第３の記録手段に記録し、
前記第２の記録手段に前記第３のデータ列が記録される際、該第３のデータ列の先頭データを前記第４の記録手段に記録する、
ことを特徴とする通信装置。
【請求項５】
請求項２に記載の通信装置であって、
前記ロールオフデータは、前記第３の記録手段に記録される先頭データと前記第４の記録手段に記録される先頭データとの和の２分の１を示す、
ことを特徴とする通信装置。
【請求項６】
請求項２に記載の通信装置であって、
前記ロールオフデータは、前記第３の記録手段に記録される先頭データの２分の１と前記第４の記録手段に記録される先頭データの２分の１との和を示す、
ことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）信号を送受信する通信装置に関し、特に、送信側の通信装置がＯＦＤＭ信号を生成するに使用されるＲＡＭの共通化に関する。
【背景技術】
【０００２】
近年、無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）の高速化に伴って、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）８０２．１１の標準化がますます注目を集めている。特に、ＩＥＥＥ８０２．１１ａに準拠する通信装置（以下、既存の通信装置という）は、最大５４Ｍｂｐｓで高速にデータを送受信することが可能であり注目を集めている。
【０００３】
上記既存の通信装置は、ＯＦＤＭ信号として送信すべきデータ列に対して所定のバタフライ演算及びビットリバーサル処理（送信すべきデータ列の各データのビットの並び順が逆になるように並び替える処理）を行うことによりそのデータ列に対応する複数のサブキャリア信号の合成信号であるマルチキャリア信号を生成する。すなわち、上記既存の通信装置は、ＯＦＤＭ信号として送信すべきデータ列に対応する複数のサブキャリア信号に対して高速逆フーリエ変換を行うことにより複数のサブキャリア信号を合成してマルチキャリア信号を生成する。
【０００４】
また、上記既存の通信装置は、生成されたマルチキャリア信号を示すデータ列の先頭にそのデータ列の一部であるガードインターバルを付加することによりＯＦＤＭ信号を生成する。
【０００５】
そして、受信側の通信装置は、ガードインターバル以降のデータ列を復調する。
このように、送信すべきデータ列にガードインターバルを付加することにより、マルチパス遅延によって隣り合うデータ列と干渉する部分を少なくすることができる（例えば、特許文献１参照）。
【０００６】
ところで、ガードインターバルは、ビットリバーサル処理後のデータ列の末尾のデータ列であり、上述したように、ビットリバーサル処理後のデータ列の先頭に付加される。そして、このガードインターバルをビットリバーサル処理後のデータ列の先頭に付加する方法として、例えば、ビットリバーサル処理後のデータ列を一旦メモリに記録し、ビットリバーサル処理後のデータ列の先頭にガードインターバルが付加されるようにそのメモリからデータ列を読み出す方法がある。
【０００７】
図７は、高速逆フーリエ変換及びガードインターバル付加を行うための回路例を模式的に示す図である。
図７に示すように、送信すべき６４サンプル（１サンプルは数ビット、例えば、６ビット以上のデータで構成される）のデータ列に対して高速逆フーリエ変換を行う高速逆フーリエ変換部７０は、第１ステージ７１と、第２ステージ７２と、第３ステージ７３と、ビットリバーサル処理部７４とにより構成されている。
【０００８】
上記第１ステージ７１は、送信すべき６４サンプルのデータ列（第１のデータ列）を記録するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７５と、６４サンプルのデータ列に対して高速逆フーリエ変換を行うための所定のバタフライ演算を行うバタフライ演算器７６とを備えて構成されている。
【０００９】
上記第２ステージ７２は、第１ステージのバタフライ演算を行った後の６４サンプルのデータ列を記録するＲＡＭ７７と、ＲＡＭ７７から読み出された６４サンプルのデータ列に対して所定のバタフライ演算を行うバタフライ演算器７８とを備えて構成されている。
【００１０】
上記第３ステージ７３は、第２ステージのバラフライ演算を行った後の６４サンプルのデータ列を記録するＲＡＭ７９と、ＲＡＭ７９から読み出された６４サンプルのデータ列に対して所定のバタフライ演算を行うバタフライ演算器８０とを備えて構成されている。
【００１１】
上記ビットリバーサル処理部７４は、第３ステージのバタフライ演算を行った後の６４サンプルのデータ列の各アドレスそれぞれのビットの並び順が逆になるように、６４サンプルのデータ列を記録するＲＡＭ８２を備えて構成されている。
【００１２】
また、図７に示すように、ガードインターバル付加部８３は、ＲＡＭ８４を備えて構成されている。ガードインターバル付加部８３では、まず、ＲＡＭ８２から読み出された６４サンプルのデータ列を一旦ＲＡＭ８４に記録し、次に、その６４サンプルのデータ列の先頭に６４サンプルのデータ列の末尾の１６サンプルのデータ列がガードインターバルとして付加されるようにＲＡＭ８４からデータ列を読み出す。
【００１３】
なお、上記ＲＡＭ７５、７７、７９、８２は、それぞれ、４つのＲＡＭ（１）〜（４）により構成され、ＲＡＭ（１）〜（４）は、それぞれ、アドレス数が１６のＲＡＭとする。また、上記ＲＡＭ８４は、アドレス数が６４のＲＡＭとする。
【００１４】
ここで、図８は、ビットリバーサル処理部７４及びガードインターバル付加部８３でそれぞれ使用されるＲＡＭを示す図である。
図８に示すように、ビットリバーサル処理部７４で使用されるＲＡＭ８２は、ＲＡＭ（１）〜（４）が２セット（Ａ、Ｂ）使用されるものとする。また、ＲＡＭ８２は、Ｉチャンネル用とＱチャンネル用に２セット必要であり、ビットリバーサル処理部７４で使用されるＲＡＭの合計数は（ＲＡＭ（１）〜（４））×２セット×２セット＝１６となる。
【００１５】
また、ガードインターバル付加部８３も同様に、６４サンプルのデータ列を記録するためのＲＡＭが２セット（Ａ、Ｂ）と、さらに、Ｉチャンネル用とＱチャンネル用に２セット使用されるものとする。従って、ガードインターバル付加部８３で使用されるＲＡＭの合計数は２セット×２セット＝４となる。
【００１６】
図９は、ビットリバーサル処理部７４及びガードインターバル付加部８３のそれぞれの動作概要を説明するための図である。なお、ＲＡＭ８２から読み出されたデータ列がＲＡＭ８４に記録されるときのデータの伝送レートは１６ＭＨｚとする。また、ＲＡＭ８４からデータ列が読み出されるときのデータの伝送レートは２０ＭＨｚとする。
【００１７】
まず、第３ステージ７３のバタフライ演算部から出力された４組ずつのデータ列は、それぞれ、ビットリバーサル処理部７４のＲＡＭ８２のＲＡＭ（１）〜（４）に同時に記録される。次に、ＲＡＭ８２のＲＡＭ（１）〜（４）にそれぞれ記録された各データ列は、ＲＡＭ（１）、ＲＡＭ（２）、ＲＡＭ（３）、ＲＡＭ（４）の順番に読み出され、ガードインターバル付加部８３のＲＡＭ８２のアドレス番号０番〜６３番に順番に記録される。次に、ＲＡＭ８２にデータ列がすべて記録されると、ＲＡＭ８２のアドレス番号４８番〜６３番に記録された１６サンプルのデータ列が読み出され、次に、ＲＡＭ８２のアドレス番号０番〜６３番に記録された６４サンプルのデータ列が読み出される。そして、ＲＡＭ８２から読み出された合計８０サンプルのデータ列がウィンドウファンクション処理部８５に入力され、後述するウィンドウファンクション（Ｗｉｎｄｏｗ  Ｆｕｎｃｔｉｏｎ）処理が行われる。
【００１８】
これにより、高速逆フーリエ変換後の６４サンプルのデータ列の先頭にその６４サンプルのデータ列の末尾の１６サンプルのデータ列を付加することができる。
図１０は、ビットリバーサル処理部７４及びガードインターバル付加部８３でそれぞれ使用されるＲＡＭの書込みタイミングと読出しタイミングを示す図である。なお、図１０の一番上の列は、ビットリバーサル処理部７４にシンボル１〜４（ここでの１シンボルは、６４サンプルのデータ列）が順次入力されるタイミングを示し、真中の列は、ＲＡＭ８２のＡ、Ｂにシンボルが書き込まれるタイミングと読み出されるタイミングを示し、一番下の列は、ＲＡＭ８４のＡ、Ｂにシンボルが書き込まれるタイミングと読み出されるタイミングを示している。
【００１９】
図１０に示すように、まず、シンボル１がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル１が書き込まれる。
次に、シンボル２がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡからシンボル１が読み出され、ＲＡＭ８２のＢにシンボル２が書き込まれ、ＲＡＭ８４のＡにシンボル１が書き込まれる。
【００２０】
次に、シンボル３がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル３が書き込まれ、ＲＡＭ８２のＢからシンボル２が読み出され、ＲＡＭ８４のＡからガードインターバルが付加されたシンボル１（ここでの１シンボルは、８０サンプルのデータ列）が読み出され、ＲＡＭ８４のＢにシンボル２が書き込まれる。
【００２１】
次に、シンボル４がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡからシンボル３が読み出され、ＲＡＭ８２のＢにシンボル４が書き込まれ、ＲＡＭ８４のＡにシンボル３が書き込まれ、ＲＡＭ８４のＢからガードインターバルが付加されたシンボル２（ここでの１シンボルは、８０サンプルのデータ列）が読み出される。
【００２２】
そして、次の１シンボルがビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＢからシンボル４が読み出され、ＲＡＭ８４のＡからガードインターバルが付加されたシンボル３（ここでの１シンボルは、８０サンプルのデータ列）が読み出され、ＲＡＭ８４のＢにシンボル４が書き込まれる。
【００２３】
このように、１シンボルがビットリバーサル処理部７４に入力されるとき、ビットリバーサル処理部７４及びガードインターバル付加部８３のそれぞれのＲＡＭでシンボルの書込みと読出しの両方を同時に行うので、ビットリバーサル処理部７４に入力される１シンボルに対してガードインターバルを付加する処理を高速に行うことができる。
【００２４】
また、上記既存の通信装置の中には、ビットリバーサル処理を行った後のデータ列を記録するためのメモリからそのデータ列を読み出す際、そのデータ列にガードインターバルが付加するように「読出しアドレス」を制御する通信装置がある（例えば、特許文献２参照）。
【００２５】
また、上記既存の通信装置では、通常、ガードインターバルをデータ列に付加しＯＦＤＭ信号を生成した後、そのＯＦＤＭ信号のスペクトルのサイドローブを低減させるために、ガードインターバルが付加されたデータ列の先頭のデータと最末尾のデータをそれぞれ２分の１にさせると共に、連続するデータ列のうちの前のデータ列の最末尾のデータと後のデータ列の先頭のデータとをオーバラップさせる、いわゆる、ウィンドウファンクションと呼ばれる処理が行われる。
【００２６】
図１１（ａ）は、ＯＦＤＭ信号（１パケット）を示し、図１１（ｂ）は、ウィンドウファンクション処理を説明するための図である。
図１１（ａ）に示すＯＦＤＭ信号１１０は、シンボルタイミングの検出などに利用される８μｓのショートプリアンブル部１１１と、周波数誤差の補正などに利用される８μｓのロングプリアンブル部１１２と、伝送レートやパケット長を示す４μｓのシグナル部１１３と、データを示すデータ部１１４とから構成されている。また、データ部１１４は、４μｓの複数のシンボル（ここでの１シンボルは、８０サンプルのデータ列）により構成されている。
【００２７】
このように構成されるＯＦＤＭ信号１１０に対して、ウィンドウファンクション処理を行う方法としては、例えば、図１１（ｂ）に示すように、連続するデータ部１１４のうち、前のデータ部１１４のガードインターバルを付加する前の６４サンプルのデータ列の先頭データを最末尾に追加し、その最末尾のデータの２分の１と後のデータ部１１４の先頭データの２分の１との和を、後のデータ部１１４の先頭のデータに置き換える方法がある。
【００２８】
すなわち、連続するデータ部１１４のうち前のデータ部１１４をＳ０、後のデータ部１１４をＳ１とし、ガードインターバル付加前のＳ０の先頭データをＳ０（ｎ）とし、ガードインターバル付加後のＳ１の先頭データをＳ１（０）とし、ウィンドウファンクション処理後のＳ１の先頭データをＳ１（Ｆ０）すると、Ｓ１（Ｆ０）＝０．５×Ｓ０（ｎ）＋０．５×Ｓ１（０）・・・（１）となる。
【００２９】
なお、データ部１１４間の遷移時間Ｔｔｒやサンプリングレートに応じてウィンドウファンクションの系列が変化するため、上記（１）式のＳ０（ｎ）やＳ１（０）にかけられる定数をデータ部１１４間の遷移時間Ｔｔｒやサンプリングレートに応じて変化させてもよい。
【特許文献１】特開平１０−３０３８４９号  （第２〜１０頁、第１〜５図）
【特許文献２】特開平１１−２８４５９６号  （第００２５〜００２９段落、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記既存の通信装置では、ガードインターバルが付加されたデータ列に対してウィンドウファンクションを行う際、ガードインターバル付加部８３から出力されたデータ列からガードインターバル付加前のデータ列の先頭データを特定する必要がある。そのため、ガードインターバル付加部８３から出力されたデータ列の先頭データからガードインターバル付加前のデータ列の先頭データまでをカウントするカウンタなどを備える必要があり、その分ＯＦＤＭ信号を送信する機能を有する回路規模が大きくなり通信装置全体が大型化するという問題がある。
【００３１】
また、高速逆フーリエ変換変換部７０にあるＲＡＭとは別に、ガードインターバル付加部８３でガードインターバルを付加するためのメモリ８４を備える必要があり、その分ＯＦＤＭ信号を送信する機能を有する回路規模が大きくなり通信装置全体が大型化するという問題もある。
【００３２】
そこで、本発明では、ＯＦＤＭ信号を送信する機能を有する回路規模を小さくさせることが可能な通信装置を提供することを目的とする。
【課題を解決するための手段】
【００３３】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の通信装置は、ＯＦＤＭ信号として送信すべき第１のデータ列に対してバタフライ演算及びビットリバーサル処理を行うことにより前記第１のデータ列に対応する複数のサブキャリア信号の合成信号であるマルチキャリア信号を生成し、前記マルチキャリア信号を示す第２のデータ列の先頭に前記第２のデータ列の一部である第３のデータ列を付加することにより前記ＯＦＤＭ信号を生成する通信装置であって、前記第１のデータ列に対してバタフライ演算を行うバタフライ演算手段と、前記バタフライ演算手段から出力されるデータ列に対してビットリバーサル処理を行うビットリバーサル処理手段と、前記第２のデータ列のうち前記第３のデータ列以外のデータ列である第４のデータ列を記録する第１の記録手段と、前記第３のデータ列を記録する第２の記録手段と、始めに、前記第２の記録手段から前記第３のデータ列を読み出し、次に、前記第１の記録手段から前記第４のデータ列を読出し、最後に、前記第２の記録手段から前記第３のデータ列を読み出すことにより、前記第２のデータ列の先頭に前記第３のデータ列を付加させる制御手段とを備えることを特徴とする。
【００３４】
このように、始めに、第２の記録手段から第３のデータ列を読み出し、次に、第１の記録手段から第４のデータ列を読出し、最後に、第２の記録手段から第３のデータ列を読み出すことにより、第２のデータ列の先頭に第３のデータ列を付加しているので、第２のデータ列の先頭に第３のデータ列を付加するために第２のデータ列を一旦記録する記録手段が必要なくなる。すなわち、第１、第２の記録手段をビットリバーサル処理用の記録手段とガードインターバル付加用の記録手段として共用することができるので、その分ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００３５】
また、本発明の通信装置は、ＯＦＤＭ信号として送信すべき第１のデータ列に対してバタフライ演算及びビットリバーサル処理を行うことにより前記第１のデータ列に対応する複数のサブキャリア信号の合成信号であるマルチキャリア信号を生成し、前記マルチキャリア信号を示す第２のデータ列の先頭に前記第２のデータ列の一部である第３のデータ列を付加することにより前記ＯＦＤＭ信号を生成する通信装置であって、前記第１のデータ列に対してバタフライ演算を行うバタフライ演算手段と、前記バタフライ演算手段から出力されるデータ列に対してビットリバーサル処理を行うビットリバーサル処理手段と、前記第２のデータ列のうち前記第３のデータ列以外のデータ列である第４のデータ列を記録する第１の記録手段と、前記第３のデータ列を記録する第２の記録手段と、前回バタフライ演算及びビットリバーサル処理を行った前記第１のデータ列に対応する前記第４のデータ列の先頭データを記録する第３の記録手段と、今回バタフライ演算及びビットリバーサル処理を行った前記第１のデータ列に対応する前記第３のデータ列の先頭データを記録する第４の記録手段と、前記第３及び第４の記録手段に記録されるそれぞれの先頭データに基づくロールオフデータを記録する第５の記録手段と、制御信号を出力する制御手段と、前記制御信号に基づいて、始めに、前記第５の記録手段から読み出される前記ロールオフデータを選択して出力し、次に、前記第２の記録手段から読み出される前記第３のデータ列のうち先頭データ以外のデータ列を選択して出力し、次に、前記第１の記録手段から読み出される前記第４のデータ列を選択して出力し、最後に、前記第２の記録手段から読み出される前記第３のデータ列を選択して出力する選択手段とを備えることを特徴とする。
【００３６】
このように、選択手段が、制御信号に基づいて、始めに、第５の記録手段から読み出されるロールオフデータを選択して出力し、次に、第２の記録手段から読み出される第３のデータ列のうち先頭データ以外のデータ列を選択して出力し、次に、第１の記録手段から読み出される第４のデータ列を選択して出力し、最後に、第２の記録手段から読み出される前記第３のデータ列を選択して出力しているので、第２のデータ列の先頭に第３のデータ列を付加するために第２のデータ列を一旦記録する記録手段が必要なくなると共に、第３のデータ列が付加された第２のデータ列に対してウィンドウファンクション処理を行うためのカウンタが必要なくなる。これにより、ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００３７】
また、上記通信装置は、前記第１の記録手段に前記第４のデータ列が記録される際、該第４のデータ列の先頭データを前記第３の記録手段に記録し、前記第２の記録手段に前記第３のデータ列が記録される際、該第３のデータ列の先頭データを前記第４の記録手段に記録するように構成してもよい。
【００３８】
また、上記通信装置は、前記第１の記録手段から前記第４のデータ列が読み出される際、該第４のデータ列の先頭データを前記第３の記録手段に記録し、前記第２の記録手段に前記第３のデータ列が記録される際、該第３のデータ列の先頭データを前記第４の記録手段に記録するように構成してもよい。
【００３９】
このように、第３の記録手段に記録される先頭データとして、第１の記録手段に記録される第４のデータ列の先頭データ、または、第１の記録手段から読み出される第４のデータ列の先頭データのどちらか一方を選ぶことができるので、通信装置を構築する際の回路設計の自由度を向上させることができる。
【００４０】
また、上記ロールオフデータは、前記第３の記録手段に記録される先頭データと前記第４の記録手段に記録される先頭データとの和の２分の１を示すように構成してもよい。
また、上記ロールオフデータは、前記第３の記録手段に記録される先頭データの２分の１と前記第４の記録手段に記録される先頭データの２分の１との和を示すように構成してもよい。
【００４１】
このように、ロールオフデータは、第３の記録手段に記録される先頭データと第４の記録手段に記録される先頭データとの和の２分の１、または、第３の記録手段に記録される先頭データの２分の１と第４の記録手段に記録される先頭データの２分の１との和のどちらか一方で示すことができるので、通信装置を構築する際の回路設計の自由度を向上させることができる。
【発明の効果】
【００４２】
本発明によれば、ウィンドウファンクション処理を行うためのカウンタが必要なくなるので、その分ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００４３】
また、ビットリバーサル処理用の記録手段をガードインターバル付加用の記録手段として共用することができるので、その分ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の通信装置を模式的に示す図である。
図１（ａ）に示す通信装置１は、例えば、ＯＦＤＭ方式のパケット通信が行われる無線通信ネットワークに使用される無線ＬＡＮカードなどであって、ノートパソコンやＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）などのメインコンピュータに接続され利用される。
【００４５】
また、図１（ａ）に示すように、通信装置１は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）の信号処理などを行うＲＦ部２と、ベースバンドの信号処理などを行うＢＢＰ（ＢａｓｅＢａｎｄ  Ｐｒｏｃｅｓｓｏｒ）部３と、通信装置１全体の動作制御やノートパソコンなどのメインコンピュータ４とのインターフェイス制御などを行うＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）部５とを備えて構成されている。
【００４６】
まず、通信装置１は、ＭＡＣ部５の指示により送信すべきデータをメインコンピュータ４からＢＢＰ部３に送る。
次に、通信装置１は、メインコンピュータ４から送られたデータをＢＢＰ部３によりＯＦＤＭ変調する。
【００４７】
そして、通信装置１は、ＯＦＤＭ変調されたデータをＲＦ部２において伝送波にのせて送信する。
図１（ｂ）は、本実施形態の通信装置１のＢＢＰ部３の一部を模式的に示す図である。なお、図１（ｂ）において、図１（ａ）、図７、または図９に示す構成と同じ構成には同じ符号を付している。
【００４８】
図１（ｂ）に示すＢＢＰ部３は、ＲＡＭ７５、７７、及び７９とバタフライ演算手段としてのバタフライ演算器７６、７８、及び８０とビットリバーサル処理手段としてのビットリバーサル処理部７４とを備える高速逆フーリエ変換部７０と、ウィンドウファンクション処理部８５と、制御手段としての制御部６とを備えて構成されている。なお、高速逆フーリエ変換部７０の前段では、送信すべきデータ列に対して畳み込み符号化を行う処理や送信すべきデータ列の各データに対してビットの並び替えを行う処理などがあるがそれらの処理は後述の説明と関係がないためそれらの処理の説明を省略する。また、ウィンドウファンクション処理部８５の後段では、送信すべきデータ列をデジタルからアナログに変換する処理や送信すべきデータ列を示すＯＦＤＭ信号の周波数を中間周波数に変換する処理などがあるがそれらの処理は後述の説明と関係がないためそれらの処理の説明も省略する。
【００４９】
上記制御部６は、第３ステージ７３から出力されたデータ列がビットリバーサル処理部７４のＲＡＭ８２に書き込まれる際のＲＡＭ８２の「書込みアドレス」を制御すると共に、ＲＡＭ８２からガードインターバルが付加されたデータ列を読み出す際のＲＡＭ８２の「読出しアドレス」を制御する。
【００５０】
なお、第３ステージ７３のバタフライ演算器８０から出力されたデータ列は、ビットリバーサル処理部７４のＲＡＭ８２に書き込まれる際に並び替え処理（ビットリバーサル処理）が行われてＲＡＭ８２を構成する４つのＲＡＭ（ＲＡＭ（１）、ＲＡＭ（２）、ＲＡＭ（３）、ＲＡＭ（４））に書き込まれる。
【００５１】
図２は、制御部６の動作を説明するためのフローチャートである。
図２に示すように、ビットリバーサル処理部７４のＲＡＭ８２に６４サンプルのデータ列（第２のデータ列）が全て書き込まれると、始めに、ステップＳ１において、制御部６は、第２の記録手段としてのＲＡＭ（４）に書き込まれた１６サンプルのデータ列（第３のデータ列）を読み出す。例えば、制御部６は、ＲＡＭ（４）のアドレス番号０〜１５番に書き込まれた各サンプルをアドレス番号の小さい順に読み出していく。
【００５２】
次に、ステップＳ２において、制御部６は、第１の記録手段としてのＲＡＭ（１）〜（３）に書き込まれた合計４８サンプルのデータ列（第４のデータ列）を読み出す。例えば、制御部６は、ＲＡＭ（１）のアドレス番号０〜１５番に書き込まれた各サンプルをアドレス番号の小さい順に読み出していき、次に、ＲＡＭ（２）のアドレス番号０〜１５番に書き込まれた各サンプルをアドレス番号の小さい順に読み出していき、そして、ＲＡＭ（３）のアドレス番号０〜１５番に書き込まれた各サンプルをアドレス番号の小さい順に読み出していく。
【００５３】
最後に、ステップＳ３において、制御部６は、ＲＡＭ（４）に書き込まれた１６サンプルのデータ列を読み出す。例えば、制御部６は、ＲＡＭ（４）のアドレス番号０〜１５番に書き込まれた各サンプルをアドレス番号の小さい順に読み出していく。
【００５４】
これにより、高速逆フーリエ変換後の６４サンプルのデータ列の先頭にその６４サンプルのデータ列の末尾の１６サンプルのデータ列を付加することができる。
図３は、本実施形態のＢＢＰ部３において、ビットリバーサル処理及びガードインターバル付加に使用されるＲＡＭを示す図である。
【００５５】
図３に示すように、ビットリバーサル処理及びガードインターバル付加に使用されるＲＡＭは、ビットリバーサル処理部７４のＲＡＭ８２のみであり、その合計数は、上述したように、（ＲＡＭ（１）〜（４））×２セット×２セット＝１６となる。
【００５６】
図４は、ビットリバーサル処理部７４のＲＡＭ８２の書込みタイミングと読出しタイミングを示す図である。なお、図４の上の列は、ビットリバーサル処理部７４にシンボル１〜４（ここでの１シンボルは、６４サンプルのデータ列）が順次入力されるタイミングを示し、下の列は、ＲＡＭ８２のＡ、Ｂにシンボルが書き込まれるタイミングと読み出されるタイミングを示している。
【００５７】
図４に示すように、まず、シンボル１がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル１が書き込まれる。
次に、シンボル２がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡからガードインターバルが付加されたシンボル１（ここでの１シンボルは、８０サンプルのデータ列）が読み出され、ＲＡＭ８２のＢにシンボル２が書き込まれる。
【００５８】
次に、シンボル３がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル３が書き込まれ、ＲＡＭ８２のＢからガードインターバルが付加されたシンボル２（ここでの１シンボルは、８０サンプルのデータ列）が読み出される。
【００５９】
次に、シンボル４がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡからガードインターバルが付加されたシンボル３（ここでの１シンボルは、８０サンプルのデータ列）が読み出され、ＲＡＭ８２のＢにシンボル４が書き込まれる。
【００６０】
そして、次のシンボルがビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＢからガードインターバルが付加されたシンボル４（ここでの１シンボルは、８０サンプルのデータ列）が読み出される。
【００６１】
即ち、シンボルがＲＡＭ８２に書き込まれる際に、並び替え処理（ビットリバーサル処理）が行われ、シンボルがＲＡＭ８２から読み出される際にガードインターバルが付加される。
【００６２】
このように、１シンボルがビットリバーサル処理部７４に入出力されるとき、ビットリバーサル処理部７４のＲＡＭ８２でビットリバーサル処理とガードインターバル付加を同時に行っているので、ガードインターバル付加を高速に行うことができる。
【００６３】
すなわち、図１０に示すように、上記既存の通信装置のビットリバーサル処理部７４にシンボル１（６４サンプルのデータ列）が入力されてからガードインターバルが付加されたシンボル１（８０サンプルのデータ列）がガードインターバル付加部８３から出力されるまでにかかる時間は１シンボル２つ分の８μｓであるのに対して、図４に示すように、本実施形態の通信装置１のビットリバーサル処理部７４にシンボル１（６４サンプルのデータ列）が入力されてからビットリバーサル処理部７４からガードインターバルが付加されたシンボル１（８０サンプルのデータ列）が出力されるまでにかかる時間はシンボル１つ分の４μｓである。従って、本実施形態の通信装置１は、上記既存の通信装置と比べて、ガードインターバル付加に必要とする時間を４μｓ短縮することができる。
【００６４】
このように、始めに、ＲＡＭ（４）から１６サンプルのデータ列であるガードインターバルを読み出し、次に、ＲＡＭ（１）〜（３）から４８サンプルのデータ列を読出し、最後に、ＲＡＭ（４）から１６サンプルのデータ列を読み出すことにより、６４サンプルのデータ列の先頭にガードインターバルを付加しているので、ガードインターバルを付加するために６４サンプルのデータ列を一旦記録するＲＡＭが必要なくなる。すなわち、ＲＡＭ８２のＲＡＭ（１）〜（４）をビットリバーサル処理用のＲＡＭとガードインターバル付加用のＲＡＭとして共用することができるので、ＲＡＭ８４を省略することができ、その分ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００６５】
なお、上記特許文献２では、最終バタフライ演算モジュール１０Ｎの出力に対してビットリバーサル処理が行われた結果を出力バッファメモリ６０に書き込み、出力バッファメモリ６１からその内容（最終バタフライ演算モジュール１０Ｎの出力に対してビットリバーサル処理が行われた結果）にガードインターバルを付加して読み出す構成としているが、その内容に対してどのようにガードインターバルを付加しているのかが特定されていない。そのため、上記特許文献２では、出力バッファメモリ６０、６１内にその内容が記録される記録領域とガードインターバルが記録される記録領域の２つの記録領域が存在する構成、すなわち、本実施形態のＲＡＭ８２以外にガードインターバル記録用のＲＡＭが別に存在する構成が考えられる。一方、本実施形態では、ビットリバーサル処理部７４で使用されるＲＡＭ８２として、第３ステージ７３から出力される６４サンプルのデータ列だけを記録することが可能なＲＡＭ（１）〜（４）を使用し、さらに、ＲＡＭ（４）、ＲＡＭ（１）〜（３）、ＲＡＭ（４）の順番でデータを読み出す構成としている。そのため、本実施形態は、上記特許文献２と比べて、ガードインターバル記録用のＲＡＭを必要としない分ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００６６】
図５は、本発明の他の実施形態の通信装置のＢＢＰ部の一部を模式的に示す図である。なお、図５において、図１（ｂ）に示す構成と同じ構成には同じ符号を付している。
図５に示すように、ＢＢＰ部３は、高速逆フーリエ変換部７０と、ウィンドウファンクション処理部５０と、選択手段としての選択部５１と、制御手段としての選択制御部５２とを備えて構成されている。なお、高速逆フーリエ変換部７０の前段の処理は、図１（ｂ）のＢＢＰ部３と同様に、後述の説明では関係がないため説明を省略する。また、選択部５１の後段の処理の説明も省略する。
【００６７】
上記ウィンドウファンクション処理部５０は、第３ステージ７３からビットリバーサル処理部７４にデータ列が入力（記録）される際、ＲＡＭ８２のＲＡＭ（１）のアドレス番号０番に記録されるサンプル、すなわち、ガードインターバルが付加されていない６４サンプルのデータ列の先頭データを記録する第３の記録手段としてのレジスタ５３と、第３ステージ７３からビットリバーサル処理部７４にデータ列が入力（記録）される際、ＲＡＭ８２のＲＡＭ（４）のアドレス番号０番に記録されるサンプル、すなわち、ガードインターバルが付加された後の８０サンプルのデータ列の先頭データを記録する第４の記録手段としてのレジスタ５４と、レジスタ５３に記録される先頭データとレジスタ５４に記録される先頭データとの和の２分の１を演算する演算部５５と、演算部５５の演算結果であるロールオフデータを記録する第５の記録手段としてのレジスタ５６とを備えて構成されている。
【００６８】
上記選択部５１は、選択制御部５２から出力される制御信号Ｓに基づいて、ＲＡＭ８２のＲＡＭ（１）から読み出されるデータ、ＲＡＭ８２のＲＡＭ（２）から読み出されるデータ、ＲＡＭ８２のＲＡＭ（３）から読み出されるデータ、ＲＡＭ８２のＲＡＭ（４）から読み出されるデータ、または、レジスタ５６から読み出されるロールオフデータを選択し出力する。
【００６９】
上記選択制御部５２は、始めに、レジスタ５６から読み出されるロールオフデータを選択部５１に選択させ、次に、ＲＡＭ８２のＲＡＭ（４）から読み出される１６サンプルのデータ列のうち先頭データ以外の１５サンプルのデータ列を選択部５１に選択させ、次に、ＲＡＭ８２のＲＡＭ（１）〜（３）から読み出される合計４８サンプルのデータ列を選択部５１に選択させ、最後に、ＲＡＭ８２のＲＡＭ（４）から読み出される１６サンプルのデータ列を選択部５１に選択させるように制御信号Ｓを出力する。なお、ＲＡＭ（１）〜（４）から選択部５１に読み出される各データ列は、それぞれ、アドレス番号の小さい番号から順次読み出されるものとする。
【００７０】
これにより、選択部５１からガードインターバルが付加された８０サンプルのデータ列をシリアルに出力することができる。
図６は、ビットリバーサル処理部７４のＲＡＭ８２の書込みタイミングと読出しタイミングを示す図である。なお、図６の上の列は、ビットリバーサル処理部７４にシンボル１〜３（ここでの１シンボルは、６４サンプルのデータ列）が順次入力されるタイミングを示し、下の列は、ＲＡＭ８２のＡ、Ｂにシンボルが書き込まれるタイミングと読み出されるタイミングを示している。また、図６では、シンボル１にウィンドウファンクション処理を行うために必要なデータがレジスタ５３、５４、及び５６に書き込まれるものとする。
【００７１】
図６に示すように、まず、シンボル１がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル１が書き込まれる。このとき、ＲＡＭ８２のＡのＲＡＭ（１）のアドレス番号０番に書き込まれるデータがレジスタ５３に書き込まれる。
【００７２】
次に、シンボル２がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡからガードインターバルが付加されたシンボル１（ここでの１シンボルは、８０サンプルのデータ列）が読み出され、ＲＡＭ８２のＢにシンボル２が書き込まれる。このとき、ＲＡＭ８２のＢのＲＡＭ（４）のアドレス番号０番に書き込まれるデータがレジスタ５４に書き込まれると共に、レジスタ５３に書き込まれたデータとレジスタ５４に書き込まれたデータとの和の２分の１を示すロールオフデータがレジスタ５６に書き込まれる。
【００７３】
そして、シンボル３がビットリバーサル処理部７４に入力されるタイミングでは、ＲＡＭ８２のＡにシンボル３が書き込まれ、ＲＡＭ８２のＢからガードインターバルが付加されたシンボル２（ここでの１シンボルは、８０サンプルのデータ列）が読み出される。このとき、ガードインターバルが付加されたシンボル２の先頭データが選択部５１によりレジスタ５６から読み出されたロールオフデータに置き換えられて出力される。
【００７４】
このように、１シンボルがビットリバーサル処理部７４に入力されるとき、ビットリバーサル処理部７４のＲＡＭ８２でビットリバーサル処理とガードインターバル付加を同時に行っているので、ガードインターバル付加を高速に行うことができる。
【００７５】
また、選択部５１によってガードインターバルをデータ列に付加し、かつ、ガードインターバル付加後のデータ列の先頭データをレジスタ５６から読み出されたロールオフデータに置き換えているので、ガードインターバルをデータ列に付加するためにデータ列を一旦記録するＲＡＭが必要なくなると共に、ガードインターバル付加後のデータ列に対してウィンドウファンクション処理を行うためのカウンタが必要なくなる。これにより、ＯＦＤＭ信号を送信する機能を有する回路規模を小さくすることができ通信装置全体を小型化することができる。
【００７６】
なお、上記実施形態では、ビットリバーサル処理部７４のＲＡＭ８２のＲＡＭ（１）〜（３）に合計４８サンプルのデータ列が書き込まれる（記録される）際、その４８サンプルのデータ列の先頭データをレジスタ５３に記録する構成であるが、ビットリバーサル処理部７４のＲＡＭ８２のＲＡＭ（１）〜（３）から合計４８サンプルのデータ列が読み出される際、その４８サンプルのデータ列の先頭データをレジスタ５３に記録するように構成してもよい。
【００７７】
このように、レジスタ５３に記録される先頭データとして、ビットリバーサル処理部７４のＲＡＭ８２のＲＡＭ（１）〜（３）に書き込まれる４８サンプルのデータ列の先頭データまたはＲＡＭ８２のＲＡＭ（１）〜（３）から読み出される４８サンプルのデータ列の先頭データのどちらか一方を選ぶことができるので、通信装置１を構築する際の回路設計の自由度を向上させることができる。
【００７８】
また、上記実施形態では、レジスタ５３に記録されるデータとレジスタ５４に記録されるデータとの和の２分の１をロールオフデータとする構成であるが、レジスタ５３に記録されるデータの２分の１とレジスタ５４に記録されるデータの２分の１との和をロールオフデータとしてもよい。
【００７９】
このように、ロールオフデータは、レジスタ５３に記録される先頭データとレジスタ５４に記録される先頭データとの和の２分の１、または、レジスタ５３に記録される先頭データの２分の１とレジスタ５４に記録される先頭データの２分の１との和のどちらか一方で示すことができるので、通信装置１を構築する際の回路設計の自由度を向上させることができる。なお、先頭データの最下位ビットが「１」である場合、その先頭データを２分の１にすると、その先頭データの最下位ビットが「０」になるため、レジスタ５３に記録される先頭データとレジスタ５４に記録される先頭データとの和の２分の１をロールオフデータとする方が演算結果の誤差を小さくすることができる。
【図面の簡単な説明】
【００８０】
【図１】（ａ）は、本発明の実施形態の通信装置を模式的に示す図である。（ｂ）は、本実施形態の通信装置のＢＢＰ部の一部を模式的に示す図である。
【図２】制御部の動作を説明するためのフローチャートである。
【図３】本実施形態のＢＢＰ部において、ビットリバーサル処理及びガードインターバル付加に使用されるＲＡＭを示す図である。
【図４】ビットリバーサル処理部のＲＡＭの書込みタイミングと読出しタイミングを示す図である。
【図５】本発明の他の実施形態の通信装置のＢＢＰ部の一部を模式的に示す図である。
【図６】ビットリバーサル処理部のＲＡＭの書込みタイミングと読出しタイミングを示す図である。
【図７】高速逆フーリエ変換及びガードインターバル付加を行うための回路例を模式的に示す図である。
【図８】ビットリバーサル処理部及びガードインターバル付加部でそれぞれ使用されるＲＡＭを示す図である。
【図９】ビットリバーサル処理部及びガードインターバル付加部のそれぞれの動作概要を説明するための図である。
【図１０】ビットリバーサル処理部及びガードインターバル付加部でそれぞれ使用されるＲＡＭの書込みタイミングと読出しタイミングを示す図である。
【図１１】（ａ）は、ＯＦＤＭ信号を示す図である。（ｂ）は、ウィンドウファンクション処理を説明するための図である。
【符号の説明】
【００８１】
１      通信装置
２      ＲＦ部
３      ＢＢＰ部
４      メインコンピュータ
５      ＭＡＣ部
６      制御部
５０      ウィンドウファンクション処理部
５１      選択部
５２      選択制御部
５３      レジスタ
５４      レジスタ
５５      演算部
５６      レジスタ
７０      高速逆フーリエ変換部
７１      第１ステージ
７２      第２ステージ
７３      第３ステージ
７４      ビットリバーサル処理部
７５      ＲＡＭ
７６      バタフライ演算器
７７      ＲＡＭ
７８      バタフライ演算器
７９      ＲＡＭ
８０      バタフライ演算器
８２      ＲＡＭ
８３      ガードインターバル付加部
８４      ＲＡＭ
８５      ウィドウファンクション処理部
１１０    ＯＦＤＭ信号
１１１    ショートプリアンブル部
１１２    ロングプリアンブル部
１１３    シグナル部
１１４    データ部
【図１】
2006270855.tif 000003
【図２】
2006270855.tif 000004
【図３】
2006270855.tif 000005
【図４】
2006270855.tif 000006
【図５】
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【図６】
2006270855.tif 000008
【図７】
2006270855.tif 000009
【図８】
2006270855.tif 000010
【図９】
2006270855.tif 000011
【図１０】
2006270855.tif 000012
【図１１】
2006270855.tif 000013