(57)【要約】    【課題】      基板バイアス印加回路を必要とせず、簡易な方法で基板バイアス電圧を制御して高速動作と待機時の低消費電力化を同時に実現すること。    【解決手段】  ＳＯＩ構造で絶縁分離された絶縁分離層４を備えるＮｃｈＭＯＳトランジスタ１と、絶縁膜を用いて形成されるコンデンサとを有し、シリコン基板Ｂを薄くして基板容量を減らす構成とする。ＮｃｈＭＯＳトランジスタ１は、完全空乏型かそれに近い部分空乏型になるように絶縁分離領域５ａ、５ｂを備える。ＮｃｈＭＯＳトランジスタ１のゲート電極Ｇに接続されている電極６と、不純物拡散層７とは、コンデンサ２を介して接続される。ソース電極Ｓは電源端子３ａに、ゲート電極Ｇは内部信号ラインＳ１に、ドレイン電極Ｄは内部信号ラインＳ２にそれぞれ接続される。ＮｃｈＭＯＳトランジスタ１がＯＮ／ＯＦＦする時にコンデンサカップリングにより基板バイアス電圧を制御する。  【選択図】      図２
2006270027.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（シリコンオンインシュレータ）構造のシリコン基板に絶縁分離領域を形成し、
前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサとを有し、
前記コンデンサを介して、前記ＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されており、
前記ＭＩＳトランジスタのドレインがコレクタ、前記シリコン基板がベース、ソースがエミッタに相当するＢＪＴ（Bipolar Junction Transistor）を形成し、ソースに対するゲート電圧をＶＧＳ、前記ＭＩＳトランジスタのゲート容量をＣＧ、前記コンデンサ容量をＣＣ、寄生容量をＣＰ、前記ＢＪＴのクランプ電圧をＶＣ、ゲート電位が変化する直前のシリコン基板電位をＶＢ（Ｉ）とすると、ＶＢ（Ｉ）＋（ＣＧ＋ＣＣ）＊ＶＧＳ／（ＣＧ＋ＣＣ＋ＣＰ）＞ＶＣである
ことを特徴とする半導体装置。
【請求項２】
前記シリコン基板と同じ不純物を拡散してなる不純物拡散層の不純物濃度が、前記シリコン基板の不純物濃度より１０倍以上高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不純物拡散層が前記ＭＩＳトランジスタの周辺を囲むように配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ＭＩＳトランジスタがＮチャネルＭＩＳトランジスタであり、前記ＢＪＴがＮＰＮ型ＢＪＴであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＮチャネルＭＩＳトランジスタと、
前記ＮチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に基板電位制御用ＮチャネルＭＩＳトランジスタを追加し、前記ＮチャネルＭＩＳトランジスタのゲート電極と前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極とを接続し、
前記ＮチャネルＭＩＳトランジスタがＯＮした時、シリコン基板電位が前記ソースの電位と同電位となることを特徴とする半導体装置。
【請求項６】
前記シリコン基板上に形成された絶縁膜を用いて形成されたコンデンサを追加し、
前記コンデンサを介して、前記ＮチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ＮチャネルＭＩＳトランジスタを論理回路用ＮチャネルＭＩＳトランジスタとした場合、前記基板電位制御用ＮチャネルＭＩＳトランジスタの閾値電圧は、前記論理回路用ＮチャネルＭＩＳトランジスタの閾値電圧よりも高く設定されていることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
前記ＭＩＳトランジスタがＰチャネルＭＩＳトランジスタであり、前記ＢＪＴがＰＮＰ型ＢＪＴであることを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＰチャネルＭＩＳトランジスタと、
前記ＰチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に基板電位制御用ＰチャネルＭＩＳトランジスタを追加し、前記ＰチャネルＭＩＳトランジスタのゲート電極と前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極とを接続し、
前記ＰチャネルＭＩＳトランジスタがＯＮした時、シリコン基板電位が前記ソースの電位と同電位となることを特徴とする半導体装置。
【請求項１０】
前記シリコン基板上に形成された絶縁膜を用いて形成されたコンデンサを追加し、
前記コンデンサを介して、前記ＰチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ＰチャネルＭＩＳトランジスタを論理回路用ＰチャネルＭＩＳトランジスタとした場合、前記基板電位制御用ＰチャネルＭＩＳトランジスタの閾値電圧は、前記論理回路用ＰチャネルＭＩＳトランジスタの閾値電圧よりも低く設定されていることを特徴とする請求項９または請求項１０に記載の半導体装置。
【請求項１２】
前記コンデンサは、前記不純物拡散層と前記電極との間に形成された酸化膜によって構成されていることを特徴とする請求項１乃至請求項４、請求項６乃至請求項８、請求項１０または請求項１１のいずれかに記載の半導体装置。
【請求項１３】
前記コンデンサは、前記絶縁分離領域内に形成されたトレンチ内の金属と前記シリコン基板および／または前記不純物拡散層との間の容量によって構成されていることを特徴とする請求項１乃至請求項４、請求項６乃至請求項８、請求項１０または請求項１１のいずれかに記載の半導体装置。
【請求項１４】
前記コンデンサは、前記不純物拡散層と前記電極との間に形成された酸化膜によって構成された第１のコンデンサと、前記絶縁分離領域内に形成されたトレンチ内の金属と前記シリコン基板および／または前記不純物拡散層との間の容量によって構成された第２のコンデンサと、を有することを特徴とする請求項１乃至請求項４、請求項６乃至請求項８、請求項１０または請求項１１のいずれかに記載の半導体装置。
【請求項１５】
ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、
前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型である一または複数のＮチャネルＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサと、基板電位制御用ＮチャネルＭＩＳトランジスタとを有し、
前記一または複数のＮチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に前記基板電位制御用ＮチャネルＭＩＳトランジスタが接続され、
前記コンデンサを介して、前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続され、
前記コンデンサおよび前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極は、前記一または複数のＮチャネルＭＩＳトランジスタのゲート電極から分離されている、
ことを特徴とする半導体装置。
【請求項１６】
ＳＯＩ（シリコンオンインシュレータ）構造のシリコン基板に絶縁分離領域を形成し、
前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型である一または複数のＰチャネルＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサと、基板電位制御用ＰチャネルＭＩＳトランジスタとを有し、
前記一または複数のＰチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に前記基板電位制御用ＰチャネルＭＩＳトランジスタが接続され、
前記コンデンサを介して、前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続され、
前記コンデンサおよび前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極は、前記一または複数のＰチャネルＭＩＳトランジスタのゲート電極から分離されている
ことを特徴とする半導体装置。
【請求項１７】
請求項４記載の半導体装置および請求項８乃至請求項１１のいずれかに記載の半導体装置によって構成されていることを特徴とする相補形ＭＩＳ論理回路。
【請求項１８】
請求項５記載の半導体装置および請求項８乃至請求項１１のいずれかに記載の半導体装置によって構成されていることを特徴とする相補形ＭＩＳ論理回路。
【請求項１９】
請求項６記載の半導体装置および請求項８乃至請求項１１のいずれかに記載の半導体装置によって構成されていることを特徴とする相補形ＭＩＳ論理回路。
【請求項２０】
請求項７記載の半導体装置および請求項８乃至請求項１１のいずれかに記載の半導体装置によって構成されていることを特徴とする相補形ＭＩＳ論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンオンインシュレータ（ＳＯＩ）上に作成するＭＩＳ（Metal Insulator Semiconductor）構造の半導体装置に関し、特に、高速動作と低リーク電流の両方を実現するためのＭＯＳ（Metal Oxide Semiconductor）などの半導体装置およびその半導体装置によって構成される相補形ＭＩＳ論理回路に関する。
【背景技術】
【０００２】
従来より、ＭＯＳトランジスタ自体を高速化するためには、半導体素子を微細化してＭＯＳトランジスタのゲート長を短くすることに加え、閾値電圧を下げることが非常に有効であることが知られている。しかし、閾値電圧が下がるほどソースとドレイン間を流れる不要な電流であるサブスレッショルド・リーク電流が増大する傾向にある。そこで、このようなサブスレッショルド・リーク電流を増大させない対策を施した技術が種々報告されている。
【０００３】
例えば、スタンバイ時のみバックバイアス電圧をシリコン基板に印加して、ＭＯＳトランジスタの閾値電圧を上げることによって、サブスレッショルド・リーク電流を抑えたスタティックＲＡＭが知られている（例えば、特許文献１参照）。この技術によれば、アクセス時にはドライバ・トランジスタのバックバイアス電圧として接地電圧ＶＳＳ＝０Ｖを供給する。そして、ドライバ・トランジスタのスレッショルド電圧を例えば０.４Ｖとしたとき、スタンバイ状態時には、ドライバ・トランジスタのバックバイアス電圧として負電圧ＶＡＡ＝−２Ｖを供給し、ドライバ・トランジスタのスレッショルド電圧を例えば０.９Ｖとするようにしている。これによって、閾値電圧を０.４Ｖから０.９Ｖに上げることができるので、サブスレッショルド・リーク電流が増大することを抑えることができる。
【０００４】
また、ＮＭＯＳトランジスタを用いたパストランジスタロジックにおいて、ゲート信号と同相のバッファの出力信号によるコンデンサカップリングを利用して基板バイアス効果を引き起こす回路も知られている（例えば、特許文献２参照）。この技術によれば、ＮＭＯＳトランジスタを用いたパストランジスタロジックで構成される論理回路からの一対の出力信号をＣＭＯＳインバータでバッファリングする場合に、一方のＣＭＯＳインバータの出力端子と他方のＣＭＯＳインバータを構成するトランジスタのチャネル領域とを、シリコン基板を介してそれぞれコンデンサカップリングして、入力信号が変化した時点からの立ち上りレベル遷移が速いＣＭＯＳインバータの出力信号を他方のＣＮＯＳインバータ側のトランジスタのシリコン基板に印加している。このような基板バイアス効果により、トランジスタの駆動能力を向上させて他方のＣＭＯＳインバータの出力信号における立ち上りレベル遷移を速めるようにしている。
【０００５】
さらに、特許文献２の他の実施例では、ＮＭＯＳトランジスタを用いたパストランジスタロジックで構成される論理回路からの出力信号をＣＭＯＳインバータでバッファリングする場合に、そのインバータの出力信号から別のＣＭＯＳインバータを介して反転信号を作り、その信号と最初のＣＭＯＳインバータを構成するトランジスタのチャネル領域とをシリコン基板を介してコンデンサカップリングさせている。これによって、基板バイアス効果を引き起こすことができる。
【０００６】
また、フローティング状態の基板上に形成されたＭＯＳトランジスタのゲートと基板間のゲート容量を利用して、ＭＯＳトランジスタがＯＮする時に、基板電位がフォワードバイアス側に変動し、ＭＯＳトランジスタと並列に形成されるＢＪＴ（Bipolar Junction Transistor）がＯＮする電圧で安定するため、ＭＯＳトランジスタの閾値電圧が小さくなり、高駆動能力となる。その逆に、ＭＯＳトランジスタがＯＦＦする時に、基板電位がバックバイアス側に変動するため、ＭＯＳトランジスタの閾値電圧が大きくなることにより、低消費電力を実現する技術が開示されている（例えば、特許文献３参照）。
【特許文献１】特開平７−２１１０７９号公報
【特許文献２】特開平１１−３０７６５２号公報
【特許文献３】米国特許第６２１３８６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１記載のサブスレッショルド・リーク電流の抑制方法では、基板バイアスを印加するための回路が必要となるために、半導体装置が大きくなったりコストが高くなるという問題がある。また、特許文献２記載の技術では、パストランジスタロジックのように正相と逆相の一対の信号が必要であるため、信号回路が複雑になるという問題がある。また、特許文献２における他の実施例の技術では、１出力ごとにＣＭＯＳインバータを必要とするため、出力数が多くなると回路規模は大きくなってしまうという不具合がある。
【０００８】
さらに、特許文献３においては、トランジスタサイズが益々微細化されていくことにより、ゲート面積が減少し、フローティング状態の基板上のＭＯＳトランジスタのゲート容量が減少していく。さらに、電源電圧の低電圧化に伴い、ゲートに印加する電圧が低電圧化されていく。そのため、ＭＯＳトランジスタがＯＮするようにゲート電圧を印加する時、ゲート容量を介して変化する基板電位がＢＪＴのベースとエミッタにより構成されるダイオードのクランプ電圧ＶCを超えなくなる場合が発生し、基板電位が不安定になるという問題が発生する。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、基板バイアス印加回路を必要とせず、簡易な方法で基板バイアス電圧を制御することにより、ＭＯＳトランジスタがＯＮの時に基板電位が不安定な状態にならず、且つ高速動作と待機時の低消費電力化を同時に実現することができる半導体装置およびその半導体装置によって構成される相補形ＭＩＳ論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明の半導体装置は、ＳＯＩ（シリコンオンインシュレータ）構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサとを有し、前記コンデンサを介して、前記ＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されており、前記ＭＩＳトランジスタのドレインがコレクタ、前記シリコン基板がベース、ソースがエミッタに相当するＢＪＴ（Bipolar Junction Transistor）を形成し、ソースに対するゲート電圧をＶGS、前記ＭＩＳトランジスタのゲート容量をＣG、前記コンデンサ容量をＣC、寄生容量をＣP、前記ＢＪＴのクランプ電圧をＶC、ゲート電位が変化する直前のシリコン基板電位をＶB(I)とすると、ＶB(I)＋（ＣG＋ＣC）＊ＶGS／（ＣG＋ＣC＋ＣP）＞ＶCである構成を採る。
【００１１】
（２）本発明の半導体装置は、上記（１）の構成に加えて、前記シリコン基板と同じ不純物を拡散してなる不純物拡散層の不純物濃度が、前記シリコン基板の不純物濃度より１０倍以上高く設定されている構成を採る。
【００１２】
（３）本発明の半導体装置は、上記（１）または（２）の構成に加えて、前記不純物拡散層が前記ＭＩＳトランジスタの周辺を囲むように配置される構成を採る。
【００１３】
（４）本発明の半導体装置は、上記（１）から（３）のいずれかの構成に加えて、前記ＭＩＳトランジスタがＮチャネルＭＩＳトランジスタであり、前記ＢＪＴがＮＰＮ型ＢＪＴである構成を採る。
【００１４】
（５）本発明の半導体装置は、ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＮチャネルＭＩＳトランジスタと、前記ＮチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に基板電位制御用ＮチャネルＭＩＳトランジスタを追加し、前記ＮチャネルＭＩＳトランジスタのゲート電極と前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極とを接続し、前記ＮチャネルＭＩＳトランジスタがＯＮした時、シリコン基板電位が前記ソースの電位と同電位に設定されている構成を採る。
【００１５】
（６）本発明の半導体装置は、上記（５）の構成に加えて、前記シリコン基板上に形成された絶縁膜を用いて形成されたコンデンサを追加し、前記コンデンサを介して、前記ＮチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されている構成を採る。
【００１６】
（７）本発明の半導体装置は、上記（５）または（６）の構成に加えて、前記ＮチャネルＭＩＳトランジスタを論理回路用ＮチャネルＭＩＳトランジスタとした場合、前記基板電位制御用ＮチャネルＭＩＳトランジスタの閾値電圧は、前記論理回路用ＮチャネルＭＩＳトランジスタの閾値電圧よりも高く設定されている構成を採る。
【００１７】
（８）本発明の半導体装置は、上記（１）から（３）のいずれかの構成に加えて、前記ＭＩＳトランジスタがＰチャネルＭＩＳトランジスタであり、前記ＢＪＴがＰＮＰ型ＢＪＴである構成を採る。
【００１８】
（９）本発明の半導体装置は、ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型ＰチャネルＭＩＳトランジスタと、前記ＰチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に基板電位制御用ＰチャネルＭＩＳトランジスタを追加し、前記ＰチャネルＭＩＳトランジスタのゲート電極と前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極とを接続し、前記ＰチャネルＭＩＳトランジスタがＯＮした時、シリコン基板電位が前記ソースの電位と同電位に設定されている構成を採る。
【００１９】
（１０）本発明の半導体装置は、上記（９）の構成に加えて、前記シリコン基板上に形成された絶縁膜を用いて形成されたコンデンサを追加し、前記コンデンサを介して、前記ＰチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続されている構成を採る。
【００２０】
（１１）本発明の半導体装置は、上記（９）または（１０）の構成に加えて、前記ＰチャネルＭＩＳトランジスタを論理回路用ＰチャネルＭＩＳトランジスタとした場合、前記基板電位制御用ＰチャネルＭＩＳトランジスタの閾値電圧は、前記論理回路用ＰチャネルＭＩＳトランジスタの閾値電圧よりも低く設定されている構成を採る。
【００２１】
（１２）本発明の半導体装置は、上記（１）〜（４）、（６）〜（８）、（１０）、（１１）のいずれかの構成に加えて、前記コンデンサは、前記不純物拡散層と前記電極との間に形成された酸化膜によって構成されている構成を採る。
【００２２】
（１３）本発明の半導体装置は、上記（１）〜（４）、（６）〜（８）、（１０）、（１１）のいずれかの構成に加えて、前記コンデンサは、前記絶縁分離領域内に形成されたトレンチ内の金属と前記シリコン基板および／または前記不純物拡散層との間の容量によって構成されている構成を採る。
【００２３】
（１４）本発明の半導体装置は、上記（１）〜（４）、（６）〜（８）、（１０）、（１１）のいずれかの構成に加えて、前記コンデンサは、前記不純物拡散層と前記電極との間に形成された酸化膜によって構成された第１のコンデンサと、前記絶縁分離領域内に形成されたトレンチ内の金属と前記シリコン基板および／または前記不純物拡散層との間の容量によって構成された第２のコンデンサと、を有する構成を採る。
【００２４】
（１５）本発明の半導体装置は、ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型である一または複数のＮチャネルＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサと、基板電位制御用ＮチャネルＭＩＳトランジスタとを有し、前記一または複数のＮチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に前記基板電位制御用ＮチャネルＭＩＳトランジスタが接続され、前記コンデンサを介して、前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続され、前記コンデンサおよび前記基板電位制御用ＮチャネルＭＩＳトランジスタのゲート電極は、前記一または複数のＮチャネルＭＩＳトランジスタのゲート電極から分離されている構成を採る。
【００２５】
（１６）本発明の半導体装置は、ＳＯＩ構造のシリコン基板に絶縁分離領域を形成し、前記絶縁分離領域で囲まれ電気的に絶縁されたシリコン基板上に形成された完全空乏型またはそれに近い部分空乏型である一または複数のＰチャネルＭＩＳトランジスタと、絶縁膜を用いて形成されたコンデンサと、基板電位制御用ＰチャネルＭＩＳトランジスタとを有し、前記一または複数のＰチャネルＭＩＳトランジスタのソース電極と前記シリコン基板との間に前記基板電位制御用ＰチャネルＭＩＳトランジスタが接続され、前記コンデンサを介して、前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極に接続された電極と、前記シリコン基板内に形成され前記シリコン基板と同じ不純物を拡散してなる不純物拡散層とが接続され、前記コンデンサおよび前記基板電位制御用ＰチャネルＭＩＳトランジスタのゲート電極は、前記一または複数のＰチャネルＭＩＳトランジスタのゲート電極から分離されている構成を採る。
【００２６】
（１７）本発明の相補形ＭＩＳ論理回路は、上記（４）の半導体装置および上記（８）から（１１）のいずれかの半導体装置によって構成されている構成を採る。
【００２７】
（１８）本発明の相補形ＭＩＳ論理回路は、上記（５）の半導体装置および上記（８）から（１１）のいずれかの半導体装置によって構成されている構成を採る。
【００２８】
（１９）本発明の相補形ＭＩＳ論理回路は、上記（６）の半導体装置および上記（８）から（１１）のいずれかの半導体装置によって構成されている構成を採る。
【００２９】
（２０）本発明の相補形ＭＩＳ論理回路は、上記（７）の半導体装置および上記（８）から（１１）のいずれかの半導体装置によって構成されている構成を採る。
【００３０】
すなわち、本発明の半導体装置は、ＳＯＩ構造のシリコン基板を用いてＭＯＳトランジスタごとに絶縁分離し、さらにシリコン基板を薄くし、完全空乏型かそれに近い部分空乏型の状態にして絶縁分離されたシリコン基板の容量を減らしている。そして、前記ＭＯＳトランジスタに加え、ＭＯＳトランジスタのゲートを駆動する信号ラインと、シリコン基板と同じ不純物を拡散してなる不純物拡散層（以下単に「シリコン基板と同じ不純物拡散層」ともいう）間に、コンデンサを追加している。これによって、ゲート電極とシリコン基板間の容量が増加し、さらに、不純物拡散層を用いることにより基板電位制御をシリコン基板全体に広げることが出来る。したがって、ＭＯＳトランジスタがＯＮするようにゲート電圧が印加されると、ゲート電極とシリコン基板間の容量増加により、基板はＢＪＴのベースとエミッタにより構成されるダイオードのクランプ電圧以上に変動し易くなり、結果的に、基板電位は安定し、閾値電圧が小さくなる。ＭＯＳトランジスタがＯＦＦする時には、基板にバックバイアス電圧を発生させ、閾値電圧を大きくすることができる。
【００３１】
さらに、上記の構造に加え、上記不純物拡散層と電気的に接続されたソースと同じ不純物拡散層と、ＭＯＳトランジスタのソースとの間に、上記ＭＯＳトランジスタのゲート電極に接続されたゲートを持つ基板電位制御用ＭＯＳトランジスタを追加することもできる。これにより、ＭＯＳトランジスタがＯＮのときに、基板電位をＭＯＳトランジスタのソース電位と同じにすることができ、安定した基板電位とすることができる。同様に、ＭＯＳトランジスタがＯＦＦする時には、バックバイアス電圧を発生させ、閾値電圧を大きくすることができる。
【００３２】
また、基板電位制御用ＭＯＳトランジスタのゲート、および、シリコン基板と同じ不純物拡散層に接続された端子と反対側のコンデンサの端子を、待機制御信号に接続することもできる。これにより、待機制御信号を用いて、回路動作時には基板電位をソース電位と同じにし、待機時にはシリコン基板にバックバイアス電圧を発生させることができる。
【００３３】
上記の構造は、ＮｃｈＭＯＳトランジスタにもＰチャネル（以下「Ｐｃｈ」と表記する）ＭＯＳトランジスタにも適用することができる。また、コンデンサは、シリコン基板と同じ不純物拡散層の上に通常のゲートと同じ方法で酸化膜を形成し、その上にポリシリコンを形成する構造を採る。さらに、絶縁分離領域にトレンチを掘って金属を蒸着することにより、絶縁分離領域中の金属とシリコン基板および／またはシリコン基板と同じ不純物拡散層との間にコンデンサを形成することもできる。
【発明の効果】
【００３４】
本発明の半導体装置によれば、基板バイアス印加回路を必要とせず、コンデンサを利用した簡易な方法で、ＳＯＩ構造の基板バイアス電位をＭＯＳトランジスタがＯＮの時に不安定な状態にならないように制御しているので、高速動作と待機時の低消費電力とを同時に実現することが可能となる。
【００３５】
すなわち、ＭＯＳトランジスタ自体を高速化するためには、半導体装置を微細化してＭＯＳトランジスタのゲート長を短くすることに加え、閾値電圧を下げることが非常に有効であることが知られている。しかし、一般的に閾値電圧が下がれば下がるほど、ソースとドレイン間を流れる不要な電流であるサブスレッショルド・リーク電流が増大する傾向にある。ところが、本発明の半導体装置は、ＳＯＩ構造を用いてＭＯＳトランジスタごとに絶縁分離し、完全空乏型かそれに近い部分空乏型の状態にして絶縁分離されたシリコン基板の容量を減らしている。そして、ＭＯＳトランジスタのゲートを駆動する信号ラインと、シリコン基板と同じ不純物拡散層とをコンデンサを介して接続する構造を採っている。これによって、ＭＯＳトランジスタがＯＮ／ＯＦＦするときにコンデンサカップリングによって基板バイアス電圧を制御するので、ＭＯＳトランジスタの高速化と低消費電力とを実現することができる。
【発明を実施するための最良の形態】
【００３６】
本発明の半導体装置は、各々のＭＯＳトランジスタをＳＯＩ構造のシリコン基板に形成された絶縁分離領域により電気的に絶縁分離されたフローティング状態のシリコン基板上に形成する。これにより、ＭＯＳトランジスタのドレインがコレクタに相当し、シリコン基板がベースに相当し、ソースがエミッタに相当するＢＪＴ（Bipolar Junction Transistor）が自然に形成される。さらにシリコン基板を薄くし、完全空乏型またはそれに近い部分空乏型の状態にして、絶縁分離されたシリコン基板の容量を減らしている。そして、ＭＯＳトランジスタのゲート電極を駆動する信号ラインと、シリコン基板と同じ不純物拡散層とを、コンデンサを介して接続する構造にしている。これによって、ゲート電極と基板間の容量は、ＭＯＳトランジスタのゲート容量に加えて、シリコン基板と同じ不純物拡散層とのコンデンサによる容量分が追加される。したがって、ＮｃｈＭＯＳトランジスタの場合は、ゲート電圧をローからハイに変化させると、トランジスタはＯＦＦの状態からＯＮの状態に変化し、併せてコンデンサのカップリングにより基板電位を正電圧方向に押し上げるので、フォワードバイアス電圧が発生し、ＢＪＴのベースとエミッタにより構成されるダイオードのクランプ電圧ＶCより大きくすることが容易になるため、基板電位をＶCに安定させることができる。したがって、ＮｃｈＭＯＳトランジスタの閾値電圧が低くなり、トランジスタの駆動能力が高くなることになる。
【００３７】
また、ゲート電圧をハイからローに変化させるとトランジスタはＯＮの状態からＯＦＦの状態に変化し、併せてコンデンサのカップリングによるブートストラップ効果により基板電位を負電圧方向に押し下げるので、バックバイアス電圧が発生する。したがって、ＮｃｈＭＯＳトランジスタの閾値電圧が高くなり、ドレインとソース間のサブスレッショルド・リーク電流が減少することになる。
【００３８】
なお、本発明の半導体装置では、ＮｃｈＭＯＳトランジスタ、ＰｃｈＭＯＳトランジスタのいずれの場合にも適用することができる。
【００３９】
以下、図面を用いて、本発明における半導体装置の実施の形態の幾つかを詳細に説明する。なお、各実施の形態に用いる図面において、同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。また、以下の説明は、本発明の理解を容易にするための一実施の形態の説明であって、本発明の範囲を限定する趣旨ではない。
【００４０】
（実施の形態１）
図１は、本発明の実施の形態１に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図である。また、図２は、図１に示すＮｃｈＭＯＳ型半導体装置の模式的な断面図である。さらに、図３は、図１に示すＮｃｈＭＯＳ型半導体装置のマスク図面の一例を示す平面図である。まず、図１と図２を用いて、実施の形態１に対応するＮｃｈＭＯＳ型半導体装置の回路構成を説明する。
【００４１】
図１および図２に示すＮｃｈＭＯＳ型半導体装置は、ＳＯＩ構造で絶縁分離された絶縁分離層４を備えるシリコン基板に絶縁分離領域５ａ、５ｂを設けることにより電気的に絶縁分離されたフローティング状態のシリコン基板上に、完全空乏型か、または、それに近い部分空乏型のＮｃｈＭＯＳトランジスタ１と、絶縁膜を用いて形成されるコンデンサ２とを有し、シリコン基板Ｂを薄くして基板容量を減らすように構成されている。この構成により、自然にＮｃｈＭＯＳトランジスタ１のドレインがコレクタに相当し、シリコン基板がベースに相当し、ソースがエミッタに相当するＢＪＴが形成される。ＮｃｈＭＯＳトランジスタ１のゲート電極Ｇに接続されている電極（例えば、ポリシリコン）６と、シリコン基板（Ｐ-）Ｂと同じ不純物（Ｐ）を拡散してなる不純物拡散層（例えば、Ｐ+拡散層）７とは、絶縁膜を用いて形成されるコンデンサ２を介して接続されている。また、ＮｃｈＭＯＳトランジスタ１のソース電極Ｓは電源端子３ａに接続され、ゲート電極Ｇは内部信号ラインＳ１に、ドレイン電極Ｄは内部信号ラインＳ２に接続されている。
【００４２】
また、図３に示す実施の形態１のＮｃｈＭＯＳ型半導体装置のマスク図面の一例から分かるように、ＮｃｈＭＯＳトランジスタ１として無駄になっている部分を有効に利用することにより図１に示すコンデンサ２を構成できるので、チップ面積の増大は比較的小さい。例えば、図３において、ポリシリコン（電極）６とＰ+拡散層（不純物拡散層）７との間に酸化膜を形成することによってコンデンサ２を構成することができる。
【００４３】
Ｐ+拡散層７の不純物濃度は、シリコン基板（Ｐ-）の不純物濃度の１０倍以上が望ましい。例えば、ＰｃｈＭＯＳトランジスタのソース、ドレイン拡散の不純物濃度を利用しても良い。不純物濃度に比例して拡散抵抗値は減少する。また、Ｐ+拡散層７をＮｃｈＭＯＳトランジスタ１の周囲に配置する等により、基板電位制御をシリコン基板全体に広げることができる。
【００４４】
次に、本発明の実施の形態１におけるＮｃｈＭＯＳ型半導体装置の動作について説明する。図１３は、ゲート電圧と基板電位の時間による変化を示す図である。図１に示すＮｃｈＭＯＳトランジスタ１の場合は、ゲート電極Ｇの電圧をローからハイに変化させると、ＮｃｈＭＯＳトランジスタ１はＯＦＦの状態からＯＮの状態に変化し、併せてコンデンサ２のカップリングにより基板電位は正電圧方向に押し上げられるので、正の基板電位に変動する。ここで、ＮｃｈＭＯＳトランジスタ１のゲート容量をＣGとし、コンデンサ２の容量をＣCとし、基板の寄生容量をＣPとし、ゲート電圧をＶGSとし、ＭＯＳトランジスタがＯＮの時のＢＪＴのクランプ電圧をＶCとし、ＭＯＳトランジスタがＯＮになった時の基板電位をＶB(ON)とすると、この時の基板電位は以下の式（１）で表される。
【数１】
2006270027.tif 000003
ＮｃｈＭＯＳトランジスタがＯＮの時に、基板電位ＶB(ON)がＢＪＴのベースとエミッタにより構成されるダイオードのクランプ電圧ＶCを越えた時は、基板電位はクランプ電圧ＶCに安定する。したがって、基板電位ＶB(ON)はクランプ電圧ＶCを越える必要がある。
【００４５】
したがって、ＮｃｈＭＯＳトランジスタ１には順方向に基板電位が発生するため閾値電圧が低くなり、ＮｃｈＭＯＳトランジスタ１の駆動能力が高くなる。
【００４６】
また、ゲート電極Ｇの電圧をハイからローに変化させると、ＮｃｈＭＯＳトランジスタ１はＯＮの状態からＯＦＦの状態に変化し、併せてコンデンサ２のカップリングによるブートストラップ効果により基板電位は負電圧方向に押し下げられるので、負の基板電位に変動する。ここで、ＭＯＳトランジスタがＯＦＦになった時の基板電位をＶB(OFF)とすると、この時の基板電位は以下の式（２）で表される。
【数２】
2006270027.tif 000004
基板電位は、一旦ＶB(OFF)に変化するが、時間が経つと寄生ダイオードのリーク電流により電位が徐々に変動するが、時間が短ければ、電位変動は無視できる。すなわち、ＮｃｈＭＯＳトランジスタ１には逆方向に基板電位が発生するため閾値電圧が高くなり、ドレイン電極Ｄとソース電極Ｓ間のサブスレッショルド・リーク電流が減少することになる。
【００４７】
図１に示すコンデンサ２を図２の構成で説明すると、シリコン基板Ｂ（Ｐ-）と同じ不純物拡散層７（Ｐ+）上に酸化膜を形成し、その上にポリシリコンなどの導電体（電極）を形成させることにより、図１に示すコンデンサ２を構成することができる。図３で説明すると、不純物拡散層であるＰ+拡散層７の上に酸化膜を形成し、その上にポリシリコン６などの導電体（電極）を形成させることにより、図１に示すコンデンサ２を構成することができる。
【００４８】
図４は、図１に示すＮｃｈＭＯＳ半導体装置の別の形態の断面図である。すなわち、図４に示すように、絶縁分離領域５ｂに接するシリコン基板部分にシリコン基板と同じ不純物拡散層７を形成し、その絶縁分離領域５ｂ内にトレンチを掘り、そのトレンチ内に金属８ａ、８ｂを形成する。これにより、トレンチ内の金属８ａとシリコン基板Ｂおよびこのシリコン基板Ｂと同じ不純物拡散層７との間にそれぞれ図１に示すコンデンサ２を形成することができる。図４の場合は、図２に示す酸化膜を利用したコンデンサ２と、図４に示すトレンチ内の金属８ａとシリコン基板Ｂおよびこのシリコン基板Ｂと同じ不純物拡散層７との間にそれぞれ形成したコンデンサとを併用した構造を示している。これにより、チップ面積をさらに縮小することができる。
【００４９】
（実施の形態２）
図５は、本発明の実施の形態２に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図である。また、図６は、図５に示すＮｃｈＭＯＳ型半導体装置の模式的な断面図である。なお、このＮｃｈＭＯＳ型半導体装置は、実施の形態１で説明した図１および図２に示すＮｃｈＭＯＳ型半導体装置と同様の構成を有しているので、重複する説明は省略する。図５に示す実施の形態２は、図１に示す実施の形態１のＮｃｈＭＯＳトランジスタ１を論理回路用ＮｃｈＭＯＳトランジスタ９とし、この論理回路用ＮｃｈＭＯＳトランジスタ９のソース電極Ｓとシリコン基板Ｂ間に基板電位制御用ＮｃｈＭＯＳトランジスタ１０を追加して、論理回路用ＮｃｈＭＯＳトランジスタ９と基板電位制御用ＮｃｈＭＯＳトランジスタ１０の各ゲート電極Ｇを互いに接続した構成となっている。
【００５０】
図１４は、ゲート電圧と基板電位の時間による変化を示す図である。このような構成により、論理回路用ＮｃｈＭＯＳトランジスタ９がＯＮ状態のとき、シリコン基板Ｂと論理回路用ＮｃｈＭＯＳトランジスタ９のソース電極Ｓとが同電位になるため、安定した基板電位が得られるようになる。論理回路用ＮｃｈＭＯＳトランジスタ９がＯＮの状態からＯＦＦの状態に変化する時、容量カップリングにより基板電位は負電圧方向に、基板電位制御用ＮｃｈＭＯＳトランジスタの閾値電圧まで押し下げられるが、時間が経つと寄生ダイオードのリーク電流により電位が徐々に変動する。しかし、時間が短ければ、電位変動は無視できる。このとき、論理回路用ＮｃｈＭＯＳトランジスタ９の閾値電圧を低くし（つまり、負の電圧または正の小さな電圧にし）、基板電位制御用ＮｃｈＭＯＳトランジスタ１０の閾値電圧を高く（つまり、正の大きな電圧に）設定することが望ましい。これは、基板電位制御用ＮｃｈＭＯＳトランジスタ１０の閾値電圧までしかシリコン基板Ｂを負電圧方向に押し下げる効果がでないからである。すなわち、基板電位制御用ＮｃｈＭＯＳトランジスタ１０の閾値電圧が低いと、基板バイアス効果が小さくなり、論理回路用ＮｃｈＭＯＳトランジスタ９のソース電極Ｓとシリコン基板Ｂとの電位差が小さくなる。
【００５１】
（実施の形態３）
実施の形態３では、ＰｃｈＭＯＳ型半導体装置について説明する。図７は、本発明の実施の形態３に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図である。基本的な回路構成は、図１に示すＮｃｈＭＯＳ型半導体装置をＰｃｈＭＯＳ型半導体装置に変更した以外は全く同じである。図７に示すＰｃｈＭＯＳトランジスタ１１の場合、ゲート電極Ｇの電圧をハイからローに変化させると、ＰｃｈＭＯＳトランジスタ１１はＯＦＦの状態からＯＮの状態に変化し、併せてコンデンサ１２のカップリングにより基板電位を負電圧方向に押し下げるので、負の基板電位が発生する。基板電位の関係式は極性が変わるだけで、実施の形態１の式（１）と同じである。ゲート電極Ｇの電圧をローからハイに変化させると、ＰｃｈＭＯＳトランジスタ１１はＯＮの状態からＯＦＦの状態に変化し、併せてコンデンサ１２のカップリングによるブートストラップ効果により基板電位を正電圧方向に押し上げるので、正の基板電位が発生する。基板電位の関係式は極性が変わるだけで、実施の形態１の式（２）と同じである。従って、ＰｃｈＭＯＳトランジスタ１１の閾値電圧が低く（つまり、負の大きな値に）なり、ドレイン電極Ｄとソース電極Ｓ間のサブスレッショルド・リーク電流が減少することになる。
【００５２】
（実施の形態４）
実施の形態４では、図５の実施の形態２がＮｃｈＭＯＳ型半導体装置であるのに対し、ＰｃｈＭＯＳ型半導体装置を用いた場合の例を説明する。図８は、本発明の実施の形態４に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図である。基本的な回路構成は、ＰｃｈＭＯＳ型とＮｃｈＭＯＳ型が違う以外は全く同じであり、論理回路用ＰｃｈＭＯＳトランジスタ１３がＯＮ状態のとき、シリコン基板Ｂと論理回路用ＰｃｈＭＯＳトランジスタ１３のソースＤとが同電位となるため、安定した基板電位が得られるようになる。論理回路用ＰｃｈＭＯＳトランジスタ１３がＯＮの状態からＯＦＦの状態に変化する時、容量カップリングにより基板電位は正電圧方向に、基板電位制御用ＮｃｈＭＯＳトランジスタの閾値電圧まで押し上げられるため、論理回路用ＰｃｈＭＯＳトランジスタ１３の閾値電圧を高くし（つまり、正の電圧または負の小さな電圧とし）、基板電位制御用ＰｃｈＭＯＳトランジスタ１４の閾値電圧を低く（つまり、負の大きな電圧に）設定することが望ましい。
【００５３】
（実施の形態５）
図９は、本発明の実施の形態５に係る半導体装置の構成を示す回路図である。すなわち、図９に示す実施の形態５の半導体装置は、図１に示す実施の形態１のＮｃｈＭＯＳ半導体装置と図７に示す実施の形態３のＰｃｈＭＯＳ半導体装置を２組組み合わせて作成した２入力のＮＡＮＤ回路の構成例を示している。具体的には、図９に示す実施の形態５の半導体装置は、ＮｃｈＭＯＳトランジスタ１ａ、１ｂとＰｃｈＭＯＳトランジスタ１１ａ、１１ｂの組合せによって２入力のＮＡＮＤ回路が構成されている。このように構成することによって、ＭＯＳトランジスタごとに基板電位を制御することにより閾値電圧が変化するので、低消費電力に対応した論理回路を構成することができる。なお、他の論理回路も図９に示す２入力のＮＡＮＤ回路と同様に構成することができる。
【００５４】
（実施の形態６）
図１０は、本発明の実施の形態６に係る半導体装置の構成を示す回路図である。すなわち、図１０に示す実施の形態６の半導体装置は、図５に示す実施の形態２のＮｃｈＭＯＳ半導体装置と図８に示す実施の形態４のＰｃｈＭＯＳ半導体装置を２組組み合わせて作成した２入力のＮＡＮＤ回路の構成例を示している。具体的には、図１０に示す実施の形態６の半導体装置は、ＮｃｈＭＯＳトランジスタＸＸａ、ＸＸｂとＰｃｈＭＯＳトランジスタＹＹａ、ＹＹｂの組合せによって２入力のＮＡＮＤ回路が構成されている。このように構成することによって、ＭＯＳトランジスタごとに基板電位を制御することにより閾値電圧が変化するので、低消費電力に対応した論理回路を構成することができる。なお、他の論理回路も図１２に示す２入力のＮＡＮＤ回路と同様に構成することができる。
【００５５】
（実施の形態７）
図１１は、本発明の実施の形態７に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図である。すなわち、図１１は、図５に示す実施の形態２のＮｃｈＭＯＳ半導体装置において、基板電位制御用ＮｃｈＭＯＳトランジスタ１０のゲート電極Ｇとコンデンサ２を論理回路用ＮｃｈＭＯＳトランジスタ９ａのゲート電極Ｇから分離して待機制御信号ラインＳ３に接続させ、さらに、別の論理回路用ＮｃｈＭＯＳトランジスタ９ｂを追加した図である。論理回路用ＮｃｈＭＯＳトランジスタ９ａ、９ｂはさらに複数個組み合わされて論理回路を構成する。
【００５６】
図１１に示す実施の形態７の場合は、待機制御信号ラインＳ３を用いて基板電位制御を行う。すなわち、動作状態のときには待機制御信号ラインＳ３をハイにし、基板電圧を電源端子３ａと同電位にする。また、待機状態のときには待機制御信号ラインＳ３をローにし、コンデンサ２を利用してシリコン基板Ｂに負電圧の基板バイアス電圧を発生するようにする。この場合においても、論理回路用ＮｃｈＭＯＳトランジスタ９ａ、９ｂの閾値電圧を低くして（つまり、負の電圧または正の小さな電圧にして）、基板電位制御用ＮｃｈＭＯＳトランジスタ１０の閾値電圧を高く（つまり、正の大きな電圧に）設定することが望ましい。
【００５７】
（実施の形態８）
図１２は、本発明の実施の形態８に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図である。図１２に示す実施の形態８は、図１１に示す実施の形態７がＮｃｈＭＯＳ型半導体装置であるのに対して、ＰｃｈＭＯＳ型半導体装置にした場合である。基本的な回路構成は、ＰｃｈＭＯＳ型とＮｃｈＭＯＳ型が違う以外は全く同じである。さらに、図１１の実施の形態７と図１２の実施の形態８を併用することにより、待機時にシリコン基板にバックバイアス電圧を発生させ、論理回路用ＮｃｈＭＯＳトランジスタの閾値電圧を高く（つまり、正の大きな電圧に）し、論理回路用ＰｃｈＭＯＳトランジスタの閾値電圧を低く（つまり、負の大きな電圧に）することができるので、電源リークを減少させることが可能となる。
【産業上の利用可能性】
【００５８】
以上説明したように、本発明に係る半導体装置は、基板バイアス電圧の印加回路を必要とせず、各々のＭＯＳトランジスタをＳＯＩ構造で絶縁分離し、完全空乏型かそれに近い部分空乏型の状態にして基板の容量を減らし、ＭＯＳトランジスタのゲートを駆動する信号ラインと、基板と同じ不純物拡散層とを、コンデンサを介して接続することにより、基板バイアス電圧を制御することができるので、容易に高速動作と待機時の低消費電力を同時に実現できる半導体集積回路などを製造することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図
【図２】図１に示すＮｃｈＭＯＳ型半導体装置の模式的な断面図
【図３】図１に示すＮｃｈＭＯＳ型半導体装置のマスク図面の一例を示す平面図
【図４】図１に示すＮｃｈＭＯＳ半導体装置の別の形態の断面図
【図５】本発明の実施の形態２に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図
【図６】図５に示すＮｃｈＭＯＳ型半導体装置の模式的な断面図
【図７】本発明の実施の形態３に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図
【図８】本発明の実施の形態４に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図
【図９】本発明の実施の形態５に係る半導体装置の構成を示す回路図
【図１０】本発明の実施の形態６に係る半導体装置の構成を示す回路図
【図１１】本発明の実施の形態７に係るＮｃｈＭＯＳ型半導体装置の構成を示す回路図
【図１２】本発明の実施の形態８に係るＰｃｈＭＯＳ型半導体装置の構成を示す回路図
【図１３】本発明の実施の形態１におけるゲート電圧と基板電位の時間による変化を示す図
【図１４】本発明の実施の形態２におけるゲート電圧と基板電位の時間による変化を示す図
【符号の説明】
【００６０】
１、１ａ、１ｂ  ＮｃｈＭＯＳトランジスタ
２、１２  コンデンサ
３ａ、３ｂ  電源端子
４  絶縁分離層
５ａ、５ｂ  絶縁分離領域
６  電極（ポリシリコン）
７  不純物拡散層（Ｐ+拡散層）
８ａ、８ｂ  金属
９、９ａ、９ｂ、１３、１３ａ、１３ｂ  論理回路用ＮｃｈＭＯＳトランジスタ
１０、１４  基板電位制御用ＮｃｈＭＯＳトランジスタ
１１、１１ａ、１１ｂ  ＰｃｈＭＯＳトランジスタ
【図１】
2006270027.tif 000005
【図２】
2006270027.tif 000006
【図３】
2006270027.tif 000007
【図４】
2006270027.tif 000008
【図５】
2006270027.tif 000009
【図６】
2006270027.tif 000010
【図７】
2006270027.tif 000011
【図８】
2006270027.tif 000012
【図９】
2006270027.tif 000013
【図１０】
2006270027.tif 000014
【図１１】
2006270027.tif 000015
【図１２】
2006270027.tif 000016
【図１３】
2006270027.tif 000017
【図１４】
2006270027.tif 000018