(57)【要約】【課題】      効率のよいバーインテストを実施可能なフラッシュＥＥＰＲＯＭを内蔵する半導体集積回路、及び、そのバーインテスト方法の提供。【解決手段】    モード選択部４０からの制御信号Ｃ２のレベルを変えることによって、機能部１０の動作モードを通常モードから、テスト用の命令コードを格納したＲＯＭ３０からデータを読み出すテストモードに切り替える。そして、テストモード下で、前記第１の制御信号Ｃ１のレベルを変えることによって、第１の選択回路１２の出力先及びプログラムカウンタ１１の動作を切り替え、フラッシュＥＥＰＲＯＭ２０を活性化する第１のバーインモードと機能部１０を活性化する第２のバーインモードとを交互に実行する。【選択図】    図１
2006313090.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリと、テスト用の命令コードを格納した第２のメモリと、機能部と、を備えた半導体集積回路であって、
バーインテストを行うバーインテストモードを選択可能であって、前記バーインテストモード選択時に所定の制御信号を出力するモード選択部を備え、
前記モード選択部から制御信号に従って、所定の試験用データが書き込まれた前記第１のメモリの読み出し動作を行う第１のバーインテストと、前記第２のメモリの命令コードを読み出して実行し前記機能部を動作させる第２のバーインテストとを互いに独立して実行可能としたこと、
を特徴とする半導体集積回路。
【請求項２】
前記第１のメモリは、電気的に書き換え可能な不揮発性メモリであること、
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記モード選択部が、前記第１のメモリに格納された内容を読み出して実行する通常モード選択時に第１の制御信号を第１のレベルで出力し、前記バーインテストモード選択時に前記第１の制御信号を第２のレベルで出力するとともに第２の制御信号を出力し、
前記機能部が、前記第２のレベルの第１の制御信号が入力された状態で、前記第２の制御信号のレベルを切り替えることによって、前記第１のバーインテストと、前記第２のバーインテストとを交互に切り替えて実行すること、
を特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記機能部は、前記第２の制御信号のレベルによって第１のメモリの内容の出力先を切り替える第１の選択回路と、前記第１の制御信号のレベルによって入力元を前記第１の選択回路と前記第２のメモリのいずれかに切り替えて命令レジスタに出力する第２の選択回路と、を有し、
前記第１の制御信号によって、前記第１のメモリに格納された内容を読み出して実行する通常モードと、バーインテストモードとを切り替え可能であり、更に、前記バーインテストモード時に、前記第２の制御信号のレベルに応じて、前記第１のバーインテストと、前記第２のバーインテストを切り替え可能に構成されること、
を特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記機能部は、前記第１の制御信号によって切り替え動作するプログラムカウンタを備え、
前記プログラムカウンタは、前記第１のバーインテストでは、前記第１のメモリの全領域を走査するためのアドレスを順次生成し、前記第２のバーインテストでは、前記第２のメモリに格納されたテスト用の命令コードに従って動作すること、
を特徴とする請求項３又は４に記載の半導体集積回路。
【請求項６】
前記機能部は、所定周期でレベルが入れ替わるリセット信号入力端子と接続され、前記第１の制御信号として、前記リセット信号入力端子から入力されるリセット信号を使用すること、
を特徴とする請求項３乃至５いずれか一に記載の半導体集積回路。
【請求項７】
更に、アドレス生成回路を備え、
モード選択部が、前記第１のメモリに格納された内容を読み出して実行する通常モード選択時に制御信号を第１のレベルで出力し、前記バーインテストモード選択時に前記制御信号を第２のレベルで出力し、
前記モード選択部から前記第２のレベルの制御信号が入力された状態で、前記機能部が、前記第２のメモリの命令コードを読み出して実行するとともに、前記アドレス生成回路が前記第１のメモリに読み出しアドレスを入力することによって、
前記第１のバーインテストと、前記第２のバーインテストとを並行して実行すること、
を特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記機能部は、前記制御信号のレベルによって第１のメモリの内容の出力先を切り替える第１の選択回路と、前記制御信号のレベルによって入力元を前記第１の選択回路と前記第２のメモリのいずれかに切り替えて命令レジスタに出力する第２の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第１のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第３の選択回路と接続され、
前記制御信号によって、前記第１のメモリに格納された内容を読み出して実行する通常モードと、前記第１のバーインテストと、前記第２のバーインテストとを並行して実行するバーインテストモードとを切り替え可能に構成されること、
を特徴とする請求項７に記載の半導体集積回路。
【請求項９】
第１のメモリと、テスト用の命令コードを格納した第２のメモリと、機能部と、入力信号によってバーインテストを行うバーインテストモードを選択可能なモード選択部と、を備える半導体集積回路のバーインテスト方法であって、
前記第１のメモリに所定の試験用データを書き込むステップと、
前記モード選択部が、前記バーインテストモード選択時に所定の制御信号を出力し、バーインテストモードへの移行を指令するステップと、
前記バーインテストモード下で、前記試験用データを書き込んだ状態に保持した前記第１のメモリの読み出し動作を行う第１のバーインテストと、前記第２のメモリの命令コードを読み出して実行し前記機能部を動作させる第２のバーインテストとを互いに独立して実行するステップと、を含むこと、
を特徴とする半導体集積回路のバーインテスト方法。
【請求項１０】
前記第１のメモリは、電気的に書き換え可能な不揮発性メモリであること、
を特徴とする請求項９に記載の半導体集積回路のバーインテスト方法。
【請求項１１】
前記モード選択部は、制御信号として第１、第２の制御信号を出力し、
前記第２のレベルの第１の制御信号が入力された状態で、前記機能部がバーインテストモードに移行し、
前記バーインテストモード下で、前記モード選択部が、前記第２の制御信号のレベルを所定の時間間隔で変更することによって、前記第１のバーインテストと前記第２のバーインテストを交互に実行すること、
を特徴とする請求項９又は１０に記載の半導体集積回路のバーインテスト方法。
【請求項１２】
前記機能部は、前記第２の制御信号のレベルによって第１のメモリの内容の出力先を切り替える第１の選択回路と、前記第１の制御信号のレベルによって入力元を前記第１の選択回路と前記第２のメモリのいずれかに切り替えて命令レジスタに出力する第２の選択回路と、を有し、
前記モード選択部は、前記第１の制御信号によって前記第２の選択回路を動作させ、前記命令レジスタへの入力元を前記第１の選択回路から前記第２のメモリに切り替えさせた状態で、前記第２の制御信号によって前記第１の選択回路を動作させ、第１のメモリの内容の出力先を切り替えることによって、
前記第１のバーインテストと前記第２のバーインテストを交互に実行すること、
を特徴とする請求項１０に記載の半導体集積回路のバーインテスト方法。
【請求項１３】
前記機能部は、前記第１の制御信号によって切り替え動作するプログラムカウンタを備え、
前記第１のバーインテストでは、前記プログラムカウンタが前記第１のメモリの全領域を走査するためのアドレスを順次生成し、前記第２のバーインテストでは、前記プログラムカウンタは前記第２のメモリに格納されたテスト用の命令コードに従って動作すること、
を特徴とする請求項１０又は１１に記載の半導体集積回路のバーインテスト方法。
【請求項１４】
前記機能部は、所定周期でレベルが入れ替わるリセット信号入力端子と接続され、
前記第１の制御信号のレベルを、前記リセット信号入力端子から入力されるリセット信号の周期で変更すること、
を特徴とする請求項１０乃至１２いずれか一に記載の半導体集積回路のバーインテスト方法。
【請求項１５】
前記半導体集積回路は、更に、アドレス生成回路を備え、
前記バーインテストモード下で、前記モード選択部から前記制御信号を受信した機能部が前記第２のメモリに格納されたテスト用の命令コードを命令レジスタに出力するとともに、前記アドレス生成回路が前記第１のメモリに読み出しアドレスを入力することによって、バーインテストを実行するステップと、を含むこと、
を特徴とする請求項９に記載の半導体集積回路のバーインテスト方法。
【請求項１６】
前記機能部は、前記制御信号のレベルによって第１のメモリの内容の出力先を切り替える第１の選択回路と、前記制御信号のレベルによって入力元を前記第１の選択回路と前記第２のメモリのいずれかに切り替えて命令レジスタに出力する第２の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第１のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第３の選択回路と接続され、
前記モード選択部は、前記制御信号によって前記各選択回路を動作させ、前記命令レジスタへの入力元を前記第１の選択回路から前記第２のメモリに切り替えさせるとともに、前記アドレス生成回路によってアドレッシングされる第１のメモリの内容の出力先を切り替えることによって、
前記第１のバーインテストと、前記第２のバーインテストとを並行して実行すること、
を特徴とする請求項１４に記載の半導体集積回路のバーインテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのバーインテスト方法に関し、特に、バーインテスト用のテストＲＯＭ等を内蔵した半導体集積回路及びそのバーインテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路の信頼性を確保するために、製品を過酷な環境に置いて動作させるバーインテストが行われる。このバーインテストにおいては、有限な時間の下で、いわゆるトグル率、ストレスカバレッジを向上させることが課題となっている。例えば、特開２００２−３４０９８８号公報には、内蔵ＲＯＭにテスト用の命令コード（プログラム）を格納した擬似ダイナミックバーイン方式と、スキャンによる活性化を併用し、機能部（同公報では動作部）をより高いトグル率にて活性化する方法が紹介されている。
【０００３】
また、半導体集積回路にいわゆるフラッシュＥＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリが含まれる場合は、マトリクス状に配置されるメモリセルに対して、チェッカー、チェッカーバーといわれる”０”と”１”とが市松模様状に並んだデータ保持試験用データを保持させた状態にしてストレスを加える（ワード線、ビット線、及び、センスアンプの活性化による所定メモリセルの読み出し）ことにより、欠陥箇所を介したチャージロス／チャージゲインを発生させて、不具合箇所を効率よく検出できることが知られている。
【０００４】
【特許文献１】特開２００２−３４０９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、フラッシュメモリを内蔵した半導体集積回路の場合、上記内蔵ＲＯＭに代えてフラッシュメモリを利用したバーインテストを実行できそうであるが、上述した機能部に対するストレスの印加とフラッシュメモリに対するストレスの印加は異なるロジックで行われるものであるため、フラッシュメモリに保持させたデータ保持試験用データでは機能部全体を活性化させることは不可能といってよく、また逆に、フラッシュメモリ側にテスト用の命令コードを格納した場合には、フラッシュメモリにデータ保持試験用データでない非均一なデータが配置された部分が生じてしまう。
【０００６】
そこで、上記した半導体集積回路の場合においても、冒頭に述べた内蔵ＲＯＭ等の命令コードの格納手段を置くことで、バーインテストにおいて機能部の活性化とフラッシュメモリへのデータ保持試験用データの格納を両立することが可能となる。ここで、回路規模を一定の範囲に抑えるという観点からすれば、プログラムカウンタに保持された内蔵ＲＯＭ等の命令コードの実行アドレスをフラッシュメモリの活性化するアドレスとして利用することが考えられる。
【０００７】
しかしながら、上記方式には以下のような問題点がある。命令コードの実行アドレスはあくまで内蔵ＲＯＭ上の格納番地を指し示すものであるため、フラッシュメモリを活性化する際のアドレスとして利用するには上位アドレスを適宜修正するなどの追加の配慮が必要となる。加えて、高トグル率を保証するテスト用プログラムを作成すること自体、機能部の仕様やテスト仕様を熟知している必要があるため相当の工数を要し、フラッシュメモリも顧客仕様により容量等に変更があるところ、命令コードの実行アドレスをフラッシュメモリの活性化アドレスとリンクさせることは、テスト用プログラムの作成と共用化を一層困難にしてしまう。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、第１のメモリと、テスト用の命令コードを格納した第２のメモリと、機能部と、バーインテストを行うバーインテストモードを選択可能であって、前記バーインテストモード選択時に所定の制御信号を出力するモード選択部と、を備え、前記モード選択部から出力される制御信号によって、前記機能部の動作モードをバーインテストモードに切り替えるとともに、所定の試験用データを書き込んだ状態に保持した前記第１のメモリの読み出し動作を行う第１のバーインテストと、前記第２のメモリの命令コードを読み出して実行し前記機能部を動作させる第２のバーインテストとを互いに独立して実行可能な半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、限られた資源で、効率よく半導体集積回路に含まれるメモリと機能部の活性化を行うことができ、機能部の活性化を行うテスト用プログラムの作成及び共用を容易化することが可能となる。
【発明を実施するための最良の形態】
【００１０】
続いて、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。図１を参照すると、機能部１０、フラッシュＥＥＰＲＯＭ２０、ＲＯＭ３０、モード選択部４０とを備えた半導体集積回路１が示されている。
【００１１】
図中点線で表された機能部１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等で構成され、プログラムカウンタ１１と、第１、第２の選択回路１２、１３と、第２の選択回路１３から供給された命令コードを格納する命令レジスタ１４とを備えている。
【００１２】
プログラムカウンタ１１は、次に読み出すアドレスを記憶するレジスタである。モード選択部４０からの制御信号Ｃ２のレベルに応じて、プログラムカウンタ１１は、フラッシュＥＥＰＲＯＭ２０のページ０〜３に対して一律にアクセスするために下位側アドレスを例えば先頭番地からインクリメントする動作、又は、命令レジスタ１４に出力された命令コードに応じたアドレスを更新する動作を行う。
【００１３】
より具体的には、プログラムカウンタ１１には、フラッシュＥＥＰＲＯＭ２０の活性化モード中は、フラッシュＥＥＰＲＯＭ２０の先頭番地から最終番地までのアドレスを順次セットする動作が繰り返され、機能部１０の活性化モード中は、ＲＯＭ３０に書かれた次の命令コードを読み出す具体のアドレスを順次セットする動作が繰り返される。
【００１４】
第１の選択回路１２は、モード選択部４０からの制御信号Ｃ２のレベルに応じてフラッシュＥＥＰＲＯＭ２０から読み出したデータを第２の選択回路１３又は図示しない入出力端子に出力する。また、第２の選択回路１３は、モード選択部４０からの制御信号Ｃ１のレベルに応じて入力元を第１の選択回路１３又はＲＯＭ３１のいずれかに切り替えて命令レジスタ１４に出力する。
【００１５】
フラッシュＥＥＰＲＯＭ２０は、機能部１０のプログラムカウンタ１１からアドレッシングされ、保持するデータを第１の選択回路１２に出力可能となっている。なお、本実施形態では、バーインテスト前に予め０と１とが交互に並んだチェッカーデータ（データ保持試験用データ）が書き込まれているものとする。
【００１６】
ＲＯＭ３０は、機能部１０のプログラムカウンタ１１からの下位側アドレスバスによりアドレッシングされ、保持する命令コードを第２の選択回路１３に出力可能となっている。
【００１７】
モード選択部４０は、モード設定端子４１及びモード切替信号入力端子４２と接続され、モード設定端子４１からの入力信号及びモード切替信号入力端子４２からのモード切替信号Ｓ１に応じて、制御信号Ｃ１、Ｃ２を出力する。より具体的には、モード設定端子４１からの入力信号により、バーインテストモードが指定されると、モード選択部４０は、制御信号Ｃ１をＬからＨにする。また、モード選択部４０は、モード切替信号Ｓ１がＬレベルとなると、制御信号Ｃ２をＬレベルに設定・出力し、モード切替信号Ｓ１がＨレベルとなると、制御信号Ｃ２をＨレベルに設定・出力する。
【００１８】
続いて、本実施形態の動作について説明する。図２は、本実施形態に係る半導体集積回路の動作モードと制御信号Ｃ１、Ｃ２、モード切替信号Ｓ１の関係を表した図である。以下、図２を適宜参照しながら、通常動作時とバーインテスト時のモード選択部４０と各部分の挙動について説明する。
【００１９】
モード設定端子４１のレベルにより、通常の動作モードが選択されると、モード選択部４０は、モード切替信号Ｓ１のレベルによらず、制御信号Ｃ１、Ｃ２をＬレベルに設定し、半導体集積回路１を通常モードで動作させる。この通常モードでは、プログラムカウンタ１１により指定されたアドレスのフラッシュＥＥＰＲＯＭ２０のデータが読み出され、第１の選択回路１２がフラッシュＥＥＰＲＯＭ２０から出力されたデータを第２の選択回路１３に出力し、第２の選択回路１３が入力したデータを命令レジスタ１４に出力する動作が行われる。
【００２０】
続いて、モード設定端子４１のレベルにより、バーインテストモードが選択されると、モード選択部４０は、制御信号Ｃ１をＨレベルに設定し、半導体集積回路１をバーインテストモードで動作させる。ここで、モード切替信号Ｓ１のレベルがＨレベルである場合、モード選択部４０は、制御信号Ｃ２をＨレベルに設定する。
【００２１】
制御信号Ｃ１及び制御信号Ｃ２がＨレベルである場合、フラッシュＥＥＰＲＯＭ２０を活性化する図２のバーインテストモード１となり、プログラムカウンタ１１により順次インクリメントされたアドレスを用いて、フラッシュＥＥＰＲＯＭ２０へ一律にアクセスが開始される。第１の選択回路１２は、フラッシュＥＥＰＲＯＭ２０から出力されたデータを第２の選択回路１３に出力せず、図示しない入出力端子に出力する動作を行う。
【００２２】
一方、バーインテストモードが選択された状態で、モード切替信号Ｓ１のレベルがＬレベルに切り換わると、モード選択部４０は、制御信号Ｃ２をＬレベルに設定する。制御信号Ｃ１がＨレベルであり、制御信号Ｃ２がＬレベルである場合、機能部１０を活性化する図２のバーインテストモード２となり、第２の選択回路１２は入力元を第１の選択回路からＲＯＭ３０に切り替える。この状態では、プログラムカウンタ１１により指定されたアドレスのＲＯＭ３０の命令コードが命令レジスタ１４に出力され、プログラムカウンタ１１が命令レジスタ１４に出力された命令コードに応じてアドレスを更新するフェッチサイクルが繰り返される。
【００２３】
このように、バーインテストモードが選択された状態で、モード切替信号Ｓ１のレベルを切り替えることによって、フラッシュＥＥＰＲＯＭ２０を活性化する図２のバーインテストモード１と、機能部１０を活性化する図２のバーインテストモード２を交互に実施することが可能となる。例えば、モード切替信号Ｓ１として所定周期でレベルが入れ替わるリセット信号を用いることにより、自動的にバーインテストモード１とバーインテストモード２を交互に選択して実行することが可能になる。
【００２４】
また、本実施形態によれば、バーインテスト期間を通じて、フラッシュＥＥＰＲＯＭ２０にチェッカー状のデータ保持試験用データを保持させることが可能となり、より好適なスクリーニングを行うことができる。
【００２５】
また、本実施形態は、内蔵ＲＯＭにテスト用命令コードを格納した構成において、該テスト用命令コードの実行アドレスをフラッシュメモリへの入力アドレスとして用い、フラッシュメモリへのストレスの印加を行う方式と比べても、フラッシュメモリの全空間に均一なアクセスがなされるよう上位アドレスを適宜設定し直す等の仕組みを組み込む必要がない点で有利であり、また、フラッシュメモリの容量が変わる度に、その都度テスト用プログラムを書き換える必要も無くなるという利点がある。
【００２６】
続いて、接続端子数をより少なくでき、また、バーインテスト中における各素子が活性化される頻度をより向上できる本発明の第２の実施形態について、上記第１の実施形態と対比しながら説明する。図３は、本発明の第２の実施形態に係る半導体集積回路の構成を表したブロック図である。図３を参照すると、機能部１０、フラッシュＥＥＰＲＯＭ２０、ＲＯＭ３０、モード選択部４０との上記第１の実施形態同様の構成に加えて、アドレス生成回路５１、第３の選択回路５２を備えた半導体集積回路１が示されている。
【００２７】
図中点線で表された機能部１０は、プログラムカウンタ１１と、第１、第２の選択回路１２、１３と、第２の選択回路１３から供給された命令コードを格納する命令レジスタ１４とを備えて構成されている点では、上記第１の実施形態と同様であるが、プログラムカウンタ１１は、モード選択部４０からの制御信号Ｃ２のレベルによらず、命令レジスタ１４に出力された命令コードに応じてアドレスを更新する動作を行うよう構成されている。
【００２８】
第１、第２の選択回路１２、１３は上記第１の実施形態と同様である。また、第３の選択回路５２は、モード選択部４０からの制御信号Ｃ１のレベルに応じて、フラッシュＥＥＰＲＯＭ２０へのアドレッシング元をプログラムカウンタ１１又はアドレス生成回路５１のいずれかに切り替える。
【００２９】
フラッシュＥＥＰＲＯＭ２０は、第３の選択回路５２を介して、機能部１０のプログラムカウンタ１１又はアドレス生成回路５１からアドレッシングされ、保持するデータを第１の選択回路１２に出力可能となっている。なお、本実施形態においても、バーインテスト前に予め０と１とが交互に並んだチェッカーデータが書き込まれているものとする。
【００３０】
ＲＯＭ３０も上記第１の実施形態と同様であり、機能部１０のプログラムカウンタ１１からの下位側アドレスバスによりアドレッシングされ、保持する命令コードを第２の選択回路１３に出力可能となっている。
【００３１】
モード選択部４０は、モード設定端子４１と接続され、モード設定端子４１からの入力信号に応じて、制御信号Ｃ１、Ｃ２を出力する。より具体的には、モード設定端子４１からの入力信号により、バーインテストモードが指定されると、モード選択部４０は、制御信号Ｃ１、Ｃ２をＬからＨにする。
【００３２】
また、アドレス生成回路５１は、上記第１の実施形態におけるプログラムカウンタ１１のバーインテストモード１のときの動作と同様に、フラッシュＥＥＰＲＯＭ２０のページ０〜３に対して一律にアクセスするためにアドレスを生成する。
【００３３】
続いて、本実施形態の動作について説明する。図４は、本実施形態に係る半導体集積回路の動作モードと制御信号Ｃ１、Ｃ２の関係を表した図である。以下、図４を適宜参照しながら、通常動作時とバーインテスト時のモード選択部４０と各部分の挙動について説明する。
【００３４】
モード設定端子４１のレベルにより、通常の動作モードが選択されると、モード選択部４０は、制御信号Ｃ１、Ｃ２を共にＬレベルに設定し、半導体集積回路１を通常モードで動作させる。この通常モードでは、第３の選択回路５２により選択されたプログラムカウンタ１１の生成アドレスによってフラッシュＥＥＰＲＯＭ２０のデータが読み出され、第１の選択回路１２がフラッシュＥＥＰＲＯＭ２０から出力されたデータを第２の選択回路１３に出力し、第２の選択回路１３が入力したデータを命令レジスタ１４に出力する動作が行われる。
【００３５】
続いて、モード設定端子４１のレベルにより、バーインテストモードが選択されると、モード選択部４０は、制御信号Ｃ１、Ｃ２を共にＨレベルに設定し、半導体集積回路１をバーインテストモードで動作させる。即ち、機能部１０及びフラッシュＥＥＰＲＯＭ２０を同時に活性化する図４のバーインテストモードとなり、アドレス生成回路５１により順次インクリメントされて出力されるアドレスを用いて、フラッシュＥＥＰＲＯＭ２０への一律なアクセスと、プログラムカウンタ１１の指定アドレスによるＲＯＭ３０の命令コードによる機能部１０の活性化が同時に行われる。
【００３６】
このバーインテストモードにおいて、第１の選択回路１２は、アドレス生成回路５１の生成アドレスに基づきフラッシュＥＥＰＲＯＭ２０から順次出力されるデータを第２の選択回路１３に出力せず、図示しない入出力端子に出力する動作を行う。また、これと並行して、第２の選択回路１２は、プログラムカウンタ１１により指定されたアドレスのＲＯＭ３０の命令コードを命令レジスタ１４に出力する。次いで、プログラムカウンタ１１が命令レジスタ１４に出力された命令コードに応じてアドレスを更新するフェッチサイクルが繰り返される。
【００３７】
このように、アドレス生成回路５１と第３の選択回路５２を追加した構成の本実施形態によれば、機能部１０とフラッシュＥＥＰＲＯＭ２０を同時に活性化することが可能となる。上述のとおり本実施形態では、上記第１の実施形態に比べて、新たにアドレス生成回路５１と第３の選択回路５２が必要となるが、モード切替信号を入力する必要は無くなり、また、単位時間におけるストレス印加をほぼ２倍に向上させることが可能となる。
【００３８】
もちろん、本実施形態においても、上記第１の実施形態と同様に、バーインテスト期間を通じて、フラッシュＥＥＰＲＯＭ２０にチェッカー状のデータ保持試験用データを保持させることが可能であり、より好適なスクリーニングを行うことができる。
【００３９】
なお、上記した第２の実施形態では、第１の実施形態との対比のため２つの制御信号Ｃ１、Ｃ２を用いるものとして説明したが、制御信号Ｃ１、Ｃ２を共通化し、制御信号Ｃ１により第２の選択回路を動作させてもよいことはもちろんである。
【００４０】
以上、本発明の各実施形態を説明したが、その原理からも明らかなとおり、本発明の技術的範囲は、上述した各実施形態に限定されるものではなく、メモリにデータ保持試験用データを保持させたまま、半導体集積回路に含まれる機能部とメモリの活性化を行うという本発明の要旨を逸脱しない範囲で、各種の変形・置換をなしうることが可能であることはいうまでもない。例えば、上記した各実施形態では、ストレスの印加対象となる第１のメモリとしてフラッシュＥＥＰＲＯＭを用いた例を挙げて説明したが、ＥＥＰＲＯＭその他の電気的に書き換え可能な不揮発性メモリであっても同様にストレスを印加することが可能である。
【００４１】
また、上記した各実施形態では、メモリの活性化動作としてアドレスをインクリメントしながら、入力して活性化することとしているが、最終番地からデクリメントすることとしてもよいし、また、単にダンプするだけでなく、ハミングコードの生成動作によっても活性化できることはもちろんである。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の動作モードと制御信号及びモード切替信号の関係を表した図である。
【図３】本発明の第２の実施形態に係る半導体集積回路の構成を表したブロック図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の動作モードと制御信号及びモード切替信号の関係を表した図である。
【符号の説明】
【００４３】
１  半導体集積回路
１０  機能部
１１  プログラムカウンタ
１２  第１の選択回路
１３  第２の選択回路
１４  命令レジスタ
２０  フラッシュＥＥＰＲＯＭ
３０  ＲＯＭ
４０  モード選択部
４１  モード設定端子
４２  モード切替信号入力端子
５１  アドレス生成回路
５２  第３の選択回路
Ｃ１、Ｃ２  制御信号
Ｓ１  モード切替信号
【図１】
2006313090.tif 000003
【図２】
2006313090.tif 000004
【図３】
2006313090.tif 000005
【図４】
2006313090.tif 000006