(57)【要約】  【課題】セル幅とセルの幅方向における入力ピン位置とが規定寸法であるセルを複数有する半導体集積回路において、入力信号用の配線を直線に近い形で配して、配線リソースの削減を可能とする半導体集積回路を提供する。  【解決手段】セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセル１１〜１６を有する半導体集積回路において、Ａ行セル列のセル１１〜１３と、Ｂ行セル列のセル１４〜１６とはセルの位置が幅方向にズレている。【選択図】図１
2006339305.tif 000002
【特許請求の範囲】
【請求項１】
セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、
少なくとも２列のセル列間で、セルの位置が前記幅方向にズレていること
を特徴とする半導体集積回路。
【請求項２】
前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置され、
前記セル列間でのセルのズレ距離は、前記第１の端部側の辺から、当該第１の側の辺と幅方向に最も遠い入力ピン位置までの長さ以上であること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
セルを複数配した半導体集積回路であって、
２つのセルにおいて、セル幅とセルの幅方向における入力ピンの位置とが等しいが、一方のセルを左右反転しても入力ピン同士が重ならない構造のセルを、少なくとも１つ前記幅方向に並べた第１のセル列と、
前記セルを左右反転した構造を有するミラーセルを、少なくとも１つ前記幅方向に並べた第２のセル列とを、
前記幅方向に直交する方向に配置すること
を特徴とする半導体集積回路。
【請求項４】
前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置されていること
を特徴とする請求項３に記載の半導体集積回路。
【請求項５】
さらに、前記セル列が位置する層の上層または下層に、電源配線またはグランド配線を有し、
前記半導体集積回路を平面視した場合に、前記電源配線またはグランド配線は、前記幅方向と略直交する方向に延びており、前記セル列に含まれるセルは、その入力ピン位置が前記電源配線またはグランド配線の上または下となる位置から退避して配されていること
を特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項６】
さらに、前記幅方向と直交する高さ方向に隣接する所定数のセル列から構成されるセル群を複数備え、
各セル群間で同ビットのセルには同一の入力信号が入力される構成をしており、
各セル群間において、同ビットのセルの幅方向の位置が揃って配されていること
を特徴とする請求項１から５のいずれかに記載の半導体集積回路。
【請求項７】
前記セルへ入力系統は複数あり、
前記入力ピンは、セル上で、前記入力系統に対応して複数種類配置されており、
前記複数の種類の入力ピンのピン位置は、前記幅方向と略直交する方向及び前記幅方向において、互いに異なること
を特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記セル群間で、一部分の同ビットのセルの幅方向の位置が異なること
を特徴とする請求項６または７に記載の半導体集積回路
【請求項９】
同セル列のセル同士の間に、バッファを配すること
を特徴とする請求項１から８のいずれかに記載の半導体集積回路。
【請求項１０】
さらに、前記セルとセル幅が略等しいが、幅方向の入力ピン位置が異なる第２のセルを、前記セル列中に配すること
を特徴とする請求項１から９のいずれかに記載の半導体集積回路。
【請求項１１】
さらに、前記セルへの入力信号をドライブする複数のバッファから構成されるバッファ群を備え、
前記バッファを、対応するセルの入力のピンの幅方向における位置と、略同位置上に配すること
を特徴とする請求項１から１０のいずれかに記載の半導体集積回路。
【請求項１２】
前記バッファは、対応するセルに隣接して配されていること
を特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記バッファ群は、所定のセル列に含まれる所定数のセルに対応した所定数のバッファから構成され、
当該所定数のバッファは、前記所定のセル列と、当該所定のセル列の手前のセル列との間に介挿されて配置されていること
を特徴とする請求項１１に記載の半導体集積回路。
【請求項１４】
前記バッファ群は、所定のセル列の所定数のセルに対応した所定数のバッファから構成され、
前記所定数のバッファは、対応するセルのセル列の配置位置から、前記セルの幅方向に直交するセルの高さ分以上離れて配されていること
を特徴とする請求項１１に記載の半導体集積回路。
【請求項１５】
前記セル列のセルは所定の領域を囲繞して並べられており、当該所定の領域にはクロックゲーティングセルまたはクロックバッファが配されていること
を特徴とする請求項１から１４のいずれかに記載の半導体集積回路。
【請求項１６】
前記セルはフリップフロップ機能を有すること
を特徴とする請求項１から１５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にセルを密集させて配置させた構造に関わる。
【背景技術】
【０００２】
半導体集積回路の設計方式においては、論理回路としての機能を有する論理セルを組み合わせて配置することで、チップ全体を設計するセミカスタム方式のスタンダードセル方式と呼ばれるものがある。
係るスタンダードセル方式においては、よりチップ面積を小さくするために、上記論理セルを密集させて配置すると共に、セル同士の配線領域を少なくすることが求められている。
【特許文献１】特開平10−313060号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、セル幅とセルの幅方向における入力ピンの位置とが略等しいセルを上記幅方向（列方向）に並べたセル列を、上記幅方向に直交する高さ方向（行方向）に格子状（マトリックス状）に並べ、例えば上記高さ方向から入力信号用の配線を行うような場合には、同列異行間のセル同士で幅方向の入力ピン位置が重なる。
このため、上記入力信号用の配線を同一配線層では直線で配線しにくく、迂回して配線する必要が生じ、配線リソースが増大するという問題がある。
【０００４】
係る問題は、入力ピンを多数有するセルを配置に用いる場合に顕著となる。
本発明は、上記した問題に鑑みてなされたものであって、セル幅とセルの幅方向における入力ピンの位置とが略等しい複数セルを有する半導体集積回路において、入力信号用の配線を直線に近い形で配して、配線リソースの削減を可能とする半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る半導体集積回路は、セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、少なくとも２列のセル列間で、セルの位置が前記幅方向にズレていることを特徴としている。
【発明の効果】
【０００６】
この構成によれば、ズレ距離分だけ、異なるセル列間のセルにおける入力ピン位置を幅方向にずらすことできるので、入力信号用の配線を直線に近い形で配することが可能なり、配線リソースの増大を防止することができる。
また、前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置され、前記セル列間でのセルのズレ距離は、前記第１の端部側の辺から、当該第１の側の辺と幅方向に最も遠い入力ピン位置までの長さ以上であることを特徴としている。
【０００７】
また、本発明に係る半導体集積回路は、セルを複数配した半導体集積回路であって、２つのセルにおいて、セル幅とセルの幅方向における入力ピンの位置とが等しいが、一方のセルを左右反転しても入力ピン同士が重ならない構造のセルを、少なくとも１つ前記幅方向に並べた第１のセル列と、前記セルを左右反転した構造を有するミラーセルを、少なくとも１つ前記幅方向に並べた第２のセル列とを、前記幅方向に直交する方向に配置することを特徴としている。
【０００８】
この構成によれば、例えば、第１のセル列のセルと第２のセル列のミラーセルとの幅方向の位置を揃えて配置すれば、両セルの入力ピン位置を幅方向にずらすことができるので、入力信号用の配線を直線に近い形で配することが可能なり、配線リソースの増大を防止することができる。
また、前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置されていることを特徴としている。
【０００９】
また、さらに、前記セル列が位置する層の上層または下層に、電源配線またはグランド配線を有し、前記半導体集積回路を平面視した場合に、前記電源配線またはグランド配線は、前記幅方向と略直交する方向に延びており、前記セル列に含まれるセルは、その入力ピン位置が前記電源配線またはグランド配線の上または下となる位置から退避して配されていることを特徴としている。
【００１０】
この構成によれば、入力ピン位置が上記電源配線またはグランド配線の上下の位置から退避しているので、これらの配線位置に起因した入力ピン配線の迂回を防ぐことができる。
また、さらに、前記幅方向と直交する高さ方向に隣接する所定数のセル列から構成されるセル群を複数備え、各セル群間で同ビットのセルには同一の入力信号が入力される構成をしており、各セル群間において、同ビットのセルの幅方向の位置が揃って配されていることを特徴としている。
【００１１】
また、前記セルへ入力系統は複数あり、前記入力ピンは、セル上で、前記入力系統に対応して複数種類配置されており、前記複数の種類の入力ピンのピン位置は、前記幅方向と略直交する方向及び前記幅方向において、互いに異なることを特徴としている。
また、前記セル群間で、一部分の同ビットのセルの幅方向の位置が異なることを特徴としている。
【００１２】
また、同セル列のセル同士の間に、バッファを配することを特徴としている。
また、さらに、前記セルとセル幅が略等しいが、幅方向の入力ピン位置が異なる第２のセルを、前記セル列中に配することを特徴としている。
また、さらに、前記セルへの入力信号をドライブする複数のバッファから構成されるバッファ群を備え、前記バッファを、対応するセルの入力のピンの幅方向における位置と、略同位置上に配することを特徴としている。
【００１３】
また、前記バッファは、対応するセルに隣接して配されていることを特徴としている。
また、前記バッファ群は、所定のセル列に含まれる所定数のセルに対応した所定数のバッファから構成され、当該所定数のバッファは、前記所定のセル列と、当該所定のセル列の手前のセル列との間に介挿されて配置されていることを特徴としている。
また、前記バッファ群は、所定のセル列の所定数のセルに対応した所定数のバッファから構成され、前記所定数のバッファは、対応するセルのセル列の配置位置から、前記セルの幅方向に直交するセルの高さ分以上離れて配されていることを特徴としている。
【００１４】
また、前記セル列のセルは所定の領域を囲繞して並べられており、当該所定の領域にはクロックゲーティングセルまたはクロックバッファが配されていることを特徴としている。
また、前記セルはフリップフロップ機能を有することを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。
以下の実施の形態では、入力信号はデータ信号とイネーブル信号を示す。
（実施の形態１）
図１は、本実施の形態に係るスタンダードセルの配置構成を示す平面図である。
図１に示すように、９つの長方形状をしたスタンダードセル１１〜１９が密集して配置されている。スタンダードセル１１〜１３，１４〜１６，１７〜１９はそれぞれセルの幅方向に隣接して配置されている。なお、図１においては、入力ピンＤＩの位置に注目し易くするため、出力ピンＤＯ等の他のピンの図示を省略している。また、各スタンダードセル１１〜１９用の配線２１〜２９は、セルが位置する層の上の配線層に位置しており、図中では配線２１〜２９を実線で示すのに対して、スタンダードセル１１〜１９を破線で示している。
【００１６】
図２は、図１において配置に供されているスタンダードセル１１の構造を示す図である。
スタンダードセル１１〜１９（以下、単に「セル」と呼ぶ場合がある。）は、同様の形状をしているので、ここではスタンダードセル１１のみを説明して他のセル１２〜１９の説明に代える。
【００１７】
図２に示すように、本明細書においては、セル１１の幅方向に平行な方向をＸ方向とし、Ｘ方向に直交する方向をＹ方向と定義する。
スタンダードセル１１は、横長の長方形状をしており、短辺ａ１，ａ２の長さは例えば４μm、長辺ｂの長さは例えば３０μm程度である。
スタンダードセル１１は主表面上に、入力ピンＤＩと出力ピンＤＯを有している。入力ピンＤＩは、短辺ａ１，ａ２の内の入力ピンＤＩに幅方向に近い側端部の短辺ａ１から、セルの幅方向の距離ｄ１だけ離れている。この距離ｄ１は長辺ｂよりかなり短く、長くても例えばｂの３分の１程度（d1≦1/3b)であることが通常である。
【００１８】
図１に戻って、配置されたスタンダードセル１１〜１９を、セル１１〜１３をＡ行セル列、セル１４〜１６をＢ行セル列、セル１７〜１９をＣ行セル列とグループ化して呼ぶこととする。
スタンダードセル１１〜１９の幅方向に略直交する方向の上層には、データ信号生成回路１が位置しており、各セル１１〜１９の入力ピンＤＩにはデータ信号生成回路１が出力する信号用の配線２１〜２９が接続されている。
【００１９】
この配線２１〜２９は、セル１１〜１９より上層の配線層に位置しており、図示しないビアを介して入力ピンＤＩと接続されているものである。
Ｂ行セル列のセル１４〜１６は、Ａ行セル列のセル１１〜１３とセルの幅方向に距離ｄ２だけ位置がずれている（幅方向の位置座標がｄ２だけ異なる。）。
Ｃ行セル列のセル１７〜１９も、Ｂ行セル列のセル１４〜１６とセルの幅方向かつＡ行セル列とＢ行セル列とのずれ方向に距離ｄ２だけ位置がずれている。
【００２０】
これらの距離ｄ２は、上記距離ｄ１と略等しくなっている（d2=d1)。
このように、異行のセル列間において、セル１１〜１３，１４〜１６，１７〜１９の幅方向の位置をずらして配置することで、異行のセル列間で同列のセルの入力ピンの幅方向の位置をずらすことができ、入力信号用配線２１〜２９を同一配線層でもって直線で配線することが可能となる。
【００２１】
（複数の入力ピンを備えたセルにおけるずれ距離ｄ２の最適範囲）
図３は、複数の入力ピンを備えたスタンダードセルの構造を示す図である。
スタンダードセル１０は、３個の入力ピンＤＩ０，ＤＩ１，ＤＩ２と出力ピンＤＯとを有している。
このように入力ピンを３個有するスタンダードセル１０も図１のようにセル列間で幅方向にセル位置をずらして配置することで、配線リソースを削減することができる。
【００２２】
この場合のずれ距離ｄ２（図１参照）は、短辺ａ１，ａ２の内、入力ピンが列設されている側の短辺ａ１からの距離ｄ３以上と設定すれば（d2≧d3）、同列で異配置行間のセル同士の幅方向入力の入力ピン位置を確実に重ならないようにできる。
なお、ずれ距離ｄ２の上限は、例えば、長辺ｂと距離ｄ３の差である（d2≦b-d3)。
（実施の形態２）
実施の形態１では、セル幅と入力ピンの幅方向の位置とが略等しい（規定寸法である）セルを複数配置する構成であったが、本実施の形態では、セル列中のセルの一部に、入力ピン位置が異なるセルを用いることで、直線配線を維持しつつ、配線間の配線容量を調整するものである。
【００２３】
実施の形態２は、基本的には実施の形態１と同様であるので、同様の構成要素には図面上同様の符号を付してその説明を省略する（以下の他の実施の形態も同様である。）。
図４は、実施の形態２に係るスタンダードセルの配置構成を示す平面図である。
本実施の形態では、Ｂ行セル列の２列目には、セル１５（図１参照）に代えて、セル３を用いている。
【００２４】
セル３は、他のセル１１〜１４，１６〜１９とセル幅は同じであるが、入力ピンＤＩの位置が異なりセルの中央（右方）より位置している。
このため、セル３の入力ピンＤＩの直線配線２０も右方にずれるので、配線２８と配線２０との距離ｄ４を、配線２８と配線２５（図１参照）との距離に比べて広くなる。このため、配線２８と配線２０の間における配線容量を削減することが可能となる。
（実施の形態３）
実施の形態３では、スタンダードセルの密集配置領域の上層に電源配線が位置している場合にも、スタンダードセルの配置位置を工夫して、各セルの入力ピンへの直線配線を堅持するものである。
【００２５】
図５〜図７を参照しながら実施の形態３について説明する。
図５は、実施の形態３に係るスタンダードセルの配置構成を示す平面図であり、セルの位置より上層の配線層２（図７参照）に位置した配線４１〜４９と、この配線層２のさらに上層の配線層３に位置する電源配線５０をも示している。
セル３１〜３９の密集配置領域中央の上層には、電源配線５０が位置している。
【００２６】
セル３２及びセル３９はその入力ピンDIが上記電源配線と重なることを避けるため、セル３１，３８から離れて、幅方向右方に移動した配置位置となっている。セル３３，３６も上記セル３１，３８に伴って同じ距離だけ右方に移動した配置位置となっている。
図６は、図５の長方形Ｋで囲まれている領域付近の拡大図であり、３つの配線層における配線構造に注目した図である。
【００２７】
図７は、図６のL-L線における断面図であり、３つの配線層を示す図である。
図７に示すように、配線層３は電源配線５０で構成され、配線層２は各スタンダードセルへの入力信号配線４１〜４９で構成され、配線層１は電源配線５４ａ，５４ｂで構成されている。
配線層３の電源配線５０と、配線層１の電源配線５４ａ，５４ｂとは電源ビア５２ａ，５２ｂを介して接続されている。
【００２８】
一方の電源配線５０は配線層３に位置し、他方の電源配線５４ａ，５４ｂは配線層１に位置しているため、電源ビア５２ａ，５２ｂは配線層２の領域を通ることとなる。
このため、配線層２に位置するセル３１〜３９の入力ピンDI位置が、電源ビア５２ａ、５２ｂの位置と重なると、入力ピンDIへの配線を迂回する必要が生じる。
そこで、本実施の形態のように、仮にそのまま密集配置すると、電源配線５０と入力ピンDI位置が重なってしまうセル３２，３９を、電源配線５０（または電源ビア５２ａ、５２ｂ）を避けて重ならない位置までずらして配置することで、直線配線を維持することができる。
（実施の形態４）
実施の形態４では、データ信号生成回路とスタンダードセルとの間のバッファを配し、当該バッファの配置位置を工夫することで、直線配線を維持しつつ、セルへの入力信号の制御をも可能とするものである。
【００２９】
図８は、実施の形態４に係るスタンダードセルの配置構成を示す平面図である。
スタンダードセル１１〜１９の近くの手前には、リピータバッファ群５６が配されている。
リピータバッファ群５６は、波形なまりを抑制する機能を有するリピータバッファ５７ａ〜５７ｉからなる。
【００３０】
各リピータバッファ５７ａ〜５７ｉの位置は、対応するセル１１〜１９の入力ピンＤＩの幅方向の位置と略同じである。例えば、リピータバッファ５７ａの位置は、セル１１の入力ピンＤＩの幅方向の位置と略同じである。
このため、リピータバッファ５７ａ〜５７ｉの配置により直線配線が阻害されることはなく、セル１１〜１９への直線配線を維持しつつ、データ信号生成回路１から出力された信号波形の波形なまりを抑制して各セル１１〜１９に入力することが可能となる。
【００３１】
なお、リピータバッファ５７ａ〜５７ｉをデータ信号生成回路１の近くに配する[例えば、Ａ行セル列のセル１１〜１３から、セル列一行分[セル幅方向に直交する方向の高さ分（セルの背の高さ分）以上離れたデータ信号生成回路１寄りの位置に配する。]ことで限られた信号出力量を有効に利用することができる。
（実施の形態４の変形例）
実施の形態４に係る変形例は、リピータバッファ群の位置を、対応するセル列の間近に配置することで、スタンダードセルへの入力信号の波形なまりをより効果的に抑制しようとするものである。
【００３２】
図９は、実施の形態４の変形例に係るスタンダードセルの配置構成を示す平面図である。
同図に示すように、リピータバッファ５９ａ〜５９ｃ（第１のリピータバッファ群５８）は、図８と同様にＡ行セル列のセル１１〜１３の入力ピンＤＩとデータ信号生成回路との間に配されている。
【００３３】
これに対して、リピータバッファ６１ｄ〜６１ｆ（第２のリピータバッファ群６０）は、Ａ行セル列のセル１１〜１３とＢ行セル列のセル１４〜１６との間に配置されている。
図１０では、この第２のリピータ群６０をＡ’行のリピータバッファ群６０として示している
このように、リピータバッファ群６０を、Ａ行セル列とＢ行セル列との間に介挿して、対応するＢ行セル列の直前の位置に配することで、セル１４〜１６への入力信号の波形なまりをより効果的に抑制することが可能となる。
【００３４】
なお、本実施の形態では、バッファの一例としてリピータバッファを用いて説明したが、セルへの入力信号をドライブし得るバッファであればこれに限らず用いることができる。
（実施の形態５）
実施の形態５では、密集配置されたスタンダードセル付近にクロックゲーティングセルまたはクロックバッファを配置することにより、上記スタンダードセル間のクロック信号を制御するものである。
【００３５】
図１０は、実施の形態５に係るスタンダードセルの配置構成を示す平面図である。
本実施の形態では、Ｂ行セル列の２列目の位置、すなわち、８つのセル７１〜７４,７６〜７９に囲繞された領域６４は、セルが配置されていない空白の領域６４となっている。
この空白領域６４内には、クロックゲーティングセル６５が配置されている。
【００３６】
このように、密集配置されたセル７１〜７４,７６〜７９の中央に、クロックゲーティングセル６５を配置することで、クロックゲーティングセル６５と各セル７１〜７４,７６〜７９のクロック入力ピンＣＫとの間のクロック配線長のばらつきを抑制し、クロックゲーティングセル６５以降のクロックスキューの削減ができる。
なお、本実施の形態では、一例として密集配置の中央にクロックゲーティングセルを配置した場合を説明したが、リピータバッファなどのクロックバッファを配置するようにしても、セル間のクロック信号のばらつきを抑制できる。
【００３７】
また、クロックゲーティングセルの配置位置は、密集配置したセルの中央でなくとも、そのセル密集領域の付近であればある程度は同様の効果を得ることが可能である。
（実施の形態６）
実施の形態６では、隣接配置されているセル同士の間にバッファを配することで、セル間の信号伝達を制御するものである。
【００３８】
図１１は、実施の形態６に係るスタンダードセルの配置構成を示す平面図である。
同図に示すように、セル９１〜９９のセル同士の間には、ホールドバッファ１１０ａ〜１１０ｆが配置されている。
ホールドバッファ１１０ａ〜１１０ｆの位置は、ピン同士の配線を直線にするべく、出力ピンＱと入力ピンＤＩとを結ぶ線分上にある。
【００３９】
なお、ホールドバッファ１１０ａ〜１１０ｆは、ピン同士の横方向（幅方向）の配線層に位置しており、縦方向の配線１０１〜１０９が位置している層とは異なる層に在る。
スタンダードセルを密集して隣接配置すると、セル間の信号伝達時間は非常に速い。このため、セル間の信号伝達時間がクロックの伝達時間に比べて速くなりすぎるおそれがある。
【００４０】
本実施の形態に係る構成によれば、係る事態を防止することができる。
（実施の形態７）
実施の形態７は、ビットスライス型のデータパスを有するスタンダードセルおいても、セルの配置位置と各セルの入力ピン位置を工夫することで、配線リソースを従来より削減するものである。
【００４１】
図１２は、実施の形態７に係るスタンダードセルの配置構成を示す平面図である。
Ａ３行からＦ３行の６つセル列は、それぞれ幅方向に隣接した３つのセルを含んでいる。
ここで、Ａ３行セル列からＣ３行セル列までから構成されるグループを「セル群ａ」と分類し、同様にＤ３行セル列からＦ３行セル列までから構成されるグループを「セル群ｂ」と分類する。
【００４２】
セル群ａ，セル群ｂの同一のビットにおける配置の幅方向の位置（入力ピンＤＩの位置）は揃っているので、異なるセル群の同一のビットに対して、同一の直線配線１１１〜１１９を用いることができる。
また、各スタンダードセルは、主表面の左方上部の入力ピンDIと右方下部のイネーブル信号用のピンENとを有しており、セレクタとフリップフロップとしての機能を備えている。また、イネーブル信号がアサートされたときの入力データをフリップフロップに保持する。
【００４３】
イネーブル信号生成回路２は、イネーブル信号を生成する回路であり、セル群ａのセル用の配線１２１、セル群ｂのセル用の配線１２２を通して、グループごとのセルに同一のイネーブル信号を供給する。これらの横方向の配線１２１，１２２は、縦方向の配線１１１〜１１９と異なる配線層に位置している。
そして、スタンダードセルのピンENの位置は、入力ピンＤＩの位置と、幅方向及び幅方向に直交する方向に異なっている。
【００４４】
このため、同セル列におけるピンENへの幅方向の配線（同行異列の配線）１２１，１２２は、入力ピンＤＩと重なることはなく、幅方向に直線で引くことができる。
以上説明したように、ビットスライス型のデータパス構成を有する場合に、異なるセル群の同一ビットのセルの配置位置、及び複数種類の入力ピン位置を工夫することで、データ入力信号用配線を共通化することができるので、配線リソースを削減できる。
【００４５】
なお、実施の形態７では、２つの異なるデータパスを有するスタンダードセルを例として示したが、２つより多い複数の入力系統を有するスタンダードセルについても適用することができる。
（実施の形態７の変形例１）
実施の形態７に係る変形例１は、同じセル列のセル同士（同行異列間のセル同士）の間に隙間を開けて、当該隙間にバッファを配置して、同じセル列のセル同士間の信号を制御するものである。
【００４６】
図１３は、実施の形態７の変形例１に係るスタンダードセルの配置構成を示す平面図である。
図１３に示すように、Ａ３行セル列における２列目のセル（bit7)と、３列目のセル(bit8)との間には空隙が設けられており、この空隙にリピータバッファ１２４が配されている。
【００４７】
このようにリピータバッファ１２４を配置することにより、上記２，３列目のセル（bit7,bit8)へのイネーブル信号の波形なまりを抑制することができる。
なお、リピータバッファに限られず、ホールドバッファ等の他のバッファを用いても良い。
（実施の形態７の変形例２）
実施の形態７に係る変形例２は、セル群間において、一部分の同ビットのセルの幅方向の位置を異なるようにすることで、敢えて配線を迂回させ、配線遅延を付加するものである。
【００４８】
図１４は、変形例２に係るスタンダードセルの配置構成を示す平面図である。
図１４を、図１２と見比べれば明らかなように、本変形例２では、F3行セル列の１列目のセル(bit1)と、これに隣接する２列目のセル(bit0)の配置位置が、図１２のものとは入れ替わっている。
F3行１列目のセルの入力ピンDIの配線１２６、F3行２列目の配線１２８は、対応したビットのグループ間で幅方向の位置が一致していないため、迂回している部分を有する。
【００４９】
なお、配線１２８の位置している層は、他の配線１１１〜１１６，１１９及び配線１２６とは異なる層である。
このような構成によれば、配線の引き回しにより配線リソースが多少犠牲となるものの、ホールドバッファを別途追加することなく、F3行AA列〜ＢＢ列のセルに対する配線遅延の付加を可能にする。
（実施の形態８）
図１５は、実施の形態８に係るスタンダードセルの配置構成を示す平面図である。
【００５０】
Ａ１行セル列はスタンダードセル１３１〜１３３から構成され、Ｂ１行セル列はスタンダードセル１３４〜１３６から構成されている。他の実施の形態とは異なり、セル列間のセルの位置はずれておらず、略等しくなっている（A1行セル列とB1行セル列のセルは互いに幅方向に揃った位置にある。）。
Ａ１行セル列のセル１３１〜１３３と、Ｂ１行セル列のセル１３４〜１３６とは、セル幅が同じであるが、入力ピンＤＩの位置が、左右対称となっている。セル１３４〜１３６は、セル１３１〜１３３のミラーセルと呼びことができる。
【００５１】
Ｂ１行セル列のセル１３４〜１３６の入力ピンＤＩ位置は、Ａ１行の入力ピンＤＩ位置と重なっていないので、Ｂ１行セル列のセル１３４〜１３６への配線１４４〜１４６を直線で行うことが可能となる。
なお、本実施の形態では、左寄りに入力ピン位置が偏っているセルに適用した場合について説明したが。これに限らず、セル幅と入力ピンの幅方向の位置とが略等しく、左右反転しても前記入力ピンの位置が重ならない構造をしたセルであれば同様に適用することができる。
【００５２】
また、本実施の形態８と、実施の形態２〜７の構成とを組み合わせることも可能である。
（その他の事項）
以上、本発明の実施の形態について説明したが、本発明の実施の態様はこれに限られるものではない。
【００５３】
（１）各実施の形態においては、スタンダードセル方式の半導体集積回路について説明しているが、この方式に限られず他の方式のものにも適用することができる。
【産業上の利用可能性】
【００５４】
本発明に係る半導体集積回路によれば、従来より配線リソースを削減できるので有用である。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１に係るスタンダードセルの配置構成を示す平面図である。
【図２】図１において配置に供されているスタンダードセル１１の構造を示す図である。
【図３】複数の入力ピンを備えたスタンダードセルの構造を示す図である。
【図４】実施の形態２に係るスタンダードセルの配置構成を示す平面図である。
【図５】実施の形態３に係るスタンダードセルの配置構成を示す平面図であり、セルの位置より上層の配線層２に位置した配線４１〜４９と、この配線層のさらに上層の配線層３に位置する電源配線５０をも示している。
【図６】図５の長方形Ｋで囲まれている領域付近の拡大図であり、３つの配線層における配線構造に注目した図である。
【図７】図６のL-L線における断面図であり、３つの配線層を示す図である。
【図８】実施の形態４に係るスタンダードセルの配置構成を示す平面図である。
【図９】実施の形態４の変形例に係るスタンダードセルの配置構成を示す平面図である。
【図１０】実施の形態５に係るスタンダードセルの配置構成を示す平面図である。
【図１１】実施の形態６に係るスタンダードセルの配置構成を示す平面図である。
【図１２】実施の形態７に係るスタンダードセルの配置構成を示す平面図である。
【図１３】実施の形態７の変形例１に係るスタンダードセルの配置構成を示す平面図である。
【図１４】実施の形態７の変形例２に係るスタンダードセルの配置構成を示す平面図である。
【図１５】実施の形態８に係るスタンダードセルの配置構成を示す平面図である。
【符号の説明】
【００５６】
１  データ信号生成回路
２  イネーブル信号生成回路
１０，１１〜１９，３１〜３９，７１〜７４，７６〜７９，９１〜９９，１３１〜１３３      スタンダードセル（セル）
１３４〜１３６      ミラーセル
２１〜２９，４１〜４９，８１〜８９，１０１〜１０９，１１１〜１１９，１２６，１２８，１４１〜１４６      配線（データ信号用）
１２１，１２２      配線（イネーブル信号用）
５０      電源配線（配線層３の電源配線）
５２ａ，５２ｂ      電源ビア
５４ａ，５４ｂ      電源配線（配線層１の電源配線）
５６      リピータバッファ群
５７ａ〜５７ｉ      リピータバッファ
５８      第１のリピータバッファ群
５９ａ〜５９ｃ      リピータバッファ
６０      第２のリピータバッファ群
６１ｄ〜６１ｆ      リピータバッファ
６４      空白領域
６５      クロックゲーティングセル
１１０ａ〜１１０ｆ      ホールドバッファ
１２４    リピータバッファ
ａ１      セル１１の入力ピンＤＩに幅方向で近い方の短辺
ａ２      ａ１と向かい合う短辺
ｂ      セル１１の長辺
ｄ１      短辺ａ１から入力ピンＤＩまでのセルの幅方向の距離
ｄ２      異なる行のセル列間のセルのずれ距離
【図１】
2006339305.tif 000003
【図２】
2006339305.tif 000004
【図３】
2006339305.tif 000005
【図４】
2006339305.tif 000006
【図５】
2006339305.tif 000007
【図６】
2006339305.tif 000008
【図７】
2006339305.tif 000009
【図８】
2006339305.tif 000010
【図９】
2006339305.tif 000011
【図１０】
2006339305.tif 000012
【図１１】
2006339305.tif 000013
【図１２】
2006339305.tif 000014
【図１３】
2006339305.tif 000015
【図１４】
2006339305.tif 000016
【図１５】
2006339305.tif 000017