(57)【要約】【課題】抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、素子分離領域１０と、この素子分離領域に囲まれた素子領域ＡＡとを有する半導体基板１１と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層１３と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜２２と、この素子分離絶縁膜上に形成された第２ポリシリコン層２５と、前記第１ポリシリコン層上に形成された第１シリサイド層１３Ｓと、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層２５Ｓとを備える。【選択図】      図２
2006086475.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と、この素子分離領域に囲まれた素子領域とを有する半導体基板と、
前記素子領域の前記半導体基板上に形成された第１ポリシリコン層と、
前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成された第２ポリシリコン層と、
前記第１ポリシリコン層上に形成された第１シリサイド層と、
この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層とを備えること
を特徴とする半導体装置。
【請求項２】
前記第１ポリシリコン層の幅は、前記第２ポリシリコン層の幅のよりも大きいこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ポリシリコン層の側壁に形成された第１スペーサと、
前記第２ポリシリコン層の側壁に形成された第２スペーサとを更に備え、
前記第２スペーサの高さは、前記第１スペーサの高さよりも低いこと
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、
この半導体基板上に形成された第１トランジスタおよび第２トランジスタとを備え、
前記第１および第２トランジスタはそれぞれ、前記半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたポリシリコン層およびシリサイド層からなるゲート電極と、このゲート電極の側壁に形成されたスペーサと、前記半導体基板表面であって前記ゲート電極を挟むように基板中に形成された不純物拡散層とを有し、
前記第１トランジスタのスペーサの高さは、前記第２トランジスタのスペーサの高さよりも低く、
前記第１トランジスタのゲート電極のシリサイド層の膜厚は、前記第２トランジスタのゲート電極のシリサイド層の膜厚よりも厚いこと
を特徴とする半導体装置。
【請求項５】
前記半導体基板の主表面における素子領域上および素子分離領域上にポリシリコン層を連続して形成する工程と、
前記ポリシリコン層の側壁に接するスペーサを形成する工程と、
前記素子分離領域上のポリシリコン層の側壁に接する前記スペーサ表面上が露出する開口部を有するマスク層を形成する工程と、
前記マスク層をマスクとして前記スペーサのエッチングを行い、前記素子分離領域上のスペーサと前記素子分離領域上のポリシリコン層との近傍における肩の部分を露出させる工程と、
サリサイド法により前記ポリシリコン層上にシリサイド層をそれぞれ形成し、前記露出させたポリシリコン層の肩の部分からもシリサイド層を成長させることにより、素子分離領域上のシリサイド層の膜厚は、素子領域上のシリサイド層の膜厚よりも厚く形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、いわゆるポリサイド配線構造を備えた半導体装置等に適用されるものである。
【背景技術】
【０００２】
近年半導体装置の高集積化の要求から、ＤＲＡＭ等に代表されるメモリセルやロジック（Logic）のゲート電極を形成するポリシリコン層と同じ層（レイアー）を連続的に延設させて配線を形成する、いわゆるポリサイド配線構造が多く適用される。このポリサイド配線構造は、メタル配線構造を使う場合に比べ、コンタクトやゲートとコンタクト間、コンタクトとメタル層間のあわせ余裕をとるよりも、ゲート電極と同じ層のポリシリコン層を用いるため、レイアウトを小さくでき、高集積化に有効である。さらに、上記ポリサイド配線構造は、ポリシリコン層上にシリサイド層が設けられた積層構造となる場合が多い（例えば、特許文献１参照）。
【０００３】
しかし、ポリサイド配線構造は、ＡｌやＣｕにより形成されるメタル配線層よりも抵抗値が高いポリシリコン層を用いるため抵抗値が上昇し、いわゆるＲＣ遅延が増大するため、高速化に対して不利であるという事情がある。
【０００４】
一方、ポリシリコン層上のシリサイド層の膜厚を厚くすれば抵抗値が低下し、高速化できるとも考えられる。しかし、シリサイド層の膜厚の選択性および制御性が十分でないため、シリサイド層の膜厚を厚く形成しすぎて、シリサイド層とゲート絶縁膜が反応し、シリサイド層がゲート絶縁膜を貫通してショートするという事情がある。
【０００５】
上記のように、従来の半導体装置では、抵抗値が高いためＲＣ遅延が増大し、高速化に対して不利であるという事情がある。
【０００６】
また、従来の半導体装置の製造方法では、シリサイド層の膜厚の選択性および制御性が十分でないため、シリサイド層の膜厚を厚く形成しすぎて、シリサイド層とゲート絶縁膜が反応し、シリサイド層がゲート絶縁膜を貫通してショートするという事情がある。
【特許文献１】特開２００３−１００７４８号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、上記のような事情に鑑みて、抵抗値を低くしてＲＣ遅延を低減し、高速化に対して有利な半導体装置を提供する。
【０００８】
また、シリサイド層の膜厚の選択性および制御性を向上でき、信頼性を向上できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、素子分離領域と、この素子分離領域に囲まれた素子領域とを有する半導体基板と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２ポリシリコン層と、前記第１ポリシリコン層上に形成された第１シリサイド層と、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層とを備える半導体装置を提供できる。
【００１０】
この発明の一態様によれば、半導体基板と、この半導体基板上に形成された第１トランジスタおよび第２トランジスタとを備え、前記第１および第２トランジスタはそれぞれ、前記半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたポリシリコン層およびシリサイド層からなるゲート電極と、このゲート電極の側壁に形成されたスペーサと、前記半導体基板表面であって前記ゲート電極を挟むように基板中に形成された不純物拡散層とを有し、前記第１トランジスタのスペーサの高さは、前記第２トランジスタのスペーサの高さよりも低く、前記第１トランジスタのゲート電極のシリサイド層の膜厚は、前記第２トランジスタのゲート電極のシリサイド層の膜厚よりも厚い半導体装置を提供できる。
【００１１】
この発明の一態様によれば、前記半導体基板の主表面における素子領域上および素子分離領域上にポリシリコン層を連続して形成する工程と、前記ポリシリコン層の側壁に接するスペーサを形成する工程と、前記素子分離領域上のポリシリコン層の側壁に接する前記スペーサ表面上が露出する開口部を有するマスク層を形成する工程と、前記マスク層をマスクとして前記スペーサのエッチングを行い、前記素子分離領域上のスペーサと前記素子分離領域上のポリシリコン層との近傍における肩の部分を露出させる工程と、サリサイド法により前記ポリシリコン層上にシリサイド層をそれぞれ形成し、前記露出させたポリシリコン層の肩の部分からもシリサイド層を成長させることにより、素子分離領域上のシリサイド層の膜厚は、素子領域上のシリサイド層の膜厚よりも厚く形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１２】
この発明によれば、抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置が得られる。
【００１３】
また、この発明によれば、シリサイド層の膜厚の選択性および制御性を向上でき、信頼性を向上できる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態（トレンチ型ＤＲＡＭ）］
まず、この発明の第１の実施形態に係る半導体装置およびその製造方法について、図１乃至図１１を用いて説明する。この実施形態では、ポリサイド配線構造を適用したトレンチ型のＤＲＡＭを例に挙げて説明する。
【００１６】
図１は、第１の実施形態に係る半導体装置を模式的に示す平面図である。図２は、図１中の２−２線に沿った断面構造図である。
【００１７】
図示するように、Ｐ型シリコン基板１１上に配置されたアクティブエリア（Active  Area）ＡＡにビット線ＢＬ（ Bit  Line）が設けられ（図１において図示せず）、ビット線ＢＬと交差する方向にワード線ＷＬ（導電層）が設けられている。上記ビット線ＢＬとワード線ＷＬ（Word  Line）との交差位置にそれぞれトレンチ型ＤＲＡＭが設けられている。図１および図２中に破線部分で囲んで示す部分が、１ビット（bit ）単位のメモリセルＭＣを表わしている。メモリセルＭＣは、セルトランジスタＴＲとトレンチキャパシタＴＣにより構成されている。
【００１８】
セルトランジスタＴＲは、半導体基板１１の主表面中に設けられたゲート絶縁膜１２、ゲート絶縁膜１２上に設けられたポリシリコン層１３、ポリシリコン層１３上に設けられたシリサイド層１３Ｓ、ポリシリコン層１３およびシリサイド層１３Ｓの側壁に接して設けられたスペーサ１４、基板１１中にゲート極１３を挟むように隔離して設けられたソースＳ／ドレインＤ、およびシリサイド層１３Ｓ上とスペーサ１４上に設けられたライナー絶縁膜１５を備えている。
【００１９】
トレンチキャパシタＴＣは、基板１１中に形成されたトレンチ内に設けられたストレージ電極１７、トレンチとストレージ電極１７と界面に設けられたキャパシタ絶縁膜１８、ストレージ電極１７と対向する基板１１内部に設けられたプレート電極１９を備えている。
【００２０】
トレンチキャパシタＴＣ上における基板１１中に電極２１が設けられ、ストレージ電極１７とソースＳとを電気的に接続している。基板１１中に、厚く形成されたノード絶縁膜２０が設けられている。ノード絶縁膜２０上および電極２１上に、素子分離絶縁膜２２（ＴＴＯ；トレンチ・トップ・オキサイド）が設けられている。
【００２１】
ドレインＤ上における絶縁層２７−１中にドレインコンタクトＤＣが設けられ、ドレインＤとビット線ＢＬとを電気的に接続している。ドレインコンタクトＤＣは、絶縁層２７−１中に形成されたトレンチ内に設けられた導電層２８、および導電層２８と上記トレンチと間に設けられたバリアメタル層２９により構成されている。ビット線ＢＬ上に絶縁層２７−２が設けられている。
【００２２】
上記素子分離領域１０に囲まれたアクティブエリア（素子領域）ＡＡのワード線ＷＬは、ゲート電極ＷＬ−１として働き、アクティブエリアＡＡの基板１１上に設けられたポリシリコン層（第１ポリシリコン層）１３と、ポリシリコン層１３上に設けられたシリサイド層（第１シリサイド層）１３Ｓを備えている。
【００２３】
また、素子分離領域１０のワード線ＷＬは、配線層ＷＬ−２として電気的に接続するための機能として働き、素子分離領域１０における素子分離絶縁膜２２上に設けられたポリシリコン層（第２ポリシリコン層）２５と、ポリシリコン層２５上に設けられたシリサイド層（第２シリサイド層）２５Ｓを備えている。また、ゲート電極ＷＬ−１を換言すれば、素子領域ＡＡに設けられているためワード線であり、配線層ＷＬ−２を換言すれば、素子分離領域１０に設けられているためパスワード線である。上記シリサイド層１３Ｓ、２５Ｓは、例えば、ＮｉＳｉ等により形成されている。
【００２４】
ゲート電極ＷＬ−１および配線層ＷＬ−２の側壁に接してスペーサ１４、２６が設けられている。
【００２５】
ここで、図示するように、ゲート電極ＷＬ−１の幅Ｗ１は、配線層ＷＬ−２の幅Ｗ２のよりも大きく設けられている。さらに、配線層ＷＬ−２のシリサイド層２５Ｓの膜厚は、ゲート電極ＷＬ−１のシリサイド層１３Ｓの膜厚の膜厚よりも厚く設けられている。
【００２６】
また、上記のようにこの実施形態に係る半導体装置は、ポリサイド配線構造が適用されたトレンチ型ＤＲＡＭである。そのため、換言すれば、この実施形態に係る半導体装置は、半導体基板１１の主表面の素子領域ＡＡに設けられた絶縁ゲート型電界効果トランジスタＴＲと、前記素子領域ＡＡから素子分離領域１０に延設され、ポリシリコン層１３、２５と前記ポリシリコン層１３、２５上に設けられたシリサイド層１３Ｓ、２５Ｓとを有し、前記素子分離領域１０における前記シリサイド層２５Ｓの膜厚が素子領域ＡＡよりも厚く、前記素子領域ＡＡが前記絶縁ゲート型電界効果トランジスタのゲート電極ＷＬ−１として働き、かつ前記素子分離領域１０が配線として働く積層構造の導電層ＷＬ−２とを具備を具備している。
【００２７】
さらに、一実施態様として、前記絶縁ゲート型電界効果トランジスタの近傍に設けられ、一方の電極が前記絶縁ゲート型電界効果トランジスタの電流経路の一端に接続され、前記絶縁ゲート型電界効果トランジスタと一対のメモリセルを形成するトレンチキャパシタＴＣを更に具備し、前記素子領域の導電層はワード線であり、前記素子分領域の導電層はパスワード線である。
【００２８】
上記のように、この実施形態に係る半導体装置によれば、配線層ＷＬ−２のシリサイド層２５Ｓの膜厚は、ゲート電極ＷＬ−１のシリサイド層１３Ｓの膜厚の膜厚よりも厚く設けられている。そのため、配線層ＷＬ−２の抵抗値を低減し、いわゆるＲＣ遅延を低減でき、高速化に対して有効である。
【００２９】
さらに、配線層ＷＬ−２の抵抗値を低減できるため、メタル配線により裏打ちをする必要がなく、より長い距離のワード線ＷＬをレイアウトすることができ、メモリセルＭＣのセル面積を低減することができる。また、ワード線ＷＬの電位降下による不良を低減し、歩留まりを向上させることが可能になる。
【００３０】
また、ゲート電極ＷＬ−１の幅Ｗ１は、配線層ＷＬ−２の幅Ｗ２のよりも大きく設けられている。
【００３１】
そのため、データの保持特性確保するためのゲート電極ＷＬ−１の一定の幅Ｗ１を確保でき、信頼性を向上できる点で有効である。一方、配線層ＷＬ−２の幅Ｗ２は、小さく設けられているために、上記配線層ＷＬ−２と同一の層により設けられたゲート電極を電気的に接続しつつ、ビット線ＢＬの幅方向のセル面積を低減することができ、微細化に対して有効である。
【００３２】
次に、図３乃至図１１を用いて、この実施形態に係る半導体装置の製造方法について説明する。
【００３３】
まず、図３に示すように、周知の工程を用いて、半導体基板１１中にトレンチキャパシタＴＣ、ノード絶縁膜２０、電極２１、素子分離絶縁膜２２を形成する。
【００３４】
続いて、例えば、熱酸化法により基板１１を熱してＳｉＯ２膜を形成し、素子領域ＡＡにゲート絶縁膜１２を形成する。上記ゲート絶縁膜１２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン層３３を堆積形成する。
【００３５】
続いて、図４に示すように、上記ポリシリコン層３３上にフォトレジストを塗布し、上記フォトレジストに露光および現像を行い、素子領域ＡＡの幅Ｗ１が、素子分離領域１０の幅Ｗ２よりも大きいパターンを上記フォトレジスト３５に転写する。
【００３６】
続いて、図５に示すように、上記パターンが転写されたフォトレジスト３５をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、素子領域ＡＡおよび素子分領域１０にポリシリコン層４０−１、４０−２を残存させ、ポリシリコン層１３およびポリシリコン層２５を形成する。その後、フォトレジスト３５を除去する。さらに、例えば、イオン打ち込み法により、ポリシリコン層４０−１、４０−２をマスクとして、基板１１の導電型と逆導電型の不純物イオン、リン（Ｐ）あるいはヒ素（Ａｓ）等を導入し、アニールして拡散させることによって、基板１１中にソースＳ／ドレインＤを形成する。
【００３７】
続いて、図６に示すように、ゲート絶縁膜１２上、ポリシリコン層１３上、ポリシリコン層２５上、素子分離絶縁膜２２上に、例えば、ＣＶＤ法によりＴＥＯＳ（Tetraethylorthosilicate）膜４１を堆積形成する。
【００３８】
続いて、図７に示すように、ＴＥＯＳ膜４１上に、ドレインＤ上における基板１１の表面上が露出するまで、例えば、ＲＩＥ法等の異方性エッチングを行い、ポリシリコン層１３の側壁およびポリシリコン層２５の側壁にスペーサ１４をそれぞれ形成する。
【００３９】
続いて、図８に示すように、サリサイドプロセスにより、ポリシリコン層１３、ポリシリコン層２５、およびドレインＤと高融点金属層とを反応させることにより、シリサイド層１３Ｓ、２５Ｓ、１６を形成する。
【００４０】
この工程の際において、素子分離領域１０におけるポリシリコン層２５の幅Ｗ２が、素子領域ＡＡにおけるポリシリコン層１３の幅Ｗ１よりも小さい。そのため、シリサイド層２５Ｓの膜厚がシリサイド層１３Ｓの膜厚よりも厚くなるように形成する。
【００４１】
以後、周知の工程により図１および図２に示す半導体装置を製造できる。
【００４２】
上記のように、この実施形態に係る半導体装置の製造方法は、素子分離領域１０におけるポリシリコン層２５の幅Ｗ２が、素子領域ＡＡにおけるポリシリコン層１３の幅Ｗ１よりも小さくなるように形成する（図４）。その後、サリサイドプロセスにより、ポリシリコン層１３、ポリシリコン層２５と高融点金属層とを反応させることにより、シリサイド層１３Ｓ、２５Ｓを形成する（図８）。
【００４３】
そのため、素子領域ＡＡにおけるポリシリコン層１３上のシリサイド層１３Ｓの膜厚は薄く、素子分離領域１０におけるポリシリコン層２５上のシリサイド層２５Ｓの膜厚は厚くなるように形成できる。その結果、シリサイド層１３Ｓを薄くしてゲート絶縁膜１２との反応を防止でき、シリサイド層２５Ｓの膜厚を厚くして抵抗値を低減できる。
【００４４】
さらに、素子領域ＡＡの幅Ｗ１が、素子分離領域１０の幅Ｗ２よりも大きいパターンが転写されたフォトレジスト３５をマスクとして、ＲＩＥ法等の異方性エッチングを行い、素子領域ＡＡおよび素子分領域１０にポリシリコン層４０−１、４０−２を残存させ、ポリシリコン層１３およびポリシリコン層２５を形成する（図３、図４）。
【００４５】
上記のように、幅Ｗ１、Ｗ２を有するポリシリコン層１３、２５を同時に形成できるため、大きい幅Ｗ１のポリシリコン層１３上のシリサイド層１３Ｓの膜厚は薄く、小さい幅Ｗ２のポリシリコン層２５上のシリサイド層２５Ｓの膜厚は厚く形成できる。さらに、ポリシリコン層１３、２５の幅Ｗ１、Ｗ２を素子領域ＡＡ、素子分領域１０とで変えることによって、製造工程を増やすことなくシリサイド層１３Ｓ、２５Ｓの膜厚を調整することができる。
【００４６】
［第２の実施形態（トレンチ型ＤＲＡＭ）］
次に、この発明の第２の実施形態に係る半導体装置について、図９を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
【００４７】
図９は、上記図２と同一方向に沿った断面構造図である。
【００４８】
図示するように、スペーサ２６とシリサイド層２５Ｓとの近傍における肩の部分３０のシリサイド層２５Ｓは、スペーサ１４とシリサイド層１３Ｓとの近傍における肩の部分３１のシリサイド層１３Ｓよりも露出して設けられている。換言すれば、スペーサ２６の高さは、スペーサ１４の高さよりも低く設けられている。
【００４９】
配線層ＷＬ−２のシリサイド層２５Ｓの膜厚は、ゲート電極ＷＬ−１のシリサイド層１３Ｓの膜厚の膜厚よりも厚く設けられている。また、この実施形態に係る半導体装置のシリサイド層２５Ｓの膜厚は、上記第１の実施形態に係る半導体装置のシリサイド層２５Ｓの膜厚よりもさらに厚くなるように設けられている。
【００５０】
上記のように、この実施形態に係る半導体装置によれば、配線層ＷＬ−２のシリサイド層２５Ｓの膜厚は、ゲート電極ＷＬ−１のシリサイド層１３Ｓの膜厚の膜厚よりも厚く設けられている。そのため、配線層ＷＬ−２の抵抗値を低減し、いわゆるＲＣ遅延を低減でき、高速化に対して有利である。
【００５１】
さらに、配線層ＷＬ−２の抵抗値を低減できるため、メタル配線により裏打ちをする必要がなく、より長い距離のワード線ＷＬをレイアウトすることができ、メモリセルＭＣのセル面積を低減することができる。また、ワード線ＷＬの電位降下による不良を低減し、歩留まりを向上させることが可能になる。
【００５２】
次に、図１０乃至図１５を用いて、この実施形態に係る半導体装置の製造方法について説明する。
【００５３】
まず、図１０に示すように、上記第１の実施形態と同様の工程を用いて、ポリシリコン層３３上にフォトレジストを塗布する。
【００５４】
続いて、上記ポリシリコン層３３上にフォトレジストを塗布した後、上記フォトレジストに露光および現像を行い、素子領域ＡＡの幅Ｗと素子分離領域１０の幅Ｗとが同じ程度のパターンを上記フォトレジスト３５に転写する。
【００５５】
続いて、図１１に示すように、上記パターンが転写されたフォトレジスト３５をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、素子領域ＡＡおよび素子分領域１０にポリシリコン層６０−１、６０−２を残存させ、ポリシリコン層１３およびポリシリコン層２５を形成する。その後、上記第１の実施形態と同様の工程により、基板１１中にソースＳ／ドレインＤを形成する。
【００５６】
続いて、図１２に示すように、上記と同様の工程により、ポリシリコン層１３の側壁およびポリシリコン層２５の側壁にスペーサ１４をそれぞれ形成する。
【００５７】
続いて、図１３に示すように、ポリシリコン層１３上、ポリシリコン層２５上、およびスペーサ１４上にフォトレジストを塗布する。さらに、上記フォトレジストに露光および現像を行って、素子分離領域１０のスペーサ１４表面上が露出するパターンを転写したフォトレジスト４２を形成する。そのため、フォトレジスト４２は、ポリシリコン層２５の側壁に形成されたスペーサ１４表面上が露出する開口部４３を有している。
【００５８】
続いて、図１４に示すように、上記フォトレジスト４２をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行い、素子分離領域１０の上記スペーサ１４をオーバーエッチングし、ポリシリコン層２５の肩の部分３０を露出させ、ポリシリコン層２５の側壁にオーバーエッチングされたスペーサ２６を形成する。その後、フォトレジスト４２を除去する。
【００５９】
続いて、図１５に示すように、サリサイドプロセスにより、ポリシリコン層１３、ポリシリコン層２５、およびドレインＤと高融点金属層とを反応させることにより、シリサイド層４５、４６、４７を形成する。この工程の際において、シリサイド層４６は、オーバーエッチングされた肩の部分３０からもシリサイド層４６が成長し、反応が加速される。
【００６０】
続いて、図１６に示すように、上記サリサイドプロセスを続けることにより、ポリシリコン層１３上、ポリシリコン層２５上、およびドレインＤ上と高融点金属層とをさらに反応させ、シリサイド層１３Ｓ、２５Ｓ、１６を形成し、ゲート電極ＷＬ−１、配線層ＷＬ−２、およびドレインＤを形成する。
【００６１】
以後、周知の工程により図９に示す半導体装置を製造できる。
【００６２】
尚、上記製造工程において、素子分離領域１０のスペーサ２６をオーバーエッチングし、ワード線ＷＬの肩の部分３０を露出させる工程は、ＲＩＥ法に限らず、例えば、ウエットエッチング（wet etching）法等によりことも可能である。
【００６３】
上記のように、この実施形態に係る半導体装置の製造方法は、素子分離領域１０のスペーサ１４を選択的にオーバーエッチングしてスペーサ２６を形成し、肩の部分３０を露出させる（図１４）。続いて、サリサイドプロセスにより、オーバーエッチングした肩の部分３０からもシリサイド層４６を成長させ、反応を加速させる（図１５）。
【００６４】
そのため、素子分離領域１０の配線層ＷＬ−２におけるシリサイド層２５Ｓの膜厚を、サリサイドプロセスの反応条件またはオーバーエッチングして露出する肩の部分３０等の最適な値を選択することにより、選択的により厚く形成できる。その結果、シリサイド層２５Ｓの膜厚の選択性および制御性を向上できる。
【００６５】
さらに、シリサイド層２５Ｓの膜厚を選択的により厚く形成できるため、素子領域ＡＡのゲート絶縁膜１２とシリサイド層１３Ｓが反応して、シリサイド層１３Ｓがゲート絶縁膜１２を貫通することを防止でき、信頼性を向上できる。
【００６６】
シリサイド層２５Ｓの膜厚を選択的に厚く形成できるため、配線層ＷＬ−２の抵抗値を低減できる。その結果、ＲＣ遅延を低減でき、高速化できる点で有利である。
【００６７】
また、配線層ＷＬ−２の抵抗値が低減できることによって、より長い距離のワード線ＷＬをレイアウトすることが可能になり、メモリセルＭＣのセル面積を低減できる。さらには、ワード線ＷＬの電位降下による不良の低減し、歩留まりを向上できる点で有効である。
【００６８】
また、ポリシリコン層１３のスペーサはオーバーエッチングしないため、シリサイド層１３Ｓの膜厚を選択的に薄く形成できる。そのため、シリサイド層２５Ｓの膜厚の選択性および制御性を向上できる。
【００６９】
さらに、素子領域ＡＡの幅Ｗと素子分離領域１０の幅Ｗとが同一程度のパターンが転写されたフォトレジスト３５をマスクとして、ＲＩＥ法等の異方性エッチングを行い、素子領域ＡＡおよび素子分領域１０にポリシリコン層６０−１、６０−２を残存させ、ポリシリコン層１３およびポリシリコン層２５を形成する（図１０、図１１）。
【００７０】
上記フォトレジスト３５に転写されたパターンは、幅Ｗが同一程度のいわゆるラインアンドスペースのパターンである。そのため、製造コストを低減できる点で有利である。
【００７１】
［第３の実施形態（ロジック回路）］
次に、この発明の第３の実施形態に係る半導体装置について、図１７および図１８を用いて説明する。以下の説明において、上記第１、第２の実施形態と重複する部分の説明は省略する。この第３の実施形態では、ポリサイド配線構造を適用したロジック（Logic ）回路を例に挙げて説明する。
【００７２】
図１７は、この実施形態に係る半導体装置を模式的に示す平面図である。図１８は、図１７中の１８−１８線に沿った断面構造図である。
【００７３】
図１８に示すように、半導体基板１１の主表面上の素子領域ＡＡにトランジスタＴＲ１、ＴＲ２が設けられ、ＳＴＩ（Shallow Trench Isolation）により分離された素子分離領域１０に配線層ＷＬ−２が設けられている。
【００７４】
トランジスタＴＲ１は、ゲート絶縁膜５１上に設けられたポリシリコン層５２、ポリシリコン層５２上に設けられたシリサイド層５２Ｓ、ポリシリコン層５２およびシリサイド層５２Ｓの側壁に設けられたスペーサ５３、および基板１１中にポリシリコン層５２を挟むように隔離して設けられたソースＳ／ドレインＤを備えている。このトランジスタＴＲ１のゲート電極ＷＬ−１は、ポリシリコン層５２およびシリサイド層５２Ｓを備えている。
【００７５】
トランジスタＴＲ２は、ゲート絶縁膜５５上に設けられたポリシリコン層５６、ポリシリコン層５６上に設けられたシリサイド層５６Ｓ、ポリシリコン層５６およびシリサイド層５６Ｓの側壁に設けられたスペーサ５７、および基板１１中にゲート電極５６を挟むように隔離して設けられたソースＳ／ドレインＤを備えている。トランジスタＴＲ１、ＴＲ２のソースＳ／ドレインＤ上にそれぞれシリサイド層６３が設けられている。このトランジスタＴＲ２のゲート電極ＷＬ−１は、ポリシリコン層５６およびシリサイド層５６Ｓを備えている。
【００７６】
配線層ＷＬ−２は、ＳＴＩ上に設けられたポリシリコン層６１、ポリシリコン層６１上に設けられたシリサイド層６１Ｓ、およびポリシリコン層６２とシリサイド層６１Ｓの側壁に設けられたスペーサ６２を備えている。
【００７７】
また、トランジスタＴＲ１上、ＴＲ２上、配線層ＷＬ−２上にライナー絶縁膜１５が設けられている。
【００７８】
ここで、トランジスタＴＲ１、ＴＲ２のゲート電極ＷＬ−１の幅Ｗ３は、配線層ＷＬ−２の幅Ｗ４よりも大きくなるように設けられている。また、トランジスタＴＲ１の肩の部分６５近傍のシリサイド層５２Ｓは、その膜厚が厚くなるように設けられている。
【００７９】
配線層ＷＬ−２のシリサイド層６１Ｓの膜厚は、トランジスタＴＲ１、ＴＲ２のシリサイド層５２Ｓ、５６Ｓの膜厚より厚く設けられている。
【００８０】
さらに、トランジスタＴＲ１のスペーサ５３とシリサイド層５２Ｓとの近傍における肩の部分６５は露出し、シリサイド層５２Ｓは、スペーサ５２よりも突出して設けられている。配線層ＷＬ−２のスペーサ６２とシリサイド層６１Ｓとの近傍における肩の部分６６は、露出し、シリサイド層６１Ｓは、スペーサ６２よりも突出して設けられている。
【００８１】
上記のような構成によれば、上記第１、第２の実施形態と同様な効果を得ることができる。即ち、配線層ＷＬ−２のシリサイド層６１Ｓの膜厚は厚く設けられているので、配線層ＷＬ−２の抵抗値を下げることによってＲＣ遅延を低減でき、高速化に有効である。
【００８２】
さらに、トランジスタＴＲ１の肩の部分６５近傍のシリサイド層５２Ｓは、その膜厚が厚くなるように設けられている。そのため、素子分領域１０の配線層ＷＬ−２のみならず、ゲート電極ＷＬ−１の抵抗値を部分的・選択的に低減できるため、ＲＣ遅延を低減でき、さらに高速化できる点で有効である。
【００８３】
次に、図１９乃至図２４を用いて、この実施形態に係る半導体装置の製造方法について説明する。
【００８４】
まず、図１９に示すように、基板１１の主表面中に周知の工程により、ＳＴＩを形成し、素子領域ＡＡおよび素子分領域１０を形成する。さらに、例えば、熱酸化法により基板１１を熱して、基板１１上にＳｉＯ２膜２１を形成する。ＳｉＯ２膜２１上に、例えば、ＣＶＤ法によりポリシリコン層７２を形成する。
【００８５】
続いて、図２０に示すように、ＳｉＯ２膜７１上にフォトレジストを塗布する。さらに、上記フォトレジストに露光および現像を行って、素子領域ＡＡにおける幅Ｗ３が、素子分領域１０における幅Ｗ４よりも大きくなるように、フォトレジスト７３をパターニングする。
【００８６】
続いて、図２１に示すように、フォトレジスト７３をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、ポリシリコン層７２およびＳｉＯ２膜７１を貫通して、ポリシリコン層５２、５６、６１、ゲート絶縁膜５１、５５を形成する。フォトレジスト７３を除去した後、例えば、イオン打ち込み法により、ポリシリコン層５２、５６をマスクとして、基板１１の導電型と逆導電型の不純物イオン、リン（Ｐ）あるいはヒ素（Ａｓ）等を導入し、アニールして拡散させることによって、基板１１中にソースＳ／ドレインＤを形成する。さらに、基板１１上、ポリシリコン層５２上、５６上、６１上に、例えば、ＣＶＤ法によりＴＥＯＳ膜等を形成する。さらに、上記ＴＥＯＳ膜上に、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、ポリシリコン層５２、５６、６１の側壁にスペーサ７４をそれぞれ形成する。
【００８７】
さらに、ポリシリコン層５２上、５６上、６１上、およびスペーサ７４上にフォトレジストを塗布する。上記フォトレジストに露光および現像を行って、トランジスタＴＲ２上のみフォトレジスト７５に覆われ、トランジスタＴＲ１表面および配線層ＷＬ−２表面が選択的に露出するようなパターンを有するフォトレジスト７５を形成する。そのため、フォトレジスト７５は、トランジスタＴＲ１表面上および配線層ＷＬ−２表面上が露出する開口部７０を有している。
【００８８】
続いて、図２２に示すように、上記フォトレジスト７５をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行い、トランジスタＴＲ１のスペーサ７４および配線層ＷＬ−２のスペーサ７４をオーバーエッチングし、肩の部分６５、６６を露出させ、スペーサ５３および６２を形成する。
【００８９】
続いて、図２３に示すように、サリサイドプロセスにより、ポリシリコン層５２、５６、６１、およびソースＳ／ドレインＤと高融点金属層とを反応させることにより、シリサイド層７７を形成する。この工程の際において、ポリシリコン層５２上、６１上におけるシリサイド層７７は、オーバーエッチングされた肩の部分６５、６６からもシリサイド層が成長し、反応が加速される。
【００９０】
続いて、図２４に示すように、上記サリサイドプロセスを続けることにより、ゲート電極５２およびポリシリコン層５７、ソースＳ／ドレインＤと高融点金属層とをさらに反応させ、シリサイド層５２Ｓ、５６Ｓ、６１Ｓを形成し、トランジスタＴＲ１、ＴＲ２のゲート電極ＷＬ−１および配線層ＷＬ−２をそれぞれ形成する。
【００９１】
以後、周知の工程により、図１７および図１８に示す半導体装置を製造できる。
【００９２】
尚、上記製造工程において、配線層ＷＬ−２のスペーサ７４およびトランジスタＴＲ１のスペーサ７４をオーバーエッチングし、肩の部分６５、６６を露出させ、スペーサ５３および６２を形成する工程は、ＲＩＥ法等に限らず、ウエット（wet ）エッチングによることも可能である。
【００９３】
また、上記サリサイドプロセスにより、ポリシリコン層５６と高融点金属層を反応させることにより、シリサイド層７７を形成する工程の際において、ゲート電極５２は、肩の部分６５からもシリサイド層７７が成長し、その膜厚が厚く形成される。しかし、上記サリサイドプロセスにおける反応条件等を制御して反応をさらに加速させることにより、配線層のシリサイド層６１Ｓと同様に、肩の部分６５だけでなく膜厚全体を厚く形成することも可能である。また、同様の工程により、トランジスタＴＲ１のシリサイド層５６Ｓの肩の部分近傍および全体の膜厚も厚く形成することが可能である。
【００９４】
上記のような製造方法によれば、上記第１、第２の実施形態と同様の効果を得られる。さらに、この実施形態によれば、トランジスタＴＲ２上をフォトレジスト７５で覆い、トランジスタＴＲ１表面上および配線層ＷＬ−２表面上が選択的に露出するようなパターンを有するフォトレジスト７５を形成する（図２１）。さらに、上記フォトレジスト７５をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行い、配線層ＷＬ−２となるスペーサ７４およびトランジスタＴＲ１となるスペーサ７４をオーバーエッチングし、肩の部分６５、６６を露出させ、スペーサ５３および６２を形成する（図２２）。
【００９５】
続いて、サリサイドプロセスを行うことにより、シリサイド層７７は、オーバーエッチングされた肩の部分６５、６６からも成長し、反応が加速される。その結果、ポリシリコン層６１上に膜厚が厚いシリサイド層６１Ｓ、および肩の部分６５の近傍の膜厚が厚いシリサイド層５２Ｓを形成できる（図２３、図２４）。
【００９６】
以上のように、配線層ＷＬ−２のシリサイド層６１Ｓの膜厚だけでなく、素子領域ＡＡにおけるトランジスタＴＲ１の肩の部分６５近傍のシリサイド層５２Ｓの膜厚を選択的にかつ同時に厚く形成できる。そのため、製造コストを増大させることなく、トランジスタＴＲ１のゲート電極ＷＬ−１の抵抗値を低減できる。その結果、ＲＣ遅延を低減でき、高速化できる点で有効である。
【００９７】
さらに、トランジスタＴＲ１の肩の部分６５近傍のシリサイド層５２Ｓの膜厚について、反応条件等を選択することにより、選択的に厚く形成できる。そのため、最適なシリサイド層５２Ｓの抵抗値を選択でき、信頼性を向上することができる。
【００９８】
尚、素子分離絶縁膜２２上に設けられたポリシリコン層２５、６１の全てがシリサイド化（いわゆるフルシリサイド）していても良い。その場合は、さらに抵抗値を低減することができる。また、かかるポリシリコン層２５、６１下にはゲート絶縁膜が設けられていないため、フルシリサイドされたシリサイド層とゲート絶縁膜が反応し、シリサイド層がゲート絶縁膜を貫通して基板１１へ電流がリークすることもない。
【００９９】
さらに、ポリシリコン層１３、２５、５３、５６、６１は、ポリシリコンに限らず、例えば、アモルファスシリコン等であってもよい。
【０１００】
以上、第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０１】
【図１】この発明の第１の実施形態に係る半導体装置を模式的に示す平面図。
【図２】図１中の２−２線に沿った断面構造図。
【図３】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図４】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図５】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図６】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図７】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図８】第１の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図９】第２の実施形態に係る半導体装置を説明するためもので、図２と同一方向における断面構造図。
【図１０】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１１】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１２】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１３】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１４】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１５】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１６】第２の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図１７】この発明の第３の実施形態に係る半導体装置を模式的に示す平面図。
【図１８】図１７中の１８−１８線に沿った断面構造図。
【図１９】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図２０】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図２１】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図２２】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図２３】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【図２４】第３の実施形態に係る半導体装置の製造方法の一工程を示す断面構造図。
【符号の説明】
【０１０２】
１１…半導体基板、ＢＬ…ビット線、ＭＣ…メモリセル、ＴＲ…トランジスタ、ＴＣ…トレンチキャパシタ、１２…ゲート絶縁膜、１３…ポリシリコン層、１３Ｓ、２５Ｓ、１６…シリサイド層、１４、２６…スペーサ、１５…ライナー絶縁膜、１７…ストレージ電極、１８…キャパシタ絶縁膜、１９…プレート電極、２０…ノード絶縁膜、２１…電極、２２…素子分離絶縁膜、２５…ポリシリコン層、２７−１、２７−２…絶縁層、ＤＣ…ドレインコンタクト、２８…導電層、２９…バリアメタル層、Ｗ１…ゲート電極ＷＬ−１の幅、Ｗ２…配線層ＷＬ−２の幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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