(57)【要約】【課題】  スタックゲート電極によって構成されるメモリセルトランジスタの閾値の変動を抑止することのできる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  不揮発性半導体記憶装置は、主表面を有する半導体基板１と、半導体基板１主表面上に、互いに距離を隔てて形成された複数のスタックゲート電極ＳＧ１〜ＳＧ３とを備えている。複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々は、互いに絶縁されて積層されたフローティングゲート電極４とコントロールゲート電極１３とを有している。コントロールゲート電極１３は高融点金属を含む導電膜１１を有している。さらに、不揮発性半導体記憶装置は、導電膜１１の側面に形成された保護膜１５を備えている。フローティングゲート電極４の側面には保護膜１５が形成されていない。【選択図】        図２
2006324274.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に、互いに距離を隔てて形成された複数のスタックゲート電極とを備え、
前記複数のスタックゲート電極の各々は、互いに絶縁されて積層されたフローティングゲート電極とコントロールゲート電極とを有し、前記コントロールゲート電極は高融点金属を含む導電膜を有し、
前記導電膜の側面に形成された保護膜をさらに備え、
前記フローティングゲート電極の側面には前記保護膜が形成されていないことを特徴とする、不揮発性半導体記憶装置。
【請求項２】
前記複数のスタックゲート電極の各々は、前記フローティングゲート電極の側面に形成され、かつ前記保護膜よりも低い誘電率の側壁絶縁膜をさらに有することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記側壁絶縁膜は酸化シリコンであることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記コントロールゲート電極は、高融点金属を含まない他の導電膜をさらに有することを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記導電膜はタングステンよりなることを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のスタックゲート電極の各々の間に形成され、かつ前記保護膜の誘電率よりも低い誘電率を有する層間絶縁膜をさらに備え、
前記層間絶縁膜の上面は、前記フローティングゲート電極の上面よりも高い位置であって、かつ前記導電膜の下面よりも低い位置にあることを特徴とする、請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記保護膜は窒化シリコンよりなることを特徴とする、請求項１〜６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
互いに絶縁されて積層されたフローティングゲート電極とコントロールゲート電極とを有し、前記コントロールゲート電極は高融点金属を含む導電膜を有する前記複数のスタックゲート電極の各々を、互いに距離を隔てて半導体基板の主表面上に形成するスタックゲート電極形成工程と、
前記導電膜の側面を覆い、かつ前記フローティングゲート電極の側面を覆わないように保護膜を形成する工程とを備えることを特徴とする、不揮発性半導体記憶装置の製造方法。
【請求項９】
前記スタックゲート電極形成工程は、前記導電膜を形成する工程と、高融点金属を含まない他の導電膜を形成する工程とを含むことを特徴とする、請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記フローティングゲート電極の上面よりも高く、かつ前記導電膜の下面よりも低い上面を有し、前記保護膜よりも低い誘電率の絶縁膜を、前記複数のスタックゲート電極の各々の間を埋めるように形成する絶縁膜形成工程をさらに備えることを特徴とする、請求項８または９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記絶縁膜形成工程は、前記導電膜の下面よりも高い上面を有する前記絶縁膜を形成する工程と、前記絶縁膜をエッチバックする工程とを含むことを特徴とする、請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記フローティングゲート電極の側面を酸化する酸化工程をさらに備えることを特徴とする、請求項８〜１１のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記酸化工程は、前記保護膜を形成する工程よりも後に行なわれることを特徴とする、請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、スタックゲート電極により構成されるトランジスタの閾値の変動を抑止することのできる不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、大容量化に適した電気的に書き換え可能な不揮発性半導体記憶装置として、フラッシュメモリがある。フラッシュメモリは、複数のメモリセルがマトリクス状に配列したメモリセルアレイを有している。複数のメモリセルの各々は、半導体基板中のウエル表面に形成されたソースおよびドレインと、ソースおよびドレインに挟まれた半導体基板の表面上に形成されたスタックゲート電極とを備えている。スタックゲート電極は、半導体基板の表面上にゲート絶縁膜（トンネル絶縁膜）を介して形成されたフローティングゲート電極と、フローティングゲート電極上にＯＮＯ（Oxide-Nitride-Oxide）膜を介して設けられたコントロールゲート電極とを有している。
【０００３】
メモリセルの読み出しの際には、フローティングゲート電極への電子の注入の有無（メモリセルの閾値電圧Ｖthの高低）によって、保持データが判別される。また、メモリセルへのデータの書き込みは、たとえば、選択されたメモリセルのコントロールゲート電極と半導体基板（ウエル、ソースもしくはドレイン）との間の電位差によってゲート絶縁膜（トンネル絶縁膜）をトンネリングさせることにより、半導体基板からフローティングゲートへ電子を注入することによって行なう。また、メモリセルからのデータの読み出しは、メモリセルトランジスタがオン状態になるコントロールゲート電圧の閾値を測定することによって行なう。
【０００４】
特開２００２−３３４０４号公報（特許文献１）には、従来の不揮発性半導体記憶装置が開示されている。特許文献１の不揮発性半導体記憶装置においては、シリコン基板上にフローティングゲートが形成されており、フローティングゲート上にＯＮＯ膜が形成されている。そして、ＯＮＯ膜上にコントロールゲートが形成されており、コントロールゲート上にタングステンシリサイド膜が形成されている。
【０００５】
ここで、タングステンシリサイド膜はコントロールゲートの低抵抗化を目的として形成される膜である。タングステンシリサイド膜は、タングステンやチタンなどの高融点材料を含む導電膜で置き換えることもできる。一方で、タングステンやチタンなどの高融点材料は、溶解および酸化しやすい性質を有している。このため、不揮発性半導体記憶装置の製造工程において、レジストを除去するためのウエットエッチングの際に溶解したり、アニールの際に酸化したりするおそれがある。
【特許文献１】特開２００２−３３４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
不揮発性半導体記憶装置では、隣接する２つのフローティングゲート電極によって寄生容量が構成され、この寄生容量が大きいと、フローティングゲート電極に蓄積された電荷が、隣接するフローティングゲート電極に蓄積された電荷の影響を受け、メモリセルトランジスタの閾値が変動するという問題が生じる。
【０００７】
特許文献１の不揮発性半導体記憶装置においては、フローティングゲートの側面にシリコン窒化膜が形成されている。シリコン窒化膜は、シリコン酸化膜などと比較して誘電率が高い。具体的には、シリコン酸化膜の比誘電率が３．９〜４．１であるのに対し、シリコン窒化膜の比誘電率は６．１〜７．５である。このため、２つのフローティングゲートによって構成される寄生容量が大きくなり、メモリセルトランジスタの閾値が変動するという上記問題が顕著に生じていた。
【０００８】
また、近年、不揮発性半導体記憶装置の微細化が進んでおり、隣接するメモリセルにおけるフローティングゲート同士の距離が小さくなっている。寄生容量は２つのフローティングゲート間の距離が狭まるほど大きくなるので、寄生容量に起因する上記問題は不揮発性半導体記憶装置の微細化の障害となっている。
【０００９】
したがって、本発明の目的は、スタックゲート電極によって構成されるメモリセルトランジスタの閾値の変動を抑止することのできる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板の主表面上に、互いに距離を隔てて形成された複数のスタックゲート電極とを備えている。複数のスタックゲート電極の各々は、互いに絶縁されて積層されたフローティングゲート電極とコントロールゲート電極とを有している。コントロールゲート電極は高融点金属を含む導電膜を有している。さらに、不揮発性半導体記憶装置は、導電膜の側面に形成された保護膜を備えている。フローティングゲート電極の側面には保護膜が形成されていない。
【００１１】
本発明の不揮発性半導体記憶装置の製造方法は、互いに絶縁されて積層されたフローティングゲート電極とコントロールゲート電極とを有し、コントロールゲート電極は高融点金属を含む導電膜を有する複数のスタックゲート電極の各々を、互いに距離を隔てて半導体基板の主表面上に形成するスタックゲート電極形成工程と、導電膜の側面を覆い、かつフローティングゲート電極の側面を覆わないように保護膜を形成する工程とを備えている。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、フローティングゲート電極同士の間に保護膜が形成されない。したがって、２つのフローティングゲートによって構成される寄生容量が保護膜の存在によって大きくなることがない。したがって、スタックゲート電極によって構成されるメモリセルトランジスタの閾値の変動を抑止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
始めに、本実施の形態の不揮発性半導体記憶装置におけるメモリセル部の構成について、図１〜図３を用いて説明する。
【００１４】
図１は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセル部の平面図である。図１を参照して、コントロールゲート形成領域ＣＧ１〜ＣＧ３の各々と、拡散層形成領域Ｗ１、Ｗ２の各々とが、図中縦方向に延びるように交互に形成されている。コントロールゲート形成領域ＣＧ１内には、フローティングゲート形成領域ＦＧ１１〜ＦＧ１３の各々が一定間隔で形成されている。同様に、コントロールゲート形成領域ＣＧ２内には、フローティングゲート形成領域ＦＧ２１〜ＦＧ２３の各々が一定間隔で形成されており、コントロールゲート形成領域ＣＧ３内には、フローティングゲート形成領域ＦＧ３１〜ＦＧ３３の各々が一定間隔で形成されている。また、複数の素子分離２の各々が図中縦方向に一定間隔で形成されている。
【００１５】
図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図２および図３を参照して、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型であり、半導体基板１と、複数のスタックゲート電極ＳＧ１〜ＳＧ３とを備えている。
【００１６】
たとえばＳｉ（シリコン）よりなる半導体基板１の主表面上には、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々が互いに距離を隔てて形成されている。複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々の間における半導体基板１の主表面には、各メモリセルのソース／ドレインとなる複数の拡散層１７の各々が形成されている。スタックゲート電極ＳＧ１〜ＳＧ３の各々と、拡散層１７の各々とによって、メモリセルトランジスタの各々が構成されている。
【００１７】
複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々は、トンネル絶縁膜３と、フローティングゲート電極４と、３層絶縁膜（以下、ＯＮＯ膜）６と、コントロールゲート電極１３と、シリコン窒化膜１２と、側壁絶縁膜１４とを有している。コントロールゲート電極１３は、導電膜としての導電膜１１と、他の導電膜としての導電膜１０とを有している。
【００１８】
２つの拡散層１７に挟まれる半導体基板１の主表面上にはトンネル絶縁膜３が形成されている。そして、フローティングゲート電極４と、ＯＮＯ膜６と、導電膜１０と、導電膜１１と、コントロールゲート電極１３と、ＳｉＮ（窒化シリコン窒化）膜１２とが、トンネル絶縁膜３上に積層して形成されている。特にＯＮＯ膜６は、図３に示すように、素子分離２の各々を覆うように形成されている。フローティングゲート電極４および導電膜１０の側面および半導体基板１の主表面上には、側壁絶縁膜１４が形成されている。
【００１９】
さらに、本実施の形態の不揮発性半導体記憶装置は、保護膜１５と、層間絶縁膜９および１６とを備えている。層間絶縁膜９は、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々の間に形成されている。保護膜１５は、ＳｉＮ膜１２の上面および側面と、導電膜１１の側面と、導電膜１０の上部側面とに形成されており、層間絶縁膜９の上面９ａにまで延びている。保護膜１５上には層間絶縁膜１６が形成されている。
【００２０】
層間絶縁膜９は、上面９ａがフローティングゲート電極４の上面４ａよりも高い位置であって、かつ導電膜１１の下面１１ａよりも低い位置になるように形成されている。このため、保護膜１５は、導電膜１１の側面には形成されているが、フローティングゲート電極４の側面には形成されていない。
【００２１】
導電膜１１は、たとえばＷ（タングステン）、Ｔｉ（チタン）などの高融点材料よりなっている。なお、タングステンなどの高融点金属を用いたコントロールゲート電極はポリメタルゲートと呼ばれている。導電膜１０は、前述の高融点材料を含まない材料よりなっており、たとえばポリシリコンなどよりなっている。保護膜１５は、耐ウエットエッチング性および耐酸化性のある材料よりなっており、たとえばＳｉＮよりなっている。保護膜１５を形成することによって、導電膜１１を構成する高誘電率材料が溶解したり、酸化したりするのを防止できる。
【００２２】
トンネル絶縁膜３はたとえばＳｉＯ2（酸化シリコン）よりなっており、フローティングゲート電極４はたとえばポリシリコンよりなっている。ＯＮＯ膜６は、ＳｉＯ2／ＳｉＮ／ＳｉＯ2の３つの膜を積層して形成されており、コントロールゲート電極１３とフローティングゲート電極４とを互いに絶縁している。側壁絶縁膜１４は、保護膜１５の誘電率よりも低い有する材料よりなっており、たとえば保護膜１５がＳｉＮよりなっている場合、側壁絶縁膜１４はＳｉＯ2よりなっている。素子分離３はたとえばＳｉＯ2よりなっており、層間絶縁膜９および１６は、保護膜１５の誘電率よりも低い誘電率を有しており、たとえばＰＳＧ（リンを含んだＳｉＯ2）よりなっている。
【００２３】
次に、本実施の形態の不揮発性半導体記憶装置における周辺回路部の構成について説明する。
【００２４】
図４は、本発明の実施の形態１における不揮発性半導体記憶装置の周辺回路部の構成を示す断面図である。図４を参照して、素子分離２で挟まれた半導体基板１の主表面には、２つの拡散層１９と、２つの拡散層の各々に隣接して形成された２つのＬＤＤ（Lightly Doped Drain）領域１８の各々とが形成されている。
【００２５】
２つのＬＤＤ領域１８に挟まれた半導体基板１の主表面上にはＳｉＯ2よりなるゲート絶縁膜８が形成されており、ゲート絶縁膜８上には導電膜１０、導電膜１１の各々が積層して形成されている。周辺回路部においては、導電膜１０および導電膜１１によってゲート電極が構成されている。導電膜１０および導電膜１１の側面と、半導体基板１の主表面上には、側壁絶縁膜１４が形成されている。導電膜１１上にはＳｉＮ膜１２が形成されている。そして、ゲート絶縁膜８、導電膜１０、導電膜１１、ＳｉＮ膜１２、および側壁絶縁膜１４の各々を覆うように、保護膜１５が形成されている。保護膜１５上には層間絶縁膜１６が形成されている。
【００２６】
保護膜１５および層間絶縁膜１６には複数の孔が形成されており、複数の孔の各々の内部にはバリアメタル２０およびプラグ２１が形成されている。バリアメタル２０およびプラグ２１によってコンタクト２２が構成されている。コンタクト２２の各々は、層間絶縁膜１６上に形成された図示しない配線の各々と、拡散層１９の各々とを電気的に接続している。また、コンタクト２２は、層間絶縁膜１６上に形成された図示しない配線と、導電膜１１とを電気的に接続している。バリアメタル２０はたとえばＴｉＮ／Ｔｉ積層膜などよりなっており、プラグ２１はたとえばＷなどよりなっている。
【００２７】
次に、本実施の形態における不揮発性半導体記憶装置の製造方法について、図５〜図３３を用いて説明する。図５、図８、図１１、図１４、図１７、図１９、図２１、図２３、図２６、および図２９は、図１のＩＩ−ＩＩ線に沿う断面図である。また、図６、図９、図１２、図１５、図２４、図２７、および図３０は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。さらに、図７、図１０、図１３、図１６、図１８、図２０、図２２、図２５、図２８、および図３１〜図３３は、周辺回路部の断面図である。
【００２８】
始めに、図５〜図７を参照して、たとえばＨＤＰ（High  Density  Plasma）法などを用いて、半導体基板１の主表面における所定の位置に複数の素子分離２の各々を形成する。次に、特に図示しないが、ｎ型のトランジスタが形成される領域にｐ型のウエル領域を形成し、ｐ型のトランジスタが形成される領域にｎ型のウエル領域を形成する。なお、メモリセル部はたとえばｎ型トランジスタによって構成され、周辺回路部はたとえばｎ型トランジスタおよびｐ型トランジスタによって構成される。
【００２９】
続いて、図８〜図１０を参照して、半導体基板１および素子分離２の上に、たとえば８ｎｍ〜１２ｎｍの膜厚のトンネル絶縁膜３と、たとえば５０ｎｍ〜１５０ｎｍの膜厚のフローティングゲート電極４とを形成する。次に、図９に示すメモリセル部において、フローティングゲート電極４がメモリセル部における素子分離２上で分断されるように、フローティングゲート電極４をエッチングする。
【００３０】
続いて、図１１および図１２を参照して、たとえば２ｎｍ〜６ｎｍの膜厚のＳｉＯ2膜と、たとえば５ｎｍ〜１５ｎｍの膜厚のＳｉＮ膜と、たとえば５ｎｍ〜１５ｎｍの膜厚のＳｉＯ2膜とを積層して形成することにより、フローティングゲート電極４上にＯＮＯ膜６を形成する。次に、周辺回路部において、通常の写真製版技術およびエッチング技術を用いて、ＯＮＯ膜６、フローティングゲート電極４、およびトンネル絶縁膜３の各々をエッチングする。これにより、周辺回路部の半導体基板１の主表面が露出し、周辺回路部の構造が図７に示す構造に戻る。
【００３１】
続いて、図１３を参照して、周辺回路部において半導体基板１の主表面を酸化し、ゲート絶縁膜８を形成する。なお、この酸化処理が行なわれても、メモリセル部の構造は図１１および図１２の構造とほぼ同様であるが、メモリセル部においても酸化処理によってＯＮＯ膜６を構成するＳｉＯ2膜の膜厚がわずかに増加する。
【００３２】
続いて、図１４〜図１６を参照して、たとえば５０ｎｍ〜１５０ｎｍの膜厚の導電膜１０と、たとえば２０ｎｍ〜６０ｎｍの膜厚の導電膜１１と、たとえば２００ｎｍ〜３００ｎｍの膜厚のＳｉＮ膜１２とを、ＯＮＯ膜６上およびゲート絶縁膜８上に積層して形成する。
【００３３】
続いて、図１７および図１８を参照して、メモリセル部および周辺回路部において、通常の写真製版技術およびエッチング技術を用いて、ＳｉＮ膜１２、導電膜１１、導電膜１０、ＯＮＯ膜６、およびゲート絶縁膜８の各々をエッチングする。次に、メモリセル部において、ＳｉＮ膜１２をマスクとして、フローティングゲート電極４およびトンネル絶縁膜３の各々をエッチングする。これにより、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々が、互いに距離を隔てて半導体基板１の主表面上に形成される。エッチングされた領域では半導体基板１の主表面が露出する。なお、上記エッチング後において、メモリセル部におけるＩＩＩ−ＩＩＩ線に沿う断面図は図１５と同様である。
【００３４】
続いて、図１９および図２０を参照して、メモリセル部における半導体基板１の主表面が露出した領域に、たとえばＡｓ（ヒ素）などのＶ族元素のイオンを注入する。これにより、半導体基板１の主表面における所定の領域に拡散層１７が形成される。次に、周辺回路部における半導体基板１の主表面が露出した領域に、たとえばＡｓなどのＶ族元素のイオンを注入する。これにより、周辺回路部におけるｎ型トランジスタが形成される領域にＬＤＤ領域１８が形成される。なお、上記イオン注入後において、メモリセル部におけるＩＩＩ−ＩＩＩ線に沿う断面図は図１５と同様である。
【００３５】
続いて、図２１および図２２を参照して、フローティングゲート電極４、導電膜１０の各々の側面と、露出している半導体基板１の主表面とを酸化処理する。これにより、フローティングゲート電極４、導電膜１０、導電膜１１の各々の側面と、露出している半導体基板１の主表面とに側壁絶縁膜１４が形成される。
【００３６】
なお、この酸化処理としては、ポリシリコンのみを酸化してＷを酸化しない選択酸化を用いることが好ましい。次に、特に図示しないが、周辺回路部における所定の領域に、たとえばＢＦ2などのＩＩＩ族元素の化合物のイオンや、ＩＩＩ族元素のイオンを注入する。これにより、周辺回路部におけるｐ型トランジスタが形成される領域にＬＤＤ領域が形成される。なお、上記イオン注入後において、メモリセル部におけるＩＩＩ−ＩＩＩ線に沿う断面図は図１５と同様である。
【００３７】
続いて、図２３〜図２５を参照して、スタックゲート電極ＳＧ１〜ＳＧ３の各々を覆うように、たとえば５００ｎｍ〜１５００ｎｍの膜厚の層間絶縁膜９を形成する。この時点で層間絶縁膜９は、導電膜１１の下面１１ａよりも高い上面を有している。
【００３８】
続いて、図２６〜図２８を参照して、層間絶縁膜９の上面９ａが、フローティングゲート電極４の上面４ａよりも高く、かつ導電膜１１の下面１１ａよりも低くなるように、層間絶縁膜９をエッチバックする。これにより、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々の間を埋めるように層間絶縁膜９が形成される。
【００３９】
この層間絶縁膜９のエッチバックによって、図２７に示すＩＩＩ−ＩＩＩ線に沿う断面図ではＳｉＮ膜１２が露出する。また、図２８に示す周辺回路部では側壁絶縁膜１４が露出する。また、周辺回路部において側壁絶縁膜１４までエッチングして半導体基板１の主表面を露出させてもよい。
【００４０】
なお、図２７に示すＩＩＩ−ＩＩＩ線に沿う断面図においてＳｉＮ膜１２を露出させ、図２８に示す周辺回路部において側壁絶縁膜１４を露出させるために、マスクを用いてそれぞれの領域において別々にエッチバックを行なってもよい。
【００４１】
続いて、図２９〜図３１を参照して、ＳｉＮ膜１２の上面と、導電膜１１の側面および導電膜１０の上部側面の側壁絶縁膜１４とを覆うように、たとえば５ｎｍ〜２０ｎｍの膜厚の保護膜１５を層間絶縁膜９上に形成する。これにより、保護膜１５は、層間絶縁膜９の上面にまで延びるように形成され、かつフローティングゲート電極４の側面を覆わないように形成される。
【００４２】
保護膜１５を形成することで、この後の工程にレジスト除去工程が含まれる場合に、ＳＰＭ（Sulfuric  acid/hydrogen  Peroxide/water  Mixture）などのウエット処理によって導電膜１１が溶解することを防止したり、この後の工程にアニール工程が含まれる場合に、導電膜１１中のＷが酸化されて、導電膜１１の抵抗が上昇することを防止したりできる。
【００４３】
続いて、図３２を参照して、周辺回路部におけるｎ型トランジスタのＬＤＤ領域１８内に、たとえばＡｓなどのＶ族元素のイオンを選択的に注入する。これにより、周辺回路部におけるｎ型トランジスタのＬＤＤ領域１８内に拡散層１９が形成される。また、特に図示しないが、周辺回路部におけるｐ型トランジスタのＬＤＤ領域内に、たとえばＢＦ2などのＩＩＩ族元素の化合物のイオンや、ＩＩＩ族元素のイオンを選択的に注入する。これにより、周辺回路部におけるｐ型トランジスタのＬＤＤ領域内に拡散層が形成される。
【００４４】
これらの選択的なイオン注入は、イオン注入する領域以外の領域を覆うようにレジストを形成することにより行われる。そして、イオン注入後にはアッシャーおよびＳＰＭによりウエット処理を行ない、レジストを除去する。その後、注入したイオンを活性化するために、たとえば９００℃〜１０００℃の温度で１０秒〜６０秒間アニールを行なう。
【００４５】
次に、層間絶縁膜９および保護膜１５の上に、たとえば５００ｎｍ〜１５００ｎｍの膜厚の層間絶縁膜１６を形成する。これにより、メモリセル部においては図２および図３に示す構造が得られる。
【００４６】
続いて、図３３を参照して、層間絶縁膜１６をエッチングすることにより、拡散層１９の各々に達する孔２２ａを開口する。なお、特に図示しないが、孔２２ａの開口と同時に、メモリセル部の端部の所定位置にも孔を開口する。次に、孔２２ａの各々を介して、ｎ型トランジスタの拡散層などのＶ族元素イオンが注入されている拡散層へはＶ族イオンを、ｐ型トランジスタの拡散層などのＩＩＩ族元素イオンが注入されている拡散層へはＩＩＩ族イオンを選択的に注入する。その後、注入したイオンを活性化するために、たとえば７００℃〜８００℃の温度で１０分〜６０分間アニールを行なう。これにより、コンタクト抵抗が低減される。次に、層間絶縁膜１６をエッチングすることにより、導電膜１１に達する孔２２ｂを開口する。なお、特に図示しないが、孔２２ｂの開口と同時に、メモリセル部の端部の所定位置にも孔を開口する。
【００４７】
続いて、孔２２ａ内、孔２２ｂ内、および他の孔内と、層間絶縁膜１６の上面とにバリアメタル２０を形成する。バリアメタル２０は、たとえばＣＶＤ（Chemical  Vapor  Deposition）法を用いて５ｎｍ〜２０ｎｍの膜厚で形成される。次に、孔２２ａ内、孔２２ｂ内、および他の孔内の各々を埋めるように、プラグ２１をバリアメタル２０上に形成する。次に、たとえばＣＭＰ（Chemical  Mechanical  Polish）を用いて、層間絶縁膜１６上の余分なバリアメタル２０およびプラグ２１を除去する。これにより、コンタクト２２が形成され、周辺回路部において図４に示す構造が得られる。その後、特に図示しないが、層間絶縁膜１６上の所定位置に配線を形成し、本実施の形態の不揮発性半導体記憶装置が得られる。
【００４８】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、高融点材料よりなる導電膜１１を保護するための保護膜１５は、通常、ＳｉＯ2などの誘電率よりも高誘電率の材料よりなっているので、高誘電率の保護膜１５をフローティングゲート電極４の側面に形成しないことにより、フローティングゲート電極４同士の間の誘電率を小さくすることができる。したがって、隣接するフローティングゲート電極４によって構成される寄生容量を小さくすることができ、フローティングゲート電極４に蓄積された電荷が、隣接するフローティングゲート電極４に蓄積された電荷の影響を受にくくなり、メモリセルトランジスタの閾値の変動を抑止することができる。
【００４９】
また、メモリセルトランジスタの閾値の変動が抑止されるので、読み出し、書き込み、および消去の各動作に必要な電圧を低減することができ、消費電力を低減することができる。また、トンネル絶縁膜３の信頼性を向上することができる。さらに、非選択ビットへの誤書き込みが抑止され、書き込みの信頼性が向上する。
【００５０】
本実施の形態の不揮発性半導体記憶装置において、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々は、フローティングゲート電極４の側面に形成された保護膜１５よりも低い誘電率の側壁絶縁膜１４をさらに有している。
【００５１】
側壁絶縁膜１４を形成することによって、トンネル絶縁膜３と側壁絶縁膜１４との接触部（エッジ部）１４ａにおいて側壁絶縁膜１４の形成が促進され、トンネル絶縁膜３における他の部分の膜厚よりも厚くなる。エッジ部１４ａのトンネル絶縁膜３の膜厚が厚くなると、フローティングゲート電極４の端部からドレイン拡散層に印加される電界を緩和することができるので、特に、オフリーク（コントロールゲート電極１３に負電圧を印加した場合のリーク）を抑止することができる。
【００５２】
本実施の形態の不揮発性半導体記憶装置において、側壁絶縁膜１４はＳｉＯ2である。また、本実施の形態の不揮発性半導体記憶装置の製造方法においては、フローティングゲート電極４の側面を酸化して側壁絶縁膜１４を形成する。これにより、エッジ部１４ａにおける側壁絶縁膜１４の形成が一層促進される。
【００５３】
本実施の形態の不揮発性半導体記憶装置において、コントロールゲート電極１３は、高融点金属を含まない導電膜１０をさらに有している。
【００５４】
本実施の形態の不揮発性半導体記憶装置の製造方法において、スタックゲート電極ＳＧ１〜ＳＧ３を形成する際に、導電膜１１を形成し、高融点金属を含まない導電膜１０を形成する。
【００５５】
これにより、フローティングゲート電極４への電子の注入およびフローティングゲート電極４からの電子の放出を導電膜１０の電位によって制御することができ、かつ導電膜１１によってコントロールゲート電極１３の低抵抗化を図ることができる。
【００５６】
本実施の形態の不揮発性半導体記憶装置において、導電膜１１はＷよりなっている。Ｗは他の導電材料に比べて抵抗が低いので、コントロールゲート電極１３の低抵抗化を図るための材料として適している。
【００５７】
本実施の形態の不揮発性半導体記憶装置は、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々の間に形成され、かつ保護膜１５の誘電率よりも低い誘電率を有する層間絶縁膜９をさらに備えている。層間絶縁膜９の上面９ａは、フローティングゲート電極４の上面４ａよりも高い位置であって、かつ導電膜１１の下面１１ａよりも低い位置にある。
【００５８】
本実施の形態の不揮発性半導体記憶装置の製造方法においては、フローティングゲート電極４の上面４ａよりも高く、かつ導電膜１１の下面１１ａよりも低い上面９ａを有し、保護膜１５よりも低い誘電率の層間絶縁膜１６を、複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々の間を埋めるように形成する。
【００５９】
層間絶縁膜９は保護膜１５よりも誘電率が低いので、層間絶縁膜９を形成することにより、フローティングゲート電極４同士の間を低誘電率にすることができる。また、層間絶縁膜９の上面９ａの位置を上記のように規定することで、導電膜１１の側面には保護膜１５が形成されており、かつフローティングゲート電極４の側面には保護膜１５が形成されていない構成を容易に実現することができる。
【００６０】
本実施の形態の不揮発性半導体記憶装置において、保護膜１５はＳｉＮよりなっている。ＳｉＮは耐ウエットエッチング性および耐酸化性に優れた材料であるので、保護膜１５の材料として適している。
【００６１】
本実施の形態の不揮発性半導体記憶装置の製造方法において、層間絶縁膜９を形成する際に、導電膜１１の下面１１ａよりも高い上面を有する層間絶縁膜９を形成し、層間絶縁膜９をエッチバックする。これにより、層間絶縁膜９の上面９ａの位置を容易に制御することができる。
【００６２】
（実施の形態２）
始めに、本実施の形態の不揮発性半導体記憶装置におけるメモリセル部の構成について説明する。なお、本実施の形態の不揮発性半導体記憶装置の平面図は、図１に示す実施の形態１における不揮発性半導体記憶装置の平面図と同様であるので、その説明は繰り返さない。
【００６３】
図３４は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。図３５は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００６４】
図３４および図３５を参照して、本実施の形態の不揮発性半導体記憶装置において、側壁絶縁膜１４は、フローティングゲート電極４の側面および導電膜１０の下部側面に形成されており、導電膜１１の側面および導電膜１０の上部側面には形成されていない。そして、実施の形態１ではスタックゲート電極ＳＧ１〜ＳＧ３の各々の間を埋めていた絶縁膜９（層間絶縁膜９）が、側壁絶縁膜１４の外側にのみ形成されている。また、層間絶縁膜１６は、スタックゲート電極ＳＧ１〜ＳＧ３の各々を覆うように、半導体基板１の主表面上にある側壁絶縁膜１４上に形成されている。さらに、保護膜１５は絶縁膜９上にのみ形成されており、スタックゲート電極ＳＧ１〜ＳＧ３ごとに分断されている。
【００６５】
次に、本実施の形態の不揮発性半導体記憶装置における周辺回路部の構成について説明する。
【００６６】
図３６は、本発明の実施の形態１における不揮発性半導体記憶装置の周辺回路部の構成を示す断面図である。図３６を参照して、側壁絶縁膜１４は、導電膜１０の下部側面に形成されており、導電膜１１の側面および導電膜１０の上部側面には形成されていない。そして、絶縁膜９が側壁絶縁膜１４の外側に形成されている。また、保護膜１５は絶縁膜９上にのみ形成されており、導電膜１０の下部側面には形成されていない。
【００６７】
なお、これ以外の不揮発性半導体記憶装置の構成は、実施の形態１に示す不揮発性半導体記憶装置の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００６８】
次に、本実施の形態における不揮発性半導体記憶装置の製造方法について、図３７〜図５０を用いて説明する。図３７、図４０、図４３、図４６、および図４８は、図１のＩＩ−ＩＩ線に沿う断面図である。また、図３８、図４１、および図４４は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。さらに、図３９、図４２、図４５、図４７、図４９〜図５１は、周辺回路部の断面図である。
【００６９】
本実施の形態では、始めに、実施の形態１と同様の製造方法によって、図１７、図１５、および図１８に示す構造と同様の構造を製造する。
【００７０】
続いて、図３７〜図３９を参照して、メモリセル部における半導体基板１の主表面が露出した領域に、たとえばＡｓなどのＶ族元素のイオンを注入する。これにより、半導体基板１の主表面における所定の領域に拡散層１７が形成される。次に、周辺回路部における半導体基板１の主表面が露出しておりかつｎ型トランジスタが形成される領域に、たとえばＡｓなどのＶ族元素のイオンを注入する。これにより、周辺回路部におけるｎ型トランジスタが形成される領域にＬＤＤ領域１８が形成される。次に、特に図示しないが、周辺回路部における半導体基板１の主表面が露出しておりかつｐ型トランジスタが形成される領域に、たとえばＢＦ2などのＩＩＩ族元素の化合物のイオンや、ＩＩＩ族元素のイオンを注入する。これにより、周辺回路部におけるｐ型トランジスタが形成される領域にＬＤＤ領域が形成される。次に、スタックゲート電極ＳＧ１〜ＳＧ３の各々を覆うように、たとえば５００ｎｍ〜１５００ｎｍの膜厚の層間絶縁膜９を半導体基板１の主表面上に形成する。この時点で層間絶縁膜９は、導電膜１１の下面１１ａよりも高い上面を有している。
【００７１】
続いて、図４０〜図４２を参照して、層間絶縁膜９の上面９ａが、フローティングゲート電極４の上面４ａよりも高く、かつ導電膜１１の下面１１ａよりも低くなるように、層間絶縁膜９をエッチバックする。
【００７２】
この層間絶縁膜９のエッチバックによって、図４１に示すＩＩＩ−ＩＩＩ線に沿う断面図ではＳｉＮ膜１２が露出し、図４２に示す周辺回路部では導電膜１１の側面と、導電膜１０の上部側面とが露出する。なお、図４１に示すＩＩＩ−ＩＩＩ線に沿う断面図においてＳｉＮ膜１２を露出させ、図４２に示す周辺回路部において導電膜１１の側面と、導電膜１０の上部側面と４を露出させるために、マスクを用いてそれぞれの領域において別々にエッチバックを行なってもよい。
【００７３】
続いて、図４３〜図４５を参照して、ＳｉＮ膜１２の上面と、導電膜１１の側面と、導電膜１０の上部側面とを覆うように、たとえば５ｎｍ〜２０ｎｍの膜厚の保護膜１５を層間絶縁膜９上に形成する。これにより、保護膜１５は、層間絶縁膜９の上面にまで延びるように形成され、かつフローティングゲート電極４の側面を覆わないように形成される。
【００７４】
続いて、図４６および図４７を参照して、保護膜１５および層間絶縁膜９をエッチバックし、スタックゲート電極ＳＧ１〜ＳＧ３の各々の間における半導体基板１の主表面を露出する。また、図４７に示される周辺回路部においては、半導体基板１の主表面および素子分離２が露出される。なお、上記エッチバック後において、メモリセル部におけるＩＩＩ−ＩＩＩ線に沿う断面図は図４４と同様である。
【００７５】
続いて、図４８および図４９を参照して、フローティングゲート電極４の側面と、導電膜１０の下部側面と、半導体基板１の主表面との各々を酸化処理する。これにより、フローティングゲート電極４の側面と、導電膜１０の下部側面と、半導体基板１の主表面とに側壁絶縁膜１４が形成される。ここで、本実施の形態では、保護膜１５を形成した後で上記酸化処理を行なっている。これにより、酸化処理の際に導電膜１１が酸化することを抑止することができる。なお、上記酸化処理後において、メモリセル部におけるＩＩＩ−ＩＩＩ線に沿う断面図は図４４と同様である。
【００７６】
続いて、図４９を参照して、周辺回路部におけるｎ型トランジスタのＬＤＤ領域１８内に、たとえばＡｓなどのＶ族元素のイオンを選択的に注入する。これにより、周辺回路部におけるｎ型トランジスタのＬＤＤ領域１８内に拡散層１９が形成される。また、特に図示しないが、周辺回路部におけるｐ型トランジスタのＬＤＤ領域内に、たとえばＢＦ2などのＩＩＩ族元素の化合物のイオンや、ＩＩＩ族元素のイオンを選択的に注入する。これにより、周辺回路部におけるｐ型トランジスタのＬＤＤ領域内に拡散層が形成される。
【００７７】
これらの選択的なイオン注入は、イオン注入する領域以外の領域を覆うようにレジストを形成することにより行われる。そして、イオン注入後にはアッシャーおよびＳＰＭによりウエット処理を行ない、レジストを除去する。その後、注入したイオンを活性化するために、たとえば９００℃〜１０００℃の温度で１０秒〜６０秒間アニールを行なう。
【００７８】
次に、図５０を参照して、スタックゲート電極ＳＧ１〜ＳＧ３の各々を覆うように、たとえば５００ｎｍ〜１５００ｎｍの膜厚の層間絶縁膜１６を側壁絶縁膜１４上に形成する。これにより、メモリセル部においては、図３４および図３５に示す構造が得られる。
【００７９】
続いて、図５１を参照して、層間絶縁膜１６をエッチングすることにより、拡散層１９の各々に達する孔２２ａを開口する。なお、特に図示しないが、孔２２ａの開口と同時に、メモリセル部の端部の所定位置にも孔を開口する。次に、孔２２ａの各々を介して、ｎ型トランジスタの拡散層などのＶ族元素イオンが注入されている拡散層へはＶ族イオンを、ｐ型トランジスタの拡散層などのＩＩＩ族元素イオンが注入されている拡散層へはＩＩＩ族イオンを選択的に注入する。その後、注入したイオンを活性化するために、たとえば７００℃〜８００℃の温度で１０分〜６０分間アニールを行なう。次に、層間絶縁膜１６をエッチングすることにより、導電膜１１に達する孔２２ｂを開口する。なお、特に図示しないが、孔２２ｂの開口と同時に、メモリセル部の端部の所定位置にも孔を開口する。
【００８０】
続いて、孔２２ａ内、孔２２ｂ内、および他の孔内と、層間絶縁膜１６の上面とにバリアメタル２０を形成する。バリアメタル２０は、たとえばＣＶＤ法を用いて５ｎｍ〜２０ｎｍの膜厚で形成される。次に、孔２２ａ内、孔２２ｂ内、および他の孔内の各々を埋めるように、プラグ２１をバリアメタル２０上に形成する。次に、たとえばＣＭＰを用いて、層間絶縁膜１６上の余分なバリアメタル２０およびプラグ２１を除去する。これにより、コンタクト２２が形成され、周辺回路部において図４に示す構造が得られる。その後、特に図示しないが、層間絶縁膜１６上の所定位置に配線を形成し、本実施の形態の不揮発性半導体記憶装置が得られる。
【００８１】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、実施の形態１と同様の効果を得ることができる。
【００８２】
また、本実施の形態の不揮発性半導体記憶装置の製造方法においては、保護膜１５を形成した後で、フローティングゲート電極４の側面と、導電膜１０の下部側面と、半導体基板１の主表面との各々を酸化処理する。これにより、酸化処理の際に導電膜１１が酸化することを抑止することができる。特に、導電膜１０との界面付近の導電膜１１が酸化すると、導電膜１０と導電膜１１との接触抵抗が大きくなり、不揮発性半導体記憶装置の高速動作の妨げとなる。このため、保護膜１５を形成した後で上記酸化処理をすることで、不揮発性半導体記憶装置の高速動作を促進することができる。
【００８３】
実施の形態１および２では、ＮＡＮＤ型の不揮発性半導体記憶装置について説明したが、本発明はメモリセル部が複数のスタックゲート電極によって構成される不揮発性半導体記憶装置全般に適用することができる。したがって、たとえばＮＯＲ型の不揮発性半導体記憶装置であってもよいし、アシストゲート型の不揮発性半導体記憶装置であってもよい。
【００８４】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００８５】
本発明はメモリセル部が複数のスタックゲート電極によって構成される不揮発性半導体記憶装置全般に適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセル部の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置の周辺回路部の構成を示す断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、周辺回路部を示す断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、周辺回路部を示す断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第三工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第三工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第四工程を示す断面図であって、周辺回路部を示す断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第五工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第五工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第五工程を示す断面図であって、周辺回路部を示す断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第六工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第六工程を示す断面図であって、周辺回路部を示す断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第七工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第七工程を示す断面図であって、周辺回路部を示す断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第八工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図２２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第八工程を示す断面図であって、周辺回路部を示す断面図である。
【図２３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第九工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図２４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第九工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図２５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第九工程を示す断面図であって、周辺回路部を示す断面図である。
【図２６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図２７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図２８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十工程を示す断面図であって、周辺回路部を示す断面図である。
【図２９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十一工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図３０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十一工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図３１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十一工程を示す断面図であって、周辺回路部を示す断面図である。
【図３２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十二工程を示す断面図であって、周辺回路部を示す断面図である。
【図３３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第十三工程を示す断面図であって、周辺回路部を示す断面図である。
【図３４】本発明の実施の形態２における不揮発性半導体記憶装置の構成を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図３５】本発明の実施の形態２における不揮発性半導体記憶装置の構成を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図３６】本発明の実施の形態１における不揮発性半導体記憶装置の周辺回路部の構成を示す断面図である。
【図３７】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図３８】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図３９】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第一工程を示す断面図であって、周辺回路部を示す断面図である。
【図４０】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図４１】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４２】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第二工程を示す断面図であって、周辺回路部を示す断面図である。
【図４３】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第三工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図４４】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第三工程を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４５】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第三工程を示す断面図であって、周辺回路部を示す断面図である。
【図４６】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第四工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図４７】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第四工程を示す断面図であって、周辺回路部を示す断面図である。
【図４８】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第五工程を示す断面図であって、図１のＩＩ−ＩＩ線に沿う断面図である。
【図４９】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第五工程を示す断面図であって、周辺回路部を示す断面図である。
【図５０】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第六工程を示す断面図であって、周辺回路部を示す断面図である。
【図５１】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第七工程を示す断面図であって、周辺回路部を示す断面図である。
【符号の説明】
【００８７】
１  半導体基板、２  素子分離、３  トンネル絶縁膜、４  フローティングゲート電極、４ａ  フローティングゲート電極上面、６  ＯＮＯ膜、８  ゲート絶縁膜、９，１６  層間絶縁膜（絶縁膜）、９ａ  層間絶縁膜（絶縁膜）上面、１０，１１  導電膜、１１ａ  導電膜下面、１２  シリコン窒化膜、１３  コントロールゲート電極、１４  側壁絶縁膜、１４ａ  エッジ部、１５  保護膜、１７，１９  拡散層、１８  ＬＤＤ領域、２０  バリアメタル、２１  プラグ、２２  コンタクト、２２ａ，２２ｂ  孔、ＦＧ１１〜ＦＧ１３，ＦＧ２１〜ＦＧ２３，ＦＧ３１〜ＦＧ３３  フローティングゲート形成領域、ＣＧ１〜ＣＧ３  コントロールゲート形成領域、Ｗ１，Ｗ２  拡散層形成領域、ＳＧ１〜ＳＧ３  スタックゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006324274.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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