(57)【要約】【課題】低い待機時間を有するメモリモジュール及びメモリシステムを提供する。【解決手段】メモリシステムは少なくとも一つの低待機時間メモリモジュールを含む複数のメモリモジュール、メモリモジュールの動作を制御するメモリコントローラ、及びメモリコントローラと複数のメモリモジュールとの間で信号及びデータを伝送するメインバスを具備する。メモリモジュールは複数の半導体メモリ装置、外部と信号を送受信するための複数のモジュールタッブ、メモリバッファ、及び内部バスを具備する。半導体メモリ装置は少なくとも一つの低待機時間半導体メモリ装置を含んでデータを保存する。メモリバッファは複数の半導体メモリ装置からデータをバッファリングしてモジュールタッブに提供してモジュールタッブを通じて外部から入力されるデータ及び信号をバッファリングして半導体メモリ装置に提供する。【選択図】図１
2006313538.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの低待機時間半導体メモリ装置を含み、第１データを保存する複数の半導体メモリ装置と、
外部と、信号及びデータを送受信するための複数のモジュールタブと、
前記複数の半導体メモリ装置から前記第１データをバッファリングして前記モジュールタブに提供し、前記モジュールタブを通じて外部から入力される第２データ及び信号をバッファリングして前記半導体メモリ装置に提供するメモリバッファと、を具備することを特徴とするメモリモジュール。
【請求項２】
前記メモリバッファと前記複数のモジュールタブとの間で信号とデータを伝送する内部バスを更に含むことを特徴とする請求項1記載のメモリモジュール。
【請求項３】
前記メモリバッファは、外部から流入される信号及びデータを直列−並列変換するＡＭＢであることを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記ＡＭＢは、前記半導体メモリ装置の種類に対応するプロトコルによって設計されることを特徴とする請求項３記載のメモリモジュール。
【請求項５】
前記低待機時間半導体メモリ装置は、
待機時間が短いＤＲＡＭ装置で構成されることを特徴とする請求項１記載のメモリモジュール。
【請求項６】
前記低待機時間半導体メモリ装置は、
ＳＲＡＭで構成されることを特徴とする請求項１記載のメモリモジュール。
【請求項７】
前記複数の半導体メモリ装置は全て前記低待機時間半導体メモリ装置で構成されることを特徴とする請求項１記載のメモリモジュール。
【請求項８】
少なくとも一つの低待機時間メモリモジュールを含むことを特徴とするメモリモジュールと、
メモリコントローラと、
前記メモリコントローラと前記複数のメモリモジュールとの間で信号及びデータを伝送するメインバスと、を具備することを特徴とするメモリシステム。
【請求項９】
前記メモリバッファと前記複数のモジュールタブとの間で信号及びデータを伝送する内部バスを更に含むことを特徴とする請求項８記載のメモリシステム。
【請求項１０】
前記複数のメモリモジュールはそれぞれ、
少なくとも一つの低待機時間半導体メモリ装置を含み、第１データを保存する複数の半導体メモリ装置と、
外部と信号及びデータを送受信するための複数のモジュールタブと、
前記複数の半導体メモリ装置から前記第１データをバッファリングして前記モジュールタブに提供し、前記モジュールタブを通じて外部から入力される第２データをバッファリングして前記半導体メモリ装置に提供するメモリバッファと、を具備することを特徴とする請求項８記載のメモリシステム。
【請求項１１】
前記メモリバッファは、外部から流入される信号及びデータを直列−並列変換するＡＭＢであることを特徴とする請求項１０記載のメモリシステム。
【請求項１２】
前記低待機時間半導体メモリ装置は、
ＳＲＡＭ、または待機時間の短いＤＲＡＭ装置で構成されることを特徴とする請求項１０記載のメモリシステム。
【請求項１３】
前記複数の半導体メモリ装置は、全て前記低待機時間半導体メモリ装置で構成されることを特徴とする請求項１０記載のメモリシステム。
【請求項１４】
前記低待機時間メモリモジュールは、キャッシュメモリとして用いることを特徴とする請求項８記載のメモリシステム。
【請求項１５】
前記低待機時間メモリモジュールは、ＤＭＡバッファメモリとして用いることを特徴とする請求項８記載のメモリシステム。
【請求項１６】
少なくとも一つの低待機時間メモリモジュールを含む複数のメモリモジュールと、
前記メモリモジュールの動作を制御するメモリコントローラと、
前記メモリコントローラと前記複数のメモリモジュールとの間で信号及びデータを伝送するメインバスと、
前記メモリコントローラを制御し、多様な信号処理を行うプロセッサと、を具備することを特徴とするコンピュータシステム。
【請求項１７】
前記複数のメモリモジュールはそれぞれ、
少なくとも一つの低待機時間半導体メモリ装置を含み、第１データを保存する複数の半導体メモリ装置と、
外部と信号を送受信するための複数のモジュールタブと、
前記複数の半導体メモリ装置から前記第１データをバッファリングして前記モジュールタブに提供し、前記モジュールタブを通じて外部から入力される第２データ及び信号をバッファリングして前記半導体メモリ装置に提供するメモリバッファと、
前記メモリバッファと前記複数のモジュールタブとの間で信号及びデータを伝送する内部バスと、を具備することを特徴とする請求項１６記載のコンピュータシステム。
【請求項１８】
前記メモリバッファは、外部から流入されるデータを直列−並列変換するＡＭＢであることを特徴とする請求項１７記載のコンピュータシステム。
【請求項１９】
前記低待機時間半導体メモリ装置は、
ＳＲＡＭ、ネットワークＤＲＡＭ、または待機時間の短いＤＲＡＭ装置で構成されることを特徴とする請求項１７記載のコンピュータシステム。
【請求項２０】
前記複数の半導体メモリ装置は、全て前記低待機時間半導体メモリ装置で構成されることを特徴とする請求項１７記載のコンピュータシステム。
【請求項２１】
前記低待機時間メモリモジュールは、キャッシュメモリとして用いることを特徴とする請求項１７記載のコンピュータシステム。
【請求項２２】
前記低待機時間メモリモジュールは、ＤＭＡバッファメモリとして用いることを特徴とする請求項１７記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュール及びメモリシステムに関わり、特に低い待機時間を有するメモリモジュール及びメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置において、リード（ｒｅａｄ）命令が入力された後、データが出力されるまでには、所定の時間がかかる。このように、リード命令が入力された後、データが出力されるまでの時間を待機時間（ｌａｔｅｎｃｙ）といい、この待機時間は半導体メモリ装置の種類によって異なる。半導体メモリ装置のうちには、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように、待機時間が短いという特性を有するものがある。
【０００３】
最近、コンピュータなどの電子機器が次第に複雑かつ多機能化することに応じて、このような装置に用いられるメモリ装置の容量はだんだん大きくなりつつある。したがって、半導体メモリ装置は、個々に用いることよりは、多数の半導体メモリ装置が一つのＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）上に搭載されたメモリモジュール単位として用いられる。
したがって、低い待機時間を有するメモリモジュール及びこれを含むメモリシステムの設計が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記のような問題点を解決するための本発明の目的は、短い待機時間を有するメモリモジュールを提供することにある。
本発明の他の目的は、メモリシステムを構成する各メモリモジュール全てまたは一部を低い待機時間を有するメモリモジュールで構成することで、メモリセルからデータを出力するときの待機時間を減少させることができ、システムの性能を向上しうるメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、本発明の一実施形態によるメモリモジュールは、複数の半導体メモリ装置、外部と信号を送受信するための複数のモジュールタブと、メモリバッファ、及び内部バスを具備する。
【０００６】
半導体メモリ装置は、少なくとも低待機時間半導体メモリ装置を含み、第１データを保存する。メモリバッファは、前記複数の半導体メモリ装置から前記第１データをバッファリングして前記モジュールタブに提供し、前記モジュールタブを通じて外部から入力される第２データ及び信号をバッファリングして前記半導体メモリ装置に提供する。内部バスは、前記メモリバッファと前記複数のモジュールタブとの間で信号及びデータを伝送する。
【０００７】
本発明の一実施形態によるメモリシステムは、少なくとも一つの低待機時間メモリモジュールを含む複数のメモリモジュール、前記メモリモジュールの動作を制御するメモリコントローラ、前記メモリコントローラと前記複数のメモリモジュールとの間で信号及びデータを伝送するメインバス具備する。
【０００８】
本発明の一実施形態によるコンピュータシステムは、少なくとも一つの低待機時間メモリを含む複数のモジュール、前記メモリモジュールの動作を制御するメモリコントローラ、前記メモリコントローラと前記複数のメモリモジュールとの間で信号及びデータを伝送するメインバス、及び前記メモリコントローラを制御して多様な信号処理を行うプロセッサを具備する。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。
図１は、本発明の一つの実施形態によるメモリシステムを示す概略図である。
図１を参照すると、メモリシステムは、複数のメモリモジュール２００、及びメモリコントローラ１００を含む。複数のメモリモジュール２００は、低待機時間メモリモジュール２１０、及び一般メモリモジュール（２２０、２３０、２４０、２５０、２６０、２７０、２８０）を含む。図１には、一つの低待機時間メモリモジュール２１０と七つの一般メモリモジュール（２２０、２３０、２４０、２５０、２６０、２７０、２８０）を含むメモリモジュール２００を例として示したが、メモリモジュールは任意の数の低待機時間メモリモジュールと、任意の数の一般メモリモジュールを含んでもよい。
【００１０】
また、メモリシステムは、メモリコントローラ１００と複数のメモリモジュール２００との間で信号及びデータを伝送するメインバス１５０を具備する。メモリコントローラ１００はタグ（Ｔａｇ）を含んでもよい。メモリコントローラ１００は、メモリモジュール２００の動作を制御する。
【００１１】
メモリコントローラ１００は、メモリモジュールのうち、低待機時間メモリモジュールを認識するタグ１１０を含んで低待機時間メモリモジュールが一般的なキャッシュメモリとして使用可能にする。また、メモリモジュール（２１０、２２０、２３０、２４０、２５０、２６０、２７０、２８０）内には、メモリバッファとしてＡＭＢを具備するものの、このＡＭＢ（ａｄｖａｎｃｅｄ  ｍｅｍｏｒｙ  ｂｕｆｆｅｒ）それぞれは、メモリモジュールそれぞれに装着される半導体メモリ装置によって適合なプロトコルにしたがって製作すべきである。
【００１２】
例えば、ＡＭＢそれぞれは、メモリモジュールのそれぞれに装着される半導体メモリ装置がＳＲＡＭであればＳＲＡＭプロトコルを支援し、メモリモジュールそれぞれに装着される半導体メモリ装置がＤＲＡＭであればＤＲＡＭプロトコルを支援しなければならない。低待機時間メモリモジュールは可能な一般メモリモジュールよりメモリコントローラに近い位置に配置することが望ましい。
【００１３】
図２乃至図３は、図１のメモリシステムを構成する低待機時間メモリモジュールの一例を示す平面図である。図２は、低待機時間メモリモジュールの前面の構造を示し、図３は、低待機時間メモリモジュールの後面の構造を示す。図２乃至図３には、信号を伝送する内部バス及びラインを省略して示した。
【００１４】
図２乃至図３は、低待機時間メモリモジュール（図１の２１０）は、ＰＣＢ３００、複数の半導体メモリ装置（３１１〜３２８）、複数のモジュールタブ、及びメモリバッファ３２９を具備する。また、低待機時間メモリモジュール（図１の２１０）は、メモリバッファ３２９と複数のモジュールタブとの間で信号及びデータを伝送する内部バス（図示せず）を具備する。図２乃至図３に示した低待機時間モジュールは、メモリバッファ３２９としてＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）を用いるＦＢＤＩＭＭ（Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  Ｄｕａｌ−Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）である。ＡＭＢは、外部から流入されるデータを直列−並列変換するＪＥＤＥＣ標準として規定されたメモリバッファである。
【００１５】
図２及び図３に示した複数の半導体装置（３１１〜３２８）は、全て低待機時間を有するＤＲＡＭで構成されている。複数のモジュールタブは、メモリモジュールと外部装置との間で信号及びデータを送受信する通路の機能を果たす。メモリバッファ３２９は、複数の半導体メモリ装置（３１１〜３２８）からデータをバッファリングしてモジュールタブに提供し、モジュールタブを通じて外部から入力されるデータ及び信号をバッファリングして半導体メモリ装置（３１１〜３２８）に提供する。
【００１６】
図４乃至図５は、図１のメモリシステムを構成する低待機時間メモリモジュールの他の一例を示す平面図である。図４は、低待機時間メモリモジュールの前面の構造を示し、図５は、低待機時間メモリモジュールの後面の構造を示す。図４乃至図５には、信号を伝送する内部バス及びラインを省略して示した。
【００１７】
図４乃至図５を参照すると、低待機時間メモリモジュール（図１の２１０）は、ＰＣＢ４００、複数の半導体メモリ装置（４１１〜４２８）、複数のモジュールタブ、及びメモリバッファ４２９を具備する。また、低待機時間メモリモジュール（図１の２１０）は、メモリバッファ４２９と複数のモジュールタブとの間で信号及びデータを伝送する内部バス（図示せず）を具備する。図４乃至図５に示した低待機時間メモリモジュールは、メモリバッファ４２９としてＡＭＢを用いるＦＢＤＩＭＭである。ＡＭＢは、ＪＥＤＥＣ標準として規定されたメモリバッファである。
【００１８】
図４及び図５に示した複数の半導体メモリ装置（４１１〜４２８）は、低待機時間を有するＳＲＡＭと一般ＤＲＡＭで構成されており、ＰＣＢ４００の中央から左側にはＳＲＡＭ（４１１〜４１４、４１９〜４２３）が配置されており、ＰＣＢ４００の中央から右側には普通の待機時間を有する一般ＤＲＡＭ（４１５〜４１８、４２４〜４２８）が配置されている。しかし、複数の半導体メモリ装置（４１１〜４２８）は、低待機時間を有するＳＲＡＭと一般ＤＲＡＭを適切に組み合わせて構成してもよい。
【００１９】
複数のモジュールタブは、メモリモジュールと外部措置との間で信号を送受信する通路の機能を果たす。メモリバッファ４２９は、複数の半導体メモリ装置（４１１〜４２８）からデータをバッファリングしてモジュールタブに提供し、モジュールタブを通じて外部から入力されるデータをバッファリングして半導体メモリ装置（４１１〜４２８）に提供する。
【００２０】
図６は、メモリリード動作時のメモリモジュールの待機時間を示すタイミング図である。図６で、ＣＫはメモリシステムで用いられるクロックを示し、ＣＭＤは命令を示し、ＤＱ（Ａ）はメモリモジュール内の全てのメモリ装置が低待機時間ＤＲＡＭで構成された場合にメモリから出力されるデータを示し、ＤＱ（Ｂ）は、メモリモジュール内のメモリ装置の半分はＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合にメモリから出力されるデータを示す。また、ＤＱ（Ｃ）は、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合にメモリから出力されるデータを示す。
【００２１】
図６のメモリシステムは、クロック（ＣＫ）の２サイクルごとに一つのリード命令が発生し、一つのリードコマンドに応答して四つのデータ（Ｄ１〜Ｄ４またはＤ５〜Ｄ８）が出力される４バースト動作を行う。メモリモジュール内の全てのメモリ装置がＳＲＡＭで構成された場合、ＤＱ（Ａ）はＬＡＴ１の待機時間を有し、メモリモジュール内のメモリ装置の半分はＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合ＤＱ（Ｂ）はＬＡＴ２の待機時間を有し、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合ＤＱ（Ｃ）はＬＡＴ３の待機時間を有する。
【００２２】
図６を参照すると、メモリモジュール内のメモリ装置の半分は、ＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合には、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合に比べて約１サイクル進んでデータが出力されることがわかる。即ち、クロック周期が３．８ｎｓであるとき、メモリモジュール内のメモリ装置の半分は、ＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合には、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合に比べて約３．８ｎｓの待機時間が減少する。また、メモリモジュール内の全てのメモリ装置がＳＲＡＭで構成された場合には、メモリモジュールのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合に比べて約６サイクル進んでデータが出力されることがわかる。
【００２３】
万一、一つのリードコマンドに応答して八つのデータ（Ｄ１〜Ｄ８）が出力される８バースト動作を行うメモリシステムの場合には、メモリモジュール内のメモリ装置の半分はＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合には、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合に比べて約２サイクル進んでデータが出力される。
【００２４】
即ち、クロックの周期が３．８ｎｓであるとき、メモリモジュール内のメモリ装置の半分はＳＲＡＭで構成され、残りの半分は一般ＤＲＡＭで構成された場合には、メモリモジュール内の全てのメモリ装置が普通の待機時間を有する一般ＤＲＡＭで構成された場合に比べて約７．６ｎｓの待機時間が減少する。
【００２５】
図７は、本発明の一実施例によるコンピュータシステムを示す概略図である。
図７を参照すると、コンピュータシステムは複数のメモリモジュール（５４０、５５０）、メモリコントローラ５２０、チャンネル５３０、及びプロセッサ５１０を具備する。また、コンピュータシステムはメモリコントローラ５２０と複数のメモリモジュール（５４、５５０）との間にデータ及び信号の伝送通路であるメインバス（５６０、５７０）を具備する。図７に示したコンピュータシステムで、メインバス（５６０、５７０）は一度に７２ビットのデータを伝送する。複数のメモリモジュール５４０は、メモリモジュール（５４１〜５４８）を含み、複数のメモリモジュール５５０は、メモリモジュール（５５１〜５５８）を含む。
【００２６】
複数のメモリモジュール５４０と複数のメモリモジュール５５０は、それぞれ少なくとも一つの低待機時間メモリモジュールを含む。メモリコントローラ５２０は、メモリモジュール（５４１〜５４８、５５１〜５５８）の動作を制御し、メインバス５３０はメモリコントローラ５２０と複数のメモリモジュール（５４０、５５０）との間で信号及びデータを伝送する通路になる。プロセッサ５１０は、メモリコントローラ５２０を制御し、多様な信号処理を行う。
【００２７】
プロセッサ５１０は、プロセッサ５１０の内部にキャッシュメモリ（Ｌ１、Ｌ２、Ｌ３）を含むことができる。また、プロセッサ５１０は、メモリモジュール（５４１〜５４８、５５１〜５５８）のうち、低待機時間を有するメモリモジュールを更に他のキャッシュメモリとして用いることができる。
【００２８】
メモリコントローラ５２０は、メモリモジュールのうち、低待機時間メモリモジュールを認識するタグ５２１を含んで低待機時間メモリモジュールが一般的なキャッシュメモリとして使用可能にする。
【００２９】
また、メモリモジュール（５４１〜５４８、５５１〜５５８）内には、メモリバッファとしてＡＭＢを具備するものの、このＡＭＢそれぞれはメモリモジュールそれぞれに装着される半導体メモリ装置に従って適合なプロトコルによって製作すべきである。例えば、ＡＭＢそれぞれは、メモリモジュールそれぞれに装着される半導体メモリ装置がＳＲＡＭであるとＳＲＡＭプロトコルを支援し、メモリモジュールそれぞれに装着される半導体メモリ装置がＤＲＡＭであるとＤＲＡＭプロトコルを支援しなければならない。
【００３０】
前記では低待機時間メモリモジュールを構成する低待機時間半導体メモリ装置としてＳＲＡＭまたは待機時間の短いＤＲＡＭを用いたが、低待機時間半導体メモリ装置として待機時間の短い半導体メモリ装置を用いてもよい。
前述した本発明の実施例によるメモリモジュール及びメモリシステムはＦＢＤＩＭＭとしてプロセッサで用いるためのキャッシュメモリとして使用可能であるだけでなく、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）バッファメモリとして用いることもできる。コンピュータシステムの性能低下の多くは中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）がデータをＨＤＤ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ）またはメインメモリから持ってくる時間のために発生する。このような待機時間を減少させると、コンピュータシステムの性能の向上を図ることができる。低待機時間を有するメモリモジュールをＤＭＡバッファメモリとして用いると待機時間を減少させることができる。
【００３１】
低待機時間メモリモジュールをＤＭＡバッファメモリとして用いるには、コンピュータシステムを運営するＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が低待機時間メモリモジュールを認識しなければならない。尤も、最近では、ＨＤＤなどから持ってきたデータを低待機時間メモリモジュールに保存することで中央処理装置がデータをアクセスする時間を減少することができる。また、演算によく用いられるデータは、低待機時間メモリモジュールに保存することで全体システムの速度を向上させることができる。
【００３２】
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【産業上の利用可能性】
【００３３】
前述したように、本発明の実施形態によるメモリモジュール及びメモリシステムは、リード命令が入力された後にデータを出力するのにかかる待機時間を減少させることができる。また、本発明の実施形態によるメモリモジュールはプロセッサがアクセスするためのキャッシュメモリとして用いることができ、ＤＭＡバッファメモリとして用いることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態によるメモリシステムを示す概略図である。
【図２】図１のメモリシステムを構成する低待機時間メモリモジュールの一例を示す平面図である。
【図３】図１のメモリシステムを構成する低待機時間メモリモジュールの一例を示す平面図である。
【図４】図１のメモリシステムを構成する低待機時間メモリモジュールの他の一例を示す平面図である。
【図５】図１のメモリシステムを構成する低待機時間メモリモジュールの他の一例を示す平面図である。
【図６】メモリリード動作時のメモリモジュールの待機時間を示すタイミング図である。
【図７】本発明の一実施形態によるコンピュータシステムを示す概略図である。
【符号の説明】
【００３５】
１００、５２０    メモリコントローラ
１１０、５２１    タグ
２００    メモリモジュール
２１０    低待機時間メモリモジュール
２２０、２３０、２４０、２５０、２６０、２７０、２８０    一般メモリモジュール
５１０    プロセッサ
５１１〜５１３    キャッシュメモリ
５４１〜５４８、５５１〜５５８    メモリモジュール
【図１】
2006313538.tif 000003
【図２】
2006313538.tif 000004
【図３】
2006313538.tif 000005
【図４】
2006313538.tif 000006
【図５】
2006313538.tif 000007
【図６】
2006313538.tif 000008
【図７】
2006313538.tif 000009