(57)【要約】【課題】基板裏面に極めて低抵抗のオーミックコンタクトを有する縦型パワー炭化珪素半導体装置及びその製造方法を提供する。【解決手段】平板なＳｉＣ基板１の第１の主面側に主要な構成部分を設け、第１の主面の裏面である第２の主面側に少なくとも１つの熱処理型オーミック電極９を設けてなるＳｉＣ半導体装置において、熱処理型オーミック電極９は、第２の主面の表層に高温イオン注入で形成された、平坦かつ低抵抗な高濃度不純物領域４に接している。【選択図】    図１
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【特許請求の範囲】
【請求項１】
平板な炭化珪素基板の第１の主面側に主要な構成部分を設け、前記第１の主面の裏面である第２の主面側に少なくとも１つの熱処理型オーミック電極を設けてなる炭化珪素半導体装置において、
前記熱処理型オーミック電極は、前記第２の主面の表層に高温イオン注入で形成された、平坦かつ低抵抗な高濃度不純物領域に接していることを特徴とする炭化珪素半導体装置。
【請求項２】
前記高濃度不純物領域の不純物濃度は２×１０１９／ｃｍ３以上１×１０２１／ｃｍ３未満であることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素基板は、前記高温イオン注入された伝導不純物の活性化にあたって、珪素の融点以上の高温熱処理を必要とする属性を有する結晶系の炭化珪素基板であることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素半導体装置は少なくとも前記第１の主面側にショットキー電極を有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素半導体装置は少なくとも前記第１の主面側にオーミック電極を有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素半導体装置は少なくとも前記第１の主面側に高温イオン注入で形成された不純物領域を有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項７】
前記炭化珪素基板の前記第１の主面側に形成したエピタキシャル層と、
前記エピタキシャル層の表面に接し、前記エピタキシャル層を被覆するように設けられたフィールド絶縁膜と、
前記フィールド絶縁膜を貫通し、前記エピタキシャル層の表面を露出させた開口部と、
前記開口部の底部に選択的に設けられたショットキー電極と、
前記ショットキー電極と接続し、前記開口部を覆うように設けられた表面側配線と、
前記エピタキシャル層の表層に、前記ショットキー電極の内縁部を包含するように設けられた１つまたは複数の環状不純物領域と、
前記炭化珪素基板の前記第２の主面の表層に高温イオン注入で設けられた前記高濃度不純物領域にオーム性接触し、熱処理で形成された前記オーミック電極を被覆するように設けられた裏面側配線と
を備えたことを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項８】
前記フィールド絶縁膜は、前記エピタキシャル層の薄い熱酸化膜と、熱酸化以外の方法で成膜された絶縁膜とからなる積層膜であることを特徴とする請求項７記載の炭化珪素半導体装置。
【請求項９】
前記ショットキー電極は、ショットキー電極材と、耐薬品耐酸化性の電極材とが順に積層された複合電極膜であることを特徴とする請求項７記載の炭化珪素半導体装置。
【請求項１０】
前記炭化珪素基板の前記第１の主面側に形成したエピタキシャル層と、
前記エピタキシャル層の所定の表面に離間して形成され、チャネルとしての１対の等幅帯を露出させた１対のベース不純物領域と、
前記１対の等幅帯に外接して設けられた１対の等幅のソース不純物領域またはエミッタ不純物領域と、
前記１対のソース不純物領域またはエミッタ不純物領域に外接し、かつ前記１対のベース不純物領域と電気的に接続されるように設けられた高濃度ベース不純物領域と、
前記第１の主面に接し、前記第１の主面の一部を除く全面を被覆するように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記１対のベース不純物領域の表面の等幅帯を覆うように設けられた多結晶シリコンからなるゲート電極と、
前記ゲート電極を含む前記第１の主面を被覆するように形成された層間絶縁膜と、
前記１対のソース不純物領域またはエミッタ不純物領域と前記高濃度ベース不純物領域の一部を露出させるように、前記層間絶縁膜と前記ゲート絶縁膜を貫通して開口されたソース窓またはエミッタ窓と、
前記ソース窓またはエミッタ窓の底部に設けられ、かつ、前記ソース不純物領域またはエミッタ不純物領域と高濃度ベース不純物領域の双方に対してオーム性を呈するソース接触電極またはエミッタ接触電極と、
前記層間絶縁膜を覆い、前記ソース接触電極またはエミッタ接触電極に接続した表面側配線と、
前記第２の主面の表層に高温イオン注入で設けられた前記高濃度不純物領域である高濃度ドレイン不純物領域または高濃度コレクタ不純物領域にオーム性接触し、熱処理で形成された前記オーミック電極であるドレイン電極またはコレクタ電極を被覆するように設けられた裏面側配線と
を備えたことを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項１１】
高温イオン注入すべき第１の主面とその反対側の第２の主面を備えた炭化珪素半導体装置において、
非金属材料からなる耐熱性保護膜で第２の主面を被覆する工程と、
その後、第１の主面に伝導不純物を高温イオン注入（＞２００℃）して所定の不純物領域を形成する工程と、
その後、前記耐熱性保護膜を除去する工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
前記非金属材料からなる耐熱性保護膜で第２の主面を被覆する工程と、
前記耐熱性保護膜を除去する工程との間に、
前記耐熱性保護膜越しに前記第２の主面に対して第２の高温イオン注入（＞２００℃）をして所定の不純物領域を形成する工程を含んでなることを特徴とする請求項１１記載の炭化珪素半導体装置の製造方法。
【請求項１３】
高温イオン注入すべき第１の主面とその反対側の第２の主面を備えた炭化珪素半導体装置において、
非金属材料からなる耐熱性保護膜で前記第１及び第２の主面を同時に被覆する工程と、
その後、前記第１の主面に伝導不純物を高温イオン注入（＞２００℃）して所定の不純物領域を形成する工程と、
その後、前記耐熱性保護膜を除去する工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
選択高温イオン注入すべき第１の主面とその反対側に全面高温イオン注入すべき第２の主面を備えた炭化珪素半導体装置において、
前記第１の主面に非金属材料からなる耐熱性イオン注入マスクを形成する工程と、
その後、前記第１の主面に所定の伝導不純物を高温イオン注入（＞２００℃）して第１の不純物領域を形成する工程と、
その後、前記第２の主面に所定の伝導不純物を高温イオン注入（＞２００℃）して第２の不純物領域を形成する工程と、
その後、前記耐熱性イオン注入マスクを除去する工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１５】
高温イオン注入して形成した前記高濃度不純物領域を、１６００℃以上１７５０℃未満の温度域で３分未満の熱処理で活性化する工程を有することを特徴とする請求項１１記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記第２の主面を熱酸化防止膜で被覆する工程と、
その後、前記第１の主面を熱酸化し、熱酸化膜を形成する工程と、
その後、前記熱酸化膜の一部もしくは全てをフッ酸系溶液で除去する工程と、
その後、前記熱酸化防止膜を除去する工程と
を有することを特徴とする請求項１１記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記熱酸化防止膜は減圧ＣＶＤ法で形成したＳｉ３Ｎ４膜からなり、前記熱酸化防止膜と前記第２の主面との間に、熱酸化で形成したＳｉＯ２膜、化学的気相成長法で形成したＳｉＯ２膜の少なくとも１層を介在させることを特徴とする請求項１４記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記第１の主面及び第２の主面を同時あるいは順に熱酸化膜で被覆する工程と、
その後、前記第１の主面に第１のレジストを塗布する工程と、
その後、前記第２の主面に形成された前記熱酸化膜の一部または全てを選択的に除去し、前記第２の主面を露出させる工程と、
その後、前記第２の主面に第１の電極材料を被着させる工程と、
その後、前記第１のレジストを除去する工程と、
その後、前記第１の主面に所定の開口を有する第２のレジストを塗布する工程と、
その後、前記第１の電極材料を完全に被覆するように前記第２の主面に第３のレジストを塗布する工程と、
その後、前記第１の主面に第２の電極材料を被着させる工程と、
その後、前記第２及び第３のレジストを除去する工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
前記第１の主面及び第２の主面を同時あるいは順に熱酸化膜で被覆する工程と、
その後、前記第１の主面に形成された前記熱酸化膜の一部または全てを選択的に除去し、前記第１の主面を露出させる工程と、
その後、前記第１の主面に第１の電極材料を被着させる工程と、
その後、前記第１の電極材料を完全に被覆するように前記第１の主面にレジストを塗布する工程と、
その後、前記第２の主面の前記熱酸化膜の一部または全てを選択的に除去し、前記第２の主面を露出させる工程と、
その後、前記第２の主面に第２の電極材料を被着させる工程と、
その後、前記レジストを除去する工程と、
その後、前記炭化珪素基板を高温で熱処理して、前記第１の電極材料と第２の電極材料をオーミック電極に転化させる工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２０】
前記第１の主面及び第２の主面を同時あるいは順に熱酸化膜で被覆する工程と、
その後、前記第１の主面に形成された前記熱酸化膜の一部または全てを選択的に除去し、前記第１の主面を露出させる工程と、
その後、前記第１の主面に第１の電極材料を被着させる工程と、
その後、前記炭化珪素基板を高温で熱処理して、第１の電極材料をオーミック電極に転化させる工程と、
その後、前記オーミック電極を完全に被覆するように前記第１の主面にレジストを塗布する工程と、
その後、前記第２の主面の前記熱酸化膜の一部または全てを選択的に除去し、前記第２の主面を露出させる工程と、
その後、前記第２の主面に第２の電極材料を被着させる工程と、
その後、前記レジストを除去する工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２１】
第１の主面と前記第１の主面の裏面である第２の主面を有し、前記第２の主面の熱酸化速度が前記第１の主面の熱酸化速度より速いか同じである属性を有する平板な炭化珪素基板を用いた炭化珪素半導体装置の製造方法において、
前記第１の主面側にエピタキシャル層を成長させる工程と、
その後、前記エピタキシャル層の所定の表面にスルー膜を付設した耐熱性イオン注入マスクを形成する工程と、
その後、前記第２の主面を非金属材料からなる耐熱性保護膜（前述のスルーＳｉＯ２または他の保護膜）で被覆する工程と、
その後、前記耐熱性イオン注入マスク越しに、所定の伝導不純物を高温イオン注入（＞２００℃）して、前記エピタキシャル層に前駆電界緩和不純物領域を形成する工程と、
その後、前記第２の主面に、前記耐熱性保護膜越しに高濃度の伝導不純物を高温イオン注入（＞２００℃）して、前駆高濃度不純物領域を形成する工程と、
その後、前記耐熱性イオン注入マスクと前記耐熱性保護膜とを除去する工程と、
その後、前記炭化珪素基板を、１６００℃以上１７５０℃未満の温度域において３分未満で熱処理して活性化アニールをし、前記前駆電界緩和不純物領域と前記前駆高濃度不純物領域とをそれぞれ、電界緩和不純物領域と高濃度不純物領域とする工程と、
その後、前記第２の主面を熱酸化して薄い熱酸化膜を成長させる工程と、
その後、前記熱酸化膜をＣＶＤ法によりＳｉＯ２膜と熱酸化防止膜とで被覆する工程と、
その結果、前記第１の主面側に寄生的に熱酸化防止膜とＳｉＯ２膜とが被着する場合には、これらをそれぞれドライエッチングとウェットエッチングで除去する工程と、
その後、前記第１の主面を薄く熱酸化し、成長された熱酸化膜をフッ酸系溶液で除去する犠牲酸化処理工程と、
その後、前記第１の主面に厚いフィールド絶縁膜を形成する工程と、
その後、前記フィールド絶縁膜の上部に第１の保護レジストを塗布する工程と、
その後、前記第２の主面に被着した前記熱酸化防止膜をドライエッチングで除去する工程と、
その後、前記第２の主面から、フッ酸系溶液を用いて、前記ＳｉＯ２膜と前記熱酸化膜とを除去し、前記高濃度不純物領域を露出させる工程と、
その後、前記第２の主面の高濃度不純物領域にオーミック電極母材を被着させる工程と、
その後、前記第１の主面から前記第１の保護レジストを剥離する工程と、
その後、前記炭化珪素基板を急速加熱処理してコンタクト・アニールを行い、前記オーミック電極母材をオーミック電極に転化させる工程と、
その後、前記第１の主面に、開口部を設けたレジストパターンを形成する工程と、
その後、前記第２の主面に、前記第２の主面のオーミック電極を覆うように第２の保護レジストを塗布する工程と、
その後、前記炭化珪素基板をフッ酸系のエッチング液に浸漬して、前記フィールド絶縁膜に開口部を開口し、前記開口部の底部に前記エピタキシャル層の表面を露出させる工程と、
その後、前記開口部を設けた前記エピタキシャル層の全面にショットキー電極材料を被着させる工程と、
その後、前記レジストパターンと前記第２の保護レジストを剥離させることにより、前記フィールド絶縁膜の前記開口部の底部にのみショットキー電極を配設する工程と、
その後、前記ショットキー電極に接続し、前記フールド絶縁膜の前記開口部を覆うように、前記第１の主面に表面側配線を配設する工程と、
その後、前記第２の主面の前記オーミック電極を被覆するように裏面側配線を配設する工程と
からなる一連の工程を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２２】
第１の主面と前記第１の主面の裏面である第２の主面を有し、前記第２の主面の熱酸化速度が前記第１の主面の熱酸化速度より速いか同じである属性を有する平板な炭化珪素基板を用いた炭化珪素半導体装置の製造方法において、
前記第１の主面側にエピタキシャル層を成長させる工程と、
その後、前記エピタキシャル層の所定の表面にスルー膜を付設した第１の耐熱性イオン注入マスクを形成する第１の工程、
その後、前記第２の主面を非金属材料からなる耐熱性保護膜で被覆する第２の工程、
その後、前記耐熱性イオン注入マスク越しに、不純物を高温イオン注入（＞２００℃）する第３の工程
を３回行って、前記エピタキシャル層に前駆不純物領域（前駆ベース不純物領域、前駆ソース不純物領域またはエミッタ不純物領域、前駆高濃度ベース不純物領域を形成し、
一方、前記エピタキシャル層の表面を非金属材料からなる第２の耐熱性保護膜で被覆する工程と、
その後、前記第２の主面に、高濃度のドレインまたはコレクタ不純物を高温イオン注入（＞２００℃）する工程とを行って、前記エピタキシャル層に前駆高濃度ドレイン不純物領域またはコレクタ不純物領域を形成し、
前記前駆ベース不純物領域、前記前駆ソース不純物領域またはエミッタ不純物領域、前記前駆高濃度ベース不純物領域、前記前駆高濃度ドレイン不純物領域またはコレクタ不純物領域の形成は、順不同であり、
その後、前記炭化珪素基板の表裏から残存している前記耐熱性イオン注入マスクと前記耐熱性保護膜とを除去する工程と、
その後、前記炭化珪素基板を、１６００℃以上１７５０℃未満の温度域において３分未満で熱処理して活性化アニールをし、前記全ての前駆不純物領域を同時に活性化し、それぞれ、ベース不純物領域、ソース不純物領域またはエミッタ不純物領域、高濃度ベース不純物領域、ドレイン不純物領域またはコレクタ不純物領域とする工程と、
その後、前記第２の主面を熱酸化して薄い熱酸化膜を形成する工程と、
その後、前記第２の主面をＳｉＯ２膜と熱酸化防止膜とで被覆する工程と、
その結果、前記第１の主面側に寄生的に熱酸化防止膜とＳｉＯ２膜とが被着する場合には、これらをそれぞれドライエッチングとウェットエッチングで除去する工程と、
その後、前記第１の主面を薄く熱酸化し、成長した熱酸化膜をフッ酸系溶液で除去する犠牲酸化処理工程と、
その後、前記第１の主面に厚いフィールド絶縁膜を形成する工程と、
その後、前記フィールド絶縁膜を選択エッチングして、所定領域に素子領域を開口する工程と、
その後、前記炭化珪素基板を熱酸化して前記素子領域にゲート絶縁膜を成長させる工程と、
その後、前記ゲート絶縁膜と前記フィールド絶縁膜上及び前記第２の主面側に多結晶シリコン膜を形成した後、パターニングして所定領域に多結晶シリコンからなるゲート電極を形成する工程と、
その後、前記ゲート電極の表面の一部を熱酸化して熱酸化膜を形成する工程と、
その後、前記ゲート電極の表面を含む前記第１の主面を被覆するように層間絶縁膜を形成する工程と、
その後、前記層間絶縁膜と前記ゲート絶縁膜とに、前記ソース不純物領域またはエミッタ不純物領域の一部と前記高濃度ベース不純物領域が露出するように、ソース窓またはエミッタ窓を開口する工程と、
その後、前記ソース窓またはエミッタ窓の底部に選択的にソース電極母材またはエミッタ電極母材を載置する工程と、
その後、前記ソース電極母材またはエミッタ電極母材を載置した前記第１の主面に保護レジストを塗布する工程と、
その後、前記第２の主面に被着した前記多結晶シリコン膜と前記熱酸化防止膜をドライエッチングで除去する工程と、
その後、前記第２の主面の前記ＳｉＯ２膜と前記熱酸化膜をフッ酸系溶液で除去し、前記第２の主面にドレイン不純物領域を露出させる工程と、
その後、露出された前記ドレイン不純物領域にドレイン電極母材を被着させる工程と、
その後、前記第１の主面の保護レジストを剥離する工程と、
その後、前記第１の主面を急速加熱処理してコンタクト・アニールを行い、前記ソース電極母材またはエミッタ電極母材と前記ソース不純物領域またはエミッタ不純物領域、及び、前記ドレイン電極母材またはコレクタ電極母材と前記ドレイン不純物領域またはコレクタ不純物領域を同時に固相反応させて、前記ソース電極母材またはエミッタ電極母材と前記ドレイン電極母材またはコレクタ電極母材をそれぞれソース電極またはエミッタ電極と、ドレイン電極またはコレクタ電極に転化させる工程と、
その後、前記第１の主面に、前記層間絶縁膜のソース窓またはエミッタ窓を覆い、前記ソース電極またはエミッタ電極に接続する表面側配線を配設する工程と、
その後、前記第２の主面に前記ドレイン電極またはコレクタ電極を被覆するように裏面側配線を配設する工程と
からなる一連の工程を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、極めて低抵抗のオーミックコンタクトを有する縦型パワー炭化珪素半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体（以下、ＳｉＣと略記する）は、ｐｎ接合の形成が可能で、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体に比べて禁制帯幅が広く、例えば６Ｈ−ＳｉＣで２．９３ｅＶ、４Ｈ−ＳｉＣで３．２６ｅＶである。パワーデバイスのオン抵抗と逆方向耐電圧との間には、原理的に禁制帯幅で規定されるトレードオフ関係があるので、現行Ｓｉパワーデバイスではその禁制帯幅で決まる物性限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広いＳｉＣでパワーデバイスを構成すれば、従来のトレードオフ関係が大きく緩和され、オン抵抗か逆方向耐電圧を著しく向上させたデバイス、または、両方をかなりの程度向上させたデバイスが達成できる。これはオン抵抗と逆方向耐圧を保ったまま、チップサイズを極端に小さくできる、と言い換えることもできる。  
デバイス設計の観点から、ＳｉＣパワーデバイスのオン抵抗を下げると同時にチップサイズを小さくするのに最も容易でかつ有効な方法は、Ｓｉパワーデバイスの場合と同様に、駆動されるべき大電流の流路を基板に垂直にして流路の占める面積を最小化するとともに、大電流の入口（電極）と出口（電極）を基板の表裏に分配するデバイス構造、すなわち、縦型デバイス構造にすることである。今日、高性能ＳｉＣパワーデバイスを実現するために、この縦型構造を形成するための実用的な製造プロセスの開発が急務の課題になっている。  
ＳｉＣ縦型パワーデバイスの低オン抵抗化には、大電流の流路に直列に存在する全ての抵抗成分を最小化する必要がある。本発明で着目するＳｉＣ基板裏面のオーミック・コンタクトのコンタクト抵抗ρＢＣもそのような抵抗成分の一つである。ここで「裏面」とは縦型パワーデバイスの主要部分が形成されている基板の１主面（以下、「第１の主面」あるいは「表面」と記す）と反対側にあるもう一つの主面（以下、「第２の主面」あるいは「裏面」と記す）を指している。  
低抵抗のオーミック・コンタクトを形成する方法は、周知のように、高品質ＳｉＣ基板の表面部分に、良質の高濃度不純物領域（ドナー領域またはアクセプタ領域）を形成し、その後、この領域の上に所定のコンタクト金属を被着させ、不活性ガス雰囲気で９００℃〜１０００℃くらいの温度で熱処理する方法である。基板裏面の低抵抗オーミック・コンタクトも、この方法を基本に置いてプロセス開発が進められている。  
上記高濃度不純物領域の不純物濃度はコンタクト抵抗の最小化を図るために、少なくとも１０１９ｃｍ−２以上が必要であり、好ましくは１０２０ｃｍ−２以上とするのが望ましい。このような高濃度不純物領域をＳｉＣ基板裏面に作製する方法としては、基板裏面に、１）不純物をその場で添加したエピタキシャル層を化学的気相成長法（以下、ＣＶＤ法と記す）などで気相成長させる方法と、２）イオン注入した不純物層を熱処理で活性化させる方法の２つがあるが、前者のエピタキシャル成長法は、反対側の基板表面側にもエピタキシャル層が成長するという致命的な問題があるため、後者のイオン注入／活性化法が実際上、採用できる唯一の方法となっている。  
ＳｉＣ縦型デバイスの一つであるショットキーダイオードにおける裏面コンタクトの形成に、上記コンタクト形成法を適用したプロセス技術が下記特許文献１の実施の形態１に開示されている。同従来技術を簡単に説明すると、まず、ＳｉやＳｉＣ基板の表裏に周知のＣＶＤ法でＳｉＣをエピタキシャル成長させた後、裏面のＳｉＣ面に注入エネルギー３０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２、基板温度７００℃で窒素原子のイオン注入を行い、基板の融点以下の温度で１時間アニールして注入した窒素原子の活性化を行い、ｎ型の不純物層を基板裏面に形成する。続いて、ｎ型の不純物層を形成した基板裏面にＮｉを電子ビーム蒸着した後、Ａｒ雰囲気で１０００℃、５分のアニールを行い、裏面にオーミック電極を形成する。その後、基板表面側にショットキー電極を形成し、ショットキーダイオードが完成する。下記特許文献１によれは、裏面に良好なオーミック・コンタクトを有するショットキーダイオードが形成できたことが記載されている。
【０００３】
【特許文献１】特開２００１−１１０７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術には以下に述べるような幾つかのプロセス不適合の問題があって、実用的な縦型デバイスの製造プロセスとして適用することは、とうてい困難であることが判明した。  
１）第１の問題点は、同技術を用いて作製したＳｉＣ縦型パワーデバイスの不良率が極めて高いということである。例えば、同技術に基づいて本願発明者が試作した面積凡そ１×１ｍｍ２の４Ｈ−ＳｉＣショットキーダイオード製作の例で言えば、試験した２００個のサンプル数に対して、全数が不良であった。不良の形態は、順方向特性異常や、逆方向過大リーク電流、ブロッキング電圧低下など一様ではなく多岐にわたる。この不良率が増大する問題はショットキーダイオードに特有のものではなく、他の縦型デバイス（パワーＭＯＳＦＥＴなど）でも同様に観察されることから、従来技術が開示した裏面オーミック・コンタクト形成工程が問題を起こしていると推察される。
【０００５】
２）第２の問題点は、パワーデバイスの製造プロセスにおいて、ＳｉＣの表面の清浄化技術として、広く使用されている犠牲酸化／酸化膜除去技術を、裏面不純物層の形成以降、使用することが困難になるという問題である。犠牲酸化／酸化膜除去技術が使用できないと、完成したデバイスの特性が不安定になったり、歩留まりが低下するという問題が起きる。裏面不純物層の形成以降に犠牲酸化／酸化膜除去技術ができなくなる理由は、裏面の高濃度不純物領域が表面側の犠牲酸化によって消失したり、薄層化したりして、上記従来技術の目的であった低抵抗の裏面コンタクトが得られなくなるからである。とりわけ（０００１）Ｓｉ面を表面とし、（０００−１）Ｃ面を裏面とする４Ｈ−ＳｉＣ基板や６Ｈ−ＳｉＣ基板を用いた縦型パワーデバイスでは、この問題は深刻である。なぜなら、（０００−１）Ｃ裏面は（０００１）Ｓｉ表面より酸化速度が１桁高いので、表面側を十分犠牲酸化しようとすると、裏面の高濃度層が酸化で除去されてしまうし、かといって、裏面の高濃度層を温存しようとして、犠牲酸化を省略したり、不十分なものにしたりすると、デバイスの特性が不安定になったり、歩留まりが低下することになるからである。
【０００６】
３）第３の問題点は、不純物活性化温度が高い４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ基板を用いた縦型デバイスには、同従来の裏面オーミック・コンタクト形成技術を適用できないという問題である。この問題を示唆する次のような事実が、上記特許文献１の中の実施の形態４に記載されている。それは、ｎ型の６Ｈ−ＳｉＣエピタキシャル基板の表面にｐ型領域を形成するためにＡｌをイオン注入して、Ａｒ雰囲気で１５００℃、３０分の熱処理をして活性化したところ、ＳｉＣ基板の裏面が粗面化し、その粗さは平均値で１５μｍにもなった、というものである。同特許文献１によれば、この粗面化は、活性化熱処理によって裏面からＳｉＣの一部が昇華したことが原因であることが記されている。結局、基板裏面に低コンタクト抵抗化のための良質な高濃度不純物領域（深さはせいぜい０．５μｍ程度である）は形成していたとしても、表面不純物層の活性化熱処理の段階で、この高濃度不純物領域は変質し、あるいは、１５μｍも粗面化したというのであるから、おそらく消失し、低抵抗層を形成するという本来の機能を果たすことができなくなる。  
本発明は、上記従来技術の３つの問題点をおのおの、あるいは全てを解決して、基板裏面に極めて低抵抗のオーミックコンタクトを有する縦型パワー炭化珪素半導体装置及びその製造方法を提供するためになされたもので、以下に説明するように、後述の１または複数の手段を、構じることによってこの目的を達成することが可能である。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、炭化珪素基板の第１の主面側に主要な構成部分を設け、その裏面である第２の主面側に少なくとも１つの熱処理型オーミック電極を設けてなる炭化珪素半導体装置において、前記熱処理型オーミック電極は、前記第２の主面の表層に高温イオン注入で形成された、平坦で低抵抗な高濃度不純物領域に接している、という構成になっている。
【発明の効果】
【０００８】
本発明によれば、基板裏面に極めて低抵抗のオーミックコンタクトを有する縦型パワー炭化珪素半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明は、基板裏面に極めて低抵抗のオーミック・コンタクトを有する縦型ＳｉＣ半導体装置及びその製造方法を提供することを目的としている。  
以下、図面を参照して、本発明に関するいくつかの実施の形態を具体的に説明するが、以下の図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は、以下の説明を参酌して判断すべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。  
本発明は、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板、各晶系基板の全ての結晶面に適用できるが、ここでは便宜上、基板を４Ｈ−ＳｉＣ基板とし、表面を（０００１）Ｓｉ面、裏面を（０００−１）Ｃ面として説明することにする。（０００１）Ｓｉ面を表面とするこの基板は、各種炭化珪素基板の中でも優れた素子特性を与える基板として、今日、最も有望視されている基板だからである。  
なお、以下の説明において、特に断らない場合は、ＳｉＣ基板にエピタキシャル層やその他の膜や電極が形成されたものを「基板」と称している。
【００１０】
《第１の実施の形態》
〈素子構造〉
本発明の第１の実施の形態は、２端子縦型デバイスの一つ、ショットキーダイオードに本発明を適用した例である。  
図１はショットキーダイオードの要部断面図を示している。１は５×１０１８／ｃｍ３以上の不純物濃度を有するｎ＋型単結晶４Ｈ−ＳｉＣ基板であり、表面（図中上面側主面）＝（０００１）Ｓｉ面に厚み１０μｍ、窒素を５×１０１５／ｃｍ３添加した第１のｎ−型エピタキシャル層２をホモエピタキシャル成長させている。  
ｎ−型エピタキシャル層２の表層部の所定領域には、イオン注入と活性化アニールとによって形成された幅２μｍの環状のｐ型電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎが２μｍ間隔で形成されている。電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎの数は耐圧によって異なる。例えば、１０００Ｖ耐圧の場合では５本くらいあればよい。一方、基板１の裏面（０００−１）Ｃ面には、イオン注入と活性化アニールとでｎ＋＋型の高濃度不純物領域（裏面高濃度不純物領域）４が形成されている。不純物層４の不純物濃度は２×１０１９／ｃｍ３以上、１×１０２１／ｃｍ３未満であり、好ましくは１×１０２０／ｃｍ３以上、５×１０２０／ｃｍ３以下である。  
５は開口部６を有するフィールド絶縁膜であり、基板１の表面を覆っている。開口部６の底面ではＳｉＣ基板と接するショットキー電極７が配設されている。このショットキー電極７の外縁端は、前記ｐ型電界緩和領域３ａ１（＝もっとも内側にあるｐ型環状領域）の上部に置かれている。８は表面側配線であり、ショットキー電極７に機械的電気的に接し、フィールド絶縁膜５の開口部６を塞ぐように配設されている。平面図で眺めたとき、表面側配線８の外縁端は、前記ショットキー電極７の外縁端より外側であり、かつ、前記ｐ型電界緩和領域３ａ１の外縁端より内側にあるように設計されているものとする。  
基板１の裏面において、ｎ＋＋型の高濃度不純物領域４に接して設けられている９はオーミック電極（裏面加熱反応層）である。オーミック電極９の上にはダイボンディングを目的とした裏面側配線１０が置かれている。  
ここで図１に示した断面構造において、付言すべき本発明の重要な特徴は、基板１の裏面にイオン注入で形成した高濃度不純物領域４が製造工程中で変質したり消失したりすることなく正常に形成されていること、ｎ−型エピタキシャル層２の表面が高濃度不純物領域４を形成した後、犠牲酸化処理によって清浄化された良質な表面であること、ｎ−型エピタキシャル層２の表面側にも不純物層３ａ１、３ａ２、３ａ３…、３ａｎがあることである。
【００１１】
〈製造方法〉
次に、第１の実施の形態の縦型ショットキーダイオードの製造方法を、図２（ａ）〜図５（ｋ）の断面工程図を用いて説明する。  
（ａ）：図２（ａ）に示すように、はじめに、表面側に厚み約１０μｍのｎ−型エピタキシャル層２をホモエピタキシャル成長させたｎ＋型４Ｈ−ＳｉＣ基板１を用意（購入）し、ｎ−型エピタキシャル層２の表面にｐ型電界緩和領域３ａ１、３ａ２、３ａ３…を選択形成するためのイオン注入マスク１１を次のようにして形成する。  
まず、厚さ約１．５μｍのＳｉＯ２膜を、ＣＶＤ法（化学的気相成長法）で基板１の表面全面に堆積し、高濃度不純物領域（図１の３ａ１、３ａ２、３ａ３…、３ａｎ）の形成予定領域の上に堆積したＳｉＯ２膜をフォトリソグラフィ（＝フォトレジスト・パターニング）とドライ及びウェットエッチング技術とで選択的に除去し、イオン注入マスク１１を形成する。ここでドライ及びウェットエッチング技術とは、反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマエッチング（ＩＣＰ）などの異方性ドライエッチングでＳｉＯ２膜を除去する際、基板１の表面がプラズマダメージを受けるのを防止するため、ＳｉＯ２膜が完全に除去される直前にドライエッチングを停止し、残りの部分を緩衝フッ酸溶液（ＢＨＦ）などを用いたウェットエッチングで除去するようにした複合エッチング技術である。  
ＳｉＯ２膜のエッチングが済んだところで、基板１からフォトレジストを除去し、十分洗浄したあと、基板１の表面に厚さ１０〜３０ｎｍの薄いＳｉＯ２膜を減圧化学的気相成長（ＬＰＣＶＤ）法で堆積し、スルーＳｉＯ２膜（図示せず）とする。このとき、基板１の裏面にも同様に薄いスルーＳｉＯ２膜がついていることが後に説明するとおり重要である。
【００１２】
（ｂ）：イオン注入マスク１１ができあがったところで、基板１の表面にＡｌ＋イオンを多段イオン注入して、図２（ｂ）に示すように、ｐ型電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎの前駆体領域１１ａ１、１１ａ２、１１ａ３…、１１ａｎを形成する。ｐ型電界緩和領域のイオン注入条件の一例を示すと以下のとおりである。  
(1)基板温度：７００℃
(2)加速エネルギー／ドーズ：
第１段：３００ｋｅＶ／８．３×１０１５／ｃｍ２
第２段：１９０ｋｅＶ／３．２×１０１５／ｃｍ２
第３段：１５０ｋｅＶ／２．１×１０１５／ｃｍ２
第４段：１００ｋｅＶ／１．９×１０１５／ｃｍ２
第５段：  ６０ｋｅＶ／１．７×１０１５／ｃｍ２
第６段：  ３０ｋｅＶ／９．４×１０１４／ｃｍ２
７００℃で上記イオン注入するとき、上述のように基板１の裏面にもスルーＳｉＯ２膜が形成されているので、この膜が保護膜となって基板１の裏面に加熱されたプラテン（あるいはサセプタ）面に存在する金属がＳｉＣ基板１の裏面と接触して固相反応するのを防止することができる（なお、プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が固相反応を起こす）。固相反応で生じた基板１の裏面の生成物は、導電性の金属珪化物や金属炭化物であり、これらは基板１の表面に取り込まれた金属汚染物体である。従来技術においては、これがデバイスの不良を引き起こす原因の一つであった。しかし、本発明では、保護膜としての酸化膜を基板１の裏面に形成してから基板１の表面に高温イオン注入することで、この原因（とそれから誘発される問題）を取り除いている。  
また、基板１の裏面の固相反応生成物は望まぬ異物であり、従来技術では、これが（後続の工程において）基板１の裏面に低抵抗オーミックコンタクトを形成する際の妨げになっていた。しかし、本発明では、基板１の裏面に固相反応生成物が形成されない構成をしているので、この問題も解決しているということができる。  
本実施の形態では、固相反応を抑止する保護膜として、基板１の裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。この場合、固相反応を抑止する保護膜はＳｉＯ２膜である必要はなく、Ｓｉ３Ｎ４や多結晶シリコンなど、他の材質からなる膜でもよい。
【００１３】
（ｃ）：次に、基板１の表面並びに裏面を十分洗浄した後、基板１の裏面のスルーＳｉＯ２膜（図示せず）越しにＰ＋（リン）イオンの多段高温イオン注入を行い、図２（ｃ）に示すように、基板１の裏面全面にｎ＋＋型高濃度不純物領域４の前駆体領域１２を形成する。このイオン注入条件の一例を示すと次のとおりである。  
(1)基板温度：５００℃
(2)加速エネルギー／ドーズ：
第１段：２５０ｋｅＶ／３．６×１０１５／ｃｍ２
第２段：２００ｋｅＶ／８．０×１０１４／ｃｍ２
第３段：１５０ｋｅＶ／１．５×１０１５／ｃｍ２
第４段：１００ｋｅＶ／８．０×１０１４／ｃｍ２
第５段：７０ｋｅＶ／８．０×１０１４／ｃｍ２
第６段：４０ｋｅＶ／５．３×１０１４／ｃｍ２
上記高温イオン注入は基板１の“表面”を加熱プラテン（あるいはサセプタ）面に接触させて実行するが、この時、基板１の表面には上記工程（ａ）で説明したスルーＳｉＯ２膜付きイオン注入マスク１１が残存しているので、これが保護膜となって作用し、基板１の表面に加熱されたプラテン（あるいはサセプタ）面に存在する金属がＳｉＣ基板１の表面と接触して固相反応し、金属珪化物や金属炭化物が生成するのを防止する。従来技術においては、この反応物が後続の工程に悪影響を与え、デバイスの特性不良を引き起こす原因の一つであった。しかし、本発明では、保護膜としての酸化膜を基板１の裏面に形成してから基板１の表面に高温イオン注入することで、この原因（とそれから誘発される問題）を取り除いている。  
本実施の形態では、固相反応を抑止する保護膜として、イオン注入マスク１１を再利用しているが、別の工程で専用の保護膜を表面に形成した後、基板１の裏面に高温イオン注入するようにしてもよい。もちろん、イオン注入マスク１１を再利用する方が製造工程の増加が起こらず、原価に影響を与えないので、生産技術的に望ましいことは言うまでもない。
【００１４】
（ｄ）：表面及び裏面の全てのイオン注入が終了したところで、基板１をＢＨＦ溶液に浸漬して、表裏にある全てのＳｉＯ２膜（マスク膜とスルー膜）を除去する。続いて、基板１を十分洗浄し、乾燥した後、活性化アニールを行い、図３（ｄ）に示すように、前駆体領域１１ａ１、１１ａ２、１１ａ３…、１１ａｎと１２を同時に活性化させて、ｐ型電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎとｎ＋＋型高濃度不純物領域４を形成する。  
この活性化は、高純度のカーボンサセプタの上に、基板１の表面が上を向くように（基板１の裏面がサセプタを接するように）置き、高純度不活性ガス（例えばＡｒ）雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気の中で、１６００℃以上の温度で急速加熱処理を行うことで実施する。図３（ｄ）はこの熱処理プロセスの一例である。ここで極めて重要なポイントがある。基板１が１６００℃以上に置かれた経過時間と到達温度である。すなわち、到達温度は高くて１７５０℃、望ましくは１７００℃を超えないようにする。また、１６００℃以上の経過時間は最大３分、好ましくは２分を過ぎないようにする、ということである。これら条件を超える温度や経過時間を取った場合は、はじめに基板１の裏面から、続いて基板１の表面からＳｉＣの昇華が起こり、ｐ型電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎとｎ＋＋型高濃度不純物領域４の薄層化や消失、著しい場合には、前記特許文献１の実施の形態４に記載されているような粗面化（変質）がＳｉＣ基板の表裏で起き、正常に動作する電子デバイスを形成することが困難になる。本発明では、上記の温度及び時間範囲において活性化を実施することにより、不純物領域の活性化を完全に行うとともに、上記従来技術で問題となっていた不純物活性化温度が高い４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ基板の縦型デバイスには、裏面オーミック・コンタクト形成技術を適用できないという問題を解決している。
【００１５】
（ｅ）：不純物層である電界緩和領域３ａ１、３ａ２、３ａ３…、３ａｎや高濃度不純物領域４の活性化が済んだところで、基板１を十分洗浄・乾燥してから、基板１を拡散炉に垂直に置き、９５０℃でパイロ酸化させ、図３（ｅ）に示すように、基板１の裏面のｎ＋＋型高濃度不純物領域４の表面に厚さ２０〜１００ｎｍの熱酸化膜１３を成長させる。このとき、基板１の表面＝（０００１）Ｓｉ面にもわずかに酸化膜が成長する（図示なし）が、その厚みは裏面＝（０００−１）Ｃ面の１／１０程度と極めて薄い。続いて、基板１の両面にそれぞれＬＰＣＶＤ法で２０〜５０ｎｍ厚のＳｉＯ２膜１４と所定の厚みの例えばＳｉ３Ｎ４からなる熱酸化防止膜１５を順次堆積した後、直ちに、基板１の表面側にある熱酸化防止膜（１３に対応）とＳｉＯ２膜（１４に対応）をそれぞれドライエッチング（ＲＩＥなど）とウェットエッチング（ＢＨＦ溶液エッチングなど）で除去し、基板１の表面側にＳｉＣのエピタキシャル層２を露出させると、図３（ｅ）のような構造になる。熱酸化防止膜１５は、その下にあるＳｉＣ基板１が熱酸化で酸化するのを防止し、ＢＨＦなどのＳｉＯ２のエッチング液に耐える役割を担っており、この目的にかなう物として、例えば１５０〜４００ｎｍ厚のＳｉ３Ｎ４膜を挙げることができるが、本発明はこれに限定されるものではない。ただし、便宜上、以下の説明において、熱酸化防止膜１５はＳｉ３Ｎ４膜であるものとして説明することにする。基板１の裏面の熱酸化防止膜１５は、表面のＳｉＯ２膜（ＳｉＯ２膜１４に対応）のエッチング液に殆ど侵されず保存されている点に注目を要する。ＳｉＯ２膜１４は、きわめて強い引っ張り応力を発生する熱酸化防止膜（Ｓｉ３Ｎ４膜）１５の悪影響を緩和させる役割と、同熱酸化防止膜１５をドライエッチングで除去する際、ＳｉＣ表面をプラズマダメージから保護するエッチング・ストッパとしての役割を有している。一方、熱酸化膜１３は熱酸化防止膜１５の応力緩和効果とともに、基板１の“裏面”を犠牲酸化することによって、基板１の裏面の極表面にある不整層や低不純物濃度層を除去する機能を果たしている。裏面表面の不整層や不純物低濃度層は裏面のオーミックコンタクト抵抗を増大させる大きな要因である。かくして、熱酸化膜１３は裏面のコンタクト抵抗が十分下がらないという従来技術の問題点を解決するのに大きな貢献をしている、と言うことができる。
【００１６】
（ｆ）：基板１の表面側にＳｉＣのエピタキシャル層２を露出させたところで、基板１を十分洗浄し、乾燥させた後、１１００℃、ドライ酸素雰囲気で犠牲酸化して基板１の表面に熱酸化膜を成長し、その後、ＢＨＦ溶液に浸漬して基板１の表面の熱酸化膜を取り除く。この熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍである。  
この犠牲酸化で基板１の裏面の熱酸化防止膜(Ｓｉ３Ｎ４膜)１５の表面も僅かに酸化され、除去されるが、殆どは残ったままである。このことは、耐酸化性Ｓｉ３Ｎ４膜１５の下部にある基板１の裏面表層にあるｎ＋＋型高濃度不純物領域４がこの犠牲酸化によって、薄層化したり消失したりすることなく、酸化する前と同じ状態で残存していることを意味している。すなわち、本発明は、基板１の裏面に高濃度不純物領域４を形成した後、基板１の表面を犠牲酸化する際、熱酸化防止膜(Ｓｉ３Ｎ４膜)１５を設ける工程をその前に置く構成としたため、従来技術の問題であった「パワーデバイスの製造プロセスにおいて、ＳｉＣの表面の清浄化技術として、広く使用されている犠牲酸化／酸化膜除去技術を、裏面不純物層の形成以降、使用すること」ができないという問題を解決できる、という効果を有している。
【００１７】
また、このように活性化後であっても犠牲酸化が可能になったことから、基板１の表面からデバイスの不良の要因となる汚染層や不整層（これは活性化及びその後の工程で発生したもの）が極めて適切に除去される。すなわち、本発明は従来技術の縦型デバイスの不良率が極めて高い、という問題点を解決できるいう効果を有している。  
基板１の表面の犠牲酸化が終了したところで、基板１を十分洗浄してから、１１００℃、ドライ酸素雰囲気で熱酸化して基板１の表面全面に凡そ５〜２０ｎｍ厚の熱酸化膜を成長し、さらにこの上に、常圧化学的気相成長法（ＡＰＣＶＤ）などの手段を用いて厚い（６００ｎｍ厚）のＳｉＯ２膜を堆積することにより、図３（ｆ）に示すように、熱酸化膜とＡＰＣＶＤ−ＳｉＯ２膜からなる２層構造のフィールド絶縁膜５を形成する。この熱酸化で裏面の熱酸化防止膜（Ｓｉ３Ｎ４膜）１５の表面もわずかに酸化されるが、その厚みは微々たるものである。  
フィールド絶縁膜５の下部の熱酸化膜は、フィールド絶縁膜とＳｉＣ表面との界面を安定化させ、縦型デバイスの耐電圧性を高め、そのばらつきを抑制する効果がある。耐電圧不足やその過大なばらつきは、デバイスの不良の一つであるであるから、本発明は、この点においても、従来技術の縦型デバイスの不良率が極めて高い、という問題点を解決できるいう効果を有している、と言うことができる。なお、高耐電圧（＞１ｋＶ）素子でない場合は、フィールド絶縁膜５の下部の熱酸化膜を省略してもよい。
【００１８】
（ｇ）：次に、フィールド絶縁膜５の上に保護用のフォトレジスト１８を塗布してから、基板１の裏面に形成されている各種絶縁膜（図３（ｆ）の符号１３〜１５参照）を順に除去し、図４（ｇ）に示すような構造を得る。詳しく説明すると、はじめに、図３（ｆ）に示す裏面の熱酸化防止膜（Ｓｉ３Ｎ４膜）１５の上部にある熱酸化膜やゲート絶縁膜のＡＰＣＶＤで裏面に回り込み堆積したＳｉＯ２膜をＢＨＦ溶液で除去し、次に、裏面Ｓｉ３Ｎ４膜１５をドライエッチングで除去し、最後にＳｉ３Ｎ４膜１５の下にあったＳｉＯ２膜１４と熱酸化膜１３をＢＨＦ溶液で除去すると、図４（ｇ）に示すようにｎ＋＋型高濃度不純物領域４が露出する。ここで、露出したｎ＋＋型高濃度不純物領域４の表面は、熱酸化膜１３の除去による犠牲酸化効果によって不整層と表層の不純物低濃度層が除かれた、高品質、高不純物濃度、高清浄度の表面である。
【００１９】
（ｈ）：次に、ｎ＋＋型高濃度不純物領域４が露出した基板１を超純水で十分すすぎ、乾燥させた後、基板１の裏面にＤＣスパッタリングなどの成膜手段を用いてオーミック電極母材を蒸着する。この時、基板１の裏面の周辺部分にはシャドーマスクなどを用いて、オーミック電極母材が付着しないよう蒸着するのが好ましい。オーミック電極母材には、例えば、５０ｎｍ厚のＮｉやＣｏなどを用いることができる。  
蒸着が終了したら、基板１を専用のフォトレジスト・ストリッパ溶液に浸漬させ、基板１の表面の保護用フォトレジスト１８（図４（ｇ）参照）を完全に剥離する。そして、基板１を十分洗浄し、超純水で十分すすいでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度のＡｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、裏面に堆積されたオーミック電極母材（Ｎｉ膜など）は、ｎ＋＋型高濃度不純物領域４と合金化して、図４（ｈ）に示すようにオーミック電極９となり、ｎ＋＋型高濃度不純物領域４と同電極９との界面では極めて低いコンタクト抵抗を呈するようになる。ここで達成されるオーミック電極９のコンタクト抵抗は１０−６Ωｃｍ２台かそれ以下であり、この値は実用上十分低く、従来技術ではとうてい到達し得ない極めて小さい値である。
【００２０】
（ｉ）：オーミック電極９が形成されたら、フォトリソグラフィーを実施し、基板１のフィールド絶縁膜５の表面に開口部６をくり抜くためのフォトレジストパターン１９を所定の位置に形成する。次に、基板１の裏面にフォトレジスト２０を塗布して、オーミック電極９を完全に覆って保護し、表裏のフォトレジスト１９、２０のポストベークを行ってから、ＢＨＦ溶液を用いたウェットエッチングあるいは前述のドライ及びウェットエッチングを実施し、フィールド絶縁膜５に開口部６を形成し、開口部６の底部にｎ−型エピタキシャル層２を露出させる（＝開口エッチング）。  
このようにして開口部６にＳｉＣエピタキシャル層２の表面が露出したところで、フォトレジスト１９、２０の残存する基板１を超純水で十分すすぎ、乾燥させ、間髪を挟まず、高真空電子ビーム蒸着装置に据え付け、基板１の表面全面に、所望のショットキー電極材料からなるショットキー電極層（ここでは５０ｎｍ厚のＴｉとする）２１を成膜する。なお、ショットキー電極層２１が、ＴｉやＡｌのように、純水やフォトレジスト・ストリッパ溶液で酸化したり溶解したりしやすい材料からなる場合には、さらにこの膜の上に、酸化防止用の導電膜を、例えば、Ｐｔを厚み５０ｎｍ〜１５０ｎｍの範囲で連続成膜するとよい。
【００２１】
（ｊ）：ショットキー電極層２１の蒸着が完了したら、基板１を専用のフォレジスト・ストリッパ溶液に浸漬し、基板１の表面及び裏面のフォトレジスト１９、２０（図４（ｉ））を完全に除去する。図５（ｊ）は、ストリッパ溶液を超純水等で十分すすぎ、乾燥させた基板１の断面形状を示している。同図から明らかなとおり、フィールド絶縁膜５の開口部６の底部（ｎ−型エピタキシャル層２の表面）のみにショットキー電極７が残され、フォトレジスト（図４（ｉ）の１９）の上にあった電極膜はフォトレジストの溶解とともに除去された構造ができあがる。なお、酸化防止用の導電膜が被着された場合には、図５（ｊ）において、ショットキー電極７の上に同形の酸化防止導電膜が積層した構造になる。
【００２２】
従来技術においては、コンタクトアニールをして、裏面に金属反応層からなるオーミック電極を一たび形成してしまうと、その後の工程において、表面を十分洗浄することが事実上困難であった。なぜなら、オーミック電極（金属）が洗浄液に溶出して、かえって基板１の表面を金属で汚染する結果になるからである。極めて強力な洗浄手段を用いる方法も考えられるが、この場合にはオーミック電極が消失してしまうという新たな困難が発生する。このように、従来技術においては、コンタクトアニール後は十分な基板洗浄ができないまま、表面ＳｉＣ面に電極（ショットキー電極など）や絶縁膜などの部材を形成せざるを得なかった。これが、縦型デバイスの不良率が高い大きな原因の一つとなっていた。  
しかしながら、本発明においては、上記開口部６のエッチングで露出したｎ−型エピタキシャル層２の表面は、前述の工程（ｆ）で説明した犠牲酸化とフィールド絶縁膜５の熱酸化過程からなる２度の犠牲酸化の処理によって、この時点ですでに不整層や汚染物が完璧に除かれた、極めて均質かつ清浄な表面であり、開口部６のエッチングに際しても、裏面が保護用レジスト２０で覆われているため、裏面オーミック電極９が開口部６のエッチング溶液に解け出る恐れもないので、同工程で金属汚染を被らない。本発明は、コンタクトアニール後であっても極めて清浄なＳｉＣ面を表面側に準備することが可能であり、この清浄露出面を裏面のオーミック電極で汚染することなく、電極や絶縁膜などの部材を形成することが可能である。こうして本発明は、ここでも従来技術に基づいたデバイス不良の１要因を取り除き、不良率が極めて高いという問題点を解決していると言うことができる。
【００２３】
（ｋ）：続いて、ＤＣマグネトロンスパッタリングなどの手段を用いて、基板１の表面全面に厚い表面配線材料を蒸着して、その後、同配線材料を周知のフォトリソグラフィーとＲＩＥなどのドライエッチング法を用いてパターニングして表面側配線８とすると、図５（ｋ）に示した構造になる。表面配線材料としては、例えば、５０ｎｍ厚のＴｉと２μｍ厚のＡｌを連続蒸着した積層膜を用いることができる。
【００２４】
（ｌ）：最後に、洗浄し乾燥した基板１の裏面（オーミック電極９の上）全面に、ＤＣマグネトロンスパッタリングなどの手段を用いて、ダイボンド実装などに使用する裏面側配線材料を蒸着して、裏面側配線１０を形成すると、図１に示した構造のショットキーダイオートが完成する。裏面側配線材料の一例を挙げると、Ｔｉ（５０ｎｍ厚）とＮｉ（１００ｎｍ厚）とＡｇ（１５０ｎｍ厚）をこの順に積層したＴｉ／Ｎｉ／Ａｇ膜があるが、本発明はもちろんこれに限ったものではない。
【００２５】
上記本発明半導体の構造及びその製造方法に基づいてショットキー電極７の面積が約１×１ｍｍ２の縦型ショットキーダイオードを製作したところ、不良率は３０％以下であり、従来技術の全品不良に比べて、不良率は飛躍的に改善していることがわかる。不良品の故障解析を実施したところ、不良の多くはマイクロパイプなど、使用した結晶基板固有の不完全性に起因するもので、これを除外すると、本発明に基づいて作製した縦型ショットキーダイオードの実質の不良率は１０％以下と著しく低いことが明らかになった。
【００２６】
上記のように本実施の形態のＳｉＣ半導体装置は、平板なＳｉＣ基板１の第１の主面側に各種電極や不純物領域、ゲート絶縁膜、フィールド絶縁膜などの主要な部分を設け、第１の主面の裏面である第２の主面側に少なくとも１つの熱処理型オーミック電極９を設けてなるＳｉＣ半導体装置において、熱処理型オーミック電極９は、第２の主面の表層に高温イオン注入で形成された、平坦かつ低抵抗な高濃度不純物領域４に接している。
【００２７】
また、高濃度不純物領域４の不純物濃度は２×１０１９／ｃｍ３以上１×１０２１／ｃｍ３未満である。  
また、ＳｉＣ基板１は、高温イオン注入された伝導不純物の活性化にあたって、珪素の融点以上の高温熱処理を必要とする属性を有する結晶系のＳｉＣ基板１である。  
また、前記ＳｉＣ半導体装置は少なくとも第１の主面側にショットキー電極７を有する。  
また、前記ＳｉＣ半導体装置は少なくとも第１の主面側に高温イオン注入で形成された不純物領域３ａ１、３ａ２、３ａ３…、３ａｎを有する。  
また、ＳｉＣ基板１の第１の主面側に形成したエピタキシャル層２と、エピタキシャル層２の表面に接し、エピタキシャル層２を被覆するように設けられたフィールド絶縁膜５と、フィールド絶縁膜５を貫通し、エピタキシャル層２の表面を露出させた開口部６と、開口部６の底部に選択的に設けられたショットキー電極７と、ショットキー電極７と接続し、開口部６を覆うように設けられた表面側配線８と、エピタキシャル層２の表層に、ショットキー電極７の内縁部を包含するように設けられた１つまたは複数の環状不純物領域３ａ１、３ａ２、３ａ３…、３ａｎと、ＳｉＣ基板１の第２の主面の表層に高温イオン注入で設けられた高濃度不純物領域４にオーム性接触し、熱処理で形成されたオーミック電極９を被覆するように設けられた裏面側配線１０とを備えている。  
また、フィールド絶縁膜５は、エピタキシャル層２の薄い熱酸化膜と、熱酸化以外の方法で成膜された絶縁膜とからなる積層膜である。  
なお、ショットキー電極７は、前述のようにショットキー電極材と、耐薬品耐酸化性の電極材とが順に積層された複合電極膜であってもよい。
【００２８】
また、本実施の形態のＳｉＣ半導体装置の製造方法は、高温イオン注入すべき第１の主面とその反対側の第２の主面を備えた炭化珪素半導体装置において、非金属材料からなる耐熱性保護膜（前述したスル−ＳｉＯ２膜または他の保護膜）で第２の主面を被覆する工程と、その後、第１の主面に伝導不純物を高温イオン注入（＞２００℃）して所定の不純物領域を形成する工程と、その後、前記耐熱性保護膜を除去する工程とを有する。  
また、前記非金属材料からなる耐熱性保護膜で第２の主面を被覆する工程と、前記耐熱性保護膜を除去する工程との間に、前記耐熱性保護膜越しに前記第２の主面に対して第２の高温イオン注入（＞２００℃）をして所定の不純物領域を形成する工程を含んでなる。  
また、高温イオン注入すべき第１の主面とその反対側の第２の主面を備えた炭化珪素半導体装置において、非金属材料からなる耐熱性保護膜で前記第１及び第２の主面を同時に被覆する工程と、その後、前記第１の主面に伝導不純物を高温イオン注入（＞２００℃）して所定の不純物領域を形成する工程と、その後、前記耐熱性保護膜を除去する工程とを有する。
【００２９】
また、選択高温イオン注入すべき第１の主面とその反対側に全面高温イオン注入すべき第２の主面を備えた炭化珪素半導体装置において、前記第１の主面に非金属材料からなる耐熱性イオン注入マスク１１を形成する工程と、その後、前記第１の主面に所定の伝導不純物を高温イオン注入（＞２００℃）して第１の不純物領域を形成する工程と、その後、前記第２の主面に所定の伝導不純物を高温イオン注入（＞２００℃）して第２の不純物領域３ａ１、３ａ２、３ａ３…、３ａｎを形成する工程と、その後、耐熱性イオン注入マスク１１を除去する工程とを有する。
【００３０】
また、高温イオン注入して形成した高濃度不純物領域４を、１６００℃以上１７５０℃未満の温度域で３分未満の熱処理で活性化する工程を有する。  
また、前記第２の主面を熱酸化防止膜１５で被覆する工程と、第１の主面を熱酸化し、熱酸化膜（前記（ｆ）工程の犠牲酸化膜）を形成する工程と、その後、前記熱酸化膜の一部もしくは全てをフッ酸系溶液で除去する工程と、その後、熱酸化防止膜１５を除去する工程とを有する。  
また、熱酸化防止膜１５は減圧ＣＶＤ法で形成したＳｉ３Ｎ４膜からなり、熱酸化防止膜１５と第２の主面との間に、熱酸化で形成したＳｉＯ２膜１３、化学的気相成長法で形成したＳｉＯ２膜１４の少なくとも１層を介在させる。  
また、第１の主面及び第２の主面を同時あるいは順に熱酸化膜１３で被覆する工程と、その後、第１の主面に第１のレジスト１８を塗布する工程と、その後、第２の主面に形成された熱酸化膜１３の一部または全てを選択的に除去し、第２の主面を露出させる工程と、その後、第２の主面に第１の電極材料（オーミック電極９の形成用）を被着させる工程と、その後、第１のレジスト１８を除去する工程と、その後、第１の主面に所定の開口を有する第２のレジスト１９を塗布する工程と、その後、前記第１の電極材料を完全に被覆するように第２の主面に第３のレジスト２０を塗布する工程と、その後、第１の主面に第２の電極材料２１を被着させる工程と、その後、第２及び第３のレジスト１９、２０を除去する工程とを有する。  
また、第１の主面（ここでは裏面。図４）及び第２の主面（ここでは表面）を同時あるいは順に熱酸化膜９７で被覆する工程と、その後、第１の主面に形成された熱酸化膜９７の一部または全てを選択的に除去し、第１の主面を露出させる工程と、その後、第１の主面に第１の電極材料８７ａ、８７を被着させる工程と、その後、ＳｉＣ基板７１を高温で熱処理して、第１の電極材料８７ａ、８７をオーミック電極９（図４）に転化させる工程と、その後、オーミック電極９を完全に被覆するように前記第１の主面にレジスト（図示せず）を塗布する工程と、その後、前記第２の主面の前記熱酸化膜９７の一部または全てを選択的に除去し、前記第２の主面を露出させる工程と、その後、前記第２の主面に第２の電極材料（ドレイン電極８１の形成用）を被着させる工程と、その後、前記レジストを除去する工程とを有する。
【００３１】
また、第１の主面と前記第１の主面の裏面である第２の主面を有し、前記第２の主面の熱酸化速度が前記第１の主面の熱酸化速度より速いか同じである属性を有する平板なＳｉＣ基板１を用いたＳｉＣ半導体装置の製造方法において、
前記第１の主面側にエピタキシャル層２を成長させる工程と、
その後、前記エピタキシャル層２の所定の表面にスルー膜を付設した耐熱性イオン注入マスク１１を形成する工程と、
その後、前記第２の主面を非金属材料からなる耐熱性保護膜（前述のスルーＳｉＯ２または他の保護膜）で被覆する工程と、
その後、前記耐熱性イオン注入マスク越しに、所定の伝導不純物を高温イオン注入（＞２００℃）して、前記エピタキシャル層２に前駆電界緩和不純物領域１１ａ１、１１ａ２、１１ａ３…、１１ａｎを形成する工程と、
その後、前記第２の主面に、前記耐熱性保護膜越しに高濃度の伝導不純物を高温イオン注入（＞２００℃）して、前駆高濃度不純物領域１２を形成する工程と、
その後、前記耐熱性イオン注入マスク１１と前記耐熱性保護膜とを除去する工程と、
その後、ＳｉＣ基板１を、１６００℃以上１７５０℃未満の温度域において３分未満で熱処理して活性化アニールをし、前記前駆電界緩和不純物領域１１ａ１、１１ａ２、１１ａ３…、１１ａｎと前記前駆高濃度不純物領域１２とをそれぞれ、電界緩和不純物領域３ａ１、３ａ２、３ａ３…、３ａｎと高濃度不純物領域４とする工程と、
その後、前記第２の主面を熱酸化して薄い熱酸化膜１３を成長させる工程と、
その後、前記熱酸化膜１３をＣＶＤ法によりＳｉＯ２膜１４と熱酸化防止膜１５とで被覆する工程と、
その結果、前記第１の主面側に寄生的に熱酸化防止膜とＳｉＯ２膜とが被着する場合には、これらをそれぞれドライエッチングとウェットエッチングで除去する工程と、
その後、前記第１の主面を薄く熱酸化し、成長された熱酸化膜をフッ酸系溶液で除去する犠牲酸化処理工程と、
その後、前記第１の主面に厚いフィールド絶縁膜５を形成する工程と、
その後、前記フィールド絶縁膜５の上部に第１の保護レジスト１８を塗布する工程と、
その後、前記第２の主面に被着した前記熱酸化防止膜１５をドライエッチングで除去する工程と、
その後、前記第２の主面から、フッ酸系溶液を用いて、前記ＳｉＯ２膜１４と前記熱酸化膜１３とを除去し、前記高濃度不純物領域４を露出させる工程と、
その後、前記第２の主面の高濃度不純物領域４にオーミック電極母材（オーミック電極９の形成用）を被着させる工程と、
その後、前記第１の主面から前記第１の保護レジスト１８を剥離する工程と、
その後、ＳｉＣ基板１を急速加熱処理してコンタクト・アニールを行い、前記オーミック電極母材をオーミック電極９に転化させる工程と、
その後、前記第１の主面に、開口部を設けたレジストパターン１９を形成する工程と、
その後、前記第２の主面に、前記第２の主面のオーミック電極９を覆うように第２の保護レジスト２０を塗布する工程と、
その後、ＳｉＣ基板１をフッ酸系のエッチング液に浸漬して、前記フィールド絶縁膜５に開口部６を開口し、前記開口部６の底部に前記エピタキシャル層２の表面を露出させる工程と、
その後、前記開口部６を設けた前記エピタキシャル層２の全面にショットキー電極材料２１を被着させる工程と、
その後、前記レジストパターン１９と前記第２の保護レジスト２０を剥離させることにより、前記フィールド絶縁膜５の前記開口部６の底部にのみショットキー電極７を配設する工程と、
その後、前記ショットキー電極７に接続し、前記フールド絶縁膜５の前記開口部６を覆うように、前記第１の主面に表面側配線８を配設する工程と、
その後、前記第２の主面の前記オーミック電極９を被覆するように裏面側配線１０を配設する工程と
からなる一連の工程を備えている。
【００３２】
《第２の実施の形態》
〈素子構造〉
第２の実施の形態は、本発明を代表的な縦型パワートランジスタである縦型ＭＯＳＦＥＴ（金属−酸化物−半導体構造電界効果トランジスタ）に適用した例である。  
図６は本発明に基づくＳｉＣ基板を用いたＭＯＳＦＥＴのユニットセル７０の要部断面を示している。ユニットセルとは素子領域の最小単位のことで、パワー素子では、このユニットセルを縦横に多数並列配置して大電流化を図っている。なお、以下の説明では７０は素子領域とユニットセルの両方の意味で用いることにする。  
７１は高濃度に不純物添加したｎ（ｎ＋）型単結晶ＳｉＣ基板であり、表面（図中上面側主面）には厚み１０μｍ、窒素を１×１０−１６／ｃｍ３添加したｎ型エピタキシャル層７２をホモエピタキシャル成長させている。４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）のＳｉＣ基板を用いることができる。ｎ型エピタキシャル層７２の表層の所定領域には、ｐ型不純物をｎ型エピタキシャル層７２の不純物濃度よりも高く添加したｐ型ベース領域７３ａ及び７３ｂが離間して形成されている。  
ｐ型ベース領域７３ａ、７３ｂの表層所定領域には、ｐ型ベース領域７３ａ、７３ｂよりも浅く、高濃度の不純物を添加したｎ＋＋型ソース領域（＝高濃度不純物領域）７４ａ、７４ｂが形成されている。ｐ型ベース領域７３ａ、７３ｂの一部であって、かつ、ｎ型ソース領域７４ａと７４ｂの外部表層には、ｐ型の不純物を高濃度に添加したｐ＋型ベース領域７５ａ、７５ｂが配設されている。ｎ型エピタキシャル層７２、p型ベース領域（７３ａ、７３ｂ）、ｎ＋＋型ソース領域（７４ａ、７４ｂ）の不純物濃度はこの順序で大きくなるように設定されている。
【００３３】
一方、基板７１の裏側表層には全面にわたって、イオン注入で形成したｎ＋＋型ドレイン領域（＝裏面高濃度不純物領域）６０が配設されている。その不純物濃度は基板７１よりも濃く、少なくとも２×１０１９／ｃｍ３以上、１×１０２１／ｃｍ３未満であり、好ましくは１×１０２０／ｃｍ３以上、５×１０２０／ｃｍ３未満である。  
上記各不純物領域を形成したＳｉＣ基板７１の表面にはゲート酸化膜７５が設けられている。ゲート酸化膜７５の上には、導電性の多結晶シリコンからなるゲート電極７６が設けられている。このゲート電極７６の側面及び上面には、多結晶シリコン酸化膜７７が配設されている。ゲート酸化膜７５及び多結晶シリコン酸化膜７７の上には層間絶縁膜７８が成膜されている。  
７９ａ、７９ｂは層間絶縁膜７８／ゲート酸化膜７５に開口され、ＳｉＣ基板７１の表面のｎ＋＋型ソース領域７４ａ、７４ｂとｐ型ベース領域７５ａ、７５ｂにまたがって貫通するソース窓である。このソース窓７９ａ、７９ｂの底には、導電性の加熱反応層（＝ソース電極）８０ａ、８０ｂが置かれている。加熱反応層８０ａ、８０ｂは、ソース窓７９ａ、７９ｂの底に置いたＮｉなどの電極母材を加熱し、ＳｉＣと固相反応させて生成する。この加熱反応層８０ａ、８０ｂは、ｎ＋＋型ソース領域７４ａ、ｐ型ベース領域７５ａとｎ＋＋型ソース領域７４ｂ、ｐ型ベース領域７４ｂの両極性領域に同時にオーミックコンタクトを与える機能を備えている。
【００３４】
一方、基板７１の裏面のｎ＋＋型ドレイン領域６０の上層にある８１は、ＭＯＳＦＥＴセルのドレインにオーミックコンタクトを付与する役割を果たすもう一つの加熱反応層（裏面加熱反応層＝ドレイン電極）である。  
８２はｎ型ソース領域７４ａ、７４ｂやｐ型ベース領域７５ａ、７５ｂを、外部回路や同一基板上の他の回路要素に結線するための表面側配線である。表面側配線８２とソース領域７４ａ、７４ｂ／ｐ＋型ベース領域７５ａ、７５ｂの加熱反応層８０ａ、８０ｂとの間には、両導体間の付着力や接触抵抗、耐熱性、バリヤ性を改善する機能を有するＴｉやＴｉＮ、ＴａＮなどの導電体を挿入することもできる。  
加熱反応層（ドレイン電極）８１の上には、ダイボンディングを円滑に行うことを目的とした裏面側配線６１が置かれている。  
ここで図６に示した断面構造において、本発明の重要な特徴は、基板７１の裏面にイオン注入で形成したｎ＋＋型ドレイン領域（＝高濃度不純物領域）６０が変質したり消失したりすることなく良好に形成されていること、また、同ｎ＋＋型ドレイン領域６０を形成しているにも関らず不良率が低いことである。
【００３５】
〈製造方法〉
次に、図６の構成の４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴセルの製造方法を、図７（Ａ）〜図１０（Ｌ）を参照しながら説明する。  
はじめに、表面側に厚み約１０μｍのｎ−型エピタキシャル層７２をホモエピタキシャル成長させたｎ＋型４Ｈ−ＳｉＣ基板７１を用意（購入）し、高温選択イオン注入によって所定の領域にｐ型ベース層（図６の７３ａと７３ｂ）、ｎ＋＋型ソース領域（７４ａと７４ｂ）、ｐ＋型ベース領域（７５ａ、７５ｂ）の前駆体領域を形成する。以下、この順で各領域を形成する場合を説明するが、本発明はこの順に限定されるものではなく、他の順序で形成してもよい。  
（Ａ）：まず、図７（Ａ）に示すように、ｐ型ベース領域（７３ａと７３ｂ）のイオン注入マスク９１を次のようにして作製する。厚さ約１．５μｍのＳｉＯ２膜を、ＣＶＤ法で基板７１の表面全面に堆積し、高濃度不純物領域の形成予定領域の上に堆積したＳｉＯ２膜をフォトリソグラフィ（＝フォトレジスト・パターニング）と前述のドライ及びウェットエッチング技術とで選択的に除去し、イオン注入マスク９１を形成する。  
ＳｉＯ２膜のエッチングが済んだところで、基板７１からフォトレジストを除去し、十分洗浄したあと、基板７１の表面に厚さ１０〜３０ｎｍの薄いＳｉＯ２膜を減圧化学的気相成長（ＬＰＣＶＤ）法で堆積し、スルーＳｉＯ２膜（図示せず）とする。このとき基板７１の裏面にも同様に保護膜としてのスルーＳｉＯ２膜（図示せず）がついていることが重要である。なお、最初のイオン注入に限り、このスルーＳｉＯ２膜をＳｉＣ基板７１の表面を熱酸化することで形成してもよい。もちろん、この場合も、裏面にはスルーＳｉＯ２膜（＝熱酸化膜）が形成される。
【００３６】
（Ｂ）：イオン注入マスク９１ができあがったところで、図７（Ｂ）に示すように、基板７１の表面にＡｌ＋イオンをイオン注入して、ｐ型ベース領域７３ａ、７３ｂ（図６）の前駆体領域９３ａ、９３ｂを形成する。このときのイオン注入条件の一例を示すと以下のとおりである。  
ｐ型ベース領域のイオン注入条件：
不純物：Ａｌ＋イオン
基板温度：７５０℃
加速電圧／ドース：３６０ｋｅＶ／５×１０−１３ｃｍ−３
７５０℃で上記イオン注入するとき、基板７１の裏面にもスルーＳｉＯ２膜が形成されているので、このスルーＳｉＯ２膜が保護膜となって基板７１の裏面に加熱されたプラテン（あるいはサセプタ）面に存在する金属がＳｉＣ基板７１の裏面と接触して固相反応するのを防止することができる（なお、プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が固相反応を起こす）。固相反応で生じた基板７１の裏面の生成物は導電性の金属珪化物や金属炭化物であり、これらは基板７１の表面に取込まれた金属汚染物体である。従来技術においては、これがデバイスの不良を引き起こす原因の一つであった。しかし、本発明では、保護膜としての酸化膜を裏面に形成してから基板７１の表面に高温イオン注入することで、この原因（とそれから誘発される問題）を取り除いている。  
また、基板７１の裏面の固相反応生成物は望まぬ異物であり、従来技術では、これが（後続の工程において）基板７１の裏面に低抵抗オーミック・コンタクトを形成する際の妨げになっていた。しかし、本発明では、基板７１の裏面に固相反応生成物が形成されない構成をしているので、この問題も解決しているということができる。  
本実施の形態では、固相反応を抑止する保護膜として、基板７１の裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜（ＳｉＯ２膜である必要はない）を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。  
ｐ型ベース層の前駆体領域９３ａ、９３ｂを選択高温イオン注入し終えたところで、基板７１の表裏のイオン注入マスク９１とスルーＳｉＯ２膜をＢＨＦ溶液で除去し、基板７１を十分洗浄する。基板７１の表裏のイオン注入マスク９１やスルーＳｉＯ２膜に付着していた金属粒子を含む汚染物はＳｉＯ２膜とともに除去され、正常な基板７１の表面が露出する。
【００３７】
（Ｃ）：続いて、上記項（Ａ）と（Ｂ）で説明したのとまったく同様の選択高温イオン注入技術を用いて、所定の領域に、ｎ＋＋型ソース領域（図６の７４ａと７４ｂ）の前駆体領域９４ａと９４ｂ、ｐ＋型ベース領域（７５ａ、７５ｂ）の前駆体領域９５ａ、９５ｂを形成する。前駆体領域９４ａと９４ｂのイオン注入マスクは図示省略している。図７（Ｃ）はｐ＋型ベース領域のイオン注入後の基板１の断面形状を示していて、９２はｐ＋型ベース領域のイオン注入マスク（ＳｉＯ２）である。もちろん、上述と同様、基板７１の表と裏にはスルーＳｉＯ２膜がＬＰＣＶＤで形成されているが、同図では省略して示していない。  
ｎ＋＋型ソース領域とｐ＋型ベース領域のイオン注入条件の一例を示すと次のとおりである。  
ｐ＋型ベース領域イオン注入条件：
イオン種：Ａｌ＋
注入温度：７５０℃
加速条件：３０ｋｅＶ、１．０×１０１５／ｃｍ２
５０ｋｅＶ、１．０×１０１５／ｃｍ２
７０ｋｅＶ、２．０×１０１５／ｃｍ２
１００ｋｅＶ、３．０×１０１５／ｃｍ２
ｎ＋＋型ソース領域イオン注入条件：
イオン種：Ｐ＋（リン）
注入温度：５００℃
加速条件：４０ｋｅＶ、５．０×１０１４／ｃｍ２
７０ｋｅＶ、６．０×１０１４／ｃｍ２
１００ｋｅＶ、１．０×１０１５／ｃｍ２
１６０ｋｅＶ、２．０×１０１５／ｃｍ２
もし、閾値電圧制御のためにチャネルドーピングを行いたい場合は、この後に、同様にしてｎ型不純物の選択高温イオン注入を行うようにするとよい。  
上記ｐ＋型ベース領域とｎ＋＋型ソース領域の選択高温イオン注入に際しても、ｐ型ベース領域のイオン注入と同様に、基板７１の裏面にはスルーＳｉＯ２膜が形成されているので、イオン注入装置のプラテン（あるいはサセプタなど）がＳｉＣ基板７１の裏面と接触して固相反応するのを防止することができ、ひいてはこれが原因となって起こっていた半導体素子の不良や裏面のオーミック・コンタクト抵抗の増大を抑制することができる。  
本実施の形態では、固相反応を抑止する保護膜として、基板７１の裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。
【００３８】
（Ｄ）：次に、基板７１の表面並びに裏面を十分洗浄した後、図８（Ｄ）に示すように、基板７１の裏面のスルーＳｉＯ２膜（図示せず）越しにＰ＋（リン）イオンの多段高温イオン注入を行い、基板７１の裏面全面に（高濃度不純物領域としての）ｎ＋＋型ドレイン領域６０の前駆体領域９６を形成する。このイオン注入条件の一例を示すと次のとおりである。  
(1)基板温度：５００℃
(2)加速エネルギー／ドーズ：
第１段：２５０ｋｅＶ／３．６×１０１５／ｃｍ２
第２段：２００ｋｅＶ／８．０×１０１４／ｃｍ２
第３段：１５０ｋｅＶ／１．５×１０１５／ｃｍ２
第４段：１００ｋｅＶ／８．０×１０１４／ｃｍ２
第５段：  ７０ｋｅＶ／８．０×１０１４／ｃｍ２
第６段：  ４０ｋｅＶ／５．３×１０１４／ｃｍ２
上記高温イオン注入は、基板７１の表面を加熱プラテン（あるいはサセプタ）面に接触させて実行するが、この時、スルーＳｉＯ２膜付きのイオン注入マスク９２が基板７１の表面を覆っているので、これが保護膜となって作用し、基板７１の表面に加熱されたプラテン（あるいはサセプタ）面に存在する金属（付着汚染物含む）がＳｉＣ基板７１の裏面と接触して固相反応し、珪化物や炭化物が生成するのを防止する。従来技術においてはこの反応物が後続の工程に悪影響を与え、デバイスの特性不良を引き起こす原因の一つであった。しかし、本発明では、保護膜としての酸化膜を表面に形成してから基板７１の裏面に高温イオン注入することで、この原因（とそれから誘発される問題）を取り除いている。  
本実施の形態では、固相反応を抑止する保護膜として、スルーＳｉＯ２膜付きイオン注入マスク９２を再利用しているが、別の工程で専用の保護膜を表面に形成した後、裏面に高温イオン注入するようにしてもよい。
【００３９】
（Ｅ）：表面及び裏面のイオン注入が終了したところで、基板７１にある全てのイオン注入マスク、スルーＳｉＯ２膜、保護膜をＢＨＦ溶液に浸漬して除去する。続いて、基板７１を十分洗浄し、乾燥した後、活性化アニールを行い、基板７１の表裏にある全ての前駆体領域を同時に活性化させて、ｐ型ベース層７３ａ、７３ｂとｎ＋＋型ソース領域７４ａ、７４ｂ、ｐ＋型ベース領域７５ａ、７５ｂ、ｎ＋＋型ドレイン領域６０を形成する。図８（Ｅ）はこの段階での基板７１の構造を示している。  
この活性化は高純度のカーボンサセプタの上に、基板７１の表面が上を向くように（基板７１の裏面がサセプタに接するように）置き、高純度不活性ガス（例えばＡｒ）雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気の中で、１６００℃以上の温度で急速加熱処理を行うことで実施する。ここで極めて重要なポイントは、基板７１が１６００℃以上に置かれた経過時間と到達温度である。すなわち、到達温度は高くて１７５０℃、望ましくは１７００℃を超えないようにする。また、１６００℃以上の経過時間は最大３分、好ましくは２分を過ぎないようにする、ということである。この条件を満たすことにより、基板７１の表面側はもちろんのこと、裏面は極めて平坦な状態で、かつ、ｎ＋＋型ドレイン領域６０が消失することなく、活性化を完了することができる。もし、これら条件を超える温度や経過時間を取った場合は、前述の従来技術である特許文献１の実施の形態４に記載されているようなＳｉＣ基板の激しい粗面化が裏面に起こり、続いて基板側にも起こる。これによって、正常に動作する電子デバイスを形成することが困難になる。  
このように本発明では、上記温度及び時間範囲において活性化を実施することにより、不純物領域の活性化を完全に行うとともに、従来技術で問題となっていた不純物活性化温度が高い４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ基板の縦型デバイスには、裏面オーミック・コンタクト形成技術を適用できないという問題を解決している。
【００４０】
（Ｆ）：基板７１の表裏の不純物層の活性化が済んだところで、基板７１を十分洗浄・乾燥してから、基板７１を拡散炉に垂直に置き、９５０℃でパイロ酸化させ、基板７１の裏面のｎ＋＋型ドレイン領域６０の表面に２０〜１００ｎｍ厚の熱酸化膜９７を成長させる。このとき、基板表面＝（０００１）Ｓｉ面にもわずかに酸化膜が成長する（図示なし）が、その厚みは裏面＝（０００−１）Ｃ面の１／１０程度と極めて薄い。続いて、基板７１の両面にそれぞれＬＰＣＶＤで２０〜５０ｎｍ厚のＳｉＯ２膜９８と所定の厚みの熱酸化防止膜９９を順次堆積した後、直ちに、基板７１の表面側にある熱酸化防止膜（９９に対応）とＳｉＯ２膜（９８に対応）をそれぞれドライエッチング（ＲＩＥなど）とウェットエッチング（ＢＨＦ溶液エッチングなど）で除去し、基板７１の表面側にＳｉＣのエピタキシャル層２を露出させると、図８（Ｆ）に示すような構造になる。  
裏面の熱酸化防止膜９９は、ＳｉＯ２のエッチング液に殆ど侵されず保存されている点に注目を要する。熱酸化防止膜９９はその下にあるＳｉＣ基板７１が熱酸化で酸化するのを防止し、ＢＨＦなどのＳｉＯ２のエッチング液に耐える役割を担っており、この目的にかなう物として、例えば１５０〜４００ｎｍ厚のＳｉ３Ｎ４膜を挙げることができるが、本発明はこれに限定されるものではない。ただし、以下の説明において、９９は便宜上Ｓｉ３Ｎ４膜であるものとして説明することにする。  
表面側のＳｉＯ２膜（図示せず。９８に対応）は、上述のドライ及びウェットエッチング技術で除去しても良い。このＳｉＯ２膜はきわめて強い引っ張り応力を発生する熱酸化防止膜（Ｓｉ３Ｎ４膜）（図示せず。９９参照）の悪影響を緩和させる役割と同熱酸化防止膜をドライエッチングで除去する際のプラズマダメージからＳｉＣ表面を保護する（エッチング・ストッパ）として機能している。  
一方、裏側の熱酸化膜９７は熱酸化防止膜９９の応力緩和効果とともに、基板７１の“裏面”を犠牲酸化することによって、基板７１の裏面の表層にある不整層や低不純物濃度層を除去する機能を果たしている。この裏面表面の不整層や不純物低濃度層は裏面のオーミックコンタクト抵抗を増大させる大きな要因である。本発明では、製造工程の途中で熱酸化膜９７を形成することで、裏面のコンタクト抵抗が十分下がらないという従来技術の問題点を解決することができる。
【００４１】
（Ｇ）：基板７１の表面側にＳｉＣのエピタキシャル層２を露出させたところで、基板７１を十分洗浄し、乾燥させた後、１１００℃、ドライ酸素雰囲気で犠牲酸化して基板７１の表面に熱酸化膜を成長し、その後、ＢＨＦ溶液に浸漬して基板７１の表面の熱酸化膜を取り除く。この熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍである。  
この犠牲酸化で基板７１の裏面の熱酸化防止膜(Ｓｉ３Ｎ４膜)９９の表面も僅かに酸化され、除去されるが、殆どは残ったままである。このことは、熱酸化防止膜９９の下部にある基板７１の裏面表層にあるｎ＋＋型高濃度不純物領域６０がこの犠牲酸化によって、薄層化したり消失したりすることなく、酸化する前と同じ状態で残存していることを意味している。すなわち、本発明は、基板７１の裏面に高濃度不純物領域（＝ｎ＋＋型ドレイン領域６０）を形成した後、基板７１の表面を犠牲酸化する際、熱酸化防止膜(Ｓｉ３Ｎ４膜)９９を設ける工程をその前に置く構成としたため、従来技術の問題であった「パワーデバイスの製造プロセスにおいて、ＳｉＣの表面の清浄化技術として、広く使用されている犠牲酸化／酸化膜除去技術を、裏面不純物層の形成以降、使用すること」ができないという問題を解決できる、という効果を有している。
【００４２】
さらに、このように活性化後であっても犠牲酸化が可能になったことから、基板７１の表面からデバイスの不良の要因となる汚染層や不整層（これは活性化及びその後の工程で発生したもの）が極めて適切に除去される。すなわち、本発明は、従来技術の縦型デバイスの不良率が極めて高い、という問題点を解決できるという効果を有している。  
基板７１の表面の犠牲酸化処理が終了したところで、基板７１を十分洗浄してから、１１００℃、ドライ酸素雰囲気で熱酸化して基板７１の表面全面に凡そ５〜２０ｎｍ厚の熱酸化膜を成長し、さらにこの上に、常圧化学的気相成長（ＡＰＣＶＤ）法などの手段を用いて厚い（６００ｎｍ厚）のＳｉＯ２膜を堆積することにより、図９（Ｇ）に示すように、熱酸化膜とＡＰＣＶＤ−ＳｉＯ２膜からなる２層構造のフィールド絶縁膜１００を形成する。この熱酸化で裏面の熱酸化防止膜（Ｓｉ３Ｎ４膜）９９の表面もわずかに酸化されるが、その厚みは微々たるものである。  
フィールド絶縁膜１００の下部の熱酸化膜は、フィールド絶縁膜とＳｉＣ表面との界面を安定化させ、縦型デバイスの耐電圧性を高めそのばらつきを抑制する効果がある。耐電圧不足やその過大なばらつきは、デバイスの不良の一つであるから、本発明は、この点においても、従来技術の縦型デバイスの不良率が極めて高い、という問題点を解決できるいう効果を有している、と言うことができる。なお、高耐電圧（＞１ｋＶ）素子でない場合は、フィールド絶縁膜１００の下部の熱酸化膜を省略してもよい。
【００４３】
（Ｈ）：次に、周知のフォトリソグラフィとウェットエッチまたは前述のドライ及びウェトエッチングを用いて、基板７１の表面のフィールド絶縁膜１００を選択的にエッチングし、フィールド絶縁膜１００が除去された素子領域７０を形成する。この時の素子領域７０の構造は前図８（Ｆ）と同じであるが、素子領域７０以外の部分ではフィールド絶縁膜１００が存在しており、ＳｉＣ基板７１の全体の構造は前図８（Ｆ）の場合の構造とは異なっている。  
続いて、基板７１を再び、十分洗浄するとともに、この洗浄の最終段階において、素子領域７０の表面に生成した化学的酸化膜（ＳｉＯ２膜）を除去するためにＢＨＦ溶液に５秒〜１０秒間浸し、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域７０の基板７１の表面に所望の厚み（例えばここでは４０ｎｍ厚）のゲート酸化膜７５を成長させる。このゲート酸化で裏面の熱酸化防止膜（Ｓｉ３Ｎ４膜）９９の表面もわずかに酸化されるがその厚みは微々たるものである。ゲート酸化の条件としては、これに限定されるわけではないが、例えば、温度１１６０℃でのドライ酸化がよい。ここで重要なポイントは、熱酸化温度は全ての後続工程のどの熱処理温度よりも高く設定するということである。本実施の形態では、後に、表面側の加熱反応層８０ａ、８０ｂと裏面側の加熱反応層８１（図６）を実現するために、温度１０００℃の急速加熱処理を実施するので、それより高い１１６０℃という酸化温度が選ばれた。  
次に、基板７１の表面及び裏面全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍの多結晶シリコン膜（図９（Ｈ）において、裏面側は８４、表面側はパターニングされたゲート電極７６として図示）を成膜し、その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）でこの多結晶シリコン膜にＰ（リン）を添加し、導電性を付与する。続いて、基板７１の表面にフォトレジストを塗布して、フォトリソグラフィと、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板７１の表面側の多結晶シリコン膜の不要な部分を取り除き、ゲート電極７６を形成すると、図９（Ｈ）の構造になる。
【００４４】
（Ｉ）：次に、多結晶シリコン膜エッチング後の基板７１を十分洗浄して、十分清浄化したところで、９００℃のドライ酸素雰囲気で熱酸化させ、ゲート電極７６と裏面の多結晶シリコン膜８４の表面に多結晶シリコンの熱酸化膜７７と８５を生成する。  
続いて、図９（Ｉ）に示すように、基板７１の表面全面に層間絶縁膜７８を堆積する。この層間絶縁膜７８としては、シランと酸素を原料としたＡＰＣＶＤで形成した約１μｍ厚のＳｉＯ２膜（ＮＳＧ）あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）、更にこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではい。この後、基板７１を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜７８を高密度化する。この時の熱処理温度は、ゲート絶縁膜７５の形成（熱酸化）温度より低い温度、例えば、９００℃〜１０００℃の範囲で適宜選ばれる。
【００４５】
（Ｊ）：次に、周知のフォトリソグラフィーとドライ及びウェットエッチング手段を用いて、基板７１の表面側の層間絶縁膜７８とゲート酸化膜７５にソース窓７９ａ、７９ｂとゲート窓（素子領域（７０）外にあるため図示せず）を開口する。このとき、基板７１の裏の多結晶シリコン酸化膜８５（図９（Ｉ））も同時に除去される。  
層間絶縁膜７８とゲート酸化膜７５のエッチングが終了し、フォトレジストを残したままの基板７１を超純水で十分すすぎ、乾燥して、直ちに、電子ビーム蒸着あるいはＤＣマクネトロンスパッタリングなどの成膜手段で基板７１の表面側にオーミック・コンタクト用の電極母材を全面蒸着し、その後、フォトレジストを剥離すると、図１０（Ｊ）に示すように、ソース窓７９ａ、７９ｂとゲート窓の底部にのみ電極母材８７ａ、８７ｂ（ゲート窓底部は非表示）を残した構造になる。電極母材としては、例えば、５０ｎｍ厚のＮｉあるいはＣｏなどを用いることができるが、他の所望の材料でもよい。
【００４６】
（Ｋ）：次に、基板７１を十分洗浄して乾燥させた後、基板７１の表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布し、ＣＦ４とＯ２を用いたドライ・エッチングを行い、基板７１の裏面側の多結晶シリコン膜８４と熱酸化防止膜（Ｓｉ３Ｎ４膜）９９（図１０（Ｊ））を完全に除去する。続いて、基板７１をＢＨＦ溶液に浸漬し、裏面のＳｉＯ２膜９８と熱酸化膜９７を除去し、基板７１の裏面に清浄な結晶面を露出させる。  
続いて、基板７１の表面側に保護用レジスト材が付いている基板７１を十分に洗浄し、乾燥させたところで、高真空に維持された蒸着装置の中に速やかに据え付け、基板７１の裏面に所望の電極母材を蒸着する。この裏面の電極母材として、例えば、５０〜１５０ｎｍ厚のＮｉ膜などを用いることができる。
【００４７】
電極母材の成膜が終了したら、専用の剥離剤を用いて、基板７１の表面の保護用レジストを完全に除去し、基板７１を十分洗浄する。基板７１を乾燥させたら、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の熱処理（コンタクト・アニール）で実施する。この熱処理によって、図１０（Ｋ）に示すように、ソース窓（図１０（Ｊ）の７９ａ、７９ｂ）とゲート窓の電極母材８７ａ、８７ｂ（ゲート窓底部は非表示）と、基板７１の裏面のｎ＋＋型ドレイン領域（＝高濃度不純物領域）６０の上部の電極母材が固相反応し、基板７１の表裏に加熱反応層８０ａ、８０ｂ（ゲート窓底部のゲート電極７６上の反応層は非表示）、８１が形成されて、ソースとドレインに低抵抗のオーミック・コンタクトが実現される。  
ここで達成されるソース（表面側）とドレイン（裏面側）のコンタクト抵抗は、、ともに１０−６Ωｃｍ２台かそれ以下であり、特にドレイン・コンタクトについては、従来技術ではとうてい到達し得ない極めて低い値である。
【００４８】
（Ｌ）：コンタクト・アニールが終了したところで、基板７１を十分洗浄し、乾燥した後、基板７１の表面側全面にＤＣマグネトロンスパッタリングなどで表面側配線の母材膜、例えばＡｌを成膜した後、周知のフォトリソグラフィとドライエッチング技術（ＲＩＥなど）とでパターニングして、フォトレジストを剥離し、洗浄して乾燥すると、図１０（Ｌ）に示すような表面側配線８２を有する構造ができあがる。  
なお、表面側配線８２とソースの加熱反応層８０ａ、８０ｂとの間に、両導体の付着力や接触抵抗、耐熱性を改善する機能を有するＴｉやＴｉＮ、ＴａＮなどの導電体を挿入する場合には、これら材料を先に成膜してから上記表面側配線の母材膜を成膜するようにする。なお、表面側配線の母材膜がＡｌの場合には、Ａｌと同じエッチャントガスでこれら材料も連続的にパターニングすることができる。
【００４９】
（Ｍ）：最後に、洗浄し、乾燥した基板７１の裏面（加熱反応層８１の上）全面に、ＤＣマグネトロンスパッタリングなどの手段を用いて、ダイボンド実装などに使用する裏面側配線材料を蒸着して、裏面側配線６１を形成すると、図６に示した構造の半導体装置縦型ＭＯＳＦＥＴが完成する。裏面側配線材料の一例を挙げると、Ｔｉ（５０ｎｍ厚）とＮｉ（１００ｎｍ厚）とＡｇ（１５０ｎｍ厚）をこの順に積層したＴｉ／Ｎｉ／Ａｇ膜があるが、本発明はもちろんこれに限ったものではない。  
なお、上記本実施の形態の半導体の構造及びその製造方法に基づいて素子領域の面積が約０．２５×０．２５ｍｍ２のパワーＭＯＳＦＥＴを製作して従来技術と比較したところ、従来技術が全数不良だったのに比べて、本発明は７０％以上の良品が得られた。本発明品の不良品の中にはマイクロパイプなど、使用した結晶基板固有の不完全性に起因するものも含まれているので、これを無視すると良品率はさらに高くなる。
【００５０】
上記のように本実施の形態のＳｉＣ半導体装置は、少なくとも第１の主面側にオーミック電極を有する。  
また、ＳｉＣ基板７１の第１の主面側に形成したエピタキシャル層７２と、エピタキシャル層７２の所定の表面に離間して形成され、チャネルとしての１対の等幅帯を露出させた１対のベース不純物領域７３ａ、７３ｂと、前記１対の等幅帯に外接して設けられた１対の等幅のソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂと、１対のソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂに外接し、かつ１対のベース不純物領域７３ａ、７３ｂと電気的に接続されるように設けられた高濃度ベース不純物領域７５ａ、７５ｂと、第１の主面に接し、第１の主面の一部を除く全面を被覆するように設けられたゲート絶縁膜７５と、ゲート絶縁膜７５上に、１対のベース不純物領域７５ａ、７５ｂの表面の等幅帯を覆うように設けられた多結晶シリコンからなるゲート電極７６と、ゲート電極７６を含む第１の主面を被覆するように形成された層間絶縁膜７８と、１対のソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂと高濃度ベース不純物領域７５ａ、７５ｂの一部を露出させるように、層間絶縁膜７８とゲート絶縁膜７５を貫通して開口されたソース窓またはエミッタ窓７９ａ、７９ｂと、ソース窓またはエミッタ窓７９ａ、７９ｂの底部に設けられ、かつ、ソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂと高濃度ベース不純物領域７５ａ、７５ｂの双方に対してオーム性を呈するソース接触電極またはエミッタ接触電極８０ａ、８０ｂと、層間絶縁膜７８を覆い、ソース接触電極またはエミッタ接触電極８０ａ、８０ｂに接続した表面側配線８２と、第２の主面の表層に高温イオン注入で設けられた前記高濃度不純物領域である高濃度ドレイン不純物領域または高濃度コレクタ不純物領域６０にオーム性接触し、熱処理で形成された前記オーミック電極であるドレイン電極またはコレクタ電極８１を被覆するように設けられた裏面側配線６１とを備えている。
【００５１】
また、本実施の形態のＳｉＣ半導体装置の製造方法は、第１の主面及び第２の主面を同時あるいは順に熱酸化膜９７で被覆する工程と、その後、第１の主面に形成された熱酸化膜９７の一部または全てを選択的に除去し、第１の主面を露出させる工程と、その後、第１の主面に第１の電極材料８７ａ、８７を被着させる工程と、その後、第１の電極材料８７ａ、８７を完全に被覆するように第１の主面にレジスト（図示せず）を塗布する工程と、その後、第２の主面の熱酸化膜９７の一部または全てを選択的に除去し、第２の主面を露出させる工程と、その後、第２の主面に第２の電極材料（ドレイン電極８１の形成用）を被着させる工程と、その後、前記レジストを除去する工程と、その後、ＳｉＣ基板７１を高温で熱処理して、前記第１の電極材料と第２の電極材料をオーミック電極８０ａ、８０ｂ、に転化させる工程とを有する。  
また、第１の主面と前記第１の主面の裏面である第２の主面を有し、前記第２の主面の熱酸化速度が前記第１の主面の熱酸化速度より速いか同じである属性を有する平板なＳｉＣ基板７１を用いたＳｉＣ半導体装置の製造方法において、
第１の主面側にエピタキシャル層７２を成長させる工程と、
その後、エピタキシャル層７２の所定の表面にスルー膜を付設した第１の耐熱性イオン注入マスク（９１、９２。もう１つは図示せず）を形成する第１の工程、
その後、第２の主面を非金属材料からなる耐熱性保護膜（スルーＳｉＯ２膜）で被覆する第２の工程、
その後、前記耐熱性イオン注入マスク（９１、９２。もう１つは図示せず）越しに、不純物を高温イオン注入（＞２００℃）する第３の工程
を３回行って、エピタキシャル層７２に前駆不純物領域（前駆ベース不純物領域９３ａ、９３ｂ、前駆ソース不純物領域またはエミッタ不純物領域９４ａ、９４ｂ、前駆高濃度ベース不純物領域９５ａ、９５ｂを形成し、
一方、エピタキシャル層７２の表面を非金属材料からなる第２の耐熱性保護膜（スルーＳｉＯ２膜）で被覆する工程と、
その後、第２の主面に、高濃度のドレインまたはコレクタ不純物を高温イオン注入（＞２００℃）する工程とを行って、エピタキシャル層７２に前駆高濃度ドレイン不純物領域またはコレクタ不純物領域９６を形成し、
前駆ベース不純物領域９３ａ、９３ｂ、前駆ソース不純物領域またはエミッタ不純物領域９４ａ、９４ｂ、前駆高濃度ベース不純物領域９５ａ、９５ｂ、前駆高濃度ドレイン不純物領域またはコレクタ不純物領域９６の形成は、順不同であり、
その後、ＳｉＣ基板７１の表裏から残存している前記耐熱性イオン注入マスクと前記耐熱性保護膜とを除去する工程と、
その後、ＳｉＣ基板７１を、１６００℃以上１７５０℃未満の温度域において３分未満で熱処理して活性化アニールをし、前記全ての前駆不純物領域を同時に活性化し、それぞれ、ベース不純物領域７３ａ、７３ｂ、ソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂ、高濃度ベース不純物領域７５ａ、７５ｂ、ドレイン不純物領域またはコレクタ不純物領域６０とする工程と、
その後、第２の主面を熱酸化して薄い熱酸化膜９７を形成する工程と、
その後、第２の主面をＳｉＯ２膜９８と熱酸化防止膜９９とで被覆する工程と、
その結果、第１の主面側に寄生的に熱酸化防止膜とＳｉＯ２膜とが被着する場合には、これらをそれぞれドライエッチングとウェットエッチングで除去する工程と、
その後、第１の主面を薄く熱酸化し、成長した熱酸化膜をフッ酸系溶液で除去する犠牲酸化処理工程と、
その後、第１の主面に厚いフィールド絶縁膜１００を形成する工程と、
その後、フィールド絶縁膜１００を選択エッチングして、所定領域に素子領域７０を開口する工程と、
その後、ＳｉＣ基板７１を熱酸化して素子領域７０にゲート絶縁膜７５を成長させる工程と、
その後、ゲート絶縁膜７５とフィールド絶縁膜１００上及び第２の主面側に多結晶シリコン膜８４を成膜した後、パターニングして所定領域に多結晶シリコンからなるゲート電極７６を形成する工程と、
その後、ゲート電極７６の表面の一部を熱酸化して熱酸化膜７７を形成する工程と、
その後、ゲート電極７６の表面を含む第１の主面を被覆するように層間絶縁膜７８を形成する工程と、
その後、層間絶縁膜７８とゲート絶縁膜７６とに、ソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂの一部と高濃度ベース不純物領域７５ａ、７５ｂが露出するように、ソース窓またはエミッタ窓７９ａ、７９ｂを開口する工程と、
その後、ソース窓またはエミッタ窓７９ａ、７９ｂの底部に選択的にソース電極母材またはエミッタ電極母材８７ａ、８７ｂを載置する工程と、
その後、ソース電極母材またはエミッタ電極母材８７ａ、８７ｂを載置した第１の主面に保護レジスト（図示せず）を塗布する工程と、
その後、第２の主面に被着した多結晶シリコン膜８４と熱酸化防止膜９９をドライエッチングで除去する工程と、
その後、第２の主面のＳｉＯ２膜９８と熱酸化膜９７をフッ酸系溶液で除去し、第２の主面にドレイン不純物領域またはコレクタ不純物領域６０を露出させる工程と、
その後、露出されたドレイン不純物領域またはコレクタ不純物領域６０にドレイン電極母材を被着させる工程と、
その後、第１の主面の保護レジストを剥離する工程と、
その後、第１の主面を急速加熱処理してコンタクト・アニールを行い、ソース電極母材またはエミッタ電極母材８７ａ、８７ｂとソース不純物領域またはエミッタ不純物領域７４ａ、７４ｂ、及び、ドレイン電極母材またはコレクタ電極母材とドレイン不純物領域またはコレクタ不純物領域６０を同時に固相反応させて、ソース電極母材またはエミッタ電極母材８７ａ、８７ｂと前記ドレイン電極母材またはコレクタ電極母材をそれぞれソース電極またはエミッタ電極８０ａ、８０ｂと、ドレイン電極またはコレクタ電極８１に転化させる工程と、
その後、第１の主面に、層間絶縁膜７８のソース窓またはエミッタ窓７９ａ、７９ｂを覆い、ソース電極またはエミッタ電極８０ａ、８０ｂに接続する表面側配線８２を配設する工程と、
その後、第２の主面にドレイン電極またはコレクタ電極８１を被覆するように裏面側配線６１を配設する工程とからなる一連の工程を備えている。  
《第３の実施の形態》
上記第１及び第２の実施の形態は、縦型半導体装置のｎ型ＳｉＣ基板の裏面にイオン注入でｎ＋＋型の高濃度不純物領域を作り、これにオーミック・コンタクトを形成する構成であったが、本発明はｎ型ＳｉＣ基板の裏面コンタクトに限定されるものではない。ｐ型ＳｉＣ基板の裏面にも低抵抗のオーミック・コンタクトを形成することが可能である。このような基板を用いる半導体装置としては特開２００３−２４３６５４号公報の図３８に記載されているｎチャネルＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）がある。ｐ型ＳｉＣ基板裏面への低抵抗オーミック・コンタクトを達成するためには、基板の裏面に（Ｐの替わりに）Ａｌをイオン注入して、（ｎ＋＋型の高濃度不純物領域の替わりに）ｐ＋＋型の高濃度不純物領域を作るようにすればよい。裏面にｐ型不純物をイオン注入する以外の工程は上記第１及び第２の実施の形態とほぼ同じであるから、説明は省略する。  
なお、ｐ＋＋型高濃度不純物領域を基板裏面に形成するための、代表的なＡｌ＋イオン注入条件を記すと以下のとおりである。  
(1)基板温度：７００℃
(2)加速エネルギー／ドーズ：
第１段：３００ｋｅＶ／８．３×１０１５／ｃｍ２
第２段：１９０ｋｅＶ／３．２×１０１５／ｃｍ２
第３段：１５０ｋｅＶ／２．１×１０１５／ｃｍ２
第４段：１００ｋｅＶ／１．９×１０１５／ｃｍ２
第５段：  ６０ｋｅＶ／１．７×１０１５／ｃｍ２
第６段：  ３０ｋｅＶ／９．４×１０１４／ｃｍ２
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。従って、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態に係る縦型半導体装置の要部断面図である。
【図２】本発明の第１の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図３】本発明の第１の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図４】本発明の第１の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程要部断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置の要部断面図である。
【図７】本発明の第２の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図８】本発明の第２の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図９】本発明の第２の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【図１０】本発明の第２の実施の形態に係る縦型半導体装置の製造工程要部断面図である。
【符号の説明】
【００５３】
１、７１…ＳｉＣ基板                    ２、７２…ｎ型エピタキシャル層
３ａ１〜３ａｎ、３ｂ１〜３ｂｎ…ｐ型電界緩和領域  ７３ａ、７３ｂ…ｐ型ベース領域
４、６０…裏面高濃度不純物領域            ７４ａ、７４ｂ…ｎ＋型ソース領域
５…フィールド絶縁膜                    ７５ａ、７５ｂ…ｐ＋型ベース領域
７…ショットキー電極                    ７５…ゲート酸化膜
７６…ゲート電極                        ７８…層間絶縁膜
８０ａ、８０ｂ…加熱反応層              ９、８１…裏面加熱反応層
８、８２…表面側配線                    １０、６１…裏面側配線
７０…素子領域（ユニットセル）
【図１】
2006324585.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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