(57)【要約】【課題】リーク電流の発生を抑制することにより、消費電力の低減を可能とした論理変更用回路及びこの論理変更用回路を有する半導体装置を提供する。【解決手段】論理回路の論理構成の変更に用いる論理変更用回路及びこの論理変更用回路を有する半導体装置において、論理変更用回路には論理構成の変更に用いる論理素子を設け、この論理素子には、電源配線またはグランド配線を接続可能とする接続配線を接続し、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続した。【選択図】図２
2006086456.tif 000002
【特許請求の範囲】
【請求項１】
論理回路の論理構成変更に用いる論理素子を有する論理変更用回路において、
前記論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けたことを特徴とする論理変更用回路。
【請求項２】
前記接続配線には、前記電源配線と上下に重なってコンタクトにより前記電源配線と接続可能としたコンタクト形成領域と、前記グランド配線と上下に重なってコンタクトにより前記グランド配線と接続可能としたコンタクト形成領域とを設けたことを特徴とする請求項１記載の論理変更用回路。
【請求項３】
前記論理素子を使用する場合には、前記接続配線と前記電源配線とをコンタクトを介して接続し、
前記論理素子を使用しない場合には、前記接続配線と前記グランド配線とをコンタクトを介して接続したことを特徴とする請求項１または請求項２に記載の論理変更用回路。
【請求項４】
論理回路の論理構成変更に用いる論理変更用回路を有する半導体装置において、
前記論理変更用回路には論理構成の変更に用いる論理素子を設け、
この論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けたことを特徴とする半導体装置。
【請求項５】
前記接続配線には、前記電源配線と上下に重なってコンタクトにより前記電源配線と接続可能としたコンタクト形成領域と、前記グランド配線と上下に重なってコンタクトにより前記グランド配線と接続可能としたコンタクト形成領域とを設けたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記論理素子を使用する場合には、前記接続配線と前記電源配線とをコンタクトを介して接続し、
前記論理素子を使用しない場合には、前記接続配線と前記グランド配線とをコンタクトを介して接続したことを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成した論理素子からなる論理回路の論理構成を変更可能とするために別途設けた論理素子からなる論理変更用回路、及びこの論理変更用回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体基板にＮＡＮＤ素子やＮＯＲ素子などの論理素子を所要の位置に形成して論理回路を構成した半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
このように半導体基板上に論理回路を構成する場合には、所望の論理回路だけでなく、形成した論理回路の論理構成を変更可能とするために複数のＮＡＮＤ素子などで構成した論理変更用回路を設けている。
【０００４】
そして、論理回路の論理構成に変更の必要性が生じ、その変更を論理変更用回路のＮＡＮＤ素子などを用いることで可能な場合には、配線パターンの変更によって所望の論理構成となる論理回路を形成して、半導体装置に大きな設計変更が生じることを防止し、製造コストの低減を図っている。
【０００５】
例えば、このような論理変更用回路におけるＮＡＮＤ素子は、図４のレイアウト図に示すように、並列接続した第１ｐチャネル型トランジスタ110と第２ｐチャネル型トランジスタ120と、直列接続した第１ｎチャネル型トランジスタ210と第２ｎチャネル型トランジスタ220とで構成している。
【０００６】
すなわち、第１及び第２ｐチャネル型トランジスタ110,120のソースはそれぞれ電源配線300に接続するとともに、第１及び第２ｐチャネル型トランジスタ210,220のドレインは出力配線400に接続し、この出力配線400を図４では第２ｎチャネル型トランジスタ220のソースに接続し、この第２ｎチャネル型トランジスタ220のドレインを第１ｎチャネル型トランジスタ210のソースに接続し、この第１ｎチャネル型トランジスタ210のドレインをグランド配線500に接続している。
【０００７】
さらに、第１ｐチャネル型トランジスタ110のゲート及び第１ｎチャネル型トランジスタ210のゲートには第１素子配線610を接続し、第２ｐチャネル型トランジスタ210のゲート及び第２ｎチャネル型トランジスタ220のゲートには第２素子配線620を接続している。
【０００８】
このようなＮＡＮＤ素子において、第１及び第２ｐチャネル型トランジスタ110,120は電源配線300と常に接続して、第１及び第２ｐチャネル型トランジスタによって通電を遮断するようにしている。
【特許文献１】特開平０８−２８８４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、昨今、半導体回路の高集積化の要求にともなう微細化技術の向上にともなって上記した各トランジスタが微細化されるにつれて、特に、第１及び第２ｐチャネル型トランジスタのソースには電源配線が常に接続されていることにより、リーク電流が生じやすいという問題があった。
【００１０】
特に、論理変更用回路では、論理回路における論理構成に問題がなければ使用する必要がないにもかかわらず、リーク電流の発生による電力消費が生じていることとなり、消費電力の低減を阻害するおそれがあった。
【課題を解決するための手段】
【００１１】
そこで、本発明の論理変更用回路では、論理回路の論理構成変更に用いる論理素子を有する論理変更用回路において、論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けた。
【００１２】
さらに、接続配線には、電源配線と上下に重なってコンタクトにより電源配線と接続可能としたコンタクト形成領域と、グランド配線と上下に重なってコンタクトによりグランド配線と接続可能としたコンタクト形成領域とを設けたことにも特徴を有し、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続したことにも特徴を有するものである。
【００１３】
また、本発明の半導体装置では、論理回路の論理構成変更に用いる論理変更用回路を有する半導体装置において、論理変更用回路には論理構成の変更に用いる論理素子を設け、この論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けた。
【００１４】
さらに、接続配線には、電源配線と上下に重なってコンタクトにより電源配線と接続可能としたコンタクト形成領域と、グランド配線と上下に重なってコンタクトによりグランド配線と接続可能としたコンタクト形成領域とを設けたことにも特徴を有し、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続したことにも特徴を有するものである。
【発明の効果】
【００１５】
請求項１記載の発明によれば、論理回路の論理構成を変更するために用いる論理素子を有する論理変更用回路において、論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けたことによって、論理素子と電源配線とを非接続状態とすることができ、リーク電流の発生を防止して消費電力の低減を図ることができる。
【００１６】
請求項２記載の発明によれば、接続配線には、電源配線と上下に重なってコンタクトにより電源配線と接続可能としたコンタクト形成領域と、グランド配線と上下に重なってコンタクトによりグランド配線と接続可能としたコンタクト形成領域とを設けたことによって、コンタクトを形成するために用いるマスクパターンのコンタクトの形成位置を変更することにより、論理素子と電源配線との接続状態を切り換えることができ、論理構成の変更にともなってパターンの変更が必要となるマスクパターンを削減して、低コスト化を図ることができる。
【００１７】
請求項３記載の発明によれば、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続したことによって、論理素子を使用しない場合には、論理素子にグランド配線が接続されることにより、余計なリーク電流や寄生容量の発生を防止できる。
【００１８】
請求項４記載の発明によれば、論理回路の論理構成変更に用いる論理変更用回路を有する半導体装置において、論理変更用回路には論理構成の変更に用いる論理素子を設け、この論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けたことによって、請求項１記載の発明と同様に、論理素子と電源配線とを非接続状態とすることができるので、リーク電流の発生を防止して消費電力を低減させた半導体装置を提供可能とすることができる。
【００１９】
請求項５記載の発明によれば、接続配線には、電源配線と上下に重なってコンタクトにより電源配線と接続可能としたコンタクト形成領域と、グランド配線と上下に重なってコンタクトによりグランド配線と接続可能としたコンタクト形成領域とを設けたことによって、請求項２記載の発明と同様に、コンタクトを形成するために用いるマスクパターンのコンタクトの形成位置を変更することにより、論理素子と電源配線との接続状態を切り換えることができ、論理構成の変更にともなってパターンの変更が必要となるマスクパターンを削減できるので、半導体装置の低コスト化を図ることができる。
【００２０】
請求項６記載の発明によれば、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続したことによって、請求項３記載の発明と同様に、論理素子を使用しない場合には、論理素子にグランド配線が接続されることにより、余計なリーク電流や寄生容量の発生を防止して、消費電力を低減させた半導体装置を提供可能とすることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の論理変更用回路及びこの論理変更用回路を有する半導体装置は、論理変更用回路に論理回路の論理構成を変更するために用いる論理素子を設けており、この論理素子には、電源配線またはグランド配線を接続可能とする接続配線を設けているものである。
【００２２】
すなわち、論理素子は、物理的に電源配線と切断した状態とするために接続配線をもちいており、しかも必要に応じて、この接続配線によって論理素子とグランド配線とを接続できるようにしているものである。
【００２３】
このように、論理素子は電源配線と物理的に切断されていることによって、リーク電流の発生を抑制でき、消費電力の低減を図ることができる。
【００２４】
さらに、論理素子を使用する場合には、接続配線と電源配線とをコンタクトを介して接続し、論理素子を使用しない場合には、接続配線とグランド配線とをコンタクトを介して接続するようにした場合には、論理素子を使用しない場合に論理素子にグランド配線を接続しておくことにより、余計なリーク電流や寄生容量の発生を防止できるので、消費電力のさらなる低減を図ることができる。
【００２５】
しかも、接続配線には、電源配線と上下に重なってコンタクトにより電源配線と接続可能としたコンタクト形成領域と、グランド配線と上下に重なってコンタクトによりグランド配線と接続可能としたコンタクト形成領域とを設けておくことにより、コンタクトを形成するために用いるマスクパターンのコンタクトの形成位置を変更するだけで、容易に論理素子と電源配線との接続状態を切り換えることができる。したがって、論理構成の変更にともなってパターンの変更が必要となるマスクパターンを削減でき、低コスト化を図ることができる。
【００２６】
以下において、図面に基づいて本発明の実施形態を詳説する。本発明の半導体装置は、図１の模式図に示すように、半導体基板10に既知の半導体回路形成技術を用いて半導体回路を形成しているものであって、半導体基板10の所要の位置には、複数の論理素子が形成されるとともに、それぞれの論理素子を所要の配線で接続することにより所要の論理構成とした論理回路が形成される論理回路領域11を設けている。
【００２７】
そして、この論理回路領域11の近傍には、論理回路領域11に構築した論理構成の変更を行いたい場合に使用する予備的なＮＡＮＤ素子やＮＯＲ素子などの論理素子を設けた論理変更用回路を形成する論理変更用回路領域12を設けている。なお、論理変更用回路領域12に形成される論理素子は、論理回路領域11に形成される論理素子の形成と同時に形成している。
【００２８】
このような論理変更用回路領域12に形成される論理変更用回路の論理素子、例えばＮＡＮＤ素子は、以下のように構成している。
【００２９】
図２のレイアウト図に示すように、論理変更用回路領域12におけるＮＡＮＤ素子20は、並列接続した第１ｐチャネル型トランジスタ31と第２ｐチャネル型トランジスタ32と、直列接続した第１ｎチャネル型トランジスタ41と第２ｎチャネル型トランジスタ42とで構成している。
【００３０】
すなわち、第１及び第２ｐチャネル型トランジスタ31,32のドレインは出力配線50に接続し、この出力配線50を図２では第２ｎチャネル型トランジスタ42のソースに接続し、この第２ｎチャネル型トランジスタ42のドレインを第１ｎチャネル型トランジスタ41のソースに接続し、この第１ｎチャネル型トランジスタ41のドレインをグランド用接続配線60aを介してグランド配線60に接続している。
【００３１】
さらに、第１ｐチャネル型トランジスタ31のゲート及び第１ｎチャネル型トランジスタ41のゲートには第１素子配線71を接続し、第２ｐチャネル型トランジスタ41のゲート及び第２ｎチャネル型トランジスタ42のゲートには第２素子配線72を接続している。
【００３２】
特に、本実施形態では、電源配線80と接続する第１及び第２ｐチャネル型トランジスタ31,32のソースは、それぞれ第１ｐチャネル型トランジスタ31のソース電極31s及び第２ｐチャネル型トランジスタ32のソース電極32sの上方に所要の絶縁層（図示せず）を介して設けた第１接続配線91及び第２接続配線92を介して接続するように構成している。
【００３３】
すなわち、第１接続配線91には、ソース電極31sと上下に重なるように伸延させて第１素子接続用コンタクト形成領域91aを設けるとともに、電源配線80と上下に重なるように伸延させて第１電源配線接続用コンタクト形成領域91bを設けている。
【００３４】
そして、第１素子接続用コンタクト形成領域91aにはソース電極31sと第１接続配線91とを接続する第１素子用コンタクト31cを設けるとともに、第１電源配線接続用コンタクト形成領域91bには電源配線80と第１接続配線91とを接続する第１電源配線用コンタクト81cを設けることにより、第１接続配線91により第１ｐチャネル型トランジスタ31と電源配線80とを接続している。
【００３５】
また、第２接続配線92には、ソース電極32sと上下に重なるように伸延させて第２素子接続用コンタクト形成領域92aを設けるとともに、電源配線80と上下に重なるように伸延させて第２電源配線接続用コンタクト形成領域92bを設けている。
【００３６】
そして、第２素子接続用コンタクト形成領域92aにはソース電極32sと第２接続配線92とを接続する第２素子用コンタクト32cを設けるとともに、第２電源配線接続用コンタクト形成領域92bには電源配線80と第２接続配線92とを接続する第２電源配線用コンタクト82cを設けることにより、第２接続配線92により第２ｐチャネル型トランジスタ32と電源配線80とを接続している。
【００３７】
なお、図２中、81は、電源配線80と第１接続配線91の第１電源配線接続用コンタクト形成領域91bとの第１電源配線用コンタクト81cによる接続を容易とするために電源配線80から引き出した第１電源引出部であり、82は、電源配線80と第２接続配線92の第２電源配線接続用コンタクト形成領域92bとの第２電源配線用コンタクト82cによる接続を容易とするために電源配線80から引き出した第２電源引出部である。
【００３８】
ここで、第１電源配線用コンタクト81c及び第２電源配線用コンタクト82cを形成しない場合には、第１接続配線91と電源配線80、及び第２接続配線92と電源配線80とが非接続となって、第１ｐチャネル型トランジスタ31及び第２ｐチャネル型トランジスタ32を電源配線80と非接続とすることができる。
【００３９】
このように第１ｐチャネル型トランジスタ31及び第２ｐチャネル型トランジスタ32を電源配線80と非接続とすることによってリーク電流が発生することを抑制でき、電力消費を抑制できる。
【００４０】
すなわち、論理変更用回路の論理素子において使用しない論理素子では、電源配線80との接続に用いる第１電源配線用コンタクト81c及び第２電源配線用コンタクト82cなどの電源配線用コンタクトを形成しないことによって電源配線80と非接続とすることにより、リーク電流が発生することを抑制し、消費電力が増大することを抑制している。
【００４１】
さらに、第１接続配線91には、グランド配線60と上下に重なるように伸延させて第１グランド配線接続用コンタクト形成領域91cを設けるとともに、第２接続配線92には、グランド配線60と上下に重なるように伸延させて第２グランド配線接続用コンタクト形成領域92cを設けている。
【００４２】
図１中、61は、グランド配線60と第１接続配線91の第１グランド配線接続用コンタクト形成領域91cとのコンタクトの形成による接続を容易とするためにグランド配線60から引き出した第１グランド引出部であり、62は、グランド配線60と第２接続配線92の第２グランド配線接続用コンタクト形成領域92cとのコンタクトの形成による接続を容易とするためにグランド配線60から引き出した第２グランド引出部である。
【００４３】
そして、第１電源配線用コンタクト81c及び第２電源配線用コンタクト82cを設けないことにより、ＮＡＮＤ素子20を電源配線80と非接続としている場合には、図３に示すように、第１グランド配線接続用コンタクト形成領域91cにグランド配線60と第１接続配線91とを接続する第１グランド配線用コンタクト61cを設けて、第１接続配線91により第１ｐチャネル型トランジスタ31とグランド配線60とを接続するとともに、第２グランド配線接続用コンタクト形成領域92cにグランド配線60と第１接続配線91とを接続する第２グランド配線用コンタクト62cを設けて、第２接続配線92により第２ｐチャネル型トランジスタ32とグランド配線60とを接続している。
【００４４】
このように、電源配線80と非接続として使用しない論理素子は、第１接続配線91及び第２接続配線92を介してグランド配線60と接続することにより、使用していない論理素子に余計なリーク電流や寄生容量が発生することを抑制できる。
【００４５】
なお、図３のＮＡＮＤ素子20'では、電源配線80に第１電源引出部81及び第２電源引出部82、及びグランド配線60に第１グランド引出部61及び第２グランド引出部62を設けないものである。
【００４６】
上記したように、ＮＡＮＤ素子20,20'の第１接続配線91及び第２接続配線92を介した電源配線80またはグランド配線60との接続は、第１電源配線用コンタクト81c及び第２電源配線用コンタクト82c、または第１グランド配線用コンタクト61c及び第２グランド配線用コンタクト62cにより行うことによって、コンタクト81c,82c,61c,62cを形成するために用いるマスクパターンのコンタクト81c,82c,61c,62cの形成位置を変更することにより、論理素子であるＮＡＮＤ素子20,20'と電源配線80あるいはグランド配線60との接続状態を切り換えることができる。
【００４７】
したがって、論理構成の変更にともなってパターンの変更が必要となるマスクパターンをできるだけ少なくすることができ、低コスト化を図ることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る半導体装置の平面模式図である。
【図２】本発明に係る論理変更用回路のレイアウト図である。
【図３】他の実施形態の論理変更用回路のレイアウト図である。
【図４】従来の論理変更用回路のレイアウト図である。
【符号の説明】
【００４９】
20  ＮＡＮＤ素子
31  第１ｐチャネル型トランジスタ
31c 第１素子用コンタクト
32  第２ｐチャネル型トランジスタ
32c 第２素子用コンタクト
41  第１ｎチャネル型トランジスタ
42  第２ｎチャネル型トランジスタ
50  出力配線
60  グランド配線
60a グランド用接続配線
61c 第１グランド配線用コンタクト
62c 第２グランド配線用コンタクト
71  第１素子配線
72  第２素子配線
80  電源配線
81c 第１電源配線用コンタクト
82c 第２電源配線用コンタクト
91  第１接続配線
91a 第１素子接続用コンタクト形成領域
91b 第１電源配線接続用コンタクト形成領域
91c 第１グランド配線接続用コンタクト形成領域
92  第２接続配線
92a 第２素子接続用コンタクト形成領域
92b 第２電源配線接続用コンタクト形成領域
92c 第２グランド配線接続用コンタクト形成領域
【図１】
2006086456.tif 000003
【図２】
2006086456.tif 000004
【図３】
2006086456.tif 000005
【図４】
2006086456.tif 000006