(57)【要約】【課題】  集積回路に用いられる充電ポンプ回路、例えば、負電圧を発生するために用いられるＰＭＯＳ負ポンプ回路において、ボディ効果の影響を減少し、充電ポンプの効率を改善する。【解決手段】  第１の前充電ＭＯＳＦＥＴトランジスタに結合された第１のサブ・ポンプを含む第１のポンプ段を備え、第１のサブ・ポンプは、第１の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、第１の前充電ＭＯＳＦＥＴトランジスタの前充電効率を高める。前充電ＭＯＳＦＥＴの効率が高ければ高い程、パス・トランジスタのゲート・レベルは低くなる。従って、充電分担効率は良好となり、ボディ効果は除去される。後続のポンプ段は、第１のポンプ段と同じである。さらに、ＰＭＯＳＦＥＴだけによって履行されるので、単一のウェルだけが必要とされ、小さいレイアウトが達成され得、高効率の負のポンプが得られ得る。【選択図】  図１Ａ
2006180683.tif 000002
【特許請求の範囲】
【請求項１】
第１の前充電ＭＯＳＦＥＴトランジスタに結合された第１のサブ・ポンプを含む第１のポンプ段であって、前記第１のサブ・ポンプは、前記第１の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、第１の前充電ＭＯＳＦＥＴトランジスタの前充電効率を高める、前記第１のポンプ段と、
前記第１のポンプ段に結合され、第２の前充電ＭＯＳＦＥＴトランジスタに結合された第２のサブ・ポンプを含む第２のポンプ段であって、前記第２のサブ・ポンプは、前記第２の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、前記第２の前充電ＭＯＳＦＥＴトランジスタの前充電効率を高める、前記第２のポンプ段と、
を備えた充電ポンプ回路。
【請求項２】
前記第１の前充電トランジスタのゲートに結合された第１の放電トランジスタと、
前記第２の前充電トランジスタのゲートに結合された第２の放電トランジスタと、
をさらに備えた請求項１に記載の充電ポンプ回路。
【請求項３】
接地に結合されたソース、前記第１の前充電ＭＯＳＦＥＴトランジスタのゲートに結合されたドレイン及び制御信号にコンデンサ結合されたゲートを有する放電トランジスタをさらに備え、ここに、前記制御信号の付勢は、前記放電トランジスタが前記第１の前充電ＭＯＳＦＥＴトランジスタを放電させるようにする請求項１に記載の充電ポンプ回路。
【請求項４】
第１のパス・トランジスタと、
該第１のパス・トランジスタに結合され、該第１のパス・トランジスタのドレインを初期設定する第１の初期設定トランジスタと、
第２のパス・トランジスタと、
該第２のパス・トランジスタに結合され、該第２のパス・トランジスタのドレインを初期設定する第２の初期設定トランジスタと、
をさらに備えた請求項１に記載の充電ポンプ回路。
【請求項５】
第１のクロック信号と、
該第１のクロック信号及び前記第１の前充電トランジスタのゲート間に結合された第１のコンデンサと、
第２のクロック信号と、
該第２のクロック信号及び前記第２の前充電トランジスタのゲート間に結合された第２のコンデンサと、
をさらに備えて請求項１に記載の充電ポンプ回路。
【請求項６】
接地に結合されたソース、前記第１の前充電ＭＯＳＦＥＴトランジスタのソースに結合されたドレイン及び前記第３のクロック信号にコンデンサ結合されたゲートを有するパス・トランジスタを含む初期段をさらに備えた請求項１に記載の充電ポンプ回路。
【請求項７】
負の充電ポンプ出力信号をさらに備えた請求項１に記載の充電ポンプ回路。
【請求項８】
ソース、ゲート及びドレインを有する前充電トランジスタと、
該前充電トランジスタのゲートに結合され、該前充電トランジスタを選択的に放電させる放電トランジスタと、
該前充電トランジスタのソースに結合されたパス・トランジスタと、
該パス・トランジスタに結合され、該パス・トランジスタのドレインを初期設定する初期設定トランジスタと、
を備えた充電ポンプ回路。
【請求項９】
前記前充電トランジスタのゲートはポンプ・ダウンされ、それにより、前充電効率を高める請求項８に記載の充電ポンプ回路。
【請求項１０】
前記前充電トランジスタのゲートに結合されたクロック信号と、
前記前充電トランジスタのゲート及びソース間に結合された閾値電圧を有するダイオードとして構成されたトランジスタと、
をさらに備え、ここに、前記前充電トランジスタのゲートは、前記クロック信号の第１の遷移に少なくとも部分的に応答して、前記前充電トランジスタのソースと前記閾値電圧とを加えたものにほぼ等しい電圧レベルまで放電する、請求項８に記載の充電ポンプ回路。
【請求項１１】
前記第１のパス・トランジスタのドレインに結合されたソースを有する第２のパス・トランジスタと、
該第２のパス・トランジスタに結合された充電ポンプ段と、
をさらに備え、前記充電ポンプ段は、
ソース、ゲート及びドレインを有する第２の前充電トランジスタと、
該第２の前充電トランジスタのゲートに結合され、該第２の前充電トランジスタを選択的に放電させる第２の放電トランジスタと、
前記第２の前充電トランジスタのソースに結合された第３のパス・トランジスタと、
前記第２のパス・トランジスタに結合され、該第２のパス・トランジスタのドレインを初期設定する第２の初期設定トランジスタと、
を含む請求項８に記載の充電ポンプ回路。
【請求項１２】
不揮発性メモリ・セルと、
該メモリ・セルに結合され、該メモリ・セルを消去する充電ポンプと、
を備えたメモリ・デバイスであって、前記充電ポンプは、
ソース、ゲート及びドレインを有する前充電トランジスタと、
該前充電トランジスタのゲートに結合され、該前充電トランジスタを選択的に放電させる放電トランジスタと、
前記前充電トランジスタのソースに結合されたパス・トランジスタと、
該パス・トランジスタに結合され、該パス・トランジスタのドレインを初期設定する初期設定トランジスタと、
を備える、メモリ・デバイス。
【請求項１３】
第１のウェルをさらに備え、前記充電ポンプは、該第１のウェルに位置付けられる請求項１２に記載のメモリ・デバイス。
【請求項１４】
前記前充電トランジスタのゲートはポンプ・ダウンされ、それにより、前充電効率を高める請求項１２に記載のメモリ・デバイス。
【請求項１５】
前記前充電トランジスタのゲートに結合されたクロック信号と、
前記前充電トランジスタのゲート及びソース間に結合された閾値電圧を有するダイオードとして構成されたトランジスタと、
をさらに備え、ここに、前記前充電トランジスタのゲートは、前記クロック信号の第１の遷移に少なくとも部分的に応答して、前記前充電トランジスタのソースと前記閾値電圧とを加えたものにほぼ等しい電圧レベルまで放電する、請求項１２に記載のメモリ・デバイス。
【請求項１６】
前記第１のパス・トランジスタのドレインに結合されたソースを有する第２のパス・トランジスタと、
該第２のパス・トランジスタに結合された充電ポンプ段と、
をさらに備え、該充電ポンプ段は、
ソース、ゲート及びドレインを有する第２の前充電トランジスタと、
該第２の前充電トランジスタのゲートに結合され、該第２の前充電トランジスタを選択的に放電させる第２の放電トランジスタと、
前記第２の前充電トランジスタのソースに結合された第３のパス・トランジスタと、
前記第２のパス・トランジスタに結合され、該第２のパス・トランジスタのドレインを初期設定する第２の初期設定トランジスタと、
を含む、請求項１２に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、集積回路に用いられる充電ポンプ回路に関する。
【背景技術】
【０００２】
幾つかの集積回路において、比較的高い負の電圧を提供する回路を有することが望ましい。このことは、特に、例えば、電気的に消去可能なプログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）デバイスのようなメモリ・デバイスを含む集積回路にとっては真実である。高い負の電圧は、メモリ・セルに記憶されたデータを消去するために、消去中にメモリ・セルの制御ゲートに与えられる。
【０００３】
不利益なことに、多くの従来の回路は、バルク(bulk)と電源(source)との間の電圧がゼロでない場合にトランジスタの閾値電圧を変調する、相当なボディ効果(body-effect)を蒙る。例えば、ボディ効果(body effect)は、１つまたはそれ以上のポンプ段におけるコンデンサ接続されたＭＯＳＦＥＴトランジスタの有効な閾値電圧を高め得る。クロック信号が小さい振幅を有するので、ボディ効果は、トランジスタのコンダクタンスを減少させ得る。トランジスタの導通が減少するにつれ、影響されたポンプ段は、一層抵抗性になり得、このことは、不利益に電流を制限し得、そして充電ポンプ(charge pump)の効率（もしくは有効性）に悪影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
或る幾つかの技術を用いてボディ効果を減少させるための試みが為されてきたが、前充電ＭＯＳＦＥＴのゲートは、充分な負には不充分であり、前充電(pre-charge)の効率（もしくは有効性）は比較的低い。
【課題を解決するための手段】
【０００５】
本発明は、ＦＬＡＳＨ／ＥＥＰＲＯＭメモリ回路のような集積回路に用いられる充電ポンプ回路に関する。例えば、充電ポンプは、負電圧を発生するために用いられるＰＭＯＳ負ポンプ回路であって良い。一例の実施形態において、回路は、前充電効率を高めるようサブ・ポンプ(sub-pump)を用いることによって、ＰＭＯＳ負ポンプ回路に代表的には存在するボディ効果の影響を減少する。特に、前充電ＭＯＳＦＥＴのゲートは、非常な負のレベルにポンプ・ダウンされる(pumped down)。充電ポンプの効率は、それによって改善される。
【０００６】
一つの例示的な実施形態によれば、
第１の前充電ＭＯＳＦＥＴトランジスタに結合された第１のサブ・ポンプを含む第１のポンプ段であって、前記第１のサブ・ポンプは、前記第１の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、第１の前充電ＭＯＳＦＥＴトランジスタの前充電効率を高める、前記第１のポンプ段と、
前記第１のポンプ段に結合され、第２の前充電ＭＯＳＦＥＴトランジスタに結合された第２のサブ・ポンプを含む第２のポンプ段であって、前記第２のサブ・ポンプは、前記第２の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、前記第２の前充電ＭＯＳＦＥＴトランジスタの前充電効率を高める、前記第２のポンプ段と、
を備えた充電ポンプ回路が提供される。
【０００７】
もう一つの例示的な実施形態によれば、
ソース、ゲート及びドレインを有する前充電トランジスタと、
該前充電トランジスタのゲートに結合され、該前充電トランジスタを選択的に放電させる放電トランジスタと、
該前充電トランジスタのソースに結合されたパス・トランジスタと、
該パス・トランジスタに結合され、該パス・トランジスタのドレインを初期設定する初期設定トランジスタと、
を備えた充電ポンプ回路が提供される。
【０００８】
さらにもう一つの例示的な実施形態によれば、
不揮発性メモリ・セルと、
該メモリ・セルに結合され、該メモリ・セルを消去する充電ポンプと、
を備えたメモリ・デバイスであって、前記充電ポンプは、
ソース、ゲート及びドレインを有する前充電トランジスタと、
該前充電トランジスタのゲートに結合され、該前充電トランジスタを選択的に放電させる放電トランジスタと、
前記前充電トランジスタのソースに結合されたパス・トランジスタと、
該パス・トランジスタに結合され、該パス・トランジスタのドレインを初期設定する初期設定トランジスタと、
を備える、メモリ・デバイスが提供される。
【０００９】
一実施形態においては、回路は、単一のＮ−ウェルにおける小さいレイアウトを用いて履行されるが、他の実施形態は、多数のウェルもしくは他の態様で履行され得る。
【発明を実施するための最良の形態】
【００１０】
本発明は、ＦＬＡＳＨ／ＥＥＰＲＯＭメモリ回路のような集積回路に用いられる充電ポンプ回路(charge pump circuits)に関する。例えば、充電ポンプは、メモリ・セル・データを消去するためにメモリ・セル制御ゲートに与えられ得る比較的高い負電圧を発生するために用いられるＰＭＯＳ負ポンプ回路であって良い。一実施形態において、回路は、前充電(pre-charge)効率を高めるようサブ・ポンプ(sub-pump)を用いることによって、ＰＭＯＳ負ポンプ回路に代表的には存在するボディ効果(body effect)の影響を減少する。特に、前充電ＭＯＳＦＥＴのゲートは、比較的非常な負のレベルにポンプ・ダウンされる。充電ポンプの効率は、それによって改善される。
【００１１】
図１Ａは、Ｐチャンネル充電ポンプ回路１００の例示的な実施形態を示す。この例において、示された複数のトランジスタは、ＭＯＳＦＥＴである。例示的回路１００は、３つの段を含むが、他の実施形態は、一層少ない段を含んでいて良く、または５つ、７つ、９つのような一層多い段、もしくはさらに追加的な段を含んでいても良い。例えば、一層多い段は、一層負の電圧を生成するよう一緒に接続され得る。この例において、回路は、初期段(INITIAL STAGE)、段１(STAGE 1)及び段２(STAGE 2)を含む。ここで一層詳細に説明するように、段１は、サブ・ポンプ(SUB-PUMP)１０２及び前充電ＭＯＳＦＥＴトランジスタＭ８を含む。同様に、段２は、サブ・ポンプ(SUB-PUMP)１０４及び前充電ＭＯＳＦＥＴトランジスタＭ１１を含む。サブ・ポンプは、対応の前充電ＭＯＳＦＥＴトランジスタのゲートをポンプ・ダウンするように用いられ、それにより、前充電効率を高める。
【００１２】
Ｐチャンネル充電ポンプ回路１００へのこの入力は、クロック信号ＤＰ１、ＤＰ２、ＤＰ３、及びＤＰ４を含む４つの位相クロックを含む。一実施形態において、クロック信号ＤＰ１、ＤＰ２、ＤＰ３、及びＤＰ４は、接地とほぼ電源電圧との間で周期的に交流し、ここに、電源電圧は、例えば、１．８ボルト、３．３ボルトまたは他のボルトであって良い。
【００１３】
図１Ａを参照すると、（初期段における）トランジスタＭ１、（段１における）Ｍ２、及び（段２における）Ｍ３は、パス・トランジスタ(pass transistors)である。（初期段における）トランジスタＭ４、（段１における）Ｍ８、及び（段２における）Ｍ１１は、前充電トランジスタである。トランジスタＭ６及びＭ１０は、ダイオードとして作用するよう構成されており、対応して、（トランジスタＭ８のゲートを含む）ノード３及び（トランジスタＭ１１のゲートを含む）ノード６を負電圧レベルに保つために用いられる。
【００１４】
（段１における）トランジスタＭ５及び（段２における）Ｍ９は、それらのゲート及びソースが一緒に結合されている初期設定トランジスタ(initialization transistors)である。初期設定トランジスタＭ５及びＭ９は、接地より上のトランジスタ閾値電圧の下でＮ２及びＮ５を対応的に初期設定する。（段１における）トランジスタＭ７及び（段２における）Ｍ１２は、放電トランジスタ(discharge transistors)である。
【００１５】
特に、この例において、クロック信号ＤＰ４は、コンデンサＣ１を介して、パス・トランジスタＭ１のゲート及び前充電トランジスタＭ４のドレイン（ノードＮ１）にコンデンサ結合される。パス・トランジスタＭ１及び前充電トランジスタＭ４のソースは、接地に結合される。
【００１６】
ノードＮ２は、パス・トランジスタＭ１のドレイン、パス・トランジスタＭ２のソース、前充電トランジスタＭ４のゲート、初期設定トランジスタＭ５のドレイン、トランジスタＭ６のソース及びゲート、そしてコンデンサＣ２を介するクロック信号ＤＰ１につながる。
【００１７】
ノード３は、前充電トランジスタＭ８のゲート、トランジスタＭ６のドレイン、放電トランジスタＭ７のドレイン、そしてコンデンサＣ３を介するクロック信号ＤＰ３につながる。放電コンデンサＭ７のゲートは、コンデンサＣ４を介して可能化信号ＥＮにコンデンサ結合され、そしてダイオードとして構成されるトランジスタＭ１３を介して接地に結合される。
【００１８】
ノードＮ４は、パス・トランジスタＭ２のゲート、前充電トランジスタＭ８のドレインにつながり、そしてコンデンサＣ５を介してクロック信号ＤＰ２にコンデンサ結合される。
【００１９】
ノードＮ５は、パス・トランジスタＭ２のドレイン、パス・トランジスタＭ３のソース、初期設定トランジスタＭ９のドレイン、トランジスタＭ１０のソース及びゲート、そしてコンデンサＣ６を介するクロック信号ＤＰ３につながる。
【００２０】
ノードＮ６は、前充電トランジスタＭ１１のゲート、トランジスタＭ１０のドレイン、放電トランジスタＭ１２のドレイン、そしてコンデンサＣ７を介するクロック信号ＤＰ１につながる。
【００２１】
放電コンデンサＭ１２のゲートは、コンデンサＣ８を介して可能化信号ＥＮにコンデンサ結合され、そしてダイオードとして構成されるトランジスタＭ１４を介して接地に結合される。
【００２２】
ノードＮ７は、パス・トランジスタＭ３のゲート、前充電トランジスタＭ１１のドレインにつながり、そしてコンデンサＣ９を介してクロック信号ＤＰ４にコンデンサ結合される。
【００２３】
パス・トランジスタＭ３のドレインは、負の充電ポンプ出力信号ＶＮＣＰに接続され、該信号ＶＮＣＰは、例として、２段の負の充電ポンプに対して−２ボルトであって良いが、他の電圧も用いられ得る。
【００２４】
時間に対する関数としてノード電圧及び充電ポンプ・クロックの例示的な実際のプロット、回路１００、並びにクロック信号ＤＰ１、ＤＰ２、ＤＰ３、及びＤＰ４に対するタイミング信号を示す図１Ａ−１Ｂ並びに図２及び３を参照して、回路動作を一層詳細に説明する。この例において、充電ポンプ回路のタイミングは、８つの領域Ｔ１〜Ｔ８に分割される。
【００２５】
可能化信号ＥＮが低に行くとき、トランジスタＭ７及びＭ１２は、それに応じて、前充電トランジスタＭ８及びＭ１１を接地に放電する。
【００２６】
次に、期間Ｔ１において：
クロックＤＰ３の状態が先の状態から低いと仮定すると、ノードＮ５における電圧は、負レベルにある。クロックＤＰ１がＴ１において高レベルから低レベルに遷移すると、ノードＮ２及びＮ６は、徐々に負レベルにプル・ダウンもしくはポンプ・ダウンされる。
【００２７】
ノードＮ４は、ノード３における電圧と前充電トランジスタＭ８の閾値電圧とを加えたもの（ＶＮ４＝ＶＮ３＋ＶＴ（Ｍ８））に徐々に放電し、前充電トランジスタＭ８は、ターン・オフする。
【００２８】
前充電トランジスタＭ４及びＭ１１は、ノードＮ２及びＮ６における負電圧の結果としてターン・オンし、そしてパス・トランジスタＭ１及びＭ３は、ターン・オフする。
【００２９】
期間Ｔ２において：
クロックＤＰ３は、低から高に遷移し、そしてノードＮ３及びＮ５の電圧は、それに応じて、昇圧される。ノード３の電圧は、ノードＮ２の電圧とトランジスタＭ６の閾値電圧とを加えたもの（ＶＮ３＝ＶＮ２＋ＶＴ（Ｍ６））に徐々に放電し、それにより、二次の負のポンプ(a sub-negative pump)として動作する。
【００３０】
この時点において、トランジスタ前充電トランジスタＭ８は、ターン・オフし、そしてノードＮ４における電圧は、先のレベル（ＶＮ４＝ＶＮ３＋ＶＴ（Ｍ８））に留まる。
【００３１】
前充電トランジスタＭ１１がオンである結果として、ノードＮ７における電圧は、ノードＮ５における電圧に等しく、それ故、パス・トランジスタＭ３は、オフである。
【００３２】
同様に、前充電トランジスタＭ４がオンである結果として、パス・トランジスタＭ１は、オフである。
【００３３】
期間Ｔ３において：
クロックＤＰ２は、高から低に遷移する。
この時点において、Ｎ４における電圧は、一層負のレベルに徐々にプル・ダウンもしくはポンプ・ダウンされる。
【００３４】
Ｎ４における一層負電圧の結果として、パス・トランジスタＭ２は、充分にターン・オンし、電荷は、ノードＮ５からノードＮ２に流れる。
【００３５】
時間Ｔ３中、パス・トランジスタＭ１及びＭ３は、オフのままである。
【００３６】
ノードＮ５における電圧は、充電分布の後、ノードＮ２における電圧と等しく、ボディ効果の影響は小さくて、無視し得る。Ｖｔ対Ｖｓｂは、次の式を介して近似化され得る：
Ｖｔ＝Ｖｔ０＋ｒ（√（２φｆ＋Ｖｓｂ）−√（２φｆ））
ここに、ｒ≒０．６、２φｆ＝０．６５である。従って、Ｖｓｂ＝０及びＶｓｂ＝６ｖに対するＶｔは、ΔＶｔ≒１Ｖ｝である。
【００３７】
期間Ｔ４において：
クロックＤＰ２は、低から高に遷移する。
この時点において、ノードＮ４における電圧は、時刻Ｔ２におけるレベルまでプル・アップされる（ＶＮ４＝ＶＮ３＋ＶＴ（M８））。パス・トランジスタＭ２は、ターン・オフし、そしてパス・トランジスタＭ１及びＭ３は、オフのままである。
【００３８】
期間Ｔ５において：
クロックＤＰ３は、高から低に遷移し、ノードＮ５及びＮ３を最も低い電圧レベルにプル・ダウンする。
【００３９】
この時点において、前充電トランジスタＭ８はターン・オンし、次に、ノードＮ４における電圧は、ノードＮ２における電圧と等しい。パス・トランジスタＭ２は、次に、ターン・オフする。ノードＮ６における電圧は、ノードＮ５における電圧とトランジスタＭ１０の閾値電圧とを加えたもの（ＶＮ６＝ＶＮ５＋ＶＴ（Ｍ１０））にプル・ダウンされる。ノード７における電圧は、ノードＮ６における電圧と前充電トランジスタＭ１１の閾値電圧とを加えたもの（ＶＮ７＝ＶＮ６＋ＶＴ（Ｍ１１））にプル・ダウンされる。
【００４０】
期間Ｔ６において：
クロック信号ＤＰ１は、低から高に遷移し、ノードＮ２及びN６における電圧を上方に昇圧する。さらに、ノード６における電圧は、ノードＮ５における電圧とトランジスタＭ１０の閾値電圧とを加えたもの（ＶＮ６＝ＶＮ５＋ＶＴ（Ｍ１０））まで放電し、それにより、二次の負のポンプ(a sub-negative pump)として作用する。
【００４１】
この時点で、前充電トランジスタＭ４はターン・オフし、Ｎ１は、接地電位にある。前充電トランジスタＭ１１は、ターン・オフし、ノードＮ７の電圧は、時刻Ｔ５におけるのと同じ電圧レベル（ＶＮ６＋ＶＴ（Ｍ１１））に留まる。前充電トランジスタＭ８はターン・オンし、従って、パス・トランジスタＭ２は、ターン・オフする。
【００４２】
期間Ｔ７において：
クロック信号ＤＰ４は、高から低に遷移する。
【００４３】
この時点において、ノードＮ１及びＮ７は、一層負のレベルにプル・ダウンされ、パス・トランジスタＭ１及びＭ３は、充分にターン・オンする。ノードＮ４における電圧は、ノードＮ２の電圧に等しいので、トランジスタＭ２はターン・オフされる。充電分担の後、ノードＮ２の電圧は接地に等しく、ノードＮＣＰの電圧はノードＮ５の電圧に等しい。ボディ効果の影響は、同様に上述したように、重要ではない。
【００４４】
期間Ｔ８において：
クロック信号ＤＰ４は、低から高に遷移する。この時点において、ノードＮ１及びＮ７は、およそ期間Ｔ６におけるのと同じ電圧レベルまでプル・アップされる。前充電トランジスタＭ８は、ターン・オンし、パス・トランジスタＭ２は、オフに留まる。
【００４５】
一実施形態において、回路は、単一のＮ−ウェル(a single N-well)における小さいレイアウトを用いて履行されるが、他の実施形態は、多数のウェルにおいてもしくは別の態様でも履行され得る。例えば、トランジスタのウェル(well)を分離することが必要なＮＭＯＳ充電ポンプにおいては、そのサイズは、単一のウェルを用いることができるＰＭＯＳ充電ポンプのサイズの約２倍である。
【００４６】
本発明の或る変形及び修正が当業者にはおのずと示唆されるであろうことを理解すべきである。本発明の範囲は、図示並びにそれに関する前述の説明によって制限されるべきではない。
【図面の簡単な説明】
【００４７】
【図１Ａ】例示的なポンプ回路を示す図である。
【図１Ｂ】図１Ａに示すポンプ回路のクロック・タイミングを示す図である。
【図２】時間に対する関数として充電ポンプ・クロック及びノード電圧の実際のプロットの例を示す図である。
【図３】時間に対する関数として充電ポンプ・クロック及びノード電圧の実際のプロットの例を示す図である。
【符号の説明】
【００４８】
１００      Ｐチャンネル充電ポンプ回路
１０２      サブ・ポンプ
１０４      サブ・ポンプ
Ｍ１、Ｍ２、Ｍ３      パス・トランジスタ
Ｍ４、Ｍ８、Ｍ１１      前充電トランジスタ
Ｍ６、Ｍ１０      トランジスタ
Ｍ５、Ｍ９      初期設定トランジスタ
Ｍ７、Ｍ１２      放電トランジスタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９      コンデンサ
【図１Ａ】
2006180683.tif 000003
【図１Ｂ】
2006180683.tif 000004
【図２】
2006180683.tif 000005
【図３】
2006180683.tif 000006