(57)【要約】【課題】チャネルストップ領域の低濃度化を防ぎ、優れたパンチスルー耐性を有する素子分離領域を有するＣＭＯＳ型半導体装置を提供する。【解決手段】ＰＭＯＳトランジスタ形成領域Ｔｐの活性領域とＮＭＯＳトランジスタ形成領域Ｔｎの活性領域とを区画するように素子分離領域１７が形成されている。素子分離領域１７には、半導体基板１１に形成されたトレンチ１４内における底面及び側面となる半導体基板１１上に下地絶縁膜１５が形成されている。そして、トレンチ１４内における側面となる半導体基板１１上には、下地絶縁膜１５を介して透過防止膜３０が形成されている。さらに、下地絶縁膜１５及び透過防止膜３０が形成されたトレンチ１４内に素子分離絶縁膜１６が形成されている。透過防止膜３０は、素子分離絶縁膜１６に比べてイオン注入における不純物の透過性が低い。【選択図】図１
2006324375.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する半導体装置において、
半導体基板に形成された素子分離領域と、
前記半導体基板における前記素子分離領域の底面に形成された、前記ＰＭＯＳトランジスタのＮ型チャネルストップ領域及び前記ＮＭＯＳトランジスタのＰ型チャネルストップ領域とを備え、
前記素子分離領域は、
前記半導体基板に形成されたトレンチと、
前記トレンチの内側面に形成された透過防止膜と、
前記透過防止膜が形成された前記トレンチ内に埋め込まれた素子分離絶縁膜とを有し、
前記透過防止膜は、前記素子分離絶縁膜に比べてイオン注入における不純物の透過性が低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トレンチの内壁面に形成された下地絶縁膜を備え、
前記透過防止膜は、前記下地絶縁膜が形成された前記トレンチの内側面に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記Ｎ型チャネルストップ領域は、前記半導体基板表面から深さ方向におけるＮ型不純物濃度分布のピーク濃度が、前記半導体基板における前記素子分離領域の底面に位置しており、
前記Ｐ型チャネルストップ領域は、前記半導体基板表面から深さ方向におけるＰ型不純物濃度分布のピーク濃度が、前記半導体基板における前記素子分離領域の底面に位置していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記素子分離絶縁膜は、シリコン酸化膜であり、
前記透過防止膜は、少なくともシリコン窒化膜を含む膜であることを特徴とする半導体装置。
【請求項５】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板に素子分離領域を形成する工程（ａ）と、
前記半導体基板における前記素子分離領域の底面に、Ｎ型不純物をイオン注入して前記ＰＭＯＳトランジスタのＮ型チャネルストップ領域を形成する工程（ｂ）と、
前記半導体基板における前記素子分離領域の底面に、Ｐ型不純物をイオン注入して前記ＮＭＯＳトランジスタのＰ型チャネルストップ領域を形成する工程（ｃ）とを備え、
前記素子分離領域は、
前記半導体基板に形成されたトレンチと、
前記トレンチの内側面に形成された透過防止膜と、
前記透過防止膜が形成された前記トレンチ内に埋め込まれた素子分離絶縁膜とを有し、
前記透過防止膜は、前記素子分離絶縁膜に比べてイオン注入における不純物の透過性が低いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ａ）は、
前記半導体基板にトレンチを形成する第１の工程と、
前記第１の工程の後に、前記トレンチを含む前記半導体基板上に前記透過防止膜を形成する第２の工程と、
前記第２の工程の後に、少なくとも前記トレンチ内の底部に位置する前記透過防止膜を異方性エッチングして、前記トレンチの内側面に前記透過防止膜を形成する第３の工程と、
前記第３の工程の後に、前記透過防止膜が形成された前記トレンチ内に素子分離絶縁膜を埋め込む第４の工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１の工程の後で前記第２の工程の前に、前記トレンチの内壁面に下地絶縁膜を形成する工程を有し、
前記第２の工程では、前記トレンチ内の前記下地絶縁膜上に前記透過防止膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜は、シリコン酸化膜であり、
前記透過防止膜は、少なくともシリコン窒化膜を含む膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、チャネルストップ領域を備えたウエル分離構造を有するＣＭＯＳ型半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化、高速化に伴い、消費電力が極めて少ないＣＭＯＳトランジスタが多くのＬＳＩに適用されている。
【０００３】
このＣＭＯＳトランジスタは、半導体基板に設けられたＮウエル及びＰウエルと、Ｎウエル及びＰウエルにおける素子形成領域を分離するための素子分離領域と、Ｎウエルからなる素子形成領域上に形成されたＰＭＯＳトランジスタと、Ｐウエルからなる素子形成領域上に形成されたＮＭＯＳトランジスタを有している。近年、さらなる高集積化を実現するために、トランジスタの微細化とともに素子分離領域の微細化が重要になってきている。
【０００４】
ここで、ＮウエルとＰウエルは隣接して形成されるため、ＰＭＯＳトランジスタのソース・ドレイン拡散層とＮウエルとＰウエルから成るＰＮＰ型の寄生バイポーラトランジスタと、ＮＭＯＳトランジスタのソース・ドレイン拡散層とＰウエルとＮウエルから成るＮＰＮ型の寄生バイポーラトランジスタが必然的に形成される。この寄生バイポーラトランジスタがオンする電圧、いわゆるパンチスルー耐圧が低いと寄生バイポーラトランジスタが容易にオンして、消費電力の増加を引き起こすという問題がある。
【０００５】
素子分離領域の微細化に伴い、特にパンチスルー耐圧の低下が問題となってきている。このパンチスルー耐圧の低下は、素子分離領域に接するＮウエルおよびＰウエルの電気的に有効となる不純物の低濃度化により引き起こされる。この低濃度化を防ぐために、ウエルを形成するための不純物の注入ドーズ量を多くすると、ＮウエルとＰウエル間、ＮウエルとＰ型ソース・ドレイン拡散層間及びＰウエルとＮ型ソース・ドレイン拡散層間の各接合容量が増加するため回路の高速化を妨げるという問題が生じる。更には、ＮウエルとＰ型ソース・ドレイン拡散層間及びＰウエルとＮ型ソース・ドレイン拡散層間との接合耐圧が低下し接合リーク電流が増加するという問題が生じる。そのため、ＰウエルおよびＮウエルは素子分離領域付近にチャネルストップ領域を備える。チャネルストップ領域は、例えば非特許文献１に示されるような、イオン注入を用いて形成されることが多い。
【０００６】
以下、従来のチャネルストップ領域を備えた素子分離構造を有する半導体装置の製造方法について図面を用いて説明する。
【０００７】
図７（ａ）〜（ｄ）及び図８（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左半分はＰＭＯＳトランジスタ形成領域Ｔｐを示し、右半分はＮＭＯＳトランジスタ形成領域Ｔｎを示している。
【０００８】
まず、図７（ａ）に示す工程で、半導体基板１０１上に、熱酸化法により厚さ２０ｎｍ程度の犠牲酸化膜１０２を形成する。その後、犠牲酸化膜１０２上に、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン窒化膜１０３を形成する。
【０００９】
次に、図７（ｂ）に示す工程で、シリコン窒化膜１０３上に、トレンチ形成領域上に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにしてシリコン窒化膜１０３及び犠牲酸化膜１０２を順次エッチングして半導体基板１０１表面を露出させる。その後、レジストを除去した後、シリコン窒化膜１０３をマスクにして、半導体基板１０１の異方性エッチングを行って深さ０．３μｍ、幅０．２μｍのトレンチ１０４を形成する。
【００１０】
次に、図７（ｃ）に示す工程で、シリコン窒化膜１０３を酸化防止膜にして、熱酸化法によりトレンチ１０４の内壁面である半導体基板１０１の表面を酸化して下地酸化膜１０５を形成する。その後、基板上の全面に、高密度プラズマ法により分離用酸化膜１０６Ａを形成する。
【００１１】
次に、図７（ｄ）に示す工程で、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、分離用酸化膜１０６Ａをシリコン窒化膜１０３の表面が露出するまで研磨した後、露出したシリコン窒化膜１０３を選択的に除去する。これにより、トレンチ１０４内に下地酸化膜１０５を介して素子分離絶縁膜１０６が埋め込まれた素子分離領域１０７が形成される。
【００１２】
次に、図８（ａ）に示す工程で、半導体基板１０１上に、ＰＭＯＳトランジスタ形成領域Ｔｐに開口を有しＮＭＯＳトランジスタ形成領域Ｔｎを覆う厚さ２μｍのレジスト１０８を形成する。その後、レジスト１０８をマスクにして、半導体基板１０１におけるＰＭＯＳトランジスタ形成領域Ｔｐに、Ｎ型不純物イオンを注入エネルギーと注入ドーズ量を変えて複数回注入する。
【００１３】
まず、第１のＮ型イオン注入として、Ｎ型不純物イオンであるリンイオンを、注入エネルギー５００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１０１の深い位置に注入する。この注入は、ラッチアップ防止を目的とした拡散領域を形成するためのものである。ここで、第１のＮ型イオン注入における注入エネルギーは、リンイオンが下地酸化膜１０５及び素子分離絶縁膜１０６を透過して素子分離領域１０７下の半導体基板１０１に注入されるように選択する。
【００１４】
次に、第２のＮ型イオン注入として、Ｎ型不純物イオンであるリンイオンを、注入エネルギー２５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、Ｎ型チャネルストップ領域を形成するためのものである。ここで、第２のＮ型イオン注入における注入エネルギーは、半導体基板１０１において素子分離領域１０７の底面に不純物濃度分布のピーク位置が到達するように選択する。これらのイオン注入によって、ＰＭＯＳトランジスタ形成領域Ｔｐに、Ｎ型チャネルストップ領域１０９を備えたＮウエル１１０が形成される。
【００１５】
続いて、ＰＭＯＳトランジスタの閾値電圧を調整するために、例えば砒素イオンを注入エネルギー７０ｋｅＶ、注入ドーズ量５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。
【００１６】
次に、図８（ｂ）に示す工程で、レジスト１０８を除去した後、半導体基板１０１上に、ＮＭＯＳトランジスタ形成領域Ｔｎに開口を有しＰＭＯＳトランジスタ形成領域Ｔｐを覆う厚さ２μｍのレジスト１１１を形成する。その後、レジスト１１１をマスクにして、半導体基板１０１におけるＮＭＯＳトランジスタ形成領域Ｔｎに、Ｐ型不純物イオンを注入エネルギーと注入ドーズ量を変えて複数回注入する。
【００１７】
まず、第１のＰ型イオン注入として、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー２５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１０１の深い位置に注入する。この注入は、ラッチアップ防止を目的とした拡散領域を形成するためのものである。ここで、第１のＰ型イオン注入における注入エネルギーは、ボロンイオンが下地酸化膜１０５及び素子分離絶縁膜１０６を透過して素子分離領域１０７下の半導体基板１０１に注入されるように選択する。
【００１８】
次に、第２のＰ型イオン注入として、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー１００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、Ｐ型チャネルストップ領域を形成するためのものである。ここで、第２のＰ型イオン注入における注入エネルギーは、半導体基板１０１において素子分離領域１０７の底面に不純物濃度分布のピーク位置が到達するように選択する。これらのイオン注入によって、ＮＭＯＳトランジスタ形成領域Ｔｎに、Ｐ型チャネルストップ領域１１２を備えたＰウエル１１３が形成される。
【００１９】
続いて、ＮＭＯＳトランジスタの閾値電圧を調整するために、例えばボロンイオンを注入エネルギー１０ｋｅＶ、注入ドーズ量５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。その後、レジスト１１１を除去した後、半導体基板１０１に、９００℃程度の熱処理を行うことにより注入不純物を活性化させる。
【００２０】
次に、図８（ｃ）に示す工程で、犠牲酸化膜１０２を除去した後、半導体基板１０１におけるＮＭＯＳトランジスタ形成領域ＴｎおよびＰＭＯＳトランジスタ形成領域Ｔｐ上に、厚さ５ｎｍの熱酸化膜からなるゲート絶縁膜１１４を形成する。その後、ゲート絶縁膜１１４上に厚さ２００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜をパターニング除去することによりゲート電極１１５ｐ、１１５ｎを形成する。その後、半導体基板１０１におけるＰＭＯＳトランジスタ形成領域Ｔｐには、ゲート電極１１５ｐをマスクにしてＰ型不純物イオンを選択的に注入することにより、ゲート電極１１５ｐの側方下にＰ型エクステンション拡散層１１６ｐを形成する。
【００２１】
一方、半導体基板１０１におけるＮＭＯＳトランジスタ形成領域Ｔｎには、ゲート電極１１５ｎをマスクにしてＮ型不純物イオンを選択的に注入することにより、ゲート電極１１５ｎの側方下にＮ型エクステンション拡散層１１６ｎを形成する。
【００２２】
次に、半導体基板１０１上の全面に絶縁膜を形成した後、異方性ドライエッチングにより絶縁膜のエッチングを行って、ゲート電極１１５ｐ、１１５ｎの側面上に絶縁性のサイドウォール１１７ｐ、１１７ｎを形成する。その後、半導体基板１０１におけるＰＭＯＳトランジスタ形成領域Ｔｐに、ゲート電極１１５ｐおよびサイドウォール１１７ｐをマスクにしてＰ型不純物であるボロンイオンを注入して、サイドウォール１１７ｐの側方下にＰ型ソース・ドレイン拡散層１１８ｐを選択的に形成する。
【００２３】
一方、半導体基板１０１におけるＮＭＯＳトランジスタ形成領域Ｔｎに、ゲート電極１１５ｎおよびサイドウォール１１７ｎをマスクにしてＮ型不純物であるリンイオンを注入して、サイドウォール１１７ｎの側方下にＮ型ソース・ドレイン拡散層１１８ｎを選択的に形成する。
【非特許文献１】K.Tsukamoto et. Al, SOLID STATE TECHNOLOGY June 1992, P.49-55
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上記従来のように、素子分離領域１０７がトレンチ１０４内に下地酸化膜１０５と酸化膜からなる素子分離絶縁膜１０６とを形成した構成の場合には、イオン注入を用いてチャネルストップ領域１０９、１１２を形成した際に、以下のような不具合が生じる。
【００２５】
図９は、図８（ｃ）のＡ−Ａ箇所におけるリン濃度分布を示すシミュレーション図である。図１０は、図８（ｃ）のＡ−Ａ箇所におけるボロン濃度分布を示すシミュレーション図である。図１１は、図８（ｃ）のＡ−Ａ箇所における電気的に有効となる不純物分布を示すシミュレーション図である。ここで、図９〜図１１は、不純物濃度のピーク位置がトレンチの底面となるように半導体基板表面からの深さが０．３μｍ程度となる注入エネルギー条件で行った場合の半導体基板表面から深さ０．２５μｍの位置における不純物濃度分布を示したものである。
【００２６】
図９に示すように、ＰＭＯＳトランジスタ形成領域Ｔｐに注入したリンが素子分離領域１０７を突き抜けてＮＭＯＳトランジスタ形成領域Ｔｎにも注入されている。
【００２７】
また、図１０に示すように、ＮＭＯＳトランジスタ形成領域Ｔｎに注入したボロンが素子分離領域１０７を突き抜けてＰＭＯＳトランジスタ形成領域Ｔｐにも注入されている。
【００２８】
このため、図１１に示すように、両チャネルストップ領域における電気的に有効となる不純物濃度は、素子分離領域１０７の側面近傍で低下する。このように、素子分離領域１０７の側面近傍で不純物濃度が低下すると、パンチスルー耐圧が低下するという問題がある。
【００２９】
本発明の目的は、素子分離領域を微細化しても、チャネルストップ領域の低濃度化を防ぎ、優れたパンチスルー耐性を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３０】
本発明の半導体装置は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する半導体装置において、半導体基板に形成された素子分離領域と、半導体基板における素子分離領域の底面に形成された、ＰＭＯＳトランジスタのＮ型チャネルストップ領域及びＮＭＯＳトランジスタのＰ型チャネルストップ領域とを備え、素子分離領域は、半導体基板に形成されたトレンチと、トレンチの内側面に形成された透過防止膜と、透過防止膜が形成されたトレンチ内に埋め込まれた素子分離絶縁膜とを有し、透過防止膜は、素子分離絶縁膜に比べてイオン注入における不純物の透過性が低いことを特徴とする。
【００３１】
上記半導体装置において、トレンチの内壁面に形成された下地絶縁膜を備え、透過防止膜は、下地絶縁膜が形成されたトレンチの内側面に形成されていることが好ましい。
【００３２】
また、上記半導体装置において、Ｎ型チャネルストップ領域は、半導体基板表面から深さ方向におけるＮ型不純物濃度分布のピーク濃度が、半導体基板における素子分離領域の底面に位置しており、Ｐ型チャネルストップ領域は、半導体基板表面から深さ方向におけるＰ型不純物濃度分布のピーク濃度が、半導体基板における素子分離領域の底面に位置している。
【００３３】
さらに、半導体装置において、素子分離絶縁膜は、シリコン酸化膜であり、透過防止膜は、少なくともシリコン窒化膜を含む膜である。
【００３４】
本発明の半導体装置の製造方法において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する半導体装置の製造方法において、半導体基板に素子分離領域を形成する工程（ａ）と、半導体基板における素子分離領域の底面に、Ｎ型不純物をイオン注入してＰＭＯＳトランジスタのＮ型チャネルストップ領域を形成する工程（ｂ）と、半導体基板における素子分離領域の底面に、Ｐ型不純物をイオン注入してＮＭＯＳトランジスタのＰ型チャネルストップ領域を形成する工程（ｃ）とを備え、素子分離領域は、半導体基板に形成されたトレンチと、トレンチの内側面に形成された透過防止膜と、透過防止膜が形成されたトレンチ内に埋め込まれた素子分離絶縁膜とを有し、透過防止膜は、素子分離絶縁膜に比べてイオン注入における不純物の透過性が低いことを特徴とする。
【００３５】
上記半導体装置の製造方法において、工程（ａ）は、半導体基板にトレンチを形成する第１の工程と、第１の工程の後に、トレンチを含む半導体基板上に透過防止膜を形成する第２の工程と、第２の工程の後に、少なくともトレンチ内の底部に位置する透過防止膜を異方性エッチングして、トレンチの内側面に透過防止膜を形成する第３の工程と、第３の工程の後に、透過防止膜が形成されたトレンチ内に素子分離絶縁膜を埋め込む第４の工程とを有する。
【００３６】
また、半導体装置の製造方法において、第１の工程の後で第２の工程の前に、トレンチの内壁面に下地絶縁膜を形成する工程を有し、第２の工程では、トレンチ内の下地絶縁膜上に透過防止膜を形成する。
【００３７】
さらに、半導体装置の製造方法において、素子分離絶縁膜は、シリコン酸化膜であり、透過防止膜は、少なくともシリコン窒化膜を含む膜である。
【発明の効果】
【００３８】
本発明に係る半導体装置及びその製造方法によれば、素子分離領域となるトレンチの内側面に、素子分離絶縁膜に比べてイオン注入における不純物の透過性が低い透過防止膜が形成される。これにより、Ｎ型チャネルストップ領域を形成するためのＮ型不純物イオンのＰ型チャネルストップ領域への透過及びＰ型チャネルストップ領域を形成するためのＰ型不純物イオンのＮ型チャネルストップ領域への透過をそれぞれ抑制することができる。
【００３９】
従って、Ｎ型チャネルストップ領域及びＰ型チャネルストップ領域の低濃度化を抑制することができる。これにより、ＰＭＯＳトランジスタのＰ型ソース・ドレイン拡散層とＮウエル領域とＰウエル領域から成るｐｎｐ型寄生バイポーラトランジスタと、ＮＭＯＳトランジスタのＮ型ソース・ドレイン拡散層とＰウエル領域とＮウエル領域から成るｎｐｎ型寄生バイポーラトランジスタのオンする電圧が向上するため、消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。図中において、左半分はＰＭＯＳトランジスタ形成領域Ｔｐを示し、右半分はＮＭＯＳトランジスタ形成領域Ｔｎを示している。
【００４１】
図１に示すように、ＰＭＯＳトランジスタ形成領域Ｔｐには、半導体基板１１と、半導体基板１１に形成された素子分離領域１７と、半導体基板１１に形成されたＮ型チャネルストップ領域１９を有するＮウエル領域２０と、半導体基板１１上に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されたゲート電極２５ｐと、ゲート電極２５ｐの側面上に形成された絶縁性サイドウォール２７ｐと、ゲート電極２５ｐの側方下に位置する半導体基板１１に形成されたＰ型エクステンション拡散層２６ｐと、絶縁性サイドウォール２７ｐの側方下に位置する半導体基板１１に形成されたＰ型ソース・ドレイン拡散層２８ｐとを有するＰＭＯＳトランジスタが形成されている。ここで、Ｎ型チャネルストップ領域１９は、半導体基板１１における素子分離領域１７の底面にＮ型不純物濃度分布のピーク濃度位置を有している。
【００４２】
ＮＭＯＳトランジスタ形成領域Ｔｎには、半導体基板１１と、半導体基板１１に形成された素子分離領域１７と、半導体基板１１に形成されたＰ型チャネルストップ領域２２を有するＰウエル領域２３と、半導体基板１１上に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されたゲート電極２５ｎと、ゲート電極２５ｎの側面上に形成された絶縁性サイドウォール２７ｎと、ゲート電極２５ｎの側方下に位置する半導体基板１１に形成されたＮ型エクステンション拡散層２６ｎと、絶縁性サイドウォール２７ｎの側方下に位置する半導体基板１１に形成されたＮ型ソース・ドレイン拡散層２８ｎとを有するＮＭＯＳトランジスタが形成されている。ここで、Ｐ型チャネルストップ領域２２は、半導体基板１１における素子分離領域１７の底面にＰ型不純物濃度分布のピーク濃度位置を有している。
【００４３】
そして、素子分離領域１７は、半導体基板１１に形成されたトレンチ１４内における底面及び側面となる半導体基板１１上に形成された下地絶縁膜１５と、トレンチ１４内における側面となる半導体基板１１上に下地絶縁膜１５を介して形成された透過防止膜３０と、下地絶縁膜１５及び透過防止膜３０が形成されたトレンチ１４内に埋め込まれた素子分離絶縁膜１６とを有している。この素子分離領域１７は、ＰＭＯＳトランジスタ形成領域ＴｐとＮＭＯＳトランジスタ形成領域Ｔｎの境界を跨って、ＰＭＯＳトランジスタの活性領域とＮＭＯＳトランジスタの活性領域とを区画するように形成されている。
【００４４】
以下、本発明の第１の実施形態に係る半導体装置の半導体装置の製造方法について図面を用いて説明する。
【００４５】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分はＰＭＯＳトランジスタ形成領域Ｔｐを示し、右半分はＮＭＯＳトランジスタ形成領域Ｔｎを示している。
【００４６】
まず、図２（ａ）に示す工程で、半導体基板１１上に、熱酸化法により厚さ２０ｎｍ程度の酸化膜からなる犠牲絶縁膜１２を形成する。その後、犠牲絶縁膜１２上に、減圧ＣＶＤ法によりシリコン窒化膜からなる保護絶縁膜１３を形成する。
【００４７】
次に、図２（ｂ）に示す工程で、保護絶縁膜１３上に、トレンチ形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして保護絶縁膜１３及び犠牲絶縁膜１２を順次エッチングして半導体基板１１表面を露出させる。その後、レジストをアッシング処理により除去した後、保護絶縁膜１３をマスクにして、半導体基板１１の異方性エッチングを行って深さ０．３μｍ、幅０．２μｍのトレンチ１４を形成する。
【００４８】
次に、図２（ｃ）に示す工程で、保護絶縁膜１３を酸化防止膜にして、１１００℃、３０秒程度のドライ酸化によりトレンチ１４の内壁面である半導体基板１１の表面を酸化して厚さ１５ｎｍの酸化膜からなる下地絶縁膜１５を形成する。この下地絶縁膜１５の形成によって、トレンチ１４を形成する際に生じるドライエッチングのダメージを除去することができる。その後、基板上の全面に、減圧ＣＶＤ法により厚さ３０ｎｍのシリコン窒化膜からなる絶縁膜３０Ａを形成する。
【００４９】
次に、図２（ｄ）に示す工程で、異方性ドライエッチングを用いて絶縁膜３０Ａの全面エッチングを行うことにより、保護絶縁膜１３及びトレンチ１４底面に位置する下地絶縁膜１５の表面を露出させる。同時に、トレンチ１４の側面に位置する下地絶縁膜１５上に絶縁膜３０Ａからなる透過防止膜３０を形成する。この透過防止膜３０は、トレンチ１４の内側面に沿って形成される。その後、透過防止膜３０が形成されたトレンチ１４を含む基板上の全面に、高密度プラズマ法によりプラズマ酸化膜からなる分離用絶縁膜１６Ａを形成する。このとき、分離用絶縁膜１６Ａの膜厚は、トレンチ１４内が完全に埋まるように少なくともトレンチ１４の幅の１／２以上にする。
【００５０】
次に、図３（ａ）に示す工程で、ＣＭＰ法によって、分離用絶縁膜１６Ａを研磨して保護絶縁膜１３の表面を露出した後、露出した保護絶縁膜１３を例えばウェットエッチングにより選択的に除去する。これにより、トレンチ１４内に下地絶縁膜１５、透過防止膜３０を介して素子分離絶縁膜１６が埋め込まれた素子分離領域１７が形成される。このとき、ＣＭＰ法によって分離用絶縁膜１６Ａを研磨した後、引き続き保護絶縁膜１３の一部研磨を行って保護絶縁膜１３を薄膜化することが望ましい。例えば、保護絶縁膜１３の残膜が下地絶縁膜１２の表面が露出しない程度、例えば１０ｎｍ程度まで研磨する。
【００５１】
次に、図３（ｂ）に示す工程で、半導体基板１１上に、ＰＭＯＳトランジスタ形成領域Ｔｐに開口を有しＮＭＯＳトランジスタ形成領域Ｔｎを覆う厚さ２μｍのレジスト１８を形成する。その後、レジスト１８をマスクにして、半導体基板１１におけるＰＭＯＳトランジスタ形成領域Ｔｐに、Ｎ型不純物イオンを注入エネルギーと注入ドーズ量を変えて複数回注入する。
【００５２】
まず、第１のＮ型イオン注入として、半導体基板１１に、Ｎ型不純物イオンであるリンイオンを、注入エネルギー５００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、ラッチアップ防止を目的とした拡散領域を形成するためのものである。ここで、第１のＮ型イオン注入における注入エネルギーは、リンイオンが下地絶縁膜１５及び素子分離絶縁膜１６を透過して素子分離領域１７下の半導体基板１１に注入されるように選択する。これにより、半導体基板１１表面から０．６μｍ程度の深さにリン濃度分布のピーク濃度位置を有するＮウエル領域２０が形成される。
【００５３】
次に、第２のＮ型イオン注入として、半導体基板１１に、Ｎ型不純物イオンであるリンイオンを、注入エネルギー２５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、Ｎ型チャネルストップ領域を形成するためのものである。ここで、第２のＮ型イオン注入における注入エネルギーは、半導体基板１１において素子分離領域１７の底面にリン濃度分布のピーク濃度が到達するように選択する。これにより、半導体基板１１表面から０．３μｍ程度の深さにリン濃度分布のピーク濃度位置を有するＮ型チャネルストップ領域１９が形成される。
【００５４】
続いて、ＰＭＯＳトランジスタの閾値電圧を調整するために、例えば砒素イオンを注入エネルギー７０ｋｅＶ、注入ドーズ量５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する（図示せず）。
【００５５】
次に、図３（ｃ）に示す工程で、レジスト１８を除去した後、半導体基板１１上に、ＮＭＯＳトランジスタ形成領域Ｔｎに開口を有しＰＭＯＳトランジスタ形成領域Ｔｐを覆う厚さ２μｍのレジスト２１を形成する。その後、レジスト２１をマスクにして、半導体基板１１におけるＮＭＯＳトランジスタ形成領域Ｔｎに、Ｐ型不純物イオンを注入エネルギーと注入ドーズ量を変えて複数回注入する。
【００５６】
まず、第１のＰ型イオン注入として、半導体基板１１に、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー２５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、ラッチアップ防止を目的とした拡散領域を形成するためのものである。ここで、第１のＰ型イオン注入における注入エネルギーは、ボロンイオンが下地絶縁膜１５及び素子分離絶縁膜１６を透過して素子分離領域１７下の半導体基板１１に注入されるように選択する。これにより、半導体基板１１表面から０．６μｍ程度の深さにボロン濃度分布のピーク濃度位置を有するＰウエル領域２３が形成される。
【００５７】
次に、第２のＰ型イオン注入として、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー９０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。この注入は、Ｐ型チャネルストップ領域を形成するためのものである。ここで、第２のＰ型イオン注入における注入エネルギーは、半導体基板１１において素子分離領域１７の底面にボロン濃度分布のピーク濃度が到達するように選択する。これにより、半導体基板１１表面から０．３μｍ程度の深さにボロン濃度分布のピーク濃度位置を有するＰ型チャネルストップ領域２２が形成される。
【００５８】
続いて、ＮＭＯＳトランジスタの閾値電圧を調整するために、例えばボロンイオンを注入エネルギー１０ｋｅＶ、注入ドーズ量５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。その後、レジスト２１を除去した後、半導体基板１１に、９００℃、３０秒程度の熱処理を行うことにより注入不純物を活性化させる。これにより、素子分離領域１７下にピーク濃度位置を有するＮ型チャネルストップ領域１９及びＰ型チャネルストップ領域２２が形成される。
【００５９】
次に、図３（ｄ）に示す工程で、犠牲絶縁膜１２を除去した後、半導体基板１１におけるＮＭＯＳトランジスタ形成領域ＴｎおよびＰＭＯＳトランジスタ形成領域Ｔｐ上に、厚さ２〜７ｎｍの熱酸化膜からなるゲート絶縁膜２４を形成する。その後、ゲート絶縁膜２４上に厚さ２００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜をパターニング除去することによりゲート電極２５ｐ、２５ｎを形成する。その後、半導体基板１１におけるＰＭＯＳトランジスタ形成領域Ｔｐに、ゲート電極２５ｐをマスクにしてＰ型不純物イオンを選択的に注入することにより、ゲート電極２５ｐの側方下にＰ型エクステンション拡散層２６ｐを形成する。
【００６０】
一方、半導体基板１１におけるＮＭＯＳトランジスタ形成領域Ｔｎには、ゲート電極２５ｎをマスクにしてＮ型不純物イオンを選択的に注入することにより、ゲート電極２５ｎの側方下にＮ型エクステンション拡散層２６ｎを形成する。
【００６１】
次に、半導体基板１１上の全面に絶縁膜を形成した後、異方性ドライエッチングにより絶縁膜のエッチングを行って、ゲート電極２５ｐ、２５ｎの側面上に絶縁性サイドウォール２７ｐ、２７ｎを形成する。その後、半導体基板１１におけるＰＭＯＳトランジスタ形成領域Ｔｐに、ゲート電極２５ｐおよび絶縁性サイドウォール２７ｐをマスクにしてＰ型不純物であるボロンイオンを注入して、絶縁性サイドウォール２７ｐの側方下にＰ型ソース・ドレイン拡散層２８ｐを選択的に形成する。
【００６２】
一方、半導体基板１１におけるＮＭＯＳトランジスタ形成領域Ｔｎに、ゲート電極２５ｎおよび絶縁性サイドウォール２７ｎをマスクにしてＮ型不純物であるリンイオンを注入して、絶縁性サイドウォール２７ｎの側方下にＮ型ソース・ドレイン拡散層２８ｎを選択的に形成する。これによって、図１に示すような第１の実施形態に係る半導体装置を形成することができる。
【００６３】
以下、本実施形態に係る素子分離領域における作用効果について図面を用いて説明する。
【００６４】
図４は、本発明における素子分離領域の構成による効果を説明するための図である。詳しくは、リンとボロンをそれぞれイオン注入した際に、シリコン酸化膜を透過したリン又はボロンのピーク濃度に対するシリコン窒化膜を透過したリン又はボロンのピーク濃度の割合を示したものである。このとき、半導体基板上に厚さ０．３μｍのシリコン酸化膜を形成した場合と、半導体基板上に厚さ０．３μｍのシリコン窒化膜を形成した場合において、リンイオン注入を注入エネルギー２５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で行い、また、ボロンイオン注入を注入エネルギー１００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で行って、半導体基板中に注入されたリンまたはボロンのピーク濃度の割合を求めたものである。
【００６５】
図４に示すように、ボロンイオン注入の場合、シリコン窒化膜を透過したボロンのピーク濃度はシリコン酸化膜を透過したボロンのピーク濃度の３５％以下となる。また、リンイオン注入の場合、シリコン窒化膜を透過したリンのピーク濃度はシリコン酸化膜を透過したリンのピーク濃度の２２％以下となる。このように、シリコン窒化膜は、シリコン酸化膜に比べて注入した不純物の透過性（以下、「注入透過性」と称す）が低く、優れた注入バリア性をもつ。これは、注入されたイオンの飛程がシリコン酸化膜に比べシリコン窒化膜では大幅に短くなるためである。
【００６６】
このため、従来のように素子分離領域を酸化膜のみで構成した場合、Ｎ型不純物イオンをＰ型ＭＯＳトランジスタ形成領域に注入してＮ型チャネルストップ領域を有するＮウエル領域を形成する際、Ｎ型不純物イオンは酸化膜中に止まらず、Ｎ型ＭＯＳトランジスタ形成領域のＰ型チャネルストップ領域へ透過する。一方、Ｐ型不純物イオンをＮ型ＭＯＳトランジスタ形成領域に注入してＰ型チャネルストップ領域を有するＰウエル領域を形成する際、Ｐ型不純物イオンは酸化膜中に止まらず、Ｐ型ＭＯＳトランジスタ形成領域のＮ型チャネルストップ領域へ透過するという課題があった。これに対して、本発明では、素子分離領域内の側面に注入透過性の低いシリコン窒化膜からなる透過防止膜を形成するため、Ｎ型不純物イオンのＰ型チャネルストップ領域への透過及びＰ型不純物イオンのＮ型チャネルストップ領域への透過をそれぞれ抑制することができる。
【００６７】
従って、Ｎ型チャネルストップ領域及びＰ型チャネルストップ領域の低濃度化を抑制することができる。これにより、ＰＭＯＳトランジスタのＰ型ソース・ドレイン拡散層とＮウエル領域とＰウエル領域から成るｐｎｐ型寄生バイポーラトランジスタと、ＮＭＯＳトランジスタのＮ型ソース・ドレイン拡散層とＰウエル領域とＮウエル領域から成るｎｐｎ型寄生バイポーラトランジスタのオンする電圧が向上するため、消費電力の低減を図ることができる。
【００６８】
図５は、本発明の半導体装置と従来の半導体装置における素子分離領域幅とパンチスルー耐圧の関係を示した図であり、（ａ）はＰウエル領域とＰ型ソース・ドレイン拡散層間のパンチスルー耐圧を示した図、（ｂ）はＮウエル領域とＮ型ソース・ドレイン拡散層間のパンチスルー耐圧を示した図である。
【００６９】
図５に示すように、本発明の半導体装置によれば、従来の半導体装置に比べてパンチスルー耐圧の向上を図ることができ、特に素子分離領域幅が狭くなる程、すなわち微細化が進むに従い顕著な効果を発揮することができる。これは、本発明の構成によって、チャネルストップ領域の低濃度化が抑制されるためである。さらに、チャネルストップ領域を形成する際に、従来技術よりも注入ドーズ量を低くしても従来よりもパンチスルー耐圧を向上することが可能なため、ＮウエルとＰウエル間、ＮウエルとＰ型ソース・ドレイン拡散層間及びＰウエルとＮ型ソース・ドレイン拡散層間の各接合容量を低減することができるため回路の高速化を図ることができる。更には、ＮウエルとＰ型ソース・ドレイン拡散層間及びＰウエルとＮ型ソース・ドレイン拡散層間との接合耐圧は向上し接合リーク電流の低減を図ることができる。
【００７０】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について図面を用いて説明する。
【００７１】
図６（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。図中において、左半分はＰＭＯＳトランジスタ形成領域Ｔｐを示し、右半分はＮＭＯＳトランジスタ形成領域Ｔｎを示している。
【００７２】
まず、第１の実施形態における図２（ａ）〜（ｃ）に示す工程によって、図２（ｃ）に示す構成を形成する。
【００７３】
次に、図６（ａ）に示す工程で、絶縁膜３０Ａ上に、トレンチ１４内の底面に露出する絶縁膜３０Ａに対応した位置に開口を有するレジスト２９を形成する。
【００７４】
次に、図６（ｂ）に示す工程で、レジスト２９をマスクにして、ドライエッチングによりトレンチ１４底面の絶縁膜３０Ａを除去する。
【００７５】
次に、図６（ｃ）に示す工程で、レジスト２９を除去した後、高密度プラズマ法によりプラズマ酸化膜からなる分離用絶縁膜１６Ａを形成する。このとき、分離用絶縁膜１６Ａの膜厚は、トレンチ１４内が完全に埋まるように少なくともトレンチ１４の幅の１／２以上にする。
【００７６】
その後、ＣＭＰ法によって、分離用絶縁膜１６Ａ及び絶縁膜３０Ａを研磨して保護絶縁膜１３の表面を露出した後、保護絶縁膜１３を例えばウェットエッチングにより選択的に除去する。これにより、第１の実施形態における図３（ａ）に示すような構成、すなわちトレンチ１４内に下地絶縁膜１５、透過防止膜３０を介して素子分離絶縁膜１６が埋め込まれた素子分離領域１７を形成する。このとき、ＣＭＰ法によって分離用絶縁膜１６Ａ及び絶縁膜３０Ａを研磨した後、引き続き保護絶縁膜１３の一部研磨を行って保護絶縁膜１３を薄膜化することが望ましい。例えば、保護絶縁膜１３の残膜が下地絶縁膜１２の表面が露出しない程度、例えば１０ｎｍ程度まで研磨する。
【００７７】
その後、図３（ｂ）〜（ｄ）と同様な方法によって、図１に示すような半導体装置を形成する。
【００７８】
本実施形態によれば、第１の実施形態と同様な効果を得ることができる。さらに、レジストをマスクにして、ドライエッチングによりトレンチ底面の透過防止膜となる絶縁膜を除去するため、トレンチ側面に残存させる透過防止膜の膜厚を容易に変更できるため、チップ内でその膜厚を調整でき、バラツキに強く、より最適化可能な製造方法である。
【００７９】
なお、第１の実施形態及びその変形例では、透過防止膜となる絶縁膜としてシリコン窒化膜からなる単層膜を用いて説明したが、シリコン窒化膜を含む多層膜あるいは複合膜であってもよい。さらに、透過防止膜はシリコン窒化膜に限るものではなく、トレンチ内に埋め込まれる素子分離絶縁膜に比べてイオン注入における不純物の注入透過性が低い絶縁膜であればよい。また、透過防止膜は、トレンチ底面の下地絶縁膜上からトレンチ上面に達するまで形成しているが、少なくともトレンチ底面の下地絶縁膜上からトレンチに隣接するチャネルストップ領域の上面の高さ以上まで被覆すれば同様な効果を得ることができる。
【産業上の利用可能性】
【００８０】
本発明は、ＣＭＯＳトランジスタを有する半導体装置における素子分離領域等に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明における素子分離領域の構成による効果を説明するための図
【図５】本発明の半導体装置と従来の半導体装置における素子分離領域幅とパンチスルー耐圧の関係を示した図であり、（ａ）はＰウエル領域とＰ型ソース・ドレイン拡散層間のパンチスルー耐圧を示した図、（ｂ）はＮウエル領域とＮ型ソース・ドレイン拡散層間のパンチスルー耐圧を示した図
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【図９】図８（ｃ）のＡ−Ａ箇所におけるリン濃度分布を示すシミュレーション図
【図１０】図８（ｃ）のＡ−Ａ箇所におけるボロン濃度分布を示すシミュレーション図
【図１１】図８（ｃ）のＡ−Ａ箇所における電気的に有効となる不純物分布を示すシミュレーション図
【符号の説明】
【００８２】
１１  半導体基板
１２  犠牲絶縁膜
１３  保護絶縁膜
１４  トレンチ
１５  下地絶縁膜
１６  素子分離絶縁膜
１６Ａ  分離用絶縁膜
１７  素子分離領域
１８  レジスト
１９  Ｎ型チャネルストップ領域
２０  Ｎウエル領域
２１  レジスト
２２  Ｐ型チャネルストップ領域
２３  Ｐウエル領域
２４  ゲート絶縁膜
２５ｎ  ゲート電極
２５ｐ  ゲート電極
２６ｎ  Ｎ型エクステンション拡散層
２６ｐ  Ｐ型エクステンション拡散層
２７ｎ  絶縁性サイドウォール
２７ｐ  絶縁性サイドウォール
２８ｎ  Ｎ型ソース・ドレイン拡散層
２８ｐ  Ｐ型ソース・ドレイン拡散層
２９  レジスト
３０  透過防止膜
３０Ａ  絶縁膜
【図１】
2006324375.tif 000003
【図２】
2006324375.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006324375.tif 000009
【図８】
2006324375.tif 000010
【図９】
2006324375.tif 000011
【図１０】
2006324375.tif 000012
【図１１】
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