(57)【要約】【課題】従来のインターフェイス回路では、高速な信号レベル変換を、高感度で低消費電力な回路で行うことは困難であった。【解決手段】本発明のインターフェイス回路は、第１及び第２の入力端子と、第１の出力トランジスタＱ１２１と、第２の出力トランジスタＱ１２２と、第１及び第２の入力端子に与えられた電圧に基づいて、第１の出力トランジスタＱ１２１が飽和状態の時には第１の出力トランジスタＱ１２１の制御端子に所定の電流を発生させ、遮断状態の時には第１の出力トランジスタＱ１２１の制御端子に所定の電圧を与える第１の出力制御部１０７と、第１及び第２の入力端子に与えられた電圧に基づいて、第２の出力トランジスタＱ１２２が飽和状態の時には第２の出力トランジスタＱ１２２の制御端子に所定の電流を発生させ、遮断状態の時には第２の出力トランジスタＱ１２２の制御端子に所定の電圧を与える第２の出力制御部１０８とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１、第２の入力端子と、
第１、第２の出力トランジスタと、
前記第１、第２の入力端子に与えられた電圧に基づいて、前記第１の出力トランジスタが飽和状態の時には前記第１の出力トランジスタの制御端子に所定の電流を発生させ、遮断状態の時には前記第１の出力トランジスタの制御端子に所定の電圧を与える第１の出力制御部と、
前記第１、第２の入力端子に与えられた電圧に基づいて、前記第２の出力トランジスタが飽和状態の時には前記第２の出力トランジスタの制御端子に所定の電流を発生させ、遮断状態の時には前記第２の出力トランジスタの制御端子に所定の電圧を与える第２の出力制御部とを有するインターフェイス回路。
【請求項２】
前記インターフェイス回路は、さらに前記第１の入力端子が接続され、前記第１の入力端子の電圧に基づき電流を出力する第１のトランジスタと、前記第１のトランジスタの出力に基づき電圧を出力する第１の電圧生成部と、前記第２の入力端子が接続され、前記第２の入力端子の電圧に基づき電流を出力する第２のトランジスタと、前記第２のトランジスタの出力に基づき電圧を出力する第２の電圧生成部とを有することを特徴とする請求項１に記載のインターフェイス回路。
【請求項３】
前記第１の出力制御部は、前記第１及び第２の電圧生成部の出力に基づき、前記第１のトランジスタが飽和状態の時には前記第１の出力トランジスタの制御端子に所定の電流を発生させ、遮断状態の時には前記第１の出力トランジスタの制御端子に所定の電圧を与えることを特徴とする請求項１又は２に記載のインターフェイス回路。
【請求項４】
前記第２の出力制御部は、前記第１及び第２の電圧生成部の出力に基づき、前記第２のトランジスタが飽和状態の時には前記第２の出力トランジスタの制御端子に所定の電流を発生させ、遮断状態の時には前記第２の出力トランジスタの制御端子に所定の電圧を与えることを特徴とする請求項１乃至３のいずれか１項に記載のインターフェイス回路。
【請求項５】
前記第１の電圧生成部は、前記第１のトランジスタが出力する電流に基づいて電圧を生成する第３のトランジスタを有することを特徴とする請求項１乃至４のいずれか１項に記載のインターフェイス回路。
【請求項６】
前記第２の電圧生成部は、前記第２のトランジスタが出力する電流に基づいて電圧を生成する第４のトランジスタを有することを特徴とする請求項１乃至４のいずれか１項に記載のインターフェイス回路。
【請求項７】
前記第１、第２の出力トランジスタは、第１の電源電位と第２の電源電位又は第３の電源電位との間に直列に接続されることを特徴とする請求項１乃至６のいずれか１項に記載のインターフェイス回路。
【請求項８】
前記第１の出力制御部は、前記第１の電源電位と前記第２の電源電位との間に直列に接続された、第５のトランジスタと、第６のトランジスタとを有することを特徴とする請求項１乃至７のいずれか１項に記載のインターフェイス回路。
【請求項９】
前記第１の出力制御部は、前記第５のトランジスタと前記第１の出力トランジスタの制御端子との間にリーク防止素子を有していることを特徴とする請求項８に記載のインターフェイス回路。
【請求項１０】
前記第１の出力制御部は、前記第１の電源電位と前記第３の電源電位との間に直列に接続された、第９のトランジスタ及び電流源を有することを特徴とする請求項１乃至８のいずれか１項に記載のインターフェイス回路。
【請求項１１】
前記第１の出力制御部は、前記第２の電源電位に接続される第１０のトランジスタと前記第９のトランジスタの制御端子との間にリーク防止素子を有していることを特徴とする請求項１０に記載のインターフェイス回路。
【請求項１２】
前記第２の出力制御部は、第１の電源電位と第２の電源電位との間に直列に接続された第７のトランジスタと、第８のトランジスタとを有することを特徴とする請求項１乃至７のいずれか１項に記載のインターフェイス回路。
【請求項１３】
前記第１の電圧生成部は、前記第１、第２の電源電位に基づき動作し、前記第１のトランジスタが出力する電流に基づいた電流を出力する第１１のトランジスタと、前記第１１のトランジスタと第３の電源電位との間に接続される第１２のトランジスタとを有し、前記第１２のトランジスタに流れる電流に応じた電圧を出力することを特徴とする請求項１乃至７及び１０のいずれか１項に記載のインターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインターフェイス回路に関し、特に無線通信システムで用いられる高速ＡＤコンバータ等で使用される信号レベルを変換するインターフェイス回路に関する。
【背景技術】
【０００２】
ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）受信機等の無線通信システムでは、内部システムを高周波アナログ信号処理部と低周波ベースバンドデジタル信号処理部とに大きく分けることができる。高周波アナログ信号処理部では、信号処理を高速で行うために、例えば、エミッタ結合論理（ＥＣＬ：Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）レベルの小振幅信号を扱う。これに対して、低周波ベースバンドデジタル信号処理部では、大振幅のＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルの信号で信号処理を行う。つまり、１つのシステムの中に２つの信号レベルが存在するため、これらの異なるレベルの信号を扱うために、信号レベルを変換するインターフェイス回路が必要である。インターフェイス回路の後段にはＣＭＯＳトランジスタのゲートなどの容量性負荷が接続されるのが一般的である。高速信号処理を行うためには、インターフェイス回路は、この容量性負荷を即座に充電する電流出力能力が要求される。
【０００３】
このような要求を満たすために、インターフェイス回路では、ＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスが多く用いられている。ＢｉＣＭＯＳプロセスを用いたインターフェイス回路が特許文献１に開示されている。しかし、近年、ＧＰＳ受信機等は小型化、低価格化、高感度化と低消費電力化が要求されている。小型化のため、インターフェイス回路は高周波アナログ信号を処理する高周波ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に取り込まれる。低価格化と高感度化を実現するため、高周波ＩＣの製造プロセスとしては、バイポーラプロセスが選択される。そのため、バイポーラプロセスで低消費電力のインターフェイス回路を構成することが課題になる。
【０００４】
バイポーラプロセスにおいて、従来の一般的なインターフェイス回路の回路構成図を図１１に示す。図１１に示すインターフェイス回路１１００によれば、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換することが可能である。しかしながら、従来のインターフェイス回路は、容量性負荷を充電するための電流を、入力段に供給する電流で設定しなければない。このため入力段に供給する電流は大きな電流量としなければならないため、回路全体の消費電流を増加させていた。また、従来のインターフェイス回路は電源電位ＶＣＣと接地電位ＧＮＤの間にＰＮＰトランジスタとＮＰＮトランジスタを接続し、２つのトランジスタの間のノードから信号を出力する。出力信号は略電源電位ＶＣＣから略接地電位ＧＮＤまでの振幅を持つ信号である。
図８にインターフェイス回路１１００のＰＮＰトランジスタＱ１１１４のベース電圧波形、Ｑ１１１４のコレクタ電流波形、回路全体の電流波形、出力ＯＵＴの電圧波形のグラフを示す。図８より、従来のインターフェイス回路１１００では出力信号の立ち下がりの時に、ＰＮＰトランジスタＱ１１１４のコレクタ電流に貫通電流が流れているのが分かる。この貫通電流は、ＰＮＰトランジスタＱ１１１４が飽和状態から完全な遮断状態に切り替わる前に、ＮＰＮトランジスタＱ１１１８が遮断状態から飽和状態に切り替わることで流れるものである。ＰＮＰトランジスタＱ１１１４はベース電圧の状態により飽和状態と遮断状態が切り替わる。ＰＮＰトランジスタＱ１１１４のベース電圧はＰＮＰトランジスタＱ１１１３に流れる電流によって決まる。しかし、ＰＮＰトランジスタＱ１１１４が飽和状態から遮断状態に切り替わる時、ＰＮＰトランジスタＱ１１１３に流れる電流は所定の電流量からゼロになる。つまり、ＰＮＰトランジスタＱ１１１３に電流が流れないために、ＰＮＰトランジスタＱ１１１４のベース電圧が不定となる。このことから、ＰＮＰトランジスタＱ１１１４は飽和状態から遮断状態に即座に切り替わることができない。そのため、従来のインターフェイス回路１１００では、ＰＮＰトランジスタＱ１１１４が飽和状態から遮断状態への切り替わりの時に貫通電流が流れてしまう問題があった。また、これにより、信号レベル変換速度の向上が困難になる問題があった。
【特許文献１】特開平６−２０４８４４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のインターフェイス回路では、高速な信号レベル変換を、高感度で低消費電力な回路で行うことは困難であった。
【課題を解決するための手段】
【０００６】
本発明にかかるインターフェイス回路は、第１及び第２の入力端子と、第１の出力トランジスタＱ１２１と、第２の出力トランジスタＱ１２２と、第１及び第２の入力端子に与えられた電圧に基づいて、第１の出力トランジスタＱ１２１が飽和状態の時には第１の出力トランジスタの制御端子に所定の電流を発生させ、遮断状態の時には第１の出力トランジスタＱ１２１の制御端子に所定の電圧を与える第１の出力制御部１０７と、第１及び第２の入力端子に与えられた電圧に基づいて、第２の出力トランジスタＱ１２２が飽和状態の時には第２の出力トランジスタＱ１２２の制御端子に所定の電流を発生させ、遮断状態の時には第２の出力トランジスタＱ１２２の制御端子に所定の電圧を与える第２の出力制御部１０８とを有するものである。
【０００７】
本発明においては、出力トランジスタのベースを制御する出力制御部を設けることによって、出力トランジスタの飽和状態と遮断状態を滑らかに切り替える。また、出力制御部を設けることで、出力トランジスタの電流増幅率を効率的に使用することができる。つまり、回路の動作に必要な電流は、出力電流の電流増幅率分の１でよい。これにより、低消費電力でありながら、高感度で高速な信号レベル変換を実現することが可能である。
【発明の効果】
【０００８】
本発明によれば、低消費電力でありながら、高感度で高速な信号レベル変換が可能なインターフェイス回路を実現できる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
実施の形態１にかかるインターフェイス回路１００の回路図を図１に示す。実施の形態１にかかるインターフェイス回路１００は入力端子ＩＮＮ、ＩＮＰ、出力端子ＯＵＴ、電流源１０１、入力段１０２、制御部１０３、出力段１０４を有している。
【００１０】
入力段１０２は、第１及び第２の入力端子を有しており、第１の入力端子には入力端子ＩＮＮが接続され、第２の入力端子には入力端子ＩＮＰが接続されている。入力段１０２と接地電位ＧＮＤとの間には電流源１０１が接続されている。また、入力段１０２は第１及び第２の出力端子を有している。制御部１０３は、第１及び第２の入力端子と第１及び第２の出力端子を有している。制御部１０３の第１及び第２の入力端子は、入力段１０２の第１及び第２の出力端子とそれぞれ接続されている。出力段１０４は、第１及び第２の入力端子と出力端子を有している。出力段１０４の第１及び第２の入力端子は、それぞれ制御部１０３の第１及び第２の出力端子とそれぞれ接続されている。また、出力段１０４の出力端子はインターフェイス回路１００の出力端子ＯＵＴと接続されている。
【００１１】
インターフェイス回路１００は入力端子ＩＮＰ、ＩＮＮより入力される信号に基づいて入力段１０２が第１及び第２の出力端子より電流を出力する。この電流に基づいて制御部は出力段を制御する制御信号を生成する。出力段は、この制御信号に基づいて出力信号を出力する。
【００１２】
制御部１０３の接続について説明する。制御部１０３は、第１の電圧生成部１０５、第２の電圧生成部１０６、第１の出力制御部１０７、第２の出力制御部１０８を有している。
【００１３】
第１の電圧生成部１０５は入力端子と出力端子を有しており、入力端子は入力段１０２の第１の出力端子と接続されている。第１の電圧生成部１０５の出力端子は、出力制御部１０７、１０８の第１の入力端子にそれぞれ接続されている。
【００１４】
また、第２の電圧生成部１０６は入力端子と出力端子を有しており、入力端子は入力段１０２の第２の出力端子と接続されている。第２の電圧生成部１０６の出力端子は、第１及び第２の出力制御部１０７、１０８の第２の入力端子にそれぞれ接続されている。
【００１５】
出力段１０４は第１及び第２の入力端子と出力端子を有している。出力段１０４の第１の入力端子は、第１の出力制御部１０７の出力端子に接続されており、出力段１０４の第２の入力端子は、第２の出力制御部１０８の出力端子に接続されている。出力段１０４の出力がインターフェイス回路１００の出力となっており、出力端子ＯＵＴが接続される。
【００１６】
次に、各ブロックの内部要素の接続を説明する。
【００１７】
入力段１０２は第１、第２のトランジスタ（例えば、ＮＰＮトランジスタＱ１１１、Ｑ１１２）を有している。ＮＰＮトランジスタＱ１１１のエミッタとＮＰＮトランジスタＱ１１２のエミッタはノードＶ１１で接続されている。ノードＶ１１と第１の電源電位（例えば、接地電位ＧＮＤ）の間には、インターフェイス回路１００を動作させるための電流源１０１が接続される。電流源１０１は、電流Ｉ１０１を供給している。ＮＰＮトランジスタＱ１１１のベースが第１の入力端子となっており、入力端子ＩＮＮが接続されている。ＮＰＮトランジスタＱ１１１のコレクタが入力段１０２の第１の出力端子となっており、入力ＩＮＮに基づいた電流Ｉ１０２を出力する。また、ＮＰＮトランジスタＱ１１２のベースが第２の入力端子になっており、入力端子ＩＮＰが接続されている。ＮＰＮトランジスタＱ１１２のコレクタが入力段１０２の第２の出力端子となっており、入力ＩＮＰに基づいた電流Ｉ１０５を出力する。
【００１８】
第１の電圧生成部１０５は第３のトランジスタ（例えば、ＰＮＰトランジスタＱ１１３）を有している。ＰＮＰトランジスタＱ１１３はベースとコレクタが接続されており、このコレクタは入力段１０２の第１の出力端子と接続されている。ＰＮＰトランジスタＱ１１３のエミッタは第２の電源電位（例えば、電源電位ＶＣＣ）に接続されている。第１の電圧生成部１０５は、ＰＮＰトランジスタＱ１１３のコレクタが入力端子になっており、ベースが出力端子になっている。第１の電圧生成部１０５は入力段１０２の第１の出力端子より入力される電流Ｉ１０２に基づいて電源電位ＶＣＣからＰＮＰトランジスタＱ１１３の閾値電圧を引いた電圧をベースより出力する。
【００１９】
第２の電圧生成部１０６はＰＮＰトランジスタＱ１１６、Ｑ１１７、第４のトランジスタ（例えば、ＮＰＮトランジスタＱ１１８）を有している。ＰＮＰトランジスタＱ１１６は、ベースとコレクタが接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１１６のコレクタは第２の電圧生成部１０６の入力端子になっており、入力段１０２の第２の出力端子と接続されている。ＰＮＰトランジスタＱ１１７のベースはＰＮＰトランジスタＱ１１６のベースと接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１１８のコレクタはＮＰＮトランジスタＱ１１８のコレクタと接続されている。つまりＰＮＰトランジスタＱ１１６とＱ１１７はカレントミラーとなっている。ＮＰＮトランジスタＱ１１８のベースはコレクタと接続されおり、エミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ１１８のベースは第２の電圧生成部１０６の出力になっている。第２の電圧生成部１０６は入力段１０２の第２の出力端子より入力される電流Ｉ１０５をＰＮＰトランジスタＱ１１６、Ｑ１１７のカレントミラーで折り返した電流Ｉ１０６に基づいて発生するＮＰＮトランジスタＱ１１８の閾値電圧を出力端子より出力する。
【００２０】
第１の出力制御部１０７は電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続された第５のトランジスタ（例えば、ＰＮＰトランジスタＱ１１５）と第６のトランジスタ（例えば、ＮＰＮトランジスタＱ１２０）とを有している。ＰＮＰトランジスタＱ１１５のエミッタは電源電位ＶＣＣに接続されている。第１の出力制御部１０７の第１の入力端子はＰＮＰトランジスタＱ１１５のベースであり、このベースは第１の電圧設定部１０３の出力端子に接続されている。ＰＮＰトランジスタＱ１１５のエミッタ−ベース間の電圧値は第１の電圧生成部１０５のＰＮＰトランジスタＱ１１３のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ１１５のコレクタからは電流Ｉ１０２と実質的に同じ電流Ｉ１０４が流れる。また、ＰＮＰトランジスタＱ１２０のエミッタは接地電位ＧＮＤに接続されている。第１の出力制御部１０７の第２の入力端子はＮＰＮトランジスタＱ１２０のベースであり、このベースは第２の電圧設定部１０４の出力端子に接続されている。ＰＮＰトランジスタＱ１２０のエミッタ−ベース間の電圧値は第２の電圧生成部１０６のＮＰＮトランジスタＱ１１８のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ１２０のコレクタからは電流Ｉ１０６と実質的に同じ電流Ｉ１０８が流れる。第１の出力制御部１０７はＰＮＰトランジスタＱ１１５のコレクタとＮＰＮトランジスタＱ１２０のコレクタとが接続されており、その接点（ノードＶ１３）より電流Ｉ１０４から電流Ｉ１０８を引いた電流を出力する。
【００２１】
第２の出力制御部１０８は電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続された第７のトランジスタ（例えば、ＰＮＰトランジスタＱ１１４）と第８のトランジスタ（例えば、ＮＰＮトランジスタＱ１１９）とを有している。ＰＮＰトランジスタＱ１１４のエミッタは電源電位ＶＣＣに接続されている。第２の出力制御部１０８の第１の入力端子はＰＮＰトランジスタＱ１１４のベースであり、このベースは第１の電圧設定部１０３の出力端子に接続されている。ＰＮＰトランジスタＱ１１４のエミッタ−ベース間の電圧値は第１の電圧生成部１０５のＰＮＰトランジスタＱ１１３のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ１１５のコレクタからは電流Ｉ１０２と実質的に同じ電流Ｉ１０３が流れる。また、ＰＮＰトランジスタＱ１１９のエミッタは接地電位ＧＮＤに接続されている。第２の出力制御部１０８の第２の入力端子はＮＰＮトランジスタＱ１１９のベースであり、このベースは第２の電圧設定部１０４の出力端子に接続されている。ＰＮＰトランジスタＱ１１９のエミッタ−ベース間の電圧値は第２の電圧生成部１０６のＮＰＮトランジスタＱ１１８のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ１１９のコレクタからは電流Ｉ１０６と実質的に同じ電流Ｉ１０７が流れる。第２の出力制御部１０８はＰＮＰトランジスタＱ１１４のコレクタとＮＰＮトランジスタＱ１１９のコレクタとが接続されており、その接点（ノードＶ１２）より電流Ｉ１０３から電流Ｉ１０７を引いた電流を出力する。
【００２２】
出力段１０４は電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続された第１の出力トランジスタ（例えば、ＰＮＰトランジスタＱ１２１）と第２の出力トランジスタ（例えば、ＮＰＮトランジスタＱ１２２）とを有している。ＰＮＰトランジスタＱ１２１のエミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１２１のベースは出力段の第１の入力端子となっており、第１の出力制御部１０７の出力端子に接続されている。ＰＮＰトランジスタＱ１２１のベースは出力段の第１の入力端子となっており、第１の出力制御部１０７の出力端子に接続されている。ＮＰＮトランジスタＱ１２２のエミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ１２２のベースは出力段の第２の入力端子となっており、第２の出力制御部１０８の出力端子に接続されている。ＰＮＰトランジスタＱ１２２のベースは出力段の第２の入力端子となっており、第２の出力制御部１０８の出力端子に接続されている。ＰＮＰトランジスタＱ１２１のコレクタとＮＰＮトランジスタＱ１２２のコレクタとが接続されており、その接点がインターフェイス回路１００の出力となっており、出力端子ＯＵＴが接続される。
【００２３】
実施の形態１にかかるインターフェイス回路１００の動作について、詳細に説明する。このインターフェイス回路１００は、例えば、所定の電圧に対して＋０．４Ｖから−０．４Ｖまでの振幅を持ち、２つの信号が互いに逆位相で動作する差動信号のＥＣＬレベル信号を、電源電位ＶＣＣから接地電位ＧＮＤまでの振幅を持つ矩形波信号のＣＭＯＳレベル信号に変換する回路である。
【００２４】
実施の形態１のインターフェイス回路１００の入力信号ＩＮＰ信号及び出力信号の波形を図２に示す。実施の形態１のインターフェイス回路１００の動作を図２を参照しながら説明する。ここで、入力信号ＩＮＮは入力信号ＩＮＰを反転させた信号が入力されているものとする。
【００２５】
ここで、使用されるＮＰＮトランジスタはベース、コレクタ、エミッタ端子を有しており、ベースに流入する電流の（Ｎｈｆｅ−１）倍の電流をコレクタ−エミッタ間に流す。Ｎｈｆｅは素子が持っている所定の係数であり、ＮＰＮトランジスタの電流増幅率である。また、使用されるＰＮＰトランジスタはベース、コレクタ、エミッタ端子を有しており、ベースから流出する電流の（Ｐｈｆｅ−１）倍の電流をコレクタ−エミッタ間に流す。Ｐｈｆｅは素子が持っている所定の係数であり、ＰＮＰトランジスタの電流増幅率である。以上の説明を考慮して以下で詳細にインターフェイス回路１００の動作を説明する。
【００２６】
タイミングｔ１では、入力信号ＩＮＮがＥＣＬ−Ｌｏｗレベル（例えば、１．６Ｖ）で入力端子ＩＮＮに入力されている。また、入力信号ＩＮＰはＥＣＬ−Ｈｉｇｈレベル（例えば、２．４Ｖ）で入力端子ＩＮＰに入力されている。この時、ＮＰＮトランジスタＱ１１１は電流を流さない遮断状態であり、ＮＰＮトランジスタＱ１１２は電流を流す飽和状態である。ＮＰＮトランジスタＱ１１１が遮断状態であるために電流源１０１の電流Ｉ１０１の大半はＮＰＮトランジスタＱ１１２側から流れることになる。よって、ＮＰＮトランジスタＱ１１２とＰＮＰトランジスタＱ１１６に流れる電流Ｉ１０５は、電流Ｉ１０１と同じ値になる。前述の説明より、この電流Ｉ１０５と実質的に同じ電流が電流Ｉ１０６、Ｉ１０７、Ｉ１０８に流れる。
【００２７】
この時、遮断状態のＰＮＰトランジスタＱ１１１に接続されるＰＮＰトランジスタＱ１１３に流れる電流Ｉ１０２は実質的にゼロである。前述の説明より、この電流Ｉ１０２と実質的に同じ電流が電流Ｉ１０３、Ｉ１０４にも流れる。つまり、電流Ｉ１０３、Ｉ１０４は実質的にゼロである。
【００２８】
また、ＰＮＰトランジスタＱ１１４とＮＰＮトランジスタＱ１１９とは接続されている。電流Ｉ１０８は実質的にゼロであるため、ノードＶ１２に接続されるＮＰＮトランジスタＱ１２２のベースに電流は供給されない。この時、ＮＰＮトランジスタＱ１１９は飽和状態であるため、コレクタ−エミッタ間コレクタの電圧は降下して、コレクタの電圧は接地電位ＧＮＤに近い値となる。つまり、ノードＶ１２の電圧が接地電位ＧＮＤに近くなる。このことから、ＮＰＮトランジスタＱ１２２のベースとエミッタの間の電圧差はほぼゼロとなるため、ＮＰＮトランジスタＱ１２２は遮断状態となる。
【００２９】
また、ＰＮＰトランジスタＱ１１５とＮＰＮトランジスタＱ１２０とは接続されている。電流Ｉ１０４は実質的にゼロであるため、電流Ｉ１０８に相当する電流をノードＶ１３に接続されるＮＰＮトランジスタＱ１２１のベースから供給する。この時、ＰＮＰトランジスタＱ１２１には電流Ｉ１０８の（Ｐｈｆｅ−１）倍の電流が流れる。つまり、ＰＮＰトランジスタＱ１２１は飽和状態となり、そのコレクタの電圧は略電源電位まで上昇する。これにより、出力ＯＵＴはＣＭＯＳ−Ｈｉｇｈレベル（例えば、電源電位ＶＣＣ）となる。
【００３０】
タイミングｔ２では、入力信号ＩＮＮがＥＣＬ−Ｈｉｇｈレベル（例えば、２．４Ｖ）で入力端子ＩＮＮに入力されている。また、入力信号ＩＮＰはＥＣＬ−Ｌｏｗレベル（例えば、１．６Ｖ）で入力端子ＩＮＰに入力されている。この時、ＮＰＮトランジスタＱ１１１は電流を流す飽和状態であり、ＮＰＮトランジスタＱ１１２は電流を流さない遮断状態である。ＮＰＮトランジスタＱ１１１が遮断状態であるために電流源１０１の電流Ｉ１０１はすべてＮＰＮトランジスタＱ１１１側から流れることになる。よって、ＮＰＮトランジスタＱ１１１とＰＮＰトランジスタＱ１１３に流れる電流Ｉ１０２は、電流Ｉ１０１と同じ値になる。前述の説明より、この電流Ｉ１０５と実質的に同じ電流が電流Ｉ１０３、Ｉ１０４に流れる。
【００３１】
この時、遮断状態のＰＮＰトランジスタＱ１１２に接続されるＰＮＰトランジスタＱ１１６に流れる電流Ｉ１０５は実質的にゼロである。前述の説明より、この電流Ｉ１０５と実質的に同じ電流が電流Ｉ１０６、Ｉ１０７、Ｉ１０８にも流れる。つまり、電流Ｉ１０６、Ｉ１０７、Ｉ１０８は実質的にゼロである。
【００３２】
ＰＮＰトランジスタＱ１１４とＮＰＮトランジスタＱ１１９とは接続されている。電流Ｉ１０７は実質的にゼロであるため、電流Ｉ１０３に相当する電流がノードＶ１２に接続されるＮＰＮトランジスタＱ１２２のベースに供給される。この時、ＮＰＮトランジスタＱ１２２のベースの電圧は上昇して、ＮＰＮトランジスタＱ１２２の閾値電圧となる。つまり、ノードＶ１２の電圧がＮＰＮトランジスタＱ１２２の閾値電圧となる。このことから、ＮＰＮトランジスタＱ１２２のベースとエミッタの間の電圧差はＮＰＮトランジスタＱ１２２の閾値電圧となるため、ＮＰＮトランジスタＱ１２２は飽和状態となり、電流Ｉ１０３の（Ｎｈｆｅ−１）倍の電流を流す。
【００３３】
また、ＰＮＰトランジスタＱ１１５とＮＰＮトランジスタＱ１２０とは接続されている。電流Ｉ１０８は実質的にゼロであるため、ノードＶ１３に接続されるＰＮＰトランジスタＱ１２１のベースから電流は流出しない。この時、ＮＰＮトランジスタＱ１１５は飽和状態であるため、コレクタ−エミッタ間コレクタの電圧は上昇して、コレクタの電圧は電源電位ＶＣＣに近い値となる。つまり、ノードＶ１３の電圧が電源電位ＶＣＣに近くなる。このことから、ＰＮＰトランジスタＱ１２１のベースとエミッタの間の電圧差はほぼゼロとなるため、ＰＮＰトランジスタＱ１２１は遮断状態となる。これにより、出力ＯＵＴはＣＭＯＳ−Ｌｏｗレベル（例えば、接地電位ＧＮＤ）となる。
【００３４】
タイミングｔ１からｔ２までの間でＥＣＬレベル信号のレベルが反転するタイミングがある。この時、出力段の２つのトランジスタＱ１２１、１２２のベースに供給される電流は、流入状態から流出状態まで滑らかに切り替わる。つまり、トランジスタＱ１２１、Ｑ１２２のベースの電圧は不定電圧になることなく、トランジスタは飽和状態と遮断状態が滑らかに切り替わる。よって、ＥＣＬレベル信号の切り替わり時に貫通電流は流れず、信号切り替わりの遅延も発生しない。
【００３５】
上述の説明により、実施の形態１にかかるインターフェイス回路１００はＥＣＬレベル信号をＣＭＯＳレベル信号へ高速に変換する。実施の形態１にかかるインターフェイス回路１００は出力段１０４のＰＮＰトランジスタとＮＰＮトランジスタをそれぞれ第１の出力制御部１０７と第２の出力制御部１０８からの電流の流入又は流出によって制御する。これにより、出力段の２つのトランジスタのベースは電圧不定状態にならないため、信号の切り替わり時に２つのトランジスタが共に飽和状態になることがない。よって、出力段１０４に貫通電流が流れることなく、高速な信号の切り替わりが可能である。
【００３６】
インターフェイス回路１００に対して２０ＭＨｚのＥＣＬレベル信号を入力した時のＰＮＰトランジスタＱ１２１のベース電圧波形、Ｑ１２１のコレクタ電流波形、回路全体の電流波形、出力ＯＵＴの電圧波形のグラフを図３に示す。この図３によっても、Ｑ１２１のベース電圧が滑らかに切り替わり、出力信号の立ち上がり時のみＱ１２１のコレクタ電流が流れているのがわかる。回路全体の電流波形も出力信号の立ち上がり時にのみ大きくなり、その他の時に流れる回路電流はわずかであることが分かる。
【００３７】
入力段１０２に供給する電流源の電流Ｉ１０１の設定値は、インターフェイス回路の後段に接続される容量負荷を充電する電流の１／（Ｐｈｆｅ−１）でよい。ＮＰＮトランジスタとＰＮＰトランジスタでは一般的にＰＮＰトランジスタの電流増幅率の方が小さい。つまり、ＰＮＰトランジスタのベースから流出する電流を第１の出力制御部１０７が生成できれば、出力段は、出力に接続される容量性負荷を十分に充電できる電流供給能力を得られる。電流源１０１の電流Ｉ１０１を削減することにより、インターフェイス回路１００の全体で消費される電流値を少なくできる。これにより、回路を低消費電力で動作させつつ、高速な信号の切り替わり対応できるインターフェイス回路が実現可能である。
【００３８】
実施の形態２
実施の形態２にかかるインターフェイス回路４００の回路図を図４に示す。実施の形態２のインターフェイス回路４００は実施の形態１のインターフェイス回路１００と実質的に同じ構成となっている。実施の形態１にかかるインターフェイス回路１００は第１の電源電位と第２の電源電位との間で回路が形成されていたのに対し、実施の形態２では第１の電源電位と第２の電源電位又は第３の電源電位との間で回路が形成されている点で異なる。実施の形態１と実質的に同じ要素については、同じ符号を付し説明を省略する。
【００３９】
実施の形態２にかかるインターフェイス回路４００は出力段１０４に接続される電源が、他のブロックと異なる。つまり、他のブロックは実施の形態１と同様に第２の電源電位（例えば、電源電位ＶＣＣ）が与えられる。これに対し出力段１０４には、電源電位ＶＣＣとは異なる第３の電源電位が与えられる。この第３の電源電位は、例えば、インターフェイス回路の後段に接続される装置の電源電位であり、出力信号のＨｉｇｈレベル以上の電圧であれば任意に設定できる。第３の電源電位を実施の形態２では出力電源電位ＶＣＣＯＵＴと称す。出力電源電位ＶＣＣＯＵＴは、例えば、ＣＭＯＳレベル信号のＨｉｇｈレベルの電圧（ＣＭＯＳ−ＶＣＣ）である。
【００４０】
実施の形態２のインターフェイス回路４００の動作は実施の形態１の動作と実質的に同じであるため詳細な説明を省略する。
【００４１】
実施の形態２にかかるインターフェイス回路４００は出力段１０４のみ、他のブロックとは異なる電位で動作している。これにより、インターフェイス回路が出力すべき電圧レベルが、インターフェイス回路が動作する電源電位ＶＣＣと異なる場合であっても、正しく信号レベルを変換して、正しい出力信号を得ることが可能である。つまり、実施の形態２のインターフェイス回路４００によれば、出力段の第１の電位を出力の信号レベルと実質的に同じに設定することで、出力信号レベルの設定範囲の広いインターフェイス回路を実現することが可能である。例えば、インターフェイス回路の後段に１．８Ｖの電源電位ＶＣＣで動作する回路ブロックが接続された場合、インターフェイス回路は３Ｖの電源電位ＶＣＣで動作させ、出力電源電位ＶＣＣＯＵＴを１．８Ｖにすることで、後段の回路ブロックへ適切な信号を伝達できる。
【００４２】
実施の形態３
実施の形態３にかかるインターフェイス回路５００の回路図を図５に示す。実施の形態３のインターフェイス回路５００は実施の形態２にかかるインターフェイス回路４００と実質的に同じ構成となっている。実施の形態２にかかるインターフェイス回路４００の第１の出力制御部１０７はエミッタ面積が１倍のトランジスタを有しているのに対し、実施の形態３のインターフェイス回路５００はエミッタ面積がＭ倍のトランジスタを有している点で異なる。実施の形態１と実質的に同じ要素については、同じ符号を付し説明を省略する。
【００４３】
実施の形態３にかかるインターフェイス回路５００の第１の出力制御部５０１はエミッタ面積がＭ倍の第５のトランジスタ（例えば、ＰＮＰトランジスタＱ５１１）及び第６のトランジスタ（例えば、ＮＰＮトランジスタＱ５１２）を有している。これにより、ＰＮＰトランジスタＱ５１１に流れる電流Ｉ５１１は、第１の電圧生成部１０５に流れる電流Ｉ１０２のＭ倍の電流となる。つまり、Ｉ５１１＝Ｍ×Ｉ１０２となる。また、ＮＰＮトランジスタＱ５１２に流れる電流Ｉ５１２は、第２の電圧生成部１０６に流れる電流Ｉ１０６のＭ倍の電流となる。つまり、Ｉ５１２＝Ｍ×Ｉ１０６となる。
【００４４】
一般的にＰＮＰトランジスタの電流増幅率は、ＮＰＮトランジスタの電流増幅率よりも小さい。つまり、ＰＮＰトランジスタがＮＰＮトランジスタと同じ出力電流を得ようとした場合、ＰＮＰトランジスタのベースから流出する電流は、ＮＰＮトランジスタのベースに流入する電流よりも大きなものでなければならない。例えば、ＰＮＰトランジスタの電流増幅率が、ＮＰＮトランジスタの電流増幅率の１／３であり、両方のトランジスタから同じ電流を得ようとした場合、ＰＮＰトランジスタのベースに流入する電流は、ＮＰＮトランジスタのベースに流入する電流の３倍の電流でなければならない。
【００４５】
実施の形態３にかかるインターフェイス回路５００によれば、第１の出力制御部５０１の出力電流を、第２の出力制御部１０８の出力電流のＭ倍の値にすることが可能である。これにより、出力段１０４のＰＮＰトランジスタＱ１２１の出力電流を、ＮＰＮトランジスタＱ１２２の出力電流に近づけることが可能である。つまり、出力段１０４の２つのトランジスタの出力電流の大きさを近づけることで、出力信号の立ち上がりと立ち下がりの時間を近づけることができる。つまり、インターフェイス回路５００の出力信号をより誤りの少ない信号とすることが可能である。
【００４６】
また、出力段１０４のＰＮＰトランジスタＱ１２１の出力電流が大きくなり、出力信号の立ち上がりが速くなることによって、より速い入力信号を変換することも可能になる。
【００４７】
実施の形態４
実施の形態４のインターフェイス回路６００の回路図を図６に示す。実施の形態４のインターフェイス回路６００は入力端子ＩＮＮ、ＩＮＰ、出力端子ＯＵＴ、電流源６０１、入力段６０３、制御部６０４、出力段６０５を有している。
【００４８】
入力段６０３は、第１及び第２の入力端子を有しており、第１の入力端子には入力端子ＩＮＰが接続され、第２の入力端子には入力端子ＩＮＮが接続されている。入力段６０３と接地電位ＧＮＤとの間には電流源６０１が接続されている。また、入力段６０３は第１及び第２の出力端子を有している。制御部６０４は、第１及び第２の入力端子と第１及び第２の出力端子を有している。制御部６０４の第１及び第２の入力端子は、入力段６０３の第１及び第２の出力端子とそれぞれ接続されている。出力段６０５は、第１及び第２の入力端子と出力端子を有している。出力段６０５の第１及び第２の入力端子は、それぞれ制御部６０４の第１及び第２の出力端子とそれぞれ接続されている。また、出力段６０５の出力端子はインターフェイス回路６００の出力端子ＯＵＴと接続されている。
【００４９】
インターフェイス回路６００は入力端子ＩＮＰ、ＩＮＮより入力される信号に基づいて入力段６０３が第１及び第２の出力端子より電流を出力する。この電流に基づいて制御部は出力段を制御する制御信号を生成する。出力段は、この制御信号に基づいて出力信号を出力する。
【００５０】
制御部６０４の接続について説明する。制御部６０４は、第１の電圧生成部６０６、第２の電圧生成部６０７、第１の出力制御部６０８、第２の出力制御部６０９を有している。
【００５１】
第１の電圧生成部６０６は入力端子と第１及び第２の出力端子を有しており、入力端子は入力段６０３の第１の出力端子と接続されている。第２の電圧生成部６０７は入力端子と第１及び第２の出力端子を有しており、入力端子は入力段６０３の第２の出力端子と接続されている。
【００５２】
第１の出力制御部６０８は第１及び第２の入力端子と出力端子を有している。第１の入力端子は第１の電圧生成部の第１の出力端子と接続されている。また、第２の入力端子は第２の電圧生成部の第２の出力端子と接続されている。第２の出力制御部６０９は第１及び第２の入力端子と出力端子を有している。第１の入力端子は第２の電圧生成部の第１の出力端子と接続されている。また、第２の入力端子は第１の電圧生成部の第２の出力端子と接続されている。
【００５３】
出力段６０８は第１及び第２の入力端子と出力端子を有している。出力段６０８の第１の入力端子は第１の出力制御部の出力端子と接続されている。出力段６０８の第２の入力端子は第２の出力制御部の出力端子と接続されている。出力段６０８の出力端子はインターフェイス回路６００の出力であり、出力端子ＯＵＴと接続されている。
【００５４】
次に、各ブロックの内部要素の接続を説明する。入力段６０３はＮＰＮトランジスタＱ６１１、Ｑ６１２を有している。ＮＰＮトランジスタＱ６１１のエミッタとＮＰＮトランジスタＱ６１２のエミッタはノードＶ６１で接続されている。ノードＶ６１と第１の電源電位（例えば、接地電位ＧＮＤ）の間には、インターフェイス回路６００を動作させるための電流源６０１が接続され、電流Ｉ６０１を供給している。ＮＰＮトランジスタＱ６１１のベースが第１の入力端子となっており、入力端子ＩＮＰが接続されている。ＮＰＮトランジスタＱ６１１のコレクタが入力段６０３の第１の出力端子となっており、入力ＩＮＰに基づいた電流Ｉ６０２を出力する。また、ＮＰＮトランジスタＱ６１２のベースが第２の入力端子になっており、入力端子ＩＮＮが接続されている。ＮＰＮトランジスタＱ６１２のコレクタが入力段６０３の第２の出力端子となっており、入力ＩＮＮに基づいた電流Ｉ６０６を出力する。
【００５５】
第１の電圧生成部６０６はＰＮＰトランジスタＱ６１３、Ｑ６１４、ＮＰＮトランジスタＱ６２０を有している。ＰＮＰトランジスタＱ６１３は、ベースとコレクタが接続されており、エミッタは第２の電源電位（例えば、電源電位ＶＣＣ）に接続されている。ＰＮＰトランジスタＱ６１３のコレクタは第１の電圧生成部６０６の入力端子になっており、入力段６０３の第１の出力端子と接続されている。また、ＰＮＰトランジスタＱ６１３のベースは、入力される電流Ｉ６０２に基づいて、電源電位ＶＣＣからＰＮＰトランジスタＱ６１３の閾値電圧を引いた電圧を出力する。つまり、ＰＮＰトランジスタＱ６１３のベースは第１の電圧生成部６０６の第１の出力端子となっている。ＰＮＰトランジスタＱ６１４のベースはＰＮＰトランジスタＱ６１３のベースと接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ６１４のコレクタはＮＰＮトランジスタＱ６２０のコレクタと接続されている。つまり、ＰＮＰトランジスタＱ６１３とＱ６１４はカレントミラーとなっている。ＮＰＮトランジスタＱ６２０のベースはコレクタと接続されおり、エミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ６２０のベースは第１の電圧生成部６０６の第２の出力端子になっている。第１の電圧生成部６０６は入力段６０３の第１の出力端子より入力される電流Ｉ６０２をＰＮＰトランジスタＱ６１３、Ｑ６１４のカレントミラーで折り返した電流Ｉ６０３に基づいて発生するＮＰＮトランジスタＱ６２０の閾値電圧を出力する。
【００５６】
第２の電圧生成部６０７はＰＮＰトランジスタＱ６１７、Ｑ６１８、ＮＰＮトランジスタＱ６２１を有している。ＰＮＰトランジスタＱ６１７は、ベースとコレクタが接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ６１７のコレクタは第２の電圧生成部６０７の入力端子になっており、入力段６０３の第２の出力端子と接続されている。また、ＰＮＰトランジスタＱ６１７のベースは、入力される電流Ｉ６０６に基づいて、電源電位ＶＣＣからＰＮＰトランジスタＱ６１３の閾値電圧を引いた電圧を出力する。つまり、ＰＮＰトランジスタＱ６１７のベースは第１の電圧生成部６０５の第１の出力端子となっている。ＰＮＰトランジスタＱ６１８のベースはＰＮＰトランジスタＱ６１７のベースと接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ６１８のコレクタはＮＰＮトランジスタＱ６２１のコレクタと接続されている。つまり、ＰＮＰトランジスタＱ６１７とＱ６１８はカレントミラーとなっている。ＮＰＮトランジスタＱ６２１のベースはコレクタと接続されおり、エミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ６２０のベースは第２の電圧生成部６０７の第２の出力端子になっている。第２の電圧生成部６０７の第２の出力端子は、入力段６０３の第２の出力端子より入力される電流Ｉ６０２をＰＮＰトランジスタＱ６１３、Ｑ６１４のカレントミラーで折り返した電流Ｉ６０６に基づいて発生するＮＰＮトランジスタＱ６２１の閾値電圧を出力する。
【００５７】
第１の出力制御部６０８はＰＮＰトランジスタＱ６１５、第９のトランジスタ（例えば、ＰＮＰトランジスタＱ６１６）、ＮＰＮトランジスタＱ６２２、電流源６０２を有している。ＰＮＰトランジスタＱ６１５のエミッタは電源電位ＶＣＣに接続されている。第１の出力制御部６０８の第１の入力端子はＰＮＰトランジスタＱ６１５のベースであり、このベースは第１の電圧生成部６０６の第１の出力端子に接続されている。ＰＮＰトランジスタＱ６１５のエミッタ−ベース間の電圧値は第１の電圧生成部６０６のＰＮＰトランジスタＱ６１３のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ６１５のコレクタからは電流Ｉ６０２と実質的に同じ電流Ｉ６０４が流れる。また、ＮＰＮトランジスタＱ６２２のエミッタは接地電位ＧＮＤに接続されている。第１の出力制御部６０８の第２の入力端子はＮＰＮトランジスタＱ６２２のベースであり、このベースは第２の電圧生成部６０７の第２の出力端子に接続されている。ＰＮＰトランジスタＱ６２２のエミッタ−ベース間の電圧値は第２の電圧生成部６０７のＮＰＮトランジスタＱ６２０のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ６２２のコレクタからは電流Ｉ６０７と実質的に同じ電流Ｉ６０８が流れる。ＰＮＰトランジスタＱ６１５のコレクタとＮＰＮトランジスタＱ６２２のコレクタとが接続されており、その接点にはＰＮＰトランジスタＱ６１６のベースが接続されている。ＰＮＰトランジスタＱ６１６のエミッタは第３の電源電位（例えば、出力電源電位ＶＣＣＯＵＴ）に接続されており、コレクタは電流源６０２を介して接地電位ＧＮＤに接続されている。第１の出力制御部６０８の出力端子はＰＮＰトランジスタＱ６１６のコレクタである。第１の出力制御部６０８は、第１の入力端子と第２の入力端子の入力に基づいて、出力端子から電流源６０２の電流Ｉ６１１とＰＮＰトランジスタＱ６１６の電流Ｉ６１０との差分を出力する。
【００５８】
第２の出力制御部６０９は電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続されたＰＮＰトランジスタＱ６１９とＮＰＮトランジスタＱ６２３とを有している。ＰＮＰトランジスタＱ６１９のエミッタは電源電位ＶＣＣに接続されている。第２の出力制御部６０９の第１の入力端子はＰＮＰトランジスタＱ６１９のベースであり、このベースは第２の電圧生成部６０７の第１の出力端子に接続されている。ＰＮＰトランジスタＱ６１９のエミッタ−ベース間の電圧値は第２の電圧生成部６０７のＰＮＰトランジスタＱ６１７のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ６１９のコレクタからは電流Ｉ６０６と実質的に同じ電流Ｉ６０９が流れる。また、ＮＰＮトランジスタＱ６２３のエミッタは接地電位ＧＮＤに接続されている。第２の出力制御部６０９の第２の入力端子はＮＰＮトランジスタＱ６２３のベースであり、このベースは第１の電圧生成部６０６の第２の出力端子に接続されている。ＮＰＮトランジスタＱ６２３のエミッタ−ベース間の電圧値は第２の電圧生成部６０７のＮＰＮトランジスタＱ６２０のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ６２３のコレクタからは電流Ｉ６０３と実質的に同じ電流Ｉ６０５が流れる。第２の出力制御部６０９はＰＮＰトランジスタＱ６１９のコレクタとＮＰＮトランジスタＱ６２３のコレクタとが接続されており、その接点より電流Ｉ６０９と電流Ｉ６０５の差分を電流として出力する。
【００５９】
出力段６０５は出力電源電位ＶＣＣＯＵＴと接地電位ＧＮＤとの間に直列に接続されたＰＮＰトランジスタＱ６２４とＮＰＮトランジスタＱ６２５とを有している。ＰＮＰトランジスタＱ６２４のエミッタは出力電源電位ＶＣＣＯＵＴに接続されている。ＰＮＰトランジスタＱ６２４のベースは出力段の第１の入力端子となっており、第１の出力制御部６０８の出力端子に接続されている。ＮＰＮトランジスタＱ６２５のエミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ６２５のベースは出力段の第２の入力端子となっており、第２の出力制御部６０９の出力端子に接続されている。ＰＮＰトランジスタＱ６２４のコレクタとＮＰＮトランジスタＱ６２５のコレクタとが接続されており、その接点がインターフェイス回路６００の出力となっており、出力端子ＯＵＴが接続される。
【００６０】
実施の形態４のインターフェイス回路６００の動作について説明する。まず、入力ＩＮＰが入力ＩＮＮよりも低いレベルの場合を説明する。この時、入力段６０３のＮＰＮトランジスタＱ６１１は遮断状態となり、ＮＰＮトランジスタＱ６１２は飽和状態となる。これにより、電流源６０１の電流Ｉ６０１に相当する電流が電流Ｉ６０６として流れる。この時、電流Ｉ６０２は実質的にゼロとなる。
【００６１】
前述の説明より、電流Ｉ６０６と実質的に同じ電流が電流Ｉ６０７、Ｉ６０８、Ｉ６０９に流れる。また、電流Ｉ６０３、Ｉ６０４、Ｉ６０５は、電流Ｉ６０２と実質的に同じゼロとなる。
【００６２】
このことより、第１の出力制御部６０８のＰＮＰトランジスタＱ６１６のベースから電流Ｉ６０８が流出する。この時、ＰＮＰトランジスタＱ６１６は飽和状態となり、電流源６０２の電流Ｉ６１１と実質的に同じ電流を流す。つまり、第１の出力制御部６０８の出力には電流は流れない。この時、ＰＮＰトランジスタＱ６１６が飽和状態であるため、第１の出力制御部６０８の出力の電圧は出力電源電位ＶＣＣＯＵＴまで上昇する。
【００６３】
この第１の出力制御部６０８の出力に基づいて、出力段６０８のＰＮＰトランジスタＱ６２４は遮断状態となる。
【００６４】
また、第２の出力制御部６０９の出力端子からは電流Ｉ６０９と電流Ｉ６０５の差分が出力される。つまり、電流Ｉ６０９が第２の出力制御部６０９の出力端子から出力される。
【００６５】
この第２の出力制御部６０９の出力に基づいて、出力段６０８のＮＰＮトランジスタＱ６２５は飽和状態となる。つまり、電流Ｉ６０９を増幅した電流を流し、出力電圧はＬｏｗレベル（例えば、接地電位ＧＮＤ）になる。
【００６６】
次に、入力ＩＮＰが入力ＩＮＮよりも高いレベルの場合を説明する。この時、入力段６０３のＮＰＮトランジスタＱ６１１は飽和状態となり、ＮＰＮトランジスタＱ６１２は遮断状態となる。これにより、電流源６０１の電流Ｉ６０１に相当する電流が電流Ｉ６０２として流れる。この時、電流Ｉ６０６は実質的にゼロとなる。
【００６７】
前述の説明より、電流Ｉ６０２と実質的に同じ電流が電流Ｉ６０３、Ｉ６０４、Ｉ６０５に流れる。また、電流Ｉ６０７、Ｉ６０８、Ｉ６０９は、電流Ｉ６０６と実質的に同じゼロとなる。
【００６８】
このことより、第１の出力制御部６０８のＰＮＰトランジスタＱ６１５が飽和状態であるため、ＰＮＰトランジスタＱ６１６のベースの電圧は電源電位ＶＣＣとなる。この時、ＰＮＰトランジスタＱ６１６は遮断状態となり、電流を流さない。つまり、第１の出力制御部６０８の出力は、電流Ｉ６１１を流入しようとする。
【００６９】
この第１の出力制御部６０８の出力に基づいて、出力段６０８のＰＮＰトランジスタＱ６２４のベースから電流Ｉ６１１が流出する。よって、ＰＮＰトランジスタＱ６２４は飽和状態となり、電流Ｉ６１１を増幅した電流を流す。この時、出力端子はＨｉｇｈレベル（例えば、出力電源電位ＶＣＣＯＵＴ）となる。
【００７０】
また、第２の出力制御部６０９のＮＰＮトランジスタＱ６２３は飽和状態であるため、出力端子の電圧はは接地電位ＧＮＤとなる。
【００７１】
この第２の出力制御部６０９の出力に基づいて、出力段６０８のＮＰＮトランジスタＱ６２５は遮断状態となる。
【００７２】
実施の形態４にかかるインターフェイス回路６００によれば、インターフェイス回路６００を動作させる電源電位ＶＣＣとは異なる出力電源電位ＶＣＣＯＵＴとすることで、実施の形態２と同様に信号レベル変換後のレベルを高い自由度で設定できる。
【００７３】
また、実施の形態４は、第１の出力制御部６０８に電流源６０２を有している。この電流源６０２の電流によって出力段６０８のＰＮＰトランジスタＱ６２４を動作させている。つまり、ＮＰＮトランジスタとＰＮＰトランジスタとで電流増幅率が異なる場合であっても、ＰＮＰトランジスタを動作させるベース電流を電流源６０２で自由に設定できる。これにより、出力段６０８のＮＰＮトランジスタとＰＮＰトランジスタの電流能力をそろえることが可能になる。つまり、出力信号の立ち上がり及び立ち下がりの時間をそろえることが可能になり、より精度の高い出力信号を得ることが可能である。
【００７４】
実施の形態４にかかるインターフェイス回路６００を動作させる電流源６０１の設定は、出力段のＮＰＮトランジスタを十分動作させることが可能なベース電流に基づいて設定することが可能である。つまり、実施の形態１と同様に、実施の形態４のインターフェイス回路６００においても回路の低消費電力化が可能である。
【００７５】
実施の形態５
実施の形態５にかかるインターフェイス回路７００を図７に示す。実施の形態２にかかるインターフェイス回路４００の第１の出力制御部にリーク防止素子（例えば、ダイオードＤ１）を追加した第１の出力制御部７０１を有している。ダイオードＤ１は、第５のトランジスタ（例えば、ＰＮＰトランジスタＱ１１５）のコレクタから第１の出力トランジスタ（例えば、ＰＮＰトランジスタＱ１２１）のベースに向かって順方向になるように接続されている。
【００７６】
本実施の形態では、ダイオードＤ１としてバーティカル型ＰＮＰトランジスタを使用する。バーティカル型ＰＮＰトランジスタの断面の概略図を図８に示す。図８に示すように、バーティカル型ＰＮＰトランジスタは、Ｐ型半導体で形成されるＳｉ基板の表面にＮ型半導体で形成された引き上げ領域を有している。引き上げ領域の表面には、Ｐ型半導体によってコレクタ領域が形成され、コレクタ領域の表面にはＮ型半導体よりも不純物濃度が高いＮ＋型半導体によってベース領域が形成されている。また、ベース領域の表面には、Ｐ型半導体よりも不純物濃度が高いＰ＋型半導体によってエミッタ領域が形成されている。エミッタ領域、ベース領域、コレクタ領域、引き上げ領域は、それぞれエミッタ端子Ｅ、ベース端子Ｂ、コレクタ端子Ｃ、引き上げ端子ＣＢが接続されている。
【００７７】
図８に示すバーティカル型ＰＮＰトランジスタをリーク防止素子として使用する場合、エミッタ端子ＥをＰＮＰトランジスタＱ１１５に接続し、ベース端子Ｂとコレクタ端子Ｃとを接続して、さらにコレクタ端子ＣをＰＮＰトランジスタＱ１２１に接続する。また、引き上げ端子ＣＢを出力電源電位ＶＣＣＯＵＴに接続する。これによって、ダイオードＤ１に逆方向の電圧が印加された場合であっても、Ｓｉ基板と引き上げ領域には逆方向の電圧が印加されることになるため、Ｓｉ基板に電流が流れることがない。
【００７８】
実施の形態２にかかるインターフェイス回路４００では、動作電源電位として、電源電位ＶＣＣと出力電源電位ＶＣＣＯＵＴを有している。ここで、電源電位ＶＣＣが立ち上がるよりも前に出力電源電位ＶＣＣＯＵＴが立ち上がる場合、実施の形態２にかかるインターフェイス回路４００は、出力段１０４のＰＮＰトランジスタＱ１２１のエミッタに出力電源電位ＶＣＣＯＵＴが印加される。このとき、ＰＮＰトランジスタＱ１２１のベースの電圧は、出力電源電位ＶＣＣＯＵＴからＰＮＰトランジスタＱ１２１の閾値電圧Ｖｂｅ［Ｑ１２１］を引いた値となる。一方、電源電位ＶＣＣは、接地電位ＧＮＤあるいは出力電源電位ＶＣＣＯＵＴよりも低い電圧である。
【００７９】
このように、出力電源電位ＶＣＣＯＵＴよりも電源電位ＶＣＣが低くなった場合、例えばＰＮＰトランジスタＱ１２１のベース電圧（ＶＣＣＯＵＴ−Ｖｂｅ［Ｑ１２１］）が０．７Ｖよりも高くなるとＰＮＰトランジスタＱ１１５の寄生ＰＮＰトランジスタが導通し、リーク電流が流れる問題がある。さらに、寄生ＰＮＰトランジスタによってラッチアップし、ＰＮＰトランジスタＱ１１５、Ｑ１２１が破壊する恐れがある。
【００８０】
しかしながら、実施の形態５にかかるインターフェイス回路７００は、ダイオードＤ１によって、このリーク電流を防止する。つまり、ＰＮＰトランジスタＱ１２１のベース電圧（ＶＣＣＯＵＴ−Ｖｂｅ［Ｑ１２１］）が０．７Ｖよりも高くなる場合であっても、この電圧は、ダイオードＤ１に対して逆方向の電圧となる。そのため、実施の形態５にかかるインターフェイス回路７００は、実施の形態２にかかるインターフェイス回路４００では流れるリーク電流を防止することが可能である。
【００８１】
上記説明より、実施の形態５にかかるインターフェイス回路７００によれば、出力電源電位ＶＣＣＯＵＴが電源電位ＶＣＣよりも高くなる場合であっても、リーク電流を防止しすることができる。つまり、実施の形態５にかかるインターフェイス回路７００は、実施の形態２にかかるインターフェイス回路４００より信頼性が高い回路となる。
【００８２】
実施の形態６
実施の形態６にかかるインターフェイス回路９００を図９に示す。実施の形態４にかかるインターフェイス回路４００の第１の出力制御部６０８にリーク防止素子（例えば、ダイオードＤ１）を追加した第１の出力制御部９０１を有している。ダイオードＤ１は、第１０のトランジスタ（例えば、ＰＮＰトランジスタＱ６１５）のコレクタから第９のトランジスタ（例えば、ＰＮＰトランジスタＱ６１６）のベースに向かって順方向になるように接続されている。ここで、本実施の形態では、ダイオードＤ１として実施の形態５と同様のバーティカル型ＰＮＰトランジスタを使用する。
【００８３】
実施の形態５にかかるインターフェイス回路７００では、ダイオードＤ１によって、ＰＮＰトランジスタＱ１２１からＰＮＰトランジスタＱ１１５に向かって流れるリーク電流を防止した。これに対して、実施の形態６にかかるインターフェイス回路９００では、第９のトランジスタ（例えば、ＰＮＰトランジスタＱ６１６）から第１０のトランジスタ（例えば、ＰＮＰトランジスタＱ６１５）に向かって流れるリーク電流を防止する。
【００８４】
上記説明より、実施の形態６にかかるインターフェイス回路９００によれば、出力電源電位ＶＣＣＯＵＴが電源電位ＶＣＣよりも高くなる場合であっても、ダイオードＤ１によってリーク電流を防止しすることができる。つまり、実施の形態６にかかるインターフェイス回路９００は、実施の形態４にかかるインターフェイス回路６００より信頼性が高い回路となる。
【００８５】
実施の形態７
実施の形態７にかかるインターフェイス回路１０００の回路図を図１０に示す。実施の形態７のインターフェイス回路１０００は入力端子ＩＮＮ、ＩＮＰ、出力端子ＯＵＴ、電流源１００１、入力段１００２、制御部１００３、出力段１００４を有している。
【００８６】
入力段１００２は、第１及び第２の入力端子を有しており、第１の入力端子には入力端子ＩＮＰが接続され、第２の入力端子には入力端子ＩＮＮが接続されている。入力段１００２と接地電位ＧＮＤとの間には電流源１００１が接続されている。また、入力段１００１は第１及び第２の出力端子を有している。制御部１００３は、第１及び第２の入力端子と第１及び第２の出力端子を有している。制御部１００３の第１及び第２の入力端子は、入力段１００２の第１及び第２の出力端子とそれぞれ接続されている。出力段１００４は、第１及び第２の入力端子と出力端子を有している。出力段１００４の第１及び第２の入力端子は、それぞれ制御部１００３の第１及び第２の出力端子とそれぞれ接続されている。また、出力段１００４の出力端子はインターフェイス回路６００の出力端子ＯＵＴと接続されている。
【００８７】
インターフェイス回路１０００は入力端子ＩＮＰ、ＩＮＮより入力される信号に基づいて入力段１００２が第１及び第２の出力端子より電流を出力する。この電流に基づいて制御部は出力段を制御する制御信号を生成する。出力段は、この制御信号に基づいて出力信号を出力する。
【００８８】
制御部１００３の接続について説明する。制御部１００３は、第１の電圧生成部１００５、第２の電圧生成部１００６、第１の出力制御部１００７、第２の出力制御部１００８を有している。
【００８９】
第１の電圧生成部１００５は入力端子と出力端子とを有しており、入力端子は入力段１００２の第１の出力端子と接続されている。第２の電圧生成部１００６は、入力端子と出力端子とを有しており、入力端子は入力段１００２の第２の出力端子と接続されている。
【００９０】
第１の出力制御部１００７第１及び第２の入力端子と出力端子を有している。第１の出力制御部１００７の第１の入力端子は第１の電圧生成部１００５の出力端子と接続されている。また、第１の出力制御部１００７の第２の入力端子は第２の電圧生成部１００６の出力端子と接続されている。第２の出力制御部１００８は第１及び第２の入力端子と出力端子を有している。第２の出力制御部の第１の入力端子は第１の電圧生成部１００５の出力端子と接続されている。また、第２の出力制御部の第２の入力端子は第２の電圧生成部１００６の出力端子と接続されている。
【００９１】
出力段１００４は第１及び第２の入力端子と出力端子を有している。出力段１００４の第１の入力端子は第１の出力制御部１００７の出力端子と接続されている。出力段１００４の第２の入力端子は第２の出力制御部１００８の出力端子と接続されている。出力段１００４の出力端子はインターフェイス回路１０００の出力であり、出力端子ＯＵＴと接続されている。
【００９２】
次に、各ブロックの内部要素の接続を説明する。入力段１００２はＮＰＮトランジスタＱ１０１１、Ｑ１００２を有している。ＮＰＮトランジスタＱ１０１１のエミッタとＮＰＮトランジスタＱ１０１２のエミッタはノードＶ１０１で接続されている。ノードＶ１０１と第１の電源電位（例えば、接地電位ＧＮＤ）の間には、インターフェイス回路１０００を動作させるための電流源１００１が接続され、電流Ｉ１００１を供給している。ＮＰＮトランジスタＱ１０１１のベースが第１の入力端子となっており、入力端子ＩＮＮが接続されている。ＮＰＮトランジスタＱ１０１１のコレクタが入力段１０１１の第１の出力端子となっており、入力ＩＮＮに基づいた電流Ｉ１００２を出力する。また、ＮＰＮトランジスタＱ１０１２のベースが第２の入力端子になっており、入力端子ＩＮＰが接続されている。ＮＰＮトランジスタＱ１０１２のコレクタが入力段１００２の第２の出力端子となっており、入力ＩＮＰに基づいた電流Ｉ１００７を出力する。
【００９３】
第１の電圧生成部１００５はＰＮＰトランジスタＱ１０１３、Ｑ１０１４、第１２のトランジスタ（例えば、ＰＮＰトランジスタＱ１０１７）、ＮＰＮトランジスタＱ１０１５、第１１のトランジスタ（例えば、ＮＰＮトランジスタＱ１０１６）を有している。ＰＮＰトランジスタＱ１０１３は、ベースとコレクタが接続されており、エミッタは第２の電源電位（例えば、電源電位ＶＣＣ）に接続されている。ＰＮＰトランジスタＱ１０１３のコレクタは第１の電圧生成部１００５の入力端子になっており、入力段１００２の第１の出力端子と接続されている。ＰＮＰトランジスタＱ１０１４のベースはＰＮＰトランジスタＱ１０１３のベースと接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１０１４のコレクタはＮＰＮトランジスタＱ１０１５のコレクタと接続されている。つまり、ＰＮＰトランジスタＱ１０１３とＱ１０１４は、電源電位ＶＣＣと接地電位ＧＮＤとに基づき動作するカレントミラーとなっている。
【００９４】
ＮＰＮトランジスタＱ１０１５のコレクタは、ＰＮＰトランジスタＱ１０１４のコレクタと接続されている。ＮＰＮトランジスタＱ１０１５のベースとコレクタが接続されており、エミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ１０１６のベースはＮＰＮトランジスタＱ１０１５のベースと接続されており、エミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ１０１６のコレクタはＰＮＰトランジスタＱ１０１７のコレクタと接続されている。つまり、ＰＮＰトランジスタＱ１０１５とＱ１０１６は、電源電位ＶＣＣと接地電位ＧＮＤとに基づき動作するカレントミラーとなっている。
【００９５】
第１の電圧生成部１００５は、ＰＮＰトランジスタＱ１０１３、Ｑ１０１４で構成されるカレントミラーによって、入力段１００２より入力される電流Ｉ１００２を折り返した電流Ｉ１００３をＰＮＰトランジスタＱ１０１４のコレクタより出力する。電流Ｉ１００３は、ＮＰＮトランジスタＱ１０１５、Ｑ１０１６で構成されるカレントミラーにより折り返され電流１００４としてＮＰＮトランジスタＱ１０１６のコレクタより出力される。
【００９６】
また、ＰＮＰトランジスタＱ１０１７は、ベースがコレクタと接続され、エミッタが第３の電源電位（例えば、出力電源電位ＶＣＣＯＵＴ）に接続されている。ＰＮＰトランジスタＱ１０１７のベースは、入力される電流Ｉ１００４に基づいて、電源電位ＶＣＣからＰＮＰトランジスタＱ１０１７の閾値電圧を引いた電圧を出力する。つまり、ＰＮＰトランジスタＱ１０１７のベースは第１の電圧生成部１００５の出力端子となっている。
【００９７】
第２の電圧生成部１００６はＰＮＰトランジスタＱ１０１８、Ｑ１０１９、ＮＰＮトランジスタＱ１０２０を有している。ＰＮＰトランジスタＱ１０１８は、ベースとコレクタが接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１０１８のコレクタは第２の電圧生成部１００６の入力端子になっており、入力段１００２の第２の出力端子と接続されている。ＰＮＰトランジスタＱ１０１９のベースはＰＮＰトランジスタＱ１０１８のベースと接続されており、エミッタは電源電位ＶＣＣに接続されている。ＰＮＰトランジスタＱ１０１９のコレクタはＮＰＮトランジスタＱ１０２０のコレクタと接続されている。つまり、ＰＮＰトランジスタＱ１０１８とＱ１０１９はカレントミラーとなっている。
【００９８】
第２の電圧生成部１００６は、ＰＮＰトランジスタＱ１０１８、Ｑ１０１９で構成されるカレントミラーによって、入力段１００２より入力される電流Ｉ１００７を折り返した電流Ｉ１００８をＰＮＰトランジスタＱ１０１９のコレクタより出力する。また、ＮＰＮトランジスタＱ１０２０は、ベースがコレクタと接続され、エミッタが電源電位ＶＣＣに接続されている。ＮＰＮトランジスタＱ１０２０のベースは、入力される電流Ｉ１００８に基づいて、接地電位ＧＮＤにＰＮＰトランジスタＱ１０１７の閾値電圧を足した電圧を出力する。つまり、ＮＰＮトランジスタＱ１０２０のベースは第２の電圧生成部１００６の出力端子となっている。
【００９９】
第１の出力制御部１００７はＰＮＰトランジスタＱ１０２１、ＮＰＮトランジスタＱ１０２２を有している。ＰＮＰトランジスタＱ１０２１のエミッタは出力電源電位ＶＣＣＯＵＴに接続されている。第１の出力制御部１００７の第１の入力端子はＰＮＰトランジスタＱ１０２１のベースであり、このベースは第１の電圧生成部１００５の出力端子に接続されている。ＰＮＰトランジスタＱ１０２１のエミッタ−ベース間の電圧値は第１の電圧生成部１００５のＰＮＰトランジスタＱ１０１７のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ１０２１のコレクタからは電流Ｉ１００４と実質的に同じ電流Ｉ１００５が流れる。また、ＮＰＮトランジスタＱ１０２２のエミッタは接地電位ＧＮＤに接続されている。第１の出力制御部１００７の第２の入力端子はＮＰＮトランジスタＱ１０２２のベースであり、このベースは第２の電圧生成部１００６の出力端子に接続されている。ＰＮＰトランジスタＱ１０２２のエミッタ−ベース間の電圧値は第２の電圧生成部１００６のＮＰＮトランジスタＱ１０２０のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ１０２２のコレクタからは電流Ｉ１００８と実質的に同じ電流Ｉ１００９が流れる。ＰＮＰトランジスタＱ１０２１のコレクタとＮＰＮトランジスタＱ１０２２のコレクタとが接続されている。この接続点（ノードＶ１０３）が第１の出力制御部１００７の出力端子となっている。第１の出力制御部１００７は、第１の入力端子と第２の入力端子の入力に基づいて、出力端子から電流Ｉ１００５と電流Ｉ１００９との差分を出力する。
【０１００】
第２の出力制御部１００８はＰＮＰトランジスタＱ１０２３、ＮＰＮトランジスタＱ１０２４を有している。ＰＮＰトランジスタＱ１０２３のエミッタは出力電源電位ＶＣＣＯＵＴに接続されている。第２の出力制御部１００８の第１の入力端子はＰＮＰトランジスタＱ１０２３のベースであり、このベースは第１の電圧生成部１００５の出力端子に接続されている。ＰＮＰトランジスタＱ１０２３のエミッタ−ベース間の電圧値は第１の電圧生成部１００５のＰＮＰトランジスタＱ１０１７のエミッタ−ベース間の電圧と実質的に同じであるため、ＰＮＰトランジスタＱ１０２３のコレクタからは電流Ｉ１００４と実質的に同じ電流Ｉ１００６が流れる。また、ＮＰＮトランジスタＱ１０２４のエミッタは接地電位ＧＮＤに接続されている。第２の出力制御部１００８の第２の入力端子はＮＰＮトランジスタＱ１０２４のベースであり、このベースは第２の電圧生成部１００６の出力端子に接続されている。ＰＮＰトランジスタＱ１０２４のエミッタ−ベース間の電圧値は第２の電圧生成部１００６のＮＰＮトランジスタＱ１０２０のエミッタ−ベース間の電圧と実質的に同じであるため、ＮＰＮトランジスタＱ１０２４のコレクタからは電流Ｉ１００８と実質的に同じ電流Ｉ１０１０が流れる。ＰＮＰトランジスタＱ１０２３のコレクタとＮＰＮトランジスタＱ１０２４のコレクタとが接続されている。この接続点（ノードＶ１０２）が第２の出力制御部１００８の出力端子となっている。第２の出力制御部１００８は、第１の入力端子と第２の入力端子の入力に基づいて、出力端子から電流Ｉ１００６と電流Ｉ１０１０との差分を出力する。
【０１０１】
出力段１００４は、出力電源電位ＶＣＣＯＵＴと接地電位ＧＮＤとの間に直列に接続されたＰＮＰトランジスタＱ１０２５とＮＰＮトランジスタＱ１０２６とを有している。ＰＮＰトランジスタＱ１０２５のエミッタは出力電源電位ＶＣＣＯＵＴに接続されている。ＰＮＰトランジスタＱ１０２５のベースは出力段１００４の第１の入力端子となっており、第１の出力制御部１００７の出力端子に接続されている。ＮＰＮトランジスタＱ１０２６のエミッタは接地電位ＧＮＤに接続されている。ＮＰＮトランジスタＱ１０２６のベースは出力段１００４の第２の入力端子となっており、第２の出力制御部１００８の出力端子に接続されている。ＰＮＰトランジスタＱ１０２５のコレクタとＮＰＮトランジスタＱ１０２６のコレクタとが接続されており、その接点がインターフェイス回路１０００の出力となっており、出力端子ＯＵＴが接続される。
【０１０２】
実施の形態７のインターフェイス回路１０００の動作について説明する。まず、入力ＩＮＰが入力ＩＮＮよりも低いレベルの場合を説明する。この時、入力段１００２のＮＰＮトランジスタＱ１０１２は遮断状態となり、ＮＰＮトランジスタＱ１０１１は飽和状態となる。これにより、電流源１００１の電流Ｉ１００１に相当する電流が電流Ｉ１００２として流れる。この時、電流Ｉ１００７は実質的にゼロとなる。
【０１０３】
前述の説明より、電流Ｉ１００２と実質的に同じ電流が電流Ｉ１００３、Ｉ１００４、Ｉ１００５、Ｉ１００６に流れる。また、電流Ｉ１００８、Ｉ１００９、Ｉ１０１０は、電流Ｉ１００７と実質的に同じゼロとなる。
【０１０４】
このことより、第１の出力制御部１００７の出力は、略出力電源電位ＶＣＣＯＵＴとなるため、ＰＮＰトランジスタＱ１０２５は遮断状態となる。一方、第２の出力制御部１００８は、出力段１００４のＮＰＮランジスタＱ１０２６のベースに流入する向きに電流を流し、出力段１００４のＮＰＮトランジスタＱ１０２６を飽和状態とする。従って、出力端子ＯＵＴの電圧は接地電位ＧＮＤとなる。
【０１０５】
次に、入力ＩＮＰが入力ＩＮＮよりも高いレベルの場合を説明する。この時、入力段１００２のＮＰＮトランジスタＱ１０１２は飽和状態となり、ＮＰＮトランジスタＱ１０１１は遮断状態となる。これにより、電流源１００１の電流Ｉ１００１に相当する電流が電流Ｉ１００７として流れる。この時、電流Ｉ１００２は実質的にゼロとなる。
【０１０６】
前述の説明より、電流Ｉ１００７と実質的に同じ電流が電流Ｉ１００８、Ｉ１００９、Ｉ１０１０に流れる。また、電流Ｉ１００３、Ｉ１００４、Ｉ１００５、Ｉ１００６は、電流Ｉ１００２と実質的に同じゼロとなる。
【０１０７】
このことより、第１の出力制御部１００７は、出力段１００４のＰＮＰトランジスタＱ１０２５のベースから流出する向きに電流を流し、ＰＮＰトランジスタＱ１０２５を飽和状態とする。一方、第２の出力制御部１００８の出力は、略接地電位ＧＮＤとなるため、ＮＰＮトランジスタＱ１０２５は遮断状態となる。従って、出力端子ＯＵＴの電圧は出力電源電位ＶＣＣＯＵＴまで上昇する。
【０１０８】
実施の形態７にかかるインターフェイス回路１０００によれば、出力段１００４のＰＮＰトランジスタＱ１０２５、ＮＰＮトランジスタＱ１０２６を電流に基づき飽和状態とし、遮断状態の場合には所定の電圧を各トランジスタのベースに与える第１、第２の出力制御部を有している。そのため、実施の形態１と同様に、ＰＮＰトランジスタＱ１０２５、ＮＰＮトランジスタＱ１０２６に貫通電流を流すことなく出力を行うことが可能である。また、インターフェイス回路１０００を動作させる電源電位ＶＣＣとは異なる出力電源電位ＶＣＣＯＵＴとすることで、実施の形態４と同様に信号レベル変換後のレベルを高い自由度で設定できる。
【０１０９】
さらに、実施の形態７にかかるインターフェイス回路１０００は、第１の電圧生成部１００５において、電源電位ＶＣＣと出力電源電位ＶＣＣＯＵＴとの両方に接続されている。しかしながら、実施の形態７にかかる第１の電圧生成部１００５のような接続とすることで、インターフェイス回路１０００は電源電位ＶＣＣよりも出力電源電位ＶＣＣＯＵＴの電圧が高い場合のリーク電流を防止することが可能である。
【０１１０】
リーク電流を防止する動作について説明する。第１の電圧生成部１００５のＰＮＰトランジスタＱ１０１７のコレクタの電圧は、出力電源電位ＶＣＣＯＵＴからＰＮＰトランジスタＱ１０１７の閾値電圧Ｖｂｅ［Ｑ１０１７］を引いた電圧となる。このとき、電源電位ＶＣＣが接地電位ＧＮＤであった場合、ＮＰＮトランジスタＱ１０１６は、電源電位ＶＣＣが接地電位ＧＮＤであることから遮断状態となり、ＰＮＰトランジスタＱ１０１７のコレクタと接続されるＮＰＮトランジスタＱ１０１６のコレクタにはＶＣＣＯＵＴ−Ｖｂｅ［Ｑ１０１７］の電圧が印加される。しかしながら、ＶＣＣＯＵＴ−Ｖｂｅ［Ｑ１０１７］で求まる電圧がＮＰＮトランジスタＱ１０１６のエミッタ−コレクタ間の耐圧を越えなければ、ＮＰＮトランジスタＱ１０１６を介してリーク電流が流れることはない。ＮＰＮトランジスタのエミッタ−コレクタ間の耐圧は、一般的に１０Ｖ程度あり、通常の使用状態において出力電源電位ＶＣＣＯＵＴが１０Ｖを超えなければリーク電流は発生しない。一般的に出力電源電位ＶＣＣＯＵＴは、３．３Ｖ程度の電圧である。
【０１１１】
なお、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。本発明は、出力段のトランジスタをそのトランジスタのベース電流の流入又は流出で制御することができれば良い。例えば、インターフェイス回路を動作させる電流源は、電源電位ＶＣＣ側から接続する構成とすることも可能である。
【図面の簡単な説明】
【０１１２】
【図１】実施の形態１にかかるインターフェイス回路の回路図を示す図である。
【図２】実施の形態１にかかるインターフェイス回路の入出力信号とトランジスタＱ１２１、Ｑ１２２のベース電圧を示すグラフである。
【図３】実施の形態１にかかるインターフェイス回路のトランジスタＱ１２１のベース電圧、Ｑ１２１のコレクタ電流、回路全体の電流波形、出力ＯＵＴの電圧波形を示すグラフである。
【図４】実施の形態２にかかるインターフェイス回路の回路図である。
【図５】実施の形態３にかかるインターフェイス回路の回路図である。
【図６】実施の形態４にかかるインターフェイス回路の回路図である。
【図７】実施の形態５にかかるインターフェイス回路の回路図である。
【図８】実施の形態５にかかるバーティカル型ＰＮＰトランジスタの断面図である。
【図９】実施の形態６にかかるインターフェイス回路の回路図である。
【図１０】実施の形態７にかかるインターフェイス回路の回路図である。
【図１１】従来のインターフェイス回路の回路図である。
【図１２】従来のインターフェイス回路のトランジスタＱ１１１４のベース電圧、Ｑ１１１４のコレクタ電流、回路全体の電流波形、出力ＯＵＴの電圧波形を示すグラフである。
【符号の説明】
【０１１３】
１０１、６０１、６０２、１００１  電流源
１０２、６０３、１００２  入力段
１０３、６０４、１００３  制御部
１０４、６０５、１００４  出力段
１０５、６０６、１００５  第１の電圧生成部
１０６、６０７、１００６  第２の電圧生成部
１０７、５０１、６０８、７０１、９０１、１００７  第１の出力制御部
１０８、６０９、１００８  第２の出力制御部
【図１】
2006254416.tif 000003
【図２】
2006254416.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006254416.tif 000010
【図９】
2006254416.tif 000011
【図１０】
2006254416.tif 000012
【図１１】
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【図１２】
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