(57)【要約】【課題】キャパシタ下部電極の直下のコンタクトプラグの歩留まりが向上し、それ以外のコンタクトプラグの設計が容易になる半導体装置とその製造方法を提供すること。【解決手段】第１の絶縁膜８の第１のホール内８ａに形成された第１の導電性プラグ１０ａと、第１の絶縁膜８上に形成された酸化防止絶縁膜１１ａ及び下地絶縁膜１１ｂと、第１の絶縁膜８、酸化防止絶縁膜１１ａ、及び前記下地絶縁膜１１ｂに形成された第２のホール８ｂと、第２のホール８ｂ内に形成された第２の導電性プラグ１２ａと、第２の導電性プラグ１２ａに接続されたキャパシタQ1と、キャパシタQ1上に形成された第２の絶縁膜１８と、第１の導電性プラグ１０ａ上に形成された第３のホール１９ａと、第３のホール１９ａ内に形成された第３の導電性プラグ２１ａとを有する半導体装置による。【選択図】図９
2006270122.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトランジスタを構成する第１及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に形成された第１のホールと、
前記第１のホール内に形成された第１の導電性プラグと、
前記第１の絶縁膜上に形成された酸化防止絶縁膜と、
前記酸化防止絶縁膜上に形成された下地絶縁膜と、
前記第１の絶縁膜、前記酸化防止絶縁膜、及び前記下地絶縁膜の内部であって、前記第２の不純物拡散領域の上に形成された第２のホールと、
前記第２のホール内に形成された第２の導電性プラグと、
前記第２の導電性プラグの上面に接続され、前記下地絶縁膜の上に形成された下部電極と、強誘電体と高誘電体のいずれかの誘電体膜と、上部電極とからなるキャパシタと、
前記下地絶縁膜及び前記キャパシタの上方に形成された第２の絶縁膜と、
前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２の絶縁膜の内部であって、前記第１の導電性プラグの上に形成された第３のホールと、
前記第３のホール内に形成された第３の導電性プラグと
を有することを特徴とする半導体装置。
【請求項２】
前記下地絶縁膜は酸化シリコンよりなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に第１及び第２の不純物拡散領域を有するトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を前記半導体基板の上方に形成する工程と、
前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に第１のホールを形成する工程と、
前記第１のホール内に第１の導電性プラグを形成する工程と、
前記第１の導電性プラグと前記第１の絶縁膜の上に酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜の上に下地絶縁膜を形成する工程と、
前記第２の不純物拡散領域の上における前記下地絶縁膜、前記酸化防止絶縁膜、及び前記第１の絶縁膜に第２のホールを形成する工程と、
前記第２のホール内に第２の導電性プラグを形成する工程と、
前記下地絶縁膜をアニールする工程と、
前記アニールの後に、前記第２の導電性プラグと前記下地絶縁膜の上に、第１導電膜と、強誘電体と高誘電体のいずれかの誘電体膜と、第２導電膜とを順に形成する工程と、
前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングすることによりキャパシタを形成する工程と、
前記下地絶縁膜及び前記キャパシタの上方に第２の絶縁膜を形成する工程と、
前記第１の導電性プラグの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２の絶縁膜に第３のホールを形成する工程と、
前記第３のホール内に第３の導電性プラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記下地絶縁膜として酸化シリコン膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記アニールは、アルゴン雰囲気中で行われることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタと導電パターンを接続する導電性プラグを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在量産されているＦｅＲＡＭ(Ferroelectric Random Access Memory)を構成する強誘電体キャパシタは、キャパシタの下部電極と上部電極の双方の上に配線を接続する構造、即ちプレーナー構造を有している。プレーナー構造の強誘電体キャパシタでは、強誘電体膜の側方に下部電極のコンタクト領域をはみ出させた形状を有している。
【０００３】
ＦｅＲＡＭのさらなる高集積化の要請に対応するためにはメモリセル面積をより小さくできるスタック構造のキャパシタが開発されている。スタック構造は、強誘電体キャパシタの下部電極の下面に導電性プラグを接続する構造である。
【０００４】
次に、スタック構造のキャパシタの形成工程を図１を参照して説明する。
【０００５】
まず、図１(a)に示す構造になるまでの工程を説明する。
【０００６】
シリコン基板１０１にＭＯＳトランジスタ１０２を形成した後に、ＭＯＳトランジスタ１０２を覆う第１層間絶縁膜１０３を形成する。
【０００７】
ＭＯＳトランジスタ１０２は、シリコン基板１０１のうち素子分離層１０４に囲まれたウェル領域１０５に形成されており、シリコン基板１０１上にゲート絶縁膜１０２ａを介して形成されたゲート電極１０２ｂと、ゲート電極１０２ｂの両側のウェル領域１０５内に形成されてソース／ドレインとなる不純物拡散領域１０２ｃを有している。また、ゲート電極１０２ｂの両側面には、不純物拡散領域１０２ｃ内に不純物高濃度領域１０２ｄを形成するための絶縁性サイドウォール１０６が形成される。
【０００８】
第１層間絶縁膜１０３のうちＭＯＳトランジスタ１０２の一方の不純物拡散領域１０２ｃ上に第１コンタクトホール１０３ａを形成した後に、第１コンタクトホール１０３ａ内に第１コンタクトプラグ１０７が埋め込まれる。
【０００９】
第１コンタクトプラグ１０７を構成する材料は、キャパシタの下部電極に接続されない他のコンタクトプラグ（不図示）を構成する材料と同じである。例えば特開2001-44376号公報では、キャパシタの下部電極に接続されるコンタクトプラグと、キャパシタの下部電極に接続されないコンタクトプラグとは同じ工程で形成されるタングステン又はポリシリコンから構成されている。
【００１０】
続いて、第１コンタクトプラグ１０７と第１層間絶縁膜１０３の上に、第１金属膜１０８、強誘電体膜１０９、第２金属膜１１０を順に形成する。
【００１１】
次に、図１(b)に示すように、第１金属膜１０８、強誘電体膜１０９及び第２金属膜１１０をフォトリソグラフィー法によりパターニングすることにより、第１金属膜１０８をキャパシタ１１１の下部電極１０８ａとし、強誘電体膜１０９をキャパシタ１１１の誘電体膜１０９ａとし、第２金属膜１１０をキャパシタ１１１の上部電極１１０ａとする。この場合のキャパシタ１１１はスタック型であり、下部電極１０８ａはその下の第１コンタクトプラグ１０７を介してＭＯＳトランジスタ１０２の一方の不純物拡散層１０２ｃに接続される。
【００１２】
この後、図１(c)に示すように、キャパシタ保護膜１１２をキャパシタ１１１と第１層間絶縁膜１０３の上に形成し、さらにキャパシタ保護膜１１２上に第２層間絶縁膜１１３を形成した後に、第２層間絶縁膜１１３、キャパシタ保護膜１１２及び第１層間絶縁膜１０３をフォトリソグラフィー法によりパターニングすることにより、ＭＯＳトランジスタ１０２の他方の不純物拡散領域１０２ｃ上に第２コンタクトホール１１３ａを形成する。続いて、第２コンタクトホール１１３ａ内に第２コンタクトプラグ１１３ａを形成する。第２コンタクトプラグ１１３ａは、その上方に形成されるビット線（不図示）と不純物拡散領域１０２ｃを接続するために形成される。
【００１３】
ところで、ＦｅＲＡＭは、ロジック半導体装置と混載されることが多い。ＦｅＲＡＭとロジック回路とを混載した装置としては、例えば、認証を必要とするセキュリティ関連チップや、地方自治などで利用されつつあるＩＣカードがある。
【００１４】
ロジック半導体装置では、下側の導電パターンと上側の導電パターンを接続するプラグとしてタングステンプラグが用いられ、しかも回路を設計するためのスパイスパラメータもタングステンプラグの抵抗の値が用いられる。
【００１５】
従って、いままでの回路設計資産を生かし、且つ開発工数・コストを下げる意味でもロジック混載ＦｅＲＡＭではタングステンプラグが必要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、強誘電体キャパシタを形成するには、結晶化アニール或いは回復アニールなど、酸素含有雰囲気中で数々の熱処理を必要とする。典型的には、強誘電体膜を結晶化するためのアニールとして、７５０℃、６０秒の条件でＲＴＡ(rapid thermal anealling) 処理が行われる。また、キャパシタ形成後の強誘電体膜の膜質回復アニールは、６５０℃、６０分の条件でファーネス内で行われる。
【００１７】
ここで、図１に示したように、キャパシタ１１１の下部電極１０８ａの直下の第１コンタクトプラグ１０７としてタングステンプラグを用いるとすれば、酸素含有雰囲気中での熱処理の際にタングステンプラグは非常に速い速度で且つ低い温度で酸化する。
【００１８】
タングステンプラグは酸化が始まるとプラグ全体まで広がり、下部電極のコンタクト不良が容易に起こり、ＦｅＲＡＭデバイスの歩留まり低下を引き起こす。そのようなタングステンプラグの酸化については、特開平10-303398号公報にも記載がある。タングステンプラグの酸化を防止してコンタクトを正常にするためには、キャパシタの熱処理時の加熱温度をさらに下げる必要がある。
【００１９】
従って、強誘電体のキャパシタの性能向上とタングステンプラグのコンタクト性能向上はトレードオフの関係にある。
【００２０】
また、上記したように、ビット線と不純物拡散領域を接続するための第２のコンタクトホール１１３ａは、キャパシタ１１１及び第２層間絶縁膜１１３の形成後に開口される。仮に、ビット線コンタクト用の第２のコンタクトホールを、第１コンタクトホール１０３ａと同時に第１層間絶縁膜１０３に形成すると、第２のコンタクトホールの中に形成されたタングステンプラグの上面がキャパシタ形成後に露出して酸化してしまうからである。
【００２１】
しかし、ＦｅＲＡＭの今後の微細化にともなって、図１(c)に示した第２コンタクトホール１１３ａのアスペクト比は大きくなり、第２コンタクトホール１１３ａを形成するためのエッチング技術、また、第２コンタクトホール１１３ａ内にタングステンを埋め込む前の下地層となるグルー層の形成などが改善されるべきである。
【００２２】
本発明の目的は、キャパシタ下部電極の直下のコンタクトプラグの歩留まりを向上し、それ以外のコンタクトプラグの設計を容易にするための半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記した課題は、半導体基板に形成されたトランジスタを構成する第１及び第２の不純物拡散領域と、前記半導体基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に形成された第１のホールと、前記第１のホール内に形成された第１の導電性プラグと、前記第１の絶縁膜上に形成された酸化防止絶縁膜と、前記酸化防止絶縁膜上に形成された下地絶縁膜と、前記第１の絶縁膜、前記酸化防止絶縁膜、及び前記下地絶縁膜の内部であって、前記第２の不純物拡散領域の上に形成された第２のホールと、前記第２のホール内に形成された第２の導電性プラグと、前記第２の導電性プラグの上面に接続され、前記下地絶縁膜の上に形成された下部電極と、強誘電体と高誘電体のいずれかの誘電体膜と、上部電極とからなるキャパシタと、前記下地絶縁膜及び前記キャパシタの上方に形成された第２の絶縁膜と、前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２の絶縁膜の内部であって、前記第１の導電性プラグの上に形成された第３のホールと、前記第３のホール内に形成された第３の導電性プラグとを有することを特徴とする半導体装置によって解決する。
【００２４】
又は、半導体基板に第１及び第２の不純物拡散領域を有するトランジスタを形成する工程と、前記トランジスタを覆う第１の絶縁膜を前記半導体基板の上方に形成する工程と、前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に第１のホールを形成する工程と、前記第１のホール内に第１の導電性プラグを形成する工程と、前記第１の導電性プラグと前記第１の絶縁膜の上に酸化防止絶縁膜を形成する工程と、前記酸化防止絶縁膜の上に下地絶縁膜を形成する工程と、前記第２の不純物拡散領域の上における前記下地絶縁膜、前記酸化防止絶縁膜、及び前記第１の絶縁膜に第２のホールを形成する工程と、前記第２のホール内に第２の導電性プラグを形成する工程と、前記下地絶縁膜をアニールする工程と、前記アニールの後に、前記第２の導電性プラグと前記下地絶縁膜の上に、第１導電膜と、強誘電体と高誘電体のいずれかの誘電体膜と、第２導電膜とを順に形成する工程と、前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングすることによりキャパシタを形成する工程と、前記下地絶縁膜及び前記キャパシタの上方に第２の絶縁膜を形成する工程と、前記第１の導電性プラグの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２の絶縁膜に第３のホールを形成する工程と、前記第３のホール内に第３の導電性プラグを形成する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００２５】
本発明では、キャパシタを構成する強誘電体膜の結晶化アニール、又は、キャパシタ形成後の酸素アニールを行う際に、キャパシタ直下以外にあって既に形成された導電性プラグは酸化防止絶縁膜で覆った状態にすることで酸化が防止される。
【発明の効果】
【００２６】
本発明によれば、酸化防止絶縁膜により導電性プラグの酸化を防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下に本発明の実施形態を図面に基づいて説明する。
【００２８】
図２〜図９は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２９】
まず、図２(a)に示す断面構造を得るまでの工程を説明する。
【００３０】
図２(a)に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００３１】
続いて、シリコン基板１のメモリセル領域Ａとロジック領域Ｂのそれぞれにおける所定のトランジスタ形成領域にｎ型不純物とｐ型不純物のいずれかを選択的に導入してウェル１ａ，１ｂを形成する。なお、図において、メモリセル領域Ａのウェル１ａはｐ型であり、ロジック領域Ｂのウェル１ｂはｎ型を示しているが、ロジック領域ＢにおいてＣＭＯＳが形成される場合にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウェルとｐ型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【００３２】
さらに、シリコン基板１のウェル１ａ，１ｂの表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００３３】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、メモリセル領域Ａのウェル１ａ上にゲート電極４ａ，４ｂを形成し、同時にロジック領域Ｂのウェル１ｂ上にもゲート電極４ｃを形成する。それらのゲート電極４ａ，４ｂ，４ｃは、ゲート絶縁膜３を介してシリコン基板１の上に形成される。
【００３４】
なお、メモリセル領域Ａでは、１つのウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００３５】
次に、メモリセル領域Ａにおいて、ｐ型のウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。これと同時に、ロジック領域Ｂのｐ型のウェル（不図示）にもｎ型不純物をイオン注入してソース／ドレインとなるｎ型不純物拡散領域を形成する。
【００３６】
さらに、ロジック領域Ｂのｎ型のウェル１ｂでは、ゲート電極４ｃの両側にｐ型不純物、例えばホウ素がイオン注入されて第１及び第２のｐ型不純物拡散領域５ｄ，５ｅが形成される。
【００３７】
なお、ｐ型不純物とｎ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００３８】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ａ，４ｂ，４ｃの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００３９】
続いて、メモリセル領域Ａにおいてゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに不純物高濃度領域を形成する。これと同時に、ロジック領域Ｂにおけるｎ型不純物拡散領域にもｎ型不純物をイオン注入して不純物高濃度領域を形成する。
【００４０】
この後に、ロジック領域Ｂにおいてゲート電極４ｃとサイドウォールスペーサ６をマスクに使用して第１及び第２のｐ型不純物拡散領域５ｄ，５ｅに再びｐ型不純物をイオン注入して不純物高濃度領域を形成する。
【００４１】
なお、メモリセル領域Ａの１つのウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４２】
以上の工程により、メモリセル領域Ａのｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1，Ｔ2が１つのｎ型不純物拡散領域５ａを共通にして形成される。また、ロジック領域Ｂにおいてもｎ型のウェル１ｂにはゲート電極４ｃとｐ型不純物拡散領域５ｄ，５ｅを有するｐ型のＭＯＳトランジスタＴ3が形成される。なお、ロジック領域内のｐ型のウェル（不図示）にもｎ型のＭＯＳトランジスタが形成される。
【００４３】
次に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）を第１層間絶縁膜８としてカバー絶縁膜７の上に形成する。
【００４４】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁膜８を緻密化する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４５】
次に、図２(b)に示す構造を形成するまでの工程を説明する。
【００４６】
まず、フォトリソグラフィ法により第１層間絶縁膜８とカバー絶縁膜７をパターニングして、メモリセル領域Ａでは第１のｎ型不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成し、同時に、ロジック領域Ｂでは第１及び第２のｐ型不純物拡散領域５ｄ，５ｅの上に第２、第３のコンタクトホール８ｄ，８ｅを形成する。
【００４７】
その後、第１層間絶縁膜８上面と第１〜第３のコンタクトホール８ａ，８ｄ，８ｅ内面に、グルー膜９ａとして膜厚３０ｎｍのチタン（Ti）膜と膜厚５０ｎｍの窒化チタン（TiN）膜をスパッタ法により順に形成する。さらに、WF6 を用いるＣＶＤ法によってタングステン（Ｗ）膜９ｂをグルー膜９ａ上に成長してコンタクトホール８ａ，８ｄ，８ｅ内を完全に埋め込む。
【００４８】
続いて、タングステン膜９ｂ、グルー膜９ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。
【００４９】
これにより、メモリセル領域Ａにおいて第１のコンタクトホール８ａ内に残されたタングステン膜９ｂ及びグルー膜９ａは、第１のｎ型不純物拡散領域５ａに接続される第１の導電性プラグ１０ａとして使用される。また、ロジック領域Ｂにおいて第２、第３のコンタクトホール８ｄ，８ｅ内に残されたタングステン膜９ｂ及びグルー膜９ａは、第１及び第２のｐ型不純物拡散領域５ｄ，５ｅに接続される第２，第３の導電性プラグ１０ｄ，１０ｅとして使用される。
【００５０】
その後に、図３(a)に示すように、第１層間絶縁膜８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、膜厚１００ｎｍの窒化シリコン(Si3N4）よりなる酸化防止絶縁膜１１ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜１１ｂをプラズマＣＶＤ法により順に形成する。そのSiO2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。
【００５１】
酸化防止絶縁膜１１ａは、後で行われる熱処理の際に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを構成するタングステンが異常酸化すると電気抵抗が高くなるだけでなくその体積も増えてコンタクトホール８ａ，８ｂ，８ｃから突出するおそれがある。
【００５２】
次に、レジストパターン（不図示）を用いて、図３(b)に示すように下地絶縁膜１１ｂ、酸化防止絶縁膜１１ａ、第１層間絶縁膜８及びカバー絶縁膜７をエッチングすることにより、メモリセル領域Ａにおける第２及び第３のｎ型不純物拡散領域５ｂ，５ｃの上に、第４及び第５のコンタクトホール８ｂ，８ｃを形成する。
【００５３】
さらに、図４(a)に示すように、下地絶縁膜１０ｂ上面と第４及び第５のコンタクトホール８ｂ，８ｃ内にＣＶＤ法によりリンがドープされたポリシリコン（半導体）膜１２を形成する。第４及び第５のコンタクトホール８ｂ，８ｃ内はポリシリコン膜１２により完全に埋め込まれる。
【００５４】
ポリシリコン膜１２は、例えばシラン（SiH4）とホスフィン(PH3)を反応ガスを成長雰囲気中に導入し、基板温度を５５０℃とし、成長雰囲気を４０Ｐａとして成長される。この場合、PH3の流量はSiH4の流量の０．５％程度として、ポリシリコン膜１２のリン濃度を１．４×１０21／ｃｍ2とする。
【００５５】
続いて、図４(b)に示すように、ポリシリコン膜１２をＣＭＰ法により研磨して下地絶縁膜１１ｂの上面上から除去する。これにより第４及び第５のコンタクトホール８ｂ，８ｃ内に残されたポリシリコン膜１２をそれぞれ第４、第５の導電性プラグ１２ａ，１２ｂとする。この状態では、タングステンからなる第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅは酸化防止膜１１ａと下地絶縁膜１１ｂに覆われた状態となっている。
【００５６】
次に、図５(a)に示す構造を形成するまでの工程を説明する。
【００５７】
まず、第４及び第５の導電性プラグ１２ａ，１２ｂ上と下地絶縁膜１１ｂ上に第１導電膜１３として、例えば膜厚２００ｎｍのイリジウム（Ir）膜１３ｘと膜厚２３ｎｍの酸化プラチナ(PtO)膜１３ｙと膜厚５０ｎｍのプラチナ（Pt）膜１３ｚをスパッタにより順に形成する。
【００５８】
なお、第１導電膜１３を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜１０ｂをアニールする。アニール方法として、例えば、アルゴン雰囲気中で６００〜７５０℃のＲＴＡ(rapid thermal annealing)を採用する。
【００５９】
次に、第１導電膜１３上に、強誘電体膜１４として例えば膜厚２００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜１４の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００６０】
続いて、酸素含有雰囲気中で強誘電体膜１４をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ar）と酸素（O2）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００６１】
さらに、強誘電体膜１４の上に、第２導電膜１５として例えば膜厚２００ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【００６２】
この後に、第２導電膜１５上に、ハードマスク１６としてTiN膜とSiO2膜を順に形成する。そのハードマスク１６は、フォトリソグラフィー法により第４及び第５導電性プラグ１２ａ，１２ｂの上方にキャパシタ平面形状となるようにパターンされる。
【００６３】
そして、ハードマスク１６に覆われない領域の第２導電膜１５、強誘電体膜１４、第１導電膜１３を順次エッチングする。この場合、強誘電体膜１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００６４】
その後に、ハードマスク１６を除去する。
【００６５】
以上により、図５(b)に示すように、メモリセル領域Ａにおける下地絶縁膜１１ｂの上には、第１導電膜１３よりなるキャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂと、強誘電体膜１４よりなるキャパシタＱ1，Ｑ2の誘電体膜１４ａ，１４ｂと、第２導電膜１５よりなるキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂが形成される。そして、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1の下部電極１３ａは第４の導電性プラグ１２ａを介して第２のｎ型不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３のｎ型不純物拡散領域５ｃに電気的に接続される。
【００６６】
続いて、エッチングによる強誘電体膜１４のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む炉内で行われる。
【００６７】
次に、図６(a)に示すように、キャパシタＱ1，Ｑ2を覆うキャパシタ保護膜１７として膜厚５０ｎｍのアルミナをスパッタにより下地絶縁膜１１ｂ上に形成する。その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。このキャパシタ保護膜１７は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【００６８】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜１８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１７上に形成する。さらに、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１８の残りの膜厚は、上部電極１５ａ，１５ｂ上で３００ｎｍ程度とする。
【００６９】
次に、図６(b)に示す構造を形成するまでの工程を説明する。
【００７０】
まず、レジストマスク（不図示）を用いて、第２層間絶縁膜１８、キャパシタ保護膜１７、下地絶縁膜１１ｂ及び酸化防止絶縁膜１１ａをエッチングすることにより、メモリセル領域Ａでは第１の導電性プラグ１０ａの上に第６のコンタクトホール１９ａを形成するとともに、ロジック領域Ｂでは、第２、第３の導電性プラグ１０ｂ，１０ｃの上に第７、第８のコンタクトホール１９ｂ，１９ｃを形成する。
【００７１】
次に、第６〜第８のコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁膜１８上に、グルー膜２０ａとして膜厚５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン膜２０ｂをグルー膜２０ａの上に成長して第６〜第８のコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【００７２】
続いて、タングステン膜２０ｂ、グルー膜２０ａをＣＭＰ法により研磨して第２層間絶縁膜１８の上面上から除去する。そして、第６〜第８のコンタクトホール１９ａ〜１９ｃ内に残されたタングステン膜２０ｂ及びグルー膜２０ａを第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅとする。
【００７３】
さらに、窒素プラズマ雰囲気中で第２層間絶縁膜１８を３５０℃、１２０秒の条件でアニールする。
【００７４】
これにより、メモリセル領域Ａにおいて、第６の導電性プラグ２１ａは第１の導電性プラグ１０ａに接続されてvia-to-viaコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。また、ロジック領域Ｂにおいても、第７及び第８の導電性プラグ２１ｄ，２１ｅは、それぞれ第２，第３の導電性プラグ１０ｂ，１０ｃに接続されてそれらの下のｐ型不純物拡散領域５ｄ、５ｅに電気的に接続される。
【００７５】
次に、図７(a)に示すように、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅ上と第２層間絶縁膜１８上に、第２の酸化防止膜２２としてSiON膜をＣＶＤ法により１００ｎｍの厚さに形成する。
【００７６】
続いて、図７(b)に示すように、第２の酸化防止膜２２と第２層間絶縁膜１８をフォトリソグラフィー法によりパターニングしてキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上にホール２３ａ，２３ｂを形成する。ホール２３ａ，２３ｂを形成することによりダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００７７】
その後に、第２層間絶縁膜１８上に形成された第２の酸化防止膜２２をエッチバックによって除去する。これにより、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅの表面が露出する。
【００７８】
次に、図８に示す構造を形成するまでの工程を説明する。
【００７９】
まず、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶縁膜１８の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu 、膜厚５ｎｍのTi、及び７０ｎｍのTiN膜を順に形成する。
【００８０】
その後に、多層金属膜をパターニングすることにより、メモリセル領域Ａ内でホール２３ａ，２３ｂを通して上部電極１５ａ，１５ｂに接続される一層目金属配線２４ａ，２４ｂと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。これと同時に、ロジック領域Ｂでは、第７、第８の導電性プラグ２１ｄ，２１ｅに接続される一層目配線２４ｄ，２４ｅを形成する。
【００８１】
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン（SiON）などの反射防止膜（不図示）を３０ｎｍの厚さに形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止膜は、多層金属膜のパターニング後にそのまま残してもよい。
【００８２】
さらに、第２層間絶縁膜１８と一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと導電性パッド２４ｃの上に第３層間絶縁膜２５を形成する。
【００８３】
続いて、第３層間絶縁膜２５をパターニングしてメモリセル領域Ａ内の導電性パッド２４ｃの上にビット線コンタクト用のホール２５ａを形成し、同時に、ロジック領域Ｂの一層目配線２４ｅの上にも配線コンタクト用のホール２５ｂを形成する。また、それらのホール２５ａ，２５ｂのそれぞれの中に下から順にTi膜、TiN膜及びＷ膜からなる第９、第１０の導電性プラグ２６ａ，２６ｂを形成する。
【００８４】
次に、ビット線ＢＬを含む二層目金属配線２７ａ，２７ｂを第３層間絶縁膜２５上に形成する。そのビット線２７は、第９の導電性プラグ２６ａに接続されることにより、その下の第９の導電性プラグ２６ａ、導電性パッド２４ｃ、第６の導電性プラグ２１ａ及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【００８５】
その後、二層目金属配線２７ａ，２７ｂを覆う絶縁膜等が形成され、最後にＴＥＯＳ原料酸化シリコン膜と窒化シリコン膜により構成されるカバー膜を形成するが、その詳細は省略する。
【００８６】
なお、ロジック領域Ｂにおいて、ｐ型のＭＯＳトランジスタＴ3と同様に、図示しないｎ型のＭＯＳトランジスタの上にも導電性プラグが形成される。このことは、後述する他の実施形態においても同様である。
【００８７】
上記した実施形態において、メモリセル領域Ａ及びロジック領域Ｂでは、キャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂの直下に形成されない第１〜第３の導電性プラグ１０ａ，１０ｂ，１０ｃの耐熱性は、それらの上の酸化防止膜１１ａの酸素透過性に依存するので、酸化防止膜１１ａの膜厚を７０ｎｍ以上にすることにより、第１〜第３の導電性プラグ１０ａ，１０ｂ，１０ｃを構成するタングステンの酸化が防止される。
【００８８】
これに対し、キャパシタＱ1，Ｑ2を構成する強誘電体膜１４の結晶化アニール、回復アニールなどの熱処理を行う際には、キャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂ直下の第４、第５の導電性プラグ１２ａ，１２ｂの耐熱性は、それ自身の材質はもちろんのこと下部電極１３ａ，１３ｂの酸素透過性にも起因する。
【００８９】
従来技術のように、第４及び第５の導電性プラグ１２ａ，１２ｂを、ロジック領域Ｂの第２、第３の導電性プラグと同じタングステンから形成するとすれば、下部電極１３ａ，１３ｂの下のタングステンの酸化を防止するためには下部電極１３ａ，１３ｂの膜厚をかなり厚くしなければならない。
【００９０】
例えば、下部電極１３ａ，１３ｂの下のタングステンの酸化は、５５０℃程度で３０分間の条件の酸素アニールでは防止される。しかし、そのタングステンの酸化を防止しながら酸素アニール温度を１００℃上げるためには、経験的に、下部電極１３ａ，１３ｂを構成するイリジウム膜１３ｘの膜厚を４００ｎｍ程度にする必要がある。
【００９１】
イリジウム膜１３ｘの膜厚を厚くすることは下部電極１３ａ，１３ｂの膜厚を増やすことになる。一方、キャパシタＱ1 ，Ｑ2 を形成する工程において、キャパシタＱ1，Ｑ2側面での導電材の付着を防止するためにはキャパシタＱ1，Ｑ2の側面をテーパー形成にする必要がある。従って、下部電極１３ａ，１３ｂの膜厚が厚いほど、キャパシタＱ1，Ｑ2の底の面積が大きくなる。
【００９２】
しかし、下部電極１３ａ，１３ｂの膜厚を増やすことは下部電極１３ａ，１３ｂのサイズが大きくなることをまねき、キャパシタの微細化という市場の要求とは逆行する。
【００９３】
これに対して、本実施形態では、キャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂ直下の第４、第５の導電性プラグ１２ａ，１２ｂは、耐酸化性に優れたポリシリコンから構成されているので、その上に形成されるイリジウム膜１３ｘの膜厚を４００ｎｍまで厚くする必要はない。
【００９４】
ところで、ＦｅＲＡＭは、ロジック品に比べてキャパシタの分だけ基板上の段差が大きいために、一層目金属配線２４ｄ，２４ｅ及び導電性パッド２４ｃからシリコン基板１の不純物拡散領域５ａ，５ｄ，５ｅへの接続のためのコンタクトホールのアスペクト比が大きくなる。これを、従来のように、第２層間絶縁膜１８からカバー絶縁膜７までの複数の絶縁膜を一括してエッチングにより形成しようとすれば、エッチング自体が難しくなるだけでなく、コンタクトホール内でのグルー膜の埋込も難しくなるために、新たに最新設備を導入する必要がある。
【００９５】
これに対して、本実施形態のように、メモリセル領域Ａにおいて二段の導電性プラグ１０ａ，２１ａを形成し併せてロジック領域Ｂにおいて二段の導電性プラグ１０ｄ，２４ｄを形成することは、ＦｅＲＡＭ品又はロジック混載ＦｅＲＡＭの歩留まりを上げることにとどまらず、既存装置を使い回すことができ、開発費と製造コストの削減が実現できる。
【００９６】
また、本実施形態では、メモリセル領域ＡのキャパシタＱ1，Ｑ2直下の導電性プラグ１２ａ，１２ｂをシリコンから形成しているが、ロジック領域Ｂでは一層目の導電性プラグ１０ｄ，１０ｅをタングステンから構成している。従って、従来のロジック品の設計ライブラリを使用することができ、設計コストの削減も実現できる。
【００９７】
（第２の実施の形態）
上記した第１実施形態では、図６、図７に示したように、第２層間絶縁膜１８に形成されるホールのうち、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂの上のホール２３ａ，２３ｂとその他のホール１９ａ，１９ｂ，１９ｃを別工程によって形成しているが、以下に示すように同時に形成してもよい。
【００９８】
まず、第１実施形態に示した工程に従って図６(a)に示す構造を形成する。
【００９９】
次に、図１０(a)に示すように、レジストパターン（不図示）を用いて第２層間絶縁膜１８及びキャパシタ保護膜１７をエッチングすることにより、メモリセル領域ＡのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂの上方にホール２３ａ，２３ｂを形成する。この場合、エッチングガスとしてArとC4F8とO2を用いて第２層間絶縁膜１８とキャパシタ保護膜１７をエッチングして上部電極１５ａ，１５ｂを露出させる。
【０１００】
その後、強誘電体膜１４をエッチングによるダメージから回復させるために、例えば酸素含有雰囲気にて基板温度を５５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【０１０１】
次に、図１０(b)に示すように、レジストパターン（不図示）を用いて、メモリセル領域Ａの第１の導電性プラグ１０ａの上方とロジック領域Ｂの第２，第３の導電性プラグ１０ｄ，１０ｅの上方にそれぞれコンタクトホール１９ａ，１９ｂ，１９ｃを形成する。コンタクトホール１９ａ，１９ｂ，１９ｃは、３ステップのエッチングによる形成される。第１ステップでは、エッチングガスとしてArとC4F8とO2を用いて第２層間絶縁膜１８とアルミナからなるキャパシタ保護膜１７と下地絶縁膜１１ｂをエッチングする。第２ステップでは、エッチングガスとしてArとO2を用いて、酸化防止絶縁膜１１ａ上のデポ膜を除去する。第３ステップでは、エッチングガスとしてArとC4F8とCF4とO2を用いて酸化防止絶縁膜１１ａをエッチングして第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを露出させる。なお、第３ステップのエッチングガスはArとCHF3とO2であってもよい。
【０１０２】
次に、図１１に示す構造になるまでの工程を説明する。
【０１０３】
まず、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁膜１８上に、グルー膜２０ａとして膜厚５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン膜２０ｂをグルー膜２０ａの上に成長することにより、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【０１０４】
続いて、タングステン膜２０ｂ、グルー膜２０ａをＣＭＰ法により研磨して第２層間絶縁膜１８の上面上から除去する。これにより、キャパシタＱ1，Ｑ2の上のホール２３ａ，２３ｂ内に残されたタングステン膜２０ｂ及びグルー膜２０ａを第１１，第１２の導電性プラグ２１ｂ、２１ｃとし、メモリセル領域Ａ内の第１の導電性プラグ１０ａ上のコンタクトホール１９ａ内に残されたタングステン膜２０ｂ及びグルー膜２０ａを第６の導電性プラグ２１ａとする。さらに、ロジック領域Ｂ内の第２、第３の導電性プラグ１０ｄ，１０ｅの上のコンタクトホール１９ｂ，１９ｃ内に残されたタングステン膜２０ｂ及びグルー膜２０ａを、それぞれ第７、第８の導電性プラグ２１ｄ、２１ｅとする。
【０１０５】
さらに、窒素プラズマ雰囲気中で第２層間絶縁膜１８を３５０℃、１２０秒の条件でアニールする。
【０１０６】
これにより、メモリセル領域Ａにおいて２つのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂは、第１実施形態と異なり、それぞれタングステンを有する導電性プラグ２１ｂ，２１ｃに接続される。その他の導電性プラグ２１ａ，２１ｄ，２１３は、それぞれ、第１実施形態と同様に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅに接続される。
【０１０７】
次に、図１２に示す構造を形成するまでの工程を説明する。
【０１０８】
まず、第６、第７、第８、第１１及び第１２の導電性プラグ２１ａ〜２１ｅと上と第２層間絶縁膜１８上に、多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び７０ｎｍのTiN膜を順に形成する。
【０１０９】
その後に、多層金属膜をパターニングすることにより、第７、第８、第１１及び第１２の導電性プラグ２１ｂ〜２１ｅに接続される一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。
【０１１０】
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、第１実施形態と同様に酸窒化シリコン（SiON）などの反射防止膜（不図示）パターンを用いてもよい。
【０１１１】
この後に、第１実施形態の図９に示したと同様に、第２層間絶縁膜１８、一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ及び導電性パッド２４ｃの上に第３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃの上に導電性プラグ２５ａを介してビット線を接続するが、その詳細は省略する。
【０１１２】
以上のように第２層間絶縁膜１８に形成されるホール２３ａ，２３ｂとコンタクトホール１９ａ〜１９ｃを同時に形成したので、パターニング工程が短縮化される。
【０１１３】
しかも、第１実施形態において第２層間絶縁膜１８上に形成している酸化防止膜は不要になるので、成膜工程とエッチバック工程を省くことができ、製造工程の低減が可能になる。
【０１１４】
（第３の実施の形態）
第１、第２実施形態では、一層目配線２４ｄ，２４ｅ及び導電性パッド２４ｃは、それぞれ上側と下側の２つの導電性プラグ１０ａ，１０ｄ，１０ｅ、２１ａ，２１ｄ，２１ｅを介して不純物拡散領域５ａ，５ｄ，５ｅに接続されている。
【０１１５】
そこで、本実施形態では、第１実施形態で示した上下の導電性プラグの代わりに１つの導電性プラグを形成することについて説明する。
【０１１６】
まず、図２(a) に示したと同様に、第１実施形態に示した方法に従ってシリコン基板１にＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を形成し、その上にカバー絶縁膜７、第１層間絶縁膜８を形成する。
【０１１７】
次に、レジストパターン（不図示）を用いて、図１３(a)に示すように、第１層間絶縁膜８とカバー絶縁膜７をエッチングすることにより、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ、５ｃの上にそれぞれ浅いコンタクトホール８ｂ，８ｃを形成する。
【０１１８】
続いて、第１実施形態で示した条件により、第１層間絶縁膜８上面とコンタクトホール８ｂ，８ｃ内にＣＶＤ法によりリンがドープされたポリシリコン膜を形成する。
【０１１９】
次に、図１３(b)に示すように、ポリシリコン（半導体）膜をＣＭＰ法により第１層間絶縁膜８の上面上から除去する。これにより、第２及び第３のｎ型不純物拡散領域５ｂ，５ｃ上のコンタクトホール８ｂ，８ｃ内に残されたポリシリコン膜をそれぞれ第１、第２の導電性プラグ１２ａ，１２ｂとする。
【０１２０】
さらに、第１実施形態と同様に、導電性プラグ１２ａ、１２ｂ上と第１層間絶縁膜８上に第１導電膜と強誘電体膜と第２導電膜を順に形成した後に、これらの膜をハードマスクを用いてパターニングしてキャパシタＱ1，Ｑ2を形成する。キャパシタＱ1，Ｑ2は、第１、第２の導電性プラグ１２ａ，１２ｂに接続され且つ第１導電膜よりなる下部電極１３ａ，１３ｂと、強誘電体材料よりなる誘電体膜１４ａ，１４ｂと、第２導電膜よりなる上部電極１５ａ，１５ｂとを積層した構造を有している。
【０１２１】
なお、第１実施形態と同様に、強誘電体膜の形成後に結晶化アニールを行い、キャパシタＱ1，Ｑ2形成後に回復アニールを行う。
【０１２２】
次に、第１実施形態と同様な方法により、キャパシタＱ1，Ｑ2と第１層間絶縁膜８の上に、アルミナ、ＰＺＴなどよりなるキャパシタ保護膜１７を形成し、さらにキャパシタ絶縁膜１７にSiO2よりなる第２層間絶縁膜１８を形成する。
【０１２３】
続いて、図１４(b)に示すように、レジストパターン（不図示）を用いて、第２層間絶縁膜１８、キャパシタ保護膜１７、第１層間絶縁膜８及びカバー絶縁膜７を順にエッチングすることにより、メモリセル領域Ａ内の第１不純物拡散層５ａの上に深いコンタクトホール１８ａを形成し、同時に、ロジック領域Ｂ内の第４，第５の不純物拡散層５ｄ、５ｅの上にも深いコンタクトホール１８ｂ，１８ｃを形成する。それらのコンタクトホール１８ａ〜１８ｃのアスペクト比は７程度である。
【０１２４】
次に、第２層間絶縁膜１８上面と深いコンタクトホール１８ａ，１８ｂ，１８ｃの内面に、グルー膜２８ａとして膜厚３０ｎｍのチタン膜と膜厚５０ｎｍの窒化チタン膜をスパッタ法により形成する。さらに、六フッ化タングステンを用いるＣＶＤ法によってタングステン膜２８ｂをグルー膜２８ａ上に成長してコンタクトホール１８ａ〜１８ｃを完全に埋め込む。
【０１２５】
続いて、図１５(a)に示すように、タングステン膜２８ｂとグルー膜２８ａをＣＭＰ法により研磨して第２層間絶縁膜８の上面上から除去する。これにより、メモリセル領域Ａにおいて深いコンタクトホール１８ａ内に残されたタングステン膜２８ｂとグルー膜２８ａは、第１のｎ型不純物拡散領域５ａに接続される金属製の第３の導電性プラグ２９ａとして使用される。また、ロジック領域Ｂにおいて深いコンタクトホール１８ｂ，１８ｃ内に残されたタングステン膜２８ｂとグルー膜２８ａは、第１，第２のｐ型不純物拡散領域５ｄ，５ｅに接続される金属製の第４，第５の導電性プラグ２９ｂ，２９ｃとして使用される。第３〜第５の導電性プラグ２９ａ〜２９ｃは、第２層間絶縁膜８から露出する高さを有している。
【０１２６】
さらに、窒素雰囲気中で第２層間絶縁膜１８を３５０℃、１２０秒の条件でアニールする。
【０１２７】
その後に、第２層間絶縁膜１８上と第３〜第５の導電性プラグ２９ａ〜２９ｃの上に、膜厚１００ｎｍのSiONよりなる酸化防止膜２２を形成する。
【０１２８】
次に、図１５(b)に示すように、酸化防止膜２２と第２層間絶縁膜１８をフォトリソグラフィー法によりパターニングしてキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上にホール２３ａ，２３ｂを形成する。ホール２３ａ，２３ｂの形成によってダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【０１２９】
その後に、第２層間絶縁膜１８上に形成された酸化防止膜２２をエッチバックによって除去する。これにより、第３〜第５の導電性プラグ２９ａ〜２９ｃの上面が露出する。
【０１３０】
次に、図１６に示す構造を形成する工程を説明する。
【０１３１】
まず、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶縁膜１８の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び７０ｎｍのTiN膜を順に形成する。
【０１３２】
その後に、多層金属膜をパターニングすることにより、メモリセル領域Ａ内でホール２３ａ，２３ｂを通して上部電極１５ａ，１５ｂに接続される一層目金属配線２４ａ，２４ｂと、第３の導電性プラグ２９ａに接続される導電性パッド２４ｃを形成する。これと同時に、ロジック領域Ｂでは、第４、第５の導電性プラグ２９ｂ，２９ｃに接続される一層目配線２４ｄ，２４ｅを形成する。
【０１３３】
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン（SiON）などの反射防止膜（不図示）を形成してもよい。
【０１３４】
この後に、第１実施形態の図９に示したと同様に、第２層間絶縁膜１８、一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ及び導電性パッド２４ｃの上に第３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃの上に導電性プラグ２５ａを介してビット線を接続するが、その詳細は省略する。
【０１３５】
以上のように本実施形態において、キャパシタＱ1，Ｑ2の直下に形成される第１、第２の導電性プラグ１２ａ，１２ｂをシリコンから形成するとともに、その他の導電性プラグを金属から形成している。従って、そのような第１、第２の導電性プラグ１２ａ，１２ｂは、キャパシタＱ1，Ｑ2の側面から入る酸素によって酸化されにくく、コンタクト不良が防止される。
【０１３６】
また、本実施形態においては、メモリセル領域Ａにおいて、キャパシタＱ1，Ｑ2を覆う第２層間絶縁膜１８上の導電性パッド２４ｃとその下方の第１のｎ型不純物拡散領域５ａを接続するためのコンタクトホール１８ａを１回のエッチングで形成し、その後に、コンタクトホール１８ａ内に金属膜を形成して１段の導電性プラグ２９ａを形成している。また、ロジック領域Ｂにおいても、第２層間絶縁膜１８上の一層目金属配線２４ｄ，２４ｅとその下方のｐ型不純物拡散領域５ｄ，５ｅを接続するためのコンタクトホール１８ｂ，１８ｃを１回のエッチングで形成し、その後に、コンタクトホール１８ｂ，１８ｃ内に金属膜を形成して１段の導電性プラグ２９ｂ，２９ｃを形成している。
【０１３７】
従って、第２層間絶縁膜１８上の導電性パッド２４ｃ、一層目金属配線２４ｄ，２４ｅを不純物拡散層５ａ，５ｄ，５ｅに接続するための導電性プラグを形成するために、第１実施形態、第２実施形態のように、第１層間絶縁膜８上に酸化防止膜を形成する必要がなくなり、工程を少なくしてスループットが向上し、コストダウンの利点がある。
【０１３８】
（第４の実施の形態）
第１、第２及び第３の実施形態では、キャパシタＱ1，Ｑ2の直下の導電性プラグ１２ａ，１２ｂをドープトシリコンから形成することにより、その導電性プラグ１２ａ，１２ｂを酸化され難くしてコンタクト不良を防止している。
【０１３９】
導電性プラグ１２ａ，１２ｂは、シリコンの他に、耐熱性に優れ、かつ酸化により特性変動が少ない酸化物導電材料を用いてもよい。
【０１４０】
そのような酸化物導電材料としては、IrOx 、PtOx 、RuOx 、SrRuOx 、LaSrCoOx 、LaNiOx 等の貴金属酸化物、又は、ZuOx に代表される酸化物半導体に適切な不純物をドープして得られる酸化物などがある。なお、ｘは成分数である。酸化物半導体としてその他に、TiO2、Fe2O3がある。
【０１４１】
酸化物導電材料を導電性プラグ１２ａ，１２ｂとして用いる場合には、ｎ型不純物拡散領域５ｂ，５ｃを構成するシリコンが酸化されるおそれがあるので、導電性プラグ１２ａ，１２ｂとｎ型不純物拡散領域５ｂ，５ｃの間に導電性のコンタクト層を介在させるのが好ましい。コンタクト層は、シリコン基板１への元素の拡散を考慮して、純金属を用いることなく、金属窒化物、金属ケイ化物などの化合物を用いることが好ましい。
【０１４２】
次に、酸化物導電材料を導電性プラグ１２ａ，１２ｂとして用いる第１例を図１７を参照して説明し、第２例を図１８を参照して説明する。なお、図１７、図１８において、図２〜図９と同じ符号は同じ構成要素を示している。
【０１４３】
第１例
まず、図１７(a)に示すように、シリコン基板１にＭＯＳトランジスタＴ1，Ｔ2を形成した後に、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ，５ｃの表面にコンタクト層３０としてコバルトシリサイド、チタンシリサイドのような金属ケイ化物（シリサイド）層をサリサイド技術により形成する。その金属ケイ化物は、メモリセル領域Ａとロジック領域Ｂにおける他の不純物拡散領域５ａ，５ｄ，５ｅの表面に形成してもよい。
【０１４４】
その後に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁膜７、第１層間絶縁膜８を順に形成する。そして、第１実施形態と同様にして第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを形成した後に、第１の酸化防止膜１１ａと下地絶縁膜１１ｂを第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅと第１層間絶縁膜８の上に形成する。
【０１４５】
この後に、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ，５ｃの上のコンタクトホール８ｂ，８ｃを形成し、その中に酸化物導電材を形成する。そして、下地絶縁膜１１ｂの上の酸化物導電材をＣＭＰ法により除去する。これにより、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ，５ｃの上にコンタクトホール８ｂ，８ｃ内に残った酸化物導電材を導電性プラグ１２ａ，１２ｂとして使用する。
【０１４６】
続いて、図１７(b)に示すように、第１実施形態と同様に、導電性プラグ１２ａ，１２ｂの上にキャパシタＱ1 ，Ｑ2 を形成し、その後の工程は第１実施形態に従う。
【０１４７】
第２例
まず、図１８(a)に示すように、シリコン基板１にＭＯＳトランジスタＴ1，Ｔ2を形成した後に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁膜７、第１層間絶縁膜８を順に形成する。そして、第１実施形態と同様にして第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを形成した後に、第１の酸化防止膜１１ａと下地絶縁膜１１ｂを第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅと第１層間絶縁膜８の上に形成する。
【０１４８】
この後に、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ，５ｃの上にコンタクトホール８ｂ，８ｃを形成する。
【０１４９】
続いて、コンタクトホール８ｂ，８ｃの内面及び底面と下地絶縁膜１１ｂの上に、コンタクト層３１として窒化チタンなどの金属窒化物膜を形成する。さらにコンタクトホール８ｂ，８ｃ内を埋め込むようにして、コンタクト層３１の上に酸化物導電材を形成する。そして、下地絶縁膜１１ｂの上の酸化物導電材とコンタクト層３１をＣＭＰ法により除去する。これにより、メモリセル領域Ａの第２、第３のｎ型不純物拡散領域５ｂ，５ｃの上のコンタクトホール８ｂ，８ｃ内に残った酸化物導電材を導電性プラグ１２ａ，１２ｂとして使用する。
【０１５０】
続いて、図１８(b)に示すように、第１実施形態と同様に、導電性プラグ１２ａ，１２ｂの上にキャパシタＱ1，Ｑ2を形成し、その後の工程は第１実施形態に従う。
【０１５１】
以上のような酸化物導電材料からなる導電性プラグ１２ａ，１２ｂは、結晶化アニール、回復アニールの際に酸素に接触しても変化はなく、キャパシタＱ1，Ｑ2とｎ型不純物拡散領域５ｂ，５ｃとのコンタクト不良が発生しない。
【０１５２】
なお、上記したような酸化物導電材からなる導電性プラグ１２ａ，１２ｂとコンタクト層３０，３１は、第２、第３の実施形態で採用してもよい。
【０１５３】
なお、上記した実施形態では、キャパシタの誘電膜として強誘電体から構成したが高誘電体材料から構成してもよい。
【０１５４】
（付記１）半導体基板に形成されたトランジスタを構成する第１及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に形成された第１のホールと、
前記第１のホール内に形成された金属膜よりなる第１の導電性プラグと、
前記第１の絶縁膜のうち前記第２の不純物拡散領域の上に形成された第２のホールと、
前記第２のホール内に形成され且つ前記金属膜よりも酸化されにくい導電材料よりなる第２の導電性プラグと、
前記第２の導電性プラグの上面に接続される下部電極と、強誘電体と高誘電体のいずれかの誘電体膜と、上部電極とからなるキャパシタと
を有することを特徴とする半導体装置。
【０１５５】
（付記２）前記第２の導電性プラグを構成する前記導電材料は、ドープトシリコンと酸化物導電体材料のいずれかであることを特徴とする付記１に記載の半導体装置。
【０１５６】
（付記３）前記酸化物導電体材料は、貴金属酸化物、又は、ドープト酸化物半導体であることを特徴とする付記２に記載の半導体装置。
【０１５７】
（付記４）前記酸化物導電体材料からなる前記第２の導電性プラグと前記第２の不純物拡散領域の間には、金属窒化物、金属ケイ化物化合物のいずれかからなるコンタクト層が形成されていることを特徴とする付記３に記載の半導体装置。
【０１５８】
（付記５）前記金属膜はタングステンを含むことを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
【０１５９】
（付記６）前記半導体基板に形成された第３の不純物拡散領域と、
第１の絶縁膜のうち前記第３の不純物拡散領域の上に形成された第３のホールと、
前記第３のホール内に前記金属膜と同じ材料からなる第３の導電性プラグと
をさらに有することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１６０】
（付記７）前記キャパシタ及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜のうち前記第３の導電性プラグの上に形成された第４ホールと、
前記第４ホール内に形成されて前記第３の導電性プラグに接続される第４導電性プラグと
をさらに有することを特徴とする付記６に記載の半導体装置。
【０１６１】
（付記８）前記キャパシタ及び前記第１の絶縁膜の上には第２の絶縁膜が形成され、
前記第３のホールは前記第１の絶縁膜と前記第２の絶縁膜に形成され、
前記第３のホール内の前記第３の導電性プラグは前記第２の絶縁膜から露出する高さに形成されている
ことを特徴とする付記６に記載の半導体装置。
【０１６２】
（付記９）前記キャパシタ及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜のうち前記第１の導電性プラグの上に形成された第５ホールと、
前記第５ホール内に形成されて前記第１の導電性プラグに接続される第５導電性プラグと
をさらに有することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
【０１６３】
（付記１０）前記キャパシタ及び前記第１の絶縁膜の上には第２の絶縁膜が形成され、
前記第１のホールは前記第１の絶縁膜と前記第２の絶縁膜に形成され、
前記第１のホール内の前記第１の導電性プラグは前記第２の絶縁膜から露出する高さに形成されている
ことを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
【０１６４】
（付記１１）前記第２の絶縁膜のうち前記キャパシタの前記上部電極の上には第６のホールが形成され、
前記第２の絶縁膜の上には、前記第６のホールを通して前記上部電極に電気的に接続される配線が形成されている
ことを特徴とする付記７乃至付記１０のいずれかに記載の半導体装置。
【０１６５】
（付記１２）前記第１の絶縁膜の上で、前記第１のホールの周囲であって前記キャパシタの下側には酸化防止膜が形成されていることを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置。
【０１６６】
（付記１３）前記第１及び第２の不純物拡散領域は前記半導体基板のメモリセル領域に形成され、前記第３の不純物拡散領域は前記半導体基板のロジック領域に形成されていることを特徴とする付記６乃至付記１２のいずれかに記載の半導体装置。
【０１６７】
（付記１４）半導体基板に第１及び第２の不純物拡散領域を有するトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を前記半導体基板の上方に形成する工程と、
前記第１の絶縁膜のうち前記第１の不純物拡散領域の上に第１のホールを形成する工程と、
前記第１のホール内に金属膜からなる第１の導電性プラグを形成する工程と、
前記第１の絶縁膜のうち前記第２の不純物拡散領域の上に前記金属膜よりも酸化されにくい導電材料からなる第２の導電性プラグを形成する工程と、
前記第２の導電性プラグの上に第１導電膜と、強誘電体と高誘電体のいずれかの誘電体膜と、第２導電膜とを順に形成する工程と、
前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングすることによりキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１６８】
（付記１５）前記第２の導電性プラグを構成する前記導電材料の形成は、ドープトシリコンと酸化物導電体材料のいずれかの形成であることを特徴とする付記１４に記載の半導体装置の製造方法。
【０１６９】
（付記１６）前記第１の導電性プラグを構成する前記金属膜を形成する工程は、グルー膜とタングステン膜を順に形成する工程であることを特徴とする付記１４又は付記１５に記載の半導体装置の製造方法。
【０１７０】
（付記１７）前記キャパシタを形成した後に酸素含有雰囲気中で前記キャパシタをアニールする工程をさらに有することを特徴とする付記１４乃至付記１６のいずれかに記載の半導体装置の製造方法。
【０１７１】
（付記１８）前記第１の絶縁膜に覆われる第３の不純物拡散領域を前記半導体基板に形成する工程と、
前記第１の絶縁膜のうち前記第３の不純物拡散領域の上に第３のホールを形成する工程と、
前記第３のホールの中に前記金属膜と同じ材料からなる第３の導電性プラグを形成する工程と
をさらに有することを特徴とする付記１４乃至付記１７のいずれかに記載の半導体装置の製造方法。
【０１７２】
（付記１９）前記第１の導電性プラグを形成した後に、前記第１の導電性プラグと前記第１の絶縁膜の上に酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜及び前記第１の絶縁膜に前記第２のホールを形成する工程と、
前記第２の導電性プラグを前記第２のホール内に形成する工程と
を有することを特徴とする付記１４乃至付記１８のいずれかに記載の半導体装置の製造方法。
【０１７３】
（付記２０）前記キャパシタを覆う第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第２の絶縁膜のうち前記第１の導電性プラグの上に第４のホールを形成する工程と、
前記第４のホールの中に第４の導電性プラグを形成する工程と
をさらに有することを特徴とする付記１４乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１７４】
（付記２１）前記第４のホールを形成すると同時に、前記第２の絶縁膜のうち前記キャパシタの前記第２導電膜の上に第５のホールを形成する工程と、
前記第４の導電性プラグの形成と同時に、前記第５のホール内に第５の導電性プラグを形成する工程と
を有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１７５】
（付記２２）前記第４の導電性プラグと前記第２の絶縁膜の上に酸化防止膜を形成する工程と、
前記酸化防止膜と前記第２の絶縁膜をパターニングすることにより、前記キャパシタの前記第２導電膜の上に第５のホールを形成する工程と、
前記酸化防止膜を除去する工程と、
前記第２の絶縁膜の上に前記第５のホールを通して前記キャパシタの前記第２導電膜に接続されるパターンを含む配線を前記第２の絶縁膜の上に形成する工程と
をさらに有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１７６】
（付記２３）前記キャパシタを覆う第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第１のホールを前記第２の絶縁膜と前記第１の絶縁膜に形成する工程と、
前記第１のホール内に前記第１の導電性プラグを形成する工程と
を有することを特徴とする付記１４乃至付記１９のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７７】
【図１】図１(a),(b),(c)は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２】図２(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７(a),(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１０】図１０(a),(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１１】図１１は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１３】図１３(a),(b)は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１４】図１４(a),(b)は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１５】図１５(a),(b)は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１６】図１６は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１７】図１７(a),(b)は、本発明の第４実施形態に係る第１の半導体装置の製造工程を示す断面図である。
【図１８】図１８(a),(b)は、本発明の第４実施形態に係る第２の半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１７８】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ〜４ｃ…ゲート電極、５ａ〜５ｅ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁膜、８…第１層間絶縁膜、９ａ…グルー膜、９ｂ…タングステン膜、１０ａ，１０ｄ，１０ｅ…導電性プラグ、１１ａ…酸化防止膜、１１ｂ…下地絶縁膜、１２…ポリシリコン、１２ａ，１２ｂ…導電性プラグ、１３…第１導電膜、１４…強誘電体膜、１５…第２導電膜、１６…ハードマスク、１７…キャパシタ保護膜、１８…第２層間絶縁膜、１９ａ〜１９ｃ…コンタクトホール、２０ａ…グルー膜、２０ｂ…タングステン膜、２１ａ〜２１ｃ…導電性プラグ、２２…酸化防止膜、２３ａ，２３ｂ…ホール、２４ａ，２４ｂ，２４ｄ，２４ｃ…一層目金属配線、２４ｃ…導電性パッド、２５…層間絶縁膜、２５ａ，２５ｂ…ホール、２６ａ，２６ｂ…導電性プラグ、２７…ビット線、２７ａ，２７ｂ…二層目金属配線、２８ａ…グルー膜、２８ｂ…タングステン膜、２９ａ〜２９ｃ…電性プラグ、３０，３１…コンタクト層。
【図１】
2006270122.tif 000003
【図２】
2006270122.tif 000004
【図３】
2006270122.tif 000005
【図４】
2006270122.tif 000006
【図５】
2006270122.tif 000007
【図６】
2006270122.tif 000008
【図７】
2006270122.tif 000009
【図８】
2006270122.tif 000010
【図９】
2006270122.tif 000011
【図１０】
2006270122.tif 000012
【図１１】
2006270122.tif 000013
【図１２】
2006270122.tif 000014
【図１３】
2006270122.tif 000015
【図１４】
2006270122.tif 000016
【図１５】
2006270122.tif 000017
【図１６】
2006270122.tif 000018
【図１７】
2006270122.tif 000019
【図１８】
2006270122.tif 000020