(57)【要約】  【課題】  電源電圧、温度、プロセス変動等によっても立上り遅延のバラツキが小さくなり、且つ、立上り遅延と立下り遅延の差も小さくなるようにすること。  【解決手段】  電源電圧ＶＤＤより高い入力電圧Ｖｉｎを電源電圧ＶＤＤより低い電圧に低下させる耐圧回路２と、耐圧回路２の出力電圧から高周波ノイズ成分を除去するＲＣフィルタ回路４と、ＲＣフィルタ回路４の出力電圧に応じて反転／復帰するシュミットインバータ回路５と、耐圧回路２の出力電圧Ｖ１がハイレベルで且つＲＣフィルタ回路４の出力電圧が所定の電圧以上のときＲＣフィルタ回路４のＲＣ時定数を小さな値に切り替える時定数切替回路８を設けた。【選択図】  図１
2006180181.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧より高い入力電圧が入力されたときに、その入力電圧を電源電圧より低い電圧に低下させる耐圧回路と、該耐圧回路の出力電圧から高周波ノイズ成分を除去するＲＣフィルタ回路と、該ＲＣフィルタ回路の出力電圧に応じて反転／復帰するシュミットインバータ回路とを具備する耐圧入力バッファ回路において、
前記耐圧回路の出力電圧と前記ＲＣフィルタ回路の出力電圧とによって前記ＲＣフィルタ回路のＲＣ時定数を切り替える時定数切替回路を設けたことを特徴とする耐圧入力バッファ回路。
【請求項２】
請求項１に記載の耐圧入力バッファ回路において、
前記時定数切替回路は、前記耐圧回路の出力電圧がハイレベルで且つ前記ＲＣフィルタ回路の出力電圧が所定の電圧以上のとき前記ＲＣフィルタ回路の時定数を小さな値に切り替え、それ以外では前記ＲＣフィルタ回路の時定数を大きな値に切り替えることを特徴とする耐圧入力バッファ回路。
【請求項３】
請求項１又は２に記載の耐圧入力バッファ回路において、
前記時定数切替回路は、前記ＲＣフィルタ回路の抵抗に並列接続された第１のトランジスタと、前記耐圧回路の出力電圧がローレベルのとき前記第１のトランジスタをオフさせる第２のトランジスタと、前記ＲＣフィルタ回路の出力レベルを反転させるインバータと、前記耐圧回路の出力電圧がハイレベルのときオンして前記インバータの出力電圧を前記第１のトランジスタのゲートに印加するトランスミッションゲートとを具備し、前記耐圧回路の出力電圧がハイレベルで且つ前記ＲＣフィルタ回路の出力電圧がハイレベルのときのみ前記第１のトランジスタがオンすることを特徴とする耐圧入力バッファ回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の耐圧入力バッファ回路において、
前記シュミットインバータ回路の出力電圧がローレベルのとき、前記耐圧回路の出力電圧をハイレベルに補正するプルアップ回路を設けたことを特徴とする耐圧入力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、前段に電源電圧より高い入力電圧が入力されたときに、その入力電圧を電源電圧より低い電圧に低下させる耐圧回路を有し、中段に抵抗と容量で構成されたＲＣフィルタ回路を有し、後段にシュミットインバータ回路を有する耐圧入力バッファ回路に係り、特にＩＣ化した製品間での遅延のバラツキを抑え、且つ立上り遅延と立下り遅延の差のバラツキも所定範囲内に抑えることのできる耐圧入力バッファ回路に関するものである。
【背景技術】
【０００２】
この種の耐圧入力バッファ回路として、図３に示す回路が知られている。図３において、１は入力端子、２はＮＭＯＳトランジスタＭＮ１からなる耐圧回路、３はＰＭＯＳトランジスタＭＰ１からなるプルアップ回路、４Ａは抵抗Ｒ２と容量Ｃ１からなるＲＣフィルタ回路、５はＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４とＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４からなるシュミットインバータ回路、６は通常のインバータＩＮＶ１からなるインバータ回路、７は出力端子、Ｎ１，Ｎ２，Ｎ３はノードである。
【０００３】
入力端子１に印加する電圧が０Ｖから電源電圧ＶＤＤより高い電圧に遷移するときは、ノードＮ１の電圧Ｖ１が電源電圧ＶＤＤよりもトランジスタＭＮ１のしきい値電圧分だけ低下した電圧となることにより、入力端子１に印加する電圧が電源電圧ＶＤＤより高い場合でも内部回路が保護される耐圧特性をもつ。このときは、ＲＣフィルタ回路４Ａおよびシュミットインバータ回路５の動作により、所定時間経過の後、ノードＮ３の電圧が接地電圧ＶＳＳになることによりトランジスタＭＰ１がオンして、ノードＮ１の電圧Ｖ１が所定の電源電圧ＶＤＤ（ハイレベル）にプルアップされる。ＲＣフィルタ回路４Ａは所定周波数以上のノイズをカットするノイズフィルタとして機能する。シュミットインバータ回路５は、通常のインバータにトランジスタＭＰ４，ＭＮ４を付加してヒステリシス特性を持たせたものであり、ノードＮ３をローレベルからハイレベルに反転させるときのノードＮ２の電圧Ｖ２（しきい値電圧（Ｖth1））はＶＤＤ／２より低く、ハイレベルからローレベルに復帰させるときのノードＮ２の電圧Ｖ２（しきい値電圧（Ｖth2））はＶＤＤ／２よりも高くなる。つまり、Ｖth1＜VDD/2＜Ｖth2となる。なお、インバータＩＮＶ１のしきい値電圧はほぼＶＤＤ／２である。
【０００４】
さて、ＶＤＤ＝２．３Ｖとしたとき、この耐圧入力バッファ回路は、入力端子１の電圧Ｖｉｎが０Ｖ→５Ｖに遷移するときに、ノードＮ１の電圧Ｖ１は電源電圧ＶＤＤからトランジスタＭＮ１のしきい値電圧を差し引いた電圧までしか上昇しない。このノードＮ１の電圧Ｖ１がＲＣフィルタ回路４Ａに入力すると、ノードＮ２の電圧Ｖ２は時定数Ｃ１・Ｒ２で上昇し、シュミットインバータ回路５のしきい値電圧Ｖth2に到達すると、ノードＮ３が電源電圧ＶＤＤから接地電圧ＶＳＳに反転し、この結果トランジスタＭＰ１がオンして、ノードＮ１の電圧Ｖ１が電源電圧ＶＤＤにまで上昇する。
【０００５】
しかし、ノードＮ２の電圧は、シュミットインバータ回路５のしきい値電圧Ｖth2の付近で緩やかな勾配で上昇するので、そのシュミットインバータ回路５が反転するまでの時間が長くかかり、入力端子１の電圧が立ち上がってから出力端子７の電圧Ｖｏｕｔが立ち上がるまでの遅延時間が長くなる。
【０００６】
図４Ａは図３に示す耐圧入力バッファ回路を１チップのＩＣで形成した場合において、入力端子１の電圧Ｖｉｎ、出力端子７の電圧Ｖｏｕｔ、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２の立上り波形を示した図である。ここでは、ＷＳＴ（最悪）条件[ＶＤＤ＝２．３Ｖ、温度１２５℃、プロセス変動ＷＳＴ]の場合を示した。このように、入力端子１の電圧Ｖｉｎの立上りと出力端子７の電圧Ｖｏｕｔの立上りの差Ｔ１’は、約１５０ｎｓｅｃと大きくなっている。
【０００７】
図４ＢはＷＳＴ条件（図４Ａと同じ）、ＴＹＰ（通常）条件[ＶＤＤ＝２．５Ｖ、温度２５℃、プロセス変動ＴＹＰ]、ＢＳＴ（最良）条件[ＶＤＤ＝２．７Ｖ、温度−４０℃、プロセス変動ＢＳＴ]としたときの出力電圧Ｖｏｕｔの立上り波形を示した図である。ＢＳＴの条件とＷＳＴの条件の立上りの差Ｔ２’は、約１２５ｎｓｅｃであった。
【０００８】
一方、入力端子１の電圧Ｖｉｎが５Ｖ→０Ｖに遷移するときは、トランジスタＭＮ１がオン状態にあるのでノードＮ１の電圧Ｖ１は入力端子１の電圧Ｖｉｎの低下と同時に低下し、これに応じてノードＮ２の電圧Ｖ２も低下する。ノードＮ２の電圧Ｖ２がシュミットインバータ回路４のしきい値電圧Ｖth1を下回ると、ノードＮ３が電源電圧ＶＤＤに上昇し、トランジスタＭＰ１がオフする。また、出力電圧Ｖｏｕｔは立下がる。このように、入力端子１の電圧Ｖｉｎが立ち下がるときは、出力電圧Ｖｏｕｔの立下りの遅延量やバラツキは立上り時よりも少なくなる。
【０００９】
図４Ｃは前記したＷＳＴ条件での入力端子１の電圧Ｖｉｎ、出力端子７の電圧Ｖｏｕｔ、ノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２の立下り波形を示した図である。このように、入力端子１の電圧Ｖｉｎの立下りと出力端子７の電圧Ｖｏｕｔの立下りの差Ｔ３’は、約２８ｎｓｅｃと小さくなっている。
【００１０】
図４Ｄは前記したＷＳＴ条件、ＴＹＰ条件、ＢＳＴ条件での出力電圧Ｖｏｕｔの立下り波形を示した図である。ＢＳＴ条件とＷＳＴ条件の立下りの差Ｔ４’は、約１５ｎｓｅｃと少なかった。また、出力電圧ＶｏｕｔのＷＳＴ条件での立上り遅延（図４ＡのＴ１’）と立下り遅延（図４ＣのＴ３’）との遅延差は、約１２２ｎｓｅｃにもなっている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように、図３に示した耐圧入力バッファ回路では、電源電圧、温度、プロセス変動等によって立上りの遅延のバラツキが大きくなる問題があった。また、立上り遅延と立下り遅延を比べたときも、その遅延差が大きいという問題があった。
【００１２】
本発明の目的は、電源電圧、温度、プロセス変動等によっても立上りの遅延のバラツキが小さくなり、且つ、立上り遅延と立下り遅延の差も小さくなるようにした耐圧入力バッファ回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、電源電圧より高い入力電圧が入力されたときに、その入力電圧を電源電圧より低い電圧に低下させる耐圧回路と、該耐圧回路の出力電圧から高周波ノイズ成分を除去するＲＣフィルタ回路と、該ＲＣフィルタ回路の出力電圧に応じて反転／復帰するシュミットインバータ回路とを具備する耐圧入力バッファ回路において、前記耐圧回路の出力電圧と前記ＲＣフィルタ回路の出力電圧とによって前記ＲＣフィルタ回路のＲＣ時定数を切り替える時定数切替回路を設けたことを特徴とする。
【００１４】
ここで、前記時定数切替回路は、前記耐圧回路の出力電圧がハイレベルで且つ前記ＲＣフィルタ回路の出力電圧が所定の電圧以上のとき前記ＲＣフィルタ回路の時定数を小さな値に切り替え、それ以外では前記ＲＣフィルタ回路の時定数を大きな値に切り替えるものであることが好ましい。
【００１５】
さらに、前記ＲＣフィルタ回路の抵抗に並列接続された第１のトランジスタと、前記耐圧回路の出力電圧がローレベルのとき前記第１のトランジスタをオフさせる第２のトランジスタと、前記ＲＣフィルタ回路の出力レベルを反転させるインバータと、前記耐圧回路の出力電圧がハイレベルのときオンして前記インバータの出力電圧を前記第１のトランジスタのゲートに印加するトランスミッションゲートとを具備するものであることが好ましい。
【００１６】
また、本発明は、上記耐圧入力バッファ回路において、前記シュミットインバータ回路の出力電圧がローレベルのとき、前記耐圧回路の出力電圧をハイレベルに補正するプルアップ回路を備えるものであることが好ましい。
【発明の効果】
【００１７】
本発明の耐圧入力バッファ回路によれば、時定数切替回路によって、ＲＣフィルタ回路の時定数を切り替えるようにしたので、電源電圧、温度、プロセス変動等の条件による立上り遅延のバラツキを低減し、さらに立上り遅延と立下り遅延の遅延差も所望の範囲に納めることができる利点がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の１つの実施例の耐圧入力バッファ回路について説明する。図１はその実施例の耐圧入力バッファ回路の構成を示す回路図である。１は入力端子、２はＮＭＯＳトランジスタＭＮ１からなる耐圧回路、３はＰＭＯＳトランジスタＭＰ１からなるプルアップ回路、４は抵抗Ｒ１と容量Ｃ１からなるＲＣフィルタ回路、５はＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４とＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４からなるシュミットインバータ回路、６は通常のインバータＩＮＶからなるインバータ回路、７は出力端子、Ｎ１，Ｎ２，Ｎ３はノードであり、以上はＲＣフィルタ回路４を除き、図３に示した耐圧入力バッファ回路と同じである。本実施例では、これらの構成に加えて、ＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＮＭＯＳトランジスタＭＮ５、インバータＩＮＶ２，ＩＮＶ３からなる時定数切替回路８を設けたものである。
【００１９】
入力端子１に印加する電圧Ｖｉｎが０Ｖから電源電圧ＶＤＤより高い電圧に遷移するときは、ノードＮ１の電圧Ｖ１が電圧ＶＤＤよりもトランジスタＭＮ１のしきい値電圧分だけ低下した電圧となることにより、入力端子１に印加する電圧Ｖｉｎが電源電圧ＶＤＤより高い場合でも内部回路が保護される耐圧特性をもつ。このときは、ＲＣフィルタ回路４およびシュミットインバータ回路５の動作により、所定時間経過の後、ノードＮ３の電圧が接地電圧ＶＳＳになることによりトランジスタＭＰ１がオンして、ノードＮ１の電圧Ｖ１が電圧ＶＤＤ（ハイレベル）にプルアップされる。ＲＣフィルタ回路４は所定周波数以上のノイズをカットするノイズフィルタとして機能するが、その抵抗Ｒ１は図３に示した抵抗Ｒ２よりも大きな値に設定されている。シュミットインバータ回路５は、通常のインバータにトランジスタＭＰ４，ＭＮ４を付加してヒステリシス特性を持たせたものであり、ノードＮ３をローレベルからハイレベルに反転させるときのノードＮ２の電圧Ｖ２（しきい値電圧（Ｖth1））はＶＤＤ／２より低く、ハイレベルからローレベルに復帰させるときのノードＮ２の電圧Ｖ２（しきい値電圧（Ｖth2））はＶＤＤ／２よりも高くなる。つまり、Ｖth1＜VDD/2＜Ｖth2となる。時定数切替回路８は、ＲＣフィルタ回路４の時定数を切り替えるために、そのＲＣフィルタ回路４の抵抗Ｒ１に並列のトランジスタＭＰ７をノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２によってオン／オフ制御する。なお、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３のしきい値電圧はほぼＶＤＤ／２としているが、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅を適宜調整することによって、しきい値電圧を変えることができる。
【００２０】
さて、ＶＤＤ＝２．３Ｖとしたとき、この耐圧入力バッファ回路は、入力端子１の電圧Ｖｉｎが０Ｖ→５Ｖに遷移するときに、ノードＮ１の電圧Ｖ１は電源電圧ＶＤＤからトランジスタＭＮ１のしきい値電圧を差し引いた電圧までしか上昇しないが、その電圧が上昇するとトランジスタＭＰ５はオフし、トランジスタＭＰ６，ＭＮ５からなるトランスミッションゲートはオンする。一方、ノードＮ２の電圧Ｖ２は所定の立上り勾配（時定数Ｃ１・Ｒ１）で上昇し、これがインバータＩＮＶ３のしきい値電圧（所定の電圧）まで到達するとそのインバータＩＮＶ３の出力電圧が反転してローレベルとなり、このときトランジスタＭＰ６，ＭＮ５はオンしているので、トランジスタＭＰ７がオンする。このため、ＲＣフィルタ回路４は抵抗値が抵抗Ｒ１の値とトランジスタＭＰ７のオン抵抗の合成抵抗値に切り替わり、抵抗Ｒ１の抵抗値よりも小さくなるので、ノードＮ２の電圧Ｖ２の立上り勾配が急峻な勾配に変化し、シュミットインバータ回路５のしきい値電圧Ｖth2に到達するまでの時間が短くなる。そして、その電圧Ｖ２がシュミットインバータ回路５のしきい値電圧Ｖth2に到達すると、ノードＮ３が電源電圧ＶＤＤから接地電圧ＶＳＳに反転し、この結果トランジスタＭＰ１がオンして、ノードＮ１の電圧Ｖ１が電源電圧ＶＤＤにまで上昇する。このように、本実施例では、ノードＮ２の電圧Ｖ２が上昇の途中から急峻な勾配で上昇するように変化する（この点、図３の従来回路では上昇勾配は変化しない）ので、出力端子７に現れる電圧Ｖｏｕｔの遅延時間が小さくなる。
【００２１】
図２Ａは図１に示す耐圧入力バッファ回路を１チップのＩＣで形成した場合において、入力端子１の電圧Ｖｉｎ、出力端子７の電圧Ｖｏｕｔ、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２の立上り波形を示した図である。ここでは、ＷＳＴ（最悪）条件[ＶＤＤ＝２．３Ｖ、温度１２５℃、プロセス変動ＷＳＴ]の場合を示した。このように、入力端子１の電圧Ｖｉｎの立上りと出力端子７の電圧Ｖｏｕｔの立上りの差Ｔ１は、約７５ｎｓｅｃと小さくなっている。
【００２２】
図２ＢはＷＳＴ条件（図２Ａと同じ）、ＴＹＰ（通常）条件[ＶＤＤ＝２．５Ｖ、温度２５℃、プロセス変動ＴＹＰ]、ＢＳＴ（最良）条件[ＶＤＤ＝２．７Ｖ、温度−４０℃、プロセス変動ＢＳＴ]としたときの出力電圧Ｖｏｕｔの立上り波形を示した図である。ＢＳＴの条件とＷＳＴの条件の立上りの差Ｔ２は、約５０ｎｓｅｃであった。
【００２３】
一方、入力端子１の電圧Ｖｉｎが５Ｖ→０Ｖに遷移するときは、トランジスタＭＮ１がオン状態にあるのでノードＮ１の電圧Ｖ１は入力端子１の電圧Ｖｉｎの低下と同時に低下する。これにより、トランジスタＭＰ５がオンしてトランジスタＭＰ７のゲート電圧を電源電圧ＶＤＤに押し上げ、且つトランジスタＭＮ５，ＭＰ６がオフするので、そのトランジスタＭＰ７はオフする。このため、ＲＣフィルタ回路４の時定数はＣ１・Ｒ１に増大し、ノードＮ２の電圧Ｖ２は緩やかに低下する。そして、ノードＮ２の電圧Ｖ２がシュミットインバータ回路４のしきい値電圧Ｖth1を下回ると、ノードＮ３が電源電圧ＶＤＤに上昇し、トランジスタＭＰ１がオフする。また、出力電圧Ｖｏｕｔは立下がる。
【００２４】
図２Ｃは前記したＷＳＴ条件での入力端子１の電圧Ｖｉｎ、出力端子７の電圧Ｖｏｕｔ、ノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２の立下り波形を示した図である。このように、入力端子１の電圧Ｖｉｎの立下りと出力端子７の電圧Ｖｏｕｔの立下りの差Ｔ３は、約６３ｎｓｅｃになっている。
【００２５】
図２Ｄは前記したＷＳＴ条件、ＴＹＰ条件、ＢＳＴ条件での出力電圧Ｖｏｕｔの立下り波形を示した図である。ＢＳＴ条件とＷＳＴ条件の立下りの差Ｔ４は、約３３ｎｓｅｃとなっている。また、出力電圧ＶｏｕｔのＷＳＴ条件での立上り遅延（図２ＡのＴ１）と立下り遅延（図２ＣのＴ３）との遅延差は、約１２ｎｓｅｃになっている。
【００２６】
以上のように、本実施例の耐圧入力バッファ回路では、電源電圧、温度、プロセス変動等の条件が変わっても、立上り遅延のバラツキが約５０ｎｓｅｃと小さくなっており、また、ＷＳＴ条件での立上り遅延と立下り遅延の遅延差も約１２ｎｓｅｃと小さくなっている。
【００２７】
なお、以上において、時定数切替回路８は図１に示した構成に限られるものではなく、トランジスタの極性を変更したり、インバータをより多く使用したりして、適宜変更可能なものである。また、トランジスタＭＰ７はそのオン抵抗が不足のときは、直列に抵抗を接続した構成とすることもできる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例の耐圧入力バッファ回路の回路図である。
【図２Ａ】図１の耐圧入力バッファ回路の各点の電圧の立上りのシミュレーションによる波形図である。
【図２Ｂ】図１の耐圧入力バッファ回路の各プロセス条件に応じた出力電圧の立上りのシミュレーションによる波形図である。
【図２Ｃ】図１の耐圧入力バッファ回路の各点の電圧の立下りのシミュレーションによる波形図である。
【図２Ｄ】図１の耐圧入力バッファ回路の各プログラム条件に応じた出力電圧の立下りのシミュレーションによる波形図である。
【図３】従来の耐圧入力バッファ回路の回路図である。
【図４Ａ】図３の耐圧入力バッファ回路の各点の電圧の立上りのシミュレーションによる波形図である。
【図４Ｂ】図３の耐圧入力バッファ回路の各プロセス条件に応じた出力電圧の立上りのシミュレーションによる波形図である。
【図４Ｃ】図３の耐圧入力バッファ回路の各点の電圧の立下りのシミュレーションによる波形図である。
【図４Ｄ】図３の耐圧入力バッファ回路の各プログラム条件に応じた出力電圧の立下りのシミュレーションによる波形図である。
【符号の説明】
【００２９】
１：入力端子
２：耐圧回路
３：プルアップ回路
４，４Ａ：ＲＣフィルタ回路
５：シュミットインバータ回路
６：インバータ回路
７：出力端子
８：時定数切替回路
【図１】
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【図２Ａ】
2006180181.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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