(57)【要約】【課題】  チャネル番号と周波数設定値の規則性を利用してＰＬＬ周波数設定回路の規模を縮小する。【解決手段】  ＲＯＭを用いたテーブル２０には、チャネル番号ＣＨに対応するアドレスに、そのチャネル番号ＣＨから１を引いて３で割ったときの商と余りが、それぞれビットｂ７〜ｂ３と、ビットｂ１〜ｂ０に格納されている。チャネル設定部１０からチャネル番号ＣＨが指定されると、テーブル２０から読み出されたビットｂ１〜ｂ０の値がデコーダ３０で解読され、セレクタ４０に選択信号として与えられる。これにより、セレクタ４０から下位４桁の１２ビットの周波数設定値が選択されて出力される。一方、テーブル２０から読み出されたビットｂ７〜ｂ３の値は、加算器５０によって中位２桁の初期値と加算され、加算結果が中位２桁の８ビットの周波数設定値として出力される。【選択図】      図１
2006324748.tif 000002
【特許請求の範囲】
【請求項１】
チャネル番号の増加に従ってＰＬＬに設定するｋ＋ｍ＋ｎビットの周波数設定値が増加し、該チャネル番号がｘ（但し、ｘは２以上の整数）増加する毎に該周波数設定値の下位ｎビットの値が元に戻ると共に中位ｍビットの値が１増加する関係を有するときに、
前記チャネル番号と前記周波数設定値の関係に基づいて定められる整数ａに該チャネル番号を加えた数をｘで割ったときの商と余りをそれぞれｙ、ｚとし、該チャネル番号をアドレスとし、該アドレスの記憶データとしてこれらのｙとｚを格納したメモリで構成されるテーブルと、
前記チャネル番号をアドレス信号として与えたときに前記テーブルから読み出されるデータｙと、前記周波数設定値の中位ｍビットの初期値とを加算して該周波数設定値の中位ｍビットの信号として出力する加算部と、
前記チャネル番号をアドレス信号として与えたときに前記テーブルから読み出されるデータｚに従い、前記周波数設定値の下位ｎビットの値として予め定められているｘ種類の値の中から該当する値を選択して該周波数設定値の下位ｎビットの信号として出力する選択部とを、
備えたことを特徴とするＰＬＬ周波数設定回路。
【請求項２】
チャネル番号の増加に従ってＰＬＬに設定するｋ＋ｍ＋ｎビットの周波数設定値が増加し、該チャネル番号がｘ（但し、ｘは２以上の整数）増加する毎に該周波数設定値の下位ｎビットの値が元に戻ると共に中位ｍビットの値が１増加する関係を有するときに、
アドレスの値をｘで割ったときの商と余りをそれぞれｙ、ｚとし、該アドレスの記憶データとしてｙの値を格納すると共に、ｚの値をデコードしたデコード情報を格納したメモリで構成されるテーブルと、
基本周波数を選択する第１の選択信号及び送信または受信を選択する第２の選択信号に基づいて、指定されたチャネル番号を補正してテーブル検索用のアドレスを生成するアドレス生成部と、
前記第１及び第２の選択信号の組み合わせ毎に設けられ、それぞれ、前記テーブルから読み出されるデータｙと前記周波数設定値の中位ｍビットの初期値とを加算して該周波数設定値の中位ｍビットの信号として出力する加算器、及び前記テーブルから読み出されるデコード情報に基づいて前記周波数設定値の下位ｎビットの値として予め定められているｘ種類の値の中から該当する値を選択して該周波数設定値の下位ｎビットの信号として出力するセレクタを有する複数の周波数設定部と、
前記複数の周波数設定部からそれぞれ出力される周波数設定値の中から、前記第１及び第２の選択信号に基づいて該当する周波数設定値を選択する選択部とを、
備えたことを特徴とするＰＬＬ周波数設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送受信機等に使用されるＰＬＬ(Phase Locked Loop）の周波数設定回路に関するものである。
【背景技術】
【０００２】
図２は、特定小電力無線送受信機における従来のＰＬＬ回路の概略の構成図である。
このＰＬＬ回路は、４００ＭＨｚ帯の周波数Ｆout を発振するＶＣＯ(Voltage Controlled Oscillator) １、この周波数Ｆout を分周して分周周波数Ｆdiv を出力する分周器２、分周周波数Ｆdiv と基準周波数Ｆref の位相を比較して位相差に応じた幅のパルスを出力する位相比較器３、この位相比較器３から出力されるパルスを積分してＶＣＯ１に対する制御電圧を生成する積分器４、及び分周器２に対して分周値（即ち、周波数設定値）Ｎを与えるための周波数設定回路５で構成されている。
【０００３】
周波数設定回路５は、基本周波数Ａ，Ｂの設定、送受信の切り替え、及びチャネル番号の指定に基づいて分周器２に対する分周値Ｎを選択して出力するもので、基本周波数と送受の組み合わせに対応する４個のテーブル５ａ，５ｂ，５ｃ，５ｄを有している。各テーブル５ａ〜５ｄは、ＲＯＭ(Read Only Memory)等のメモリで構成されたテーブルで、チャネル番号ＣＨをアドレスとし、そのアドレスに対応するデータとして分周値を記憶したものである。各テーブル５ａ〜５ｄのアドレス端子ＡＤには、チャネル設定部５ｅからチャネル番号ＣＨが、アドレス信号として共通に与えられるようになっている。また、各テーブル５ａ〜５ｄのデータ出力端子ＤＯは、セレクタ５ｆに接続されている。セレクタ５ｆの制御端子には、基本周波数Ａ，Ｂと、送受信の組み合わせを指定するモード選択信号ＭＯＤが与えられている。そして、モード選択信号ＭＯＤに基づいてセレクタ５ｆで選択された分周値Ｎが、分周器２に与えられるようになっている。
【０００４】
図３は、図２中のテーブル５ａ〜５ｄの一例を示す図である。
例えば、基本周波数Ａを設定して送信を行うとき、モード選択信号ＭＯＤによってテーブル５ａが選択される。そして、チャネル番号１を指定すると、テーブル５ａの１番地目が読み出され、周波数設定値Ｎとして０ｘ２ｄ３５２２８（但し、“０ｘ”は、後続の英数字が１６進の値であることを意味する）の２８ビットの信号が出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記ＰＬＬ回路における周波数設定回路５は、基本周波数Ａ，Ｂと送受信の組み合わせ毎にテーブルを持つ必要があり、かつ、そのテーブルの各データは２８ビット構成で、大規模なメモリが必要であった。
【０００６】
本発明は、チャネル番号と周波数設定値の規則性に着目し、ＰＬＬの周波数設定回路の規模を縮小することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のＰＬＬ周波数設定回路は、チャネル番号の増加に従ってＰＬＬに設定するｋ＋ｍ＋ｎビットの周波数設定値が増加し、該チャネル番号がｘ（但し、ｘは２以上の整数）増加する毎に該周波数設定値の下位ｎビットの値が元に戻ると共に中位ｍビットの値が１増加する関係を有するときに、次のようなテーブルと、加算部と、選択部とで構成している。
【０００８】
即ち、テーブルは、前記チャネル番号と前記周波数設定値の関係に基づいて定められる整数ａに該チャネル番号を加えた数をｘで割ったときの商と余りをそれぞれｙ、ｚとし、該チャネル番号をアドレスとし、該アドレスの記憶データとしてこれらのｙとｚを格納したメモリである。
【０００９】
加算部は、前記チャネル番号をアドレス信号として与えたときに前記テーブルから読み出されるデータｙと、前記周波数設定値の中位ｍビットの初期値とを加算して該周波数設定値の中位ｍビットの信号として出力するものである。更に、選択部は、前記チャネル番号をアドレス信号として与えたときに前記テーブルから読み出されるデータｚに従い、前記周波数設定値の下位ｎビットの値として予め定められているｘ種類の値の中から該当する値を選択して該周波数設定値の下位ｎビットの信号として出力するものである。
【発明の効果】
【００１０】
本発明では、チャネル番号に対応する周波数設定値の全桁をテーブルとして持つのではなく、チャネル番号と周波数設定値の対応の規則性に着目し、同一パターンで周期的に切り替えられる下位桁を選択部によって選択し、一定周期で１ずつ増加する中位桁を加算部で構成している。これにより、テーブルの容量が小さくなり周波数設定回路の規模を縮小することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
基本周波数や送受信の組み合わせによって複数の周波数設定値モードがある場合には、アドレスの値をｘで割ったときの商と余りをそれぞれｙ、ｚとし、該アドレスの記憶データとしてｙの値を格納すると共に、ｚの値をデコードしたデコード情報を格納したメモリで構成されるテーブルと、基本周波数を選択する第１の選択信号及び送信または受信を選択する第２の選択信号に基づいて、指定されたチャネル番号を補正してテーブル検索用のアドレスを生成するアドレス生成部と、前記第１及び第２の選択信号の組み合わせ毎に設けられ、それぞれ前記テーブルから読み出されるデータｙと前記周波数設定値の中位ｍビットの初期値とを加算して該周波数設定値の中位ｍビットの信号として出力する加算器、及び前記テーブルから読み出されるデコード情報に基づいて前記周波数設定値の下位ｎビットの値として予め定められているｘ種類の値の中から該当する値を選択して該周波数設定値の下位ｎビットの信号として出力するセレクタを有する複数の周波数設定部と、前記複数の周波数設定部からそれぞれ出力される周波数設定値の中から、前記第１及び第２の選択信号に基づいて該当する周波数設定値を選択する選択部を設ける。これにより、モード毎にテーブルを準備する場合に比べて、更に周波数設定回路の規模を縮小することができる
【００１２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１３】
本発明は、チャネル番号と周波数設定値の規則性に着目したものである。例えば、図３において、基本周波数Ａの送信設定値を見ると、チャネル番号が１，２，３と１ずつ増加すると、下位の３桁（但し、１桁は４ビットとする）は、０ｘ２２８，０ｘａａｃ，０ｘｄｄｅと増加する。そして、チャネル番号が４になると、送信設定値の下位３桁の値は０ｘ２２８に戻り、上位の４桁の値は１だけ増加する。即ち、送信設定値の下位３桁は、０ｘ２２８，０ｘａａｃ，０ｘｄｄｅの３種類のパターンが周期的に繰り返され、上位の４桁（１６ビット）は、下位の３桁が０ｘ２２８に戻る度に１ずつ増加する。但し、上位の４桁の内、最上位の２桁は桁上がりが発生しないので、０ｘ２ｄの固定値である。
【００１４】
従って、チャネル番号から１を引き、それを３で割った商と余りをそれぞれｙ，ｚとすると、中位２桁は０ｘ３５＋ｙとなり、送信設定値の下位３桁は、ｚの値が０の時は０ｘ２２８、１の時は０ｘａａｃ、２のときは０ｘｄｄｅとなる。送信設定値の上位２桁は０ｘ２ｄの固定値である。
【００１５】
また、図３において、基本周波数Ａの受信設定値を見ると、チャネル番号が１，２と増加すると、下位の３桁（１２ビット）は、０ｘａａｃ，０ｘｄｄｅと増加する。そして、チャネル番号が３になると、受信設定値の下位３桁は０ｘ２２６となり、上位の４桁は１だけ増加する。更に、チャネル番号が４，５と増加すると、受信設定値の下位３桁は０ｘａａｃ，０ｘｄｄｅと増加する。そして、チャネル番号が６になると、受信設定値の下位３桁は０ｘ２２６に戻り、上位の４桁は１だけ増加する。
【００１６】
従って、この場合は、チャネル番号を３で割った商と余りをそれぞれｙ，ｚとすると、受信設定値の上位２桁は０ｘ２ｅの固定値となり、中位２桁は０ｘ４６＋ｙとなる。また、受信設定値の下位３桁は、ｚの値が０の時は０ｘ２２６、１の時は０ｘａａｃ、２のときは０ｘｄｄｅとなる。
【００１７】
本発明は、このようなチャネル番号と周波数設定値の規則性に基づいて、簡単な回路構成でＰＬＬの周波数設定を行うものである。
【００１８】
図１は、本発明の実施例１を示すＰＬＬ周波数設定回路の構成図である。
このＰＬＬ周波数設定回路は、図３における基本周波数Ａの送信用の周波数設定値Ｎを出力するもので、チャネル設定部１０、テーブル２０、デコーダ３０、セレクタ４０、加算器５０、及びレジスタ６０で構成されている。
【００１９】
テーブル２０は、ＲＯＭ(Read Only Memory)で構成され、チャネル設定部１０からチャネル番号ＣＨがアドレス端子ＡＤに与えられるようになっている。このＲＯＭのチャネル番号ＣＨに対応するアドレスには、そのチャネル番号ＣＨから１を引き、それを３で割ったときの商と余りが、それぞれビットｂ７〜ｂ３と、ビットｂ１〜ｂ０に格納されている。デコーダ３０は、テーブル２０のＲＯＭから出力されるビットｂ１〜ｂ０の値を解読して、“０”，“１”，“２”のいずれかの出力信号を“Ｈ”にするものである。
【００２０】
セレクタ４０は、ＡＮＤやＯＲ等の論理ゲートを組み合わせたもので、デコーダ３０の出力信号に応じて、０ｘ２２８，０ｘａａｃ，０ｘｄｄｅの値のいずれか１つを選択して出力するものである。即ち、デコーダ３０の“０”の出力信号が“Ｈ”であれば０ｘ２２８が選択され、“１”の出力信号が“Ｈ”であれば０ｘａａｃが選択され、“２”の出力信号が“Ｈ”であれば０ｘｄｄｅが選択される。セレクタ４０で選択された値は、周波数設定値Ｎの下位１２ビットの信号として出力される。
【００２１】
加算器５０は、テーブル２０のＲＯＭから出力されるビットｂ７〜ｂ３の値と、固定値０ｘ３５を加算する８ビットの加算器である。加算器５０から出力される加算結果は、周波数設定値Ｎの中位８ビットの信号として出力される。
【００２２】
レジスタ６０は、チャネル番号ＣＨに関係なく周波数設定値Ｎの上位８ビットの値０ｘ２ｄを上位８ビットの信号として出力するものである。これらのセレクタ４０、加算器５０及びレジスタ６０から出力される合計２８ビットの信号が、周波数設定値Ｎとして図２のＰＬＬ回路における分周器２に与えられるようになっている。
【００２３】
次に動作を説明する。
チャネル設定部１０によって送信用のチャネル番号ＣＨが指定されると、そのチャネル番号ＣＨがテーブル２０に与えられる。これにより、テーブル２０を構成するＲＯＭのチャネル番号ＣＨに対応するアドレスのデータが読み出される。読み出されたデータの内、ビットｂ１〜ｂ０の値はデコーダ３０に与えられて解読され、セレクタ４０に対する選択信号となる。セレクタ４０では、選択信号に基づいて周波数設定値Ｎの下位１２ビットの信号が出力される。
【００２４】
一方、テーブル２０から読み出されたビットｂ７〜ｂ３の値は、加算器５０に与えられて固定値の０ｘ３５と加算され、加算結果の８ビットの値が周波数設定値Ｎの中位８ビットの信号として出力される。
【００２５】
セレクタ４０から出力された１２ビットの信号と、加算器５０から出力された８ビットの信号は、レジスタ６０に設定されている８ビットの信号と合成され、合計２８ビットの周波数設定値Ｎが生成される。
【００２６】
以上のように、この実施例１のＰＬＬ周波数設定回路は、周波数設定値Ｎの下位１２ビットが３種類の値を循環して使用し、上位１６ビットがその循環毎に１ずつ加算されるという規則性を利用して、セレクタ４０と加算器５０を組み合わせて構成している。これにより、テーブル２０として大規模なＲＯＭが必要なくなり、ＰＬＬ周波数設定回路の規模を縮小することができる。
【００２７】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  テーブル２０は、チャネル番号ＣＨから１を引いた数を３で割った結果の、商ｙと余りｚを使用しているが、チャネル番号ＣＨに２を加えた数を３で割った結果を用いても良い。その場合、ｙの値が１だけ大きくなるので、加算器５０で加える固定値を１だけ減じて０ｘ３４とすれば良い。
（２）  ここでは図３の基本周波数Ａの送信用の周波数設定値Ｎについて説明したが、基本周波数Ａの受信用の周波数設定値に適用する場合は、テーブル２０のチャネル番号ＣＨに対応するアドレスには、そのチャネル番号ＣＨを３で割ったときの商ｙと余りｚを格納し、セレクタ４０は、デコーダ３０の“０”，“１”，“２”の出力信号に応じて、それぞれ０ｘ２２６，０ｘａａｃ，０ｘｄｄｅの値を選択して出力するように構成し、加算器５０は、テーブル２０から出力されるビットｂ７〜ｂ３の値と、固定値０ｘ４６を加算するように構成し、レジスタ６０には固定値として０ｘ２ｅを設定すれば良い。
（３）  例えば、図２のように４つのモードを切り替えて動作させる場合には、基本周波数Ａ，Ｂ毎に、送信用と受信用のＰＬＬ周波数設定回路を設け、チャネル番号ＣＨをこれらのＰＬＬ周波数設定回路に共通に与え、これらのＰＬＬ周波数設定回路から出力される周波数設定値Ｎを、モード選択信号で選択してＰＬＬ回路の分周器へ与えるようにすれば良い。更に、多数の基本周波数Ｃ，Ｄ，…についてのＰＬＬ周波数設定回路を設けることもできる。
（４）  テーブル２０のビットｂ１〜ｂ０に、チャネル番号を３で割ったときの余りｚを格納し、読み出されたビットｂ１〜ｂ０をデコーダ３０でデコードして、３つの選択信号をセレクタ４０に与えるようにしているが、予めデコードした３つの選択信号をテーブル２０のビットｂ２〜ｂ０に格納しておけば、デコーダ３０は不要である。
（５）  周波数設定値Ｎの下位１２ビットが３種類の値を循環する場合について説明したが、チャネル番号が増加すると、これに対応してＰＬＬに設定するｋ＋ｍ＋ｎビットの周波数設定値Ｎも増加し、チャネル番号がｘ（但し、ｘは２以上の整数）増加する毎に周波数設定値Ｎの下位ｎビットの値が元に戻ると共に中位のｍビットの値が１増加する関係を有するときには、図１の実施例１を応用して同様の周波数設定回路を構成することができる。
【００２８】
その場合、テーブル２０として、チャネル番号ＣＨと周波数設定値Ｎの関係に基づいて定められる整数ａにそのチャネル番号ＣＨを加えた数をｘで割ったときの商と余りをそれぞれｙ、ｚとし、チャネル番号ＣＨをアドレスとして、そのアドレスに対応するデータとしてこれらのｙとｚ（または、ｚをデコードしたデータ）を格納したＲＯＭを用いる。
【００２９】
また、セレクタ４０は、テーブル２０から読み出されるデータｚに従って、周波数設定値Ｎの下位ｎビットの値として予め定められているｘ種類の値の中から該当する値を選択してこの周波数設定値Ｎの下位ｎビットの信号として出力するように構成する。
【００３０】
更に、加算部５０は、テーブル２０から読み出されるデータｙと、周波数設定値Ｎの中位ｍビットの初期値とを加算してこの周波数設定値Ｎの中位ｍビットの信号を出力するように構成する。
（６）  周波数設定値Ｎの上位の固定値の部分は、ＰＬＬ回路の分周器の入力側を“Ｌ”または“Ｈ”に固定接続すれば良いので、このＰＬＬ周波数設定回路のレジスタ６０から出力する必要はない。
【実施例２】
【００３１】
図４は、本発明の実施例２を示すＰＬＬ周波数設定回路の構成図である。
このＰＬＬ周波数設定回路は、図３における基本周波数Ａ，Ｂの送信設定値と受信設定値を生成し、これをモード選択用の選択信号Ａ／Ｂ，Ｔ／Ｒによって選択して周波数設定値Ｎとして出力するものである。なお、選択信号Ａ／Ｂは基本周波数を選択するもので、“Ｈ”のときは基本周波数Ａ、“Ｌ”の時は基本周波数Ｂを選択するものとする。また、選択信号Ｔ／Ｒは送受信の選択を行うもので、“Ｈ”のときは送信、“Ｌ”のときは受信を選択するものとする。
【００３２】
このＰＬＬ周波数設定回路は、チャネル設定部１００、アドレス生成部２００、ＲＯＭ３００、周波数設定部４００ＡＴ，４００ＡＲ，４００ＢＴ，４００ＢＲ、及びセレクタ５００で構成されている。
【００３３】
チャネル設定部１００は、送受信のチャネル番号ＣＨを設定するものである。
アドレス生成部２００は、設定されたチャネル番号ＣＨと選択信号Ａ／Ｂ，Ｔ／Ｒに基づいて、テーブル検索用のアドレスＣＨＡを生成するものである。このアドレス生成部２００は、選択信号Ａ／Ｂ，Ｔ／Ｒに従って、−１，０，＋１のいずれかの値を選択するセレクタ２０１と、このセレクタ２０１の出力とチャネル番号ＣＨを加算してアドレスＣＨＡを出力する加算器２０２で構成されている。このアドレス生成部２００では、基本周波数Ａの送信の場合にチャネル番号ＣＨに−１が加算され、基本周波数Ａの受信の場合には０が加算され、基本周波数Ｂの送信の場合には１が加算され、基本周波数Ｂの受信の場合には−１が加算されるようになっている。
【００３４】
ＲＯＭ３００は、アドレス生成部２００から与えられるアドレスＣＨＡに対応する周波数設定用データを、テーブルとして記憶したメモリである。
【００３５】
図５は、図４中のＲＯＭ３００の内容の一部を示す図である。この図５に示すように、ＲＯＭ３００は、各アドレスが８ビットを記憶する８ビット×６８ワードのメモリで、各アドレスのビットｂ７〜ｂ３にはアドレスの値を３で割ったときの商が格納されている。また、各アドレスのビットｂ２〜ｂ０にはアドレスの値を３で割ったときの余りをデコードした結果のデータが格納されている。即ち、余りが０の場合はビットｂ０が“１”にセットされ、余りが１の場合はビットｂ１が“１”にセットされ、余りが２の場合はビットｂ２が“１”にセットされている。
【００３６】
周波数設定部４００ＡＴ〜４００ＢＲは、ＲＯＭ３００から共通に与えられる８ビットの周波数設定用データに基づいてそれぞれ周波数設定値ｎを生成するもので、それぞれ図１中のセレクタ４０、加算器５０及びレジスタ６０に対応する構成となっている。但し、セレクタで選択する下位４桁の１２ビットの値、加算器で加算する中位２桁の８ビットの値、及びレジスタから与える上位桁の４ビットの値は、それぞれ異なっている。即ち、周波数設定部４００ＡＴは、基本周波数Ａの送信に対する２４ビットの周波数設定値ｎを出力し、周波数設定部４００ＡＲは、基本周波数Ａの受信に対する周波数設定値ｎを出力し、周波数設定部４００ＢＴは、基本周波数Ｂの送信に対する周波数設定値ｎを出力し、周波数設定部４００ＢＲは、基本周波数Ｂの受信に対する周波数設定値ｎを出力するものである。
【００３７】
セレクタ５００は、アドレス生成部２００と同じモード選択用の選択信号Ａ／Ｂ，Ｔ／Ｒに基づいて、周波数設定部４００ＡＴ〜４００ＢＲの出力信号を選択するものである。即ち、基本周波数Ａの送信の場合に周波数設定部４００ＡＴが選択され、基本周波数Ａの受信の場合には周波数設定部４００ＡＲが選択され、基本周波数Ｂの送信の場合には周波数設定部４００ＢＴが選択され、基本周波数Ｂの受信の場合には周波数設定部４００ＢＲが選択されるようになっている。
【００３８】
セレクタ５００で選択された２４ビットの周波数設定値ｎは、最上位桁の固定値０ｘ２の４ビットと合成され、合計２８ビットの周波数設定値ＮとしてＰＬＬ回路の分周器へ与えられるようになっている。
【００３９】
次に動作を説明する。
例えば、基本周波数Ｂの送信時（即ち、選択信号Ａ／Ｂが“Ｌ”で、選択信号Ｔ／Ｒが“Ｈ”のとき）に、チャネル番号ＣＨを４に設定したとする。
【００４０】
アドレス生成部２００のセレクタ２０１によって１が選択され、加算器２０２でこの値とチャネル番号ＣＨが加算されるので、ＲＯＭ３００に与えられるアドレスＣＨＡは５となる。これにより、ＲＯＭ３００から読み出されるビットｂ７〜ｂ３は“００００１”となり、ビットｂ２が“１”となり、ビットｂ１，ｂ０は“０”である。これらの値は、周波数設定部４００ＡＴ〜４００ＢＲに共通に与えられ、各周波数設定部４００ＡＴ〜４００ＢＲによって、それぞれ周波数設定値ｎが出力される。
【００４１】
一方、セレクタ５００では、選択信号Ａ／Ｂ，Ｔ／Ｒによって周波数設定部４００ＢＴの周波数設定値ｎが選択される。従って、セレクタ５００から出力される周波数設定値ｎの値は、０ｘｃ８２ａｂｄとなる。これに最上位の４ビットの値０ｘ２が付加されるので、ＰＬＬ回路に与えられる周波数設定値Ｎは、０ｘ２ｃ８２ａｂｄとなる。
【００４２】
以上のように、この実施例２のＰＬＬ周波数設定回路は、基本周波数ＡまたはＢを選択する選択信号Ａ／Ｂと、送信または受信を選択する選択信号Ｔ／Ｒに従って、設定されたチャネル番号ＣＨを補正してテーブル検索用のアドレスＣＨＡを生成するアドレス生成部２００を有している。これにより、基本周波数や送受信の組み合わせ毎に個別のテーブルを用意する必要がなくなり、実施例１の変形例（３）で説明したものに比べて、更にテーブル領域を削減することが可能になり、ＰＬＬ周波数設定回路の規模を更に縮小することができる。
【００４３】
なお、この実施例２に対しても、実施例１の変形例（５）で説明したような拡張が可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１を示すＰＬＬ周波数設定回路の構成図である。
【図２】従来のＰＬＬ回路の概略の構成図である。
【図３】図２中のテーブル５ａ〜５ｄの一例を示す図である。
【図４】本発明の実施例２を示すＰＬＬ周波数設定回路の構成図である。
【図５】図４中のＲＯＭ３００の内容の一部を示す図である。
【符号の説明】
【００４５】
１０，１００    チャネル設定部
２０    テーブル
３０    デコーダ
４０，５００    セレクタ
５０    加算器
６０    レジスタ
２００    アドレス生成部
３００    ＲＯＭ
４００    周波数設定部
【図１】
2006324748.tif 000003
【図２】
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【図３】
2006324748.tif 000005
【図４】
2006324748.tif 000006
【図５】
2006324748.tif 000007