(57)【要約】【課題】  周波数を切替えた際に短時間に希望する周波数に収束するものであって、しかもＣＰＵなどを必要としない簡単な構成で、かつ安価なＰＬＬ回路を提供する。【解決手段】  ＰＬＬ回路は、基準信号Ｓ０と出力信号Ｓ１とが入力される周波数検出回路６を備えている。周波数検出回路６は、基準信号Ｓ０の周波数と電圧制御発振回路４からフィードバックされる出力信号Ｓ１の周波数とを比較して、出力信号Ｓ１の周波数が所定の範囲内に入ったときに、ローパスフィルタ３に対してアクティブ信号を出力するように構成される。この周波数検出回路６から出力されるアクティブ信号によりローパスフィルタ３の時定数を大きくするように制御している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基準周波数を有する基準信号を生成する基準クロック発生回路と、
制御電圧に対応した周波数の出力信号を生成する電圧制御発振回路と、
前記基準クロック発生回路の基準信号および前記電圧制御発振回路の出力信号との間でそれらの位相を比較する位相比較器と、
前記位相比較器における比較結果に応じて前記電圧制御発振回路に対して前記制御電圧を与える制御信号を生成するチャージポンプ回路と、
時定数が変更可能に構成され、前記チャージポンプ回路で生成された前記制御信号から高周波成分を除去するローパスフィルタと、
前記電圧制御発振回路からの前記出力信号の周波数を前記基準信号の周波数と比較し、前記出力信号の周波数が所定の範囲内に入ったときにアクティブ信号を生成する周波数検出回路と、
を備え、前記アクティブ信号を前記ローパスフィルタに出力して前記ローパスフィルタの時定数が大きくなる方向に切替えて、前記出力信号の周波数を制御したことを特徴とするＰＬＬ回路。
【請求項２】
前記ローパスフィルタは、時定数回路を構成する抵抗器に対して並列に接続されたスイッチングトランジスタを備え、
前記スイッチングトランジスタを前記アクティブ信号に基づいてオンオフ制御することによって、前記ローパスフィルタの時定数を変更可能に構成したことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電圧制御発振回路の出力信号をＮ分の一（Ｎは、２以上の整数）に分周するとともに、分周された出力信号を前記位相比較器への比較信号として供給する分周回路を備え、
前記周波数検出回路は、前記電圧制御発振回路の出力信号のパルス数をカウントするとともに、そのカウント値に基づいて前記所定の範囲を決定するようにしたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
前記周波数検出回路は、前記分周回路に設定された分周数Ｎより大きなカウント値を有するカウンタ回路と、前記所定の範囲を決定するデコーダ回路とから構成されており、
前記周波数検出回路では、前記カウンタ回路により前記出力信号の長さをカウントし、そのカウント値が前記デコーダ回路における設定値と一致したとき前記アクティブ信号を出力するようにしたことを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記カウンタ回路は、ｍ個のＤ型フリップフロップからなるカウンタであって、前記デコーダ回路は前記カウンタ回路のカウント値がｎ＋１，…ｎ＋ｓ（ｍ，ｎ，ｓは、いずれも２以上の整数であって、（ｎ＋ｓ）≦２m）と一致したとき前記アクティブ信号を出力するようにしたことを特徴とする請求項４記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧に応じて発振周波数を変更する電圧制御発振回路と位相同期ループを備えたＰＬＬ回路に関し、とくに発振周波数が安定するまでのロックタイムの短縮が可能なＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、通信機器におけるロジックＬＳＩ内部の高速クロックの生成や、ＬＳＩ外部に接続されたＲＡＭモジュールとの位相調整などを目的として、ＰＬＬ回路（位相同期回路）がしばしば用いられている。
【０００３】
図６は、従来のＰＬＬ回路の基本構成を示すブロック図である。このＰＬＬ回路は、位相比較器（フェーズコンパレータ：ＰＣ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４、および分周回路（ＤＶ）５から構成される。
【０００４】
位相比較器１では、一方の端子に入力される基準信号（レファレンスクロックＲＥＦ＿ＣＫ）Ｓ０と他方の端子にフィードバックされる比較信号（分周信号：ＤＩＶ）Ｓ２との位相差を検出して、その位相差に応じてＰゲート信号ＵＰ、Ｎゲート信号ＤＮなどの制御信号を出力する。チャージポンプ回路２は、そこに入力されるパルス信号がＰゲート信号ＵＰであるか、Ｎゲート信号ＤＮであるかに応じてローパスフィルタ３のコンデンサを充放電駆動する。ローパスフィルタ３ではチャージポンプ回路２の出力を平滑化し、電圧制御発振回路４に対して制御電圧を与える制御信号を出力する。電圧制御発振回路４は、制御信号の電圧値に応じた周波数で発振を行う。
【０００５】
ここでは、電圧制御発振回路４の出力端子と、位相比較器１の比較信号Ｓ２が入力される他方の端子との間に分周回路５を設けてフィードバックループが構成され、このフィードバックループによって電圧制御発振回路４からの出力信号Ｓ１が所定の周波数に設定される。
【０００６】
このような構成のＰＬＬ回路は、基準信号Ｓ０と比較信号Ｓ２の位相と周波数が一致するように制御される。ここで、分周回路５の分周数Ｎには任意の正の整数を選択することができ、収束時においては基準信号ＲＥＦ＿ＣＫのＮ倍の周波数で電圧制御発振回路４より出力信号Ｓ１が出力される。
【０００７】
こうした従来のＰＬＬ回路では、ローパスフィルタ３の時定数は固定されており、電圧制御発振回路４の収束時に周波数の安定度を向上させようとすればロックタイムが長くなり、反対にロックタイムが短くなるように設定された場合は、収束時の周波数安定度が低下するという問題があった。このような問題を解決するために、たとえば特許文献１の発明では、ループフィルタの第１のフィルタに設けたロックスピードを速くするための分岐回路と、この分岐回路の接続または切り離し操作を行うアナログスイッチ回路とを備えた位相同期回路（ＰＬＬ回路）において、アナログスイッチ回路を切替え動作させる制御信号をＤ／Ａコンバータを介して供給するように構成されている。
【０００８】
この特許文献１によれば、半導体素子から成るアナログスイッチ回路は、オフ状態となるまでのオフセット電圧範囲内において、任意の回数で連続的にかつ断続的に任意の間隔で可変する制御信号がＤ／Ａコンバータを介して供給され、分岐回路の接続と切り離し動作を連続的かつ断続的に行うように構成され、高速なロックと安定定常状態の両方を満たすことができる位相同期回路を得ることができる。
【特許文献１】特開２００３−１６３５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、特許文献１の発明では、アナログスイッチ回路を切替え動作させる制御信号をＣＰＵから出力する必要があったので、ソフトウェアが必要になるとともに回路構成も複雑になり、しかもコストが上昇するという問題があった。
【００１０】
また、ＣＰＵなどを必要としない簡単な構成のＰＬＬ回路では、一つのチャージポンプ回路でローパスフィルタのコンデンサを充放電するために、ＰＬＬ回路を起動し、あるいは無線機のチャンネル切替え等のため再起動したのち、電圧制御発振回路の出力信号の発振周波数が安定するまでの時間（ロックタイム）が長くなるという問題がある。
【００１１】
逆に電圧制御発振回路でのロックタイムを短くしようとして、チャージポンプ回路と電圧制御発振回路の間にあるローパスフィルタの時定数を小さくすると、コンデンサにおける電圧脈動が大きくなるために、電圧制御発振回路の発振出力周波数が不安定になるという問題が生じていた。
【００１２】
本発明はこのような点に鑑みてなされたものであり、周波数を切替えた際に短時間に希望する周波数に収束するものであって、しかもＣＰＵなどを必要としない簡単な構成で、かつ安価なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では、上記問題を解決するために、基準周波数を有する基準信号を生成する基準クロック発生回路と、制御電圧に対応した周波数の出力信号を生成する電圧制御発振回路と、前記基準クロック発生回路の基準信号および前記電圧制御発振回路の出力信号との間でそれらの位相を比較する位相比較器と、前記位相比較器における比較結果に応じて前記電圧制御発振回路に対して前記制御電圧を与える制御信号を生成するチャージポンプ回路と、時定数が変更可能に構成され、前記チャージポンプ回路で生成された前記制御信号から高周波成分を除去するローパスフィルタと、前記電圧制御発振回路からの前記出力信号の周波数を前記基準信号の周波数と比較し、前記出力信号の周波数が所定の範囲内に入ったときにアクティブ信号を生成する周波数検出回路と、を備え、前記アクティブ信号を前記ローパスフィルタに出力して前記ローパスフィルタの時定数が大きくなる方向に切替えて、前記出力信号の周波数を制御したことを特徴とするＰＬＬ回路が提供される。
【発明の効果】
【００１４】
本発明によれば、簡単なロジック回路で構成される周波数検出回路を備えているので、電圧制御発振回路からの出力信号の周波数が基準信号の周波数（レファレンスクロック）に近い、所定の範囲内に入っていないときには、ローパスフィルタの時定数を小さくしている。これにより、ＣＰＵなしにロックタイムの短縮ができる。また、範囲内のときは時定数を大きくするようにローパスフィルタの時定数を切替えることによって、収束時における周波数の安定度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係るＰＬＬ回路を示すブロック回路図であって、図６に示す従来回路と対応する部分には同一参照番号を付けている。
【００１６】
図１において、このＰＬＬ回路が図６に示す従来回路と異なる点は、基準信号（レファレンスクロックＲＥＦ＿ＣＫ）Ｓ０と、電圧制御発振回路４の出力信号Ｓ１とが入力される周波数検出回路６を備えていることである。この周波数検出回路６では、基準信号Ｓ０の周波数と電圧制御発振回路４からフィードバックされる出力信号Ｓ１の周波数とを比較して、出力信号Ｓ１の周波数が所定の範囲内に入ったときに、ローパスフィルタ３へのアクティブ信号を生成するように構成されている。したがって、この周波数検出回路６から出力されるアクティブ信号によりローパスフィルタ３の時定数が大きくなる方向に切替えて出力信号Ｓ１の周波数を制御すれば、収束時における周波数の安定度を向上させることができ、しかも出力信号Ｓ１の出力周波数を切替えた際に、比較的短時間で希望する周波数に収束させることができる。
【００１７】
図２は、図１に示すＰＬＬ回路の詳細構成を示す回路図である。
このうち位相比較器１は、その入力端子Ｘ１が外部端子７と接続され、ここから基準信号Ｓ０が供給されている。この外部端子７には図示しない基準クロック発生回路が接続され、ここで基準周波数を有する基準信号Ｓ０が生成されている。また、位相比較器１の入力端子ＺＲＳＴは別の外部端子８と接続され、ここからリセット信号Ｓ３が供給される。
【００１８】
位相比較器１の出力端子Ｐ＿ＧＡＴＥ，Ｎ＿ＧＡＴＥはチャージポンプ回路２に接続され、それぞれＰゲート信号ＵＰ、Ｎゲート信号ＤＮがチャージポンプ回路２に出力されている。このチャージポンプ回路２は、Ｐチャネル型のＭＯＳトランジスタＭ４１とＮチャネル型のＭＯＳトランジスタＭ４２とから構成されており、ＭＯＳトランジスタＭ４１のゲートにはＰゲート信号ＵＰが供給され、ＭＯＳトランジスタＭ４２のゲートにはＮゲート信号ＤＮが供給されている。また、ＭＯＳトランジスタＭ４１のソースは電源端子９と接続され、ここから電源電圧Ｖｃｃが供給されている。さらに、ＭＯＳトランジスタＭ４２のソースは接地されている。
【００１９】
チャージポンプ回路２では、Ｐゲート信号ＵＰが入力されるとローパスフィルタ３を電源端子９に接続するようにＭＯＳトランジスタＭ４１がオンし、電源電圧Ｖｃｃが供給される。反対にＮゲート信号ＤＮが入力されると、ＭＯＳトランジスタＭ４２がオンしてローパスフィルタ３が接地されるため、ローパスフィルタ３のコンデンサＣ１，Ｃ２を充放電駆動することができる。このローパスフィルタ３は、チャージポンプ回路２で生成された制御信号から高周波成分を除去するものであって、抵抗Ｒ１，Ｒ２からなる直列回路、抵抗Ｒ３，Ｒ４からなる直列回路、これら抵抗Ｒ２，Ｒ４の接続点に接続された抵抗Ｒ５、この抵抗Ｒ５と直列接続されたコンデンサＣ１、抵抗Ｒ５とコンデンサＣ１との直列回路に並列接続されたコンデンサＣ２、および抵抗Ｒ１，Ｒ３に対してそれぞれ並列接続されたスイッチングトランジスタＭ５１，Ｍ５２から構成されている。
【００２０】
電圧制御発振回路４は、その制御信号入力端子ＶＩＮがローパスフィルタ３の抵抗Ｒ２，Ｒ４の接続点と接続され、その第１電源端子ＶＣＣが電源端子９と接続され、第２電源端子ＶＳＳが接地されている。また、電圧制御発振回路４の出力端子ＯＵＴは外部端子１０と接続され、出力信号Ｓ１を出力するとともに、電圧制御発振回路４から分周回路５と周波数検出回路６に対しても出力信号Ｓ１をフィードバックしている。このうち分周回路５では、入力端子ＩＮに供給された出力信号Ｓ１を１６分の１に分周した比較信号Ｓ２を生成しており、この比較信号Ｓ２が分周出力端子ｄｉｖ１６から位相比較器１の入力端子Ｙ１に出力されている。
【００２１】
また、周波数検出回路６に対しては出力信号Ｓ１がそのまま入力端子ｖｃｏ＿ｃｋにフィードバックされている。この周波数検出回路６は基準端子ｒｅｆ＿ｃｋを備えており、この基準端子ｒｅｆ＿ｃｋから入力端子ｖｃｏ＿ｃｋへの信号、すなわち出力信号Ｓ１の周波数の比較基準となる基準信号Ｓ０が入力されている。そして、２つの出力端子ｌｏｃｋ＿ｏｎ，ｌｏｃｋ＿ｏｎ＿からは、電圧制御発振回路４からの出力信号Ｓ１の周波数が所定の範囲内に入ったときにアクティブになるロックオン信号Ｓ４，Ｓ５が出力される。これらのロックオン信号Ｓ４，Ｓ５は、それぞれローパスフィルタ３のスイッチングトランジスタＭ５１，Ｍ５２を同時にオンからオフに切替えるように、それらのゲート信号として生成されるものであって、これによりローパスフィルタ３の時定数が大きくなる方向に切替えて、前記出力信号の周波数を制御できる。
【００２２】
つぎに、図１に示すＰＬＬ回路の動作について説明する。
電圧制御発振回路４の出力は分周回路５で１６分の１に分周されて、位相比較器１に入力される。電圧制御発振回路４では、その出力を１６分の１に分周した分周回路５の比較信号Ｓ２と基準信号Ｓ０の位相と周波数が一致するために、その出力信号Ｓ１は基準信号Ｓ０と位相が一致し、周波数は基準信号Ｓ０の１６倍となる。その際に、比較信号Ｓ２の周波数が基準信号Ｓ０に近ければロックオン信号Ｓ４，Ｓ５をアクティブレベルで出力して、それぞれスイッチングトランジスタＭ５１，Ｍ５２をオフ状態に切替えてローパスフィルタ３の定数を大きくして、電圧制御発振回路４の出力周波数を安定させる。
【００２３】
しかし、比較信号Ｓ２の周波数が基準信号Ｓ０の周波数から遠い状態であれば、ロックオン信号Ｓ４，Ｓ５を非アクティブレベルで出力して、それぞれスイッチングトランジスタＭ５１，Ｍ５２をオン状態とすることによってローパスフィルタ３の時定数を小さくし、ロックするまでの時間を短くする。このように図１に示すＰＬＬ回路では、ロックタイムを短縮すると同時に、ロック時の周波数安定度を高めるという効果が得られる。
【００２４】
図３は、周波数検出回路６の詳細回路の一例を示す回路図である。また、図４は、図３の周波数検出回路６の動作を示すタイミング図である。
この周波数検出回路６は、５個のＤ型フリップフロップＦＦ０〜ＦＦ４によって３２（＝２5）進カウンタを構成するカウンタ回路６１と、ノア（ＮＯＲ）ゲートＧ１，Ｇ２とマルチプレクサ回路ＭＵＸ１からなるデコーダ６２と、トグル回路６３と、ラッチ回路６４とから構成される。トグル回路６３は、入力端子Ｄと反転出力＃Ｑとが接続されたＤ型フリップフロップによって構成され、そのクロック端子ｃｋには図４（ｂ）に示す基準信号Ｓ０が入力され、図４（ａ）に示すタイミング波形のトグル信号Ｓｔｇ１が生成される。また、ラッチ回路６４はマルチプレクサ回路ＭＵＸ２とＤ型フリップフロップＦＦ５とインバータ回路ＩＶとから構成されている。
【００２５】
カウンタ回路６１の初段のＤ型フリップフロップＦＦ０には、図４（ｃ）に示す電圧制御発振回路４の出力信号Ｓ１がクロック端子ｃｋにトリガパルスとして入力されている。カウンタ回路６１の初段からのビット出力Ｑ０は、次段のＤ型フリップフロップＦＦ１のトリガ（クロック）パルスとなっており、同様に、カウンタ回路６１の各ビット出力Ｑ１〜Ｑ３は各段のＤ型フリップフロップＦＦ２〜ＦＦ４のクロック端子ｃｋに入力されている。
【００２６】
このカウンタ回路６１では、電圧制御発振回路４の出力信号Ｓ１のパルス数がカウントされ、図４（ｄ）に示すように各ビット出力Ｑ０〜Ｑ４からなるカウントデータが生成される。図４（ｄ）には、カウントデータのカウント値が１６進数として表記されている。これらのＤ型フリップフロップＦＦ０〜ＦＦ４には、各リセット端子ＲＢにトグル回路６３から基準信号Ｓ０の半分の周波数で生成されたトグル信号Ｓｔｇ１が供給されるため、基準信号Ｓ０の１周期ごとにカウント期間とリセット期間とが設定されることになる。
【００２７】
デコーダ６２では、これらの各ビット出力Ｑ０〜Ｑ４に基づいて、出力信号Ｓ１の周波数が所定の範囲に入ったかどうかを決定している。すなわち、ノアゲートＧ１にはカウンタ回路６１から第１、第２、第３および第５のビット出力Ｑ０，Ｑ１，Ｑ２およびＱ４が入力され、ノアゲートＧ２にはカウンタ回路６１の第２、第３、および第５のビット出力Ｑ１，Ｑ２，Ｑ４が入力されている。また、マルチプレクサ回路ＭＵＸ１のセレクト端子Ｓにはカウンタ回路６１の第４のビット出力Ｑ３がセレクト信号として供給されている。このマルチプレクサ回路ＭＵＸ１からは、第４のビット出力Ｑ３（＝Ｓ）がＨレベルであれば入力端子Ａに供給されたノアゲートＧ２での演算結果が出力され、第４のビット出力Ｑ３（＝Ｓ）がＬレベルであれば入力端子Ｂに供給されたノアゲートＧ１での演算結果が出力される。ここでは、図４（ｄ）〜（ｆ）に示すように、このデコーダ６２からのデコーダ出力信号Ｓ６は、カウント値が１６進表記で１０，０Ｆ，０ＥであるときにＨレベルに反転し、ロックオン信号Ｓ４をＨレベルに固定することによって、出力信号Ｓ１の周波数が所定の範囲となったと判定することができる。
【００２８】
ラッチ回路６４は、デコーダ出力信号Ｓ６がマルチプレクサ回路ＭＵＸ２の入力端子Ａに供給されており、入力端子ＢにはＤ型フリップフロップＦＦ５の反転出力端子が接続されている。マルチプレクサ回路ＭＵＸ２のセレクト端子Ｓには、トグル回路６３からトグル信号Ｓｔｇ１がセレクト信号として供給され、Ｄ型フリップフロップＦＦ５のクロック端子ｃｋには、図４（ｂ）に示す基準信号Ｓ０が入力されている。
【００２９】
このラッチ回路６４では、Ｄ型フリップフロップＦＦ５の反転出力端子から図４（ｆ）に示すロックオン信号Ｓ４が生成され、さらにインバータ回路ＩＶからは、ロックオン信号Ｓ４を反転したロックオン信号Ｓ５が出力される。
【００３０】
このようにして、位相比較器１では基準信号Ｓ０と比較信号Ｓ２の位相を比較して比較信号Ｓ２の位相が進んでいる場合、Ｎゲート信号ＤＮがＨレベル信号としてチャージポンプ回路２に出力されて、ＭＯＳトランジスタＭ４２がオンされる。反対に、基準信号Ｓ０と比較信号Ｓ２の位相を比較して比較信号Ｓ２の位相が遅れている場合は、Ｐゲート信号ＵＰがＨレベル信号としてチャージポンプ回路２に出力され、ＭＯＳトランジスタＭ４１がオンされる。すなわち、このＰＬＬ回路では位相比較器１とともに周波数検出回路６を備え、電圧制御発振回路４の出力信号Ｓ１の周波数が所定の範囲内に入ったときに、周波数検出回路６からアクティブなロックオン信号Ｓ４，Ｓ５が出力されるから、これらのロックオン信号Ｓ４，Ｓ５によってローパスフィルタ３の時定数を大きくするように切替えて、基準信号Ｓ０と出力信号Ｓ１の周波数と位相が一致するように制御できる。そして、ローパスフィルタ３によってチャージポンプ回路２から出力される制御信号から高周波成分が除去されて電圧制御発振回路４に入力されるため、電圧制御発振回路４はその入力電圧に応じて、安定した周波数で発振する。
【００３１】
図５は、実施の形態のＰＬＬ回路における時間−発振周波数特性を示す図である。この図には、本発明に係るＰＬＬ回路の特性を実線により示しており、ローパスフィルタ３の時定数が高い場合の特性Ａ（図では、破線にて示す）と、時定数が小さい場合の特性Ｂ（図では、点線にて示す）を、あわせて図示してある。
【００３２】
特性Ａでは、およそ７５００［μｓ］経過してからようやく発振周波数が２６０［ＫＨｚ］の設定値に収束している。また、特性Ｂでは、約２５００［μｓ］経過したとき、およそ２６０［ＫＨｚ］の設定値に近づくが、その後も±５［ＫＨｚ］の範囲で振動が継続している。これらの特性Ａ，Ｂに対して、本発明に係るＰＬＬ回路の特性では、およそ５５００［μｓ］経過したときに２６０［ＫＨｚ］の設定値に収束し、その後は±０．５％の範囲を越える振動は生じていない。
【００３３】
以上に説明した本発明のＰＬＬ回路では、出力信号Ｓ１の周波数が所定の範囲内に入ったときにアクティブ信号（ロックオン信号Ｓ４，Ｓ５）を生成する周波数検出回路６を用いて、比較信号Ｓ２の周波数が基準信号Ｓ０に近ければロックオン信号Ｓ４，Ｓ５をアクティブレベルで出力して、それぞれスイッチングトランジスタＭ５１，Ｍ５２をオフ状態に切替えてローパスフィルタ３の定数を大きくして、電圧制御発振回路４の出力周波数を安定させることができる。その際に、周波数検出回路６では基準信号Ｓ０の１周期分だけカウントをすると、つぎの１周期はカウントをしないリセット期間としている。基準信号Ｓ０を１周期カウントした結果はデコーダ６２でデコードされ、電圧制御発振回路４の出力信号Ｓ１の周波数がある範囲に入っているかどうかの判定が実行される。そして、出力信号Ｓ１の周波数がある範囲に入っている場合は、デコーダ出力信号Ｓ６がアクティブになり、これをラッチ回路６４でラッチしてローパスフィルタ３のスイッチングトランジスタＭ５１，Ｍ５２を切替え駆動するものである。
【００３４】
なお、周波数検出回路６では、そのカウンタ回路６１を５個のＤ型フリップフロップＦＦ０〜ＦＦ４からなる３２（＝２5）進カウンタとしたが、カウンタ回路を任意のｍ個（ｍは、２以上の整数）のフリップフロップで構成してもよい。また、周波数検出回路６のデコーダ６２は、カウンタ回路６１のカウント値が０Ｆ，０Ｆ±１のいずれかと一致したとき、ロックオン信号Ｓ４，Ｓ５を出力するように構成しているが、カウンタ回路のカウント値がｎ＋１，…ｎ＋ｓ（ｎ，ｓは、いずれも２以上の整数）と一致したときロックオン信号を出力するものであってもよい。
【図面の簡単な説明】
【００３５】
【図１】実施の形態に係るＰＬＬ回路を示すブロック回路図である。
【図２】図１に示すＰＬＬ回路の詳細構成を示す回路図である。
【図３】周波数検出回路の詳細回路の一例を示す回路図である。
【図４】図３の周波数検出回路の動作を示すタイミング図である。
【図５】実施の形態のＰＬＬ回路における時間−発振周波数特性を示す図である。
【図６】従来のＰＬＬ回路の基本構成を示すブロック図である。
【符号の説明】
【００３６】
１  位相比較器
２  チャージポンプ回路
３  ローパスフィルタ
４  電圧制御発振回路
５  分周回路
６  周波数検出回路
６１  カウンタ回路
６２  デコーダ
６３  トグル回路
６４  ラッチ回路
ＦＦ０〜ＦＦ４  Ｄ型フリップフロップ
Ｓ０  基準信号（レファレンスクロックＲＥＦ＿ＣＫ）
Ｓ１  出力信号
Ｓ２  比較信号
Ｓ３  リセット信号
Ｓ４，Ｓ５  ロックオン信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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