(57)【要約】【課題】不揮発性メモリの電荷保持特性を向上させることのできる技術を提供する。【解決手段】多結晶シリコン膜からなる浮遊ゲート５と多結晶シリコン膜からなる制御ゲートとの間に、下層酸化シリコン膜６、窒化シリコン膜７および上層酸化シリコン膜８を積層したＯＮＯ膜からなる層間絶縁膜が形成されたメモリセルにおいて、上層酸化シリコン膜８をＬＰＣＶＤ法により形成し、さらに、リモートプラズマ法により窒化することにより、上層酸化シリコン膜８の上面側に、例えば５〜６原子％の窒素を導入する。【選択図】図４
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【特許請求の範囲】
【請求項１】
上層多結晶シリコン膜および下層多結晶シリコン膜を備える半導体装置であって、前記上層多結晶シリコン膜と前記下層多結晶シリコン膜との間に窒素を含有した層間絶縁膜を有し、前記層間絶縁膜の前記上層多結晶シリコン膜と接する上面側の前記窒素の濃度が、前記層間絶縁膜の下面側の前記窒素の濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記層間絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記層間絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記層間絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記層間絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記上層多結晶シリコン膜および前記下層多結晶シリコン膜はメモリセルのゲートを構成することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記層間絶縁膜の上面側の構造欠陥が窒素で終端していることを特徴とする半導体装置。
【請求項８】
基板上に第１絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとを備える電界効果トランジスタを１つのメモリセルとし、前記メモリセルが複数個行列状に配置されたメモリセルアレイから構成された半導体装置であって、
前記第２絶縁膜の前記制御ゲートと接する上面側の窒素の濃度が、前記第２絶縁膜の下面側の窒素の濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第２絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第２絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、前記第２絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、前記第２絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、さらに、前記電界効果トランジスタは前記基板上に第３絶縁膜を介して形成された補助ゲートを備えており、前記補助ゲートの上面に形成された第４絶縁膜および前記補助ゲートの側壁に形成された第５絶縁膜を介して、前記補助ゲートの一部を覆う前記浮遊ゲートが形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第２絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、前記第２絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、前記第２絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、前記第２絶縁膜は下層酸化シリコン膜、窒化シリコン膜および上層酸化シリコン膜を順次堆積した積層膜からなり、前記上層酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項１８】
基板上に第１絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートと、前記浮遊ゲートの隣接間に前記浮遊ゲートに対して絶縁された状態で前記基板上に第３絶縁膜を介して形成された補助ゲートとを備える電界効果トランジスタを１つのメモリセルとし、前記メモリセルが複数個行列状に配置されたメモリセルアレイから構成された半導体装置であって、
前記補助ゲートの上面に形成された第４絶縁膜および前記補助ゲートの側壁に形成された第５絶縁膜を介して、前記補助ゲートと前記浮遊ゲートとが絶縁されており、前記第５絶縁膜の前記浮遊ゲートと接する上面側の窒素の濃度が、前記第５絶縁膜の下面側の窒素の濃度よりも高いことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、前記第５絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、前記第５絶縁膜は酸化シリコン膜からなり、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置。
【請求項２１】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）基板の主面上に第１多結晶シリコン膜を堆積し、パターニングする工程、
（ｂ）前記工程（ａ）に続いて、前記基板の主面上に化学気相成長法により酸化シリコン膜を形成する工程、
（ｃ）前記工程（ｂ）に続いて、前記酸化シリコン膜の上面側に窒素を導入する工程、
（ｄ）前記工程（ｃ）に続いて、前記基板の主面上に第２多結晶シリコン膜を堆積し、パターニングする工程。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、リモートプラズマ法により前記酸化シリコン膜の上面側に前記窒素が導入されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法において、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置の製造方法において、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２１記載の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、
（ｅ）ＮＨ３雰囲気中で熱処理する工程、
（ｆ）工程（ｅ）に続いて、希釈ウエット酸素中で熱処理する工程をさらに含み、
前記工程（ｅ）では、前記酸化シリコン膜のバルクに窒素が導入されることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、前記工程（ｃ）では、リモートプラズマ法により前記酸化シリコン膜の上面側に前記窒素が導入されることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２５記載の半導体装置の製造方法において、前記酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２５記載の半導体装置の製造方法において、前記酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置の製造方法。
【請求項２９】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）基板の主面上に第１多結晶シリコン膜を堆積し、パターニングする工程、
（ｂ）前記工程（ａ）に続いて、前記基板の主面上に下層酸化シリコン膜を形成する工程、
（ｃ）前記下層酸化シリコン膜上に窒化シリコン膜を形成する工程、
（ｄ）前記窒化シリコン膜上に化学気相成長法により上層酸化シリコン膜を形成する工程、
（ｅ）前記工程（ｄ）に続いて、前記上層酸化シリコン膜の上面側に窒素を導入する工程、
（ｆ）前記工程（ｅ）に続いて、前記上層酸化シリコン膜上に第２多結晶シリコン膜を堆積し、パターニングする工程。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、リモートプラズマ法により前記上層酸化シリコン膜の上面側に前記窒素が導入されることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２９記載の半導体装置の製造方法において、前記上層酸化シリコン膜の上面側の前記窒素の濃度は１０原子％以下であることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２９記載の半導体装置の製造方法において、前記上層酸化シリコン膜の上面側の前記窒素の濃度は５〜６原子％であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルを有する不揮発性半導体記憶装置とその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の代表であるフラッシュメモリは、携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、小型携帯情報機器のファイルメモリとしてその需要が急速に拡大している。フラッシュメモリは、通常、ソースおよびドレイン拡散層を有するシリコン基板と、このシリコン基板上に形成した主に多結晶シリコン膜からなる浮遊ゲートおよび制御ゲートと、この両ゲート間を分離する層間絶縁膜と、浮遊ゲートとシリコン基板間とを分離するトンネル絶縁膜とからなる電界効果トランジスタを１つの記憶単位とするメモリセルを複数個行列状に配置して構成される。
【０００３】
また、浮遊ゲートおよび制御ゲートに加えて、メモリセル間の素子分離と、書き込みゲートまたは消去ゲートとしての機能を有する多結晶シリコン膜からなる第３のゲート（以下、補助ゲートと記す）と、浮遊ゲートと補助ゲートとを分離する層間絶縁膜とを有するメモリセルも報告されている。これらのメモリセルは、基板に対して制御ゲートに正の電圧を印加することにより電子を浮遊ゲートに注入し、そのしきい値電圧の違いから情報の“０”、“１”を判別している。
【０００４】
浮遊ゲートと制御ゲートとを分離する層間絶縁膜には、当初、浮遊ゲートを構成する多結晶シリコン膜を熱酸化することにより形成した酸化シリコン膜が用いられていた。しかしながら、この酸化シリコン膜は、シリコン基板上に熱酸化法により形成した酸化シリコン膜と比べて絶縁耐圧が低く、フラッシュメモリに適用した場合、電荷保持特性を劣化させる要因の１つとなっていた。そこで、４メガビット以降のフラッシュメモリでは、窒化シリコン膜の上下を酸化シリコン膜で挟んだ積層膜（以下、ＯＮＯ膜と記す）が用いられている。
【０００５】
例えば浮遊ゲート上にＣＶＤ法によりシリコン酸化膜を形成し、浮遊ゲートとシリコン酸化膜との界面近傍に窒素を導入して窒化層を形成し、シリコン酸化膜上に減圧ＣＶＤ法によりシリコン窒化膜を形成し、シリコン窒化膜上に制御ゲートを形成する不揮発性半導体記憶装置の製造方法が特開２００１−１５６１９号公報（特許文献１）に開示されている。
【０００６】
また、浮遊ゲートと補助ゲートとを分離する層間絶縁膜についても、種々の絶縁膜が提案されており、例えば多結晶シリコン膜の熱酸化より形成された酸化シリコン膜で層間絶縁膜を構成したリードオンリーメモリトランジスタが特開平２−１１０９８１号公報（特許文献２）に開示されている。また、窒素が添加された酸化シリコン膜で層間絶縁膜を構成した半導体集積回路装置およびその製造方法が特開２００１−２８４２８号公報（特許文献３）に開示されている。また、セレクトゲート電極の側壁部に窒化膜、酸化膜および窒化膜を積層させて窒化膜サイドウォール絶縁膜を形成した後、窒化膜サイドウォール絶縁膜を介してフローティングゲート電極を形成する不揮発性半導体記憶装置の製造方法が特開平５−１９０８６２号公報（特許文献４）に記載されている。
【特許文献１】特開２００１−１５６１９号公報
【特許文献２】特開平２−１１０９８１号公報
【特許文献３】特開２００１−２８４２８号公報
【特許文献４】特開平５−１９０８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、浮遊ゲートと制御ゲートとを分離する層間絶縁膜に、窒化シリコン膜の上下を酸化シリコン膜で挟んだＯＮＯ膜を採用する検討を行った。しかしながら、フラッシュメモリの高集積化に伴い、浮遊ゲートと制御ゲートとを分離する層間絶縁膜については、以下に説明する種々の技術的課題が存在する。
【０００８】
第１の技術的課題は、プロセス温度の高温化である。窒化シリコン膜の上層に熱酸化法により酸化シリコン膜を形成するには９００℃以上の温度を要すため、ソースおよびドレイン拡散層を形成した後に層間絶縁膜を形成する場合は、素子の微細化に不可欠な浅い接合の形成が困難となり、これがフラッシュメモリの高集積化を阻害する因子となっている。
【０００９】
第２の技術的課題は、ＯＮＯ膜の薄膜化による信頼性の低下である。フラッシュメモリの書き換え動作時に浮遊ゲートに印加される電圧Ｖｆｇは、
Ｖｆｇ＝Ｃ２×Ｖｃｇ／（Ｃ１＋Ｃ２）                    式（１）
で与えられる。ここで、Ｖｃｇは制御ゲートに印加される電圧、Ｃ１およびＣ２はそれぞれトンネル絶縁膜および層間絶縁膜の容量である。制御ゲートに印加された電圧を効率良く浮遊ゲートに伝達し、プログラム電圧を低減するためにはＣ２を大きくする、つまり層間絶縁膜を薄膜化することが有効である、しかしながら、従来のＯＮＯ膜では、上下層の酸化シリコン膜の厚さを５ｎｍ以下とすると、浮遊ゲートに蓄積された電荷が制御ゲートに漏洩する、いわゆるリテンション不良が顕在化するという問題が生ずる。また、厚さ５ｎｍの上層の酸化シリコン膜を形成する場合には、浮遊ゲートを構成する多結晶シリコン膜の酸化を防止するために、１０ｎｍ程度の窒化シリコン膜を堆積する必要がある。このため、ＯＮＯ膜の薄膜化は１５ｎｍ程度が限界となる。
【００１０】
なお、熱酸化法に替えて、減圧化学気相成長（Low Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により７５０℃程度の温度で酸化シリコン膜を堆積する技術がある。しかしながら、ＬＰＣＶＤ法により形成した酸化シリコン膜中にはＥ′センタと呼ばれる構造欠陥が存在し、これがリークパスとなるため、上下層の酸化シリコン膜の薄膜化は困難である。
【００１１】
さらに、本発明者らは、浮遊ゲートと補助ゲートとを分離する層間絶縁膜についても検討を行ったが、フラッシュメモリの高集積化に伴い、以下に説明する種々の技術的課題が存在する。
【００１２】
補助ゲートを設けたメモリセルアレイ方式では、補助ゲートに電圧を印加することで形成される反転層をローカルビット線としている。反転層は補助ゲート直下のごく浅い領域のみに形成されるため、ローカルビット線の横方向の広がりを制御することが可能である。これにより、ビット線のピッチを２Ｆ（Ｆ：最小加工寸法）とすることができる。しかしながら、浮遊ゲートと補助ゲートとの間の層間絶縁膜はＬＰＣＶＤ法により堆積した酸化シリコン膜をサイドウォール状にパターニングすることで形成されており、前述したように、酸化シリコン膜中に構造欠陥（Ｅ′センタ）を含んでいる。また、このメモリセルにおいては、書き込みの際、補助ゲートに８Ｖ程度の電圧が印加されるため、メモリセルの微細化に伴って、浮遊ゲートと補助ゲートとの間の層間絶縁膜に高電界がかかることになる。このため、浮遊ゲートと補助ゲートとの間の層間絶縁膜の薄膜化を図る場合、リーク電流を制御することが課題となる。リーク電流が大きくなると、書き込みの際、非選択ワード線上でかつ選択ビット線上にあるメモリセルにおいて、書き込み状態にあるメモリセルのしきい値電圧が低下するディスターブ現象が顕在化する可能性がある。
【００１３】
本発明の目的は、不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供することにある。
【００１４】
本発明の他の目的は、不揮発性メモリセルのディスターブ耐性の向上を図ることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明による半導体装置は、基板の主面上に第１酸化シリコン膜を介して形成された第１ゲートと、第１ゲート上に第２酸化シリコン膜を介して形成された第２ゲートとを備えており、第２酸化シリコン膜の第２ゲートと接する上面側の窒素の濃度が、第２酸化シリコン膜の第１ゲートと接する下面側の窒素の濃度よりも高いものである。
【００１８】
本発明による半導体装置の製造方法は、基板の主面上に第１多結晶シリコン膜を堆積し、パターニングして第１ゲートを形成する工程と、基板の主面上に化学気相成長法により酸化シリコン膜を形成した後、酸化シリコン膜の上面側にリモートプラズマ法により窒素を導入する工程と、基板の主面上に第２多結晶シリコン膜を堆積し、パターニングして第２ゲートを形成する工程とを有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
不揮発性メモリセルにおいて、浮遊ゲートと制御ゲートの間のリーク電流を低減することができるので、メモリセルの電荷保持特性が向上する。また、浮遊ゲートと制御ゲートの間の層間絶縁膜の厚さを薄くすることができるので、書き込みおよび消去の際の動作電圧を低くできる。さらに、浮遊ゲートおよび制御ゲートに加えて、補助ゲートを含む不揮発性メモリセルにおいて、浮遊ゲートと補助ゲートとの間のリーク電流を低減することができるので、メモリセルのディスターブ耐性が向上する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本実施の形態１では、不揮発性メモリセルの浮遊ゲートと制御ゲートとの間の層間絶縁をＯＮＯ膜で構成し、このＯＮＯ膜の上層酸化シリコン膜の上面（制御ゲートと接する面）側に窒素を添加して電荷保持特性を向上させた例について説明する。
【００２５】
本実施の形態１である不揮発性半導体記憶装置は、ＮＯＲ型と呼ばれるフラッシュメモリであり、図１にメモリセルアレイの等価回路図を示す。
【００２６】
書き込みの際は、選択セルＭの選択ワード線ＷＬｎに、例えば１２Ｖ程度の正電圧を印加し、選択セルＭのドレインに接続された選択ビット線ＢＬｎに、例えば５Ｖ程度の正電圧を印加する。選択セルＭのソースに接続されたソース線ＳＬ、ウェルおよび選択ワード線ＷＬｎ以外の非選択ワード線ＷＬｎ−２，ＷＬｎ−１，ＷＬｎ＋１、選択ビット線ＢＬｎ以外の非選択ビット線ＢＬｎ−１，ＢＬｎ＋１は０Ｖに保持される。これにより、選択セルＭのドレイン端でホットエレクトロン注入が起こり、浮遊ゲートに電子が蓄積されて選択セルＭのしきい値電圧が上昇して書き込みが行われる。
【００２７】
消去の際は、選択ワード線ＷＬｎに、例えば−１０Ｖの負電圧を印加し、ソース線ＳＬに５Ｖ程度の正電圧を印加する。全てのビット線ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１、ウェルおよび非選択ワード線ＷＬｎ−２，ＷＬｎ−１，ＷＬｎ＋１は０Ｖである。これにより、選択ワード線ＷＬｎ上の全てのメモリセルにおいて、ファウラ（Fowler）−ノールドハイム（Nordheim）型トンネル現象により、浮遊ゲートからソースへ電子の放出が起こり、メモリセルのしきい値電圧が低下して消去が行われる。
【００２８】
次に、本実施の形態１による不揮発性メモリセルの製造方法を図２〜図６を用いて工程順に説明する。図２（ａ）〜図５（ａ）は浮遊ゲートのゲート幅方向に沿った要部断面図であり、図５（ｂ）〜図６（ｂ）は浮遊ゲートのゲート長方向に沿った要部断面図である。
【００２９】
まず、図２（ａ）に示すように、面方位（１００）のｐ型単結晶シリコンからなる基板１の主面に浅溝型の素子分離２を形成し、続いて、イオン注入法および熱処理法によりウェル３を形成する。
【００３０】
次に、図２（ｂ）に示すように、基板１の主面にトンネル絶縁膜となる酸化シリコン膜４を、例えば熱酸化法により厚さ１０ｎｍ程度形成した後、浮遊ゲートとなる多結晶シリコン膜５ａを、例えばＣＶＤ法により厚さ２００ｎｍ程度堆積する。多結晶シリコン膜５ａにはｎ型不純物、例えばリンが導入されている。
【００３１】
次に、図３（ａ）に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして多結晶シリコン膜５ａをエッチングし、ゲート幅方向に浮遊ゲート５をパターニングする。
【００３２】
次に、図３（ｂ）に示すように、ＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により、例えば温度７５０℃で下層酸化シリコン膜６を基板１の主面上に堆積する。下層酸化シリコン膜６の厚さは、例えば５ｎｍ程度である。続いて、ＳｉＨ２Ｃｌ２とＮＨ３とを原料ガスに用いたＬＰＣＶＤ法により、下層酸化シリコン膜６上に窒化シリコン膜７を堆積する。窒化シリコン膜７の厚さは、例えば８ｎｍ程度である。続いて、ＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により、例えば温度７５０℃で上層酸化シリコン膜８を窒化シリコン膜７上に堆積する。上層酸化シリコン膜８の厚さは、例えば１．５から３．５ｎｍ程度である。このように積層された下層酸化シリコン膜６、窒化シリコン膜７および上層酸化シリコン膜８によって、層間絶縁膜となるＯＮＯ膜を形成する。
【００３３】
次に、図４に示すように、Ｎ２とＡｒとを原料ガスに用いたリモートプラズマ法により形成された窒素ラジカル中に上層酸化シリコン膜８を曝し、上層酸化シリコン膜８の上面側に窒素を導入することによって、上層酸化シリコン膜８の上面側に存在する構造欠陥（Ｅ′センタ）を窒素で終端させる（図４の拡大図において、窒素が導入された領域を符号８ａで示す）。リモートプラズマ法は、励起活性化した反応性の高い窒素ラジカルを用いて、上層酸化シリコン膜８を直接窒化する方法であり、窒化過程を６００℃以下の低温で行うことができ、さらに、上層酸化シリコン膜８の上面側のみを窒化することができる。窒素が導入される深さは、例えば１から２ｎｍ程度であり、上層酸化シリコン膜８の上面側の窒素の濃度を、上層酸化シリコン膜８の下面（窒化シリコン膜７と接する面）側または下層酸化シリコン膜６の窒素の濃度よりも高くすることができる。上層酸化シリコン膜８の上面側の窒素の濃度は、例えば１０原子％以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、５〜６原子％の周辺範囲が最も好適と考えられる。
【００３４】
本発明者らが測定したところ、ＯＮＯ膜の上層酸化シリコン膜８の上面側を窒化することによって、ＯＮＯ膜の容量の低減を抑えて、浮遊ゲート５と制御ゲートとの間のリーク電流を低減することが可能となり、特に、浮遊ゲート５に負電圧を印加した際のリーク電流を２桁程度低減することができた。例えば上層酸化シリコン膜８に窒素を導入しないＯＮＯ膜の１μＡ／ｃｍ２における耐圧は８から９ＭＶ／ｃｍであったが、上層酸化シリコン膜８に５〜６原子％の窒素を導入したＯＮＯ膜の１μＡ／ｃｍ２における耐圧は９から１０ＭＶ／ｃｍとなった。このように、上層酸化シリコン膜８の上面側を窒化することによりリーク電流が小さくなって、メモリセルの電荷保持特性が向上する。また、窒化した厚さ１．５ｎｍの上層酸化シリコン膜８を含むＯＮＯ膜は、窒化しない厚さ３．５ｎｍの上層酸化シリコン膜８を含むＯＮＯ膜と同等の電荷保持特性を得ることができて、メモリセルのカップリング比が向上した。これにより、ＯＮＯ膜の酸化膜換算膜厚を１５ｎｍよりも薄くできるので、書き込みおよび消去の際のメモリセルの内部動作電圧を低くすることができる。
【００３５】
次に、図５（ａ）に示すように、制御ゲートとなる多結晶シリコン膜９ａを上層酸化シリコン膜８上に、例えばＣＶＤ法により堆積する。多結晶シリコン膜９ａにはｎ型不純物、例えばリンが導入されている。
【００３６】
次に、図５（ｂ）に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして多結晶シリコン膜９ａをエッチングし、制御ゲート９（ワード線）を形成する。続いて、上層酸化シリコン膜８、窒化シリコン膜７、下層酸化シリコン膜６および多結晶シリコン膜５ａを順次エッチングし、ゲート長方向に浮遊ゲート５をパターニングする。これにより、浮遊ゲート５および制御ゲート９（ワード線）が完成する。
【００３７】
次に、図６（ａ）に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてウェル３にｎ型不純物、例えばヒ素をイオン注入法により導入し、ソースおよびドレイン１０を形成する。
【００３８】
次に、図６（ｂ）に示すように、基板１の主面上に層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソースおよびドレイン１０、制御ゲート９（ワード線）およびウェル３等に至る接続孔１２を形成する。続いて、基板１の主面上に金属膜を堆積し、これをフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングすることにより、配線１３を形成する。これにより、メモリアレイが略完成する。
【００３９】
このように、本実施の形態１によれば、不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）が有するメモリセルの浮遊ゲート５と制御ゲート９との間の層間絶縁膜を、上層酸化シリコン膜８の上面側に窒素を導入したＯＮＯ膜で構成することにより、メモリセルの電荷保持特性の向上を図ることができる。また、メモリセルの動作電圧を低減することができる。
【００４０】
（実施の形態２）
本実施の形態２では、不揮発性メモリセルの浮遊ゲートと制御ゲートとの間の層間絶縁をＣＶＤ法により形成した単層の酸化シリコン膜で構成し、この酸化シリコン膜の上面（制御ゲートと接する面）側に窒素を添加して電荷保持特性を向上させた例について説明する。
【００４１】
本実施の形態２である不揮発性半導体記憶装置は、ＮＯＲ型フラッシュメモリであり、そのメモリアレイの等価回路および動作条件は、前述した実施の形態１のメモリアレイと同一である。
【００４２】
本実施の形態２による不揮発性メモリセルの製造方法を図７および図８を用いて工程順に説明する。図７は浮遊ゲートのゲート幅方向に沿った要部断面図であり、図８は浮遊ゲートのゲート長方向に沿った要部断面図である。なお、ゲート幅方向に浮遊ゲートをパターニングするまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【００４３】
まず、前述した実施の形態１と同様にして、素子分離２およびトンネル絶縁膜（酸化シリコン膜４）を形成し、続いて、多結晶シリコン膜５ａをエッチングしてゲート幅方向に浮遊ゲート５をパターニングする。
【００４４】
次に、図７（ａ）に示すように、ＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により、例えば温度７５０℃で酸化シリコン膜１４を基板１の主面上に堆積する。酸化シリコン膜１４の厚さは、例えば１１ｎｍ程度である。その直後に、Ｎ２とＡｒとを原料ガスに用いたリモートプラズマ法により酸化シリコン膜１４の上面側に、例えば５〜６原子％の窒素を導入して、酸化シリコン膜１４の上面側の窒素の濃度を酸化シリコン膜１４の下面（浮遊ゲート５と接する面）側の窒素の濃度よりも高くする。
【００４５】
本発明者らが測定したところ、例えば窒素を導入しない酸化シリコン膜１４の１μＡ／ｃｍ２における耐圧は約６ＭＶ／ｃｍであったが、その上面側に窒素を導入した酸化シリコン膜１４の１μＡ／ｃｍ２における耐圧は７から８ＭＶ／ｃｍとなった。このように、酸化シリコン膜１４の上面側を窒化することにより、耐圧、すなわちリーク電流が小さくなって、メモリセルの電荷保持特性が向上する。また、メモリセルのカップリング比が向上して、メモリセルの内部動作電圧を低くすることができる。
【００４６】
次に、図７（ｂ）に示すように、制御ゲートとなる多結晶シリコン膜９ａを酸化シリコン膜１４上に、例えばＣＶＤ法により堆積する。多結晶シリコン膜９ａにはｎ型不純物、例えばリンが導入されている。
【００４７】
次に、図８に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして多結晶シリコン膜９ａをエッチングし、制御ゲート９（ワード線）を形成する。続いて、酸化シリコン膜１４および多結晶シリコン膜５ａを順次エッチングし、ゲート長方向に浮遊ゲート５をパターニングする。これにより、浮遊ゲート５および制御ゲート９（ワード線）が完成する。
【００４８】
その後は、前述した実施の形態１と同様にして、ソースおよびドレイン１０、配線１３等を形成することにより、メモリアレイが略完成する。
【００４９】
このように、本実施の形態２によれば、不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）が有するメモリセルの浮遊ゲート５と制御ゲート９との間の層間絶縁膜を、その上面側に窒素が導入された酸化シリコン膜１４で構成することにより、メモリセルの電荷保持特性の向上を図ることができる。また、メモリセルの動作電圧を低減することができる。
【００５０】
（実施の形態３）
本実施の形態３では、不揮発性メモリセルの浮遊ゲートと制御ゲートとの間の層間絶縁をＣＶＤ法により形成した単層の酸化シリコン膜で構成し、この酸化シリコン膜の上面（制御ゲートと接する面）側およびバルクに窒素を添加して電荷保持特性を向上させた例について説明する。
【００５１】
本実施の形態３である不揮発性半導体記憶装置は、ＮＯＲ型フラッシュメモリであり、そのメモリアレイの等価回路および動作条件は、前述した実施の形態１のメモリアレイと同一である。
【００５２】
本実施の形態３による不揮発性メモリセルの製造方法を図９および図１０を用いて工程順に説明する。図９は浮遊ゲートのゲート幅方向に沿った要部断面図であり、図１０は浮遊ゲートのゲート長方向に沿った要部断面図である。なお、ゲート幅方向に浮遊ゲートをパターニングするまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【００５３】
まず、前述した実施の形態１と同様にして、素子分離２およびトンネル絶縁膜（酸化シリコン膜４）を形成し、続いて、多結晶シリコン膜５ａをエッチングしてゲート幅方向に浮遊ゲート５をパターニングする。
【００５４】
次に、図９（ａ）に示すように、ＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により、例えば温度７５０℃で酸化シリコン膜１５を基板１の主面上に堆積する。酸化シリコン膜１５の厚さは、例えば１１ｎｍ程度である。その直後に、酸化シリコン膜１５を８５０℃のＮＨ３雰囲気中で熱処理し、さらに８５０℃の希釈ウエット酸素中で熱処理する。さらにその直後に、Ｎ２とＡｒとを原料ガスに用いたリモートプラズマ法により酸化シリコン膜１５の上面側に、例えば５〜６原子％の窒素を導入する。
【００５５】
上記した一連の工程では、まず、ＮＨ３雰囲気中での熱処理により酸化シリコン膜１５の全体に窒素を導入して、酸化シリコン膜１５中の構造欠陥（Ｅ′センタ）を低減する。しかし同時に酸化シリコン膜１５中に水素原子が導入されて、新たなトラップが形成される。このトラップはメモリセルを繰り返し書き込みおよび消去した際に電子の蓄積場所となり、電源をオフにした保持状態では電子が消去ゲートに漏洩してメモリセルのしきい値電圧の低下、すなわちリテンション不良を引き起こす。そこで、引き続き希釈ウエット酸素中で熱処理することにより、酸化シリコン膜１５中の水素原子を除去してリテンション不良を抑制する。さらに、リモートプラズマ法により酸化シリコン膜１５の上面側に５〜６原子％の窒素を導入することにより、酸化シリコン膜１５の上面側の窒素の濃度を酸化シリコン膜１５の下面（浮遊ゲート５と接する面）側の窒素の濃度よりも高くして、酸化シリコン膜１５のリーク電流を低減する。
【００５６】
本発明者らが測定したところ、例えば窒素を導入しない酸化シリコン膜１５の１μＡ／ｃｍ２における耐圧は約６ＭＶ／ｃｍであったが、その上面側およびバルクに窒素を導入した酸化シリコン膜１５の１μＡ／ｃｍ２における耐圧は約８ＭＶ／ｃｍとなった。このように、酸化シリコン膜１５の上面側およびバルクを窒化することにより、耐圧、すなわちリーク電流が小さくなって、メモリセルの電荷保持特性が向上する。例えば厚さ１１ｎｍの酸化シリコン膜１５において、酸化膜換算膜厚１５ｎｍのＯＮＯ膜と同等の電荷保持特性を得ることができる。また、メモリセルのカップリング比が向上して、メモリセルの内部動作電圧を低くすることができる。
【００５７】
次に、図９（ｂ）に示すように、制御ゲートとなる多結晶シリコン膜９ａを酸化シリコン膜１５上に、例えばＣＶＤ法により堆積する。多結晶シリコン膜９ａにはｎ型不純物、例えばリンが導入されている。
【００５８】
次に、図１０に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして多結晶シリコン膜９ａをエッチングし、制御ゲート９（ワード線）を形成する。続いて、酸化シリコン膜１５および多結晶シリコン膜５ａを順次エッチングし、ゲート長方向に浮遊ゲート５をパターニングする。これにより、浮遊ゲート５および制御ゲート９（ワード線）が完成する。
【００５９】
その後は、前述した実施の形態１と同様にして、ソースおよびドレイン１０、配線１３等を形成することにより、メモリアレイが略完成する。
【００６０】
このように、本実施の形態３によれば、不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）が有するメモリセルの浮遊ゲート５と制御ゲート９との間の層間絶縁膜を、その上面側およびバルクに窒素が導入された酸化シリコン膜１５で構成することにより、メモリセルの電荷保持特性の向上を図ることができる。また、メモリセルの動作電圧を低減することができる。
【００６１】
（実施の形態４）
本実施の形態４では、浮遊ゲートおよび制御ゲートに加えて、第３のゲートである補助ゲートを有する不揮発性メモリセルにおいて、補助ゲートと浮遊ゲートとの間の層間絶縁をＣＶＤ法により形成した酸化シリコン膜で構成し、この酸化シリコン膜の上面（浮遊ゲートと接する面）側に窒素を添加してディスターブ耐性を向上させた例について説明する。本実施の形態４においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。
【００６２】
本実施の形態４である不揮発性半導体記憶装置は、ＡＧ−ＡＮＤ型と呼ばれるフラッシュメモリであり、図１１にメモリセルアレイの等価回路図を示す。
【００６３】
本実施の形態４では、補助ゲートは４本おきに結束されている。補助ゲートＡＧ１，ＡＧ３の下に形成される反転層にはビット線ＢＬｎ−２，ＢＬｎ−１，ＢＬｎから、また、補助ゲートＡＧ０，ＡＧ２の下に形成される反転層には共通ソース線ＳＬから電圧を印加できるようになっている。読み出し時には、メモリアレイの両端にある選択ＭＩＳのゲートに５Ｖ程度の電圧を印加する。さらに、選択セルＭの両側の補助ゲートに４Ｖ程度の電圧を印加して補助ゲート下の基板の表面に反転層を形成し、この反転層をソースおよびドレインとして用いる。非選択ワード線ＷＬｎ−１，ＷＬｎ＋１，ＷＬｎ＋２には０Ｖまたは負電圧を印加して非選択セルをオフ状態にし、選択ワード線ＷＬｎに正電圧を印加して選択セルＭのしきい値電圧を判定する。
【００６４】
書き込みは、注入効率が高く、消費電流の少ないソースサイドホットエレクトロン注入で行うことができる。選択セルＭに書き込む場合、ビット線側の選択ＭＩＳのゲートＳＴ１に６Ｖ程度の電圧を印加する。選択セルＭの制御ゲート（ワード線ＷＬｎ）に１５Ｖ程度、ビット線ＢＬｎに４．５Ｖ程度、ビット線ＢＬｎ側の補助ゲートＡＧ３に８Ｖ程度、ビット線ＢＬｎ−１側の補助ゲートＡＧ１に４Ｖ程度の電圧を印加し、ウェルを０Ｖに保持する。さらに、補助ゲートＡＧ２に１Ｖ程度の電圧を印加する。ビット線ＢＬｎ−１を０Ｖとした場合には、補助ゲートＡＧ２の下の基板の表面が弱反転状態となり、選択セルＭ下のチャネルを介して、ビット線ＢＬｎとビット線ＢＬｎ−１との間でチャネル電流が生じる。この際、選択セルＭの浮遊ゲートと補助ゲートＡＧ２との間のチャネルでホットエレクトロンが発生し、浮遊ゲートに電子が注入される。ビット線ＢＬｎ−１を２Ｖ程度とした場合には、補助ゲートＡＧ２はカットオフして電流は流れないので、書き込みを阻止することができる。
【００６５】
消去の場合、選択ワード線ＷＬｎに、例えば−１８Ｖの負電圧を印加し、全てのビット線ＢＬｎ−２，ＢＬｎ−１，ＢＬｎ、ソース線ＳＬ、補助ゲートＡＧ０，ＡＧ１，ＡＧ２，ＡＧ３、ウェル、非選択ワード線ＷＬｎ−１，ＷＬｎ＋１，ＷＬｎ＋２を０Ｖとする。これにより、選択ワード線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲートからウェルにファウラ−ノールドハイム型トンネル現象により電子の放出が起こり、メモリセルのしきい値電圧が低下して消去が行われる。
【００６６】
次に、本実施の形態４による不揮発性半導体記憶装置のメモリセルの製造方法を図１２〜図１６を用いて工程順に説明する。
【００６７】
まず、図１２（ａ）に示すように、面方位（１００）のｐ型単結晶シリコンからなる基板２１の主面に浅溝型の素子分離を形成し、続いて、イオン注入法および熱処理法によりウェル２３を形成する。
【００６８】
次に、図１２（ｂ）に示すように、メモリセル部の補助ゲートのゲート絶縁膜および周辺回路低圧系ＭＩＳのゲート絶縁膜となる、例えば厚さ９ｎｍ程度の酸化シリコン膜２４、ならびに周辺回路高圧系ＭＩＳのゲート絶縁膜となる、例えば厚さ２５ｎｍ程度の酸化シリコン膜を形成する。続いて、メモリセル部の補助ゲートおよび周辺回路ＭＩＳのゲートとなる多結晶シリコン膜２５ａ、窒化シリコン膜２６および酸化シリコン膜２７を、例えばＣＶＤ法により順次堆積する。多結晶シリコン膜２５ａにはｎ型不純物、例えばリンが導入されている。
【００６９】
次に、図１３（ａ）に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして酸化シリコン膜２７、窒化シリコン膜２６および多結晶シリコン膜２５ａを順次エッチングし、多結晶シリコン膜２５ａからなる補助ゲート２５をパターニングする。
【００７０】
次に、図１３（ｂ）に示すように、例えば熱酸化法により補助ゲート２５の側壁に酸化シリコン膜を形成した後、補助ゲート２５と後の工程で形成される浮遊ゲートとを分離する層間絶縁膜となる酸化シリコン膜２８をＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により基板２１の主面上に堆積する。
【００７１】
次に、図１４（ａ）に示すように、異方性エッチングにより酸化シリコン膜２８をエッチバックし、補助ゲート２５の側壁にサイドウォール状に残す。続いて、基板２１の露出した主面にトンネル絶縁膜となる酸化シリコン膜２９を、例えば熱酸化法により形成する。酸化シリコン膜２９の厚さは、例えば９ｎｍ程度である。その後、Ｎ２とＡｒとを原料ガスに用いたリモートプラズマ法により酸化シリコン膜２８の上面側に窒素を導入して、酸化シリコン膜２８の上面側の窒素の濃度を酸化シリコン膜２８の下面（補助ゲート２５と接する面）側の窒素の濃度よりも高くする。酸化シリコン膜２８の上面側には、書き込み時に非選択ワード線上のメモリセルで弱い電子のトンネルを起こすＥ′センタが形成されているが、リモートプラズマ法により酸化シリコン膜２８の上面側に、例えば５〜６原子％の窒素を導入して、酸化シリコン膜２８の上面側に存在するＥ′センタを窒素で終端させる。これにより、補助ゲート２５と浮遊ゲートとの間のリーク電流を低減することができる。この際、酸化シリコン膜２９の上面（浮遊ゲートと接する面）側にも窒素が導入される。
【００７２】
本発明者らが測定したところ、例えば窒素を導入しない酸化シリコン膜２８の１μＡ／ｃｍ２における耐圧は約６ＭＶ／ｃｍであったが、その上面側に５〜６原子％の窒素を導入した酸化シリコン膜２８の１μＡ／ｃｍ２における耐圧は約８ＭＶ／ｃｍとなった。このように、酸化シリコン膜２８の上面側を窒化することにより、耐圧、すなわちリーク電流が小さくなって、書き込み状態にあるメモリセルのしきい値電圧の低下（ディスターブ）を抑制することができる。
【００７３】
次に、図１４（ｂ）に示すように、浮遊ゲートとなる多結晶シリコン膜３０ａを基板２１の主面上に、例えばＣＶＤ法により堆積して、隣接する補助ゲート２５間を多結晶シリコン膜３０ａにより完全に埋め込む。多結晶シリコン膜３０ａにはｎ型不純物、例えばリンが導入されている。
【００７４】
次に、図１５（ａ）に示すように、異方性エッチバックにより多結晶シリコン膜３０ａをエッチングして、隣接する補助ゲート２５間にのみ多結晶シリコン膜３０ａを残す。
【００７５】
次に、図１５（ｂ）に示すように、補助ゲート２５上の酸化シリコン膜２７を、例えばドライエッチング法により除去して、ゲート幅方向にストライプ状の浮遊ゲート３０をパターニングする。この際、酸化シリコン膜２８もエッチバックされる。
【００７６】
次に、図１６（ａ）に示すように、例えばＬＰＣＶＤ法により下層酸化シリコン膜３１、窒化シリコン膜３２および上層酸化シリコン膜３３を基板２１の主面上に順次堆積して、浮遊ゲート３０と後に形成される制御ゲートとの間に層間絶縁膜となるＯＮＯ膜を形成する。
【００７７】
次に、図１６（ｂ）に示すように、制御ゲートとなる多結晶シリコン膜および酸化シリコン膜３５を基板２１の主面上に順次堆積した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして酸化シリコン膜３５および多結晶シリコン膜を順次エッチングして、多結晶シリコン膜からなる制御ゲート３４（ワード線）を形成する。続いて、上層酸化シリコン膜３３、窒化シリコン膜３２、下層酸化シリコン膜３１および多結晶シリコン膜３０ａを順次エッチングして、ゲート長方向に浮遊ゲート３０をパターニングする。これにより、浮遊ゲート３０および制御ゲート３４（ワード線）が完成する。
【００７８】
次に、周辺回路ＭＩＳおよび選択ＭＩＳのソースおよびドレインをイオン注入法により形成した後、基板２１の主面上に層間絶縁膜を堆積する。続いて、この層間絶縁膜に制御ゲート３４（ワード線）、補助ゲート２５、ウェル２３、周辺回路ＭＩＳのゲート、選択ＭＩＳのゲート、ならびにソースおよびドレイン等に至る接続孔を形成する。続いて、接続孔の内部に、例えばタングステン膜からなるプラグを形成した後、例えばアルミニウムを主成分とする配線を形成することにより、メモリアレイが略完成する。
【００７９】
このように、本実施の形態４によれば、不揮発性半導体記憶装置（ＡＧ−ＡＮＤ型フラッシュメモリ）が有するメモリセルの補助ゲート２５と浮遊ゲート３０との間の層間絶縁膜を、その上面側に窒素を導入した酸化シリコン膜２８で構成することにより、メモリセルのディスターブ耐性の向上を図ることができる。
【００８０】
（実施の形態５）
本実施の形態５では、浮遊ゲートおよび制御ゲートに加えて、第３のゲートである補助ゲートを有する不揮発性メモリセルにおいて、補助ゲートと浮遊ゲートとの間の層間絶縁に窒素を導入した酸化シリコン膜を採用した他の例について説明する。
【００８１】
本実施の形態５である不揮発性半導体記憶装置は、ＡＧ−ＡＮＤ型フラッシュメモリであり、そのメモリアレイの等価回路および動作条件は、前述した実施の形態４のメモリアレイと同一である。
【００８２】
次に、本実施の形態５による不揮発性メモリセルの製造方法を図１７および図１８を用いて工程順に説明する。なお、補助ゲートをパターニングする製造過程は、前述した実施の形態４と同様であるためその説明を省略する。
【００８３】
まず、図１７（ａ）に示すように、前述した実施の形態４と同様にして、素子分離および補助ゲート２５をパターニングした後、例えば熱酸化法により補助ゲート２５の側壁に酸化シリコン膜を形成する。続いて、補助ゲート２５と後の工程で形成される浮遊ゲートとを分離する層間絶縁膜となる酸化シリコン膜３６をＳｉＨ２Ｃｌ２とＮ２Ｏとを原料ガスに用いたＬＰＣＶＤ法により、例えば温度８００℃で基板２１の主面上に堆積する。
【００８４】
次に、図１７（ｂ）に示すように、前述した実施の形態３と同様に、その直後に、酸化シリコン膜３６を８５０℃のＮＨ３雰囲気中で熱処理し、さらに８５０℃の希釈ウエット酸素中で熱処理する。続いて、異方性エッチングにより酸化シリコン膜３６をエッチバックして、補助ゲート２５の側壁にサイドウォール状に残す。
【００８５】
次に、図１８に示すように、トンネル絶縁膜となる酸化シリコン膜２９を基板２１の露出した主面に、例えば熱酸化法により形成した後、Ｎ２とＡｒとを原料ガスに用いたリモートプラズマ法により酸化シリコン膜３６の上面（浮遊ゲートと接する面）側に窒素を導入して、酸化シリコン膜３６の上面側の窒素の濃度を酸化シリコン膜３６の下面（補助ゲート２５と接する面）側の窒素の濃度よりも高くする。これにより、酸化シリコン膜３６のバルクに加えて、さらに上面側に、例えば５〜６原子％の窒素が導入される。合わせて酸化シリコン膜２９の上面側にも窒素が導入される。
【００８６】
本発明者らが測定したところ、例えば窒素を導入しない酸化シリコン膜３６の１μＡ／ｃｍ２における耐圧は約６ＭＶ／ｃｍであったが、その上面側に５〜６原子％の窒素を導入した酸化シリコン膜３６の１μＡ／ｃｍ２における耐圧は８から９ＭＶ／ｃｍとなった。このように、酸化シリコン膜３６の上面側およびバルクを窒化することにより、耐圧、すなわちリーク電流が小さくなり、書き込み状態にあるメモリセルのしきい値電圧の低下（ディスターブ）を抑制することができる。
【００８７】
その後、前述した実施の形態４と同様にして、浮遊ゲート３０、制御ゲート３４および配線等を形成することにより、メモリアレイが略完成する。
【００８８】
このように、本実施の形態５によれば、不揮発性半導体記憶装置（ＡＧ−ＡＮＤ型フラッシュメモリ）が有するメモリセルの補助ゲート２５と浮遊ゲート３０との間の層間絶縁膜を、その上面側に窒素を導入した酸化シリコン膜３６で構成することにより、メモリセルのディスターブ耐性の向上を図ることができる。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９０】
例えば、前記実施の形態１〜５では、窒素を導入する酸化シリコン膜の形成の際に、原料ガスとしてＳｉＨ２Ｃｌ２とＮ２Ｏとを用いたが、他の原料ガス、例えばＳｉＨ４とＮ２Ｏとを用いることができて、同様の効果が得られる。
【００９１】
また、前記実施の形成４および５において、浮遊ゲートと制御ゲートとの間のＯＮＯ膜からなる層間絶縁膜の上層酸化シリコン膜に、前記実施の形態１で述べた窒素を添加した酸化シリコン膜を用いてもよく、同様の効果が得られる。また、浮遊ゲートと制御ゲートとの間の層間絶縁膜に、ＯＮＯ膜に替えて、実施の形態２，３で述べた窒素を添加した単層の酸化シリコン膜を用いてもよく、同様の効果が得られる。
【００９２】
また、前記実施の形態１、２および３においてはＮＯＲ型フラッシュメモリ、前記実施の形態４および５においてはＡＧ−ＡＮＤ型フラッシュメモリのメモリセルを例に挙げて説明したが、例えばＮＡＮＤ型、ＤｉＮＯＲ型またはスプリットゲート型フラッシュメモリといった他のメモリセルに適用することができて、同様の効果が得られる。
【００９３】
また、１つのメモリセルに４つ以上のしきい値状態を形成し、２ビット以上の記憶を行ういわゆる多値記憶に本発明を適用しても同様の効果が得られる。多値記憶においては、最も低いしきい値レベルから最も高いしきい値レベルまでのしきい値の変化量が大きいため、２値記憶（１ビット／セル）と同等の書き込み／消去速度を実現するためには、メモリセルに対し、より高いカップリング比が望まれる。また、多値記憶においては、上記したしきい値の変化量を小さくするために、それぞれのしきい値分布間の電圧差を小さくしている。このため、２値記憶に比べて高い電荷保持特性またはディスターブ耐性が要求されている。本発明によれば、浮遊ゲートと他のゲートとの間のリーク電流を低減することができて、多値記憶に好適である。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、携帯型パーソナルコンピュータまたはデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリアレイの等価回路図である。
【図２】（ａ）、（ｂ）は、本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図３】（ａ）、（ｂ）は、本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図５】（ａ）、（ｂ）は、本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図６】（ａ）、（ｂ）は、本発明の実施の形態１であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図７】（ａ）、（ｂ）は、本発明の実施の形態２であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態２であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図９】（ａ）、（ｂ）は、本発明の実施の形態３であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態３であるＮＯＲ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイの等価回路図である。
【図１２】（ａ）、（ｂ）は、本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１３】（ａ）、（ｂ）は、本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１４】（ａ）、（ｂ）は、本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１５】（ａ）、（ｂ）は、本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１６】（ａ）、（ｂ）は、本発明の実施の形態４であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１７】（ａ）、（ｂ）は、本発明の実施の形態５であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態５であるＡＧ−ＡＮＤ型フラッシュメモリのメモリセルの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００９６】
１  基板
２  素子分離
３  ウェル
４  酸化シリコン膜
５  浮遊ゲート
５ａ  多結晶シリコン膜
６  下層酸化シリコン膜
７  窒化シリコン膜
８  上層酸化シリコン膜
８ａ  上層酸化シリコン膜
９  制御ゲート
９ａ  多結晶シリコン膜
１０  ソースおよびドレイン
１１  層間絶縁膜
１２  接続孔
１３  配線
１４  酸化シリコン膜
１５  酸化シリコン膜
２１  基板
２３  ウェル
２４  酸化シリコン膜
２５  補助ゲート
２５ａ  多結晶シリコン膜
２６  窒化シリコン膜
２７，２８，２９  酸化シリコン膜
３０  浮遊ゲート
３０ａ  多結晶シリコン膜
３１  下層酸化シリコン膜
３２  窒化シリコン膜
３３  上層酸化シリコン膜
３４  制御ゲート
３５，３６  酸化シリコン膜
ＡＧ０，ＡＧ１，ＡＧ２，ＡＧ３  補助ゲート
ＢＬｎ−２，ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１  ビット線
Ｍ  選択セル
ＳＬ  ソース線
ＳＴ１，ＳＴ２  選択ＭＩＳのゲート
ＷＬｎ−２，ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１，ＷＬｎ＋２  ワード線
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図４】
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