(57)【要約】【課題】  電流密度の部分的な集中を防止して、より小面積でより大電流を駆動可能にする。【解決手段】  複数の半導体素子を並列に接続する第１配線１６及び第２配線１７を、複数の配線層により構成する。各配線層は、第１配線１６及び第２配線１７を交互に且つ平行に形成してなる。隣接する配線層間では、上下の配線が互いに交差するように形成されると共に、第１配線１６の交差部及び第２配線１７の交差部でそれぞれ第１配線１６同士及び第２配線１７同士が層間接続部１６５，１６６，１７５，１７６によって接続されている。【選択図】  図１
2006324380.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子と、
これら半導体素子を並列に接続する第１配線及び第２配線と
を備えた半導体装置において、
前記第１配線及び第２配線は、複数の配線層から構成され、
各配線層は、前記第１配線及び第２配線を交互に且つ平行に形成してなり、
隣接する配線層間では、前記配線が互いに交差するように形成されると共に、前記第１配線の交差部及び前記第２配線の交差部でそれぞれ前記第１配線同士及び前記第２配線同士を層間接続部によって接続してなる
ことを特徴とする半導体装置。
【請求項２】
前記配線層は少なくとも３層備えられ、２層目以降の配線は、前記半導体装置と直接接続される１層目の配線よりも広い幅で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１配線の交差部及び前記第２配線の交差部は、互いの位置をそれらの配列ピッチの半ピッチ分だけずらせて二次元的に分散配置されている
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
隣接する配線層間では、前記配線が互いに直交するように配置されている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
半導体基板に第１及び第２の主電流端子となる第１及び第２の不純物拡散層が形成されると共にこれら拡散層をまたぐように絶縁膜を介して制御電極が形成された複数の半導体素子を、前記第１の不純物拡散層同士をつなげた直線上に延びる第１拡散領域と前記第２の不純物拡散層同士をつなげた直線上に延びる第２拡散領域とが平行に且つ交互に配置されるように形成してなる半導体素子群と、
この半導体素子群の前記第１拡散領域と接続される第１配線と、
前記半導体素子群の前記第２拡散領域と接続される第２配線と
を備えた半導体装置において、
前記第１配線及び第２配線は、複数の配線層から構成され、
各配線層は、前記第１配線及び第２配線を交互に且つ平行に形成してなり、
前記第１及び第２拡散領域に直接接続される１層目の配線層では、前記第１配線及び第２配線は、前記第１拡散領域及び第２拡散領域にそれぞれ沿って延び、
隣接する配線層間では、前記配線が互いに交差するように形成されると共に、前記第１配線の交差部及び前記第２配線の交差部でそれぞれ前記第１配線同士及び前記第２配線同士が層間接続部によって接続され、
前記複数の配線層のうち２層目以降の配線は、前記１層目の配線よりも広い幅で形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子が並列に接続されると共にこれら半導体素子に接続される配線が多層配線により形成される半導体装置に関する。
【背景技術】
【０００２】
代表的半導体素子であるＭＯＳＦＥＴは、図８に示すように、半導体基板１上にソース及びドレインとなる不純物拡散層２，３を形成し、半導体基板１上に両拡散層２，３をまたぐように絶縁膜４を介してゲート電極５を形成して構成される。拡散層２，３は、第１配線６及び第２配線７によってそれぞれ他の素子などと接続される。通常、ソースとドレインの配線６，７には、ゲートの配線よりも大きな電流が流れるため、ＡｌやＣｕ等の金属を配線材料として用いることが一般的である。
【０００３】
この種の半導体装置ではソース及びドレインに流れる電流値が数ｍＡ以下と、比較的小電流であれば特に問題はないが、半導体装置に流れる電流が数十ｍＡ、数百ｍＡになると、１素子当たりの電流容量の制限から、複数の素子を並列接続した構造を用いる必要がある。半導体装置の電流容量設定値を大きくするには、図９に示すように、並列に接続する素子数を増やし、素子の幅Ｗを長くする必要がある。ここで問題になるのは、配線の最大許容電流密度である。配線６，７の素子外部への引き出し部である共通配線８，９との接続部Ｘには、（単位長さ当たりの電流）×Ｗだけの電流が流れる。従って、Ｗを大きくするほど、配線６，７の素子外への引き出し部分Ｘなどで、電流密度が最大許容電流密度を超える可能性が高くなる。電流密度が最大許容電流密度を超えると、配線内を流れる電子が配線材料の構成原子に衝突する頻度が上昇することによって、配線自体が断線するというエレクトロマイグレーション不良を引き起こす可能性がある。配線幅を広げれば、配線当たりの限界の電流値は上げられるが、それは素子面積の増大を招くため好ましくない。
【０００４】
一方、配線を多層配線とすると共に、大電流を流す配線層としてＣｕ配線層とＡｌ配線層の２層構造を採用して、膜厚を一部厚くすることにより、大電流を流すことを可能にした半導体装置（特許文献１）や、配線の一部の高さを高くすることにより、大電流を流すことを可能にした半導体装置（特許文献２）が知られている。しかしながら、上述した特許文献１，２に開示された半導体装置は、いずれも複数の半導体素子が並列に接続されたときの電流密度の部分的な集中という問題については何ら考察されていない。
【特許文献１】特開２００３−１５１９８２号公報、段落００１１、図１
【特許文献２】特開平８−４６０４９号公報、段落００１０、図１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、複数の半導体素子が並列に接続されたときの電流密度の部分的な集中を防止することができ、より小面積で大電流を駆動可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る第１の半導体装置は、複数の半導体素子と、これら半導体素子を並列に接続する第１配線及び第２配線とを備えた半導体装置において、前記第１配線及び第２配線は、複数の配線層から構成され、各配線層は、前記第１配線及び第２配線を交互に且つ平行に形成してなり、隣接する配線層間では、前記配線が互いに交差するように形成されると共に、前記第１配線の交差部及び前記第２配線の交差部でそれぞれ前記第１配線同士及び前記第２配線同士を層間接続部によって接続してなることを特徴とする。
【０００７】
また、本発明に係る第２の半導体装置は、半導体基板に第１及び第２の主電流端子となる第１及び第２の不純物拡散層が形成されると共にこれら拡散層をまたぐように絶縁膜を介して制御電極が形成された複数の半導体素子を、前記第１の不純物拡散層同士をつなげた直線上に延びる第１拡散領域と前記第２の不純物拡散層同士をつなげた直線上に延びる第２拡散領域とが平行に且つ交互に配置されるように形成してなる半導体素子群と、この半導体素子群の前記第１拡散領域と接続される第１配線と、前記半導体素子群の前記第２拡散領域と接続される第２配線とを備えた半導体装置において、前記第１配線及び第２配線は、複数の配線層から構成され、各配線層は、前記第１配線及び第２配線を交互に且つ平行に形成してなり、前記第１及び第２拡散領域に直接接続される１層目の配線層では、前記第１配線及び第２配線は、前記第１拡散領域及び第２拡散領域にそれぞれ沿って延び、隣接する配線層間では、前記配線が互いに交差するように形成されると共に、前記第１配線の交差部及び前記第２配線の交差部でそれぞれ前記第１配線同士及び前記第２配線同士が層間接続部によって接続され、前記複数の配線層のうち２層目以降の配線は、前記１層目の配線よりも広い幅で形成されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数の半導体素子が並列に接続されたときの電流密度の部分的な集中を防止することができ、より小面積で大電流を駆動可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について説明する。
【００１０】
図１〜図３は、本発明の第１実施形態に係る半導体装置の概略構成を示す図であり、図１は、製造工程順に示した平面図、図２及び図３は、図１（ｃ）におけるＡ−Ａ′断面図及びＢ−Ｂ′断面図である。
【００１１】
図２及び図３に示すように、半導体素子であるＭＯＳＦＥＴは、半導体基板１１上に直線状に第１及び第２の主電流端子であるソース及びドレインとなる不純物拡散層１２，１３を交互に且つ平行に形成し、半導体基板１１上に両拡散層１２，１３をまたぐように絶縁膜１４を介して制御端子であるゲート電極１５を形成して構成される。拡散層１２，１３は、ソース用の第１配線１６及びドレイン用の第２配線１７によって他の素子などと接続される。第１配線１６及び第２配線１７は、例えばＡｌやＣｕ等の金属により形成され、この例では、３層にまたがる多層配線により構成されている。
【００１２】
１層目の第１配線１６１及び第２配線１７１は、図１（ａ）にも示すように、不純物拡散層１２，１３に沿って、不純物拡散層１２，１３と線状接続部１６４，１７４を介して接続されるように配置され、平行且つ交互に形成されている。
【００１３】
２層目の第１配線１６２，１７２は、図１（ｂ）に示すように、１層目の第１配線１６１及び第２配線１７１に対して直交する向きに延び、互いに平行且つ交互に形成されている。１層目及び２層目の第１配線１６１，１６２が交差する交差部には、両配線１６１，１６２を層間接続するスルーホール１６５が形成されている。また、１層目及び２層目の第２配線１７１，１７２が交差する交差部には、両配線１７１，１７２を層間接続するスルーホール１７５が形成されている。その結果、スルーホール１６５とスルーホール１７５とは、互いの位置をそれらの配列ピッチの半ピッチ分ずらせて（互いの二次元空間位相を直交２軸に関してそれぞれ１８０°ずらせて）市松模様のように分散配置されている。
【００１４】
３層目の第１配線１６３及び第２配線１７３は、図１（ｃ）に示すように、２層目の第１配線１６２及び第２配線１７２と直交、すなわち１層目の第１配線１６１及び第２配線１７１と平行で、これら配線１６１及び１７１よりも広い幅で形成された部分をそれぞれ交互に２本ずつ備え、これらの両端部で第１配線１６３同士及び第２配線１７３同士が接続され、全体として一対のコの字型の電極が噛み合わさった形状となっている。２層目及び３層目の第２配線１６２，１６３が交差する交差部には、両配線１６２，１６３を層間接続するスルーホール１６６が形成されている。また、２層目及び３層目の第２配線１７２，１７３が交差する交差部には、両配線１７２，１７３を層間接続するスルーホール１７６が形成されている。その結果、スルーホール１６６とスルーホール１７６とは、互いの位置をそれらの配列ピッチの半ピッチ分ずらせて（互いの二次元空間位相を直交２軸に関してそれぞれ１８０°ずらせて）市松模様のように分散配置されている。
【００１５】
次に、このように構成された本実形態の半導体装置に流れる電流について説明する。
【００１６】
図４に示すように、２層目の配線１６２，１７２の配線ピッチをｐ２（μｍ）、素子の単位長さ（１μｍ）当たりに流れる電流をｉ（１μｍ）とすると、１層目の配線１６１，１７１は、２ｐ２毎にスルーホール１６５，１７５を介して２層目の配線１６２，１７２に接続されているので、１層目の配線１６１，１７１には、
ｐ２・ｉ（１μｍ）            …（１）
の電流が流れる。スルーホール１６５，１７５には、配線１６１，１７１の両側から、又は両側へ電流が流れるので、スルーホール１６５，１７５に流れる電流は、
２ｐ２・ｉ（１μｍ）          …（２）
となる。
【００１７】
同様に、図５に示すように、３層目の配線１６３，１７３の配線ピッチをｐ３（μｍ）とすると、２層目の配線１６２，１７２は、２ｐ３毎にスルーホール１６６，１７６を介して３層目の配線１６３，１７３に接続されているので、２層目の配線１６２，１７２には、
２ｐ２・ｐ３・ｉ（１μｍ）      …（３）
の電流が流れる。従って、スルーホール１６６，１７６に流れる電流は、
４ｐ２・ｐ３・ｉ（１μｍ）      …（４）
となる。
【００１８】
いま、素子の全長をＬｔｏｔａｌとし、３層目の配線１６３，１７３が素子の全長にわたって形成されているとすると、１本の３層目の配線１６３，１７３の下には、Ｌｔｏｔａｌ／２ｐ２個のスルーホール１６６，１７６が形成されており、これらＬｔｏｔａｌ／２ｐ２個のスルーホール１６６，１７６に、４ｐ２・ｐ３・ｉ（１μｍ）の電流が流れるので、１本の３層目の配線１６３，１７３には、
２ｐ３・Ｌｔｏｔａｌ・ｉ（１μｍ）    …（５）
の電流が流れる。すなわち、３層目の配線１６３，１７３に流れる電流値は、２層目の配線１６２，１７２のピッチｐ２には依存せず、３層目の配線１６３，１７３のピッチｐ３のみに依存することになる。
【００１９】
次に、各層の電流密度について説明する。
【００２０】
まず、１層目の配線１６１，１７１の配線幅ｗ１、厚さをｔ１とすると、配線１６１，１７１の電流密度は、
ｐ２・ｉ（１μｍ）／（ｗ１・ｔ１）            …（６）
となり、この電流密度がＥＭ（エレクトロマイグレーション）耐量を超えない範囲に設定するためには、
ＩＥＭ(max)＞ｐ２・ｉ（１μｍ）／（ｗ１・ｔ１）
ｐ２＜ＩＥＭ(max)・ｗ１・ｔ１／ｉ（１μｍ）      …（７）
となるように、２層目の配線１６２，１７２のピッチｐ２を決定すれば良い。
【００２１】
２層目の配線１６２，１７２については、配線幅ｗ２に拘わらず、その電流密度はほぼ一定となる。すなわち、配線１６２，１７２に流れる電流値は、上記（３）式に示すように、２ｐ２・ｐ３・ｉ（１μｍ）であり、Ｌ／Ｓのスペース部分Ｓは、大電流駆動素子では極力短くするのが一般的であるから、Ｓを無視できるとすれば、電流密度は、
２ｐ２・ｐ３・ｉ（１μｍ）／（ｗ２・ｔ２）
≒２ｐ３・ｉ（１μｍ）／ｔ２…（８）
となり、配線幅には殆ど依存しなくなる。要するに、図６に示すように、２層目の配線幅ｗ２がｎ倍になれば、その配線が担う電流もｎ倍となり、結果的には電流密度は変わらないことになる。
【００２２】
次に、３層目の配線１６３，１７３の配線幅をｗ３、厚さをｔ３とすると、配線１６３，１７３の電流密度は、
２ｐ３・Ｌｔｏｔａｌ／（ｗ３・ｔ３）・ｉ（１μｍ）
≒２Ｌｔｏｔａｌ／ｔ３・ｉ（１μｍ）    …（９）
となる。
【００２３】
３層目の配線１６３，１７３で使用される配線材料のＥＭ耐量をＩＥＭ(max)［ｍＡ／μｍ２］とすると、Ｌｔｏｔａｌは３層目の配線１６３，１７３の電流密度がＥＭ耐量を超えない範囲に設定する必要がある。したがって、
ＩＥＭ(max)＞２Ｌｔｏｔａｌ／ｔ３・ｉ（１μｍ）
Ｌｔｏｔａｌ＜ＩＥＭ(max)・ｔ３・ｉ（１μｍ）／２  …（１０）
の条件を満たすように、素子の全長Ｌｔｏｔａｌを適切な値に設定すれば良い。
【００２４】
本実施形態によれば、隣接する層間の配線を互いに直交させて、交差部にスルーホールを設けることにより、上下の配線層間を接続する層間接続部を二次元的に市松模様のように分散配置しているので、電流が部分的に集中するのを回避することができる。また、２層目の配線１６２，１７２のピッチｐ２及び素子の全長Ｌｔｏｔａｌをそれぞれ適切に設定することにより、ＥＭ耐量を超えない範囲で１層目及び３層目の配線を形成することができる。
【００２５】
図７は、本発明の第２実施形態に係る半導体装置の平面図である。
【００２６】
この実施形態では、１層目の配線１６１，１７１に対して、２層目の配線１６２′，１７２′が角度θで斜めに交差し、２層目の配線１６２′，１７２′に対して、３層目の配線１６３′，１７３′が角度（９０°−θ）で斜めに交差した結果、１層目の配線１６１，１７１と３層目の配線１６３′，１７３′とが直交する関係となった例である。すなわち、斜め配線技術をもちいることにより、３層目の配線における配線の方向を１層目の配線方向に対して任意の方向として配置することが可能である。
【００２７】
このような実施形態においても、１層目の配線１６１，１７１と２層目の配線１６２′，１７２′とを接続するスルーホール１６５′，１７５′及び２層目の配線１６２，１７２と３層目の配線１６３′，１７３′とを接続するスルーホール１６６′，１７６′を二次元的に分散配置することができ、配線における電流の集中を防止することができる。
【００２８】
なお、本発明は、上述した実施形態に限定されるものではない。
【００２９】
上記実施形態では、配線層を３層としたが、配線層を４層以上とすることも可能である。例えば１層目の配線１６１，１７１を２層積み重ねたり、２層目の配線１６２，１７２を２層積み重ねることにより、これら配線に流れる電流の電流密度を１／２に軽減することができる。
【００３０】
また、上記実施形態では、ＭＯＳＦＥＴを例に挙げたが、バイポーラトランジスタ、ＩＧＢＴ、ダイオードなどの配線構造にも本発明を同様に適用可能であることは言うまでもない。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置の概略的な平面図で、同図（ａ）は１層目の配線を示す図、同図（ｂ）は１〜２層目の配線を示す図、同図（ｃ）は１〜３層目の配線を示す図である。
【図２】同半導体装置の図１におけるＡ−Ａ′断面図である。
【図３】同半導体装置の図１におけるＢ−Ｂ′断面図である。
【図４】同半導体装置の１〜２層目の配線間を流れる電流を説明するための図である。
【図５】同半導体装置の２〜３層目の配線間を流れる電流を説明するための図である。
【図６】同半導体装置における２層目の配線幅と電流密度との関係を説明するための図である。
【図７】本発明の第２の実施形態に係る半導体装置の概略的な平面図である。
【図８】一般的なＭＯＳＦＥＴの構造を示す断面図である。
【図９】従来のＭＯＳＦＥＴを並列接続したときの電極配線構造を示す平面図である。
【符号の説明】
【００３２】
１，１１…半導体基板、２，３，１２，１３…不純物拡散層、４，１４…絶縁膜、５，１５…ゲート電極、６，１６，１６１〜１６３…第１配線、７，１７，１７１〜１７３…第２配線、８，９…共通配線、１６４，１７４…線状接続部、１６５，１６６，１７５，１７６…スルーホール。
【図１】
2006324380.tif 000003
【図２】
2006324380.tif 000004
【図３】
2006324380.tif 000005
【図４】
2006324380.tif 000006
【図５】
2006324380.tif 000007
【図６】
2006324380.tif 000008
【図７】
2006324380.tif 000009
【図８】
2006324380.tif 000010
【図９】
2006324380.tif 000011
【手続補正書】
【提出日】平成18年6月26日(2006.6.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の半導体素子と、
これら半導体素子を並列に接続する第１配線及び第２配線と
を備えた半導体装置において、
前記第１配線及び第２配線は、複数の配線層から構成され、
各配線層は、前記第１配線及び第２配線を交互に且つ平行に形成してなり、
隣接する配線層間では、前記配線が互いに交差するように形成されると共に、前記第１配線の交差部及び前記第２配線の交差部でそれぞれ前記第１配線同士及び前記第２配線同士を層間接続部によって接続してなる
ことを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子の各々は、第１の電極領域と第２の電極領域を有し、該電極領域間に電流を流す半導体素子であり、
前記第１の配線は、前記複数の半導体素子の各々の前記第１の電極領域に接続され、
前記第２の配線は、前記複数の半導体素子の各々の前記第２の電極領域に接続されて、
これら前記第１の配線及び前記第２の配線により、前記複数の半導体素子を並列に接続している
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線層は少なくとも３層備えられ、２層目以降の配線は、前記半導体装置と直接接続される１層目の配線よりも広い幅で形成されている
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１配線の交差部及び前記第２配線の交差部は、互いの位置をそれらの配列ピッチの半ピッチ分だけずらせて二次元的に分散配置されている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
隣接する配線層間では、前記配線が互いに直交するように配置されている
ことを特徴とする請求項１〜４のいずれか１項記載の半導体装置。