(57)【要約】【課題】  受信機側のシステムクロック周波数を送信機側よりも高く設定して、受信機側が周期的にアンダーフロー状態となるようにした非同期デジタル無線通信システムにおいて、アンダーフロー処理時における音質劣化や異音発生をなくす。【解決手段】  受信機２００は同一周波数で位相が２π／ｋ（ｋは２以上の正数から選択される数）シフトされた複数個のシステムクロックを出力し得るクロック出力手段２７０を備え、受信機２００側のシステムクロック周波数が送信機側よりも高く設定されていることによりアンダーフロー状態となった場合、クロック出力手段２７０から現在のシステムクロックに対して所定の遅延時間を有するシステムクロックを選択して、１パケットあたりの受信処理時間を遅らせてアンダーフロー状態を解消する。【選択図】  図２
2006086779.tif 000002
【特許請求の範囲】
【請求項１】
送信機と受信機とを含み、上記送信機よりアナログ音声信号を少なくともＡ／Ｄ変換および符号化処理してデジタルの音声データとして送信し、上記受信機側で上記音声データを少なくとも復号化処理およびＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信方法において、
上記受信機側のシステムクロックの周波数ＣＬＫｒを上記送信機側のシステムクロックの周波数ＣＬＫｔをよりも高く設定し、
上記送信機より上記音声データを時分割して所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信させ、
上記受信機は、上記音声データを一旦メモリに記憶し、上記メモリからパケット単位でＤ／Ａ変換器に与えるとともに、上記メモリがアンダーフロー状態となった場合には、
上記送信機側の１パケットあたりの送信処理時間Ｔｔと上記受信機側の１パケットあたりの受信処理時間Ｔｒとの時間差をΔｔ１（＝Ｔｔ−Ｔｒ）として、上記受信機側の１パケットあたりの受信処理時間Ｔｒに所定の遅延時間Δｔ２（ただし、Δｔ２＞Δｔ１）を付加し、上記アンダーフロー状態が解消されるまで、上記受信機側の１パケットあたりの受信処理時間を遅らせることを特徴とする非同期デジタル無線通信方法。
【請求項２】
上記受信機は、同一の上記周波数ＣＬＫｒで位相が２π／ｋ（ｋは２以上の正数から選択される数）シフトされた複数個のシステムクロックを有し、そのシステムクロックを切り換えることにより、上記遅延時間Δｔ２を得ることを特徴とする請求項１に記載の非同期デジタル無線通信方法。
【請求項３】
送信機と受信機とを含み、上記送信機よりアナログ音声信号を少なくともＡ／Ｄ変換および符号化処理してデジタルの音声データとして送信し、上記受信機側で上記音声データを少なくとも復号化処理およびＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信システムにおいて、
上記送信機側のシステムクロックの周波数をＣＬＫｔ，上記受信機側のシステムクロックの周波数をＣＬＫｒとして、上記送信機と上記受信機は、それぞれが異なる周波数（ＣＬＫｔ＜ＣＬＫｒ）のシステムクロックで動作し、
上記送信機は、上記音声データを時分割して所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信し、
上記受信機は、同一の上記周波数ＣＬＫｒで位相が２π／ｋ（ｋは２以上の正数から選択される数）シフトされた複数個の上記システムクロックを選択的に出力するクロック出力手段と、所定のパケット数分の記憶容量を有するメモリと、上記メモリから読み出される音声データをアナログ信号に変換するＤ／Ａ変換器と、上記メモリに対する上記音声データの書き込み，読み出しおよび上記クロック出力手段を制御する制御手段とを含み、
上記制御手段は、上記メモリから上記音声データを読み出して上記Ｄ／Ａ変換器に与える際、上記メモリがアンダーフロー状態となる場合には、
上記送信機側の１パケットあたりの送信処理時間Ｔｔと上記受信機側の１パケットあたりの受信処理時間Ｔｒとの時間差をΔｔ１（＝Ｔｔ−Ｔｒ）として、
上記クロック出力手段を制御して現在のシステムクロックに対してΔｔ２（＝ｍ×１／ｋ×（１／ＣＬＫｒ）；ただしｍは正の整数で、Δｔ２＞Δｔ１）なる遅延時間を有する新たなシステムクロックを出力させて、上記受信機側の１パケットあたりの新たな受信処理時間をＴｒｒ（＝Ｔｒ＋Δｔ２）とし、上記アンダーフロー状態が解消されるまで上記受信機を上記新たな受信処理時間Ｔｒｒにて動作させることを特徴とする非同期デジタル無線通信システム。
【請求項４】
上記アンダーフロー発生時点までの送信および受信回数をｎとして、上記制御手段は、上記新たな受信処理時間Ｔｒｒによる受信処理をＭ（＝ｎ×Δｔ１／（Δｔ２−Δｔ１））回実行し、その後元の上記受信処理時間Ｔｒに戻すことを特徴とする請求項３に記載の非同期デジタル無線通信システム。
【請求項５】
上記アンダーフロー発生時点までの送信および受信回数をｎとして、上記制御手段は、上記送信機と上記受信機の処理時間の蓄積誤差ｎ×Δｔ１が上記メモリのメモリ許容容量を超える時点でアンダーフロー状態と判断することを特徴とする請求項３または４に記載の非同期デジタル無線通信システム。
【請求項６】
上記メモリは上記音声データを記憶する第１および第２の少なくとも２つのメモリバンクを備え、上記各メモリバンクがメモリバンクセレクタにより上記Ｄ／Ａ変換器に交代的に接続される場合において、上記制御手段は、上記メモリバンクのいずれか一つがアンダーフロー状態となるときに、上記受信機を上記新たな受信処理時間Ｔｒｒにて動作させることを特徴とする請求項３，４または５に記載の非同期デジタル無線通信システム。
【請求項７】
上記メモリおよび上記各メモリバンクの記憶容量が１パケット分であることを特徴とする請求項３ないし６のいずれか１項に記載の非同期デジタル無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非同期デジタル無線通信システムに関し、さらに詳しく言えば、デジタルワイヤレスマイクロホンシステムに好適である単向通信が可能なリアルタイム音声無線伝送技術に関するものである。
【背景技術】
【０００２】
まず、図１０にデジタル音声データを電波や光などの無線で伝送する送受信システム（スーパーヘテロダインシステムの場合）の概要を示し、これについて説明する。
【０００３】
図１０（ａ）の送信機１０側では、マイクロホン１１から出力されるアナログ音声信号をＡ／Ｄ変換器１２にてデジタル音声信号に変換し、次段の符号化器１３にてデータ圧縮処理，強調効果処理，誤り訂正符号化処理などを行った後、変調部１４にて変調処理や周波数変換などを行いアンテナより送信する。なお、音声信号源自体がＣＤプレーヤなどのデジタル出力型の場合には、そのデジタル音声信号が直接符号化器１３に入力される。また、伝送媒体として光が用いられることもある。
【０００４】
図１０（ｂ）の受信機２０側では、アンテナにて受信された受信信号を復調部２１にて周波数変換して復調処理し、次段の復号化器２２にて伸張処理などを行って元のデジタル音声信号を得、これをＤ／Ａ変換器２３にてアナログ信号に戻してスピーカ２４の駆動信号を得る。
【０００５】
このような無線による送受信システムにおいては、通常、送信機１０および受信機２０は、それぞれ内部に動作基準となるシステムクロックを備え、そのクロックに基づいてＡ／Ｄ変換レートやＤ／Ａ変換レートそれにメモリの書き込みタイミングなどが制御されるが、送信機１０側と受信機２０とで、そのクロック周波数を完全に一致させることは実質的に不可能である。かなり高精度なクロック発生器でも、経時的にクロック周波数が次第に異なってくる。
【０００６】
したがって、例えばデジタルワイヤレスマイクロホンシステムにおいて、非同期で長時間にわたってデジタル音声信号を連続してリアルタイム伝送する際、クロック周波数が異なってくることに起因して受信機２０側でデータの過不足が生ずることがある。
【０００７】
すなわち、送信機１０側のＡ／Ｄ変換クロック周波数が受信機２０側のＤ／Ａ変換クロック周波数よりも高い場合には、受信機２０側でデータが溢れるオーバーフロー状態となり、逆に送信機１０側のＡ／Ｄ変換クロック周波数が受信機２０側のＤ／Ａ変換クロック周波数よりも低い場合には、受信機２０側でデータ不足をきたすアンダーフロー状態となる。このような状態になると、マイクロホンシステムにおいては、スピーカ２４より出力される音声が一時的に飛んだり途切れてしまうという致命的な問題が生ずる。
【０００８】
この点を解決するため、例えば特許文献１の「音声データ送信装置および音声データ受信装置」においては、送信機側では、音声信号をＡ／Ｄ変換してバッファメモリに一時的に格納する際、そのバッファメモリのデータ蓄積量（例えばオーバーフローの判断基準となる閾値）に応じてデータ圧縮率を可変にし、音声データにその圧縮率を補助データとして付加して送信し、受信機側では、補助データから音声データの圧縮率を判断して伸張処理するようにしている。なお、データ圧縮率によってもオーバーフローを回避できない場合には、バッファメモリをクリアして空パケットを送信するようにしている。
【０００９】
【特許文献１】特開２００２−２６８６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１によれば、非同期での単向通信を行うことができるが、送信機側で音声データを圧縮処理しているため、その分遅延時間が例えば１０ｍＳ程度と大きくなり、演奏ステージなどに適用されるマイクロホンシステムに要求されるリアルタイムでの音声伝送には好ましくない。
【００１１】
また、送信機としてのマイクロホンには大きさに制限があるため、その限られたスペース内にデータ圧縮回路などを搭載するには設計上の困難が伴うばかりでなく、小型化するうえでの支障になる。さらには、データ圧縮回路を備えることにより送信回路での消費電力が大きくなるため、電源を内蔵電池に求めるワイヤレスマイクロホンにとっては電池交換時期が短くなり好ましくない。
【００１２】
そこで、本出願人は、特願２００３−１４３２１２として、受信機側のシステムクロック周波数（動作クロック周波数）を送信機側のシステムクロック周波数よりも高く設定して、故意的に受信機側が周期的にアンダーフローとなる状態を作り出すようにした非同期デジタル無線通信システムを提案している。
【００１３】
すなわち、この非同期デジタル無線通信システムにおいては、送信機から音声データを時分割して所定の時間長を有するパケット単位で繰り返し送信し、受信機側ではその音声データを２つのメモリバンクに交互に書き込むとともに、メモリバンクセレクタにより各メモリバンクを交代的に切り換えて音声データをＤ／Ａ変換器に与えるが、メモリバンクがアンダーフロー状態となった場合には、レジスタに例えば最後の１パケット分の音声データを保持させてＤ／Ａ変換器に与える。
【００１４】
これによれば、アンダーフロー状態が生じたとしても、そのアンダーフロー状態が解消されるまで最後の１パケット分の音声データがＤ／Ａ変換器に与えられるため、音声出力が途切れることはないが、例えば比較的高い単一周波数で一定レベルの音声データを連続して伝送するような場合、その再生音を注意深く聴くとわずかではあるが異音が聴取されることがある。
【００１５】
したがって、本発明の課題は、受信機側のシステムクロック周波数を送信機側のシステムクロック周波数よりも高く設定して、故意的に受信機側を周期的にアンダーフロー状態となるようにした非同期デジタル無線通信において、アンダーフロー処理時における音質劣化や異音発生をなくすことにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、請求項１に記載の発明は、送信機と受信機とを含み、上記送信機よりアナログ音声信号を少なくともＡ／Ｄ変換および符号化処理してデジタルの音声データとして送信し、上記受信機側で上記音声データを少なくとも復号化処理およびＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信方法において、上記受信機側のシステムクロックの周波数ＣＬＫｒを上記送信機側のシステムクロックの周波数ＣＬＫｔをよりも高く設定し、上記送信機より上記音声データを時分割して所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信させ、上記受信機は、上記音声データを一旦メモリに記憶し、上記メモリからパケット単位でＤ／Ａ変換器に与えるとともに、上記メモリがアンダーフロー状態となった場合には、上記送信機側の１パケットあたりの送信処理時間Ｔｔと上記受信機側の１パケットあたりの受信処理時間Ｔｒとの時間差をΔｔ１（＝Ｔｔ−Ｔｒ）として、上記受信機側の１パケットあたりの受信処理時間Ｔｒに所定の遅延時間Δｔ２（ただし、Δｔ２＞Δｔ１）を付加し、上記アンダーフロー状態が解消されるまで、上記受信機側の１パケットあたりの受信処理時間を遅らせることを特徴としている。
【００１７】
請求項２に記載の発明は、上記請求項１において、上記受信機は、同一の上記周波数ＣＬＫｒで位相が２π／ｋ（ｋは２以上の正数から選択される数）シフトされた複数個のシステムクロックを有し、そのシステムクロックを切り換えることにより、上記遅延時間Δｔ２を得ることを特徴としている。
【００１８】
また、上記課題を解決するため、請求項３に記載の発明は、送信機と受信機とを含み、上記送信機よりアナログ音声信号を少なくともＡ／Ｄ変換および符号化処理してデジタルの音声データとして送信し、上記受信機側で上記音声データを少なくとも復号化処理およびＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信システムにおいて、上記送信機側のシステムクロックの周波数をＣＬＫｔ，上記受信機側のシステムクロックの周波数をＣＬＫｒとして、上記送信機と上記受信機は、それぞれが異なる周波数（ＣＬＫｔ＜ＣＬＫｒ）のシステムクロックで動作し、上記送信機は、上記音声データを時分割して所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信し、上記受信機は、同一の上記周波数ＣＬＫｒで位相が２π／ｋ（ｋは２以上の正数から選択される数）シフトされた複数個の上記システムクロックを選択的に出力するクロック出力手段と、所定のパケット数分の記憶容量を有するメモリと、上記メモリから読み出される音声データをアナログ信号に変換するＤ／Ａ変換器と、上記メモリに対する上記音声データの書き込み，読み出しおよび上記クロック出力手段を制御する制御手段とを含み、上記制御手段は、上記メモリから上記音声データを読み出して上記Ｄ／Ａ変換器に与える際、上記メモリがアンダーフロー状態となる場合には、上記送信機側の１パケットあたりの送信処理時間Ｔｔと上記受信機側の１パケットあたりの受信処理時間Ｔｒとの時間差をΔｔ１（＝Ｔｔ−Ｔｒ）として、上記クロック出力手段を制御して現在のシステムクロックに対してΔｔ２（＝ｍ×１／ｋ×（１／ＣＬＫｒ）；ただしｍは正の整数で、Δｔ２＞Δｔ１）なる遅延時間を有する新たなシステムクロックを出力させて、上記受信機側の１パケットあたりの新たな受信処理時間をＴｒｒ（＝Ｔｒ＋Δｔ２）とし、上記アンダーフロー状態が解消されるまで上記受信機を上記新たな受信処理時間Ｔｒｒにて動作させることを特徴としている。
【００１９】
請求項４に記載の発明は、上記請求項３において、上記アンダーフロー発生時点までの送信および受信回数をｎとして、上記制御手段は、上記新たな受信処理時間Ｔｒｒによる受信処理をＭ（＝ｎ×Δｔ１／（Δｔ２−Δｔ１））回実行し、その後元の上記受信処理時間Ｔｒに戻すことを特徴としている。
【００２０】
請求項５に記載の発明は、上記請求項３または請求項４において、上記アンダーフロー発生時点までの送信および受信回数をｎとして、上記制御手段は、上記送信機と上記受信機の処理時間の蓄積誤差ｎ×Δｔ１が上記メモリのメモリ許容容量を超える時点でアンダーフロー状態と判断することを特徴としている。
【００２１】
また、請求項６に記載の発明は、上記請求項３，請求項４または請求項５において、上記メモリは上記音声データを記憶する第１および第２の少なくとも２つのメモリバンクを備え、上記各メモリバンクがメモリバンクセレクタにより上記Ｄ／Ａ変換器に交代的に接続される場合において、上記制御手段は、上記メモリバンクのいずれか一つがアンダーフロー状態となるときに、上記受信機を上記新たな受信処理時間Ｔｒｒにて動作させることを特徴としている。
【００２２】
上記請求項３ないし６において、上記メモリおよび上記各メモリバンクの記憶容量はパケット数単位で任意に選択されてよいが、アンダーフロー処理を短時間で済ませる観点からすれば、請求項７に記載の発明のように、上記メモリおよび上記各メモリバンクの記憶容量が１パケット分であることが好ましい。
【発明の効果】
【００２３】
本発明によれば、メモリがアンダーフロー（データ不足）状態となる時点で、受信機側のシステムクロックの位相を遅れる側にずらして受信処理時間を遅らせるようにしたことにより、非同期通信でありながらアンダーフロー処理時においても再生音の連続性が保たれ、音質が劣化したり聴感上異音が検出されることがない。
【００２４】
また、送信機側でデータ圧縮し受信機側でデータ伸張する必要がないため、遅延時間を大幅に短縮することができる。例えば、従来の遅延時間が１０ｍＳ程度であったものを本発明によれば５ｍＳ以下にまで短縮することができるため高音質が得られ、特に音声のリアルタイム伝送に好適である。
【００２５】
また、完全な非同期で単向通信が可能であるため、受信機に対して送信機をいつでも自由にアクセスすることができる。また、送信機にはデータ圧縮部が不要で、受信機にはデータ伸張部が不要であるため、その各々の回路構成の簡素化が図れ、特に送信機がワイヤレスマイクロホンの場合には、小型化および省電力化が達成される。
【発明を実施するための最良の形態】
【００２６】
次に、図１ないし図９を参照して、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。図１は本発明が備える送信機１００の構成を模式的に示す回路ブロック図で、図２は本発明の第１実施形態に係る受信機２００の構成を模式的に示す回路ブロック図である。
【００２７】
送信機１００には、マイクロホン１１０，Ａ／Ｄ変換器１２０，符号化器１３０，バッファメモリ１４０，送信処理部１５０，クロック発生器１６０および制御回路１７０が含まれている。図１には説明の便宜上、マイクロホン１１０にＡ／Ｄ変換器１２０以降の各構成要素が接続されるように示されているが、実際には、Ａ／Ｄ変換器１２０以降の各構成要素はマイクロホン１１０に内蔵される。
【００２８】
マイクロホン１１０は静電型，動電型のいずれであってもよいが、ワイヤレスであることから電源としての電池が内蔵されているマイクロホンである。Ａ／Ｄ変換器１２０は、マイクロホン１１０のマイクロホンユニットから出力されるアナログの音声信号をデジタルの音声データに変換する。Ａ／Ｄ変換器１２０はクロック発生器１６０からのシステムクロック（動作を支配する動作クロック信号）に基づいて動作するが、この例において、そのサンプリングレート（Ａ／Ｄ変換クロック周波数）は４８ＫＨｚで、量子化ビット数は１サンプル２４ビットである。
【００２９】
Ａ／Ｄ変換された音声データは、符号化器１３０によってパルスの有無の組み合わせからなる符号パルスに変換され、例えば強調効果処理（エンハンス処理）や誤り訂正符号化処理などを受けるが、本発明においては、少なくとも圧縮処理は行われない。符号化器１３０にて処理された音声データは一旦バッファメモリ１４０に格納された後、ＦＩＦＯ方式（先入れ先出し方式）によって送信処理部１５０に順次送出される。
【００３０】
送信処理部１５０は、図１０の従来例で説明した変調部１４に相当し、音声データを変調処理や周波数変換してアンテナから送信するが、本発明では、音声データを時分割してひとつのパケットに含ませて、音声データをパケット単位で送信する。送信媒体は、電波もしくは光のいずれであってもよい。
【００３１】
この例において、１パケット長は２ｍＳ（ミリ秒）であり、したがって１パケットには、２ｍＳ÷１／４８ＫＨｚ＝９６サンプルが含まれ、送信機１００からは、音声データが１パケット９６サンプルとして繰り返し送信される。図３に送信機１００が実行する送信手順のフローチャートを示す。
【００３２】
制御回路１７０は、クロック発生器１６０からのシステムクロックに基づいて音声データの符号化器１３０による符号化処理，バッファメモリ１４０に対する音声データの書き込み，読み出しおよび送信処理部１５０のパケット送信などを制御する。
【００３３】
受信機２００は、アンテナ（光通信の場合には受光器）にて受信した受信信号を復調する復調部２１０を備えている。この復調部２１０は、図１０の従来例で説明した復調部２１に相当し受信信号を周波数変換して復調処理して、次段の第１メモリ（バッファメモリ）２２０に格納する。
【００３４】
第１メモリ２２０に格納された受信信号は、復号化器２３０の復号処理によりパケット単位で元の音声データに戻された後、次段の第２メモリ２４０に蓄積される。なお、第１メモリ２２０と復号化器２３０の順序を入れ替えてもよい。すなわち、受信信号を先に復号処理してから第１メモリ２２０に格納するようにしてもよい。
【００３５】
第２メモリ２４０はＢＡＮＫ（メモリバンク）１とＢＡＮＫ２の２つの記憶部を備えており、データの連続性が失われないようにＢＡＮＫ１，２に音声データがパケット単位で交互に蓄積される。
【００３６】
例えば、奇数番目のパケットに含まれる音声データがＢＡＮＫ１に蓄積されるとすれば、偶数番目のパケットに含まれる音声データ（ともに９６サンプル）がＢＡＮＫ２に蓄積される。ＢＡＮＫ１，２に対するデータの振り分けは制御回路（制御手段）２８０によって制御される。
【００３７】
なお、ＢＡＮＫ１，２および上記第１メモリ２２０の各記憶容量は所定のパケット数分を記憶可能として任意に決められてよいが、アンダーフロー処理を短時間で済ませるには１パケット分の記憶容量であることが好ましい。
【００３８】
ＢＡＮＫ１，２の出力段にはＢＡＮＫセレクタ（メモリバンクセレクタ）２５０が接続されており、このＢＡＮＫセレクタ２５０によりＢＡＮＫ１，２が交互にＤ／Ａ変換器２６０に接続される。ＢＡＮＫセレクタ２５０は制御回路２８０により制御され、各ＢＡＮＫ１，２から読み出された音声データはＤ／Ａ変換器２６０にてアナログ信号に変換され音声再生機としてのスピーカ２６１に与えられる。
【００３９】
受信機２００は、システムクロックを出力するクロック出力手段２７０を備え、この例において、クロック出力手段２７０には、マスタクロック信号を発生するクロック発生器２７１と、そのマスタクロック信号から同一周波数で位相の異なる複数のシステムクロックを作成する位相シフト回路２７２と、その複数のシステムクロックの中から一つのシステムクロックを選択して出力するクロックセレクタ２７３とが含まれている。
【００４０】
クロックセレクタ２７３は制御回路２８０により制御され、この例において、クロックセレクタ２７３により選択されたシステムクロックは動作を支配する動作クロック信号として、復調部２１０，Ｄ／Ａ変換器２６０および制御回路２８０に与えられる。
【００４１】
本発明において、受信機２００側のシステムクロックの周波数ＣＬＫｒは、受信機２００側で故意的にアンダフローが生ずるように、送信機１００側のシステムクロックの周波数ＣＬＫｔよりも高くなるように設定されている（ＣＬＫｔ＜ＣＬＫｒ）。
【００４２】
なお、ＣＬＫｔ＞ＣＬＫｒとすることにより、故意的に受信機側でデータが過剰となるオーバーフロー状態を作り出すこともできるが、本発明でオバーフロー処理でなくアンダーフロー処理を採用している理由については、特願２００３−１４３２１２の明細書を参照されたい。
【００４３】
本発明によると、所定の周期で受信機２００がデータ不足となるアンダフロー状態になるが、その際、制御回路２８０は受信機２００側のシステムクロックの位相をＤ／Ａ変換器２６０の動作に支障が生じない範囲で遅らせてアンダフロー処理を実行する。図４（ａ）に制御回路２８０のメインルーチンのフローチャートを示し、図４（ｂ）にアンダフロー処理時のサブルーチンのフローチャートを示す。いずれも一例である。
【００４４】
これによると、復号化器２３０の復号処理によりパケット単位で復元された音声データはＢＡＮＫ１に格納されたのち、ＢＡＮＫセレクタ２５０を介してＤ／Ａ変換器２６０に出力される。この間、次の音声データはＢＡＮＫ２に格納され、ＢＡＮＫ１の出力が終了した時点でＢＡＮＫセレクタ２５０がＢＡＮＫ２側に切り換えられてＤ／Ａ変換器２６０に出力される。
【００４５】
ＢＡＮＫ２の出力と並行してＢＡＮＫ１への格納が開始されるが、ＢＡＮＫ２の出力が終了するたびにＢＡＮＫ１のアンダーフローチェックが行われる。アンダーフローと判定された場合には、制御回路２８０からクロックセレクタ２７３にクロック制御信号が出力され、アンダーフローが解消されるまでアンダーフロー処理を所定回数実行する。
【００４６】
次に、図５のタイミングチャートによりクロックセレクタ２７３にて選択されるシステムクロックについて説明する。この例では位相シフト回路２７２により次の４つのシステムクロックが作成されるものとする。
ＣＬＫ０；マスタクロックと同相のクロック
ＣＬＫ９０；マスタクロックより２π／４シフトしたクロック
ＣＬＫ１８０；マスタクロックより２π／２シフトしたクロック
ＣＬＫ２７０；マスタクロックより６π／４シフトしたクロック
【００４７】
制御回路２８０のクロック制御信号がＯＦＦの場合には、上記４つのシステムクロックのうちの１つがシステムクロックとして選択される。アンダーフロー処理のため、制御回路２８０のクロック制御信号がＯＮなると、そのつど現在選択されているシステムクロックから２π／４シフトしたシステムクロックが選択され新たなシステムクロックとなる。
【００４８】
例えば、現在選択されているシステムクロックがＣＬＫ０であるとして、クロック制御信号がＯＮなると、システムクロックＣＬＫ０が「０（Ｌｏｗ）」になるのを待ち、そのシステムクロックＣＬＫ０が「０」になったのちにおいて、次のシステムクロックＣＬＫ９０が「０」になった時点で、システムクロックＣＬＫ０からシステムクロックＣＬＫ９０に切り替わる。
【００４９】
再度クロック制御信号がＯＮなると、同様にしてさらにつぎのＣＬＫ１８０がシステムクロックとして選択される。このように、クロック制御信号がＯＮになるたびにシステムクロックの位相が２π／４ずつずらされる。
【００５０】
なお、通常の設計において、Ｄ／Ａ変換器のシステムクロックは、その仕様書に記載されている標準値を採用するが、標準値のほかに最大値，最小値も記載されており、ある程度の許容範囲がある。したがって、本発明においてシステムクロックを位相シフトするにしても、そのシフト量はＤ／Ａ変換器の許容範囲内で行われる。
【００５１】
次に、図６のタイミングチャートによりアンダーフロー処理の詳細を説明する。図６（ａ）が送信機１００側から送信される音声データで、図６（ｂ）が受信機２００側で受信される音声データである（ともにアナログ波形として示している）。なお、送信機１００側でデータ圧縮し受信機２００側でデータ伸張する必要がないため、送受信間の遅延時間は５ｍＳ以下である（これには例えばＡ／Ｄ変換など各構成要素固有の遅延時間は含まれていない）。
【００５２】
上記したように、受信機２００側のシステムクロックの周波数ＣＬＫｒと、送信機１００側のシステムクロックの周波数ＣＬＫｔは、受信機２００側でアンダーフロー状態が発生するように次の関係に設定されている。
ＣＬＫｔ＜ＣＬＫｒ
【００５３】
ここで、送信機１００側での１パケットあたりの送信処理時間をＴｔ，受信機２００側での１パケットあたりの受信処理時間をＴｒとすると、ＣＬＫｔ＜ＣＬＫｒであるからＴｔ＞Ｔｒとなり、この処理時間の差をΔｔ１（＝Ｔｔ−Ｔｒ）とする。なお、送信処理時間Ｔｔ，受信処理時間Ｔｒは次式によって表される。
Ｔｔ≒（１／ＣＬＫｔ）×１パケットの送信処理にかかるクロック数
Ｔｒ≒（１／ＣＬＫｒ）×１パケットの受信処理にかかるクロック数
【００５４】
ｎ回にわたって送信・受信が行われたとすると、送信機１００と受信機２００の処理時間の蓄積誤差は、
ｎＴｔ−ｎＴｒ＝ｎ（Ｔｔ−Ｔｒ）＝ｎ×Δｔ１
となり、この蓄積誤差がＢＡＮＫ１，２がそれぞれ有するメモリ許容容量を超えるとデータ不足となるアンダーフロー状態が発生する。
【００５５】
制御回路２８０は、上記蓄積誤差ｎ×Δｔ１を監視し、それがＢＡＮＫのメモリ許容容量を超えると判断した場合、上記蓄積誤差を打ち消すため（アンダーフロー状態を解消するため）、クロックセレクタ２７３にクロック制御信号を出力し、受信機２００のシステムクロックの位相を遅れ方向にシフトする。
【００５６】
すなわち、１パケットあたりの受信処理時間ＴｒをΔｔ２だけ遅らせ、１パケットあたりの受信処理時間をＴｒ→Ｔｒ＋Δｔ２とする（ただし、Δｔ２＞Δｔ１）。なお、この例において１パケットあたりの受信処理時間Ｔｒは１パケット（９６サンプル）を処理するに要する２ｍＳである。
【００５７】
この遅延時間Δｔ２は図５に示すシステムクロックＣＬＫ０〜ＣＬＫ２７０を切り換えることにより設定される。すなわち、システムクロックが例えばＣＬＫ０から次のＣＬＫ９０に切り換えられると位相が１／４シフトし、その遅延時間は１／４×（ＣＬＫｒ）となる。
【００５８】
この遅延時間（１／４×（ＣＬＫｒ））は最小遅延時間であり、所定の遅延時間Δｔ２を得るには、システムクロックを例えばＣＬＫ０→ＣＬＫ９０→ＣＬＫ１８０→ＣＬＫ２７０へとサイクリック的に切り換える。したがって、その切換回数をｍ（正の整数）として遅延時間Δｔ２は、
Δｔ２＝ｍ×（１／４×（ＣＬＫｒ））
で表される。これにより、例えばμＳ単位の最小遅延時間からｍＳ単位の遅延時間Δｔ２を得ることができる。
【００５９】
このようにして、１パケットあたりの受信処理時間ＴｒをΔｔ２だけ遅らせることにより、アンダーフロー状態を解消するのであるが、アンダーフロー状態を解消するまでの受信回数Ｍは次のようにして求められる。
【００６０】
上記遅延時間Δｔ２と、送信機１００と受信機２００の処理時間の差Δｔ１との差をΔｔ３（＝Δｔ２−Δｔ１）とすると、受信回数Ｍは上記蓄積誤差ｎ×Δｔ１の中にΔｔ３が何回含まれるかによって算出される。したがって、受信回数Ｍは、
Ｍ＝（ｎ×Δｔ１）／Δｔ３
から求めることができる。なお、アンダーフロー状態が解消された後は、遅延時間Δｔ２が付加されず、元のシステムクロックによる受信処理時間Ｔｒに戻される。
【００６１】
この受信回数Ｍ（アンダーフロー解消時間）は、音質が劣化しない範囲でΔｔ３を調整することにより決めることができる。なお、上記の例ではシステムクロックをサイクリック的に切り換えて所望とする遅延時間Δｔ２を設定するようにしているが、場合によっては、現在のシステムクロックから遅延時間Δｔ２を有するシステムクロックへと直接的にジャンプさせてもよい。
【００６２】
参考として、図７（ａ）にアンダーフロー処理時（Ｔｒ＝１／４７．９ＫＨｚ）におけるＤ／Ａ変換器２６０から出力される音声信号波形を示し、図７（ｂ）にアンダーフロー処理前（Ｔｒ＝１／４８．０ＫＨｚ）におけるＤ／Ａ変換器２６０から出力される音声信号波形を示す。これから分かるように、遅延時間Δｔ２を適正に選択することにより、アンダーフロー処理時においても波形の連続性が保たれ、音質が劣化したり異音が聴感上検知されることもない。
【００６３】
図２に示す第１実施形態による受信機２００では、第１メモリ２２０とは別にＢＡＮＫ１，２を含む第２メモリ２４０を使用しているが、図８に示す第２実施形態としての受信機２０１のように、第２メモリ２４０を使用せず、メモリを第１メモリ２２０のみとしてもよい。この場合において、第１メモリ２２０の記憶容量も１パケット分であることが好ましい。
【００６４】
すなわち、復調部２１０により復調された音声信号を順次第１メモリ２２０に書き込みながら、これと並行してＦＩＦＯ方式にて音声信号を読み出し、復号化器２３０にて復号処理したのちＤ／Ａ変換器２６０に与える。なお、先に復号処理してから第１メモリ２２０に格納するようにしてもよい。
【００６５】
制御回路２８０は、第１メモリ２２０の出力が終了するたびにデータ不足が生ずるかどうかのアンダーフローチェックを行い、アンダーフローと判定された場合、上記第１実施形態と同じくクロック制御を開始し、アンダーフロー処理を実行する。
【００６６】
次に、遅延時間Δｔ２を得るためのシステムクロックについて説明する。一般に、位相を２π／ｋシフトしたシステムクロックをｋ個使用できるとして、１パケットあたりの受信処理時間Ｔｒを遅延させる遅延時間Δｔ２は上記したように、
Δｔ２＝ｍ×（１／ｋ×（ＣＬＫｒ））…（式１）
で求められる。
【００６７】
また、送信機１０と受信機２００の処理時間の差Δｔ１は、
Δｔ１＝Ｔｔ−Ｔｒ
＝Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｔ−１／ＣＬＫｒ）…（式２）
に置き換えられる。
Ｓｃｌｋ；１サンプリングにかかるクロック数（例として、システムクロック１２．２８８ＭＨｚで、サンプリング周波数が４８ＫＨｚの場合、２５６クロック）。
Ｓａｍｐｌｅ；サンプリング数（１回の送受信処理をするサンプル数、例として９６（２ｍＳ））。
【００６８】
アンダーフローを解消するためには、Δｔ２＞Δｔ１であることが条件とされる。上記式１と式２から、
ｍ×（１／ｋ×（ＣＬＫｒ））＞
Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｔ−１／ＣＬＫｒ）
これを整理すると、
ｍ／ｋ＞Ｓｃｌｋ×Ｓａｍｐｌｅ×（ＣＬＫｒ／ＣＬＫｔ−１）…（式３）
となる。
ｍ；遅延時間Δｔ２を得るためのシステムクロックの切換回数。
ｋ；位相シフト回路で作られる位相が２π／ｋシフトされたシステムクロックの数。
【００６９】
システムクロックの最大位相差は２π／２でｋ＝２（ただし、後段デバイスの入力条件（例えばデューティー比）による）。最小位相差は２π／ｋで、ｋの取り得る最大値は送信機と受信機のシステムクロックの周波数の差による。
【００７０】
例えば、計算を簡単にするため、ＣＬＫｔ＝１０ＭＨｚ，ＣＬＫｒ＝１０．０００１ＭＨｚ，ｍ＝３，Ｓｃｌｋ＝２５６，Ｓａｍｐｌｅ＝９６とした場合、上記（式３）から、
ｋ＜１２．２
となる。したがって、上記の例で言うとｋ（正の整数）の最大値は１２となり、そのシステムクロックの最小位相差は２π／１２となる。このことから、アンダーフロー処理をきめ細かに行うには、ｋの値を大きくするとともに、ｍの値も大きくすればよい。
【００７１】
次に、図９によりＤ／Ａ変換器２６０により変換された音声信号のアンダーフロー処理前と処理後の周波数の変化について説明する。図９の左側がアンダーフロー処理前の波形で、図９の右側がアンダーフロー処理後の波形である。
【００７２】
アンダーフロー処理前においては、ｘ〔ｓ〕間でＹ〔Ｈｚ〕のサイン波相当の波形が発生していたとすると、
ｘ＝１／Ｙ…（式４）
が成り立つ。これに対して、アンダーフロー処理のため相対的な位相差がΔｘであるシステムクロックをｎ回切り換えたことにより、ｘ＋ｎΔｘ〔ｓ〕間で、Ｗ〔Ｈｚ〕のサイン波相当の波形が発生したとすると、
ｘ＋ｎΔｘ＝１／Ｗ…（式５）
が成り立つ。さらに、Ｚをサンプリング周波数とすると、
ｘ＝ｎ／Ｚ…（式６）
が成り立つ。
【００７３】
上記（式４）を上記（式５）を代入すると、
１／Ｙ＋ｎΔｘ＝１／Ｗ
となり、これをＹについて整理すると、
（１＋ｎＹΔｘ）／Ｙ＝１／Ｗ
となり、したがってアンダーフロー処理後の周波数Ｗ〔Ｈｚ〕は、
Ｗ＝Ｙ／（ＹｎΔｘ＋１）…（式７）
で表される。
【００７４】
例えば、アンダーフロー処理前の周波数Ｙが１０００Ｈｚ，システムクロックの切換数ｎを４８回，ＣＬＫｒが１２．２８８ＭＨｚ，２π／ｋシフトされたシステムクロックを４個すなわちｋを４とすると、上記（式７）は、
Ｗ＝Ｙ／（（Ｙ×ｎ×１／４×（１／ＣＬＫｒ））＋１）
あり、これに例示の各数値を代入すると、
Ｗ≒９９９〔Ｈｚ〕
となる。このように、アンダーフロー処理しても周波数がほとんど変化せず（この例では１０００Ｈｚ→９９９Ｈｚ）、したがって音質に劣化のない再生音が得られる。
【産業上の利用可能性】
【００７５】
以上、ワイヤレスマイクロホンシステムを例にして本発明を説明したが、本発明は、これ以外の送受信機を備える非同期デジタル無線通信システム、例えば時分割多元接続システムなどに広く利用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明に含まれる送信機の構成を模式的に示す回路ブロック図。
【図２】本発明に含まれる第１実施形態に係る受信機の構成を模式的に示す回路ブロック図。
【図３】上記送信機の送信手順を示すフローチャート。
【図４】上記受信機の動作を示すフローチャート。
【図５】本発明で使用するシステムクロックの一例を示すタイミングチャート。
【図６】本発明で行うアンダーフロー処理の動作説明用タイミングチャート。
【図７】Ｄ／Ａ変換された音声信号のアンダーフロー処理前とアンダーフロー処理後の波形を示す波形図。
【図８】本発明に含まれる第２実施形態に係る受信機の構成を模式的に示す回路ブロック図。
【図９】アンダーフロー処理前とアンダーフロー処理後の周波数の変化状態を説明する波形図。
【図１０】従来のデジタル送受信システムに用いられている送信機と受信機の各構成を示す模式的な回路ブロック図。
【符号の説明】
【００７７】
１００  送信機
１１０  マイクロホン
１２０  Ａ／Ｄ変換器
１３０  符号化器
１４０  バッファメモリ
１５０  送信処理部
１６０  クロック発生器
１７０  制御回路
２００  受信機
２１０  復調部
２２０  第１メモリ
２３０  復号化器
２４０  第２メモリ
２５０  ＢＡＮＫセレクタ
２６０  Ｄ／Ａ変換器
２６１  スピーカ
２７０  クロック出力手段
２７１  クロック発生器
２７２  位相シフト回路
２７３  クロックセレクタ
２８０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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