(57)【要約】【課題】複数のＣＰＵそれぞれへの不要な割り込み処理を排除するとともに共有メモリ領域への排他制御を行う。【解決手段】モード毎に動作するＣＰＵが異なる複数のＣＰＵ１，２と、これら複数のＣＰＵ１，２が共通で使用するメモリ５と、前記各ＣＰＵ１，２に対応してそれぞれ設けられたＡＳＩＣ３，４のうち後者のＡＳＩＣ４に搭載され、前記各ＣＰＵ１，２から前記メモリ５をアクセスするためのアクセス権を要求するアクセス権要求回路と、アクセス権の要求があったとき、他のＣＰＵがアクセス権を取得していない場合にアクセス権を設定するアクセス権管理回路と、２以上の前記アクセス権要求回路が同時にアクセス権要求を行った場合に、前記アクセス権要求回路の要求を調停する調停手段とを備えた。【選択図】図１
2006018669.tif 000002
【特許請求の範囲】
【請求項１】
モード毎に動作するＣＰＵが異なる複数のＣＰＵと、
これら複数のＣＰＵが共通で使用するメモリと、
前記各ＣＰＵに対応してそれぞれ設けられ、前記各ＣＰＵから前記メモリをアクセスするためのアクセス権を要求するアクセス権要求回路と、
アクセス権の要求があった場合に、他のＣＰＵがアクセス権を取得していない場合にアクセス権を設定するアクセス権管理回路と、
２以上の前記アクセス権要求回路が同時にアクセス権要求を行った場合に、前記アクセス権要求回路の要求を調停する調停手段と、
を備えたメモリ排他制御装置。
【請求項２】
前記ＣＰＵの１つは通常モード時に動作し、省エネルギモードでは他のＣＰＵが動作することを特徴とする請求項１記載のメモリ排他制御装置。
【請求項３】
前記調停手段は、アクセス速度が遅いＣＰＵからのアクセス権要求回路のアクセス権要求のプライオリテイを高く制御することを特徴とする請求項１記載のメモリ排他制御装置。
【請求項４】
前記アクセス権管理回路はアクセス権の状態遷移をＶａｃａｎｔ状態から特定の１つのＣＰＵ状態、及び各ＣＰＵ状態からＶａｃａｎｔ状態への遷移しか許可しないことを特徴とする請求項１ないし３のいずれか１項に記載のメモリ排他制御装置。
【請求項５】
前記ＣＰＵは２個であることを特徴とする請求項４の記載のメモリ排他制御装置。
【請求項６】
前記アクセス権管理回路が１つであり、前記アクセス権要求回路が前記アクセス権管理回路をアクセスしている最中であることをＣＰＵに示すためのＢＵＳＹ  Ｂｉｔを備えていることを特徴とする請求項１ないし５のいずれか１項に記載のメモリ排他制御装置。
【請求項７】
前記アクセス権管理回路は、それぞれのＣＰＵに対応したアクセス権要求回路の操作によってアクセス権の操作及びアクセス権の確認を行うことが可能であり、アクセス権要求回路は、解放・取得・ＢＵＳＹ・要求の４ｂｉｔで構成されていることを特徴とする請求項６記載のメモリ排他制御装置。
【請求項８】
前記アクセス権管理回路は、それぞれのＣＰＵに対応したアクセス権要求回路の操作によってアクセス権の操作及びアクセス権の確認を行うことが可能であり、アクセス権要求回路は、取得・ＢＵＳＹ・要求の３ｂｉｔで構成されていることを特徴とする請求項６記載のメモリ排他制御装置。
【請求項９】
前記アクセス権要求回路がアクセス権要求レジスタを、前記アクセス権管理回路がアクセス権管理レジスタをそれぞれ含み、前記アクセス権管理回路に含まれるアクセス権管理レジスタのｆｌａｇの状態によって前記調停手段がアクセス権要求回路を調停することを特徴とする請求項１に記載のメモリ排他制御装置。
【請求項１０】
前記アクセス権要求回路、及び前記アクセス権管理回路がＡＳＩＣ上に形成され、前記調停手段が省エネルギモードで動作するＣＰＵに対応して設けられる前記アクセス権管理回路を構成するＡＳＩＣ上に設定されることを特徴とする請求項９記載のメモリ排他制御装置。
【請求項１１】
前記ＣＰＵの１つがアクセス権を取得している最中に他のＣＰＵがアクセス権要求回路によってアクセス権の取得を試みた際には、前記アクセス権要求回路はアクセス権を取得するまでＲｅｔｒｙを行い、アクセス権取得のＲｅｔｒｙの最中にアクセス権を要求しているＣＰＵは他の処理の実行が可能なことを特徴とする請求項７または８記載のメモリ排他制御装置。
【請求項１２】
前記アクセス権要求回路がアクセス権を取得するまでＲｅｔｒｙを行っているときに、ある一定時間Ｒｅｔｒｙしてもアクセス権を取得できなかった場合には、Ｔｉｍｅ  ｏｕｔ割り込みを要求したＣＰＵに対して割り込みを発生することを特徴とする請求項１１記載のメモリ排他制御装置。
【請求項１３】
前記アクセス権要求回路がアクセス権を取得するまでＲｅｔｒｙを行い、アクセス権を取得できた際に、要求したＣＰＵに対して割り込みを発生することを特徴とする請求項１１記載のメモリ排他制御装置。
【請求項１４】
前記ＣＰＵの１つがアクセス権を取得している際に、他のＣＰＵからアクセス権要求があった場合には、他のＣＰＵからのアクセス権要求があったことを知るためのＢｉｔを前記アクセス権管理回路に備えていることを特徴とする請求項１１、１２及び１３のいずれか１項に記載のメモリ排他制御装置。
【請求項１５】
前記ＣＰＵの１つがアクセス権を取得している最中に、他のＣＰＵからアクセス権要求があった場合には、現在、アクセス権を取得しているＣＰＵに、割り込みによって他のＣＰＵがアクセス権を要求していることを検出することを特徴とする請求項１４記載のメモリ排他制御装置。
【請求項１６】
現在、アクセス権を取得しているＣＰＵが、他のＣＰＵがアクセス権を要求していることを検出した場合には、現在のアクセス権を解放することを特徴とする請求項１５記載のメモリ排他制御装置。
【請求項１７】
アクセス権を取得していないＣＰＵは、アクセスする領域への書き込みは不可能であるが、前記領域からの読み出しは可能であることを特徴とする請求項１１記載のメモリ排他制御装置。
【請求項１８】
アクセス権を取得していたＣＰＵの電源が遮断された場合には、アクセス権を解放した後、前記電源が遮断されることを特徴とする請求項１１記載のメモリ排他制御装置。
【請求項１９】
アクセス権を取得していたＣＰＵがスリープ状態になる場合には、アクセス権を解放してからスリープ状態に遷移することを特徴とする請求項１１記載のメモリ排他制御装置。
【請求項２０】
請求項１ないし１９のいずれか１項に記載のメモリ排他制御装置と、
前記メモリ排他制御装置を介して入力された画像データに対して必要な補正を行い、印字画像データに変換する画像処理手段と、
を備えていることを特徴とする画像処理装置。
【請求項２１】
請求項２０に記載の画像処理装置と、
この画像処理装置によって処理された画像データに基づいて記録シートに印字する画像形成手段と、
を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２以上のプロセッサが共有する１つのメモリに対し、そのメモリアクセスの競合を防止するメモリ排他制御装置、このメモリ排他制御装置を備えた画像処理装置、及びこの画像形成装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
この種の技術として、例えば特許文献１ないし３に記載された発明が知られている。このうち特許文献１では、２つのプロセッサが共有する１つのメモリへのアクセス競合の防止のための調停回路へのアクセス回数を減少させ、メモリアクセス実行までの時間を短縮するために、第１，第２のプロセッサがメモリにアクセスしていないとき“１”、第１，第２のプロセッサのいずれかがアクセスしているとき“０”を出力するＤフリップフロップと、第１，第２のプロセッサがメモリのアクセス権を取得するための調停回路のアクセスを、調停回路の読み出しと調停回路の書き込みの２回のアクセスでメモリアクセスの競合を防止するようにＤフリップフロップの入力を生成する組み合わせ回路とを設けるようにしている。
【０００３】
また、関連する技術として、例えば特許文献２あるいは３に記載された技術も公知である。
【特許文献１】特開２０００−１８１７８３公報
【特許文献２】特開２０００−２７６４５７公報
【特許文献３】特開平７−３１９６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数のＣＰＵが情報を共有するシステムでは、Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ等のメモリデバイスを使用するのが一般的である。Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ等のメモリデバイスにあるＣＰＵから非同期に情報が書き換えられた際に、もう一方のＣＰＵは、今まさにその情報を読み込んでいる最中であったり、複数Ｂｙｔｅで、意味をなすような情報の場合には、途中から先が別のＣＰＵによって書き換えられてしまう可能性がある。このような事態を避けるために共有メモリ領域のアクセスをする際に割り込みを発生させて、もう一方のＣＰＵにその領域の情報を書き換えることを知らせ、書き換えが終わった後に再度、割り込みにて、書き込み完了を通知する方法が考えられるが、この場合には、連絡を受けた側のＣＰＵは必ずしも、その書き換えを行う領域の情報をその瞬間に必要としているわけでもないのに、割り込み処理を行う必要があり、システム的に複雑になるという問題がある。
【０００５】
そして、共有メモリが片方のＣＰＵのＬｏｃａｌなＢｕｓに接続されていて、もう一方のＣＰＵからのアクセスはＰＣＩ等のＢｕｓ経由でのアクセスである場合で、共有メモリへのアクセス権の管理をレジスタあるいはメモリ上のある領域で行った場合には、一方のＣＰＵからの共有メモリへのアクセスは早いのに対し、もう一方からのＣＰＵのアクセスは遅いので、現在のアクセス権情報を読み出して、アクセス権を設定しにいくまでの間に、アクセスが高速な方のＣＰＵによりアクセス権が既に設定されてしまうという状況が発生してしまう。この場合には、アクセス権の上書きが行われてしまうので、アクセス権の管理を行うことができない。
【０００６】
また、共有メモリ上の情報は通常、複数Ｂｙｔｅで意味をなす情報と考えることができる。この時に、一方のＣＰＵが読み出している意味のある情報をもう一方のＣＰＵによって上書きされてしまうと、読み出している情報が無意味な情報に変わってしまうので、ある一方のＣＰＵが読み出している領域へのもう一方のＣＰＵからの書き込みは禁止しなければならない。一般には割りこみ等で通知する手段を用いているが、その場合には、通知された側のＣＰＵは必ずしも、もう一方のＣＰＵによって、その領域の情報が書きかえれらていることを知っている必要はなく、システムを複雑にしてしまう。
【０００７】
上記特許文献１ないし３に記載された発明では、このような問題点をまだ解決できていない。
【０００８】
そこで、本発明の目的は、それぞれのＣＰＵへの不要な割り込み処理を排除するとともに共有メモリ領域への排他制御を行うことができるようにすることにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、第１の手段に係るメモリ排他制御装置は、モード毎に動作するＣＰＵが異なる複数のＣＰＵと、これら複数のＣＰＵが共通で使用するメモリと、前記各ＣＰＵに対応してそれぞれ設けられ、前記各ＣＰＵから前記メモリをアクセスするためのアクセス権を要求するアクセス権要求回路と、アクセス権の要求があった場合に、他のＣＰＵがアクセス権を取得していない場合にアクセス権を設定するアクセス権管理回路と、２以上の前記アクセス権要求回路が同時にアクセス権要求を行った場合に、前記アクセス権要求回路の要求を調停する調停手段とを備えたことを特徴とする。
【００１０】
第２の手段は、第１の手段において、前記ＣＰＵの１つは通常モード時に動作し、省エネルギモードでは他のＣＰＵが動作することを特徴とする。
【００１１】
第３の手段は、第１の手段において、前記調停手段は、アクセス速度が遅いＣＰＵからのアクセス権要求回路のアクセス権要求のプライオリテイを高く制御することを特徴とする。
【００１２】
第４の手段は、第１ないし第３の手段において、前記アクセス権管理回路はアクセス権の状態遷移をＶａｃａｎｔ状態から特定の１つのＣＰＵ状態、及び各ＣＰＵ状態からＶａｃａｎｔ状態への遷移しか許可しないことを特徴とする。
【００１３】
第５の手段は、第４の手段において、前記ＣＰＵは２個であることを特徴とする。
【００１４】
第６の手段は、第１ないし第６の手段において、前記アクセス権管理回路が１つであり、前記アクセス権要求回路が前記アクセス権管理回路をアクセスしている最中であることをＣＰＵに示すためのＢＵＳＹ  Ｂｉｔを備えていることを特徴とする。
【００１５】
第７の手段は、第６の手段において、前記アクセス権管理回路は、それぞれのＣＰＵに対応したアクセス権要求回路の操作によってアクセス権の操作及びアクセス権の確認を行うことが可能であり、アクセス権要求回路は、解放・取得・ＢＵＳＹ・要求の４ｂｉｔで構成されていることを特徴とする。
【００１６】
第８の手段は、第６の手段において、前記アクセス権管理回路は、それぞれのＣＰＵに対応したアクセス権要求回路の操作によってアクセス権の操作及びアクセス権の確認を行うことが可能であり、アクセス権要求回路は、取得・ＢＵＳＹ・要求の３ｂｉｔで構成されていることを特徴とする。
【００１７】
第９の手段は、第１の手段において、前記アクセス権要求回路がアクセス権要求レジスタを、前記アクセス権管理回路がアクセス権管理レジスタをそれぞれ含み、前記アクセス権管理回路に含まれるアクセス権管理レジスタのｆｌａｇの状態によって前記調停手段がアクセス権要求回路を調停することを特徴とする。
【００１８】
第１０の手段は、第９の手段において、前記アクセス権要求回路、及び前記アクセス権管理回路がＡＳＩＣ上に形成され、前記調停手段が省エネルギモードで動作するＣＰＵに対応して設けられる前記アクセス権管理回路を構成するＡＳＩＣ上に設定されることを特徴とする。
【００１９】
第１１の手段は、第７または第８の手段において、前記ＣＰＵの１つがアクセス権を取得している最中に他のＣＰＵがアクセス権要求回路によってアクセス権の取得を試みた際には、前記アクセス権要求回路はアクセス権を取得するまでＲｅｔｒｙを行い、アクセス権取得のＲｅｔｒｙの最中にアクセス権を要求しているＣＰＵは他の処理の実行が可能なことを特徴とする。
【００２０】
第１２の手段は、第１１の手段において、前記アクセス権要求回路がアクセス権を取得するまでＲｅｔｒｙを行っているときに、ある一定時間Ｒｅｔｒｙしてもアクセス権を取得できなかった場合には、Ｔｉｍｅ  ｏｕｔ割りこみを要求したＣＰＵに対して割り込みを発生することを特徴とする。
【００２１】
第１３の手段は、第１１の手段において、前記アクセス権要求回路がアクセス権を取得するまでＲｅｔｒｙを行い、アクセス権を取得できた際に、要求したＣＰＵに対して割りこみを発生することを特徴とする。
【００２２】
第１４の手段は、第１１ないし第１３の手段において、前記ＣＰＵの１つがアクセス権を取得している際に、他のＣＰＵからアクセス権要求があった場合には、他のＣＰＵからのアクセス権要求があったことを知るためのＢｉｔを前記アクセス権管理回路に備えていることを特徴とする。
【００２３】
第１５の手段は、第１４の手段において、前記ＣＰＵの１つがアクセス権を取得している最中に、他のＣＰＵからアクセス権要求があった場合には、現在、アクセス権を取得しているＣＰＵに、割りこみによって他のＣＰＵがアクセス権を要求していることを検出することを特徴とする。
【００２４】
第１６の手段は、第１５の手段において、現在、アクセス権を取得しているＣＰＵが、他のＣＰＵがアクセス権を要求していることを検出した場合には、現在のアクセス権を解放することを特徴とする。
【００２５】
第１７の手段は、第１１の手段において、アクセス権を取得していないＣＰＵは、アクセスする領域への書き込みは不可能であるが、前記領域からの読み出しは可能であることを特徴とする。
【００２６】
第１８の手段は、第１１の手段において、アクセス権を取得していたＣＰＵの電源が遮断された場合には、アクセス権を解放した後、前記電源が遮断されることを特徴とする。
【００２７】
第１９の手段は、第１１の手段において、アクセス権を取得していたＣＰＵがスリープ状態になる場合には、アクセス権を解放してからスリープ状態に遷移することを特徴とする。
【００２８】
第２０の手段は、第１ないし第１９の手段に係るメモリ排他制御装置と、前記メモリ排他制御装置を介して入力された画像データに対して必要な補正を行い、印字画像データに変換する画像処理手段とを画像処理装置が備えていることを特徴とする。
【００２９】
第２１の手段は、第２０の手段に係る画像処理装置と、この画像処理装置によって処理された画像データに基づいて記録シートに印字する画像形成手段とを画像形成装置が備えていることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、複数のＣＰＵそれぞれへの不要な割り込み処理を排除するとともに共有メモリ領域への排他制御を行うことができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図面を参照して説明する。
【００３２】
図１は本発明の実施形態に係るメモリ排他制御装置の基本的構成を示す図である。このメモリ排他制御装置は、第１のＣＰＵ１、第２のＣＰＵ２、第１のＡＳＩＣ３、第２のＡＳＩＣ４、及び共有メモリ５から構成されている。この例では、通常モード時は第１のＣＰＵ１が動作し、省エネモード時には、第１のＣＰＵ１は電源を遮断されるので動作せず、第２のＣＰＵ２のみで動作する。第２のＣＰＵ２については、通常モード時に動作してもよいし、しなくても良い。
【００３３】
第１のＣＰＵ１は、通常モードの間に、第１のＡＳＩＣ３を経由して、ＰＣＩ等のＢｕｓ５経由で第２のＡＳＩＣ４に接続されている共有メモリ５にアクセスすることが可能である。共有メモリ５は、この図では第２のＡＳＩＣ４と別デバイスとして描かれているが、第２のＡＳＩＣ４に接続されていれば良く、第２のＡＳＩＣ４上に埋め込まれていてもよい。
【００３４】
図２は、第２のＡＳＩＣ４と共有メモリ５の構成を示す図である。第２のＡＳＩＣ４内には共有メモリ５の任意のサイズの領域を領域１・・・ｎに分割し、その分割した数に等しい数の第１及び第２のアクセス権要求レジスタ４１−１，４２−１、アクセス権管理レジスタ４３−１を用意する。第１のアクセス権要求レジスタ４１−１は、第１のＣＰＵ１が任意の共有メモリ領域５−１・・・５−ｎのアクセスを行う前にアクセス権を取得する際に使用するレジスタである。第２のアクセス権要求レジスタ４２−１は、第２のＣＰＵ２が任意の共有メモリ領域５−１・・・５−ｎのアクセスを行う前にアクセス権を取得する際に使用するレジスタである。共有メモリ５上の各領域のアクセス権はそれぞれのアクセス権制御レジスタ４１，４２によって一元管理される。
【００３５】
図３は本実施形態に係るシステムのアクセス権管理レジスタの動作を示す図である。
【００３６】
なお、この実施形態では、共有メモリ５領域を複数に分割しているが、分割しなくても良い。また、動作モードが２個でＣＰＵが２個を前提に説明しているが、動作モードの数及びＣＰＵの数は必ずしも２個である必要はない。さらに、情報の受け渡し媒体として、共有メモリ５を例示しているが、この共有メモリ５は必ずしもメモリデバイスを使用する必要はなく、ＦｌｉｐＦｌｏｐ等の状態を記憶できるデバイスで構成しても良い。
【００３７】
説明を簡略にするために、第１及び第２のＣＰＵ１，２からシステムを構成した２ＣＰＵ構成の場合について説明する。  
まず、第１のＣＰＵ１が共有メモリ５にアクセスしたい場合には、第１のアクセス権要求回路６へアクセス権要求コマンドを書き込む。すると、アクセス権管理回路８は第１のアクセス権要求回路６の現在のアクセス権の状態を取得し、現在のアクセス権がＶａｃａｎｔ（Ｗｒｉｔｅしていない）状態であれば、アクセス権の状態を第１のＣＰＵ１に書き換える。もし、アクセス権の状態が第２のＣＰＵ２であった場合には、なにも行わない。第１のＣＰＵ１は、その後に第１のアクセス権要求回路６の状態を読み出して、アクセス権を取得できたか否かを判断する。アクセス権を取得できていた場合には、共有メモリ５へのアクセスを行う。共有メモリ領域５−１・・・ｎのいずれかへのアクセスが終了したら、第１のＣＰＵ１は、第１のアクセス権要求回路６へ、アクセス権開放コマンドを書き込み、アクセス権管理回路８のアクセス権をＶａｃａｎｔ状態に変更する。
【００３８】
次に、第２のＣＰＵ２が共有メモリ５にアクセスしたい場合には、第２のアクセス権要求回路７へアクセス権要求コマンドを書き込む。すると、アクセス権管理回路は第２のアクセス権要求回路７の現在のアクセス権の状態を取得し、現在のアクセス権がＶａｃａｎｔ状態であれば、アクセス権の状態を第２のＣＰＵ２に書き換える。もし、アクセス権の状態が第１のＣＰＵ１であった場合には、なにも行わない。第２のＣＰＵ２は、その後に第２のアクセス権要求回路７の状態を読み出して、アクセス権を取得できたか否かを判断する。アクセス権を取得できていた場合には、共有メモリ５へのアクセスを行う。共有メモリ領域５−１・・・ｎのアクセスが終了したら、第２のＣＰＵ２は、第２のアクセス権要求回路７へ、アクセス権開放コマンドを書き込み、アクセス権管理回路８のアクセス権をＶａｃａｎｔ状態に変更する。
【００３９】
ここで、第１及び第２のＣＰＵ１，２のアクセス権要求回路をそれぞれのＣＰＵの数分設けている理由は、同じ回路へのアクセスによる誤操作を防ぐためである。
【００４０】
図４はアクセス権管理回路の状態遷移を示す図である。  
アクセス権管理回路８は、アクセス権の状態遷移をＶａｃａｎｔ状態からＣＰＵ１状態、Ｖａｃａｎｔ状態からＣＰＵ２状態、各ＣＰＵ状態からＶａｃａｎｔ状態への遷移しか許さないことを特徴としている。第１のアクセス権要求回路６がアクセス権要求コマンド（ＧＥＴＡＣＣ＿ＣＰＵ１）を発行したときに、現在のアクセス権の状態がＶａｃａｎｔ  ｆｌａｇ状態であれば、アクセス権はＣＰＵ１  ｆｌａｇ状態に移行する。一旦、ＣＰＵ１  ｆｌａｇ状態になるとアクセス権要求回路１からのアクセス権開放コマンド（ＲＬＳＡＣＣ＿ＣＰＵ１）が来ないと、アクセス権の状態を変えることはできない。  
アクセス権要求回路２がアクセス権要求コマンド（ＧＥＴＡＣＣ＿ＣＰＵ２）を発行したときに、現在のアクセス権の状態がＶａｃａｎｔ  ｆｌａｇ状態であれば、アクセス権はＣＰＵ２  ｆｌａｇ状態に移行する。一旦、ＣＰＵ２  ｆｌａｇ状態になると第２のアクセス権要求回路７からのアクセス権開放コマンド（ＲＬＳＡＣＣ＿ＣＰＵ２）が来ないと、アクセス権の状態を変えることはできない。
【００４１】
このようにアクセス権要求回路６，７からのコマンドにより、現在のアクセス権の状態を確認して、変えることが可能である場合に、アクセス権を変更するという制御を行うことによって、例えばＰＣＩ  Ｂｕｓ等のＲｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅを行うことができないＢｕｓ経由で、ＣＰＵがアクセス権を取得する際に、現在のアクセス権の状態を確認している最中に他のＣＰＵによるアクセス権の取得を防ぐことが可能になる。
【００４２】
アクセス権要求回路をＣＰＵ毎に用意することによって、あるＣＰＵがアクセス権を握っている最中に、もう一方のＣＰＵによってアクセス権を制御されることを防ぐことが可能であり、共有リソースに複数のＣＰＵがアクセスする際の排他制御を行うことが可能になる。したがって、アクセス権管理回路８が調停手段として機能している。
【００４３】
ＣＰＵの１つがアクセス権を取得している最中に他のＣＰＵがアクセス権要求回路によってアクセス権の取得を試みた際には、前記アクセス権要求回路はアクセス権を取得するまでＲｅｔｒｙを行い、アクセス権取得のＲｅｔｒｙの最中にアクセス権を要求しているＣＰＵはアクセス権の取得の動作を行う必要がないことから他の処理の実行が可能となる。このときの処理を図５に示す。
【００４４】
すなわち、第１のＣＰＵ１がアクセス権要求回路（１）６へアクセス要求コマンドを書き込み、アクセス権管理回路８が第１のアクセス権要求回路６の現在のアクセス権の状態を取得し（ステップＳ１）、現在のアクセス権がＶａｃａｎｔ状態であれば、アクセス権の状態を第１のＣＰＵ１に書き換える。第１のＣＰＵ１はメモリ５にアクセス（Ｗｒｉｔｅ）し、書き込みが終了したら、第１のＣＰＵ１のアクセス権を解放する。これによりＣＰＵ１はＶＡＣＡＮＴ状態になり、第２のＣＰＵ２からアクセスがあれば、第２のＣＰＵ２のアクセス（書き込み）状態となる。
【００４５】
一方、第２のＣＰＵ２がアクセス管理回路８にアクセスし、第１のＣＰＵ１がアクセス権を得た状態では、第２のアクセス権要求回路（２）７が、第１のＣＰＵ１の占有状態が終了するまでＲｅｔｒｙする。その間、第２のＣＰＵ２は自分でアクセス権管理装置する必要がないので、別の仕事を行うことができる。また、アクセス権管理回路から第１のＣＰＵ１に割り込みをかけ、第２のＣＰＵ２がアクセス権を要求していることを知らせることもできる。この場合には、第１のＣＰＵ１は自分の仕事を中断し、第２のＣＰＵ２にアクセス権を解放することもできる。そのため、アクセス権管理回路８はアクセス権要求回路６がアクセス権管理回路８をアクセスしている最中であることをＣＰＵ１に示すためのＢＵＳＹ  Ｂｉｔを備えている。
【００４６】
前記割り込みによっても第１のＣＰＵがアクセス権を解放しない場合は、第１のＣＰＵ１のアクセスが終了し、第１のＣＰＵ１がアクセス権を解放し、アクセス権管理回路８がＶａｃａｎｔになった時点でＲｅｔｒｙしていた第２のアクセス権要求回路７がアクセス権を取得し、割り込みにより第２のＣＰＵ２にアクセス権が遷移する。その後、第１のＣＰＵ１からアクセス権管理回路８にアクセス要求があると、第１のアクセス権要求回路６からアクセス権取得要求がＲｅｔｒｙされるが、所定時間までにアクセス権が取得できない場合には、ＴｉｍｅＯｕｔ割り込みが発生し、第１のアクセス権要求回路６からアクセス権取得要求のＲｅｔｒｙは停止する。なお、第１のアクセス権要求回路６からアクセス権取得要求がＲｅｔｒｙされている間は、第１のＣＰＵ１は別の仕事を実行することができ、また、ＴｉｍｅＯｕｔ割り込みが発生した後は、前記別の仕事を継続するか、さらに別の仕事を行うこともできる。
【００４７】
なお、第１のＣＰＵ１から第２のＣＰＵ２に割り込みが入ったとき、第２のＣＰＵ２は第１のＣＰＵ１がアクセス権を要求していることが分かるので、自分の仕事を中断し、第１のＣＰＵ１にアクセス権を解放することも可能である。
【００４８】
このようにアクセス権管理回路８は、それぞれのＣＰＵ１，２に対応したアクセス権要求回路６，７の操作によってアクセス権の操作及びアクセス権の確認を行うことができる。これを可能にするため、アクセス権要求回路８は、解放・取得・ＢＵＳＹ・要求の４ｂｉｔ、あるいは、解放を取得状態の要求処理で行うことにより、取得・ＢＵＳＹ・要求の３ｂｉｔで構成される。このようなことから、アクセス管理回路８が２以上の前記アクセス権要求回路６，７によって同時にアクセス権要求を行った場合に、前記アクセス権要求回路６，７の要求を調停していることが分かる。
【００４９】
また、アクセス権を取得していないＣＰＵは、アクセスする領域への書き込みは不可能であるが、前記領域からの読み出しは可能となっており、これによりアクセス権を取得していないＣＰＵで他の仕事（処理）を行うことができる。さらに、アクセス権を取得していたＣＰＵの電源が遮断され、あるいはスリープ状態になる場合には、アクセス権を解放した後、前記電源が遮断され、あるいは、スリープ状態に遷移する。
【００５０】
図６は上記メモリ排他制御装置を備えた画像形成装置の概略構成を示す図である。
【００５１】
図６において、自動原稿送り装置（以後ＡＤＦ）２０１に備えられた原稿台２０２に原稿の画像面を上にして置かれた原稿束は、操作部上のスタートキーが押下されると、一番下の原稿から給送ローラ２０３、給送ベルト２０４によってコンタクトガラス２０６上の所定の位置に給送される。読み取りユニット２５０によってコンタクトガラス２０６上の原稿の画像データを読み取り後、読み取りが終了した原稿は、給送ベルト２０４および排送ローラ２０５によって排出される。さらに、原稿セット検知センサ２０７によって原稿台２０２に次の原稿が有ることを検知した場合、前原稿と同様にコンタクトガラス２０６上に給送される。給送ローラ２０３、給送ベルト２０４、排送ローラ２０５はモータによって駆動される。
【００５２】
第１トレイ２０８、第２トレイ２０９、第３トレイ２１０に積載された転写紙は、各々第１給紙装置２１１、第２給紙装置２１２、第３給紙装置２１３によって給紙され、縦搬送ユニット２１４によって感光体２１５に当接する位置まで搬送される。読み取りユニット２５０にて読み込まれた画像データは、書き込みユニット２５７からのレーザーによって感光体２１５に書き込まれ、現像ユニット２２７を通過することによってトナー像が形成される。そして、転写紙は感光体２１５の回転と等速で搬送ベルト２１６によって搬送されながら、感光体２１５上のトナー像が転写される。その後、定着ユニット２１７にて画像を定着させ、排紙ユニット２１８によって後処理装置のフィニシャ１００に排出される。
【００５３】
後処理装置のフィニシャ１００は、本体の排紙ローラ２１９によって搬送された転写紙を、通常排紙ローラ１０２方向と、ステープル処理部方向へ導くことができる。切り替え板１０１を上に切り替えることにより、搬送ローラ１０３を経由して通常排紙トレイ１０４側に排紙することができる。また、切り替え板１０１を下方向に切り替えることで、搬送ローラ１０５，１０７を経由して、ステープル台１０８に搬送することができる。ステープル台１０８に積載された転写紙は、一枚排紙されるごとに紙揃え用のジョガー１０９によって、紙端面が揃えられ、一部のコピー完了と共にステープラ１０６によって綴じられる。ステープラ１０６で綴じられた転写紙群は自重によって、ステープル完了排紙トレイ１１０に収納される。
【００５４】
一方、通常の排紙トレイ１０４は前後に移動可能な排紙トレイである。前後に移動可能な排紙トレイ部１０４は、原稿毎、あるいは、画像メモリによってソーティングされたコピー部毎に、前後に移動し、簡易的に排出されてくるコピー紙を仕分けるものである。
【００５５】
転写紙の両面に画像を作像する場合は、各給紙トレイ２０８〜２１０から給紙され作像された転写紙を排紙トレイ１０４側に導かないで、経路切り替えのための分岐爪１１２を上側にセットすることで、一旦両面給紙ユニット１１１にストックする。その後、両面給紙ユニット１１１にストックされた転写紙は再び感光体２１５に作像されたトナー画像を転写するために、両面給紙ユニット１１１から再給紙され、経路切り替えのための分岐爪１１２を下側にセットし、排紙トレイ１０４に導く。この様に転写紙の両面に画像を作成する場合に両面給紙ユニット１１１は使用される。
【００５６】
感光体２１５、搬送ベルト２１６、定着ユニット２１７、排紙ユニット２１８、現像ユニット２２７は図示しないメインモータによって駆動され、各給紙装置２１１〜２１３はメインモータの駆動を各々給紙クラッチによって伝達駆動される。縦搬送ユニット１４はメインモータの駆動を中間クラッチによって伝達駆動される。
【００５７】
図６を用いて、本実施形態における画像読み取り手段の動作、および画像を記録面上に潜像形成するまでの動作について、以下、説明する。
【００５８】
潜像とは感光体面上に画像を光情報に変換して照射することにより生じる電位分布である。読み取りユニット２５０は、原稿を載置するコンタクトガラス２０６と光学走査系で構成されており、光学走査系は、露光ランプ２５１、第１ミラー２５２、レンズ２５３、ＣＣＤイメージセンサ２５４等々で構成されている。露光ランプ２５１および第１ミラー２５２は図示しない第１キャリッジ上に固定され、第２ミラー２５５および第３ミラー２５６は図示しない第２キャリッジ上に固定されている。原稿像を読み取るときには、光路長が変わらないように、第１キャリッジと第２キャリッジとが２対１の相対速度で機械的に走査される。この光学走査系は、図示しないスキャナ駆動モータにて駆動される。原稿画像は、ＣＣＤイメージセンサ２５４によって読み取られ、電気信号に変換されて処理される。レンズ２５３およびＣＣＤイメージセンサ２５４を図１において左右方向に移動させることにより、画像倍率が変わる。すなわち、指定された倍率に対応してレンズ２５３およびＣＣＤイメージセンサ２５４の左右方向に位置が設定される。
【００５９】
書き込みユニット２５７はレーザ出力ユニット２５８、結像レンズ２５９、ミラー２６０で構成され、レーザ出力ユニット２５８の内部には、レーザ光源であるレーザダイオードおよびモータによって高速で定速回転する回転多面鏡（ポリゴンミラー）が備わっている。レーザ出力ユニット２５８から照射されるレーザ光は、定速回転するポリゴンミラーで偏向され、結像レンズ２５９を通り、ミラー２６０で折り返され、感光体面上に集光結像する。偏向されたレーザ光は感光体１５が回転する方向と直交する方向（主走査方向）に露光走査され、後述する画像処理部のセレクタ６４より出力された画像信号のライン単位の記録を行う。感光体１５の回転速度と記録密度に対応した所定の周期で主走査を繰り返すことによって、感光体面上に画像（静電潜像）が形成される。
【００６０】
上述のように、書き込みユニット５７から出力されるレーザ光が、画像作像系の感光体１５に照射される。図示しないが感光体１５の一端近傍のレーザビームを照射される位置に、主走査同期信号を発生するビームセンサが配置されている。この主走査同期信号をもとに主走査方向の画像記録開始タイミングの制御、および後述する画像信号の入出力を行うための制御信号の生成が行われる。
【００６１】
本実施形態における画像処理部（画像読み取り部と画像書き込み部）の構成について、図７を参照して説明する。
【００６２】
露光ランプ２５１から照射された光は原稿面を照射し、原稿面からの反射光を、ＣＣＤイメージセンサ２５４にて結像レンズ（図示せず）により結像、受光して光電変換し、Ａ／Ｄコンバータ２６１にてデジタル信号に変換する。デジタル信号に変換された画像信号は、シェーディング補正２６２がなされた後、画像処理部２６３にてＭＴＦ補正、γ補正等がなされる。セレクタ２６４では、画像信号の送り先を、変倍部２７１または画像メモリコントローラ２６５のいずれかにする切り替えが行われる。変倍部２７１を経由した画像信号は変倍率に合せて拡大縮小され、書き込みユニット２５７に送られる。画像メモリコントローラ２６５とセレクタ２６４間は、双方向に画像信号を入出力可能な構成となっている。図７には特に明示していないが、画像処理部（ＩＰＵ）には、読み取り部２５０から入力される画像データ以外にも外部から供給される画像データ（例えパーソナルコンピュータ等のデータ処理装置から出力されるデータ）も処理できるように複数のデータの入出力の選択を行う機能を有している。なお、上記実施形態に係るメモリ排他制御装置は例えばメモリコンピュータ６５に適用される。
【００６３】
画像メモリコントローラ２６５等への設定や、読み取り部２５０書き込み部２５７の制御を行うＣＰＵ２６８、およびそのプログラムやデータを格納するＲＯＭ２６９、ＲＡＭ２７０を備えている。さらにＣＰＵ２６８は、メモリコントローラ２６５を介して、画像メモリ２６６のデータの書き込み、読み出しが行える。
【００６４】
また、プリンタとして機能させる場合には、印字イメージデータ発生装置２７４から出力された印字イメージにしたがって、印字合成部（１），（２）７２，７３で印字合成が行われ、合成された印字イメージが画像メモリ２６６に格納されたり、書き込みユニット２５７によって印字が実行される。
【００６５】
以上のように、本実施形態によれば、低消費電力を実現するための通常モードと低消費電力モードを備えているプリンタ等の画像処理装置において、通常モード時のみに動作するＣＰＵ１と省エネモード時のみ又は通常モードと省エネモード時に動作する他のＣＰＵを有し、通常モードから省エネモード、あるいは、省エネモードから通常モードへの移行時に各ＣＰＵへの情報の受け渡しを行うための共有メモリを有し、一方のＣＰＵからの前述の共有メモリへのアクセス速度に対し、もう一方のＣＰＵのアクセス速度が大幅に遅い装置において、アクセス権制御用の管理レジスタを１個、アクセス権獲得用のアクセス権要求レジスタを各ＣＰＵの数分用意することにより、共有メモリに対するそれぞれのＣＰＵからのアクセスを確実に実行することが可能になる。また、一方のＣＰＵが前述の共有メモリの複数アドレスへのＷｒｉｔｅを行っている最中へのもう一方のＣＰＵからの共有メモリへのアクセスを排除することによって、誤ったＤａｔａを他のＣＰＵが読み込むことを防ぐことが可能になる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態に係るメモリ排他制御装置の基本的構成を示す図である。
【図２】第２のＡＳＩＣ４と共有メモリ５の構成を示す図である。
【図３】本実施形態に係るシステムのアクセス権制御レジスタ、アクセス権管理レジスタの動作を示す図である。
【図４】アクセス権管理回路の状態遷移を示す図である。
【図５】アクセス権取得とアクセス権要求回路のＲｅｔｒｙなどの動作を示す図である。
【図６】本実施形態に係るメモリ排他制御装置を備えた画像形成装置の概略構成を示す図である。
【図７】本実施形態における画像処理部の構成を示す図である。
【符号の説明】
【００６７】
１  第１のＣＰＵ
２  第２のＣＰＵ
３  第１のＡＳＩＣ
４  第２のＡＳＩＣ
５  共有メモリ
６  第１のアクセス権要求回路
７  第２のアクセス権要求回路
８  アクセス権管理回路
４１  第１のアクセス権要求レジスタ
４２  第２のアクセス権要求レジスタ
４３  アクセス権管理レジスタ
５３  共有メモリ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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