(57)【要約】【課題】  力率改善回路の発生する直流出力電圧の過度の上昇を抑制する。【解決手段】  力率改善回路の集積回路部４１には、キャパシタ３５の充電電圧と所定電圧との差分電圧を出力する誤差増幅器４１ａと、スイッチング素子３６のオン・オフタイミングを設定するタイミング設定手段４０Ｂと、比較器４１ｅ及びスイッチ４１ｆとが配置されている。瞬時停電が発生してキャパシタ３５の充電電圧が低下したときに、比較器４１ｅがそれを検出してスイッチ４１ｆをオンさせる。これにより、キャパシタ４２が放電し、タイミング設定手段４０Ｂに入力される差分電圧が０にリセットされる。復電したときに、スイッチング素子３６のオンする期間が短くなり、キャパシタ３５の充電電圧が、過度に上昇することが抑制される。【選択図】  図１
2006087235.tif 000002
【特許請求の範囲】
【請求項１】
交流電源が発生する交流電圧を整流して整流電圧を発生する整流回路と、
前記整流回路の陽極に一端が接続されたインダクタと、
前記インダクタの他端と前記整流回路の陰極との間に直列に接続された整流素子及び平滑キャパシタと、
前記インダクタの他端と前記整流回路の陰極との間に接続されてオン・オフし、オンすることにより該インダクタに前記陽極からスイッチング電流を流してエネルギーを蓄積し、オフすることにより該エネルギーを前記平滑キャパシタに充電するスイッチング素子と、
前記平滑キャパシタの充電電圧を示す電圧検出信号を発生する出力電圧検出回路と、
前記電圧検出信号と第１の基準値との差分値を検出する誤差検出手段と、
前記差分値の変動を抑制する差分値安定化用キャパシタと、
前記差分値に基づき、前記充電電圧が所定電圧に近くなるように前記スイッチング素子がオン・オフするタイミングを設定するタイミング設定手段と、
前記電圧検出信号と第２の基準値とを比較し、該電圧検出信号が該第２の基準値よりも低い場合には、前記タイミング設定手段に入力される前記差分値を０に設定するリセット手段と、
を備えることを特徴とする力率改善回路。
【請求項２】
前記リセット手段は、前記電圧検出信号が該第２の基準値よりも低い期間に、前記差分値を０に設定すると共に、スイッチング素子のオン・オフを停止させることを特徴とする請求項１に記載の力率改善回路。
【請求項３】
前記誤差検出手段とタイミング設定手段とリセット手段とは、１つのＩＣに集積化されていることを特徴とする請求項１又は２に記載の力率改善回路。
【請求項４】
交流電源が発生する交流電圧を整流して整流電圧を発生する整流回路と、前記整流回路の陽極に一端が接続されたインダクタと、前記インダクタの他端と前記整流回路の陰極との間に直列に接続された整流素子及び平滑キャパシタと、前記インダクタの他端と前記整流回路の陰極との間に接続されてオン・オフし、オンすることにより該インダクタに前記陽極からスイッチング電流を流してエネルギーを蓄積し、オフすることにより該エネルギーを前記平滑キャパシタに充電するスイッチング素子とを備える力率改善回路に組込まれる力率改善回路の制御回路であって、
前記平滑キャパシタの充電電圧と基準値との差分値を検出する誤差検出手段と、
前記差分値の変動を抑制する差分値安定化用キャパシタと、
前記差分値に基づき、前記充電電圧が所定電圧に近くなるように前記スイッチング素子がオン・オフするタイミングを設定するタイミング設定手段と、
前記平滑キャパシタの充電電圧が所定値に満たないときに、前記タイミング設定手段に入力される前記差分値を０に設定するリセット手段と、
を備えることを特徴とする力率改善回路の制御回路。
【請求項５】
前記リセット手段は、前記電圧検出信号が該第２の基準値よりも低い期間に、前記差分値を０に設定すると共に、スイッチング素子のオン・オフを停止させることを特徴とする請求項４に記載の力率改善回路の制御回路。
【請求項６】
前記誤差検出手段と前記タイミング設定手段とリセット手段が１チップに集積化され、前記差分値の変動を抑制する差分値安定化用キャパシタが該チップに外付けされることを特徴とする請求項４又は５に記載の力率改善回路の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
力率改善回路及び力率改善回路の制御回路に関する。
【背景技術】
【０００２】
図３は、従来の力率改善回路を示す回路図である。
図４は、図３の動作状況を示す波形図である。
【０００３】
この力率改善回路は、交流電源１に接続された全波整流回路２と、全波整流回路２の陽極に一端が接続されたインダクタ３と、インダクタ３の他端にアノードが接続されたダイオード４と、ダイオード４のカソードと全波整流回路２の陰極との間に接続されたキャパシタ５と、インダクタ３の他端と全波整流回路２の陰極との間に直列に接続されたスイッチング素子６及び抵抗７と、キャパシタ５の充電電圧を分圧する抵抗８及び抵抗９と、スイッチング素子６のスイッチングを制御する制御回路１０とを備えている。
キャパシタ５に充電された直流電圧が、負荷に供給される。
制御回路１０には、キャパシタ２１及び補助電源２２が接続されている。
【０００４】
このような従来の力率改善回路では、交流電源１の発生する交流電圧を全波整流回路２が整流して整流電圧を生成する。整流電圧は、インダクタ３及びダイオード４を介してキャパシタ５に与えられる。一方、スイッチング素子６がオンすると、全波整流回路２の陽極、インダクタ３、スイッチング素子６、抵抗７、全波整流回路２の陰極の順にスイッチング電流が流れ、インダクタ３にエネルギーが蓄えられる。抵抗７は、スイッチング電流に対応する電圧を発生する。スイッチング素子６がオフすると、インダクタ３に蓄えられたエネルギーがダイオード４を介してキャパシタ５に与えられる。キャパシタ５は、与えられる整流電圧及びエネルギーを平滑化して蓄電する。即ち、平滑化された直流電圧がキャパシタ５に充電される。
【０００５】
抵抗８，９は、キャパシタ５の充電電圧を分圧して制御回路１０に与える。
制御回路１０内の誤差増幅器１１は、基準電圧Ｖｒｅｆ１と、抵抗８，９が出力する電圧との差分に相当する差分電圧を発生する。キャパシタ２１は、誤差増幅器１１の位相補償用キャパシタとして機能する。乗算器１２は、誤差信号と整流電圧とを乗算する。比較器１３は、抵抗７が発生する電圧と乗算器１２の出力信号とを比較し、抵抗７の発生する電圧が上昇して乗算器１２の出力信号に等しくなったときに、スイッチング素子６をオフさせるための信号を出力する。
制御回路１０内のドライバ１４は、制御信号をスイッチング素子６に与えてスイッチング素子６をオン、オフさせる。ここで、スイッチング素子６をオフさせるタイミングは、比較器１３の出力信号に従う。
以上のように動作する力率改善回路では、入力電流の包絡線の波形が、入力電圧の波形とほぼ一致してその位相が揃うので、力率を１に維持しつつ、直流電圧を負荷に供給することができる。
補助電源２２は、例えば電解コンデンサ等で構成され、補助電源２２には、図示しない回路を介して交流電源１から与えられるエネルギーの一部が充電される。補助電源２２に充電されたエネルギーにより、制御回路１０が動作する。
ここで、例えば停電により、交流電源１からの入力電圧がなくなった場合でも、補助電源２２にエネルギーが十分に残っていれば、制御回路１０は正常に動作する。これに対し、キャパシタ５に関しては充電する手段がなくなるので、キャパシタ５の充電電圧は低下する。キャパシタ５の充電電圧が低下すると、誤差増幅器１１の出力する差分電圧は高くなる。その結果、制御回路１０は、スイッチング素子６のオンしている期間（オン幅）が最大になるようにスイッチング素子６のオン、オフを制御する。しかし、スイッチング素子６には、スイッチング電流が流れず、キャパシタ５は充電されない。やがて、補助電源２２の充電エネルギーがなくなり、制御回路１０の動作が停止し、誤差増幅器１１の出力する差分電圧も低下する。
これに対し、補助電源２２に十分エネルギーが残っている状態で復電すると、スイッチング素子６が最大のオン幅でスイッチングを開始することになり、キャパシタ５の充電電圧が急激に上昇する。そして、キャパシタ５の充電電圧が所定値になると、誤差増幅器１１の出力する差分電圧は下がろうとするが、キャパシタ２１が高い電圧に充電されているので、それが放電されるまで差分電圧の降下が遅れる。そのため、キャパシタ５の充電電圧が、所定値を超えた過電圧になることがあった。図４のように、過電圧になると、負荷へ悪影響を及ぼすことが想定されるばかりでなく、力率改善回路内の素子に過大なストレスを与える危険性もあった。
【０００６】
これを防止するために、特許文献１では、本明細書の図３の基準電圧Ｖｒｅｆ１に相当する基準電圧を発生する電源と誤差増幅器との間に積分回路を設けると共に、交流電源の発生する交流電圧を監視し、停電があった場合に積分回路の出力信号を０にリセットするリセット回路を設けている。
【０００７】
特許文献２は、負荷に供給する直流電圧を検出するための本明細書の図３の抵抗８に相当する抵抗が開放状態になったときに、スイッチング素子にオフ状態を維持させることにより、直流出力電圧の上昇を抑制している。
【特許文献１】特開平１１−６９７８５号公報
【特許文献２】特開２０００−３２７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図３の力率改善回路では、交流電源から供給される交流電圧が遮断された後に復電すると、キャパシタ５の充電電圧が過電圧になる危険性があった。
【０００９】
又、特許文献１に示された技術では、交流電源が発生する交流電圧を監視するために、交流電圧を平滑化する回路が別途必要になる。
又、特許文献２に示された技術では、図３の抵抗８に相当する抵抗が開放状態になったときには直流出力電圧の上昇を抑制できるが、瞬時停電から復電したときの直流出力電圧の過度の上昇を抑制できなかった。
【００１０】
本発明は、瞬時停電があっても直流出力電圧の過度の上昇を抑制すると共に力率改善回路内の素子に過大なストレスを与える危険性を回避することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の観点に係る力率改善回路は、
交流電源が発生する交流電圧を整流して整流電圧を発生する整流回路と、
前記整流回路の陽極に一端が接続されたインダクタと、
前記インダクタの他端と前記整流回路の陰極との間に直列に接続された整流素子及び平滑キャパシタと、
前記インダクタの他端と前記整流回路の陰極との間に接続されてオン・オフし、オンすることにより該インダクタに前記陽極からスイッチング電流を流してエネルギーを蓄積し、オフすることにより該エネルギーを前記平滑キャパシタに充電するスイッチング素子と、
前記平滑キャパシタの充電電圧を示す電圧検出信号を発生する出力電圧検出回路と、
前記電圧検出信号と第１の基準値との差分値を検出する誤差検出手段と、
前記差分値の変動を抑制する差分値安定化用キャパシタと、
前記差分値に基づき、前記充電電圧が所定電圧に近くなるように前記スイッチング素子がオン・オフするタイミングを設定するタイミング設定手段と、
前記電圧検出信号と第２の基準値とを比較し、該電圧検出信号が該第２の基準値よりも低い場合には、前記タイミング設定手段に入力される前記差分値を０に設定するリセット手段と、
を備えることを特徴とする。
【００１２】
このような構成を採用したことにより、例えば停電が発生して平滑キャパシタの充電電圧が低下した場合に、タイミング設定手段に入力される差分値が０に設定される。そして、復電すると、整流回路の出力する整流電圧が平滑キャパシタに与えられると共にスイッチング素子のスイッチング動作に基づくエネルギーが平滑キャパシタに与えられ、平滑キャパシタの充電電圧が上昇する。
ここで、復電時のスイッチング素子のスイッチングは、タイミング設定手段へ入力される差分値がほぼ０の状態から実質的に開始されるので、平滑キャパシタの充電電圧は、急激に上昇しない。そのため、停電が瞬時的なもの（瞬時停電）であっても、平滑キャパシタの充電電圧が所定電圧を超えて過大に上昇することが抑制される。
【００１３】
尚、前記リセット手段は、前記電圧検出信号が該第２の基準値よりも低い期間に、前記差分値を０に設定すると共に、スイッチング素子のオン・オフを停止させてもよい。
【００１４】
また、前記誤差検出手段とタイミング設定手段とリセット手段とは、１つのチップに集積化されていてもよい。
【００１５】
上記目的を達成するために、本発明の第２の観点に係る力率改善回路の制御回路は、
交流電源が発生する交流電圧を整流して整流電圧を発生する整流回路と、前記整流回路の陽極に一端が接続されたインダクタと、前記インダクタの他端と前記整流回路の陰極との間に直列に接続された整流素子及び平滑キャパシタと、前記インダクタの他端と前記整流回路の陰極との間に接続されてオン・オフし、オンすることにより該インダクタに前記陽極からスイッチング電流を流してエネルギーを蓄積し、オフすることにより該エネルギーを前記平滑キャパシタに充電するスイッチング素子とを備える力率改善回路に組込まれる力率改善回路の制御回路であって、
前記平滑キャパシタの充電電圧と基準値との差分値を検出する誤差検出手段と、
前記差分値の変動を抑制する差分値安定化用キャパシタと、
前記差分値に基づき、前記充電電圧が所定電圧に近くなるように前記スイッチング素子がオン・オフするタイミングを設定するタイミング設定手段と、
前記平滑キャパシタの充電電圧が所定値に満たないときに、前記タイミング設定手段に入力される前記差分値を０に設定するリセット手段と、を備えることを特徴とする。
【００１６】
尚、前記リセット手段は、前記電圧検出信号が該第２の基準値よりも低い期間に、前記差分値を０に設定すると共に、スイッチング素子のオン・オフを停止させてもよい。
【００１７】
また、前記誤差検出手段と前記タイミング設定手段とリセット手段が１チップに集積化され、前記差分値の変動を抑制する差分値安定化用キャパシタが該チップに外付けされてもよい。
【発明の効果】
【００１８】
本発明によれば、負荷に所定の直流電圧を供給する平滑キャパシタの充電電圧の過度の上昇を抑制できる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の実施形態に係る力率改善回路を示す構成図である。
この力率改善回路は、交流電源３１に接続された全波整流回路３２を備えている。全波整流回路３２の陽極にインダクタ３３の一端が接続され、インダクタ３３の他端にダイオード３４のアノードが接続されている。ダイオード３４のカソードと全波整流回路３２の陰極との間に、平滑キャパシタ３５が接続されている。
【００２０】
インダクタ３３の他端と全波整流回路３２の陰極との間に。ＮチャネルＭＯＳトランジスタで構成されたスイッチング素子３６と抵抗３７とが直列に接続されている。ダイオード３４のカソードとキャパシタ３５との接続点とグランドとの間に、出力電圧検出回路である抵抗３８及び抵抗３９が接続されている。抵抗３８，３９は、キャパシタ３５の充電電圧を分圧し、その充電電圧に相当する電圧検出信号を発生する。
【００２１】
この力率改善回路は、スイッチング素子３６のスイッチングを制御する制御回路４０を備えている。制御回路４０は、１チップに集積された集積回路部４１と、集積回路部４１に外付けされた差分値安定化用キャパシタであるキャパシタ４２とで構成されている。
【００２２】
集積回路部４１には、ＦＢ端子と、ＧＮＤ端子と、ＶＣＣ端子と、ＣＯＭＰ端子と、ＭＵＬＴＩ端子と、ＣＳ端子と、ＯＵＴ端子とが形成されている。
ＦＢ端子は、抵抗３８と抵抗３９との接続点に接続されている。ＧＮＤ端子は、グランドに接続されている。ＣＯＭＰ端子とグランドとの間に、キャパシタ４２が接続されている。ＶＣＣ端子には、制御回路４０を駆動するための補助電源４３が接続されている。ＭＵＬＴＩ端子は、全波整流回路３２の陽極に接続されている。
【００２３】
集積回路部４１には、誤差検出手段４０Ａである２入力の誤差増幅器４１ａが形成されている。誤差増幅器４１ａの一方の入力端子はＦＢ端子に接続され、誤差増幅器４１ａの一方の入力端子には、第１の基準電圧Ｖｒｅｆ１が入力される構成である。誤差増幅器４１ａは、電圧検出信号と第１の基準電圧Ｖｒｅｆ１との差分値を検出する。
【００２４】
誤差増幅器４１ａの出力端子は、ＣＯＭＰ端子に接続されると共に、２入力の乗算器４１ｂの一方の入力端子に接続されている。
【００２５】
乗算器４１ｂの他方の入力端子は、ＭＵＬＴＩ端子に接続されている。乗算器４１ｂの出力端子は、２入力の比較器４１ｃの一方の入力端子に接続され、比較器４１ｃの他方の入力端子は、ＣＳ端子に接続されている。比較器４１ｃの出力端子は、２入力のドライバ４１ｄの一方の入力端子に接続されている。ドライバ４１ｄの出力端子は、ＯＵＴ端子に接続されている。乗算器４１ｂ、比較器４１ｃ及びドライバ４１ｄは、スイッチング素子３６のオン・オフするタイミングを設定するタイミング設定手段４０Ｂを構成する。
【００２６】
集積回路部４１には、さらに、２入力の比較器４１ｅとスイッチ４１ｆとが形成されている。
比較器４１ｅの入力端子は、ＦＢ端子に接続され、比較器４１ｅの他方の入力端子には、第２の基準電圧Ｖｒｅｆ２が入力される構成である。比較器４１ｅの出力端子は、スイッチ４１ｆに接続されると共に、ドライバ４１ｄの他方の入力端子に接続されている。第２の基準電圧Ｖｒｅｆ２は、交流電源３１から正常な入力電圧が入力されているか否かを判定するための電圧である。第１の基準電圧Ｖｒｅｆ１よりも低い値に設定されている。比較器４１ｅ及びスイッチ４１ｆは、タイミング設定手段４０Ｂに入力される差分値を０にリセットするリセット手段４０Ｃを構成する。
【００２７】
次に、力率改善回路の動作を説明する。
図２は、力率改善回路の各部の波形を示す図である。
電源投入されて交流電源３１が発生する交流電圧が与えられると（図２（ａ），（ｇ））、全波整流回路３２が交流電圧を整流し、インダクタ３３及びダイオード３４を介して整流電圧をキャパシタ３５に与える。キャパシタ３５の充電電圧は、急激に上昇する（図２（ｆ）参照）。
【００２８】
キャパシタ３５から負荷に電力が供給される（図２（ｂ））。抵抗３８，３９は、キャパシタ３５の充電電圧を分圧した電圧検出信号を発生する。誤差増幅器４１ａは、基準電圧Ｖｒｅｆ１と電圧検出信号との差分電圧を出力する（図２（ｃ））。キャパシタ４２は、差分電圧で充電され、差分電圧の位相補償を行い、その変動を抑制する。
【００２９】
乗算器４１ｂは、差分電圧と全波整流回路３２の発生する整流電圧との乗算を行い、比較器４１ｃに与える（図２（ｄ））。比較器４１ｃは、抵抗３７の発生する電圧が乗算器４１ｂの出力信号の電圧と等しくなったときに、スイッチング素子３６をオフさせるためのオフ信号を発生してドライバ４１ｄに与える。
【００３０】
ドライバ４１ｄは、スイッチング素子３６をオン・オフさせる制御信号を発生する。ドライバ４１ｄは、制御信号により、図示しない回路でインダクタ３３に流れる電流が０になっていることが検出された時に、スイッチング素子３６をオンさせ、比較器４１ｃからオフ信号が与えられたタイミングでスイッチング素子３６をオフさせる。
【００３１】
乗算器４１ｂ、比較器４１ｃ及びドライバ４１ｄからなるタイミング設定手段４０Ｂが、このような制御を行うことにより、スイッチング素子３６には、整流電圧の波形に沿ったスイッチング電流を、断続的に流すことができ、力率を１に維持できる。
【００３２】
スイッチング素子３６にスイッチング電流を流すことにより、インダクタ３３にはエネルギーが蓄積され、スイッチング素子３６をオフすることにより、そのエネルギーがダイオード３４を介してキャパシタ３５に充電される。つまり、制御回路４０は、抵抗３８，３９が発生する電圧と基準電圧Ｖｒｅｆ１とが等しくなるように、スイッチング素子３６のオン・オフを制御すると共に、交流電源３１から整流回路３２を介して断続的に入力される入力電流の波形を整流回路３２を介して入力される入力電圧の波形に相似にする。
【００３３】
瞬時停電があると、全波整流回路３２の整流電圧が０になり、キャパシタ３５の充電電圧が低下する。これにより、抵抗３８，３９の発生する電圧検出信号が下がり、誤差増幅器４１ａの出力する差分値が上昇する。
【００３４】
電圧検出信号が基準電圧Ｖｒｅｆ２を下回ると、比較器４１ｅがそれを検出し、電圧検出信号が基準電圧Ｖｒｅｆ２を下回ったことを示す電圧低下信号を、スイッチ４１ｆ及びドライバ４１ｄへ出力する。
【００３５】
電圧低下信号が与えられるとスイッチ４１ｆはオンする。スイッチ４１ｆがオンすると、キャパシタ４２が放電し、差分電圧が０にリセットされる。乗算器４１ｂの出力信号も０に設定される。ドライバ４１ｄは、電圧低下信号が与えられている期間には、スイッチング素子３６のオン・オフを停止する。
【００３６】
復電すると、全波整流回路３２の整流電圧が上昇し、キャパシタ３５の充電電圧及び抵抗３６．３９の電圧検出信号が上昇する。
【００３７】
電圧検出信号が基準電圧Ｖｒｅｆ２を越えると、比較器４１ｅは電圧低下信号の出力を停止し、スイッチ４１ｆがオフされる。
この基準電圧Ｖｒｅｆ２は、正常な交流電圧が入力されたか否かを判定するために電圧検出信号と比較される基準値である。電圧検出信号が基準電圧Ｖｒｅｆ２よりも低い場合には、スイッチ４１ｆがオンしてスイッチング素子３６のオン・オフ動作が停止された状態になる。
これに対し、基準電圧Ｖｒｅｆ１は、力率改善回路の出力電圧のキャパシタ３５の充電電圧が所定電圧になるように制御するための基準値で、基準電圧Ｖｒｅｆ１はその所定電圧を抵抗３８，３９で分圧した値に設定される。
基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆ１に近い値に設定すると、起動時にスイッチ４１ｆがオンした状態が維持されてスイッチング素子３６のスイッチングが行えず、起動不良を起こすおそれがある。そこで、基準電圧Ｖｒｅｆ２は、交流電源３１から入力される正常な交流電圧の下限値を整流平滑化して抵抗３８，３９で分圧した値よりもわずかに低い電圧に設定される。
【００３８】
スイッチ４１ｆがオンからオフに変化すると、キャパシタ４２の充電電圧が０の状態からスイッチング素子３６のオン・オフが開始され、キャパシタ４２を充電しながら誤差増幅器の４１ａの出力信号のレベルが上昇する。これにより、スイッチング素子３６のオン幅が急激に広がることがなく、キャパシタ３５の充電電圧が急激に上昇しない。結果として過度にキャパシタ３５の充電電圧が上昇することが防止される。
【００３９】
以上のような本実施形態の力率改善回路は、次のような利点を有する。
（１）  瞬時停電があって復電したときに、キャパシタ３５の充電電圧の過度の上昇を抑制できるので、負荷や力率改善回路内の素子に必要以上のストレスを与えることがない。
【００４０】
（２）  何らかの原因で、抵抗３８が開放状態になっても、比較器４１ｅがそれを検出してドライバ４１ｄがスイッチング素子３６のオン・オフを停止することになるので、キャパシタ３５の充電電圧の過度な上昇がない。
【００４１】
（３）  制御回路４０を構成する集積回路部４１に、特許文献１では必要であった交流電源３１の交流電圧を検出するための端子や不要な回路を削除できる。そのため、力率改善回路の構成を単純化できると共に、配線ミス等の不良要因を削減できる。
【００４２】
なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。
例えば、スイッチング素子３６をＭＯＳトランジスタ以外のバイポーラトランジスタで構成してもよい。
また、固定周波数よってスイッチング素子３６をオンオフし、インダクタの電流を連続モードで動作させてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る力率改善回路の構成図である。
【図２】図１の力率改善回路の動作を示す波形図である。
【図３】従来の力率改善回路の構成図である。
【図４】図３の力率改善回路の動作を示す波形図である。
【符号の説明】
【００４４】
３１        交流電源
３２        全波整流回路
３３        インダクタ
３４        ダイオード
３５        キャパシタ
３６        スイッチング素子
３７        抵抗
３８，３９  分圧抵抗
４０        制御回路
４０Ａ      誤差検出手段
４０Ｂ      タイミング設定手段
４０Ｃ      リセット手段
４１        集積回路部
４１ａ      誤差増幅器
４１ｂ      乗算器
４１ｃ      比較器
４１ｄ      ドライバ
４１ｅ      比較器
４１ｆ      スイッチ
４２        キャパシタ
４３        補助電源
【図１】
2006087235.tif 000003
【図２】
2006087235.tif 000004
【図３】
2006087235.tif 000005
【図４】
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