(57)【要約】【課題】液晶装置などの電気光学装置において、段差部におけるデータ線の細りや断線を防止するとともに、開口率を向上させる。【解決手段】データ線３０の下に複数存在する段差部Ｘ1、Ｘ2、Ｘ3、Ｘ4等においてデータ線を拡幅部３０ａで拡幅することによって、段差部におけるデータ線の細りや断線を防止する。  また、データ線３０に沿って保持容量３ｂが形成されていない部分３ｃにおいてデータ線を拡幅することによって、この部分をデータ線によって遮光する。【選択図】図７
2006126867.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、複数の走査線と複数のデータ線の交差に対応して設けられたスイッチング素子と、該スイッチング素子に接続された画素電極と容量線とを少なくとも有してなるアクティブマトリクス基板において、
前記容量線は、前記データ線と沿って配置されてなり、
前記データ線は、前記容量線に重ならない領域の幅が、前記容量線と重なる領域の幅よりも広い拡幅部を有することを特徴とするアクティブマトリクス基板。
【請求項２】
前記拡幅部は、前記第１の配線よりも下層に形成されてなる第２の配線との交差部付近に形成されてなることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記拡幅部は、前記スイッチング素子に形成されてなる半導体層と交差する部分付近に形成されてなることを特徴とする請求項１乃至２のいずれかに記載のアクティブマトリクス基板。
【請求項４】
前記拡幅部は、前記第１の配線よりも下層に形成されてなる層の段差部付近に形成されてなることを特徴とする請求項１乃至３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記第１の配線よりも下層に形成されてなる層が、保持容量電極であることを特徴とする請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記保持容量電極が形成されていない部分に前記拡幅部を形成し遮光部としたことを特徴とする請求項１乃至５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記スイッチング素子が、薄膜トランジスタであることを特徴とする請求項１乃至６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
スイッチング素子が、デュアルゲート構造の薄膜トランジスタであることを特徴とする請求項１乃至６のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記アクティブマトリクス基板と対向基板とを備えた電気光学装置。
【請求項１０】
前記電気光学装置を表示装置として備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及びその製造方法等に関する。
【背景技術】
【０００２】
従来、電気光学装置の一例であるＴＦＴ駆動によるアクティブマトリクス駆動方式の液晶パネル（液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数の薄膜トランジスタ（ＴＦＴ：Thin Film Transisitor）がアクティブマトリクス基板上に設けられている。各ＴＦＴは、走査線にゲート電極が接続され、データ線にソース電極が接続され、画素電極にドレイン電極が接続されている。そして、ＴＦＴのゲート電極に走査線を介して走査信号が供給されると、ＴＦＴはオン状態とされ、ＴＦＴのソース電極（或いはドレイン電極）にデータ線を介して供給される画像信号が当該ＴＦＴのソース−ドレイン間を介して画素電極に供給される。
【０００３】
このような画像信号の電荷供給は、オン状態のＴＦＴを介して画素電極毎に一選択時間で行われる。一方、その選択時間以外はＴＦＴがオフ状態で電荷が保持される。このオフ状態ではＴＦＴのオフ抵抗が低い場合には電荷がリークするので、各画素電極には液晶容量と並列に接続された蓄積容量を形成し、電位が低下する時定数を大きくするのが一般的である。蓄積容量は、一般にＴＦＴにおいて画素電極に接続された側のドレイン電極を構成する半導体層を延設して第１蓄積容量電極とし、走査線に沿って形成された容量線の一部を第２蓄積容量電極とし、これら二つの蓄積容量電極を絶縁膜（即ち、誘電体膜）を介して対向配置させることにより、各画素電極に対して構築される。この場合、容量線をデータ線に沿って延長して保持容量の増大を図っている。このような構成を持つ蓄積容量により、画素スイッチング用のＴＦＴのオン時間よりも例えば３桁程長い時間に亘って画素電極における画像信号の電圧を維持することが可能となる。すなわち、デューティー比が小さくても、コントラスト比の高い良好な画像表示を行える。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、ディスプレイの大画面化や一枚の基板から多数枚取りするために基板が大型化（例えば一辺が３０ｃｍを超える）しており、このような大型基板にスピンコート法でレジストを均一の厚さで塗布するためには粘度の低いレジストを使う必要がある。具体的には、スピンコート法（回転数：１０００ｒｐｍ）でレジストを均一の厚さ（１μｍ程度）で塗布するためには粘度の低いレジスト（１０センチポイズ）を使う必要がある。通常の半導体製造の場合、レジストの粘度は３０センチポイズ位が良く使われる。このように、ガラス基板上ではレジストの粘度を低くしなければならないので、図１９（ｂ）に示すように、段差部分のレジスト膜厚ｄ2が非段差部分のレジスト膜厚ｄ1に比べ薄いことと、下地反射により過度に露光されて（レジストの単位体積当たりの積算露光量が相対的に大きくなるため）、レジストパターンが細る。さらに、ドライエッチングによってデータ線が両サイドから浸食されて、図１９（ａ）に示すように、データ線が細るという問題がある。この問題は高精細化のためデータ線の線幅が３μｍ以下になるとデータ線の線幅に対する細りの幅が無視できなくなり、断線の恐れもあるため特に問題となる。さらに、データ線である下地膜がアルミニウム膜のような金属膜の場合はいっそう下地反射の影響を受けて細りが問題となる。
【０００５】
一方で、上述したように保持容量増大のため、例えば、図２０に示すように、容量線３ｂをデータ線３０に沿って延長しているのだが、短絡を回避するため、データ線３０に沿って保持容量電極３ｂが形成されていない隙間部分３ｃができるのでこの部分を遮光する必要がある。この場合、対向基板側の遮光膜（ブラックマトリックス：ＢＭなど）で遮光すればよいのであるが、これではアクティブマトリクス基板と対向基板との位置合わせずれが原因で開口率が減少してしまう。詳しくは、アクティブマトリクス基板と対向基板との位置合わせ、両者の製造誤差や基板の伸縮で必ず合わせずれが起こる。このため予めこのずれ量を見込んで対向基板側に形成するＢＭの幅を設定するので、ＢＭの幅は遮光したい領域よりもある一定の幅で太く設計しなければならない。そのため、表示領域として使用できる領域を一部ＢＭで覆ってしまうことになる。高精細パネルでなければ、１画素が大きく、有効画素面積に対して損なわれる領域の割合が少ないので問題はない。しかし、高精細パネルになれば、１画素が小さくなり、有効画素面積に対して損なわれる領域の割合も大きくなるので、開口率が低下する割合も高い。
【０００６】
本発明は上述した背景の下になされたものであり、高精細化に対応でき、開口率を向上できる電気光学装置等の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明のアクティブマトリクス基板は、基板上に、複数の走査線と複数のデータ線の交差に対応して設けられたスイッチング素子と、該スイッチング素子に接続された画素電極と容量線とを少なくとも有してなるアクティブマトリクス基板において、前記容量線は、前記データ線と沿って配置されてなり、前記データ線は、前記容量線に重ならない領域の幅が、前記容量線と重なる領域の幅よりも広い拡幅部を有することを特徴とする。
【０００８】
本発明のこのような構成によれば、以下に示すように、拡幅部によって、第一の配線の細りや断線の防止や、遮光などを行うことができる。
【０００９】
本発明の第１の態様では、前記拡幅部は、例えば、前記第１の配線よりも下層に形成されてなる第２の配線との交差部付近、前記スイッチング素子に形成されてなる半導体層と交差する部分付近、あるいは、前記第１の配線よりも下層に形成されてなる層（例えば、保持容量電極）の段差部付近などに形成されてなることを特徴とする。
【００１０】
本発明のこのような構成によれば、第１の配線（例えばデータ線）下に複数存在する段差部（交差部）において第１の配線を拡幅することによって、段差部（交差部）における第１の配線の細りや断線を防止できる。特に、高精細化のため第１の配線の線幅が３μｍ以下となった場合であっても段差部（交差部）における第１の配線の細りや断線を防止できるので、高精細化に対応できる。本発明は、特に、高精細パネルにおいて有効である。また、複数存在する段差部（交差部）に亘って一括して拡幅することで、複数存在する段差部（交差部）における第１の配線の細りや断線を一括して防止できる。さらに、複数存在する段差部（交差部）は、画素の非表示領域に存在しているので、開口率を低下させることがない。尚、本発明にかかる配線の拡幅は、第１の配線と同時に同一工程にて形成される周辺回路についても適用できることは言うまでもない。
【００１１】
本発明の第２の態様では、前記保持容量電極が形成されていない部分に前記拡幅部を形成し遮光部としたことを特徴とする。
【００１２】
本発明のこのような構成によれば、第１の配線（例えばデータ線）に沿って保持容量電極が形成されていない部分において第１の配線を拡幅することによって、この部分を第１の配線によって遮光できる。したがって、対向基板側の遮光膜で遮光する必要がなく、対向基板側の遮光膜が原因で生じる開口率の減少を回避でき、その分だけ開口率を向上できる。
【００１３】
具体的には例えば、ラビングによる液晶の配向不良を生じる部分を隠すために保持容量をデータ線に対してオフセット配置する場合に際して、この保持容量のオフセット配置によって生じることになる保持容量が形成されていない部分において、データ線を拡幅することによって、この部分をデータ線によって遮光できる。
【００１４】
詳しくは、図２０に示すように、液晶を配向させるラビング処理を、図面上の左下から右上の方向で行う場合、画素内のラビング開始点側の辺Ｃ及びＤでは、辺に沿って液晶の配向不良が生じやすい。従って、この部分を隠すように保持容量電極３ｂをデータ線の中心に対してオフセット配置（長さ関係がＡ＞Ｂ）して表示不良部を隠している。保持容量電極は金属で形成されるので結果的に遮光されることになる。問題なのは、データ線３０に沿って保持容量電極３ｂが延長して形成されているが、隣接する走査線２０の手前までしか形成できないので、隙間３ｃができることである。この隙間３ｃは、対向基板側の遮光膜（ＢＭなど）で遮光すればよいのであるが、これでは上述したようにアクティブマトリクス基板と対向基板との位置合わせずれが原因で開口率が減少してしまう。この隙間部分３ｃを、図７に示すように、データ線３０を拡幅部３０ａで拡幅することによって遮光すれば、対向基板側の遮光膜を従来より細く形成でき、場合によっては対向基板側の遮光膜を省略できることになり、開口率を向上できる。高精細の程度や設計ルールによって開口率の向上率が異なるので一概には言えないが、数％程度の開口率を向上させることが可能である。透過型の液晶表示装置では開口率が向上するとバックライトの光利用効率が向上して消費電力を下げられるので、ひいてはバッテリー使用による連続動作時間が長くなる。
【００１５】
尚、上記第１の態様及び第２の態様を組み合わせることで、両者の効果を奏するとともに、同じ太さの一連の拡幅部で両者を満たすことができ、同一工程で形成できるので効率が良い。
【００１６】
本発明の一態様では、スイッチング素子が、薄膜トランジスタであることを特徴とする。
【００１７】
このような構成によれば、薄膜トランジスタ構造に起因する段差による第１の配線の細りや断線などを防止できる。
【００１８】
本発明の一態様では、スイッチング素子が、デュアルゲート構造の薄膜トランジスタであることを特徴とする。
【００１９】
このような構成によれば、デュアルゲート構造に起因する段差による第１の配線の細りや断線などを防止できる。
【００２０】
本発明の電気光学装置は、上記本発明にかかるアクティブマトリクス基板と対向基板とを備えたことを特徴とする。
【００２１】
本発明のこのような構成によれば、高精細かつ高開口率の電気光学装置が得られる。
【００２２】
本発明の電子機器は、前記電気光学装置を表示装置として備えたことを特徴とする。
【００２３】
本発明のこのような構成によれば、優れた電気光学装置を備えた電子機器が得られる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明の実施の形態について説明する。
【００２５】
（実施の形態１）
図１は、本形態に係る電気光学装置を対向基板の側からみた平面図である。図２は、図１のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【００２６】
図１および図２に示すように、電気光学装置３００（液晶パネル）は、石英ガラスや耐熱ガラスなどの絶縁基板１０の表面に画素電極９ａがマトリクス状に形成されたアクティブマトリクス基板１００と、同じく石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に対向電極３２が形成された対向基板２００と、これらの基板間に電気光学物質として封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板１００と対向基板２００とは、対向基板２００の外周縁に沿って形成されたギャップ材含有のシール材５９によって所定の間隙（セルギャップ）を介して貼り合わされている。また、アクティブマトリクス基板１００と対向基板２００との間には、ギャップ材含有のシール材５９によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。
【００２７】
対向基板２００はアクティブマトリクス基板１００よりも小さく、アクティブマトリクス基板１００の周辺部分は、対向基板２００の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板１００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板２００から露出した状態にある。ここで、シール材５９は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板２００とアクティブマトリクス基板１００とを貼り合わせた後、シール材５９の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止材２４２で塞げばよい。なお、アクティブマトリクス基板１００には、シール材５９の形成領域の内側において、画面表示領域１１を見切りするための遮光膜５５が形成されている。また、対向基板２００には、アクティブマトリクス基板１００の各画素電極９ａの境界領域に対応する領域に遮光膜５７が形成されている。
【００２８】
また、対向基板２００およびアクティブマトリクス基板１００の光入射側の面あるいは光出射側には、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光板（図示せず）などが所定の向きに配置される。
【００２９】
このように構成した電気光学装置３００において、アクティブマトリクス基板１００では、データ線（図示せず）および後述する画素ＴＦＴ５０を介して画素電極９ａに印加した画像信号によって、画素電極９ａと対向電極３２との間において液晶３９の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、アクティブマトリクス基板１００では、データ線および画素ＴＦＴ５０を介して画素電極９ａに画像信号を供給するとともに、対向電極３２にも所定の電位を印加する必要がある。そこで、電気光学装置３００では、アクティブマトリクス基板１００の表面のうち、対向基板２００の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第１の電極４７が形成されている。一方、対向基板２００の各コーナー部には、対向電極３２の形成プロセスを援用してＩＴＯ（Indium Tin Oxide）膜などからなる上下導通用の第２の電極４８が形成されている。さらに、これらの上下導通用の第１の電極４７と第２の電極４８とは、エポキシ樹脂系の接着剤成分に銀粉や金めっきファイバーなどの導電粒子が配合された導通材５６によって電気的に導通している。それ故、電気光学装置３００では、アクティブマトリクス基板１００および対向基板２００のそれぞれにフレキシブル配線基板などを接続しなくても、アクティブマトリクス基板１００のみにフレキシブル配線基板９９を接続するだけで、アクティブマトリクス基板１００および対向基板２００の双方に所定の信号を入力することができる。
【００３０】
（アクティブマトリクス基板の全体構成）
図３は、電気光学装置３００に用いたアクティブマトリクス基板の構成を模式的に示すブロック図である。
【００３１】
図３に示すように、本形態の駆動回路内蔵型のアクティブマトリクス基板では、絶縁基板（図示せず）上に、互いに交差する複数の走査線２０（下層配線）と複数のデータ線３０（上層配線）とに接続するスイッチング素子５０が形成されてなり、スイッチング素子５０に接続して画素電極９ａがマトリクス状に構成されている。走査線２０はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線３０はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極９ａが形成されている領域が画素部１１（画面表示領域）である。
【００３２】
絶縁基板上における画素部１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路６０が構成されている。また、走査線２０の両端部のそれぞれには、各々の走査線２０に画素選択用の走査信号を供給する走査線駆動回路７０が構成されている。
【００３３】
データ線駆動回路６０には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴ６５１を備えるサンプルホールド回路、６相に展開された各画像信号に対応する６本の画像信号線６７１などが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、入出力端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号がＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴ６５１が動作し、画像信号線６７１を介して供給される画像信号を所定のタイミングでデータ線３０に取り込み、各画素電極９ａに供給することが可能である。
【００３４】
一方、走査線駆動回路７０には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００３５】
（画素およびＴＦＴの構造）
図４は、図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図５は、図３に示すアクティブマトリクス基板の画素の等価回路図である。図６は、図４の画素ＴＦＴ部のＡ−Ａ′線における断面図断面図である。
【００３６】
図４および図５からわかるように、画素電極９ａには、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成されている。また、各画素電極９ａに向けては容量線３ｂも形成されている。
【００３７】
次に図６の断面図に示すように、電気光学装置は、透明な一方の基板の一例を構成するアクティブマトリクス基板板１００と、これに対向配置される透明な他方の基板の一例を構成する対向基板２００とを備えている。アクティブマトリクス基板１００と対向基板２００は例えばガラス基板や石英基板からなる。アクティブマトリクス基板１００には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜（Indium Tin Oxide膜）などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００３８】
他方、対向基板２００には、その全面に渡って対向電極（共通電極）３２が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２３が設けられている。対向電極３２は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２３は、ポリイミド薄膜などの有機薄膜からなる。
【００３９】
アクティブマトリクス基板１００には、図３に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ５０が設けられている。
【００４０】
対向基板２００には、更に図６に示すように、各画素の開口領域（即ち、画像表示領域内において実際に入射光が透過して表示に有効に寄与する領域）以外の領域に、ブラックマスク或いはブラックマトリクスと称される第２遮光膜２２が設けられている。このため、対向基板２００の側から入射光が画素スイッチング用ＴＦＴ５０の半導体層１ａのチャネル領域１ａ’やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入することはない。更に、第２遮光膜２２は、コントラストの向上、色材の混色防止などの機能を有する。
【００４１】
このように構成され、画素電極９ａと対向電極３２とが対面するように配置されたアクティブマトリクス基板１００と対向基板２００との間には、前述のシール材（図１及び図２参照）により囲まれた空間に電気光学物質が封入され、電気光学物質層３９が形成される。電気光学物質層３９は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２３により所定の配向状態をとる。電気光学物質層３９は、例えば一種又は数種類のネマティック電気光学物質を混合した電気光学物質からなる。シール材は、二つの基板１００及び２００をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００４２】
図６に示すように、アクティブマトリクス基板１００と複数の画素スイッチング用ＴＦＴ５０との間には、絶縁膜１２が設けられている。絶縁膜１２は、アクティブマトリクス基板１００の全面に形成されることにより、画素スイッチング用ＴＦＴ５０のための下地膜としての機能をも有する。即ち、アクティブマトリクス基板１００の表面の研磨時における荒れや、ガラス基板からの不純物で画素スイッチング用ＴＦＴ５０の特性の劣化を防止する機能を有する。絶縁膜１２は、例えば、酸化シリコン膜、窒化シリコン膜等からなる。
【００４３】
図６において、画素スイッチング用ＴＦＴ５０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線の一部であるゲート電極３ａ、当該ゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線の一部であるソース電極６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ並びに低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ５０として用いられることが多い。
【００４４】
図６に示すように、ＴＦＴ５０は、走査線２０と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｂが第１の層間絶縁膜４の第２のコンタクトホール４ｂを介して電気的に接続するドレイン領域１ｅとを有している。また、第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介して、画素電極９ａがドレイン電極６ｂに対して電気的に接続している。
【００４５】
尚、図６では、説明を容易にするため、画素スイッチング用ＴＦＴ５０のゲート電極３ａをソース−ドレイン領域１ｄ及び１ｅ間に１個のみ配置したシングルゲート構造の場合を挙げて説明したが、本実施の形態では、これらの間に２個以上のゲート電極を配置したデュアルゲート或いはトリプルゲート構造としてもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【００４６】
（本実施の形態の特徴部分）
本実施の形態では、図７に示すように、データ線３０（上層配線）と、その下に複数存在する下層配線、すなわち走査線２０、容量線３ｂ、もしくは半導体層１ａと交差する領域上で、上層配線であるデータ線３０の拡幅部３０ａを有している。あるいは、走査線２０、容量線３ｂ、もしくは半導体層１ａが作る段差部Ｘ1、Ｘ2、Ｘ3、Ｘ4において上層のデータ線を拡幅部３０ａで拡幅している。更に、データ線に沿って保持容量電極が形成されていない部分３ｃにおいてデータ線を拡幅部３０ａで拡幅したことを特徴としている。
【００４７】
ここで、データ線３０の下に複数存在する下層配線、すなわち走査線２０、容量線３ｂ、若しくは半導体層１ａと交差する領域上で、上層配線であるデータ線３０の拡幅部３０ａを有しているのは、フォトリソグラフィー工程においてその交差部領域上で、レジスト膜が薄くなることによるオーバ露光やドライエッチダメージによる細りを防止している。また、段差部Ｘ1、Ｘ2、Ｘ3、Ｘ4等の上においてもデータ線を拡幅部３０ａで拡幅することによって、段差部におけるデータ線の断線を防止している。これらの技術は高精細化のためデータ線の線幅が３μｍ以下となった場合であっても段差部におけるデータ線の細りや断線を防止できるので、高精細化に対応できる。この技術は、特に、大型ガラス基板上における高精細パネルにおいて必要かつ有効である。また、複数存在する段差部に亘って一括して拡幅することで、複数存在する段差部におけるデータ線の細りや断線を一括して防止できる。さらに、複数存在する段差部は画素の非表示領域に存在しているので、開口率を低下させることがない。
【００４８】
一方、データ線３０に沿って保持容量電極３ｂが形成されていない部分３ｃにおいてデータ線を拡幅することによって、この部分がデータ線によって遮光できる。したがって、対向基板側の遮光膜で遮光する必要がなく、対向基板側の遮光膜が原因で生じる開口率の減少を回避でき、その分だけ開口率を向上できる。尚、図７では、保持容量電極がデータ線３０の中心に対してオフセット配置したことによって生じる隙間について、データ線の拡幅によって遮光しているが、保持容量電極をオフセット配置しない場合に生じる隙間についても同様に適用できる。
【００４９】
尚、本発明においては、図１９に示すように、各段差部において、レジストが薄くなってレジストが細る部分のみを拡幅することができ、これによれば遮光領域の低減が必要な場合に有効である。
【００５０】
また、拡幅部３０ａは矩形でなくても良く、例えば、角をとった形状にできる。
【００５１】
図９及び図１０に他の実施の形態を示す。図９及び図１０に示す実施の形態では、デュアルゲート（ゲート１、ゲート２）の薄膜トランジスタが形成された液晶装置において、データ線の下に複数存在する下層配線、すなわち走査線２０、容量線３ｂ、若しくは半導体層１ａと交差する領域上で、上層配線であるデータ線３０の拡幅部３０ａを有している。さらに、下層配線や半導体層がつくる段差部の上もデータ線を拡幅することによって、段差部におけるデータ線の細りや断線を防止している。
【００５２】
（アクティブマトリクス基板ＡＭの製造方法）
このような構成のアクティブマトリクス基板ＡＭを製造する方法を、図１１ないし図１５を参照して説明する。これらの図は、本形態のアクティブマトリクス基板ＡＭの製造方法を示す工程断面図であり、いずれの図においても、図４のＡ−Ａ′線における断面に相当する。但し、ここでは画素用ＴＦＴ５０の製造方法のみについて説明することし、保持容量電極７２、各種の配線、走査線駆動回路７０、およびデータ線駆動回路６０などの製造方法の説明および図示を省略する。
【００５３】
まず、図１１（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、フォトリソグラフィ技術を用いてレジストマスクＲＭ１を形成する。この半導体膜１の形成は、アモルファスシリコン膜を堆積した後、５００℃〜７００℃の温度で１時間〜７２時間、好ましくは４時間〜６時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００５４】
次に、図１１（Ｂ）に示すように、レジストマスクＲＭｌを介して半導体膜１をパターニングし、側に島状の半導体膜１ａ（能動層）を形成する。
【００５５】
次に、島状にパターニングした半導体膜１ａの表面に残るレジストマスクＲＭｌに対し、図１１（Ｃ）に示すように、レジストマスクＲＭｌを除去する。
【００５６】
次に、図１１（Ｄ）に示すように、プラズマＣＶＤ法などにより半導体膜１ａの表面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜からなるゲート酸化膜２を形成する。あるいは、ゲート絶縁膜２としてシリコン窒化膜を用いてもよい。
【００５７】
次に、図１１（Ｅ）に示すように、ゲート電極などを形成するためのタンタル膜３を絶縁基板１０全面に形成した後、フォトリソグラフィ技術を用いてレジストマスクＲＭ２を形成する。
【００５８】
次に、図１１（Ｆ）に示すように、レジストマスクＲＭ２を介してタンタル膜３をパターニングし、ゲート電極３ａを形成する。
【００５９】
次に、ゲート電極３ａの形成に用いたレジストマスクＲＭ２に対し、図１２（Ａ）に示すように、レジストマスクＲＭ２除去する。
【００６０】
次に、図１２（Ｂ）に示すように、画素ＴＦＴ部および駆動回路のＮチヤネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約１×１０１３／ｃｍ２〜約５×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分の半導体膜１ａは真性のチャネル領域となる。
【００６１】
次に、図１２（Ｃ）に示すように、画素ＴＦＴ部では、ゲート電極３ａよりの幅の広いレジストマスクＲＭ３を形成して高濃度の不純物イオン（リンイオン）を約１×１０１５／ｃｍ２〜約５×１０１５／ｃｍ２のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。
【００６２】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスクＲＭ３を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００６３】
また、図示を省略するが、周辺駆動回路のＰチヤネルＴＦＴ部を形成するために、前記画素部およびＮチヤネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約１×１０１５／ｃｍ２〜約５×１０１５／ｃｍ２のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチヤネルのソース・ドレイン領域を形成する。なお、ＮチヤネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約１×１０１２／ｃｍ２〜約５×１０１３／ｃｍ２のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約１×１０１５／ｃｍ２〜約５×１０１５／ｃｍ２のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００６４】
次に、不純物の導入に用いたレジストマスクＲＭ３に対し、大気圧下でのプラズマ照射、および水あるいは水系洗浄液での洗浄処理を行い、図１２（Ｄ）に示すように、レジストマスクＲＭ３を除去する。尚、不純物の導入に用いたレジストマスクＲＭ３は変質していて、硫酸による処理では短時間のうちの除去はできなかったが、プラズマ照射など本工程で示すレジスト除去方法であれば、短時間のうちに処理できる。
【００６５】
次に、図１２（Ｅ）に示すように、ゲート電極３ａの表面側にＣＶＤ法などにより、酸化シリコン膜やＳＯＧ膜（スピン・オン・グラス）などからなる第１の層間絶縁膜４を３０００オングストローム〜１５０００オングストローム程度の膜厚で形成した後、フォトリソグラフィ技術を用いて、第１の層間絶縁膜４にコンタクトホールや切断用孔を形成するためのレジストマスクＲＭ４を形成する。
【００６６】
次に、図１３（Ａ）に示すように、レジストマスクＲＭ４を介して第１の層間絶縁膜４にエッチングを行い、第１の層間絶縁膜４のうち、ソース領域１ｄおよびドレイン領域１ｅに対応する部分にコンタクトホール４ａ、４ｄをそれぞれ形成する。
【００６７】
次に、コンタクトホール４ａ、４ｄの形成に用いたレジストマスクＲＭ４に対し、図１３（Ｂ）に示すように、レジストマスクＲＭ４を除去する。
【００６８】
次に、図１３（Ｃ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極などを構成するためのアルミニウム膜６をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、レジストマスクＲＭ５を形成する。
【００６９】
次に、レジストマスクＲＭ５を介してアルミニウム膜６にエッチングを行い、図１３（Ｄ）に示すように、ソース領域１ｄに第１のコンタクトホール４ａを介して電気的に接続するアルミニウム膜からなるソース電極６ａ（データ線の一部）と、ドレイン領域１ｅに第２のコンタクトホール４ｄを介して電気的に接続するドレイン電極６ｄとを形成する。
【００７０】
本実施の形態では、アルミニウム膜６にエッチングを行い、データ線及びデータ線の一部であるソース電極６ａを形成する際に、前述した図７に示すように、隙間部においてデータ線を拡幅すると同時に、前述した段差部においてデータ線を拡幅した。
【００７１】
詳しくは、図７に示すように、データ線３０（上層配線）の下に複数存在する段差部（交差部）、すなわち、走査線２０と交差する段差部Ｘ2、Ｘ3、容量線３ｂと交差する段差部Ｘ１、Ｘ４、及び、半導体層１ａと交差する段差部（Ｘ１の近く）において、上層配線であるデータ線３０の拡幅部３０ａを有している。これと同時に、拡幅部３０ａによって、データ線３０に沿って保持容量電極３ｂが形成されていない部分３ｃを遮光している。
【００７２】
次に、ソース電極６ａおよびドレイン電極６ｄの形成に用いたレジストマスクＲＭ５に対し、図１３（Ｅ）に示すように、レジストマスクＲＭ５を除去する。
【００７３】
次に、図１４（Ａ）に示すように、ソース電極６ａおよびドレイン電極６ｄの表面側に、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７ａを形成する。さらに、この絶縁膜７ａの表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７ｂを形成する。これらの絶縁膜７ａ、７ｂによって、第２の層間絶縁膜７が形成される
ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ２ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜７ａ（シリコン酸化膜）は、層間絶縁膜として用いることができるとともに、ドレイン電極６ｄに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【００７４】
次に、フォトリソグラフイ技術を用いて、第２の層間絶縁膜７にコンタクトホールを形成するためのレジストマスクＲＭ６を形成する。
【００７５】
次に、レジストマスクＲＭ６を介して第２の層間絶縁膜７にエッチングを行い、図１４（Ｂ）に示すように、ドレイン電極６ｄに対応する部分にコンタクトホール７ｃ、７ｄからなる第３のコンタクトホール８ａを形成する。
【００７６】
次に、第３のコンタクトホール８ａの形成に用いたレジストマスクＲＭ６に対し、図１４（Ｃ）に示すように、レジストマスクＲＭ６を除去する。
【００７７】
次に、図１４（Ｄ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Indium Tin Oxide）をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングするためのレジストマスクＲＭ７を形成する。
【００７８】
次に、レジストマスクＲＭ７を介してＩＴＯ膜９にエッチングを行って、図１５（Ａ）に示すように、第３のコンタクトホール８ａを介してドレイン電極６ｄに電気的に接続する画素電極９ａを形成する。
【００７９】
しかる後に、画素電極９ａの形成に用いたレジストマスクＲＭ７に対し、図１５（Ｂ）に示すように、レジストマスクＲＭ７を除去する。
【００８０】
（他の実施の態様）
以上図１から図１５を参照して説明した各実施の形態では、データ線駆動回路６０及び走査線駆動回路７０をアクティブマトリクス基板１００の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、アクティブマトリクス基板１００の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２００の投射光が入射する側及びアクティブマトリクス基板１００の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００８１】
以上説明した各実施の形態における液晶装置は、例えば、カラー液晶プロジェクタに適用されるため、３枚の液晶装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施の形態では、対向基板２００に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２２の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２００上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施の形態における液晶装置を適用できる。更に、対向基板２００上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２００上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【００８２】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施の形態は有効である。
【００８３】
更に、液晶装置の各画素のスイッチング素子として、ＴＦＴに変えて、ＴＦＤ、ＭＩＭ等の２端子型非線形素子を用いてもよい。この場合には、走査線及びデータ線のうちの一方を対向基板に設けてストライプ状の対向電極とし、他方を素子アレイ基板に設けて、各ＴＦＤ素子等を介して各画素電極に接続するように構成すればよい。或いは、液晶装置の各画素にスイッチング素子を設けることなく、パッシブマトリクス型の液晶装置として構成してもよい。
【００８４】
（電子機器）
次に、以上詳細に説明した電気光学装置（液晶装置など）３００を備えた電子機器の実施の形態について図１６から図１８を参照して説明する。
【００８５】
先ず図１６に、このように液晶装置３００を備えた電子機器の概略構成を示す。
【００８６】
図１６において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置３００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶装置３００を構成するアクティブマトリクス基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【００８７】
次に図１７から図１８に、このように構成された電子機器の具体例を各々示す。
【００８８】
図１７において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がアクティブマトリクス基板上に搭載された液晶装置３００を含む液晶表示モジュールを３個用意し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより各々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【００８９】
図１８において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶装置３００がトップカバーケース内に設けられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【産業上の利用可能性】
【００９０】
以上図１６から図１８を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、デジタルカメラ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが電子機器の例として挙げられる。
【図面の簡単な説明】
【００９１】
【図１】実施形態におけるアクティブマトリクス基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２】図１のＨ−Ｈ’断面図である。
【図３】アクティブマトリクス基板の構成を模式的に示すブロック図である。
【図４】図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図５】図３に示すアクティブマトリクス基板の画素の等価回路図である。
【図６】図４の画素ＴＦＴ部のＡ−Ａ′線における断面図断面図である。
【図７】実施の形態におけるデータ線の拡幅を説明するための平面図である。
【図８】データ線の拡幅の他の形態を説明するための平面図である。
【図９】デュアルゲート構造を有する装置におけるデータ線の拡幅を説明するための平面図である。
【図１０】図９における各切断線における断面図である。
【図１１】液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図１２】液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図１３】液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図１４】液晶装置の製造プロセスを順を追って示す工程図（その４）である。
【図１５】液晶装置の製造プロセスを順を追って示す工程図（その５）である。
【図１６】本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１７】電子機器の一例として液晶プロジェクタを示す断面図である。
【図１８】電子機器の他の例としてパーソナルコンピュータを示す正面図である。
【図１９】従来におけるデータ線の細り説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。
【図２０】従来におけるデータ線に沿って生じる隙間を説明するための平面図である。
【符号の説明】
【００９２】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…ゲート絶縁膜
３ａ…ゲート電極
３ｂ…容量線（第２蓄積容量電極）
４…第１層間絶縁膜
４ａ…第１コンタクトホール
４ｂ…第２コンタクトホール
６ａ…ソース電極
７…第２層間絶縁膜
８ａ…第３コンタクトホール
９ａ…画素電極
１０…絶縁基板
１１…画素部（画面表示領域）
１２…絶縁膜
１６…配向膜
２０…走査線
２２…第２遮光膜
２３…配向膜
３０…データ線
３２…対向電極
３９…液晶層（電気光学物質層）
４１…絶縁膜
５０…画素スイッチング用ＴＦＴ
５９…シール材
７１…蓄積容量
６０…データ線駆動回路
７０…走査線駆動回路
１００…アクティブマトリクス基板
２００…対向基板
３００…電気光学装置（液晶装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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