(57)【要約】【課題】フラッシュＥＥＰＲＯＭに生じるセルの過消去の問題を解決する。【解決手段】本発明の方法によりプログラミング中により低いワード線電圧Ｖｐ１を使用することができる。さらに、本発明によりメモリセルアレイ１０のフラッシュプログラミングに使用した場合に比較的狭い閾値電圧分布Ｖｔが得られる。またプログラムされるセルのソース１１／基板２３接合を逆バイアルすることにより圧縮ゲート電流効率が向上する。逆バイアスは、例えば、ソース１１にバイアス電圧を印加するかもしくはソース１１に直列にダイオード２７、抵抗２９もしくは他のインピーダンスを接続して行われる。逆バイアスによりフラッシュプログラミング圧縮中にプログラムされるセルもしくはアレイ全体のソース電流ＩＳが制限される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電圧に接続された基板を有する非揮発性集積回路内のフローティングゲートメモリのプログラミング方法であって、該方法は、
前記メモリセルのソースを高インピーダンスに接続し、
前記メモリセルのドレーンに電流を流し、
前記基準電圧に対して正である電圧を前記メモリセルの制御ゲートに印加する、
ことからなる、プログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に消去可能で、電気的にプログラム可能な読取専用メモリ（ＥＥＰＲＯＭ）アレイのような非揮発性、集積回路メモリアレイに関する。特に本発明はフローティングゲートメモリアレイのプログラミング方法に関する。
【背景技術】
【０００２】
ファウラーノルドハイムのトンネルプログラミングと対照的に、ホットキャリア注入を使用したＥＥＰＲＯＭが、（ａ）、ＩＥＤＭ  １９８５年（第６１６〜６１９頁）のＭｕｋｈｅｒｊｅｅ等の論文“シングルトランジスタＥＥＰＲＯＭセルおよびその５１２Ｋ  ＣＭＯＳ  ＥＥＰＲＯＭにおける実施”および、（ｂ）、ＩＳＳＣＣ  １９８９年（第１４０〜１４１頁）のＶ．Ｋｙｎｅｔｔ等の論文“９０ｎＳ  １００Ｋ  イレーズ／プログラムサイクルメガビットフラッシュメモリ”に記載されている。（ａ）の中心問題は米国特許第４，６９８，７８７号でも検討されている。
【０００３】
従来技術を使用したホットキャリア注入プログラミング方法では、基板電圧（Ｖｓｓ、恐らくは０Ｖ）に等しい基準電圧がプログラムされるセルのソースへ印加され、恐らくは６Ｖ〜８Ｖである第１の正電圧Ｖｄｄがドレーンに印加され、恐らくは１２Ｖである第２の正電圧が制御ゲートに印加される。このような状況の元では、ソースおよびドレーン間のチャネルは高導電性であり、ドレーン拡散接合が基板（チャネル）に対して逆バイアスされソース拡散接合は逆バイアスされない。ドレーン拡散に到達する電子には２つの電界が印加され、一方は逆バイアスドレーン拡散に関連しており他方は制御ゲートからフローティングゲートへ接続される正電圧に関連している。電界により電子（ホットキャリア）がフローティングゲートへ注入される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
フラッシュＥＥＰＲＯＭに生じる一つの問題はセルのオーバーイレーズである。オーバーイレーズされたセルは正電荷を有し、フローティングゲートの下のチャネルが導通する。オーバーイレーズされた導電性セルにより並列接続セルのカラム内の他のセルが短絡される。オーバーイレーズを補償する一つの方法はスプリットゲートを有するフラッシュＥＥＰＲＯＭを形成することである。もう一つの方法は全ＥＥＰＲＯＭセルをプログラミングし、光消去パルスを段階的に印加し、各ステップの後で全セルが消去されているかどうかを調べることである。他の方法としては、例えば１９９２年７月２１日発行の米国特許第５，１３２，９３５号および１９９２年８月１６日発行の米国特許第５，１２２，９８５号およびその中の参照事項に記載されているプログラミングおよび消去ステップの交番実施が含まれる。両特許共フラッシュ消去されたセルの閾値電圧分布を圧縮すなわち狭くすることに関連しており、両特許共テキサスインスツルメンツ社が譲り受けている。
【０００５】
従来技術のフラッシュＥＥＰＲＯＭに付随する一つの問題点はフラッシュ消去操作後の閾値電圧の分布が広くなることである。これは一部ゲート絶縁膜内に捕捉されたホールもしくはフローティングゲートへのホットホールの注入による。
【０００６】
フラッシュ消去手順実施後の閾値電圧分布は狭いことが望ましい。消去された閾値電圧分布を狭くするには、前記したようにフラッシュ消去法は最終消去ステップの前に少くとも一つのフラッシュプログラミングステップを設けて最終的な狭い消去閾値電圧分布に到達する必要がある。
【０００７】
プログラムされた閾値電圧の分布を狭くする、すなわち“圧縮”するための方法が少くとも２つ提案されている。一般的にこれらの方法はいずれも閾値電圧の低いセルの閾値電圧を高めることができる。一つの方法ではワード線ストレスを使用してフローティングゲートへ電子のファウラーノルドハイム注入を行っている。この方法の利点はビット線リーク電流の制約を受けないことである。しかしながら、この方法では通常のプログラミング電圧よりも高いゲート電圧が必要である。ゲート電圧を高くするには、誘電体素子内の電界を低下させるか誘電体素子を強化するための特殊な製造ステップが必要となる。
【０００８】
第２の方法はゲートへホットエレクトロンを注入することである。この方法はＩＥＤＭ  １９９１年（第１１、４、１〜１１、１、４頁）のヤマダ等の論文“簡単なスタックゲートフラッシュＥＥＰＲＯＭの自己集束消去法”に記載されている。第２の方法では、ビット線が６〜７Ｖの電圧でバイアスされソースは接地され（基板電圧、すなわち０Ｖ）低電圧（０〜２Ｖ）が制御ゲートに印加される。この方法で必要な電圧は充分回路の能力以内の電圧であるが、この第２の方法の欠点は大きなチャネル電流を必要とすることである。すなわち、いくつかのディプレートされたセルがドレーン−カラム線に接続されると、ドレーン−カラム線が過負荷となりプログラミング能力が低下する。ドレーン−カラム線リークが大き過ぎると、ドレーン−カラム電圧が崩壊して圧縮手順は失敗する。また、（ソースを接地させた）この第２の方法を使用すると、ゲートにホットホールが注入されてドレーン−カラム線リークが増大し圧縮の目的が挫折してしまうことがある。
【０００９】
ソースを基板に対して正電圧でバイアスしてチャネルホット電子を使用してＥＰＲＯＭをプログラミングする方法が１９９３年６月８日発行の米国特許第５，２１８，５７１号に記載されている。この特許に記載された方法では、制御ゲートはＥＰＲＯＭセルの閾値電圧以上の電圧でバイアスされる。
【課題を解決するための手段】
【００１０】
メモリセルのフラッシュプログラミングに使用すると、本発明の効率的で許容度の高い圧縮法により比較的狭い閾値電圧分布が得られる。接地ソースを使用する従来のプログラミング法の問題点であるドレーン−カラム線ローディング効果が本方法により解消される。さらに、本発明の方法ではワード線に高電圧を印加する必要がないため、“ワード線ストレス法”の制約が克服される。事実、ここで説明する方法で必要な電圧および電流は周知のチップ製造技術の充分能力以内であり、しかもワード線に接続された非選定セルが不注意によりプログラムされる可能性が低下される。
【００１１】
本発明の方法ではプログラムされるセルのソース・基板接合を逆バイアスすることにより圧縮ゲート電流効率が向上する。逆バイアスは、例えば、ソースへバイアス電圧を印加するかもしくはソースおよび基地（大地）間に抵抗や他のインピーダンスを配置して行われる。逆バイアスによりフラッシュプログラミング圧縮ステップ中にプログラムされる個別セルおよびアレイ全体のチャネル電流が制限される。
【００１２】
従来の圧縮方法に較べれば、本方法では従来の解決方法の１００倍を越えるゲート電流圧縮が行われる。さらに、本方法では圧縮工程に対するホットホール注入の望ましくない影響が低減される。
【００１３】
さらに、本発明の方法によりアレイリークに対するマージンが増大する。
【００１４】
前の圧縮消去ステップ中に何らかの理由によりセルのフローティングゲートの電荷が消失しても、そのセルの電圧閾値は本方法により回復される。
【実施例】
【００１５】
本発明の方法の使用について説明するために、メモリチップの一体部であるメモリセルアレイの一例を図１に示す。各セルはソース１１、ドレーン１２、フローティングゲート１３、制御ゲート１４を有するフローティングゲートトランジスタ１０である。一行のセル１０内の各制御ゲート１４はワード線１５に接続され、各ワード線１５はワード線デコーダ１６に接続されている。一行のセル１０内の各ソース１１はソース線１７に接続されている。一列のセル１０内の各ドレーン１２はドレーン−カラム線１８に接続されている。各ソース線１７はコモン−カラム線１７ａを介してカラムデコーダ１９に接続され各ドレーン−カラム線１８はカラムデコーダ１９に接続されている。
【００１６】
リードモードにおいて、ワード線デコーダ１６は線２０ｒを介したワード線アドレス信号およびマイクロプロセッサ２１からの信号に応答して予め選定された正電圧Ｖｃｃ（およそ＋５Ｖ）をセレクトされたワード線１５へ印加し、低電圧（大地すなわちＶｓｓ）をディセレクトされたワード線１５へ印加するように機能する。カラムデコーダ１９は予め選定された正電圧Ｖｓｅｎ（およそ＋１Ｖ）を少くともセレクトされたドレーン−カラム線１８に印加し低電圧（０Ｖ）をソース線１７に印加するように機能する。カラムデコーダ１９はまたアドレス線２０ｄを介した信号に応答してセレクトされたセル１０のセレクトされたドレーン−カラム線１８をＤＡＴＡ  ＩＮ／ＯＵＴ端子に接続するように機能する。セレクトされたドレーン−カラム線１８およびセレクトされたワード線１５に接続されているセル１０の導通もしくは非導通状態はＤＡＴＡ  ＩＮ／ＯＵＴ端子２２に接続された（図示せぬ）センスアンプにより検出される。
【００１７】
フラッシュイレーズモード中に、カラムデコーダ１９は全てのドレーン−カラム線１８をフローティング（“オフ”状態にバイアスされた電界効果型トランジスタ等の高インピーダンスに接続）するように機能することができる。ワード線デコーダ１６は大地とすることができる基準電位に全てのワード線１５を接続するように機能する。カラムデコーダ１９はまた全てのソース線１７に高い正電圧Ｖｅｅ（およそ＋１０Ｖ〜＋１５Ｖ）を印加するように機能する。これらの消去電圧によりフローティングゲート１３から電荷を転送するファウラーノルドハイムトンネル電流を発生するのに充分な電界強度がゲート酸化膜領域の両端間に生じてメモリセル１０が消去される。ワード線１５の電位が０Ｖであるため、消去中にセル１０は非導通状態にとどまる。これとドレーン１２がフロートしているという理由により、チャネルホットキャリアが発生する。
【００１８】
従来のライトもしくはプログラムモードでは、ワード線デコーダ１６は線２０ｒを介したワード線アドレス信号およびリード／ライト／イレーズ制御回路２１（すなわちマイクロプロセッサ２１）からの信号に応答してセレクトされた制御ゲート１４を含むセレクトされたワード線１５に予め選定された第１のプログラミング電圧ＶＰ１（およそ＋１２Ｖ）を印加するように機能することができる。カラムデコーダ１９はまたセレクトされたドレーン−カラム線１８、したがってセレクトされたセル１０のドレーン１２、へ第２のプログラミング電圧Ｖｐ２（およそ＋５〜＋１０Ｖ）を印加するように機能する。従来の方法では、ソース線１７は大地とすることができる基準電圧Ｖｓｓに接続される。ディセレクトされたドレーン−カラム線１８は全て基準電圧Ｖｓｓに接続されるかもしくはフロートされる。これらのプログラミング電圧によりセレクトされたメモリセル１０のチャネル内に高電流（ドレーン１２からソース１１）状態が生じ、ドレーン・チャネル接合付近にチャネルホット電子およびアバランシェ降伏電子が発生してチャネル酸化膜を横切してセレクトされたセル１０のフローティングゲート１３へ注入される。プログラミング時間は（Ｖｐ１が０Ｖである）チャネル領域に対しておよそ−２Ｖ〜−６Ｖの負のプログラム電荷によりフローティングゲート１３をプログラムするのに充分な長さに選定される。実施例に従って製造されたメモリセル１０については、制御ゲート１４／ワード線１５とフローティングゲート１３間の結合効率はおよそ０．６である。したがって、セレクトされた制御ゲート１４を含むセレクトされたワード線１５上の、例えば、１２Ｖの従来のプログラミング電圧Ｖｐ１によりセレクトされたフローティングゲート１３にはおよそ＋７．２Ｖの電圧が印加される。フローティングゲート１３（およそ＋７．２Ｖ）と接地された（およそ０Ｖ）ソース線１７間の電圧差はファウラーノルドハイムトンネル電流をソース１１とフローティングゲート１３間のゲート酸化膜を横切してセレクトもしくはディセレクトされたセル１０のフローティングゲート１３をチャージさせるのに不充分である。セレクトされたセル１０のフローティングゲート１３はプログラミング中に注入されるホットエレクトロンによりチャージされ、次にエレクトロンによりセレクトされたセル１０のフローティングゲート１３の下のソース・ドレーンパスが非導通とされ、“ゼロ”ビットとして読み出される状態となる。ディセレクトされたセル１０のフローティングゲート１３の下のソース・ドレーンパスは導通したままであり、これらのセル１０は“１”ビットとして読み出される。
【００１９】
本発明による（従来のフラッシュイレーズサイクルに続く）フラッシュプログラム圧縮モードでは、ワード線デコーダ１６は線２０ｒを介したアドレス信号およびリード／ライト／イレーズ制御回路２１（すなわちマイクロプロセッサ２１）からの信号に応答して予め選定された第１のプログラミング電圧Ｖｐ１（およそ＋１Ｖ〜＋４Ｖ）を全てのワード線１５に印加するように機能する。カラムデコーダ１９はまた第２のプログラミング電圧Ｖｐ２（およそ＋６Ｖ〜＋７Ｖ）を全てのドレーン・カラム線１８に印加するように機能する。全てのソース線１７が第３のプログラミング電圧Ｖｐ３（およそ＋１Ｖ〜＋２Ｖ）まで高められる。これらのプログラミング電圧によりセレクトされたメモリセル１０のチャネル内に比較的低い電流（ドレーン１２からソース１１）状態が生成され、チャネルホットエレクトロンおよびアバランシュ降伏電子が発生されてチャネル酸化膜を横切してセル１０のフローティングゲート１３へ注入される。プログラミング時間は全てのフローティングゲート１３から任意の正電荷を除去して閾値電圧Ｖｔ分布を圧縮するのに充分な長さに選定される。この時間は１秒程度の長さであり、チャージ電流が非常に小さいため従来の方法より遙かに長い。しかしながら、この時間中にアレイ全体がプログラムされる。もちろん、プログラミング電圧Ｖｐ１が小さいため充分なファウラーノルドハイムトンネル電流がソース１１およびフローティングゲート１３間のゲート酸化膜を横切してセル１０のフローティングゲート１３をチャージすることはない。しかしながら、セル１０のフローティングゲート１３はプログラミング中に注入されるホットエレクトロンによりチャージされる。
【００２０】
本発明のフラッシュプログラム法は消去する前に全セル１０をプログラムしたり、１個のセルあるいは１行もしくは１列のセルをプログラムするのに使用され、プログラムされたセルのゲート電圧が前記した＋１Ｖ〜＋４Ｖではなく恐らくは＋１０Ｖの第１のプログラミング電圧Ｖｐ１へ傾斜する点を除けば前記した圧縮方法と同じである。任意の正電荷を単に移動しかつ／もしくは電圧閾値Ｖｔを圧縮するのではなく、フローティングゲートがチャネル領域に対しておよそ−２Ｖ〜−６Ｖの負のプログラム電荷によりプログラムされる。ここでも、所要時間長はチャージ電流が非常に低いために従来の方法に較べて遙かに長くなる。しかしながら、全チッププログラミング時間は比較できる長さとなる。
【００２１】
便宜上、リード、ライトおよびイレーズ電圧を表１に示す。
【表１】
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【００２２】
図１のメモリセルアレイで使用されるタイプの代表的なフローティングゲートセル１０の断面を図２に示す。ソース１１およびドレーン１２拡散とは反対種別の不純物を有する半導体基板２３内で不純物拡散を行ってソース１１およびドレーン１２が形成される。代表的にソース１１は２種の不純物の拡散により形成される。ソース１１とドレーン１２間の基板２３領域はセルチャネル２４となる。フローティングゲート１３はゲート絶縁膜２５によりチャネル２４から絶縁されたポリシリコン層により形成される。図１のワード線１５の一部であるポリシリコン制御ゲート１４は層間絶縁膜２６によりフローティングゲート１３から絶縁される。
【００２３】
本発明は数千の不完全なメモリセル１０のテスト構造に対する実験データを参照して説明すると良く理解できる。一種のテスト構造はポリシリコンフローティングゲート１３層の形成後ポリシリコン制御ゲート１４層を形成する前の時点でフローティグゲートメモリセル１０の製造工程が停止される点を除けば実際のセルアレイ１０と同様である。ソース１１およびドレーン１２拡散は完全なセル１０のアレイを形成するのに使用されるのと同じ手順を使用して形成される。テスト構造の不完全メモリセル１０は等価フローティングゲート１３に対する拡張されたポリシリコン電極を含み、フローティグゲート１３ポリシリコンへのプローブアクセスが得られる。フローティングゲート１３ポリシリコンへのプローブアクセスはプログラミング中に等価フローティングゲート１３へ流れる注入電流Ｉｇを測定するのに使用される。
【００２４】
第２のタイプのテスト構造はフローティングゲート１３およびそれとは層間絶縁膜２６により絶縁された制御ゲート１４のあるセル１０を有している。プログラミングは制御ゲート１４ポリシリコン、ソース１１導体、およびドレーン１２導体に接続されたプローブへ電圧を印加して行われる。
【００２５】
図３〜図６にゲート電流Ｉｇに対するソースバイアスの影響を示す。図３〜図６のデータは第１種別のテスト構造のドレーンを４００Ωの抵抗を介して基板に対して＋６．５Ｖの電圧に接続して得たものである。フローティングゲート電圧Ｖｇはゲート電流Ｉｇの絶対値を監視しながらソースバイアスをパラメータとして０Ｖ〜＋５Ｖまで傾斜している。Ｖｄｄはデバイス１０のドレーン１２の電圧である。図３はソースを基板２３に接地した場合の従来の値を示す。左側の小さなピークＰ１はホール注入電流の絶対値に対応し、実際の電流は負である。このピークＰ１は望ましくない電流成分を表わしており、それはセル１０の閾値Ｖｔをさらに低下することにより圧縮を行う目的がこの成分により挫折してしまうためである。図３のピークＰ２は望ましくない電子流を表わしている。図４〜図６に示すように、ソース・基板接合の逆バイアスによりゲート電流Ｉｇは著しく増加する（１００倍以上）。ゲート電流にはピークＰ２は一つしかない。このピークＰ２は電子流（所望する電流成分）に対応し、ホール電流が存在しても圧縮に関しては意味がない。ボディ効果により、ソースバイアス電圧を高くするとピーク電子注入電流が発生するゲートバイアスが高くなる。実際には、使用する全電圧がチップレベルで利用できるバイアスの範囲内であるためこれは重要ではない。本発明の方法を使用すれば、チャネル電流Ｉｄしたがって消費電力を増大することなくゲート電流Ｉｇが増加される（効率が向上する）。
【００２６】
およそ１０，０００セルを有する第１種別のテスト構造に対する総等価フローティングゲート電流Ｉｇの変動を図７に示す。基板２３を０Ｖとしドレーン１２をおよそ＋６．８Ｖとして、１μＡ、１０μＡおよび１００μＡの定電流Ｉｓが共通ソース１１に印加される。各定ソース電流Ｉｓに対してゲート電圧Ｖｇは０Ｖからおよそ＋８．５Ｖまで変動し、各定ソース電流Ｉｓに対する等価フローティングゲート・電極電流Ｉｇが測定される。もちろん、このような小さい注入電流値を使用するにはバイアス条件を長時間適用して非揮発性メモリセルのフローティングゲートをプログラムしなければならない。図７にはＶｇが変化する時のソース電圧Ｖｓも示されておりＩｓの全ての値に対して実際上同じである。これらのデータはゲート電流Ｉｇがチャネル電流Ｉｄに比例することを示している。
【００２７】
およそ１０，０００セルを有する第１種別のテスト構造に対するドレーンバイアスＶｄをパラメータとした場合の総等価フローティングゲート電流Ｉｇを図８に示す。この場合には基板２３を０Ｖとして１００μＡの電流Ｉｓが共通ソース１１電極へ印加される。ドレーン１２電圧は５Ｖ、６Ｖおよび６．９Ｖに固定される。各定ドレーン電圧Ｖｄによりゲート電圧Ｖｇは０Ｖからおよそ８．５Ｖまで変動し各定ドレーン電圧Ｖｄに対して等価フローティングゲート・電極電流Ｉｇが測定される。
【００２８】
およそ１０，０００セルを有する第１種別のテスト構造に対する総等価フローティングゲート電流Ｉｇの変動を図９に再び示す。ここでは、基板２３を０Ｖとして１０μＡの電流Ｉｓが共通ソース１１に印加される。ドレーン電圧Ｖｄは５Ｖ、６Ｖおよび６．９Ｖに固定される。各定ドレーン電圧Ｖｄによりゲート電圧Ｖｇは０Ｖからおよそ８．５Ｖまで変動し、各定ドレーン電圧Ｖｄに対して等価フローティングゲート・電極電流Ｉｇが測定される。
【００２９】
制御ゲート電圧Ｖｃｇを＋５Ｖとしドレーン電圧Ｖｄを＋６．５Ｖとして３０μＡの電流を１秒間共通ソース１１に印加した後のおよそ１０，０００セルを有する第２種別のテスト構造内の閾値電圧Ｖｔの圧縮が改善される様子を図１０に示す。圧縮の改善は圧縮手順の前後に制御ゲート電圧Ｖｃｇが−１Ｖから＋４Ｖへ変動する時のドレーン電流Ｉｄの変動グラフにより示される。ある点における圧縮前の傾斜は圧縮後の傾斜よりも勾配がゆるくしかも直線ではなく、制御ゲート電圧Ｖｃｇが増大する時あるセル１０は他よりも先に導通することを示している。制御ゲート電圧Ｖｃｇを０Ｖとして圧縮前に測定されるリーク電流はおよそ１μＡである（リーク電流は過消去セル数および過消去程度の尺度である）。圧縮後の傾斜は比較的急峻な直線となり、制御ゲート電圧Ｖｃｇが増大するのと同じ点でセル１０が導通することを示し、したがって閾値電圧Ｖｔの分布が圧縮されることを示している。圧縮後のリーク電流は１００分の１以下に低減され０．０１μＡ以下となる。相互コンダクタンスＧｍのグラフは制御ゲート電圧Ｖｃｇの変化で除算したドレーン電流Ｉｄの変化を示している。Ｇｍ曲線のピークにおける制御ゲート電圧Ｖｃｇは代表的セル１０の閾値電圧Ｖｔに対応している。
【００３０】
制御ゲート電圧Ｖｃｇを５Ｖとしドレーン電圧Ｖｄを６．５Ｖとして図１０と同様に３０μＡの電流Ｉｓを１秒間共通ソース１１に印加した後のおよそ１０，０００セルを有する第２種別のテスト構造内における閾値電圧Ｖｔの圧縮が改善される様子を図１１に示す。このテスト構造は図１０の構造よりも圧縮前のリーク電流が遙かに大きい（１ｍＡ）。図１０と同様に、改善は圧縮の前後に制御ゲート電圧Ｖｃｇが−１Ｖから＋４Ｖまで変動する時のドレーン電流Ｉｄの変動グラフにより示される。圧縮後のリーク電流は１μＡ以下となり、圧縮前リーク電流に対して１０００倍以上改善される。
【００３１】
特定の１０Ｋテスト構造に対する実験上のフラッシュ−プログラム−圧縮ステップは１秒を要しおよそ３０μＡの総ソース１１電流を使用する（図１０〜図１１）。
【００３２】
前記した方法は操作中にソース１１およびドレーン１２接合間に存在するチャネル電流を頼りにしている。ある意味では前節で説明した方法ほど効率的ではないが、ソース１１およびドレーン１２間に外部から誘起されるチャネル電流の無い方法を使用することもできる。外部誘起チャネル電流が無いことの利点は過消去されたメモリアレイ内のディプリートされたビット線数に対して完全に無感応となることである。
【００３３】
共通ソース１１電極をフロートさせ（“オフ”状態の電界効果型トランジスタ等の高インピーダンスに接続）制御ゲート電圧を＋５Ｖとして１００μＡのドレーン電流Ｉｄを１秒間共通ドレーン接続へ注入した後のおよそ１０，０００セルを有する第２種別のテスト構造内における閾値電圧Ｖｔの圧縮が改善される様子を図１２に示す。改善は圧縮前後に制御ゲート電圧Ｖｃｇが−１Ｖから＋４Ｖまで変動する時のドレーン電流Ｉｄのグラフによって示される。図１０に示すように、ある点における圧縮前の傾斜は圧縮後の傾斜よりも勾配が小さくしかも直線でなく、制御ゲート電圧Ｖｃｇが増加する時にあるセル１０は他よりも先に導通することを示している。圧縮後の傾斜は比較的急峻で直線となり、セル１０は制御ゲート電圧Ｖｃｇが増加するのと同じ点で導通開始され、閾値電圧Ｖｔの分布が圧縮されることを示している。
【００３４】
共通ソース１１電極をフロートさせ（高インピーダンスに接続）制御ゲート電圧Ｖｃｇを＋５Ｖとして１０μＡのドレーン電流Ｉｇを１０秒間共通ドレーン１２へ注入した後のおよそ１０，０００セルを有する第２種別のテスト構造内における閾値電圧Ｖｔの圧縮が改善される様子を図１３に示す。改善は圧縮の前後で制御ゲート電圧Ｖｃｇを−１Ｖから＋４Ｖまで変動させた時のドレーン電流Ｉｄのグラフで示される。図１１と同様に、圧縮後の傾斜は圧縮前の傾斜よりも急峻であり、閾値電圧Ｖｔの範囲が狭くなり分布が圧縮されたことを示している。
【００３５】
ハウラーノルドハイムの場合に較べ、図１２および図１３のゲート電流Ｉｇは低い制御ゲート電圧Ｖｃｇで開始される。したがって、ワード線１５電圧を高くする必要がなくなる。また、ソース１１がフロートしたままとされるため、この技術はソース・ドレーンのリーク量、ディプリートされたセル１０の数、これらのセル１０内のディプレッションの程度により制約されることがない。
【００３６】
ソース１１に印加される正電圧バイアスを使用して注入効率が向上するため、例えば１メガビットフラッシュメモリアレイを本発明の圧縮手順を１秒以下だけ使用しておよそ１０ｍＡの総ソース１１消費電流でフラッシュプログラムすることができる。
【００３７】
圧縮プログラミングに使用されるソースバイアス法を図１４〜図１６に示す。図１４はプログラミング中にセル１０のソース１１をバイアス（例えば＋０．７Ｖ）するのに使用されるダイオード接続電界効果型トランジスタ２７を示す。（２個の直列ダイオード２７を使用して＋１．４Ｖのバイアスを得る）。ダイオード２７接続には他の動作中に他の目的にトランジスタ２７を使用できるようにする（図示せぬ）スイッチングトランジスタを含めることができる。前記したように、バイアス用のダイオード接続電界効果型トランジスタ２７の替りに電圧源、電流源、抵抗、もしくはその組合せを使用することができる。図１５はプログラミング圧縮操作中に図１４のダイオード接続電界効果型トランジスタと共に使用して制御ゲート電圧を制御する増幅器帰還回路２８を示す。図１６は、図１４のダイオード接続電界効果型トランジスタ２７を抵抗２９で置換した、プログラミング圧縮操作中に制御ゲート電圧を制御する第２の増幅器帰還回路を示す。フローティングゲートメモリセルと一緒に使用される従来の増幅器帰還回路が米国特許第４，７９７，８５６号に記載されている。もう一つの方法はゲートバイアスを調整してデバイスのソース１１電圧をゲート電流注入のための最適範囲（およそ＋１Ｖ〜＋２Ｖ）とすることである。さらにもう一つの方法はゲート電圧を傾斜させながらソース１１電流を制限することである。
【００３８】
図１５〜図１６の回路によりフラッシュ−プログラミング−圧縮ステップの開始時におけるゲートバイアス電圧Ｖｇが高くなり、工程の速度が高くなる。フラッシュ−プログラミング圧縮ステップが進行すると、ゲートバイアス電圧Ｖｇが低下し、プログラミング電流がおそくなってセル１０の閾値電圧が収束すなわち圧縮される。
【００３９】
もう一つの方法はゲート１４へ所定のバイアス電圧を印加し、次にソース１１へパルス電流を印加することである。次にアレイの状態が調べられる。リーク電流が所定値の点に達したら圧縮工程は停止される。
【００４０】
本発明のゲート電流Ｉｇの物理的源泉は下記の一つ以上の要因によるものである。
【００４１】
１）．ソース１１接合から外部発生されドレーン１２ディプレッション領域内で充分なエネルギを得てゲート絶縁膜障壁を越えて放出される電子。
【００４２】
２）．ドレーン１２ディプレッション領域内の衝撃イオン化によりシリコン基板２３内に発生する電子（衝撃イオン化はアバランシェ接合もしくはディプレッション領域内の高電界中を横切するバンド間トンネル誘起ホール電流により開始することができる）。
【００４３】
前記２）の電子のいくらかはゲート１３の下のディプレッション領域に集められる。これらの電子のほんの一部だけが（ゲート１３に直角な経路で）ディプレッション領域を横切するエネルギを得、その後でゲート１３への注入が行われる。フローティングソース１１の場合には、前記２）の電子のいくらかは衝撃イオン化工程により生成され、フローティングソース１１に集められる。ソース１１導体がフローティング性であるため、これらの電子はシリコン表面に沿ってドレーン１２接合へ引き戻される。１）で説明したのと同様な機構に従ってこれらの電子のほんの一部がフローティングゲート１３中へ放出される。両者の違いは、１）の場合にはソース１１側から来る電子は外部から供給されるが、後者の場合にはシリコン基板２３内で進行中のキャリア増倍過程により電子が供給されることである。
【００４４】
前記した例では１種類のフローティングゲートセル１０についてしか検討されていないが、本発明はいかなる種類の非スプリットゲート非揮発性メモリセル１０を使用した非揮発性メモリにも使用できる。
【００４５】
ここの実験データはテスト構造の等価フローティングゲート１３の電圧に関するものであるが、これらの電圧は制御ゲート１４に必要な適切な範囲の値へ変換して所望するフローティングゲート１３電圧とすることができる。フローティングゲート１３と基準電圧（Ｖｓｓ）との間の電圧Ｖｇは次式で示され、
【数１】
2006313640.tif 000004
ここに、Ｃｐｐは制御ゲート１４とフローティングゲート１３間の容量、Ｃｓはフローティングゲート１３とソース１１間の容量、Ｃｄはフローティングゲート１３とドレーン１２間の容量、Ｃｃｈはフローティングゲート１３とソース１１およびドレーン１２間のチャネルとの間の容量、Ｖｃｇは制御ゲート１４の電圧、Ｖｓはソース１１の電圧、Ｖｄはドレーン１２の電圧、Ｖｃｈはソース１１およびドレーン１２間のチャネルの電圧、Ｑｆはフローティングゲート１３の電荷である。
【００４６】
ここの実験データはドレーン１２に対するあるバイアス条件およびソース１１に対する他のバイアス条件について記述している。多くの場合、ソース１１およびドレーン１２に対する一般的なバイアス条件は逆にすることができ、しかも同じ結果が得られる。したがって、“ソース”および“ドレーン”という用語は特許請求の範囲も含めて本明細書では取り替えて使うことができる。
【００４７】
したがってセルアレイを圧縮するために、ドレーン１２は例えば基板２３電圧に対して＋６Ｖ〜＋８Ｖに保持され、ソース１１は例えば＋１Ｖ〜＋２Ｖに保持され、制御ゲート１４はソース１１電圧よりもおよそ＋１Ｖ〜＋２Ｖ高く保持される。
【００４８】
第２の圧縮手順を使用して、ドレーン１２は例えば基板２３電圧に対して＋６Ｖ〜＋７Ｖに保持され、ソース１１は高インピーダンスに接続され（フロートされる）、制御ゲート１４は例えば＋２Ｖ〜＋５Ｖに保持される。制御ゲート１４は定電圧に保持されるか、２つの電圧（例えば、＋２Ｖと＋５Ｖ）間でクロックされるか、あるいは制御ゲート１４の電圧がゆるやかに傾斜される。
【００４９】
いずれの手順においても、制御ゲートの電圧はソースに正電圧（逆バイアス電圧）を有するセルの代表的な閾値電圧よりも値が小さい。“代表的”という言葉にはディプリートもしくは過消去されたセルが含まれる。もちろん、ソースの逆バイアス電圧が増大するとセルの閾値電圧も増大する。
【００５０】
実施例について本発明を説明してきたが、本明細書は制約的意味合いを有するものではない。当業者ならば本明細書を参照すれば実施例のさまざまな修正や他の実施例が自明になるものと思われる。本発明の範囲内に入るこのような修正や実施例は全て特許請求の範囲に入るものとする。
【００５１】
以上の説明に関して更に以下の項を開示する。
（１）．基準電圧に接続された基板を有する非揮発性集積回路メモリ内のフローティングゲートメモリのプログラミング方法であって、該方法は、
前記メモリのソースを高インピーダンスに接続し、
前記メモリセルのドレーンへ電流を流し、
前記基準電圧に対して正である電圧を前記メモリセルの制御ゲートに印加する、
ことからなる、プログラミング方法。
（２）．第１項記載の方法であって、前記高インピーダンスを得るのに“オフ”状態の電界効果型トランジスタが使用される、プログラミング方法。
（３）．第１項記載の方法であって、前記１００μＡの電流は前記１０，０００個のメモリセルの並列接続されたドレーンへ流され前記メモリセルの制御ゲートの前記電圧は前記基準電圧に対して＋５Ｖであり、両方共１秒の期間であるプログラミング方法。
（４）．第１項記載の方法であって、２個以上のセルが同時にプログラムされる、プログラミング方法。
【００５２】
（５）．基準電圧に接続された基板を有する非揮発性集積回路メモリ内のフローティングゲートメモリセルのプログラミング方法であって、該方法は、
前記メモリセルの制御ゲートの電圧を前記基準電圧に対して正の値を有するようにし、
前記メモリセルのソースの電圧を前記基準電圧に対して正の値を有するようにし、
前記メモリセルのドレーンへ電流を流すようにする、ことからなり、
制御ゲートの前記電圧はソースに前記電圧を有するセルの代表的な閾値電圧よりも小さい値を有する、プログラミング方法。
（６）．第５項記載の方法であって、前記ソースの前記正の電圧は前記ソースと前記基準電圧との間に少くとも１個のダイオードトランジスタを接続して得られる、プログラミング方法。
（７）．第５項記載の方法であって、前記ソースの前記正の電圧は帰還増幅器により前記セルの前記制御ゲートに接続される、プログラミング方法。
（８）．第５項記載の方法であって、前記制御ゲートの前記電圧は最適ゲート電流注入を行うように調整される、プログラミング方法。
（９）．第５項記載の方法であって、前記制御ゲートの前記電圧は傾斜している、プログラミング方法。
（１０）．第５項記載の方法であって、前記ソースの前記正の電圧が前記ソースと前記基準電圧との間に接続された抵抗を流れる電流により得られる、プログラミング方法。
（１１）．第５項記載の方法であって、前記方法を使用して２個以上の前記メモリセルが同時にプログラムされる、プログラミング方法。
（１２）．第５項記載の方法であって、前記方法を使用して１列のメモリセル内のセレクトされたメモリセルが同時にプログラムされる、プログラミング方法。
（１３）．第５項記載の方法であって、前記方法を使用して前記アレイ内の前記メモリセルの全部が同時にプログラムされる、プログラミング方法。
（１４）．第５項記載の方法であって、前記メモリセルが並列接続されており、前記ソースの前記電圧は前記ソースから電流を除去することにより正の値をとるようにされ、前記電流は前記ドレーンに接続された電圧源により前記メモリセルの前記ドレーンへ流入するようにされ、全てが１秒の期間である、プログラミング方法。
【００５３】
（１５）．基板を有する非揮発性集積回路メモリ内のフローティングゲートメモリセルのプログラミング方法であって、該方法は、
前記メモリセルの制御ゲートの電圧が前記基板の電圧に対して正の値を有するようにし、
前記メモリセルのソースを前記基板に対して逆バイアスし、
前記メモリセルのドレーンを前記基板について逆バイアスし、
前記ドレーンおよび前記ソース間に電流が流れるようにする、ことからなり、
制御ゲートの前記電圧は前記逆バイアスされたソースを有する前記セルの代表的な閾値電圧よりも小さい値を有する、
プログラミング方法。
（１６）．第１５項記載の方法であって、前記ソースがそれに直列接続されたトランジスタダイオードにより前記基板に対して逆バイアスされる、プログラミング方法。
（１７）．第１５項記載の方法であって、前記ソースの電圧が帰還増幅器により前記セルの前記制御ゲートに接続される、プログラミング方法。
（１８）．第１５項記載の方法であって、前記ソースと前記基板との間に接続された抵抗を流れる電流により前記ソースが前記基板に対して逆バイアスされる、プログラミング方法。
（１９）．第１５項記載の方法であって、前記方法を使用して２個以上の前記メモリセルが同時にプログラムされる、プログラミング方法。
（２０）．第１５項記載の方法であって、前記方法を使用して１列の前記メモリセル内のセレクトされたメモリセルが同時にプログラムされる、プログラミング方法。
（２１）．第１５項記載の方法であって、前記方法を使用して前記アレイの全メモリセルが同時にプログラムされる、プログラミング方法。
（２２）．第１５項記載の方法であって、前記制御ゲートの前記電圧が傾斜している、プログラミング方法。
【００５４】
（２３）．本発明の方法によりプログラミング中により低いワード線電圧Ｖｐ１を使用することができる。さらに、本発明によりメモリセルアレイ１０のフラッシュプログラミングに使用した場合に比較的狭い閾値電圧Ｖｔ分布が得られる。またプログラムされるセルのソース１１／基板２３接合を逆バイアスすることにより圧縮ゲート電流効率が向上する。逆バイアスは、例えば、ソース１１にバイアス電圧を印加するかもしくはソース１１に直列にダイオード２７、抵抗２９、もしくは他のインピーダンスを接続して行われる。逆バイアスによりフラッシュプログラミング圧縮中にプログラムされるセルもしくはアレイ全体のソース電流（ＩＳ）が制限される。
【図面の簡単な説明】
【００５５】
【図１】メモリセルアレイの部分ブロック形式の電気回路図。
【図２】図１のメモリセルアレイ内で使用される代表的なフローティングゲートセルの断面図。
【図３】４００Ω抵抗を介してドレーンに＋６．５Ｖを接続しかつソースを接地して、多セルテスト構造のゲート電圧を変えた時の従来のゲート電流の変化を示すグラフ。
【図４】ソースを＋０．５Ｖとした時の、図３と同様なゲート電流とゲート電圧の変化を示すグラフ。
【図５】ソースを＋１．０Ｖとした時の、図３と同様なゲート電流とゲート電圧の変化を示すグラフ。
【図６】ソースを＋０．２Ｖとした時の、図３と同様なゲート電流とゲート電圧の変化を示すグラフ。
【図７】ドレーンに＋６．８Ｖを印加し等価フローティングゲート電圧が変動する場合の、共通ソース電極に印加される３つの電流値に対する多セルテスト構造内の総等価フローティングゲート電流の変化を示すグラフ。
【図８】共通ソース電極に１００μＡの電流を印加し等価フローティングゲート電圧が変動する場合の、３つのドレーン電圧値に対する多セルテスト構造内の総等価フローティングゲート電流の変化を示すグラフ。
【図９】共通ソース電極に１０μＡの電流を印加し等価フローティングゲート電圧が変化する場合の、３つのドレーン電圧値に対する多セルテスト構造内の総等価フローティングゲート電流の変化を示すグラフ。
【図１０】制御ゲート電圧を＋５Ｖとしドレーン電圧を＋６．５Ｖとして共通ソース電極に３０μＡの電流を１秒間印加した前後の、適度に過消去された多セルテスト構造の閾値電圧の圧縮量を比較するグラフ。
【図１１】制御ゲート電圧を５Ｖとしドレーン電圧を＋６．５Ｖとして共通ソース電極に３０μＡの電流を１秒間印加した前後の、極端に過消去された多セルテスト構造内の閾値電圧の圧縮量を比較するグラフ。
【図１２】共通ソース電極をフローティングし制御ゲート電圧を＋５Ｖとしてドレーンに１００μＡの電流を１秒間印加した前後の、多セルテスト構造内の閾値電圧の圧縮量を比較するグラフ。
【図１３】共通ソース電極をフローティングし制御ゲート電圧を＋５Ｖとしてドレーンに１０μＡの電流を１０秒間印加した前後の、多セルテスト構造内の閾値電圧の圧縮量を比較するグラフ。
【図１４】プログラミング圧縮操作中に使用するバイアス回路の回路図。
【図１５】プログラミング圧縮操作中にゲート電圧を制御する帰還回路の回路図。
【図１６】プログラミング圧縮操作中にゲート電圧を制御する第２の帰還回路の回路図。
【符号の説明】
【００５６】
１０  メモリセル
１１  ソース
１２  ドレーン
１３  フローティングゲート
１４  制御ゲート
１５  ワード線
１６  ワード線デコーダ
１７  ソース線
１８  ドレーン・カラム線
１９  カラムデコーダ
２０ｄ  アドレス線
２０ｒ  線
２１  リード／ライト／イレーズ制御回路
２２  ＤＡＴＡ  ＩＮ／ＯＵＴ  端子
２３  基板
２４  チャネル
２５  絶縁膜
２６  層間絶縁膜
２７  電界効果型トランジスタ
２８  増幅器帰還回路
２９  抵抗
【図１】
2006313640.tif 000005
【図２】
2006313640.tif 000006
【図３】
2006313640.tif 000007
【図４】
2006313640.tif 000008
【図５】
2006313640.tif 000009
【図６】
2006313640.tif 000010
【図７】
2006313640.tif 000011
【図８】
2006313640.tif 000012
【図９】
2006313640.tif 000013
【図１０】
2006313640.tif 000014
【図１１】
2006313640.tif 000015
【図１２】
2006313640.tif 000016
【図１３】
2006313640.tif 000017
【図１４】
2006313640.tif 000018
【図１５】
2006313640.tif 000019
【図１６】
2006313640.tif 000020
【手続補正書】
【提出日】平成18年9月7日(2006.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準電圧に接続された基板を有する不揮発性集積回路メモリ内の複数のフローティングゲートメモリセルのうち少なくとも１つの閾値電圧を増加させる方法であって、前記メモリセルの夫々は単一トランジスタ、非分割ゲートタイプであり、前記フローティングゲートメモリセルの制御ゲートに所定の読み出し電圧を印加することによって読み出しモードの間に前記複数のフローティングゲートメモリセルのうち少なくとも１つが読み出され、前記読み出し電圧が前記基準電圧に対して正であり、該方法は、
前記複数のメモリセルの制御ゲートの電圧を前記基準電圧に対して正の値を有するようにし、前記制御ゲートの電圧は前記読み出し電圧より小さく、
前記複数のメモリセルのソースの電圧を前記基準電圧に対して正の値を有するようにし、
前記複数のメモリセルのドレーンの電圧を前記基準電圧に対して正とし、前記複数のメモリセルのドレーンの電圧が前記複数のメモリセルのソースの電圧より大きくし、前記複数のメモリセルの前記ソースと前記ドレーンの間を電流が流れるようにする
ことからなる該方法。
【請求項２】
請求項１記載の方法において、前記ソースの前記正の電圧は前記ソースと前記基準電圧との間に少なくとも１つのダイオード接続された電界効果トランジスタに接続して得られる、方法。
【請求項３】
請求項１記載の方法において、前記ソースの前記正の電圧は前記メモリセルの前記制御ゲートに帰還増幅器により接続される、方法。
【請求項４】
請求項１記載の方法において、前記制御ゲートの前記電圧は最適なゲート電流注入効率を与えるように調整される、方法。
【請求項５】
請求項１記載の方法において、前記制御ゲートの前記電圧は傾斜している、方法。
【請求項６】
請求項１記載の方法において、前記ソースの前記正の電圧は前記ソースと前記基準電圧との間に接続された抵抗を流れる電流により得られる、方法。
【請求項７】
請求項１記載の方法において、前記複数のメモリセルは一列のメモリセルである、方法。
【請求項８】
請求項１記載の方法において、前記複数のメモリセルは一行のメモリセルである、方法。
【請求項９】
請求項１記載の方法において、前記複数のメモリセルは前記メモリ内の全ての前記メモリセルである、方法。
【請求項１０】
請求項１記載の方法において、前記複数のメモリセルの夫々は並列に接続され、前記ソースの前記電圧は前記ソースから電流が流れることにより正の値を有するようにされ、前記電流は前記ドレーンに接続された電圧源により前記メモリセルの前記ドレーンに流入するようにされ、全てが約１秒の期間である、方法。
【請求項１１】
請求項１記載の方法において、前記メモリはグランド電圧をさらに有し、前記基準電圧はグランド電圧である、方法。
【請求項１２】
基板を有する不揮発性集積回路メモリ内の複数のフローティングゲートメモリセルのうち少なくとも１つの閾値電圧を増加させる方法であって、前記メモリセルは単一トランジスタ、非分割ゲートタイプであり、前記フローティングゲートメモリセルの制御ゲートに所定の読み出し電圧を印加することによって読み出しモードの間に前記複数のフローティングゲートメモリセルのうち少なくとも１つが読み出され、前記読み出し電圧が前記基準電圧に対して正であり、該方法は、
前記メモリセルの制御ゲートの電圧が前記基板の電圧に対して正の値を有するようにし、前記制御ゲートの電圧は前記読み出し電圧より小さく、
前記メモリセルのソースを前記基板に対して逆バイアスし、
前記メモリセルのドレーンを前記基板に対して逆バイアスし、前記ドレーンと前記基板の間の逆バイアスが前記ソースと前記基板の間の逆バイアスより大きく、
前記複数のセルのうちの少なくともいくつかの前記ドレーンと前記ソースとの間に電流が流れるようにする該方法。
【請求項１３】
請求項１２記載の方法において、前記ソースは前記ソースに直列に接続されたダイオード接続された電界効果トランジスタにより前記基板に対して逆バイアスされる、方法。
【請求項１４】
請求項１２記載の方法において、前記ソースの電圧は前記メモリセルの前記制御ゲートに帰還増幅器により接続される、方法。
【請求項１５】
請求項１２記載の方法において、前記ソースと前記基板との間に接続された抵抗を流れる電流により前記ソースが前記基板に対して逆バイアスされる、方法。
【請求項１６】
請求項１２記載の方法において、前記複数のメモリセルは一列のメモリセルである、方法。
【請求項１７】
請求項１２記載の方法において、前記複数のメモリセルは一行のメモリセルである、方法。
【請求項１８】
請求項１２記載の方法において、前記複数のメモリセルは前記メモリ内の全ての前記メモリセルである、方法。
【請求項１９】
請求項１２記載の方法において、前記制御ゲートの電圧は傾斜している、方法。
【請求項２０】
請求項１記載の方法において、消去後の閾値の分布を狭めるために、複数のフローティングゲートメモリセルの少なくとも１つに対する消去処理の後において、複数のフローティングゲートメモリセルのうち少なくとも１つの閾値電圧を増加させる方法。