(57)【要約】【課題】アドレス制御型の撮像装置において、ライン露光に起因した動き歪みを抑制・解消できる露光時間制御機能を実現する。【解決手段】検出領域を複数系統に領域分割して、領域別に独立した単位信号の読出しを行なう。たとえば、撮像部４１０を４つに領域分割しつつ、撮像部４１０で生成される画素信号を読み出して処理するカラム処理部４２０を領域分割分だけ設ける。領域分割分のカラム処理部４２０を撮像部４１０の２次元領域の上下２つの位置に分けて配する。下側２系統のカラム信号処理部４２２ａ，４２２ｂから順に水平信号線４８６ｄに読み出して出力部４８８ｄに渡す。上側２系統のカラム信号処理部４２２ｃ，４２２ｄから順に水平信号線４８６ｕに読み出して出力部４８８ｕに渡す。水平方向の読出しは、時間的には同時並行的な処理で上下独立に行なう。出力部４８８ｄ，４８８ｕの後段でそれぞれの出力信号Ｓ３ｄ，Ｓ３ｕを用いて１画面を生成する。【選択図】図７
2006270292.tif 000002
【特許請求の範囲】
【請求項１】
入射された物理量の変化に応じた変化情報を検出する検出部と、前記検出部で検出した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された検出領域を有する物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて所定目的用の物理情報を取得する物理情報取得方法であって、
前記検出領域を複数に分割し、この分割した各領域のそれぞれに同一の検知条件を設定して、各領域の前記単位構成要素から前記単位信号を読み出す
ことを特徴とする物理情報取得方法。
【請求項２】
前記検出領域を均等に分割する
ことを特徴とする請求項１記載の物理情報取得方法。
【請求項３】
入射された物理量の変化に応じた変化情報を検出する検出部と、前記検出部で検出した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された検出領域を有する物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて所定目的用の物理情報を取得する物理情報取得装置であって、
前記物理量分布検知のための装置は、前記検出領域を複数に分割して、この分割した各領域のそれぞれに同一の検知条件を設定して、各領域の前記単位構成要素から前記単位信号を同時に読出可能に構成されており、
前記分割した複数の前記検出領域のそれぞれに同一の検知条件を設定して、各領域の前記単位構成要素から前記単位信号を読み出すように制御する制御部
を備えたことを特徴とする物理情報取得装置。
【請求項４】
前記制御部は、前記検出領域を均等に分割して制御する
ことを特徴とする請求項３に記載の物理情報取得装置。
【請求項５】
前記物理量分布検知のための装置は、前記検出部が形成される素子層に対しての一方の面側に前記単位信号生成部から前記単位信号を前記検出領域から読み出すための信号線をなす配線層を有し、前記物理量が前記素子層の他方の面側から前記検出部へ入射されるように構成されている
ことを特徴とする請求項３に記載の物理情報取得装置。
【請求項６】
入射された物理量の変化に応じた変化情報を検出する検出部と、前記検出部で検出した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された検出領域を有する物理量分布検知のための装置であって、
前記検出領域を複数に分割して、この分割した各領域のそれぞれに同一の検知条件を設定して、各領域の前記単位構成要素から前記単位信号を同時に読出可能に構成されている
ことを特徴とする物理量分布検知装置。
【請求項７】
前記検出部が形成される素子層に対しての一方の面側に前記単位信号生成部から前記単位信号を前記検出領域から読み出すための信号線をなす配線層を有し、前記物理量が前記素子層の他方の面側から前記検出部へ入射されるように構成されている
ことを特徴とする請求項６に記載の物理量分布検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理量分布検知装置並びに物理情報取得方法および物理情報取得装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の装置（物理量分布検知装置）を用いる場合に好適な、所定目的用の情報を取得する技術に関する。特に画素間やライン間での蓄積期間差が少ない露光制御（広義の電子シャッタ）機能に関する。
【背景技術】
【０００２】
たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセル、画素内アンプともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている（たとえば非特許文献１を参照）。
【０００６】
【非特許文献１】米本和也著、“ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用”、ＣＱ出版社、2003年8月10日、初版：第６章および第７章
【０００７】
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００８】
アドレス型固体撮像装置は、たとえば画素を選択するスイッチング素子や、信号電荷を読み出すスイッチング素子にＭＯＳトランジスタが用いられている。また、水平走査回路や垂直走査回路にＭＯＳトランジスタが用いられ、スイッチング素子と画素部とを一連の構成で製造を行なうことができる利点を有している。
【０００９】
そして、たとえばＭＯＳ型固体撮像装置では、各単位画素がＭＯＳトランジスタを有して構成され、光電変換により画素に蓄積された信号電荷を画素信号生成部に読み出して、信号電荷を電流信号や電圧信号に変換して出力する構成となっている。
【００１０】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を画素信号生成部の前記能動素子で増幅し、画像情報として読み出す。
【００１１】
これにより、画素信号生成部からは、光電変換によって単位画素に蓄積される電荷量に対してほぼ線形な出力信号が得られ、単位画素に蓄積できる電荷量によって撮像素子のダイナミックレンジが決定され、この撮像素子のダイナミックレンジは、画素の飽和信号量とノイズレベルで決まる。
【００１２】
ところで、この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、画素ごとあるいはライン（行）ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号をアドレス指定によって各画素から順に撮像部から読み出す電子的な露光時間の制御を行なっている。これを広義の電子シャッタ機能という。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式（以下行単位読出方式あるいはカラム読出方式ともいう）が多く用いられている。
【００１３】
なお、Ｘ−Ｙアドレス型の撮像装置においても、露光時間を通常の露光時間とは異なる時間に電子的に設定する狭義の電子シャッタ機能の実現のために、たとえば信号電荷の読み出しが行なわれない水平ブランキング期間に、１行分の画素から不要な信号電荷を信号線にリセット（排出）するものもある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ここで、Ｘ−Ｙアドレス型の撮像装置においては、電子シャッタのシャッタ速度に対応する露光時間すなわち画素の蓄積時間に相当する時間は、信号電荷の排出時点から信号電荷の読み出し時点までで決まり、画素信号は各面素の露出時間（蓄積フレーム時間）ごとに読み出されるので、蓄積順次読出方式になる。このため、面内に配置された画素の露出に時間差が発生する。このような読出形式の場合、被写体に動きがあると、画素ごとの光を捉える時間にずれが生じ、１画面内で“動き歪み”が生じる。この点は、電荷結合型の撮像素子では、信号を保持し転送遅延して読み出すので、全画素の露出を同時化できる蓄積同時化読出方式となり、１画面内では“動き歪み”が発生しないのと大きく異なる。
【００１５】
たとえば、行単位読出方式のものでは、水平走査線ごとに走査する時間だけ蓄積期間がずれるため、水平方向の右と左で蓄積時間が行（水平走査線）によって異なってしまうという問題がある。これにより、動きの早い被写体が歪んで撮像される時間シェーディング歪みの問題が生じる。
【００１６】
＜従来の露光時間制御機能について＞
図１１〜図１３は、Ｘ−Ｙアドレス型の撮像装置における従来の露光制御（電子シャッタ）機能を説明する図である。図１１に示すように、垂直走査部４１４の垂直アドレス設定部４１４ｘは、通常の読出対象の行アドレスφＴＧを指定する機能の他に、シャッタ対象の単位画素４０３（シャッタ画素）の行アドレスすなわちシャッタ画素位置を指定するアドレス情報（具体的には駆動パルスとしての転送ゲートパルスＴＧｓ）を生成する機能も持っている。
【００１７】
垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素からはシャッタ対象の行アドレスを指定する駆動パルスφＴＧｓが同一行の全単位画素４０３に供給されるような配線構成を採用する。これにより、駆動パルスφＴＧｓで指定された行の単位画素４０３がシャッタ画素として指定される。
【００１８】
固体撮像素子としてＣＭＯＳ撮像素子１２を用いた場合、一般的には、その基本的な動作方式から、信号を出力した画素はその時点から再び光電変換して得た信号電荷の蓄積を開始する。このため、撮像面の走査タイミングにしたがって蓄積の期間がずれ、つまり走査線ごとに走査する時間だけ蓄積期間がずれ、いわゆるライン露光（Line Exposure）となる。ＣＣＤ（電荷結合）型とは異なり、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たすグローバル露光（Global Exposure）とはなっていない。
【００１９】
ここで、たとえば、図１１に示すように、撮像領域において、読出行ｎとシャッタ行ｎｓとをΔｓ行だけ離す場合を考える。電子シャッタの指示を受けた行ｎｓの対象列の画素がリセットされてから再び信号電荷の蓄積を開始するので、たとえば撮像面の走査方向が上から下になっている場合、行ｎと行ｎ＋Δｓの時間差はフレームレートと走査線数との間で所定の関係を持ち、読出行ｎとシャッタ行ｎｓの間隔を調整することで、ＣＭＯＳ撮像素子から読み出される信号の蓄積時間を、ライン周期（１水平走査期間）を調整単位として変えることができる。
【００２０】
ここで、従来のＣＭＯＳセンサでは、１画面の撮像時には、読出行ｎやシャッタ行ｎｓを１つとすることで、電子シャッタ制御を行単位で行なうようにする。垂直アドレス設定部４１４ｘで設定されたある時点の読出行ｎに対して、垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素にて、全列（Ｈ１，Ｈ２，…，Ｈｈ）の画素に関して、読出行ｎを除く何れかの行位置、すなわちΔｓ行だけ離れた位置（時点）においてシャッタ行ｎｓを設定して画素をリセットする。このリセット動作は、シャッタタイミング以前に光電変換素子に蓄積された電荷を掃き捨てることで実現でき、ＣＭＯＳ撮像素子の場合、たとえば転送ゲートをオンさせることで実現できる。
【００２１】
シャッタ行ｎｓの画素が垂直アドレス設定部４１４ｘによって次に読出行ｎに設定されるまでの時間が蓄積時間となる、すなわち読出行ｎとシャッタ行ｎｓとの時間間隔が蓄積時間となる。こうすることで、結果的には、行単位で蓄積時間を制御できる。通常の露光時間設定に際しては、シャッタ行ｎｓに対するアクセスを行なわず、フレームレート分の時間だけ電荷の蓄積が行なわれる。
【００２２】
このように、ＣＭＯＳ撮像素子が持つライン露光の特質を利用して、電子シャッタ用の駆動パルスφＴＧｓを行単位で、その行の各単位画素４０３に供給することで、読出行ｎとシャッタ行ｎ＋Δｓの時間差を、行単位で各単位画素４０３に設定することができ、簡単に、行ごとに蓄積時間を制御できる。
【００２３】
ただし、前述のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスφＴＧｓを供給するので、蓄積同時化読出方式すなわちグローバル露光となるＣＣＤ型とは大きく異なり（図１２（Ｄ）参照）、ライン露光（ローリングシャッタ（Rolling Shutter）もしくはフォーカルプレーン蓄積とも称する）となってしまう（図１２（Ａ）の下段参照）。
【００２４】
シャッタ速度が遅くて画素の蓄積時間が充分長く設定されている際には蓄積期間のずれは無視できるが、シャッタ速度が水平走査期間とさして変わらないほど速く設定されると、物体の水平方向の動きとスキャン時点（蓄積期間）の差（図１２（Ｂ）参照）に起因して、図１２（Ｃ）に示すように、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪み（フォーカルプーン現象ともいう）となって、画像に動き歪みとして現れ問題となってくる。
【００２５】
この問題を解決するには、メカニカルシャッタを併用するか、あるいは電子シャッタ動作を行なったときの各画素の露光蓄積期間が一定となるようにする（同時刻露光する）グローバルシャッタという機能を実現する構成が提案されている。たとえば、画素ごとに、電荷生成部と画素信号生成部との間に電荷蓄積部を設け、全画素を同時に露光した後、電荷生成部にて生成された信号電荷を同時に電荷蓄積部に転送させる構造のものが提案されている（たとえば特許文献１参照）。
【００２６】
【特許文献１】米国特許第５，９８６，２９７号号公報
【００２７】
この特許文献１に記載のグローバルシャッタ機能の仕組みでは、電荷生成部の光電変換素子に光が入射することで発生した信号電荷を全画素同時に一旦電荷蓄積部に転送して蓄積させておき、所定の読出タイミングで順次画素信号に変換するようにしている。また、この方式では、転送後に光電変換素子に光が入射することで、電荷生成部に蓄積される電荷を、次の露光蓄積に先立って排出させる。
【００２８】
これにより、電荷蓄積部に蓄積された信号電荷量に応じた画素信号が得られ、露光後の電荷蓄積部への転送タイミングを調整することで、露光蓄積期間の差を生じることのない露光時間制御機能を実現することができる。
【００２９】
しかしながら、特許文献１に記載の仕組みでは、蓄積期間の差を生じることのない露光時間制御機能であるグローバルシャッタ機能を実現するために、電荷生成部の光電変換素子に光が入射することで発生した信号電荷を全画素同時に一旦グローバルシャッタ用の電荷蓄積部に転送する必要がある。
【００３０】
このため、図１３に示すように、単位画素４０３ごとに、電荷生成部４３２の読出選択用トランジスタ４３４と画素信号生成部４３２との間に電荷蓄積部（図ではフローティングディフュージョン４３８）と、全画素についての電荷生成部（フォトダイオードＰＤ）４３２を露光した後その電荷生成部４３２にて生成された信号電荷を同時に電荷蓄積部（フローティングディフュージョン４３８）に転送させる転送ゲート部４４６とを備えた構造とする必要がある。
【００３１】
この場合、転送ゲート部４４６および電荷蓄積部（ストレージゲート部）４４４の部分の基板表面側には、たとえばポリシリコンによって単層もしくは２層構造で形成された転送電極（ゲート電極）を配設し、転送ゲート部４４６のゲート電極（特にフレームシフトゲートＦＳＧという）にはフレームシフトパルスを入力し、電荷蓄積部４４４のゲート電極（特にストレージゲートＳＴＧという）にはストレージパルスを入力してグローバルシャッタ機能を実現するので、駆動タイミングの制御が煩雑になる。
【００３２】
加えて、電荷蓄積部４４４は、１Ｈ（Ｈ：水平走査期間）以上の期間電荷を蓄積する部分となるため、従来のライン露光の場合に比べて暗電流ノイズの問題が大きくなる。
【００３３】
本発明は、上記事情に鑑みてなされたものであり、行単位で信号の読出しを行なう場合においても、簡単な構造や制御方法にて、暗電流ノイズや蓄積期間の差の問題を抑制・解消することのできる露光時間制御機能を実現する、特許文献１に記載のグローバルシャッタ機能とは異なるアプローチ（技術的思想）での仕組みを提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明に係る物理情報取得方法は、入射された物理量の変化に応じた変化情報を検出する検出部と、検出部で検出した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、単位構成要素が所定の順に配された検出領域を有する物理量分布検知のための装置を使用して、物理量についての所定の検知条件の元で取得された単位信号に基づいて所定目的用の物理情報を取得する物理情報取得方法であって、検出領域を複数に分割し、この分割した各領域のそれぞれに同一の検知条件を設定して、各領域の単位構成要素から単位信号を読み出すこととした。
【００３５】
要するに、検出領域を複数系統に領域分割して、領域ごとにそれぞれ同一の検知条件の元で同時に信号検知を行ないつつ、領域別に独立した単位信号の読出しを行なうということである。
【００３６】
本発明に係る物理情報取得装置は、前記本発明に係る物理情報取得方法を実施するのに好適な装置であって、検出領域を複数に分割して駆動可能に構成されている物理量分布検知のための装置を使用しつつ、分割した複数の検出領域のそれぞれに同一の検知条件を設定して、各領域の単位構成要素から単位信号を読み出すように制御する制御部を備えるものとした。
【００３７】
本発明に係る物理量分布検知装置は、前記本発明に係る物理情報取得方法や物理情報取得装置を実施するのに使用される装置であって、検出領域を複数に分割して駆動可能に構成されているものとした。
【００３８】
ここで、“検出領域を複数に分割して駆動可能に構成されている”とは、“検出領域を複数に分割して、この分割した各領域のそれぞれに同一の検知条件を設定して、各領域の単位構成要素から単位信号を同時に読出可能に構成されている”ことを意味する。
【００３９】
また従属項に記載された発明は、本発明に係る物理情報取得方法や物理情報取得装置あるいは物理量分布検知装置のさらなる有利な具体例を規定する。
【００４０】
たとえば、検出領域を複数に分割するに際しては、検出領域を均等に分割するのが好ましい。
【００４１】
また、分割数を３以上とする場合には、物理量分布検知装置は、裏面照射型であるのが好ましい。ここで、本願発明における裏面照射型とは、検出部が形成される素子層に対しての一方の面側に単位信号生成部から単位信号を検出領域から読み出すための信号線をなす配線層を有し、物理量が素子層の他方の面側から検出部へ入射されるように構成されているものを意味する。
【００４２】
なお、単位信号生成部に対しての全ての配線が他方の面側の配線層に設けられていることは必須ではなく、少なくとも単位信号を検出領域から読み出すための他領域用の信号線が他方の面側とは反対側の配線層に設けられていればよい。
【発明の効果】
【００４３】
本発明によれば、検出領域を複数に分割し、分割した各領域のそれぞれに同一の検知条件を設定して、各領域の単位構成要素から単位信号を読み出すようにした。
【００４４】
検出領域を複数系統に領域分割して、領域ごとにそれぞれ同時に信号検知を行ないつつ、領域別に独立した単位信号の読出しを行なうことで、１フレーム内での蓄積時間誤差を小さくすることで、画像の動き歪を小さくすることができる。領域ごとに露光時間制御を行なうものの、基本的な露光制御は従来のライン露光と同様であるので、制御構造は簡易であり、しかも、特許文献１に記載のグローバルシャッタ機能で生じる暗電流ノイズの問題は生じない。
【発明を実施するための最良の形態】
【００４５】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。
【００４６】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置であって、特に、１行分の全単位構成要素に同時にアクセスして行単位で単位信号を読み出す行単位読出方式のものに、後述する実施形態が同様に適用できる。
【００４７】
＜ＣＭＯＳ撮像素子の構成例；第１実施形態＞
図１は、固体撮像装置の一例であるＣＭＯＳ撮像素子の第１実施形態の概略構成図である。このＣＭＯＳ撮像素子は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。
【００４８】
第１実施形態のＣＭＯＳ撮像素子１２は、入射光量に応じた信号を出力する図示しない検出部としての受光素子（フォトダイオードなどの光電変換素子）を含む単位画素が行および列の正方格子状に配列された（すなわち２次元マトリクス状の）撮像部を有し、各単位画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。
【００４９】
すなわち、図１に示すように、ＣＭＯＳ撮像素子１２は、複数の単位画素４０３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）４１０（図１の撮像部１２ａに相当）、いわゆるエリアセンサと、撮像部４１０の外側に設けられた駆動制御部４０７（図１の駆動制御部１２ｃに相当）と、各垂直列に配されたカラム信号処理部（図ではカラム回路と記す）４２２を有するカラム処理部４２０（図１のアナログフロントエンド部１２ｂに相当）と、読出電流源部４２７と、水平選択スイッチ部４６０と、出力部４８８とを備えている。
【００５０】
なお、読出電流源部４２７は、撮像部４１０とカラム処理部４２０との間の信号経路（垂直信号線４１８）上に設けられ、各垂直信号線４１８に対してドレイン端子が接続された図示しない負荷ＭＯＳトランジスタを含む負荷トランジスタ部が配され、各負荷ＭＯＳトランジスタを駆動制御する負荷制御部（負荷ＭＯＳコントローラ）が設けられている（後述する図２を参照）。
【００５１】
駆動制御部４０７としては、たとえば水平走査部４１２と垂直走査部４１４とを備える。また、駆動制御部４０７の他の構成要素として、水平走査部４１２、垂直走査部４１４、あるいはカラム処理部４２０などのＣＭＯＳ撮像素子１２の各機能部に所定タイミングの制御パルスを供給する駆動信号操作部（読出アドレス制御装置の一例）４１６が設けられている。
【００５２】
これらの駆動制御部４０７の各要素は、撮像部４１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００５３】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部４１０の各行や各列には、数十から数千の単位画素４０３が配置される。なお、図示を割愛するが、撮像部４１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部４１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている（後述する図２を参照）。
【００５４】
単位画素４０３は、垂直列選択のための垂直制御線４１５を介して垂直走査部４１４と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素４０３から出力される画素信号Ｓ０（＿１〜ｈ；１行中の画素番号）をそれぞれ伝送する伝送線としての垂直信号線４１８を介してカラム処理部４２０と、それぞれ接続されている。
【００５５】
水平走査部４１２や垂直走査部４１４は、駆動信号操作部４１６から与えられる駆動パルスに応答して読出位置の選択動作（典型的にはシフト動作）を開始するようになっている。垂直制御線４１５には、単位画素４０３を駆動するための種々のパルス信号が含まれる。
【００５６】
水平走査部４１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部４２０内の個々のカラム信号処理部４２２を選択する）水平アドレス設定部４１２ｘと、水平アドレス設定部４１２ｘにて規定された読出アドレスに従ってカラム処理部４２０の各信号を水平信号線４８６に導く水平駆動部４１２ｙとを有する。
【００５７】
水平アドレス設定部４１２ｘは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部４２２からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線４８６に出力する選択手段としての機能を持つ。
【００５８】
垂直走査部４１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部４１０の行を選択する）垂直アドレス設定部４１４ｘと、垂直アドレス設定部４１４ｘにて規定された読出アドレス上（水平行方向）の単位画素４０３に対する制御線にパルスを供給して駆動する垂直駆動部４１４ｙとを有する。
【００５９】
なお、一般的には、垂直アドレス設定部４１４ｘは、信号を読み出す行の他に、電子シャッタ制御も行単位で行なうように構成することも可能であるが、本実施形態での電子シャッタ制御は、通常のＣＭＯＳセンサとは異なり、撮像部４１０を領域分割して領域ごとに行単位でシャッタ時間（露光時間、電荷蓄積時間）を制御する。
【００６０】
このため、本実施形態においては、垂直走査部４１４は、領域別に電子シャッタ制御を行なうべく、垂直アドレス設定部４１４ｘとは別に専用のシャッタタイミング制御部４１４ｚを備えている。シャッタタイミング制御部４１４ｚと垂直駆動部４１４ｙとで、露光時間制御機能（電子シャッタ機能）を実現するための駆動パルスを単位画素４０３に画素ごとに供給するシャッタ制御部が構成される。
【００６１】
シャッタタイミング制御部４１４ｚは、露光時間制御動作を行なうに当たってシャッタ画素を選択するためのものであり、垂直駆動部４１４ｙとともに電子シャッタ画素選択手段を構成する。シャッタタイミング制御部４１４ｚは、電子シャッタ用の駆動時には、垂直アドレス設定部４１４ｘにおける通常動作時と同様にシャッタ行を選択することでシャッタ画素位置を設定し、通常通りに垂直アドレス設定部４１４ｘにて選択される読出行との間でシャッタ画素の時間間隔を調節することにより、撮像部４１０の光電変換素子（検出部）への露光時間（蓄積時間）を、領域別に調節する（詳細は後述する）。
【００６２】
駆動信号操作部４１６は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子４０１ａを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子４０１ｂを介してＣＭＯＳ撮像素子１２の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部４１２ｘへ、また垂直アドレス信号を垂直アドレス設定部４１４ｘへ出力し、各アドレス設定部４１２ｘ，４１４ｘは、それを受けて対応する行もしくは列を選択する。
【００６３】
なお、駆動信号操作部４１６は、撮像部４１０や水平走査部４１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部４１０や水平走査部４１２などから成る撮像デバイスと駆動信号操作部４１６とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００６４】
カラム処理部４２０は、垂直列（カラム）ごとにカラム信号処理部４２２を有して構成されており、１行分の画素の信号を受けて、各カラム信号処理部４２２が対応列の画素信号Ｓ０（＿１〜ｈ；１行中の画素番号）を処理して、処理済みの画素信号Ｓ１（＿１〜ｈ；１行中の画素番号）を出力する。
【００６５】
たとえば、カラム信号処理部４２２は、図示を割愛するが、蓄積容量を具備した記憶部を有し、単位画素４０３から垂直信号線４１８を介して読み出された画素信号（単位信号）Ｓ０に基づく所定目的用の物理情報を表わす電位信号Ｖｍを記憶するラインメモリ構造の信号保持機能を備えるようにすることができる。また同様に蓄積容量を持ち、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えるようにしてもよい。
【００６６】
ＣＤＳ処理を行なう場合、駆動信号操作部４１６から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線４１８を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。
【００６７】
なお、カラム信号処理部４２２には、ＣＤＳ処理機能部などの後段に、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やその他の処理機能回路などを設けることも可能である。
【００６８】
カラム処理部４２０の後段には、図示しない水平読出用のスイッチ（選択スイッチ）を備えた水平選択スイッチ部４６０が設けられている。各垂直列のカラム信号処理部４２２の出力端は、カラム信号処理部４２２から画素信号Ｓ２を順次読み出すための各垂直列に対応する水平選択スイッチ部４６０の選択スイッチの入力端ｉに各々接続されている。
【００６９】
水平選択スイッチ部４６０の各垂直列の制御ゲート端ｃは、水平方向の読出アドレスを制御・駆動する水平走査部４１２の水平駆動部４１２ｙに接続される。一方、水平選択スイッチ部４６０の各垂直列の選択スイッチの出力端ｏは、行方向に画素信号を順次転送出力する水平信号線４８６が共通接続されている。水平信号線４８６の後端には出力部４８８が設けられている。
【００７０】
水平信号線４８６は、単位画素４０３のそれぞれから垂直信号線４１８を介して伝送される個々の画素信号Ｓ０（詳しくはそれに基づく画素信号Ｓ２）を、垂直信号線４１８の配列方向である水平方向に所定順に出力するため読出線として機能するものであり、カラム信号処理部４２２から、垂直列ごとに存在する図示しない選択スイッチによって選択された信号を取り出して出力部４８８に渡す。
【００７１】
すなわち、カラム信号処理部４２２により処理された画素情報を表わす信号電荷に応じた各垂直列の電圧信号は、水平走査部４１２からの水平選択信号φＨ１〜φＨｈに応じた水平読出パルスφｇ１〜φｇｈにより駆動される垂直列ごとに設けられた選択スイッチにより所定のタイミングで選択され水平信号線４８６に読み出される。そして、水平信号線４８６の後端に設けられた出力部４８８に入力される。
【００７２】
出力部４８８は、撮像部４１０から水平信号線４８６を通して出力される各単位画素４０３の画素信号Ｓ２＿１〜ｈ（ｈ＝ｎ）を適当なゲインで増幅した後、撮像信号Ｓ３として図示しない外部回路に出力端子４８８を介して供給する。この出力部４８８は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、色関係処理などを行なうこともある。
【００７３】
つまり、本実施形態のカラム型のＣＭＯＳ撮像素子１２においては、単位画素４０３からの出力信号（電圧信号）が、垂直信号線４１８→カラム処理部４２０（カラム信号処理部４２２）→水平信号線４８６→出力部４８８の順で伝送される。その駆動は、１行分の画素出力信号は垂直信号線４１８を介してパラレルにカラム処理部４２０に送り、処理後の信号は水平信号線４８６を介してシリアルに出力するようにする。この画素信号のカラム処理部４２０までの転送動作は１行分の単位画素４０３に対して同時に行なわれる。
【００７４】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素４０３に対して水平行方向および垂直列方向の何れから供給するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００７５】
このような構成のＣＭＯＳ撮像素子１２において、水平走査部４１２や垂直走査部４１４およびそれらを制御する駆動信号操作部４１６により、撮像部４１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。
【００７６】
出力部４８８の後段に設けられる図示しない外部回路は、撮像部４１０や駆動制御部４０７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。
【００７７】
撮像部４１０や駆動制御部４０７などからなる固体撮像素子（本発明に係る半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置としてのＣＭＯＳ撮像素子１２が構成されている。駆動制御部４０７を撮像部４１０やカラム処理部４２０と別体にして、撮像部４１０やカラム処理部４２０で固体撮像素子（半導体装置の一例）を構成し、この固体撮像素子と別体の駆動制御部４０７とで、撮像装置（本発明に係る物理情報取得装置の一例）として構成してもよい。
【００７８】
なおここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（撮像チップ）外で行なう例を示したが、外部回路の全てもしくは一部（たとえばＡ／Ｄ変換部やデジタルアンプ部など）の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部４１０や駆動制御部４０７などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路を構成して、実質的に、固体撮像装置と物理情報取得装置とが同一のものとして構成してもよい。
【００７９】
また図では、水平選択スイッチ部４６０や駆動制御部４０７を撮像部４１０とともに備えて固体撮像装置としてのＣＭＯＳ撮像素子１２を構成し、実質的に、固体撮像装置が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。水平選択スイッチ部４６０や駆動制御部４０７の全体もしくは一機能部分が撮像部４１０と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部４６０および駆動制御部４０７を、撮像部４１０とは異なる回路基板（別の半導体基板に限らず一般的な回路基板をも意味する）、たとえば外部回路が設けられる回路基板に形成してもよい。
【００８０】
ここで、本実施形態のＣＭＯＳ撮像素子１２においては、撮像部４１０を複数に領域分割しつつ、複数の単位画素４０３が配された撮像部４１０で生成される画素信号を読み出して処理する機能部（特にカラム処理部４２０）を複数系統設ける点に第１の特徴を有する。加えて、それら複数系統の処理部を撮像部４１０の２次元領域に対し、それぞれ反対側の位置に分けて配する点に第２の特徴を有する。
【００８１】
特に、第１実施形態のＣＭＯＳ撮像素子１２では、第１の特徴点に対応して、撮像部４１０を２つの領域内の画素ラインが同じになるように均等に分割し、また第２の特徴点に対応して、画素信号を読み出して処理する機能部（カラム処理部４２０、水平走査部４１２、水平選択スイッチ部４６０、出力部４８８）をそれぞれ２系統（Ｎ＝２）に分けかつそれらを撮像部４１０を挟んで配置する点に特徴を有する。
【００８２】
具体的には、図１に示すように、垂直信号線４１８を上下２方向に均等に領域分割（それぞれに参照子ｕ，ｄを付す）して、撮像部４１０の上側領域４１０ｕと下側領域４１０ｄとについて、それぞれ同時に行単位での電荷蓄積つまり電子シャッタによる露光時間設定を行ないつつ独立した行単位での画素信号の読出しを行なうように構成する。このためには、最低限、カラム処理部４２０を独立に設ける必要がある。
【００８３】
たとえば、カラム処理部４２０、読出電流源部４２７、水平走査部４１２、水平選択スイッチ部４６０、水平信号線４８６、出力部４８８をそれぞれ対（それぞれに参照子ａ，ｂを付して示す）にして、各対を垂直信号線４１８の上下２方向に分けて配置する。図では、ａ同士／ｂ同士とし、一方の垂直信号線４１８ａに対するａ系統を図中の下側に配し、他方の垂直信号線４１８ｂに対してのｂ系統を図中の上側に配している。
【００８４】
この場合、２系統のカラム信号処理部４２２ａ，４２２ｂに設けられている図示しない記憶部に保持された電位信号Ｖｍａ，Ｖｍｂを独立に（時間的には同時並行的な処理でよい）にそれぞれの水平信号線４８６ａ，４８６ｂに読み出して出力部４８８ａ，４８８ｂに渡し、出力部４８８ａ，４８８ｂの後段にてそれぞれの出力信号Ｓ３ａ，Ｓ３ｂを用いて１画面を生成するための合成処理を行なう。
【００８５】
＜単位画素の回路構成例と駆動回路との関係＞
図２は、図１に示したＣＭＯＳ撮像素子１２に使用される単位画素（画素セル）４０３の一構成例と、単位画素４０３を駆動する露光時間制御（電子シャッタ）機能に関わる駆動回路（図１の垂直走査部４１４、特にシャッタタイミング制御部４１４ｚ）との関係を説明する図である。
【００８６】
撮像部４１０内の単位画素４０３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものを使用することができるし、４ＴＲ構成のものに限らず、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することもできる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。
【００８７】
画素内アンプとしては、たとえば寄生容量を持った拡散層を主要部に持つフローティングディフュージョン（ＦＤＡ；Floating Diffusion）を電荷蓄積部として利用するフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、行アドレス設定用の垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する構成を使用することができる。
【００８８】
たとえば、図２に示す単位画素４０３は、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（４ＴＲ構成）となっている。具体的には、単位画素４０３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えたフォトダイオードやフォトゲートなどで構成された電荷生成部４３２、電荷生成部４３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）４３４、リセットゲート部の一例であるリセットトランジスタ４３６、垂直選択用トランジスタ４４０、およびフローティングディフュージョン４３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４４２を有する。
【００８９】
横方向配線は同一行の画素について共通となっており、電子シャッタ制御を伴わない通常駆動時には、垂直走査部４１４の垂直駆動部４１４ｙによって同一行の全単位画素４０３が同時に駆動制御される。たとえば、垂直駆動部４１４ｙ内には、転送駆動バッファ４５２、リセット駆動バッファ４５４、および選択駆動バッファ４５６が収容されている。
【００９０】
単位画素４０３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン４３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部４０５を有するものとなっている。画素信号生成部４０５は、単位信号としての画素信号を生成する単位信号生成部の一例であり、電荷生成部４３２からフローティングディフュージョン４３８に移送された電荷の量に応じた電位を発生して垂直信号線４１８に伝達する手段として機能する。フローティングディフュージョン４３８は寄生容量を持った拡散層を主要部に持つ。
【００９１】
画素信号生成部４０５におけるリセットトランジスタ４３６は、ソースがフローティングディフュージョン４３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ４５４から入力される。このリセットトランジスタ４３６は、フローティングディフュージョン４３８の電位をリセットする機能を持つ。
【００９２】
ここで、この単位画素４０３は、増幅用トランジスタ４４２と直列に挿入された垂直選択用トランジスタ４４０を含んで画素を選択する４ＴＲ構成の画素であるが、増幅用トランジスタ４４２と垂直選択用トランジスタ４４０のうち、増幅用トランジスタ４４２の方が垂直信号線４１８側にあるタイプである。
【００９３】
すなわち、垂直選択用トランジスタ４４０は、ドレインが電源ＶＤＤに、ソースは増幅用トランジスタ４４２のドレインに接続され、さらに垂直信号線４１８（４１８）に接続さ、ゲート（特に垂直選択ゲートＳＥＬＶという）は垂直選択線４５７に接続されている。垂直選択線４５７には、垂直選択信号ＳＥＬが印加される。
【００９４】
増幅用トランジスタ４４２は、一例として、ゲートが読出選択用トランジスタ４３４の出力側のフローティングディフュージョン４３８に接続され、ドレインが垂直選択用トランジスタ４４０のソースに、ソースが画素線４５１にそれぞれ接続され、さらに垂直信号線４１８（４１８）に接続されるようになっている。
【００９５】
増幅用トランジスタ４４２は画素線４５１を介して垂直信号線４１８に接続されており、また垂直信号線４１８は垂直列ごとに読出電流源部４２７の定電流源Ｉｎの一部をなす負荷ＭＯＳトランジスタ４２７ｚのドレインに接続され、また各負荷ＭＯＳトランジスタ４２７ｚのゲート端子には、図示を割愛する負荷制御部からの負荷制御信号SFLACTが共通に入力されている。
【００９６】
増幅用トランジスタ４４２は、信号読出し時には、各増幅用トランジスタ４４２に接続された負荷ＭＯＳトランジスタ４２７ｚによって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ４２７ｚは、選択行の増幅用トランジスタ４４２とソースフォロアを組むことで、垂直信号線４１８への信号出力をさせる。
【００９７】
なおこのような接続構成に限らず、図示を割愛するが、垂直選択用トランジスタ４４０と増幅用トランジスタ４４２の配置を逆にし、垂直選択用トランジスタ４４０は、ドレインが増幅用トランジスタ４４２のソースに、ソースが画素線４５１を介して垂直信号線４１８（４１８）に接続され、ゲートが垂直選択線４５７に接続されるようにしてもよい。
【００９８】
図２に示すような４ＴＲ構成では、フローティングディフュージョン４３８は増幅用トランジスタ４４２のゲートに接続されているので、増幅用トランジスタ４４２はフローティングディフュージョン４３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線４５１を介して垂直信号線４１８（４１８）に出力する。
【００９９】
リセットトランジスタ４３６は、フローティングディフュージョン４３８をリセットする。読出選択用トランジスタ（転送トランジスタ）４３４は、電荷生成部４３２にて生成された信号電荷をフローティングディフュージョン４３８に転送する。垂直信号線４１８には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４４０をオンする。すると選択画素のみが垂直信号線４１８と接続され、垂直信号線４１８には選択画素の信号が出力される。
【０１００】
ここで、単位画素４０３についての配線としては、転送ゲート配線（読出選択線ＴＲＧ）４５３、リセット配線（ＲＳＴ）４５５、および行アドレス選択用の垂直選択線（ＳＥＬ）４５７の３本が横方向に敷設され、垂直信号線４１８とドレイン線（Ｖｄｄ供給配線）が縦方向に敷設され、またフローティングディフュージョン４３８と増幅用トランジスタ４４２のゲートとをつなぐなどの内部配線（画素内の配線）が敷設され、さらにここでは図示していないが、画素境界部分と黒レベル検出画素のための遮光膜に使う２次元配線が存在する。
【０１０１】
また、本実施形態特有の構成要素として、単位画素４０３は、垂直走査部４１４から、少なくとも露光時間調整用の転送ゲートパルスが行ごとに転送駆動バッファ４５２に向けて供給されるようになっている。必要に応じて、リセットトランジスタ４３６に向けて露光時間調整用のリセットゲートパルスＲＳＴが行ごとに供給されるようにすることもできる。
【０１０２】
たとえば、垂直走査部４１４は、通常走査に関わる読出行を設定する垂直アドレス設定部（通常走査）４１４ｘの他に、蓄積時間（露光時間）を制御する専用の機能部として、垂直アドレス設定部４１４ｘにおける通常動作時と同様にシャッタ対象の単位画素（シャッタ画素）の行選択をするための転送ゲートパルスＴＧｓを出力する垂直シャッタタイミング制御部４１４ｚを有し、通常の読出行とシャッタ画素との行間隔（すなわちシャッタ画素の行位置）を指定可能になっている。
【０１０３】
また、このシャッタタイミング制御部４１４ｚの構成に応じて、垂直駆動部４１４ｙは、少なくとも転送駆動バッファ４５２に関しては、通常の読出行およびシャッタ画素の選択行に関して読出選択用トランジスタ４３４を駆動する。
【０１０４】
転送駆動バッファ４５２は、垂直アドレス設定部４１４ｘからの通常の読出行を指定する読出パルス（転送ゲートパルス）ＴＧと、垂直シャッタタイミング制御部４１４ｚからのシャッタ画素の行を指定する転送ゲートパルスＴＧｓに対して論理和回路を構成して動作するようになっている。
【０１０５】
読出選択用トランジスタ４３４は、転送ゲート配線（読出選択線ＴＲＧ）４５３を介して転送駆動バッファ４５２からの転送信号ＴＲＧにより駆動されるようになっている。リセットトランジスタ４３６は、リセット配線（ＲＳＴ）４５５を介してリセット駆動バッファ４５４からのリセット信号φＲＳＴにより駆動されるようになっている。垂直選択用トランジスタ４４０は、垂直選択線（ＳＥＬＶ）４５７を介して選択駆動バッファ４５６からの垂直選択信号φＳＥＬにより駆動されるようになっている。各駆動バッファは、垂直アドレス設定部４１４ｘもしくはシャッタタイミング制御部４１４ｚによって制御可能になっている。
【０１０６】
ここで、本実施形態においては、電荷蓄積時間を行ごとに制御するシャッタタイミング制御部４１４ｚは、転送駆動バッファ４５２および転送ゲート配線（読出選択線）４５５を介して、所定行上の所定カラム位置の単位画素４０３の読出選択用トランジスタ４３４を制御する。垂直アドレス設定部４１４ｘによる読出行の制御は行単位の制御となり、それに合わせて、シャッタタイミング制御部４１４ｚは、シャッタ行位置を制御する。
【０１０７】
蓄積時間を制御するシャッタタイミング制御部４１４ｚと、通常読出しのアドレス位置（行）を制御する垂直アドレス設定部４１４ｘとで、担当する行を分けて蓄積時間を制御するようにしている。すなわち、垂直列方向の行アドレスの時間差を露光時間設定に使うことで、ライン周期を１調整単位とする露光時間制御機能を実現する。
【０１０８】
また、詳しくは後述するが、本実施形態の露光時間制御機能の特徴点としては、撮像部４１０を複数に領域分割し、領域ごとに読出行とシャッタ行を同様に設定し、各領域のそれぞれ１行分の全単位画素４０３に対して同時に、画素信号のカラム処理部４２０までの転送動作を行なうようにする。
【０１０９】
また、このような蓄積時間設定を、垂直アドレス設定部４１４ｘだけで行なうのではなく、電子シャッタ専用のシャッタタイミング制御部４１４ｚを設けて蓄積時間を制御するようにしているので、その制御が容易になる。
【０１１０】
なお、行単位での露光時間制御を行なうのではなく、たとえば同一水平期間内で、長時間蓄積側の画素信号の読み出しを行なった後に、短時間蓄積を行ない、直ぐにその短時間蓄積側の画素信号の読み出しを行なうようにすることもできる。ただしこの場合、短時間蓄積側は、１水平期間（たとえば６４マイクロ秒）以下の蓄積時間となるので、短時間側の蓄積時間の設定に自由度がない。
【０１１１】
＜露光時間制御機能；第１実施形態＞
図３および図４は、第１実施形態のＣＭＯＳ撮像素子１２を用いた場合における露光時間制御機能を説明する図である。
【０１１２】
図３に示すように、垂直走査部４１４は、シャッタ画素位置を指定するアドレス情報（具体的には駆動パルスとしての転送ゲートパルスＴＧｓ）を生成する機能要素として、通常の読出対象の行アドレスφＴＧを指定する垂直アドレス設定部４１４ｘとは別に、シャッタ対象の単位画素４０３（シャッタ画素）の行アドレスφＴＧｓを指定するシャッタタイミング制御部４１４ｚを備えている。
【０１１３】
ここで、第１実施形態の垂直アドレス設定部４１４ｘおよびシャッタタイミング制御部４１４ｚは、何れも、行アドレスφＴＧ，φＴＧｓを、上側領域４１０ｕおよび下側領域４１０ｄのそれぞれにおいて１行ずつ同時に出力することで、同一検知条件としての同一の露光条件すなわちシャッタ速度を、各領域に設定する。
【０１１４】
このため、垂直アドレス設定部４１４ｘからは通常の読出行を領域ごとに指定する駆動パルスφＴＧｕ，φＴＧｄが、上側領域４１０ｕおよび下側領域４１０ｄのそれぞれにおける同一行の全単位画素４０３に供給されるような配線構成を採用する。これにより、駆動パルスφＴＧｕ，φＴＧｕで指定された上側領域４１０ｕおよび下側領域４１０ｄの各読出行ｎｕ，ｎｄの単位画素４０３が読出画素として指定される。
【０１１５】
また、シャッタタイミング制御部４１４ｚからはシャッタ対象の行アドレスを指定する領域ごとの駆動パルスφＴＧｓｕ，φＴＧｓｄが、上側領域４１０ｕおよび下側領域４１０ｄのそれぞれにおける同一行の全単位画素４０３に供給されるような配線構成を採用する。これにより、駆動パルスφＴＧｓｕ，φＴＧｓｕで指定された上側領域４１０ｕおよび下側領域４１０ｄの各シャッタ行ｎｓｕ，ｎｓｄの単位画素４０３がシャッタ画素として指定される。
【０１１６】
ここで、上側領域４１０ｕおよび下側領域４１０ｄにおいて、読出行ｎｕとシャッタ行ｎｓｕとをΔｓｕ行だけ離し、かつ読出行ｎｄとシャッタ行ｎｓｄとをΔｓｄ行だけ離し、Δｓｕ＝Δｓｄとする。読出行ｎｕとシャッタ行ｎｓｕの間隔Δｓｕとを読出行ｎｄとシャッタ行ｎｓｄの間隔Δｓｄとを同一に維持して調整することで、ライン周期（１水平走査期間）を調整単位として、上側領域４１０ｕおよび下側領域４１０ｄのそれぞれにおいて、ＣＭＯＳ撮像素子から読み出される信号の蓄積時間（すなわち電子シャッタによる露光時間）を同一に制御できる。
【０１１７】
撮像部４１０の下側領域４１０ｄと上側領域４１０ｕとについて、２系統に分けた各信号処理部でなる各対を垂直信号線４１８ａ，４１８ｂの上下２方向に分けて配置する場合において、それぞれ同時に行単位での電荷蓄積（電子シャッタによる露光時間設定）を行ないつつ、独立した画素信号の読出しを行なうに当たっては、それぞれの垂直方向の走査起点ＳＴｄ，ＳＴｕを何処にするかは自由度がある。一例としては、図４（Ｂ）に示すように、下側領域ａと上側領域ｂとの境界に設定するのがよい。
【０１１８】
第１実施形態のＣＭＯＳ撮像素子１２の構成のように、撮像部４１０を下側領域４１０ｄと上側領域４１０ｕというように２系統（Ｎ＝２）に領域分割しつつ、撮像部４１０から画素信号を読み出して処理する機能部（カラム処理部４２０、水平走査部４１２、水平選択スイッチ部４６０、出力部４８８）もそれぞれ２系統（Ｎ＝２）に分けた場合でも、シャッタ速度が水平走査期間とさして変わらないほど速く設定される場合には、物体の水平方向の動きとスキャン時点の差（図４（Ｂ）参照）に起因して、図４（Ｃ）に示すように、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪みが画像に現れる。
【０１１９】
しかしながら、２系統（Ｎ＝２）に領域分割して、それぞれ同時に行単位での電荷蓄積を行ないつつ、独立した画素信号の読出しを行なうことで、時間シェーディング歪み量すなわち１フレーム（Frame ）内での蓄積時間誤差を小さくする、具体的には従来に比べて１／２に低減することで、画像の動き歪を小さくすることができる。付加的な効果として、分割した領域ごとに同時に信号検知を行ないつつ、領域別に独立した単位信号の読出しを同時にすなわち並行して行なうので、垂直方向の読出時間を短縮することもできる。
【０１２０】
領域ごとに露光時間制御を行なうものの、基本的な露光制御は従来のライン露光と同様であり、特許文献１に記載のグローバルシャッタ機能における１Ｈ以上の期間電荷を蓄積することに起因する暗電流ノイズの問題も生じない。また、基本的な露光制御は従来のライン露光と同様であり、分割する各領域に対して同様にアドレス制御すればよく、その制御はアドレス位置を複数設定するだけであるので、制御構造は簡易である。
【０１２１】
また、第１実施形態のように、２系統に分けた各信号処理部でなる各対を垂直信号線４１８の上下２方向に分けて配置するようにすれば、単位画素４０３で生成される画素信号を引き出すための垂直信号線４１８ａ，４１８ｂを撮像部４１０の下側領域４１０ｄと上側領域４１０ｕにそれぞれ１本（Ｎ／２＝２／２＝１）配すればよく、撮像部４１０全体の垂直信号線４１８ａ，４１８ｂの配線状態は実質的には従来構成と同様に１本と見ることができるから、後述する第２実施形態とは異なり、垂直信号線４１８ａ，４１８ｂが光を遮る虞れもない。
【０１２２】
＜第１実施形態の変形例１＞
図５は、第１実施形態のＣＭＯＳ撮像素子１２を用いた場合における露光時間制御機能の第１の変形例を説明する図である。
【０１２３】
上記第１実施形態の露光時間制御動作においては、領域分割した下側領域４１０ｄと上側領域４１０ｕについての垂直走査に当たって、その走査起点を下側領域ａと上側領域ｂとの境界に設定していたが、その他に設定することもできる。
【０１２４】
たとえば、図５（Ａ）に示すように、下側領域４１０ｄの走査起点ＳＴｄを下側領域ａと上側領域ｂとの境界に設定しつつ、上側領域４１０ｕの走査起点ＳＴｕを、撮像部４１０の最上部に設定することもできる。この場合、上側領域４１０ｕの走査終点ＥＮｕが、下側領域４１０ｄの走査起点ＳＴｄと同じく、下側領域ａと上側領域ｂとの境界になる。
【０１２５】
また、図５（Ａ）に示したのとは逆に、図５（Ｂ）に示すように、上側領域４１０ｕの走査起点ＳＴｕを下側領域ａと上側領域ｂとの境界に設定しつつ、下側領域４１０ｄの走査起点ＳＴｄを、撮像部４１０の最下部に設定することもできる。この場合、下側領域４１０ｄの走査終点ＥＮｄが、上側領域４１０ｕの走査起点ＳＴｕと同じく、下側領域ａと上側領域ｂとの境界になる。
【０１２６】
このように、垂直走査の起点を種々の位置に設定しても、２系統（Ｎ＝２）に領域分割して、それぞれ同時に行単位での電荷蓄積を行ないつつ、独立した画素信号の読出しを行なうことができるので、時間シェーディング歪みを、従来に比べて、１／２に低減することができる。撮像部４１０全体の垂直信号線４１８ａ，４１８ｂの配線状態は実質的には従来構成と同様に１本と見ることができるから、垂直信号線４１８ａ，４１８ｂが光を遮る虞れもない。
【０１２７】
また、上記第１実施形態における第１の特徴点の趣旨は、検出領域である撮像部４１０を複数系統に領域分割して、領域ごとにそれぞれ同時に同一の検知条件の元で信号検知を行ないつつ、領域別に独立した単位信号の読出しを行なうことで従来のものよりも時間シェーディング歪み量を低減することであり、この限りにおいて、２つの領域内の画素ラインが同じになるように均等に領域分割することは必須ではない。たとえば、図５（Ｃ）に示すように、上側領域４１０ｕに属するライン数の方が下側領域４１０ｄに属するライン数よりも少なくなるように領域分割しても、時間シェーディングの歪みを従来より低減することができる。
【０１２８】
＜第１実施形態の変形例２＞
図６は、第１実施形態のＣＭＯＳ撮像素子１２を用いた場合における露光時間制御機能の第２の変形例を説明する図である。
【０１２９】
上記第１実施形態における最大のポイントは、撮像部４１０を複数に領域分割しつつ、複数の単位画素４０３が配された撮像部４１０で生成される画素信号を読み出して処理する機能部（特にカラム処理部４２０）を複数系統設ける第１の特徴点であり、複数系統の処理部を撮像部４１０の２次元領域に対しそれぞれ反対側の位置に分けて配する第２の特徴点を備えていることは必須ではない。
【０１３０】
たとえば図６に示すように、カラム処理部４２０、水平走査部４１２、水平選択スイッチ部４６０、水平信号線４８６、出力部４８８をそれぞれ対（それぞれに参照子ａ，ｂを付して示す）にして、各対を垂直信号線４１８の上下２方向の何れか一方に配置することができる。図では、ａ同士／ｂ同士とし、一方の垂直信号線４１８ａに対するａ系統、並びに他方の垂直信号線４１８ｂに対してのｂ系統の何れをも、図中の下側に配している。
【０１３１】
領域分割した下側領域４１０ｄと上側領域４１０ｕについての垂直走査に当たっての各走査起点ＳＴｄ、ＳＴｕは、前述のように、種々の位置に設定することができる。
【０１３２】
この図６に示す態様においても、２系統のカラム信号処理部４２２ａ，４２２ｂに設けられている図示しない記憶部に保持された電位信号Ｖｍａ，Ｖｍｂを独立に（時間的には同時並行的な処理でよい）にそれぞれの水平信号線４８６ａ，４８６ｂに読み出して出力部４８８ａ，４８８ｂに渡し、出力部４８８ａ，４８８ｂの後段にてそれぞれの出力信号Ｓ３ａ，Ｓ３ｂを用いて１画面を生成するための合成処理を行なう。
【０１３３】
このような図６に示す態様においても、２系統（Ｎ＝２）に領域分割して、それぞれ同時に行単位での電荷蓄積を行ないつつ、独立した画素信号の読出しを行なうことができるので、時間シェーディング歪みを、従来に比べて、１／２に低減することができる。
【０１３４】
ただし、撮像部４１０全体の垂直信号線４１８ａ，４１８ｂの配線状態は、図６から分かるように、下側領域４１０ｄおよび上側領域４１０ｕの何れか一方（図では下側領域４１０ｄ）において、画素列当たりＮ本（本例では２本）を並列に配置する必要が生じる。すなわち、自身の画素が属する領域用の垂直信号線４１８だけでなく、他の領域用の垂直信号線４１８をも撮像部４１０に対して同一方向位置に引き出す必要が生じる。
【０１３５】
撮像部４１０の能動素子に対して配線をなす配線層を形成するに際し、入射光を配線層と同じ面側から光電変換素子に取り込む通常の表面受光型の画素構造を持つ表面センサでは、この他の領域用の垂直信号線４１８が光を遮る要因になる。
【０１３６】
この問題を解消するには、後述する第２実施形態のように、裏面照射型のセンサ構造にすればよい。裏面照射型では、光電変換素子が形成される素子層に対してその一方の面側に、能動素子に対して配線をなす配線層を形成し、入射光を素子層の他方の面側、すなわち配線層と逆の面側から光電変換素子に取り込む裏面受光型の画素構造とする。このような裏面受光型の画素構造を採ることにより、受光面を考慮した配線の必要がなくなる。すなわち、配線による遮光の問題を気にすることなく、光電変換素子領域上への配線ができ、配線の自由度が高くなる。
【０１３７】
よって、領域分割した下側領域４１０ｄと上側領域４１０ｕについての画素信号の垂直方向の読出しに当たり、光を遮る要因を気にすることなく、垂直信号線を垂直信号線４１８ａ，４１８ｂのように複数（本例では２本）並列して配置することができる。
【０１３８】
＜ＣＭＯＳ撮像素子の構成例；第２実施形態＞
図７は、固体撮像素子の一例であるＣＭＯＳ撮像素子１２の第２実施形態の概略構成図である。第２実施形態のＣＭＯＳ撮像素子１２は、撮像部４１０を３以上に領域分割しつつ、撮像部４１０で生成される画素信号を読み出して処理する機能部（特にカラム処理部４２０）を領域分割分だけ設ける点に第１の特徴を有する。加えて、それら領域分割分の処理部を撮像部４１０の２次元領域に対し、複数の位置に分けて配する点に第２の特徴を有する。
【０１３９】
特に、第２実施形態のＣＭＯＳ撮像素子１２では、第１の特徴点に対応して、撮像部４１０を２つの領域内の画素ラインが同じになるように４つの領域に均等に分割し、また画素信号を読み出して処理するカラム処理部４２０を４つ設ける点に特徴を有する。また、第２の特徴点に対応して、水平走査部４１２、水平選択スイッチ部４６０、水平信号線４８６、出力部４８８をそれぞれ２系統（Ｎ＝２）に分けかつそれらを撮像部４１０を挟んで両側に配置する点に特徴を有する。
【０１４０】
具体的には、図７（Ａ）に示すように、垂直信号線４１８ａを担当する下側領域４１０ａと垂直信号線４１８ｂを担当する下側領域４１０ｂのそれぞれに対応するカラム処理部４２０ａ，４２０ｂを図中の下側に配し、垂直信号線４１８ｃを担当する上側領域４１０ｃと垂直信号線４１８ｄを担当する上側領域４１０ｄのそれぞれに対応するカラム処理部４２０ｃ，４２０ｄを図中の上側に配する。
【０１４１】
また、下側に配されたカラム処理部４２０ａ，４２０ｂからの信号を水平方向に読み出す機能部として、水平走査部４１２ｄ、水平選択スイッチ部４６０ｄ、水平信号線４８６ｄ、出力部４８８ｄをそれぞれ図中の下側に配し、上側に配されたカラム処理部４２０ｃ，４２０ｄからの信号を水平方向に読み出す機能部として、水平走査部４１２ｕ、水平選択スイッチ部４６０ｕ、水平信号線４８６ｕ、出力部４８８ｕをそれぞれ図中の上側に配する。
【０１４２】
この場合、下側の２系統のカラム信号処理部４２２ａ，４２２ｂに設けられている図示しない記憶部に保持された電位信号Ｖｍａ，Ｖｍｂを所定の順に（たとえば図の左から右へ順に）水平信号線４８６ｄに読み出して出力部４８８ｄに渡す。また、上の２系統のカラム信号処理部４２２ｃ，４２２ｄに設けられている図示しない記憶部に保持された電位信号Ｖｍｃ，Ｖｍｄを所定の順に（たとえば図の左から右へ順に）水平信号線４８６ｕに読み出して出力部４８８ｕに渡す。この水平方向の読出しは、上下独立に（時間的には同時並行的な処理でよい）に行なう。そして、出力部４８８ｄ，４８８ｕの後段にてそれぞれの出力信号Ｓ３ｄ，Ｓ３ｕを用いて１画面を生成するための合成処理を行なう。
【０１４３】
なお、水平選択スイッチ部４６０、出力部４８８、水平走査部４１２、出力部４８８に関しても、カラム処理部４２０の４分割（ａ，ｂ，ｃ，ｄ）に対応させてそれぞれ４系統に分けるようにしてもよい。
【０１４４】
下側領域４１０ａ，４１０ｂおよび上側領域４１０ｃ，４１０ｄのそれぞれにおける読出行とシャッタ行の設定の仕方は、図を用いた説明を割愛するが、図３に示した２分割の場合に準じて行なえばよい。
【０１４５】
また、撮像部４１０の下側領域４１０ａ，４１０ｂおよび上側領域４１０ｃ，４１０ｄについて、それぞれ同時に行単位での電荷蓄積（電子シャッタによる露光時間設定）を行ないつつ、独立した画素信号の読出しを行なうに当たっては、それぞれの垂直方向の走査起点ＳＴｄａ，ＳＴｄｂ，ＳＴｕｃ，ＳＴｕｄを何処にするかは自由度がある。一例としては、図７（Ｂ）に示すように、走査起点ＳＴｄａ，ＳＴｕｃは上下の各端縁に、走査起点ＳＴｄｂ，ＳＴｕｄは下側領域ｂと上側領域ｄとの境界に設定するのがよい。
【０１４６】
第２実施形態のＣＭＯＳ撮像素子１２の構成のように、撮像部４１０を３系統（Ｎ＝３）以上（本例では４系統）に領域分割しつつ、撮像部４１０から画素信号を読み出して処理する機能部（カラム処理部４２０、水平走査部４１２、水平選択スイッチ部４６０、出力部４８８）も、その領域分割に応じて適当に分けた場合でも、シャッタ速度が水平走査期間とさして変わらないほど速く設定される場合には、物体の水平方向の動きとスキャン時点の差（図７（Ｂ）参照）に起因して、図７（Ｃ）に示すように、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪みが画像に現れる。
【０１４７】
しかしながら、３系統（Ｎ＝３）以上に領域分割して、それぞれ同時に行単位での電荷蓄積を行ないつつ、独立した画素信号の読出しを行なうことで、その歪み量を、従来に比べて、１／３以下（本例では１／４）に低減することができる。つまり、領域の分割数Ｎを増やすことにより、均等分割にした場合、時間シェーディング歪みを１／Ｎにすることができる。
【０１４８】
図示を割愛するが、図５（Ｃ）に示した第１実施形態の変形例のように、Ｎ個の領域内の画素ラインが同じになるように均等に領域分割することは必須ではなく、不均等な領域分割にしても、時間シェーディングの歪みを従来よりも低減することができる。
【０１４９】
ただし、撮像部４１０全体の垂直信号線４１８ａ，４１８ｂ，４１８ｃ，４１８ｄの配線状態は、図７（Ａ）から分かるように、下側領域４１０ａおよび上側領域４１０ｃにおいて、画素列当たり複数本（本例ではそれぞれＮ／２＝２本）を並列に配置する必要が生じる。すなわち、領域分割数Ｎが３以上になると、必ず、自身の画素が属する領域用の垂直信号線４１８だけでなく、他の領域用の垂直信号線４１８をも撮像部４１０に対して同一方向位置に引き出す必要が生じる。
【０１５０】
したがって、図６に示した第１実施形態の第２の変形例と同様に、撮像部４１０の能動素子に対して配線をなす配線層を形成するに際し、入射光を配線層と同じ面側から光電変換素子に取り込む通常の表面受光型の画素構造を持つ表面センサでは、この配線が光を遮ることとになる。この問題を解消するには、入射光を配線層とは反対側の面から光電変換素子に取り込む裏面照射型のセンサ構造にすればよい。以下、この裏面照射型のセンサ構造について説明する。
【０１５１】
＜裏面照射型のセンサ構造；断面図＞
図８は、裏面照射型の撮像部４１０および周辺回路部の構造の一例を示す断面図である。図８（Ａ）において、ウェハをＣＭＰ(Chemical Mechanical Polishing )によって研磨することにより、１０〜２０μｍ程度の厚さのシリコン（Ｓｉ）などでなる半導体素子層６３１が形成される。その厚さの望ましい範囲は、可視光に対して５〜１５μｍ、赤外光に対して１５〜５０μｍ、紫外域に対して３〜７μｍである。この半導体素子層６３１の一方の面側にはＳｉＯ２膜６３２を挟んで遮光膜６３３が形成されている。
【０１５２】
遮光膜６３３は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜６３３には開口部６３３Ａが形成されている。遮光膜６３３の上には、パッシベーション膜としてシリコン窒化膜（ＳｉＮ）６３４が形成され、さらに開口部６３３Ａの上方に色フィルタ６３５およびマイクロレンズ６３６が形成されている。すなわち、半導体素子層６３１の一方の面側から入射する光は、マイクロレンズ６３６および色フィルタ６３５を経由して、半導体素子層６３１に形成されるフォトダイオード４３３の受光面に導かれる画素構造となっている。半導体素子層６３１の他方の面側には、トランジスタや金属配線が形成される配線層６３８が設けられ、その下にはさらに数１００μｍ厚の基板支持材６３９が貼り付けられている。
【０１５３】
ここで、配線層６３８内の第１層目は画素内の配線として、第２層目は垂直信号線４１８やドレイン線などのための縦方向の配線として、第３層目は転送ゲート配線（読出選択線ＴＲＧ）４５３、リセット配線（ＲＳＴ）４５５、および行アドレス設定用の垂直選択線（ＳＥＬ）４５７などのための横方向の配線としてそれぞれ用いられるようになっている。
【０１５４】
なお、本実施形態では、垂直信号線４１８用の縦方向の配線は、自身の画素が属する領域用のものに限らず、本発明の特徴部分である領域分割と領域ごとの読出行およびシャッタ行の制御のため、先にも述べたように、領域分割数Ｎが少なくとも３以上の場合には必ず他の領域用のものも配される。
【０１５５】
この場合、領域分割数Ｎが比較的少ないときには、第２層目だけで十分に複数の垂直信号線４１８を配することができるが、領域分割数Ｎが多くなると、他の領域用の垂直信号線４１８の数が増えるので、第２層目だけでは足りないことが起こり得る。このような場合には、第４層目以降を増やすことで対処すればよい。配線層６３８内の層数を増やしても、受光面側の光学設計には何ら影響を与えない。この点は、層数を増やすと、受光面側の光学設計に影響を与えてしまう表面受光型のものと大きく異なる。
【０１５６】
もちろん、領域分割数Ｎに関わりなく、自身の画素が属する領域用の垂直信号線４１８を第２層目に配し、他の領域用の垂直信号線４１８を第４層目以降に配するようにしてもよい。また、自身の画素が属する領域用の垂直信号線４１８も第４層目以降に配するようにしてもよい。この場合、２層目の配線数を減らすことができ、画素の微細化を図ることができる。
【０１５７】
ここで、従来のＣＭＯＳイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っていたのに対して、第２実施形態のＣＭＯＳ撮像素子１２では、配線層６３８と反対側の面（裏面）側から入射光を取り込むことから、裏面受光型の画素構造となっている。
【０１５８】
この裏面受光型画素構造から明らかなように、マイクロレンズ６３６からフォトダイオード４３３までの間には遮光膜６３３が金属層として存在するだけであること、またこの遮光膜６３３のフォトダイオード４３３からの高さがＳｉＯ２膜６３２の膜厚(たとえば約０．５μｍ)と低いことから、金属層での蹴られによる集光の制限をなくすことができる。
【０１５９】
＜裏面照射型のセンサ構造；画素のレイアウト例＞
図９および図１０は、裏面照射型の画素のレイアウト例を説明する図である。ここで、図９は、活性領域（ゲート酸化膜の領域）、ゲート（ポリシリコン）電極、および両者のコンタクト部を示す平面パターン図である。図９から分かるように、単位画素４０３当たり、１つのフォトダイオード（ＰＤ）４３３（図２の電荷生成部４３２に対応）と４つのトランジスタ４３４，４３６，４４０，４４２が存在する。
【０１６０】
図１０は、ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域とともに示す平面パターン図である。ここで、金属配線（たとえばアルミニウム配線）は３層構造となっており、第１層目は画素内の配線として、第２層目は縦方向の配線、すなわち垂直信号線４１８やドレイン線として、第３層目は横方向の配線、すなわち転送ゲート配線（読出選択線ＴＲＧ）４５３、リセット配線（ＲＳＴ）４５５、および行アドレス設定用の垂直選択線（ＳＥＬ）４５７としてそれぞれ用いられている。
【０１６１】
また、ここでは領域分割数Ｎに関わりなく、自身の画素が属する領域用の垂直信号線４１８を第２層目に配し、他の領域用の垂直信号線４１８を第４層目以降に配するようにしており、これら複数層の垂直信号線４１８が重なる（積層される）ようにしている。
【０１６２】
図示を割愛するが、他の領域用の垂直信号線４１８も第２層目に配する場合には、複数の垂直信号線４１８が第２層内で並列に配されるようになる。
【０１６３】
図８（Ａ）や図１０の配線パターンから分かるように、垂直信号線４１８や、転送ゲート配線４５３、リセット配線（ＲＳＴ）４５５、および垂直選択線（ＳＥＬ）４５７は、フォトダイオード領域と重なって配線されている。これらの配線は、従来の画素構造では、配線層側から光を取り込む表面受光型画素構造を採っていたことから、フォトダイオード領域を避けて配されていたものである。
【０１６４】
これに対して、第２実施形態の画素構造では、図８（Ａ）からも分かるように、配線層と反対側（裏面側）の面から光を取り込む裏面受光型画素構造を採っているので、配線による遮光の問題を気にすることなく、フォトダイオードなどの光電変換素子領域上への配線の引回しができるようになる。
【０１６５】
また、図８（Ａ）から分かるように、受光面側に配線層６３８が存在しないことで、遮光膜６３３、色フィルタ６３５、およびマイクロレンズ６３６を受光面に対して低い位置に作ることができるため、感度下、混色、周辺減光などに関しても有利になる。
【０１６６】
なお、本例で示した裏面照射型のセンサ構造では、垂直信号線４１８だけでなく、その他の配線（画素内の配線、垂直信号線４１８を除く縦方向の配線、横方向の配線）に関しても、入射光を光電変換素子に取り込む側とは反対側の面に配していたが、このことは必須ではない。すなわち、少なくとも、分割された各領域について、同時に行単位での電荷蓄積つまり電子シャッタによる露光時間設定を行ないつつ独立した行単位での画素信号の読出しを行なうために必要となる、１つの画素列に対して複数本配される垂直信号線４１８に関してのみ適用すればよい。この場合、たとえば表面照射型のセンサ構造を基本として変形する場合、図８（Ｂ）に示すような層構造となる。
【０１６７】
たとえば、既に表面型として光学設計が完了しているセンサを流用して、特性の互換性（Compatibility ）を有する状態でグローバルシュッタ（高速化）にする場合、デジタル系統である制御線とアナログ系統である垂直信号線を表面と裏面でアイソレーション（Isolation ）するなどに利用することができる。
【０１６８】
ただし、現実問題としては、フォトダイオード４３３などが形成される半導体素子層６３１を挟んで、受光面とは反対側に垂直信号線１８用の配線層６４２を配し、受光面側にその他の配線（画素内の配線、縦方向の配線、横方向の配線）用の配線層６３８を配するようにすることは不可能ではないもの、工程数が増える。
【０１６９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１７０】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１７１】
たとえば、上記実施形態では、ライン（行）ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号を、アドレス指定によって各画素から順に撮像部から読み出す電子的な露光時間の制御を行なう行単位読出方式カラム読出方式）の装置への適用事例を説明したが、画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号を読み出す方式のものにも同様に適用できる。
【０１７２】
また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、アドレス設定にて画素の蓄積時間や読出時点が決定されるタイプの物理量の変化を検知するあらゆる物理量分布検知装置に、上記実施形態で説明した仕組みを適用できる。
【０１７３】
物理量の変化を光で捉えるものに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置（特開２００２−７９８４や特開２００１−１２５７３４などを参照）など、その他の物理的な変化を検知する仕組みにおいて、暗電流ノイズや蓄積期間の差の問題を抑制・解消するために上記実施形態を適用することができる。
【図面の簡単な説明】
【０１７４】
【図１】ＣＭＯＳ撮像素子の第１実施形態の概略構成図である。
【図２】単位画素の一構成例と、露光時間制御機能に関わる駆動回路との関係を説明する図である。
【図３】第１実施形態のＣＭＯＳ撮像素子を用いた場合における露光時間制御機能を説明する図（その１）である。
【図４】第１実施形態のＣＭＯＳ撮像素子を用いた場合における露光時間制御機能を説明する図（その２）である。
【図５】第１実施形態のＣＭＯＳ撮像素子を用いた場合における露光時間制御機能の第１の変形例を説明する図である。
【図６】第１実施形態のＣＭＯＳ撮像素子を用いた場合における露光時間制御機能の第２の変形例を説明する図である。
【図７】ＣＭＯＳ撮像素子の第２実施形態の概略構成図である。
【図８】裏面照射型の撮像部および周辺回路部の構造の一例を示す断面図である。
【図９】裏面照射型の画素のレイアウト例を説明する図（その１）である。
【図１０】裏面照射型の画素のレイアウト例を説明する図（その２）である。
【図１１】従来のＸ−Ｙアドレス型の撮像装置における露光時間制御機能を説明する図（その１）である。
【図１２】従来のＸ−Ｙアドレス型の撮像装置における露光時間制御機能を説明する図（その２）である。
【図１３】従来のＸ−Ｙアドレス型の撮像装置における露光時間制御機能を説明する図（その３）である。
【符号の説明】
【０１７５】
１２…ＣＭＯＳ撮像素子、４０３…単位画素、４０５…画素信号生成部、４０７…駆動制御部、４１０…撮像部、４１２…水平走査部、４１２ｘ…水平アドレス設定部、４１２ｙ…水平駆動部、４１４…垂直走査部、４１４ｘ…垂直アドレス設定部、４１４ｙ…垂直駆動部、４１４ｚ…シャッタタイミング制御部、４１５…垂直制御線、４１６…駆動信号操作部、４１８…垂直信号線、４２０…カラム処理部、４２２…カラム信号処理部（カラム回路）、４２７…読出電流源部、４３２…電荷生成部、４３４…読出選択用トランジスタ、４３６…リセットトランジスタ、４３８…フローティングディフュージョン、４４０…垂直選択用トランジスタ、４４２…増幅用トランジスタ、４５１…画素線、４５２…転送駆動バッファ、４５４…リセット駆動バッファ、４５６…選択駆動バッファ、４６０…水平選択スイッチ部、４８６…水平信号線、４８８…出力部、６３１…半導体素子層、６３８…配線層、６３９…基板支持材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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