(57)【要約】【課題】  コンデンサに接続されるビアホールのみがグランド層を貫通する構造にすることにより、グランド層のインピーダンスを適正値に保持して、不要輻射ノイズの発生を抑圧する多層回路基板を提供する。【解決手段】  ＩＣ７実装の信号層２と電源端子用パターン３０を有する電源層３と信号端子用パターン４０を有する信号層４とグランド端子用パターン５０を有するグランド層５と三端子コンデンサ８実装の信号層６とを積層してなる。すなわち、グランド層５を信号層６の真上に配すると共に、ＩＣ７の信号端子からのビアホールをグランド層５より上方の信号層４に接続する。これにより、グランド端子用パターン５０を貫通する孔が、三端子コンデンサ８から電源端子用パターン３０に至るビアホール６５を貫通させるための孔５０ａのみになり、グランド層５に空ける孔数を削減することができる。【選択図】図１
2006324444.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性素体の表面に配され且つ複数の端子を有した半導体集積回路が実装される第１の信号層と、上記絶縁性素体の内部に配され且つ半導体集積回路の電源端子がビアホールを通じて接続される電源端子用パターンを有した電源層と、上記絶縁性素体の内部に配され且つ半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第１のグランド層と、上記絶縁性素体の裏面に配され且つ三端子コンデンサが実装された第２の信号層とを備える多層回路基板であって、
上記第１のグランド層を上記第２の信号層に最も近い層とし、
上記三端子コンデンサの両信号電極の一方を上記外部電源用の電極とすると共に、他方の信号電極を上記グランド端子用パターンを貫通するビアホールを通じて上記電源端子用パターンに接続し、且つグランド電極をビアホールを通じて上記グランド端子用パターンに接続し、
上記グランド端子用パターンの領域のうち、上記半導体集積回路の真下に位置する領域には、上記三端子コンデンサの上記他方の信号電極と上記電源端子用パターンとを接続するビアホールを貫通させるための孔，グランド電極をビアホールを通じて接続する際に生じる孔，及び半導体集積回路のグランド端子をビアホールを通じて接続する際に生じる孔のみを形成する、
ことを特徴とする多層回路基板。
【請求項２】
絶縁性素体の表面に配され且つ複数の端子を有した半導体集積回路が実装される第１の信号層と、上記絶縁性素体の内部に配され且つ半導体集積回路の電源端子がビアホールを通じて接続される電源端子用パターンを有した電源層と、上記絶縁性素体の内部に配され且つ半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第１のグランド層と、上記絶縁性素体の裏面に配され且つ二端子コンデンサが実装された第２の信号層とを備える多層回路基板であって、
上記第１のグランド層を上記第２の信号層に最も近い層とし、
上記二端子コンデンサの両信号電極の一方を上記グランド端子用パターンを貫通するビアホールを通じて上記電源端子用パターンに接続すると共に、他方の信号電極をビアホールを通じて上記グランド端子用パターンに接続し、
上記グランド端子用パターンの領域のうち、上記半導体集積回路の真下に位置する領域には、上記二端子コンデンサの上記一方の信号電極と上記電源端子用パターンとを接続するビアホールを貫通させるための孔，他方の信号電極をビアホールを通じて接続する際に生じる孔，及び半導体集積回路のグランド端子をビアホールを通じて接続する際に生じる孔のみを形成する、
ことを特徴とする多層回路基板。
【請求項３】
請求項１又は請求項２に記載の多層回路基板において、
上記半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第２のグランド層を、上記第１の信号層の真下に配し、第１のグランド層のグランド端子用パターンと第２のグランド層のグランド端子用パターンとをビアホールを通じて接続した、
ことを特徴とする多層回路基板。
【請求項４】
請求項１ないし請求項３のいずれかに記載の多層回路基板において、
上記半導体集積回路の端子配列は、ＢＧＡタイプの端子配列である、
ことを特徴とする多層回路基板。
【請求項５】
請求項１ないし請求項４のいずれかに記載の多層回路基板において、
上記三端子コンデンサ及び二端子コンデンサは、チップ型のコンデンサである、
ことを特徴とする多層回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＣの裏面側にコンデンサを実装した多層回路基板に関し、特に、端子配列がＢＧＡ(Ball Grid Array)タイプのデジタルＩＣを搭載した多層回路基板に関するものである。
【背景技術】
【０００２】
従来、この種の多層回路基板として、例えば特許文献１に開示された多層回路基板がある。
図１７は、この従来の多層回路基板を示す分解斜視図であり、図１８は、図１７に示す多層回路基板の概略断面図である。
図１７に示すように、この多層回路基板は、ＩＣ１００を実装する信号層１１０と、導体のグランドパターン１２１が全面に形成されたグランド層１２０と、外部電源が接続される電源層１３０と、信号層１１０とは反対面でＩＣ電源端子１０１ａ（図１８参照）に対するバイパスコンデンサ１４１の両端子が接続されるバイパスコンデンサ用電源配線１４２及びグランド配線１４３を含む信号層１４０とを具備している。
具体的には、電源層１３０の外部電源用電源パターン１３１から信号層１４０のバイパスコンデンサ用電源配線１４２及び電源層１３０のＩＣ電源端子用電源パターン１３２を経由した経路で、ＩＣ１００の電源端子への電源供給経路を形成している。そして、信号層１１０のＩＣ電源端子用ランド１１２から電源層１３０の外部電源用電源パターン１３１へ至る経路の途中にＩＣ電源端子用電源パターン１３２とバイパスコンデンサ用電源配線１４２とが介在し、バイパスコンデンサ１４１がバイパスコンデンサ用電源配線１４２に接続している。すなわち、バイパスコンデンサ用電源配線１４２からバイパスコンデンサ１４１及びグランド配線１４３を経由し、ビアホール１３３を介した経路で、グランド層１２０へのノイズ除去経路を形成している。
【０００３】
【特許文献１】特開２００３−２９７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来の多層回路基板では、次のような問題がある。
先ず、図１８に示すように、ＢＧＡタイプの端子配列を有したＩＣ１００では、端子１０１として、ＩＣ電源端子１０１ａやグランド端子１０１ｂの他に多数の端子があり、しかもこれらの多数の端子１０１が碁盤目状に配されているので、グランド端子１０１ｂを除く端子１０１が接続された多数のビアホール１５０がグランド層１２０から信号層１４０を貫いた状態になる。このため、これらのビアホール１５０によって、グランドパターン１２１を含むグランド層１２０が孔だらけになってしまう。特に、高集積化されたＩＣ１００では、端子１０１のピッチが短くなっているので、グランドパターン１２１を含むグランド層１２０が目の細かいメッシュ状になってしまい、グランド層１２０のインピーダンスが高くなってしまう。この結果、バイパスコンデンサ用電源配線１４２からバイパスコンデンサ１４１及びグランド配線１４３を経由し、ビアホール１３３を介した経路で、グランド層１２０へのノイズ除去経路が形成されているにもかかわらず、グランド層１２０のインピーダンスの増加によって、バイパスコンデンサ１４１によるノイズ除去効果が著しく低下してしまう。
また、上記のような多数のビアホール１５０の下端部が碁盤目状に信号層１４０の裏面に集中的に露出することになるので、バイパスコンデンサ１４１のバイパスコンデンサ用電源配線１４２やグランド配線１４３などのランドをこれらビアホール１５０の露出部分の領域に配置することができない。したがって、このようなＢＧＡタイプのＩＣ１００では、ＱＦＰ（Quad Flat Package）タイプの端子配列を有したＩＣに比べて、バイパスコンデンサ１４１用の実装ランドを配置する際に、スペース的に大きな制約を受けてしまう。
【０００５】
この発明は、上述した課題を解決するためになされたもので、コンデンサに接続されるビアホールのみがグランド層を貫通する構造にすることにより、グランド層のインピーダンスを適正値に保持して、不要輻射ノイズの発生を抑圧する多層回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、絶縁性素体の表面に配され且つ複数の端子を有した半導体集積回路が実装される第１の信号層と、絶縁性素体の内部に配され且つ半導体集積回路の電源端子がビアホールを通じて接続される電源端子用パターンを有した電源層と、絶縁性素体の内部に配され且つ半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第１のグランド層と、絶縁性素体の裏面に配され且つ三端子コンデンサが実装された第２の信号層とを備える多層回路基板であって、第１のグランド層を第２の信号層に最も近い層とし、三端子コンデンサの両信号電極の一方を外部電源用の電極とすると共に、他方の信号電極をグランド端子用パターンを貫通するビアホールを通じて電源端子用パターンに接続し、且つグランド電極をビアホールを通じてグランド端子用パターンに接続し、グランド端子用パターンの領域のうち、半導体集積回路の真下に位置する領域には、三端子コンデンサの他方の信号電極と電源端子用パターンとを接続するビアホールを貫通させるための孔，グランド電極をビアホールを通じて接続する際に生じる孔，及び半導体集積回路のグランド端子をビアホールを通じて接続する際に生じる孔のみを形成する構成とした。
かかる構成により、外部電源が三端子コンデンサを一方の信号電極から入力すると、他方の信号電極を通じて電源端子用パターンに入力する。そして、この直流電源は、電源端子用パターンから半導体集積回路の電源端子に入力する。このとき、半導体集積回路から遠く離れたコンデンサからの電荷が半導体集積回路に供給されると、ノイズが発生してしまう。しかし、この発明では、三端子コンデンサのグランド電極がビアホールを通じて半導体集積回路のグランド端子用パターンに接続された構成となっており、半導体集積回路に最も近い三端子コンデンサが電荷を供給する。この結果、上記の如きノイズは生じない。また、第１のグランド層が第２の信号層に最も近い層であるので、第１のグランド層のグランド端子用パターンに存する孔数が少なくなる。しかも、三端子コンデンサの他方の信号電極と電源端子用パターンとを接続するビアホールを貫通させるための孔，グランド電極をビアホールを通じて接続する際に生じる孔，及び半導体集積回路のグランド端子をビアホールを通じて接続する際に生じる孔のみが、グランド端子用パターンの領域のうち、半導体集積回路の真下に位置する領域を貫通する構成であるので、第１のグランド層のグランド端子用パターンに生じる孔数は非常に少くなる。このため、第１のグランド層のインピーダンスが増加することはなく、第１のグランド層が安定して機能する。
【０００７】
請求項２の発明は、絶縁性素体の表面に配され且つ複数の端子を有した半導体集積回路が実装される第１の信号層と、絶縁性素体の内部に配され且つ半導体集積回路の電源端子がビアホールを通じて接続される電源端子用パターンを有した電源層と、絶縁性素体の内部に配され且つ半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第１のグランド層と、絶縁性素体の裏面に配され且つ二端子コンデンサが実装された第２の信号層とを備える多層回路基板であって、第１のグランド層を第２の信号層に最も近い層とし、二端子コンデンサの両信号電極の一方をグランド端子用パターンを貫通するビアホールを通じて電源端子用パターンに接続すると共に、他方の信号電極をビアホールを通じてグランド端子用パターンに接続し、グランド端子用パターンの領域のうち、半導体集積回路の真下に位置する領域には、二端子コンデンサの一方の信号電極と電源端子用パターンとを接続するビアホールを貫通させるための孔，他方の信号電極をビアホールを通じて接続する際に生じる孔，及び半導体集積回路のグランド端子をビアホールを通じて接続する際に生じる孔のみを形成する構成とした。
【０００８】
請求項３の発明は、請求項１又は請求項２に記載の多層回路基板において、半導体集積回路のグランド端子がビアホールを通じて接続されるグランド端子用パターンを有した第２のグランド層を、第１の信号層の真下に配し、第１のグランド層のグランド端子用パターンと第２のグランド層のグランド端子用パターンとをビアホールを通じて接続した構成とする。
かかる構成により、第２のグランド層が第１の信号層に近接し、第２のグランド層によって、第１の信号層内に生じるノイズが抑制される。
【０００９】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載の多層回路基板において、半導体集積回路の端子配列は、ＢＧＡタイプの端子配列である構成とした。
【００１０】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の多層回路基板において、三端子コンデンサ及び二端子コンデンサは、チップ型のコンデンサである構成とした。
【発明の効果】
【００１１】
以上詳しく説明したように、請求項１〜請求項５の発明に係る多層回路基板によれば、半導体スイッチング動作時の電荷が、半導体集積回路に最も近い三端子コンデンサ（又は二端子コンデンサ）から供給されるようになっているので、この三端子コンデンサ（又は二端子コンデンサ）が電荷供給用のデカップリングコンデンサとして機能し、不要な輻射ノイズの発生を防止する。
また、第１のグランド層のグランド端子用パターンに存する孔数は非常に少ないので、第１のグランド層において、インピーダンスの増加がほとんどなく、三端子コンデンサ（又は二端子コンデンサ）が実装された第２の信号層真上の第１のグランド層が安定して機能する。この結果、三端子コンデンサ（又は二端子コンデンサ）が十分なノイズ除去機能を発揮する。さらに、信号用端子等からの多数のビアホールが第１のグランド層真下の第２の信号層に接続されるという自体を回避することができるので、部品実装用の十分なスペースを第２の信号層に確保することができ、三端子コンデンサ（又は二端子コンデンサ）を第２の信号層に効率よく実装することができる。
【００１２】
特に、請求項４の発明によれば、第１のグランド層と接続された第２のグランド層によって、第１の信号層内に生じるノイズを抑制することができるので、ノイズ抑制効果のさらなる向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００１４】
図１は、この発明の第１実施例に係る多層回路基板の分解斜視図であり、図２は、第１実施例の多層回路基板の概略断面図である。
図１に示すように、この実施例の多層回路基板は、半導体集積回路（以下、単に「ＩＣ」と記す）７が実装された信号層２（第１の信号層）と、電源層３と、信号層４と、グランド層５（第１のグランド層）と、三端子コンデンサ８が実装された信号層６（第２の信号層）とを備えている。そして、これらの５つの層２〜６が、絶縁層１１〜１４で構成される絶縁性素体１の表面（図の上方の面）から裏面（図の下方の面）にかけて積層された構造になっている。
なお、図１においては、理解と説明を容易にするため、信号層６を裏返して表示しているが、実際は、図２に示すように、図示の信号層６は、絶縁性素体１の裏面に形成されている。
【００１５】
信号層２は、絶縁性素体１を構成する最上位の絶縁層１１の表面に積層されている。
具体的には、ＩＣ７は、例えば、７×７個の端子７ａをその裏面７ｂに有したＢＧＡタイプの端子配列の半導体集積回路であり、７×７個の端子７ａは、電源端子，グランド端子，信号端子等で構成されている。したがって、これら７×７個の端子７ａを接続するための７×７個のランド２０が絶縁層１１の表面に形成されており、信号層２は、これら７×７個のランド２０を有した層である。
【００１６】
電源層３は、絶縁層１１の下側の絶縁層１２の上に積層されている。
具体的には、電源端子用パターン３０が絶縁層１２の表面に形成され、電源層３はこの電源端子用パターン３０を有した層である。電源端子用パターン３０は、７×７個のランド２０の真下に配され、絶縁層１１に形成されたビアホールを通じてＩＣ７の電源端子と電気的に接続されている。例えば、ランド２０のうち、黒塗りで示す４個のランド２０ｖ１〜２０ｖ４がＩＣ７の電源端子に接続するランドとすると、図２に示すように、これら４個のランド２０ｖ１〜２０ｖ４からそれぞれ垂下した４本のビアホール３１〜３４が絶縁層１１に形成され、これらのビアホール３１〜３４の全てが電源端子用パターン３０に電気的に接続されている。なお、図１及び図２では、電源端子用のランドとして、ランド２０ｖ１〜２０ｖ４を例示したが、例示しないその他の電源端子用ランドも同様にして電源端子用パターン３０に接続されている。すなわち、ＩＣ７の全ての電源端子がランド２０やこのランド２０から垂下するビアホールを通じて真下の電源端子用パターン３０に接続されている。
【００１７】
図１において、信号層４は、絶縁層１２の下側の絶縁層１３の上に積層されている。
具体的には、複数の信号端子用パターン４０が絶縁層１３の表面に形成されており、信号層４はこれらの信号端子用パターン４０を有した層である。信号端子用パターン４０は、絶縁層１１，１２に形成されたビアホールを通じてＩＣ７の信号端子と電気的に接続されている。例えば、ランド２０のうち、２個のランド２０ｓ１，２０ｓ２がＩＣ７の信号端子に接続するランドとすると、図２に示すように、これら２個のランド２０ｓ１，２０ｓ２からそれぞれ垂下した２本のビアホール４１，４２が電源端子用パターン３０を非接触で貫通するように絶縁層１１，１２に形成され、これらのビアホール４１，４２の各下端が信号端子用パターン４０−１，４０−２のそれぞれの端部に電気的に接続されている。すなわち、ＩＣ７の信号端子が接続された全てのランド２０は、ビアホールを通じて真下の信号端子用パターン４０に接続され、これらの信号端子用パターン４０からＩＣ７にデータ信号や制御信号などの各種の信号を入出力することができる。
なお、この実施例では、信号端子が接続された全てのランドを下層の信号層４の信号端子用パターン４０に接続する構成としたが、信号端子用パターン４０を信号層２にも形成して、一部の信号端子をこの信号端子用パターン４０に接続するようにしても良い。また、信号端子に接続したビアホールがグランド層５を直接貫通しないならば、原則として、信号層４の配置位置や層数に限定はないが、絶縁性素体１の内部に設けられる信号層４については、グランド層５にできるだけ近接させる。すなわち、信号層４をグランド層５の真上に配置することが好ましい。かかる配置により、グランド層５によって、信号層４内に生じるノイズを効率的に抑制することができるからである。
【００１８】
図１において、グランド層５は、最下層の絶縁層１４の表面１４ａ上に積層され、信号層６に最も近い層である。
具体的には、グランド端子用パターン５０が絶縁層１４の表面１４ａ全体に形成されており、グランド層５はこの１枚のグランド端子用パターン５０を有してなる層である。グランド端子用パターン５０は、信号層４の真下に形成され、絶縁層１１〜１３に形成されたビアホールを通じてＩＣ７のグランド端子と電気的に接続されている。例えば、ランド２０のうち、１個のランド２０ｇ１がＩＣ７のグランド端子に接続するランドとすると、図２に示すように、このランド２０ｇ１から垂下する１本のビアホール５１が、電源端子用パターン３０や信号端子用パターン４０と接触しないように絶縁層１１〜１３に形成され、その下端がグランド端子用パターン５０に電気的に接続されている。すなわち、ＩＣ７の全てのグランド端子がランド２０やこのランド２０から垂下するビアホールを通じてグランド端子用パターン５０に接続している。そして、このグランド層５を、信号層６の真上且つ信号層４の真下に配して、信号層４，６内に生じるノイズをこのグランド層５で効率的に抑制する。
【００１９】
図１において、信号層６は、最下層の絶縁層１４の裏面１４ｂに配され、三端子コンデンサ８がこの信号層６に実装されている。
具体的には、信号層６は、外部電源用パターン６０と１対の信号用ランド６１，６２及びグランド用ランド６３とを有してなる層である。
外部電源用パターン６０は、図示しない外部電源を接続するためのパターンであり、信号用ランド６１の左側延出部分で構成される。そして、この外部電源用パターン６０を含む信号用ランド６１と他方の信号用ランド６２とグランド用ランド６３とに、三端子コンデンサ８が接続されている。
【００２０】
図３は、三端子コンデンサ８の外観図であり、図４は、三端子コンデンサ８の分解斜視図であり、図５は、三端子コンデンサ８の等価回路図である。
三端子コンデンサ８は、図３に示すように、両端部に信号電極８１，８２を有すると共に中央部にグランド電極８３を有するチップ型三端子コンデンサである。
この三端子コンデンサ８は、図４に示すように、誘電体シート８０に信号電極８１，８２を接続する貫通電極となるパターン８４を印刷し、これらの誘電体シート８０を積層することにより構成されている。また、誘電体シート８０にグランド電極８３を接続するアース電極となるパターン８５を印刷し、パターン８５を印刷した誘電体シート８０をパターン８４が印刷された誘電体シート８０と交互に積層している。これにより、図５に示すように、電源などの電流Ｉが信号電極８１からパターン８４を通じて信号電極８２に至るようになっている。また、グランド電極８３に接続されたパターン８５の接地機能により、グランド電極８３側の残留インダクタンスを低減している。
三端子コンデンサ８は、このように残留インダクタンスが極めて小さい構造をしているので、二端子コンデンサに比べて、極めて高い挿入損失特性特性を示す。
【００２１】
このような三端子コンデンサ８は、上記１対の信号用ランド６１，６２とグランド用ランド６３に接続されている。
図６は、三端子コンデンサ８のランド実装状態を示す平面図である。
図６に示すように、三端子コンデンサ８の信号電極８１，８２が信号用ランド６１，６２上に載置された状態で接続され、グランド電極８３がグランド用ランド６３の上に載置された状態で接続されている。
この実施例では、図６に示した実装状態において、図１及び図２に示すように、三端子コンデンサ８がＩＣ７の電源端子に接続した電源端子用パターン３０の真下に配置される。
そして、信号用ランド６２がビアホール６５を通じて電源層３の電源端子用パターン３０に接続されている。具体的には、グランド層５のグランド端子用パターン５０に、ビアホール６５の直径よりも大きい孔５０ａが形成され、ビアホール６５がこの孔５０ａを貫通して、上方の電源端子用パターン３０に接続されている。すなわち、ビアホール６５はグランド端子用パターン５０に接触しないようにグランド端子用パターン５０を貫通し、信号層４の信号端子用パターン４０と接触しない状態で電源端子用パターン３０に接続している。
かかる構成により、グランド層５のグランド端子用パターン５０の領域のうち、ＩＣ７の真下に位置する領域Ａ（図１において破線で示す領域）には、ビアホール６５を貫通させるための孔５０ａのみが存在することとなる。
また、グランド用ランド６３は、ビアホール６６を通じてグランド端子用パターン５０に接続されている。
【００２２】
三端子コンデンサ８を実装する信号用ランド６１，６２及びグランド用ランド６３が以上の如き、接続状態をとることにより、外部電源用パターン６０と信号用ランド６１と三端子コンデンサ８の信号電極８１，８２と信号用ランド６２とビアホール６５と電源端子用パターン３０とビアホール３１〜３４とランド２０ｖ１〜２０ｖ４とによって、外部の電源をＩＣ７に供給する電源供給路を形成している。また、三端子コンデンサ８は、ＩＣ７の真下に配置されて、デカップリングコンデンサ及びバイパスコンデンサとして使用することができる。
さらに、三端子コンデンサ８のグランド電極８３とグランド用ランド６３とビアホール６６とグランド端子用パターン５０とによって、外部電源用パターン６０から入り込むノイズをグランド端子用パターン５０に逃がすためのノイズ除去経路を形成している。
また、ランド２０ｓ１，２０ｓ２等の信号端子用ランドとビアホール４１，４２等のビアホールと信号端子用パターン４０とによって、各種の信号をＩＣ７に入出力するための信号入出力経路を形成している。
【００２３】
次に、この実施例の多層回路基板が示す作用及び効果について説明する。
図２において、直流電源が外部から外部電源用パターン６０に入力されると、その電源は、信号用ランド６１と三端子コンデンサ８の信号電極８１，８２と信号用ランド６２とビアホール６５と電源端子用パターン３０とビアホール３１〜３４とランド２０ｖ１〜２０ｖ４とによって形成された電源供給路を通じてＩＣ７に供給される。
したがって、ＩＣ７のスイッチング動作時における電荷供給は、ＩＣ７に最も近い三端子コンデンサ８から電源供給路を通じて供給される。すなわち、三端子コンデンサ８が電荷供給用のデカップリングコンデンサとして機能し、不要な輻射ノイズの発生を防止する。
また、残留インダクタンスが小さな三端子コンデンサ８をＩＣ７のほぼ真下位置に実装して、ビアホール６５やビアホール６６の長さを最短にすることにより、これらビアホール６５，６６のインダクタンスを下げている。このため、外部電源用パターン６０からランド２０ｖ１〜２０ｖ４に至る電源供給路全体のインダクタンスが下がり、逆起電力の発生がほとんど生じない。この結果、ＩＣ７への安定した電源供給がなされる。
さらに、三端子コンデンサ８は、バイパスコンデンサとしても機能し、外部電源用パターン６０から入り込んだノイズをグランド電極８３からビアホール６６を通じてグランド端子用パターン５０に逃して、ノイズ除去を行う。
【００２４】
また、信号層６の真上に配されたグランド層５には、三端子コンデンサ８からのビアホール６５を貫通させる孔５０ａのみが形成されており、グランド層５に存する孔の数は非常に少ない。このため、グランド層５のインピーダンスが増加することはなく、グランド層５が安定して機能し、三端子コンデンサ８が十分なノイズ除去機能を発揮する。さらに、ＩＣ７の信号用端子等からの多数のビアホールの下端が信号層６に露出することがないので、信号層６に部品実装用のスペースを十分確保することができる。
【００２５】
また、二端子コンデンサに比べて残留インダクタンスが非常に少ない三端子コンデンサ８を使用しているので、二端子コンデンサを複数個用いた場合と同様以上のデカップリング効果や電圧安定効果を得ることができるので、部品点数の削減によるコストダウンを図ることもできる。
【実施例２】
【００２６】
次に、第２実施例について説明する。
図７は、この発明の第２実施例に係る多層回路基板の分解斜視図であり、図８は、第２実施例の多層回路基板の概略断面図である。
この実施例の多層回路基板は、図７及び図８に示すように、グランド層５とは別体のグランド層９（第２のグランド層）を信号層２の真下に配設した点が、上記第１実施例と異なる。
具体的には、グランド層９は、絶縁層１１，１２の間に設けられた絶縁層１５の表面全体に形成された１枚のグランド端子用パターン９０を有してなる。グランド端子用パターン９０は、信号層２の真下で且つ電源層３の真上に形成され、絶縁層１１に形成されたビアホールを通じてＩＣ７のグランド端子と電気的に接続されている。例えば、図２に示すように、ＩＣ７のグランド端子に接続するランド２０ｇ１から垂下するビアホール９１を通じて、ＩＣ７のグランド端子とグランド端子用パターン９０とが電気的に接続されている。
そして、このグランド端子用パターン９０が、グランド層５のグランド端子用パターン５０にビアホールを通じて電気的に接続されている。すなわち、グランド端子用パターン９０から垂下したビアホール５２が、電源端子用パターン３０や信号端子用パターン４０と接触しないように絶縁層１５，１２，１３に形成され、その下端がグランド端子用パターン５０に電気的に接続されている。これにより、ＩＣ７の全てのグランド端子がグランド層５，９のグランド端子用パターン５０，９０に接続している。
【００２７】
かかる構成により、グランド層５が信号層４と信号層６とに対するノイズ抑制作用を奏するだけでなく、グランド層９が信号層２に対するノイズ抑制作用を奏することとなり、この結果、ノイズ抑制効果がさらに向上する。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００２８】
次いで、第３実施例について説明する。
図９は、この発明の第３実施例に係る多層回路基板の概略断面図である。
図９に示すように、この実施例の多層回路基板は、二端子コンデンサ８′を信号層６に実装した点が上記第１実施例と異なる。
【００２９】
図１０は、二端子コンデンサの外観図であり、図１１は、二端子コンデンサの等価回路図であり、図１２は、二端子コンデンサのランド実装状態を示す平面図である。
二端子コンデンサ８′は、誘電体シートにパターンを印刷して、パターンが交互に向き合うように、複数の誘電体シートを積層して構成したもので、図１０に示すように、両端に信号電極８１′，８２′を有する。かかる構成により、図１１に示すように、電源などの電流Ｉを信号電極８１′から信号電極８２′に通す。
【００３０】
このような二端子コンデンサ８′は、信号層６に設けられた１対のランド６１，６２に接続されている。具体的には、図１２に示すように、二端子コンデンサ８′の信号電極８１′，８２′がランド６１，６２上に載置された状態で接続されている。そして、図１０に示すように、ランド６１がグランド端子用パターン５０を貫通するビアホール６５を通じて電源端子用パターン３０に接続される共に、ランド６２がビアホール６６を通じてグランド端子用パターン５０に続されている。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例４】
【００３１】
最後に、第４実施例について説明する。
図１３は、この発明の第４実施例に係る多層回路基板の概略断面図である。
図１３に示すように、この実施例の多層回路基板では、二端子コンデンサ８′を信号層６に実装した多層回路基板において、上記第２実施例と同様に、グランド層５とは別体のグランド層９を信号層２の真下に配設した構成をとった。
その他の構成，作用及び効果は、上記第３実施例と同様であるので、その記載は省略する。
【００３２】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、外部電源用パターン６０を信号層６に設けたが、外部電源用パターン６０の配設個所は信号層６に限定されるものではなく、例えば、図１４に示すように、外部電源用パターン６０を電源層３に設け、三端子コンデンサ８の信号用ランド６１と外部電源用パターン６０とを、グランド層５及び信号層４を貫通するビアホール６７によって接続した構造とすることもできる。
【００３３】
また、上記実施例では、グランド層５のグランド端子用パターン５０の領域のうち、ＩＣ７の真下に位置する領域Ａ（図１参照）の外側に、孔が存在しない例について説明したが、領域Ａの外側の領域では、多数の孔が存在していても、三端子コンデンサ８のノイズ除去効果に悪影響を与えることは少ない。したがって、図１５に示すように、グランド端子用パターン５０の領域Ａの外側に孔５０ｂを設け、この孔５０ｂを貫通するビアホール４３を用いて、信号端子用パターン４０−１等を信号層６側に引き出すことができる。すなわち、領域Ａ外に、ＩＣ７の各種端子に接続されるビアホールを貫通させるための孔を複数設けて、配線を信号層６側に引き回すことができるので、その分、配線パターンの自由度が高まる。
【００３４】
また、上記実施例では、例えば、図１及び図２に示すように、導体を充填したビアホールを通じて、ランドとパターン間を接続する例を示した。したがって、ランド２０ｇ１からのビアホール５１やグランド電極６３からのビアホール６６をグランド端子パターン５０に接続させる際に、ビアホール５１，６６のための孔をグランド端子用パターン５０に形成する必要がなかった。このため、グランド層５のグランド端子用パターン５０の領域のうち、ＩＣ７の真下に位置する領域Ａ（図１において破線で示す領域）には、ビアホール６５を貫通させるための孔５０ａのみが存在していた。
しかしながら、図１６に示すように、内壁に導体箔Ｂを形成したビアホール５１，６５，６６を通じて接続する場合には、グランド端子用パターン５０の領域のうち、ＩＣ７の真下に位置する領域Ａには、ビアホール６５を貫通させるための孔５０ａだけでなく、ビアホール５１，６６をグランド端子用パターン５０に接続する際に生じた孔５１ａ，６６ａが生じる。このため、領域Ａに生じる孔数は増えるが、その孔数は従来の多層回路基板に比べて、極めて少ないく、インピーダンスの増加はほとんど生じない。
これは、他の実施例においても同様である。
【００３５】
また、上記実施例では、三端子コンデンサ８や二端子コンデンサ８′を１つだけ信号層６に実装した例を示したが、複数の三端子コンデンサ８を実装した多層回路基板、複数の二端子コンデンサ８′を信号層６に実装した多層回路基板及び三端子コンデンサ８と二端子コンデンサ８′とが混在した多層回路基板もこの発明の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】この発明の第１実施例に係る多層回路基板の分解斜視図である。
【図２】第１実施例の多層回路基板の概略断面図である。
【図３】三端子コンデンサの外観図である。
【図４】三端子コンデンサの分解斜視図である。
【図５】三端子コンデンサの等価回路図である。
【図６】三端子コンデンサのランド実装状態を示す平面図である。
【図７】この発明の第２実施例に係る多層回路基板の分解斜視図である。
【図８】第２実施例の多層回路基板の概略断面図である。
【図９】この発明の第３実施例に係る多層回路基板の概略断面図である。
【図１０】二端子コンデンサの外観図である。
【図１１】二端子コンデンサの等価回路図である。
【図１２】二端子コンデンサのランド実装状態を示す平面図である。
【図１３】この発明の第４実施例に係る多層回路基板の概略断面図である。
【図１４】実施例の一変形例の要部を示す分解斜視図である。
【図１５】実施例の他の変形例を示す概略断面図である。
【図１６】ビアホールの変形例を示す部分拡大断面図である。
【図１７】従来の多層回路基板を示す分解斜視図である。
【図１８】図１７に示す多層回路基板の概略断面図である。
【符号の説明】
【００３７】
１…絶縁性素体、  ２，４，６…信号層、  ３…電源層、  ５，９…グランド層、  ７…ＩＣ、  ８…三端子コンデンサ、  ８′…二端子コンデンサ、  １１〜１４…絶縁層、  １４ａ…表面、  １４ｂ…裏面、  ２０，２０ｇ１，２０ｓ１，２０ｓ２，２０ｖ１〜２０ｖ４…ランド、  ３０…電源端子用パターン、  ３１，４１〜４３，５１，５２，６５〜６７，９１…ビアホール、  ４０…信号端子用パターン、  ５０，９０…グランド端子用パターン、  ５０ａ，５０ｂ…孔、  ６０…外部電源用パターン、  ６１，６２…信号用ランド、  ６３…グランド用ランド、  ８１，８２，８１′，８２′…信号電極、  ８３…グランド電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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