(57)【要約】【課題】必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置であって、さらには、高い分圧抵抗が付加されていても回路破壊せず、十分なスイッチング速度を確保することのできる半導体装置を提供する。【解決手段】絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒ９が、グランド電位と所定電位との間で、順次直列接続されてなり、第１段トランジスタ素子Ｔｒ１におけるゲート端子を入力端子とし、第１段トランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒ９におけるゲート端子が、ＧＮＤ電位と所定電位との間で直列接続された各段の並列ＲＣ素子ＲＣ１〜ＲＣ９の間に、それぞれ、順次接続されてなり、第ｎ段トランジスタ素子Ｔｒ９における所定電位側の端子から、出力が取り出されてなる半導体装置１３０とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、
前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、
前記ｎ個の抵抗素子において、
ｉを１以上で（ｎ−１）以下の任意の整数としたとき、
第ｉ段抵抗素子の抵抗値が、第（ｉ＋１）段抵抗素子の抵抗値より、小さく設定されてなることを特徴とする半導体装置。
【請求項２】
前記第（ｉ＋１）段抵抗素子の抵抗値と前記第ｉ段抵抗素子の抵抗値の差が、全てのｉにわたって一定値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、
前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、
前記ｎ個のトランジスタ素子のそれぞれに対して、第１容量素子が、並列接続されてなることを特徴とする半導体装置。
【請求項４】
前記第１容量素子の容量値が、１ｐＦ以上、１０ｐＦ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
並列接続された抵抗素子と第２容量素子を並列ＲＣ素子としたとき、ｎ個の並列ＲＣ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の並列ＲＣ素子の間に、それぞれ、順次接続されてなり、
前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴とする半導体装置。
【請求項６】
前記ｎ個の並列ＲＣ素子において、
それぞれの抵抗素子が、同じ抵抗値を有してなり、
ｊを１以上で（ｎ−１）以下の任意の整数としたとき、
第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値が、第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値より、大きく設定されてなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第ｎ段並列ＲＣ素子を構成する第２容量素子の容量値が、前記第ｎ段トランジスタ素子のゲート容量に等しく設定され、
前記第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値と、前記第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値との差が、前記第ｊ段トランジスタ素子のゲート容量に等しく設定されてなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第ｎ段並列ＲＣ素子を構成する第２容量素子の容量値と、
全てのｊにわたる前記第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値と前記第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値の差とが、一定値であることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記ｎ個のトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第２容量素子の容量値が、１ｐＦ以上、１０ｐＦ以下であることを特徴とする請求項５乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ｎ個のトランジスタ素子のそれぞれに対して、第１容量素子が、並列接続されてなることを特徴とする請求項５乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１容量素子の容量値が、１ｐＦ以上、１０ｐＦ以下であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記トランジスタ素子が、ＭＯＳ型トランジスタ素子またはＩＧＢＴ素子であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ｎ個のトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、
前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記ＳＯＩ層が、ｎ導電型であることを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第１容量素子および／または第２容量素子が、前記絶縁分離トレンチを誘電体層とし、当該絶縁分離トレンチを挟んで両側に形成された前記ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域を電極とする構造からなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記第１容量素子および／または第２容量素子が、前記絶縁分離トレンチの側壁酸化膜を誘電体層とし、当該側壁酸化膜を挟んで、絶縁分離トレンチの内部に埋め込まれた導電性を有するポリシリコンを一方の電極とし、絶縁分離トレンチの周囲に形成された前記ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域をもう一方の電極とする構造からなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２０】
前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層上に形成された酸化膜を誘電体層とし、当該酸化膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、前記ＳＯＩ層に形成されたＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域をもう一方の電極とする構造からなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２１】
前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とし、当該層間絶縁膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、当該層間絶縁膜上に形成されたアルミニウム層もしくはアルミニウム合金層をもう一方の電極とする構造からなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２２】
前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とし、当該層間絶縁膜を挟んで両側に形成されたアルミニウム層もしくはアルミニウム合金層を電極とする構造からなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２３】
前記抵抗素子が、不純物を含有するポリシリコン膜を用いて形成されることを特徴とする請求項１乃至２１のいずれか一項に記載の半導体装置。
【請求項２４】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、
前記所定電位を浮遊電位として、
前記レベルシフト回路に適用されてなることを特徴とする請求項１乃至２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図２２（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６）は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源ＶCCは、通常、直流１００〜４００Ｖと高電圧である。特に、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御においては、主電源ＶCCが、直流６５０Ｖもの高電圧となる。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCL と表した場合、ＶCCHに接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー（ＰＣ：Photo Coupler）や高電圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）９０が用いられる。駆動回路の入出力端子（Ｉ／Ｏ：Input / Output）は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【０００４】
図２２（ｂ）は、特許文献１に開示されている、図２２（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【０００５】
図２２（ｂ）に示す高電圧ＩＣ９０は、制御回路（ＣＵ：Control Unit）、低電位のＧＮＤ電位を基準とするゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６、高電位の浮遊電位を基準とするゲート駆動回路ＧＤＵ１〜３およびレベルシフト回路（ＬＳＵ：Level Shift Unit）から構成されている。制御回路ＣＵは、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、図２２（ａ）のどのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる。ゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６は、図２２（ａ）の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する。ゲート駆動回路ＧＤＵ１〜３は、図２２（ａ）の主電源ＶCCの高電位側ＶCCHに接続するＩＧＢＴＱ１〜Ｑ３を駆動する。レベルシフト回路ＬＳＵは、ＶCCL レベルの制御回路ＣＵの信号と、ＶCCHレベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を、媒介する働きをする。従って、高電圧ＩＣ９０のレベルシフト回路ＬＳＵを構成する半導体装置は、上記したようにＶCCHレベルとＶCCL レベルの間（０〜６５０Ｖ）の信号を取り扱うため、特に高耐圧（１２００Ｖ程度）が要求される。
【０００６】
図２２（ｂ）に示す高電圧ＩＣ９０のように、基準電位の異なる２以上の回路が集積化された半導体装置では、基準電位の異なる各回路の形成領域は、ｐｎ接合分離もしくはＳｉＯ２などの誘電体を用いた誘電体分離により、互いに分離される。一般的に、ｐｎ接合分離を用いた高電圧ＩＣは、寄生トランジスタが形成され易いため、回路の誤動作や素子破壊を引き起こす場合が有る。これに対して、誘電体分離を用いた高電圧ＩＣでは、寄生トランジスタ動作は発生せず、回路の誤動作や素子破壊といった問題は起きない。
【０００７】
図２３に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９１の模式的な断面図を示す。
【０００８】
図２３に示す高電圧ＩＣ９１には、埋め込み酸化膜３を有するＳＯＩ基板１０のＳＯＩ層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１０の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。
【０００９】
高電圧ＩＣ９１のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図２３に示したレベルシフト回路形成領域のＭＯＳ型トランジスタＴｒＬは、耐圧を確保するため、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造をとっている。
【００１０】
レベルシフト回路における高電圧は、図中に示すように、ＭＯＳ型トランジスタＴｒＬのドレイン（Ｄ）に印加される。図２３のＭＯＳ型トランジスタＴｒＬでは、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレイン（Ｄ）とグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１と埋め込み酸化膜３で分圧して、ＳＯＩ層１における電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、ＳＯＩ構造半導体基板を用いて高耐圧の半導体装置を実現するには、断面の縦方向において印加電圧をＳＯＩ層と埋め込み酸化膜に分配して所望の耐圧が得られるように、ＳＯＩ層の濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。
【００１２】
しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要である。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の膜厚の上限は４μｍ程度である。また、ＳＯＩ層の厚さは通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを大きくするとトレンチ加工負荷が増大する。このため、図２３のレベルシフト回路形成領域におけるＭＯＳ型トランジスタＴｒＬでは、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【００１３】
上記問題を解決するため、本発明者らは、図２４に示す新規な半導体装置１００を発明した。
【００１４】
図２４は、半導体装置１００の基本的な等価回路図である。
【００１５】
図２４に示す半導体装置１００では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＭＯＳ (Metal Oxide Semiconductor)型トランジスタ素子であってもよいし、ＩＧＢＴ (Insulated Gate Bipolar Transistor)素子であってもよい。上記構成は、各トランジスタ素子Ｔｒ１〜ＴｒｎがＭＯＳ型トランジスタ素子であるとすると、下段のＭＯＳ型トランジスタ素子のドレイン電圧が、その上段にあるＭＯＳ型トランジスタ素子のソースに印加される構成である。
【００１６】
また、ｎ個の抵抗素子Ｒ１〜Ｒｎが、同じＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。このｎ個の抵抗素子Ｒ１〜Ｒｎには微弱な電流が流れて、ＧＮＤ電位と所定電位Ｖｓ間の電圧が、各抵抗素子Ｒ１〜Ｒｎに分割される。図２４では、各抵抗素子Ｒ１〜ＲｎでＧＮＤ電位と所定電位Ｖｓ間の電圧を分割しているが、容量素子を用いて分割してもよい。この場合は、消費電流を低減する効果がある。
【００１７】
図２４の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、抵抗素子Ｒｇ２〜Ｒｇｎを介して、直列接続された各段の抵抗素子Ｒ１〜Ｒｎ間の接続点Ｐ２〜Ｐｎに、それぞれ、順次接続されている。また、同じく第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおいて、ゲート端子とＧＮＤ電位側の端子との間に、ダイオードＤ２〜Ｄｎが挿入されている。これら抵抗素子Ｒｇ２〜ＲｇｎおよびダイオードＤ２〜Ｄｎにより、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えた際、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎの同時動作を、安定化させることができる。
【００１８】
第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１００の入力端子となっている。半導体装置１００の出力は、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【００１９】
図２４の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位Ｖｓとの間に直列接続されたｎ個の抵抗素子Ｒ１〜Ｒｎを介して、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎも同時に動作させることができる。すなわち、各トランジスタ素子Ｔｒ１〜ＴｒｎをＭＯＳ型トランジスタ素子とし、各トランジスタ素子Ｔｒ１〜ＴｒｎのＧＮＤ電位側をソースとするとと、第１段のトランジスタ素子Ｔｒ１のゲート端子に信号電圧が印加されると、第１段のトランジスタ素子Ｔｒ１のドレイン電位が低下する。それに伴って、第２段のトランジスタ素子Ｔｒ２のソース電位が下がるので、第２段のトランジスタ素子Ｔｒ２のゲート−ソース間のダイオードＤ２に接続点Ｐ２から電流が流れ込む。ゲート−ソース間がツェナー電圧（ここでは５Ｖ）に固定される結果、第２段のトランジスタ素子Ｔｒ２がＯＮになる。これと同様のことが第ｎ段のトランジスタ素子Ｔｒｎまで繰り返されて、極短時間で、全トランジスタ素子Ｔｒ１〜ＴｒｎがＯＮになる。
【００２０】
図２４の半導体装置１００の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図２４の半導体装置１００においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図２４の半導体装置１００においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒｎの分担する電圧（耐圧）を均等にして、最小化することができる。
【００２１】
具体的には、例えば、厚さ２μｍ程度の埋め込み酸化膜を有する一般的なＳＯＩ基板を用いて、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、一般的な製造方法により、容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１００とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図２４のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１００とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。
【００２２】
以上のようにして、図２４に示す半導体装置１００は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００２３】
図２５は、図２４の基本的な等価回路図で示した半導体装置１００を適用した、高電圧ＩＣ１１０の模式的な平面図である。
【００２４】
図２５の高電圧ＩＣ１１０は、図２２で説明した高電圧ＩＣ９０と同様のインバータ駆動用の高電圧ＩＣで、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されている。図２４で示した半導体装置１００は、図２５の高電圧ＩＣ１１０におけるレベルシフト回路に適用される。この場合には、図２４の所定電位Ｖｓは、約１２００Ｖの正の浮遊電位としている。
【００２５】
図２６は、図２５の高電圧ＩＣ１１０における一点鎖線で囲ったレベルシフト回路部と浮遊基準ゲート駆動回路部をより詳細に示す図で、レベルシフト回路に適用された図２４の半導体装置１００の各回路素子の配置を示す図である。図２７は、図２６の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。また、図２８は、図２６の一点鎖線Ｂ−Ｂにおける断面図で、ダイオードと各トランジスタ素子のゲートに接続する抵抗素子の構造を示す図である。
【００２６】
図２７の断面図に示すように、高電圧ＩＣ１１０では、レベルシフト回路に適用された図２４の半導体装置１００におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１１のｎ導電型ＳＯＩ層１に形成されている。ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＬＤＭＯＳ（Lateral Double-diffused MOS）型トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。
【００２７】
図２８の断面図に示すように、高電圧ＩＣ１１０では、抵抗素子Ｒｇ２〜Ｒｇｎとして、ｐ導電型の拡散抵抗を用いている。各抵抗素子Ｒｇ２〜Ｒｇｎにおいては、電位の影響を抑えるために、高電位側でＳＯＩ層１を同電位に固定している。ｎ導電型の拡散抵抗を用いる場合には、低電位側でＳＯＩ層１を同電位に固定する必要がある。尚、抵抗素子Ｒｇ２〜Ｒｇｎや抵抗素子Ｒ１〜Ｒｎは、拡散抵抗の他に、高抵抗のバルク抵抗や、薄膜ポリシリコン抵抗体、薄膜ＣｒＳｉ抵抗を用いてもよい。
【００２８】
また、図２６に示すように、高電圧ＩＣ１１０の半導体装置１００においては、埋め込み酸化膜３に達するｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが一つ存在するだけであるため、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１００を小型化することができる。
【００２９】
上記したように、半導体装置１００においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、通常の耐圧を有するトランジスタ素子であってよい。また、耐圧をあげるため、ＳＯＩ層１の不純物濃度を特に低濃度にする必要がない。このため、図２７および図２８に示すように、図２３の高電圧ＩＣ９１と異なり、ＳＯＩ層１における埋め込み酸化膜３上に、ＳＯＩ層１と同じ導電型で不純物濃度が高い高濃度不純物層１ａを形成することができる。これにより、半導体装置１００の周囲で急峻に変化する電圧ノイズ等が発生しても、埋め込み酸化膜３からの空乏層の拡がりが抑制される。従って、電圧ノイズ等による誤動作が抑制された半導体装置とすることができる。例えば、出力段の浮遊基準ゲート駆動回路でのスイッチングに伴うｄＶ／ｄｔ変動で引き起こされる高周波電位干渉の影響を、シールドすることができる。
【００３０】
以上のようにして、図２５〜図２８に示す高電圧ＩＣ１１０は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。尚、上記発明については、すでに特許出願済み（出願番号２００４−３０８７２４）である。
【００３１】
一方、図２４に示す半導体装置１００を高電圧ＩＣ１１０のレベルシフト回路部に適用するにあたって、ｄＶ／ｄｔサージが入った場合の特性をシミュレートした結果、以下に示す問題があることが判明した。
【００３２】
図２９は、上記シミュレーションに用いた半導体装置１０１の等価回路図である。
【００３３】
図２９に示すように、半導体装置１０１では、９個のＬＤＭＯＳからなるトランジスタ素子Ｔｒ１〜Ｔｒ９が、ＧＮＤ電位０Ｖと所定電位Ｖｓである電源電位６５０Ｖの間で、順次直列接続されている。また、９個の抵抗素子Ｒ1１〜Ｒ１９が、同じＧＮＤ電位０Ｖと電源電位６５０Ｖの間で、順次直列接続されている。９個の抵抗素子Ｒ1１〜Ｒ１９は全て同じで、４ＭΩに設定されている。尚、０．３ＭΩの抵抗素子Ｒ0は、トランジスタ素子Ｔｒ１〜Ｔｒ９に流れる電流を調整するために挿入されたものである。
【００３４】
図３０は、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合における、半導体装置１０１のシミュレーション結果である。図の符号Ｓ２〜Ｓ９とＤ９で示した各グラフは、図２９に示した各点の電位で、それぞれ、トランジスタ素子Ｔｒ２〜Ｔｒ９のソース電位とトランジスタ素子Ｔｒ９のドレイン電位を示している。
【００３５】
定常状態の半導体装置１０１においては、電源電圧６５０Ｖを９個のトランジスタ素子Ｔｒ１〜Ｔｒ９で均等に分割できる。一方、図３０に示すように、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合には、サージが入った瞬間にＳ２の電位が上がり、第１段トランジスタ素子Ｔｒ１に電源電圧の半分以上の電位差が印加される。このため、第１段トランジスタ素子Ｔｒ１がブレークダウンして回路が破壊してしまう。
【００３６】
図３１と図３２に、別の半導体装置１０１aのシミュレーション結果を示す。
【００３７】
図３１は、シミュレーションに用いた半導体装置１０１ａの等価回路図である。図３２は、ｄＶ／ｄｔサージが入った場合における半導体装置１０１ａのシミュレーション結果で、図３１に示した各段のＬＤＭＯＳのソース側における各点Ｓ１〜Ｓ１２、およびｄＶ／ｄｔサージの電位と同等な出力抵抗Ｒｏｕｔの電源側の点Ｄ１２における電位の経時変化を示すグラフである。
【００３８】
図３１に示すように、半導体装置１０１ａでは、１２個のＬＤＭＯＳからなるトランジスタ素子が、ＧＮＤ電位と所定の電源電位の間で、順次直列接続されている。また、１４．５ＭΩの１２個の抵抗素子が、同じＧＮＤ電位と所定の電源電位の間で、順次直列接続されている。尚、図３１に示す半導体装置１０１ａのシミュレーションにおいては、図２９に示す半導体装置１０１のシミュレーションと異なり、ＳＯＩ基板の各部で発生する埋め込み酸化膜（ＢＯｘ）、トレンチ、層間膜等の寄生容量が考慮されている。
【００３９】
図３２に示すように、寄生容量を考慮した図３１の半導体装置１０１ａでは、ｄＶ／ｄｔサージが入った場合に、点Ｓ１２とＤ１２の間に図中に太い点線両端矢印で示した電源電圧の半分以上の大きな電位差が発生する。このため、電源に最も近い第１２段トランジスタ素子と出力抵抗Ｒｏｕｔに大きな電圧が印加され、第１２段トランジスタ素子または出力抵抗Ｒｏｕｔがブレークダウンして回路が破壊してしまう。尚、図３２においては１１段目と１２段目のＬＤＭＯＳのソースＳ１１，Ｓ１２が同電位となっており、１２段目のＬＤＭＯＳの両端には電圧が印加されないが、これは図３１に示した回路構成によるものであり、本質的な問題ではない。
【００４０】
図３２に示す点線矢印で示した大きな電位差の発生要因は、図３１に示す直列接続された分圧抵抗の抵抗値が１４．５ＭΩと高いため、分圧抵抗へのｄＶ/ｄｔサージ電流の流入が制限され、ｄＶ/ｄｔサージによる電流が、図３１に太い点線矢印で示したように寄生容量を介して基板側に流れ込んでしまうためであると考えられる。これによって、特定の素子にかかる電圧が大きくなり、結果的に耐量が小さくなってしまう。
【００４１】
図３３と図３４に、別の半導体装置１０１ｂのシミュレーション結果を示す。
【００４２】
図３３は、シミュレーションに用いた半導体装置１０１ｂの等価回路図である。図３４は、パルス信号入力に対する半導体装置１０１ｂの応答特性を示すシミュレーション結果で、パルス入力に対する出力電位の電源電位からの立下り特性を示す図である。尚、半導体装置１０１ｂでは、前述したように、出力信号が、基準電位が入力信号のＧＮＤ電位から所定電位に変換（レベルシフト）され、正の入力信号に対して反転した状態で取り出される。
【００４３】
図３３に示すように、半導体装置１０１ｂでは、１２個のＬＤＭＯＳからなるトランジスタ素子が、ＧＮＤ電位と所定の電源電位の間で、順次直列接続されている。また、１４．５ＭΩの１２個の抵抗素子が、同じＧＮＤ電位と所定の電源電位の間で、順次直列接続されている。
【００４４】
図３４のグラフにおいて、５０〜７５μｓｅｃの間の応答に見られるように、半導体装置１０１ｂでは、入力信号が入ったときの出力の立ち下がりが鈍っている。この要因は、図３３の半導体装置１０１ｂにおける分圧抵抗の抵抗値が１４．５ＭΩと高いためであると考えられる。すなわち、各段のＬＤＭＯＳのゲートおよび入力段のドレインに高抵抗が付加されるために、入力にパルス信号を入れた場合に、負荷抵抗Ｒ０を通して各ＬＤＭＯＳのソース・ドレインへと電流が流れて電位降下が伝達されていたため、負荷抵抗Ｒ０や各ＬＤＭＯＳのオン抵抗による遅延が生じて、ＬＤＭＯＳの集合体からなる全体のスイッチング速度が遅くなってしまうためであると考えられる。
【００４５】
そこで本発明は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置であって、さらには、高い分圧抵抗が付加されていても回路破壊せず、十分なスイッチング速度を確保することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００４６】
請求項１に記載の発明は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、前記ｎ個の抵抗素子において、ｉを１以上で（ｎ−１）以下の任意の整数としたとき、第ｉ段抵抗素子の抵抗値が、第（ｉ＋１）段抵抗素子の抵抗値より、小さく設定されてなることを特徴としている。
【００４７】
上記半導体装置では、第１段のトランジスタ素子のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位との間に直列接続されたｎ個の抵抗素子を介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。
【００４８】
上記半導体装置の通常状態の動作においては、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求される耐圧を低減することができる。従って、通常の耐圧を有する一般的なトランジスタ素子であっても、上記半導体装置においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００４９】
また、上記第１段から第ｎ段の各抵抗素子が同じ抵抗値で高い値に設定される場合には、所定電位の電源側から離れた抵抗素子ほどサージ電流の電荷が溜まって、サージ電流がＧＮＤへ逃げ難くなる。このため、電源側から離れたトランジスタ素子ほど高い電圧印加され、トランジスタ素子がブレークダウンして回路が破壊してしまう。しかしながら、上記半導体装置においては、所定電位の電源側から離れた抵抗素子ほど抵抗値が小さく設定されて電荷が溜まり難くなっているため、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。このため、電源側から離れたトランジスタ素子において、サージによる高電圧が印加されることもない。従って、トランジスタ素子のブレークダウンによる回路破壊も抑制することができる。
【００５０】
以上のようにして、上記半導体装置は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００５１】
上記半導体装置においては、例えば請求項２に記載のように、前記第（ｉ＋１）段抵抗素子の抵抗値と前記第ｉ段抵抗素子の抵抗値の差が、全てのｉにわたって一定値であるように構成することができる。
【００５２】
この場合には、サージ電流の電荷が特定の抵抗素子に溜まることがないため、サージ電流の電荷を均一にＧＮＤへ逃がすことができる。従って、特定のトランジスタ素子にサージによる高電圧が印加されることもなく、それぞれのトランジスタ素子において、ブレークダウンによる回路破壊を抑制することができる。
【００５３】
請求項３に記載の発明は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、前記ｎ個のトランジスタ素子のそれぞれに対して、第１容量素子が、並列接続されてなることを特徴としている。
【００５４】
当該半導体装置も、請求項１の半導体装置と同様に、第１段のトランジスタ素子のゲート端子に入力信号を加えることで、ＧＮＤ電位と所定電位との間に直列接続されたｎ個の抵抗素子を介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。また、通常状態の動作においても、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割されるため、各トランジスタ素子に要求される耐圧を略ｎ分の１とすることができ、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００５５】
一方、当該半導体装置では、請求項１の半導体装置と異なり、ｎ個のトランジスタ素子のそれぞれに対して、第１容量素子が並列接続されている。ｎ個のトランジスタ素子はＧＮＤ電位と所定電位の間で直列接続されているため、これらに並列接続された第１容量素子も、ＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の伝達経路が形成されることとなる。
【００５６】
当該半導体装置のスイッチング動作においては、上記ＧＮＤ電位と所定電位との間に直列接続された第１容量素子からなる交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。すなわち、入力信号パルスの立ち上がり（立ち下がり）時には、上記バイパス経路を通じて、各段のトランジスタのゲート容量を充電（放電）することができる。これによって、入力信号パルスの立ち上がり時や立ち下がり時には、信号変化が上記バイパス経路を介して各段のトランジスタ素子にすばやく伝達される。これに対して、各トランジスタ素子に第１容量素子が並列接続されていない請求項１の半導体装置では、入力信号パルスが入った時に負荷抵抗を通して各段のトランジスタへと電流が流れ、各段のトランジスタの電位降下が伝達されて、出力信号として取り出される。このため、請求項１の半導体装置においては、負荷抵抗やトランジスタのオン抵抗による遅延が生じることとなる。以上のようにして、各トランジスタ素子に第１容量素子が並列接続された当該半導体装置は、ゲート容量の充放電経路が新たに確保されることにより、請求項１の半導体装置に較べて、スイッチング速度を向上することができる。
【００５７】
また、当該半導体装置にサージが印加された場合、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。これによって、各トランジスタ素子においてサージによる高電圧が印加されるのを防止し、トランジスタ素子のブレークダウンによる回路破壊を抑制することができる。
【００５８】
当該半導体装置においては、請求項１の半導体装置と異なり、当該半導体装置内に寄生容量が存在していても、サージが印加された場合の上記回路破壊の抑制効果を発揮させることができる。すなわち、寄生容量値に較べて上記第１容量素子の容量値を適宜大きく設定することで、第１容量素子からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすと共に、寄生容量による電位降下を打ち消して、各トランジスタ素子にかかる電圧を均等化することができる。これによって、トランジスタ素子のブレークダウンによる回路破壊を抑制することができる。
【００５９】
以上のようにして、当該半導体装置は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない、寄生容量の存在にも対応できる半導体装置であって、さらには、高い分圧抵抗が付加されていても十分なスイッチング速度を確保することのできる半導体装置となっている。
【００６０】
上記半導体装置において、第１容量素子の容量値は、半導体装置で一般的に発生しうる寄生容量値に較べて、大きくする必要がある。一方、第１容量素子の容量値が大きすぎると、当該第１容量素子を充電するための電流が必要となり、結果的にスイッチング速度が遅くなる。また、第１容量素子は、トランジスタ素子と並列接続されるため、トランジスタ素子と同程度の耐圧が必要である。
【００６１】
このため、請求項４に記載のように、前記第１容量素子の容量値は、１ｐＦ以上、１０ｐＦ以下であることが好ましい。
【００６２】
請求項５に記載の発明は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子におけるゲート端子を入力端子とし、並列接続された抵抗素子と第２容量素子を並列ＲＣ素子としたとき、ｎ個の並列ＲＣ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の並列ＲＣ素子の間に、それぞれ、順次接続されてなり、前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴としている。
【００６３】
当該半導体装置では、第１段のトランジスタ素子のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位との間に直列接続されたｎ個の並列ＲＣ素子を介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。
【００６４】
当該半導体装置の通常状態の動作においては、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求される耐圧は、略ｎ分の１となる。従って、通常の耐圧を有する一般的なトランジスタ素子であっても、当該半導体装置においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００６５】
当該半導体装置では、第２容量素子がＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の伝達経路が形成されることとなる。このため、当該半導体装置のスイッチング動作においては、上記ＧＮＤ電位と所定電位との間に直列接続された第２容量素子からなる交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。すなわち、入力信号パルスの立ち上がり（立ち下がり）時には、上記バイパス経路を通じて、各段のトランジスタのゲート容量を充電（放電）することができる。これによって、入力信号パルスの立ち上がり時や立ち下がり時には、信号変化が上記バイパス経路を介して各段のトランジスタ素子にすばやく伝達される。従って、請求項３の半導体装置と同様にして、当該半導体装置も、ゲート容量の充放電経路が新たに確保されることにより、請求項１の半導体装置に較べて、スイッチング速度を向上することができる。
【００６６】
また、当該半導体装置にサージが印加された場合、ＧＮＤ電位と所定電位との間に順次直列接続された並列ＲＣ素子の第２容量素子からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。これによって、各トランジスタ素子においてサージによる高電圧が印加されるのを防止し、トランジスタ素子のブレークダウンによる回路破壊を抑制することができる。
【００６７】
また、当該半導体装置においても、請求項３の半導体装置と同様に、当該半導体装置内に寄生容量が存在していても、サージが印加された場合の上記回路破壊の抑制効果を発揮させることができる。すなわち、寄生容量値に較べて上記第２容量素子の容量値を適宜大きく設定することで、第２容量素子からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすと共に、寄生容量による電位降下を打ち消して、各トランジスタ素子にかかる電圧を均等化することができる。これによって、トランジスタ素子のブレークダウンによる回路破壊を抑制することができる。
【００６８】
以上のようにして、当該半導体装置も、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない、寄生容量の存在にも対応できる半導体装置であって、さらには、スイッチング速度を向上することのできる半導体装置となっている。
【００６９】
上記半導体装置においては、請求項６に記載のように、前記ｎ個の並列ＲＣ素子において、それぞれの抵抗素子が、同じ抵抗値を有してなり、ｊを１以上で（ｎ−１）以下の任意の整数としたとき、第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値が、第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値より、大きく設定されてなるように構成することができる。
【００７０】
これによれば、ｎ個の並列ＲＣ素子におけるそれぞれの抵抗素子が同じ抵抗値を有しているため、上記半導体装置の通常状態の動作においては、ｎ個のトランジスタ素子に同じ電圧が印加され、ＧＮＤ電位と所定電位の間の電圧が１／ｎに均一に分割される。従って、通常状態で必要な各トランジスタ素子の耐圧を、最小化することができる。また、上記半導体装置においては、所定電位の電源側から離れた並列ＲＣ素子における第２容量素子ほど、容量値が大きく設定されて、電荷が溜まり難くなっている。このため、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。従って、電源側から離れたトランジスタ素子において、サージによる高電圧が印加されることもない。
【００７１】
請求項７に記載のように、上記半導体装置においては、前記第ｎ段並列ＲＣ素子を構成する第２容量素子の容量値が、前記第ｎ段トランジスタ素子のゲート容量に等しく設定され、前記第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値と、前記第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値との差が、前記第ｊ段トランジスタ素子のゲート容量に等しく設定されてなることが好ましい。
【００７２】
この場合には、サージ電流の電荷が特定の第２容量素子および特定のトランジスタ素子のゲートに溜まることがないため、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。従って、特定のトランジスタ素子にサージによる高電圧が印加されることもなく、それぞれのトランジスタ素子において、ブレークダウンによる回路破壊を抑制することができる。
【００７３】
請求項８に記載のように、上記半導体装置においては、前記第ｎ段並列ＲＣ素子を構成する第２容量素子の容量値と、全てのｊにわたる前記第ｊ段並列ＲＣ素子を構成する第２容量素子の容量値と前記第（ｊ＋１）段並列ＲＣ素子を構成する第２容量素子の容量値の差とが、一定値であるように構成することができる。
【００７４】
これによれば、サージ電流の電荷を均一にＧＮＤへ逃がすことができ、ｎ個のトランジスタ素子が同じ耐圧であっても、それぞれのトランジスタ素子において、ブレークダウンによる回路破壊を抑制することができる。
【００７５】
上記半導体装置においては、請求項９に記載のように、前記ｎ個のトランジスタ素子が、同じ耐圧を有してなることが好ましい。
【００７６】
これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子の分担する電圧（耐圧）を均等にして、最小化することができる。
【００７７】
上記半導体装置において、第２容量素子の容量値は、請求項３の半導体装置における第１容量素子と同様に、半導体装置で一般的に発生しうる寄生容量値に較べて、大きくする必要がある。一方、第２容量素子の容量値が大きすぎると、当該第２容量素子を充電するための電流が必要となり、結果的にスイッチング速度が遅くなる。また、第２容量素子も、トランジスタ素子と同程度の耐圧が必要である。
【００７８】
このため、請求項１０に記載のように、前記第１容量素子の容量値は、１ｐＦ以上、１０ｐＦ以下であることが好ましい。
【００７９】
また、請求項１１に記載のように、上記半導体装置において、前記ｎ個のトランジスタ素子のそれぞれに対して、第１容量素子が、並列接続されてなるように構成することもできる。
【００８０】
当該半導体装置では、第２容量素子がＧＮＤ電位と所定電位の間で直列接続されると共に、上記第１容量素子もＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の２つの伝達経路が形成されることとなる。このため、当該半導体装置のスイッチング動作においては、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子および第２容量素子からなる上記２つの交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。従って、当該半導体装置は、請求項３や請求項５の半導体装置に較べて、さらにスイッチング速度を向上することができる。
【００８１】
また、当該半導体装置にサージが印加された場合、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子および第２容量素子からなる上記２つの交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。従って、当該半導体装置は、請求項３や請求項５の半導体装置に較べて、トランジスタ素子のブレークダウンによる回路破壊の抑制効果をさらに高めることができる。
【００８２】
請求項１２に記載のように、前記第１容量素子の容量値は、前述した理由により、１ｐＦ以上、１０ｐＦ以下であることが好ましい。
【００８３】
請求項１３に記載のように、前記トランジスタ素子は、ＭＯＳ型トランジスタ素子またはＩＧＢＴ素子とすることができる。
【００８４】
請求項１４に記載のように、前記半導体装置は、前記ｎ個のトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。
【００８５】
上記構成を持つ半導体装置においては、請求項１５に記載のように、前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００８６】
これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合う絶縁分離されたトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチが一つ存在するだけであるため、ｎ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該半導体装置を小型化することができる。
【００８７】
上記構成を持つ半導体装置においては、ｎ個のトランジスタ素子が、通常の耐圧を有するトランジスタ素子であってよい。また、耐圧をあげるため、ＳＯＩ層の不純物濃度を特に低濃度にする必要がない。
【００８８】
このため、請求項１６に記載のように、前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることが好ましい。
【００８９】
これにより、当該半導体装置の周囲で急峻に変化する電圧ノイズ等が発生しても、埋め込み酸化膜からの空乏層の拡がりが抑制される。従って、前記電圧ノイズ等による誤動作が抑制された半導体装置とすることができる。
【００９０】
請求項１７に記載のように、前記所定電位が正電位の場合には、前記ＳＯＩ層が、ｎ導電型であることが好ましい。
【００９１】
請求項１８に記載のように、前記第１容量素子および／または第２容量素子は、前記絶縁分離トレンチを誘電体層とし、当該絶縁分離トレンチを挟んで両側に形成された前記ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域を電極とする構造からなることが好ましい。
【００９２】
これによれば、トランジスタ素子の製造工程を用いて上記第１容量素子および／または第２容量素子を同時に形成できるため、当該半導体装置の製造コストを低減することができる。上記構造では、厚い絶縁分離トレンチが誘電体層となるため、１００Ｖ以上の耐圧を容易に確保することができる。
【００９３】
また、請求項１９に記載のように、前記第１容量素子および／または第２容量素子が、前記絶縁分離トレンチの側壁酸化膜を誘電体層とし、当該側壁酸化膜を挟んで、絶縁分離トレンチの内部に埋め込まれた導電性を有するポリシリコンを一方の電極とし、絶縁分離トレンチの周囲に形成された前記ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域をもう一方の電極とする構造からなっていてもよい。
【００９４】
これによっても、トランジスタ素子の製造工程を用いて上記第１容量素子および／または第２容量素子を同時に形成できるため、当該半導体装置の製造コストを低減することができる。上記構造では、薄い側壁酸化膜が誘電体層となるため、高い容量を容易に得ることができる。
【００９５】
一方、請求項２０に記載のように、前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層上に形成された酸化膜を誘電体層とし、当該酸化膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、前記ＳＯＩ層に形成されたＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域をもう一方の電極とする構造からなっていてもよい。
【００９６】
これによれば、当該半導体装置の配線工程を用いて上記第１容量素子および／または第２容量素子を同時に形成できるため、当該半導体装置の製造コストを低減することができる。
【００９７】
請求項２１に記載のように、前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とし、当該層間絶縁膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、当該層間絶縁膜上に形成されたアルミニウム層もしくはアルミニウム合金層をもう一方の電極とする構造からなっていてもよい。
【００９８】
これによっても、当該半導体装置の配線工程を用いて上記第１容量素子および／または第２容量素子を同時に形成できるため、当該半導体装置の製造コストを低減することができる。
【００９９】
また、請求項２２に記載のように、前記第１容量素子および／または第２容量素子が、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とし、当該層間絶縁膜を挟んで両側に形成されたアルミニウム層もしくはアルミニウム合金層を電極とする構造からなっていてもよい。
【０１００】
これによっても、当該半導体装置の配線工程を用いて上記第１容量素子および／または第２容量素子を同時に形成できるため、当該半導体装置の製造コストを低減することができる。
【０１０１】
前記抵抗素子は、例えば請求項２３に記載のように、不純物を含有するポリシリコン膜を用いて形成することができる。
【０１０２】
請求項２４に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。この場合には、前記所定電位は、浮遊電位となる。
【０１０３】
前記高電圧ＩＣは、例えば、請求項２５に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項２６に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【０１０４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【０１０５】
（第１の実施形態）
図１は、本実施形態の半導体装置１２０に関する、等価回路図である。
【０１０６】
図１に示す装置１２０の等価回路図は、図２４に示した半導体装置１００の等価回路図と、基本的に同じ構成をしている。
【０１０７】
すなわち、図１に示す半導体装置１２０では、互いに絶縁分離された９個のトランジスタ素子Ｔｒ１〜Ｔｒ９が、グランド（ＧＮＤ）電位０Ｖと電源電位６５０Ｖの間で、ＧＮＤ側を第１段、電源側を第９段として、順次直列接続されている。図１に示す装置１２０の９個のトランジスタ素子Ｔｒ１〜Ｔｒ９は、ＬＤＭＯＳ (Lateral Double-diffused Metal Oxide Semiconductor)型トランジスタ素子であるが、ＩＧＢＴ (Insulated Gate Bipolar Transistor)素子であってもよい。上記構成は、下段のＭＯＳ型トランジスタ素子のドレイン電圧が、その上段にあるＭＯＳ型トランジスタ素子のソースに印加される構成である。
【０１０８】
また、９個の抵抗素子Ｒ２１〜Ｒ２９が、同じＧＮＤ電位０Ｖと電源電位６５０Ｖの間で、ＧＮＤ側を第１段、電源側を第９段として、順次直列接続されている。
【０１０９】
一方、図１の半導体装置１２０では、図２９の半導体装置１０１と異なり、９個の抵抗素子Ｒ２１〜Ｒ２９において、ｉを１以上で８以下の任意の整数としたとき、第ｉ段抵抗素子Ｒ２ｉの抵抗値が、第（ｉ＋１）段抵抗素子Ｒ２（ｉ＋１）の抵抗値より小さく設定されている。言い換えれば、隣り合う抵抗素子の抵抗値について、ＧＮＤ側の下段抵抗素子が、電源側の上段抵抗素子に較べて、抵抗値が小さくなるように設定されている。
【０１１０】
図２は、半導体装置１２０の９個の抵抗素子Ｒ２１〜Ｒ２９の抵抗値を、グラフ化して示した図である。半導体装置１２０においては、上記第（ｉ＋１）段抵抗素子Ｒ２（ｉ＋１）の抵抗値と第ｉ段抵抗素子Ｒ２ｉの抵抗値の差が、全てのｉにわたって一定値０．１ＭΩであるように構成されている。言い換えれば、ＧＮＤ電位０Ｖと電源電位６５０Ｖの間に直列接続された９個の抵抗素子Ｒ２１〜Ｒ２９の抵抗値が、ＧＮＤ側に向かって１．２ＭΩから０．４ＭΩまで、線形的に小さくなるように設定されている。半導体装置１２０の定常状態においては、９個の抵抗素子Ｒ２１〜Ｒ２９に微弱な電流が流れて、ＧＮＤと電源の間の電圧６５０Ｖが各抵抗素子Ｒ２１〜Ｒ２９に分割される。尚、図２９において説明したように、０．３ＭΩの抵抗素子Ｒ0は、トランジスタ素子Ｔｒ１〜Ｔｒ９に流れる電流を調整するために挿入されたものである。
【０１１１】
図１の半導体装置１２０では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒ９におけるゲート端子が、直列接続された各段の抵抗素子Ｒ２１〜Ｒ２９間の接続点に、それぞれ、順次接続されている。
【０１１２】
第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１２０の入力端子となっている。半導体装置１２０の出力は、第９段のトランジスタ素子Ｔｒ９におけるドレインＤ９側の端子から取り出される。尚、半導体装置１２０の出力信号は、基準電位が入力信号のＧＮＤ電位０Ｖから電源電位６５０Ｖに変換（レベルシフト）されて取り出される。
【０１１３】
図１の半導体装置１２０においては、図２４の半導体装置１００において説明したように、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えることで、同じくＧＮＤ電位０Ｖと電源電位６５０Ｖの間に直列接続された９個の抵抗素子Ｒ２１〜Ｒ２９を介して、第２段から第９段のトランジスタ素子Ｔｒ２〜Ｔｒ９も同時に動作させることができる。すなわち、第１段のトランジスタ素子Ｔｒ１のゲート端子に信号電圧が印加されると、第１段のトランジスタ素子Ｔｒ１のドレイン電位が低下する。それに伴って、第２段のトランジスタ素子Ｔｒ２のソース電位が下がるので、第２段トランジスタ素子Ｔｒ２がＯＮになる。これと同様のことが第９段トランジスタ素子Ｔｒ９まで繰り返されて、極短時間で、全トランジスタ素子Ｔｒ１〜Ｔｒ９がＯＮになる。
【０１１４】
図１に示す半導体装置１２０の通常状態の動作においては、ＧＮＤと電源の間の電圧６５０Ｖが９個のトランジスタ素子Ｔｒ１〜Ｔｒ９により分割され、第１段から第９段の各トランジスタ素子Ｔｒ１〜Ｔｒ９が、それぞれの電圧範囲を分担している。従って、ＧＮＤと電源の間の電圧６５０Ｖを１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒ９に要求される耐圧を低減することができる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【０１１５】
図３は、図１の半導体装置１２０について、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合のシミュレーション結果である。図の符号Ｓ２〜Ｓ９とＤ９で示した各グラフは、図１に示した各点の電位で、それぞれ、トランジスタ素子Ｔｒ２〜Ｔｒ９のソース電位とトランジスタ素子Ｔｒ９のドレイン電位を示している。
【０１１６】
図３と図３０のシミュレーション結果と比較してわかるように、図３０では、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った瞬間にＳ２の電位が上がり、第１段トランジスタ素子Ｔｒ１に電源電圧の半分以上の電位差が印加されていた。これに対して、図３では、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った瞬間においても、Ｓ２〜Ｓ９とＤ９で示した各点の電位がほぼ均等に分布し、サージによる電圧が９個のトランジスタ素子Ｔｒ１〜Ｔｒ９にほぼ均等に印加されている。
【０１１７】
図２９に示す半導体装置１０１においては、第１段から第ｎ段の各抵抗素子Ｒ１１〜Ｒ１９が同じ高い抵抗値４ＭΩに設定されていた。このため、電源側から離れた抵抗素子ほどサージ電流の電荷が溜まって電源側から離れたトランジスタ素子ほど高い電圧印加され、トランジスタ素子がブレークダウンして回路の破壊が起きた。
【０１１８】
これに対して、図１の半導体装置１２０においては、電源側から離れた抵抗素子ほど抵抗値が小さく設定されて電荷が溜まり難くなっているため、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。このため、電源側から離れたトランジスタ素子において、サージによる高電圧が印加されることもない。従って、トランジスタ素子のブレークダウンによる回路破壊も抑制することができる。
【０１１９】
尚、図１の半導体装置１２０においては、図２に示すように、ＧＮＤ電位０Ｖと電源電位６５０Ｖの間に直列接続された９個の抵抗素子Ｒ２１〜Ｒ２９の抵抗値が、ＧＮＤ側に向かって線形的に小さくなるように設定されている。これによって、サージ電流の電荷が特定の抵抗素子Ｒ２１〜Ｒ２９に溜まることがないため、サージ電流の電荷を均一にＧＮＤへ逃がすことができる。従って、特定のトランジスタ素子Ｔｒ１〜Ｔｒ９にサージによる高電圧が印加されることもなく、それぞれのトランジスタ素子Ｔｒ１〜Ｔｒ９において、ブレークダウンによる回路破壊を抑制することができる。
【０１２０】
以上のようにして、図１の半導体装置１２０は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１２１】
尚、図１の等価回路図で示した半導体装置１２０を具体化するにあたっては、図２５〜図２８で説明した半導体装置の構造を採用することができ、それによって得られる効果も同様であるため、その説明は省略する。
【０１２２】
（第２の実施形態）
図４は、本実施形態の半導体装置１３０に関する、等価回路図である。
【０１２３】
図４に示す装置１３０の等価回路図は、図２４および図１に示した半導体装置１００，１２０の等価回路図と、基本的に異なった構成をしている。
【０１２４】
図４に示す半導体装置１３０では、図２４および図１に示した半導体装置１００，１２０と同様に、互いに絶縁分離された９個のトランジスタ素子Ｔｒ１〜Ｔｒ９が、グランド（ＧＮＤ）電位０Ｖと電源電位６５０Ｖの間で、ＧＮＤ側を第１段、電源側を第９段として、順次直列接続されている。尚、図４の半導体装置１３０においては、９個のトランジスタ素子Ｔｒ１〜Ｔｒ９が、同じ耐圧を有している。これにより、後で詳述するように、各トランジスタ素子Ｔｒ１〜Ｔｒ９の分担する電圧（耐圧）を均等にして、最小化することができる。
【０１２５】
一方、図４に示す半導体装置１３０では、図２４および図１に示した半導体装置１００，１２０と異なり、並列接続された抵抗素子と第２容量素子を並列ＲＣ素子として、９個の並列ＲＣ素子ＲＣ１〜ＲＣ９が、同じＧＮＤ電位０Ｖと電源電位６５０Ｖの間で、ＧＮＤ側を第１段、電源側を第９段として、順次直列接続されている。
【０１２６】
９個の並列ＲＣ素子ＲＣ１〜ＲＣ９において、それぞれの抵抗素子Ｒ１１〜Ｒ１９は、図２９の半導体装置１０１と同様に、同じ大きな抵抗値４ＭΩに設定されている。この９個の抵抗素子Ｒ１１〜Ｒ１９には、半導体装置１３０の定常状態において微弱な電流が流れて、ＧＮＤと電源の間の電圧６５０Ｖが各抵抗素子Ｒ１１〜Ｒ１９に分割される。
【０１２７】
一方、９個の並列ＲＣ素子ＲＣ１〜ＲＣ９において、それぞれの第２容量素子Ｃ１〜Ｃ９は、ｊを１以上で８以下の任意の整数としたとき、第ｊ段並列ＲＣ素子ＲＣｊを構成する第２容量素子Ｃｊの容量値が、第（ｊ＋１）段並列ＲＣ素子ＲＣｊ＋１を構成する第２容量素子Ｃｊ＋１の容量値より、大きく設定されている。
【０１２８】
また、第９段並列ＲＣ素子ＲＣ９を構成する第２容量素子Ｃ９の容量値は、第９段トランジスタ素子のゲート容量に等しく設定され、第ｊ段並列ＲＣ素子ＲＣｊを構成する第２容量素子Ｃｊの容量値と、第（ｊ＋１）段並列ＲＣ素子ＲＣｊ＋１を構成する第２容量素子Ｃｊ＋１の容量値との差が、第ｊ段トランジスタ素子Ｔｒｊのゲート容量に等しく設定されている。
【０１２９】
図５は、半導体装置１３０の９個の並列ＲＣ素子ＲＣ１〜ＲＣ９における第２容量素子Ｃ１〜Ｃ９の容量値を、グラフ化して示した図である。半導体装置１３０においては、上記第ｊ段並列ＲＣ素子ＲＣｊを構成する第２容量素子Ｃｊの容量値と第（ｊ＋１）段並列ＲＣ素子ＲＣｊ＋１を構成する第２容量素子Ｃｊ＋１の差が、全てのｊにわたって一定値０．０４ｐＦであるように構成されている。言い換えれば、ＧＮＤ電位０Ｖと電源電位６５０Ｖの間に直列接続された９個の第２容量素子Ｃ１〜Ｃ９の容量値が、ＧＮＤ側に向かって０．０４ｐＦから０．３６ｐＦまで、線形的に大きくなるように設定されている。尚、図４の半導体装置１３０では、９個のトランジスタ素子Ｔｒ１〜Ｔｒ９が同じ構造を有する同じ耐圧のトランジスタ素子で構成されており、上記した第２容量素子Ｃｊの容量値と第２容量素子Ｃｊ＋１の差である０．０４ｐＦが、各トランジスタ素子Ｔｒ１〜Ｔｒ９のゲート容量に等しくなっている。
【０１３０】
図４の半導体装置１３０では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒ９におけるゲート端子が、直列接続された各段の並列ＲＣ素子ＲＣ１〜ＲＣ９間の接続点に、それぞれ、順次接続されている。
【０１３１】
第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１３０の入力端子となっている。半導体装置１３０の出力は、第９段のトランジスタ素子Ｔｒ９におけるドレインＤ９側の端子から取り出される。尚、半導体装置１３０の出力信号は、基準電位が入力信号のＧＮＤ電位０Ｖから電源電位６５０Ｖに変換（レベルシフト）されて取り出される。
【０１３２】
図４の半導体装置１３０では、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えることで、同じくＧＮＤ電位０Ｖと電源電位６５０Ｖの間に直列接続された９個の並列ＲＣ素子〜ＲＣ９を介して、前述したように第２段から第９段のトランジスタ素子Ｔｒ２〜Ｔｒ９も同時に動作させることができる。
【０１３３】
図４に示す半導体装置１３０の通常状態の動作においては、ＧＮＤと電源の間の電圧６５０Ｖが９個のトランジスタ素子により分割され、第１段から第９段の各トランジスタ素子Ｔｒ１〜Ｔｒ９が、それぞれの電圧範囲を分担している。従って、ＧＮＤと電源の間の電圧６５０Ｖを１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒ９に要求される耐圧は、略９分の１となる。従って、通常の耐圧を有する一般的なトランジスタ素子であっても、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【０１３４】
図６は、図４の半導体装置１３０について、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合のシミュレーション結果である。図の符号Ｓ２〜Ｓ９とＤ９で示した各グラフは、図４に示した各点の電位で、それぞれ、トランジスタ素子Ｔｒ２〜Ｔｒ９のソース電位とトランジスタ素子Ｔｒ９のドレイン電位を示している。
【０１３５】
図６に示す半導体装置１３０のシミュレーション結果においても、図３に示す半導体装置１２０のシミュレーション結果と同様に、図３０に示す半導体装置１０１のシミュレーション結果に現れたサージが入った瞬間のＳ２電位の上昇が抑制されている。図６に示すように、図４の半導体装置１３０においては、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った瞬間においても、Ｓ２〜Ｓ９とＤ９で示した各点の電位がほぼ均等に分布し、サージによる電圧が９個のトランジスタ素子Ｔｒ１〜Ｔｒ９にほぼ均等に印加されている。また、図６と図３のシミュレーション結果と比較してわかるように、図３ではサージが入って１．５μｓｅｃ経過（定常状態）したグラフの右端におけるＳ２〜Ｓ９とＤ９各点の電位が均等に分布していないが、図６ではこれらが均等に分布している。
【０１３６】
図４の半導体装置１３０においては、９個の並列ＲＣ素子におけるそれぞれの抵抗素子Ｒ１１〜Ｒ１９が、同じ高い抵抗値４ＭΩとなっている。このため上記したように、半導体装１３０の通常状態の動作においては、９個のトランジスタ素子Ｔｒ１〜Ｔｒ９に同じ電圧が印加され、ＧＮＤと電源の間の電圧６５０が１／９に均一に分割される。従って、通常状態で必要な各トランジスタ素子Ｔｒ１〜Ｔｒ９の耐圧を、最小化することができる。
【０１３７】
また、図４の半導体装置１３０においては、電源側から離れた並列ＲＣ素子における第２容量素子ほど、容量値が大きく設定されて、電荷が溜まり難くなっている。このため、半導体装置１３０にサージが印加された場合の動作においては、ＧＮＤと電源の間に順次直列接続された並列ＲＣ素子ＲＣ１〜ＲＣ９の第２容量素子Ｃ１〜Ｃ９を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。従って、電源側から離れたトランジスタ素子において、サージによる高電圧が印加されることもない。
【０１３８】
図４の半導体装置１３０においては、第９段並列ＲＣ素子ＲＣ９を構成する第２容量素子Ｃ９の容量値が、第９段トランジスタ素子Ｔｒ９のゲート容量０．０４ｐＦに等しく設定されている。また、第ｊ段並列ＲＣ素子ＲＣｊを構成する第２容量素子Ｃｊの容量値と、第（ｊ＋１）段並列ＲＣ素子ＲＣｊ＋１を構成する第２容量素子Ｃｊ＋１の容量値との差についても、第ｊ段トランジスタ素子Ｔｒｊのゲート容量０．０４ｐＦに等しく設定されている。このため、サージ電流の電荷が特定の第２容量素子Ｃ１〜Ｃ９および特定のトランジスタ素子Ｔｒ１〜Ｔｒ９のゲートに溜まることがないため、サージ電流の電荷を速やかにかつ均一にＧＮＤへ逃がすことができる。従って、特定のトランジスタ素子にサージによる高電圧が印加されることもなく、９個のトランジスタ素子Ｔｒ１〜Ｔｒ９が同じ一般的な耐圧であっても、それぞれのトランジスタ素子Ｔｒ１〜Ｔｒ９において、ブレークダウンによる回路破壊を抑制することができる。
【０１３９】
尚、図４の半導体装置１３０では、各トランジスタ素子Ｔｒ１〜Ｔｒ９が同じ耐圧を有していたが、これに限らず、任意の耐圧を有するトランジスタ素子の組み合わせであってよい。この場合には、各並列ＲＣ素子を構成する抵抗素子の抵抗値と第２容量素子の容量値を適宜設定することで、各トランジスタ素子においてサージによる高電圧が印加されるのを防止し、それぞれのトランジスタ素子において、ブレークダウンによる回路破壊を抑制することができる。
【０１４０】
以上のようにして、図４の半導体装置１３０についても、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１４１】
尚、図４の等価回路図で示した半導体装置１３０を具体化するにあたっても、図２５〜図２８で説明した半導体装置の構造を採用することができ、それによって得られる効果も同様であるため詳細説明は省略するが、上記抵抗素子と第２容量素子については、以下のような構造で形成することも可能である。
【０１４２】
抵抗素子は、例えば図２８のような半導体基板の不純物領域を用いた抵抗素子に限らず、不純物を含有するポリシリコン膜を用いて形成することが可能である。
【０１４３】
図７は、厚さ３７０ｎｍのポリシリコン膜にボロン（Ｂ）をイオン注入したときの、ポリシリコン膜のシート抵抗値のドーズ量依存性を示す図である。
【０１４４】
図７に示すように、ポリシリコン膜にボロンを１×１０１３ｄｏｓｅ程度の低濃度ドーズ量でイオン注入すると、１ＭΩ程度のシート抵抗が得られる。このポリシリコン膜をパターニングして抵抗素子を形成し、抵抗素子の抵抗値は、パターニングしたポリシリコン膜の幅（Ｗ）と長さ（Ｌ）の比で設定することができる。このように、
不純物を含有するポリシリコン膜を用いた抵抗素子は、半導体基板の不純物領域を用いた抵抗素子に較べて、高い抵抗値の抵抗素子を精度良く作製することができる。
【０１４５】
図４の半導体装置１３０における第２容量素子Ｃ１〜Ｃ９は、トランジスタ素子Ｔｒ１〜Ｔｒ９と同程度の耐圧が必要であり、図２３および図２７，Ｅに示す絶縁分離トレンチ４を誘電体層とする構造で形成することが可能である。例えば、絶縁分離トレンチ４の側壁酸化膜４ｓの厚さが６７０ｎｍの場合には、約４００Ｖの耐圧を確保することができる。
【０１４６】
図８は、上記構造による第２容量素子Ｃｔを示す図で、（ａ）は第２容量素子Ｃｔの模式的な上面図であり、（ｂ）は（ａ）のＨ−Ｈにおける断面図である。尚、図８（ａ），（ｂ）の第２容量素子Ｃｔが形成される半導体基板１１は、図２７および図２８に示すＳＯＩ構造の半導体基板１１と同じものであり、同じ符号を付している。
【０１４７】
図８（ａ），（ｂ）に示す第２容量素子Ｃｔは、ＳＯＩ層中に形成されたＳＯＩ層と同じｎ導電型で不純物濃度が高い高濃度不純物領域１ｂを利用して形成される。図８（ａ）に示すように、第２容量素子Ｃｔでは、高濃度不純物領域１ｂが絶縁分離トレンチ４で区切られ、多数のセルＣｓが形成されており、各セルＣｓが並列接続されている。
【０１４８】
図８（ａ），（ｂ）からわかるように、第２容量素子Ｃｔは、埋め込み酸化膜３に達する絶縁分離トレンチ４を誘電体層としている。また、第２容量素子Ｃｔは、絶縁分離トレンチ４を挟んで両側に形成された高濃度不純物領域１ｂを電極としている。この容量素子の構造を、図８（ｂ）中において、太線による容量素子の回路記号で示した。尚、図８（ｂ）における符号４ｓは、絶縁分離トレンチ４の側壁酸化膜を示している。
【０１４９】
図８（ａ），（ｂ）に示す構造の第２容量素子Ｃｔにおいては、第２容量素子Ｃｔを構成する各セルＣｓの容量値が、側壁酸化膜４ｓの厚さと各セルＣｓの周囲長に依存する。
【０１５０】
図９は、側壁酸化膜４ｓの厚さが６７０ｎｍである場合について、図８（ａ）における全セルＣｓの周囲長と容量値の関係を調べた結果である。図４の半導体装置１３０では、容量値が０．０４〜０．３６ｐＦの第２容量素子が用いられているが、図９の結果より、例えば０．２ｐＦ以上の容量値を確保するためには、全セルＣｓの周囲長を５００μｍ以上にする必要がある。
【０１５１】
図８（ａ），（ｂ）に示す構造によれば、図４および図２７に示すトランジスタ素子Ｔｒ１〜Ｔｒｎの製造工程を用いて図４に示す第２容量素子Ｃ１〜Ｃ９を同時に形成できるため、図４に示す半導体装置１００の製造コストを低減することができる。
【０１５２】
（他の実施形態）
第１実施形態と第２実施形態に示した半導体装置１２０と１３０は、いずれも、９個のトランジスタ素子と、９個の抵抗素子あるいは並列ＲＣ素子が組み合わされた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、任意のｎ個（ｎ≧２）のトランジスタ素子と、同じｎ個の抵抗素子あるいは並列ＲＣ素子が組み合わされた半導体装置であってよい。
【０１５３】
また、第１実施形態と第２実施形態に示した半導体装置１２０と１３０は、図２５に示すＧＮＤ基準ゲート駆動回路、浮遊基準ゲート駆動回路、制御回路、レベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣ１１０において、レベルシフト回路に用いる半導体装置に好適である。従って、半導体装置１２０と１３０を用いた図２５に示す高電圧ＩＣ１１０は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。しかしながら、本発明の半導体装置はこれに限らず、グランド（ＧＮＤ）電位と所定電位との間でレベルシフトが必要な、高耐圧を要する任意の半導体装置に適用することができる。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。
【０１５４】
上記第１実施形態と第２実施形態に示した半導体装置１２０と１３０以外に、本発明による半導体装置は、別の構成とすることもできる。
【０１５５】
図１０（ａ）〜（ｄ）は、本発明における半導体装置の基本構成を示す模式図で、それぞれ、異なる構成の半導体装置２０１〜２０４を示す図である。
【０１５６】
図１０（ａ）に示す半導体装置２０１は、第１実施形態の図１に示す半導体装置１２０と同様の構成で、ＧＮＤ電位と所定電位の間を、ｎ個（ｎ≧２）のトランジスタ素子Ｔｒとｎ個の抵抗素子Ｒで分割する構成である。第１実施形態の半導体装置１２０では、ｎ個の抵抗素子Ｒの抵抗値を適宜設定することで、ｄＶ／ｄｔサージが入った場合におけるｎ個のトランジスタ素子ＴｒのラインにおけるＳ２〜Ｓ９とＤ９で示した各点の電位がほぼ均等になるようにしていた。
【０１５７】
図１０（ｂ）に示す半導体装置２０２は、第２実施形態の図４に示す半導体装置１３０と同様の構成で、ＧＮＤ電位と所定電位の間を、ｎ個（ｎ≧２）のトランジスタ素子Ｔｒと、並列接続された抵抗素子Ｒと第２容量素子Ｃ２を並列ＲＣ素子としてｎ個の並列ＲＣ素子で分割する構成である。第２実施形態の半導体装置１３０では、ｎ個の並列ＲＣ素子における抵抗素子Ｒの抵抗値と第２容量素子Ｃ２の容量値を適宜設定することで、ｄＶ／ｄｔサージが入った場合におけるｎ個のトランジスタ素子ＴｒのラインにおけるＳ２〜Ｓ９とＤ９で示した各点の電位がほぼ均等になるようにしていた。
【０１５８】
（ｂ）の半導体装置２０２の構成は、別の見方をすれば、（ａ）の半導体装置２０１に対して、ＧＮＤ電位と所定電位の間に、直列接続された第２容量素子Ｃ２のラインを付け加えた構成となっている。この直列接続された第２容量素子Ｃ２のラインは、抵抗素子Ｒの抵抗値が大きい場合には、ｄＶ／ｄｔサージが入った場合にサージ電流を逃がすラインとして機能すると考えられる。
【０１５９】
また、これと同様の機能が、図１０（ｃ）と図１０（ｄ）に示す半導体装置２０３，２０４にも期待できる。
【０１６０】
（ｃ）の半導体装置２０３の構成は、（ａ）の半導体装置２０１に対して、ｎ個のトランジスタ素子Ｔｒのそれぞれに対して、第１容量素子Ｃ１が、並列接続された構成である。半導体装置２０３の構成は、別の見方をすれば、（ａ）の半導体装置２０１に対して、ＧＮＤ電位と所定電位の間に、直列接続された第１容量素子Ｃ１のラインを付け加えた構成となっている。
【０１６１】
（ｃ）の半導体装置２０３も、（ａ）の半導体装置２０１と同様に、第１段のトランジスタ素子Ｔｒのゲート端子に入力信号を加えることで、ＧＮＤ電位と所定電位との間に直列接続されたｎ個の抵抗素子Ｒを介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。また、通常状態の動作においても、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子Ｔｒにより分割されるため、各トランジスタ素子Ｔｒに要求される耐圧を略ｎ分の１とすることができ、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【０１６２】
一方、（ｃ）の半導体装置２０３では、（ａ）の半導体装置２０１と異なり、ｎ個のトランジスタ素子Ｔｒのそれぞれに対して、第１容量素子Ｃ１が並列接続されている。ｎ個のトランジスタ素子ＴｒはＧＮＤ電位と所定電位の間で直列接続されているため、これらに並列接続された第１容量素子Ｃ１も、ＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の伝達経路が形成されることとなる。
【０１６３】
また、（ｃ）の半導体装置２０３のスイッチング動作においては、上記ＧＮＤ電位と所定電位との間に直列接続された第１容量素子Ｃ１からなる交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。すなわち、入力信号パルスの立ち上がり（立ち下がり）時には、上記バイパス経路を通じて、各段のトランジスタＴｒのゲート容量を充電（放電）することができる。これによって、入力信号パルスの立ち上がり時や立ち下がり時には、信号変化が上記バイパス経路を介して各段のトランジスタ素子Ｔｒにすばやく伝達される。これに対して、各トランジスタ素子Ｔｒに第１容量素子Ｃ１が並列接続されていない（ａ）の半導体装置２０１では、入力信号パルスが入った時に負荷抵抗Ｒ０を通して各段のトランジスタＴｒへと電流が流れ、各段のトランジスタＴｒの電位降下が伝達されて、出力信号として取り出される。このため、（ａ）の半導体装置２０１においては、負荷抵抗Ｒ０やトランジスタＴｒのオン抵抗による遅延が生じることとなる。以上のようにして、各トランジスタ素子Ｔｒに第１容量素子Ｃ１が並列接続された（ｃ）の半導体装置２０３は、ゲート容量の充放電経路が新たに確保されることにより、（ａ）の半導体装置２０１に較べて、スイッチング速度を向上することができる。
【０１６４】
また、（ｃ）の半導体装置２０３にサージが印加された場合、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子Ｃ１からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。これによって、各トランジスタ素子Ｔｒにおいてサージによる高電圧が印加されるのを防止し、トランジスタ素子のブレークダウンによる回路破壊を抑制することができる。
【０１６５】
（ｃ）の半導体装置２０３においては、（ａ）の半導体装置２０１と異なり、半導体装置内２０３に寄生容量が存在していても、サージが印加された場合の上記回路破壊の抑制効果を発揮させることができる。すなわち、寄生容量値に較べて第１容量素子Ｃ１の容量値を適宜大きく設定することで、第１容量素子Ｃ１からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすと共に、寄生容量による電位降下を打ち消して、各トランジスタ素子Ｔｒにかかる電圧を均等化することができる。これによって、トランジスタ素子Ｔｒのブレークダウンによる回路破壊を抑制することができる。
【０１６６】
以上のようにして、図１０（ｃ）の半導体装置２０３は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない、寄生容量の存在にも対応できる半導体装置であって、さらには、高い分圧抵抗が付加されていても十分なスイッチング速度を確保することのできる半導体装置となっている。
【０１６７】
図１０（ｃ）の半導体装置２０３において、第１容量素子Ｃ１の容量値は、半導体装置で一般的に発生しうる寄生容量値に較べて、大きくする必要がある。一方、第１容量素子Ｃ１の容量値が大きすぎると、第１容量素子Ｃ１を充電するための電流が必要となり、結果的にスイッチング速度が遅くなる。また、第１容量素子Ｃ１は、トランジスタ素子Ｔｒと並列接続されるため、トランジスタ素子Ｔｒと同程度の耐圧が必要である。
【０１６８】
このため、第１容量素子Ｃ１の容量値は、１ｐＦ以上、１０ｐＦ以下であることが好ましい。
【０１６９】
尚、以上に説明した（ｃ）の半導体装置２０３における効果は、（ｂ）の半導体装置２０２についても同様に期待できる。
【０１７０】
すなわち、図１０（ｂ）の半導体装置２０２では、第２容量素子Ｃ２がＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の伝達経路が形成されることとなる。このため、（ｂ）の半導体装置２０２のスイッチング動作においては、上記ＧＮＤ電位と所定電位との間に直列接続された第２容量素子Ｃ２からなる交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。すなわち、入力信号パルスの立ち上がり（立ち下がり）時には、上記バイパス経路を通じて、各段のトランジスタのゲート容量を充電（放電）することができる。これによって、入力信号パルスの立ち上がり時や立ち下がり時には、信号変化が上記バイパス経路を介して各段のトランジスタ素子にすばやく伝達される。従って、（ｃ）の半導体装置２０３と同様にして、（ｂ）の半導体装置２０２も、ゲート側からゲート容量の充放電経路が新たに確保されることにより、（ａ）の半導体装置２０１に較べて、スイッチング速度を向上することができる。
【０１７１】
また、（ｂ）の半導体装置２０２においても、（ｃ）の半導体装置２０３と同様に、当該半導体装置２０２内に寄生容量が存在していても、サージが印加された場合の上記回路破壊の抑制効果を発揮させることができる。すなわち、寄生容量値に較べて上記第２容量素子Ｃ２の容量値を適宜大きく設定することで、第２容量素子Ｃ２からなる交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすと共に、寄生容量による電位降下を打ち消して、各トランジスタ素子Ｔｒにかかる電圧を均等化することができる。これによって、トランジスタ素子Ｔｒのブレークダウンによる回路破壊を抑制することができる。
【０１７２】
尚、（ｂ）の半導体装置２０２における第２容量素子Ｃ２の容量値についても、（ｃ）の半導体装置２０３における第１容量素子Ｃ１と同様に、寄生容量値に較べて大きくする必要があり、また、大きすぎると結果的にスイッチング速度が遅くなる。このため、第１容量素子Ｃ１の容量値も、１ｐＦ以上、１０ｐＦ以下であることが好ましい。
【０１７３】
また、図１０（ｄ）に示す半導体装置２０４についても、上記した効果が同様に期待できる。
【０１７４】
（ｄ）の半導体装置２０４では、第２容量素子Ｃ２がＧＮＤ電位と所定電位の間で直列接続されると共に、第１容量素子Ｃ１もＧＮＤ電位と所定電位の間で直列接続されていることとなり、ＧＮＤ電位と所定電位の間で交流成分の２つの伝達経路が形成されることとなる。このため、（ｄ）の半導体装置２０４のスイッチング動作においては、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子Ｃ１および第２容量素子Ｃ２からなる上記２つの交流成分の伝達経路が、入力信号パルスの電位伝達のバイパス経路として機能する。従って、（ｄ）の半導体装置２０４は、（ｂ）の半導体装置２０２や（ｃ）の半導体装置２０３に較べて、さらにスイッチング速度を向上することができる。
【０１７５】
また、（ｄ）の半導体装置２０４にサージが印加された場合、ＧＮＤ電位と所定電位との間に直列接続された第１容量素子Ｃおよび第２容量素子Ｃ２からなる上記２つの交流成分の伝達経路を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。従って、（ｄ）の半導体装置２０４は、（ｂ）の半導体装置２０２や（ｃ）の半導体装置２０３に較べて、トランジスタ素子のブレークダウンによる回路破壊の抑制効果をさらに高めることができる。
【０１７６】
次に、上記した図１０（ｂ）〜（ｄ）の半導体装置２０２〜２０４に関する効果について、検証試験の結果を示す。
【０１７７】
図１１と図１２に、図１０（ｄ）の半導体装置２０４と同じ構成を持つ半導体装置２０４ａのシミュレーション結果を示す。
【０１７８】
図１１は、シミュレーションに用いた半導体装置２０４ａの等価回路図である。図１２は、ｄＶ／ｄｔサージが入った場合における半導体装置２０４ａのシミュレーション結果で、図１１に示した各段のＬＤＭＯＳのソース側における各点Ｓ１〜Ｓ１２、およびｄＶ／ｄｔサージの電位と同等な出力抵抗Ｒｏｕｔの電源側の点Ｄ１２における電位の経時変化を示すグラフである。
【０１７９】
図１１に示す半導体装置２０４ａは、図３２に示す半導体装置１０１ａに対して、４ｐＦの第１容量素子Ｃ１のラインと４ｐＦの第２容量素子Ｃ２のラインを追加した構成となっている。
【０１８０】
図３２に示す半導体装置１０１ａでは、図１１に示したように、ｄＶ／ｄｔサージが入った場合に、点Ｓ１２とＤ１２の間に大きな電位差が発生していた。これに対して、図１１の半導体装置２０４ａでは、図１２に示すように、ｄＶ／ｄｔサージが入った場合に、各ＬＤＭＯＳのソース側の各点Ｓ１〜Ｓ１２における電位が、均等に分布している。従って、サージが入った場合の各ＬＤＭＯＳにかかる電圧が均等となり、特定のＬＤＭＯＳでの回路破壊を防止することができる。尚、図１２においてはＳ１２とＤ１２が同電位となっているが、これは図１１に示した回路構成によるものであり、本質的な問題ではない。
【０１８１】
図１１に示す半導体装置２０４ａにおいて、ｄＶ／ｄｔサージが入った場合の図１２に示す各点Ｓ１〜Ｓ１２における電位が均等になった理由は、ｄＶ/ｄｔサージによる電流が、図１２に太い点線矢印で示したように、第１容量素子Ｃ１のラインと第２容量素子Ｃ２のラインを通ってＧＮＤに逃がされるためである。第１容量素子Ｃ１のラインおよび／または第２容量素子Ｃ２のラインを有する半導体装置では、入力されたｄＶ／ｄｔサージの電圧が、瞬時に第１容量素子Ｃ１のラインおよび／または第２容量素子Ｃ２のラインを介して各段のＬＤＭＯＳへと伝達される。この結果、各段のＬＤＭＯＳに印加されるｄＶ／ｄｔサージによる電圧が均等化される。
【０１８２】
図１３と図１４に、図１０（ｂ）の半導体装置２０２と同じ構成を持つ半導体装置２０２ａのシミュレーション結果を示す。
【０１８３】
図１３は、シミュレーションに用いた半導体装置２０２ａの等価回路図である。図１４は、パルス信号入力に対する半導体装置２０２ａの応答特性を示すシミュレーション結果で、パルス入力に対する出力電位の電源電位からの立下り特性を示す図である。
【０１８４】
図１３に示す半導体装置２０２ａは、図３３に示す半導体装置１０１ｂに対して、４ｐＦの第２容量素子Ｃ２のラインを追加した構成となっている。
【０１８５】
図３３に示す半導体装置１０１ｂでは、図３４に示したように、５０〜７５μｓｅｃの間の応答に見られるように、入力信号が入ったときの出力の立ち下がりが鈍っていた。これに対して、図１３の半導体装置２０２ａでは、図１４に示すように、出力電位の立下り特性が改善されている。これは、各段のＬＤＭＯＳのゲートおよび入力段のドレインに高抵抗が付加されていても、第２容量素子Ｃ２のラインが追加されたために、このラインを介して、各段のＬＤＭＯＳのゲート容量が充電（放電）されるためである。
【０１８６】
同様に、図１５と図１６に、図１０（ｃ）の半導体装置２０３と同じ構成を持つ半導体装置２０３ａのシミュレーション結果を示す。
【０１８７】
図１５は、シミュレーションに用いた半導体装置２０３ａの等価回路図である。図１６は、パルス信号入力に対する半導体装置２０３ａの応答特性を示すシミュレーション結果で、パルス入力に対する出力電位の電源電位からの立下り特性を示す図である。
【０１８８】
図１５に示す半導体装置２０３ａは、図３３に示す半導体装置１０１ｂに対して、４ｐＦの第１容量素子Ｃ１のラインを追加した構成となっている。
【０１８９】
図１６に示すように、図１５の半導体装置２０３ａにおいても、出力電位の立下り特性が、図３４に示す半導体装置１０１ｂの立下り特性に較べて改善されている。これは、第１容量素子Ｃ１のラインが追加されたために、このラインを介して、各段のＬＤＭＯＳのゲート容量が充電（放電）されるためである。
【０１９０】
図１７（ａ），（ｂ）に、それぞれ、図１０（ｂ）の半導体装置２０２および図１０（ｃ）の半導体装置２０３と同じ構成を持つ半導体装置２０２ｂ，２０３ｂについて、パルス信号入力に対する応答特性の実測評価結果を示す。実測評価に用いた半導体装置２０２ｂ，２０３ｂの構成は、それぞれ、図中に示したとおりである。
【０１９１】
図１４および図１６に示した半導体装置２０２ａ，２０３ａのシミュレーション結果と同様に、半導体装置２０２ｂ，２０３ｂのパルス信号入力に対する応答特性の実測評価においても、図１７（ａ），（ｂ）に示す出力電位の良好な立下り特性を得ることができた。
【０１９２】
以上のようにして、図１０１に示す半導体装置２０１〜２０４は、必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置であって、さらには、高い分圧抵抗が付加されていても回路破壊せず、十分なスイッチング速度を確保することのできる半導体装置とすることができる。
【０１９３】
尚、図１０１の半導体装置２０１〜２０４に用いられている第１容量素子Ｃ１と第２容量素子Ｃ２には、種々の構造の容量素子を用いることができる。
【０１９４】
図８では、第２容量素子Ｃ２として容量素子Ｃｔの構造例を示したが、言うまでもなく、この構造の容量素子は、第１容量素子Ｃ１としても用いることができる。
【０１９５】
図８に示した容量素子Ｃｔの構造を有する第１容量素子Ｃ１および／または第２容量素子Ｃ２は、厚い絶縁分離トレンチ４が誘電体層となるため、高い容量は得にくいがものの、１００Ｖ以上の耐圧を容易に確保することができる。また、トレンチを利用して容量素子を形成しているため、半導体基板１１上に形成する場合に較べて、占有面積を低減することができる。さらに、トランジスタ素子の製造工程を用いて同時に形成できるため、半導体装置２０１〜２０４の製造コストを低減することができる。
【０１９６】
図１８は、図１０の第１容量素子Ｃ１および／または第２容量素子Ｃ２に用いることのできる別の容量素子の構造を示す図で、容量素子Ｃｒの模式的な断面図である。尚、図１８の容量素子Ｃｒが形成される半導体基板１１は、図８に示すＳＯＩ構造の半導体基板１１と同じものであり、同じ符号を付している。
【０１９７】
図１８に示す容量素子Ｃｒは、絶縁分離トレンチ４０の側壁酸化膜４ｓを誘電体層とし、側壁酸化膜４ｓを挟んで、絶縁分離トレンチ４０の内部に埋め込まれた導電性を有するポリシリコン４ｄを一方の電極とし、絶縁分離トレンチ４０の周囲に形成されたＳＯＩ層と同じｎ導電型で不純物濃度が高い高濃度不純物領域１ｂをもう一方の電極とする構造からなっている。この容量素子Ｃｒの構造を、図１８中において、太線による容量素子の回路記号で示した。容量素子Ｃｒの容量値は、側壁酸化膜４ｓの膜厚および側壁酸化膜４ｓの面積であるトレンチの周囲長と深さの積に比例する。
【０１９８】
図１８に示す容量素子Ｃｒは、１００Ｖ以上の耐圧が必要となるため、比較的厚い側壁酸化膜４ｓを用いる必要がある。容量素子Ｃｒは、ドライエッチングにてトレンチを形成した後に側壁酸化膜４ｓを形成し、次に高濃度のポリシリコン４ｄで溝を埋め込み一方の電極とする。容量素子Ｃｒも、トランジスタ素子の製造工程を用いて同時に形成できるため、半導体装置２０１〜２０４の製造コストを低減することができる。また、図１８に示す容量素子Ｃｒは、薄い側壁酸化膜４ｓが誘電体層となるため、高い容量を容易に得ることができる。
【０１９９】
図１９は、図１０１の第１容量素子Ｃ１および／または第２容量素子Ｃ２に用いることのできる別の容量素子の構造を示す図で、容量素子Ｃｑの模式的な断面図である。尚、図１９の容量素子Ｃｑが形成される半導体基板１１は、図８に示すＳＯＩ構造の半導体基板１１と同じものであり、同じ符号を付している。
【０２００】
図１９に示す容量素子Ｃｑは、ＳＯＩ層上に形成された酸化膜５を誘電体層とし、フィールド酸化膜である酸化膜５を挟んで、酸化膜５上に形成された導電性を有するポリシリコン６を一方の電極とし、ＳＯＩ層に形成されたＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物領域１ｂをもう一方の電極とする構造からなっている。この容量素子の構造を、図１９中において、太線による容量素子の回路記号で示した。
【０２０１】
図１９に示す容量素子Ｃｑは、半導体基板１１上に占める面積は大きくなるものの、図１０の半導体装置２０１〜２０４の配線工程を用いて同時に形成できるため、これによっても半導体装置２０１〜２０４の製造コストを低減することができる。
【０２０２】
図２０は、図１０１の第１容量素子Ｃ１および／または第２容量素子Ｃ２に用いることのできる別の容量素子の構造を示す図で、容量素子Ｃｐの模式的な断面図である。
【０２０３】
図２０に示す容量素子Ｃｐは、ＳＯＩ層の上方に形成された層間絶縁膜７を誘電体層とし、層間絶縁膜７を挟んで、酸化膜上に形成された導電性を有するポリシリコン６を一方の電極とし、層間絶縁膜７上に形成されたアルミニウム層もしくはアルミニウム合金層８をもう一方の電極とする構造からなっている。この容量素子の構造を、図２０中において、太線による容量素子の回路記号で示した。
【０２０４】
図２０に示す容量素子Ｃｐは、ゲート電極として利用されるポリシリコン６を下部電極に用い、層間絶縁膜７を誘電体層とし、アルミ配線として用いられるアルミニウム層もしくはアルミニウム合金層８を上部電極としている。従って、図１０の半導体装置２０１〜２０４の配線工程を用いて同時に形成できるため、これによっても半導体装置２０１〜２０４の製造コストを低減することができる。尚、場合によっては、図１０の半導体装置２０１〜２０４の分圧抵抗Ｒを上部電極８の上方に重ねることで、面積を縮小することも可能である。
【０２０５】
図２１は、図１０１の第１容量素子Ｃ１および／または第２容量素子Ｃ２に用いることのできる別の容量素子の構造を示す図で、容量素子Ｃｏの模式的な断面図である。
【０２０６】
図２１に示す容量素子Ｃｏは、ＳＯＩ層の上方に形成された配線間の層間絶縁膜７を誘電体層とし、層間絶縁膜７を挟んで両側に形成されたアルミニウム層もしくはアルミニウム合金層８ａ，８ｂを電極とする構造からなっている。
【０２０７】
図２１に示す容量素子Ｃｏも、図１０の半導体装置２０１〜２０４の配線工程を用いて同時に形成できるため、これによっても半導体装置２０１〜２０４の製造コストを低減することができる。
【図面の簡単な説明】
【０２０８】
【図１】第１実施形態の半導体装置１２０に関する、等価回路図である。
【図２】半導体装置１２０の９個の抵抗素子の抵抗値を、グラフ化して示した図である。
【図３】半導体装置１２０について、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合のシミュレーション結果である。
【図４】第２実施形態の半導体装置１３０に関する、等価回路図である。
【図５】半導体装置１３０の９個の並列ＲＣ素子における第２容量素子の容量値を、グラフ化して示した図である。
【図６】半導体装置１３０について、５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合のシミュレーション結果である。
【図７】ポリシリコン膜を用いた抵抗素子の形成例で、ポリシリコン膜のシート抵抗値のドーズ量依存性を示す図である。
【図８】絶縁分離トレンチを誘電体層とする第２容量素子の形成例で、（ａ）は第２容量素子Ｃｔの模式的な上面図であり、（ｂ）は（ａ）のＨ−Ｈにおける断面図である。
【図９】図８（ａ）における全セルＣｓの周囲長と容量値の関係を調べた結果である。
【図１０】（ａ）〜（ｄ）は、本発明における半導体装置の基本構成を示す模式図で、それぞれ、異なる構成の半導体装置２０１〜２０４を示す図である。
【図１１】図１０（ｄ）の半導体装置２０４と同じ構成を持つ半導体装置２０４ａのシミュレーションに用いた等価回路図である。
【図１２】ｄＶ／ｄｔサージが入った場合における半導体装置２０４ａのシミュレーション結果である。
【図１３】図１０（ｂ）の半導体装置２０２と同じ構成を持つ半導体装置２０２ａのシミュレーションに用いた等価回路図である。
【図１４】パルス信号入力に対する半導体装置２０２ａの応答特性を示すシミュレーション結果である。
【図１５】図１０（ｃ）の半導体装置２０３と同じ構成を持つ半導体装置２０３ａのシミュレーションに用いた等価回路図である。
【図１６】パルス信号入力に対する半導体装置２０３ａの応答特性を示すシミュレーション結果である。
【図１７】（ａ），（ｂ）は、それぞれ、図１０（ｂ）の半導体装置２０２および図１０（ｃ）の半導体装置２０３と同じ構成を持つ半導体装置２０２ｂ，２０３ｂについて、パルス信号入力に対する応答特性の実測評価結果を示す図である。
【図１８】容量素子Ｃｒの模式的な断面図である。
【図１９】容量素子Ｃｑの模式的な断面図である。
【図２０】容量素子Ｃｐの模式的な断面図である。
【図２１】容量素子Ｃｏの模式的な断面図である。
【図２２】（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。（ｂ）は、（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）９０の内部構成ユニットのブロック図である。
【図２３】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９１の模式的な断面図である。
【図２４】本発明者らによる特許出願中の半導体装置１００に関する、基本的な等価回路図である。
【図２５】図２４の基本的な等価回路図で示した半導体装置１００を適用した、高電圧ＩＣ１１０の模式的な平面図である。
【図２６】図２５の高電圧ＩＣ１１０における一点鎖線で囲ったレベルシフト回路部と浮遊基準ゲート駆動回路部をより詳細に示す図である。
【図２７】図２６の一点鎖線Ａ−Ａにおける断面図である。
【図２８】図２６の一点鎖線Ｂ−Ｂにおける断面図である。
【図２９】ｄＶ／ｄｔサージが入った場合のシミュレーションに用いた、半導体装置１０１の等価回路図である。
【図３０】５ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合における、半導体装置１０１のシミュレーション結果である。
【図３１】別の半導体装置１０１aのシミュレーションに用いた等価回路図である。
【図３２】ｄＶ／ｄｔサージが入った場合における半導体装置１０１ａのシミュレーション結果である。
【図３３】別の半導体装置１０１ｂのシミュレーションに用いた等価回路図である。
【図３４】パルス信号入力に対する半導体装置１０１ｂの応答特性を示すシミュレーション結果である。
【符号の説明】
【０２０９】
１００，１０１，１０１ａ，１０１ｂ，１２０，１３０，２０１〜２０４，２０２ａ〜２０４ａ，２０２ｂ，２０３ｂ  半導体装置
９０，９１，１１０  高電圧ＩＣ
Ｔｒ，Ｔｒ１〜Ｔｒ９  トランジスタ素子
Ｒ，Ｒ１〜Ｒ９，Ｒ１１〜Ｒ１９，Ｒ２１〜Ｒ２９  抵抗素子
抗Ｒ０  負荷抵抗
Ｃ１  第１容量素子
Ｃ２，Ｃ１〜Ｃ９  第２容量素子
ＲＣ１〜ＲＣ９  並列ＲＣ素子
Ｃｔ  第２容量素子
Ｃｓ  セル
Ｃｏ〜Ｃｒ  容量素子
４  絶縁分離トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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