(57)【要約】  【課題】低抵抗のゲート電極形成時にボイドの発生を抑制し、製造工程の難易度を減少させることができる半導体メモリ素子のトランジスタ製造方法を提供すること。  【解決手段】半導体基板１をエッチングし、半導体基板１から突出した活性領域１ａを形成するステップと、その周辺部にフィールド酸化膜２を形成するステップと、活性領域１ａ内のチャネル領域に深さｄ１の第１凹溝部ｇ１を形成するステップと、フィールド酸化膜２のうち、ゲート電極を通過させる部分を第１凹溝部の深さよりも深くエッチングして深さｄ２の第２凹溝部ｇ２を形成するステップと、活性領域１ａの上面並びに第１及び第２凹溝部ｇ１、ｇ２によって露出された活性領域１ａの表面の上にゲート絶縁膜を形成するステップと、第１及び第２凹溝部ｇ１、ｇ２に重畳し、活性領域１ａの上を横切るように、ゲート絶縁膜を含めてフィールド酸化膜２上にゲート電極を形成するステップとを含む。【選択図】図６ｃ
2006313869.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をエッチングし、前記半導体基板の所定領域から突出した活性領域を形成する第１ステップと、
前記活性領域の周辺部の前記半導体基板上にフィールド酸化膜を形成する第２ステップと、
前記フィールド酸化膜のうち、ゲート電極を通過させる部分をエッチングして所定の深さの凹溝部を形成する第３ステップと、
前記活性領域の上面及び前記凹溝部によって露出された前記活性領域の表面の上にゲート絶縁膜を形成する第４ステップと、
前記活性領域内のチャネル領域及び前記凹溝部に重畳し、前記活性領域の上を横切るように、前記ゲート絶縁膜及び前記フィールド酸化膜の上に前記ゲート電極を形成する第５ステップとを含むことを特徴とする半導体メモリ素子のトランジスタの製造方法。
【請求項２】
前記フィールド酸化膜が、２０００〜６０００Åの厚さに形成されることを特徴とする請求項１記載の半導体メモリ素子のトランジスタの製造方法。
【請求項３】
前記第３ステップにおけるエッチング時に、前記凹溝部の底面の下方に、エッチングされる前の前記フィールド酸化膜の厚さの１／２の厚さで前記フィールド酸化膜が残存するように、前記凹溝部の深さを調節することを特徴とする請求項１記載の半導体メモリ素子のトランジスタの製造方法。
【請求項４】
前記ゲート電極が、第１導電膜及び第２導電膜の積層構造に形成されることを特徴とする請求項１記載の半導体メモリ素子のトランジスタの製造方法。
【請求項５】
前記第１導電膜が、ポリシリコンを用いて３００〜１５００Åの厚さに形成されることを特徴とする請求項４記載の半導体メモリ素子のトランジスタの製造方法。
【請求項６】
前記第２導電膜が、低抵抗材料を用いて形成されることを特徴とする請求項４記載の半導体メモリ素子のトランジスタの製造方法。
【請求項７】
半導体基板をエッチングし、前記半導体基板の所定領域から突出した活性領域を形成する第１ステップと、
前記活性領域の周辺部の前記半導体基板上にフィールド酸化膜を形成する第２ステップと、
前記活性領域のチャネル領域に第１凹溝部を形成する第３ステップと、
前記フィールド酸化膜のうち、ゲート電極を通過させる部分をエッチングして前記第１凹溝部の深さよりも深く第２凹溝部を形成する第４ステップと、
前記活性領域の上面並びに前記第１及び第２凹溝部によって露出された前記活性領域の表面の上にゲート絶縁膜を形成する第５ステップと、
前記第１及び第２凹溝部に重畳し、前記活性領域の上を横切るように、前記ゲート絶縁膜及び前記フィールド酸化膜の上に前記ゲート電極を形成する第６ステップとを含むことを特徴とする半導体メモリ素子のトランジスタの製造方法。
【請求項８】
前記フィールド酸化膜が、２０００〜６０００Åの厚さに形成されることを特徴とする請求項７記載の半導体メモリ素子のトランジスタ製造方法。
【請求項９】
前記第３ステップにおいて、前記第１凹溝部の深さが前記フィールド酸化膜の厚さの約１／３になるように調節することを特徴とする請求項７記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１０】
前記第４ステップにおけるエッチング時に、前記第２凹溝部の底面の下方に、エッチングされる前の前記フィールド酸化膜の厚さの１／３〜１／２の厚さで前記フィールド酸化膜が残存するように、前記第２凹溝部の深さを調節することを特徴とする請求項７記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１１】
前記第３ステップの後に前記第４ステップが行われる、又は、
前記第４ステップの後に前記第３ステップが行われることを特徴とする請求項７記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１２】
前記ゲート電極が、第１導電膜及び第２導電膜の積層構造に形成されることを特徴とする請求項７記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１３】
前記第１導電膜が、ポリシリコンを用いて３００〜１５００Åの厚さに形成されることを特徴とする請求項１２記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１４】
前記第２導電膜が、低抵抗材料を用いて形成されることを特徴とする請求項１２記載の半導体メモリ素子のトランジスタの製造方法。
【請求項１５】
前記第３及び第４ステップが、前記半導体基板及びフィールド酸化膜に対してエッチング選択性を有するケミカルを使用し、フォトエッチング処理を用いて、同時に行われることを特徴とする請求項７記載の半導体メモリ素子のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、トリプルチャネル（ｔｒｉｐｌｅ  ｃｈａｎｎｅｌ）を有する半導体メモリ素子のトランジスタの製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が増大するつれて、トランジスタのチャネル長及びチャネル幅が非常に短くなっている。また、短チャネル（ｓｈｏｒｔ  ｃｈａｎｎｅｌ）構造になるにつれて、しきい値電圧がチャネル幅に大きな影響を及ぼすことになった。従って、特定の素子に要求されるトランジスタのしきい値電圧を実現することに関して、従来の２次元的な平面構造は限界に至ったと一般に考えられている。
【０００３】
これを克服するために、最近、ロジック素子における３次元トランジスタに関する研究が活発に行なわれている。特に、トリプルチャネルを形成する突起型トランジスタは次世代ナノスケールトランジスタとして最も注目されている。
【０００４】
突起型トランジスタは、チャネルとして３面を用いるので、オン−オフ特性が非常に優れており、電流駆動能力が高く、しきい値電圧の低いバックバイアス依存性（ｂａｃｋ  ｂｉａｓ  ｄｅｐｅｎｄｅｎｃｙ）を有する。このため、ロジック素子の適用可能性に対する研究が活発に行なわれている。
【０００５】
図１ａ〜図１ｅは、このような特性を有する従来の突起型トランジスタの製造方法を示す斜視図である。これらを参照にして、その製造方法を説明すると、次の通りである。
【０００６】
先ず、図１ａに示したように、半導体基板１の素子分離領域にトレンチ（図示せず）を形成して、半導体基板１の表面から垂直に突出した活性領域１ａを形成し、その後、トレンチ内にフィールド酸化膜２を形成する。
【０００７】
次に、図１ｂに示したように、ウェットエチング法またはドライエッチング法によりフィールド酸化膜２を一定の深さにエッチングし、活性領域１ａの上部を露出させる。
【０００８】
次に、図１ｃに示したように、活性領域１ａの露出した面の上にゲート絶縁膜３を形成する。
【０００９】
次に、図１ｄに示したように、ゲート絶縁膜３及び残存するフィールド酸化膜２の上に、ポリシリコンの第１導電膜４ａと低抵抗材料の第２導電膜４ｂとを順次形成する。この際、第２導電膜はＷＳｉｘ、Ｗなどで形成される。
【００１０】
次に、図１ｅに示したように、第１及び第２導電膜４ａ、４ｂの所定部分を順次エッチングし、チャネル領域に重畳し、活性領域１ａの上を横切る第１導電膜４ａ及び第２導電膜４ｂからなる積層構造の低抵抗のゲート電極４を形成する。ここで、符号Ｓ及びＤはトランジスタのソース領域及びドレーン領域が形成される位置を表す。
【００１１】
しかし、上記した方法を用いてトランジスタを製造する場合、半導体基板１から垂直に突出した活性領域１ａとフィールド酸化膜２との間に段差が存在するので、低抵抗のゲート電極４を構成する第２導電膜４ｂの形成時に、図１ｅのＩ部分に図示した形態のボイドＶが形成され、ゲート電極４の抵抗値が急激に増大する問題が発生する。
【００１２】
図２ａ〜図２ｇは、この問題を解決するために案出された従来技術であって、突起型トランジスタの別の製造方法を示す斜視図である。これらを参照し、その製造方法を説明すると次の通りである。
【００１３】
先ず、図２ａに示したように、半導体基板１の素子分離領域にトレンチ（図示せず）を形成し、半導体基板１の表面から垂直に突出した活性領域１ａを形成し、その後、トレンチ内にフィールド酸化膜２を形成する。
【００１４】
次に、図２ｂに示したように、ウェットエッチング法またはドライエッチング法によりフィールド酸化膜２を一定の深さにエッチングし、活性領域１ａの上部を露出させる。
【００１５】
次に、図２ｃに示したように、活性領域１ａの露出した面の上にゲート絶縁膜３を形成する。
【００１６】
次に、図２ｄに示したように、ゲート絶縁膜３と残存するフィールド酸化膜２との上に、ポリシリコン材質の第１導電膜４ａを形成する。
【００１７】
次に、図２ｅに示したように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって第１導電膜４ａを平坦化する。その結果、活性領域１ａ上には厚さｔ１の第１導電膜４ａが残存して、フィールド酸化膜２上には厚さｔ１+αの第１導電膜４ａが残存する。このように第１導電膜４ａを平坦化するのは、活性領域１ａとフィールド酸化膜２との間に段差が存在することによる、第１導電膜４ａの表面への影響をなくすためである。従って、この状態で後続の蒸着工程（例えば、第２導電膜を形成する工程）を実行すると、蒸着によって形成された膜内にボイドが生成されることを防ぐことができる。
【００１８】
次に、図２ｆに示したように、平坦化した第１導電膜４ａ上に低抵抗材料の第２導電膜４ｂを形成する。この際、第２導電膜４ｂは、ＷＳｉｘ、Ｗなどの抵抗材料を用いて形成される。
【００１９】
次に、図２ｇに示したように、第１及び第２導電膜４ａ、４ｂの所定部分を順次エッチングし、チャネル領域に重畳し、活性領域１ａの上を横切る低抵抗のゲート電極４を形成する。この際、ゲート電極４は、図示したように第１導電膜４ａ及び第２導電膜４ｂの積層構造に形成される。そして、符号Ｓ及びＤは、トランジスタのソース領域及びドレーン領域が形成される位置を表す。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記したように、ＣＭＰ処理を導入して、下部の第１導電膜４ａを平坦化した状態で、蒸着によって上部の第２導電膜４ｂを形成する方法により低抵抗のゲート電極４を形成すると、ゲート電極４内でのボイドの生成を最小限に抑制することができるが、製造工程においては別の問題が発生する。即ち、フィールド酸化膜２上に残存する第１導電膜４ａの厚さｔ１＋αが、活性領域１ａ上に残存する第１導電膜４ａの厚さｔ１よりも相対的に厚いので、第１及び第２導電膜４ａ、４ｂをエッチングしてゲート電極４を形成することが難しくなり、歩留まりが低下する問題が発生する。
【００２１】
本発明は、フィールド酸化膜のうち、ゲート電極が通過する部分のみを選択的にリセスエッチングして、ポリバレーを最小化する技術を導入し、ポリシリコンの導電膜を形成することにより、ゲート電極を形成するための導電膜のエッチング処理の難易度を低減させ、歩留まりを向上させることができる半導体メモリ素子のトランジスタの製造方法を提供することを目的とする。
【００２２】
また、本発明の別の目的は、ポリシリコンの第１導電膜上に低抵抗材料の第２導電膜を形成する時に発生していたボイドの発生を防止し、ゲート電極の抵抗値の増大を防止することができる半導体メモリ素子のトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記の課題を達成するために、本発明の第１の半導体メモリ素子のトランジスタの製造方法は、半導体基板をエッチングし、前記半導体基板の所定領域から突出した活性領域を形成する第１ステップと、前記活性領域の周辺部の前記半導体基板上にフィールド酸化膜を形成する第２ステップと、前記フィールド酸化膜のうち、ゲート電極を通過させる部分をエッチングして所定の深さの凹溝部を形成する第３ステップと、前記活性領域の上面及び前記凹溝部によって露出された前記活性領域の表面の上にゲート絶縁膜を形成する第４ステップと、前記活性領域内のチャネル領域及び前記凹溝部に重畳し、前記活性領域の上面を横切るように、前記ゲート絶縁膜を含めて前記フィールド酸化膜上にゲート電極を形成する第５ステップとを含むことを特徴としている。
【００２４】
この際、前記フィールド酸化膜を、２０００〜６０００Åの厚さに形成することができる。また、前記第３ステップにおけるエッチング時に、前記凹溝部の底面の下方に、エッチングされる前の前記フィールド酸化膜の厚さの１／２の厚さで前記フィールド酸化膜が残存するように、前記凹溝部の深さを調節することができる。また、前記ゲート電極を、第１導電膜及び第２導電膜の積層構造に形成することができる。また、前記第１導電膜を、ポリシリコンを用いて３００〜１５００Åの厚さに形成し、前記第２導電膜を、Ｗ、ＷＮ、ＷＳｉｘ、ＴｉＳｉｘなどの低抵抗材料を用いて形成することができる。
【００２５】
また、本発明の第２の半導体メモリ素子のトランジスタの製造方法は、半導体基板をエッチングし、前記半導体基板の所定領域から突出した活性領域を形成する第１ステップと、前記活性領域の周辺部の前記半導体基板上にフィールド酸化膜を形成する第２ステップと、前記活性領域のチャネル領域に第１凹溝部を形成する第３ステップと、前記フィールド酸化膜のうち、ゲート電極を通過させる部分をエッチングして前記第１凹溝部の深さよりも深く第２凹溝部を形成する第４ステップと、前記活性領域の上面並びに前記第１及び第２凹溝部によって露出された前記活性領域の表面の上にゲート絶縁膜を形成する第５ステップと、前記第１及び第２凹溝部に重畳し、前記活性領域の上面を横切るように、前記ゲート絶縁膜を含めて前記フィールド酸化膜上に前記ゲート電極を形成する第６ステップとを含むことを特徴としている。
【００２６】
この際、前記フィールド酸化膜を、２０００〜６０００Åの厚さに形成することができる。また、前記第３ステップにおいて、前記第１凹溝部の深さが前記フィールド酸化膜の厚さの約１／３になるように調節することができる。また、前記第４ステップにおけるエッチング時に、前記第２凹溝部の底面の下方に、エッチングされる前の前記フィールド酸化膜の厚さの１／３〜１／２の厚さで前記フィールド酸化膜が残存するように、前記第２凹溝部の深さを調節することができる。また、前記ゲート電極を、第１導電膜及び第２導電膜の積層構造に形成することができる。また、前記第１導電膜を、ポリシリコンを用いて３００〜１５００Åの厚さに形成し、前記第２導電膜を、Ｗ、ＷＮ、ＷＳｉｘ、ＴｉＳｉｘなどの低抵抗材料を用いて形成することができる。また、前記第３ステップと前記第４ステップとを行う順序を入れ替えることができる。また、前記第３及び第４ステップを、前記半導体基板及びフィールド酸化膜に対してエッチング選択性を有するケミカルを使用し、フォトエッチング処理を用いて、同時に行ってもよい。
【発明の効果】
【００２７】
本発明によれば、フィールド酸化膜のうち、ゲート電極が通過する部分のみを選択的にリセスエッチングし、ポリバレーの深さを最小化する技術を導入することにより、ポリシリコンの第１導電膜の高さを、パターニングされる部位のどこでも同じ高さにすることができるので、ゲート電極を形成するための導電膜のエッチング処理の難易度を減少させることができるだけでなく、歩留まりを向上させることができる。また、これによって、第１導電膜上に蒸着によって低抵抗材料の第２導電膜を形成する時にボイドが生じないので、ゲート電極の抵抗値の増大を防止でき、製造工程の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付の図面を参照して本発明の好ましい実施の形態に関して詳細に説明する。
【００２９】
図３ａ及び図３ｂは、本発明の技術的原理を概念的に説明するための図であって、図３ａは凹溝部内に蒸着によってポリシリコンの導電膜が形成された状態を示す断面図であり、図３ｂは蒸着されたポリシリコンの導電膜の厚さに応じたポリバレーの深さ（ｐｏｌｙ  ｖａｌｌｅｙ  ｄｅｐｔｈ）の変化を示すグラフである。ポリバレーとは、凹溝部の上方の、ポリシリコンの導電膜の表面に形成される窪みのことであり、図３ｂでは導電膜バレーと記載している。
【００３０】
図３ａ及び図３ｂから、半導体基板１０に形成された凹溝部ｇの幅（Ｗ）が狭いほど、そして、蒸着されたポリシリコン膜１２の厚さ（ｔ）が厚いほど、ポリシリコン膜１２に形成されるポリバレーの深さ（Ｄ）が浅くなり、凹溝部ｇが容易に埋め込まれることが分かる。即ち、特定の幅（Ｗ）の凹溝部ｇに対して、蒸着によって適切な厚さのポリシリコン膜１２を形成すると、ポリバレーの発生を抑えて凹溝部を埋め込むことができる。
【００３１】
上記の技術的原理に基づいた本発明の第１及び第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を、以下に説明する。
【００３２】
図４ａ〜図４ｆは、本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。これらを参照し、その製造方法を具体的に説明すると、次の通りである。
【００３３】
先ず、図４ａに示したように、半導体基板１の所定部分をエッチングし、半導体基板１上にトレンチ（図示せず）を形成する。その結果、半導体基板１の表面から垂直に突出した活性領域１ａが形成される。活性領域１ａの周りのエッチングされた領域、例えば、トレンチが形成された部分は素子分離領域に該当する。次に、トレンチ内に２０００〜６０００Åの厚さ（ｈ１）のフィールド酸化膜２を形成する。
【００３４】
次に、図４ｂに示したように、後にゲート電極を通過させることになるフィールド酸化膜２の部分をエッチングして所定の深さの凹溝部ｇを形成する。この際、凹溝部ｇを、先に形成したトレンチよりも浅く形成し、凹溝部ｇの底面の下方に所定の厚さ（ｈ２）のフィールド酸化膜２を残存させる。凹溝部ｇの底面の下方に残存したフィールド酸化膜２の厚さ（ｈ２）は、最初に形成されたフィールド酸化膜２の厚さ（ｈ１）の約１／２が好ましい。例えば、最初に形成されたフィールド酸化膜２の厚さ（ｈ１）が３０００Åの場合、凹溝部ｇの底面に残存するフィールド酸化膜２の厚さ（ｈ２）が１５００Åになるように調節する。場合によっては、凹溝部ｇの底面の下方に残存するフィールド酸化膜２の厚さ（ｈ２）を、ｈ１の約１／２と異なる値に調節することも可能である。
【００３５】
次に、図４ｃに示したように、活性領域１ａの上面と凹溝部ｇによって露出された活性領域１ａの表面との上に、ゲート絶縁膜３を形成する。
【００３６】
次に、図４ｄに示したように、ゲート絶縁膜３と凹溝部ｇを含めたフィールド酸化膜２との上にポリシリコンの第１導電膜４ａを３００〜１５００Åの厚さに形成する。この際、素子分離領域のリセスされた凹溝部ｇに沿ってポリバレーが形成されるが、図３ａ及び図３ｂを用いて説明したように、適切な厚さのポリシリコン膜（第１導電膜４ａ）を形成することにより、ポリバレーの深さを最小化することができるので、ポリバレーの存在を考慮しなくてもよい。従って、第１導電膜４ａは、活性領域１ａの上面に形成されたゲート絶縁膜３と凹溝部ｇが形成された部分を除いたフィールド酸化膜２との上において、同じ厚さ（ｔ２）になり、表面全体がほぼ平坦に形成される。
【００３７】
次に、図４ｅに示したように、第１導電膜４ａ上に低抵抗の第２導電膜４ｂを形成する。この際、第２導電膜４ｂは、Ｗ、ＷＮ、ＷＳｉｘ、ＴｉＳｉｘなどの材料を用いて、ＣＶＤ法またはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００３８】
次に、図４ｆに示したように、第１及び第２導電膜４ａ、４ｂの所定部分を順次エッチングし、活性領域１ａ内のチャネル領域及び凹溝部ｇに重畳し、活性領域１ａの上を横切る低抵抗のゲート電極４を形成する。この際、ゲート電極４は、図示したように第１導電膜４ａ及び第２導電膜４ｂの積層構造に形成される。その後、イオン注入によってゲート電極４の両側の活性領域１ａ内にソース及びドレーン領域Ｓ、Ｄを形成する。
【００３９】
図５ａ及び図５ｂは、上記した第１の実施の形態の製造方法で作製されたトランジスタの構造を示す断面図であって、図５ａは図４ｆのＡ−Ａ'線に沿った断面図であり、図５ｂは図４ｆのＢ−Ｂ'線に沿った断面図である。
【００４０】
図５ａ及び図５ｂを参照すると、このトランジスタは次のように構成されていることが分かる。半導体基板１の所定領域から垂直に突出した活性領域１ａを有し、この活性領域１ａの両側周辺部にはフィールド酸化膜２が形成され、ゲート電極４が通過する部分のフィールド酸化膜２内には、活性領域１ａ内のチャネル領域と一体に凹溝部ｇが形成されている。フィールド酸化膜２上には活性領域１ａ内のチャネル領域及び凹溝部ｇに重畳し、活性領域１ａの上を横切る低抵抗のゲート電極４が形成されている。ゲート電極４と活性領域１ａとの間にはゲート絶縁膜３が介装されている。ゲート電極４の両側の活性領域１ａの内部にはソース及びドレーン領域Ｓ、Ｄが形成されている。
【００４１】
上記した方法によりトランジスタを製造すると、パターニングされる部分の第１導電膜４ａ表面の高さが、どの位置でも、フィールド酸化膜２の表面（凹溝部ｇを除く）からｔ２と同じであるので、第１及び第２導電膜４ａ、４ｂをエッチングして低抵抗のゲート電極４を形成する際、従来に比べて難易度を減少させることができる。
【００４２】
また、半導体基板１から突出した活性領域１ａとフィールド酸化膜２との間に段差が存在しないだけでなく、その上に形成された第１導電膜４ａの表面の高さがどの位置でも同じであるので、低抵抗のゲート電極４の形成時にボイドが発生することを防ぐことができる。
【００４３】
図６ａ〜図６ｇは、本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。これらを参照し、その製造方法を具体的に説明すると、次の通りである。
【００４４】
先ず、図６ａに示したように、半導体基板１の所定部分をエッチングし、半導体基板１上にトレンチ（図示せず）を形成する。その結果、半導体基板１の表面から垂直に突出した活性領域１ａが形成される。活性領域１ａの周りのエッチングされた領域、例えば、トレンチが形成された部分は素子分離領域に該当する。次に、トレンチ内に２０００〜６０００Åの厚さ（ｈ１）のフィールド酸化膜２を形成する。
【００４５】
次に、図６ｂに示したように、活性領域１ａ内のチャネル領域に所定の深さの第１凹溝部ｇ１を形成する。第１凹溝部ｇ１の深さ（ｄ１）は最初に形成されたフィールド酸化膜の厚さ（ｈ１）の約１／３に形成することが好ましいが、場合によっては、その深さ（ｄ１）を異なる値に調節することも可能である。例えば、最初に形成されたフィールド酸化膜２の厚さ（ｈ１）が３０００Åの場合、第１凹溝部ｇ１の深さ（ｄ１）は１０００Åになるように調節する。
【００４６】
次に、図６ｃに示したように、ゲート電極がその上を通過することになるフィールド酸化膜２の部分を所定の深さにエッチングし、第１凹溝部ｇ１と一体に連結される第２凹溝部ｇ２を形成する。この際、第２凹溝部ｇ２は第１凹溝部ｇ１よりも深い深さ（ｄ２）に形成され、第２凹溝部ｇ２の底面の下方には所定の厚さ（ｈ２）のフィールド酸化膜２が残存する。第２凹溝部ｇ２の底面の下方に残されたフィールド酸化膜２の厚さ（ｈ２）は最初に形成されたフィールド酸化膜の厚さ（ｈ１）の１／３〜１／２程度が好ましい。例えば、最初に形成されたフィールド酸化膜２の厚さ（ｈ１）が３０００Åの場合、第２凹溝部ｇ２の底面の下方に残されたフィールド酸化膜２の厚さ（ｈ２）は１０００〜１５００Åになるように調節する。場合によっては、残されたフィールド酸化膜２の厚さ（ｈ２）をこれと異なる値に調節することも可能である。このように、第２凹溝部ｇ２のリセス深さ（ｄ２）を第１凹溝部ｇ１のリセス深さ（ｄ１）よりも深くする理由は、後に、ゲートラインに沿ってトランジスタを切断したときに、チャネルが３面に亘って形成されるようにするためである。
【００４７】
本第２の実施の形態の一変形例として、図６ｂの第１凹溝部ｇ１の形成工程と図６ｃの第２凹溝部ｇ２の形成工程とを、順序を入れ替えて行なうことができる。また、半導体基板１及びフィード酸化膜２に対してエッチング選択性を有する、即ち、半導体基板１のエッチング速度とフィード酸化膜２のエッチング速度とが異なるケミカルを使用し、フォトエッチング処理によって、第１及び第２凹溝部ｇ１、ｇ２を同時に形成してもよい。
【００４８】
次に、図６ｄに示したように、活性領域１ａの上面と第１及び第２凹溝部ｇ１、ｇ２によって露出された活性領域１ａの表面との上に、ゲート絶縁膜３を形成する。
【００４９】
次に、図６ｅに示したように、第１及び第２凹溝部ｇ１、ｇ２を含めてゲート絶縁膜３とフィールド酸化膜２との上に、ポリシリコンの第１導電膜４ａを３００〜１５００Åの厚さに形成する。この際、活性領域１ａに形成された第１凹溝部ｇ１と素子分離領域のリセスされた第２凹溝部ｇ２との上方の第１導電膜４ａ表面に、ポリバレーが形成されるが、図３ａ及び図３ｂを用いて説明したように、適切な厚さのポリシリコン膜（第１導電膜４ａ）を形成することにより、ポリバレーの深さを最小化することができるので、ポリバレーの存在を考慮しなくてもよい。従って、第１導電膜４ａは、第１凹溝部ｇ１が形成された部分を除いた活性領域１ａの上面に形成されたゲート絶縁膜３と、第２凹溝部ｇ２が形成された部分を除いたフィールド酸化膜２との上において、同じ厚さ（ｔ２）になり、表面全体がほぼ平坦に形成される。
【００５０】
次に、図６ｆに示したように、第１導電膜４ａ上にＣＶＤ法またはＰＶＤ法により低抵抗の第２導電膜４ｂを形成する。この際、第２導電膜４ｂは、Ｗ、ＷＮ、ＷＳｉｘ、ＴｉＳｉｘなどで形成される。
【００５１】
次に、図６ｇに示したように、第１導電膜４ａと第２導電膜４ｂとの所定部分を順次エッチングし、第１及び第２凹溝部ｇ１、ｇ２に重畳し、活性領域１ａの上を横切る低抵抗のゲート電極４を形成する。この際、ゲート電極４は、図示したように、第１導電膜４ａ及び第２導電膜４ｂの積層構造に形成される。その後、イオン注入によってゲート電極４の両側の活性領域１ａ内にソース及びドレーン領域Ｓ、Ｄを形成する。
【００５２】
図７ａ〜図７ｄは、上記した第２の実施の形態の製造方法で作製された半導体メモリ素子のトランジスタの構造を示す断面図であって、図７ａは図６ｇのＡ−Ａ'線に沿った断面図であり、図７ｂは図６ｇのＡ１−Ａ１'線に沿った断面図であり、図７ｃは図６ｇのＢ−Ｂ'線に沿った断面図であり、図７ｄは図６ｇのＢ１−Ｂ１'線に沿った断面図である。
【００５３】
図７ａ〜図７ｄを参照すると、第２の実施の形態によって製造されたトランジスタは、次のように構成されていることが分かる。半導体基板１の所定領域から垂直に突出した活性領域１ａを有し、この活性領域１ａの両側の周辺部にはフィールド酸化膜２が形成され、活性領域１ａ内のチャネル領域には深さｄ１の第１凹溝部ｇ１が形成されている。従って、チャネルが形成される部分の活性領域１ａの高さ（Ｈｃ）は、ソース及びドレーン領域Ｓ、Ｄが形成される部分の活性領域１ａの高さ（ＨS/D）よりもｄ１程度低い。ゲート電極４が通過する部分のフィールド酸化膜２内には第１凹溝部ｇ１と一体に連結される深さｄ２の第２凹溝部ｇ２が形成されている。ここで、第２凹溝部ｇ２の深さｄ２は、第１凹溝部ｇ１の深さｄ１よりも深い（ｄ２＞ｄ１）。フィールド酸化膜２上には第１及び第２凹溝部ｇ１、ｇ２に重畳し、活性領域１ａの上を横切る低抵抗のゲート電極４が形成されている。ゲート電極４と活性領域１ａとの間にはゲート絶縁膜３が介装されている。ゲート電極４の両側の活性領域１ａの内部にはソース及びドレーン領域Ｓ、Ｄが形成されている。
【００５４】
上記した方法によりトランジスタを製造する場合、パターニングされる部分の第１導電膜４ａ表面の高さが、どの位置でもフィールド酸化膜２の表面（第１及び第２凹溝部ｇ１、ｇ２を除く）からｔ２と同じであるので、第１及び第２導電膜４ａ、４ｂをエッチングして低抵抗のゲート電極４を形成する際、従来に比べて難易度を減少させることができる。また、これによって、トランジスタの製造時の不良の発生率を低減させることができるので、歩留まりを向上させることができる。
【００５５】
さらに、半導体基板１から垂直に突出した活性領域１ａとフィールド酸化膜２との間に段差が存在せず、その上に形成された第１導電膜４ａの表面の高さが、どの位置でもｔ２と同じであるので、第２導電膜４ｂの形成時にボイドが発生しない。その結果、低抵抗のゲート電極４の抵抗値の増大を防ぐことができる。
【００５６】
以上、添付の図面を参照して本発明の好ましい実施の形態を説明したが、本発明は上記した実施の形態に限定されず、当業者であれば本発明の技術的範囲内で種々の変更を加えて実施することができる。
【図面の簡単な説明】
【００５７】
【図１ａ】従来技術に係る突起型トランジスタの製造方法の一例を示す斜視図である。
【図１ｂ】従来技術に係る突起型トランジスタの製造方法の一例を示す斜視図である。
【図１ｃ】従来技術に係る突起型トランジスタの製造方法の一例を示す斜視図である。
【図１ｄ】従来技術に係る突起型トランジスタの製造方法の一例を示す斜視図である。
【図１ｅ】従来技術に係る突起型トランジスタの製造方法の一例を示す斜視図である。
【図２ａ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｂ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｃ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｄ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｅ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｆ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図２ｇ】従来技術に係る突起型トランジスタの製造方法の別の例を示す斜視図である。
【図３ａ】本発明の技術的原理を説明するための図であって、凹溝部内に蒸着によってポリシリコン膜が形成された状態を示す断面図である。
【図３ｂ】本発明の技術的原理を説明するための図であって、蒸着されたポリシリコン膜の厚さに応じたポリバレーの深さの変化を示すグラフである。
【図４ａ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図４ｂ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図４ｃ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図４ｄ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図４ｅ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図４ｆ】本発明の第１の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図５ａ】図４ｆのＡ−Ａ'線に沿った断面図である。
【図５ｂ】図４ｆのＢ−Ｂ'線に沿った断面図である。
【図６ａ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｂ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｃ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｄ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｅ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｆ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図６ｇ】本発明の第２の実施の形態に係る半導体メモリ素子のトランジスタの製造方法を示す斜視図である。
【図７ａ】図６ｇのＡ−Ａ'線に沿った断面図である。
【図７ｂ】図６ｇのＡ１−Ａ１'線に沿った断面図である。
【図７ｃ】図６ｇのＢ−Ｂ'線に沿った断面図である。
【図７ｄ】は図６ｇのＢ１−Ｂ１'線に沿った断面図である。
【符号の説明】
【００５８】
１    半導体基板
２    フィールド酸化膜
３    ゲート酸化膜
４    ゲート電極
４ａ    第１導電膜
４ｂ    第２導電膜
１２    ポリシリコン膜
【図１ａ】
2006313869.tif 000003
【図１ｂ】
2006313869.tif 000004
【図１ｃ】
2006313869.tif 000005
【図１ｄ】
2006313869.tif 000006
【図１ｅ】
2006313869.tif 000007
【図２ａ】
2006313869.tif 000008
【図２ｂ】
2006313869.tif 000009
【図２ｃ】
2006313869.tif 000010
【図２ｄ】
2006313869.tif 000011
【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
2006313869.tif 000017
【図４ｂ】
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【図４ｃ】
2006313869.tif 000019
【図４ｄ】
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【図４ｅ】
2006313869.tif 000021
【図４ｆ】
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【図５ａ】
2006313869.tif 000023
【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図６ｇ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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