(57)【要約】【課題】ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置を得ること。【解決手段】トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。温度検出用ＰＮ接合ダイオード２２ａは、Ｐ型拡散層２０内に形成されるＮ型拡散層２１をカソード領域とし、Ｎ型拡散層２１内に形成されるＰ＋拡散層１９ｂをアノード領域とする。【選択図】        図１
2006324412.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、
トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、
電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の絶縁用拡散層と、
前記絶縁用拡散層内に形成された第１導電型の拡散層をカソード領域とし、前記第１導電型の拡散層内に形成された第２導電型の拡散層をアノード領域とし、前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードと
を備えたことを特徴とする半導体装置。
【請求項２】
ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、
トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、
電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の絶縁用拡散層と、
前記絶縁用拡散層内に形成された第１導電型の拡散層をカソード領域とし、前記第１導電型の拡散層内に形成された第２導電型の拡散層をアノード領域とし、前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードとを備え、
前記ＰＮ接合ダイオードは、前記ＳＯＩ層への第１導電型トーパントのイオン注入および第２導電型トーパントのイオン注入によって前記ＳＯＩ層表面の浅い所にカソード領域である第１導電型の拡散層とアノード領域である第２導電型の拡散層とを並べて配置した構造である
ことを特徴とする半導体装置。
【請求項３】
前記絶縁用拡散層の最深部には、第２導電型ドーパントの高エネルギーイオン注入によって第２導電型ドーパント濃度分布のピーク領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁用拡散層の側面部には、第２導電型ドーパントのイオン注入によって第２導電型ドーパント濃度分布のピーク領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ＰＮ接合ダイオードのアノード領域である第２導電型の拡散層は、第２導電型ドープドポリシリコン層からの熱拡散からの染み出しによって前記ＳＯＩ層表面の浅い所に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ＰＮ接合ダイオードのカソード領域である第１導電型の拡散層から電極を引き出す層は、第１導電型ドープドポリシリコン層によって形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、
トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、
電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の第１拡散層と、
前記第２導電型の第１拡散層内に形成された第１導電型の第１拡散層と、
前記第１導電型の第１拡散層内に形成された第２導電型の第２拡散層をアノード領域とし、前記第２導電型の第２拡散層内に形成した第１導電型の第２拡散層をカソード領域とし、前記前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードとを備え、
前記第１導電型の第１拡散層と前記アノード領域である第２導電型の第２拡散層とは電気的に同電位となる構造である
ことを特徴とする半導体装置。
【請求項８】
ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、
トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、
電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の第１拡散層と、
前記第２導電型の第１拡散層内に形成された第１導電型の第１拡散層と、
前記第１導電型の第１拡散層内に形成された第２導電型の第２拡散層をアノード領域とし、前記第２導電型の第２拡散層内に形成した第１導電型の第２拡散層をカソード領域とし、前記前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードとを備え、
前記第２導電型の第１拡散層と前記第１導電型の第１拡散層とは電気的に同電位となる構造である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ（Silicon On Insulator）基板にトレンチ分離を使用して集積回路（ＩＣ）が形成される半導体装置に関し、特にトランジスタ素子の動作時温度を検出するＰＮ接合ダイオードが組み込まれる半導体装置に関にするものである。
【背景技術】
【０００２】
一般に、ＳＯＩ基板にトレンチ分離を使用したＩＣでは、トランジスタ素子は熱抵抗の高い酸化膜等の誘電膜で囲まれているので、ＰＮ接合分離を用いたＩＣに比べて放熱性能が劣る。そこで、大電流動作時の過発熱からトランジスタ素子を保護するため、温度検出用のＰＮ接合ダイオードを組み込むことが行われている（例えば特許文献１）。以下、図９を参照して従来の保護構造について説明する。
【０００３】
図９は、従来の半導体装置の構成例を示す断面図である。図９において、Ｐ−型の支持基板１０１の表面には、ＢＯＸ（Buried oxide：埋め込み酸化膜）層１０２が形成され、このＢＯＸ層１０２の上部にＮ−型のＳＯＩ層１０３（ａ〜ｄ）が形成されている。これらが支持基板１０１，ＢＯＸ層１０２およびＳＯＩ層１０３の全体によってＳＯＩ基板が構成される。
【０００４】
ＳＯＩ層１０３は、図示例では、トレンチ分離１０５ａ，１０５ｂ，１０５ｃによってＳＯＩ層１０３ａ，１０３ｂ，１０３ｃ，１０３ｄに分けられている。トレンチ分離１０５ａ，１０５ｂ，１０５ｃは、ＳＯＩ層１０３にＳＯＩ層１０３の表面側からＢＯＸ層１０２に至する溝を設け、その溝に酸化膜層を充填した絶縁分離層である。
【０００５】
トレンチ分離１０５ａとトレンチ分離１０５ｂとに囲まれたＳＯＩ層１０３ｂには、ＤＭＯＳ（２重拡散型ＭＯＳ）トランジスタ１０７が形成されている。また、トレンチ分離１０５ｂとトレンチ分離１０５ｃとに囲まれたＳＯＩ層１０３ｃには温度検出用ＰＮ接合ダイオード１２５が形成されている。
【０００６】
すなわち、トレンチ分離１０５ａ，１０５ｂの各上端には酸化膜層１０４ａ，１０４ｃが形成されている。ＳＯＩ層１０３ｂでは、トレンチ分離１０５ａ，１０５ｂ側に形成されたＰ拡散層１０６の表面側に、バックゲート（ＢＧ）領域となるＰ＋型拡散層１０９ａとソース（Ｓ）領域となるＮ＋型拡散層１０８ａとが並置され、ドレイン（Ｄ）領域となるＮ＋型拡散層１０８ｂが設けられている。そして、Ｎ＋型拡散層１０８ａとＮ＋型拡散層１０８ｂとの間に、ゲート酸化膜層１１０と酸化膜層１０４ｂが設けられ、ゲート酸化膜層１１０の上部にゲート電極（Ｇ）となるＮ型ドープポリシリコン層１１１がＮ＋型拡散層１０８ａと酸化膜層１０４ｂの上方に跨って配置されている。
【０００７】
また、トレンチ分離１０５ｃの上端には酸化膜層１０４ｅが形成され、ＳＯＩ層１０３ｃの表面側には酸化膜層１０４ｄが形成されている。ＳＯＩ層１０３ｃでは、温度検出用ＰＮ接合ダイオード１２５のカソード（Ｋ）領域であるＮ型拡散層１２０が形成され、このＮ型拡散層１２０の表面側に、カソード（Ｋ）電極引き出し部となるＮ＋型拡散層１２１が酸化膜層１０４ｃと酸化膜層１０４ｄとの間に設けられ、アノード（Ａ）領域となるＰ＋型拡散層１２２が酸化膜層１０４ｄと酸化膜層１０４ｅとの間に設けられている。Ｐ＋型拡散層１２２とＮ型拡散層１２０とがＰＮ接合ダイオード１２５を形成する。
【０００８】
このように、従来では、発熱源であるＤＭＯＳトランジスタ１０７と、その動作時温度を検出するＰＮ接合ダイオード１２５とをトレンチ分離１０５ｃによって電気的に絶縁した隣接のＳＯＩ層１０３ｂ，１０３ｃに配置するようにしていた。
【０００９】
【特許文献１】特開２００２−４３５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の技術では、発熱源であるＤＭＯＳからの熱は、シリコンよりも熱抵抗の高い酸化膜等の誘電膜を材質とするトレンチ分離を介してＰＮ接合ダイオードに伝わるので、温度検出の感度および応答速度は、ＰＮ接合分離を用いた場合と比べて劣るという問題があった。
【００１１】
この発明は、上記に鑑みてなされたものであり、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置を得ることを目的とする。
【００１２】
また、この発明は、上記のように組み込む温度検出用のＰＮ接合ダイオードに内在する電気的に直列な寄生抵抗素子の値を小さくすることができる半導体装置を得ることを目的とする。
【００１３】
さらに、この発明は、上記のように組み込む温度検出用のＰＮ接合ダイオードへ流れ込むリーク電流を抑制することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明は、ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の絶縁用拡散層と、前記絶縁用拡散層内に形成された第１導電型の拡散層をカソード領域とし、前記第１導電型の拡散層内に形成された第２導電型の拡散層をアノード領域とし、前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードとを備えたことを特徴とする。
【００１５】
この発明によれば、発熱源であるトランジスタ素子と温度検出用のＰＮ接合ダイオードとの間の電気的絶縁を、熱抵抗の高いトレンチ分離を用いずに、シリコンと同程度に熱抵抗の低い素材を用いて取ることができるので、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようになる。
【発明の効果】
【００１６】
この発明によれば、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の構成を示す断面図である。なお、この実施の形態１および以降に示す各実施の形態では、発熱源となるトランジスタ素子として従来例と同様にＤＭＯＳトランジスタを示すが、これに限定されるものではない。
【００１９】
図１に示すように、この実施の形態１による半導体装置では、トレンチ分離１５で囲まれたＳＯＩ層１３ｂの領域内に、発熱源であるＤＭＯＳトランジスタ２３と、このＤＭＯＳトランジスタ２３の動作時温度を検出するＰＮ接合ダイオード２２ａとがＰ型拡散層２０によって電気的に分離される形で形成されている。
【００２０】
この半導体装置は、次のようにして製造されたものである。すなわち、Ｐ−型の支持基板１１、ＢＯＸ層１２およびＮ−型のＳＯＩ層１３（１３ａ，１３ｂ，１３ｃ）から構成されるＳＯＩ基板に、写真製版処理およびＰ型ドーパントのドープによって選択的にＰ型拡散層２０を形成する。
【００２１】
次に、Ｐ型拡散層２０の領域内に、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域であるＮ型拡散層２１を写真製版処理およびＮ型ドーパントのドープによって形成する。
【００２２】
次に、Ｎ−型のＳＯＩ層１３に、発熱源であるＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成する領域であるＳＯＩ層１３ｂと、他素子の形成領域であるＳＯＩ層１０３ａ，１０３ｃとを電気的に分離して確保するために、トレンチ分離１５を形成し、また、ＳＯＩ層１３ｂの表面側にＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成するために酸化膜層１４（ａ〜ｄ）を形成する。
【００２３】
次に、ＳＯＩ層１３ｂにＰ型拡散層１６を写真製版処理およびＰ型ドーパントのドープによって選択的に形成する。このＰ型拡散層１６は、ＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）領域を構成する。
【００２４】
次に、Ｐ型拡散層１６およびＳＯＩ層１３ｂを酸化した後に、Ｎ型ドーパントによってドープされたポリシリコン層を形成することにより、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７を形成する。
【００２５】
次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部となるＮ＋型拡散層１８ｂ、並びに温度検出用のＰＮ接合ダイオード２２ａのカソード（Ｋ）電極の引き出し領域であるＮ＋型拡散層１８ｃを形成する。
【００２６】
最後に、写真製版処理およびＰ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し領域であるＰ＋型拡散層１９、並びに温度検出用ＰＮ接合ダイオード２２ａのアノード（Ａ）領域であるＰ＋型拡散層１９ｂを形成する。
【００２７】
以上によって、Ｎ＋型拡散層１８ａをソース（Ｓ）領域とし、Ｐ型拡散層１６をバックゲート（ＢＧ）領域とし、Ｎ−型のＳＯＩ層１３ｂおよびＮ＋型拡散層１８ｂをドレイン（Ｄ）領域とし、Ｎ型ドープドポリシリコン層１７をゲート電極（Ｇ）層とするＤＭＯＳトランジスタ２３が構成される。
【００２８】
また、Ｐ＋型拡散層１９ｂとＮ型拡散層２１のＰＮ接合によって温度検出用のＰＮ接合ダイオード２２ａが構成される。そして、このＰＮ接合ダイオード２２ａの形成領域を取り囲んでＰ型拡散層２０が形成されているが、このＰ型拡散層２０は、その端部が酸化膜層１４ｃに接合し、電気的に浮いた状態になっている。つまり、発熱源であるＤＭＯＳトランジスタ２３とその動作時温度を検出するＰＮ接合ダイオード１２５との間は、Ｐ型拡散層２０によって電気的に分離絶縁されている。
【００２９】
このように、実施の形態１によれば、発熱源であるトランジスタ素子（ＤＭＯＳトランジスタ）と温度検出用ＰＮ接合ダイオードとの電気的な分離を、従来例のような熱抵抗の高い誘電体を材質としたトレンチ分離で実現するのではなく、熱抵抗の低いシリコン（Ｓｉ）を材質とするＰ型拡散層を電気的に浮いた状態で介在させることで実現するようにしたので、発熱源であるトランジスタ素子の動作時に生ずる熱が、温度検出用ＰＮ接合ダイオードに伝わりやすくなり、高感度で、かつ応答性よく温度検知することができる。
【００３０】
実施の形態２．
図２は、この発明の実施の形態２による半導体装置の構成を示す断面図である。図２に示すように、この実施の形態２による半導体装置では、図１（実施の形態１）に示した構成において、ＰＮ接合ダイオード２２ａに代えて、酸化膜層１４ｄを設けずに近接して形成したＮ＋型拡散層１８ｃとＰ＋型拡散層１９ｂとによるＰＮ接合ダイオード２２ｂが設けられている。
【００３１】
この実施の形態２によるＮ＋型拡散層１８ｃとＰ＋型拡散層１９ｂは、比較的表面から浅い深さ領域でＰＮ接合を形成するように、ＳＯＩ層１３ｂへのＮ型ドーパントによるイオン注入およびＰ型ドーパントによるイオン注入によって近接して形成されている。
【００３２】
この構成によれば、図１（実施の形態１）に示すようにＰＮ接合をＰ＋型拡散層１９ｂとＮ型拡散層２１とによって深さ方向に形成する場合と比べて、温度検出用ＰＮ接合ダイオード２２ｂに内在する電気的に直列な寄生抵抗を小さくすることができる。
【００３３】
したがって、温度検出用ＰＮ接合ダイオード２２ｂに定電流を印加してＰＮ接合の順方向電圧の温度変化を検知する回路で使用する場合において、温度検出用ＰＮ接合ダイオード２２ｂに内在する電気的に直列な寄生抵抗を小さいので、当該温度検出用ＰＮ接合ダイオード２２ｂのＰＮ接合の順方向電圧の温度変化量の減衰が小さくなり、その結果、温度検出用ＰＮ接合ダイオード２２ｂでの温度検出の高感度化を図ることができる。
【００３４】
実施の形態３．
図３は、この発明の実施の形態３による半導体装置の構成を示す断面図である。図３に示すように、この実施の形態３による半導体装置では、図１（実施の形態１）に示した構成において、Ｐ型拡散層２０の最深部に、ＢＰ＋（Buried Ｐ＋：埋め込みＰ＋型拡散）層２０ａがＳＯＩ層１３ｂに跨るように形成されている。
【００３５】
この実施の形態３によるＢＰ＋層２０ａは、Ｐ型ドーパントのピークがＳＯＩ層１０３ｂの表面からＰ型拡散層２０の最深部よりも深い所にも存在するようにするために、Ｐ型拡散層２０にＰ型ドーパントの高エネルギーイオン注入を行って形成したものである。このＢＰ＋層２０ａは、Ｐ型拡散層２０と一体的に電気的に浮いた状態である。
【００３６】
この構成によれば、Ｎ型拡散層２１の下部において電気的に浮いた状態であるＰ型拡散領域の幅の確保およびＰ型の不純物濃度を上げることができるので、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をエミッタ領域とし、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをベース領域とし、Ｐ型拡散層２０とＢＰ＋層２０ａの重複領域をコレクタ領域とする深さ方向の寄生ＮＰＮトランジスタ３１の動作を抑制でき、パンチスルーによるＮ型拡散層２１へのリーク電流を抑制できる。これによって、温度検出用ＰＮ接合ダイオード２２ａでの温度検出の高感度化を図ることができる。
【００３７】
実施の形態４．
図４は、この発明の実施の形態４による半導体装置の構成を示す断面図である。図４に示すように、この実施の形態４による半導体装置では、図１（実施の形態１）に示した構成において、新たなＰ型拡散層２０ｂ，２０ｃがＰ型拡散層２０の最深部の一部を含む両側壁領域に設けられている。
【００３８】
この実施の形態４によるＰ型拡散層２０ｂ，２０ｃは、Ｎ型拡散層２１の側壁面におけるＰ型拡散領域のＰ型不純物濃度を濃くするために、Ｐ型拡散層２０の最深部の一部を含む両側壁領域に、Ｐ型ドーパントのイオン注入によって形成されている。Ｐ型拡散層２０およびＰ型拡散層２０ｂ，２０ｃは、電気的に浮いた状態である。
【００３９】
この構成によれば、Ｐ型拡散層２０ａ，２０ｃを追加することによって、Ｎ型拡散層２１の側壁面において電気的に浮いた状態であるＰ型拡散領域の幅の確保およびＰ型不純物濃度を上げることができるので、Ｐ型拡散層２０ｂ側では横方向の寄生ＮＰＮトランジスタ３２ａの動作を抑制でき、Ｐ型拡散層２０ｃ側では横方向の寄生ＮＰＮトランジスタ３２ｂの動作を抑制できる。
【００４０】
なお、寄生ＮＰＮトランジスタ３２ａは、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをコレクタ領域とし、Ｐ型拡散層２０およびＰ拡散層２０ｂをベース領域とし、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をエミッタ領域としている。
【００４１】
また、寄生ＮＰＮトランジスタ３２ｂは、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをエミッタ領域とし、Ｐ型拡散層２０およびＰ拡散層２０ｃをベース領域とし、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をコレクタ領域としている。
【００４２】
つまり、パンチスルーによるＮ型拡散層２１へのリーク電流を抑制できるので、温度検出用ＰＮ接合ダイオード２２ａでの温度検出の高感度化を図ることができる。
【００４３】
実施の形態５．
図５は、この発明の実施の形態５による半導体装置の構成を示す断面図である。図５に示すように、この実施の形態５による半導体装置では、図１（実施の形態１）に示した構成において、温度検出用ＰＮ接合ダイオード２２ａに代えて、温度検出用ＰＮ接合ダイオード２２ｃが設けられている。
【００４４】
具体的には、温度検出用ＰＮ接合ダイオード２２ａのアノード（Ａ）電極を引き出すＰ＋型拡散層１９ｂに代えて、Ｐ型ドープドポリシリコン層２７とこのＰ型ドープドポリシリコン層２７からのＰ型ドーパントの熱拡散による染み出しによって形成したＰ＋型拡散層２８とが設けられ、このＰ＋型拡散層２８とＮ型拡散層２１とによって温度検出用ＰＮ接合ダイオード２２ｃが形成されている。
【００４５】
この実施の形態５による温度検出用ＰＮ接合ダイオード２２ｃは、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、ＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極を引き出すＰ＋型拡散層１９ａの形成まで行う。その後に、酸化膜２６を成膜し、写真製版処理と酸化膜エッチングとによって、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）を形成する箇所にのみ酸化膜２６を開口させる。
【００４６】
次に、その開口部に、Ｐ型ドーパントにより高濃度でドープしたＰ型ドープドポリシリコン層２７を形成し、これを温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）電極の引き出し部とする。
【００４７】
最後に、熱処理を行って、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８を、Ｐ型ドープドポリシリコン層２７からのＰ型ドーパントの熱拡散によって染み出させて形成する。これによって、Ｐ型拡散層２８は表面に浅く形成することができるので、Ｎ型拡散層２１の深さ方向の領域を広く確保することができる。
【００４８】
そうすると、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８をエミッタ領域とし、同じくカソード（Ｋ）領域であるＮ型拡散層２１をベース領域とし、電気的に浮いた状態であるＰ型拡散層２０をコレクタ領域とする寄生ＰＮＰトランジスタ３３が動作し難くなるので、Ｐ型拡散層２８から電気的に浮いた状態であるＰ型拡散層２０に注入されるホールの量が少なくなり、Ｐ型拡散層２０の電位が上がり難くなる。
【００４９】
そして、Ｎ型拡散層２１をエミッタ領域とし、Ｐ型拡散層２０をベース領域とし、ＳＯＩ層１３ｂをコレクタ領域とする寄生ＮＰＮトランジスタ３４では、ベース領域であるＰ型拡散層２０の電位が上がり難くなることから、動作し難くなる。
【００５０】
以上のことから、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８のリーク電流およびカソード（Ｋ）領域であるＮ型拡散層２１へのリーク電流を抑制することができる。
【００５１】
したがって、この実施の形態５によれば、温度検出用ＰＮ接合ダイオードでの温度検出の高感度化を図ることができる。
【００５２】
実施の形態６．
図６は、この発明の実施の形態６による半導体装置の構成を示す断面図である。図６に示すように、この実施の形態６による半導体装置では、図５（実施の形態５）に示した構成において、温度検出用ＰＮ接合ダイオード２２ｃに代えて、温度検出用ＰＮ接合ダイオード２２ｄが設けられている。
【００５３】
具体的には、温度検出用ＰＮ接合ダイオード２２ｃのカソード（Ｋ）電極を引き出すＮ＋型拡散層１８ｃに代えて、温度検出用ＰＮ接合ダイオード２２ｄのカソード（Ｋ）電極の引き出し部は、Ｎ型ドープドポリシリコン層２９によって形成されている。
【００５４】
この実施の形態６による温度検出用ＰＮ接合ダイオード２２ｄは、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、ＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａ、および同じくドレイン（Ｄ）領域であるＮ＋型拡散層１８ｂの形成まで行う。
【００５５】
その後に、写真製版処理およびＰ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極を引き出すＰ＋型拡散層１９ａの形成をする。次に、温度検出用ＰＮ接合ダイオード２２ｄのカソード（Ｋ）電極の引き出し部であるＮ型ドーパントにより高濃度でドープされたＮ型ドープドポリシリコン層２９を形成する。そして、写真製版処理とポリシリコンエッチング行い、温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域を形成するために基板表面を選択的に開口させる。
【００５６】
以降は、実施の形態５にて説明した手順で同様に行えばよい。すなわち、酸化膜２６を成膜し、写真製版処理と酸化膜エッチングによる温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域を形成する箇所の酸化膜２６を開口させた、その開口部に、Ｐ型ドーパントにより高濃度でドープされたＰ型ドープドポリシリコン層２７を形成し、熱処理によって温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域であるＰ型拡散層２８を形成する。
【００５７】
実施の形態１（図１）に示した温度検出用ＰＮ接合ダイオード２２ａは、カソード電極の引き出し部であるＮ＋型拡散層１８ｃおよびアノード電極の引き出し部であるＰ＋型拡散層１９ｂを酸化膜層１４ｂで分離する構成であるが、この実施の形態６による温度検出用ＰＮ接合ダイオード２２ｄは、カソード電極の引き出し部およびアノード電極の引き出し部を、それぞれＮ型ドープドポリシリコン層２９およびＰ型ドープドポリシリコン層２７にて形成する構成であるので、実施の形態１（図１）に示した場合よりも素子面積を小さくすることができる。
【００５８】
実施の形態７．
図７は、この発明の実施の形態７による半導体装置の構成を示す断面図である。図７に示すように、この実施の形態７による半導体装置では、図１（実施の形態２）に示した構成において、Ｎ型拡散層２１に代えて、Ｎ型拡散層４１とその内側のＰ型拡散層４２とが設けられている。そして、Ｎ型拡散層４１の一端（図中左方）は全体的にＰ型拡散層２０の一端側と共に酸化膜層１４ｃに接合しているが、他端（図中右方）には、Ｎ＋型拡散層１８ｅが形成されている。このＮ＋型拡散層１８ｅの一端側（図中左方）が新たな酸化膜層１４ｅの一部に接合し、他端（図中右方）側がＰ型拡散層２０の他端側と共に酸化膜層１４ｃに接合している。つまり、Ｎ型拡散層４１は、Ｐ型拡散層２０と共に電気的に浮いた状態にある。
【００５９】
また、Ｐ型拡散層４２の表面側には、図中右方側の酸化膜層１４ｃと酸化膜層１４ｄとの間にＮ＋型拡散層１８ｄが設けられ、酸化膜層１４ｄと酸化膜層１４ｅとの間にＰ＋型拡散層１９ｄが設けられている。そして、層間絶縁層４５を介して敷設されるアルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されている。つまり、Ｎ型拡散層４１とＰ型拡散層４２とは同電位になっている。なお、Ｎ型拡散層４１とＰ型拡散層４２を接続配線する線材は、アルミに限定されるものではなく、導体金属線材であればよい。
【００６０】
この構成では、温度検出用ＰＮ接合ダイオード２２ａに代えた温度検出用ＰＮ接合ダイオード２２ｅは、Ｎ＋型拡散層１８ｄとＰ拡散層４２との間で形成され、Ｎ＋型拡散層１８ｄはカソード（Ｋ）領域となり、Ｐ＋型拡散層１９ｄはアノード（Ａ）電極の引き出し部を構成することになる。
【００６１】
この実施の形態７による半導体装置は、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、Ｐ型拡散層２０までの形成を行う。次に、写真製版処理およびＮ型ドーパントのドープによってＰ型拡散層２０内にＮ型拡散層４１を形成し、さらに、写真製版処理およびＰ型ドーパントのドープによってＮ型拡散層４１内にＰ型拡散層４２を形成する。
【００６２】
その後、酸化膜層１４（ａ〜ｅ）およびトレンチ分離１５の形成から、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７までの形成を、実施の形態１に示した手順に従って実施する。
【００６３】
次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部であるＮ＋型拡散層１８ｂ、温度検出用ＰＮ接合ダイオード２２ｅのカソード（Ｋ）領域であるＮ＋型拡散層１８ｄ、並びにＮ型拡散層４１の引き出し部となるＮ＋型拡散層１８ｅをそれぞれ形成する。
【００６４】
次に、写真製版処理およびP型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し部であるＰ＋型拡散層１０ａおよび温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極の引き出し部であるＰ＋型拡散層１９ｄをそれぞれ形成する。
【００６５】
最後に、層間絶縁層４５を形成し、コンタクトホールをＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｄの位置にそれぞれ開口し、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続を行うアルミ配線４６ａを形成する。
【００６６】
以上の構成によれば、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間に、寄生ＰＮＰトランジスタ３５と、寄生ＮＰＮトランジスタ３６とが内在する。寄生ＰＮＰトランジスタ３５は、Ｐ型拡散層４２をエミッタ領域とし、Ｎ型拡散層４１をベース領域とし、Ｐ型拡散層２０をコレクタ領域としている。寄生ＮＰＮトランジスタ３６は、Ｎ型拡散層４１をエミッタ領域とし、Ｐ型拡散層２０をベース領域とし、ＳＯＩ層１３ｂをコレクタ領域としている。
【００６７】
しかし、Ｐ型拡散層４２とＮ型拡散層４１を電気的に同電位にしているので、寄生ＰＮＰトランジスタ３５のエミッタ・ベース間の電位差がゼロになる。そのため、当該寄生ＰＮＰトランジスタ３５が動作し難くなる。その結果、Ｐ型拡散層１６から電気的に浮いた状態であるＰ拡散層２０に注入されるホールの量が少なくなり、Ｐ型拡散層２０の電位が上がり難くなる。
【００６８】
そして、寄生ＮＰＮトランジスタ３６のベース領域であるＰ型拡散層２０の電位が上がり難くなることから、当該寄生ＮＰＮトランジスタ３６が動作し難くなり、ＳＯＩ層１３ｂからＮ型拡散層４１へのリーク電流が抑制される。ここで、Ｎ型拡散層４１は、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域に接続されているので、結果としてＳＯＩ層１３ｂから温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２へのリーク電流を抑制できる。
【００６９】
このように、実施の形態７によれば、電気的に浮かせたＰ型拡散層２０内に、Ｎ型拡散層４１を形成し、温度検出用ＰＮ接合ダイオード２２ｅのアノード領域を構成するＰ型拡散層４２と同電位にするので、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間のリーク電流を実施の形態１の場合よりもさらに抑制することができる。したがって、温度検出用ＰＮ接合ダイオードの高感度化を図ることができる。
【００７０】
実施の形態８．
図８は、この発明の実施の形態８による半導体装置の構成を示す断面図である。図８に示すように、この実施の形態８による半導体装置では、図７（実施の形態７）に示した構成において、Ｐ型拡散層２０の他端（図中右方）側にＰ＋型拡散層１９ｅが追加され、このＰ＋型拡散層１９ｅとＮ型拡散層４１の他端側に設けたＮ＋型拡散層１８ｅとが、アルミ配線４６ａに代えたアルミ配線４６ｂによって接続されている。
【００７１】
すなわち、この実施の形態８による半導体装置では、図７（実施の形態７）に示した構成において、Ｐ型拡散層２０とＮ型拡散層４１とがアルミ配線４６ｂによって同電位になっており、Ｐ＋型拡散層１９ｄは、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極引き出し部として機能している。なお、Ｐ型拡散層２０とＮ型拡散層４１とを接続配線する線材は、アルミに限定されるものではなく、導体金属線材であればよい。
【００７２】
ここで、同電位であるＰ型拡散層２０およびＮ型拡散層４１は、電気的に浮いた状態である。そして、電位を与えるとすれば、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）電位の動作範囲以下で、かつ温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電位の動作範囲以下であるようにする。
【００７３】
この実施の形態８による半導体装置は、次のようにして得ることができる。すなわち、実施の形態７に示した手順で、ＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部を構成するＮ＋型拡散層１８ｂ、温度検出用ＰＮ接合ダイオード２２ｅのカソード（Ｋ）領域であるＮ＋型拡散層１８ｄ、並びにＮ型拡散層４１の引き出し部であるＮ＋型拡散層１８ｅをそれぞれ形成する。
【００７４】
次に、写真製版処理およびP型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し部であるＰ＋型拡散層１９ａ、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極の引き出し部であるＰ＋型拡散層１９ｄ、並びにＰ型拡散層２０の引き出し部であるＰ＋型拡散層１９ｅをそれぞれ形成する。
【００７５】
最後に、層間絶縁層４５を形成し、コンタクトホールをＮ＋型拡散層１８ｅとＰ＋型拡散層１９ｅの位置にそれぞれ開口し、Ｐ型拡散層２０とＮ型拡散層４１との電気的な接続を行うアルミ配線４６ｂを形成する。
【００７６】
このように、実施の形態８では、Ｐ型拡散層２０とＮ型拡散層４１とを電気的に同電位にするので、寄生ＰＮＰトランジスタ３５のベース・コレクタ間の電位差と、寄生ＮＰＮトランジスタ３６のエミッタ・ベース間の電位差とが、それぞれゼロになり、各寄生バイポーラトランジスタが動作し難くなる。
【００７７】
したがって、実施の形態７と同様に、ＳＯＩ層１３ｂから温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域へのリーク電流を実施の形態１の場合よりもさらに抑制することができ、温度検出用ＰＮ接合ダイオードの高感度化を図ることができる。
【００７８】
なお、実施の形態１〜８では、電気的に浮いた状態に形成される絶縁用拡散層であるＰ型拡散層２０は、トランジスタ素子の形成領域内に形成する場合を示したが、本発明はこれに限定されるものではなく、電気的に浮いた状態に形成される絶縁用拡散層の形成位置は、トレンチ分離で囲まれた１つのＳＯＩ層の領域内であれば、トランジスタ素子の形成領域の外側でもよいことは言うまでもない。
【産業上の利用可能性】
【００７９】
以上のように、この発明にかかる半導体装置は、ＳＯＩ基板にトレンチ分離を使用して形成する発熱源素子の過発熱からの保護を感度良くかつ応答性よく行うのに有用である。
【図面の簡単な説明】
【００８０】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】この発明の実施の形態２による半導体装置の構成を示す断面図である。
【図３】この発明の実施の形態３による半導体装置の構成を示す断面図である。
【図４】この発明の実施の形態４による半導体装置の構成を示す断面図である。
【図５】この発明の実施の形態５による半導体装置の構成を示す断面図である。
【図６】この発明の実施の形態６による半導体装置の構成を示す断面図である。
【図７】この発明の実施の形態７による半導体装置の構成を示す断面図である。
【図８】この発明の実施の形態８による半導体装置の構成を示す断面図である。
【図９】従来の半導体装置の構成例を示す断面図である。
【符号の説明】
【００８１】
１１  支持基板（Ｐ−型）
１２  ＢＯＸ層（埋め込み酸化膜層）
１３（ａ〜ｃ）  ＳＯＩ層（Ｎ−型）
１４（ａ〜ｅ）  酸化膜層
１５  トレンチ分離
１６  Ｐ型拡散層
１７  Ｎ型ドープドポリシリコン層（ゲート電極）
１８ａ〜１８ｅ  Ｎ＋拡散層
１９ａ〜１９ｅ  Ｐ＋拡散層
２０  Ｐ型拡散層
２０ａ  ＢＰ＋層（埋め込みＰ＋型拡散層）
２０ｂ，２０ｃ  Ｐ型拡散層
２１  Ｎ型拡散層
２２ａ〜２２ｅ  温度検出用ＰＮ接合ダイオード
２３  発熱源素子としてのＤＭＯＳ（２重拡散型ＭＯＳ）トランジスタ
２５  ゲート酸化膜
２６  酸化膜
２７  Ｐ型ドープドポリシリコン層
２８  Ｐ型拡散層
２９  Ｎ型ドープドポリシリコン層
３１  寄生ＮＰＮトランジスタ
３２ａ，３２ｂ  寄生ＮＰＮトランジスタ
３３  寄生ＰＮＰトランジスタ
３４  寄生ＮＰＮトランジスタ
３５  寄生ＰＮＰトランジスタ
３６  寄生ＮＰＮトランジスタ
４５  層間絶縁層
４６ａ，４６ｂ  アルミ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006324412.tif 000009
【図８】
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【図９】
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