(57)【要約】【課題】活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供する。【解決手段】第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間に形成されている溝型素子分離領域２のうち、ゲート電極４ａｂの両側に位置する領域の一方側に凹部２Ａが形成されている。この凹部２Ａは、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂに挟まれている。そして、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に設けられた凹部２Ａの側壁上にはシリサイド層７ｄがサイドウォール形状に形成されている。このシリサイド層７ｄは、シリサイド層７ａ及びシリサイド層７ｂと一体的に形成されている。これにより、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂは、シリサイド層７ａ，７ｂ，７ｄを介して電気的に接続されている。【選択図】図１
2006339326.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記素子分離領域によって区画された前記半導体基板からなる第１の活性領域及び第２の活性領域と、
前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域に形成された凹部と、
前記第１の活性領域上に形成された第１のシリサイド層と、
前記第２の活性領域上に形成された第２のシリサイド層と、
前記素子分離領域における前記凹部の側壁上に形成された第３のシリサイド層とを備え、
前記第１のシリサイド層と前記第２のシリサイド層は、前記第３のシリサイド層によって電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の活性領域、前記第２の活性領域、及び前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域の上に跨って形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１の絶縁性サイドウォールとを備え、
前記素子分離領域における前記凹部は、前記第１のゲート電極の両側面に形成された前記第１の絶縁性サイドウォールのうちの一方側の側方下に位置する前記素子分離領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第３のシリサイド層は、前記第１の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に形成されていることを特徴とする半導体装置。
【請求項４】
請求項２又は３記載の半導体装置において、
前記第１の活性領域、前記第２の活性領域、及び前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域の上に跨って形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２の絶縁性サイドウォールとを備え、
前記素子分離領域における前記凹部は、前記第１の絶縁性サイドウォールと前記第２の絶縁性サイドウォールとの間に位置する前記素子分離領域に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２の絶縁性サイドウォールの側方下に位置する前記素子分離領域の前記凹部の側壁上に、前記第３のシリサイド層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域の幅は、０．５μｍ以下であることを特徴とする半導体装置。
【請求項７】
半導体基板に、第１の活性領域と第２の活性領域と区画する素子分離領域を形成する工程（ａ）と、
前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域に凹部を形成する工程（ｂ）と、
前記凹部の側壁にシリコン層を選択的に形成する工程（ｃ）と、
前記工程（ｃ）の後に、基板上に高融点金属を形成する工程（ｄ）と、
前記工程（ｄ）の後に、熱処理によって、前記第１の活性領域及び前記第２の活性領域のシリコンと前記高融点金属とを反応させて、第１のシリサイド層及び第２のシリサイド層を形成すると共に、前記シリコン層のシリコンと前記高融点金属とを反応させて前記凹部の側壁上に第３のシリサイド層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ａ）の後で前記工程（ｂ）の前に、前記第１の活性領域、前記第２の活性領域、及び前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域の上に跨る第１のゲート電極を形成する工程（ｆ）と、
前記第１のゲート電極の側面上に第１の絶縁性サイドウォールを形成する工程（ｇ）とをさらに備え、
前記工程（ｂ）では、前記第１のゲート電極の両側面に形成された前記第１の絶縁性サイドウォールのうちの一方側の側方下に位置する前記素子分離領域に前記凹部を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記シリコン層が形成され、
前記工程（ｅ）では、前記第１の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記第３のシリサイド層が形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１の活性領域、前記第２の活性領域、及び前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域の上に第２のゲート電極を形成し、
前記工程（ｅ）では、前記第２のゲート電極の側面上に第２の絶縁性サイドウォールを形成し、
前記工程（ｂ）では、前記第１の絶縁性サイドウォールと前記第２の絶縁性サイドウォールとの間に位置する前記素子分離領域に前記凹部を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第２の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記シリコン層が形成され、
前記工程（ｅ）では、前記第２の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記第３のシリサイド層が形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７〜１１のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）では、半導体基板からなる前記第１の活性領域及び前記第２の活性領域をスパッタリングすることにより前記シリコン層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高速動作化、又は低電圧化等の進展に伴って、ＭＩＳＦＥＴのゲート電極、配線、及び活性領域等の微細化が進行しつつある。特に、複数のＭＩＳトランジスタ間の相互接続配線の微細化が重要になってきている。
【０００３】
従来、隣接する複数のＭＩＳトランジスタのソース領域間、あるいは、ドレイン領域間を接続する場合、半導体基板上に形成された層間絶縁膜に各ソース領域あるいは各ドレイン領域に到達するように形成されたコンタクトホール内に導電材料からなるコンタクトプラグを形成した後、層間絶縁膜上に各コンタクトプラグに接続する配線を設けて接続する（例えば、特許文献１参照）。
【特許文献１】特開平１−２４３５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した従来の半導体装置によると、各ソース領域、あるいは、各ドレイン領域上にコンタクトホール及びコンタクトプラグを形成し、且つ、各コンタクトプラグ間を接続する配線を層間絶縁膜上に形成する必要がある。
【０００５】
この場合、各ソース領域、あるいは、各ドレイン領域の面積は、コンタクトホールの大きさ、コンタクトホールの合わせマージン、ゲート電極からの距離、素子分離領域からの距離等によって決まるため、微細化には限界があるという課題がある。
【０００６】
本発明の目的は、活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域によって区画された半導体基板からなる第１の活性領域及び第２の活性領域と、第１の活性領域と前記第２の活性領域の間に位置する素子分離領域に形成された凹部と、第１の活性領域上に形成された第１のシリサイド層と、第２の活性領域上に形成された第２のシリサイド層と、素子分離領域における凹部の側壁上に形成された第３のシリサイド層とを備え、第１のシリサイド層と第２のシリサイド層は、第３のシリサイド層によって電気的に接続されている。
【０００８】
上記半導体装置において、第１の活性領域、第２の活性領域、及び第１の活性領域と第２の活性領域の間に位置する素子分離領域の上に跨って形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の絶縁性サイドウォールとを備え、素子分離領域における凹部は、第１のゲート電極の両側面に形成された第１の絶縁性サイドウォールのうちの一方側の側方下に位置する素子分離領域に形成されている。
【０００９】
上記半導体装置において、第３のシリサイド層は、第１の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に形成されている。
【００１０】
上記半導体装置において、第１の活性領域、第２の活性領域、及び第１の活性領域と第２の活性領域の間に位置する素子分離領域の上に跨って形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２の絶縁性サイドウォールとを備え、素子分離領域における凹部は、第１の絶縁性サイドウォールと第２の絶縁性サイドウォールとの間に位置する素子分離領域に形成されている。
【００１１】
上記半導体装置において、第２の絶縁性サイドウォールの側方下に位置する素子分離領域の凹部の側壁上に、第３のシリサイド層が形成されている。
【００１２】
上記半導体装置において、第１の活性領域と第２の活性領域の間に位置する素子分離領域の幅は、０．５μｍ以下である。
【００１３】
本発明の半導体装置の製造方法は、半導体基板に、第１の活性領域と第２の活性領域と区画する素子分離領域を形成する工程（ａ）と、第１の活性領域と第２の活性領域の間に位置する素子分離領域に凹部を形成する工程（ｂ）と、凹部の側壁にシリコン層を選択的に形成する工程（ｃ）と、工程（ｃ）の後に、基板上に高融点金属を形成する工程（ｄ）と、工程（ｄ）の後に、熱処理によって、第１の活性領域及び第２の活性領域のシリコンと高融点金属とを反応させて、第１のシリサイド層及び第２のシリサイド層を形成すると共に、シリコン層のシリコンと高融点金属とを反応させて凹部の側壁上に第３のシリサイド層を形成する工程（ｅ）とを備えている。
【００１４】
上記半導体装置の製造方法において、工程（ａ）の後で工程（ｂ）の前に、第１の活性領域、第２の活性領域、及び第１の活性領域と第２の活性領域の間に位置する素子分離領域の上に跨る第１のゲート電極を形成する工程（ｆ）と、第１のゲート電極の側面上に第１の絶縁性サイドウォールを形成する工程（ｇ）とをさらに備え、工程（ｂ）では、第１のゲート電極の両側面に形成された第１の絶縁性サイドウォールのうちの一方側の側方下に位置する素子分離領域に凹部を形成する。
【００１５】
上記半導体装置の製造方法において、工程（ｃ）では、第１の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上にシリコン層が形成され、工程（ｅ）では、第１の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に第３のシリサイド層が形成されている。
【００１６】
上記半導体装置の製造方法において、工程（ｆ）では、第１の活性領域、第２の活性領域、及び第１の活性領域と第２の活性領域の間に位置する素子分離領域の上に第２のゲート電極を形成し、工程（ｅ）では、第２のゲート電極の側面上に第２の絶縁性サイドウォールを形成し、工程（ｂ）では、第１の絶縁性サイドウォールと第２の絶縁性サイドウォールとの間に位置する素子分離領域に凹部を形成する。
【００１７】
上記半導体装置の製造方法において、工程（ｃ）では、第２の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上にシリコン層が形成され、工程（ｅ）では、第２の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に第３のシリサイド層が形成されている。
【００１８】
上記半導体装置の製造方法において、工程（ｃ）では、半導体基板からなる第１の活性領域及び第２の活性領域をスパッタリングすることによりシリコン層を形成する。
【発明の効果】
【００１９】
本発明によると、第１の活性領域と第２の活性領域の間に位置する素子分離領域に形成された凹部の側壁上に形成した第３のシリサイド層によって、第１の活性領域上に形成された第１のシリサイド層と第２の活性領域上に形成された第２のシリサイド層とを電気的に接続することができる。これにより、第１の活性領域及び第２の活性領域にコンタクトホール及びコンタクトプラグを形成しなくても電気的に接続できるため、活性領域の微細化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００２１】
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置を示す構成図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ箇所を示す断面図、（ｃ）は（ａ）におけるＢ−Ｂ箇所を示す断面図、（ｄ）は（ａ）におけるＣ−Ｃ箇所を示す断面図、（ｅ）は（ａ）におけるＤ−Ｄ箇所を示す断面図である。なお、図１（ａ）〜（ｃ）において、左側に第１のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ１、中央に第２のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ２、右側に第３のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ３を示している。
【００２２】
図１（ａ）〜（ｄ）に示すように、第１のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ１には、ｐ型の半導体基板１に形成された溝型素子分離領域２によって囲まれた第１の活性領域Ｒ１０と、半導体基板１からなる第１の活性領域Ｒ１０上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａ上に形成されたゲート電極４ａｂと、ゲート電極４ａｂの側面上に形成された絶縁性サイドウォール５ａｂと、ゲート電極４ａｂの側方下に位置する活性領域Ｒ１０に形成されたｎ型のソース・ドレイン領域６ａと、絶縁性サイドウォール５ａｂの側方下に位置するソース・ドレイン領域６ａ上に形成されたシリサイド層７ａと、ゲート電極４ａｂ上に形成されたシリサイド層７ｅを有する第１のｎ型ＭＩＳ型トランジスタが形成されている。
【００２３】
第２のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ２には、ｐ型の半導体基板１に形成された溝型素子分離領域２によって囲まれた第２の活性領域Ｒ２０と、半導体基板１からなる第２の活性領域Ｒ２０上に形成されたゲート絶縁膜３ｂと、ゲート絶縁膜３ｂ上に形成されたゲート電極４ａｂと、ゲート電極４ａｂの側面上に形成された絶縁性サイドウォール５ａｂと、ゲート電極４ａｂの側方下に位置する活性領域Ｒ２０に形成されたｎ型のソース・ドレイン領域６ｂと、絶縁性サイドウォール５ａｂの側方下に位置するソース・ドレイン領域６ｂ上に形成されたシリサイド層７ｂと、ゲート電極４ａｂ上に形成されたシリサイド層７ｅを有する第２のｎ型ＭＩＳ型トランジスタが形成されている。ここで、第１のｎ型ＭＩＳ型トランジスタと第２のｎ型ＭＩＳ型トランジスタは、ゲート電極４ａｂ、シリサイド層７ｅ及び絶縁性サイドウォール５ａｂが一体化形成されており、共通のゲート電極を用いた構成になっている。
【００２４】
第３のｎ型ＭＩＳトランジスタ形成領域ＡＴＲ３には、ｐ型の半導体基板１に形成された溝型素子分離領域２によって囲まれた第３の活性領域Ｒ３０と、半導体基板１からなる第３の活性領域Ｒ３０上に形成されたゲート絶縁膜３ｃと、ゲート絶縁膜３ｃ上に形成されたゲート電極４ｃと、ゲート電極４ｃの側面上に形成された絶縁性サイドウォール５ｃと、ゲート電極４ｃの側方下に位置する活性領域Ｒ３０に形成されたｎ型のソース・ドレイン領域６ｃと、絶縁性サイドウォール５ｃの側方下に位置するソース・ドレイン領域６ｃ上に形成されたシリサイド層７ｃと、ゲート電極４ｃ上に形成されたシリサイド層７ｆを有する第３のｎ型ＭＩＳ型トランジスタが形成されている。ここで、第３のｎ型ＭＩＳ型トランジスタのゲート電極４ｃは、第１のｎ型ＭＩＳ型トランジスタ及び第２のｎ型ＭＩＳ型トランジスタの共通ゲート電極４ａｂとは分離して形成されている。
【００２５】
そして、図１（ａ）、（ｃ）、（ｅ）に示すように、第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間に形成されている溝型素子分離領域２のうち、ゲート電極４ａｂの両側に位置する領域の一方側に所望の深さを有する凹部２Ａが形成されている。すなわち、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂに挟まれている溝型素子分離領域２のうち、一方側に凹部２Ａが形成されている。そして、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に設けられた凹部２Ａの側壁上にはシリサイド層７ｄがサイドウォール形状に形成されている。このシリサイド層７ｄは、シリサイド層７ａ及びシリサイド層７ｂと一体的に形成されている。これにより、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂは、シリサイド層７ａ，７ｂ，７ｄを介して電気的に接続されている。このとき、第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間の分離幅が０．５μｍ以下であれば、溝型素子分離領域２に設けられた凹部２Ａの側壁上にはシリサイド層７ｄを自己整合的に形成することができる。なお、ゲート電極４ａｂ、４ｃは、多結晶シリコン膜あるいはアモルファスシリコン膜などのシリコン層を用いて形成する。
【００２６】
以下、図１に示す本発明の第１の実施形態に係る半導体装置の製造方法について図２を用いて説明する。図２（ａ）〜（ｄ）は、図１に示す本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図２において、左側に図１（ａ）におけるＣ−Ｃ箇所を示す断面図、右側に図１（ａ）におけるＤ−Ｄ箇所を示す断面図を示している。ここでは、図１における第１のｎ型ＭＩＳ型トランジスタを用いて説明するが、図１における第２のｎ型ＭＩＳ型トランジスタ及び第３のｎ型ＭＩＳ型トランジスタも同様に形成される。
【００２７】
まず、図２（ａ）に示す工程で、ｐ型の半導体基板１にシリコン酸化膜からなる溝型素子分離領域２、ゲート絶縁膜３ａ、シリコン層からなるゲート電極４ａｂ、絶縁性サイドウォール５ａｂ及びｎ型のソース・ドレイン領域６ａを順次形成する。
【００２８】
次に、図２（ｂ）に示す工程で、半導体基板１上に、図１（ａ）に示されている第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間に形成されている溝型素子分離領域２のうち、ゲート電極４ａｂの両側に位置する領域の一方側上に開口を有するレジスト８を形成する。このとき、ソース・ドレイン領域６ａ，６ｂ上の一部にレジスト８の開口８ａが形成されても良い。その後、レジスト８をエッチングマスクにして、溝型素子分離領域２のシリコン酸化膜をエッチングして深さ２０ｎｍの凹部２Ａを形成する。
【００２９】
次に、図２（ｃ）に示す工程で、レジスト８を除去した後、ソース・ドレイン領域６ａ及びゲート電極４ａｂのシリコン表面を清浄するために、イオンプラズマにより露出しているシリコン層の表面をスパッタする。このとき、スパッタリングされたシリコンが溝型素子分離領域２の凹部２Ａの側壁上に再付着してシリコン層１０が形成される。その後、半導体基板１上の全面に、コバルトまたはチタンあるいはニッケルなどの高融点金属膜１１を形成する。
【００３０】
次に、図２（ｄ）に示す工程で、第１の熱処理によりソース・ドレイン領域６ａ、ゲート電極４ａｂ及びシリコン層１０のシリコンと高融点金属膜１１とを反応させてシリサイド層を形成した後、未反応で残存する高融点金属膜１１を除去する。その後、シリサイド層を安定にするための第２の熱処理を行って、ソース・ドレイン領域６ａ上及びゲート電極４ａｂ上にシリサイド層７ａ及びシリサイド層７ｅを形成するとともに、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に形成された凹部２Ａの側壁上にシリサイド層７ｄを形成する。
【００３１】
本実施形態の半導体装置及びその製造方法によれば、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に設けられた凹部２Ａの側壁上に形成されたシリサイド層７ｄによって、第１のｎ型ＭＩＳ型トランジスタのソース・ドレイン領域６ａ上のシリサイド層７ａと第２のｎ型ＭＩＳ型トランジスタのソース・ドレイン領域６ｂ上のシリサイド層７ｂとを電気的に接続することができる。従って、従来のように、素子分離領域を挟んで設けられた２つのＭＩＳ型トランジスタのソース・ドレイン領域間をコンタクトプラグ及び配線を用いて接続する必要がないため、半導体装置の高密度、高集積化を図ることができる。
【００３２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３３】
図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置を示す構成図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ箇所を示す断面図、（ｃ）は（ａ）におけるＢ−Ｂ箇所を示す断面図である。
【００３４】
図３（ａ）〜（ｃ）に示すように、この半導体装置は、ｐ型の半導体基板３１に形成された溝型素子分離領域３２によって囲まれた複数の活性領域Ｒ４１〜Ｒ４６と、半導体基板１からなる複数の活性領域Ｒ４１〜Ｒ４６上に形成されたゲート絶縁膜３３ａ、３３ｂと、ゲート絶縁膜３３ａ、３３ｂ上に形成されたゲート電極３４ａ、３４ｂと、ゲート電極３４ａ、３４ｂの側面上に形成された絶縁性サイドウォール３５ａ、３５ｂと、ゲート電極３４ａ、３４ｂの側方下に位置する複数の活性領域Ｒ４１〜Ｒ４６にそれぞれ形成されたｎ型のソース・ドレイン領域３６と、ゲート電極３４ａ上に形成されたシリサイド層３７ａと、ゲート電極３４ｂ上に形成されたシリサイド層３７ｂと、絶縁性サイドウォール３５ａ、３５ｂの側方下に位置するソース・ドレイン領域３６上に形成されたシリサイド層３７ｃとを有する。ゲート電極３４ａとゲート電極３４ｂは、複数の活性領域Ｒ４１〜Ｒ４６のそれぞれの上に離間して形成されている。そして、ゲート電極３４ａ及びゲート電極３４ｂは、複数の活性領域Ｒ４１〜Ｒ４６に跨って形成された共通のゲート電極となっている。
【００３５】
そして、複数の活性領域Ｒ４１〜Ｒ４６のそれぞれの間に形成された溝型素子分離領域３２のうち、ゲート電極３４ａとゲート電極３４ｂとの間に位置する領域に所望の深さを有する凹部３２Ａが形成されている。また、絶縁性サイドウォール３５ａと絶縁性サイドウォール３５ｂとの間に位置する溝型素子分離領域３２をエッチングして設けられた凹部３２Ａの側壁上にはシリサイド層３７ｄがサイドウォール形状に形成されている。これにより、複数の活性領域Ｒ４１〜Ｒ４６のうち、隣り合う活性領域に形成されたソース・ドレイン領域３６がシリサイド層３７ｃ、３７ｄを介して電気的に接続されている。このとき、複数の活性領域Ｒ４１〜Ｒ４６のそれぞれの間の分離幅が０．５μｍ以下であれば、溝型素子分離領域３２に設けられた凹部３２Ａの側壁上にはシリサイド層３７ｄを自己整合的に形成することができる。なお、ゲート電極３４ａ、３４ｂは、多結晶シリコン膜あるいはアモルファスシリコン膜などのシリコン層を用いて形成する。
【００３６】
以下、図３に示す本発明の第２の実施形態に係る半導体装置の製造方法について図４を用いて説明する。図４（ａ）〜（ｄ）は、図３に示す本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図４において、左側に図３（ａ）におけるＡ−Ａ箇所を示す断面図、右側に図３（ａ）におけるＢ−Ｂ箇所を示す断面図を示している。
【００３７】
まず、図４（ａ）に示す工程で、ｐ型の半導体基板３１にシリコン酸化膜からなる溝型素子分離領域３２、ゲート絶縁膜３３ａ、３３ｂ、シリコン層からなるゲート電極３４ａ、３４ｂ、絶縁性サイドウォール３５ａ、３５ｂ及びｎ型のソース・ドレイン領域３６を順次形成する。
【００３８】
次に、図４（ｂ）に示す工程で、半導体基板３１上に、複数の活性領域Ｒ４１〜Ｒ４６（図３（ａ）参照）の各活性領域の間に形成されている溝型素子分離領域３２のうち、絶縁性サイドウォール３５ａ（ゲート電極３４ａ）と絶縁性サイドウォール３５ｂ（ゲート電極３４ｂ）との間に位置する領域上に開口３８ａを有するレジスト３８を形成する。このとき、絶縁性サイドウォール３５ａと絶縁性サイドウォール３５ｂとの間に位置するソース・ドレイン領域３６上の一部にレジスト３８の開口３８ａが形成されても良い。その後、レジスト３８をエッチングマスクにして、溝型素子分離領域３２のシリコン酸化膜をエッチングして深さ２０ｎｍの凹部３２Ａを形成する。
【００３９】
次に、図４（ｃ）に示す工程で、レジスト３８を除去した後、ソース・ドレイン領域３６及びゲート電極３４ａ、３４ｂのシリコン表面を清浄するために、イオンプラズマにより露出しているシリコン層の表面をスパッタする。このとき、スパッタリングされたシリコンが溝型素子分離領域３２の凹部３２Ａの側壁上に再付着してシリコン層３９が形成される。その後、半導体基板３１上の全面に、コバルトまたはチタンあるいはニッケルなどの高融点金属膜５０を形成する。
【００４０】
次に、図４（ｄ）に示す工程で、第１の熱処理によりソース・ドレイン領域３６、ゲート電極３４ａ、３４ｂ及びシリコン層３９のシリコンと高融点金属膜５０とを反応させてシリサイド層を形成した後、未反応で残存する高融点金属膜５０を除去する。その後、シリサイド層を安定にするための第２の熱処理を行って、ゲート電極３４ａ、ゲート電極３４ｂ及びソース・ドレイン領域３６上にシリサイド層３７ａ、シリサイド層３７ｂ及びシリサイド層３７ｃをそれぞれ形成するとともに、絶縁性サイドウォール３５ａと絶縁性サイドウォール３５ｂとの間に位置する溝型素子分離領域３２に形成された凹部３２Ａの両側壁上にシリサイド層３７ｄを形成する。
【００４１】
本実施形態の半導体装置及びその製造方法によれば、溝型素子分離領域３２における凹部３２Ａの両側壁上に形成されたシリサイド層３７ｄによって、隣り合う活性領域（例えば、活性領域Ｒ４１と活性領域Ｒ４２）上に形成されたシリサイド層３７ｃ間を電気的に接続することができる。従って、従来のように、素子分離領域を挟んで設けられた２つのＭＩＳ型トランジスタのソース・ドレイン領域間をコンタクトプラグ及び配線を用いて接続する必要がないため、半導体装置の高密度、高集積化を図ることができる。
【産業上の利用可能性】
【００４２】
以上に説明したように、本発明は、隣接する２つの活性領域を電気的に接続する半導体装置に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ箇所を示す断面図、（ｃ）は（ａ）におけるＢ−Ｂ箇所を示す断面図、（ｄ）は（ａ）におけるＣ−Ｃ箇所を示す断面図、（ｅ）は（ａ）におけるＤ−Ｄ箇所を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第２の実施形態に係る半導体装置を示す構成図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ箇所を示す断面図、（ｃ）は（ａ）におけるＢ−Ｂ箇所を示す断面図
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【符号の説明】
【００４４】
１  半導体基板
２  溝型素子分離領域
２Ａ  凹部
３ａ、３ｂ、３ｃ  ゲート絶縁膜
４ａｂ、４ｃ  ゲート電極
５ａｂ、５ｃ  絶縁性サイドウォール
６ａ、６ｂ、６ｃ  ソース・ドレイン領域
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ  シリサイド層
８  レジスト
８ａ  開口
１０  シリコン層
１１  高融点金属膜
３１  半導体基板
３２  溝型素子分離領域
３２Ａ  凹部
３３ａ、３３ｂ  ゲート絶縁膜
３４ａ、３４ｂ  ゲート電極
３５ａ、３５ｂ  絶縁性サイドウォール
３６  ソース・ドレイン領域
３７ａ、３７ｂ、３７ｃ、３７ｄ  シリサイド層
３８  レジスト
３８ａ  開口
３９  シリコン層
５０  高融点金属膜
Ｒ１０、Ｒ２０、Ｒ３０  活性領域
Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４５、Ｒ４６  活性領域
【図１】
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【図２】
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【図３】
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【図４】
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