(57)【要約】      （修正有）【課題】複数のパッドのうち使用するパッドのみをボンディングして使用することができる半導体チップ及び半導体装置を提供する。【解決手段】半導体チップ１００は、第１のパッド１と、第２のパッド２と、第１のパッド１及び第２のパッド２に接続される入力バッファ３と、入力バッファ３に接続される回路ブロックとを具備する。入力バッファ３は、第１のパッド１から入力される第１の入力信号と、第２のパッド２から入力される第２の入力信号に基づき、第１の入力信号を選択して回路ブロック４に入力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のパッドと、第２のパッドと、
前記第１のパッド及び前記第２のパッドに接続される入力バッファと、
前記入力バッファに接続される回路ブロックとを具備し、
前記入力バッファは、前記第１のパッドから入力される第１の入力信号と、前記第２のパッドから入力される第２の入力信号に基づき、前記第１の入力信号を選択して回路ブロックに入力する
半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、
前記第１のパッドと前記入力バッファとの間に設けられた第１のノードに一端が接続される第１のインピーダンス素子と、
前記第２のパッドと前記入力バッファとの間に設けられた第２のノードに一端が接続される第２のインピーダンス素子とを備え、
前記第１のインピーダンス素子と、前記第２のインピーダンス素子のそれぞれの他端は、第１の電源に接続され、
前記入力バッファは前記第１のノードと前記第２のノードとに接続される第１の論理回路を備え、
前記第１の論理回路は、前記第１のパッドから入力される第１の信号と、前記第２のパッドから入力される第２の入力信号に基づき、前記第１の入力信号を選択して回路ブロックに入力する
半導体チップ。
【請求項３】
請求項２に記載の半導体チップにおいて、
前記第１のインピーダンス素子及び前記第２のインピーダンス素子は、プルダウン回路であり、
前記第１の論理回路は、ＯＲ回路である
半導体チップ。
【請求項４】
請求項２に記載の半導体チップにおいて、
前記第１のインピーダンス素子及び前記第２のインピーダンス素子は、プルアップ回路であり、
前記第１の論理回路は、ＡＮＤ回路である
半導体チップ。
【請求項５】
請求項２から４いずれか１項に記載の半導体チップにおいて、
前記入力バッファは、前記第１の論理回路と前記回路ブロックとの間に第２の論理回路を更に備え、
前記第２の論理回路は、前記第１の論理回路で選択された第１の入力信号と、同期信号が入力され、前記第１の入力信号と前記同期信号とに応じた第３の入力信号を前記回路ブロックに入力する
半導体チップ。
【請求項６】
請求項１から５いずれか１項に記載の半導体チップと、
外部端子とを具備し、
前記第１のパッドと前記第２のパッドのうち、前記第１のパッドは前記外部端子にボンディングされ、
前記第１のパッドは、前記外部端子から入力される入力信号を前記第１の入力信号として前記入力バッファに入力し、
前記入力バッファは、前記第１の信号を前記回路ブロックに入力する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体装置に関し、特に、パッドの切り替え回路を有する半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
ウエハービジネスにおいて、複数の顧客に出荷を行う場合、顧客に応じてパッドの位置を変更せざるを得ない場合がある。従来のパッドの位置の変更を行う方法として、配線層工程で行う方法と２つのパッドをワイヤードオア結線する方法がある。
【０００３】
配線層工程により行う方法は、拡散工程での切り替えとなるため、ウエハーの振り回しが効かないという問題がある。又、ワイヤードオア結線による方法は、入力容量の増加という問題がある。
【０００４】
従来例として、同一内部回路に接続される同一外部信号用パッドを２つ以上備え、外部信号用パッドの接続経路系を内部回路に選択的に接続するスイッチと、そのスイッチの選択状態を決定するための信号が入力されるスイッチ切り替え用パッドとを更に備えた半導体装置が、特開昭６２−２４４１４４号公報に開示されている（特許文献１参照）。
【０００５】
図６は、特開昭６２−２４４１４４号公報に記載の半導体装置の構成図である。図６を参照して、スイッチ切り替え用パッド１３が電圧Ｖｃｃの電源端子１４とボンディングされた場合、ノードＮ１０とノードＮ３０がＨｉｇｈレベルになり、ノードＮ２０がＬｏｗレベルになる。ＮチャネルＭＯＳトランジスタ２０とＰチャネルＭＯＳトランジスタ５０がＯＮし、ＮチャネルＭＯＳトランジスタ３０とＰチャネルＭＯＳトランジスタ４０がＯＦＦになるのでＡ社用パッド１１が内部回路と接続され、Ｂ社用パッド１２は内部回路６０から分離される。
【０００６】
次に、スイッチ切り替え用パッド１３を電圧Ｖｃｃの電源端子１４とボンディングしなかった場合、ＮチャネルＭＯＳトランジスタ１０がＯＮすることにより、ノードＮ１０、ノードＮ３０がＬｏｗレベルになり、ノードＮ２０がＨｉｇｈレベルになる。ＮチャネルＭＯＳトランジスタ３０とＰチャネルＭＯＳトランジスタ４０がＯＮし、ＮチャネルＭＯＳトランジスタ２０とＰチャネルＭＯＳトランジスタ５０がＯＦＦになるので、Ｂ社用パッド１２が内部回路６０と接続され、Ａ社用パッド１１は内部回路６０から分離される。
【０００７】
以上のように、内部回路６０にスイッチとそのスイッチを切り替えるためのパッドを設けることにより、スイッチ切り替えのためのパッドにＶｃｃの電源端子１４をボンディングするか、しないかによって、使用するパッドを選択することができる。また、使用しないパッドが内部回路から分離できるため、半導体チップ上に１個のパッドを設けている場合の入力容量とほぼ等しくできるというメリットがある。
【０００８】
しかし、従来の方法では、スイッチ切り替えパッドにボンディングするか、しないかで使用パッドを選択するため、外部信号用パッドが１個の時に比べボンディングしなければいけないパッドが増えてしまう場合がある。又、半導体チップ内にパッド切り替えのためのスイッチとそのスイッチ切り替えのためのパッドを設けなくてはならないためチップ面積がその分大きくなってしまう問題がある。
【特許文献１】特開昭６２−２４４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、複数のパッドのうち使用するパッドのみをボンディングして使用できる半導体チップ及び半導体装置を提供することにある。
【００１０】
本発明の他の目的は、使用するパッドを選択できるチップ面積の小さな半導体チップ及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための部］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明による半導体チップ（１００、１００’、１００”）及び半導体装置（２００Ａ、２００Ａ’、２００Ｂ、２００Ｂ’）は、第１のパッド（１）と、第２のパッド（２）と、第１のパッド及び第２のパッドに接続される入力バッファ（３、３’、３および１１、３’及び１１）と、入力バッファ（３、３’、３および１１、３’及び１１）に接続される回路ブロックとを具備する。入力バッファ（３、３’、３および１１、３’及び１１）は、第１のパッド（１）から入力される第１の入力信号と、第２のパッド（２）から入力される第２の入力信号に基づき、第１の入力信号を選択して回路ブロック（４）に入力する。
【００１３】
又、第１のパッド（１）と入力バッファ（３、３’、３および１１、３’及び１１）との間に設けられた第１のノード（Ｎ１）に一端が接続される第１のインピーダンス素子（６、６’）と、第２のパッド（２）と入力バッファ（３、３’、３および１１、３’及び１１）との間に設けられた第２のノード（Ｎ２）に一端が接続される第２のインピーダンス素子（７、７’）とを備える。第１のインピーダンス素子（６、６’）と、第２のインピーダンス素子（７、７’）のそれぞれの他端は、第１の電源（８及び９、８’及び９’）に接続され、入力バッファ（３、３’、３および１１、３’及び１１）は第１のノード（Ｎ１）と第２のノード（Ｎ２）とに接続される第１の論理回路（３、３’）を備える。第１の論理回路（３、３’）は、第１のパッド（１）から入力される第１の信号と、第２のパッド（２）から入力される第２の入力信号に基づき、第１の入力信号を選択して回路ブロック（４）に入力する。
【００１４】
第１のインピーダンス素子及び第２のインピーダンス素子は、好適にはプルダウン回路（６、７）であり、第１の論理回路は、ＯＲ回路（３）である。このような構成により、外部端子に接続しない未使用のパッド（例えば第２のパッド（２））からの信号レベルをＬｏｗレベルに固定することができ、第１の入力信号と第２の入力信号からＯＲ回路（３）でＯＲ論理を取って選択的に第１の入力信号を回路ブロック（４）に入力することができる。従って、使用するパッドをボンディングすることでパッド選択を行うことができる。すなわち、使用するパッドのみをボンディングするだけで、パッドを選択することができる。
【００１５】
又、第１のインピーダンス素子及び第２のインピーダンス素子は、好適にはプルアップ回路（６’、７’）であり、第１の論理回路は、ＡＮＤ回路である。このような構成により、外部端子に接続しない未使用のパッド（例えば第２のパッド（２））からの信号レベルをＨｉｇｈレベルに固定することができ、第１の入力信号と第２の入力信号からＡＮＤ回路（３’）でＡＮＤ論理を取って選択的に第１の入力信号を回路ブロック（４）に入力することができる。従って、使用するパッドをボンディングすることでパッド選択を行うことができる。すなわち、使用するパッドのみをボンディングするだけで、パッドを選択することができる。
【００１６】
更に入力バッファ（３、３’、３および１１、３’及び１１）は、第１の論理回路（３、３’）と回路ブロック（４）との間に第２の論理回路（１１）を更に備え、第２の論理回路（１１）は、第１の論理回路（３、３’）で選択された第１の入力信号と、同期信号が入力され、第１の入力信号と同期信号とに応じた第３の入力信号を回路ブロック（４）に入力する。このような構成により、同期が必要な第１の入力信号に対し同期を取って回路ブロックに信号を入力することができる。
【００１７】
本発明による半導体装置は、半導体チップ（１００、１００’、１００”）と外部端子（１１０、１１０’）とを具備し、第１のパッド（１）と第２のパッド（２）のうち、どちらか一方（例えば第１のパッド（１））がボンディングされた場合、第１のパッド（１）は、外部端子（１１０、１１０’）から入力される入力信号を第１の入力信号として入力バッファ３、３’、３および１１、３’及び１１）に入力し、入力バッファ３、３’、３および１１、３’及び１１）は、第１の信号を回路ブロック（４）に入力する。このように、本発明による半導体装置は、スイッチ切り替えのための信号によりパッド選択するのではなく、ボンディングしたパッドに内部回路を動作させる信号を入れることによりパッドを選択することができる。
【発明の効果】
【００１８】
本発明による半導体チップ及び半導体装置によれば、複数のパッドのうち使用するパッドのみをボンディングして使用できる
又、使用パッドを選択でき、且つチップ面積を小さくできる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して、本発明による半導体チップ及び半導体装置の実施の形態が説明される。本実施の形態においては、Ａ社向けとＢ社向けの二つの同一外部信号用パッド（パッド１及びパッド２）を設けた半導体チップ１００を一例に実施の形態が説明される。
【００２０】
（第１の実施の形態）
図１は、本発明による半導体チップ１００の第１の実施の形態における構成を示すブロック図である。
図１を参照して、本発明による半導体チップ１００は、Ａ社用に使用されるパッド１と、Ｂ社用に使用されるパッド２と、内部回路５とを具備する半導体チップ１００であって、内部回路５は、回路ブロック４と、回路ブロック４に接続される入力バッファとしてのＯＲ回路３とを備える。ＯＲ回路３は、配線Ｌ１上のノードＮ１及び配線Ｌ２上のノードＮ２を介して、それぞれパッド１及びパッド２に接続される。又、入力リーク規格以下を満たす抵抗値を有するインピーダンス素子が、ノードＮ１及びノードＮ２にそれぞれ接続される。本実施の形態では、インピーダンス素子としてプルダウン抵抗６がノードＮ１に接続され、その他端はグランド８に接続される。同様に、インピーダンス素子としてプルダウン抵抗７がノードＮ２に接続され、その他端はグランド９に接続される。
【００２１】
（Ａ社向けの半導体装置２００Ａの場合）
図４（ａ）及び図５（ａ）を参照して、本発明による半導体チップ１００を搭載したＡ社向けの半導体装置２００Ａ及び２００Ａ’の構成の一例が示される。図４（ａ）は、本発明による半導体チップ１００がワイヤーボンディングによってパッドと外部端子が接続されたＡ社向けの半導体装置２００Ａの構成図である。半導体装置２００Ａの構成は、Ａ社用の配線基板１２０上にある外部端子１１０に、Ａ社用のパッド１がボンディングされ、パッド２がボンディングされない構成である。又、図５（ａ）は、本発明による半導体チップ１００がはんだボールによってパッドと外部端子がボンディングされたＡ社向けの半導体装置２００Ａ’の構成図である。半導体装置２００Ａ’の構成は、Ａ社用のプリント基板１３０上にある外部端子１１０に、Ａ社用のパッド１が配線基板１２０を介してボンディングされ、パッド２はボンディングされない構成である。
【００２２】
このように、Ａ社用のパッド１がボンディングされ、Ｂ社用のパッド２はボンディングされないため、図１を参照して、未使用のパッド２に接続されるプルダウン抵抗７によって、ノードＮ２の信号レベルは、入力リーク規格を満足する範囲内でＬＯＷレベルに固定される。ＯＲ回路３には、外部端子１１０からパッド１を介して入力される信号が入力され、配線Ｌ２を介してＬｏｗレベルの信号が入力される。このため、ＯＲ回路３は、パッド１から入力された信号に依存した信号を内部回路５の回路ブロック４に送信することができる。この際、ＯＲ回路３は、別々の配線（配線Ｌ１及び配線Ｌ２）でパッド１及びパッド２に接続されているため、パッド１から見た入力容量は、半導体チップ１００上に１個のパッドを設けている場合とほぼ等しくできる。
【００２３】
（Ｂ社向けの半導体装置２００Ｂの場合）
図４（ｂ）及び図５（ｂ）を参照して、本発明による半導体チップ１００を搭載したＢ社向けの半導体装置２００Ｂ及び２００Ｂ’の構成が示される。図４（ｂ）は、本発明による半導体チップ１００がワイヤーボンディングによってパッドと外部端子が接続されたＢ社向けの半導体装置２００Ｂの構成図である。半導体装置２００Ｂの構成は、Ｂ社用の配線基板１２０’上にある外部端子１１０’に、Ｂ社用のパッド２がボンディングされ、パッド１がボンディングされない構成である。又、図５（ｂ）は、本発明による半導体チップ１００がはんだボールによってパッドと外部端子がボンディングされたＢ社向けの半導体装置２００Ｂ’の構成図である。半導体装置２００Ｂ’の構成は、Ｂ社用のプリント基板１３０’上にある外部端子１１０’に、Ｂ社用のパッド２が配線基板１２０’を介してボンディングされ、パッド１はボンディングされない構成である。
【００２４】
このように、Ｂ社用のパッド２がボンディングされ、Ａ社用のパッド１はボンディングされないため、図１を参照して、未使用のパッド１に接続されるプルダウン抵抗６によって、ノードＮ１の信号レベルは、入力リーク規格を満足する範囲内でＬＯＷレベルに固定される。これにより、外部端子１１０’からパッド２を介して入力された信号に依存した信号を回路ブロック４に送ることができる。又、パッド２から見た配線の入力容量も半導体チップ１００上に１個のパッドを設けている場合とほぼ等しくできる。
【００２５】
以上のように未使用パッドに接続される配線をＬｏｗレベルに固定し、入力バッファでＯＲ論理を取っているため、使用するパッドをボンディングすることによりパッドの選択を行うことができる。このため、使用するパッドのみをボンディングすればよく、使用しないパッドをボンディングする必要がなくなり、基板に接続するコスト及び時間を削減できる。
【００２６】
又、パッドの選択を使用するパッドをボンディングするか、しないかで選択できるため、パッドを切り替えるためのスイッチ回路やスイッチ切り替えのためのパッドを必要とせず、チップサイズを抑えることができる。
【００２７】
更に、入力バッファとしてＯＲ回路３を用い、パッド１及びパッド２のそれぞれと別の配線で接続しているため、外部端子に接続されたパッドから見た入力容量を、半導体チップ１００内にパッドが１個しか存在しない場合の入力容量とほぼ同等にできる。
【００２８】
（第２の実施の形態）
図２は、本発明による半導体チップの第２の実施の形態における構成を示すブロック図である。
図２を参照して、第２の実施の形態における半導体チップ１００’は、入力バッファとして、第１の実施の形態におけるＯＲ回路３に換えてＡＮＤ回路３’を具備する。又、インピーダンス素子としてプルアップ抵抗６’がノードＮ１に接続され、その他端はＶＣＣ電源８’に接続される。同様に、インピーダンス素子としてプルアップ抵抗７’がノードＮ２に接続され、その他端はＶＣＣ電源９’に接続される。第１の実施の形態と同じ符号の構成は説明が省略される。
【００２９】
（Ａ社向けの半導体装置の場合）
本発明による半導体チップ１００’を基板上の外部端子に接続する際、Ａ社用のパッド１は使用され、Ｂ社用のパッド２は使用されないように、パッド１は外部端子１１０にボンディングされ、パッド２はボンディングされない。この際、未使用のパッド２に接続されるプルアップ抵抗７’によって、ノードＮ２の信号レベルは、入力リーク規格を満足する範囲内でＨｉｇｈレベルに固定される。
【００３０】
ＡＮＤ回路３’には、外部端子１１０からパッド１を介して入力される信号が入力され、配線Ｌ２を介してＨｉｇｈレベルの信号が入力される。このため、ＡＮＤ回路３’は、パッド１から入力された信号に依存した信号を内部回路５の回路ブロック４に送信することができる。この際、ＡＮＤ回路３’は、別々の配線（配線Ｌ１及び配線Ｌ２）でパッド１及びパッド２に接続されているため、パッド１から見た入力容量は、半導体チップ１００’上に１個のパッドを設けている場合とほぼ等しくできる。
【００３１】
（Ｂ社向けの半導体装置の場合）
Ｂ社向けの半導体装置の場合、Ｂ社用のパッド２が外部端子１１０’にボンディングされ、Ａ社用のパッド１はボンディングされず、配線Ｌ１上のノードＮ１の信号レベルは、Ｈｉｇｈレベルに固定される。これにより、外部端子からパッド２を介して入力された信号に依存した信号を回路ブロック４に送ることができる。又、パッド２から見た配線の入力容量も半導体チップ１００’上に１個のパッドを設けている場合とほぼ等しくできる。
【００３２】
以上のように未使用パッドに接続される配線をＨｉｇｈレベルに固定し、入力バッファでＡＮＤ論理を取っているため、使用するパッドをボンディングすることによりパッドの選択を行うことができる。このため、使用するパッドのみをボンディングすればよく、使用しないパッドをボンディングする必要がなくなり、基板に接続するコスト及び時間を削減できる。
【００３３】
又、パッドの選択を使用するパッドをボンディングするか、しないかで選択できるため、パッドを切り替えるためのスイッチ回路やスイッチ切り替えのためのパッドを必要とせず、チップサイズを抑えることができる。
【００３４】
更に、入力バッファとしてＡＮＤ回路３’を用い、パッド１及びパッド２のそれぞれと別の配線で接続しているため、外部端子に接続されたパッドから見た入力容量を、半導体チップ１００’内にパッドが１個しか存在しない場合の入力容量とほぼ同等にできる。
【００３５】
（第３の実施の形態）
図３は、本発明による半導体チップの第３の実施の形態における構成を示すブロック図である。
第３の実施の形態では、外部端子から入力される信号が、他の信号（同期信号）と同期を取る必要がある場合について実施の形態が説明される。図３を参照して、第３の実施の形態における半導体チップ１００”の入力バッファとして、第１の実施の形態における半導体チップ１００の構成におけるＯＲ回路３と回路ブロック４の間にＡＮＤ結合やＯＲ結合による同期回路１０が設けられ、外部から同期信号が入力されるパッド１１を備える。
【００３６】
パッド１１と同期回路１０とは接続され、パッド１１を介して入力される同期信号と、ＯＲ回路３から入力される信号とのＯＲ結合やＡＮＤ結合（複合論理）を取ることで、同期に応答した信号を回路ブロックに入力することができる。又、同様に、第２の実施の形態におけるＡＮＤ回路３’と回路ブロック４との間に同期回路１０が設けられ、外部から同期信号が入力されるパッド１１を備える構成でもよい。
【００３７】
以上のように、本発明による半導体チップは、スイッチ切り替えのための信号によりパッドを選択するのではなく、ボンディングしたパッドに内部回路を動作させる信号を入れることによりパッドを選択する。このため、パッドを切り替えるためのスイッチ回路やスイッチ切り替えのためのパッドや信号の入力を必要としないためチップサイズを抑えることができる。
又、従来の方法ではスイッチ回路を用いているためスイッチに用いているトランジスタのインピーダンスを経由しなければならないが本発明による半導体チップはスイッチ回路を用いてないため、出力パッドとしても適用可能である。
【００３８】
このように、本発明によれば、顧客によるパッド選択の自由度を広げながら、入力容量、チップサイズを増大させない半導体チップを提供できる。
【００３９】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明による半導体チップの第１の実施の形態における構成を示すブロック図である。
【図２】図２は、本発明による半導体チップの第２の実施の形態における構成を示すブロック図である。
【図３】図３は、本発明による半導体チップの第３の実施の形態における構成を示すブロック図である。
【図４】図４（ａ）は、本発明による半導体チップがワイヤーボンディングによってパッドと外部端子が接続されたＡ社向けの半導体装置の構成図である。  図４（ｂ）は、本発明による半導体チップがワイヤーボンディングによってパッドと外部端子が接続されたＢ社向けの半導体装置の構成図である。
【図５】図５（ａ）は、本発明による半導体チップがはんだボールによってパッドと外部端子がボンディングされたＡ社向けの半導体装置の構成図である。  図５（ｂ）は、本発明による半導体チップがはんだボールによってパッドと外部端子がボンディングされたＢ社向けの半導体装置の構成図である。
【図６】図６は、従来技術による半導体チップの構成を示すブロック図である。
【符号の説明】
【００４１】
１、２、１１：パッド
３：ＯＲ回路
３’：ＡＮＤ回路
４：回路ブロック
５：内部回路
６、７：プルダウン抵抗
６’、７’：プルアップ抵抗
８、９：グランド
８’、９’：ＶＣＣ電源
１０：同期回路
Ｎ１、Ｎ２：ノード
Ｌ１、Ｌ２：配線
１００、１００’、１００”：半導体チップ
１１０、１１０’：外部端子
１２０、１２０’：配線基板
１３０、１３０’：プリント基板
２００Ａ、２００Ａ’、２００Ｂ、２００Ｂ’：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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