(57)【要約】 【課題】  トランジスタの欠陥を精度良く発見する。【解決手段】  走査線を所定の順番で選択するための論理信号Ｑ１〜Ｑ３６０を、電源電圧（ＶｄｄＹ−ＶｓｓＹ）を用いて生成するシフトレジスタ１４１および出力制御回路１４３と、表示モードの場合、上記論理信号Ｑ１〜Ｑ３６０を用いて、バッファ前の信号Ｙａ−１〜Ｙａ−３６０とする一方、検査モードの場合、上記論理信号Ｑ１〜Ｑ３６０にかかわらず、信号Ｙａ−１〜Ｙａ−３６０を、走査線のすべてを全選択状態とさせる内容に固定する走査線選択回路１４５とを設ける。走査線のすべてを強制的に選択すると、順番に選択しないと発見できなかった欠陥の存在が顕在化するほか、シフトレジスタ１４１および出力制御回路１４３を動作させないで済むので、電源電流のうち、リーク電流が占める割合が向上する結果、電源電流としきい値との判断の際の精度が向上する。【選択図】    図４
2006098639.tif 000002
【特許請求の範囲】
【請求項１】
走査線とデータ線との交差に対応して設けられた画素回路と、
前記走査線を所定の順番で選択するためのロジック信号を、所定の電圧を電源として用
いて生成するロジック回路と、
所定の第１のモードである場合、前記ロジック信号を出力する一方、前記第１のモード
とは異なる第２のモードである場合、前記ロジック回路の出力にかかわらず、前記走査線
のすべてを全選択状態とさせる内容に前記ロジック信号を変更して出力する走査線選択回
路と、
前記走査線選択回路による出力信号を前記所定の電圧を電源としてバッファリングする
とともに、走査信号として前記走査線に供給するマトリクス駆動回路と
を具備することを特徴とする電気光学装置。
【請求項２】
前記ロジック回路は、
所定の論理レベルのパルス幅を有する信号を所定のクロック信号で順次シフトするシフ
トレジスタと、
前記シフトレジスタによってシフトされた信号のパルス幅を狭めて前記ロジック信号と
して出力する論理ゲートとを含む
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記走査線選択回路は、各走査線に対応するＮＯＲ回路を含み、
各ＮＯＲ回路は、一方の入力端にロジック信号を入力するとともに、前記第２のモード
であるとき、他方の入力端にＨレベルの制御信号を入力する
ことを特徴とする請求項１または２に記載の電気光学装置。
【請求項４】
前記走査線選択回路は、各走査線に対応するＮＡＮＤ回路を含み、
各ＮＡＮＤ回路は、一方の入力端にロジック信号を入力するとともに、前記第２のモー
ドであるとき、他方の入力端にＬレベルの制御信号を入力する
ことを特徴とする請求項１または２に記載の電気光学装置。
【請求項５】
前記制御信号の供給線が、前記所定の電圧を供給する供給線、または、接地線のいずれ
か一方に、前記第１または第２のモードに応じて接続される
ことを特徴とする請求項３または４に記載の電気光学装置。
【請求項６】
走査線とデータ線との交差に対応して設けられた画素回路と、
前記走査線を所定の順番で選択するためのロジック信号を、所定の電圧を電源として用
いて生成するロジック回路と、
所定の第１のモードである場合、前記ロジック信号を出力する一方、前記第１のモード
とは異なる第２のモードである場合、前記ロジック回路の出力にかかわらず、前記走査線
のすべてを全選択状態とさせる内容に前記ロジック信号を変更して出力する走査線選択回
路と、
前記走査線選択回路による出力信号を前記所定の電圧を電源としてバッファリングする
とともに、走査信号として前記走査線に供給するマトリクス駆動回路と
を具備する電気光学装置の検査方法であって、
前記第２のモードとした場合に、前記電圧の給電線に、しきい値以上の電流が流れたか
を判定し、
しきい値以上であれば、欠陥品と識別する
ことを特徴とする電気光学装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の欠陥を精度良く識別する技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器に搭載され
る表示装置には、この要求に適した液晶素子などの電気光学素子が用いられる。この種の
電気光学素子を駆動するために必要な電圧は、ロジック回路を動作させるための電圧３〜
５Ｖと比較して高い。このため、電気光学装置では、例えば走査線を選択するための走査
信号を生成するにあたり、ロジック回路により必要な論理信号を低振幅信号で生成した後
に、当該低振幅信号をレベルシフタにより高振幅信号に変換するとともに、駆動能力を高
めるためにバッファ回路（マトリクス駆動回路）によってバッファリングして、走査信号
として走査線に供給する構成が一般的である（特許文献１参照）。
【０００３】
一方、電気光学装置では、静電気等によってトランジスタがダメージを受けて欠陥とな
る場合がある。このようなトランジスタの欠陥（不良）を発見するために、ロジック回路
を動作させて、走査線を順番に選択状態とし、各トランジスタのリーク電流を観察する手
法が採られる。詳細には、例えばバッファ回路を構成するトランジスタに欠陥があれば、
当該欠陥トランジスタのリーク電流によって、高振幅用の電源電流だけが正常値と比較し
て異常に大きくなるので、当該欠陥を識別することができる。
【特許文献１】特開平７−１６８１５３号公報（図５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記構成では、ロジック回路等の低振幅用とレベルシフタ等の高振幅用との
２系統の電源電圧を必要とするために回路全体が複雑化する。このため近年では、ロジッ
ク回路を高振幅論理として、電源電圧を１系統で済ませる技術が試みられている。
しかしながら、電源電圧を１系統にすると、走査線の選択させるためにロジック回路等
で消費された電流とバッファ回路等で消費される電流とが加算されるので、電源電流の正
常値が大きくなる結果、例えばバッファ回路を構成するトランジスタに欠陥があった場合
であっても、電源電流は、正常値からわずかに大きくなる程度に過ぎない。このため、電
源電圧を１系統とする構成では、トランジスタの欠陥を精度良く発見することが困難にな
る、という問題が生じた。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、電源電圧を
ロジック回路等とバッファ回路等とで１系統とした構成であっても、トランジスタの欠陥
を精度良く発見することが可能な電気光学装置および電気光学装置の検査方法を提供する
ことにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、走査線とデータ線との交差に対応して設けられ
た画素回路と、前記走査線を所定の順番で選択するためのロジック信号を、所定の電圧を
電源として用いて生成するロジック回路と、所定の第１のモードである場合、前記ロジッ
ク信号を出力する一方、前記第１のモードとは異なる第２のモードである場合、前記ロジ
ック回路の出力にかかわらず、前記走査線のすべてを全選択状態とさせる内容に前記ロジ
ック信号を変更して出力する走査線選択回路と、前記走査線選択回路による出力信号を前
記所定の電圧を電源としてバッファリングするとともに、走査信号として前記走査線に供
給するマトリクス駆動回路とを具備することを特徴とする。本発明によれば、第２のモー
ドである場合に、ロジック回路により生成されるロジック信号に依存しないで、すべての
走査線が選択状態となるので、ロジック回路を停止させることができる。このため、第２
のモードである場合に、ロジック回路により消費される電流値を小さく抑えた上で、一定
値とさせることができるので、マトリクス駆動回路を構成するトランジスタの欠陥を精度
良く発見することが可能となる。
【０００６】
ここで、本発明において前記ロジック回路は、所定の論理レベルのパルス幅を有する信
号を所定のクロック信号で順次シフトするシフトレジスタと、前記シフトレジスタによっ
てシフトされた信号のパルス幅を狭めて前記ロジック信号として出力する論理ゲートとを
含む構成が好ましい。
また、本発明において前記走査線選択回路は、各走査線に対応するＮＯＲ回路を含み、
各ＮＯＲ回路は、一方の入力端にロジック信号を入力するとともに、前記第２のモードで
あるとき、他方の入力端にＨレベルの制御信号を入力する構成としても良いし、各走査線
に対応するＮＡＮＤ回路を含み、各ＮＡＮＤ回路は、一方の入力端にロジック信号を入力
するとともに、前記第２のモードであるとき、他方の入力端にＬレベルの制御信号を入力
する構成としても良い。
さらに、前記制御信号の供給線が、前記所定の電圧を供給する供給線、または、接地線
のいずれか一方に、前記第１または第２のモードに応じて接続される構成としても良い。
くわえて、本発明は、電気光学装置だけではなく、その検査方法としても概念することが
できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。本実施形態に係る電気光学
装置は、各種トランジスタや画素電極が形成された素子基板と、共通電極を有する透明な
対向基板とが互いに一定の間隙を保って貼付され、この間隙に液晶が挟持された構成とな
っている。
【０００８】
図１は、この電気光学装置１０の電気的な構成を示すブロック図である。
図に示されるように、この電気光学装置１０では、３６０本の走査線１１２が横方向（
Ｘ方向）に延設される一方、４８０本のデータ線１１４が縦方向（Ｙ方向）に延設される
とともに、画素回路１００が、これらの走査線１１２とデータ線１１４との各交差に対応
して配列している。したがって、本実施形態において画素回路１００は、縦３６０行×横
４８０列のマトリクス状に配列して、表示領域１００ａを形成することになる。
【０００９】
本実施形態においては、表示領域１００ａで表示を行う表示モード（第１のモード）と
、電気光学装置１０を検査するための検査モード（第２のモード）との２つのモードを有
しており、いずれのかのモードとするかについては、外部から供給される制御信号Ｍｏｄ
の論理レベルによって定められる。詳細には、制御信号ＭｏｄがＬレベルであれば表示モ
ードが指定され、制御信号ＭｏｄがＨレベルであれば検査モードが指定される構成となっ
ている。
制御回路１２は、表示モードである場合、表示領域１００ａにおける垂直走査および水
平走査を制御するとともに、水平走査される１行分の画素の階調を指定する表示データを
、ドライバ１６に供給するものである。特に、本実施形態において、制御回路１２は、垂
直走査期間の開始時に、Ｈレベルのパルスとなる転送開始信号ＤＹや、１水平走査期間（
１Ｈ）の２倍の周期を有し、デューティ比が５０％であって互いに論理反転の関係にある
クロック信号ＣＬＹおよび反転クロック信号ＣＬＹinvを、それぞれＹドライバ１４に供
給する。
【００１０】
Ｙドライバ１４は、詳細については後述するが、表示モードであれば、制御回路１２に
よる垂直走査の制御にしたがって、走査線１１２を順番に上から下方向に選択する一方、
検査モードであれば、走査線１１２を全選択して、選択した走査線１１２に対してＨレベ
ルとなる走査信号を供給するものである。ここで、１行目から３６０行目までの走査線１
１２に供給される走査信号を、図においてそれぞれＹ−１、Ｙ−２、Ｙ−３、…、Ｙ−３
６０と表記している。
Ｘドライバ１６は、表示モードであれば、選択された走査線１１２に位置する画素１行
分の表示データを、液晶を駆動するのに適した電圧のデータ信号に変換し、それぞれデー
タ線１１４を介して、画素回路１００に供給するものである。ここで、１列目から４８０
列目までのデータ線１１４に供給されるデータ信号を、図においてそれぞれＸ−１、Ｘ−
２、Ｘ−３、…、Ｘ−４８０と表記している。
【００１１】
次に、画素回路１００の構成について図２を参照して説明する。
この図に示されるように、画素回路１００においては、ｎチャネル型のＴＦＴ（薄膜ト
ランジスタ）１１６のソースがデータ線１１４に接続されるとともに、ドレインが画素電
極１１８に接続される一方、ゲートが走査線１１２に接続されている。
また、画素電極１１８に対向するように共通電極１０８が全画素に対して共通に設けら
れるとともに、本実施形態では時間的に一定の電圧ＬＣcomが印加される。そして、これ
らの画素電極１１８と共通電極１０８との間に液晶層１０５が挟持されている。このため
、画素毎に、画素電極１１８、共通電極１０８および液晶層１０５からなる液晶容量が構
成されることになる。
【００１２】
特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば
約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両
基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極１１８と共通電極１０８との間を通過する光は、液晶容量に印加される電圧実
効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が
大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため
、例えば透過型において、入射側と背面側とに、配向方向に合わせて偏光軸が互いに直交
する偏光子をそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最
大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少し
て、ついには透過率が最小である黒色表示になる（ノーマリーホワイトモード）。
また、液晶容量において電荷をリークしにくくさせるために、蓄積容量１０９が画素毎
に形成されている。この蓄積容量１０９の一端は、画素電極１１８（ＴＦＴ１１６のドレ
イン）に接続される一方、その他端は、全画素にわたって、例えば電源の低位側電位Ｖｓ
ｓＹに共通接地されている。
なお、画素回路１００におけるＴＦＴ１１６は、Ｙドライバ１４やＸドライバ１６を構
成するトランジスタと共通の製造プロセスで形成されて、装置全体の小型化や低コスト化
に寄与している。
【００１３】
続いて、Ｙドライバ１４の構成について図３を参照して説明する。
この図に示されるようにＹドライバ１４は、シフトレジスタ１４１、出力制御回路１４
３、走査線選択回路１４５およびマトリクス駆動回路１４７を有し、これらには、電源と
して高位側電圧ＶｄｄＹと低位側電圧（接地電圧）ＶｓｓＹとが共通に供給されている。
すなわち、本実施形態において垂直走査を実行するＹドライバ１４には、１系統の電源電
圧（ＶｄｄＹ−ＶｓｓＹ）が供給されている。
また、シフトレジスタ１４１と出力制御回路１４３とによって、バッファ前の走査信号
を生成するので、両者を併せた概念がロジック回路となる。
【００１４】
図４は、Ｙドライバ１４のうち、シフトレジスタ１４１、出力制御回路１４３および走
査線選択回路１４５の詳細な構成を示す図である。シフトレジスタ１４１は、奇数段の転
送回路１４１０と偶数段の転送回路１４２０とを交互に、走査線１１２の本数である「３
６０」よりも「１」多い段数で多段接続した構成となっている。
【００１５】
ここで、転送回路１４１０、１４２０の構成について図５を参照して説明する。
なお、図５（および図１１）において、奇数ｉ段目の転送回路１４１０は、クロックド
インバータ１４１１、１４１３と、インバータ１４１２とを有する。なお、ｉは、シフト
レジスタ１４１の説明に限り、１、３、５、…、３６１のいずれかの奇数であり、それ以
外では、走査線１１２の行を一般的に説明するためのものであり、１〜３６０のいずれか
の整数である。
【００１６】
さて、奇数ｉ段目の転送回路１４１０のうち、クロックドインバータ１４１１は、クロ
ック信号ＣＬＹがＨレベル（反転クロック信号ＣＬＹinvがＬレベル）のときに入力信号
の論理レベルを反転出力する一方、クロック信号ＣＬＹがＬレベル（反転クロック信号Ｃ
ＬＹinvがＨレベル）のときに出力が不定、すなわちハイインピーダンスとなるものであ
る。インバータ１４１２は、クロックインバータ１４１１または１４１３による出力信号
の論理レベルを反転して、当該ｉ段目の転送回路１４１０による出力信号Ｐｉとして出力
するとともに、クロックドインバータ１４１３の入力端に供給するものである。クロック
ドインバータ１４１３は、反転クロック信号ＣＬＹinvがＨレベル（クロック信号ＣＬＹ
がＬレベル）のときにインバータ１４１２による出力信号の論理レベルを反転出力する一
方、反転クロック信号ＣＬＹinvがＬレベル（クロック信号ＣＬＹがＨレベル）のときに
出力が不定となるものである。
一方、次段である偶数（ｉ＋１）段目の転送回路１４２０では、奇数段目の転送回路１
４１０におけるクロックドインバータ１４１１、１４１３がクロックドインバータ１４２
１、１４２３に置き換わっている。このうち、クロックドインバータ１４２１は、反転ク
ロック信号ＣＬＹinvがＨレベルのときに信号Ｐｉの論理レベルを反転出力する一方、反
転クロック信号ＣＬＹinvがＬレベルのときに出力が不定となるものであり、反対に、ク
ロックドインバータ１４２３は、クロック信号ＣＬＹがＨレベルのときに入力信号の論理
レベルを反転出力する一方、クロック信号ＣＬＹがＬレベルのときに出力が不定となるも
のである。
【００１７】
説明を図４に戻して、出力制御回路１４３について説明する。図４に示されるように出
力制御回路１４３では、ＮＡＮＤ回路１４３１とＮＯＲ回路１４３６との組が、走査線１
１２と一対一に対応するように設けられている。
このうち、上から数えてｉ（ここで、ｉは奇数、偶数を問わない）行目の走査線１１２
に対応するＮＡＮＤ回路１４３１は、シフトレジスタ１４１における第ｉ段目の転送回路
による出力信号Ｐｉと、その次段である（ｉ＋１）段目の転送回路による出力信号Ｐ（ｉ
＋１）との否定論理積を求めて、信号Ｑｉとして出力するものである。
また、ｉ行目の走査線１１２に対応するＮＯＲ回路１４３６は、対をなすＮＡＮＤ回路
１４３１による出力信号とイネーブル信号Ｅｎｂとの否定論理和を求めるものである。
ここで、イネーブル信号Ｅｎｂは、制御回路１２から供給され、図７に示されるように
、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹinvのレベルが遷移するタイミング
を含む過渡期間にＨレベルとなり、それ以外の安定期間ではＬレベルとなる信号である。
【００１８】
次に、走査線選択回路１４５では、ＮＯＲ回路１４５１と否定回路１４５６との組が、
走査線１１２と一対一に対応するように設けられている。
このうち、上から数えてｉ行目の走査線１１２に対応するＮＯＲ回路１４５１は、同ｉ
行に対応するＮＯＲ回路１４３６による否定論理和信号と制御信号Ｍｏｄとの否定論理和
を求めるものである。また、ｉ行目の走査線１１２に対応する否定回路１４５６は、対を
なすＮＯＲ回路１４５１による否定論理和の信号のレベルを反転して、信号Ｙａ−ｉとし
て出力するものである。
【００１９】
続いて、図３においてマトリクス駆動回路１４７は、各行に対応して出力された信号Ｙ
ａ−１、Ｙａ−２、Ｙａ−３、…、Ｙａ−３６０の駆動能力を高めて、それぞれ走査信号
Ｙ−１、Ｙ−２、Ｙ−３、…、Ｙ−３６０として対応走査線１１２に出力するものである
。
詳細には、ｉ行目についていえば、図６（ａ）に示されるように、偶数段（図では６段
）の否定（インバータ）回路１４７１〜１４７６が縦続接続されて、最終段の否定回路１
４７６の出力信号が最終的に走査信号Ｙｉとして走査線１１２に供給される構成となって
いる。なお、このような縦続接続が各行に対応して設けられている。
各否定回路１４７１〜１４７６は、実際には、図６（ｂ）に示されるように、電源電圧
（ＶｄｄＹ−ＶｓｓＹ）間においてｐチャネル型のトランジスタｐ１（〜ｐ６）とｎチャ
ネル型のトランジスタ（〜ｐ６）とを相補的に組み合わせた構成となっている。これらの
トランジスタのサイズは、走査線選択回路１４５の側から走査線１１２の側に向かって徐
々に大きくなっており、これにより、駆動能力が段階的に高められている。
【００２０】
ここで、電気光学装置１０の動作についてＹドライバ１４を中心に説明する。
制御回路１２は、表示モードとして動作する場合に、１垂直走査期間の最初に、転送開
始信号ＤＹを、クロック信号ＣＬＹ（反転クロック信号ＣＬＹinv）の１周期分だけＨレ
ベルとする。Ｙドライバ１４において、当該転送開始信号は、シフトレジスタ１４１にお
ける第１段の転送回路１４１０に入力される。
上述したように、奇数段目の転送回路１４１０では、クロック信号ＣＬＹがＨレベルに
なったとき、クロックドインバータ１４１１の否定動作が許可される。このため、第１段
目の転送回路１４１０において、Ｈレベルの転送開始信号ＤＹは、クロック信号ＣＬＹが
Ｈレベルになったときに、クロックドインバータ１４１１およびインバータ１４１２によ
る２回の反転により正転され、図７に示されるように、出力信号Ｐ１として出力される。
次に、クロック信号ＣＬＹがＬレベルになると、クロックドインバータ１４１１の出力が
不定となるが、クロックドインバータ１４１３の否定動作が許可されるので、当該クロッ
クドインバータ１４１３とインバータ１４１２とによって、クロック信号ＣＬＹがＬレベ
ルとなる直前の信号Ｐ１のＨレベル状態がラッチされる。このため、クロック信号ＣＬＹ
がＬレベルになっても、信号Ｐ１はＨレベル状態に維持される。
【００２１】
次に、偶数段目の転送回路１４２０では、クロック信号ＣＬＹがＬレベルになったとき
にクロックドインバータ１４１１の否定動作が許可される。このため、第２段目の転送回
路１４２０において、前段である第１段目の転送回路１４１０から出力された信号Ｐ１は
、クロック信号ＣＬＹがＬレベルになったときに、クロックドインバータ１４１１および
インバータ１４１２による２回の反転により正転され、出力信号Ｐ２として出力される。
【００２２】
続いて、クロック信号がＨレベルになると、当該時点において転送開始信号ＤＹはＬレ
ベルとなっているので、第１段目の転送回路１４１０から出力される信号Ｐ１もＬレベル
となる。一方、クロック信号ＣＬＹがＨレベルになると、第２段目の転送回路１４２０に
おいてクロックドインバータ１４２１の出力が不定となるが、クロックドインバータ１４
２３の否定動作が許可されるので、当該クロックドインバータ１４２３とインバータ１４
１２とによって、クロック信号ＣＬＹがＨレベルとなる直前の信号Ｐ２のＨレベル状態が
ラッチされる。このため、クロック信号ＣＬＹがＨレベルになっても、信号Ｐ２はＨレベ
ル状態に維持される。
Ｈレベルに維持された信号Ｐ２は、第３段目の転送回路１４１０においてクロックドイ
ンバータ１４１１およびインバータ１４１２による２回の反転により正転され、信号Ｐ３
として出力される。
以降同様な動作が繰り返される結果、図７に示されるように、転送開始信号ＤＹのＨレ
ベルパルスは、クロック信号ＣＬＹのＨレベルに立ち上がるタイミングで取り込まれて、
信号Ｐ１となり、以降、信号Ｐ２、Ｐ３、Ｐ４、…、については、信号Ｐ１を、クロック
信号ＣＬＹ（反転クロック信号ＣＬＹinv）の半周期ずつ順次遅延させたものとなる。
【００２３】
次に、出力制御回路１４３において、ｉ行目のＮＡＮＤ回路１４３１は、信号Ｐｉと信
号Ｐ（ｉ＋１）とがともにＨレベルとなったときのみＬレベルとなる信号Ｑｉを出力する
。これにより、各段の転送回路１４１０、１４２０による出力信号のうち、互いに隣接す
るもの同士によるＨレベルパルスの重複部分が、ＮＡＮＤ回路１４３１によってＬレベル
パルスとして求められる。
さらに、ｉ行目のＮＯＲ回路１４３６は、同一ｉ行のＮＡＮＤ回路１４３１の信号とイ
ネーブル信号ＥｎｂとがともにＬレベルとなったときのみＨレベルとなる信号を出力する
。これにより、ＮＡＮＤ回路１４３１によって求められたＬレベルパルスが、イネーブル
信号ＥｎｂのＬレベルパルスの幅に狭められるとともに反転されて、Ｈレベルパルスとし
て出力されることになる。
【００２４】
制御信号ＭｏｄがＬレベルである表示モードの場合、走査線選択回路１４５におけるｉ
行目のＮＯＲ回路１４５１は、同一ｉ行のＮＯＲ回路１４３６の出力信号を反転出力する
ことになる。ただし、この反転出力は、否定回路１４５６によって反転されるので、表示
モードであれば、信号Ｙａ−ｉは、同一ｉ行のＮＯＲ回路１４３６の出力信号と同一の論
理信号となる。そして、この信号信号Ｙａ−ｉは、マトリクス駆動回路１４７によるバッ
ファリングを介し走査信号Ｙ−ｉとしてｉ行目の走査線１１２に供給されることになる。
なお、図７においては、このうち、信号Ｙａ−１（Ｙ−１）、Ｙａ−２（Ｙ−２）、Ｙ
ａ−３（Ｙ−３）について図示されている。
【００２５】
このような動作が１〜３６０行目のすべての行に対し実行される。ここで、表示モード
である場合に、ある走査線１１２が選択されて、その走査信号がＨレベルとなったとき、
当該選択走査線１１２に位置する画素回路１００において、ＴＦＴ１１６がオンするので
、データ信号の電圧が画素電極１１８に書き込まれる。この後、当該走査線の選択状態が
解除されて、ＴＦＴ１１６がオフになっても、容量性ゆえに画素電極１１８に印加された
電圧が保持されるので、液晶素子には、画素電極１１８に書き込まれたデータ信号の電圧
と共通電極１０８に印加された電圧との差で定まる電圧実効値に応じて透過光量が定めら
れる。この書込動作が、走査線１１２を順番に１本ずつ選択することによって、すなわち
垂直走査することによって、すべての画素回路１００に対して実行すると、表示領域１０
０ａにおいて、所定の表示が行われることになる。
【００２６】
一方、制御信号ＭｏｄがＨレベルである検査モードの場合、走査線選択回路１４５にお
ける全てのＮＯＲ回路１４５１は、ＮＯＲ回路１４３６による出力信号とは関係なく、Ｌ
レベルの信号をそれぞれ出力する。このため、各否定回路１４５６による出力信号Ｙａ−
１〜Ｙａ−３６０はすべてＨレベルとなり、走査信号Ｙ−１〜Ｙ−３６０もすべてＨレベ
ルとなるので、すべての走査線１１２が強制的に選択された状態となる。
【００２７】
ここで、マトリクス駆動回路１４７において、ある行を構成する否定回路１４７１〜１
４７６のうち、例えば、図６（ｃ）における否定回路１４７３のトランジスタｐ３に次の
ような欠陥、すなわち、ゲート電圧がＨレベルであっても、ソース・ドレイン間にリーク
電流が流れてしまうような欠陥がある場合を想定する。
このような欠陥の有無を判定するためには、例えば図８（ａ）に示されるように、電源
電圧（ＶｄｄＹ−ＶｓｓＹ）を供給する電源回路２０と電気光学装置１０との間に電流計
３０を挿入して、Ｙドライバ１４に流れる電流を測定するとともに、当該測定電流値と予
め定められた閾値Ｔｈとを比較して、リーク電流がトランジスタに流れているのか否かを
判定する。
【００２８】
仮に本実施形態のような検査モードを有しない構成において、欠陥トランジスタにリー
ク電流を発生させるためには、シフトレジスタ１４１および出力制御回路１４３を実際に
動作させ、欠陥トランジスタを含む行の走査信号をＨレベルとしなければならない。
このため、仮にマトリクス駆動回路１４７を構成するトランジスタに欠陥があってリー
ク電流が流れても、電源電圧（ＶｄｄＹ−ＶｓｓＹ）間に流れる電流には、当該リーク電
流に、シフトレジスタ１４１や出力制御回路１４３の動作電流が加わってしまう。リーク
電流と動作電流とを比較すると、後者に係る動作電流の方が大きいので、判定精度が良く
ないのである。
なお、シフトレジスタ１４１および出力制御回路１４３においては、クロック信号ＣＬ
Ｙ（反転クロックＣＬＹinv）の周波数を低下させれば、時間当たりの動作電流が減少す
るので、判定精度を相対的に向上させることはできる。しかしながら、走査線１１２の本
数が極めて多数の場合、１本ずつ走査線を選択しながら電流値を測定・判定することが必
要となり、検査全体に要する時間が長期化するので、現実的ではない。
【００２９】
これに対し本実施形態において、制御信号ＭｏｄがＨレベルとなって検査モードが指定
されると、シフトレジスタ１４１や出力制御回路１４３の動作とは無関係に、走査信号Ｙ
−１〜Ｙ−３６０がすべてＨレベルとなる。このため本実施形態では、実際には、シフト
レジスタ１４１にクロック信号ＣＬＹ等を供給する必要がなく、また、出力制御回路１４
３にイネーブル信号Ｅｎｂを供給する必要もない。したがって、検査モードであれば、制
御回路１２は、各種信号の供給を停止させて、Ｙドライバ１４におけるシフトレジスタ１
４１および出力制御回路１４３の動作を停止させることが望ましい。なお、制御信号Ｍｏ
ｄを制御回路１２にも供給することで、制御回路１２がモードを知ることができる。
シフトレジスタ１４１および出力制御回路１４３の動作が停止すると、Ｙドライバ１４
の動作電流は最低となるので、マトリクス駆動回路１４７を構成するトランジスタに欠陥
あれば、その欠陥トランジスタのリーク電流の電源電圧（ＶｄｄＹ−ＶｓｓＹ）間に流れ
る電流に占める割合が相対的に大きくなる。このため、本実施形態では、当該リーク電流
に基づく判定精度を向上させることができるのである。さらに、リーク電流の検出にあた
り、走査線１１２を順番に１本ずつ選択する必要がないので、検査全体に要する時間の短
縮化にも大きく貢献することになる。
【００３０】
なお、シフトレジスタ１４１や出力制御回路１４３に欠陥があった場合、表示モードに
おいて所定の表示とならないので、当該欠陥を容易に発見できる。しかしながら、上記マ
トリクス駆動回路１４７を構成するトランジスタ、特に偶数段目の否定回路におけるｐチ
ャネル型のトランジスタの欠陥は、走査線１１２を実際に選択しない限り顕在化しないの
で、発見が困難なのである。
また、上述した実施形態において、Ｙドライバ１４の電源電圧は（ＶｄｄＹ−ＶｓｓＹ
）であるので、検査モードとするには図８（ｂ）において示されるように、制御信号Ｍｏ
ｄの入力端を高位側電圧ＶｄｄＹの給電線３２に接続すれば良く、また、表示モードとす
るには特に図示はしないが、制御信号Ｍｏｄの入力端を低位側電圧ＶｓｓＹの給電線に接
続すれば良い。
【００３１】
上述した実施形態では、出力制御回路１４３において、各走査線１１２に対応してＮＯ
Ｒ回路１４３６を設けた理由は、走査信号がＨレベルとなる期間を狭めることによって、
信号波形の鈍化等によって隣接する走査信号同士が同時にＨレベルになるのを未然に防止
するためである。このため、走査線１１２が少ない場合や、垂直走査周波数が低い場合な
どにおいて、ＮＯＲ回路１４３６は必ずしも必要ない。ＮＯＲ回路１４３６を設けない構
成では、出力制御回路１４３の出力が負論理となるので、制御信号Ｍｏｄも負論理として
、Ｌレベルで表示モード、Ｈレベルで検査モードをそれぞれ指定するように変更するとと
もに、走査線選択回路１４５においては、図９に示されるように、各走査線１１２に対応
してＮＯＲ回路１４５２および否定回路１４５７の組を設ける構成とすれば良い。
なお、この場合には走査信号も負論理になるので、画素回路１００におけるＴＦＴ１１
６をｐチャネル型とする必要がある。
【００３２】
また、上述した実施形態では、基本的に正論理回路で構成したが、シフトレジスタ１４
１、出力制御回路１４３等を負論理回路で構成しても良い。詳細には、図１０に示される
ように、出力制御回路１４３については、各走査線１１２に対応したＮＯＲ回路１４３３
とＮＡＮＤ回路１４３８との組に置き換え、走査線選択回路１４５については、負論理の
制御信号Ｍｏｄを入力するほか、各走査線１１２に対応したＮＡＮＤ回路１４５３と否定
回路１４５７との組に置き換える構成とすれば良い。
負論理回路とする場合、シフトレジスタ１４１における奇数段の転送回路１４１０につ
いては、図１１に示されるように、クロックドインバータ１４１５、１４１７およびイン
バータ１４１６となり、偶数段の転送回路１４２０については、同図に示されるように、
クロックドインバータ１４２５、１４２７およびインバータ１４１６となる。
なお、この場合にも走査信号も負論理になるので、画素回路１００におけるＴＦＴ１１
６をｐチャネル型とする必要がある。
【００３３】
負論理回路とする場合でも、出力制御回路１４３においてＮＡＮＤ回路１４３８は、必
ずしも必要でない。ＮＡＮＤ回路１４３８を設けない構成では、出力制御回路１４３の出
力が正論理となるので、制御信号Ｍｏｄも正論理とするとともに、図１２に示されるよう
に、走査線選択回路１４５においては、各走査線１１２に対応してＮＯＲ回路１４５４お
よび否定回路１４５６の組を設ける構成とすれば良い。
なお、この場合には走査信号は正論理になる。
【００３４】
上述した実施形態にあっては、共通電極１０８と画素電極１１８との電圧実効値が小さ
い場合に白色表示を行うノーマリーホワイトモードとして説明したが、黒色表示を行うノ
ーマリーブラックモードとしても良い。
また、実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nema
tic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子
の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配
列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホ
スト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加
時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピッ
ク配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に
配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平
行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液
晶や配向方式として、種々のものに適用することが可能である。
以上については、液晶装置について説明したが、本発明は、これに限られず、例えばＥ
Ｌ（Electronic Luminescence）素子、電子放出素子、電気泳動素子、デジタルミラー素
子などを用いた装置や、プラズマディスプレイなどにも適用可能である。
【００３５】
次に、上述したように検査された電気光学装置１０を具体的な電子機器に用いた例につ
いて説明する。図１３は、上記電気光学装置１０を表示部に適用した携帯電話の構成を示
す斜視図である。
図において、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４
、送話口１２０６とともに、電気光学装置１０を備えるものである。なお、電子機器とし
ては、図１３を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直
視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワ
ードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルのような
直視型装置や、縮小画像を形成して拡大投射するプロジェクタなどの投射型装置等などが
挙げられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における画素回路の構成を示す回路図である。
【図３】同電気光学装置におけるＹドライバの構成を示す図である。
【図４】同Ｙドライバにおけるシフトレジスタ等の構成を示す図である。
【図５】同シフトレジスタにおける転送回路の構成を示す図である。
【図６】同Ｙドライバにおいて駆動マトリクス回路の構成を示す図である。
【図７】同電気光学装置における動作説明図である。
【図８】同電気光学装置における検査モードの接続図である。
【図９】同電気光学装置におけるＹドライバの変形例を示す図である。
【図１０】電気光学装置におけるＹドライバの変形例を示す図である。
【図１１】シフトレジスタにおける転送回路の変形例を示す図である。
【図１２】電気光学装置におけるＹドライバの変形例を示す図である。
【図１３】同電気光学装置を適用した携帯電話の構成を示す斜視図である。
【符号の説明】
【００３７】
１０…電気光学装置、４０…比較回路、１１２…走査線、１１４…データ線、１００…
画素回路、１０８…共通電極、１１８…画素電極、１０５…液晶、１４１…シフトレジス
タ、１４３…出力制御回路、１４５…走査線選択回路、１４７…マトリクス駆動回路、１
２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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