(57)【要約】【課題】  部品間隔狭小化に対して、パッケージ側面のインターポーザー配線パターン端面の露出が問題である。【解決手段】  インターポーザー基板配線パターン端部をパッケージ側面の内側に位置させ、パッケージとチップ部品の部品間隔ゼロ設定を可能にする。【選択図】  図１
2006339492.tif 000002
【特許請求の範囲】
【請求項１】
電気回路を構成する電子部品を搭載した実装基板において、該基板は少なくともチップ部品と、接続部を面状に配列し且つ半導体チップを内蔵するＩＣパッケージとを有し、該ＩＣパッケージはインターポーザー基板を有し、該インターポーザー基板の配線パターンは金メッキが施され、且つインターポーザー基板を含むＩＣパッケージ最外側面の内側にあることを特徴とする実装基板。
【請求項２】
請求項１において、インターポーザー基板がＩＣ側面の最外部より下側にある場合、配線パターンはインターポーザー基板端面より内側にあることを特徴とする実装基板。
【請求項３】
請求項１において、インターポーザー基板端面の配線パターン面と交わる角部に面取りを施したことを特徴とする実装基板。
【請求項４】
請求項１において、半導体チップを接合したインターポーザー基板を封止後個分け分割において、インターポーザー基板の分割線上で配線パターンの部分を穴あけし、個別パッケージに分割することを特徴とする実装基板。
【請求項５】
請求項４において、穴はインターポーザー基板分割線の交点近くを残し、一括でスリット状に形成されることを特徴とする実装基板。
【請求項６】
電気回路を構成する電子部品を搭載した実装基板において、該基板は少なくともチップ部品と接続部を面状に配列し、且つ半導体チップを内蔵するＩＣパッケージを有し、該ＩＣパッケージはインターポーザー基板を有し、該インターポーザー基板の配線パターンはインターポーザー基板を含むＩＣパッケージ最外側面の内側にあり、且つチップ部品は搭載位置を搭載の位置公差のみによる部品間隔で設定される位置関係に搭載し、且つ該チップ部品の搭載される基板ランドはＩＣパッケージ側面にほぼ間隔ゼロの位置に配されることを特徴とする実装基板。
【請求項７】
請求項５において、インターポーザー基板がＩＣ側面の最外部より下側にある場合、配線パターンはインターポーザー基板端面より内側にあることを特徴とする実装基板。
【請求項８】
請求項６において、インターポーザー基板端面の配線パターン面と交わる角部に面取りを施したことを特徴とする実装基板。
【請求項９】
請求項５において、半導体チップを接合したインターポーザー基板を封止後個分け分割において、インターポーザー基板の分割線上で配線パターンの部分を穴あけし、個別パッケージに分割することを特徴とする実装基板。
【請求項１０】
請求項９において、穴はインターポーザー基板分割線の交点近くを残し、一括でスリット状に形成されることを特徴とする実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器に内蔵されるプリント基板搭載の電子部品、及びそれを用いる電子機器に関するものである。
【背景技術】
【０００２】
従来、少なくとも半導体ＩＣとチップ部品を搭載し、電気回路を構成する実装基板は図１２に模擬されるような配置で配列される。ここで、図１２で６６は電子部品を搭載する実装基板、６７は半導体ＩＣを有する半導体パッケージ（以下パッケージ）、６８は半導体ＩＣと実装基板を電気的につなぐインターポーザー基板（以下インターポーザー）、６９はインターポーザーに形成される配線パターン、７０は配線パターン端面、７１はインターポーザー端面、７２はチップ部品、７３はチップ部品端面である。又、図１３〜図１８と図１１にはパッケージの形成過程と構造を本発明に必要な部分に関し、示している。図１３で７４はインターポーザー、７５はインターポーザーの配線パターン、７６は半導体ＩＣであり、図１４で７７は封止樹脂であり、図１５で７８、７９、８０は複数形成される封止プロセスの後、個分けに分割する分割線を示す。図１６は個分けされた状態のパッケージの構造を示し、８１はインターポーザー、８２はインターポーザーの配線パターン、８３は半導体ＩＣ、８４は半導体ＩＣとインターポーザーを接続するバンプ、８５は封止樹脂、８６は封止樹脂側面、８７はインターポーザーの配線パターンの端面、８８はパッケージを実装基板に接続するためのバンプである。図１７，１８，１９は封止を個別パッケージ毎に行う例に関するものである。図で８９はインターポーザー，９０は配線パターン，９１は半導体ＩＣ，９２は封止樹脂である。図１８で９３はインターポーザー，９４は配線パターン，９５はインターポーザー端面，９６は配線パターン，９７は半導体ＩＣ，９８はインナーボンディング，１００は実装基板とパッケージを接続するバンプである。
【０００３】
これらの例において、図１３〜１５及び図１７に示すようにパッケージは効率的な生産のため、多数個を一括で作り、それを最終的に個別に分けて、一つのパッケージを形成するプロセスで生産される。このプロセスにおいて、本発明に係わる特徴として、インターポーザーの配線パターンの形成に関するものがある。インターポーザーは半導体ＩＣと実装基板を回路的に接続し、電気回路を形成するための中継の役割を担う構成部品である。回路的接続のためインターポーザーには７５，９６に示されるように配線パターンが形成されている。このパターンとバンプ（またはワイアーボンディング）によって半導体ＩＣと実装基板が接続されるのが一般的である。この配線パターンは、表面を通常金メッキ処理される。これを図１３〜１５及び図１７に示すように一括で処理するために配線パターンは個別のパッケージにおける回路をつなげてメッキ処理を一括で行い、それを個別のパッケージに分けるときに回路的にも分割するというやり方で作る。そのため、個別に分けるときに、必然的に端面に配線パターンの端部が出てくることになる。この構造が本発明に係わる問題となる。
【０００４】
本発明は実装の高密度化における手段を提供する。実装の高密度化に対しては部品の小型化、スペースの効率的使用、部品感覚の狭小化が方法として挙げられるが、本発明は部品間隔狭小化に関する。
【０００５】
一方、この構造に関係する提案に、特開２０００−１２５７８、特開２００２−１９０４８８、特開平１１−３５４６７４、特開平５−１９８９３４、特開平７−２４５４７４、がある。特開２０００−１２５７８には樹脂封止の形態に関し、図１３〜１５の場合のような一括封止の際、封止樹脂を個別のパッケージ毎に分けて成型するのでなく、一括して成型することが提案されている。これは、パッケージの小型化の一つの方法で、高密度化の方向の目指すものである。次に、特開２００２−１９０４８８は図１３〜１５の場合のような一括封止の成型の信頼性を向上させるための提案で、金型にインターポーザーを真空吸着させて封止成型させることが特徴になっている。特開平１１−３５４６７４はパッケージ側面に開口を設け、それが内部のハンダボールまで連通するようになっていて、外部から、検査プローブによって、検査できることが特徴となるものである。以上のものはパッケージの形成プロセス及び側面の構造にかかわるものである。次に特開平５−１９８９３４はチップ部品の部品間隔狭小化に係わるもので、部品ランドは間隔を狭くし、部品搭載は間隔に余裕を持たせて搭載する。しかし、部品溶融時にセルフアラインメントが働くので、その力によって部品はきちんとランド位置に最終的に位置させられ、部品間隔狭小化を達成するというものである。特開平７−２４５４７４は実装終了後の正規位置から所定の方向へ変位させて搭載し、はんだ溶融時表面張力で正規位置に移動させるもので特開平５−１９８９３４に似ているが、これはマンハッタン現象を防ぐ意図のものとなっている。
【特許文献１】特開２０００−１２５７８号公報
【特許文献２】特開２００２−１９０４８８号公報
【特許文献３】特開平１１−３５４６７４号公報
【特許文献４】特開平５−１９８９３４号公報
【特許文献５】特開平７−２４５４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の例において、部品間隔狭小化に対して、パッケージ側面のインターポーザー配線パターン端面の露出が問題である。部品間隔狭小化のため、パッケージ周囲にチップ部品を配する場合、パッケージとチップ部品の間隔を最小限狭く配列するが、この時、間隔を設定するため考慮しなければならないものとして、部品サイズのばらつき、搭載位置のばらつき、実装基板パターン位置のばらつき、はんだ加熱時の部品移動、などがある。パッケージ側面の配線パターン端面とチップ部品の電極が接触するのは不良である。これを防ぐため、上述のばらつきを十分考慮し、配置を決めるため、従来はパッケージ周囲に適当なスペースを設けて、配列する必要があった。又、公知の提案で特開２０００−１２５７８、特開２００２−１９０４８８はパッケージの製造プロセスで封止樹脂端面がインターポーザー端面になり、従って、配線パターン端部がパッケージ側面に露出するようになることを示している。特開平１１−３５４６７４はパッケージ側面に開口を設け、内部電極に接触できる構造を提案していて、側面から、電極が内部に入っていることが示されるが、これは側面端部に配線パターンがないことを示すものではない。なぜなら、側面に出る配線パターン端部は検査するための物ではなく、検査に使用するための接触信頼性は保証されなく、従って、側面の配線パターン端部は検査のために使用することが出来ない。そのため、検査用には別設定が必要だからである。又、内部に開口を設け内部に連通させることは本発明の意図ではない。むしろ、開口から内部までの距離は高密度化のためには、除去すべきものと考える。次に特開平５−１９８９３４、特開平７−２４５４７４ははんだの表面張力を利用して、部品を移動させるものではあるが、最終的な移動位置はある間隔を設定されるものである。何故なら、チップ部品同士の接触は電気的不良につながるもので、許容されない。すると、間隔狭小化のためでも、間隔ゼロは出来ない。また、特開平７−２４５４７４は表面張力を基礎とするアイデアだが、狙いは部品立ち対策で、部品間隔狭小化とは異なるものである。
【課題を解決するための手段】
【０００７】
それらに対し、本発明はパッケージ側面に現れる配線パターン端部を側面より内部に位置させる方法を提案し、且つ、それにより部品間隔狭小化のための間隔ゼロ設定を可能にする方法を提案するものである。それは上述のパッケージ側面に現れる配線パターン端部を側面より内部に位置させることと、はんだセルフアラインメントと、パッケージとチップ部品の接触許容という構成を組み合わせてなるものである。
【０００８】
第一の発明では配線パターン端部をインターポーザーを含めたパッケージ最外側面より内部に位置させることが特徴である。つまり、パッケージに他の部品が接触しても、インターポーザー配線パターンに接触する可能性は除去される構成となっている。
【０００９】
第二の発明ではインターポーザー基板がＩＣ側面の最外部より下側にある場合、つまりインターポーザーはパッケージ側面から外へ出る。このときインターポーザー配線パターン端部をインターポーザー端面より内側に位置させ、パッケージとしてインターポーザー配線パターン端部が最外側面より内側に来る構成にしている。
【００１０】
第三の発明では第一の発明においてインターポーザー端面の配線パターンがある角部に面取りを施し、配線パターンを端面より内側に位置させる構成としている。
【００１１】
第四の発明では第一の発明においてインターポーザー端面の配線パターンがある部分に穴を開け、配線パターン端部をインターポーザー端面から内側へ入った位置に位置させる構成とする。
【００１２】
第五の発明では第一の発明においてインターポーザー端面において、パッケージ個別の分割線の交点近くを残し、他の配線パターンがある部分の分割線を含むその近くを長穴で除去し、封止する構成とする。
【００１３】
第六の発明では配線パターン端部をインターポーザーを含めたパッケージ最外側面より内部に位置させ、且つパッケージとチップ部品の搭載位置関係が搭載ばらつきを考慮した、間隔によって設定され、且つはんだ付け終了時にはパッケージとチップ部品の部品間隔がほぼゼロとなるようにランド位置が設定されることを構成とする。
【００１４】
第七の発明では第二の発明と、パッケージとチップ部品の搭載位置関係が搭載ばらつきを考慮した、間隔によって設定され、且つはんだ付け終了時にはパッケージとチップ部品の部品間隔がほぼゼロとなるようにランド位置が設定されることを構成とする。
【００１５】
第八の発明では第三の発明と、パッケージとチップ部品の搭載位置関係が搭載ばらつきを考慮した、間隔によって設定され、且つはんだ付け終了時にはパッケージとチップ部品の部品間隔がほぼゼロとなるようにランド位置が設定されることを構成とする。
【００１６】
第九の発明では第四の発明と、パッケージとチップ部品の搭載位置関係が搭載ばらつきを考慮した、間隔によって設定され、且つはんだ付け終了時にはパッケージとチップ部品の部品間隔がほぼゼロとなるようにランド位置が設定されることを構成とする。
【００１７】
第十の発明では第五の発明と、パッケージとチップ部品の搭載位置関係が搭載ばらつきを考慮した、間隔によって設定され、且つはんだ付け終了時にはパッケージとチップ部品の部品間隔がほぼゼロとなるようにランド位置が設定されることを構成とする。
【発明の効果】
【００１８】
第一の実施例ではインターポーザーの切断ブレード形状を一部斜面譲渡することでインターポーザー基板角部の面取り形状が出来、きわめて簡単に提案を実現できる。実現された構造は他の部品との接触による電気的トラブルをなくし、部品間隔を狭める大きな効果を有する。
【００１９】
第二の実施例ではインターポーザーを穴あけすることで効果を得られ極めて現実的な実行ある本案の手段を提供するものである。
【００２０】
第三の実施例ではインターポーザーを長穴あけという一括加工による工程で実現可能なもので効果を得られ、極めて現実的な実行ある本案の手段を提供するものである。
【００２１】
第四の実施例では上記の実施例に対し、現実の工程としてチップ部品との最小間隔を与えるランド配置、搭載設定を与えるので、これを生産プロセスに供すれば、部品間隔の狭小化が達成でき、極めて有効である。
【発明を実施するための最良の形態】
【００２２】
（実施例１）
図１，２は本発明の基本となる第一の実施例を示すものである。図１はパッケージ製造プロセスで個別に封止が行われる例であり、図２は同じく製造プロセスで一括で封止される例である。図１において、１は半導体ＩＣ，２はインターポーザー，３はインターポーザー配線パターン，４はインターポーザー端面，５はインターポーザー端面と配線パターン面との角部に施された面取り，６はインターポーザー端面よりパッケージの内側に位置するインターポーザー配線パターン端部，７は封止樹脂，８はインナーボンディング用バンプ，９はパッケージと実装基板を電気的に接続するためのインターポーザーに設けられたバンプである。図２では個別パッケージに分割するとき封止樹脂も共に切断されるので、パッケージ端面が封止樹脂端面となる。図２において、１０はインターポーザー端面，１１はインターポーザー端面とインターポーザー配線パターン面との角部に施された面取り，１２はインターポーザー端面よりパッケージの内側に位置するインターポーザー配線パターン端部，１３は封止樹脂，１４は切断によって形成された封止樹脂端面でパッケージ側面を形成する。このように構成されたパッケージはインターポーザーを含めたパッケージ最外側面に配線パターン端部が存在せず、他の部品の電極などが接触しても、電気的導通を引き起こさず、電気的な問題はなんら発生しない。又、接触しているのみでは機械的な問題も発生することなく、従って、部品間隔を殆どゼロと設定することが可能である。つまり、平面的な部品配列において、究極的な狭小部品間隔を達成することになる。
【００２３】
（実施例２）
図３、４，５は本発明における第二の実施例をしめすものである。第一の実施例と同じく図４はパッケージ製造プロセスで個別に封止が行われる例であり、図５は同じく製造プロセスで一括で封止される例である。図３において、１５はインターポーザーの配線パターン面を平面的に見た図，１６，１７はインターポーザーを個別パッケージに分割する分割線，１８はインターポーザー配線パターン，１９は個別分割線上で配線パターンに施した穴である。図４は，図３のように加工されて分割されたパッケージのインターポーザー平面に垂直な断面を見た図である。図４で、２０はインターポーザー，２１はインターポーザー配線パターン，２２は配線パターン端部，２３はインターポーザー端面で、インターポーザーを含めたパッケージの側面を形成，２４はインターポーザー配線パターン端部をインターポーザーを含めたパッケージの側面より内側に位置させるための穴である。図５で、２５は個別パッケージ形成のため切断によって出来る封止樹脂端面であるパッケージ側面，２６はインターポーザー配線パターン端部をインターポーザーを含めたパッケージの側面より内側に位置させるための穴，２７はインターポーザー配線パターン端部である。上記のように穴を形成することでインターポーザー配線パターンはパッケージ最外側面より内側に位置することになる。そのため、パッケージ側面に他の部品の電極などが接触しても、電気的導通を引き起こさず、電気的な問題はなんら発生しない。又、接触しているのみでは機械的な問題も発生することなく、従って、部品間隔を殆どゼロと設定することが可能である。つまり、平面的な部品配列において、究極的な狭小部品間隔を達成することになる。
【００２４】
（実施例３）
図６，７，８は本発明における第三の実施例である。該実施例は第二の実施例の変形パターンである。本実施例では第二の実施例の穴を長穴として、一括加工可能に対処したものである。図６において、２８はインターポーザーを個別パッケージに分割する分割線，２９はインターポーザー配線パターン，３０はインターポーザー配線パターン端部をインターポーザーを含めたパッケージの側面より内側に位置させるための長穴である。図７で、３１はインターポーザー，３２はインターポーザー配線パターン，３３はインターポーザー端面で、インターポーザーを含めたパッケージの側面を形成，３４はインターポーザー配線パターン端部，３５はインターポーザー配線パターン端部をインターポーザーを含めたパッケージの側面より内側に位置させるための長穴，３６は封止樹脂，３７は封止樹脂端面である。図８で、３１’はインターポーザー、３８はインターポーザーの長穴端面，３９はインターポーザー配線パターン端部をインターポーザーを含めたパッケージの側面より内側に位置させるための長穴，４０はインターポーザー配線パターン，４１はインターポーザー配線パターン端部，４２は個別パッケージ形成のため切断によって出来る封止樹脂端面であるパッケージ側面である。上記のように穴を形成することでインターポーザー配線パターンはパッケージ最外側面より内側に位置することになる。そのため、パッケージ側面に他の部品の電極などが接触しても、電気的導通を引き起こさず、電気的な問題はなんら発生しない。又、接触しているのみでは機械的な問題も発生することなく、従って、部品間隔を殆どゼロと設定することが可能である。つまり、平面的な部品配列において、究極的な狭小部品間隔を達成することになる。特にこの実施例では長穴によってインターポーザー配線パターンをパッケージ側面の内側に位置させるため、一括加工である長穴によって生産性が高い。
【００２５】
（実施例４）
図９，１０は本発明の第四の実施例である。本実施例は上記実施例に対して、具体的に部品間隔の狭小化を図った例を提案するものである。図９はパッケージと部品の幅方向の配置で部品間隔の狭小化を実施した例であり、図１０はパッケージと部品の長手方向の配置で部品間隔の狭小化を実施した例である。図９で４３はチップ部品がパッケージに近づく方向に精度ばらつきの最大の積み上げで移動した状態，４４は配線パターンをパッケージ内側に位置させる穴，４５はインターポーザー配線パターン，４６はインターポーザー配線パターン端部，４７はインターポーザー端面で、インターポーザーを含めたパッケージの側面，４８はチップ部品，４９はチップ部品電極と実装基板を電気的に接続するはんだ，５０はチップ部品がパッケージに遠ざかる方向に搭載精度ばらつきの最大の積み上げで搭載した状態，５１はチップ部品がパッケージに遠ざかる方向に精度ばらつきの最大の積み上げで搭載した状態でのチップ部品のパッケージに近い側の端面，５２は搭載精度上もっともパッケージとチップ部品が近づいた状態で殆ど間隔ゼロ，５３は実装基板を構成するパッケージやチップ部品を搭載接合するプリント基板，５４はプリント基板に配される配線パターン上の接続ランド，５５はインターポーザーとプリント基板を接続するインターポーザーに設けられたバンプ、５６はバンプ５５を接続するプリント基板に設けられたランドである。Ａ１はチップ部品幅方向搭載精度最大ばらつき，Ｃ１ａはＡ１を部品中心でしめしたもの，Ｃ１ｂは部品中心で見た各精度ばらつきの最大積み上げ量すなわち最大移動量、Ｄ１はチップ部品搭載時パッケージとチップ部品間隔の最小近接状態を示すもので殆ど間隔ゼロもしくは力のかからない状態で接触可である。図１０で、５７は長手方向から見たチップ部品，５８はチップ部品電極とプリント基板ランドを接続するはんだ，５９はチップ部品がパッケージに長手方向で遠ざかる方向に搭載精度ばらつきの最大の積み上げで搭載した状態，６０はんだ溶融凝固によって形成されるはんだフィレット，６１はチップ部品がパッケージに長手方向で近づく方向に精度ばらつきの最大の積み上げで移動した状態のチップ部品端面，６２は搭載精度上もっともパッケージとチップ部品が近づいた状態でパッケージとはんだフィレットとは殆ど間隔ゼロ，６３はインターポーザー端面で、インターポーザーを含めたパッケージの側面，６４はインターポーザー配線パターン端部，６５はチップ部品がパッケージに長手方向で近づく方向に精度ばらつきの最大の積み上げで移動した状態のチップ部品である。Ａ２，Ｃ２ａ，Ｃ２ｂ，Ｄ２はそれぞれ幅方向のＡ１、Ｃ１ａ，Ｃ１ｂ，Ｄ１に相当する。ただし、Ｄ２はＤ１がパッケージとチップ部品との関係であるのに対し、パッケージとはんだフィレットとの関係になる。このように位置関係を設定することで、チップ部品を搭載装置で搭載するときのパッケージとチップ部品の位置関係は搭載不良なく設定でき、且つリフロー後にはパッケージとチップ部品の部品間隔が最小の状態を実現できる。
【図面の簡単な説明】
【００２６】
【図１】パッケージ製造プロセスで個別に封止が行われる例を示す図である。
【図２】パッケージ製造プロセスで一括で封止が行われる例を示す図である。
【図３】インターポーザーの配線パターン面を平面的に見た図である。
【図４】パッケージ製造プロセスで個別に封止が行われる例を示す図である。
【図５】パッケージ製造プロセスで一括で封止が行われる例を示す図である。
【図６】インターポーザーの配線パターン面を平面的に見た図である。
【図７】パッケージ製造プロセスで個別に封止が行われる例を示す図である。
【図８】パッケージ製造プロセスで一括で封止が行われる例を示す図である。
【図９】パッケージと部品の幅方向の配置で部品間隔の狭小化を実施した例を示す図である。
【図１０】パッケージと部品の長手方向の配置で部品間隔の狭小化を実施した例を示す図である。
【図１１】パッケージの形成過程と構造の部分を示す図である。
【図１２】電気回路を構成する実装基板を示す図である。
【図１３】パッケージの形成過程と構造の部分を示す図である。
【図１４】パッケージの形成過程と構造の部分を示す図である。
【図１５】パッケージの形成過程と構造の部分を示す図である。
【図１６】パッケージの形成過程と構造の部分を示す図である。
【図１７】パッケージの形成過程と構造の部分を示す図である。
【図１８】パッケージの形成過程と構造の部分を示す図である。
【符号の説明】
【００２７】
１  半導体ＩＣ
２  インターポーザー
３  インターポーザー配線パターン
４  インターポーザー端面
５  面取り
６  インターポーザー配線パターン端部
７  封止樹脂
８  インナーボンディング用バンプ
９  バンプ
１０  インターポーザー端面
１１  面取り
１２  インターポーザー配線パターン端部
１３  封止樹脂
１４  封止樹脂端面でパッケージ側面
１５  配線パターン面を平面的に見た図
１６  分割線
１７  分割線
１８  インターポーザー配線パターン
１９  配線パターンに施した穴
２０  インターポーザー
２１  インターポーザー配線パターン
２２  配線パターン端部
２３  パッケージの側面
２４  穴
２５  パッケージ側面
２６  穴
２７  インターポーザー配線パターン端部
２８  分割線
２９  インターポーザー配線パターン
３０  長穴
３１  インターポーザー
３２  インターポーザー配線パターン
３３  インターポーザー端面
３４  配線パターン端部
３５  長穴
３６  封止樹脂
３７  封止樹脂端面
３８  インターポーザー端面
３９  長穴
４０  インターポーザー配線パターン
４１  インターポーザー配線パターン端部
４２  パッケージ側面
４３  移動した状態
４４  穴
４５  インターポーザー配線パターン
４６  配線パターン端部
４７  インターポーザー端面
４８  チップ部品
４９  はんだ
５０  搭載した状態
５１  チップ部品のパッケージに近い側の端面
５２  近づいた状態
５３  プリント基板
５４  接続ランド
５５  バンプ
５６  ランド
５７  長手方向から見たチップ部品
５８  はんだ
５９  搭載した状態
６０  フィレット
６１  チップ部品端面
６２  近づいた状態
６３  インターポーザー端面
６４  配線パターン端部
６５  チップ部品
６６  実装基板
６７  半導体パッケージ
６８  インターポーザー基板
６９  配線パターン
７０  配線パターン端面
７１  インターポーザー端面
７２  チップ部品
７３  チップ部品端面
７４  インターポーザー
７５  配線パターン
７６  半導体ＩＣ
７７  封止樹脂
７８  分割線
７９  分割線
８０  分割線
８１  インターポーザー
８２  配線パターン
８３  半導体ＩＣ
８４  バンプ
８５  封止樹脂
８６  封止樹脂側面
８７  配線パターンの端面
８８  バンプ
８９  インターポーザー
９０  配線パターン
９１  半導体ＩＣ
９２  封止樹脂
９３  インターポーザー
９４  配線パターン
９５  インターポーザー端面
９６  配線パターン
９７  半導体ＩＣ
９８  インナーボンディング
９９  封止樹脂
１００  バンプ
【図１】
2006339492.tif 000003
【図２】
2006339492.tif 000004
【図３】
2006339492.tif 000005
【図４】
2006339492.tif 000006
【図５】
2006339492.tif 000007
【図６】
2006339492.tif 000008
【図７】
2006339492.tif 000009
【図８】
2006339492.tif 000010
【図９】
2006339492.tif 000011
【図１０】
2006339492.tif 000012
【図１１】
2006339492.tif 000013
【図１２】
2006339492.tif 000014
【図１３】
2006339492.tif 000015
【図１４】
2006339492.tif 000016
【図１５】
2006339492.tif 000017
【図１６】
2006339492.tif 000018
【図１７】
2006339492.tif 000019
【図１８】
2006339492.tif 000020