(57)【要約】【課題】  チャージポンプ回路の出力電圧変動を抑制する。【解決手段】  ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。【選択図】  図１
2006270225.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器から出力されたＤＯＷＮ信号及びＵＰ信号を入力し、前記ＤＯＷＮ信号にもとづいてＬＰＦの容量を充電するための充電電流、及び前記ＵＰ信号にもとづいて前記ＬＰＦの容量を放電するための放電電流を生成するチャージポンプ回路と、
前記充電電流及び前記放電電流の差を比較し、その信号を増幅する比較増幅手段と、前記比較増幅手段から出力された信号の値に応じた補正チャージポンプ電流を生成し、前記補正チャージポンプ電流を前記チャージポンプ回路に供給して前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。
【請求項２】
前記電流補正手段は、ゲートに前記比較増幅手段から出力された信号を入力し、前記チャージポンプ回路の前記充電電流側に前記補正チャージポンプ電流を供給するＰｃｈ  ＭＯＳトランジスタを有し、前記比較増幅手段は、差動増幅回路から構成されていることを特徴とする請求項１に記載のクロックジェネレータ。
【請求項３】
前記電流補正手段は、ゲートに前記比較増幅手段から出力された信号を入力し、前記チャージポンプ回路の前記放電電流側に前記補正チャージポンプ電流を供給するＮｃｈ  ＭＯＳトランジスタを有し、前記比較増幅手段は、差動増幅回路から構成されていることを特徴とする請求項１に記載のクロックジェネレータ。
【請求項４】
高電位側電源と低電位側電源の間に、第１のＰｃｈ  ＭＯＳトランジスタ、第２のＰｃｈ  ＭＯＳトランジスタ、第１のＮｃｈ  ＭＯＳトランジスタ、及び第２のＮｃｈ  ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ  ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ  ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ  ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、
ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ  ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ  ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ  ＭＯＳトランジスタのソースの間の出力ノードに供給する第５のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ  ＭＯＳトランジスタのソースの間の出力ノードに供給する第６のＰｃｈ  ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。
【請求項５】
高電位側電源と低電位側電源の間に、第１のＰｃｈ  ＭＯＳトランジスタ、第２のＰｃｈ  ＭＯＳトランジスタ、第１のＮｃｈ  ＭＯＳトランジスタ、及び第２のＮｃｈ  ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ  ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ  ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ  ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、
ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ  ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ  ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記低電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＮｃｈ  ＭＯＳトランジスタのソース及び前記第２のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードに供給する第５のＮｃｈ  ＭＯＳトランジスタと、ソースが前記低電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＮｃｈ  ＭＯＳトランジスタのソース及び前記第４のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードに供給する第６のＮｃｈ  ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase  Locked  Loop）回路やＤＬＬ（Delay）Locked  Loop）回路に係り、特にチャージポンプ電流補正回路を備えたクロックジェネレータに関する。
【背景技術】
【０００２】
近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、ディジタル信号により動作するシステムＬＳＩやメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System  on  a  chip）などが多用されている。システムＬＳＩやＳｏＣの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するＰＬＬ回路やＤＬＬ回路が設けられている。
【０００３】
ＰＬＬ回路には、位相比較器、チャージポンプ回路、ＬＰＦ（Low  Pass  Filter）、電圧制御発振器（Voltage  Controlled  Oscillator  これ以降ＶＣＯと呼称する）、及び分周器から構成されるアナログＰＬＬ回路と、位相比較器、レジスタ、遅延制御発振器（Delay  Controlled  Oscillator  これ以降ＤＣＯと呼称する）、クロックドライバ、及び分周器から構成されるディジタルＰＬＬ回路があり、ＰＬＬ回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路である。
【０００４】
アナログＰＬＬ回路に用いられるチャージポンプ回路は、位相比較器から出力されたＵＰ信号が“Ｈｉｇｈ”レベル、ＤＯＷＮ信号が“Ｈｉｇｈ”レベルの場合、この期間Ｕｐ信号にもとづいて放電電流を発生してＶＣＯの発振電圧を制御する制御電圧を降下させ、位相比較器から出力されたＵＰ信号が“Ｌｏｗ”レベル、ＤＯＷＮ信号が“Ｌｏｗ”レベルの場合、この期間Ｄｏｗｎ信号にもとづいて充電電流を発生してＶＣＯの発振電圧を制御する制御電圧を上昇させる。そして、ＵＰ信号が“Ｌｏｗ”レベル、ＤＯＷＮ信号が“Ｈｉｇｈ”レベルの場合、充電電流及び放電電流を発生する（例えば、特許文献１参照。）。
【０００５】
ところが、特許文献１などに記載されるチャージポンプ回路では、充電電流を発生するＰｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタの出力インピーダンスと放電電流を発生するＮｃｈ  ＭＯＳトランジスタの出力インピーダンスがプロセスバラツキにより変動した場合、本来同じ値であるべき充電電流と放電電流に差が発生し、出力電圧が変動するという問題点がある。
【０００６】
また、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、位相差“０”付近でも充電電流と放電電流が発生するので、Ｐｃｈ  ＭＯＳトランジスタの出力インピーダンスとＮｃｈ  ＭＯＳトランジスタの出力インピーダンスに差があると位相差“０”付近でも出力電圧が変動するという問題点がある。ここで、チャージポンプ回路の出力電圧変動が発生した場合、ＶＣＯの発振周波数が変化し、ＶＣＯの出力ジッタとなるのでＰＬＬ回路から出力されるクロック信号が所定のタイミングに入らず、揺れることになる。
【特許文献１】特開２００３−２９８４１４号公報（頁１０、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チャージポンプ回路の出力電圧変動を抑制できるチャージポンプ電流補正回路を備えたクロックジェネレータを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様のクロックジェネレータは、位相比較器から出力されたＤＯＷＮ信号及びＵＰ信号を入力し、前記ＤＯＷＮ信号にもとづいてＬＰＦの容量を充電するための充電電流、及び前記ＵＰ信号にもとづいて前記ＬＰＦの容量を放電するための放電電流を生成するチャージポンプ回路と、前記充電電流及び前記放電電流の差を比較し、その信号を増幅する比較増幅手段と、前記比較増幅手段から出力された信号の値に応じた補正チャージポンプ電流を生成し、前記補正チャージポンプ電流を前記チャージポンプ回路に供給して前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備することを特徴とする。
【０００９】
更に、上記目的を達成するために、本発明の他態様のクロックジェネレータは、高電位側電源と低電位側電源の間に、第１のＰｃｈ  ＭＯＳトランジスタ、第２のＰｃｈ  ＭＯＳトランジスタ、第１のＮｃｈ  ＭＯＳトランジスタ、及び第２のＮｃｈ  ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ  ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ  ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ  ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ  ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ  ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ  ＭＯＳトランジスタのソースの間の出力ノードに供給する第５のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ  ＭＯＳトランジスタのソースの間の出力ノードに供給する第６のＰｃｈ  ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チャージポンプ回路の出力電圧変動を抑制できるチャージポンプ電流補正回路を備えたクロックジェネレータを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
まず、本発明の実施例１に係るクロックジェネレータについて、図面を参照して説明する。図１はＰＬＬ回路を示すブロック図である。本実施例では、チャージポンプ回路の出力電圧変動を抑制するために、Ｐｃｈ  ＭＯＳトランジスタ側に流れる充電電流を補正するチャージポンプ電流補正回路を設けている。
【００１３】
図１に示すように、ＰＬＬ回路１には、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５が設けられている。
【００１４】
位相比較器２は、例えば、外部から入力される入力信号Ｆｉｎをクロック信号として入力する第１のフリップフロップ、帰還信号である分周信号Ｆｏｓｃをクロック信号として入力する第２のフリップフロップ、信号処理を行うゲート回路、及び位相差“０”付近の不感帯対策としての複数段のインバータからなる遅延回路を有する（図示していない）。
【００１５】
そして、位相比較器２は、入力信号Ｆｉｎ及び分周信号Ｆｏｓｃの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、出力ノードＮ１にＵＰ信号である位相差信号Ｕｐ或いは出力ノードＮ２にＤＯＷＮ信号である位相差信号Ｄｎのいずれか一方の信号を出力する。なお、位相比較器２では、位相差“０”付近でも位相差信号Ｕｐと位相差信号Ｄｎが出力される。
【００１６】
チャージポンプ回路・ＬＰＦ部３は、位相比較器２とＶＣＯ４の間に設けられ、位相比較器２から出力された位相差信号Ｕｐと位相差信号Ｄｎを入力し、ＬＰＦを介して、出力ノードＮ３からＶＣＯ４の発振電圧を制御するＶＣＯ制御電圧ＶｖｃｏをＶＣＯ４に供給する。なお、チャージポンプ回路・ＬＰＦ部３の回路構成及び動作については後に詳述する。
【００１７】
ＶＣＯ４は、チャージポンプ回路・ＬＰＦ部３と分周器５の間に設けられ、チャージポンプ回路・ＬＰＦ部３から出力されたＶＣＯ４に対する制御信号となるＶＣＯ制御電圧Ｖｖｃｏを入力し、ＶＣＯ制御電圧Ｖｖｃｏの値に応じて発振周波数を変化させ、その信号を出力ノードから発振信号Ｆｏｕｔとして、分周器５及び外部に出力する。
【００１８】
分周器５は、ＶＣＯ４と位相比較器２の間に設けられ、ＶＣＯ４から出力された発振信号Ｆｏｕｔを入力し、発振信号Ｆｏｕｔの周波数を１／Ｎに分周して位相比較器２に出力する。
【００１９】
次に、ＰＬＬ回路の動作について図２を参照して説明する。図２は、ＰＬＬ回路の動作を示す図、図２（ａ）は帰還信号としての分周信号の位相が入力信号の位相よりも遅い場合のＰＬＬ回路の動作を示す図、図２（ｂ）は帰還信号としての分周信号の位相が入力信号の位相よりも速い場合のＰＬＬ回路の動作を示す図である。
【００２０】
図２（ａ）に示すように、帰還信号としての分周信号Ｆｏｓｃの位相が入力信号Ｆｉｎよりも位相が遅い場合のＰＬＬ回路の動作は、入力信号Ｆｉｎと分周信号Ｆｏｕｔの位相差が異なる期間だけＵＰ信号である位相差信号Ｕｐを受け、チャージポンプによる放電電流によりＶＣＯ制御電圧Ｖｖｃｏが降下して、ＶＣＯ４の出力周波数である発振信号Ｆｏｕｔの周波数が高くなり、分周信号Ｆｏｓｃの立ち上がりエッジが入力信号Ｆｉｎの立ち上がりエッジに近づく。
【００２１】
一方、図２（ｂ）に示すように、帰還信号としての分周信号Ｆｏｓｃの位相が入力信号Ｆｉｎよりも位相が速い場合のＰＬＬ回路の動作は、分周信号Ｆｏｕｔと入力信号Ｆｉｎの位相差が異なる期間だけＤＯＷＮ信号である位相差信号Ｄｎを受け、チャージポンプによる充電電流によりＶＣＯ制御電圧Ｖｖｃｏが上昇して、ＶＣＯ４の出力周波数である発振信号Ｆｏｕｔの周波数が低くなり、分周信号Ｆｏｓｃの立ち上がりエッジが入力信号Ｆｉｎの立ち上がりエッジに近づく。
【００２２】
次に、チャージポンプ回路・ＬＰＦ部の回路構成について図３を参照して説明する。図３は、チャージポンプ回路・ＬＰＦ部を示す回路図である。
【００２３】
図３に示すように、チャージポンプ回路・ＬＰＦ部３は、チャージポンプ回路６、バイアス回路７、ＬＰＦ８、及びチャージポンプ電流補正回路９から構成されている。なお、ＬＰＦはループフィルタとも呼称される。
【００２４】
バイアス回路７は、チャージポンプ回路６及びチャージポンプ電流補正回路９に、一定なバイアス電圧であるＰｃｈ  ＭＯＳトランジスタ制御用バイアス電圧Ｖｐ及びＮｃｈ  ＭＯＳトランジスタ制御用バイアス電圧Ｖｎを供給する。
【００２５】
チャージポンプ回路６は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ２から構成される電流出力型チャージポンプ回路である。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ２のソースに接続され、ソースからドレイン方向にＰｃｈ  ＭＯＳトランジスタ電流Ｉｐｃｈを流す電流源として機能する。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ゲートに位相差信号Ｄｎを入力し、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１のドレインに接続され、位相差信号Ｄｎの信号レベルによりオン・オフ動作する。
【００２７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ゲートに位相差信号Ｕｐを入力し、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続され、位相差信号Ｕｐの信号レベルによりオン・オフ動作する。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、ドレインからソース方向にＮｃｈ  ＭＯＳトランジスタ電流Ｉｎｃｈを流す電流源として機能する。
【００２８】
ここで、Ｐｃｈ  ＭＯＳトランジスタ電流Ｉｐｃｈは、Ｐｃｈ  ＭＯＳトランジスタＰＴ１の出力インピーダンスがＮｃｈ  ＭＯＳトランジスタＮＴ２の出力インピーダンスよりも大きいので、Ｎｃｈ  ＭＯＳトランジスタ電流Ｉｎｃｈよりも小さい。
【００２９】
なお、チャージポンプ回路６は、位相差信号Ｕｐの信号レベルが“Ｌｏｗ”レベル、位相差信号Ｄｎの信号レベルが“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１のドレイン間の出力ノードＮ１１からＬＰＦ８を充電する充電電流を出力し、位相差信号Ｕｐの信号レベルが“Ｈｉｇｈ”レベル、位相差信号Ｄｎの信号レベルが“Ｈｉｇｈ”レベルのとき、低電位側電源Ｖｓｓ側にＬＰＦ８を放電する放電電流を流す。
【００３０】
ＬＰＦ８は、高電位側電源Ｖｄｄと出力ノードＮ１１及び出力ノードＮ３の間に縦続接続されたコンデンサＣ１及び抵抗Ｒ１から構成され、チャージポンプ回路６から出力された信号にもとづいて、出力ノードＮ３からＶＣＯ制御電圧Ｖｖｃｏを出力する。
【００３１】
チャージポンプ電流補正回路９は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａ、及び差動増幅回路１０から構成されている。
【００３２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ２ａのソースに接続され、第１の電流が流れる電流源として機能する。Ｐｃｈ  ＭＯＳトランジスタＰＴ２ａは、ゲートが低電位側電源Ｖｓｓに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインに接続され、常にオンしている。
【００３３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ゲートが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレインに接続され、常にオンしている。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａは、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、第２の電流が流れる電流源として機能する。なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、及びＮｃｈ  ＭＯＳトランジスタＮＴ２ａは、電流生成手段として機能する。
【００３４】
差動増幅回路１０は、入力の＋側にＰｃｈ  ＭＯＳトランジスタＰＴ２ａのドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインの間の出力ノードＮ１１ａの信号を入力し、入力の−側に出力ノードＮ３の信号を入力し、＋側に入力される入力信号と−側に入力される入力信号とを比較し、比較増幅した信号を出力ノードＮ１３から出力する。
【００３５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ  ＭＯＳトランジスタＰＴ２のソースの間の出力ノードＮ１２に接続され、ゲートに差動増幅回路１０から出力された比較増幅信号を入力して、比較増幅信号の信号レベルに応じた補正Ｐｃｈ  ＭＯＳトランジスタ電流ΔＩｐｃｈを出力ノードＮ１２側に供給する。なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、充電電流と放電電流を等しくするための補正チャージポンプ電流を流す電流補正手段として機能する。
【００３６】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１ａのドレインとＰｃｈ  ＭＯＳトランジスタＰＴ２ａのソースの間の出力ノードＮ１２ａに接続され、ゲートに差動増幅回路１０から出力された比較増幅信号を入力して、Ｐｃｈ  ＭＯＳトランジスタＰＴ３と同様な動作をして、比較増幅信号の信号レベルに応じた補正電流（補正Ｐｃｈ  ＭＯＳトランジスタ電流ΔＩｐｃｈと同レベル）を出力ノードＮ１２ａ側に供給する。なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ３ａは、第１の電流と第２の電流を等しくするための補正電流を流す電流補正手段として機能する。
【００３７】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ３は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ＰＴ３ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＰｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ＰＴ３ａをＫ倍（ＷｇをＫ倍、ＬｇをＫ倍）にするのが好ましい。Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２は、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ２ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＮｃｈ  ＭＯＳトランジスタＮＴ１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ２ａをＫ倍（Ｗｇ及びＬｇをＫ倍）にするのが好ましい。更に、ＭＯＳトランジスタの出力インピーダンスのバラツキを抑制するためにＫの値は１以上が好ましい。
【００３８】
次に、チャージポンプ回路の特性について、図４及び図５を参照して説明する。図４は、従来のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図、図５は実施例１のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図、図６は実施例１の１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図である。ここで、従来のチャージポンプ回路では、チャージポンプ電流補正回路を設けていない。
【００３９】
図４に示すように、従来では、Ｐｃｈ  ＭＯＳトランジスタが最小値でのロック点Ａ１及び最大値でのロック点Ａ２を有し、Ｎｃｈ  ＭＯＳトランジスタ最小値でのロック点Ｂ２及び最大値でのロック点Ｂ１を有する２点でロックするように設定されていると、出力電圧（ＣＨＰ出力電圧）の値の差が大きい場合、本来同じ値であるべき充電電流と放電電流に差が発生する。この結果、充電時の出力電圧はＡ１、Ａ２であるのに、放電時の出力電圧はＢ２、Ｂ１であり一致しない。このため、所望の出力電圧を得ることができなくなる。
【００４０】
一方、図５に示すように、本実施例では、Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２が共に2点の最大値及び最小値でロックするように設定されていると、ロック点の最大値では、差動増幅回路１０から出力される比較増幅信号によりＰｃｈ  ＭＯＳトランジスタＰＴ３が動作し、補正Ｐｃｈ  ＭＯＳトランジスタ電流がチャージポンプ回路６に供給され、
Ｉｎｃｈ＝Ｉｐｃｈ＋ΔＩｐｃｈ・・・・・・・・・・・・・・・式（１）
となり、ロック点の最小値ばかりでなく、ロック点の最大値でも充電電流と放電電流が等しくなるので、出力電圧を一定な値に保持することができる。
【００４１】
また、図６に示すように、１点ロックの場合でも、Ｐｃｈ  ＭＯＳトランジスタＰＴ１がロック点Ａ２から、差動増幅回路１０から出力される比較増幅信号によりＰｃｈ  ＭＯＳトランジスタＰＴ３が動作して、本来のロック点Ａ１でロックされ、充電電流と放電電流が等しくなるので出力電圧を一定な値に保持することができる。
【００４２】
上述したように、本実施例のクロックジェネレータでは、チャージポンプ回路６の充電電流と放電電流を同一にするための補正チャージポンプ電流である補正Ｐｃｈ  ＭＯＳトランジスタ電流ΔＩｐｃｈをチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。このため、プロセスバラツキにより、充電電流を発生するＰｃｈ  ＭＯＳトランジスタの出力インピーダンスが放電電流を発生するＮｃｈ  ＭＯＳトランジスタの出力インピーダンスよりも大きくなった場合でも充電電流と放電電流を同一にすることができ、チャージポンプ回路６の出力電圧を一定に保つことができる。
【００４３】
更に、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、Ｐｃｈ  ＭＯＳトランジスタの出力インピーダンスがＮｃｈ  ＭＯＳトランジスタの出力インピーダンスよりも大きくなっても充電電流と放電電流を同一にすることができ、チャージポンプ回路６の位相差“０”付近での出力電圧を一定に保つことができる。
【００４４】
したがって、チャージポンプ回路６の出力電圧変動によって発生するＶＣＯ４の発振周波数変動（所謂  ＶＣＯの出力ジッタ）を抑制できるので、ＰＬＬ回路１のジッタを低減することができる。
【００４５】
なお、本実施例では、チャージポンプ電流補正回路をＰＬＬ回路に適用したが、ＤＬＬ回路に適用することができる。更に、電流出力型であるチャージポンプ回路６に、出力が切り替わる時に発生する出力電圧のアンダーシュート現象であるグリッチを抑制するために、差動増幅回路を備えたボルテージフォロワを追加してもよい。
【実施例２】
【００４６】
次に、本発明の実施例２に係るクロックジェネレータについて、図面を参照して説明する。図７はチャージポンプ回路・ＬＰＦ部を示す回路図である。チャージポンプ回路の出力電圧変動を抑制するために、Ｎｃｈ  ＭＯＳトランジスタ側に流れる放電電流を補正するチャージポンプ電流補正回路を設けている。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図７に示すように、チャージポンプ回路・ＬＰＦ部３ａは、チャージポンプ回路６、バイアス回路７、ＬＰＦ８、及びチャージポンプ電流補正回路９ａから構成されている。
【００４９】
バイアス回路７は、チャージポンプ回路６及びチャージポンプ電流補正回路９ａに、一定なバイアス電圧であるＰｃｈ  ＭＯＳトランジスタ制御用バイアス電圧Ｖｐ及びＮｃｈ  ＭＯＳトランジスタ制御用バイアス電圧Ｖｎを供給する。
【００５０】
チャージポンプ回路６は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ２から構成される電流出力型チャージポンプ回路である。そして、Ｐｃｈ  ＭＯＳトランジスタ電流Ｉｐｃｈは、Ｐｃｈ  ＭＯＳトランジスタＰＴ１の出力インピーダンスがＮｃｈ  ＭＯＳトランジスタＮＴ２の出力インピーダンスよりも小さいので、Ｎｃｈ  ＭＯＳトランジスタ電流Ｉｎｃｈよりも大きい。
【００５１】
チャージポンプ電流補正回路９ａは、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａ及び差動増幅回路１０から構成されている。
【００５２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ２ａのソースに接続され、電流源として機能する。Ｐｃｈ  ＭＯＳトランジスタＰＴ２ａは、ゲートが低電位側電源Ｖｓｓに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインに接続され、常にオンしている。
【００５３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ゲートが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレインに接続され、常にオンしている。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａは、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、電流源として機能する。
【００５４】
差動増幅回路１０は、入力の＋側にＰｃｈ  ＭＯＳトランジスタＰＴ２ａのドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインの間の出力ノードＮ１１ａの信号を入力し、入力の−側に出力ノードＮ３の信号を入力し、＋側に入力される入力信号と−側に入力される入力信号とを比較し、比較増幅した信号を出力ノードＮ１３から出力する。
【００５５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１のソースとＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインの間の出力ノードＮ１４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに差動増幅回路１０の出力ノード１３から出力された比較増幅信号を入力して、比較増幅信号の信号レベルに応じた補正Ｎｃｈ  ＭＯＳトランジスタ電流ΔＩｎｃｈを低電位側電源Ｖｓｓ側に流す。なお、Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、充電電流と放電電流を等しくするための補正チャージポンプ電流を流す電流補正手段として機能する。
【００５６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレインの間の出力ノードＮ１４ａに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに差動増幅回路１０の出力ノード１３から出力された比較増幅信号を入力し、Ｎｃｈ  ＭＯＳトランジスタＮＴ３と同様な動作をして、比較増幅信号の信号レベルに応じた補正電流を低電位側電源Ｖｓｓ側に流す。なお、Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａは、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａを流れる第１の電流とＮｃｈ  ＭＯＳトランジスタＮＴ２ａを流れる第２の電流を等しくするための補正電流を流す電流補正手段として機能する。
【００５７】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＰｃｈ  ＭＯＳトランジスタＰＴ２は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ及びＰｃｈ  ＭＯＳトランジスタＰＴ２ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＰｃｈ  ＭＯＳトランジスタＰＴ１ａ及びＰｃｈ  ＭＯＳトランジスタＰＴ２ａをＫ倍（ＷｇをＫ倍、ＬｇをＫ倍）にするのが好ましい。Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ３は、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ３ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＮｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ３ａをＫ倍（Ｗｇ及びＬｇをＫ倍）にするのが好ましい。更に、ＭＯＳトランジスタの出力インピーダンスのバラツキを抑制するためにＫの値は１以上が好ましい。
【００５８】
次に、チャージポンプ回路の特性について、図８を参照して説明する。図８は、１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図である。
【００５９】
図８に示すように、Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２が共に１点でロックするように設定されていると、Ｎｃｈ  ＭＯＳトランジスタＮＴ２がロック点Ｂ２から、差動増幅回路１０から出力される比較増幅信号によりＮｃｈ  ＭＯＳトランジスタＮＴ３が動作して、補正Ｎｃｈ  ＭＯＳトランジスタ電流がチャージポンプ回路６に供給され、
Ｉｎｃｈ＋ΔＩｎｃｈ＝Ｉｐｃｈ・・・・・・・・・・・・・・・式（２）
となり、本来のロック点Ｂ１でロックされ、充電電流と放電電流が等しくなるので出力電圧を一定な値の保持することができる。
【００６０】
上述したように、本実施例のクロックジェネレータでは、チャージポンプ回路６の充電電流と放電電流を同一にするための補正チャージポンプ電流である補正Ｎｃｈ  ＭＯＳトランジスタ電流ΔＩｎｃｈをチャージポンプ回路６に供給するチャージポンプ電流補正回路９ａが設けられている。このため、プロセスバラツキにより、充電電流を発生するＰｃｈ  ＭＯＳトランジスタの出力インピーダンスが放電電流を発生するＮｃｈ  ＭＯＳトランジスタの出力インピーダンスよりも小さくなった場合でも充電電流と放電電流を同一にすることができ、チャージポンプ回路６の出力電圧を一定に保つことができる。
【００６１】
更に、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、Ｐｃｈ  ＭＯＳトランジスタの出力インピーダンスがＮｃｈ  ＭＯＳトランジスタの出力インピーダンスよりも小さくなっても充電電流と放電電流を同一にすることができ、チャージポンプ回路６の位相差“０”付近での出力電圧を一定に保つことができる。
【００６２】
したがって、チャージポンプ回路６の出力電圧変動によって発生するＶＣＯ４の発振周波数変動（所謂  ＶＣＯの出力ジッタ）を抑制できるので、ＰＬＬ回路１のジッタを低減することができる。
【００６３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６４】
例えば、実施例では、ゲート絶縁膜にシリコン酸化膜を有するＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal  Insulator  Semiconductor）トランジスタを用いてもよい。
【００６５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に、第１のＰｃｈ  ＭＯＳトランジスタ、前記第１のＰｃｈ  ＭＯＳトランジスタと同一形状の第２のＰｃｈ  ＭＯＳトランジスタ、第１のＮｃｈ  ＭＯＳトランジスタ、及び前記第１のＮｃｈ  ＭＯＳトランジスタと同一形状の第２のＮｃｈ  ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ  ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ  ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ  ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する前記第１のＰｃｈ  ＭＯＳトランジスタのＫ倍（ただし、Ｋは１以上）の形状を有する第３のＰｃｈ  ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする前記第２のＰｃｈ  ＭＯＳトランジスタのＫ倍の形状を有する第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする前記第１のＮｃｈ  ＭＯＳトランジスタのＫ倍の形状を有する第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する前記第２のＮｃｈ  ＭＯＳトランジスタのＫ倍の形状を有する第４のＮｃｈ  ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ  ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ  ＭＯＳトランジスタのソースの間の出力ノードに供給する前記第１のＰｃｈ  ＭＯＳトランジスタと同一形状の第５のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ  ＭＯＳトランジスタのソースの��の出力ノードに供給する前記第１のＰｃｈ  ＭＯＳトランジスタのＫ倍の形状を有する第６のＰｃｈ  ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備するクロックジェネレータ。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係るＰＬＬ回路を示すブロック図。
【図２】本発明の実施例１に係るＰＬＬ回路の動作を示す図。
【図３】本発明の実施例１に係るチャージポンプ回路・ＬＰＦ部を示す回路図。
【図４】本発明の実施例１に係る従来のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。
【図５】本発明の実施例１に係るロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。
【図６】本発明の実施例１に係る１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。
【図７】本発明の実施例２に係るチャージポンプ回路・ＬＰＦ部を示す回路図。
【図８】本発明の実施例２に係る１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。
【符号の説明】
【００６７】
１  ＰＬＬ回路
２  位相比較器
３、３ａ  チャージポンプ回路・ＬＰＦ部
４  ＶＣＯ
５  分周器
６  チャージポンプ回路
７  バイアス回路
８  ＬＰＦ
９、９ａ  チャージポンプ電流補正回路
１０  差動増幅回路
Ｃ１  コンデンサ
Ｄｎ、Ｕｐ  位相差信号
Ｆｉｎ  入力信号
Ｆｏｓｃ  分周信号
Ｆｏｕｔ  発振信号
Ｉｎｃｈ  Ｎｃｈ  ＭＯＳトランジスタ電流
Ｉｐｃｈ  Ｐｃｈ  ＭＯＳトランジスタ電流
ΔＩｐｃｈ  補正Ｐｃｈ  ＭＯＳトランジスタ電流
ΔＩｎｃｈ  補正Ｎｃｈ  ＭＯＳトランジスタ電流
Ｎ１〜５、Ｎ１１、Ｎ１１ａ、Ｎ１２、Ｎ１２ａ、Ｎ１３、Ｎ１４、Ｎ１４ａ  出力ノード
ＮＴ１、ＮＴ１ａ、ＮＴ２、ＮＴ２ａ、ＮＴ３、ＮＴ３ａ  Ｎｃｈ  ＭＯＳトランジスタ
ＰＴ１、ＰＴ１ａ、ＰＴ２、ＰＴ２ａ、ＰＴ３、ＰＴ３ａ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１  抵抗
Ｖｄｄ  高電位側電源
Ｖｎ、Ｖｐ  バイアス電圧
Ｖｓｓ  低電位側電源
Ｖｖｃｏ  ＶＣＯ制御電圧
【図１】
2006270225.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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