(57)【要約】【課題】  オンデューティが５０％を超える領域においても、コイル電流の低調波発振を防止することが可能であるＤＣ−ＤＣコンバータ制御回路および制御方法を提供すること。【解決手段】  誤差増幅信号Ｖ１は、誤差増幅器ＥＲＡ１の出力電圧である。オフセット電圧部Ｖｅ２からは、誤差増幅信号Ｖ１に対してオフセット電圧ｅ２を減じて得られる下限値設定電圧Ｖ２が出力される。電圧比較器ＣＯＭＰ２は、オフセット電圧部Ｖｅ２から出力される下限値設定電圧Ｖ２と、出力電圧信号ＶＩＬとを比較する。出力電圧信号ＶＩＬの電圧値が、下限値設定電圧Ｖ２まで減少すると（領域Ｅ２）、電圧比較器ＣＯＭＰ２の出力がローレベルからハイレベルへ遷移する。そしてメイントランジスタＦＥＴ１が導通状態とされる。一方、出力電圧信号ＶＩＬの電圧値が、誤差増幅信号Ｖ１に到達すると（領域Ｅ１）、メイントランジスタＦＥＴ１が非導通状態とされる。【選択図】  図３
2006254588.tif 000002
【特許請求の範囲】
【請求項１】
チョークコイルを流れるコイル電流値を検出する電流検出部と、
前記コイル電流値の上限値を決める第１設定部と、
前記コイル電流値の下限値を決める第２設定部と、
前記コイル電流値と前記上限値との比較を行い、前記コイル電流値が前記上限値を超える場合を検出してメイントランジスタを非導通状態とする信号を出力し、
前記コイル電流値と前記下限値との比較を行い、前記コイル電流値が前記下限値を下回る場合を検出して前記メイントランジスタを導通状態とする信号を出力する比較部と
を備えることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記第１設定部は、
第１基準電圧と前記電流モード制御型ＤＣ−ＤＣコンバータの出力電圧とが入力され、該第１基準電圧と該ＤＣ−ＤＣコンバータの出力電圧との差電圧に応じた信号を出力する誤差増幅器であることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記第２設定部は、
前記上限値に対して所定電圧を減じた値を下限値として設定することを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記比較部は、
前記コイル電流値と前記上限値とを比較する第１比較器と、
前記コイル電流値と前記下限値とを比較する第２比較器とを備えることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
【請求項５】
前記比較部は、
前記上限値と前記下限値とが入力され、
前記メイントランジスタが導通状態のときは、前記上限値を参照電圧として選択し、
前記メイントランジスタが非導通状態のときは、前記下限値を前記参照電圧として選択するスイッチ部を備えることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
【請求項６】
基準周期と前記メイントランジスタのスイッチング周期との位相差を検出する位相比較器を備え、
該位相比較器は、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて前記所定電圧を大きくし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて前記所定電圧を小さくする信号を出力することを特徴とする請求項３に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
【請求項７】
前記位相比較器は、
積分器と、
該積分器と第１電位とを接続する第１スイッチと、
該積分器と第２電位とを接続する第２スイッチとを備え、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて、前記第１スイッチを導通状態とし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて、前記第２スイッチを導通状態とすることを特徴とする請求項６に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
【請求項８】
チョークコイルを流れるコイル電流値を検出するステップと、
前記コイル電流値の上限値を決めるステップと、
前記コイル電流値の下限値を決めるステップとを備え、
前記コイル電流値と前記上限値との比較を行い、前記コイル電流値が前記上限値を超える場合を検出してメイントランジスタを非導通状態とし、
前記コイル電流値と前記下限値との比較を行い、前記コイル電流値が前記下限値を下回る場合を検出して前記メイントランジスタを導通状態とすることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
【請求項９】
前記コイル電流値の前記上限値を決めるステップは、第１基準電圧と前記電流モード制御型ＤＣ−ＤＣコンバータの出力電圧との差電圧に応じて前記上限値を設定し、
前記コイル電流値の前記下限値を決めるステップは、前記上限値に対して所定電圧を減じた値を前記下限値として設定することを特徴とする請求項８に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
【請求項１０】
基準周期と前記メイントランジスタのスイッチング周期との位相差を検出するステップと備え、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて前記所定電圧を大きくし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて前記所定電圧を小さくすることを特徴とする請求項９に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モード制御型ＤＣ−ＤＣコンバータの制御回路および制御方法に関し、特にオンデューティが５０％を超えた場合における低調波発振の防止に関するものである。
【背景技術】
【０００２】
チョ−クコイルに流れる電流を検出して、メインスイッチングトランジスタのオフ制御を行うことでデューティ制御を行う電流モード制御型ＤＣ−ＤＣコンバータは、オンデューティが５０％を超えると低調波発振を起こす。図１１は従来の電流制御型ＤＣ−ＤＣコンバータ１００を示した図である。図１１は電流モード制御方式の一般的な降圧型ＤＣ−ＤＣコンバータの回路図である。ＤＣ−ＤＣコンバータ制御回路１０１は、ＤＣ−ＤＣコンバータ１００の全体の制御を行う制御回路である。またＤＣ−ＤＣコンバータ１００は、メイントランジスタＦＥＴ１、チョークコイルＬ１、同期整流トランジスタＦＥＴ２、フライホィールダイオードＤ１、コンデンサＣ１、電流センス抵抗Ｒｓ１を備える。
【０００３】
動作を説明する。メイントランジスタＦＥＴ１は、チョークコイルＬ１を流れるコイル電流ＩＬのピーク値が所定値に達するときに、導通状態とされる。当該動作は、誤差増幅器ＥＲＡ１の出力電圧と電圧増幅器ＡＭＰ１の出力電圧とを、電圧比較器ＣＯＭＰ１で比較することで行われる。そしてメイントランジスタＦＥＴ１は、発振器ＯＳＣからの出力信号に応じて、所定周期で非導通状態とされる。すなわちメイントランジスタＦＥＴ１のオフ動作は、コイル電流ＩＬとは無関係に行われる。
【０００４】
尚、上記の関連技術として特許文献１乃至４が開示されている。
【特許文献１】特開２００４−２４８３７４号公報
【特許文献２】特開２００４−４０８５６号公報
【特許文献３】特開平１１−４１９２４号公報
【特許文献４】特開２００３−２４４９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電流制御型ＤＣ−ＤＣコンバータ１００は、メイントランジスタＦＥＴ１のオンデューティが５０％以下の時は安定して動作する。しかしオンデューティが５０％を超えるときに、問題が発生していた。
【０００６】
オンデューティが５０％以上の場合における、誤差増幅器ＥＲＡ１および電圧増幅器ＡＭＰ１の出力電圧信号の波形図を、図１２に示す。出力電圧信号ＶＩＬは電圧増幅器ＡＭＰ１の出力電圧である。出力電圧信号ＶＩＬはコイル電流ＩＬに比例する。誤差増幅信号Ｖ１は、誤差増幅器ＥＲＡ１の出力電圧である。図１２において、出力電圧信号ＶＩＬの上限値は誤差増幅信号Ｖ１で一定とされる。しかし出力電圧信号ＶＩＬの下限値は、発振器ＯＳＣから出力される基準クロック信号ＦＲによって定められるため、一定値とならない。そして図１２に示すように、出力電圧信号ＶＩＬのボトム値は、大きなうねりを有して変動するため、低調波発振状態となる。すると動作が不安定になるため問題である。
【０００７】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、オンデューティが５０％を超える領域においても、出力電流の低下を防止すること、および、コイル電流の低調波発振を防止することが可能であるＤＣ−ＤＣコンバータ制御回路およびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明における電流モード制御型ＤＣ−ＤＣコンバータ制御回路では、チョークコイルを流れるコイル電流値を検出する電流検出部と、コイル電流値の上限値を決める第１設定部と、コイル電流値の下限値を決める第２設定部と、コイル電流値と上限値との比較を行い、コイル電流値が上限値を超える場合を検出してメイントランジスタを非導通状態とする信号を出力し、コイル電流値と下限値との比較を行い、コイル電流値が下限値を下回る場合を検出してメイントランジスタを導通状態とする信号を出力する比較部とを備えることを特徴とする。
【０００９】
電流検出部は、チョークコイルを流れるコイル電流値を検出する。第１設定部は、コイル電流値の上限値を決める動作を行う。第２設定部は、コイル電流値の下限値を決める動作を行う。比較部は、コイル電流値と上限値との比較を行い、コイル電流値が上限値を超える場合を検出してメイントランジスタを非導通状態とする信号を出力する。また比較部は、コイル電流値と下限値との比較を行い、コイル電流値が下限値を下回る場合を検出してメイントランジスタを導通状態とする信号を出力する。
【００１０】
また本発明における電流モード制御型ＤＣ−ＤＣコンバータの制御方法では、チョークコイルを流れるコイル電流値を検出するステップと、コイル電流値の上限値を決めるステップと、コイル電流値の下限値を決めるステップとを備え、コイル電流値と上限値との比較を行い、コイル電流値が上限値を超える場合を検出してメイントランジスタを非導通状態とし、コイル電流値と下限値との比較を行い、コイル電流値が下限値を下回る場合を検出してメイントランジスタを導通状態とすることを特徴とする。
【００１１】
以上より、本発明におけるＤＣ−ＤＣコンバータ制御回路、および、ＤＣ−ＤＣコンバータの制御方法は、コイル電流の下限値が、第２設定部で設定した下限値となるように、コイル電流ＩＬを直接制御する。これにより、コイル電流の下限値を一定値に揃えることができる。よって、コイルに流れる電流を検出して、メイントランジスタのオフ制御を行う電流モード制御型ＤＣ−ＤＣコンバータにおいて、オンデューティが５０％を超える場合においても、コイル電流の低調波発振を防止することが可能となる。
【００１２】
また電流検出部においてコイル電流値を検出する際に、検出されたコイル電流値に対して、スロープ補償等の補正をする必要がない。よって、オンデューティが５０％を超える領域においても、実際にコイルを流れるコイル電流の電流量を、正確に検知することが可能となる。これにより、コイル電流の低調波発振を防止すると同時に、出力電流の低下を防止することが可能となる。
【発明の効果】
【００１３】
本発明のＤＣ−ＤＣコンバータの制御回路および制御方法によれば、チョークコイルを流れるコイル電流の下限値を一定値に揃えることができる。よって、メイントランジスタのオンデューティが５０％を超える場合においても、コイル電流の低調波発振を防止することが可能となる。また同時に、出力電流の低下を防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明の第１および第２実施形態を、図１乃至図９を用いて説明する。第１実施形態を、図１乃至図４を用いて説明する。まず、メイントランジスタのオンデューティが５０％を超える場合における、低調波発振の影響をキャンセルするための従来方法（スロープ補償制御）について、図１および図２を用いて説明する。オンデューティが５０％以上では、図１２に示したように、コイル電流ＩＬが低調波発振を起こす問題がある。このような問題を回避するために、いわゆるスロープ補償制御が行われる。図１に、スロープ補償制御を行うＤＣ−ＤＣコンバータ制御回路１１ｂの回路図を示す。ＤＣ−ＤＣコンバータ制御回路１１ｂは、従来のＤＣ−ＤＣコンバータ制御回路１０１に加えて、スロープ補償信号発生器２０、信号合成部２１を備えている。またその他の構造は、図１１に係るＤＣ−ＤＣコンバータ１００と同様であるため、ここでは説明を省略する。
【００１５】
また図２に、ＤＣ−ＤＣコンバータ制御回路１１ｂにおける、電圧増幅器ＡＭＰ１の出力電圧信号ＶＩＬの波形、および信号合成部２１の補正電圧信号ＶＩＳの波形を示す。また比較のため、補正を行わなかった場合の出力電圧信号ＶＩＬ’の波形を示す。出力電圧信号ＶＩＬ（図２点線）は、チョークコイルＬ１に流れるコイル電流ＩＬを表している。出力電圧信号ＶＩＬの下限値は、発振器ＯＳＣから出力される基準クロック信号ＦＲの立ち上がりエッジによって定められる。出力電圧信号ＶＩＬは、ランプ波形となる。そして出力電圧信号ＶＩＬ’の下限値を見ると、下限電圧値ＶＢ’、ＶＢ”を繰り返しており低周波発振をしている。
【００１６】
信号合成部２１では、出力電圧信号ＶＩＬに、スロープ補償信号発生器２０から出力されるスロープ補償信号が重畳される。すると信号合成部２１から出力される補正電圧信号ＶＩＳは、波形の傾斜角が大きくなる。すなわちチョークコイルＬ１に流れる電流を見かけ上大きくすることができる。よって出力電圧信号ＶＩＬに比して早いタイミングで、補正電圧信号ＶＩＳを誤差増幅信号Ｖ１に到達させている。ここでは、動作を分かりやすくするため、Ｖ１に到達後スロープ補償信号を０としている。補正電圧信号ＶＩＳが誤差増幅信号Ｖ１に到達した後は、補正電圧信号ＶＩＳは出力電圧信号ＶＩＬと等しくなっており、ＶＩＬはＶＩＬ’より早く低下する。この動作を繰り返し、出力電圧信号ＶＩＬの下限値が、一定値の下限電圧値ＶＢで揃えられる。
【００１７】
これにより、スロープ補償制御によって、補正された出力電圧信号ＶＩＬの下限値が、一定値である下限電圧値ＶＢに揃うように、メイントランジスタＦＥＴ１をオフ状態にするタイミングを制御することが可能となる。よって低周波発振が防止される。
【００１８】
しかし、補正電圧信号ＶＩＳは、チョークコイルＬ１に実際に流れる電流を表している出力電圧信号ＶＩＬ波形に、補正波形を重畳することで得られている。すると、補正電圧信号ＶＩＳによって表されるコイル電流ＩＬの電流量は、実際にチョークコイルＬ１を流れるコイル電流ＩＬの電流量よりも、補正が行われている分だけ少ない電流量である。すなわち、補正電圧信号ＶＩＳにより、ＶＩＬ’の電流であるべきところが、ＶＩＬに低下しており、チョークコイルＬ１の実電流量を正確に表していない。よってスロープ補償を用いる場合には、メイントランジスタＦＥＴ１のオンデューティが５０％を超える領域では、出力電流が低下する問題が有った。特にオンデューティが８０％を超える領域では、低調波発振を防止するため大きなスロープ補償信号が必要となり、出力電流の低下割合が増大する問題があった。
【００１９】
本発明に係るＤＣ−ＤＣコンバータ制御回路１１を、図３を用いて説明する。ＤＣ−ＤＣコンバータ制御回路１１は、ＤＣ−ＤＣコンバータ１０のオンデューティが５０％を超えるときでも、スロープ補償制御を行わずに、低調波発振を防止することが出来る、電流モード制御型ＤＣ−ＤＣコンバータの制御回路である。
【００２０】
ＤＣ−ＤＣコンバータ１０は、ＤＣ−ＤＣコンバータ制御回路１１、チョークコイルＬ１、メイントランジスタＦＥＴ１、同期整流トランジスタＦＥＴ２、フライホィールダイオードＤ１、コンデンサＣ１、電流センス抵抗Ｒｓ１を備える。
【００２１】
メイントランジスタＦＥＴ１および同期整流トランジスタＦＥＴ２は、ＤＣ−ＤＣコンバータ制御回路１１によりオン／オフの制御が行われる。同期整流トランジスタＦＥＴ２は、チョークコイルＬ１に蓄えられたエネルギーを放出するためのスイッチであり、メイントランジスタＦＥＴ１が非導通状態である期間中において導通状態とされる。チョークコイルＬ１は電圧を変換するためのコイルである。フライホィールダイオードＤ１は、チョークコイルＬ１に蓄えられたエネルギーを放出するためのダイオードであり、メイントランジスタＦＥＴ１がオフである期間中にオン状態とされる。コンデンサＣ１は、出力電圧Ｖｏの平滑用コンデンサーである。電流センス抵抗Ｒｓ１は、チョークコイルＬ１に流れるコイル電流ＩＬを検出するための電流センス抵抗である。
【００２２】
ＤＣ−ＤＣコンバータ制御回路１１は、ＤＣ−ＤＣコンバータ１０の全体の制御を行う回路である。ＤＣ−ＤＣコンバータ制御回路１１は、電圧増幅器ＡＭＰ１、誤差増幅器ＥＲＡ１、電圧比較器ＣＯＭＰ１およびＣＯＭＰ２、フリップフロップＦＦ１、抵抗素子Ｒ１およびＲ２、基準電圧部Ｖｅ１（基準電圧ｅ１）、オフセット電圧部Ｖｅ２（オフセット電圧ｅ２）を備える。
【００２３】
電圧増幅器ＡＭＰ１は電流センス抵抗Ｒｓ１に流れる電流により発生する電圧を検出する為の電圧増幅器である。電圧増幅器ＡＭＰ１からは出力電圧信号ＶＩＬが出力される。出力電圧信号ＶＩＬはコイル電流ＩＬに比例する。
【００２４】
誤差増幅器ＥＲＡ１は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏと、基準電圧ｅ１との差を増幅するための誤差増幅器である。抵抗素子Ｒ１およびＲ２は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏを分圧するための電圧分割抵抗である。抵抗素子Ｒ１およびＲ２の抵抗値は、出力電圧Ｖｏの電圧が所定値とされるときに、当該分圧値が基準電圧ｅ１と同じになるように設定される。抵抗素子Ｒ１およびＲ２により分割された電圧は、誤差増幅器ＥＲＡ１の反転入力端子に入力される。また基準電圧ｅ１は、非反転入力端子に入力される。誤差増幅器ＥＲＡ１からは、誤差増幅信号Ｖ１が出力される。
【００２５】
電圧比較器ＣＯＭＰ１は、誤差増幅器ＥＲＡ１から出力される誤差増幅信号Ｖ１と、電圧増幅器ＡＭＰ１から出力される出力電圧信号ＶＩＬの電圧とを比較する電圧比較器である。また電圧比較器ＣＯＭＰ１の出力端子は、フリップフロップＦＦ１のリセット端子Ｒに接続される。同様にして電圧比較器ＣＯＭＰ２は、オフセット電圧部Ｖｅ２から出力される下限値設定電圧Ｖ２と、出力電圧信号ＶＩＬとを比較する電圧比較器である。電圧比較器ＣＯＭＰ２の出力端子は、フリップフロップＦＦ１のセット端子Ｓに接続される。
【００２６】
オフセット電圧部Ｖｅ２には、誤差増幅信号Ｖ１が入力される。そしてオフセット電圧部Ｖｅ２からは、誤差増幅信号Ｖ１に対してオフセット電圧ｅ２を減じて得られる下限値設定電圧Ｖ２が出力される。すなわちオフセット電圧部Ｖｅ２は、出力電圧信号ＶＩＬの上限値を定める誤差増幅信号Ｖ１に対してオフセット電圧ｅ２を減じることで、出力電圧信号ＶＩＬの下限値を定める電圧値（下限値設定電圧Ｖ２）を設定する作用を有する。
【００２７】
フリップフロップＦＦ１の出力端子Ｑは、メイントランジスタＦＥＴ１のゲートに接続される。出力端子Ｑからは、信号ＤＨ１が出力され、信号ＤＨ１がハイレベルの期間においてメイントランジスタＦＥＴ１が導通、ローレベルの期間においてメイントランジスタＦＥＴ１が非導通状態とされる。同様に、フリップフロップＦＦの出力端子＊Ｑは、同期整流トランジスタＦＥＴ２のゲートに接続される。出力端子＊Ｑからは、信号ＤＬ１が出力され、信号ＤＬ１がハイレベルの期間において同期整流トランジスタＦＥＴ２が導通、ローレベルの期間において同期整流トランジスタＦＥＴ２が非導通状態とされる。
【００２８】
ＤＣ−ＤＣコンバータ制御回路１１の動作を、図３、図４を用いて説明する。図３に於いて、メイントランジスタＦＥＴ１がオンすると、入力ＶｉからメイントランジスタＦＥＴ１を介してチョークコイルＬ１に電流が流れ、負荷に供給される。このメイントランジスタＦＥＴ１の導通期間（エネルギ供給期間）においては、コイル電流ＩＬが増加する。このときチョークコイルＬ１のインダクタンスをＬ、メイントランジスタＦＥＴ１がオンしている時間をＴｏｎとすると、期間Ｔｏｎの間に増加するコイル電流ΔＩＬは、下式で表される。
ΔＩＬ＝（Ｖｉ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ    
【００２９】
また電圧増幅器ＡＭＰ１から出力される出力電圧信号ＶＩＬは、コイル電流ＩＬに比例する。よって、比例定数をＡとすると、期間Ｔｏｎの間に増加する出力電圧信号ΔＶＩＬは下式で表される。
ΔＶＩＬ＝Ａ×（Ｖｉ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ     ・・・（式１）
【００３０】
図４は、出力電圧信号ＶＩＬ、誤差増幅信号Ｖ１、下限値設定電圧Ｖ２の波形を示す図である。図４において振幅ＡＶは、オフセット電圧ｅ２の値と同じである。出力電圧信号ＶＩＬの電圧値が、誤差増幅信号Ｖ１に到達すると（領域Ｅ１）、電圧比較器ＣＯＭＰ１の出力信号がローレベルからハイレベルへ遷移する。ハイレベルへ遷移した信号がリセット端子Ｒに入力されることで、フリップフロップＦＦ１はリセットされる。そして信号ＤＨ１はローレベルとされ、メイントランジスタＦＥＴ１が非導通状態とされる。また信号ＤＬ１はハイレベルとされ、同期整流トランジスタＦＥＴ２が導通状態とされる。
【００３１】
メイントランジスタＦＥＴ１が非導通状態、同期整流トランジスタＦＥＴ２が導通状態とされると、コイルに蓄えられた電流エネルギーは、同期整流トランジスタＦＥＴ２を介して負荷に放電される。そしてコイル電流ＩＬは、放電により、時間と共に減少する。このときメイントランジスタＦＥＴ１がオフしている時間をＴｏｆｆとすると、期間Ｔｏｆｆの間に減少するコイル電流ΔＩＬは、下式で表される。
ΔＩＬ  ＝Ｖｏｕｔ／Ｌ×Ｔｏｆｆ    
【００３２】
また出力電圧信号ＶＩＬはコイル電流ＩＬに比例する。よって、比例定数をＡとすると、期間Ｔｏｆｆの間に減少する出力電圧信号ΔＶＩＬは下式で表される。
ΔＶＩＬ＝Ａ×Ｖｏｕｔ／Ｌ×Ｔｏｆｆ     ・・・（式２）
【００３３】
コイル電流ＩＬの減少に伴い、出力電圧信号ＶＩＬも減少する。そして図４において、出力電圧信号ＶＩＬの電圧値が、下限値設定電圧Ｖ２まで減少すると（領域Ｅ２）、電圧比較器ＣＯＭＰ２の出力がローレベルからハイレベルへ遷移する。ハイレベルへ遷移した信号がセット端子Ｓに入力されることで、フリップフロップＦＦ１はセットされる。そして信号ＤＨ１はハイレベルとされ、メイントランジスタＦＥＴ１が導通状態とされる。また信号ＤＬ１はローレベルとされ、同期整流トランジスタＦＥＴ２が非導通状態とされる。そして入力Ｖｉから、メイントランジスタＦＥＴ１を介して、チョークコイルＬ１に電流が流れるため、コイル電流ＩＬの電流量は再度増加し始める。
【００３４】
以上の動作が繰り返されることで、図４に示す出力電圧信号ＶＩＬの波形が得られる。図４より、期間Ｔｏｎにおける出力電圧信号ＶＩＬの増加量と、期間Ｔｏｆｆにおける出力電圧信号ＶＩＬの減少量とは等しいため、下式が成立する。
Ａ×（Ｖｉ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ＝Ａ×Ｖｏｕｔ／Ｌ×Ｔｏｆｆ  
Ｖｏ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）×Ｖｉ  ・・・（式３）
【００３５】
よって式３より、メイントランジスタＦＥＴ１のオン／オフ期間である期間Ｔｏｎ、Ｔｏｆｆによって、出力電圧Ｖｏを制御することが可能であることが分かる。そしてこのとき、図４に示すように、出力電圧信号ＶＩＬの波形の下限値を、一定の電圧値である下限値設定電圧Ｖ２に揃えることができる。よってコイル電流ＩＬの低調波発振の発生を防止することが出来る。
【００３６】
以上詳細に説明したとおり、第１実施形態に係るＤＣ−ＤＣコンバータ制御回路１１は、コイル電流ＩＬの上限設定値に対して所定電圧を減じた値を、下限設定値として設定する。そして、コイル電流ＩＬが上限設定値に達した時にメイントランジスタＦＥＴ１を非導通状態とし、コイル電流ＩＬが下限設定値に達したときにメイントランジスタＦＥＴ１を導通状態とする制御を行う。よってＤＣ−ＤＣコンバータ制御回路１１は、コイル電流ＩＬの下限値が下限設定値となるように、コイル電流ＩＬを直接制御する。
【００３７】
これにより、コイル電流ＩＬの下限値を一定値に揃えることができる。よって、チョークコイルＬ１に流れる電流を検出して、メイントランジスタＦＥＴ１のオフ制御を行うことでデューティ制御を行う電流モード制御型ＤＣ−ＤＣコンバータにおいて、オンデューティが５０％を超える場合においても、コイル電流の低調波発振を防止することが可能となる。
【００３８】
また出力電圧信号の波形に、スロープ補償等の補正波形を重畳する必要がない。よって、実際にチョークコイルＬ１を流れるコイル電流ＩＬの電流量を、正確に検知することが可能となる。これにより、オンデューティが５０％を超える領域においても、コイル電流の低調波発振を防止しながら、出力電流の低下を防止することが可能となる。
【００３９】
また、誤差増幅器ＥＲＡ１から出力される誤差増幅信号Ｖ１を基準とし、誤差増幅信号Ｖ１に対してオフセット電圧ｅ２を減じた値を、下限値設定電圧Ｖ２として設定する。これにより、誤差増幅信号Ｖ１の変動に追従して、下限値設定電圧Ｖ２も変動するため、振幅ＡＶが一定値に保たれる。よって、誤差増幅信号Ｖ１の変動によって、メイントランジスタＦＥＴ１のスイッチング周波数ｆが影響を受けることを抑えることが可能となる。ここで、ＶＩＬの平均値はコイル電流ＩＬの平均値、すなわち負荷への出力電流であり、Ｖ１の変動は負荷電流の変動を示している。
【００４０】
本発明の第２実施形態を図５乃至図９を用いて説明する。第２実施形態に係るＤＣ−ＤＣコンバータ制御回路１１ａは、第１実施形態に係るＤＣ−ＤＣコンバータ制御回路１１の機能に加え、さらに、入力電圧の変動に伴うメイントランジスタのスイッチング周波数の変動を抑える機能を備えた形態である。
【００４１】
降圧型ＤＣ−ＤＣコンバータのメイントランジスタＦＥＴ１のオンデューティは入力電圧と出力電圧の比で決まる。よって、第１実施形態に係るＤＣ−ＤＣコンバータ制御回路１１のように、コイル電流ＩＬの増減量を所定値で固定してメイントランジスタＦＥＴ１のオン／オフ制御を行う方式では、入力電圧が変わると、メイントランジスタＦＥＴ１のスイッチングの周波数が変わる特性がある。
【００４２】
第１実施形態のＤＣ−ＤＣコンバータ制御回路１１における、メイントランジスタＦＥＴ１のスイッチング周波数ｆについて検討する。期間Ｔｏｎにおけるコイル電流ΔＩＬは、下式で表される。
ΔＩＬ  ＝（Ｖｉ  −  Ｖｏｕｔ）／Ｌ×Ｔｏｎ    ・・・（式４）
また期間Ｔｏｆｆにおけるコイル電流ΔＩＬは、下式で表される。
ΔＩＬ  ＝Ｖｏｕｔ／Ｌ×Ｔｏｆｆ    ・・・（式５）
また、スイッチング周波数ｆは、下式で表される。
Ｔｏｎ＋Ｔｏｆｆ＝１／ｆ    ・・・（式６）
また、コイル電流ΔＩＬの値は、オフセット電圧ｅ２の値と等しくされる。
【００４３】
（式４）乃至（式６）から、下式が成立する。
ΔＩＬ＝ｅ２＝Ｖｏｕｔ／（Ｌ×ｆ）−（Ｖｏｕｔ）２／（Ｌ×ｆ×Ｖｉ）  ・・・（式７）
（式７）をスイッチング周波数ｆについて整理すると、下式が得られる。
ｆ＝Ｖｏ／ｅ２×（１／Ｌ−Ｖｏ／（Ｌ×Ｖｉ））  ・・・（式８）
【００４４】
（式８）において、スイッチング周波数ｆは、出力電圧Ｖｏ、入力電圧Ｖｉ、オフセット電圧ｅ２の関数で表される。よって入力電圧Ｖｉの変動に応じて、オフセット電圧ｅ２を制御することで、スイッチング周波数ｆを一定値に制御できることがわかる。しかし実際の回路において、上記（式８）が成立するように、入力電圧の値に応じてオフセット電圧ｅ２の値を可変制御するのは現実的ではない。そこで基準クロック信号を用意し、スイッチング周波数ｆが、基準クロック信号の周波数と同じになるように、オフセット値を自動調整することにより、スイッチング周波数ｆを一定値に制御する方法を以下に示す。
【００４５】
図５において、ＤＣ−ＤＣコンバータ制御回路１１ａは、発振器ＯＳＣの基準クロック信号ＦＲの周期と、電圧比較器ＣＯＭＰ２から出力されるセット信号ＦＰの周期とを比較する。そしてセット信号ＦＰの周期が基準クロック信号ＦＲの周期より短いときは、オフセット電圧ｅ２（図４における振幅ＡＶ）を大きくして、ＤＣ−ＤＣコンバータのスイッチング周波数が下がるように制御する。逆にセット信号ＦＰの周期が基準クロック信号の周期より長いときは、オフセット電圧ｅ２（図４における振幅ＡＶ）を小さくして、ＤＣ−ＤＣコンバータのスイッチング周波数が上がるように制御する。このようにＤＣ−ＤＣコンバータ制御回路１１ａは、メイントランジスタＦＥＴ１のスイッチング周期が、基準クロック信号の周期に一致するように、オフセット電圧ｅ２の値の自動調整を行う回路である。
【００４６】
ここで、スイッチング周期と基準クロック信号の周期との周期の長短を検出する方法は、各種挙げられる。第２実施形態では、基準クロック信号ＦＲと、セット信号ＦＰとの位相差を見ることで、周期の長短を判断する方法について述べる。またオフセット電圧ｅ２の調整方法も各種挙げられる。第２実施形態では、電圧比較器ＣＯＭＰ２に流れる電流を調整することで、オフセット値を調整する方法について述べる。
【００４７】
図５に、第２実施形態に係るＤＣ−ＤＣコンバータ制御回路１１ａを用いたＤＣ−ＤＣコンバータ１０ａを示す。ＤＣ−ＤＣコンバータ制御回路１１ａは、周期比較部３０、発振器ＯＳＣ、電圧比較器ＣＯＭＰ２、オフセット調整回路４２を備える。電圧比較器ＣＯＭＰ２から出力されるセット信号ＦＰが、フリップフロップＦＦ１および周期比較部３０に入力される。また発振器ＯＳＣから出力される基準クロック信号ＦＲが、周期比較部３０に入力される。周期比較部３０から出力されるオフセット信号ＯＦＳは、オフセット調整回路４２に入力される。オフセット調整回路４２は、電圧比較器ＣＯＭＰ２に接続される。その他の構成は、第１実施形態のＤＣ−ＤＣコンバータ制御回路１１（図３）と同様であるため、ここでは説明を省略する。
【００４８】
図６に、周期比較部３０の構成を示す。周期比較部３０は、比較回路３１と積分回路３２とを備える。比較回路３１はフリップフロップＦＦ２およびＦＦ３、アンドゲートＡＮＤ１およびＡＮＤ２、トランジスタＭ１およびＭ２を備える。比較回路３１には、基準クロック信号ＦＲおよびセット信号ＦＰが入力される。フリップフロップＦＦ２のリセット端子Ｒには、セット信号ＦＰが入力される。またセット端子Ｓには、アンドゲートＡＮＤ１の出力端子が接続される。アンドゲートＡＮＤ１には、フリップフロップＦＦ３の出力端子＊Ｑから出力される信号ΦＲ、および基準クロック信号ＦＲが入力される。フリップフロップＦＦ２の出力端子Ｑからは、信号ΦＰが出力される。また、フリップフロップＦＦ３についての接続関係についても同様であるため、説明を省略する。
【００４９】
電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に、トランジスタＭ２およびＭ１が接続される。トランジスタＭ２のゲートには、信号ΦＲが入力される。トランジスタＭ１のゲートには、信号ΦＰが入力される。両トランジスタのドレインは共通に接続された上で、積分回路３２に接続される。また積分回路３２は抵抗素子ＩＲとキャパシタＩＣとを備える。積分回路３２からは、オフセット信号ＯＦＳが出力される。
【００５０】
図７に、電圧比較器ＣＯＭＰ２およびオフセット調整回路４２の構成を示す。電圧比較器ＣＯＭＰ２は、トランジスタＱ１乃至Ｑ５を備える。反転入力端子であるトランジスタＱ１のゲートは、電圧増幅器ＡＭＰ１の出力端子に接続される。非反転入力端子であるトランジスタＱ２のゲートは、誤差増幅器ＥＲＡ１の出力端子に接続される。
トランジスタＱ３とＱ４とにより、カレントミラ回路が構成される。電圧比較器ＣＯＭＰ２からは、セット信号ＦＰが出力される。
【００５１】
オフセット調整回路４２は、電圧比較器ＣＯＭＰ２に対して並列接続される。トランジスタＱ１と並列にトランジスタＱ６が備えられる。またトランジスタＱ２と並列にトランジスタＱ７が備えられる。トランジスタＱ７のゲートには、所定電圧値の基準電圧Ｖ３が印加される。トランジスタＱ６のゲートには、周期比較部３０から出力されたオフセット信号ＯＦＳが入力される。ここでトランジスタＱ１およびＱ２と、トランジスタＱ６およびＱ７とが同一サイズである場合には、基準電圧Ｖ３とオフセット信号ＯＦＳとの電圧差が、オフセット電圧（図４における振幅ＡＶの値）となる。
【００５２】
周期比較部３０（図６）の動作を説明する。入力電圧の変動に伴い、基準クロック信号ＦＲの位相に対して、セット信号ＦＰの位相に遅れが発生した場合（図８）を説明する。時間Ｔ０においては、基準クロック信号ＦＲの位相とセット信号ＦＰとの位相は一致し、定常状態であるとする。このとき積分回路３２のキャパシタＩＣには、定常状態に応じた電圧が保持されている。そして時間Ｔ０の経過後に、入力電圧に変動が発生することで、セット信号ＦＰの周期が大きくなり周期ＰＦ０となった場合を考える。時間Ｔ１において、アンドゲートＡＮＤ１（図６）には、ハイレベルの基準クロック信号ＦＲと、ハイレベルの信号＊ΦＲが入力される。よってアンドゲートＡＮＤ１から出力されるハイレベルの信号が、フリップフロップＦＦ２のセット端子Ｓに入力される。すると信号ΦＰはハイレベルに遷移する（矢印Ｙ１）。
【００５３】
次に時間Ｔ２において、基準クロック信号ＦＲに対して期間Ｐ１分遅れたハイレベルのセット信号ＦＰが、フリップフロップＦＦ２のリセット端子Ｒに入力される。よって信号ΦＰはローレベルに遷移する（矢印Ｙ２）。これにより、フリップフロップＦＦ２によって、位相遅れによる時間差（期間Ｐ１）と同時間の正のパルス信号である、信号ΦＰを作ることが可能となる。
【００５４】
信号ΦＰがハイレベルである期間中は、トランジスタＭ１が導通し、積分回路３２のキャパシタＩＣが放電される。よって積分回路３２の出力であるオフセット信号ＯＦＳの電圧値は、トランジスタＭ１の導通時間に応じて減少する。すなわち、基準クロック信号ＦＲとセット信号ＦＰとの周期の差分時間に応じて、オフセット信号ＯＦＳの電圧値が制御される。
【００５５】
オフセット信号ＯＦＳは、オフセット調整回路４２（図７）へ入力される。ここでオフセット調整回路４２によって、オフセット値を調整する方法を説明する。トランジスタＱ１およびＱ２に流れる電流を、電流ｉ１およびｉ２とする。トランジスタＱ６およびＱ７に流れる電流を、電流ｉ１’およびｉ２’とする。トランジスタＱ３およびＱ４には、電流ｉ１＋ｉ１’および１２＋ｉ２’が流れる。またトランジスタＱ３およびＱ４はカレントミラ回路であるため、電流ｉ１＋ｉ１’とｉ２＋ｉ２’が合致したときに出力トランジスタＱ５のゲート電圧が変動し、セット信号ＦＰが出力される。この時出力トランジスタＱ５のゲートには、電流（ｉ１＋ｉ１’）−（ｉ２＋ｉ２’）が供給される。よって、ｉ１’およびｉ２’の値を制御することで、電圧比較器ＣＯＭＰ２の動作特性に、見かけ上、オフセット電圧を存在させることが可能となる。
【００５６】
時間Ｔ０においては、基準クロック信号ＦＲとセット信号ＦＰとの周期が一致するようなオフセット電圧（基準電圧Ｖ３とオフセット信号ＯＦＳとの差電圧）が、自動設定されている。次に時間Ｔ１において、両信号に位相差が発生すると、位相差（期間Ｐ１の長さ）に応じて、オフセット信号ＯＦＳが低下する。よって、基準電圧Ｖ３とオフセット信号ＯＦＳとの差電圧が小さくなり、オフセット電圧が低くなる。すると図４において、振幅ＡＶが小さくされたことと同等の効果が得られる。これによりセット信号ＦＰの周期が短くされ、周期ＰＦ１となる（図８）。
【００５７】
以後、同様の動作が繰り返される。すなわち、次サイクルにおいて、期間Ｐ２と同時間の正のパルス信号である信号ΦＰが作られる（矢印Ｙ３）。そして信号ΦＰの時間長に比例して、トランジスタＭ１が導通することで、オフセット信号ＯＦＳの電圧値がさらに減少する。オフセット信号ＯＦＳが小さくなれば、電流ｉ１’およびオフセット値も小さくされる。これによりセット信号ＦＰの周期がさらに短くなり、周期ＰＦ２となる（図８）。その結果、時間Ｔ５に示すように、基準クロック信号ＦＲとセット信号ＦＰとの位相差がゼロになる。
【００５８】
以上より、基準クロック信号ＦＲの位相に対して、セット信号ＦＰの位相に遅れが発生した場合には、位相差に応じてオフセット値を小さくする動作が行われることで、位相差が解消される。
【００５９】
次に図９において、入力電圧の変動に伴い、基準クロック信号ＦＲの位相に対して、セット信号ＦＰの位相に進みが発生した場合を説明する。時間Ｔ０ａの経過後に、入力電圧に変動が発生することで、セット信号ＦＰの周期が小さくなり周期ＰＦ０ａとなった場合を考える。時間Ｔ１ａにおいて、アンドゲートＡＮＤ２（図６）には、ハイレベルのセット信号ＦＰと、ハイレベルの信号＊ΦＰが入力される。よってアンドゲートＡＮＤ２から出力されるハイレベルの信号が、フリップフロップＦＦ３のセット端子Ｓに入力される。すると信号ΦＲはローレベルに遷移する（矢印Ｙ１ａ）。
【００６０】
時間Ｔ２ａにおいて、セット信号ＦＰに対して期間Ｐ１ａ分遅れたハイレベルの基準クロック信号ＦＲが、フリップフロップＦＦ３のリセット端子Ｒに入力される。よって信号ΦＲはハイレベルに遷移する（矢印Ｙ２ａ）。これにより、フリップフロップＦＦ３によって、位相遅れによる時間差（期間Ｐ１ａ）と同時間の負のパルス信号である、信号ΦＲを作ることが可能となる。
【００６１】
信号ΦＲがローレベルである期間中は、トランジスタＭ２が導通し、積分回路３２のキャパシタＩＣが充電される。よってオフセット信号ＯＦＳの電圧値は、トランジスタＭ２の導通時間に応じて上昇する。すると基準電圧Ｖ３とオフセット信号ＯＦＳとの差電圧が大きくなり、オフセット電圧が大きくなる。すると図４において、振幅ＡＶが大きくされたことと同等の効果が得られる。これによりセット信号ＦＰの周期が長くされ、周期ＰＦ１ａとなる。
【００６２】
以後、同様の動作が繰り返される。すなわち、次サイクルにおいて、期間Ｐ２ａと同時間の負のパルス信号である信号ΦＲが作られる（矢印Ｙ３ａ）。そして信号ΦＲの時間長に比例して、トランジスタＭ２が導通することで、オフセット信号ＯＦＳの電圧値がさらに上昇し、オフセット値が大きくされる。これによりセット信号ＦＰの周期がさらに長くなり、周期ＰＦ２ａとなる（図９）。その結果、時間Ｔ５ａに示すように、基準クロック信号ＦＲとセット信号ＦＰとの位相差がゼロになる。
【００６３】
以上より、基準クロック信号ＦＲの位相に対して、セット信号ＦＰの位相に進みが発生した場合には、位相差に応じてオフセット値を大きくする動作が行われることで、位相差が解消される。
【００６４】
以上詳細に説明したとおり、第２実施形態に係るＤＣ−ＤＣコンバータ制御回路では、ＤＣ−ＤＣコンバータのメイントランジスタのスイッチング周波数ｆを、基準クロック信号ＦＲの周波数に合わせるように、オフセット値の自動調整が行われる。これにより、メイントランジスタのスイッチング周波数ｆを一定値に制御することで、入力電圧の変動に伴うスイッチング周波数の変動を抑えることが可能となる。
【００６５】
特に、電池の放電に伴う電源電圧の変動に対しても、本実施形態のＤＣ−ＤＣコンバータを用いることで、メイントランジスタのスイッチング周波数を一定とさせることができる。よって、ＤＣ−ＤＣコンバータのスイッチング周波数が変化するのを嫌うような、電池を電源として動作する携帯型機器等においては、本発明のＤＣ−ＤＣコンバータ制御回路は特に有効である。
【００６６】
また第２実施形態では、基準クロック信号ＦＲと、セット信号ＦＰとの位相差を検出する。そして位相差の時間長に応じて、オフセット値を自動調整することで、スイッチング周波数ｆを、基準クロック信号ＦＲの周波数に一致させることが可能とされている。よって、フィードバック制御等を用いることなく、比較的簡易な回路によって、両周波数を一致させることが可能である。これにより、ＰＬＬ回路等を用いる場合に比して、回路規模を小さくすることが可能となる。
【００６７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態に係るＤＣ−ＤＣコンバータ制御回路１１（図３）では、電圧増幅器ＡＭＰ１の出力と誤差増幅器ＥＲＡ１の出力とを比較するに際し、電圧比較器ＣＯＭＰ１およびＣＯＭＰ２を用いるとしたがこの形態に限られない。電圧比較器ＣＯＭＰ１とＣＯＭＰ２とは同時に動作しないため、図１０に示すように、一つの電圧比較器ＣＯＭＰ１ａを用いる形態とすることもできる。図１０に示すＤＣ−ＤＣコンバータ制御回路１１ｃは、第１実施形態のＤＣ−ＤＣコンバータ制御回路１１（図３）に加えて、スイッチ部ＳＷ、アンドゲートＡＮＤ３およびＡＮＤ４を備える。スイッチ部ＳＷは、ハイレベルの信号の入力時にはオフセット電圧部Ｖｅ２の出力端子と電圧比較器ＣＯＭＰ１ａの反転入力端子とを接続し、ローレベルの信号の入力時には誤差増幅器ＥＲＡ１の出力端子と電圧比較器ＣＯＭＰ１ａの反転入力端子とを接続するスイッチである。
【００６８】
フリップフロップＦＦ１がリセット状態の時は、メイントランジスタＦＥＴ１が非導通状態とされ、電圧増幅器ＡＭＰ１の出力である出力電圧信号ＶＩＬは低下する。このとき、スイッチ部ＳＷは、オフセット電圧部Ｖｅ２と電圧比較器ＣＯＭＰ１ａとを接続する。よって電圧比較器ＣＯＭＰ１ａは、出力電圧信号ＶＩＬが下限値（オフセット電圧部Ｖｅ２から出力される下限値設定電圧Ｖ２）に達するときを検知する動作を行う。そして出力電圧信号ＶＩＬが下限値設定電圧Ｖ２まで低下すると、電圧比較器ＣＯＭＰ１ａの出力はローレベルに遷移するため、アンドゲートＡＮＤ４からはハイレベルの信号が出力される。よってフリップフロップＦＦ１はセット状態に遷移する。
【００６９】
フリップフロップＦＦ１がセット状態の時は、メイントランジスタＦＥＴ１が導通状態とされ、電圧増幅器ＡＭＰ１の出力である出力電圧信号ＶＩＬは上昇する。このとき、スイッチ部ＳＷは、誤差増幅器ＥＲＡ１と電圧比較器ＣＯＭＰ１ａとを接続する。よって電圧比較器ＣＯＭＰ１ａは、出力電圧信号ＶＩＬが上限値（誤差増幅器ＥＲＡ１から出力される誤差増幅信号Ｖ１）に達するときを検知する動作を行う。そして出力電圧信号ＶＩＬが誤差増幅信号Ｖ１まで上昇すると、電圧比較器ＣＯＭＰ１ａの出力はハイレベルに遷移するため、アンドゲートＡＮＤ３からはハイレベルの信号が出力される。よってフリップフロップＦＦ１はリセット状態に遷移する。
【００７０】
これにより、電圧比較器ＣＯＭＰ１ａを、オフセット電圧ｅ２の電圧幅のヒステリシスを持つ単一のコンパレータとして作用させることが可能となる。そしてフリップフロップＦＦ１の出力との論理処理により、フリップフロップＦＦ１のセット／リセット信号を発生させることも可能となる。よって、電圧比較器の数を減らすことができるため、回路規模の縮小化や低消費電力化を図ることが可能となる。
【００７１】
第２実施形態では、オフセット電圧ｅ２の調整方法として、電圧比較器ＣＯＭＰ２に流れる電流を調整するとしたが、この形態に限られない。電圧比較器ＣＯＭＰ２の参照電圧を直接変化させる形態でもよい。例えば図５において、誤差増幅器ＥＲＡ１と電圧比較器ＣＯＭＰ２との間に、オフセット電圧設定部を備えるとしてもよい。オフセット電圧設定部には、周期比較部３０から出力されるオフセット信号ＯＦＳが入力される。そしてオフセット電圧設定部は、オフセット信号ＯＦＳに応じた電圧値を、誤差増幅器ＥＲＡ１の出力信号にから減じた上で、電圧比較器ＣＯＭＰ２の非反転入力端子に入力するとしてもよい。これによっても、オフセット値を自動調整することにより、スイッチング周波数ｆを一定値に制御することが可能となる。
【００７２】
第２実施形態では、スイッチング周期と基準クロック信号の周期との周期の長短を検出する方法として、位相を比較する方法を用いるとしたが、この形態に限られない。スイッチング周期と基準クロック信号の周期とを一致させることができればよい。例えば直接に両周期を比較し、周期の差に応じて、スイッチング周期を調整する方法を用いてもよい。
【００７３】
第２実施形態におけるＤＣ−ＤＣコンバータ制御回路１１ａ（図５）において、周期比較部３０は、図６に示すような比較的簡単な回路構成からなるとしたが、これに限られない。周期比較器は、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いることができることは言うまでもない。
【００７４】
なお、電圧増幅器ＡＭＰ１は電流検出部の一例、誤差増幅器ＥＲＡ１および基準電圧部Ｖｅ１は第１設定部の一例、オフセット調整回路４２は第２設定部の一例、トランジスタＭ１は第１スイッチの一例、トランジスタＭ２は第２スイッチの一例、電圧比較器ＣＯＭＰ１およびＣＯＭＰ２、または、スイッチ部ＳＷおよびＣＯＭＰ１ａは比較部のそれぞれ一例である。
【００７５】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）
チョークコイルを流れるコイル電流値を検出する電流検出部と、
前記コイル電流値の上限値を決める第１設定部と、
前記コイル電流値の下限値を決める第２設定部と、
前記コイル電流値と前記上限値との比較を行い、前記コイル電流値が前記上限値を超える場合を検出してメイントランジスタを非導通状態とする信号を出力し、
前記コイル電流値と前記下限値との比較を行い、前記コイル電流値が前記下限値を下回る場合を検出して前記メイントランジスタを導通状態とする信号を出力する比較部と
を備えることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
（付記２）
前記第１設定部は、
第１基準電圧と前記電流モード制御型ＤＣ−ＤＣコンバータの出力電圧とが入力され、該第１基準電圧と該ＤＣ−ＤＣコンバータの出力電圧との差電圧に応じた信号を出力する誤差増幅器であることを特徴とする付記１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
（付記３）
前記第２設定部は、
前記上限値に対して所定電圧を減じた値を下限値として設定することを特徴とする付記１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
（付記４）
前記比較部は、
前記コイル電流値と前記上限値とを比較する第１比較器と、
前記コイル電流値と前記下限値とを比較する第２比較器とを備えることを特徴とする付記１に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
（付記５）
前記比較部は、
前記上限値と前記下限値とが入力され、
前記メイントランジスタが導通状態のときは、前記上限値を参照電圧として選択し、
前記メイントランジスタが非導通状態のときは、前記下限値を前記参照電圧として選択するスイッチ部を備えることを特徴とする付記１に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
（付記６）
基準周期と前記メイントランジスタのスイッチング周期との位相差を検出する位相比較器を備え、
該位相比較器は、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて前記所定電圧を大きくし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて前記所定電圧を小さくする信号を出力することを特徴とする付記３に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
（付記７）
前記位相比較器は、
積分器と、
該積分器と第１電位とを接続する第１スイッチと、
該積分器と第２電位とを接続する第２スイッチとを備え、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて、前記第１スイッチを導通状態とし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて、前記第２スイッチを導通状態とすることを特徴とする付記６に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
（付記８）
前記比較部は、前記コイル電流値と前記上限値または／および前記下限値とが入力される第１差動対を備え、
前記第２設定部は、前記第１差動対に対して並列接続される第２差動対を備え、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて、前記第１差動対のうち前記コイル電流値が入力される側のトランジスタに流れる電流を小さくし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて、前記第１差動対のうち前記上限値または／および前記下限値が入力される側のトランジスタに流れる電流を小さくすることを特徴とする付記６に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御回路。
（付記９）
チョークコイルを流れるコイル電流値を検出するステップと、
前記コイル電流値の上限値を決めるステップと、
前記コイル電流値の下限値を決めるステップとを備え、
前記コイル電流値と前記上限値との比較を行い、前記コイル電流値が前記上限値を超える場合を検出してメイントランジスタを非導通状態とし、
前記コイル電流値と前記下限値との比較を行い、前記コイル電流値が前記下限値を下回る場合を検出して前記メイントランジスタを導通状態とすることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
（付記１０）
前記コイル電流値の前記上限値を決めるステップは、第１基準電圧と前記電流モード制御型ＤＣ−ＤＣコンバータの出力電圧との差電圧に応じて前記上限値を設定し、
前記コイル電流値の前記下限値を決めるステップは、前記上限値に対して所定電圧を減じた値を前記下限値として設定することを特徴とする付記９に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
（付記１１）
基準周期と前記メイントランジスタのスイッチング周期との位相差を検出するステップと備え、
前記スイッチング周期の位相が前記基準周期の位相に比して進んでいる場合には、位相差に応じて前記所定電圧を大きくし、
前記スイッチング周期の位相が前記基準周期の位相に比して遅れている場合には、位相差に応じて前記所定電圧を小さくすることを特徴とする付記１０に記載の電流モード制御型ＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００７６】
【図１】ＤＣ−ＤＣコンバータ制御回路１１ｂの回路図である。
【図２】ＤＣ−ＤＣコンバータ制御回路１１ｂにおける補正電圧信号ＶＩＳの波形図である。
【図３】ＤＣ−ＤＣコンバータ制御回路１１の回路図である。
【図４】ＤＣ−ＤＣコンバータ制御回路１１における出力電圧信号ＶＩＬの波形図である。
【図５】ＤＣ−ＤＣコンバータ制御回路１１ａの回路図である。
【図６】周期比較部３０の回路図である。
【図７】電圧比較器ＣＯＭＰ２およびオフセット調整回路４２の回路図である。
【図８】周期比較部３０のタイミングチャート（その１）である。
【図９】周期比較部３０のタイミングチャート（その２）である。
【図１０】ＤＣ−ＤＣコンバータ制御回路１１ｃの回路図である。
【図１１】従来の降圧型ＤＣ−ＤＣコンバータの回路図である。
【図１２】従来のＤＣ−ＤＣコンバータ制御回路の波形図である。
【符号の説明】
【００７７】
１１、１１ａ、１１ｂ、１１ｃ  ＤＣコンバータ制御回路
２１  信号合成部
３０  周期比較部
ＶＩＬ  出力電圧信号
ΦＰ  信号
ΦＲ  信号
ＡＭＰ１  電圧増幅器
ＡＶ  振幅
ＣＯＭＰ１、ＣＯＭＰ２  電圧比較器
ＥＲＡ１  誤差増幅器
ＦＥＴ１  メイントランジスタ
ＦＥＴ２  同期整流トランジスタ
ＩＬ  コイル電流
Ｌ１  チョークコイル
ＯＦＳ  オフセット信号
ＯＳＣ  発振器
Ｖ１  誤差増幅信号
Ｖ２  下限値設定電圧
Ｖｅ１  基準電圧部
Ｖｅ２  オフセット電圧部
ｆ  スイッチング周波数
【図１】
2006254588.tif 000003
【図２】
2006254588.tif 000004
【図３】
2006254588.tif 000005
【図４】
2006254588.tif 000006
【図５】
2006254588.tif 000007
【図６】
2006254588.tif 000008
【図７】
2006254588.tif 000009
【図８】
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【図９】
2006254588.tif 000011
【図１０】
2006254588.tif 000012
【図１１】
2006254588.tif 000013
【図１２】
2006254588.tif 000014