(57)【要約】【課題】  高速動作可能であり、出力波形の劣化を防止することができる論理積回路を提供することを課題とする。【解決手段】  第１の入力差動信号が入力される第１及び第２のトランジスタ（Ｔａ，Ｔｎａ）を含む第１の差動対と、固定バイアスが入力される第３及び第４のトランジスタ（Ｔａａ，Ｔｎａａ）を含む第２の差動対と、第２の入力差動信号が入力される第５及び第６のトランジスタ（Ｔｂ，Ｔｎｂ）を含み、第５のトランジスタに第１の差動対が接続され、第６のトランジスタに第２の差動対が接続される第３の差動対と、第１又は第２のトランジスタに接続され、第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子（Ｖｏｕｔ）とを有する論理積回路が提供される。【選択図】        図１
2006086983.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力差動信号が入力される第１及び第２のトランジスタを含む第１の差動対と、
固定バイアスが入力される第３及び第４のトランジスタを含む第２の差動対と、
第２の入力差動信号が入力される第５及び第６のトランジスタを含み、前記第５のトランジスタに前記第１の差動対が接続され、前記第６のトランジスタに前記第２の差動対が接続される第３の差動対と、
前記第１又は第２のトランジスタに接続され、前記第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子と
を有する論理積回路。
【請求項２】
さらに、前記第３及び第４のトランジスタの入力端子にそれぞれ接続される２個のキャパシタを有する請求項１記載の論理積回路。
【請求項３】
前記キャパシタと前記トランジスタの入力端子との間隔は、前記出力端子の信号の波長の１／１０以下の長さである請求項２記載の論理積回路。
【請求項４】
前記キャパシタと前記トランジスタの入力端子との間隔は、１００μｍ以下である請求項２記載の論理積回路。
【請求項５】
前記第３及び第４のトランジスタは、その一方のトランジスタの入力端子にはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタの入力端子にはそのトランジスタをオフさせるための固定バイアスが入力される請求項１記載の論理積回路。
【請求項６】
さらに、前記第３の差動対に接続される電流源を有する請求項１記載の論理積回路。
【請求項７】
前記第１のトランジスタは、第１の端子が第１の抵抗を介して第１の基準電位に接続され、第２の端子が前記第５のトランジスタの第１の端子に接続され、
前記第２のトランジスタは、第１の端子が第２の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第５のトランジスタの第１の端子に接続され、
前記第３のトランジスタは、第１の端子が前記第１の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第６のトランジスタの第１の端子に接続され、
前記第４のトランジスタは、第１の端子が前記第２の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第６のトランジスタの第１の端子に接続され、
前記第５のトランジスタは、第２の端子が電流源を介して第２の基準電位に接続され、
前記第６のトランジスタは、第２の端子が前記電流源を介して前記第２の基準電位に接続される請求項１記載の論理積回路。
【請求項８】
前記第３及び第４のトランジスタは、その一方のトランジスタの入力端子にはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタの入力端子にはそのトランジスタをオフさせるための固定バイアスが入力される請求項７記載の論理積回路。
【請求項９】
さらに、前記第３及び第４のトランジスタの入力端子にそれぞれ接続される２個のキャパシタを有する請求項８記載の論理積回路。
【請求項１０】
前記キャパシタと前記トランジスタの入力端子との間隔は、１００μｍ以下である請求項９記載の論理積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理積（ＡＮＤ）回路に関し、特に入力差動信号を入力する論理積回路に関する。
【背景技術】
【０００２】
下記の特許文献１には、トランジスタによる差動対を縦積みした論理積回路が記載されている。一般的に、２入力の論理積回路は、第１及び第２の入力信号の論理積信号を出力する。第１及び第２の入力信号が共にローレベルであるときには、出力信号はローレベルになる。第１の入力信号がローレベル、第２の入力信号がハイレベルのときには、出力信号はローレベルになる。第１の入力信号がハイレベル、第２の入力信号がローレベルのときには、出力信号はローレベルになる。第１及び第２の入力信号が共にハイレベルであるときには、出力信号はハイレベルになる。特許文献１の第３図には、縦積みされた２つの差動対を含む論理積回路においてダイオードを設けた回路が示されている。
【０００３】
【特許文献１】特開平２−２４６６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、高速動作可能であり、出力波形の劣化を防止することができる論理積回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１の入力差動信号が入力される第１及び第２のトランジスタを含む第１の差動対と、固定バイアスが入力される第３及び第４のトランジスタを含む第２の差動対と、第２の入力差動信号が入力される第５及び第６のトランジスタを含み、第５のトランジスタに第１の差動対が接続され、第６のトランジスタに第２の差動対が接続される第３の差動対と、第１又は第２のトランジスタに接続され、第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子とを有する論理積回路が提供される。
【発明の効果】
【０００６】
第１の差動対に対応して第２の差動対を設けることにより、第５のトランジスタの負荷と第６のトランジスタの負荷とのバランスを保つことができるので、出力端子の出力波形のリンギング等の波形劣化を防止することができる。また、第１及び第２の差動対の両方に第１の入力差動信号を入力する場合には、入力容量が大きく、第１及び第２の差動対のスイッチング速度が遅くなる問題がある。これに対し、第２の差動対に固定バイアスを入力し、第１の差動対にのみ第１の入力差動信号を入力すれば、入力容量が小さくなり、第１の差動対のスイッチング速度が速くなる。これにより、出力端子の出力パルス幅を短くすることができる。
【発明を実施するための最良の形態】
【０００７】
図６は、論理積（ＡＮＤ）回路の構成を示す回路図である。端子Ｄａ及びＤｎａには、相互に反転した第１の入力差動信号が入力される。すなわち、端子Ｄａにハイレベルが入力されるときには端子Ｄｎａにはローレベルが入力され、端子Ｄａにローレベルが入力されるときには端子Ｄｎａにはハイレベルが入力される。また、端子Ｄｂ及びＤｎｂには、相互に反転した第２の入力差動信号が入力される。電界効果トランジスタＴａ及びＴｎａは第１の差動対を構成し、電界効果トランジスタＴｂ及びＴｎｂは第２の差動対を構成する。出力端子Ｖｏｕｔからは、第１及び第２の入力差動信号の論理積信号が出力される。
【０００８】
トランジスタＴａは、ゲートが入力端子Ｄａに接続され、ドレインが抵抗Ｒ１を介して第１の基準電位（例えばグランド）に接続され、ソースがトランジスタＴｂのドレインに接続される。トランジスタＴｎａは、ゲートが入力端子Ｄｎａに接続され、ドレインが抵抗Ｒ２を介して第１の基準電位に接続され、ソースがトランジスタＴｂのドレインに接続される。トランジスタＴｂは、ゲートが入力端子Ｄｂに接続され、ソースが電流源ＣＳを介して第２の基準電位（例えば負電位）に接続される。トランジスタＴｎｂは、ゲートが入力端子Ｄｎｂに接続され、ドレインがトランジスタＴｎａのドレインに接続され、ソースが電流源ＣＳを介して第２の基準電位に接続される。出力端子Ｖｏｕｔは、トランジスタＴｎａのドレインに接続される。
【０００９】
入力端子Ｄａ及びＤｂにローレベルが入力される場合を説明する。その際、入力端子Ｄｎａ及びＤｎｂにはハイレベルが入力されることになる。トランジスタＴａ及びＴｂがオフし、トランジスタＴｎａ及びＴｎｂがオンする。トランジスタＴｎｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００１０】
次に、入力端子Ｄａにローレベル、入力端子Ｄｂにハイレベルが入力される場合を説明する。その際、入力端子Ｄｎａにはハイレベル、入力端子Ｄｎｂにはローレベルが入力されることになる。トランジスタＴａ及びＴｎｂがオフし、トランジスタＴｎａ及びＴｂがオンする。トランジスタＴｎａ及びＴｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００１１】
次に、入力端子Ｄａにハイレベル、入力端子Ｄｂにローレベルが入力される場合を説明する。その際、入力端子Ｄｎａにはローレベル、入力端子Ｄｎｂにはハイレベルが入力されることになる。トランジスタＴｂ及びＴｎａがオフし、トランジスタＴａ及びＴｎｂがオンする。トランジスタＴｎｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００１２】
次に、入力端子Ｄａ及びＤｂにハイレベルが入力される場合を説明する。その際、入力端子Ｄｎａ及びＤｎｂにはローレベルが入力されることになる。トランジスタＴａ及びＴｂがオンし、トランジスタＴｎａ及びＴｎｂがオフするので、出力端子Ｖｏｕｔはハイレベルになる。
【００１３】
しかしながら、この回路では、トランジスタＴｂの負荷状態とトランジスタＴｎｂの負荷状態が異なっている。すなわち、トランジスタＴｂは、トランジスタＴａ又はＴｎａと抵抗Ｒ１又はＲ２との直列接続を介して第１の基準電位に接続される。それに対して、トランジスタＴｎｂは、抵抗Ｒ２を介して第１の基準電位に接続される。そのため、出力端子Ｖｏｕｔの出力波形Ｖｏｕｔにリンギングが生じて波形劣化し、高速動作が安定しない。この問題の解決方法として、図７に示す回路が考えられる。
【００１４】
図７は、他の論理積回路の構成を示す回路図である。図７の回路は、図６の回路に対して、電界効果トランジスタＴａａ及びＴｎａａを追加したものである。トランジスタＴａａは、ゲートが入力端子Ｄａに接続され、ドレインがトランジスタＴａのドレインに接続され、ソースがトランジスタＴｎｂのドレインに接続される。トランジスタＴｎａａは、ゲートが入力端子Ｄｎａに接続され、ドレインがトランジスタＴｎａのドレインに接続され、ソースがトランジスタＴｎｂのドレインに接続される。
【００１５】
この回路は、トランジスタＴｎｂ及び第１の基準電位間にも差動対トランジスタＴａａ及びＴｎａａを設けることにより、トランジスタＴｂ及びＴｎｂの負荷バランスが保たれる。その一方で、論理積の論理を保つためにトランジスタＴａ及びＴａａのゲートを接続し、トランジスタＴｎａ及びＴｎａａのゲートを接続している。そのため、入力端子Ｄａ及びＤｎａの入力容量が図６の回路の場合と比べて２倍となり（ファンアウト２）、トランジスタＴａ，Ｔｎａ，Ｔａａ，Ｔｎａａのスイッチング速度が低下する。この問題を解決するために、図８に示す回路が考えられる。
【００１６】
図８は、さらに他の論理積回路の構成を示す回路図である。図８の回路は、図６の回路に対して、レベルシフトダイオードＤ１を追加したものである。ダイオードＤ１は、アノードがトランジスタＴｎａのドレインに接続され、カソードがトランジスタＴｎｂのドレインに接続される。
【００１７】
この回路は、レベルシフトダイオードＤ１を追加することにより、トランジスタＴｂ及びＴｎｂの負荷バランスを保ちながら、入力端子Ｄａ及びＤｎａはファンアウトが１のままであり、入力容量を小さくすることができる。したがって、出力端子Ｖｏｕｔの出力波形は劣化させずに、トランジスタＴａ及びＴｎａのスイッチング速度を低下させない。しかしながら、レベルシフトダイオードＤ１では、図７の回路に示された差動対トランジスタＴａａ及びＴｎａａに比べて、トランジスタＴｎｂのミラー容量（ゲート−ドレイン間容量）を低減できない。そのため、差動対トランジスタＴｂ及びＴｎｂのスイッチング速度を高められない。
【００１８】
図１は、本発明の実施形態による論理積回路の構成例を示す回路図である。端子Ｄａ及びＤｎａには、相互に反転した第１の入力差動信号が入力される。また、端子Ｄｂ及びＤｎｂには、相互に反転した第２の入力差動信号が入力される。電界効果トランジスタＴａ及びＴｎａは第１の差動対を構成し、電界効果トランジスタＴａａ及びＴｎａａは第２の差動対を構成し、電界効果トランジスタＴｂ及びＴｎｂは第３の差動対を構成する。出力端子Ｖｏｕｔからは、第１及び第２の入力差動信号の論理積信号が出力される。
【００１９】
トランジスタＴａは、ゲートが入力端子Ｄａに接続され、ドレインが抵抗Ｒ１を介して第１の基準電位（例えばグランド）に接続され、ソースがトランジスタＴｂのドレインに接続される。トランジスタＴｎａは、ゲートが入力端子Ｄｎａに接続され、ドレインが抵抗Ｒ２を介して第１の基準電位に接続され、ソースがトランジスタＴｂのドレインに接続される。
【００２０】
トランジスタＴａａは、ゲートが配線Ｌ１及びＬ２を介して固定バイアス（直流電圧）Ｖｏｆｆに接続され、ドレインが抵抗Ｒ１を介して第１の基準電位に接続され、ソースがトランジスタＴｎｂのドレインに接続される。トランジスタＴｎａａは、ゲートが配線Ｌ１及びＬ２を介して固定バイアスＶｏｎに接続され、ドレインが抵抗Ｒ２を介して第１の基準電位に接続され、ソースがトランジスタＴｎｂのドレインに接続される。
【００２１】
トランジスタＴａａ及びＴｎａａのゲートは、それぞれ高周波ショート用キャパシタＣを介して第１の基準電位に接続される。トランジスタＴａａのゲート及びキャパシタＣ間には配線Ｌ１が設けられ、トランジスタＴｎａａのゲート及びキャパシタＣ間にも配線Ｌ１が設けられる。配線Ｌ１の長さは、出力端子Ｖｏｕｔの信号の波長の１／１０以下の長さが好ましい。ＵＷＢ（Ultra Wide Band）通信では、半値幅が１０ｐｓ以下の極短パルスが必要とされる。１０ｐｓのパルスは、１００ＧＨｚに相当する。出力端子ＯＵＴの信号が１００ＧＨｚの場合、配線Ｌ１の長さは１００μｍ以下が好ましい。キャパシタＣは、１ｐＦ以上が好ましい。キャパシタＣを設けることにより、出力端子ＯＵＴの高周波信号を第１の基準電位にショートさせることができ、その高周波信号による固定バイアスＶｏｆｆ及びＶｏｎへの悪影響を防止できる。配線Ｌ１の長さを短くすることにより、高周波信号を第１の基準電位にショートすることができる。
【００２２】
トランジスタＴｂは、ゲートが入力端子Ｄｂに接続され、ソースが電流源ＣＳを介して第２の基準電位（例えば負電位）に接続される。トランジスタＴｎｂは、ゲートが入力端子Ｄｎｂに接続され、ソースが電流源ＣＳを介して第２の基準電位に接続される。出力端子Ｖｏｕｔは、トランジスタＴｎａ及びＴｎａａのドレインに接続される。
【００２３】
例えば、第１の基準電位は０Ｖ、第２の基準電位は−３．３Ｖである。固定バイアスＶｏｆｆは、トランジスタＴａａを常にオフさせるためのバイアスであり、例えば−１．７Ｖである。固定バイアスＶｏｎは、トランジスタＴｎａａを常にオンさせるためのバイアスであり、例えば−１．３Ｖである。
【００２４】
入力端子Ｄａ及びＤｂにローレベルが入力される場合を説明する。その際、入力端子Ｄｎａ及びＤｎｂにはハイレベルが入力されることになる。トランジスタＴａ及びＴｂがオフし、トランジスタＴｎａ及びＴｎｂがオンする。トランジスタＴｎｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００２５】
次に、入力端子Ｄａにローレベル、入力端子Ｄｂにハイレベルが入力される場合を説明する。その際、入力端子Ｄｎａにはハイレベル、入力端子Ｄｎｂにはローレベルが入力されることになる。トランジスタＴａ及びＴｎｂがオフし、トランジスタＴｎａ及びＴｂがオンする。トランジスタＴｎａ及びＴｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００２６】
次に、入力端子Ｄａにハイレベル、入力端子Ｄｂにローレベルが入力される場合を説明する。その際、入力端子Ｄｎａにはローレベル、入力端子Ｄｎｂにはハイレベルが入力されることになる。トランジスタＴｂ及びＴｎａがオフし、トランジスタＴａ及びＴｎｂがオンする。トランジスタＴｎｂがオンするので、出力端子Ｖｏｕｔはローレベルになる。
【００２７】
次に、入力端子Ｄａ及びＤｂにハイレベルが入力される場合を説明する。その際、入力端子Ｄｎａ及びＤｎｂにはローレベルが入力されることになる。トランジスタＴａ及びＴｂがオンし、トランジスタＴｎａ及びＴｎｂがオフするので、出力端子Ｖｏｕｔはハイレベルになる。
【００２８】
本実施形態の第１の特徴は、差動対トランジスタＴａａ及びＴｎａａを設けることである。トランジスタＴｎｂの負荷側に差動対トランジスタＴａａ及びＴｎａａを接続する。トランジスタＴａａは常にオフとなるように、トランジスタＴｎａａは常にオンとなるように、トランジスタＴａａ及びＴｎａａのゲートへそれぞれ固定バイアスＶｏｆｆ及びＶｏｎを供給する。
【００２９】
本実施形態の第２の特徴は、高周波ショート用キャパシタＣを設けることである。固定バイアスを与えるトランジスタＴａａ及びＴｎａａのゲートにそれぞれ高周波ショート用のキャパシタＣを設ける。そのゲート及びキャパシタＣ間の配線Ｌ１の長さを出力端子Ｖｏｕｔの信号波長（電気長）の１／１０以下にすることが好ましい。
【００３０】
トランジスタＴａａ及びＴｎａａを設けることにより、トランジスタＴｂ及びＴｎｂの負荷バランスが保たれ、出力端子Ｖｏｕｔの出力波形にリンギング等の波形劣化を防止することができる。また、本実施形態は、図７に示す回路のようにトランジスタＴａ及びＴａａのゲートを接続、かつトランジスタＴｎａ及びＴｎａａのゲートを接続しないため、入力端子Ｄａ及びＤｎａのファンアウトは１のままであり、入力容量を小さくすることができる。これにより、トランジスタＴａ及びＴｎａのスイッチング速度を高速化することができる。さらに、本実施形態は、図８の回路においてダイオードＤ１を設ける場合に比べて、トランジスタＴｎｂのゲート−ドレイン間ミラー容量を低減でき、差動対トランジスタＴｂ及びＴｎｂのスイッチング速度を高速化することができる。
【００３１】
また、トランジスタＴａａ及びＴｎａａのゲートから第１の基準電位の供給パッドまでの配線Ｌ１及びＬ２の長さは、セルレイアウトの都合上、数百μｍから、長い場合では１ｍｍ程度にまで及ぶ。そのため、キャパシタＣとゲートとの間の配線Ｌ１の長さが長いと、トランジスタＴａａ及びＴｎａａのゲート−ドレイン間容量を介して配線Ｌ１に漏れ出した高周波信号が配線Ｌ１の長さに依存した周波数で定在波を起こす。これは、特に１００ＧＨｚ以上の周波数領域の利得を大きく低下させる。配線Ｌ１の長さが１００ＧＨｚの信号波長の１／１０以下になるようにキャパシタＣを設置することで、１００ＧＨｚ以上の領域でも利得を得ることができる。なお、許容できる配線Ｌ１の長さは、実施環境（配線及び基板間距離、層間絶縁膜の比誘電率等）により異なるため、厳密な値を決めることはできないが、出力端子Ｖｏｕｔの信号が１００ＧＨｚの場合には、配線Ｌ１の長さは１００μｍ以下が好ましい。
【００３２】
次に、トランジスタＴａ，Ｔｎａ，Ｔａａ，Ｔｎａａ，Ｔｂ，Ｔｎｂとして、ゲート長が０．１μｍのＩｎＰのＨＥＭＴ（High Electron Mobility Transistor）技術を用いた例について、図２〜図５を参照しながら説明する。
【００３３】
図２は、図１の本実施形態の回路及び図６の回路の出力パルス波形を比較した図である。波形２０１は、図１の本実施形態の回路の出力端子Ｖｏｕｔから出力される出力パルス波形を示す。波形２０２は、図６の回路の出力端子Ｖｏｕｔから出力される出力パルス波形を示す。図６の回路ではトランジスタＴｂの負荷とトランジスタＴｎｂの負荷がアンバランスであるため、波形２０２のように出力パルスにリンギングが生じ、波形が劣化する。これにより、パルス幅も広くなり、高速通信が困難になる。図１の回路では差動対トランジスタＴａａ及びＴｎａａを設けることにより、トランジスタＴｂ及びＴｎｂの負荷バランスを保っており、波形２０１のようにリンギングは起こらず、波形の劣化を防止することができる。また、波形２０１は、パルス幅が狭くなり、高速通信が可能になる。
【００３４】
図３は、図１の本実施形態の回路及び図７の回路のトランジスタＴｎａの小信号解析結果を示す周波数特性を示す図である。特性３０１は、図１の本実施形態の回路の出力端子Ｖｏｕｔから出力される出力信号の周波数特性を示す。特性３０２は、図７の回路の出力端子Ｖｏｕｔから出力される出力信号の周波数特性を示す。図１の回路は、図７の回路に比べ、トランジスタＴａ及びＴｎａを高速駆動することができるので、高周波数においても高い利得を維持することができる。
【００３５】
図４は、図１の本実施形態の回路及び図８の回路のトランジスタＴｎｂの小信号解析結果を示す周波数特性を示す図である。特性４０１は、図１の本実施形態の回路の出力端子Ｖｏｕｔから出力される出力信号の周波数特性を示す。特性４０２は、図８の回路の出力端子Ｖｏｕｔから出力される出力信号の周波数特性を示す。図１の回路は、図８の回路に比べ、トランジスタＴｎａを高速駆動することができるので、高周波数においても高い利得を維持することができる。
【００３６】
図５は、図１の本実施形態の回路においてトランジスタＴｎｂの小信号解析結果を示す周波数特性を示す図である。特性５０１は、配線Ｌ１の長さが１００μｍのときの周波数特性を示す。特性５０２は、配線Ｌ１の長さが３００μｍのときの周波数特性を示す。特性５０２に示すように、配線Ｌ１の長さが３００μｍのときには１００ＧＨｚ近辺で共振点が生じ、１００ＧＨｚ以上の周波数領域での利得が急激に減少する。それに対し、特性５０１に示すように、配線Ｌ１の長さが１００μｍのときには、共振点が消えて、利得が維持される帯域が伸び、高周波数においても高い利得を維持することができる。すなわち、配線Ｌ１の長さを１００μｍ以下にすることにより、３００μｍの場合に比べて、論理積回路の動作を高速化することができる。
【００３７】
以上のように、本実施形態は、第１の入力差動信号が入力される第１及び第２のトランジスタＴａ及びＴｎａが第１の差動対を構成する。固定バイアスが入力される第３及び第４のトランジスタＴａａ及びＴｎａａが第２の差動対を構成する。第２の入力差動信号が入力される第５及び第６のトランジスタＴｂ及びＴｎｂが第３の差動対を構成する。第５のトランジスタＴｂに第１の差動対が接続され、第６のトランジスタＴｎｂに第２の差動対が接続される。出力端子Ｖｏｕｔは、第１又は第２のトランジスタＴａ又はＴｎａに接続され、第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力する。出力端子ＶｏｕｔをトランジスタＴａのドレインに接続すれば、出力端子Ｖｏｕｔからは否定論理積信号が出力される。
【００３８】
第１の差動対に対応して第２の差動対を設けることにより、第５のトランジスタＴｂの負荷と第６のトランジスタＴｎｂの負荷とのバランスを保つことができるので、出力端子Ｖｏｕｔの出力波形のリンギング等の波形劣化を防止することができる。また、図７の回路のように、第１及び第２の差動対の両方に第１の入力差動信号を入力する場合には、入力容量が大きく、第１及び第２の差動対のスイッチング速度が遅くなる問題がある。これに対し、第２の差動対に固定バイアスＶｏｆｆ及びＶｏｎを入力し、第１の差動対にのみ第１の入力差動信号を入力すれば、入力容量が小さくなり、第１の差動対のスイッチング速度が速くなる。これにより、出力端子Ｖｏｕｔの出力パルス幅を短くすることができる。
【００３９】
論理積回路の応用先の１つとしてＵＷＢ通信システムが挙げられる。本実施形態の論理積回路は、ＵＷＢ通信等に用いられる超高速集積回路として使用することができる。ＵＷＢ通信では、半値幅が１０ｐｓ以下の極短パルスを必要とする。本実施形態の論理積回路は、差動対トランジスタＴａ及びＴｎａと差動対トランジスタＴｂ及びＴｎｂの動作を高速化することができるので、半値幅が１０ｐｓ以下の極短パルスを出力することができ、ＵＷＢ通信システムに適用することができる。
【００４０】
なお、本実施形態では、電界効果トランジスタを用いる場合を例に説明したが、電界効果トランジスタの代わりにバイポーラトランジスタを用いてもよい。その場合、電界効果トランジスタのゲート（入力端子）、ドレイン（第１の端子）及びソース（第２の端子）は、それぞれバイポーラトランジスタのベース、コレクタ及びエミッタに相当する。
【００４１】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４２】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４３】
（付記１）
第１の入力差動信号が入力される第１及び第２のトランジスタを含む第１の差動対と、
固定バイアスが入力される第３及び第４のトランジスタを含む第２の差動対と、
第２の入力差動信号が入力される第５及び第６のトランジスタを含み、前記第５のトランジスタに前記第１の差動対が接続され、前記第６のトランジスタに前記第２の差動対が接続される第３の差動対と、
前記第１又は第２のトランジスタに接続され、前記第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子と
を有する論理積回路。
（付記２）
さらに、前記第３及び第４のトランジスタの入力端子にそれぞれ接続される２個のキャパシタを有する付記１記載の論理積回路。
（付記３）
前記キャパシタと前記トランジスタの入力端子との間隔は、前記出力端子の信号の波長の１／１０以下の長さである付記２記載の論理積回路。
（付記４）
前記キャパシタと前記トランジスタの入力端子との間隔は、１００μｍ以下である付記２記載の論理積回路。
（付記５）
前記キャパシタは、１ｐＦ以上である付記２記載の論理積回路。
（付記６）
前記第３及び第４のトランジスタは、その一方のトランジスタの入力端子にはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタの入力端子にはそのトランジスタをオフさせるための固定バイアスが入力される付記１記載の論理積回路。
（付記７）
さらに、前記第３の差動対に接続される電流源を有する付記１記載の論理積回路。
（付記８）
さらに、前記第１及び第２のトランジスタのそれぞれに接続される２個の抵抗を有する付記１記載の論理積回路。
（付記９）
前記第１のトランジスタは、第１の端子が第１の抵抗を介して第１の基準電位に接続され、第２の端子が前記第５のトランジスタの第１の端子に接続され、
前記第２のトランジスタは、第１の端子が第２の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第５のトランジスタの第１の端子に接続され、
前記第３のトランジスタは、第１の端子が前記第１の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第６のトランジスタの第１の端子に接続され、
前記第４のトランジスタは、第１の端子が前記第２の抵抗を介して前記第１の基準電位に接続され、第２の端子が前記第６のトランジスタの第１の端子に接続され、
前記第５のトランジスタは、第２の端子が電流源を介して第２の基準電位に接続され、
前記第６のトランジスタは、第２の端子が前記電流源を介して前記第２の基準電位に接続される付記１記載の論理積回路。
（付記１０）
前記第３及び第４のトランジスタは、その一方のトランジスタの入力端子にはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタの入力端子にはそのトランジスタをオフさせるための固定バイアスが入力される付記９記載の論理積回路。
（付記１１）
さらに、前記第３及び第４のトランジスタの入力端子にそれぞれ接続される２個のキャパシタを有する付記１０記載の論理積回路。
（付記１２）
前記キャパシタと前記トランジスタの入力端子との間隔は、１００μｍ以下である付記１１記載の論理積回路。
（付記１３）
前記第１〜第６のトランジスタは、電界効果トランジスタである付記１記載の論理積回路。
（付記１４）
前記第１のトランジスタは、ドレインが第１の抵抗を介して第１の基準電位に接続され、ソースが前記第５のトランジスタのドレインに接続され、
前記第２のトランジスタは、ドレインが第２の抵抗を介して前記第１の基準電位に接続され、ソースが前記第５のトランジスタのドレインに接続され、
前記第３のトランジスタは、ドレインが前記第１の抵抗を介して前記第１の基準電位に接続され、ソースが前記第６のトランジスタのドレインに接続され、
前記第４のトランジスタは、ドレインが前記第２の抵抗を介して前記第１の基準電位に接続され、ソースが前記第６のトランジスタのドレインに接続され、
前記第５のトランジスタは、ソースが電流源を介して第２の基準電位に接続され、
前記第６のトランジスタは、ソースが前記電流源を介して前記第２の基準電位に接続される付記１３記載の論理積回路。
（付記１５）
前記第３及び第４のトランジスタは、その一方のトランジスタのゲートにはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタのゲートにはそのトランジスタをオフさせるための固定バイアスが入力される付記１４記載の論理積回路。
（付記１６）
さらに、前記第３及び第４のトランジスタのゲートにそれぞれ接続される２個のキャパシタを有する付記１５記載の論理積回路。
（付記１７）
前記キャパシタと前記トランジスタのゲートとの間隔は、１００μｍ以下である付記１６記載の論理積回路。
（付記１８）
前記第１〜第６のトランジスタは、バイポーラトランジスタである付記１記載の論理積回路。
（付記１９）
前記第１のトランジスタは、コレクタが第１の抵抗を介して第１の基準電位に接続され、エミッタが前記第５のトランジスタのコレクタに接続され、
前記第２のトランジスタは、コレクタが第２の抵抗を介して前記第１の基準電位に接続され、エミッタが前記第５のトランジスタのコレクタに接続され、
前記第３のトランジスタは、コレクタが前記第１の抵抗を介して前記第１の基準電位に接続され、エミッタが前記第６のトランジスタのコレクタに接続され、
前記第４のトランジスタは、コレクタが前記第２の抵抗を介して前記第１の基準電位に接続され、エミッタが前記第６のトランジスタのコレクタに接続され、
前記第５のトランジスタは、エミッタが電流源を介して第２の基準電位に接続され、
前記第６のトランジスタは、エミッタが前記電流源を介して前記第２の基準電位に接続される付記１８記載の論理積回路。
（付記２０）
前記第３及び第４のトランジスタは、その一方のトランジスタのベースにはそのトランジスタをオンさせるための固定バイアスが入力され、その他方のトランジスタのベースにはそのトランジスタをオフさせるための固定バイアスが入力される付記１９記載の論理積回路。
（付記２１）
さらに、前記第３及び第４のトランジスタのベースにそれぞれ接続される２個のキャパシタを有する付記２０記載の論理積回路。
（付記２２）
前記キャパシタと前記トランジスタのベースとの間隔は、１００μｍ以下である付記２１記載の論理積回路。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態による論理積回路の構成例を示す回路図である。
【図２】図１の本実施形態の回路及び図６の回路の出力パルス波形を比較した図である。
【図３】図１の本実施形態の回路及び図７の回路のトランジスタＴｎａの小信号解析結果を示す周波数特性を示す図である。
【図４】図１の本実施形態の回路及び図８の回路のトランジスタＴｎｂの小信号解析結果を示す周波数特性を示す図である。
【図５】図１の本実施形態の回路においてトランジスタＴｎｂの小信号解析結果を示す周波数特性を示す図である。
【図６】論理積回路の構成を示す回路図である。
【図７】他の論理積回路の構成を示す回路図である。
【図８】さらに他の論理積回路の構成を示す回路図である。
【符号の説明】
【００４５】
Ｔａ，Ｔｎａ  差動対トランジスタ
Ｔａａ，Ｔｎａａ  差動対トランジスタ
Ｔｂ，Ｔｎｂ  差動対トランジスタ
Ｄａ，Ｄｎａ  入力差動信号端子
Ｄｂ，Ｄｎｂ  入力差動信号端子
Ｖｏｆｆ，Ｖｏｎ  固定バイアス
Ｒ１，Ｒ２  抵抗
Ｌ１，Ｌ２  配線
ＣＳ  電流源
Ｃ  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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