(57)【要約】      （修正有）【課題】素子の製造ばらつきにより振幅制御ループの利得が設計値からずれ、変調精度が低下したりノイズ抑圧度が低下したりするのを防止する。【解決手段】振幅制御ループのフォワードパス上に可変利得増幅回路２４８の出力と所定の直流電圧とを切替え可能な切替え手段ＳＷ２を設け、振幅比較回路２３９の後段に基準信号とフィードバック信号との振幅を判定するコンパレータ２５４を設け、送信用発振回路２４０の出力を増幅し振幅制御ループの制御を受けるアンプ２４２に前記直流電圧を印加して可変利得増幅回路２４６の利得を段階的に変化させながらコンパレータ２５４の出力から基準信号とフィードバック信号の振幅が一致したときの可変利得増幅回路２４６の利得をレジスタ２５２に保持させた後、前記直流電圧を他の値に切り替えて可変利得増幅回路２４６の利得を検出して、前記レジスタに保持されている利得とから可変利得増幅回路２４８の利得を決定する。【選択図】  図２
2006254405.tif 000002
【特許請求の範囲】
【請求項１】
所定の周波数の送信信号を発生する送信用発振回路と、該送信用発振回路から出力される信号を増幅する第１の可変利得増幅回路と、振幅検出回路を備え前記送信用発振回路から出力される送信信号の位相を制御する位相制御ループと、前記第１の可変利得増幅回路の利得を制御して該増幅回路から出力される送信信号の振幅を制御する振幅制御ループと、を備え、前記振幅制御ループのキャリブレーションを実行可能な通信用半導体集積回路であって、
送信信号の出力レベルに応じた信号を前記振幅検出回路へ帰還する前記振幅制御ループのフィードバックパス上には第２の可変利得増幅回路が設けられ、前記振幅検出回路から前記第１の可変利得増幅回路までのフォワードパス上には第３の可変利得増幅回路が設けられ、
キャリブレーション実行時に、前記第１の可変利得増幅回路にその利得を設定する第１の値を与えた状態で前記第２の可変利得増幅回路の利得を変化させて該第２の可変利得増幅回路の出力が所定の値となった時の利得を検出し、前記第１の可変利得増幅回路にその利得を設定する第２の値を与えた状態で前記第２の可変利得増幅回路の利得を変化させて該第２の可変利得増幅回路の出力が所定の値となった時の利得を検出し、検出された２つの利得の差に基づいて前記第３の可変利得増幅回路の利得を決定するようにした通信用半導体集積回路。
【請求項２】
前記振幅制御ループに設けられた振幅比較回路には、無基準信号が入力されるとともに前記フィードバックパスからの帰還信号が入力されて比較され、前記振幅比較回路の出力に基づいて前記第２の可変利得増幅回路の出力が所定の値となっているか否かの判定をするように構成されている請求項１に記載の通信用半導体集積回路。
【請求項３】
前記第２の可変利得増幅回路の出力が所定の値となった時の利得を保持しておいて、該利得を前記第２の可変利得増幅回路の送信動作時の利得として設定し、前記第２の可変利得増幅回路の出力信号を位相制御ループの位相比較回路に入力して、振幅一定で位相変調を行なう送信動作時の搬送波との位相比較信号とする請求項１に記載の通信用半導体集積回路。
【請求項４】
前記キャリブレーション実行時の前記第１の可変利得増幅回路にその利得を設定する第２の値を与えた状態で第２の可変利得増幅回路の出力が所定の値となった時の利得を保持して、振幅一定で位相変調を行なう送信動作時のためのキャリブレーションを実行しないように構成されている請求項３に記載の通信用半導体集積回路。
【請求項５】
前記第１の可変利得増幅回路の後段に、出力レベルを指示する外部からの信号に応じて利得が制御されて、送信信号を増幅する増幅回路が設けられている請求項１に記載の通信用半導体集積回路。
【請求項６】
前記振幅検出回路へ帰還されるフィードバック信号は前記第１の可変利得増幅回路の出力から取り出される請求項１に記載の通信用半導体集積回路。
【請求項７】
前記増幅回路は、前記キャリブレーション実行中は非動作状態にされる請求項５に記載の通信用半導体集積回路。
【請求項８】
前記キャリブレーションは電源投入時に実行される請求項１〜７のいずれかに記載の通信用半導体集積回路。
【請求項９】
前記キャリブレーションは外部から供給されるコマンドコードに応じて実行される請求項１〜７のいずれかに記載の通信用半導体集積回路。
【請求項１０】
受信信号をダウンコンバートし復調する受信回路が設けられている請求項１〜７のいずれかに記載の通信用半導体集積回路。
【請求項１１】
請求項１０に記載の通信用半導体集積回路と、受信信号から不要波を除去するバンドパスフィルタとが１つの基板上に実装されてなる通信用電子部品。
【請求項１２】
請求項１０に記載の通信用半導体集積回路と、該通信用半導体集積回路から出力される送信信号を電力増幅するパワーアンプと、送受信切替え手段と、送受信用のアンテナと、受信信号から不要波を除去するバンドパスフィルタと、送受信信号のベースバンド処理および前記通信用半導体集積回路の制御を行なうベースバンド回路とを備えてなる無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信信号の変調機能を有する通信用半導体集積回路のばらつきを補正する技術さらには位相変調のための位相制御ループと振幅変調のための振幅制御ループを備えた通信用半導体集積回路における振幅制御ループのゲインばらつきによる特性の変動を減少させる技術に関し、例えば携帯電話機のような無線通信装置を構成する変復調機能を有する高周波信号処理用半導体集積回路（高周波ＩＣ）およびそれを用いた電子部品（ＲＦモジュール）に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、携帯電話機のような無線通信装置（移動体通信装置）の方式の一つに欧州で採用されているＧＳＭ（Global System for Mobile Communication）と呼ばれる方式がある。このＧＳＭ方式は、搬送波の位相を送信データに応じてシフトするＧＭＳＫ（Gaussian Minimum Shift Keying ）と呼ばれる位相変調方式が用いられている。
【０００３】
また、音声信号の通信はＧＭＳＫ変調で行ない、データ通信は３π／８rotating８−ＰＳＫ（Phase Shift Keying）変調で行なうデュアルモードの通信機能を有するＧＳＭ方式を発展させデータレートを高めたＥＤＧＥ（Enhanced Data Rates for GSM Evolution）方式が提案されている。８−ＰＳＫ変調はＧＭＳＫ変調における搬送波の位相シフトにさらに振幅シフトを加えたような変調であり、１シンボル当たり１ビットの情報を送るＧＭＳＫ変調に対し、８−ＰＳＫ変調では１シンボル当たり３ビットの情報を送ることができる。そのため、ＥＤＧＥ方式はＧＳＭ方式に比べて高い伝送レートによる通信を行なうことができる。
【０００４】
送信信号の位相成分と振幅成分にそれぞれ情報を持たせる変調方式の実現方法としては、送信したい信号を位相成分と振幅成分に分離した後、位相制御ループと振幅制御ループでそれぞれフィードバックをかけアンプで合成して出力する方式が知られている（例えば、特許文献１）。
【特許文献１】特開２００４−７４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような位相制御ループと振幅制御ループを有しＥＤＧＥ方式の無線通信を可能にする方式においては、振幅制御ループを構成する各回路の素子の製造ばらつきにより回路の利得がばらつき、ループ利得が設計値からずれてしまう。それによって、送信波形の変調精度（ＥＶＭ：Error Vector Magnitude）やノイズ抑圧度等が規格の要求を満たさなくなるおそれがある。
【０００６】
具体的には、振幅制御ループの周波数帯域（送信搬送波の周波数を中心周波数からオープンループ利得が０ｄＢになる周波数までの幅）は広い方が変調精度が高く、また波形の歪みの度合いを示すスペクトラル・リグロースと呼ばれる特性も良好となるが、帯域が広くなると送信搬送波の中心周波数から２０ＭＨｚ離れた受信周波数での振幅制御ループの減衰量が小さくなり、充分なノイズ抑圧度が得られないという課題がある。前記先願発明においては、振幅制御ループの利得のばらつきを測定しそれを補正する技術が開示されている。
【０００７】
しかしながら、前記先願発明における振幅制御は、送信信号とフィードバック信号との振幅を比較する振幅比較回路にフィードバックする信号を高周波ＩＣの後段に設けられたパワーアンプの出力側からカプラを用いて取り出す構成であったため、システムを構成した後でないと振幅制御ループの利得がばらつきを測定することができない。そのため、そのようなばらつきの測定と補正（キャリブレーション）を、システムを構築するセットメーカ側において行なうようにするとセットメーカの負担が大きくなる。一方、ばらつきの測定と補正を高周波ＩＣを製造するＩＣメーカ側において行なうようにすると、高周波ＩＣの後段に接続されるパワーアンプの個々の特性ばらつきを含んだ形でキャリブレーションを行なうことができないため、補正の精度が低くなるという課題がある。
【０００８】
また、前記先願発明における振幅制御ループの利得ばらつきの補正は、測定値に基づいて振幅制御ループの途中に設けられている利得可変アンプの出力制御信号に対するゲイン特性を、前記ばらつきをなくす方向に補正するデータを取得し、この補正データをベースバンドＬＳＩ内の不揮発性メモリに格納するようにしているため、不揮発性メモリへの補正データの書き込みという作業が必要であり、セットメーカの負担を大きくする。さらに、利得ばらつきを調整するための回路を、利得ばらつきの大きな回路ごとに設けておいて、測定結果に基づいて調整回路で利得調整する方式も考えられるが、かかる方式は各チップごとにばらつきの測定と調整という工程を必要とするため、ＩＣのコストアップを招くという課題がある。
【０００９】
本発明の目的は、位相変調のための位相制御ループと振幅変調のための振幅制御ループを備えた通信用半導体集積回路（高周波ＩＣ）において、送信波形の変調精度およびスペクトラル・リグロースを向上させるとともに受信周波数帯へ及ぶノイズを充分に抑制することができるようにすることにある。
【００１０】
本発明の他の目的は、素子の製造ばらつきにより振幅制御ループの利得が設計値からずれ、それによって変調精度が低下したりノイズ抑圧度が低下したりするのを防止できる信頼性の高い通信用半導体集積回路（高周波ＩＣ）およびそれを用いた電子部品（ＲＦモジュール）並びに無線通信装置を提供することにある。
【００１１】
本発明のさらに他の目的は、コストアップおよびセットメーカの負担の増大を回避しつつ位相変調のための位相制御ループと振幅変調のための振幅制御ループを備えた通信用半導体集積回路（高周波ＩＣ）における振幅制御ループの利得を補正することができるようにする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、送信信号の位相を制御する位相制御ループと送信信号の振幅を制御する振幅制御ループとを有し、振幅制御ループのフォワードパスとフィードバックパス上にそれぞれ可変利得増幅回路が設けられ、これらの増幅回路の利得を制御して振幅制御ループの利得を制御するように構成された通信用半導体集積回路（高周波ＩＣ）において、フォワードパス上に可変利得増幅回路の出力と所定の直流電圧とを切替え可能な切替え手段を設けるとともに、振幅制御ループの振幅比較回路の後段に基準信号とフィードバック信号との振幅を判定するコンパレータを設けて、振幅制御ループからの制御電圧を受けてそれに応じた利得で送信用発振回路からの出力信号を増幅するアンプに、前記切替え手段を制御して直流電圧を印加した状態でフィードバックパス上の可変利得増幅回路の利得を段階的に変化させながらコンパレータの出力から基準信号とフィードバック信号の振幅が一致したときの可変利得増幅回路の利得をレジスタに保持させた後、前記直流電圧を他の値に切り替えてフィードバックパス上の可変利得増幅回路の利得を段階的に変化させながらコンパレータの出力から基準信号とフィードバック信号の振幅が一致したときの可変利得増幅回路の第２の利得を検出して、前記レジスタに保持されている利得とからフォワードパス上の可変利得増幅回路の利得を決定してレジスタに保持させるようにしたものである。ここで、上記キャリブレーションは電源投入時に外部から供給されるコマンドに従って実行されるように構成するのが望ましい。
【００１３】
上記した手段によれば、システム上で自動的にキャリブレーションが実行されて振幅制御ループの利得を素子のばらつきにかかわらず所望の値に設定することができるため、製造工程で各チップごとにばらつきの測定を行なう必要がなく、これによって、コストアップおよびセットメーカの負担の増大を回避しつつ送信波形の変調精度およびスペクトラル・リグロースを向上させるとともに受信周波数帯へ及ぶノイズを充分に抑制することができる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、位相変調のための位相制御ループと振幅変調のための振幅制御ループを備えた通信用半導体集積回路（高周波ＩＣ）において、送信波形の変調精度およびスペクトラル・リグロースを向上させるとともに受信周波数帯へ及ぶノイズを充分に抑制することができる。
【００１５】
また、本発明によると、素子の製造ばらつきにより振幅制御ループの利得が設計値からずれ、それによって変調精度が低下したりノイズ抑圧度が低下したりするのを防止できる信頼性の高い通信用半導体集積回路（高周波ＩＣ）および無線通信装置を実現することができる。
【００１６】
さらに本発明によると、コストアップおよびセットメーカの負担の増大を回避しつつ位相変調のための位相制御ループと振幅変調のための振幅制御ループを備えた通信用半導体集積回路（高周波ＩＣ）における振幅制御ループの利得を補正することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用した送受信信号の変復調機能を有しＧＳＭシステムにおけるＧＭＳＫ変調やＥＤＧＥシステムにおける８−ＰＳＫ変調を行なうことができる高周波ＩＣの一実施例の概略構成を示す。特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ（Digital Cellular System）１８００、ＰＣＳ（Personal Communications System）１９００の３つの通信方式による４つの周波数帯の信号の変復調が可能なマルチバンド方式の高周波ＩＣとして構成されている。
【００１８】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００１９】
受信系回路ＲＸＣは、ＰＣＳ、ＤＣＳ、ＧＳＭの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄと、後述の高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１０と、ロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄで増幅された受信信号に分周移相回路２１０で生成された直交信号をミキシングすることで復調およびダウンコンバートを行なうミキサＭＩＸａ1，ＭＩＸａ2〜ＭＩＸｄ1，ＭＩＸｄ2からなる復調＆周波数変換部２１２と、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する各バンドに共通の高利得増幅回路２１３Ａ，２１３Ｂと、高利得増幅回路２１３Ａ，２１３Ｂにより増幅された信号からノイズを除去するフィルタ２１４Ａ，２１４Ｂなどからなる。本実施例の受信系回路ＲＸＣは、受信信号を直接ベースバンドの周波数帯の信号にダウンコンバートするダイレクトコンバージョン方式を採用している。
【００２０】
制御系回路ＣＴＣには、チップ全体を制御する制御回路（コントロールロジック）２６０と、基準となる発振信号φref を生成する基準発振回路（ＤＣＸＯ）２６１、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路（ＲＦＶＣＯ）２６２、該高周波発振回路（ＲＦＶＣＯ）２６２と共にＰＬＬ回路を構成するＲＦシンセサイザ２６３、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周する分周回路２６４などが設けられている。分周回路２６４は、制御回路２６０からの信号によって制御されＧＳＭ方式に従った送受信を行なうＧＳＭモードのときは発振信号φRF を４分周しＤＣＳまたはＰＣＳ方式のときは２分周して送信系回路ＴＸＣへ供給する。
【００２１】
制御回路２６０には、ベースバンド回路から同期用のクロック信号ＣＬＫと、データ信号ＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路から伝送されてくるデータ信号ＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、データ信号ＤＡＴＡに含まれるコマンドに応じてチップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＤＡＴＡはシリアルで伝送される。
【００２２】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６1には高周波ＩＣ２００に対して外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。ＲＦシンセサイザ２６３は、分周回路や位相比較回路、チャージポンプ、ループフィルタなどで構成される。
【００２３】
送信系回路ＴＸＣには、例えば６４０ＭＨｚのような中間周波数の発振信号φIFを生成するＩＦＶＣＯ２３１、ＩＦＶＣＯ２３１と共にＰＬＬ回路を構成するＩＦシンセサイザ２３２、ＩＦＶＣＯ２３２により生成された発振信号φIF を分周する分周回路２３３、該分周回路２３３で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号（８０ＭＨｚ）を生成する分周移相回路２３４、生成された直交信号をベースバンド回路から供給されるＩ信号とＱ信号により変調をかける変調回路（ミキサ）２３５ａ，２３５ｂ、変調された信号を合成する加算器２３６、ロウパスフィルタＬＰＦ、所定の周波数（およそ２ＧＨｚ）の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０、該送信用発振回路２４０から出力される送信信号φTXを分周してＧＳＭ系の送信信号を生成する分周回路２４１、送信信号を増幅する可変利得アンプ（ＤＭＢ）２４２ａ，２４２ｂ、該可変利得アンプ２４２ａ，２４２ｂで増幅された信号をさらに増幅してチップ外部へ出力する可変利得アンプからなる出力アンプ（ＴＸＶＧＡ）２４３ａ，２４３ｂが設けられている。
【００２４】
さらに、送信系回路ＴＸＣには、上記可変利得アンプ２４２ａ，２４２ｂで増幅された信号を振幅調整（減衰）してフィードバックするバッファ（アッテネータ）２４４ａ，２４４ｂ、該フィードバック信号と前記高周波発振回路（ＲＦＶＣＯ）２６２で生成された高周波発振信号φRFを分周した信号φRF’とをミキシングすることでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２４５、該オフセットミキサ２４５の出力を増幅する可変利得アンプ（ＦＰＧＡ）２４６、該アンプにより増幅されたフィードバック信号と前記加算器２３６で合成された信号TXIFとを比較して位相差を検出する位相比較回路２３７、該位相検出器２３７の出力に応じた電圧を生成して前記送信用発振回路（ＴＸＶＣＯ）２４０へ制御電圧として供給するループフィルタ２３８が設けられている。上記位相比較回路２３７−ＴＸＶＣＯ２４０−可変利得アンプ２４２ａ，２４２ｂ−バッファ２４４ａ，２４４ｂ−オフセットミキサ２４５−可変利得アンプ２４６−位相比較回路２３７によって位相制御ループが構成されている。
【００２５】
また、送信系回路ＴＸＣには、前記可変利得アンプ２４６で増幅されたフィードバック信号と前記加算器２３６で合成された信号TXIFとを比較して振幅差を検出する振幅比較回路２３９、該振幅比較回路２３９の出力を帯域制限する振幅制御ループのループフィルタ２４７、振幅制御ループの信号を増幅する可変利得アンプ（ＩＰＧＡ）２４８、該可変利得アンプ２４８の出力を入力とし前記ＴＸＶＣＯ２４０の後段の可変利得アンプ２４２ａ，２４２ｂの制御電圧を生成する固定利得のアンプ（ＬＤＯ）２４９、前記制御回路２６０からの制御信号に応じて前記振幅制御ループのキャリブレーションを実行するキャリブレーション実行回路２５０などが設けられている。可変利得アンプ２４２ａはロウバンド側すなわち８５０〜９００ＭＨｚのＧＳＭの送信信号を増幅するアンプ、可変利得アンプ２４２ｂはハイバンド側すなわち１８００ＭＨｚのＤＣＳや１９００ＭＨｚのＰＣＳの送信信号を増幅するアンプである。
【００２６】
この実施例の送信系回路は、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、ＴＸＶＣＯ２４０の出力側からの帰還信号をＲＦＶＣＯ２６２の高周波発振信号φRFを分周した 信号φRF’とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じてＴＸＶＣＯ２４０を制御するオフセットＰＬＬ方式を採用している。また、この実施例の送信系回路は、ベースバンド回路からの出力レベルを指示する信号ＲＡＭＰと出力アンプ２４３ａ，２４３ｂから出力された送信信号を電力増幅するパワーモジュールに設けられた出力レベル検出回路からの検出信号ＤＥＴとを比較して電位差に応じて出力アンプ２４３ａ，２４３ｂの利得を制御する制御電圧Ｖapcを生成する誤差アンプ２７０が設けられている。出力アンプ２４３ａ，２４３ｂの利得可変幅は約６０ｄＢとされる。
【００２７】
本実施例のマルチバンド方式の高周波ＩＣ２００では、例えばベースバンド回路からの指令によって制御回路２６０が、送受信時に高周波発振回路２６２の発振信号の周波数φRFを使用バンドおよびチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記分周回路２６４の分周比を切り替えることで、受信系回路ＲＸＣや受信系回路ＴＸＣに供給される発振信号の周波数が変更されることによって送受信の周波数の切り替えが行なわれる。また、本実施例では、送信時の使用周波数に応じて制御回路２６０からの制御信号によってＩＦＶＣＯ２３１の発振周波数が設定される。さらに、キャリブレーション時には、キャリブレーションを開始させるための制御信号が制御回路２６０からキャリブレーション実行回路２５０へ供給される。
【００２８】
図２には、実施例の高周波ＩＣにおける送信系回路ＴＸＣのより具体的な構成例を示す。
前述したように、本実施例の送信系回路ＴＸＣには、位相制御のためのフィードバックループ（位相制御ループ）の他に、振幅制御のためのフィードバックループ（振幅制御ループ）の２つの制御ループが設けられている。図２にはこのうち本発明の特徴とする振幅制御ループの構成が示され、位相制御ループは省略されている。図２において、図１に示されている回路や素子には同一の符号を付して重複した説明は省略する。
【００２９】
図１には示されておらず図２にのみ示されている回路や素子としては、キャリブレーションコントローラ２５１と、フォワードパス上の可変利得アンプ（ＩＰＧＡ）２４８の利得およびフィードバックパス上の可変利得アンプ（ＦＰＧＡ）２４６の利得を設定したり測定値を保持したりするためのレジスタ２５２と、測定値から可変利得アンプ２４６の利得を算出するための演算回路２５３と、基準信号とフィードバック信号の振幅差を検出するコンパレータ２５４と、比較結果を保持するラッチ回路２５５およびループフィルタ２４７と可変利得アンプ（ＩＰＧＡ）２４８との間に設けられた切替えスイッチＳＷ１と、可変利得アンプ（ＩＰＧＡ）２４８とアンプ（ＬＤＯ）２４９との間に設けられ可変利得アンプ２４８の出力に替えて固定直流電圧ＶDCをアンプ２４９へ入力可能な切り替えスイッチＳＷ２がある。
【００３０】
上記キャリブレーションコントローラ２５１と、レジスタ２５２と、演算回路２５３と、コンパレータ２５４と、ラッチ回路２５５および切替えスイッチＳＷ１，ＳＷ２によって、図１のキャリブレーション実行回路２５０が構成される。コントローラ２５１は図１の制御回路２６０と一体に構成しても良い。切替えスイッチＳＷ１，ＳＷ２は、通常動作時（送信時）には振幅制御ループを閉じる側に接続され、キャリブレーション実行時にはそれぞれコンパレータ２５４側と直流電圧ＶDC側に接続される。
【００３１】
また、ハイバンド側すなわちＤＣＳやＰＣＳの送信信号を増幅する可変利得アンプ２４２ｂは、図１には示されているが、図２においては図示が省略されている。本実施例の振幅制御ループは可変利得アンプ２４２ｂに関しても同様に働くので、以下、ロウバンド側すなわちＧＳＭの送信信号を増幅する可変利得アンプ（ＤＭＢ）２４２ａのみ図示して振幅制御ループのキャリブレーション回路の構成とその動作を説明する。
【００３２】
実施例の送信回路における振幅制御ループは、図面からは明らかでないが、ループ上の各回路はそれぞれ差動回路で構成され、フォワードパス上の信号とフィードバックパス上の信号は差動信号として伝達される。また、実施例の振幅制御ループは、フォワードパスからの電圧によって利得が制御される可変利得アンプ（ＤＭＢ）２４２ａにおける制御電圧に対する出力電圧特性のばらつきがループ帯域の変化に最も大きな影響を与える。
【００３３】
フォワードパス上のＩＰＧＡ２４８は、例えば図３（Ａ）に示されているような作動トランジスタＱ１，Ｑ２とコレクタ抵抗Ｒ１，Ｒ２と定電流源ＣＩからなる一般的な差動増幅回路の電流源として可変電流源を用いた回路を使用する場合、その利得は構成素子の製造ばらつきの影響を受けにくいとともに、ＩＰＧＡ２４８は数ＭＨｚ以下の比較的低い周波数帯で動作するため、設計値からの特性ずれが少なく、動作時の利得変動も小さい。
【００３４】
ＦＰＧＡ２４６は、ＩＰＧＡ２４８に比べて動作周波数帯は高いので同一回路であれば動作時の利得変動はＩＰＧＡよりも大きくなるが、図３（Ｂ）に示されているようなエミッタ抵抗Ｒ３，Ｒ４を有する差動増幅回路を使用する場合、その利得はエミッタ抵抗Ｒ３，Ｒ４とコレクタ抵抗Ｒ１，Ｒ２の比に依存するが、半導体集積回路においてはチップ上の抵抗の値がばらついても抵抗比のばらつきは小さくできる。そこで、本実施例においては、ＦＰＧＡ２４６に図３（Ｂ）の差動増幅回路を用いることで利得変動を小さくするようにしている。
【００３５】
さらに、本実施例においては、切替えスイッチＳＷ１とＳＷ２をＩＰＧＡ２４８の前段と後段に設けて、キャリブレーションの際にループからＩＰＧＡ２４８を切り離して測定を行なうこととした。これによって、キャリブレーションの際にＩＰＧＡの利得をどのように設定するか全く考慮する必要がなくなり、キャリブレーションがやりやすくなる。一方、固定利得アンプ（ＬＤＯ）２４９も一般的な差動増幅回路を用いることができ、その利得は構成素子の製造ばらつきの影響を受けにくいがアンプ２４９の利得は一定であるため、キャリブレーションの際に利得変化について考える必要がないので、アンプ２４９を介して固定直流電圧ＶDCを可変利得アンプ（ＤＭＢ）２４２ａに印加することによって、アンプ２４９の利得ばらつきを含めた形でキャリブレーションを行えるようした。
【００３６】
特に制限されるものでないが、この実施例では、キャリブレーション実行時にスイッチＳＷ２によってＩＰＧＡ２４８の出力電圧に代えてアンプ２４９に入力する固定直流電圧ＶDCとして例えば０．９Ｖと１．１Ｖの２種類の電圧が用意されている。０．９Ｖと１．１Ｖの２点での測定結果に基づいて振幅制御ループの利得を補正することにより、短時間で比較的正確なキャリブレーションが可能となる。ちなみに、測定結果に基づく振幅制御ループの利得の補正は、レジスタ２５２へ設定するＦＰＧＡ２４６およびＩＰＧＡ２４８の利得制御コードの値を補正することによって実現される。
【００３７】
コンパレータ２５４は、振幅比較回路２３９の出力電圧と所定の参照電圧Ｖrefとを比較して、基準信号とフィードバック信号のいずれの振幅が大きいかを判定する。振幅比較回路２３９は、一種のミキサであり、基準信号とフィードバック信号の振幅成分（包絡線）の差に応じた電圧を出力する。
【００３８】
キャリブレーション実行時の基準信号は、変調回路（ミキサ）２３５ａ，２３５ｂに分周移相回路２３４からの直交信号のみ入力してＩ信号とＱ信号により変調をかけないキャリア信号とされる。
【００３９】
また、振幅制御ループのキャリブレーションは、例えば電源投入によりチップ内部で生成されるリセット信号によってキャリブレーションコントローラ２５１に起動がかかって内部のマイクロシーケンスに従って自動的に開始されるように構成しても良いが、この実施例においては、外部のベースバンド回路から制御回路２６０に供給されるコマンドによって開始されるように構成されている。したがって、本実施例を適用した高周波ＩＣでは、コマンドを入力することによっていつでも振幅制御ループのキャリブレーションを行なわせることができるが、通常は電源投入時に１度だけ行なえば十分であると考えられる。
【００４０】
次に、実施例の振幅制御ループのキャリブレーションの方法を、図４のフローチャートを用いて説明する。
図４にはキャリブレーションの手順が示されている。このフローチャートに従ったキャリブレーションは、ベースバンド回路から所定のコマンドコードが制御回路２６０に供給されることによって開始される。なお、このキャリブレーションが開始される前に、ベースバンド回路から初期設定コマンドと初期値が供給されることにより、制御回路２６０によってレジスタ２５２に、フィードバックパス上の可変利得アンプ（ＦＰＧＡ）２４６の利得を指定するデフォルト値とフォワードパス上の可変利得アンプ（ＩＰＧＡ）２４８の利得を指定するデフォルト値とが格納されているものとする。
【００４１】
このデフォルト値は、回路設計時に振幅制御ループを構成する各回路の特性に基づいて最適値として決定された利得を指定する制御コードであり、ロウバンド側の回路用のデフォルト値"FPGAG"，"IPGAG"とハイバンド側の回路用のデフォルト値"FPGAD"，"IPGAD"の４つが含まれる。また、キャリブレーション開始前には基準信号として振幅比較回路２３９には変調前のキャリア信号が入力されているものとする。
【００４２】
キャリブレーションが開始されると、まずコントローラ２５１からの制御信号によって、可変利得アンプ２４２ａ，２４２ｂのうちハイバンド側の可変利得アンプ２４２ｂは動作停止状態にされ、ロウバンド側の可変利得アンプ２４２ａのみ動作される（ステップＳ１）。また、ＦＰＧＡ２４６の利得が最小値となるように設定する制御コード"０"がＦＰＧＡ２４６に供給される（ステップＳ２）。
【００４３】
続いて、通常時は振幅制御ループを閉じる側に接続される切替えスイッチＳＷ１，ＳＷ２が、それぞれコンパレータ２５４側と直流電圧ＶDC側に接続され、振幅制御ループはオープン状態にされる。そして、直流電圧ＶDCは通常動作時にアンプ（ＬＤＯ）２４９に入力される電圧範囲の低い方の０．９Ｖのような固定電圧Ｖ１が選択され、アンプ２４９の入力端子に印加される（ステップＳ３）。そして、この状態で基準信号とフィードバック信号を比較する振幅比較回路２３９の出力電圧が参照電圧以上となっているか否かをコンパレータ２５４の出力レベルから判定する（ステップＳ４）。最初は制御コード"０"によってＦＰＧＡ２４６の利得が最小値に設定されているため、コンパレータ２５４の出力はロウレベルである。その場合には、ステップＳ５でＦＰＧＡ２４６の利得を指定する制御コードを１段階上げてからステップＳ４へ戻り、コンパレータ２５４の出力極性が反転したか否か判定する。そして、コンパレータ２５４の出力極性が反転したときはそのときの制御コードを、"FPGAG_V1"としてレジスタ２５２に格納する（ステップＳ６）。
【００４４】
次に、再びＦＰＧＡ２４６の利得が最小値となるように設定する制御コード"０"がＦＰＧＡ２４６に供給される（ステップＳ７）。また、直流電圧ＶDCとしては上記固定電圧Ｖ１よりも高い１．１Ｖのような固定電圧Ｖ２が選択され、アンプ２４９の入力端子に印加される（ステップＳ８）。そして、この状態で基準信号とフィードバック信号を比較する振幅比較回路２３９の出力電圧が参照電圧以上となっているか否かをコンパレータ２５４の出力レベルから判定する（ステップＳ９）。
【００４５】
ここで、コンパレータ２５４の出力がロウレベルである場合には、ステップＳ１０でＦＰＧＡ２４６の利得を指定する制御コードを１段階上げてからステップＳ９へ戻り、コンパレータ２５４の出力極性が反転した判定する。そして、コンパレータ２５４の出力極性が反転したときはそのときの制御コードを、"FPGAG_V2"としてレジスタ２５２に格納する（ステップＳ１１）。
【００４６】
続いて、レジスタ２５２に格納されているコード"FPGAG_V1"，"FPGAG_V2"から演算回路２５３において差分Ｙを計算し、測定値の差分Ｙと設計値の差分Ｙ０との差Ｘを求める（ステップＳ１２）。そして、この差Ｘをフォワードパス上の可変利得アンプ（ＩＰＧＡ）２４８用のデフォルト値"IPGAG"に加算したものを、送信動作時のＩＰＧＡ２４８用の利得設定コード"IPGAG"としてレジスタ２５２に格納する（ステップＳ１３）。このとき、新たに得られたＩＰＧＡの利得設定コードは、レジスタ２５２に予め格納されているデフォルト値に上書きしても良いし、別個の領域に格納しても良い。
【００４７】
その後、ステップＳ１４で、キャリブレーションを行なうバンドの切替えを行なうつまり可変利得アンプ２４２ａ，２４２ｂのうちロウバンド側の可変利得アンプ２４２ａを動作停止状態にし、ハイバンド側の可変利得アンプ２４２ｂを動作状態にしてから、ステップＳ２へ戻って上記動作を繰り返して、コンパレータ２５４の出力極性が反転したときの制御コード"FPGAD_V1"，"FPGAD_V2"を検出してレジスタ２５２に格納するとともに、このコード"FPGAD_V1"，"FPGAD_V2"からハイバンド側の送信時に使用される可変利得アンプ２４２ｂ用の利得設定コード"IPGAD"を求めてレジスタ２５２に格納する。
【００４８】
以上の動作によってキャリブレーションが終了する。そして、キャリブレーション終了後の送信動作時には、ＦＰＧＡ２４６の利得制御コードにはデフォルト値の"FPGAG"，"FPGAD" が設定される（ステップＳ１５）。これによって、振幅制御ループの利得に製造ばらつきがあっても、上記キャリブレーションによってＩＰＧＡ２４８を除くループ全体の利得のずれを補正するようにＩＰＧＡ２４８の送信動作時の利得が設定されるため、振幅制御ループの帯域を設計時の目標値に近づけることができ、送信時の変調精度を高めるとともにノイズ抑圧度を向上させることができる。
【００４９】
次に、本実施例の振幅制御ループのキャリブレーション動作を具体的な数値を例にとって説明する。
送信用発振回路（ＴＸＶＣＯ）２４０の出力レベルが＋１０ｄＢｍで、その後段のアンプ（ＤＭＢ）２４２ａ，２４２ｂの利得が５ｄＢ、フィードバックパス上のバッファ（ＢＵＦ）２４４ａ，２４４ｂの利得が−２０ｄＢ、オフセットミキサ２４５の利得が０ｄＢ、ＦＰＧＡ２４６の中心利得が０ｄＢで、ＦＰＧＡ２４６は表１のようにその利得制御範囲が±６ｄＢで１ｄＢ刻みで制御可能に構成されているものとする。振幅比較回路（ＡＭＤ）２３９の一方の入力である基準信号のレベルが−５ｄＢｍであるとすると、ＦＰＧＡ２４６の利得が制御コードによって中心の０ｄＢに設定され、振幅制御ループ上の上記各回路の利得が上記のように設定されているときフィードバック信号ＦＢのレベルは−５ｄＢｍとなり、基準信号とレベルを合わせることができる。
【００５０】
【表１】
2006254405.tif 000003
【００５１】
ＦＰＧＡ２４６の利得を指定する制御コードのビット数は、振幅制御ループの利得の製造ばらつきやアンプ（ＤＭＢ）２４２ａ，２４２ｂの出力レベル、キャリブレーション時にスイッチＳＷ２によって印加される固定電圧ＶDCの値、ＦＰＧＡ２４６の利得制御範囲と利得の刻み（補正精度）を考慮して決定する。上記のように振幅制御ループ上の上記各回路の利得が設定され、ＦＰＧＡ２４６利得制御範囲が±６ｄＢで１ｄＢ刻みの場合、制御コードのビット数は４ビットとなる。前述したように、キャリブレーションの結果はＩＰＧＡ２４８の利得に反映されるので、ＩＰＧＡ２４８の利得制御範囲および利得の刻みはＦＰＧＡ２４６の利得制御範囲および利得の刻みと合わせるのが望ましく、その場合制御コードのビット数も同じになる。
【００５２】
前述したように、実施例の振幅制御ループの利得ばらつきの大部分はアンプ（ＤＭＢ）２４２ａ，２４２ｂの出力電圧特性によるものと考えられる。図５は、アンプ（ＬＤＯ）２４９の入力電圧ＶLDOとアンプ（ＤＭＢ）２４２ａ，２４２ｂの出力振幅との関係を示す。図５において、実線Ａは設計値すなわち製造ばらつきがないと仮定したときの特性を、一点鎖線Ｂは製造ばらつきによりアンプ（ＤＭＢ）２４２ａ，２４２ｂの制御電圧に対する出力電圧特性が感度の低い方へずれた場合の特性を表わしている。また、表２は、アンプ（ＬＤＯ）２４９の入力電圧ＶLDOとアンプ（ＤＭＢ）２４２ａ，２４２ｂの出力レベルとの関係に、さらにＦＰＧＡ２４６の出力レベルの関係を加えたものを示す。
【００５３】
【表２】
2006254405.tif 000004
【００５４】
設計値では、アンプ（ＬＤＯ）２４９の入力電圧ＶLDOが０．９Ｖ，１．０Ｖ，１．１Ｖの時、アンプ（ＤＭＢ）の出力レベルは１０ｄＢｍ，１３ｄＢｍ，１５ｄＢｍとなり、ＦＰＧＡの出力レベルは−１０ｄＢｍ，−７ｄＢｍ，−５ｄＢｍとなるのに対し、製造ばらつきによりアンプ（ＤＭＢ）の出力電圧特性が一点鎖線Ｂのようにずれた場合、アンプ（ＤＭＢ）の出力レベルは１０ｄＢｍ，１２ｄＢｍ，１３ｄＢｍ、ＦＰＧＡの出力レベルは−１０ｄＢｍ，−８ｄＢｍ，−７ｄＢｍと、設計値よりも低くなったとする。
【００５５】
本実施例の高周波ＩＣでは、前記フローチャートに従った振幅制御ループのキャリブレーションにより、アンプ（ＤＭＢ）２４２ａの出力電圧特性の傾きのずれを知るために、アンプ（ＬＤＯ）２４９の入力電圧ＶLDOとして０．９Ｖと１．１Ｖの２点の固定電圧ＶDCを入力し、ＦＰＧＡの利得を最も低い状態（−６ｄＢ）から１ｄＢずつ段階的に上げてコンパレータの出力が反転したときの制御コードを、"FPGAG_V1"，"FPGAG_V2"としてレジスタ２５２に格納するようにしている。
【００５６】
表３にＦＰＧＡの制御コードと設計値の利得とアンプ（ＬＤＯ）２４９の入力電圧ＶLDOとして０．９Ｖと１．１Ｖを入力したときのＦＰＧＡの設計値の出力レベルとの関係の一例を、表４にＦＰＧＡの制御コードと設計値からずれたときの利得とアンプ（ＬＤＯ）２４９に０．９Ｖと１．１Ｖを入力したときのＦＰＧＡの測定値の出力レベルとの関係の一例を示す。
【００５７】
【表３】
2006254405.tif 000005
【００５８】
【表４】
2006254405.tif 000006
【００５９】
表３より、ＶLDOが０．９ＶのときにＦＰＧＡの設計値の出力レベルが基準信号の出力レベル−５ｄＢｍとなるときの制御コードは"１１"、表４より、ＶLDOが０．９ＶのときにＦＰＧＡの測定値の出力レベルが基準信号の出力レベル−５ｄＢｍとなるときの制御コードも"１１"である。一方、表３より、ＶLDOが１．１ＶのときにＦＰＧＡの設計値の出力レベルが基準信号の出力レベル−５ｄＢｍとなるときの制御コードは"６"、表４より、ＶLDOが１．１ＶのときにＦＰＧＡの測定値の出力レベルが基準信号の出力レベル−５ｄＢｍとなるときの制御コードは"８"であることが分かる。
【００６０】
従って、図４のフローチャートのステップＳ１２で計算される測定値の差分Ｙは１１−８＝３となる。一方、設計値の差分Ｙ０は１１−６＝５である。よって、測定値の差分Ｙと設計値の差分Ｙ０との差Ｘ（＝Ｙ０−Ｙ）は２となる。その結果、ステップＳ１３でこの差Ｘをフォワードパス上のＩＰＧＡ用のデフォルト値"IPGAG"＝"６"に加算して利得設定コード"IPGAG"としてレジスタ２５２に格納される値は６＋２＝"８"となる。
【００６１】
前述したように、実施例の振幅制御ループでは、ＩＰＧＡ２４８の利得制御範囲および利得の刻みはＦＰＧＡ２４６の利得制御範囲および利得の刻みと合わせてあるので、表３より、ＩＰＧＡの利得設定コード"IPGAG"が"８"に設定されたときのＩＰＧＡの利得は＋２ｄＢとなる。つまり、製造ばらつきによりＦＰＧＡ２４６の利得が−２ｄＢだけ小さくなるとＩＰＧＡ２４８の利得が２ｄＢだけ増加されることが分かる。
【００６２】
以上の説明から、キャリブレーションによって振幅制御ループ全体の利得従ってループ帯域が、製造ばらつきにかかわらずほぼ一定に保たれることが分かる。しかもこの実施例においては、かかるキャリブレーションが電源投入時等に高周波ＩＣ内で自動的に実行されるため、携帯電話機等のシステムに実装された後で個別に振幅制御ループの利得を調整する必要がなくなり、コストダウンを図ることが可能となる。
【００６３】
次に、実施例の高周波ＩＣにおいて、位相変調のみを行なうＧＭＳＫ変調モードによる送信を行なう場合のキャリブレーションの手順を、図６のフローチャートを用いて説明する。
ＧＭＳＫ変調モードでは、振幅変調が不要であるため振幅制御ループのフォワードパスのアンプ（ＬＤＯ）２４９よりＴＸＶＣＯ２４０の後段の可変利得アンプ２４２ａ（または２４２ｂ）に一定の電圧を印加して所定の利得に保たれた状態つまりＬＤＯの入力が変動しない状態で動作させる。そのため、特にフィードバックパス上の可変利得アンプ（ＤＭＢ）２４２ａ、可変利得アンプ（ＦＰＧＡ）２４６の利得が製造ばらつきで設計値からずれると精度の高い位相制御が行なえなくなるため、キャリブレーションが必要である。そこで、図６のフローチャートに従ったキャリブレーションが行なわれる。
【００６４】
このキャリブレーションも、ベースバンド回路から所定のコマンドコードが制御回路２６０に供給されることによって開始させることができる。なお、ＥＧＤＥ変調モードのときと同様に、このキャリブレーションが開始される前に、制御回路２６０によってレジスタ２５２に、フィードバックパス上の可変利得アンプ（ＦＰＧＡ）２４６の利得を指定するデフォルト値とフォワードパス上の可変利得アンプ（ＩＰＧＡ）２４８の利得を指定するデフォルト値とが格納されているものとする。
【００６５】
キャリブレーションが開始されると、コントローラ２５１からの制御信号によって、まず可変利得アンプ２４２ａ，２４２ｂのうちハイバンド側の可変利得アンプ２４２ｂは動作停止状態にされ、ロウバンド側の可変利得アンプ（ＤＭＢ）２４２ａが動作状態にされる（ステップＳ２１）。また、ＦＰＧＡ２４６の利得が最小値となるように設定する制御コード"０"がＦＰＧＡ２４６に供給される（ステップＳ２２）。そして、通常時は振幅制御ループを閉じる側に接続される切替えスイッチＳＷ１，ＳＷ２がそれぞれコンパレータ２５４側と直流電圧ＶDC側に接続され、振幅制御ループはオープン状態にされる。このとき直流電圧ＶDCはＧＭＳＫ変調モードによる送信を行なう際にアンプ（ＬＤＯ）２４７に入力される電圧に近い値Ｖ３が選択され、アンプ２４９の入力端子に印加される（ステップＳ２３）。
【００６６】
続いて、この状態で基準信号とフィードバック信号を比較する振幅比較回路２３９の出力電圧が参照電圧以上となっているか否かをコンパレータ２５４の出力レベルから判定する（ステップＳ２４）。最初は制御コード"０"によってＦＰＧＡ２４６の利得が最小値に設定されているため、コンパレータ２５４の出力はロウレベルである。その場合には、ステップＳ２５でＦＰＧＡ２４６の利得を指定する制御コードを１段階上げてからステップＳ２４へ戻り、コンパレータ２５４の出力極性が反転したか否か判定する。そして、コンパレータ２５４の出力極性が反転したときはそのときのＦＰＧＡ２４６の利得の制御コード"FPGAG_V3"を、ロウバンドの送信動作時のＦＰＧＡ２４６の利得設定コード"FPGAG"としてレジスタ２５２に格納する（ステップＳ２６）。
【００６７】
その後、キャリブレーションを行なうバンドの切替えを行なってから、ステップＳ２１へ戻って上記動作を繰り返して、コンパレータ２５４の出力極性が反転したときの制御コード"FPGAD_V3"を、ハイバンドの送信動作時のＦＰＧＡ２４６の利得設定コード"FPGAD"としてレジスタ２５２に格納する。
【００６８】
次に、図６のキャリブレーション動作を具体的な数値例を用いて説明する。仮にステップＳ２３でＬＤＯ２４９に入力される電圧Ｖ３として１．１Ｖが選択されたとすると、ＦＰＧＡ２４６の出力レベルの設計値は−５ｄＢｍであり、このとき実際のＦＰＧＡ２４６の利得が表４の太字のように−２ｄＢだけ小さい方にずれていたとすると、コンパレータ２５４の出力極性が反転したときの利得制御コード"FPGAG_V3"は"８"となる。
【００６９】
この利得制御コードが送信動作時の利得制御コードとして設定されることにより、ＦＰＧＡ２４６の利得は＋２ｄＢとなり、ＦＰＧＡ２４６の出力レベルは−５ｄＢｍとなる。つまり、製造ばらつきによりＦＰＧＡ２４６の利得が−２ｄＢだけ小さくなると、ＧＭＳＫ変調モードの送信動作時のＦＰＧＡ２４６の利得は２ｄＢだけ増加されることが分かる。ＧＭＳＫ変調モードの送信動作時のＩＰＧＡ２４８の利得制御コードはデフォルト値である。ＦＰＧＡ２４６の利得に製造ばらつきがあったとしても、かかるキャリブレーションによって、振幅制御ループのフィードバックパスの利得が製造ばらつきにかかわらずほぼ一定にされる。
【００７０】
ここで、図６のステップＳ２２〜Ｓ２６と図３のステップＳ７〜Ｓ１１を比較すると、これらは同一の手順であることが分かる。従って、ＥＤＧＥ変調モードのためのキャリブレーションを行なう際に、図３のステップＳ７でアンプ（ＬＤＯ）２４９に入力される電圧Ｖ２としてＧＭＳＫ変調モードによる送信を行なう際にアンプ（ＬＤＯ）２４９に入力される電圧に近い値を選択し、測定を行なって得られた利得制御コード"FPGAG_V2"をレジスタ２５２に格納しておけば、それをそのままＧＭＳＫ変調モードの送信動作時のＦＰＧＡ２４６の利得制御コードとして使用することができる。つまり、図６のＧＭＳＫ変調モードによる送信を行なう場合のキャリブレーションは省略することができる。
【００７１】
なお、前記実施例においてはＥＤＧＥ変調モードのためのキャリブレーションによって得られた利得制御コード"FPGAG_V1"，"FPGAG_V2"から演算された設計値との差Ｘをフォワードパス上のＩＰＧＡ２４８のデフォルト値"IPGAG"に加算したものをＩＰＧＡ２４８用の利得設定コード"IPGAG"として使用している。これに対し、本実施例においては、ＧＭＳＫ変調モードの際に、ＥＤＧＥ変調モードのためのキャリブレーションによって得られた利得制御コード"FPGAG_V2"をＦＰＧＡ２４６の利得制御コードとして使用しているのは、ＧＭＳＫ変調モードでは送信時にもフォワードパス上のＩＰＧＡ２４８はオフ状態にされ、スイッチＳＷ２がキャリブレーション時と同様に直流電圧ＶDC側に接続され、可変利得アンプ２４２ａ（２４２ｂ）にはアンプ２４９を介して固定電圧ＶLDOが供給されて利得が固定された状態で動作される一方、ＧＭＳＫ変調モードでも位相制御ループは動作させる必要があるので、フィードバック上のＦＰＧＡ２４６は動作状態にされるためである。
【００７２】
図７には、実施例の高周波ＩＣを用いた無線通信システムの構成例を示す。
図７に示されているように、システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする実施例の高周波ＩＣ２００、送信すべき音声信号やデータ信号を基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり復調された受信Ｉ，Ｑ信号を音声信号やデータ信号に変換するなどのベースバンド処理を行なったり高周波ＩＣ２００を制御する信号を送ったりするベースバンド回路３００などで構成される。
【００７３】
高周波フィルタは、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ１２０ｃ，１２０ｄとが設けられている。また、特に制限されるものでないが、ＧＳＭ系の送信信号が出力される高周波ＩＣ２００の端子とパワーモジュール１３０との間にもＳＡＷフィルタ１４０が設けられている。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。
【００７４】
高周波ＩＣ２００とフィルタ１２０ａ〜１２０ｄおよび１４０は、１個のセラミックのような絶縁基板上に実装されてモジュール４００として構成されている。なお、本明細書においては、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板やパッケージに複数の半導体チップとディスクリート部品が実装されて上記プリント配線やボンディングワイヤで各部品が所定の役割を果たすように結合されることであたかも一つの電子部品として扱えるように構成されたものをモジュールと称する。
【００７５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、高周波ＩＣ２００に可変利得アンプＦＰＧＡとＩＰＧＡの利得を指定する制御コードのデフォルト値をベースバンド回路３００内の不揮発性メモリに格納しておいて、電源投入時にベースバンド回路から高周波ＩＣに与えてレジスタ２５２に保持させるようにしているが、高周波ＩＣ２００内に可変利得アンプＦＰＧＡとＩＰＧＡの利得を指定する制御コードのデフォルト値を格納する不揮発性メモリを設けておくようにしてもよい。
【００７６】
また、上記実施例では、振幅制御ループのキャリブレーションを電源投入時に一度だけ行なっているが、待ち受け時等の送受信動作を行なっていない期間に随時キャリブレーションを行なわせるようにしてもよい。
【産業上の利用可能性】
【００７７】
以上の説明では本発明を、ＧＳＭ８５０，９００方式とＤＣＳ1800方式とＰＣＳ1900の３つの通信方式に従った４つのバンドの通信が可能に構成されたクワッドバンド方式のシステムに適用した場合を説明したが、ＧＭＳＫ変調モードと８−ＰＳＫ変調モードによる変調を伴なうＧＳＭ方式の通信のみ行なえるシングルバンド方式のシステムにも利用することができる。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明を適用した送受信信号の変復調機能を有しＧＳＭシステムにおけるＧＭＳＫ変調やＥＤＧＥシステムにおける８−ＰＳＫ変調を行なうことができる高周波ＩＣの一実施例の概略構成を示すブロック図である。
【図２】図２は、実施例の高周波ＩＣにおける送信系回路ＴＸＣのより具体的な構成例を示すブロック図である。
【図３】図３は、振幅制御ループのフィードバックパスとフォワードパス上に設けられる可変利得アンプの具体例を示す回路図である。
【図４】図４は、実施例の高周波ＩＣにおける振幅制御ループのキャリブレーションの手順を示すフローチャートである。
【図５】図５は、実施例の高周波ＩＣの送信用発振回路の後段に設けられる可変利得アンプ（ＤＭＢ）の入出力特性を示すグラフである。
【図６】図６は、実施例の高周波ＩＣにおいて、位相変調のみを行なうＧＭＳＫ変調モードによる送信を行なう場合のキャリブレーションの手順を示すフローチャートである。
【図７】図７は、実施例の高周波ＩＣを用いた無線通信システムの構成例を示すブロック図である。
【符号の説明】
【００７９】
１３０    パワーアンプ
２００    高周波ＩＣ
２１０    分周移相回路
２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ  ロウノイズアンプ
２３５    直交変調回路
２３７    位相比較回路
２３９    振幅比較回路
２４０    送信用発振回路
２４２，２４６，２４８  可変利得アンプ
２４５    オフセットミキサ
２４７    ループフィルタ
２４９    利得固定アンプ
２５０    キャリブレーション実行回路
２５４    コンパレータ
２６０    制御回路
３００    ベースバンド回路
ＲＸＣ    受信系回路
ＴＸＣ    送信系回路
ＴｘＶＣＯ    送信用発振回路
ＲＦＶＣＯ    高周波発振回路
ＦＰＧＡ，ＩＰＧＡ    可変利得アンプ
【図１】
2006254405.tif 000007
【図２】
2006254405.tif 000008
【図３】
2006254405.tif 000009
【図４】
2006254405.tif 000010
【図５】
2006254405.tif 000011
【図６】
2006254405.tif 000012
【図７】
2006254405.tif 000013