(57)【要約】【課題】  非スキャンフリップフロップの出力信号が接続された後段の回路のトグル率を上げ、バーンイン時に該後段の回路にストレスを大きく印加することのできるストレス印加方法を提供する。【解決手段】  スキャン機能なしフリップフロップを用いた回路設計において、前記スキャン機能なしフリップフロップに非同期セット/リセット端子付きのスキャン機能なしフリップフロップを用い、テストモード時に、上記非同期セット/リセット端子付きのスキャン機能なしフリップフロップのセット/リセット端子を外部から制御することにより、上記非同期セット/リセット端子付きスキャン機能なしフリップフロップの出力をトグルする構成とした。【選択図】  図１
2006132992.tif 000002
【特許請求の範囲】
【請求項１】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、外部制御端子に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記外部制御端子からの入力信号によって、制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項２】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
複数の外部制御端子により制御され、複数の出力端子を有するデコード回路を設置するステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記デコード回路の複数の出力端子に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記デコーダ回路を介して、上記複数の外部制御端子からの入力信号によって制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項３】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
１個の出力端子を有する乱数発生器を設置するステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記乱数発生器の出力端子に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記乱数発生器の出力信号によって制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項４】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
複数の出力端子を有する乱数発生器を設置するステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記乱数発生器の複数の出力端子に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子のそれぞれを、各々に接続されている上記乱数発生器の出力端子からの出力信号によって個別に制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項５】
請求項３又は請求項４に記載のストレス印加方法において、
上記乱数発生器の代わりに、パターン発生器又はカウンターを用いる、
ことを特徴とするストレス印加方法。
【請求項６】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、他のスキャンチェーン上のいずれか１つのフリップフロップの出力信号に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット付き非スキャンフリップフロップの非同期セット/リセット端子を、上記スキャンチェーン上の１つのフリップフロップの出力信号によって制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項７】
１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、
上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、他のスキャンチェーン上の複数のフリップフロップの出力信号に接続するステップと、
上記テストモード時に、上記複数の非同期セット/リセット付き非スキャンフリップフロップの非同期セット/リセット端子のそれぞれを、各々に接続されている上記スキャンチェーン上のフリップフロップの出力信号によって個別に制御するステップと、を有する、
ことを特徴とするストレス印加方法。
【請求項８】
請求項１から請求項７のいずれかに記載のストレス印加方法において、
上記テストモードは、バーンインモードである、
ことを特徴とするストレス印加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレス印加方法に関し、特に、スキャンチェーンを構成できないフリップフロップの存在する回路に対して、バーンイン時におけるストレス印加を行うストレス印加方法に関するものである。
【背景技術】
【０００２】
従来のバーンイン時におけるストレス印加方法としては、スキャンチェーンを利用して外部端子から信号を入力し、内部回路にストレスを印加する方法がある（例えば、特許文献１参照）。
【０００３】
図６は、上記従来のストレス印加方法を説明するための回路ブロック図である。
図６において、１００１はバーンイン時に信号を入力する第１の入力端子、Ｓ１００１は、第１の入力端子１００１から入力される第１の入力信号、１００２は、スキャン機能付き第１番目のフリップフロップ（以降、ＦＦと称す）、Ｓ１００２は、第１番目のＦＦの出力信号、１００３は、スキャン機能付き第２番目のＦＦ、Ｓ１００３は、第２番目のＦＦの出力信号、１００４は、スキャン機能付き第（ｎ−１）番目のＦＦ、Ｓ１００４は、第（ｎ−１）番目のＦＦの出力信号、１００５は、スキャン機能付き第ｎ番目のＦＦ、Ｓ１００５は、第ｎ番目のＦＦの出力信号、１００６は、第１の出力端子である。第１番目のＦＦ１００２〜第ｎ番目のＦＦ１００５は、１つのスキャンチェーンを構成する。
【０００４】
また、同図において、１００７は、第１の組合せ回路、Ｓ１００７１〜Ｓ１００７３は、第１の組合せ回路の出力信号、１００８は、スキャン機能なしのフリップフロップ（以降、非スキャンＦＦと称す）、Ｓ１００８は、非スキャンＦＦの出力信号、１００９は、非スキャンＦＦの出力信号Ｓ１００８が接続される第２の組合せ回路、１０１０は、バーンインモード時またはスキャンモード時にシフト/キャプチャーのモードを切り換えるシフト/キャプチャー切換端子、Ｓ１０１０は、シフト/キャプチャー切換端子１０１０から入力される入力信号、１０１１は、フリップフロップを駆動するクロック端子、Ｓ１０１１は、クロック端子１０１１から入力されるクロック信号である。
【０００５】
次に、従来のストレス印加方法を、図６に示す回路に対するバーンインストレスを印加するときの回路動作をもって説明する。なお、説明を簡単にするためにシフト/キャプチャー切換端子１０１０に入力する値が、１の場合はシフトモード、０の場合は、キャプチャーモードを代表するものと仮定する。
【０００６】
バーンイン時には、最初にシフト/キャプチャー切換端子１０１０から１の値を入力し、第１の入力端子１００１から任意の値を入力して、スキャンチェーンに接続されたフリップフロップに信号を伝達し、それらフリップフロップに接続された第１の組合せ回路１００７、及び第２の組合せ回路１００９にストレス印加を行う。次に、シフト/キャプチャー切換端子１０１０から０の値を入力して、フリップフロップの状態を変化させ、接続された組合せ回路のトグルを改善させてから、内部回路にストレスの印加を行う。
【特許文献１】特願２０００−１０１６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、回路のシステムの動作スピード等の問題など様々な理由で、スキャン機能付きフリップフロップを使用できず、非スキャンフリップフロップを使用することを必要とする回路も存在する。例えば、図６に示した回路の場合、非スキャンＦＦ１００８のＤ端子に入力される信号が、第１の組合せ回路１００７によって決定されるが、第１の入力端子１００１からどのような信号を入力してキャプチャー動作を行っても、該Ｄ端子に入力される信号が１又は０の固定状態にしかならない場合がある。このような場合は、非スキャンＦＦ１００８の出力信号は、固定の値しか出力されないため、非スキャンＦＦの出力信号Ｓ１００８が接続された第２の組合せ回路１００９のトグル率が低くなり、バーンイン時のストレス印加の状態が劣化し、回路の初期不良の選別に支障をきたす可能性が出てくるという問題がある。
【０００８】
本発明は、上記のような従来の問題を解決するためになされたものであり、スキャン機能なしフリップフロップを用いた回路において、非同期セット/リセット端子付きのスキャン機能なしフリップフロップの出力が接続される後段の回路のトグル率を向上させ、該後段の回路に、より大きなストレスを印加することのできるストレス印加方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を解決することを目的としてなされたものであり、スキャン機能なしフリップフロップを用いた回路設計において、非同期セット/リセット端子付きスキャン機能なしフリップフロップの非同期セット/リセット端子をテストモード時に外部から制御することにより、前記非同期セット/リセット端子付きスキャン機能なしフリップフロップの出力が接続される後段回路のトグル率を向上させ、該後段回路により大きなストレス印加を行うものである。
【００１０】
具体的には、本発明の請求項１に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、外部制御端子に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記外部制御端子からの入力信号によって、制御するステップとを有することを特徴とするものである。
【００１１】
この構成によれば、外部信号で非スキャンＦＦを制御して、非スキャンＦＦの出力をトグルするようにしたので、非スキャンＦＦの出力が接続される後段回路のトグル率が改善され、該後段回路により大きなストレスを印加することができる。
【００１２】
本発明の請求項２に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、複数の外部制御端子により制御され、複数の出力端子を有するデコード回路を設置するステップと、  上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記デコード回路の複数の出力端子に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記デコーダ回路を介して、上記複数の外部制御端子からの入力信号によって制御するステップとを有することを特徴とするものである。
【００１３】
この構成によれば、複数の異なる外部信号により、複数の非スキャンＦＦのそれぞれが異なる動作を行うように制御することとしたので、トグルに関係する回路の制約が少なくなり、かつ、非スキャンＦＦの出力をトグルすることができるため、非スキャンＦＦの出力が接続される後段回路のトグル率を一層改善することができ、該後段回路により大きなストレスを印加することができる。
【００１４】
本発明の請求項３に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、１個の出力端子を有する乱数発生器を設置するステップと、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記乱数発生器の出力端子に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、上記乱数発生器の出力信号によって制御するステップとを有することを特徴とするものである。
【００１５】
この構成によれば、乱数発生器の出力信号で非スキャンＦＦを制御して、非スキャンＦＦの出力をトグルするようにしたので、非スキャンＦＦの出力が接続される回路のトグル率が改善され、該回路により大きなストレスを印加することができる。また、乱数発生器を用いたため、外部端子数を減らし、外部ピン数の制約を軽減することができる。
【００１６】
本発明の請求項４に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、複数の出力端子を有する乱数発生器を設置するステップと、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、上記乱数発生器の複数の出力端子に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子のそれぞれを、各々に接続されている上記乱数発生器の出力端子からの出力信号によって個別に制御するステップとを有することを特徴とするものである。
【００１７】
この構成によれば、乱数発生器の複数の出力信号により、複数の非スキャンＦＦのそれぞれが異なる動作を行うように制御することとしたので、トグルに関係する回路の制約が少なくなり、かつ、非スキャンＦＦの出力をトグルすることができる。そのため、非スキャンＦＦの出力が接続される後段回路のトグル率を一層改善し、該後段回路により大きなストレスを印加することができる。また、乱数発生器を用いたため、外部端子数を減らし、外部ピン数の制約を軽減することができる。
【００１８】
本発明の請求項５に記載のストレス印加方法は、請求項３又は請求項４に記載のストレス印加方法において、上記乱数発生器の代わりに、パターン発生器又はカウンターを用いることを特徴とするものである。
【００１９】
この構成によれば、請求項３又は請求項４において乱数発生器の代わりに、パターン発生器又はカウンターを用いても、上記請求項３又は請求項４に記載の発明と同様な効果を得られる。
【００２０】
本発明の請求項６に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、他のスキャンチェーン上のいずれか１つのフリップフロップの出力信号に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット付き非スキャンフリップフロップの非同期セット/リセット端子を、上記スキャンチェーン上の１つのフリップフロップの出力信号によって制御するステップとを有することを特徴とするものである。
【００２１】
この構成によれば、他のスキャンチェーン上の１つのフリップフロップの出力信号で、非スキャンＦＦを制御して非スキャンＦＦの出力をトグルするようにしたので、非スキャンＦＦの出力が接続される回路のトグル率が改善され、該回路により大きなストレスを印加することができる。また、上記乱数発生器を用いる構成と同様に、外部端子数を減らし、外部ピン数の制約を軽減することができる。
【００２２】
本発明の請求項７に記載のストレス印加方法は、１個以上の、スキャンチェーンを構成できないフリップフロップである、非スキャンフリップフロップの、全て又は一部を、それぞれ非同期セット/リセット端子付き非スキャンフリップフロップに置き換えるステップと、上記複数の非同期セット/リセット端子付き非スキャンフリップフロップの非同期セット/リセット端子を、テストモード時に、他のスキャンチェーン上の複数のフリップフロップの出力信号に接続するステップと、上記テストモード時に、上記複数の非同期セット/リセット付き非スキャンフリップフロップの非同期セット/リセット端子のそれぞれを、各々に接続されている上記スキャンチェーン上のフリップフロップの出力信号によって個別に制御するステップとを有することを特徴とするものである。
【００２３】
この構成によれば、他のスキャンチェーン上の複数のフリップフロップの出力信号により、複数の非スキャンＦＦのそれぞれが異なる動作を行うように制御することとしたので、トグルに関係する回路の制約が少なくなり、かつ、複数の非スキャンＦＦの出力をトグルすることができる。その結果、非スキャンＦＦの出力が接続される回路のトグル率が一層改善され、該回路により大きなストレスを印加することができる。また、上記乱数発生器を用いる構成と同様に、外部端子数を減らし、外部ピン数の制約を軽減することができる。
【００２４】
本発明の請求項８に記載のストレス印加方法は、請求項１から請求項７のいずれかに記載のストレス印加方法において、上記テストモードは、バーンインモードであることを特徴とするものである。
【００２５】
この構成によれば、設計的にスキャン付きフリップフロップを使用できない回路においても、大きなストレスを効率よく印加することができる。
【発明の効果】
【００２６】
以上のように、本発明にかかるストレス印加方法によれば、スキャン機能なしフリップフロップを用いた回路設計においても回路のトグル率が改善され、バーンイン時に一層大きなストレスを効率よくかけることが出来る為、初期不良を選別することが可能となる。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
以下、本発明の実施の形態１によるストレス印加方法について、図１を参照しながら説明する。
図１は、本発明の実施の形態１によるストレス印加方法を説明するための回路ブロック図である。
【００２８】
図１において、１０１は、テストモード時にスキャンチェーンの最初のフリップフロップ（以降、ＦＦと称す）に信号を伝達する第１の入力端子、Ｓ１０１は、第１の入力端子１０１からの入力信号、１０２は、スキャンチェーン上の先頭のスキャン機能付き第１番目のＦＦ、Ｓ１０２は、第１番目のＦＦの出力信号、１０３は、スキャンチェーン上に接続されたスキャン機能付き第２番目のＦＦ、Ｓ１０３は、第２番目のＦＦの出力信号、１０４は、スキャンチェーン上に接続されたスキャン機能付き第（ｎ−１）番目のＦＦ、Ｓ１０４は、第（ｎ−１）番目のＦＦの出力信号、１０５は、スキャンチェーン上に接続された最終段のスキャン機能付き第ｎ番目のＦＦ、Ｓ１０５は、第ｎ番目のＦＦの出力信号、１０６は、スキャンチェーン上に接続された第１の出力端子をそれぞれ表し、上記第１番目のＦＦ１０２〜第ｎ番目のＦＦ１０５が１つのスキャンチェーンを構成する。
【００２９】
また、同図において、１０７は、第１の組合せ回路、Ｓ１０７１〜Ｓ１０７４は、第１の組合せ回路からの出力信号、１０８は、スキャンチェーンが張られていない第１の非同期セット/リセット端子付きフリップフロップ（以降、非同期Ｓ／Ｒ端子付き非スキャンＦＦと称す）、Ｓ１０８は、第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦの出力信号、１０９は、第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ、Ｓ１０９は、第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦの出力信号、１１０は、第２の組合せ回路、１１１は、テストモード制御端子、Ｓ１１１は、テストモード制御端子１１１からの入力信号、１１２は、テストモード時において、第１及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット/リセット端子（以降、非同期Ｓ／Ｒ端子と称す）を制御する第１の制御端子、Ｓ１１２は、第１の制御端子１１２からの入力信号、１１３は、テストモード制御端子からの入力信号Ｓ１１１に応じて、第１、２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期Ｓ／Ｒ端子への入力信号の切換えを行うセレクタ、Ｓ１１３は、セレクタ１１３の出力信号、１１４は、インバータ、Ｓ１１４はインバータの出力信号、１１５は、テストモード時にシフト/キャプチャーのモードを切換えるシフト/キャプチャー切換端子、Ｓ１１５は、シフト/キャプチャー切換端子からの入力信号、１１６は、スキャンチェーン上に接続されたフリップフロップを駆動するクロック端子、Ｓ１１６は、クロック端子から入力されるクロック信号である。
【００３０】
次に、本実施の形態１によるストレス印加方法を、図１に示す回路においてストレスを印加する場合の回路動作を通じて説明する。
なお、説明を簡単にする為に、テストモード制御端子１１１が“１”の場合、セレクタ１１３は、第１の制御端子１１２を選択することとし、また、非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子／リセット端子は、“０”の時イネーブルになるとする。また、テストモードは、バーンインモードとする。
【００３１】
バーンインモード時、第１の入力端子１０１から信号を入力して、スキャンチェーン上のフリップフロップに信号の設定を行い、その出力信号で、第１の組合せ回路１０７にストレスを印加する。第１の組合せ回路１０７の構成によっては、第１の組合せ回路１０７の出力信号Ｓ１０７１及びＳ１０７２が、固定の信号になる可能性がある為、第２の組合せ回路１１０のトグル率が低下してストレス印加が少なくなる。その場合、テストモード制御端子１１１に“１”を設定して、セレクタ１１３に第１の制御端子１１２からの入力を選択させる。第１の制御端子１１２から任意の値を入力して、セレクタ１１３の出力信号Ｓ１１３及びその反転信号Ｓ１１４に接続されている第１、第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子及びリセット端子をイネーブル状態にし、第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８の出力信号Ｓ１０８、及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０９の出力信号Ｓ１０９をトグルさせて、第２の組合せ回路１１０に伝達させる。
【００３２】
このように、本実施の形態１によるストレス印加方法では、２つの非スキャンＦＦに非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９を用い、テストモードのときに、外部の制御端子１１２により該セット／リセット端子を制御するようにしたので、非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９の出力信号Ｓ１０８、Ｓ１０９がトグルされて第２の組み合せ回路１１０に入力することが可能となり、これにより、第２の組合せ回路１１０のトグル率を改善し、該第２の組合せ回路１１０にストレスを大きく印加することができる。
【００３３】
（実施の形態２）
以下、本発明の実施の形態２によるストレス印加方法について、図２を参照しながら説明する。
図２は、本発明の実施の形態２によるストレス印加方法を説明するための回路ブロック図である。なお、図２において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
【００３４】
図２において、２０１は、第１の制御端子、Ｓ２０１は、第１の制御端子２０１からの入力信号、２０２は、第２の制御端子、Ｓ２０２は、第２の制御端子２０２からの入力信号、２０３は、第１の制御端子からの入力信号Ｓ２０１と第２の制御端子からの入力信号Ｓ２０２を入力とするデコード回路、Ｓ２０３１〜２０３２は、デコード回路２０３の出力信号、２０４は、テストモード制御端子１１１からの入力信号Ｓ１１１によって、デコーダ回路２０３の出力信号Ｓ２０３１と別の信号のいずれかを選択することが可能な第１のセレクタ、Ｓ２０４は、第１のセレクタ２０４の出力信号、２０５は、テストモード制御端子１１１からの入力信号Ｓ１１１によって、デコーダ回路２０３の出力信号Ｓ２０３２と別の信号のいずれかを選択することが可能な第２のセレクタ、Ｓ２０５は、第２のセレクタ２０５の出力信号、２０６は、第１のセレクタ出力信号Ｓ２０４を入力とする第１のインバータ、Ｓ２０６は、第１のインバータ２０６の出力信号、２０７は、第２のセレクタ出力信号Ｓ２０５を入力とする第２のインバータ、Ｓ２０７は、第２のインバータ２０７の出力信号である。
【００３５】
次に、本実施の形態２によるストレス印加方法を、図２に示す回路においてストレスを印加する場合の回路動作を通じて説明する。
なお、説明を簡単にする為に、テストモード制御端子１１１が“１”の場合、第１のセレクタ２０４及び第２のセレクタ２０５は、デコーダ回路２０３の出力信号を選択することとし、また、非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子／リセット端子は、“０”の時イネーブルになるとする。また、テストモードは、バーンインモードとする。
【００３６】
バーンインモード時、第１の入力端子１０１から信号を入力して、スキャンチェーン上のフリップフロップに信号の設定を行い、その出力信号で、第１の組合せ回路１０７にストレスを印加する。第１の組合せ回路１０７の構成によっては、第１の組合せ回路１０７の出力信号Ｓ１０７１及びＳ１０７２が、固定の信号になる可能性がある為、第２の組合せ回路１１０のトグル率が低下してストレス印加が少なくなる。その場合、テストモード制御端子１１１に“１”を設定してテストモード制御信号Ｓ１１１を“１”とすることにより、第１のセレクタ２０４及び第２のセレクタ２０５に、デコード回路２０３の出力信号を選択させる。そして、第１の制御端子２０１、及び第２の制御端子２０１に任意の値を入力して、第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０９を、それらフリップフロップの出力が互いに異なるように、動作させる。
【００３７】
このように、本実施の形態２によるストレス印加方法では、２つの非スキャンＦＦをそれぞれ非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９に置き換え、テストモードのときに、該セット／リセット端子をデコード回路２０３の出力信号とつなぎ、該デコード回路２０３を制御する外部の制御端子２０１、２０２により該セット／リセット端子を制御するようにしたので、第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０９はフリップフロップの出力が互いに異なるように動作することが可能となり、これにより、トグルに関係する回路の制約が少なくなり第２の組合せ回路１１０のトグル率が、実施の形態１よりさらに改善でき、一層大きなストレスを印加することができる。
【００３８】
尚、上記本実施の形態２の説明では、デコード回路２０３に入力する信号を２つの信号をもって説明したが、非スキャンＦＦの使用が多い場合は、入力端子を増加しても同様の効果が得られる。
【００３９】
（実施の形態３）
以下、本発明の実施の形態３によるストレス印加方法について、図３を参照しながら説明する。
【００４０】
図３は、本発明の実施の形態３によるストレス印加方法を説明するための回路ブロック図である。
図３において、３０１は乱数発生器である。なお、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
【００４１】
次に、本実施の形態３によるストレス印加方法を、図３に示す回路においてストレスを印加する場合の回路動作を通じて説明する。
なお、説明を簡単にする為に、テストモード制御端子１１１が“１”の場合、セレクタ１１３は、乱数発生器の出力信号Ｓ３０１を選択するものとし、また、非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子／リセット端子は、“０”の時イネーブルになるとする。また、テストモードは、バーンインモードとする。
【００４２】
バーンインモード時、第１の入力端子１０１から信号を入力して、スキャンチェーン上のフリップフロップに信号の設定を行い、その出力信号で、第１の組合せ回路１０７にストレスを印加する。第１の組合せ回路１０７の構成によっては、第１の組合せ回路１０７の出力信号Ｓ１０７１及びＳ１０７２が、固定の信号になる可能性がある為、第２の組合せ回路１１０のトグル率が低下してストレス印加が少なくなる。その場合、テストモード制御端子１１１に“１”を設定して、テストモード制御信号Ｓ１１１を“１”とすることで、セレクタ１１３は、乱数発生器３０１の出力信号Ｓ３０１を選択し、乱数発生器３０１の出力信号の状態によって第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、及び第２のＳ／Ｒ端子付き非スキャンＦＦ１０９の出力信号Ｓ１０８、Ｓ１０９をトグルすることができる。従って、該出力信号Ｓ１０８、Ｓ１０９を入力とする第２の組合せ回路１１０のトグル率が改善され、該回路に大きなストレスを印加することが可能となる。
【００４３】
このように、本実施の形態３によるストレス印加方法では、２つの非スキャンＦＦを非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９に置き換え、テストモードのときに、乱数発生器３０１の出力信号により該セット／リセット端子を制御するようにしたので、非同期セット／リセット端子付きの非スキャンＦＦの出力信号Ｓ１０８、Ｓ１０９がトグルされて第２の組み合せ回路１１０に入力されることが可能となり、これにより、第２の組合せ回路１１０のトグル率を改善し、該第２の組合せ回路１１０にストレスを大きく印加することができる。
【００４４】
また、乱数発生器３０１を用いることで、外部端子数を減らすことが出来る為、外部ピン数の制約を軽減することができる。従って、外部端子の制約に最も関係するウエハーレベルでのバーンインの適用も実現可能となる。
【００４５】
尚、上記本実施の形態３の説明では、非スキャンＦＦを制御する構成として乱数発生器３０１を用いて説明したが、パターン発生器や、カウンターなどを用いても同様の効果が得られる。
【００４６】
（実施の形態４）
以下、本発明の実施の形態４によるストレス印加方法について、図４を参照しながら説明する。
図４は、本発明の実施の形態４によるストレス印加方法を説明するための回路ブロック図である。
【００４７】
図４において、４０１は、２つの出力信号Ｓ４０１１、Ｓ４０２２を有する乱数発生器である。なお、図１、及び図２と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
【００４８】
次に、本実施の形態４によるストレス印加方法を、図４に示す回路においてストレスを印加する場合の回路動作を通じて説明する。
なお、説明を簡単にする為に、テストモード制御端子１１１が“１”の場合、第１のセレクタ２０４及び第２のセレクタ２０５は、乱数発生器４０１の出力信号を選択することとし、また、非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子／リセット端子は、“０”の時イネーブルになるとする。また、テストモードは、バーンインモードとする。
【００４９】
バーンインモード時、第１の入力端子１０１から信号を入力して、スキャンチェーン上のフリップフロップに信号の設定を行い、その出力信号で、第１の組合せ回路１０７にストレスを印加する。第１の組合せ回路１０７の構成によっては、第１の組合せ回路１０７の出力信号Ｓ１０７１及びＳ１０７２が、固定の信号になる可能性がある為、第２の組合せ回路１１０のトグル率が低下しストレス印加が少なくなる。その場合、テストモード制御端子１１１に“１”を設定する。テストモード制御信号Ｓ１１１が“１”になることで、第１のセレクタ２０４及び第２のセレクタ２０５は、乱数発生器４０１の出力信号Ｓ４０１１、Ｓ４０２２を選択する。そして、乱数発生器４０１の出力信号Ｓ４０１１、Ｓ４０２２の状態によって第１の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０９は、フリップフロップの出力信号が互いに異なるように動作することが出来る。
【００５０】
このように、本実施の形態４によるストレス印加方法では、２つの非スキャンＦＦを非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９に置き換え、テストモードのときに、乱数発生器４０１の２つの出力信号により該２組のセット／リセット端子を個別に制御するようにしたので、非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９は、その出力が互いに異なるように動作することが可能となり、これにより、トグルに関係する回路の制約が少なくなり、第２の組合せ回路１１０のトグル率が、実施の形態３よりも一層改善し、より大きなストレスを該回路に印加することができる。
【００５１】
また、乱数発生器４０１を用いることで、外部端子数を減らすことが出来る為、外部ピン数の制約を軽減することができる。従って、外部端子の制約に最も関係するウエハーレベルでのバーンインの適用も実現可能となる。
【００５２】
尚、上記本実施の形態４の説明では、乱数発生器４０１から出力される信号を２つの信号をもって説明したが、非スキャンＦＦの使用が多い場合は、乱数発生器の出力信号を増加しても、同じ効果が得られる。
【００５３】
尚、上記本実施の形態４の説明では、非スキャンＦＦを制御する構成として乱数発生器４０１を用いて説明したが、パターン発生器や、カウンターななどを用いても同じ効果が得られる。
【００５４】
（実施の形態５）
以下、本発明の実施の形態５によるストレス印加方法について、図５を参照しながら説明する。
図５は、本発明の実施の形態５によるストレス印加方法を説明するための回路ブロック図である。なお、図５において、図１、及び図２と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
【００５５】
図５に示すように、本実施の形態５は、上述の実施の形態２、４で用いたデコード回路や、乱数発生器の代わりに、スキャンチェーン上のフリップフロップの出力信号を用いて、非スキャンＦＦの非同期セット/リセット端子を制御するものである。
【００５６】
次に、本実施の形態５によるストレス印加方法を、図５に示す回路におけるストレスを印加する場合の回路動作を通じて説明する。
なお、説明を簡単にする為に、テストモード制御端子１１１が“１”の場合、第１のセレクタ２０４及び第２のセレクタ２０５は、スキャンチェーン上のフリップフロップの出力信号を選択することとし、また、非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期セット端子／リセット端子は、“０”の時イネーブルになるとする。また、テストモードは、バーンインモードとする。
【００５７】
バーンインモード時、第１の入力端子１０１から信号を入力して、スキャンチェーン上のフリップフロップに信号の設定を行い、その出力信号で、第１の組合せ回路１０７にストレスを印加する。第１の組合せ回路１０７の構成によっては、第１の組合せ回路１０７の出力信号Ｓ１０７１及びＳ１０７２が、固定の信号になる可能性がある為、第２の組合せ回路１１０のトグル率が低下しストレス印加が少なくなる。その場合、テストモード制御端子１１１に“１”を設定する。テストモード制御信号Ｓ１１１が“１”になることで、第１のセレクタ２０４及び第２のセレクタ２０５は、乱数発生器の代わりにスキャンチェーン上のフリップフロップ１０２、１０３の出力信号を選択する。これにより、スキャンチェーンの入力端子である第１の入力端子１０１により、第１及び第２の非同期Ｓ／Ｒ端子付き非スキャンＦＦ１０８、１０９の非同期Ｓ／Ｒ端子を制御することが可能となる。
【００５８】
このように、本実施の形態５によるストレス印加方法では、２つの非スキャンＦＦを非同期Ｓ／Ｒ端子付きの非スキャンＦＦ１０８、１０９に置き換え、テストモードのときに、他のスキャンチェーン上の２つのフリップフロップの出力信号により上記２つ非同期Ｓ／Ｒ端子付き非スキャンＦＦの非同期Ｓ／Ｒ端子を個別に制御するようにしたので、非同期セット／リセット端子付きの非スキャンＦＦ１０８、１０９は、その出力が互いに異なるように動作することが可能となり、これにより、トグルに関係する回路の制約が少なくなり、第２の組合せ回路１１０のトグル率が、実施の形態３よりも一層改善し、より大きなストレスを該回路に印加することができる。
【００５９】
また、外部からの制御を必要としないため、外部端子数を一層減らし、外部ピン数の制約をさらに軽減することができる。従って、外部端子の制約に最も関係するウエハーレベルでのバーンインの適用も実現可能となる。
【００６０】
尚、上記実施の形態１〜５の説明では、非スキャンＦＦが２個の場合について説明を行ったが、非スキャンＦＦが３個以上あっても同じ効果が得られる。
尚、上記実施の形態１〜５の説明では、非同期セット端子/リセット端子に入力される信号が排他的になるようにインバータを用いて説明したが、同じ機能を実現できるその他の構成を用いてもよい。
【産業上の利用可能性】
【００６１】
本発明にかかるストレス印加方法は、スキャン機能がないフリップフロップの出力を入力とする回路のトグル率を上げ、該回路により大きなストレスを印加することができるという効果を有し、設計的にスキャン付きフリップフロップを使用できない回路において、スキャンチェーンを用いて回路にストレスを印加するバーンイン分野でのストレス印加方法として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１によるストレス印加方法を説明するための回路ブロック図である。
【図２】本発明の実施の形態２によるストレス印加方法を説明するための回路ブロック図である。
【図３】本発明の実施の形態３によるストレス印加方法を説明するための回路ブロック図である。
【図４】本発明の実施の形態４によるストレス印加方法を説明するための回路ブロック図である。
【図５】本発明の実施の形態５によるストレス印加方法を説明するための回路ブロック図である。
【図６】従来のストレス印加方法を説明する回路ブロック図である。
【符号の説明】
【００６３】
１０１    第１の入力端子
１０２    スキャンチェーン上の第１番目のＦＦ
１０３    スキャンチェーン上の第２番目のＦＦ
１０４    スキャンチェーン上の第ｎ−１番目のＦＦ
１０５    スキャンチェーン上の第ｎ番目（最後）のＦＦ
１０６    第１の出力端子
１０７    第１の組合せ回路
１０８    第１の非同期セット/リセット端子付き非スキャンＦＦ
１０９    第２の非同期セット/リセット端子付き非スキャンＦＦ
１１０    第２の組合せ回路
１１１    テストモード制御端子
１１２    第１の制御端子
１１３    セレクタ
１１４    インバータ
１１５    シフト／キャプチャー切換端子
１１６    クロック入力端子
２０１    第１の制御端子
２０２    第２の制御端子
２０３    デコード回路
２０４    第１のセレクタ
２０５    第２のセレクタ
２０６    第１のインバータ
２０７    第２のインバータ
３０１、４０１    乱数発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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