(57)【要約】【課題】複数の回路のデバッグを信頼性高く、低コストに行なうことができるデバッグシステムを提供する。【解決手段】ＦＰＧＡボード４０にコネクタ４２、コネクタ４３、スロット４４を設け、ＦＰＧＡボード５０にコネクタ５２、コネクタ５３、スロット５５を設け、コネクタ４３にコネクタ４２を接続し、スロット４４および５４を通信ケーブル４０ａにより接続する。ＦＰＧＡボード４０のＦＰＧＡ４１には、通信回路１３、ＣＰＵアクセス切り替え回路１７、ＣＰＵ・Ｉ／Ｆ１８の機能をダウンロードし、ＦＰＧＡボード５０のＦＰＧＡ５１には、通信回路２２、ＣＰＵ・Ｉ／Ｆ２６の機能をダウンロードする。ＣＰＵアクセス切り替え回路１７により、ＣＰＵボード３３のＣＰＵ３４を通信回路１３と通信回路２２とに切り替えて接続し、通信回路１３および通信回路２２間でデータを送受し、これらの回路のデバッグを行なう。【選択図】        図１
2006018372.tif 000002
【特許請求の範囲】
【請求項１】
設計された第１の回路の機能がダウンロードされる書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、
前記第１の回路が接続される設計された第２の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに前記第２の入出力端子に接続される第４の入出力端子と、前記第２のＩＣに接続されるとともに前記第３の入出力端子に接続される第５の入出力端子とを有する第２の検証基板と、
前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、
前記第１の回路と前記第２の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、
前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、あるいは、前記第２の回路のうちの一方の回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路とともにダウンロードされ、
前記デバッガは、前記第３の入出力端子および前記第５の入出力端子を通して前記第１の回路および前記第２の回路間でデータを送受させ、前記第１の回路および第２の回路の動作のデバッグを行なう、
ことを特徴とするデバッグシステム。
【請求項２】
前記第１の回路は、第１のＣＰＵの周辺回路からなり、前記第２の回路は、第１のＣＰＵとの間でデータを送受する第２のＣＰＵの周辺回路からなることを特徴とする請求項１記載のデバッグシステム。
【請求項３】
前記アクセス切り替え回路は、前記第１の回路および第２の回路のいずれかの回路のアドレス空間が所定のアドレス数を超えるとき、当該回路のアドレス空間を前記所定のアドレス数毎に分割し、分割されたアドレス空間毎に切り替えて前記当該回路を前記デバッガに接続することを特徴とする請求項１記載のデバッグシステム。
【請求項４】
設計された第１の回路および第１の回路に接続される設計された第２の回路の機能がダウンロードされる書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、
前記第１の回路に接続される設計された第３の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに、前記第２の入出力端子に接続される第４の入出力端子と、前記第２のＩＣに接続されるとともに、前記第３の入出力端子に接続される第５の入出力端子とを有する第２の検証基板と、
前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、
前記第１の回路と前記第３の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、
前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、第２の回路、あるいは、第３の回路のうちの１つの回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路および第２の回路とともにダウンロードされ、
前記デバッガは、前記第２の入出力端子および前記第５の入出力端子通して前記第１の回路および前記第３の回路間でデータを送受させるとともに、前記第１および第２の回路間でデータを送受させ、前記第１、第２および第３の回路の動作のデバッグを行なう、
ことを特徴とするデバッグシステム。
【請求項５】
前記第１および第２の回路は、第１のＣＰＵの周辺回路からなり、前記第３の回路は、第１のＣＰＵとの間でデータを送受する第２のＣＰＵの周辺回路からなることを特徴とする請求項４記載のデバッグシステム。
【請求項６】
前記アクセス切り替え回路は、前記第１の回路、第２の回路および第３の回路のいずれかの回路のアドレス空間が所定のアドレス数を超えるとき、当該回路のアドレス空間を前記所定のアドレス数毎に分割し、分割されたアドレス空間毎に切り替えて前記当該回路を前記デバッガに接続することを特徴とする請求項４記載のデバッグシステム。
【請求項７】
設計された第１の回路の機能がダウンロードされた書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、
前記第１の回路が接続される設計された第２の回路および第２の回路が接続される設計された第３の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに、前記第２の入出力端子に接続される第４の入出力端子と、前記第２の書き換え可能なＩＣに接続されるとともに、前記第３の入出力端子に接続された第５の入出力端子とを有する第２の検証基板と、
前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、
前記第１の回路と前記第２の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、
前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、第２の回路、あるいは、第３の回路のうちの１つの回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路とともにダウンロードされ、
前記デバッガは、前記第２の入出力端子および前記第５の入出力端子通して前記第１の回路および前記第２の回路間でデータを送受させるとともに、前記第２の回路および前記第３の回路間でデータを送受させ、前記第１、第２および第３の回路の動作のデバッグを行なう、
ことを特徴とするデバッグシステム。
【請求項８】
前記第１の回路は、第１のＣＰＵの周辺回路からなり、前記第２および第３の回路は、第１のＣＰＵとの間でデータを送受する第２のＣＰＵの周辺回路からなることを特徴とする請求項７記載のデバッグシステム。
【請求項９】
前記アクセス切り替え回路は、前記第１の回路、第２の回路および第３の回路のいずれかの回路のアドレス空間が所定のアドレス数を超えるとき、当該回路のアドレス空間を前記所定のアドレス数毎に分割し、分割されたアドレス空間毎に切り替えて前記当該回路を前記デバッガに接続することを特徴とする請求項７記載のデバッグシステム。
【請求項１０】
前記第１の検証基板の前記第１の入出力端子と前記第２の入出力端子とは、前記第１の書き換え可能なＩＣを介さずに接続されていることを特徴とする請求項１〜９のいずれか１項記載のデバッグシステム。
【請求項１１】
第１および第２のＩＣは、ＦＰＧＡ（Field Programmable Gate Array）からなることを特徴とする請求項１〜９のいずれか１項記載のデバッグシステム。
【請求項１２】
第１および第２のＩＣは、ＣＰＬＤ（Complex Programmable Logic Device）からなることを特徴とする請求項１〜９のいずれか１項記載のデバッグシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバッガを使用して設計回路のデバッグを行なうデバッグシステムに関する。
【背景技術】
【０００２】
従来、複数のＣＰＵのデバッグシステムとして、例えば特許文献１のシステムが知られている。
この複数のＣＰＵのデバッグシステムでは、それぞれがデバッグコントローラ２３１０を有する複数のＣＰＵ１１〜１３のそれぞれに接続されるとともに、デバッグを行なう外部デバイス５に接続される協調デバッグ回路３を設け、ステップ実行の協調動作における厳密な同期性を確保し、デバッグを精度良く行うようにしている。
【特許文献１】特開２００３−１６２４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のような従来の複数のＣＰＵのデバッグシステムでは、協調デバッグ回路３を設けるので、コンピュータシステムが大規模になるといった問題があった。
ところで、図５に示すように、ＣＰＵ１１およびフラッシュメモリ１２を有するメモリカード１０のＣＰＵ１１により制御される通信回路１３と、ＣＰＵ２１を有し、メモリカード１０が着脱自在に装着されるホスト装置２０のＣＰＵ２１により制御される通信回路２２とを開発する場合、メモリカード１０の通信回路１３およびホスト装置２０の通信回路２２のデバッグは、それぞれ単独で行う場合が多い。
【０００４】
図６に示すように、デバッグには、例えば、ホストＰＣ（Personal Computer）３１と、ホストＰＣ３１に接続されたＩＣＥ（In-Circuit Emulator）３２と、ＩＣＥ３２に接続されたＣＰＵボード３３とが用意される。
【０００５】
ソフトウェアにより設計された通信回路１３の機能は、ＦＰＧＡ（Field Programmable Gate Array）１４にダウンロードされ、ＦＰＧＡ１４はＦＰＧＡボード１５に実装される。ソフトウェアにより設計された通信回路２２の機能は、ＦＰＧＡ２３にダウンロードされ、ＦＰＧＡ２３は、ＦＰＧＡボード２４に実装される。ＦＰＧＡボード１５およびＦＰＧＡボード２４はそれぞれのＣＰＵボード３３に接続され、それぞれのデバッグが行なわれる。この場合、通信回路１３および通信回路２２間で実際にデータを送受させた動作を検証することはできない。
【０００６】
また、図７に示すように、ホスト装置２０の通信回路２２のデバッグを行なう場合、ＦＰＧＡ２３に接続されるとともに、既に製品化されたメモリカード１０が着脱自在に装着されるスロット２５をＦＰＧＡボード２４に設け、ＦＰＧＡ２３とスロット２５に装着されたメモリカード１０の通信回路１３との間でデータを送受させ、デバッグを行う場合があった。この場合、通信回路２２のデバッグをより信頼性高く行なうことができる。
【０００７】
しかしながら、メモリカード１０およびホスト装置２０を同時に開発する場合、すなわち、ＣＰＵ１１の通信回路１３およびＣＰＵ２１の通信回路２２を同時に開発する場合、通信回路１３および通信回路２２の全機能を１つのＦＰＧＡにダウンロードしようとすると、ＦＰＧＡの回路規模が大きくなるとともに、対応するデバッガのアドレス空間を大きくする必要があるため、ＦＰＧＡおよびデバッガが高価になり、開発費用が増大するといった問題があった。
【０００８】
本発明は、このような事情に鑑みなされたものであり、その目的は、複数の回路のデバッグを信頼性高く、低コストに行なうことができるデバッグシステムを提供するにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明のデバッグシステムは、設計された第１の回路の機能がダウンロードされる書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、前記第１の回路が接続される設計された第２の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに前記第２の入出力端子に接続される第４の入出力端子と、前記第２のＩＣに接続されるとともに前記第３の入出力端子に接続される第５の入出力端子とを有する第２の検証基板と、前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、前記第１の回路と前記第２の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、あるいは、前記第２の回路のうちの一方の回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路とともにダウンロードされ、前記デバッガは、前記第３の入出力端子および前記第５の入出力端子を通して前記第１の回路および前記第２の回路間でデータを送受させ、前記第１の回路および第２の回路の動作のデバッグを行なうことを特徴とする。
【００１０】
また、本発明のデバッグシステムは、設計された第１の回路および第１の回路に接続される設計された第２の回路の機能がダウンロードされる書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、前記第１の回路に接続される設計された第３の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに、前記第２の入出力端子に接続される第４の入出力端子と、前記第２のＩＣに接続されるとともに、前記第３の入出力端子に接続される第５の入出力端子とを有する第２の検証基板と、前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、前記第１の回路と前記第３の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、第２の回路、あるいは、第３の回路のうちの１つの回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路および第２の回路とともにダウンロードされ、前記デバッガは、前記第２の入出力端子および前記第５の入出力端子通して前記第１の回路および前記第３の回路間でデータを送受させるとともに、前記第１および第２の回路間でデータを送受させ、前記第１、第２および第３の回路の動作のデバッグを行なうことを特徴とする。
【００１１】
また、本発明のデバッグシステムは、設計された第１の回路の機能がダウンロードされた書き換え可能な第１のＩＣと、前記第１のＩＣにそれぞれ接続された第１、第２、第３の入出力端子とを有する第１の検証基板と、前記第１の回路が接続される設計された第２の回路および第２の回路が接続される設計された第３の回路の機能がダウンロードされる書き換え可能な第２のＩＣと、前記第２のＩＣに接続されるとともに、前記第２の入出力端子に接続される第４の入出力端子と、前記第２の書き換え可能なＩＣに接続されるとともに、前記第３の入出力端子に接続された第５の入出力端子とを有する第２の検証基板と、前記第１の入出力端子に接続される第６の入出力端子を有するデバッガとを備え、前記第１の回路と前記第２の回路は、前記第２の入出力端子および第４の入出力端子を通して接続され、前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路、第２の回路、あるいは、第３の回路のうちの１つの回路を前記デバッガに切り替えて接続するアクセス切り替え回路の機能が、前記第１のＩＣに前記第１の回路とともにダウンロードされ、前記デバッガは、前記第２の入出力端子および前記第５の入出力端子通して前記第１の回路および前記第２の回路間でデータを送受させるとともに、前記第２の回路および前記第３の回路間でデータを送受させ、前記第１、第２および第３の回路の動作のデバッグを行なうことを特徴とする。
【発明の効果】
【００１２】
本発明のデバッグシステムによれば、前記第１の書き換え可能なＩＣにダウンロードされたアクセス切り替え回路により、前記第６の入出力端子から前記第１の入出力端子を通して前記第１の検証基板に入力される前記デバッガの信号に従って、前記第１の回路および第２の回路のうちの一方の回路を前記デバッガに切り替えて接続する。
そして、前記デバッガにより、前記第２の入出力端子および前記第５の入出力端子通して前記第１の回路および前記第２の回路間でデータを送受させ、前記第１および第２の回路の動作を検証する。
したがって、簡単な構成で信頼性の高い２つの回路のデバッグを低コストに行なう上で有利となる。
【発明を実施するための最良の形態】
【００１３】
複数の回路のデバッグを信頼性高く、低コストに行なうことができるデバッグシステムを提供するという目的を達成するため、デバッガが接続される一方のＦＰＧＡ基板に、ＦＰＧＡに接続され、デバッガが接続される入出力端子と同じ入出力端子（第２の入出力端子）と、ＦＰＧＡに接続されるもう一つの入出力端子（第３の入出力端子）を設け、他方のＦＰＧＡ基板に前記もう一つの入出力端子（第３の入出力端子）と接続される入出力端子（第５の入出力端子）を設け、一方のＦＰＧＡ基板の第２の入出力端子に他方のＦＰＧＡ基板のデバッガが接続される入出力端子を接続する。
デバッガが接続される一方のＦＰＧＡ基板に実装されるＦＰＧＡには、一方の回路およびアクセス切り替え回路の機能をダウンロードし、他方のＦＰＧＡ基板に実装されるＦＰＧＡには、他方の回路の機能をダウンロードする。
そして、アクセス切り替え回路により、デバッガを一方の回路と他方の回路とに切り替えて接続し、一方および他方の回路間でデータを送受し、これらの回路のデバッグを行なう。
【実施例１】
【００１４】
以下、本発明の実施例１のデバッグシステムについて図面を参照して説明する。
図１は、実施例１のデバッグシステムの構成を示す図である。
図１に示すように、実施例１のデバッグシステムは、複数の書き換え可能なＩＣのそれぞれにダウンロードされた複数の設計回路のデバッグを同時に行なうものである。なお、設計回路は、コンピュータ上で設計された回路のデータを意味する。書き換え可能なＩＣは、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＣＰＬＤ（Complex Programmable Logic Device）等からなる。
【００１５】
実施例１のデバッグシステムは、ホストＰＣ（Personal Computer）３１と、通信ケーブル３０ａを介してホストＰＣ３１に接続されたＩＣＥ（In-Circuit Emulator）３２と、通信ケーブル３０ｂを介してＩＣＥ３２に接続されたＣＰＵボード３３とを備える。
【００１６】
ホストＰＣ３１は、図示しない記憶装置を有し、この記憶装置には、複数の設計回路のデバッグを行なうデバッグ支援ソフトウェアが記憶されている。ホストＰＣ３１は、このデバッグ支援ソフトウェアを実行し、複数の設計回路のデバッグを行なうデバッグ制御命令を出力するとともに、デバッグ対象の設計回路からの動作情報を入力し、図示しないディスプレイに表示する。
【００１７】
ＩＣＥ３２は、ホストＰＣ３１からのデバッグ制御命令に従ってデバッグの種々の機能、例えば、ダウンロード機能、ブレーク機能、シングルステップ機能、トレース機能等を実現する。ＣＰＵボード３３は、ＣＰＵ３４と、ＣＰＵ３４に接続されたコネクタ３５（第６の入出力端子）とを備える。ＣＰＵ３４は、ＩＣＥ３２からのデバッグ制御信号に従って前記複数の書き換え可能なＩＣのそれぞれにダウンロードされた複数の設計回路を直接に動作させる。
【００１８】
また、実施例１のデバッグシステムは、ＦＰＧＡボード４０およびＦＰＧＡボード５０を備える。ＦＰＧＡボード４０およびＦＰＧＡボード５０は、同様の構成であるが、便宜上、異なる符号を付し説明する。
【００１９】
ＦＰＧＡボード４０には、設計回路の機能がダウンロードされるＦＰＧＡ４１が着脱自在に実装される。ＦＰＧＡボード４０は、ＦＰＧＡ４１に接続されるとともに、ＣＰＵボード３３のコネクタ３５が接続されるコネクタ４２（第１の入出力端子）と、ＦＰＧＡ４１に接続される、コネクタ３５と同じ構成のコネクタ４３（第２の入出力端子）と、ＦＰＧＡ４１に接続されるスロット４４（第３の入出力端子）とを備える。スロット４４には、コネクタ４２および４３を通して送受される信号と同じ信号が送受される通信ケーブル４０ａが接続されている。また、コネクタ４２とコネクタ４３とは、ＦＰＧＡ４１を介さずに接続されている。
【００２０】
ＦＰＧＡボード５０には、設計回路の機能がダウンロードされるＦＰＧＡ５１が着脱自在に実装される。ＦＰＧＡボード５０は、ＦＰＧＡ５１に接続されるとともに、ＣＰＵボード３３のコネクタ３５が接続されるコネクタ５２（第４の入出力端子）と、ＦＰＧＡ５１に接続される、コネクタ３５と同じ構成のコネクタ５３と、ＦＰＧＡ４１に接続されるスロット５４（第５の入出力端子）とを備える。スロット５４には、ＦＰＧＡボード４０のスロット４４に接続された通信ケーブル４０ａが接続されている。また、コネクタ５２とコネクタ５３とは、ＦＰＧＡ５１を介さずに接続されている。ＦＰＧＡボード５０のコネクタ５２は、前述のように、ＣＰＵボード３３のコネクタ３５に接続可能であるが、ＦＰＧＡボード４０のコネクタ４３に接続されている。また、コネクタ５３は未使用である。
【００２１】
ＦＰＧＡボード４０に装着されるＦＰＧＡ４１は、ＦＰＧＡボード４０のコネクタ４２、ＣＰＵボード３３のコネクタ３５を介してＣＰＵボード３３のＣＰＵ３４に接続されるとともに、ＦＰＧＡボード４０のコネクタ４３、ＦＰＧＡボード５０のコネクタ５２を介してＦＰＧＡボード５０に装着されるＦＰＧＡ５１に接続されている。
【００２２】
図２は、図１に示されるＦＰＧＡ４１および５１にダウンロードされた設計回路の構成を示すブロック図である。
実施例１では、図５に示されるメモリカード１０のＣＰＵ１１により制御される通信回路１３の設計回路の機能がダウンロードされたＦＰＧＡ４１と、ホスト装置１０のＣＰＵ２１により制御される通信回路２２の設計回路の機能がダウンロードされたＦＰＧＡ４２とを用い、２つの設計回路のデバッグを同時に行なうものとする。
【００２３】
図２に示すように、ＦＰＧＡ４１には、通信回路１３、擬似メモリ１６、ＣＰＵアクセス切り替え回路１７およびＣＰＵ・Ｉ／Ｆ１８の機能がダウンロードされている。また、ＦＰＧＡ５１には、通信回路２２およびＣＰＵ・Ｉ／Ｆ２６の機能がダウンロードされている。前述のように、これらの各部は、ＣＰＵボード３３のＣＰＵ３４からのデバッグ制御信号に従って動作する。
【００２４】
ＣＰＵ・Ｉ／Ｆ１８は、ＦＰＧＡ４１の外部のＣＰＵ３４に接続されるとともに、ＦＰＧＡ４１の内部のＣＰＵアクセス切り替え回路１７に接続されている。ＣＰＵアクセス切り替え回路１７は、ＦＰＧＡ４１の内部のＣＰＵ・Ｉ／Ｆ１８、通信回路１３および疑似メモリ１６に接続されるとともに、ＦＰＧＡ４１の外部のＣＰＵ・Ｉ／Ｆ２６に接続されている。通信回路１３は、ＦＰＧＡ４１の内部の疑似メモリ１６およびＣＰＵアクセス切り替え回路１７に接続されるとともに、ＦＰＧＡ５１の通信回路２２に接続されている。疑似メモリ１６は、通信回路１３およびＣＰＵアクセス切り替え回路１７に接続されている。ＣＰＵ・Ｉ／Ｆ２６は、ＦＰＧＡ５１の外部のＣＰＵアクセス切り替え回路１７に接続されるとともに、ＦＰＧＡ５１の内部の通信回路２２に接続されている。通信回路２２は、ＦＰＧＡ５１の内部のＣＰＵ・Ｉ／Ｆ２６に接続されるとともに、ＦＰＧＡ５１の外部の通信回路１３に接続されている。
【００２５】
通信回路１３および通信回路２２は、それぞれの設計データそのものであり、コントロールレジスタ、ステイタスレジスタ等を有し、例えばＴＰＣ（Transfer Protocol Code）およびデータをこれらのレジスタに保持し、メモリカード１０のフォーマットに従う物理層での通信を行なう。擬似メモリ１６は、通信回路１３およびＣＰＵアクセス切り替え回路１７からのデータを記憶する記憶回路であり、通信回路１３および通信回路２２の動作を検証する上で便宜上設けられた記憶回路である。ＣＰＵ・Ｉ／Ｆ１８は、通信回路１３とＣＰＵボード３３のＣＰＵ３４との間のインタフェースである。ＣＰＵ・Ｉ／Ｆ２６は、通信回路２２とＣＰＵボード３３のＣＰＵ３４との間のインタフェースである。
【００２６】
ＣＰＵアクセス切り替え回路１７は、通信回路１３、疑似メモリ１６および通信回路２２のアドレス空間が所定のアドレス数を超えるとき、これらの回路のアドレス空間を所定のアドレス数毎に分割し、分割されたアドレス空間毎に切り替えて、これらの回路をＣＰＵ３４に接続する。
【００２７】
図３および図４は、ＣＰＵアクセス切り替え回路１７のレジスタマップを示す図である。
具体的には、ＣＰＵアクセス切り替え回路１７は、通信回路１３にバンク０を設定し、通信回路２２を２つのアドレス空間に分け、バンク（ＢＡＮＫ）１およびバンク２を設定し、疑似メモリ１６を４つのアドレス空間に分け、バンク３〜６を設定する。バンク０〜６の最下位アドレスには、バンク切り替えのためのレジスタが設けられる。これにより、アドレスバス幅以上のアドレス空間を使用することができる。ＣＰＵ３４に対する割り込み信号は、通信回路１３および２２の論理和を取る。
【００２８】
このように構成されたデバッグシステムでは、ＦＰＧＡボード４０のスロット４４およびＦＰＧＡボード５０のスロット５４に接続された通信ケーブル４０ａを介して通信回路１３および通信回路２２の間でデータを送受させつつ、これら通信回路１３および通信回路２２のデバッグが行なわれる。
【００２９】
書き込みテストでは、ＣＰＵ３４により通信装置１３および２２のそれぞれのレジスタをアクセスし、テストを行なう。
まず、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク０（ホスト装置２０の通信装置２２）がセットされる（ステップＳ１）。次に、ＣＰＵ３４によりにデータ書き込みＴＰＣおよびデータがセットされ、通信装置２２が起動され、通信装置２２から通信装置１３にデータが転送される（ステップＳ２）。
【００３０】
次に、通信装置１３からのＴＰＣ受信完了の割り込み信号がＣＰＵ３４により受信されると（ステップＳ３）、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク２（メモリカード１０の通信装置１３）がセットされる（ステップＳ４）。次に、ＣＰＵ３４により通信装置１３のステイタスレジスタが読み出され、通信装置１３によるデータ書き込みＴＰＣの受信が確認される（ステップＳ５）。
【００３１】
次に、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク３（疑似メモリ１６）がセットされる（ステップＳ６）。次に、ＣＰＵ３４によりバンク３（疑似メモリ１６）に書き込まれたデータが読み出され、通信装置２２に設定された書き込みデータと比較され、データが一致するかどうかが確認される（ステップＳ７）。次に、ＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク４〜６に対し同様の確認動作が行なわれる（ステップＳ６およびＳ７の繰り返し）。
【００３２】
次に、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク０（ホスト装置２０の通信装置２２）がセットされる（ステップＳ８）。次に、ＣＰＵ３４により通信装置２２のステイタスレジスタが読み出され、データ送信の完了が確認される（ステップＳ９）。
【００３３】
読み出しテストでは、ＣＰＵ３４により通信装置１３および２２のそれぞれのレジスタをアクセスし、テストを行なう。
まず、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク３（疑似メモリ１６）がセットされる（ステップＳ１１）。次に、バンク３に読み出しデータが書き込まれる（ステップＳ１２）。次に、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク４〜６に対し同様の動作が行なわれる（ステップＳ１１およびＳ１２の繰り返し）。
【００３４】
次に、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク０（ホスト装置２０の通信装置２２）がセットされる（ステップＳ１３）。次に、ＣＰＵ３４によりデータ読み出しＴＰＣがセットされ、通信装置２２が起動され、通信装置２２から通信装置１３にデータが転送される（ステップＳ１４）。
【００３５】
次に、通信装置２２からのＴＰＣ送信完了の割り込み信号がＣＰＵ３４により受信されると（ステップＳ１５）、ＣＰＵ３４により通信装置２２のステイタスレジスタが読み出され、データ送信の完了が確認される（ステップＳ１６）。次に、ＣＰＵ３４により通信装置１３が受信したデータと疑似メモリ１６に書き込まれた読み出しデータとが比較され、データが一致するかどうかが確認される（ステップＳ１７）。
【００３６】
次に、ＣＰＵアクセス切り替え回路１７によりバンク切り替えが行なわれ、バンク２（メモリカード１０の通信装置１３）がセットされる（ステップＳ１８）。次に、ＣＰＵ３４により通信装置１３のステイタスレジスタが読み出され、通信装置１３のデータ読み出しＴＰＣの受信が確認される（ステップＳ１９）。
【００３７】
以上説明したように、実施例１のデバッグシステムによれば、ＦＰＧＡ４０にダウンロードされた通信回路１３とＦＰＧＡ５０にダウンロードされた通信回路２２との間でデータを送受させ、通信回路１３および通信回路２２のデバッグを同時に行なうことができる。したがって、複数の回路のデバッグを信頼性高く、低コストに行なうことができる。
【００３８】
また、ＣＰＵアクセス切り替え回路１７を、通信回路１３、疑似メモリ１６および通信回路２２のアドレス空間が所定のアドレス数を超えるとき、これらの回路のアドレス空間を所定のアドレス数毎に分割し、分割されたアドレス空間毎に切り替えて、これらの回路をＣＰＵ３４に接続するように構成する。したがって、アドレス幅以上のアドレス空間を使用することができる。
【００３９】
また、ＦＰＧＡ４１に通信回路１３と疑似メモリ１６とをダウンロードしたように、ＦＰＧＡ４０および５０には、複数の設計回路をダウンロードすることができる。
【００４０】
さらに、ＦＰＧＡボード４０に２つのスロット４４を設け、３つのＦＰＧＡボード４０をコネクタ４２および４３により直列に接続するとともに、１つのＦＰＧＡボード４０の２つのスロット４４のそれぞれを他のＦＰＧＡボード４０の１つのスロット４４にそれぞれ接続するようにデバッグシステムを構成すれば、３つの設計回路のデバッグを同時に行なうことも可能である。
【００４１】
なお、ＦＰＧＡボード４０のコネクタ４２およびコネクタ４３は、ＦＰＧＡ４１を介さずに接続されているので、ＦＰＧＡボード４０およびＦＰＧＡボード５０を接続したまま、ＦＰＧＡボード５０のＦＰＧＡ５１にダウンロードされた回路のデバッグを単独で行なうこともできる。
【図面の簡単な説明】
【００４２】
【図１】実施例１のデバッグシステムの構成を示す図である。
【図２】ＦＰＧＡ４１および５１にダウンロードされた設計回路の構成を示す図である。
【図３】ＣＰＵアクセス切り替え回路１７のレジスタマップを示す図である。
【図４】ＣＰＵアクセス切り替え回路１７のレジスタマップを示す図である。
【図５】設計対称の回路の一例を示す図である
【図６】従来の設計回路のデバッグシステムの一例を示す図である。
【図７】従来の設計回路のデバッグシステムの一例を示す図である。
【符号の説明】
【００４３】
１０……メモリカード、１１……ＣＰＵ、１２……フラッシュメモリ、１３……通信回路、１７……ＣＰＵアクセス切り替え回路、２０……ホスト装置、２１……ＣＰＵ、２２……通信回路、３１……ホストＰＣ、３２……ＩＣＥ、３３……ＣＰＵボード、３４……ＣＰＵ、４０……ＦＰＧＡボード、４１……ＦＰＧＡ、５０……ＦＰＧＡボード、５１……ＦＰＧＡ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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