(57)【要約】【課題】ソース抵抗・ドレイン抵抗・ゲート抵抗の低減と、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供すること。【解決手段】ゲート電極６には、半導体結晶１の表面に対して垂直な方向から見たときに、ソース電極（Ｗ薄膜２の一方）と重なって見える第一の重なり部分と、ドレイン電極（Ｗ薄膜２の他方）と重なって見える第二の重なり部分とが存在し、ソース電極と第一の重なり部分との間と、ドレイン電極と第二の重なり部分との間に空隙１１があり、半導体結晶１に形成されたリセス領域の最下段において、ソース側とドレイン側とに空隙７を残して、ゲート電極６が、電界効果型トランジスタ構造の障壁層８と接し、ソース電極、ドレイン電極およびゲート電極６の、半導体結晶１から遠い側の表面はベンゾシクロブテン膜１０によって覆われている半導体装置を構成する。【選択図】    図１
2006324514.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、
前記ゲート電極には、前記電界効果型トランジスタ構造が存在する側の前記半導体結晶の表面に対して垂直な方向から見たときに、前記ソース電極と重なって見える第一の重なり部分と、前記ドレイン電極と重なって見える第二の重なり部分とが存在し、
前記ソース電極と前記第一の重なり部分との間に空隙があり、
前記ドレイン電極と前記第二の重なり部分との間に空隙があり、
前記半導体結晶に形成された階段状のリセス領域の最下段の部分において、ソース側とドレイン側とに空隙を残して、前記ゲート電極が前記電界効果型トランジスタ構造の障壁層と接し、
前記最下段の部分以外の前記リセス領域は第一の絶縁膜によって覆われ、
前記ソース電極、ドレイン電極およびゲート電極の、前記半導体結晶から遠い側の表面は第二の絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項２】
前記半導体結晶に形成された階段状のリセス領域において、ドレイン側に残された前記空隙がソース側に残された前記空隙よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極およびドレイン電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ２、ベンゾシクロブテンのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置。
【請求項５】
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極、ゲート電極を具備する半導体装置を製造する、半導体装置の製造方法において、
電界効果型トランジスタ構造を有する半導体結晶上に、金属膜を堆積し、
該金属膜上に形成したレジスト開ロパタンをエッチングマスクとして、該金属膜に開口部を形成することによって、該金属膜を２領域に分け、該２領域の一方をソース電極とし、他方をドレイン電極とし、
前記開口部における前記半導体結晶の露出部および該露出部に隣接する部分をウェットエッチングもしくはドライエッチングによって除去してリセス領域を形成し、
該リセス領域と前記金属膜上へ第一の絶縁膜を堆積し、
前記半導体結晶上に堆積した前記第一の絶縁膜に、レジスト開ロパタンをエッチングマスクとするエッチングによって、開口部を形成し、
ゲ−ト電極形成領域を制限するレジストを堆積し、
前記第一の絶縁膜の開口部をマスクとして、該開口領部における前記半導体結晶の露出部および該露出部に隣接する部分をウェットエッチング、ドライエッチング、これらの組合わせ、のいずれかの手法によって除去して最下段リセス領域を形成し、
前記電界効果型トランジスタ構造が存在する側の前記半導体結晶の表面に対して垂直な方向から見たときに、前記ソース電極と重なって見える第一の重なり部分と、前記ドレイン電極と重なって見える第二の重なり部分とを有するゲート電極を、前記最下段リセス領域において、ソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接するように形成し、
前記ゲ−ト電極形成領域を制限するレジストを除去し、
前記ソース電極、ドレイン電極およびゲート電極の、前記半導体結晶から遠い側の表面を、第二の絶縁膜により覆い、
前記ソース電極と前記第一の重なり部分との間に空隙があり、前記ドレイン電極と前記第二の重なり部分との間に空隙があり、前記半導体結晶に形成された階段状のリセス領域の最下段の部分である前記最下段リセス領域において、ソース側とドレイン側とに空隙を残して、前記ゲート電極が前記電界効果型トランジスタ構造の障壁層と接する半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項６】
前記最下段リセス領域において、ドレイン側に残す空隙がソース側に残す空隙よりも大きいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ソース電極およびドレイン電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ２、ベンゾシクロブテンのいずれかであることを特徴とする請求項５、６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波特性が良好な電界効果型トランジスタ（ＦＥＴ）の電極形成方法の一つとして、下記非特許文献１に記載されているように、ゲート電極に接する空隙を設ける方法が知られている。
【０００３】
図７は、空隙に接する部分を有するゲート電極を形成する従来技術を説明する断面図である。図において、まず、
（ａ）に示すように、電界効果型トランジスタ構造を有する半導体結晶１のＦＥＴ構造が形成されている側の表面に第一の絶縁膜１０２を堆積する。つぎに、
（ｂ）に示すように、その上に第二の絶縁膜１０３を堆積する。つぎに、
（ｃ）に示すように、さらにその上にレジスト１０４を塗布し、パターン露光、現像によってレジスト１０４に開口部を形成し、レジスト１０４の開口パタンをエッチングマスクとして、第二の絶縁膜１０３を等方的にエッチングする。ここで等方的エッチングとは、エッチングされる面に垂直な方向のみならず、平行な方向にもエッチングを進行させることによって、エッチングマスクで保護されている部分のエッチング対象物をもエッチングすることを意味する。つぎに、
（ｄ）に示すように、レジスト１０４の開口部を経由して、ＲＩＥ（反応性イオンエッチング）等によって、第一の絶縁膜１０２の異方性エッチングを行い、エッチングされる面に垂直な方向にのみ、エッチングを進行させる。つぎに、
（ｅ）に示すように、レジスト１０４を除去した後に、第一の絶縁膜１０２の開口部を経由して、半導体結晶１をエッチングし、半導体結晶１にリセス部分領域（第一の絶縁膜１０２の下の凹部、）を形成する。つぎに、
（ｆ）に示すように、スパッタ法あるいは蒸着法による金属堆積とリフトオフ法とによって、第二の絶縁膜１０３の開口部とその上下部にゲート電極１０５を形成する。このようにすれば、半導体結晶１のリセス領域のソース側とドレイン側とに空隙を残して、半導体結晶１中のＦＥＴ構造のゲートに接するゲート電極１０５を形成することができる。
【０００４】
このように、従来は、ＦＥＴ構造を有する半導体結晶１上に、まずソース・ドレイン各電極を蒸着・リフトオフ法により、同時に形成し、その後、ＳｉＯ２、ＳｉＮといった種類の異なる絶縁膜（１０２、１０３）を堆積することで、絶縁膜の２層構造を形成し、エッチングの速度・等方性・異方性の違いや、異なる種類のエッチングガスを利用することで、これら２種の絶縁膜を連続的にエッチングしてＴ型の絶縁膜開口形状を得（図７の(ｃ)〜(ｄ)）、その後、絶縁膜開口部直下の半導体を等方的エッチング（図７の(ｅ)）し、そこへ、スパッタ法、あるいは蒸着法によりゲート電極用の金属を堆積する（図７の(ｆ)）工程を用いて、電流が流れる方向に平行で半導体結晶１の表面に垂直な面における断面形状がＴ型のゲート電極を形成すると同時に、リセス構造領域に空隙を具備する構造を形成していた（下記非特許文献１参照）。
【０００５】
【非特許文献１】T.Enoki,  H.Ito,  K.Ikuta,  and  Y.Ishii,  Proc.  Int.  Conf.  Indium  Phosphide  and  Related  Materials，1995,p.81.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、ＦＥＴの静特性と高周波特性の向上には、ゲート長の短縮、寄生容量、寄生抵抗の低減が必要である。従来構造において、ＦＥＴの静特性と高周波特性を向上させるには、ゲート電極が半導体結晶上に堆積される絶縁膜の開口部を通して形成されることから、絶縁膜の開口幅を狭めつつ、ゲートメタル堆積時のゲートメタルの横方向への拡がりを抑えることで、ゲート長の微細化を実現する必要がある。また、ソース、ドレインの各電極とゲート電極間距離がソース抵抗、ドレイン抵抗を決定することから、ソース、ドレイン各電極をゲートに近づけることが必須となる。
【０００７】
しかしながら、絶縁膜とゲート電極が接触する半導体結晶との間に寄生容量低減のための空隙を設けていることから、原理的にゲートメタルの横方向への拡がりを抑えることができず、絶縁膜の開口幅に比べ、半導体結晶と接触するゲートメタル幅が大きくなり、究極的なゲート長の短縮は困難となる。
【０００８】
半導体結晶上に絶縁膜を堆積し、その開口部を通してゲート電極を形成した場合、究極的なゲート長の短縮は可能となるが、ゲート電極と半導体結晶との間で発生する寄生容量が増大するため、結果として、ゲート長短縮による素子特性の向上と寄生容量の抑制が両立しない、という課題があった。
【０００９】
また、ソース電極やドレイン電極がゲート電極に近接すると、Ｔ型ゲート電極上部の笠状の横方向への広がり部との間で生じる寄生容量が増大してしまうという課題が生じる。
【００１０】
ゲート電極を横方向への広がりを持たない形状とすれば、寄生容量は抑えられるが、この場合、ゲート金属を垂直方向に見た場合の断面積が小さくなり、ゲート抵抗が増大する。ゲート抵抗の増大は高周波特性、雑音特性の劣化につながるので、ゲート電極形状の工夫では、ゲート抵抗増大と寄生容量低減のトレードオフを解決できない。
【００１１】
各電極間に介在する絶縁膜の材料を工夫し、比誘電率の低い材料を用いることは、ゲート電極との結合容量（寄生容量）を抑制することが手段のひとつとなりうるが、一般的な低誘電率膜においても２.３〜２.６程度の誘電率を有するため、このような低誘電率膜を用いても寄生容量の究極的な低減は困難となり、結果として、ソース抵抗、ドレイン抵抗の低減効果が相殺されてしまい、高周波性能の向上が得られなくなるという課題が生じる。つまり、単純な、ソース、ドレイン各電極とゲート電極間距離の縮小では、高周波性能の向上をはかることが不可能となる。
【００１２】
トランジスタ上を絶縁膜で覆わない場合には、上記課題を回避可能であるが、抵抗体、容量素子との集積化やトランジスタ自身の長期信頼性確保のためには、半導体結晶や各電極形状などの構造によらず、トランジスタ全体をＳｉＯ２などの保護膜で覆うことが不可欠となるため、素子の回路応用を考慮するとこれは解決策とはなり得ない。他素子との集積化やトランジスタの信頼性確保と高周波性能の究極的な向上等、以上すべての実現には、素子全体を保護膜で覆いつつ、寄生容量の増加を最小限に抑えるための工夫が不可欠となるが、これまでその方法は知られていなかった。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、ソース抵抗・ドレイン抵抗・ゲート抵抗の低減と、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明では、上記課題を解決するために、請求項１に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、前記ゲート電極には、前記電界効果型トランジスタ構造が存在する側の前記半導体結晶の表面に対して垂直な方向から見たときに、前記ソース電極と重なって見える第一の重なり部分と、前記ドレイン電極と重なって見える第二の重なり部分とが存在し、前記ソース電極と前記第一の重なり部分との間に空隙があり、前記ドレイン電極と前記第二の重なり部分との間に空隙があり、前記半導体結晶に形成された階段状のリセス領域の最下段の部分において、ソース側とドレイン側とに空隙を残して、前記ゲート電極が前記電界効果型トランジスタ構造の障壁層と接し、前記最下段の部分以外の前記リセス領域は第一の絶縁膜によって覆われ、前記ソース電極、ドレイン電極およびゲート電極の、前記半導体結晶から遠い側の表面は第二の絶縁膜によって覆われていることを特徴とする半導体装置を構成する。
【００１５】
また、本発明では、請求項２に記載のように、
前記半導体結晶に形成された階段状のリセス領域において、ドレイン側に残された前記空隙がソース側に残された前記空隙よりも大きいことを特徴とする請求項１に記載の半導体装置を構成する。
【００１６】
また、本発明では、請求項３に記載のように、
前記ソース電極およびドレイン電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項１または２に記載の半導体装置を構成する。
【００１７】
また、本発明では、請求項４に記載のように、
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ２、ベンゾシクロブテンのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置を構成する。
【００１８】
また、本発明では、請求項５に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極、ゲート電極を具備する半導体装置を製造する、半導体装置の製造方法において、電界効果型トランジスタ構造を有する半導体結晶上に、金属膜を堆積し、該金属膜上に形成したレジスト開ロパタンをエッチングマスクとして、該金属膜に開口部を形成することによって、該金属膜を２領域に分け、該２領域の一方をソース電極とし、他方をドレイン電極とし、前記開口部における前記半導体結晶の露出部および該露出部に隣接する部分をウェットエッチングもしくはドライエッチングによって除去してリセス領域を形成し、該リセス領域と前記金属膜上へ第一の絶縁膜を堆積し、前記半導体結晶上に堆積した前記第一の絶縁膜に、レジスト開ロパタンをエッチングマスクとするエッチングによって、開口部を形成し、ゲ−ト電極形成領域を制限するレジストを堆積し、前記第一の絶縁膜の開口部をマスクとして、該開口領部における前記半導体結晶の露出部および該露出部に隣接する部分をウェットエッチング、ドライエッチング、これらの組合わせ、のいずれかの手法によって除去して最下段リセス領域を形成し、前記電界効果型トランジスタ構造が存在する側の前記半導体結晶の表面に対して垂直な方向から見たときに、前記ソース電極と重なって見える第一の重なり部分と、前記ドレイン電極と重なって見える第二の重なり部分とを有するゲート電極を、前記最下段リセス領域において、ソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接するように形成し、前記ゲ−ト電極形成領域を制限するレジストを除去し、前記ソース電極、ドレイン電極およびゲート電極の、前記半導体結晶から遠い側の表面を、第二の絶縁膜により覆い、前記ソース電極と前記第一の重なり部分との間に空隙があり、前記ドレイン電極と前記第二の重なり部分との間に空隙があり、前記半導体結晶に形成された階段状のリセス領域の最下段の部分である前記最下段リセス領域において、ソース側とドレイン側とに空隙を残して、前記ゲート電極が前記電界効果型トランジスタ構造の障壁層と接する半導体装置を製造することを特徴とする半導体装置の製造方法を構成する。
【００１９】
また、本発明では、請求項６に記載のように、
前記最下段リセス領域において、ドレイン側に残す空隙がソース側に残す空隙よりも大きいことを特徴とする請求項５に記載の半導体装置の製造方法を構成する。
【００２０】
また、本発明では、請求項７に記載のように、
前記ソース電極およびドレイン電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項５または６に記載の半導体装置の製造方法を構成する。
【００２１】
また、本発明では、請求項８に記載のように、
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ２、ベンゾシクロブテンのいずれかであることを特徴とする請求項５、６または７に記載の半導体装置の製造方法を構成する。
【発明の効果】
【００２２】
本発明においては、ゲート電極が、半導体装置上方から見たときに、ソース電極と重なり、ドレイン電極とも重なるようにし、その重なり領域に空隙を設けることを特徴とし、これによって、ソース抵抗・ドレイン抵抗・ゲート抵抗の低減と、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を用いて本発明の実施するための最良の形態について説明する。
【００２４】
［実施の形態例１］
図１は、実施の形態例１である、本発明に係る半導体装置を説明する断面図である。図において、電界効果型トランジスタ構造を有する半導体結晶１上に、厚さ１００ｎｍ程度のＷ薄膜２が幅０.２μｍ程度の開口部（隔たり）をもって左右の２領域にわかれ、一方がソース電極、他方がドレイン電極となっている。また、左右のＷ薄膜２はともに、開口部側から横方向に０.１μｍ程度の領域は厚さ２０〜３０ｎｍ程度に薄層化されている。
【００２５】
Ｗ薄膜２の開口部に露出した半導体結晶１中の第二のキャップ層３をリセスエッチング（このとき、エッチングの等方性、異方性は問わない。図は等方性エッチングを行った場合を示している）することにより、幅０.２μｍ程度のリセス領域が形成され、Ｗ薄膜２上と該リセス領域上とに、開口部付近の薄層化されたＷ薄膜２と同程度の厚さ（２０〜３０ｎｍ）のＳｉＯ２膜４（第一の絶縁膜に該当）が形成され、ＳｉＯ２膜４には、リセス領域内に幅３０ｎｍの開口部が設けられ、該開口部を満たすゲート電極６が、該開口部に露出した半導体結晶１中の第一のキャップ層５をリセスエッチングすることにより形成される０.１０〜０.１５μｍ程度のリセス領域（階段状のリセス領域の最下段の部分に該当）において、ソース側とドレイン側とに空隙７を残して、半導体結晶１中の障壁層８にリセスエッチング停止層９を介して接し、厚さ２００ｎｍ程度の第二の絶縁膜であるベンゾシクロブテン膜１０によりソース電極（Ｗ薄膜２の一方）、ドレイン電極（Ｗ薄膜２の他方）、ゲート電極を具備する半導体結晶全体１が覆われている。ここで、リセス領域とは、半導体結晶１をエッチングすることによって形成される、半導体結晶１上の凹部を意味する。また、このようにゲート電極形成のために半導体結晶上に凹部を形成するエッチングを、リセスエッチングと称する。
【００２６】
ゲート電極６には、電界効果型トランジスタ構造が存在する側の半導体結晶１の表面に対して垂直な方向から見たときに、ソース電極（Ｗ薄膜２の一方）と重なって見える第一の重なり部分と、ドレイン電極（Ｗ薄膜２の他方）と重なって見える第二の重なり部分とが有り、ソース電極と、ソース電極上面と対向するゲート電極６の部分（前記第一の重なり部分に該当）との間、ドレイン電極と、ドレイン電極と対向するゲート電極６の部分（前記第二の重なり部分に該当）との間に、それぞれ、空隙１１が存在する。
【００２７】
本発明の特徴として、半導体装置全体がベンゾシクロブテン膜１０に覆われているにもかかわらず、ソース電極と、ソース電極上面と対向するゲート電極６の部分との間、ドレイン電極と、ドレイン電極と対向するとゲート電極６の部分との間に空隙１１があり、また、ゲート電極６と半導体結晶１との間にはＳｉＯ２膜４を介在させつつ、空隙７が存在している。これらの空隙は誘電体として最低の誘電率を有することから、寄生容量の低減が実現される。とりわけ、半導体装置全体がベンゾシクロブテン膜１０に覆われているにもかかわらず、ソース電極と、ソース電極上面と対向するゲート電極６の部分との間、ドレイン電極と、ドレイン電極と対向するゲート電極６の部分との間に空隙１１が存在することから、従来例（このような空隙は存在しない）と比較して劇的な寄生容量の低減が実現される。
【００２８】
本発明では、ソース、ドレイン両電極の階段状形状、形成位置を最適なものとすることで、ソース電極、ドレイン電極をゲート電極に近づけ、寄生抵抗を低減させながら、同時に、寄生容量の増大を抑えるばかりでなく、より低減することをも実現している。また、半導体結晶上に最終的に形成されるリセス領域の全体的な形状は、２つのリセス領域の組み合わせから、階段状となり、形成されるリセス領域の空隙は、従来と比べ、その高さが低いことから、第一の絶縁膜が従来と同じ開口幅を持っている場合においても、ゲート電極形成時のメタルの拡がりを抑えることができ、ゲート長の短縮が実現される。加えて、本発明の構成では、上下方向の電極長さも短くなることからゲート抵抗の低減も実現される。
【００２９】
図３は、電界効果型トランジスタ構造を有する半導体結晶１の構成の一例を示す断面図である。図に示したように、この半導体結晶１は、半導体基板１１上にバッファ層１２、チャネル層１３、キャリア供給層１４、障壁層１５、リセスエッチング停止層１６、第一のキャップ層１７、第二のキャップ層１８の順にエピタキシャル成長して構成される。第一のキャップ層１７と第二のキャップ層１８の材料を異なるものとし、第一のキャップ層１７を、第二のキャップ層１８に対してリセスエッチングを施す際にエッチングされない材料で構成し、リセスエッチング停止層１６を、第一のキャップ層１７に対してリセスエッチングを施す際、エッチングされない材料で構成することで、各リセスエッチング時の、素子の縦方向へのエッチングの進行を制御し、その結果として図１に示したような階段状のリセス領域が形成される。また、（図示した構造とは異なる）第一のキャップ層と第二のキャップ層との間にエッチング停止層を挿入した構造としてもよい。図に示した構造と同様、各リセスエッチング時の、素子の縦方向へのエッチングの進行を制御することが可能となる。
【００３０】
尚、本実施の形態例である半導体装置を製造する、半導体装置の製造方法については、後述の実施の形態３において説明する。
【００３１】
［実施の形態例２］
図２は、実施の形態例２である、本発明に係る半導体装置を説明する断面図である。以下では、実施の形態例１と同じものについては、下記７-１を除いて、同一の符号を付し、形状が異なるもの以外については、その説明を省略する。
【００３２】
本実施の形態例が実施の形態例１と異なる点は、ゲート電極６を中心として、第一のキャップ層５のリセスエッチングにより形成されるリセス領域の形状が非対称となり、ドレイン側の空隙７-１を、ソース側の空隙７よりも、大きくしている点である。このような構造をとることによって、トランジスタの素子耐圧を確保することができる。また、ゲート電極６の、電流が流れる方向に平行で半導体結晶１の表面に垂直な面における断面形状を、実施の形態例１（図１）におけＴ型に換えて、Ｙ型とした場合を図２に示している。
【００３３】
尚、本実施の形態例である半導体装置を製造する、半導体装置の製造方法については、後述の実施の形態４において説明する。
【００３４】
［実施の形態例３］
以下では、実施の形態例１である半導体装置を製造する、半導体装置の製造方法について説明する。
【００３５】
図４において、まず、（ａ）のように、電界効果型トランジスタ構造を有する半導体結晶１の表面に、金属膜であるＷ薄膜２を堆積する。
【００３６】
次に、（ｂ）に示すように、レジストを用いて、Ｗ薄膜２のエッチング用マスクを形成し、Ｗ薄膜２を適宜の厚さを残すようエッチングした後、レジストを除去する。
【００３７】
次に、（ｃ）に示すように、再度、Ｗ薄膜２上に形成したレジスト開ロパタンをエッチングマスクとして、残ったＷ薄膜２をエッチングし、レジストを除去する。これによって、Ｗ薄膜２は２領域に分けられ、該２領域の一方はソース電極となり、他方はドレイン電極となる。
【００３８】
次に、（ｄ）に示すように、Ｗ薄膜２をエッチングして露出した半導体結晶１上面の第二のキャップ層３を、第一のリセスエッチングにより、リセス領域を形成する。
【００３９】
次に、図５の（ｅ）に示すように、第一の絶縁膜であるＳｉＯ２膜４を堆積し、半導体結晶１上のＳｉＯ２膜４の上に、レジストを用いてエッチング用マスクを形成し、ＳｉＯ２膜４をエッチングして開口部を形成した後、レジストを除去する。
【００４０】
次に、ゲ−ト電極形成領域を制限するレジスト（図示せず）を堆積した後、ＳｉＯ２膜４の開口部から、半導体結晶１上面の第一のキャップ層５を、第二のリセスエッチングにより、図５の（ｆ）に示すように、第一のキャップ層５に形成された最下段リセス領域（階段状のリセス領域の最下段の部分に該当）において、ソース側、ドレイン側に空隙７を残してゲート電極６を形成し、その後、ゲ−ト電極６の形成領域を制限していたレジスト（図示せず）を除去する。
【００４１】
次に、図５の（ｇ）に示すように、第二の絶縁膜であるベンゾシクロブテン膜１０を全体に堆積することで、ソース、ドレイン電極上面と、それに対向するゲート電極との間に空隙１１を形成すると同時に素子全体を第二の絶縁膜で覆う。
【００４２】
以上に説明したような方法により、実施の形態例１（図１）に示した構造を製造できる。
【００４３】
［実施の形態例４］
以下では、実施の形態例２である半導体装置を製造する、半導体装置の製造方法について、図６を用いて、説明する。
【００４４】
以下では、実施の形態例３と同じものについては、下記７-１を除いて、同一の符号を付し、形状が異なるもの以外については、その説明を省略する。
【００４５】
本実施の形態例は、図５の（ｅ）までに示した段階までは実施の形態例３の製造方法と同一であり、以降の工程を図６として示す。
【００４６】
図６の（ａ）に示すように、ゲート電極６を中心として、第２のリセスエッチングを、公知の手法により、ドレイン側のエッチング量が多くなるよう、いわゆる非対称リセスエッチングにより実施し、ソース側の空隙７よりも、ドレイン側の空隙７-１を大きくしながら、第１のキャップ層５を非対称リセスエッチングした後、ゲート電極６を形成する。
【００４７】
次に、図６の（ｂ）に示すように、第二の絶縁膜であるベンゾシクロブテン膜１０を全体に堆積することで、ソース、ドレイン電極上面と、それに対向するゲート電極６との間に空隙を形成すると同時に素子全体を第二の絶縁膜であるで覆う。また、電流が流れる方向に平行で半導体結晶１の表面に垂直な面における、ゲート電極の断面形状を、実施の形態例３におけるＴ型に換えて、Ｙ型として形成した場合を図として示している。
【００４８】
以上に説明したような方法により、実施の形態例２（図２）に示した構造を製造できる。
【００４９】
各実施の形態例に示した構造を有すること（特に空隙１１が存在すること）で、トランジスタ構造を真上から見た際に、ゲート電極とソース電極・ドレイン電極の重なりがあるにも関わらず、ゲート電極の、ソース、ドレイン各電極と対抗する領域に空隙１１があるたあ、寄生ゲート容量の増大を避けることができる。また、ゲート電極の垂直方向の断面積を縮小する必要がないため、ゲート抵抗の増大を避けることも可能となっている。
【００５０】
これに加えて、リセス領域に存在する空隙７、７-１も、ゲート電極と半導体結晶との間に生じる寄生容量の抑制に寄与している。このように、２種の空隙を確保することで、寄生容量を増加させることなく、ソース、ドレイン各電極とゲート電極とを接近させることができ、結果としてソース抵抗、ドレイン抵抗の低減と寄生容量の低減の両立が可能となる。
【００５１】
さらには、リセスエッチングを２段階とすることで、空隙高さを従来よりも緩和しており、ゲート抵抗の低減や、ゲート電極用金属堆積時の横方向への堆積拡がりに伴う出来上がりゲート長増加の抑制の効果も合わせて得られるものである。
【００５２】
また、一般には、ソース、ドレイン各電極がゲートに近づくと、ソース抵抗、ドレイン抵抗の低減が実現できるものの、素子耐圧の低下という問題が生じるが、実施の形態例２では、リセス領域を非対称にすることで、素子耐圧の確保が可能な構造となっている。
【００５３】
以上に示した実施の形態例１〜４は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。従って、上記実施の形態例１〜４に開示された各要素は、本発明の技術的範囲こ属する全ての設計変更や均等物をも含む趣旨である。
【００５４】
例えば、上記実施の形態例１〜４では、金属膜としてＷ薄膜を用いたが、代わりに、ＷＳｉＮ膜、ＷＮ膜、ＷＳｉ膜、Ｔｉ膜、Ｐｔ膜、Ａｕ膜といった薄膜金属一般、もしくはこれらの積層膜を用いることが可能である。例えば、ＷＳｉＮ膜を代わりに用いた場合、エッチングによる加工が容易になり、作製条件が緩和される利点がある。Ａｕ膜を用いた場合には、抵抗率がＷに比べて低いことから、さらなるソース抵抗、ドレイン抵抗の低減が期待できる。
【００５５】
また、第二の絶縁膜堆積時に、ソース、ドレイン各電極とゲート電極との間に空隙を確保できるようにするためには、金属膜の、開口領域の大きさ、階段状領域の幅、高さなどの物理的寸法は、Ｔ型或いはＹ型ゲート金属上部の広がり幅、ゲート金属の高さなど、ゲート金属の形状・寸法を勘案の上、適当なものとする必要があるが、実施の形態例に示した金属膜の厚さ、階段状領域の形状は本発明を実現する場合の一例を示すものの、その数値自体は本発明を制限するものではない。
【００５６】
また、上記実施の形態例１〜４では、第一の絶縁膜として、ＳｉＯ２膜を用いたが、代わりにＳｉＮ膜やベンゾシクロブテン膜、ポリイミド膜、その他の低誘電率膜を用いることも可能である。例えば、ベンゾシクロブテンを用いた場合、ベンゾシクロブテンの比誘電率はＳｉＯ２やＳｉＮに比べ低いため、さらなるゲート寄生容量の低減が期待できる。
【００５７】
尚、ゲート電極の形成位置は第一の絶縁膜に形成する開口部の位置で決定されるが、その位置は任意である。すなわち、トランジスタ構造を対称にするのであれぱ、第一の絶縁膜の開口部中心を金属膜の開口部中心に一致させればよく、ソース側にゲートをずらした構造を得るのであれば、これらの開口部を適宜、ソース側に偏らせた位置に設ければよい。
【００５８】
また、ゲート寸法については、上記では、第一の絶縁膜の開口幅が３０ｎｍの場合をもって実施の形態例としたが、本発明に起因する、開口幅への制限はなく、開口幅の制限は露光方法等によるレジストへの開ロパタン形成の精度・限界、あるいは絶縁膜の加工方法による開口寸法の精度・限界によって決定される。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態例１の半導体装置を説明する断面図である。
【図２】本発明の実施の形態例２の半導体装置を説明する断面図である。
【図３】電界効果型トランジスタ構造を有する半導体結晶を説明する断面図である。
【図４】本発明の実施の形態例３の、半導体装置の製造方法を説明する工程図である。
【図５】図４の続きである。
【図６】本発明の実施の形態例４の、半導体装置の製造方法を説明する工程図である。
【図７】従来の半導体装置を説明する断面図である。
【符号の説明】
【００６０】
１：電界効果型トランジスタ構造を有する半導体結晶、２：Ｗ薄膜、３：第二のキャップ層、４：ＳｉＯ２膜、５：第一のキャップ層、６：ゲート電極、７：空隙、７-１：ドレイン側の空隙、８：障壁層、９：リセスエッチング停止層、１０：ベンゾシクロブテン膜、１１：空隙または（図３の場合のみ）半導体基板、１２：バッファ層、１３：チャネル層、１４：キャリア供給層、１５：障壁層、１６：リセスエッチング停止層、１７：第一のキャップ層、１８：第二のキャップ層、１０２：第一の絶縁膜、１０３：第二の絶縁膜、１０４：レジスト、１０５：ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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