(57)【要約】【課題】  外付け抵抗に影響されないスルーレート調整回路を有する出力バッファ回路を実現することを目的とする。【解決手段】  スルーレート調整回路の出力トランジスタを構成しているＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１のうち、一定のスルーレートで変化している出力トランジスタ以外の出力トランジスタのゲートにバイアスを与えオンさせることで、プルアップ抵抗あるいはプルダウン抵抗の電位を制御しながら出力を変化させることができるため、プルアップ抵抗あるいはプルダウン抵抗が接続された場合でも、一定のスルーレートで“Ｈ”レベルから“Ｌ”レベル、“Ｌ”レベルから“Ｈ”レベルに変化させることができる。【選択図】  図１
2006086905.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と出力端子との間に第１の出力トランジスタが接続され、前記出力端子と第２の電源との間に第２の出力トランジスタが接続され、前記第１の出力トランジスタのゲートをオン／オフする第１のスイッチ回路と、前記第２の出力トランジスタのゲートをオン／オフする第２のスイッチ回路とを有し、前記出力端子にスルーレート調整用の容量が接続されたスルーレート調整回路であって、
前記第１の出力トランジスタのゲートと前記第２の出力トランジスタのゲートが第１の電位差発生回路により電位差を与えられて前記第１の出力トランジスタのゲートとドレインにスルーレート調整用の前記容量を接続する第１の手段と、
前記第２の出力トランジスタのゲートと前記第１の出力トランジスタのゲートが第２の電位差発生回路により電位差を与えられて前記第２の出力トランジスタのゲートとドレインに前記容量を接続する第２の手段と
を備えたスルーレート調整回路。
【請求項２】
前記第１の出力トランジスタは、前記第１の電源にソースが接続され前記出力端子にドレインが接続されたＰ型ＭＯＳＦＥＴであり、
前記第２の出力トランジスタは、前記第２の電源にソースが接続され前記出力端子にドレインが接続されたＮ型ＭＯＳＦＥＴである
請求項１記載のスルーレート調整回路。
【請求項３】
前記第１の電位差発生回路は、ソースに電流が流れている動作中のＰ型ＭＯＳＦＥＴのゲートとソース間電位差であり、
前記第２の電位差発生回路は、ソースに電流が流れている動作中のＮ型ＭＯＳＦＥＴのゲートとソース間電位差である
請求項１記載のスルーレート調整回路。
【請求項４】
前記第１の電位差発生回路は、エミッタに電流が流れている動作中のバイポーラ型ＰＮＰトランジスタのベースとエミッタ間電位差であり、
前記第２の電位差発生回路はエミッタに電流が流れている動作中のバイポーラ型ＮＰＮトランジスタのベースとエミッタ間電位差である
請求項１記載のスルーレート調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に搭載される出力バッファ回路に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータの周辺機器用の通信規格であるＵＳＢ(Universal Serial Bus)規格などでは、スルーレート制御型の出力バッファ回路が使用されている。
（特許文献１）には図７に示すスルーレート制御型の出力バッファ回路が記載されている。これは、内部入力端子ＰＥＮ，ＮＥＮのレベルに対応する出力信号を出力端子１に出力する回路で、ＰＭＯＳトランジスタ１２，１０，２３および電流源４と容量１４などで形成され、内部入力端子ＰＥＮ，ＮＥＮが“Ｈ”レベルから“Ｌ”レベルになった時に、出力端子１の電位を一定のスルーレートで“Ｈ”レベルから“Ｌ”レベルに変化させるようにＮＭＯＳトランジスタ１１をＯＮする第１の制御回路と、ＮＭＯＳトランジスタ１３，６，２２および電流源７と容量１４などで形成され、内部入力端子ＰＥＮ，ＮＥＮが“Ｌ”レベルから“Ｈ”レベルになった時に、出力端子１の電位を一定のスルーレートで“Ｌ”レベルから“Ｈ”レベルに変化させるようにＰＭＯＳトランジスタ１０をＯＮする第２の制御回路とで構成されている。
【０００３】
第１の制御回路は次のように構成されている。
ＰＭＯＳトランジスタ１２のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ１２のドレインはＮＭＯＳトランジスタ２２のドレインおよびＰＭＯＳトランジスタ１０のゲートに接続されている。ＰＭＯＳトランジスタ２３のソースは接続点５１に接続され、ＰＭＯＳトランジスタ２３のドレインはＮＭＯＳトランジスタ１１のゲートに接続されている。電流源４はＰＭＯＳトランジスタ５のソースと接続され、ＰＭＯＳトランジスタ５のドレインは接続点５１に接続している。容量１４の一端は出力端子１とＰＭＯＳトランジスタ１０のドレイン、ＮＭＯＳトランジスタ１１のドレインに接続し、容量１４の他端は接続点５１と接続している。
【０００４】
内部入力端子ＰＥＮ，ＮＥＮが“Ｈ”レベルから“Ｌ”レベルになった時に、ＰＭＯＳトランジスタ１０を急速にＯＦＦさせ、電流源４の電流がＰＭＯＳトランジスタ５を通して容量１４に流れることにより、出力端子１の電位を一定のスルーレートで“Ｈ”レベルから“Ｌ”レベルに変化させるようにＮＭＯＳトランジスタ１１をＯＮする。
【０００５】
第２の制御回路は次のように構成されている。
ＮＭＯＳトランジスタ１３のソースは電源ＶＳＳに接続され、ＮＭＯＳトランジスタ１３のドレインはＰＭＯＳトランジスタ２３のドレインおよびＮＭＯＳトランジスタ１１のゲートに接続されている。ＮＭＯＳトランジスタ２２のソースは接続点５１に接続され、ＮＭＯＳトランジスタ２２のドレインはＰＭＯＳトランジスタ１０のゲートに接続されている。電流源７はＮＭＯＳトランジスタ６のソースと接続され、ＮＭＯＳトランジスタ６のドレインは接続点５１に接続している。
【０００６】
内部入力端子ＰＥＮ，ＮＥＮが“Ｌ”レベルから“Ｈ”レベルになった時に、ＮＭＯＳトランジスタ１１を急速にＯＦＦさせ、電流源７の電流がＮＭＯＳトランジスタ６を通して容量１４から流れることにより、出力端子１の電位を一定のスルーレートで“Ｌ”レベルから“Ｈ”レベルに変化させるようにＰＭＯＳトランジスタ１０をＯＮする。
【０００７】
このように内部入力端子ＰＥＮおよびＮＥＮを同時に“Ｈ”レベルあるいは“Ｌ”レベルにすることで、出力端子１の出力電圧の変化を一定のスルーレートに調整できる。
【特許文献１】特開２０００−４９５８５号公報（１２頁，図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら出力端子１をプルアップ抵抗によって電源ＶＤＤに引き上げていると、内部入力端子ＰＥＮ，ＮＥＮが“Ｌ”レベルから“Ｈ”レベルになった時に、ＮＭＯＳトランジスタ１３，６，２２および電流源７と容量１４で形成される第２の制御回路により、出力端子１が、出力端子１の電位が一定のスルーレートで“Ｌ”レベルから“Ｈ”レベルに変化する時間よりも早い時間で“Ｈ”レベルに到達する。
【０００９】
すなわち、出力端子１に接続されているプルアップ抵抗を通して容量１４の出力端子１側が“Ｈ”レベルに持ち上がるため出力端子１に余分な電位上昇が発生し、単位時間あたりの電位上昇が大きくなるという問題が発生する。
【００１０】
また、出力端子１をプルダウン抵抗によって電源ＶＳＳに引き下げていると、内部入力端子ＰＥＮ，ＮＥＮが“Ｈ”レベルから“Ｌ”レベルになった時にＰＭＯＳトランジスタ１２，５，２３および電流源４と容量１４で形成される第１の制御回路により、出力端子１の電位が一定のスルーレートで“Ｈ”レベルから“Ｌ”レベルに変化する時間よりも、早い時間で出力端子１が“Ｌ”レベルに到達する。
【００１１】
すなわち、出力端子１に接続されているプルダウン抵抗を通して容量１４の出力端子１側が“Ｌ”レベルに低下するため、出力端子１に余分な電位低下が発生し、単位時間あたりの電位低下が大きくなるという問題が発生する。
【００１２】
本発明は上記従来の課題を解決するものであり、出力端子１にプルアップ抵抗またはプルダウン抵抗が接続されている場合でも、常に一定のスルーレートで動作することができるスルーレート調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するために本発明のスルーレート調整回路は、第１の電源と出力端子との間に第１の出力トランジスタが接続され、前記出力端子と第２の電源との間に第２の出力トランジスタが接続され、前記第１の出力トランジスタのゲートをオン／オフする第１のスイッチ回路と、前記第２の出力トランジスタのゲートをオン／オフする第２のスイッチ回路とを有し、前記出力端子にスルーレート調整用の容量が接続されたスルーレート調整回路であって、前記第１の出力トランジスタのゲートと前記第２の出力トランジスタのゲートが第１の電位差発生回路により電位差を与えられて前記第１の出力トランジスタのゲートとドレインにスルーレート調整用の前記容量を接続する第１の手段と、前記第２の出力トランジスタのゲートと前記第１の出力トランジスタのゲートが第２の電位差発生回路により電位差を与えられて前記第２の出力トランジスタのゲートとドレインに前記容量を接続する第２の手段とを備えたことを特徴とする。
【発明の効果】
【００１４】
この構成によれば、出力トランジスタを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタのうち、一定のスルーレートで変化している出力トランジスタ以外の出力トランジスタのゲートにバイアスを与えることで、プルアップ抵抗あるいはプルダウン抵抗の電位を制御することができるため、プルアップ抵抗あるいはプルダウン抵抗が接続された場合でも、一定のスルーレートで“Ｈ”レベルから“Ｌ”レベル、“Ｌ”レベルから“Ｈ”レベルに変化させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のスルーレート調整回路を図１〜図６に示す各実施形態に基づいて説明する。
（第１の実施形態）
図１〜図３は本発明の（第１の実施形態）のスルーレート調整回路を示す。
【００１６】
図１において１は出力端子で、出力トランジスタであるＰＭＯＳトランジスタ１０のドレインならびに出力トランジスタであるＮＭＯＳトランジスタ１１のドレインに接続され、また出力端子１は抵抗器５０を介して電源ＶＤＤにプルアップされている。
【００１７】
ＰＭＯＳトランジスタ１０のソースは電源ＶＤＤに接続され、ＮＭＯＳトランジスタ１１のソースは電源ＶＳＳに接続されている。
ＰＭＯＳトランジスタ１０，ＮＭＯＳトランジスタ１１を制御する回路は次のようになる。
【００１８】
ＰＭＯＳトランジスタ１０のゲートにドレインが接続されたＰＭＯＳトランジスタ１２は、ソースが電流源８に接続され、ドレインはＰＭＯＳトランジスタ３２のソースに接続されている。ＰＭＯＳトランジスタ３２のドレインは電源ＶＳＳに接続されている。ＰＭＯＳトランジスタ１２のゲートは内部入力端子ＰＥＮに接続されている。
【００１９】
ＰＭＯＳトランジスタ３２のゲートは、ゲートが内部入力端子ＮＥＮに接続されたＰＭＯＳトランジスタ５のドレイン、ならびにＰＭＯＳトランジスタ４７のソースに接続されている。ＰＭＯＳトランジスタ５のゲートは、内部入力端子ＮＥＮに接続されている。ＰＭＯＳトランジスタ４６，４７のゲートは内部入力端子ＮＥＮに接続されている。ＰＭＯＳトランジスタ４７のドレインは、ゲートが内部入力端子ＮＥＮに接続されたＰＭＯＳトランジスタ４６のソースと接続され、またＰＭＯＳトランジスタ４７のドレインとＰＭＯＳトランジスタ４６のソースは、スルーレート調整用の容量１４を介して出力端子１に接続されている。ここでは容量１４の一端を接続点５２と呼んで説明する。
【００２０】
ＰＭＯＳトランジスタ４６のドレインは、ゲートが内部入力端子ＰＥＮに接続されたＰＭＯＳトランジスタ３４のソースに接続されている。ＰＭＯＳトランジスタ３４のドレインはＮＭＯＳトランジスタ１１のゲートに接続されている。ＰＭＯＳトランジスタ３４のゲートは内部入力端子ＰＥＮに接続されている。
【００２１】
以上のＰＭＯＳトランジスタ１２，３２，５，４７，４６，３４および電流源４，８と容量１４で形成される制御回路は、内部入力端子ＰＥＮ，ＮＥＮが“Ｈ”レベルから“Ｌ”レベルになった時に、出力トランジスタであるＮＭＯＳトランジスタ１１に対しては、出力端子１の電位を一定のスルーレートで“Ｈ”レベルから“Ｌ”レベルに変化させるように制御するもので、ＰＭＯＳトランジスタ１０のゲートをオン／オフする第１のスイッチ回路を構成するＰＭＯＳトランジスタ５，１２，３２および電流源４，８と、ＰＭＯＳトランジスタ１０のゲートとＮＭＯＳトランジスタ１１のゲートがＰＭＯＳトランジスタ３２により電位差を与えられてＰＭＯＳトランジスタ１０のゲートとドレインに前記容量１４を接続する第１の手段を構成するＰＭＯＳトランジスタ４７，４６，３４とに、その動作状態によって区分できる。
【００２２】
さらに、図１のスルーレート調整回路において、ＮＭＯＳトランジスタ１３のソースは電流源９を介して電源ＶＳＳに接続され、ＮＭＯＳトランジスタ１３のドレインはＮＭＯＳトランジスタ３３のソース、ＮＭＯＳトランジスタ１１のゲートに接続されている。ＮＭＯＳトランジスタ３３のドレインは電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ３３のゲートはＰＭＯＳトランジスタ３３のソースに接続されている。ＮＭＯＳトランジスタ１３のゲートは内部入力端子ＮＥＮに接続されている。
【００２３】
ＮＭＯＳトランジスタ４５のソースは、ＮＭＯＳトランジスタ３３のゲートおよびＮＭＯＳトランジスタ６のドレインに接続されている。ＮＭＯＳトランジスタ６のソースは電流源７を介して電源ＶＳＳに接続されている。ＮＭＯＳトランジスタ６のゲートは内部入力端子ＰＥＮに接続されている。
【００２４】
ＮＭＯＳトランジスタ４５のドレインは前記接続点５２とＮＭＯＳトランジスタ４４のソースに接続されている。ＮＭＯＳトランジスタ４４のドレインは、ＮＭＯＳトランジスタ３１のソース、ＰＭＯＳトランジスタ３２のゲートに接続されている。ＮＭＯＳトランジスタ３１のドレインはＰＭＯＳトランジスタ１０のゲートに接続されている。ＮＭＯＳトランジスタ３１のゲートは内部入力端子ＮＥＮに接続されている。ＮＭＯＳトランジスタ４４，４５のゲートは内部入力端子ＰＥＮに接続されている。
【００２５】
以上のＮＭＯＳトランジスタ１３，３３，６，４４，４５，３１および電流源７，９と容量１４で形成される制御回路は、内部入力端子ＰＥＮ，ＮＥＮが“Ｌ”レベルから“Ｈ”レベルになった時に、出力端子１の電位を一定のスルーレートで“Ｌ”レベルから“Ｈ”レベルに変化させるように制御するもので、ＮＭＯＳトランジスタ１１のゲートをオン／オフする第２のスイッチ回路を構成するＮＭＯＳトランジスタ６，３３，１３および電流源７，９と、ＮＭＯＳトランジスタ１１のゲートとＰＭＯＳトランジスタ１０のゲートがＮＭＯＳトランジスタ３３により電位差を与えられてＮＭＯＳトランジスタ１１のゲートとドレインに前記容量１４を接続する第２の手段を構成するＮＭＯＳトランジスタ３１，４４，４５とに、その動作状態によって区分できる。
【００２６】
このように構成されたスルーレート調整回路の動作を図２，図３を用いて説明する。
図２は内部入力端子ＰＥＮおよびＮＥＮがそれぞれ“Ｌ”レベルから“Ｈ”レベルになった直後の動作を示している。図３は図２の状態を時間変化で示している。
【００２７】
図３に示した時刻Ｔ０において、内部入力端子ＰＥＮおよびＮＥＮが“Ｈ”レベルになると、ＮＭＯＳトランジスタ６，１３，３１，３３，４４，４５がオンし、出力トランジスタであるＰＭＯＳトランジスタ１０のゲートが、ＮＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ４４を介して接続点５２と接続され、容量１４がＰＭＯＳトランジスタ１０のドレインのゲートに接続される。さらに接続点５２はＮＭＯＳトランジスタ４５、ＮＭＯＳトランジスタ６を介して電流源７に接続される。
【００２８】
従って、ＰＭＯＳトランジスタ１０のゲート容量から流れる微少電流を無視すれば、ＩＣ＝Ｉ７なる電流源７と等しい電流が容量１４に流れるため、ＰＭＯＳトランジスタ１０のゲート電位はしきい値電圧ＶＧＳ１０まで低下する。
【００２９】
このとき、ＮＭＯＳトランジスタ３３のゲートはＮＭＯＳトランジスタ４５を介して接続点５２と接続され、電流源９の電流Ｉ９がＮＭＯＳトランジスタ１３を介してＮＭＯＳトランジスタ３３のソースから流れるため、ＮＭＯＳトランジスタ３３のゲートとソース間にはＶＧＳ３３の電位差が発生する。従ってＮＭＯＳトランジスタ１１のゲートには、ＰＭＯＳトランジスタ１０に対してＶＧＳ３３の低下電圧が印加される。この状態を図３の時刻Ｔ０から時刻Ｔ１に示している。
【００３０】
次に、ＰＭＯＳトランジスタ１０のゲート電位がしきい値電圧ＶＧＳ１０に達すると容量１４を流れる電流ＩＣはＰＭＯＳトランジスタ１０のドレイン電流ＩＰ１０の一部から供給されるようになり、ＰＭＯＳトランジスタ１０の電位がほぼ一定のまま推移する期間に移行する。この期間は図３で時刻Ｔ１から時刻Ｔ２として示されている。また図３の時刻Ｔ１から時刻Ｔ２の期間では、時刻Ｔ０から時刻Ｔ１の期間と同様にＮＭＯＳトランジスタ１１のゲートにはＰＭＯＳトランジスタ１０に対してＶＧＳ３３の低下電圧が印加されている。このため、ＮＭＯＳトランジスタ１１のゲートにはバイアス電圧が印加されており、ＮＭＯＳトランジスタ１１はドレイン電流ＩＮ１１を流そうとする。ＮＭＯＳトランジスタ１１が完全にオフしている従来のスルーレート調整回路では、図３の時刻Ｔ１から時刻Ｔ２の期間で抵抗器５０により出力端子１の電圧が急激に上昇するためスルーレートが変化するが、図１の構成によればＮＭＯＳトランジスタ１１のドレイン電流ＩＮ１１により抵抗器５０に、ＩＲなる電流を流しながら出力端子１のスルーレートを制御するため、出力端子１の急激な電圧上昇は発生しない。
【００３１】
なお、内部入力端子ＰＥＮ，ＮＥＮを“Ｈ”レベルから“Ｌ”レベルに変化させた場合、出力端子１は“Ｈ”レベルから“Ｌ”レベルに変化するが、その場合のスルーレートは出力端子１が“Ｌ”レベルから“Ｈ”レベルに変化する場合と同様に変化する。
【００３２】
（第２の実施形態）
図４は本発明の（第２の実施形態）のスルーレート調整回路を示す。
この図４では、（第１の実施形態）の図１におけるＮＭＯＳトランジスタ３１，４４，４５のそれぞれが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列接続して構成され制御電圧が“Ｈ”レベルでオンするトランスファーゲート３１ａ，４４ａ，４５ａで構成されている。また、この図４では、（第１の実施形態）の図１におけるＰＭＯＳトランジスタ４７，４６，３４のそれぞれが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列接続して構成され制御電圧が“Ｌ”レベルでオンするトランスファーゲート４７ａ，４６ａ，３４ａで構成されている。図４ではＰＭＯＳトランジスタ５のドレインとＮＭＯＳトランジスタ６のドレインを接続点５２に接続したものである。その他は図１と同じである。
【００３３】
このように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタをトランスファーゲートで構成することでオン抵抗が低くなり、出力トランジスタであるＰＭＯＳトランジスタ１０およびＮＭＯＳトランジスタ１１をより高精度に制御できる。
【００３４】
また、トランスファーゲートは入力と出力が双方向なためどちらから電流を流しても良いため、容量１４に電流を流しスルーレートを調整している電流源４および電流源７の接続の自由度が高くなる。
【００３５】
以上のように構成された本発明の（第２の実施形態）の動作は、第１実施例で説明したものと同様に動作し、出力端子１にプルアップの抵抗器５０が接続されていてもスルーレートは一定に保たれる。
【００３６】
（第３の実施形態）
図５は本発明の（第３の実施形態）のスルーレート調整回路を示す。
この図５では次の点だけが（第２の実施形態）を示す図４とは異なっている。
【００３７】
つまり、（第２の実施形態）の図４では、ＰＭＯＳトランジスタ５のドレインとＮＭＯＳトランジスタ６のドレインを接続点５２に接続したものであったが、この図５ではＰＭＯＳトランジスタ５のドレインをＮＭＯＳトランジスタ３３のゲートと接続し、ＮＭＯＳトランジスタ６のドレインをＰＭＯＳトランジスタ３２のゲートに接続したものである。
【００３８】
このように構成された本発明の（第３の実施形態）の動作は、（第１の実施形態）で説明したものと同様に動作し、出力端子１にプルアップの抵抗器５０が接続されていてもスルーレートは一定に保たれる。
【００３９】
なお、上記の各実施形態ではＰＭＯＳトランジスタ３２によってＰＭＯＳトランジスタ１０のゲートとＮＭＯＳトランジスタ１１のゲートに電位差ＶＧＳ３２を与えてＰＭＯＳトランジスタ１０のゲートとドレインにスルーレート調整用の容量１４を接続したが、この電位差を発生する第１の電位差発生回路は、ＰＭＯＳトランジスタ３２を図６に示すようにバイポーラ型ＰＮＰトランジスタ３２Ｂに置き換え、エミッタに電流が流れている動作中のベースとエミッタ間電位差で構成することもできる。また、上記の各実施形態ではＮＭＯＳトランジスタ３３によってＮＭＯＳトランジスタ１１のゲートとＰＭＯＳトランジスタ１０のゲートに電位差ＶＧＳ３３を与えてＮＭＯＳトランジスタ１１のゲートとドレインに容量１４を接続したが、この電位差を発生する第２の電位差発生回路は、ＮＭＯＳトランジスタ３３を図６に示すようにバイポーラ型ＮＰＮトランジスタ３３Ｂに置き換え、エミッタに電流が流れているベースとエミッタ間電位差で構成することもできる。このことは（第２の実施形態）を示す図４、（第３の実施形態）を示す図５においても同様に実施できる。
【００４０】
なお、上記の各実施形態では出力端子１にプルアップ抵抗が接続された場合を説明したが、本発明によればプルダウン抵抗が接続された場合やプルダウンとプルアップ抵抗が同時に接続された場合でも、スルーレートを一定に保つことができる。また内部入力端子ＰＥＮを“Ｌ”レベル、内部入力端子ＮＥＮを設定すれば出力端子１をハイインピーダンス状態に設定できる。
【産業上の利用可能性】
【００４１】
本発明はラインドライバ回路、特にＵＳＢ(Universal Serial Bus)において、所定のスルーレートでデータラインを駆動するドライバ回路に利用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の（第１の実施形態）のスルーレート調整回路の回路図
【図２】同実施形態の動作説明図
【図３】同実施形態のタイムチャート
【図４】本発明の（第２の実施形態）のスルーレート調整回路の回路図
【図５】本発明の（第３の実施形態）のスルーレート調整回路の回路図
【図６】本発明における第１，第２の電位差発生回路をバイポーラトランジスタで構成した別の実施形態の回路図
【図７】従来のスルーレート調整回路の回路図
【符号の説明】
【００４３】
ＰＥＮ    内部入力端子
ＮＥＮ    内部入力端子
１    出力端子
４，７，８，９    電流源
１４    容量
１０，１２，２３，３２，４７，４６，３４，５    ＰＭＯＳトランジスタ
１１，２２，３１，４４，４５，３３，１３    ＮＭＯＳトランジスタ
５０    抵抗器
ＶＧ５    ＮＭＯＳトランジスタ１１のゲート電圧
ＶＧ１０    ＰＭＯＳトランジスタ１０のゲート電圧
ＶＧＳ３３    ＮＭＯＳトランジスタ３３のゲート・ソース間電圧
ＶＧＳ３２    ＰＭＯＳトランジスタ３２のゲート・ソース間電圧
３１ａ，４４ａ，４５ａ    制御電圧が“Ｈ”レベルでオンするトランスファーゲート
３４ａ，４７ａ，４６ａ    制御電圧が“Ｌ”レベルでオンするトランスファーゲート
【図１】
2006086905.tif 000003
【図２】
2006086905.tif 000004
【図３】
2006086905.tif 000005
【図４】
2006086905.tif 000006
【図５】
2006086905.tif 000007
【図６】
2006086905.tif 000008
【図７】
2006086905.tif 000009