(57)【要約】【課題】圧力センサ混載半導体装置の小型化、高機能化、高信頼化を推進する。【解決手段】圧力センサ混載半導体装置は、第５層配線２２の一部を圧力検知部の下部電極２２ａとして用いる。下部電極２２ａ上に形成された酸化シリコン膜２４の一部は空洞２５となっている。酸化シリコン膜２４上に形成されたタングステンシリサイド膜２６上には窒化シリコン膜２８が形成されている。窒化シリコン膜２８は、孔２７を塞ぐと共に、外部から圧力センサ混載半導体装置への水分の浸入を抑える役割を有する。窒化シリコン膜２８／タングステンシリサイド膜２６の積層膜は、圧力センサのダイヤフラムを構成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された電子回路と圧力センサとを有する圧力センサ混載半導体装置であって、前記圧力センサの圧力検知部は、前記電子回路の最上層配線または前記最上層配線よりも上層の導電層を用いて形成されていることを特徴とする圧力センサ混載半導体装置。
【請求項２】
前記圧力検知部の少なくとも一部が、前記電子回路と重なる平面領域内の前記電子回路よりも上層に配置されていることを特徴とする請求項１記載の圧力センサ混載半導体装置。
【請求項３】
前記電子回路は、アナログ、デジタル混載回路と不揮発メモリ回路とを含むことを特徴とする請求項１記載の圧力センサ混載半導体装置。
【請求項４】
半導体基板上に形成された電子回路と圧力センサとを有する圧力センサ混載半導体装置であって、前記圧力センサの圧力検知部は、前記電子回路に電気的に接続された金属膜または金属を含む膜からなり、外部から加えられた圧力の変化に伴って変形するダイヤフラムと、対向する固定電極とで形成されるキャパシタを備え、前記圧力センサは、前記キャパシタの容量を測定することにより圧力を検知するセンサであることを特徴とする圧力センサ混載半導体装置。
【請求項５】
ダイヤフラムと、対向する固定電極とで形成される前記キャパシタの誘電体層の一部が、真空または気体が満たされた空洞であり、他部が絶縁膜であることを特徴とする請求項４記載の圧力センサ混載半導体装置。
【請求項６】
半導体基板上に形成された電子回路と圧力センサとを有する圧力センサ混載半導体装置であって、前記圧力センサの圧力検知部は、前記電子回路にそれぞれ電気的に接続された複数の電極と、前記電極に電気的に接続された感圧導電性膜とを備え、前記圧力センサは、前記電極間の感圧導電性膜を含む抵抗体の抵抗を測定することにより圧力を検知するセンサであることを特徴とする圧力センサ混載半導体装置。
【請求項７】
前記感圧導電性膜に接し、外部から加えられた圧力の変化に伴って変形する保護膜を備えることを特徴とする請求項６記載の圧力センサ混載半導体装置。
【請求項８】
自動車のタイヤ内に設置され、前記タイヤ内の圧力の検知に用いられることを特徴とする請求項１記載の圧力センサ混載半導体装置。
【請求項９】
半導体基板上に形成された外部接続のためのパッド電極と、前記ダイヤフラムと対向する下部電極とが同一の導電層を用いて形成されていることを特徴とする請求項４記載の圧力センサ混載半導体装置。
【請求項１０】
半導体基板上に形成された電子回路と圧力センサとを有する圧力センサ混載半導体装置の製造方法であって、前記電子回路の最上層配線または前記最上層配線よりも上層の導電層を概ね平坦な絶縁膜上に形成し、前記圧力センサが有する圧力検知部を、前記最上層配線または前記最上層配線よりも上層の導電層を用いて形成することを特徴とする圧力センサ混載半導体装置の製造方法。
【請求項１１】
半導体基板上に形成された電子回路と圧力センサとを有する圧力センサ混載半導体装置の製造方法であって、前記圧力センサの圧力検知部は、前記電子回路に電気的に接続された金属膜または金属を含む膜からなり、外部から加えられた圧力の変化に伴って変形するダイヤフラムと、対向する固定電極とを二つの電極とするキャパシタを形成することを特徴とする圧力センサ混載半導体装置の製造方法。
【請求項１２】
前記キャパシタの下部電極上に絶縁膜を形成する工程と、前記絶縁膜上に前記ダイヤフラムの少なくとも一部となる金属膜または金属を含む膜を形成する工程と、前記金属膜または金属を含む膜を貫通する孔を形成する工程と、前記孔を通じて供給したエッチング液によって前記絶縁膜をエッチングすることにより、前記下部電極と前記金属膜または金属を含む膜との間に空洞を形成する工程を含むことを特徴とする請求項１１記載の圧力センサ混載半導体装置の製造方法。
【請求項１３】
前記金属膜または金属を含む膜が引っ張り応力を有する膜であることを特徴とする請求項１１記載の圧力センサ混載半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力センサ混載半導体装置およびその製造技術に関し、特に、圧力センサ混載半導体装置の小型化、高性能化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
圧力センサは、様々な分野で用いられているセンサである。その中でも、ＭＥＭＳ(Micro Electro Mechanical Systems)の製造技術や、半導体の微細加工技術を用いて形成された小型圧力センサは、その需要が急速に拡大している。例えば産業用途では、各種プラント機器の圧力制御や監視等に適用されている。また、民生用途では、ガスメータ、流量計、血圧計等に用いられている。自動車向けでは、エンジンやブレーキの制御、タイヤ空気圧の監視等に用いられている。
【０００３】
小型圧力センサを、圧力を検知する手段で分類すると、圧力によるダイヤフラムのたわみをダイヤフラムに埋め込まれたピエゾ抵抗素子によって検出するピエゾ抵抗型、圧力により変化する２枚の電極間の距離を静電容量の変化として検出する静電容量型、圧力の変化による振動子の共振周波数の変化を検出する振動子型等がある。
【０００４】
一方、上記の小型圧力センサとは別の用途に向けた圧力センサとして、感圧センサの開発も進んでいる。このセンサは、例えばペットロボットの頭部や脚部に取り付けられ、人間との接触を検知する目的で用いられている。モーターの回転速度やスピーカーの音量等を調整するための入力機器の入力部に用いられることもある。感圧センサが圧力を検知する手段としては、例えば感圧導電性膜の利用がある。圧力による変形に伴って変化する感圧導電性膜の抵抗値を検出する。
【０００５】
なお、感圧導電性膜を用いた感圧センサの一例が、特許文献１に開示されている。また、感圧導電性膜と製造方法の一例が、特許文献２に開示されている。
【０００６】
特に、自動車向けの小型圧力センサでは、一般に、小型化、高性能化、低コスト化に対する要求が強い。中でも、タイヤ空気圧の監視システム（ＴＰＭＳ；Tire Pressure Monitoring System）に用いる圧力検知部は、タイヤ中に長時間設置される特殊性のため、特に小型軽量化が重要である。給電は、ボタン電池による場合が多いため、低電力化も求められる。実用化当初は、ピエゾ抵抗型等の単体圧力センサ、信号処理用半導体装置、無線用半導体装置、ボタン電池等の部品を小型のプリント基板上に実装する方法が取られていたが、コストが高く、消費電力が大きいため電池寿命が短いという問題もあり、広く普及するには至っていない。
【０００７】
小型化、低消費電力化、低コスト化のためには、圧力センサ単体に加えて、センサからの信号を処理、伝達するために必要な周辺の半導体装置をも同一パッケージ、さらには同一チップに収めることが有効であり、盛んに検討されている。
【０００８】
１パッケージ化は、まず、ピエゾ抵抗型等の圧力センサと、センサからの信号を増幅する機能等を有する半導体装置とを、実装技術により１つのパッケージ中に混載する方法で実現された。非特許文献１の記載がその一例である。これは、圧力センサ、半導体装置を別々に製造できるため、それぞれのデバイス構造や製造プロセスを変更する必要がない利点はあるが、単に圧力センサと一部の半導体装置とを１パッケージ化しているだけなので、低コスト化の実現は困難である。大きな出力信号を得られるピエゾ抵抗型の圧力センサを使う場合が多いが、ピエゾ抵抗型の圧力センサは消費電力が大きい。非特許文献１には回路上の工夫による低消費電力化の効果が記載されているが、１パッケージ化したこと自体による低消費電力化の効果は小さいと考えられる。
【０００９】
一方、１チップ化は、２枚の基板を接合する製造方法により実現された。最近の例が非特許文献２に詳述されている。圧力センサの少なくとも一部を形成した基板と、半導体装置等を形成した基板とを、陽極接合等の手段により接合して１枚の基板とする方法である。この他にも、半導体基板の周辺に半導体装置を形成した後、基板中心部の裏面を水酸化カリウムを用いたエッチングにより薄膜化してダイヤフラムを形成し、裏面側にガラス基板を貼り合せて真空空洞部とする製造方法等もある。いずれの場合も製造上の手間を省き、コストを抑えるために、ダイシング前の基板の段階で接合する方法が一般的となっている。その後、接合後の基板をダイシングすることにより、１チップの中に圧力センサと半導体装置とを混載する。非特許文献２で用いられているのは、静電容量型圧力センサである。この方法による１チップ化では、圧力センサと検出回路との間の配線長を短くできるため、僅かな容量変化の検出が必要な静電容量型センサを適用できる。しかしながら、この方法による１チップ化では、上記の１パッケージ化と同様に、低コスト化には限界がある。
【００１０】
上記の１パッケージ化や基板接合による１チップ化よりも、製造コストを抑え、より一層の小型化、低消費電力化を実現できる可能性がある方法は、デバイス構造や製造プロセスの工夫により、半導体基板上に圧力センサと半導体装置を共に形成する方法である。１チップ化する圧力センサの方式、半導体装置の組み合わせによって、デバイス構造や製造プロセスの工夫が必要となる。半導体装置を製造している途中に静電容量型圧力センサを形成する製造方法が、特許文献３や非特許文献３、非特許文献４に開示されている。これらの製造方法により、圧力センサに加えて、温度補償のための温度センサ、アナログ・デジタル変換回路、論理回路、クロック、電源制御回路等のアナログ、デジタル混載回路を備えたＣＭＯＳ(Complementary Metal Oxide Semiconductor)を１チップの中に混載した製品も既に一部で実用化されている。較正データ等を格納するためのＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)等の不揮発メモリが混載される場合もある。
【００１１】
特許文献３、４および非特許文献３乃至５に記載されている従来の技術では、圧力に応じた静電容量を得るためのキャパシタの上部電極となるダイヤフラムに、多結晶シリコン層を用いている。下部電極には、基板中の拡散層またはフィールド酸化膜上に形成したダイヤフラムとは別の多結晶シリコン層を用いている。
【００１２】
従来技術が上記の構造を選択する理由は、平行平板型に近い形のキャパシタを形成するためである。ダイヤフラムの耐久性を確保し、容量が圧力に対して線形に変化するキャパシタに近づけるには、平行平板型が最も有利と考えられる。
【００１３】
一般に、半導体装置の製造を進めるにつれて、基板表面には段差が発生することが多い。平坦化工程を挿入して段差を緩和する場合もあるが、特に最小設計寸法が０．５μｍよりも大きな半導体装置では局所的な段差は緩和されても、キャパシタが必要とするような大面積の段差が解消されない製造方法が一般的である。すなわち、一旦、トランジスタ等の半導体素子を形成した上部に、平行平板型のキャパシタを形成することは極めて困難である。このような製造方法で作られる半導体装置に圧力センサを混載する場合、圧力を検知するキャパシタは拡散層上、またはフィールド酸化膜上に平坦な領域を確保して形成するしかない。
【００１４】
電極材料に多結晶シリコン層を用いる理由としては、トランジスタのゲート電極や抵抗層となる多結晶シリコン層を形成する工程で同時に形成できる点が挙げられる。多結晶シリコンはフッ酸に対する耐性があるため、キャパシタの電極間の酸化シリコン層をエッチングする際にマスクとすることができ、キャパシタの形成が容易となる利点もある。さらに、多結晶シリコンは、ＭＥＭＳの可動部品の材料として長年、研究されてきているため、どのような膜を用いれば優れたダイヤフラムとできるかの解明が進んでいる点でも、使いやすい材料であると言える。
【特許文献１】特開平０９−０１７２７６号公報
【特許文献２】特開２０００−２９９０１６号公報
【特許文献３】米国特許６４７２２４３号公報
【特許文献４】米国特許５５９６２１９号公報
【非特許文献１】J.Dancaster他、「TWO-CHIP PRESSSURE SENSOR AND SIGNAL CONDITIONING」、TRANSDUCERS ‘03 (The 12th International Conference on Solid State Sensors, Actuators and Microsystems, Boston, June 9-12 2003)予稿集、１６６９頁〜１７０２頁
【非特許文献２】Abhijeet V. Chavan他、「A Monolithic Fully-Integrated Vacuum-sealed CMOS Pressure SENSOR」、IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL. 49、NO.1、JANUARY 2002、１６４頁〜１６９頁
【非特許文献３】Klaus Kasten他、「CMOS-compatible capacitive high temperature pressure sensors」、Sensors and Actuators 85(2000)、１４７頁〜１５２頁
【非特許文献４】Klaus Kasten他、「High temperature pressure sensor with monolithically integrated CMOS readout circuit based on SIMOX technology」、The 11th International Conference on Solid-State Sensors and Actuators(Munich, Germany, June 10-14、2001)予稿集、５１０〜５１３頁
【非特許文献５】T.Bever他、「Solutions for The Pressure Monitoring Systems」、7th International Conference on Advanced Microsystems for Automotive Applications 2003(Berlin, Germany, May 22-23、2003)予稿集、２６１〜２６９頁
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献３や非特許文献３〜５の圧力センサ混載半導体装置の静電容量型圧力センサは、ピエゾ抵抗型や振動子型と比較すると、半導体装置と同一の基板上に混載するのにより適していると考えられるが、それでも製造上の制約は大きい。最も大きな問題は、圧力センサ混載半導体装置のチップ面積の低減が困難な点である。
【００１６】
特許文献３、非特許文献３乃至５に開示されている圧力センサ混載半導体装置は、上述の構造のため、基板上でセンサ領域と半導体装置領域とが、完全に分離されている。このため、チップ面積は半導体装置の面積とキャパシタの面積を合わせたものとなってしまう。また非特許文献２乃至５に記載されているように、静電容量型圧力センサで高精度の測定を行うためには、測定のためのキャパシタの他に、圧力の基準となる同構造の参照キャパシタが必要となる。半導体装置を微細化することで、半導体装置の占める面積は低減できるが、高精度な圧力の検知には、これらのキャパシタの容量をある程度大きくする必要があるため、キャパシタ面積の低減には限界がある。半導体装置を微細化すればするほど、チップ内でキャパシタの占める面積の割合は増加し、キャパシタ領域の存在がチップ面積の縮小にとって大きな制約となり、圧力センサ混載半導体装置の低コスト化を阻害する。
【００１７】
従来技術には、上記のチップ面積の問題の他にも、製造上の制約がある。一般に、減圧化学気相法等により形成された多結晶シリコン膜は内部応力を有する。この内部応力が大きいと、ダイヤフラムの特性が時間の経過と共に変化したり、ダイヤフラムの寿命が短縮したりする原因となる。そこで、例えば膜形成後に熱処理を挿入することにより、内部応力を低減しておく必要がある。
【００１８】
多結晶シリコン膜の応力を開放する方法の１つが特許文献３に詳述されている。この従来技術で、最も懸念されるのは、多結晶シリコンからなるダイヤフラムの応力解放のための熱処理が、半導体装置のトランジスタ特性に与える影響である。応力開放のための熱処理は高温で行われるため、トランジスタの形成後にこの工程を挿入すると、トランジスタ特性が劣化する問題があった。特許文献３で開示されている圧力センサ混載半導体装置の製造方法は、この問題に対する解決策の１つであった。トランジスタのソース、ドレインの活性化熱処理と、ダイヤフラムの応力開放の熱処理とを同時に行うことで、トランジスタに対する過剰な熱処理を回避し、トランジスタ性能の劣化を防いでいる。
【００１９】
しかしながら、半導体装置の微細化が進むにつれ、トランジスタ周辺の不純物分布の制御は高度化し、不純物活性化のための熱処理は低温化されつつある。特許文献３で好ましいとされている熱処理温度は、９００乃至１１００℃、熱処理時間は２０乃至４０秒であるが、これだけ過酷な熱処理に耐えるトランジスタは、ゲート長が少なくとも１．３μｍ以上の世代のトランジスタであると考えられる。すなわち、特許文献１で開示されている製造方法では、微細化されたトランジスタ特性への影響を抑制できなくなることは明らかである。一般に、半導体装置は、微細化に伴って高性能化、低コスト化される。微細化された半導体装置との混載ができないということは、センサ混載半導体装置の高性能化、低コスト化の大きな妨げとなる。
【００２０】
特に、タイヤ空気圧の監視システムに用いる圧力センサ混載半導体装置では、信号を外部と送受信するための無線回路をも混載することが求められている。無線回路を低電力で駆動するには、ある程度高性能のＣＭＯＳトランジスタが必要であり、少なくともゲート長が０．８μｍ以下のトランジスタが必要と考えられる。従って、上記従来技術で無線回路をも１チップに混載することはできず、圧力センサ混載半導体装置のチップとは別個に製造された別チップとする他はない。このチップを圧力センサ混載半導体装置のチップと同じ１パッケージ中に収めることは可能であるが、前述のように高性能化、低コスト化の効果は小さい。
【００２１】
一方、多結晶シリコン膜の形成方法、条件を工夫することにより、膜形成後に高温の熱処理を施さなくても、膜の内部応力を低減する試みもなされている。また、低応力としたシリコンゲルマニウム膜をＭＥＭＳの構造物に適用することも試みられている。これらの膜を用いる場合には、膜形成後に膜形成時よりも高温の工程を適用することができなくなる制約が生じる。さらに膜形成時よりも低温の工程によっても、ダイヤフラム膜の内部応力が影響を受ける場合があり、ダイヤフラム膜形成後の工程を全て考慮した製造方法の最適化が必要となる。センサ混載半導体装置を、他の半導体装置と共通の製造方法で作れなくなるため、センサ混載半導体装置の低コスト化の妨げとなる。
【００２２】
従来技術のもう１つの問題は、実装の複雑さである。上記従来の技術では、半導体基板上の下層の層を圧力センサのダイヤフラムに使うため、その上を貫通孔とする必要がある。貫通孔の周囲は半導体装置の層間絶縁膜等が露出する。貫通孔の部分にパッシベーション膜がなくても半導体装置の信頼性を確保するためには、露出した部分をも水分や可動イオン等から守ることができる特別な実装が必要となり、実装コストの増加がもたらされる。タイヤ空気圧の監視システムに用いる場合には、タイヤ中の厳しい環境に耐えることが求められるため、一層、実装の問題は深刻となる。
【００２３】
このように、従来技術の第１の問題点は、圧力センサ混載半導体装置のチップ面積の低減に制約がある点である。第２の問題点は、圧力センサを混載することにより、半導体装置の製造方法に制約があり、混載可能な半導体装置が限られる点である。第３の問題点は、圧力センサを混載することにより、実装が複雑となる点である。
【００２４】
本発明の目的は、圧力センサ混載半導体装置の小型化を推進することができる技術を提供することにある。
【００２５】
本発明の他の目的は、圧力センサ混載半導体装置の高機能化を推進することができる技術を提供することにある。
【００２６】
本発明の他の目的は、圧力センサ混載半導体装置の高信頼化を推進することができる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明による圧力センサ混載半導体装置の製造方法は、半導体装置の製造工程に絶縁膜の化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）による平坦化工程を適用することにより、半導体装置の上層に圧力検知部を形成可能とし、上から２層の導電層を圧力検知部に用いることを特徴とする。
【００３０】
すなわち、半導体基板上に形成されたＭＯＳトランジスタ等からなる高性能アナログ、デジタル混載回路、不揮発メモリ回路上の絶縁膜を化学的機械的研磨によって平坦化した後、上記回路上に圧力センサが有する圧力検知部を形成し、低消費電力でチップ面積の小さな圧力センサ混載半導体装置を実現する。
【００３１】
圧力検知部の構成は、キャパシタ電極として上層２層の導電層を用いる場合と、感圧導電性膜とその下層の電極の２層を用いる場合とがある。圧力検知部の下層には、半導体装置の少なくとも一部を配置してもよい。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３３】
圧力検知部よりも下層に半導体装置を形成することが可能となるので、圧力センサ混載半導体装置のチップ面積を低減することができる。特に、感圧導電性膜を用いた圧力検知部を適用する場合には、静電容量型とは異なり圧力検知部の下層だけから２つ以上の電極を感圧導電性膜に接続すればよいだけなので、圧力センサ混載半導体装置の製造が著しく容易となる利点がある。また、必要に応じて行われる平坦化工程の適用、変更以外には、圧力検知部よりも下層の半導体装置には何ら影響を与えないので、半導体装置の製造方法には制約が生じない。これにより、微細化の進んだ高性能の半導体装置と圧力センサを混載することが可能となり、低電力化が実現できる。さらに、半導体装置の上層に圧力検知部を形成し、半導体装置を窒化膜またはポリイミド膜で保護するので、従来技術よりも実装を簡易化することが可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
本実施の形態は、本発明をデジタル回路、センサ信号を増幅するアンプや無線送受信回路等のアナログ回路、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型のフラッシュメモリ回路、静電容量型圧力センサ等を１チップに混載した圧力センサ混載半導体装置に適用したものである。
【００３６】
図１は、本実施の形態の圧力センサ混載半導体装置の圧力検知部を含む要部断面図である。シリコン基板１の表面には、素子分離溝２が形成され、ゲート酸化膜３、ポリサイド膜からなるゲート電極４、キャップ絶縁膜５、サイドウォール６等を有するＭＯＳ(Metal Oxide Semiconductor)トランジスタ（Ｑｎ、Ｑｐ）が形成されている。ｎチャネル型のＭＯＳトランジスタ（Ｑｎ）はｐ型ウエル７に形成され、ｐチャネル型のＭＯＳトランジスタ（Ｑｐ）はｎ型ウエル８に形成されている。ＭＯＳトランジスタ（Ｑｎ、Ｑｐ）の最短のゲート長は０．３５μｍである。
【００３７】
ＭＯＳトランジスタ（Ｑｎ、Ｑｐ）の上部には酸化シリコン膜１１が形成されており、ＭＯＳトランジスタ（Ｑｎ）の拡散層（ソース、ドレイン）９の上部およびＭＯＳトランジスタ（Ｑｐ）の拡散層（ソース、ドレイン）１０の上部には、コンタクトホール１２が形成されている。コンタクトホール１２の内部には、窒化チタン膜とタングステン膜とからなるプラグ１３が形成されている。
【００３８】
酸化シリコン膜１１の上部には、プラグ１３に接続される第１層配線１４が形成されている。第１層配線１４は、上から窒化チタン膜／アルミニウム合金膜／窒化チタン膜／チタン膜からなる。第１層配線１４の上部には、ヴィアホール１５を介して第１層配線１４に接続される第２層配線１６、ヴィアホール１７を介して第２層配線１６に接続される第３層配線１８、ヴィアホール１９を介して第３層配線１８に接続される第４層配線２０、ヴィアホール２１を介して第４層配線２０に接続される第５層配線２２が形成されている。第２層配線１６〜第５層配線２２のそれぞれは、第１層配線１４と同じく、窒化チタン膜／アルミニウム合金膜／窒化チタン膜／チタン膜からなる。
【００３９】
第１層配線１４〜第５層配線２２のそれぞれは、酸化シリコン系の層間絶縁膜２３によって互いに絶縁されている。本実施の形態の半導体装置の製造に当たっては、要所でＣＭＰ(Chemical Mechanical Polishing)を用いている。このため、第１層配線１４〜第５層配線２２のそれぞれは、概ね平坦に形成されており、第５層配線２２の表面もほぼ平坦となっている。
【００４０】
本実施の形態の圧力センサ混載半導体装置は、第５層配線２２の一部を圧力検知部の下部電極２２ａとして用いている。下部電極２２ａ上に形成された酸化シリコン膜２４の一部は空洞２５となっており、空洞２５の内部には窒素を主成分とするほぼ１気圧の気体が充填されている。酸化シリコン膜２４上に形成されたタングステンシリサイド膜２６の一部には孔２７が開口され、ここから導入されるフッ酸により、酸化シリコン膜２４に空洞２５が形成される。
【００４１】
タングステンシリサイド膜２６上にはプラズマＣＶＤ(Chemical Vapor Deposition)法によって形成された窒化シリコン膜２８が形成されている。窒化シリコン膜２８は、孔２７を塞ぐと共に、外部から圧力センサ混載半導体装置への水分の浸入を抑える役割を有する。本実施の形態では、窒化シリコン膜２８／タングステンシリサイド膜２６の積層膜がダイヤフラムとなっている。ダイヤフラムの一部を構成するタングステンシリサイド膜２６は、ヴィアホール４５を通じて第５層配線２２に接続されている。窒化シリコン膜２８の一部の上層には、酸化シリコン膜２９、窒化シリコン膜３０、感光性ポリイミド膜３１が形成されている。
【００４２】
上記ＭＯＳトランジスタ（Ｑｎ、Ｑｐ）および第１層配線１４〜第５層配線２２のそれぞれの一部は、デジタル回路を構成している。第５層配線２２の一部は、圧力検知部のダイヤフラムと下部電極２２ａとに接続されているため、アナログ回路の一部となっているが、電極と電極が接続される配線を除いては圧力検知部はアナログ回路上にはなく、デジタル回路上に形成されている。これは、圧力検知部のキャパシタに蓄えられる電荷が、アナログ回路のノイズの原因となるのを防止し、高精度の圧力検知を可能とするためである。
【００４３】
図２は、本実施の形態の圧力センサ混載半導体装置の図１とは別の断面図である。この断面は参照用キャパシタ部を含む断面である。シリコン基板１から第５層配線２２、さらには窒化シリコン膜２８／タングステンシリサイド膜２６からなるダイヤフラムまでは、図１に示した圧力検知部と同様である。図１に示した圧力検知部との大きな違いは、ダイヤフラム上の感光性ポリイミド膜３１／窒化シリコン膜３０／酸化シリコン膜２９が除去されていないことである。このため、参照用キャパシタ部は、直接的には外部の圧力による変動を受けない。この断面のＭＯＳトランジスタ（Ｑｎ、Ｑｐ）および第１層配線１４〜第５層配線２２のそれぞれの一部は、デジタル回路を構成している。
【００４４】
第５層配線２２の一部は参照用キャパシタの下部電極２２ａとに接続されているため、アナログ回路の一部となっているが、電極と電極が接続される配線を除いては圧力検知部はアナログ回路上にはなく、参照用キャパシタ部はアナログ回路上にはない。これは、参照用キャパシタ部のキャパシタに蓄えられる電荷が、アナログ回路のノイズの原因となるのを防止し、高精度の圧力検知を可能とするためである。
【００４５】
図３は、本実施の形態の圧力センサ混載半導体装置の図１、図２とは別の断面図である。この断面は、アナログ回路部の断面であり、ＭＯＳトランジスタ（Ｑｎ、Ｑｐ）および第１層配線１４〜第５層配線２２のそれぞれは、アナログ回路を構成している。第５層配線の上は、窒化シリコン膜３０と感光性ポリイミド膜３１が覆っている。
【００４６】
図４は、本実施の形態の圧力センサ混載半導体装置の図１〜図３とは別の断面図である。この断面は、フラッシュメモリ回路部の断面であり、メモリゲート４０と制御ゲート４１とを有するＭＯＮＯＳ型フラッシュメモリトランジスタ（Ｑｆ）上に第１層配線１４、第２層配線１６、第３層配線１８が形成されている。制御ゲート４１は、ポリサイド膜からなる前記ゲート電極４と同時に形成するので、実際にはゲート電極４と同一の膜厚を有している。
【００４７】
フラッシュメモリ回路部では、５層の配線（第１層配線１４〜第５層配線２２）のうち、上記の３層しか使用していない。このため、上層の配線層を圧力検知部や参照用キャパシタ部に用いることも可能であるが、本実施の形態では、搭載するメモリ容量が小さいため、フラッシュメモリ回路上に圧力検知部や参照用キャパシタを配置していない。圧力検知部や参照用キャパシタは、フラッシュメモリ回路上に形成してもよい。
【００４８】
図５は、本実施の形態の圧力センサ混載半導体装置の図１〜図４とは別の断面図である。この断面は、パッド部を含む断面である。本実施の形態では半導体装置製造の過程で要所にＣＭＰを用いているため、配線層が概ね平坦化されているが、ＣＭＰを用いずに製造される他の多くの半導体装置でもパッド部は平坦な場合が多い。本実施の形態ではパッド５０上に圧力検知部や参照用キャパシタを配置していないが、圧力検知部や参照用キャパシタをパッド５０上に形成してもよい。
【００４９】
ポリサイド膜４ａの上部に第１層配線１４〜第５層配線２２からなるパッド５０が重なって配置されており、原則的には各配線層は多数のヴィアホール等により接続されている。図５は、ヴィアホールを含まない断面であるため、ヴィアホールは図示されていない。パッド５０の表面は、第５層配線２２を構成す材料のうち、最上層の窒化チタン膜がエッチング除去され、アルミニウム合金層が露出している。パッド５０の周辺部は、窒化シリコン膜３０と感光性ポリイミド膜３１によって覆われている。
【００５０】
図６は、ワイヤボンディング後の本実施の形態の圧力センサ混載半導体装置を上面から見た図である。半導体装置表面の感光性ポリイミド膜３１の一部に開口３２が形成されており、開口３２の底部に圧力検知部のダイヤフラムが露出している。また、感光性ポリイミド膜３１の他の領域には、ボンディングのためのパッド５０が露出しており、その表面に金ワイヤ３３が接続されている。
【００５１】
図７は、図６のＡ−Ａ線に沿った圧力センサ混載半導体装置の断面図である。左端の領域はアナログ回路部、中央の２つの領域は圧力検知部、右端の領域はパッド部である。圧力検知部とパッド部以外は、窒化シリコン膜３０と感光性ポリイミド膜３１で覆われている。圧力検知部のダイヤフラム上は、窒化シリコン膜２８で覆われている。
【００５２】
図８は、図６のＢ−Ｂ線に沿った圧力センサ混載半導体装置の断面図である。左端の領域はフラッシュメモリ回路部、中央の２つの領域は参照キャパシタ部、右端の領域はパッド部である。金ワイヤ３３が接続されているパッド部以外は、参照用キャパシタ部のダイヤフラム上も含めて、窒化シリコン膜３０と感光性ポリイミド膜３１とで覆われている。
【００５３】
図９は、本実施の形態の圧力センサ混載半導体装置を実装したパッケージの断面図である。圧力センサ混載半導体装置６０は、ダイパッド部６１上に固定され、金ワイヤ３３によってリード６２に電気的に接続されている。このパッケージ６７は、筒６３を用いたプラスチックモールド型パッケージであり、圧力センサ混載半導体装置６０や金ワイヤ３３は、モールド樹脂６４で封止されている。筒６３の内部はシリコーン樹脂６５で満たされており、表面は樹脂膜６６で塞がれている。この樹脂膜６６は、外部から加わる圧力によって変形し、シリコーン樹脂６５に圧力を伝える。そして、シリコーン樹脂６５を介して伝わった圧力を圧力センサ混載半導体装置６０の圧力検知部が検知する。
【００５４】
図１０は、本実施の形態の圧力センサ混載半導体装置を実装したタイヤ空気圧モニタシステム用のプリント回路基板を示す平面図である。プリント回路基板７０には、ボタン電池７１が固定されている。ボタン電池７１は、端子７２を介してプリント回路基板７０に電気的に接続されている。また、プリント回路基板７０には、前記図９に示したパッケージ６７と、水晶振動子７３、ＲＦ回路の受動素子７４等が実装されている。プリント回路基板７０の反対側の面には、アンテナ（図示せず）が備えられている。
【００５５】
一方、図１１は、従来の圧力センサ混載半導体装置を実装したパッケージを備えるタイヤ空気圧モニタシステム用のプリント回路基板を示す平面図である。プリント回路基板７６には、ボタン電池７７が固定されている。ボタン電池７７は、端子７８を介してプリント回路基板７６に電気的に接続されている。また、プリント回路基板７６には、表面を膜７５で塞がれた圧力検知のための開口部を有する従来の圧力センサ混載半導体装置が封止されたパッケージ７５と、無線回路部を備える半導体装置およびデジタル回路部等を備える半導体装置を収めたパッケージ８０、水晶振動子７３、ＲＦ回路の受動素子７４等が実装されている。プリント回路基板７６の反対側の面には、アンテナ（図示せず）が備えられている。
【００５６】
本実施の形態の圧力センサ混載半導体装置６０を実装した図１０のプリント回路基板７０と、従来の圧力センサ混載半導体装置を実装した図１１のプリント回路基板７６の大きさを比較すると、プリント回路基板７０はプリント回路基板７６の約１／３と小さい。これは、本実施の形態の圧力センサ混載半導体装置６０の方が集積度が高いので、図１１のパッケージ８０に相当する部品が不要であることと、本実施の形態の圧力センサ混載半導体装置６０を用いる方が低消費電力であるため、同じ寿命を得るために必要なボタン電池７１の容量が小さくて済むためである。ボタン電池７７はボタン電池７１の約半分の容量であり、それに応じて大きさ、厚さも小さくなっている。このように、本実施の形態により、小型で低消費電力のタイヤ空気圧モニタシステム用のプリント回路基板７０を実現することができる。
【００５７】
図１２は、従来の圧力センサ混載半導体装置の圧力検知部を示す断面図である。シリコン基板８１の表面に酸化シリコン膜８２が形成され、その上に窒化シリコン膜８３が形成されている。窒化シリコン膜８３上に固定された下部電極８４とダイヤフラム８５は、共に不純物をドープした多結晶シリコン膜で形成されている。下部電極８４とダイヤフラム８５との間の空間は、真空になっている。製造工程の途中で一旦ダイヤフラム８５の一部に開けられた孔８６は、ダイヤフラム８５の上に形成された窒化シリコン膜８７と酸化シリコン膜８８とによって塞がれている。
【００５８】
酸化シリコン膜８８の上には酸化シリコン系の層間絶縁膜８９が形成されているが、ダイヤフラム８５の上部だけはこの層間絶縁膜８９が取り除かれ、開口部９０が形成されている。開口部９０の側壁には、層間絶縁膜８９が露出しているので、ここからダイヤフラム８５に水分が浸入する可能性がある。これを防ぐためには、圧力センサ混載半導体装置の実装に特別な工夫が必要となるので、製造コストの上昇を引き起こす。
【００５９】
図１０に示すプリント回路基板７０と図１１に示すプリント回路基板７６とを、同じ実装技術によりタイヤ内を模擬した環境中に設置して、寿命や安定性を評価したところ、本実施の形態の圧力センサ混載半導体装置６０を用いたプリント回路基板７０の方が寿命が長く、安定性が優れていた。寿命は、高温、高湿度の環境中で加速して評価した。従来の技術による圧力センサ混載半導体装置を実装したプリント回路基板７６を用いると、寿命が短く、実使用条件の寿命は１０年未満であったが、本実施の形態の圧力センサ混載半導体装置６０を実装したプリント回路基板７０では、１０年を超える寿命が得られた。
【００６０】
また、従来の圧力センサ混載半導体装置を備えるプリント回路基板７６では、圧力の検知に経時変化がみられたが、本発明の圧力センサ混載半導体装置６０を備えるプリント回路基板７０では、経時変化は見られなかった。この差は以下の原因によって生じると考えられる。本実施の形態の圧力センサ混載半導体装置６０は、表面が窒化シリコン膜３０や感光性ポリイミド膜３１によって保護されている。これに対して、図１２に示す従来の圧力センサ混載半導体装置では、圧力を検知するためのダイヤフラム８５がシリコン基板８１の近くにあり、半導体装置表面からダイヤフラム８５まで開口部９０が形成されている。この開口部９０の側壁は、窒化シリコン膜や感光性ポリイミド膜で保護されていないため、ここから半導体装置にタイヤ中の水分等が透過して、半導体装置の寿命を短くし、安定性を低下させていると考えられる。このように、本実施の形態によれば、超寿命、高精度で安定性の高い圧力センサ混載半導体装置６０と、タイヤ空気圧モニタシステム用のプリント回路基板７０、さらにはタイヤ空気圧モニタリングシステムを実現することができる。
【００６１】
次に、図１３〜図２３を用いて本実施の形態の圧力センサ混載半導体装置の製造方法を説明する。圧力センサ混載半導体装置の最小設計寸法は、０．３５μｍである。
【００６２】
まず、図１３に示すシリコン基板１の主表面にＳＴＩ（Shallow Trench Isolation）法を用いて素子分離溝２を形成した後、フォトリソグラフィー技術とイオン注入技術を用いてｎ型ウエル形成領域へ燐イオンを注入し、ｐ型ウエル形成領域へ硼素イオンを注入する。続いて、１０５０℃、６０分の熱処理によって、シリコン基板１に注入された不純物を拡散・活性化し、ｐ型ウエル７およびｎ型ウエル８を形成する。なお、図１３の左端の領域はフラッシュメモリ回路部、中央の２つの領域は圧力検知部、右端の領域はパッド部である。また、素子分離の方法は、素子分離溝２に限定されず、ＬＯＣＯＳ(Local oxidation of silicon)法で形成したフィールド絶縁膜であってもよい。
【００６３】
次に、シリコン基板１上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層してＯＮＯ膜４２を形成する。下層の酸化シリコン膜はシリコン基板１の表面を熱酸化して形成し、窒化シリコン膜は減圧ＣＶＤ法で形成し、上層の酸化シリコン膜は窒化シリコン膜の表面を熱酸化して形成する。下層の酸化シリコン膜の厚さは１．５ｎｍである。
【００６４】
次に、ＯＮＯ膜４２上に厚さ２００ｎｍの多結晶シリコン膜とキャップ絶縁膜４４とを堆積する。多結晶シリコン膜は、モノシランを原料とする減圧ＣＶＤ法により形成する。基板温度は６５０℃とする。多結晶シリコン膜に燐をイオン注入した後、窒素中で多結晶シリコン膜を活性化するための熱処理を行う。熱処理温度は９００℃、熱処理時間は３０分である。この際、多結晶シリコン膜中の結晶粒が成長して大きくなる。キャップ絶縁膜４４は、減圧ＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜の積層膜で構成する。このキャップ膜４４を形成する際の基板温度は、最高で８００℃である。
【００６５】
次に、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜４４をドライエッチングした後、キャップ絶縁膜４４をマスクにして多結晶シリコン膜をドライエッチングすることによって、フラッシュメモリ回路部のＯＮＯ膜４２上にＭＯＮＯＳ型フラッシュメモリのメモリゲート４０を形成する。このとき、メモリゲート４０の下部以外の領域には、ＯＮＯ膜４２の一部である窒化シリコン膜が露出するので、８００℃の酸素中でライト酸化を行ってメモリゲート４０の端部を酸化した後、この窒化シリコン膜を熱燐酸で除去する。
【００６６】
次に、図１４に示すように、フラッシュメモリ回路部に制御ゲート４１を形成し、デジタル回路部およびアナログ回路部にゲート電極４を形成する。
【００６７】
制御ゲート４１およびゲート電極４を形成するには、まず、シリコン基板１の表面を熱酸化してゲート酸化膜３を形成した後、減圧ＣＶＤ法で酸化シリコン膜を形成し、この酸化シリコン膜を異方性エッチングすることにより、メモリゲート４０の側壁にサイドウォール４３を形成する。
【００６８】
次に、燐をドーピングした多結晶シリコン膜とタングステンシリサイド膜とからなるポリサイド膜膜４ａを堆積する。多結晶シリコン膜は、モノシランとホスフィンを原料とする減圧ＣＶＤ法で堆積する。この際の基板温度は５８０℃である。次に、六フッ化タングステンとジクロロシランを原料とする減圧ＣＶＤ法によりタングステンシリサイド膜を形成する。この際の基板温度は５６０℃である。
【００６９】
次に、ポリサイド膜４ａ上に酸化シリコン膜からなるキャップ絶縁膜５を堆積する。キャップ絶縁膜５は、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)と酸素を原料とする減圧ＣＶＤ法を用い、６５０℃で形成する。続いて、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜５をドライエッチングした後、キャップ絶縁膜５をマスクにしてポリサイド膜４ａをドライエッチングすることによって、デジタル回路部およびアナログ回路部にゲート電極４を形成し、フラッシュメモリ回路部に制御ゲート４１を形成する。ゲート電極４のゲート長は、最も短いもので０．３５μｍである。制御ゲート４１は、メモリゲート４０に乗り上げた形状となっている。
【００７０】
次に、図１５に示すように、デジタル回路部およびアナログ回路部にＭＯＳトランジスタ（Ｑｎ、Ｑｐ）を形成し、フラッシュメモリ回路部にＭＯＮＯＳ型フラッシュメモリトランジスタ（Ｑｆ）を形成する。まず、ｐ型ウエル７およびｎ型ウエル８に不純物をイオン注入した後、減圧ＣＶＤ法で酸化シリコン膜を形成し、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極４の側壁にサイドウォール６を形成する。
【００７１】
次に、ｐ型ウエル７およびｎ型ウエル８に不純物をイオン注入した後、８５０℃、１５分の熱処理を行って不純物を活性化することにより、ソース、ドレイン（拡散層９、１０）を形成する。また、上記不純物のイオン注入によってｐｎ接合（図示せず）を形成し、ｐｎ接合ダイオードによる温度センサの検知部も同時に形成する。
【００７２】
次に、図１６に示すように、トランジスタ（Ｑｎ、Ｑｐ、Ｑｆ）の上層に、ＴＥＯＳと酸素とを原料とする高密度プラズマを用いたプラズマＣＶＤ法で厚さ７００ｎｍの酸化シリコン膜１１を形成した後、酸化シリコン膜１１をＣＭＰ法によって４００ｎｍ程度研磨し、その表面を平坦化する。
【００７３】
次に、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜１１にコンタクトホール１２を形成した後、コンタクトホール１２の内部にプラグ１３を形成する。プラグ１３を形成するには、まず、チタン膜と窒化チタン膜をスパッタリング法により、連続的に堆積した後、６５０℃の窒素雰囲気中で３０分の熱処理を施す。この熱処理により、チタンが基板表面のシリコンと反応してチタンシリサイドを形成するため、コンタクト抵抗を小さくすることができる。次に、六フッ化タングステンと水素を原料とするＣＶＤ法でタングステン膜を堆積した後、チタン膜、窒化チタン膜およびタングステン膜をエッチバックする。また、エッチバックに代えてＣＭＰ法でこれらの膜を研磨してもよい。
【００７４】
次に、図１７に示すように、酸化シリコン膜１１上に第１層配線１４、層間絶縁膜２３および第２層配線１６を順次形成する。第１層配線１４を形成するには、酸化シリコン膜１１上に０．５％の銅を含むアルミニウム合金膜と窒化チタン膜とをスパッタリング法で連続的に形成した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングする。層間絶縁膜２３は、ＴＥＯＳと酸素を原料とするプラズマＣＶＤ法で厚さ７００ｎｍの酸化シリコン膜を堆積した後、その表面を３００ｎｍ程度研磨して平坦化することによって形成する。次に、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜２３にヴィアホール１５を形成した後、層間絶縁膜２３上にチタン膜、窒化チタン膜、０．５％の銅を含むアルミニウム合金膜および窒化チタン膜をスパッタリング法で堆積する。続いて、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、第２層配線１６を形成する。
【００７５】
次に、図１８に示すように、第２層配線１６の上層に層間絶縁膜２３を介して第３層配線１８、第４層配線２０および第５層配線２２を順次形成する。第３層配線１８〜第５層配線２２は、第２層配線１６と同様の方法で形成する。圧力検知部に形成される第５層配線２２の一部は、下部電極２２ａである。下部電極２２ａの平面形状は、直径３７μｍの円形である。また、パッド部には第１層配線１４〜第５層配線２２によってパッド５０が形成される。
【００７６】
本実施の形態の圧力センサ混載半導体装置は、５層配線（第１層配線１４〜第５層配線２２）を有するが、必ずしも５層に限定される必要はなく、必要なだけの配線層を形成すればよい。また、本実施の形態の製造方法では、トランジスタ（Ｑｎ、Ｑｐ、Ｑｆ）の上層上の酸化シリコン膜１１および全ての層間絶縁膜２３にＣＭＰ法を適用したが、製造する圧力センサ混載半導体装置によっては、いくつかのＣＭＰ工程を省略しても最上層配線（第５層配線２２）を概ね平坦化できるので、必ずしも全ての層間絶縁膜２３にＣＭＰ法を適用する必要はない。
【００７７】
以上説明したように、平坦化のためのＣＭＰ工程以外は、圧力センサを混載することによる半導体装置や半導体装置の製造方法への制約はない。
【００７８】
次に、図１９（圧力検知部の断面図）に示すように、下部電極２２ａの上層に厚さ０．５μｍの酸化シリコン膜２４を形成し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２４にヴィアホール４５を形成した後、酸化シリコン膜２４上に、ダイヤフラムの一部となる厚さ２００ｎｍのタングステンシリサイド膜２６を形成する。酸化シリコン膜２４はＴＥＯＳと酸素を原料とするプラズマＣＶＤ法で形成し、タングステンシリサイド膜２６はスパッタリング法で形成する。タングステンシリサイド膜２６を形成する際、スパッタターゲットの組成は、Ｗ：Ｓｉ＝１：２．８であるが、必ずしもこの組成に限定される必要はない。スパッタ時のアルゴン流量を調整して、形成されたタングステンシリサイド膜２６が２００ＭＰａ程度の引っ張り応力を有するようにする。応力の調整は、アルゴン流量の他にも、膜形成時の基板温度等によることも可能である。膜形成直後のタングステンシリサイド膜２６は、非晶質に近い微結晶状態であり、熱処理を施さない限り、結晶が成長することはない。本実施の形態の圧力センサ混載半導体装置では、ダイヤフラムの一部にタングステンシリサイド膜２６を用いたが、他の材料、例えばタングステン膜を用いることもできる。タングステン膜の場合には、膜形成直後に既に、柱状晶の結晶状態にある。この場合にも、膜の応力調整はアルゴン流量や膜形成時の基板温度の調整によって行うことができる。また、本実施の形態では用いなかったが、段差を緩和するために、酸化シリコン膜２４上に塗布法によるＳＯＧ(Spin on Glass)膜等を形成し、その上にタングステンシリサイド膜２６を形成してもよい。
【００７９】
次に、図２０（圧力検知部の断面図）に示すように、フォトレジスト膜をマスクにしたドライエッチングでタングステンシリサイド膜２６に多数の孔２７を形成する。このとき使用するリソグラフィー装置は、ｉ線ステッパであるが、孔２７の直径は０．２５μｍである。孔２７を形成するには、まず、ｉ線用フォトレジスト膜を使った露光によりタングステンシリサイド膜２６に直径０．４５μｍの孔を開口し、公知の熱フロー技術、すなわち、加熱によりフォトレジスト膜を軟化させることにより、孔径を縮小する。次に、この孔を有するフォトレジスト膜を使ってタングステンシリサイド膜２６をドライエッチングして孔２７を形成する。
【００８０】
次に、フォトレジスト膜を除去した後、シリコン基板１をフッ酸中に浸漬し、孔２７から入り込むフッ酸で酸化シリコン膜２４の一部を除去することによって、ダイヤフラムの一部となるタングステンシリサイド膜２６と下部電極２２ａとの間に空洞２５を形成する。一定時間のエッチングの後、水洗によりエッチングを停止し、シリコン基板１を乾燥させる。空洞２５の平面形状は、直径が約３０μｍの円形である。下部電極２２ａ（第５層配線２２）は、その最上層が窒化チタン膜で構成されているので、酸化シリコン膜２４の一部に空洞２５を形成する際、フッ酸によって下部電極２２ａがエッチングされることはない。
【００８１】
前述したように、タングステンシリサイド膜２６は引っ張り応力を有する。このため、水洗後の乾燥時にタングステンシリサイド膜２６が水の表面張力によって下部電極２２ａ側に貼り付いてしまう現象、いわゆるスティッキングを防止することができる。スティッキングを防止するにはキャパシタの大きさを小さくしたり、下部電極とダイヤフラムの距離を離したりすることも有効であるが、キャパシタの容量が小さくなる問題がある。本実施の形態のキャパシタは、スティッキングが生じなかった。
【００８２】
次に、図２１（圧力検知部の断面図）に示すように、タングステンシリサイド膜２６上に窒化シリコン膜２８を堆積し、窒化シリコン膜２８上にＴＥＯＳと酸素を原料とするプラズマＣＶＤ法で酸化シリコン膜２９を形成する。窒化シリコン膜２８を堆積する際、タングステンシリサイド膜２６に形成された孔２７は、窒化シリコン膜２８によって塞がるが、これは前述のように、レジストの熱フロー技術を用いることにより、孔２７の直径を０．２５μｍまで小さくしたことの効果である。なお、本実施の形態では、プラズマＣＶＤ法による窒化シリコン膜２８で孔２７を塞いだが、例えば、ＴＥＯＳとオゾンを原料とする常圧ＣＶＤ法による酸化シリコン膜や高密度プラズマを用いたプラズマＣＶＤ法による酸化シリコン膜等、他の膜を用いて孔２７を塞ぐことも可能である。窒化シリコン膜２８をプラズマＣＶＤ法で堆積した場合、タングステンシリサイド膜２６と下部電極２２ａとの間に形成される空洞２５の内部は減圧され、真空となる。常圧ＣＶＤ法で堆積した場合には、窒素等を主成分とする常圧の気体で満たされる。
【００８３】
次に、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２９、窒化シリコン膜２８、タングステンシリサイド膜２６および酸化シリコン膜２４をパターニングし、圧力検知部のみにこれらの膜を残す。圧力検知部に残ったこれらの膜の平面パターンは、直径４５μｍの円形である。なお、本実施の形態の圧力検知部の回路では、高精度測定のために、キャパシタを９個並列に接続して大きな容量を得ている。
【００８４】
次に、図２２（圧力検知部の断面図）に示すように、シリコン基板１上にプラズマＣＶＤ法で窒化シリコン膜３０を堆積した後、窒化シリコン膜３０上に塗布法で感光性ポリイミド膜３１を形成する。
【００８５】
次に、図２３（圧力検知部の断面図）に示すように、ダイヤフラム上の感光性ポリイミド膜３１を感光、現像して除去した後、この感光性ポリイミド膜３１をマスクとしてダイヤフラム上の窒化シリコン膜３０および酸化シリコン膜２９をエッチングすることにより、ダイヤフラム上に開口３２を形成する。このとき、パッド５０上の感光性ポリイミド膜３１と窒化シリコン膜３０もエッチングし、パッド５０を露出させる。前記図２に示すように、参照キャパシタ部のダイヤフラム上の感光性ポリイミド膜３１、窒化シリコン膜３０および酸化シリコン膜２９はエッチングしない。圧力検知部の製造方法との基本的な違いはこの点のみである。参照用キャパシタ部のキャパシタも、圧力検知部のキャパシタと同様に、９個並列接続して、大きな容量を得ている。
【００８６】
ここまでの工程により、前記図１〜図５に示す本実施の形態の圧力センサ混載半導体装置が得られる。
【００８７】
上記のようにして製造した圧力センサ混載半導体装置の動作特性を測定、評価した。１００ｋＨｚの高周波測定を行ったところ、図２４に示すように、大気圧中での容量は、１８４．５ｆＦであった。この値は、固定電極の直径が３７μｍのキャパシタが９個並列接続された値である。
【００８８】
次に、圧力を加えて容量を測定したところ、図のように変化した。例えば、３ｋｇ／ｃｍ２での値は、２０２．５ｆＦであった。別途、３ｋｇ／ｃｍ２でのダイヤフラムの変形を調べたところ、キャパシタの中心部で約０．１５μｍ潰れていることが分かった。つまり０．１５μｍ、固定電極との距離が小さくなった結果、容量が１８４．５ｆＦから２０２．５ｆＦに増加したことになる。同様に、参照用キャパシタの容量を調べた。大気圧中での容量は１８４．７ｆＦであった。この値は、圧力を加えても変化せず、参照用キャパシタに必要な性能を有していることが分かった。なお、参照用キャパシタとの比較だけでは得られない情報の１つが温度であるが、本実施の形態の圧力センサ混載半導体装置では温度を前述した温度センサから得て、圧力の温度補正をしている。
【００８９】
次に、信頼性の評価試験を行った。大気圧と４ｋｇ／ｃｍ２の加圧状態との間を多数回繰返し、大気圧での容量を測定した。圧力検知部の結果が図２５である。１０万回の繰返し加圧後まで調べたが、容量の値は±０．２５％以内に収まっており、また加圧の繰返しによって容量が増加傾向、減少傾向にある訳ではないので、測定系を含めた誤差の範囲内と言える。
【００９０】
次に、図２６〜図２８を用いて最上層配線のレイアウトについて説明する。本実施の形態では第５層配線が最上層配線であるが、圧力センサと混載する半導体装置によっては、別の配線層が最上層配線となる場合もある。図２６は、圧力検知部のレイアウト図である。円形の部分が下部電極２２ｂに相当し、直径は３７μｍである。下部電極２２ｂ同士は接続部３４により電気的に接続されている。配線の端部３５からヴィアホール（図示せず）を介して下層の配線と電気的に接続されている。この図は、圧力検知部のレイアウトであるが、参照用キャパシタ部のレイアウトも全く同じである。従って、接続部３４が有する寄生容量等も、圧力検知部と参照用キャパシタ部で同等となる。
【００９１】
図２７は、ＣＭＯＳ回路部のレイアウト図であり、電源配線３６、３７等が配置されている。この部分における電源配線３６、３７の配線幅は３μｍである。図２８は、パッド部のレイアウト図である。パッド５１は、一辺が７０μｍの正方形であり、引き出し配線５２によりＣＭＯＳ回路部等と接続されている。なお、多くのフラッシュメモリ回路部では、前述したように最上層配線は利用されていない。
【００９２】
以上詳細に説明したように、本実施の形態によれば、圧力検知部よりも下層に半導体装置を形成することが可能となったので、圧力センサ混載半導体装置のチップ面積を低減することができる。必要に応じて行われるＣＭＰ等の平坦化工程の適用、変更以外には、圧力検知部よりも下層の半導体装置には何ら影響を与えないので、半導体装置の製造方法には制約が生じない。これにより、微細化の進んだ高性能の半導体装置と圧力センサを混載することが可能となり、低電力化が実現できる。さらに、半導体装置の上層に圧力検知部を形成し、半導体装置を窒化膜とポリイミド膜で保護するので、従来技術よりも実装を簡易化することが可能となる。
【００９３】
（実施の形態２）
本実施の形態は、本発明をデジタル回路、センサ信号を増幅するアンプや無線送受信回路等のアナログ回路、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型のフラッシュメモリ回路、静電容量型圧力センサ等を１チップに混載した圧力センサ混載半導体装置に適用したものである。
【００９４】
図２９に示すように、最上層配線である第５層配線２２、下部電極２２ａ上の酸化シリコン膜２４がＣＭＰにより平坦化され、第５層配線２２、下部電極２２ａと同じ高さになっている。酸化シリコン膜２４、第５層配線２２、下部電極２２ａの上部には酸化シリコン膜４７が形成され、その上部にダイヤフラムが形成されている。ダイヤフラム下の空洞２５は窒素を主体とする常圧の気体で満たされており、内壁には二酸化シリコン膜４６が形成されている。ダイヤフラムの一部となる金属膜はタングステン膜３９であり、その表面が酸化されている。さらに、タングステン膜３９の上層の膜は、酸化シリコン膜４６であり、その上部には、窒化シリコン膜３０と感光性ポリイミド膜３１が形成されている。本実施の形態の圧力検知部は、前記実施の形態１の圧力検知部と比べて、平坦性に優れた構造となっている。
【００９５】
次に、図３０〜図３２を用いて、本実施の形態の圧力センサ混載半導体装置の製造方法を説明する。
【００９６】
まず、図３０に示すように、前記実施の形態１と同様の方法でシリコン基板１上に第１層配線１４〜第５層配線２２および下部電極２２ａを形成した後、第５層配線２２および下部電極２２ａの上層に、高密度プラズマを用いたプラズマＣＶＤ法で厚さ３μｍの酸化シリコン膜２４を堆積する。続いて、ＣＭＰ法で酸化シリコン膜２４を研磨することにより、第５層配線２２および下部電極２２ａの表面を露出させる。続いて、酸化シリコン膜２４、第５層配線２２および下部電極２２ａの上部にＣＶＤ法で酸化シリコン膜４７を堆積する。
【００９７】
ＣＭＰの研磨速度の局所的な分布を考慮すると、予め第５層配線２２および下部電極２２ａの窒化チタン膜を通常より厚くしておくことが望ましい（例えば０．２５μｍ）。次に、酸化シリコン膜２４にヴィアホール４５を形成した後、酸化シリコン膜２４上に、ＴＥＯＳと酸素を原料とするプラズマＣＶＤ法で厚さ２００ｎｍのタングステン膜３９を堆積する。前記実施の形態１のタングステンシリサイド膜と同様、このタングステン膜３９も、引っ張り応力となるように成膜条件を定める。
【００９８】
次に、図３１に示すように、電子線描画装置を用いたリソグラフィー技術と通常のドライエッチング技術により、タングステン膜３９に直径０．２μｍの孔２７を多数個形成する。前記実施の形態１と同様、ｉ線リソグラフィー技術とレジストの熱フロー技術を併用して孔２７を形成してもよいが、その直径は０．３μｍ以下程度に小さくしておくことが望ましい。また、必要に応じて、レジストからハードマスクに一旦パターンを転写し、ハードマスクを用いてタングステン膜３９に孔２７を形成してもよい。ハードマスクとして酸化シリコン膜を用いた場合は、次の工程で、フッ酸により空洞２５を形成する際、ハードマスクも同時に除去されるため、好都合である。
【００９９】
次に、フッ酸を用いたエッチングにより、酸化シリコン膜４７に空洞２５を形成する。前記実施の形態１でも同様であるが、フォトレジスト膜をマスクとしてフッ酸によるエッチングを行うよりも、シリコン基板１の前面にタングステン膜３９を残した段階でエッチングを行うのは、フォトレジスト膜のフッ酸耐性を考慮したためである。耐性の強いフォトレジストであれば、予めタングステン膜３９を加工しておくことも可能である。前記実施の形態１と同様、タングステン膜３９が引っ張り応力を有する効果で、本実施の形態でもエッチング後の水洗、乾燥の過程でスティッキングは生じなかった。
【０１００】
次に、図３２に示すように、ＴＥＯＳとオゾンを原料とする常圧ＣＶＤ法で厚さ２００ｎｍの酸化シリコン膜４６を堆積する。この酸化シリコン膜４６を堆積する段階の初期にタングステン膜３９の露出部分が酸化され、その耐食性が向上する。また、酸化シリコン膜４６を堆積する際、ＴＥＯＳとオゾンを原料とする常圧ＣＶＤ法を用いることにより、空洞２５の内壁の周囲にも酸化シリコン膜４６が形成される。空洞２５の内壁の酸化シリコン膜４６は、圧力検知部に過大な圧力が加わった場合に、ダイヤフラムのタングステン膜３９と下部電極２２ａが短絡するのを防止する効果がある。また、常圧ＣＶＤ法で酸化シリコン膜４６を形成することにより、空洞２５の内部には、窒素を主体とする常圧の気体が充填される。その後の工程は、前記実施の形態１と同じである。以上、圧力検知部の製造方法について説明したが、参照キャパシタ部もほぼ同様の製造方法で作製される。
【０１０１】
本実施の形態の圧力センサ混載装置を多数個製造し、その特性を測定したところ、大気圧下での容量値のばらつきが前記実施の形態１よりも小さかった。第５層配線２２および下部電極２２ａの上層の酸化シリコン膜２４を平坦化したため、その後のダイヤフラム形成における加工精度が向上したためと考えられる。その他の特性は、前記実施の形態１と同様であった。
【０１０２】
（実施の形態３）
本実施の形態は、デジタル回路、センサ信号を増幅するアンプや無線送受信回路などのアナログ回路、ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)回路、静電容量型圧力センサなどを１チップに混載した圧力センサ混載半導体装置に適用したものである。
【０１０３】
図３３〜図３７を用いて、本実施の形態による圧力検知部の製造方法を説明する。まず、前記実施の形態１と同様の方法でシリコン基板１上に第１層配線１４〜第５層配線２２および下部電極２２ａを形成した後、図３３に示すように、シリコン基板１上に堆積した窒化シリコン膜５３をパターニングし、下部電極２２ａの上部と周囲とに窒化シリコン膜５３を残す。続いて、シリコン基板１上に酸化シリコン膜５４を堆積し、ＣＭＰ法でその表面を平坦化した後、酸化シリコン膜５４の上部に酸化シリコン膜５５を形成する。
【０１０４】
次に、図３４に示すように、フォトレジスト膜をマスクにしたドライエッチングで下部電極２２ａの周囲の酸化シリコン膜５４、５５を除去する。このとき、第５層配線２２の上部にヴィアホール４５を形成する。
【０１０５】
次に、図３５に示すように、ダイヤフラムの一部となるタングステンシリサイド膜２６をスパッタリング法で堆積する。このとき、基板温度を３００℃程度とすることなどにより、タングステンシリサイド膜２６に２５０ＭＰａ程度の引っ張り応力を持たせる。続いて、フォトレジスト膜をマスクにしたドライエッチングでタングステンシリサイド膜２６の一部に孔２７を形成する。
【０１０６】
次に、図３６に示すように、フッ酸を用いて孔２７の内部の酸化シリコン膜５４、５５をエッチングすることより、下部電極２２ａとタングステンシリサイド膜２６の間に空洞２５を形成する。このエッチングは、窒化シリコン膜５３とタングステンシリサイド膜２６との間の酸化シリコン膜５４、５５をすべて除去すればよいので、時間制御が不要となる分、前記実施の形態１、２に比べて空洞２５の形成が容易になる。
【０１０７】
次に、図３７に示すように、タングステンシリサイド膜２６上に酸化シリコン膜５６を堆積して孔２７を塞いだ後、酸化シリコン膜５６をエッチングし、孔２７の内部と周囲のみに酸化シリコン膜５６を残す。その後の工程は、前記実施の形態１と同じである。
【０１０８】
本実施の形態の圧力センサ混載装置を多数個製造し、その特性を測定したところ、大気圧下での容量値のばらつきが前記実施の形態１、２よりも小さかった。前記実施の形態１、２とは異なり、フッ酸によるエッチングの時間に依存せずに、空洞２５の容積を常に一定にできるためと考えられる。その他の特性は、前記実施の形態１と同様であった。
【０１０９】
（実施の形態４）
本実施の形態は、デジタル回路、センサ信号を増幅するアンプや無線送受信回路などのアナログ回路、ＥＥＰＲＯＭ回路、静電容量型圧力センサなどを１チップに混載した圧力センサ混載半導体装置に適用したものである。
【０１１０】
図３８は、本実施の形態による圧力検知部の断面図である。本実施の形態では、第４層配線２０が最上層配線であり、下部電極５７は、最上層配線よりも上層の導電層で構成されている。下部電極５７を構成する導電層は、例えばスパッタリング法で堆積した厚さ１００ｎｍのタングステン膜、アルミニウム合金膜または銅膜などからなる。
【０１１１】
本実施の形態では、配線とは別に、下部電極５７を構成する導電層が必要となるが、下部電極５７を配線材料で構成する場合に比べて、下部電極５７を薄く形成することができる。そのため、下部電極５７より上層の絶縁膜をＣＭＰ法で平坦化しなくとも、十分な平坦性を得ることができる。
【０１１２】
空洞２５は、酸化シリコン膜２４をフッ酸でエッチングすることによって形成する。なお、酸化シリコン膜２４をフッ酸でエッチングすると、空洞２５の下部（下部電極５７）と上部（タングステンシリサイド膜２６）とが貼り付いてしまうことがある。この場合は、下部電極５７とタングステンシリサイド膜２６との間の絶縁膜をポリイミド樹脂膜で構成し、酸素プラズマアッシングでポリイミド樹脂をエッチングすることにより、貼り付きを回避することができる。
【０１１３】
（実施の形態５）
図３９は、本実施の形態による圧力検知部の断面図である。本実施の形態では、第４層配線２０が最上層配線であり、その上部には平坦化された酸化シリコン膜５８が形成されており、酸化シリコン膜５９の上部には、窒化シリコン膜５９が形成されている。また、窒化シリコン膜５９の上部には、最上層配線よりも上層の導電層で構成された電極９１が形成されている。電極９１は、例えばアルミニウム合金膜などからなり、ヴィアホール９２を通じて第４層配線２０に接続されている。
【０１１４】
電極９１の上部には、厚さ５μｍの感圧導電膜９３が形成されている。本実施の形態で用いた感圧導電性膜９３は、有機材料からなる母材中に導電性粒子を分散させた材料からなる。より詳しくは、母材はエラストマーであり、導電性粒子はニッケルであるが、その他の材料を用いてもよい。導電性粒子として炭素を用いた膜でも本実施の形態と同様の圧力センサ混載半導体装置を製造できる。
【０１１５】
本実施の形態では、予め裁断された感圧導電膜９３を電極９１を覆うように接着している。裁断された感圧導電膜９３は片面に接着剤（図示せず）が塗布されており、保護シートを剥がすとこの接着剤によってシリコン基板１の表面にに固定することができる。接着剤は電極９１を覆う部分にはないので、電極９１と感圧導電性膜９３との電気的接続には影響がない。感圧導電性膜９３を所定の位置に固定した後、感圧導電性膜９３の上にアルミニウム合金膜９４が形成される。このアルミニウム合金膜９４がなくても圧力を検知することは可能であるが、これがあることにより、シリコン基板１の主面に垂直な方向の変形による感圧導電性膜９３の抵抗率の変化に敏感になる。すなわち、感度の高い圧力センサとすることが出来る。同一の圧力センサ混載半導体装置に、このアルミニウム合金膜９４を備えた圧力検知部と、備えない圧力検知部を共に混載することにより、広範囲の圧力の検知を可能とすることもできる。アルミニウム合金膜９４には感光性ポリイミド膜３１が形成されている。また、圧力検知部の上部は、感光性ポリイミド膜３１が取り除かれ、開口３２が形成されている。
【０１１６】
図４０は、上記電極９１の平面レイアウトの一例を示している。対向する電極９１ａ、９１ｂ（または９１ｃ、９１ｄ）間の抵抗を測定し、圧力を知ることになる。電極９１ａ、９１ｂ間の距離に比べて、電極９１ｃ、９１ｄ間の距離が短くなっている。予め圧力に応じた電極９１ａ、９１ｂ間の抵抗の変化と、電極９１ｃ、９１ｄ間の抵抗の変化を測定し、メモリ部に格納しておくことで、より広範囲において高精度な圧力測定が可能となる。また、全く同じパターンの電極を多数個並べてその平均値や中心の値から圧力を求めることにより、部分的な故障の影響を受けずに圧力を測定することも可能である。さらに、図３９に示すアルミニウム合金膜９４の有無や電極（９１ａ〜９１ｄ）のパターンの工夫の他、同一の圧力センサ混載半導体装置上に厚さや材料の異なる２種類の感圧導電膜９３を用いることにより、より広範囲で高精度な圧力検知を可能としてもよい。なお、本実施の形態の圧力センサ混載半導体装置では温度を前述した温度センサから得て、圧力の温度補正をしている。
【０１１７】
本実施の形態の圧力センサ混載装置を多数個製造し、その特性を測定したところ、大気圧から７ｋｇ／ｃｍ２の範囲で、再現性よく圧力を測定できた。また、耐久性にも優れていた。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１９】
本発明は、圧力センサ混載半導体装置に適用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施の形態である圧力センサ混載半導体装置の圧力検知部を含む要部断面図である。
【図２】本発明の一実施の形態である圧力センサ混載半導体装置の参照用キャパシタ部を含む要部断面図である。
【図３】本発明の一実施の形態である圧力センサ混載半導体装置のアナログ回路部を含む要部断面図である。
【図４】本発明の一実施の形態である圧力センサ混載半導体装置のフラッシュメモリ回路部を含む要部断面図である。
【図５】本発明の一実施の形態である圧力センサ混載半導体装置のパッド部を含む要部断面図である。
【図６】ワイヤボンディング後の圧力センサ混載半導体装置を示す平面図である。
【図７】図６のＡ−Ａ線に沿った圧力センサ混載半導体装置の断面図である。
【図８】図６のＢ−Ｂ線に沿った圧力センサ混載半導体装置の断面図である。
【図９】本発明の一実施の形態である圧力センサ混載半導体装置を実装したパッケージの断面図である。
【図１０】本発明の一実施の形態である圧力センサ混載半導体装置を実装したタイヤ空気圧モニタシステム用のプリント回路基板を示す平面図である。
【図１１】従来の圧力センサ混載半導体装置を実装したパッケージを備えるタイヤ空気圧モニタシステム用のプリント回路基板を示す平面図である。
【図１２】従来の圧力センサ混載半導体装置の圧力検知部を示す断面図である。
【図１３】本発明の一実施の形態である圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図２４】本発明の一実施の形態である圧力センサ混載半導体装置の圧力−容量特性を示すグラフである。
【図２５】本発明の一実施の形態である圧力センサ混載半導体装置の加圧回数−容量変化特性を示すグラフである。
【図２６】本発明の一実施の形態である圧力センサ混載半導体装置の最上層配線のレイアウトを示す平面図である。
【図２７】本発明の一実施の形態である圧力センサ混載半導体装置の最上層配線のレイアウトを示す平面図である。
【図２８】本発明の一実施の形態である圧力センサ混載半導体装置の最上層配線のレイアウトを示す平面図である。
【図２９】本発明の他の実施の形態である圧力センサ混載半導体装置の圧力検知部を含む要部断面図である。
【図３０】本発明の他の実施の形態である圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３３】本発明の他の実施の形態である圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３５】図３４に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３６】図３５に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３７】図３６に続く圧力センサ混載半導体装置の製造方法を示す断面図である。
【図３８】本発明の他の実施の形態である圧力センサ混載半導体装置の圧力検知部を含む要部断面図である。
【図３９】本発明の他の実施の形態である圧力センサ混載半導体装置の圧力検知部を含む要部断面図である。
【図４０】図３９に示す圧力センサ混載半導体装置の電極レイアウトを示す平面図である。
【符号の説明】
【０１２１】
１  シリコン基板
２  素子分離溝
３  ゲート酸化膜
４  ゲート電極
４ａ  ポリサイド膜
５  キャップ絶縁膜
６  サイドウォール
７  ｐ型ウエル
８  ｎ型ウエル
９  拡散層（ソース、ドレイン）
１０  拡散層（ソース、ドレイン）
１１  酸化シリコン膜
１２  コンタクトホール
１３  プラグ
１４  第１層配線
１５  ヴィアホール
１６  第２層配線
１７  ヴィアホール
１８  第３層配線
１９  ヴィアホール
２０  第４層配線
２１  ヴィアホール
２２  第５層配線
２２ａ、２２ｂ  下部電極
２３  層間絶縁膜
２４  酸化シリコン膜
２５  空洞
２６  タングステンシリサイド膜
２７  孔
２８  窒化シリコン膜
２９  酸化シリコン膜
３０  窒化シリコン膜
３１  感光性ポリイミド膜
３２  開口
３３  金ワイヤ
３４  接続部
３５  端部
３６、３７  電源配線
３９  タングステン膜
４０  メモリゲート
４１  制御ゲート
４２  ＯＮＯ膜
４３  サイドウォール
４４  キャップ絶縁膜
４５  ヴィアホール
４６、４７  酸化シリコン膜
５０  パッド
５１  パッド
５２  引き出し配線
５３  窒化シリコン膜
５４、５５、５６  酸化シリコン膜
５７  下部電極
５８  酸化シリコン膜
５９  窒化シリコン膜
６０  圧力センサ混載半導体装置
６１  ダイパッド部
６２  リード
６３  筒
６４  モールド樹脂
６５  シリコーン樹脂
６６  樹脂膜
６７  パッケージ
７０  プリント回路基板
７１  ボタン電池
７２  端子
７３  水晶振動子
７４  受動素子
７６  プリント回路基板
７７  ボタン電池
７８  端子
７９  パッケージ
８０  パッケージ
８１  シリコン基板
８２  酸化シリコン膜
８３  窒化シリコン膜
８４  下部電極
８５  ダイヤフラム
８６  孔
８７  窒化シリコン膜
８８  酸化シリコン膜
８９  層間絶縁膜
９０  開口部
９１  電極
９１ａ〜９１ｄ  電極
９２  ヴィアホール
９３  感圧導電膜
９４  アルミニウム合金膜
Ｑｎ、Ｑｐ  ＭＯＳトランジスタ
Ｑｆ  ＭＯＮＯＳ型フラッシュメモリトランジスタ
【図１】
2006126182.tif 000003
【図２】
2006126182.tif 000004
【図３】
2006126182.tif 000005
【図４】
2006126182.tif 000006
【図５】
2006126182.tif 000007
【図６】
2006126182.tif 000008
【図７】
2006126182.tif 000009
【図８】
2006126182.tif 000010
【図９】
2006126182.tif 000011
【図１０】
2006126182.tif 000012
【図１１】
2006126182.tif 000013
【図１２】
2006126182.tif 000014
【図１３】
2006126182.tif 000015
【図１４】
2006126182.tif 000016
【図１５】
2006126182.tif 000017
【図１６】
2006126182.tif 000018
【図１７】
2006126182.tif 000019
【図１８】
2006126182.tif 000020
【図１９】
2006126182.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2006126182.tif 000031
【図３０】
2006126182.tif 000032
【図３１】
2006126182.tif 000033
【図３２】
2006126182.tif 000034
【図３３】
2006126182.tif 000035
【図３４】
2006126182.tif 000036
【図３５】
2006126182.tif 000037
【図３６】
2006126182.tif 000038
【図３７】
2006126182.tif 000039
【図３８】
2006126182.tif 000040
【図３９】
2006126182.tif 000041
【図４０】
2006126182.tif 000042