(57)【要約】【課題】二端子間に接続されて用いられる容量装置及び半導体装置並びにそれを用いたマルチバイブレータに関し、寄生容量の影響を低減できる容量装置及び半導体装置並びにそれを用いたマルチバイブレータを提供することを目的とする。【解決手段】  本発明は、二端子（ａ、ｂ）間に接続される容量装置（Ｃ100、Ｃ200）において、複数の容量素子（Ｃ10、Ｃ20）を、二端子（ａ、ｂ）の両方の端子から見た素子容量（Ｃ11、Ｃ21）及び寄生容量（Ｃ12、Ｃ22）の配置が対称となるように接続したことを特徴とする。【選択図】図１
2006087024.tif 000002
【特許請求の範囲】
【請求項１】
二端子間に接続される容量装置において、
複数の容量素子を、前記二端子の両方の端子から見た素子容量及び寄生容量の配置が対称となるように接続したことを特徴とする容量装置。
【請求項２】
前記複数の容量素子は、酸化膜容量素子から構成されていることを特徴とする請求項１記載の容量装置。
【請求項３】
前記複数の容量素子は、直列に接続されたことを特徴とする請求項１又は２記載の容量装置。
【請求項４】
前記複数の容量素子は、並列に接続したことを特徴とする請求項１又は２記載の容量装置。
【請求項５】
半導体基板上で、二端子間に接続された容量を含む半導体装置において、
前記容量は、複数の容量素子を、前記二端子の両端子から見て、素子容量及び寄生容量の配置が対称となるように接続した構成としたことを特徴とする半導体装置。
【請求項６】
前記容量素子は、酸化膜容量素子から構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記容量は、前記複数の容量素子を直列に接続したことを特徴とする請求項５又は６記載の半導体装置。
【請求項８】
前記容量は、前記複数の容量素子を並列に接続したことを特徴とする請求項５又は６記載の半導体装置。
【請求項９】
第１の定電流源と、第２の定電流源と、前記第１の定電流源により定電流が引き込む第１のスイッチング手段と、前記第２の定電流源により定電流が引き込まれており、前記第１のスイッチング手段の出力に応じてスイッチングされ、その出力に応じて前記第１のスイッチング手段をスイッチングする第２のスイッチング手段と、前記第１のスイッチング手段と前記第１の定電流源との接続点と前記第２の定電流源と前記第２のスイッチング手段との接続点との間に接続される容量とを有するマルチバイブレータにおいて、
前記容量は、複数の容量素子を、その両端子から見て、素子容量及び寄生容量の配置が対称となるように接続したことを特徴とするマルチバイブレータ。
【請求項１０】
前記容量素子は、酸化膜容量素子から構成されていることを特徴とする請求項９記載のマルチバイブレータ。
【請求項１１】
前記容量は、前記複数の容量素子を直列に接続したことを特徴とする請求項９又は１０記載のマルチバイブレータ。
【請求項１２】
前記容量は、前記複数の容量素子を並列に接続したことを特徴とする請求項９又は１０記載のマルチバイブレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は容量装置及び半導体装置並びにそれを用いたマルチバイブレータに係り、特に、二端子間に接続されて用いられる容量装置及び半導体装置並びにそれを用いたマルチバイブレータに関する。
【背景技術】
【０００２】
近年、通信機器の発展に伴い、高精度の発振装置が要求されている。このような発振装置として、比較的簡単に構成できるマルチバイブレータ型発振装置が開発されている（特許文献１参照）。
【０００３】
図３はマルチバイブレータの回路構成図を示す。
【０００４】
マルチバイブレータ１は、定電流源１１、１２、トランジスタＭ1、Ｍ2、抵抗Ｒ1、Ｒ2、容量素子Ｃ0から構成されている。
【０００５】
定電流源１１は、トランジスタＭ1のソース及びバックゲートから定電流を引き込む。トランジスタＭ1は、例えば、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソース及びバックゲートが定電流源１１に接続されており、ドレインには抵抗Ｒ1を介して電源電圧Ｖccが印加される。
【０００６】
定電流源１２は、トランジスタＭ2のソース及びバックゲートから定電流を引き込む。トランジスタＭ2は、例えば、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソース及びバックゲートが定電流源１２に接続されており、ドレインには抵抗Ｒ2を介して電源電圧Ｖccが印加される。
【０００７】
容量素子Ｃ0は、例えば、酸化膜容量素子により形成されており、トランジスタＭ１のソースと定電流源１１との接続点ａとトランジスタＭ２のソースと定電流源１２との接続点ｂとの間に接続されている。なお、抵抗Ｒ１とトランジスタＭ１のドレイン及びトランジスタＭ２のゲートとの接続点が非反転出力端子Ｔ1とされ、抵抗Ｒ２とトランジスタＭ２のドレイン及びトランジスタＭ１のゲートとの接続点が反転出力端子Ｔ2とされる。
【０００８】
図４は容量素子Ｃ0の構成図を示す。図４（Ａ）は平面図、図４（Ｂ）は断面図を示す。図５は容量素子Ｃ0の等価回路図を示す。
【０００９】
容量素子Ｃ0は、半導体基板２１上に形成されるｎ型ウェル領域２２、高濃度ｎ型領域２３、酸化膜２４、電極２５、配線２６、２７から構成される。ウェル領域２２は、半導体基板２１上の容量素子Ｃ0を形成する部分に略四角形に形成される。高濃度ｎ型領域２３は、ウェル領域２２上に形成され、容量素子Ｃ0の一方の電極を構成している。
【００１０】
酸化膜２４は、高濃度ｎ型領域２３上に形成されて、容量素子Ｃ0の電極間を絶縁する。電極２５は、ポリシリコンなどから構成され、酸化膜２４上に高濃度ｎ型領域２３に対向するように形成される。電極２５は、例えば、四角形に形成されている。
【００１１】
配線２６は、電極２５の矢印Ｘ１方向の縁辺部に保護膜２８を介して形成されている。配線２６は、複数箇所でコンタクトホールＨを通して電極２５に接続される。
【００１２】
配線２７は、高濃度ｎ型領域２３の矢印Ｘ２方向及び矢印Ｙ１、Ｙ２方向の縁辺部に亘って保護膜２８を介して形成されている。配線２７は、複数箇所でコンタクトホールＨを通して高濃度ｎ型領域２３に接続される。
【００１３】
以上により、高濃度ｎ型領域２３と電極２５との間に容量Ｃ1が形成される。また、ｎ型ウェル領域２２と周囲のｐ型ウェル領域２９との間に寄生容量Ｃ2が形成される。このとき、寄生容量Ｃ2は、図４に示すように容量Ｃ1と配線２７との接続点と接地との間に接続される。
【００１４】
図６はマルチバイブレータ１を半導体基板上に形成したときの等価回路図を示す。
【００１５】
マルチバイブレータ１をＭＯＳプロセスによる半導体基板上に形成した場合、容量素子Ｃ0は図５に示すように素子容量Ｃ1と寄生容量Ｃ2とを含む構成とされる。
このため、接続点ａと接続点ｂとの間では、容量素子Ｃ0は図６に示すように容量が接続されることになる。このため、マルチバイブレータ１が接続点ａ側から見た回路構成と接続点ｂ側から見た回路構成とで非対称となっていた。
【００１６】
【特許文献１】特開２００１−３４５６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかるに、マルチバイブレータ１では、容量素子Ｃ0の寄生容量Ｃ2により、接続点ａ側から見た容量と接続点ｂ側から見た容量が非対称となる。
【００１８】
図７はマルチバイブレータ１の出力パルス波形図を示す。図７（Ａ）は容量素子Ｃ0に寄生容量Ｃ2が存在しない場合、図７（Ｂ）は容量素子Ｃ0に寄生容量Ｃ2が存在する場合の出力パルス波形を示す。
【００１９】
容量素子Ｃ0に寄生容量Ｃ2が存在しない理想的な容量によりマルチバイブレータを構成した場合には、接続点ａ側から見た回路構成と接続点ｂ側から見た回路構成が対称となるので、図７（Ａ）に示すように出力パルスのデューティー比が５０対５０となる。
【００２０】
一方、容量素子Ｃ0に寄生容量Ｃ2が存在する場合には、マルチバイブレータの回路構成が接続点ａ側から見た回路構成と接続点ｂ側から見た回路構成とで非対称となることにより、図７（Ｂ）に示すように出力パルスのデューティー比にずれが発生していた。
【００２１】
本発明は上記の点に鑑みてなされたもので、寄生容量の影響を低減できる容量装置及び半導体装置並びにそれを用いたマルチバイブレータを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、二端子（ａ、ｂ）間に接続される容量装置（Ｃ100、Ｃ200）において、複数の容量素子（Ｃ10、Ｃ20；Ｃ30、Ｃ40）を、二端子（ａ、ｂ）の両方の端子から見た素子容量（Ｃ11、Ｃ21；Ｃ31、Ｃ41）及び寄生容量（Ｃ12、Ｃ22；Ｃ32、Ｃ42）の配置が対称となるように接続したことを特徴とする。複数の容量素子（Ｃ10、Ｃ20；Ｃ30、Ｃ40）は、酸化膜容量素子から構成されていることを特徴とする。複数の容量素子（Ｃ30、Ｃ40）は、直列に接続されたことを特徴とする。複数の容量素子（Ｃ10、Ｃ20）は、並列に接続したことを特徴とする。
【００２３】
また、本発明は、半導体基板上に容量（Ｃ100；Ｃ200）を含む回路が形成された半導体装置において、容量（Ｃ100；Ｃ200）を、複数の容量素子（Ｃ10、Ｃ20；Ｃ30、Ｃ40）を、その両端子から見た素子容量（Ｃ11、Ｃ21；Ｃ31、Ｃ41）及び寄生容量（Ｃ12、Ｃ22；Ｃ32、Ｃ42）の配置が対称となるように接続した構成としたことを特徴とする。
【００２４】
さらに、本発明は、第１の定電流源（１１）と、第２の定電流源（１２）と、第１の定電流源（１１）により定電流が引き込む第１のスイッチング手段（Ｍ1）と、第２の定電流源（１２）により定電流が引き込まれており、第１のスイッチング手段（Ｍ1）の出力に応じてスイッチングされるとともに、その出力に応じて第１のスイッチング手段（Ｍ1）をスイッチングする第２のスイッチング手段（Ｍ2）と、第１のスイッチング手段（Ｍ1）と第１の定電流源（１１）との接続点（ａ）と第２の定電流源（１２）と第２のスイッチング手段（Ｍ2）との接続点（ｂ）との間に接続される容量（Ｃ100、Ｃ200）とを有するマルチバイブレータ（１００、２００）において、容量（Ｃ100、Ｃ200）は、複数の容量素子（Ｃ10、Ｃ20；Ｃ30、Ｃ40）を、その両端子から見て、素子容量（Ｃ11、Ｃ21；Ｃ31、Ｃ41）及び寄生容量（Ｃ12、Ｃ22；Ｃ32、Ｃ42）の配置が対称となるように接続したことを特徴とする。
【００２５】
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲の記載が限定されるものではない。
【発明の効果】
【００２６】
本発明によれば、容量を、同一のパターンで形成された少なくとも一対の容量素子を両端子から見てその素子容量及び寄生容量が対称となるように直列又は並列に接続した構成とすることにより、容量の両端から見た等価的な容量を同じにでき、容量の両端の回路での寄生容量の影響を同じにでき、よって、寄生容量の影響を低減できるなどの特長を有する。
【発明を実施するための最良の形態】
【００２７】
〔回路構成〕
図１は本発明の一実施例の回路構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００２８】
本実施例の半導体装置に搭載されるマルチバイブレータ１００は、定電流源１１、１２、トランジスタＭ1、Ｍ2、抵抗Ｒ1、Ｒ2、容量Ｃ100から構成されている。
【００２９】
定電流源１１は、トランジスタＭ1のソース及びバックゲートから定電流を引き込む。トランジスタＭ1は、例えば、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソース及びバックゲートが定電流源１１に接続されており、ドレインには抵抗Ｒ1を介して電源電圧Ｖccが印加される。
【００３０】
定電流源１２は、トランジスタＭ2のソース及びバックゲートから定電流を引き込む。トランジスタＭ2は、例えば、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソース及びバックゲートが定電流源１２に接続されており、ドレインには抵抗Ｒ2を介して電源電圧Ｖccが印加される。
【００３１】
容量Ｃ100は、２つの容量素子Ｃ10、Ｃ20を接続点ａと接続点ｂとの間に並列に接続した構成とされている。容量素子Ｃ10、Ｃ20は、各々酸化膜容量素子から構成されており、図４に示す容量素子Ｃ0と同様な構成とされている。素子容量Ｃ11、Ｃ21及び寄生容量Ｃ12、Ｃ22の配置が接続点ａと接続点ｂとの間で対称となるように、並列に接続した構成とされている。
【００３２】
本実施例によれば、容量の両端から見た等価的な容量を同じにでき、容量の両端の回路での寄生容量の影響を同じにでき、よって、寄生容量の影響を低減できる。よって、上記の容量Ｃ100を用いたマルチバイブレータ１００の出力は、図７(Ａ)に示すようにデューティー比が５０：５０とすることが可能となる。
【００３３】
〔他の実施例〕
なお、本実施例では、容量素子Ｃ10と容量素子Ｃ20とを並列に接続することにより容量Ｃ100を接続点ａと接続点ｂとの間で回路的に対称となるように構成したが、容量素子Ｃ10と容量素子Ｃ20とを直列に接続して、素子容量Ｃ11、Ｃ21及び寄生容量Ｃ12、Ｃ22の配置が接続点ａと接続点ｂとの間で回路的に対称となるように構成するようにしてもよい。
【００３４】
図２は本発明の他の実施例の回路構成図を示す。同図中、図１と同一部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例のマルチバイブレータ２００は、容量Ｃ200の構成が図１と相違している。本実施例の容量Ｃ200は、容量素子Ｃ30と容量素子Ｃ40とを接続点ａと接続点ｂとの間に直列に接続した構成とされている。容量素子Ｃ30、Ｃ40は、各々図４、図５に示す容量素子Ｃ0と同様な構成とされている。
【００３６】
このとき、容量素子Ｃ30の高濃度ｎ型領域２３側の端子と容量Ｃ40の高濃度ｎ型領域２３側の端子とが互いに接続され、容量Ｃ30の配線２６が接続点ａに接続され、容量素子Ｃ40の配線２６が接続点ｂに接続された構成とされている。
【００３７】
これによって、図２に示すように素子容量Ｃ31、Ｃ41及び寄生容量Ｃ32、Ｃ42の配置が接続点ａと接続点ｂとの間で回路的に対称となるように構成することができる。
【００３８】
本実施例によれば、容量の両端から見た等価的な容量を同じにでき、容量の両端の回路での寄生容量の影響を同じにでき、よって、寄生容量の影響を低減できる。これによって、上記の容量Ｃ200を用いたマルチバイブレータ２００の出力は、図７(Ａ)に示すようにデューティー比が５０：５０とすることが可能となる。
【００３９】
なお、本実施例では、非反転出力端子Ｔ1及び反転出力端子Ｔ2側に寄生容量が接続されるように容量素子Ｃ30、Ｃ40を接続したが、素子容量Ｃ31と素子容量Ｃ41との接続点側に寄生容量Ｃ32、Ｃ42が接続されるように配置してもよく、要は、素子容量Ｃ31、Ｃ41及び寄生容量Ｃ32、Ｃ42が接続点ａと接続点ｂとの間で対称な配置となるように配置されていればよい。
【００４０】
〔その他〕
なお、上記実施例は、マルチバイブレータの接続点ａと接続点ｂとを結合する容量Ｃ100、あるいは、容量Ｃ200を同一のパターンで形成された少なくとも一対の容量素子を両接続点ａ、ｂから見て、素子容量及び寄生容量が対称となるように直列又は並列に接続した構成としたが、２以上の容量素子を、その両端子から見て、素子容量及び寄生容量が対称となるように接続するようにしてもよい。
【００４１】
また、上記実施例では、マルチバイブレータに本発明を適用した例について説明したが、これに限定されるものではなく、例えば、双方向に信号をやり取りするフィルタ回路の容量を上記実施例のように２以上の容量素子を、その両端子から見て、素子容量及び寄生容量が対称となるように接続するような構成としてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の他の実施例の回路構成図である。
【図３】マルチバイブレータ１の回路構成図である。
【図４】容量素子Ｃ1の構成図である。
【図５】容量素子Ｃ1の等価回路図である。
【図６】マルチバイブレータ１を半導体基板上に形成したときの等価回路図である。
【図７】マルチバイブレータ１の出力パルス波形図である。
【符号の説明】
【００４３】
１００、２００  マルチバイブレータ
１１、１２  定電流源
ａ、ｂ  接続点、Ｔ1  非反転出力端子、Ｔ2  反転出力端子
Ｒ1、Ｒ2  抵抗、Ｍ1、Ｍ2  トランジスタ
Ｃ100、Ｃ200  容量、Ｃ10、Ｃ20、Ｃ30、Ｃ40  容量素子
Ｃ11、Ｃ21、Ｃ31、Ｃ41  素子容量、Ｃ12、Ｃ22、Ｃ32、Ｃ42  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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