(57)【要約】【課題】  ＬＳＩチップとスクライブＴＥＧにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現する。【解決手段】  半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたＬＳＩチップ１と、ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子６が形成されたスクライブＴＥＧ５とを備え、スクライブＴＥＧ５内の電極端子６のうちの少なくとも一つは、スクライブＴＥＧ５内の評価素子およびＬＳＩチップ１内の検査回路と電気的に接続されている。これにより、スクライブＴＥＧ内の電極端子でＬＳＩチップ内の検査回路を評価でき、ＬＳＩチップ内の電極端子を削減できる。【選択図】  図１
2006339549.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、
前記スクライブＴＥＧ内の電極端子のうちの少なくとも一つは、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記スクライブＴＥＧ内の電極端子のうち少なくとも他の１つは、前記ＬＳＩチップ内の検査回路とのみ電気的に接続されている請求項１記載の半導体装置。
【請求項３】
前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続された前記スクライブＴＥＧ内の電極端子は、切り替えスイッチにより、前記スクライブＴＥＧ内の評価素子もしくは前記ＬＳＩチップ内の検査回路のいずれか一方に接続される請求項１記載の半導体装置。
【請求項４】
前記ＬＳＩチップ内の検査回路とのみ電気的に接続された前記スクライブＴＥＧ内の電極端子は、前記検査回路と直接電気的に接続されている請求項２記載の半導体装置。
【請求項５】
前記スクライブＴＥＧ内の電極端子と前記ＬＳＩチップ内の検査回路とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項１，２，３または４記載の半導体装置。
【請求項６】
半導体素子からなる内部回路が集積して形成され、電極端子が形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、
前記スクライブＴＥＧ内の評価素子のうち少なくとも１つは、前記ＬＳＩチップ内の電極端子と電気的に接続されていることを特徴とする半導体装置。
【請求項７】
前記スクライブＴＥＧ内の全ての評価素子は、前記ＬＳＩチップ内の電極端子と電気的に接続され、
前記スクライブＴＥＧ内には電極端子が存在しない請求項６記載の半導体装置。
【請求項８】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたＬＳＩチップと、
前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、
前記ＬＳＩチップ内の電極端子のうち少なくとも１つは、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
前記ＬＳＩチップ内の電極端子のうち少なくとも他の１つは、前記スクライブＴＥＧ内の評価素子とのみ電気的に接続されている請求項８記載の半導体装置。
【請求項１０】
前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続された前記ＬＳＩチップ内の電極端子は、切り替えスイッチにより、前記スクライブＴＥＧ内の評価素子もしくは前記ＬＳＩチップ内の検査回路のいずれか一方に接続される請求項８記載の半導体装置。
【請求項１１】
前記スクライブＴＥＧ内の評価素子とのみ電気的に接続された前記ＬＳＩチップ内の電極端子は、前記評価素子と直接電気的に接続されている請求項９記載の半導体装置。
【請求項１２】
前記ＬＳＩチップ内の電極端子と前記スクライブＴＥＧ内の評価素子とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項６，７，８，９，１０または１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ＬＳＩチップおよびスクライブＴＥＧ(Test Element Group)の電極端子の配置についての半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩチップの微細化と低コスト化が進んでいるが、ＬＳＩチップにある電極端子やＬＳＩチップの周辺に形成されたスクライブ領域上に形成されたスクライブＴＥＧにある電極端子の占有面積が大きいことにより、ＬＳＩチップの微細化と低コスト化が難しくなっている。
【０００３】
図５は、従来のウエハ上に形成されたＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図６は、図５のスクライブ領域上に形成されたスクライブＴＥＧとＬＳＩチップの一部を拡大して模式的に示す平面図である。
【０００４】
図５に示すように、４０はＬＳＩチップ、４１はＬＳＩチップにある電極端子、４２はＬＳＩチップ１の外周に沿って形成されたシールリング、４３はスクライブ領域、４４はスクライブＴＥＧ、４５はスクライブＴＥＧの電極端子である。
【０００５】
ＬＳＩチップ４０はウエハ面上に格子状に形成され、ＬＳＩチップ４０の周辺にはチップを切断するためのスクライブ領域４３が形成されている。ＬＳＩチップ４０には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子４１もしくは回路素子と接続されていない電極端子４１が形成されている。
【０００６】
ＬＳＩチップ４０の外周に沿って決められた拡散層とその上層にはＣｕ配線層と最上層にはアルミ配線層からなるシールリング４２が形成されている。シールリング４２はＬＳＩチップ４０を囲むように形成されているもので、その外側のスクライブ領域上４３にはスクライブＴＥＧ４４が形成されており、スクライブＴＥＧ４４には評価素子と電極端子４５が形成されている。
【０００７】
図６に示すように、４６はＬＳＩチップ、４７はＬＳＩチップにある電極端子、４８はＬＳＩチップ１の外周に沿って形成されたシールリング、４９はスクライブＴＥＧ、５０はスクライブＴＥＧの電極端子、５１はＬＳＩチップにある各内部回路と電極端子を接続する配線、５２はスクライブＴＥＧの評価素子、５３はスクライブＴＥＧの電極端子と評価素子を接続する配線である。
【０００８】
従来、ＬＳＩチップ４６からＬＳＩチップ４６の外周に沿って形成されたシールリング４８を跨いでスクライブ領域上に形成されたスクライブＴＥＧ４９に接続される配線はなく、ＬＳＩチップの電極端子４７又はスクライブＴＥＧの電極端子５０を、ＬＳＩチップ４６とスクライブＴＥＧ４９の電極端子として共有する事はなかった。
【０００９】
しかしながら、ＬＳＩチップの面積を縮小するには、ＬＳＩチップにある電極端子の占める面積を縮小する必要があるが、ＬＳＩチップ外部との電気的な接続を行う際の制約からＬＳＩチップにある電極端子の占める面積を縮小することは容易ではなく、したがってＬＳＩチップの面積縮小を実現するのは困難であり、またスクライブ領域上に形成されたスクライブＴＥＧにおいても、スクライブＴＥＧにある電極端子の占める面積を縮小する必要があるが、ＴＥＧ評価時の外部との電気的な接続を行う際の制約からスクライブＴＥＧにある電極端子の占める面積を縮小することは容易ではなく、したがってスクライブ領域の面積縮小を実現するのは困難であるという短所を有していた。
【００１０】
この課題に対して、従来、ＬＳＩチップにある内部回路の検査を行うためにＬＳＩチップ内に設けられていた電極端子をスクライブ領域に引き出して形成することにより、ＬＳＩチップの面積を縮小する技術が提案されている。
【特許文献１】特開平６−３４９９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＬＳＩチップの微細化と低コスト化が進んでいく中、ＬＳＩチップにある電極端子とスクライブＴＥＧにある電極端子のウエハ上で占める面積比率の増大傾向は収まらず、ＬＳＩチップにある電極端子とスクライブＴＥＧにある電極端子の大きさがネックとなってＬＳＩチップ面積の縮小と低コスト化が困難であるという問題は依然として大きな課題となっている。
【００１２】
したがって、本発明の目的は、上記課題に鑑みて、ＬＳＩチップとスクライブＴＥＧにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現する半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたＬＳＩチップと、前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、前記スクライブＴＥＧ内の電極端子のうちの少なくとも一つは、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続されている。
【００１４】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記スクライブＴＥＧ内の電極端子のうち少なくとも他の１つは、前記ＬＳＩチップ内の検査回路とのみ電気的に接続されている。
【００１５】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続された前記スクライブＴＥＧ内の電極端子は、切り替えスイッチにより、前記スクライブＴＥＧ内の評価素子もしくは前記ＬＳＩチップ内の検査回路のいずれか一方に接続される。
【００１６】
請求項４記載の半導体装置は、請求項２記載の半導体装置において、前記ＬＳＩチップ内の検査回路とのみ電気的に接続された前記スクライブＴＥＧ内の電極端子は、前記検査回路と直接電気的に接続されている。
【００１７】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記スクライブＴＥＧ内の電極端子と前記ＬＳＩチップ内の検査回路とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【００１８】
請求項６記載の半導体装置は、半導体素子からなる内部回路が集積して形成され、電極端子が形成されたＬＳＩチップと、前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、前記スクライブＴＥＧ内の評価素子のうち少なくとも１つは、前記ＬＳＩチップ内の電極端子と電気的に接続されている。
【００１９】
請求項７記載の半導体装置は、請求項６記載の半導体装置において、前記スクライブＴＥＧ内の全ての評価素子は、前記ＬＳＩチップ内の電極端子と電気的に接続され、前記スクライブＴＥＧ内には電極端子が存在しない。
【００２０】
請求項８記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたＬＳＩチップと、前記ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブＴＥＧとを備え、前記ＬＳＩチップ内の電極端子のうち少なくとも１つは、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続されている。
【００２１】
請求項９記載の半導体装置は、請求項８記載の半導体装置において、前記ＬＳＩチップ内の電極端子のうち少なくとも他の１つは、前記スクライブＴＥＧ内の評価素子とのみ電気的に接続されている。
【００２２】
請求項１０記載の半導体装置は、請求項８記載の半導体装置において、前記スクライブＴＥＧ内の評価素子および前記ＬＳＩチップ内の検査回路と電気的に接続された前記ＬＳＩチップ内の電極端子は、切り替えスイッチにより、前記スクライブＴＥＧ内の評価素子もしくは前記ＬＳＩチップ内の検査回路のいずれか一方に接続される。
【００２３】
請求項１１記載の半導体装置は、請求項９記載の半導体装置において、前記スクライブＴＥＧ内の評価素子とのみ電気的に接続された前記ＬＳＩチップ内の電極端子は、前記評価素子と直接電気的に接続されている。
【００２４】
請求項１２記載の半導体装置は、請求項６，７，８，９，１０または１１記載の半導体装置において、前記ＬＳＩチップ内の電極端子と前記スクライブＴＥＧ内の評価素子とは、前記ＬＳＩチップの最上層配線を用いて、前記ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【発明の効果】
【００２５】
本発明の請求項１記載の半導体装置によれば、スクライブＴＥＧ内の電極端子のうちの少なくとも一つは、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続されているので、スクライブＴＥＧにある電極端子をＬＳＩチップにある検査回路に接続することで、スクライブＴＥＧ内の電極端子でＬＳＩチップ内の検査回路を評価でき、ＬＳＩチップにある内部回路の検査を行うためにＬＳＩチップ内に設けられていた電極端子をＬＳＩチップ内からなくすことができる。このため、ＬＳＩチップにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現することが可能となる。
【００２６】
請求項２では、スクライブＴＥＧ内の電極端子のうち少なくとも他の１つは、ＬＳＩチップ内の検査回路とのみ電気的に接続されているので、検査回路を直接スクライブＴＥＧの電極端子に接続することができる。
【００２７】
請求項３では、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続されたスクライブＴＥＧ内の電極端子は、切り替えスイッチにより、スクライブＴＥＧ内の評価素子もしくはＬＳＩチップ内の検査回路のいずれか一方に接続されるので、スクライブＴＥＧ内の評価素子の電極端子とＬＳＩチップ内の検査回路の電極端子を共用することができる。
【００２８】
請求項４では、請求項２記載の半導体装置において、ＬＳＩチップ内の検査回路とのみ電気的に接続されたスクライブＴＥＧ内の電極端子は、検査回路と直接電気的に接続されていることが好ましい。
【００２９】
請求項５では、スクライブＴＥＧ内の電極端子とＬＳＩチップ内の検査回路とは、ＬＳＩチップの最上層配線を用いて、ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、スクライブＴＥＧ内の電極端子とＬＳＩチップ内の検査回路を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【００３０】
本発明の請求項６記載の半導体装置によれば、スクライブＴＥＧ内の評価素子のうち少なくとも１つは、ＬＳＩチップ内の電極端子と電気的に接続されているので、スクライブＴＥＧにある評価素子をＬＳＩチップにある電極端子に接続することで、スクライブＴＥＧにある電極端子をなくすことができる。このため、スクライブＴＥＧにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現することが可能となる。
【００３１】
請求項７では、請求項６記載の半導体装置において、スクライブＴＥＧ内の全ての評価素子は、ＬＳＩチップ内の電極端子と電気的に接続され、スクライブＴＥＧ内には電極端子が存在しないことが好ましい。
【００３２】
本発明の請求項８記載の半導体装置によれば、ＬＳＩチップ内の電極端子のうち少なくとも１つは、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続されているので、スクライブＴＥＧにある評価素子をＬＳＩチップにある電極端子に接続することで、スクライブＴＥＧにある電極端子をなくすことができる。このため、スクライブＴＥＧにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現することが可能となる。
【００３３】
請求項９では、ＬＳＩチップ内の電極端子のうち少なくとも他の１つは、スクライブＴＥＧ内の評価素子とのみ電気的に接続されているので、スクライブＴＥＧ内の評価素子を直接ＬＳＩチップ内の電極端子に接続することができる。
【００３４】
請求項１０では、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続されたＬＳＩチップ内の電極端子は、切り替えスイッチにより、スクライブＴＥＧ内の評価素子もしくはＬＳＩチップ内の検査回路のいずれか一方に接続されるので、スクライブＴＥＧ内の評価素子の電極端子とＬＳＩチップ内の検査回路の電極端子を共用することができる。
【００３５】
請求項１１では、請求項９記載の半導体装置において、スクライブＴＥＧ内の評価素子とのみ電気的に接続されたＬＳＩチップ内の電極端子は、評価素子と直接電気的に接続されていることが好ましい。
【００３６】
請求項１２では、ＬＳＩチップ内の電極端子とスクライブＴＥＧ内の評価素子とは、ＬＳＩチップの最上層配線を用いて、ＬＳＩチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、ＬＳＩチップ内の電極端子とスクライブＴＥＧ内の評価素子を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１および図２に基づいて説明する。
【００３８】
図１は、本実施形態に係るＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図２は、図１のスクライブ領域上に形成されたスクライブＴＥＧにある電極端子とＬＳＩチップにある各内部回路の検査に用いる検査回路を接続したチップの一部を拡大して模式的に示す平面図である。
【００３９】
図１に示すように、１はＬＳＩチップ、２はＬＳＩチップにある電極端子、３はＬＳＩチップの外周に沿って形成されたシールリング、４はスクライブ領域、５はスクライブＴＥＧ、６はスクライブＴＥＧの電極端子、７はスクライブＴＥＧの電極端子とＬＳＩチップにある各内部回路の検査に用いる検査回路を接続する配線である。
【００４０】
ＬＳＩチップ１はウエハ面上に格子状に形成され、ＬＳＩチップ１の周辺にはチップを切断するためのスクライブ領域４が形成されている。ＬＳＩチップ１には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子２もしくは回路素子と接続されていない電極端子２が形成されている。
【００４１】
ＬＳＩチップ１の外周に沿って決められた拡散層とその上層にはＣｕ配線層と最上層にはアルミ配線層からなるシールリング３が形成されている。シールリング３はＬＳＩチップ１を囲むように形成されているもので、その外側のスクライブ領域４上にはスクライブＴＥＧ５が形成されており、スクライブＴＥＧ５には評価素子と電極端子６が形成されている。スクライブＴＥＧ５にある電極端子６の一部はＬＳＩチップ１にある各内部回路の検査に用いる検査回路に配線７によって接続されている。
【００４２】
図２に示すように、８はＬＳＩチップ、９はＬＳＩチップにある電極端子、１０はＬＳＩチップの外周に沿って形成されたシールリング、１１はスクライブＴＥＧ、１２ａ，１２ｂはスクライブＴＥＧ内の電極端子、１３はスクライブＴＥＧの評価素子、１４はＬＳＩチップにある各内部回路と電極端子を接続する配線、１５はスクライブＴＥＧの評価素子と電極端子を接続する配線、１６はスクライブＴＥＧの電極端子とＬＳＩチップにある各内部回路の検査に用いる検査回路を接続する配線、１７は切り替えスイッチである。
【００４３】
ＬＳＩチップ８にある各内部回路の検査に用いる検査回路をスクライブＴＥＧの評価素子１３が接続された電極端子１２ａに接続する場合に、接続切り替え手段として切り替えスイッチ１７を接続し、切り替えスイッチ１７により入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ１７によりスクライブＴＥＧ１１の評価素子１３もしくはＬＳＩチップ８にある各内部回路の検査に用いる検査回路のどちらかが選択される。切り替えスイッチ１７は入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【００４４】
ＬＳＩチップ８にある各内部回路の検査に用いる検査回路をスクライブＴＥＧの評価素子１３に接続されていない電極端子１２ｂに接続する場合には、切り替えスイッチ１７は不要であり、直接スクライブＴＥＧの電極端子１２ｂに接続される。
【００４５】
また、スクライブＴＥＧの電極端子１２ａ，１２ｂとＬＳＩチップ８にある各内部回路の検査に用いる検査回路を接続する配線１６はアルミ配線で形成されており、ＬＳＩチップ８の外周に沿って形成されたシールリング１０の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング１０の最上層にあるアルミ配線層は接続配線１６がシールリング１０を跨ぐ近接付近で切断する。これにより、スクライブＴＥＧ内の電極端子１２ａ，１２ｂとＬＳＩチップ８内の検査回路とは、ＬＳＩチップ８の最上層配線を用いて、シールリング１０の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【００４６】
本実施形態によると、スクライブ領域上に形成されたスクライブＴＥＧにある電極端子をＬＳＩチップにある各内部回路の検査に用いる検査回路に接続することで、ＬＳＩチップにある内部回路の検査を行うためにＬＳＩチップ内に設けられていた電極端子をＬＳＩチップ内からなくすことができるため、ＬＳＩチップの面積を縮小しウエハ上のＬＳＩチップ取れ数が増大し低コスト化が実現することができる。
【００４７】
また、スクライブ領域においては、スクライブＴＥＧの電極端子とＬＳＩチップにある内部回路の検査を行うための電極端子を共用することで、スクライブＴＥＧの電極端子数を増大させる事なくＬＳＩチップ内の内部回路を検査するための電極端子を増大できるものとなる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３および図４に基づいて説明する。
【００４８】
図３は、本実施形態に係るＬＳＩチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図４は、図３のＬＳＩチップにある電極端子とスクライブ領域上に形成されたスクライブＴＥＧにある評価素子を接続したチップの一部を拡大して模式的に示す平面図である。
【００４９】
図３に示すように、２１はＬＳＩチップ、２２はＬＳＩチップにある電極端子、２３はＬＳＩチップの外周に沿って形成されたシールリング、２４はスクライブ領域、２５はスクライブＴＥＧ、２６はスクライブＴＥＧの評価素子とＬＳＩチップにある電極端子を接続する配線である。
【００５０】
ＬＳＩチップ２１はウエハ面上に格子状に形成され、ＬＳＩチップ２１の周辺にはチップを切断するためのスクライブ領域２４が形成されている。ＬＳＩチップ２１には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子２２もしくは回路素子と接続されていない電極端子２２が形成されている。
【００５１】
ＬＳＩチップの外周に沿ってシールリング２３が形成され、その外側のスクライブ領域にはスクライブＴＥＧ２５が形成されており、スクライブＴＥＧ２５には評価素子が形成されており、評価素子を接続するための電極端子は形成されていない。スクライブＴＥＧ２５にある評価素子はＬＳＩチップ２１にある電極端子２２に接続されている。
【００５２】
図４に示すように、２７はＬＳＩチップ、２８ａ，２８ｂはＬＳＩチップにある電極端子、２９はＬＳＩチップの外周に沿って形成されたシールリング、３０はスクライブＴＥＧ、３１はＬＳＩチップにある各内部回路と電極端子を接続する配線、３２ａ，３２ｂはスクライブＴＥＧの評価素子、３３はスクライブＴＥＧの評価素子とＬＳＩチップにある電極端子を接続する配線、３４ａ，３４ｂは切り替えスイッチである。
【００５３】
ＬＳＩチップ２７にある各内部回路に接続された電極端子２８ａをスクライブＴＥＧの評価素子３２ａに接続する場合、スクライブＴＥＧの評価素子３２ａと接続する切り替えスイッチ３４ａを接続し、ＬＳＩチップ２７にある各内部回路と接続する切り替えスイッチ３４ｂを切断して、切り替えスイッチ３４ａ，３４ｂにより入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ３４ａ，３４ｂによりスクライブＴＥＧの評価素子３２ａもしくはＬＳＩチップ２７にある各内部回路のどちらかが選択される。切り替えスイッチ３４ａ，３４ｂは入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【００５４】
ＬＳＩチップ２７にある各内部回路に接続されていない電極端子２８ｂとスクライブＴＥＧの評価素子３２ｂを接続する場合には、切り替えスイッチ３４ａ，３４ｂは不要であり、直接ＬＳＩチップの電極端子２８ｂに接続される。
【００５５】
また、スクライブＴＥＧの評価素子３２ａ，３２ｂとＬＳＩチップにある電極端子２８ａ，２８ｂを接続する配線３３はアルミ配線で形成されており、ＬＳＩチップ２７の外周に沿って形成されたシールリング２９の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング２９の最上層にあるアルミ配線層は接続配線３３がシールリング２９を跨ぐ近接付近で切断する。これにより、ＬＳＩチップ２７内の電極端子２８ａ，２８ｂとスクライブＴＥＧ内の評価素子３２ａ，３２ｂとは、ＬＳＩチップの最上層配線を用いて、シールリング２９の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【００５６】
本実施形態によると、スクライブ領域上に形成されたスクライブＴＥＧにある評価素子をＬＳＩチップにある電極端子に接続することで、チップ切断されるスクライブ領域上に形成されるスクライブＴＥＧにある電極端子をなくすことができるため、スクライブ領域の面積を増大することなくスライブＴＥＧにある評価素子面積と評価素子数が増大でき、また、同時にスクライブ領域面積の縮小もできるため、ウエハ上のＬＳＩチップ取れ数が増大し低コスト化が実現することができる。
【００５７】
また、チップ切断されるスクライブ領域上に形成されるスクライブＴＥＧにある金属材料が大面積を占める電極端子がなくなり、ダイシング加工の際にスクライブ領域切断による金属膜からのチップ汚染防止の向上となる。
【００５８】
なお、第２の実施形態において、スクライブＴＥＧ内の評価素子のうち少なくとも１つは、ＬＳＩチップ内の電極端子と電気的に接続されており、その他の評価素子は第１の実施形態と同様にスクライブＴＥＧ内にある電極端子に接続してもよい。また、ＬＳＩチップ内の電極端子のうち少なくとも１つは、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続されており、その他のＬＳＩチップ内の電極端子はＬＳＩチップ内の内部回路に接続するかまたは接続されない構成にしてもよい。
【産業上の利用可能性】
【００５９】
本発明の半導体装置は、ＬＳＩチップ面積の縮小と低コスト化を実現するものであり、ＬＳＩチップの微細化等に有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】本発明の第１の実施形態に係る半導体装置のＬＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【図３】本発明の第２の実施形態に係る半導体装置の平面図である。
【図４】本発明の第２の実施形態に係る半導体装置のＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【図５】従来の半導体装置の平面図である。
【図６】従来の半導体装置のＳＩチップとスクライブＴＥＧの要部拡大平面図である。
【符号の説明】
【００６１】
１，８，２１，２７，４０，４６  ＬＳＩチップ
２，９，２２，２８ａ，２８ｂ，４１，４７  ＬＳＩチップにある電極端子
３，１０，２３，２９，４２，４８  ＬＳＩチップの外周に沿って形成されたシールリング
４，２４，４３  スクライブ領域
５，１１，２５，３０，４４，４９  スクライブＴＥＧ
６，１２ａ，１２ｂ，４５，５０  スクライブＴＥＧの電極端子
７，１６  スクライブＴＥＧの電極端子とＬＳＩチップにある各内部回路の検査に用いる検査回路を接続する配線
１３，３２ａ，３２ｂ，５２  スクライブＴＥＧの評価素子
１４，３１，５１  ＬＳＩチップにある各内部回路と電極端子を接続する配線
１５，５３  スクライブＴＥＧの評価素子と電極端子を接続する配線
１７，３４ａ，３４ｂ  切り替えスイッチ
２６，３３  スクライブＴＥＧの評価素子とＬＳＩチップにある電極端子を接続する配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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