(57)【要約】【課題】画素間引き読み出しモード時、画素混合読み出しモード時の消費電力を低減する。【解決手段】画素間引き／画素混合読み出しが可能なＭＯＳセンサ１３から入力する映像信号を処理する映像信号処理回路２０であって、ＭＯＳセンサ１３から映像信号を入力しデジタルの画像データにして出力する前段の信号処理部（ＡＦＥ、前処理部）と、前段の信号処理部から出力される画像データの左右反転のために画像データを一時記憶する左右反転用のＳＲＡＭ２３と、左右反転用ＳＲＡＭ２３からの画像データに対して信号処理を行う後段の信号処理部（ＹＣ処理部）と、前段の信号処理部および左右反転用ＳＲＡＭ２３にクロック信号を供給するとともに、後段の信号処理部にクロック信号よりクロックレートが低いクロック信号を供給するクロック発生部２５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
全画素読み出しに加えて画素間引きまたは画素混合で読み出しが可能なイメージセンサから入力する映像信号を処理する映像信号処理回路であって、
前記イメージセンサから前記映像信号を入力しデジタルの画像データにして出力する前段の信号処理部と、
前記前段の信号処理部から出力される前記画像データの左右反転のために前記画像データを一時記憶する左右反転用一時記憶部と、
前記左右反転用一時記憶部からの前記画像データに対して信号処理を行う後段の信号処理部と、
前記前段の信号処理部および前記左右反転用一時記憶部にクロック信号を供給するとともに、前記後段の信号処理部に前記クロック信号よりクロックレートが低いクロック信号を供給するクロック発生部とを備えた映像信号処理回路。
【請求項２】
前記左右反転用一時記憶部に対する書き込みは通常のクロックレートで行い、前記左右反転用一時記憶部からの読み出しは前記通常のクロックレートの２分の１のクロックレートで行うとともに、書き込みアドレスと読み出しアドレスのそれぞれを１ライン単位で逆順序とする請求項１に記載の映像信号処理回路。
【請求項３】
前記左右反転用一時記憶部は、
水平同期信号でリセットされ、通常のクロックレートのクロック信号をカウントして前記通常のクロックレートの２分の１のクロックレートで書き込み許否信号とその論理反転の読み出し許否信号を生成するカウンタと、
前記通常のクロックレートのクロック信号に同期する状態で前記前段の信号処理部から入力する画像データを一時保持する縦続接続の２つの入力側フリップフロップと、
前記カウンタからの前記書き込み許否信号と前記読み出し許否信号に従って書き込み許否と読み出し許否を交互に制御される状態で、前記入力側フリップフロップから入力される画像データの書き込みと読み出しが行われる左右反転用メモリと、
前記左右反転用メモリから読み出される画像データを一時保持する縦続接続された３つの出力側フリップフロップと、
前記カウンタからの前記書き込み許否信号または前記読み出し許否信号に同期して制御され、前記３つの出力側フリップフロップからの画像データを選択して出力するセレクタとから構成されている請求項１または請求項２に記載の映像信号処理回路。
【請求項４】
前記左右反転用一時記憶部がＳＲＡＭによって構成されている請求項１から請求項３までのいずれかに記載の記載の映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサによって撮像された映像信号に所定の処理を施して出力する映像信号処理回路の低消費電力化の技術に関する。
【背景技術】
【０００２】
従来のデジタルカメラ（デジタルスチルカメラ、デジタルビデオカメラ、カメラ付き携帯電話等）は、被写体を撮像するイメージセンサと、イメージセンサの撮像によって得られた映像信号に所定の処理を施す映像信号処理回路とを備えている。映像信号処理回路は前処理やＹＣ処理を行う。ここで、映像信号処理回路は、その処理の全てを同一のクロックレートで処理している。これは、イメージセンサからの映像出力が同一のクロックレートで逐次出力されるために、これに間に合うように処理する必要があるからである。したがって、映像信号処理回路とイメージセンサのクロックレートは等しくなっている。
【０００３】
しかしながら、画像表示装置または外部ディスプレイでの表示には必ずしもそれ程速いクロックレートは必要ではない。映像信号処理回路による所定の処理を経て映像信号が出力可能な状態となると、映像信号処理回路の出力段において、システム上の画像表示装置または外部ディスプレイで処理可能なクロックレートに変換し、出力している。
【０００４】
また、従来の映像信号処理回路において、左右反転処理を行う場合、前処理部とＹＣ処理部の間に左右反転処理用の１ライン分のＳＲＡＭ（Static Random Access Memory）を配置するのが一般的である。ライン毎にＳＲＡＭへの書き込みアドレスと読み出しアドレスを逆にすることにより、得られる画像データは左右反転したものとなる。
【０００５】
また、従来のデジタルカメラにおいて、動画を撮像する場合には、画素間引き読み出しまたは画素混合読み出しでイメージセンサからの読み出し処理を行っている。これは、全ての画素を読み出して処理すると、処理に時間がかかり、動画に要求されるフレームレートを満足することができないからである。画素間引き読み出しとは、画素を間引いて読み出す画素読み出し方式であり、通常はライン毎に画素を間引いている。特許文献１には画素を間引いて混合する技術が記載されている。一方、画素混合読み出しとは、複数の画素を混合して読み出す画素読み出し方式であり、その詳細は例えば特許文献２に記載されている。
【０００６】
特許文献１、２においては、画素間引き読み出しモードまたは画素混合読み出しモードを行うことによって、処理すべき画素数を減らし、動画に必要なフレームレートを確保している。
【特許文献１】特開平１１−２３４６８８号公報（第１１−１２頁、第１５−１６図）
【特許文献２】特開２００３−２３００５４号公報（第４−５頁、第３−５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
イメージセンサが高画素化するにつれて、イメージセンサからの映像信号の読み出しクロックのクロックレートは高速なものとなってきている。それに伴い、映像信号処理回路に供給されるクロックレートも高速なものとなっている。しかしながら、高速なクロックが必要でない箇所にまで高速なクロックを供給すると、消費電力の無駄となる。
【０００８】
具体的には、画素間引き読み出しモードと画素混合読み出しモードは、水平画素を間引いてイメージセンサより読み出し処理を行い、見た目の水平画素数が有効画素数の２分の１以下になる。このとき、全画素読み出しモードに比べて水平ブランキング期間が長くなるが、それにもかかわらず、従来では、ブランキング期間中も画素読み出しに必要な高速クロックで回路が動作している。画素間引き読み出しや画素混合読み出しにおいては、映像信号を処理するために、このような高速なクロックは必要ではなく、消費電力を増大させる要因となっている。
【課題を解決するための手段】
【０００９】
本発明による映像信号処理回路は、全画素読み出しに加えて画素間引きまたは画素混合で読み出しが可能なイメージセンサから入力する映像信号を処理する映像信号処理回路であって、
前記イメージセンサから前記映像信号を入力しデジタルの画像データにして出力する前段の信号処理部と、
前記前段の信号処理部から出力される前記画像データの左右反転のために前記画像データを一時記憶する左右反転用一時記憶部と、
前記左右反転用一時記憶部からの前記画像データに対して信号処理を行う後段の信号処理部と、
前記前段の信号処理部および前記左右反転用一時記憶部にクロック信号を供給するとともに、前記後段の信号処理部に前記クロック信号よりクロックレートが低いクロック信号を供給するクロック発生部とを備えた構成となっている。
【００１０】
この構成において、イメージセンサは、画素間引きおよび画素混合の双方の読み出しが可能に構成されていてもよい。イメージセンサは、ランダムアクセス可能なＭＯＳセンサが好適例である。
【００１１】
この構成によれば、水平ブランキング期間が長くなる画素間引き読み出しモードや画素混合読み出しモードにおいては、通常よりも低いクロックレートのクロック信号で後段の信号処理部を駆動するので、消費電力を低減することができる。クロックレートの変換処理には、少なくとも１水平周期分の一時記憶部（ラインメモリ）が必要になるが、左右反転用一時記憶部を兼用することにより、記憶部面積を増加させることなく、低消費電力化を実現している。
【００１２】
上記において好ましい態様は、前記左右反転用一時記憶部に対する書き込みは通常のクロックレートで行い、前記左右反転用一時記憶部からの読み出しは前記通常のクロックレートの２分の１のクロックレートで行うとともに、書き込みアドレスと読み出しアドレスのそれぞれを１ライン単位で逆順序とすることである。これによれば、記憶部への書き込み・読み出しの衝突を防ぐことができる。
【００１３】
上記構成において、前記左右反転用一時記憶部については、次の態様が好ましいものである。すなわち、
水平同期信号でリセットされ、通常のクロックレートのクロック信号をカウントして前記通常のクロックレートの２分の１のクロックレートで書き込み許否信号とその論理反転の読み出し許否信号を生成するカウンタと、
前記通常のクロックレートのクロック信号に同期する状態で前記前段の信号処理部から入力する画像データを一時保持する縦続接続の２つの入力側フリップフロップと、
前記カウンタからの前記書き込み許否信号と前記読み出し許否信号に従って書き込み許否と読み出し許否を交互に制御される状態で、前記入力側フリップフロップから入力される画像データの書き込みと読み出しが行われる左右反転用メモリと、
前記左右反転用メモリから読み出される画像データを一時保持する縦続接続された３つの出力側フリップフロップと、
前記カウンタからの前記書き込み許否信号または前記読み出し許否信号に同期して制御され、前記３つの出力側フリップフロップからの画像データを選択して出力するセレクタとから構成されている左右反転用一時記憶部である。
【００１４】
これによれば、通常のクロックレートで動作する左右反転用一時記憶部を用いて、書き込みは通常のクロックレートで行うとともに、読み出しは通常のクロックレートの２分の１のクロックレートで行うことができる。すなわち、左右反転用一時記憶部をクロックレート変換のための一時記憶部として兼用する構成を実現可能とする。
【００１５】
なお、上記の構成において、前記左右反転用一時記憶部あるいは左右反転用メモリは、これをＳＲＡＭによって構成することができる。
【発明の効果】
【００１６】
本発明によれば、画素間引きや画素混合に対応したＭＯＳセンサなどのイメージセンサを搭載する撮像システムにおいて、画素間引き読み出しや画素混合読み出しの長いブランキング期間を利用し、左右反転用一時記憶部の出力以降の処理クロックを低速なものとし、記憶部面積の増加なしに回路全体としての消費電力の低減を実現し、併せて左右反転も可能にすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明にかかわる映像信号処理回路の実施の形態について、図面を参照しながら説明する。
【００１８】
図１は本発明の実施の形態における撮像装置の構成を示すブロック図である。本実施の形態における撮像装置は、レンズ１１、赤外線除去フィルター１２、ＭＯＳセンサ１３および映像信号処理回路２０を備えている。映像信号処理回路２０は、ＡＦＥ（アナログフロントエンド）２１、前処理部２２、左右反転用一時記憶部としてのＳＲＡＭ２３（ＳＲＡＭアクセス制御部を含む）、ＹＣ処理部２４、クロック発生部２５およびパルス発生部２６を備えている。ＭＯＳセンサ１３は、ランダムアクセスが可能で、画素間引き読み出しや画素混合読み出しが可能なイメージセンサである。ＡＦＥ２１および前処理部２２が前記の前段の信号処理部を構成し、ＹＣ処理部２４が前記の後段の信号処理部を構成している。
【００１９】
レンズ１１によって集光されて赤外線除去フィルター１２を透過した可視光線は、ＭＯＳセンサ１３上に結像される。ＭＯＳセンサ１３は集光された光信号を電気信号へ変換し、映像信号として出力する。ＭＯＳセンサ１３から出力された映像信号は、映像信号処理回路２０に送出される。
【００２０】
映像信号処理回路２０において、入力されてきた映像信号はＡＦＥ２１によってアナログゲイン補正が行われる。アナログゲイン補正が行われた映像信号は前処理部２２へ入力され、前処理部２２によって、ＯＢ（Optical Black）補正値取得、シェーディング補正、デジタルゲイン補正およびγ補正が行われた後、ＳＲＡＭ２３に書き込まれる。ここで、ＳＲＡＭ２３は、通常は左右反転を行うために設けられている１ライン分のＳＲＡＭである。
【００２１】
ここまでの処理は、全画素読み出しであるか画素間引き読み出し／画素混合読み出しであるか否かにかかわらず、クロック発生部２５から出力される通常のクロックレートｆ0 で処理される。しかしながら、以降の処理は画素間引き読み出し／画素混合読み出しモードにおいては、通常の２分の１のｆ0 ／２のクロックレートで処理が行われる。ＹＣ処理部２４においては、色調補正、輝度補正、輪郭強調などの処理が行われる。また、パルス発生部２６は、クロックレートｆ0 で他の回路ブロックと同期をとりながら動作を行い、ＭＯＳセンサ１３を駆動するためのパルスを発生する。また、クロック発生部２５はクロックレートｆ0 とクロックレートｆ0 ／２の２種類のクロック信号を生成して、各部に供給している。
【００２２】
図２は本実施の形態におけるＳＲＡＭ２３の詳しい構成を示すブロック回路図である。このＳＲＡＭ２３は、水平同期信号ＨＤに同期してクロックレートｆ0 のクロック信号Ｓ０をカウントするカウンタ３１と、カウンタ３１からの書き込み許否信号（反転ライトイネーブル信号）Ｓ１とその論理反転の読み出し許否信号（反転リードイネーブル信号）Ｓ２によって格納順序を左右反転する左右反転用メモリとしての左右反転用ＳＲＡＭ３２と、左右反転用ＳＲＡＭ３２の入力側の２つのフリップフロップＦＦ１，ＦＦ２と、左右反転用ＳＲＡＭ３２の出力側の３つのフリップフロップＦＦ３，ＦＦ４，ＦＦ５と、出力側フリップフロップＦＦ３の出力Ａ′、出力側フリップフロップＦＦ４の出力Ｂ′、同じく出力側フリップフロップＦＦ４の出力Ｂ′および出力側フリップフロップＦＦ５の出力Ｃ′を選択出力するセレクタ３３を備えている。
【００２３】
次に、上記のように構成された撮像装置の動作を説明する。
【００２４】
（全画素読み出し）
図３は通常の全画素読み出しで左右反転を行うときのＳＲＡＭ２３の動作を示すタイミングチャートである。全画素読み出しにおいては、クロックレート変換は行われない。図３の上段において、縦軸はＳＲＡＭ２３の書き込みアドレス、横軸は時間を示している。また、図３の下段において、縦軸はＳＲＡＭ２３の読み出しアドレスを示している。図３を参照しながらさらに説明を加える。
【００２５】
まず、ＭＯＳセンサ１３から出力される１ライン目のデータ列Ｄ０の最初の画素データをＳＲＡＭ２３（左右反転用ＳＲＡＭ３２；以下同様）におけるアドレス０番地から書き込み始め、アドレスＮ番地まで順次書き込む（昇順書き込み）。１ライン分のデータ列Ｄ０が書き込まれると、ＳＲＡＭ２３からデータ列Ｄ０がアドレスＮ番地から０番地まで順次読み出されて（降順読み出し）、ＹＣ処理部２４に出力される。
【００２６】
また、Ｎ番地に書き込まれたデータ列Ｄ０の画素データの読み出しが行われた後に、２ライン目のデータ列Ｄ１の最初の画素データがアドレスＮ番地へと書き込まれる（降順書き込みの開始）。また、Ｎ−１番地に書き込まれたデータ列Ｄ０の画素データの読み出しが行われた後に、２ライン目のデータ列Ｄ１の２番目の画素データがＮ−１番地へと書き込まれる（降順書き込み）。
【００２７】
以上の手順を０番地まで繰り返すことにより、データ列Ｄ０は画素データの並びからは左右が反転したデータとして処理されることとなる。また、ＳＲＡＭ２３の画素が読み出されたアドレスに順次書き込まれるので誤ったデータを上書きすることもない。
【００２８】
次に、データ列Ｄ１がアドレス０番地からＮ番地まで順次読み出され（昇順読み出し）、それと並行して、データ列Ｄ２がアドレス０番地からＮ番地まで順次書き込まれる（昇順書き込み）。その後に、データ列Ｄ２がアドレスＮ番地から０番地まで順次読み出されるの（降順読み出し）に並行して、データ列Ｄ３がアドレスＮ番地から０番地まで順次書き込まれる（降順書き込み）。
【００２９】
以上の処理を繰り返すことにより、１フレームのデータが全て左右反転したものとなる。
【００３０】
図３においては、全画素読み出しで画素読み出しを行っており、処理する画素が多いので、ブランキングが短くなっている。なお、１画素データの書き込み、読み出しに１クロックかかるとすると、１ラインの処理を行うにはＮクロックが必要である。
【００３１】
（画素間引き読み出し／画素混合読み出し：通常のクロックレートｆ0 ）
図４は、従来と同様の画素間引き読み出し／画素混合読み出しにおいて、左右反転を行う場合のＳＲＡＭ２３の動作を示すタイミングチャートである。図４においては、２行に１行の画素を間引くことによりデータ量を２分の１にしている。すなわち、Ｎ′＝Ｎ／２の場合に対応している。処理の手順は図３と同様であるので、説明を省略する。
【００３２】
図４に示すように、画素間引き読み出し／画素混合読み出しを行った場合には、１ラインの画素数がＮ′（Ｎ′＜Ｎ）と少なくなる。その結果として、ブランキングが長くなっている。したがって、読み出しにおいて、通常のクロックレートｆ0 では消費電力の無駄を生じる。
【００３３】
ここで、１ラインの処理を行うにはＮ′クロックが必要である。すなわち、画素間引きまたは画素混合を行うことによって画素データの数を半減した場合には、クロックレートが２分の１でも処理が間に合うことになる。
【００３４】
（画素間引き読み出し／画素混合読み出し：２分の１のクロックレートｆ0 ／２）
図５は、本実施の形態で新設の画素間引き読み出し／画素混合読み出しにおいて、クロックレート変換と左右反転処理を実行したときのＳＲＡＭ２３の動作を示すタイミングチャートである。図５においては、ＳＲＡＭ２３へのデータ書き込みは通常のクロックレートｆ0 で行われている。これは、ＭＯＳセンサ１３からの出力がクロックレートｆ0 で行われるために、それと同期をとる必要があるからである。これに対して、ＳＲＡＭ２３からのデータ読み出しはクロックレートｆ0 ／２で行う。これによって、ＳＲＡＭ２３以降の処理、具体的にはＹＣ処理部２４を動作させるクロックレートが２分の１となるので、消費電力を低減することができる。また、処理する画素データが少ないので、ブランキングが長くなっており、前のラインにおけるブランキング中に読み出しを開始することにより、クロックレートが２分の１になっても処理が間に合っていることが分かる。なお、まだ読み出されていない画素データへと上書きすることがないように、読み出しの開始タイミングは調整される。
【００３５】
次に、図２を参照しながら、書き込み開始タイミングについて詳細に説明する。
【００３６】
図５における書き込み開始タイミングａの近傍を拡大した図を図６に示す。また、書き込み終了タイミングｂの近傍を拡大した図を図７に示す。図６、図７において、Ｓ０はクロックレートｆ0 のクロック信号、Ｓ１はＳＲＡＭ２３における左右反転用ＳＲＡＭ３２への書き込みの許可・不許可を示す書き込み許否信号、Ｓ２は左右反転用ＳＲＡＭ３２の読み出しの許可・不許可を示す読み出し許否信号である。書き込み許否信号Ｓ１および読み出し許否信号Ｓ２はカウンタ３１から左右反転用ＳＲＡＭ３２に与えられる。カウンタ３１は水平同期信号ＨＤに同期してクロックレートｆ0 のクロック信号Ｓ０をカウントする。カウント値は２ビット割り当てられている。書き込み許否信号Ｓ１はカウント値の下位１ビットを用いて生成される。すなわち、カウント値が“０h”（００）、または“２h”（１０）のときにＨｉｇｈとなる。読み出し許否信号Ｓ２もカウント値の下位１ビットを用いて生成されるが、極性は書き込み許否信号Ｓ１の逆となる。
【００３７】
センサ出力画素信号Ｓ３はＭＯＳセンサ１３から出力される画素データの列番号を示しており、１つの画素データは８ビットである。また、ＷｒｉｔｅＡ［１５：８］は左右反転用ＳＲＡＭ３２の１つのアドレスにおける上位８ビットに書き込まれる画素データを示しており、ＷｒｉｔｅＢ［７：０］は左右反転用ＳＲＡＭ３２の１つのアドレスにおける下位８ビットに書き込まれる画素データを示している。Ａ′，Ｂ′，Ｃ′は左右反転用ＳＲＡＭ３２から読み出されて最終出力されるまでに設けられた出力側フリップフロップＦＦ３，ＦＦ４，ＦＦ５から出力される画素データであり、ＯＵＴ［７：０］は出力側フリップフロップＦＦ３，ＦＦ４，ＦＦ５から出力される画素データＡ′，Ｂ′，Ｃ′をセレクタ３３で選択された結果、最終出力される出力データである。
【００３８】
まず、サイクルＴ１において、センサ出力画素信号Ｓ３として、１ライン目の最初の画素０（８ビット）が出力され、入力側フリップフロップＦＦ１に保持される。この際、書き込み許否信号Ｓ１はＨｉｇｈであるので、ＳＲＡＭセル３４にはデータの書き込みが行われない。
【００３９】
次に、サイクルＴ２において、センサ出力画素信号Ｓ３として、１ライン目の２番目の画素１が出力され入力側フリップフロップＦＦ１に保持され、かつ、入力側フリップフロップＦＦ１に保持されていた画素０が入力側フリップフロップＦＦ２に保持される。また、書き込み許否信号Ｓ１がＬｏｗであるので、同一サイクルにおいて、入力側フリップフロップＦＦ１に保持されていた画素０は入力側フリップフロップＦＦ２を通過してＳＲＡＭセル３４のアドレス０番地の下位８ビットへと格納される。また、ＭＯＳセンサ１３から出力された画素１が入力側フリップフロップＦＦ１を通過して上位８ビットへと格納される。
【００４０】
同様にして、サイクルＴ３において、センサ出力画素信号Ｓ３として画素２が出力され、サイクルＴ４において、画素２と画素３が１６ビットのデータとしてＳＲＡＭセル３４の１つのアドレスに格納される。
【００４１】
以上のようにして、ＭＯＳセンサ１３から出力される８ビットのセンサ出力画素信号Ｓ３は入力側フリップフロップＦＦ１、入力側フリップフロップＦＦ２によってシリアル・パラレル変換されながら、１６ビットの信号としてＳＲＡＭセル３４の１つのアドレスへと書き込まれる。
【００４２】
ＳＲＡＭセル３４への書き込みと並行して、前のラインの読み出しも行われている。まず、サイクルＴ１において、読み出し許否信号Ｓ２がＬｏｗであるので、画素３４２と画素３４３が１６ビットのデータとして出力側フリップフロップＦＦ３に保持される。
【００４３】
センサ出力画素信号Ｓ３をクロックレートｆ0 のクロック信号Ｓ０で読み出し、書き込み許否信号Ｓ１が“Ｌ”のときにＳＲＡＭセル３４に書き込む（ＷｒｉｔｅＡ［１５：８］，ＷｒｉｔｅＢ［７：０］）。この処理を通常のクロックレートｆ0 の２分の１に相当する周期で繰り返し、画素数が２分の１以下に間引かれた１水平ラインを１ライン分のＳＲＡＭセル３４に書き込む。ＳＲＡＭセル３４からの読み出しは、ＳＲＡＭセル３４に書き込みを行っている水平ラインの１つ前のラインの画像データが対象となる。このとき、ＳＲＡＭセル３４には１６ｂｉｔでアクセスしているので、パラレル・シリアル変換を施す。読み出されたデータ（ＷｒｉｔｅＡ［１５：８］，ＷｒｉｔｅＢ［７：０］）は、データ選択Ａ′，Ｂ′，Ｃ′で選択され、最終出力ＯＵＴ［７：０］として出力される。このとき、データ出力クロックレートは、ＳＲＡＭ書き込みクロックレートの２分の１のレートに変換されている。
【００４４】
ＳＲＡＭアクセスタイミングの書き込み終了タイミングｂについては、図７に示すタイミングで処理が行われる。処理の内容は、書き込み開始タイミングａと同様の処理を行っている。センサ出力画素信号Ｓ３のＳＲＡＭセル３４への書き込みが終了すると、ＳＲＡＭセル３４からの読み出しは、最後に書き込みを行ったアドレスから、書き込むときとは逆順で読み出してゆく。読み出された１６ｂｉｔ信号は、出力側フリップフロップＦＦ３，ＦＦ４，ＦＦ５を介して画素データＡ′，Ｂ′，Ｃ′がセレクタ３３で上位側、下位側が選択され、８ｂｉｔの出力データＯＵＴ［７：０］として出力される。
【００４５】
次に、主にＳＲＡＭアクセス制御部分の詳しい動作を説明をする。センサ出力画素信号Ｓ３を入力側フリップフロップＦＦ１，ＦＦ２によりシリアル・パラレル変換し、８ｂｉｔ信号を１６ｂｉｔ信号へ変換する。この信号は、書き込み許否信号Ｓ１が“Ｌ”のときに１６ｂｉｔアクセスで、ＳＲＡＭセル３４へ書き込まれる。ＳＲＡＭセル３４へ書き込まれた映像信号は、読み出し許否信号Ｓ２が“Ｌ”のときに１６ｂｉｔアクセスで読み出される。読み出された信号は出力側フリップフロップＦＦ３，ＦＦ４，ＦＦ５により８ｂｉｔデータへ変換され、さらに出力クロックレートをＳＲＡＭ書き込みの２分の１のレートにして出力している。出力側フリップフロップＦＦ３から出力される画素データＡ′は、カウンタ３１から出力される書き込み許否信号Ｓ１の下位２ｂｉｔの値が“１ｈ”のときに有効となる。また、出力側フリップフロップＦＦ４から出力される画素データＢ′は、書き込み許否信号Ｓ１がそれぞれ“２ｈ”、“３ｈ”のときに有効となる。また、出力側フリップフロップＦＦ５から出力される画素データＣ′は書き込み許否信号Ｓ１が“０ｈ”のときに有効となる。上記のように、４つの画素データＡ′，Ｂ′，Ｃ′をセレクタ３３により選択することにより最終出力ＯＵＴ［７：０］となる。
【００４６】
本実施の形態では、ＳＲＡＭセル３４からの出力クロックレートをセンサ出力画素信号Ｓ３のクロックレートの２分の１にする処理と、左右反転出力処理を１ライン分のＳＲＡＭセル３４で実現している。以上の処理によりクロックレート変換に必要なＳＲＡＭを左右反転用ＳＲＡＭと共有することで、ＳＲＡＭ面積の増加なしに実現している。なお、左右反転を行う必要は必ずしもない。
【産業上の利用可能性】
【００４７】
本発明の映像信号処理回路は、画素間引き読み出しモード、画素混合読み出しモードに対応したイメージセンサを搭載するカメラシステムにおいて、消費電力を低減する技術として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態における撮像装置の構成を示すブロック図
【図２】本発明の実施の形態におけるＳＲＡＭの詳しい構成を示すブロック回路図
【図３】本発明の実施の形態における全画素読み出しモードで左右反転を行うときのＳＲＡＭの動作を示すタイミングチャート
【図４】本発明の実施の形態における従来と同様の画素間引きまたは画素混合の読み出しモードで左右反転を行うときのＳＲＡＭの動作を示すタイミングチャート
【図５】本発明の実施の形態における新規創設の画素間引きまたは画素混合の読み出しモードで左右反転を行うときのＳＲＡＭの動作を示すタイミングチャート
【図６】本発明の実施の形態における書き込み開始時のＳＲＡＭの動作を示すタイミングチャート
【図７】本発明の実施の形態における書き込み終了時のＳＲＡＭの動作を示すタイミングチャート
【符号の説明】
【００４９】
１３  イメージセンサ（ＭＯＳセンサ）
２０  映像信号処理回路
２１  ＡＦＥ（アナログフロントエンド、前段の信号処理部）
２２  前処理部（前段の信号処理部）
２３  ＳＲＡＭ（左右反転用一時記憶部）
２４  ＹＣ処理部（後段の信号処理部）
２５  クロック発生部
２６  パルス発生部
３１  カウンタ
３２  左右反転用ＳＲＡＭ（左右反転用メモリ）
３３  セレクタ
Ｓ１  書き込み許否信号（反転ライトイネーブル信号）
Ｓ２  読み出し許否信号（反転リードイネーブル信号）
Ｓ３  センサ出力画素信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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