(57)【要約】【課題】  バースト信号のメモリへの取り込みを、メモリの記録容量を節約しながら行う。【解決手段】  Ａ／Ｄ変換器１２から出力されたバースト信号の開始時点から終了時点までバーストタイミング信号が出力される。バーストタイミング信号が出力されている間にメモリ１８がバースト信号のデジタルデータを記録する。メモリ１８が、バースト１２ａ、１２ｂ、１２ｃを記録し、信号が存在していない区間のデータを記録しなくてすむので、バースト信号のメモリ１８への取り込みを、メモリ１８の記録容量を節約しながら行うことができる。【選択図】  図３
2006180420.tif 000002
【特許請求の範囲】
【請求項１】
バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力手段と、
前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録手段と、
を備えたバースト信号記録装置。
【請求項２】
請求項１に記載のバースト信号記録装置であって、
前記開始時点は、前記バースト信号のレベルが所定範囲を超えた時点である、
バースト信号記録装置。
【請求項３】
請求項１に記載のバースト信号記録装置であって、
前記終了時点は、前記開始時点よりも後で、前記バースト信号のレベルの極値が所定範囲内に入った時点に基づき決定される、
バースト信号記録装置。
【請求項４】
請求項３に記載のバースト信号記録装置であって、
前記開始時点よりも後で、前記バースト信号のレベルの極値が所定範囲内に入った時点の直前において、前記バースト信号が前記所定範囲内に入った終了候補時点から、所定時間を経過してもなお、前記バースト信号のレベルが前記所定範囲を超えない場合に、
前記終了時点は、前記終了候補時点から前記所定時間を経過した時点である、
バースト信号記録装置。
【請求項５】
請求項１に記載のバースト信号記録装置であって、
前記バースト信号をＡ／Ｄ変換するＡ／Ｄ変換手段を備え、
前記Ａ／Ｄ変換手段の出力が、前記バースト信号記録手段に記録される、
バースト信号記録装置。
【請求項６】
請求項５に記載のバースト信号記録装置であって、
前記開始時点および前記終了時点が、前記Ａ／Ｄ変換手段の出力に基づいて決定される、
バースト信号記録装置。
【請求項７】
請求項１に記載のバースト信号記録装置であって、
前記バースト信号はアナログ信号であり、
前記バーストタイミング信号出力手段は、
前記バースト信号が上限閾値を超えているとき又は下限閾値未満であるときに基礎信号を出力する基礎信号出力手段と、
前記基礎信号が出力されている時間を伸ばす基礎信号伸長手段と、
を有する、
バースト信号記録装置。
【請求項８】
請求項１ないし７のいずれか一項に記載のバースト信号記録装置であって、
前記バースト信号を所定遅延時間だけ遅延させて前記バースト信号記録手段に出力するバースト信号遅延手段、
を備えたバースト信号記録装置。
【請求項９】
請求項１ないし８のいずれか一項に記載のバースト信号記録装置であって、
前記バースト信号記録手段は、前記バーストタイミング信号が出力を終えた時点から、再度出力を開始する時点までのバースト停止時間を記録する、
バースト信号記録装置。
【請求項１０】
請求項１ないし８のいずれか一項に記載のバースト信号記録装置であって、
前記バースト信号記録手段において前記バースト信号が記録されている領域の、先頭アドレス、終了アドレス、長さ、および、前記バーストタイミング信号が出力を終えた時点から再度出力を開始する時点までのバースト停止時間のいずれか一つ以上を記録するバースト情報記録手段、
を備えたバースト信号記録装置。
【請求項１１】
バーストタイミング信号出力手段が、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力工程と、
バースト信号記録手段が、前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録工程と、
を備えたバースト信号記録方法。
【請求項１２】
バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力処理と、
前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録処理と、
をコンピュータに実行させるためのプログラム。
【請求項１３】
バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力処理と、
前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録処理と、
をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト信号の記録に関する。
【背景技術】
【０００２】
従来より、携帯電話、無線ＬＡＮ等の移動通信において通信されるＲＦ(Radio Frequency)信号の解析および評価が行われている。解析および評価の対象たるＲＦ信号は、ＩＦ(Intermediate Frequency)信号に変換される。ＩＦ信号はＡ／Ｄ変換され、デジタルのＩＦ信号がメモリに記録される。メモリに記録されたデジタルのＩＦ信号を、ＣＰＵにより解析する。
【０００３】
デジタルのＩＦ信号をメモリに記録する（すなわち、取り込む）ことを開始する時点としては、トリガ信号を検出した時点が考えられる（例えば、特許文献１を参照）。トリガ信号を検出した時点から一定量のデジタルのＩＦ信号をメモリに記録する。
【０００４】
【特許文献１】特開２０００−２２５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、ＲＦ信号がバースト出力になっており、信号が出力されていない無信号期間を有する場合がある。この場合、ＲＦ信号のレベルが大きくなった時点でトリガ信号を発生させて、トリガ信号の発生時点から一定量のデジタルのＩＦ信号をメモリに記録することが考えられる。
【０００６】
しかしながら、上記のような方法によれば、複数バースト分のＲＦ信号を解析および評価したい場合、メモリに無信号期間のデジタルデータが記録されるため、メモリの記録容量を浪費してしまう。メモリの記録容量が小さい場合は、デジタルのＩＦ信号を複数回、メモリに取り込む必要が生じる。
【０００７】
そこで、本発明は、バースト信号のメモリへの取り込みを、メモリの記録容量を節約しながら行うことを課題とする。
【課題を解決するための手段】
【０００８】
本発明にかかるバースト信号記録装置は、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力手段と、前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録手段とを備えるように構成される。
【０００９】
上記のように構成されたバースト信号記録装置によれば、バーストタイミング信号出力手段が、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力する。バースト信号記録手段が、前記バーストタイミング信号が出力されている間に前記バースト信号を記録する。
【００１０】
また、本発明にかかるバースト信号記録装置は、前記開始時点が、前記バースト信号のレベルが所定範囲を超えた時点であるようにしてもよい。
【００１１】
また、本発明にかかるバースト信号記録装置は、前記終了時点が、前記開始時点よりも後で、前記バースト信号のレベルの極値が所定範囲内に入った時点に基づき決定されるようにしてもよい。
【００１２】
また、本発明にかかるバースト信号記録装置は、前記開始時点よりも後で、前記バースト信号のレベルの極値が所定範囲内に入った時点の直前において、前記バースト信号が前記所定範囲内に入った終了候補時点から、所定時間を経過してもなお、前記バースト信号のレベルが前記所定範囲を超えない場合に、前記終了時点は、前記終了候補時点から前記所定時間を経過した時点であるようにしてもよい。
【００１３】
また、本発明にかかるバースト信号記録装置は、前記バースト信号をＡ／Ｄ変換するＡ／Ｄ変換手段を備え、前記Ａ／Ｄ変換手段の出力が、前記バースト信号記録手段に記録されるようにしてもよい。
【００１４】
また、本発明にかかるバースト信号記録装置は、前記開始時点および前記終了時点が、前記Ａ／Ｄ変換手段の出力に基づいて決定されるようにしてもよい。
【００１５】
また、本発明にかかるバースト信号記録装置は、前記バースト信号がアナログ信号であり、前記バーストタイミング信号出力手段は、前記バースト信号が上限閾値を超えているとき又は下限閾値未満であるときに基礎信号を出力する基礎信号出力手段と、前記基礎信号が出力されている時間を伸ばす基礎信号伸長手段と、を有するようにしてもよい。
【００１６】
また、本発明にかかるバースト信号記録装置は、前記バースト信号を所定遅延時間だけ遅延させて前記バースト信号記録手段に出力するバースト信号遅延手段を備えるようにしてもよい。
【００１７】
また、本発明にかかるバースト信号記録装置は、前記バースト信号記録手段は、前記バーストタイミング信号が出力を終えた時点から、再度出力を開始する時点までのバースト停止時間を記録するようにしてもよい。
【００１８】
また、本発明にかかるバースト信号記録装置は、前記バースト信号記録手段において前記バースト信号が記録されている領域の、先頭アドレス、終了アドレス、長さ、および、前記バーストタイミング信号が出力を終えた時点から再度出力を開始する時点までのバースト停止時間のいずれか一つ以上を記録するバースト情報記録手段を備えるようにしてもよい。
【００１９】
また、本発明にかかるバースト信号記録方法は、バーストタイミング信号出力手段が、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力工程と、バースト信号記録手段が、前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録工程とを備えるように構成される。
【００２０】
また、本発明は、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力処理と、前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録処理とをコンピュータに実行させるためのプログラムである。
【００２１】
また、本発明は、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力するバーストタイミング信号出力処理と、前記バーストタイミング信号が出力されている間に前記バースト信号を記録するバースト信号記録処理とをコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２３】
第一の実施形態
図１は、本発明の第一の実施形態にかかるバースト信号記録装置１の構成を示す図である。バースト信号記録装置１は、信号解析部２に接続されている。信号解析部２は、バースト信号記録装置１により記録された、デジタルのＩＦ(Intermediate Frequency)信号を読み出して、ＩＦ信号の解析を行う。解析の内容については、周知であり、説明を省略する。なお、信号解析部２は、例えばＣＰＵ(Central Processing Unit)により実装される。また、ＩＦ信号はバースト信号である。
【００２４】
第一の実施形態にかかるバースト信号記録装置１は、Ａ／Ｄ変換器１２、バースト検出回路（バーストタイミング信号出力手段）１４、メモリ書込制御回路１６、メモリ（バーストタイミング信号記録手段）１８を備える。
【００２５】
Ａ／Ｄ変換器１２は、アナログ信号であるＩＦ信号が与えられる。Ａ／Ｄ変換器１２は、ＩＦ信号をアナログ信号からデジタル信号に変換する。なお、ＩＦ信号はバースト信号であるので、ＩＦ信号は、信号が出力されている期間と、信号が出力されていない期間とを有する。
【００２６】
バースト検出回路（バーストタイミング信号出力手段）１４は、Ａ／Ｄ変換器１２からデジタルのＩＦ信号を受け、バースト信号を検出する。すなわち、バースト信号の開始時点からバースト信号の終了時点までバーストタイミング信号を出力する。
【００２７】
図２は、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図２（ａ）参照）およびバースト検出回路１４の出力するバーストタイミング信号（図２（ｂ）参照）を示す図である。
【００２８】
図２（ａ）を参照して、デジタルのＩＦ信号は、ＤＣ（直流）電圧である。ＩＦ信号はバースト信号なので、ＩＦ信号は、ＤＣ（直流）電圧の振幅が大きくなっている部分（信号が出力されている期間）と、小さくなっている部分（信号が出力されていない期間）とを有する。よって、ＩＦ信号の絶対値の大小を閾値によって判定すれば、バースト信号を検出できる。すなわち、バースト信号の開始時点およびバースト信号の終了時点を検出できる。
【００２９】
ここで、上限閾値を電圧のプラス側、下限閾値を電圧のマイナス側に設定する。すると、下限閾値以上であって上限閾値以下である範囲（「所定範囲」という）を、ＩＦ信号（ＤＣ（直流）電圧のレベル）が超えている場合は、信号が出力され始めたといえる。所定範囲を、ＩＦ信号（ＤＣ（直流）電圧のレベル）の極値（極小値および極大値のいずれかまたは双方）が超えていない状態がある程度の時間続いた場合は、信号が出力されていないといえる。より詳細には、ＩＦ信号（ＤＣ（直流）電圧のレベル）の極値が所定範囲を超えない時点の直前において、ＩＦ信号が所定範囲内に入った時点から所定時間を経過してもなお、ＩＦ信号が所定範囲を超えない場合に、信号が出力されていないといえる。
【００３０】
図２（ｂ）を参照して、バースト検出回路１４は、デジタルのＩＦ信号が所定範囲を超えた時にバーストタイミング信号の出力を開始する。図２（ｂ）においては、デジタルのＩＦ信号が上限閾値を超えた時にバーストタイミング信号の出力を開始する。バーストタイミング信号の出力を開始する時点を開始時点という。
【００３１】
さらに時間が経過すると、開始時点よりも後で、デジタルのＩＦ信号のレベルの極値（図２（ｂ）においては、極小値）が所定範囲内に入った時点の直前において、デジタルのＩＦ信号が所定範囲内に入った（図２（ｂ）においては、上限閾値になる）終了候補時点から所定時間を経過してもなお、デジタルのＩＦ信号のレベルが所定範囲を超えない。このような時点、すなわち、終了候補時点から所定時間を経過した時点でバーストタイミング信号の出力を終了する。バーストタイミング信号の出力を終了する時点を終了時点という。
【００３２】
メモリ書込制御回路１６は、バースト検出回路１４の出力するバーストタイミング信号を受ける。そして、バーストタイミング信号が出力されている間に、メモリ１８に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録させる（バースト信号記録処理）。
【００３３】
メモリ（バーストタイミング信号記録手段）１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。
【００３４】
図３は、メモリ１８に記録されるデジタルのＩＦ信号（バースト信号）を示す図である。図３（ａ）は、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を示す図である。ただし、開始時点から終了時点までを簡略に長方形で図示し（長方形で図示された部分をバースト１２ａ、１２ｂ、１２ｃという）、それ以外の期間を簡略に直線で図示している。開始時点から終了時点までは、信号が存在しているバースト区間とみなせる。
【００３５】
図３（ｂ）は、バースト検出回路１４の出力するバーストタイミング信号を示す図である。開始時点から終了時点までにおいて、バーストタイミング信号が発生している。
【００３６】
図３（ｃ）は、デジタルのＩＦ信号が、メモリ１８に記録されるタイミングを示す図である。メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録するので、バースト１２ａ、１２ｂ、１２ｃを記録することになる。なお、図３（ｃ）における（記録）は、メモリ１８がデータの記録を行っていることを示し、（停止）はメモリ１８がデータの記録を停止していることを示す。
【００３７】
図４は、メモリ１８における、デジタルのＩＦ信号（バースト信号）の記録態様を示す図である。バースト１２ａのデジタルデータがメモリ１８の先頭に記録される。そして、その後、バースト１２ａのデータサイズ分だけ深い位置からバースト１２ｂのデジタルデータが記録される。さらに、その後、バースト１２ｂのデータサイズ分だけ深い位置からバースト１２ｃのデジタルデータが記録される。
【００３８】
次に、第一の実施形態の動作を説明する。
【００３９】
まず、Ａ／Ｄ変換器１２が、アナログ信号であるＩＦ信号を受ける。Ａ／Ｄ変換器１２は、ＩＦ信号をアナログ信号からデジタル信号に変換して出力する。
【００４０】
バースト検出回路１４は、デジタルのＩＦ信号を受け（図２（ａ）参照）、デジタルのＩＦ信号が所定範囲を超えた時（開始時点）にバーストタイミング信号の出力を開始する（図２（ｂ）参照）。その後、デジタルのＩＦ信号のレベルの極値（図２（ｂ）においては、極小値）が所定範囲内に入る。すると、バースト検出回路１４は、その直前の、デジタルのＩＦ信号が所定範囲内に入った（図２（ｂ）においては、上限閾値になる）時点を終了候補時点として検出する。さらに、バースト検出回路１４は、終了候補時点から所定時間を経過するまで、デジタルのＩＦ信号のレベルが所定範囲を超えないか否かを判定する。終了候補時点から所定時間を経過するまで、デジタルのＩＦ信号のレベルが所定範囲を超えないならば、終了候補時点から所定時間を経過した時点（終了時点）でバーストタイミング信号の出力を終了する（図２（ｂ）参照）。
【００４１】
このようにして、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（バースト信号）におけるバースト１２ａ、１２ｂ、１２ｃ（図３（ａ）参照）に対応して、バースト検出回路１４がバーストタイミング信号を出力する（図３（ｂ）参照）。
【００４２】
メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。よって、メモリ１８は、バースト１２ａ、１２ｂ、１２ｃのデジタルデータを記録する（図３（ｃ）参照）。記録は、メモリ１８の先頭から順に行われる（図４参照）。
【００４３】
第一の実施形態によれば、メモリ１８が、デジタルのＩＦ信号（バースト信号）のバースト１２ａ、１２ｂ、１２ｃを記録し、信号が存在していない区間のデータを記録しなくてすむ。よって、デジタルのＩＦ信号（バースト信号）のメモリ１８への取り込みを、メモリ１８の記録容量を節約しながら行うことができる。
【００４４】
第二の実施形態
第二の実施形態は、Ａ／Ｄ変換器１２とメモリ１８との間に、遅延回路（バースト信号遅延手段）１３を設けた点が、第一の実施形態と異なる。
【００４５】
図５は、本発明の第二の実施形態にかかるバースト信号記録装置１の構成を示す図である。第二の実施形態にかかるバースト信号記録装置１は、Ａ／Ｄ変換器１２、遅延回路（バースト信号遅延手段）１３、バースト検出回路（バーストタイミング信号出力手段）１４、メモリ書込制御回路１６、メモリ（バーストタイミング信号記録手段）１８を備える。以下、第一の実施形態と同様な部分は同じ番号を付して説明を省略する。
【００４６】
Ａ／Ｄ変換器１２、バースト検出回路（バーストタイミング信号出力手段）１４、メモリ書込制御回路１６およびメモリ（バーストタイミング信号記録手段）１８は、第一の実施形態と同様であり説明を省略する。
【００４７】
遅延回路（バースト信号遅延手段）１３は、Ａ／Ｄ変換器１２からデジタルのＩＦ信号を受け、所定の遅延時間Ｔだけ遅延させて、メモリ１８に出力する。
【００４８】
図６は、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図６（ａ）参照）、バースト検出回路１４の出力するバーストタイミング信号（図６（ｂ）参照）および遅延回路１３の出力（図６（ｃ）参照）を示す図である。
【００４９】
図６（ａ）は図２（ａ）と同様であり、図６（ｂ）は図２（ｂ）と同様である。ここで、図６（ｃ）を参照すると、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号が、所定の遅延時間Ｔだけ遅延して出力されていることがわかる。この出力はメモリ１８に記録される。これにより、メモリ１８には、バーストが開始する時点（すなわち、開始時点）よりも所定の遅延時間Ｔだけ前からのデジタルのＩＦ信号が記録される。
【００５０】
次に、第二の実施形態の動作を説明する。
【００５１】
まず、Ａ／Ｄ変換器１２が、アナログ信号であるＩＦ信号を受ける。Ａ／Ｄ変換器１２は、ＩＦ信号をアナログ信号からデジタル信号に変換して出力する。
【００５２】
バースト検出回路１４は、デジタルのＩＦ信号を受け（図６（ａ）参照）、デジタルのＩＦ信号が所定範囲を超えた時（開始時点）にバーストタイミング信号の出力を開始する（図６（ｂ）参照）。その後、デジタルのＩＦ信号のレベルの極値（図６（ｂ）においては、極小値）が所定範囲内に入る。すると、バースト検出回路１４は、その直前の、デジタルのＩＦ信号が所定範囲内に入った（図６（ｂ）においては、上限閾値になる）時点を終了候補時点として検出する。さらに、バースト検出回路１４は、終了候補時点から所定時間を経過するまで、デジタルのＩＦ信号のレベルが所定範囲を超えないか否かを判定する。終了候補時点から所定時間を経過するまで、デジタルのＩＦ信号のレベルが所定範囲を超えないならば、終了候補時点から所定時間を経過した時点（終了時点）でバーストタイミング信号の出力を終了する（図６（ｂ）参照）。
【００５３】
ここで、メモリ１８に記録されるのは、遅延回路１３の出力（図６（ｃ）参照）である。これにより、開始時点よりも所定の遅延時間Ｔだけ前から、終了時点よりも所定の遅延時間Ｔだけ前までのデジタルのＩＦ信号を、メモリ１８に記録できる。
【００５４】
第二の実施形態によれば、開始時点よりも所定の遅延時間Ｔだけ前から、デジタルのＩＦ信号を、メモリ１８に記録できる。バースト信号が開始する時点よりも少し前からのＩＦ信号のデジタルデータが信号の解析において必要がある場合に有効である。
【００５５】
第三の実施形態
第三の実施形態は、カウンタ１５およびマルチプレクサ１７を設けて、バーストタイミング信号が出力を終えた時点から、再度出力を開始する時点までのバースト停止時間をメモリ１８に記録する点が第一の実施形態と異なる。ただし、第二の実施形態と同様に、遅延回路１３を、Ａ／Ｄ変換器１２とメモリ１８との間に設けてもよい。
【００５６】
図７は、第三の実施形態にかかるバースト信号記録装置１の構成を示す図である。第三の実施形態にかかるバースト信号記録装置１は、Ａ／Ｄ変換器１２、バースト検出回路１４、カウンタ１５、メモリ書込制御回路１６、マルチプレクサ１７、メモリ１８を備える。以下、第一の実施形態と同様な部分は同じ番号を付して説明を省略する。
【００５７】
Ａ／Ｄ変換器１２およびバースト検出回路１４は、第一の実施形態と同様であり説明を省略する。
【００５８】
カウンタ１５は、バースト検出回路１４から出力されるバーストタイミング信号を受け、バーストタイミング信号が停止しているバースト停止時間を計測する。計測は、Ａ／Ｄ変換器１２が使用するクロックまたは時間測定用のクロックの数をカウントすることにより実現できる。
【００５９】
メモリ書込制御回路１６は、バースト検出回路１４の出力するバーストタイミング信号を受ける。そして、バーストタイミング信号が出力されている間に、メモリ１８に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録させる。さらに、バーストタイミング信号の出力が開始された開始時点で、マルチプレクサ１７に制御信号を送る。
【００６０】
マルチプレクサ１７は、メモリ書込制御回路１６から制御信号を受けると、カウンタ１５のカウント値をメモリ１８に与えてから、Ａ／Ｄ変換器１２の出力をメモリ１８に与える。それ以外の場合は、Ａ／Ｄ変換器１２の出力をメモリ１８に与える。
【００６１】
メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。なお、マルチプレクサ１７からカウンタ１５のカウント値を受けた時は、カウンタ１５のカウント値（バースト停止時間）を記録する。
【００６２】
図８は、メモリ１８に記録されるデジタルのＩＦ信号（バースト信号）およびバースト停止時間を示す図である。図８（ａ）は、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を示す図である。ただし、開始時点から終了時点までを簡略に長方形で図示し（長方形で図示された部分をバースト１２ａ、１２ｂ、１２ｃという）、それ以外の期間を簡略に直線で図示している。開始時点から終了時点までは、信号が存在しているバースト区間とみなせる。
【００６３】
図８（ｂ）は、バースト検出回路１４の出力するバーストタイミング信号を示す図である。開始時点から終了時点までにおいて、バーストタイミング信号が発生している。
【００６４】
図８（ｃ）は、デジタルのＩＦ信号およびバースト停止時間が、メモリ１８に記録されるタイミングを示す図である。メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。よって、まずバースト１２ａを記録する。なお、図８（ｃ）における（記録）は、メモリ１８がデータの記録を行っていることを示し、（停止）はメモリ１８がデータの記録を停止していることを示す。
【００６５】
バースト１２ａが終わった時点（バーストタイミング信号の出力が終えた時点）から、バースト１２ｂが始まる時点（バーストタイミング信号の出力が再度開始した時点）までは、カウンタ１５がカウントを行ってバースト停止時間を計測する。カウント値＝Ｔ１とする。
【００６６】
そして、バースト１２ｂが始まる時点（バーストタイミング信号の出力が開始された開始時点）で、マルチプレクサ１７は、カウンタ１５のカウント値＝Ｔ１をメモリ１８に与えてから、Ａ／Ｄ変換器１２の出力をメモリ１８に与える。よって、メモリ１８は、カウント値＝Ｔ１を記録してから、バースト１２ｂを記録する。
【００６７】
バースト１２ｂが終わった時点（バーストタイミング信号の出力が終えた時点）から、バースト１２ｃが始まる時点（バーストタイミング信号の出力が再度開始した時点）までは、カウンタ１５がカウントを行ってバースト停止時間を計測する。カウント値＝Ｔ２とする。
【００６８】
そして、バースト１２ｃが始まる時点（バーストタイミング信号の出力が開始された開始時点）で、マルチプレクサ１７は、カウンタ１５のカウント値＝Ｔ２をメモリ１８に与えてから、Ａ／Ｄ変換器１２の出力をメモリ１８に与える。よって、メモリ１８は、カウント値＝Ｔ２を記録してから、バースト１２ｃを記録する。
【００６９】
図９は、メモリ１８における、デジタルのＩＦ信号（バースト信号）の記録態様を示す図である。図９（ａ）を参照して、バースト１２ａのデジタルデータがメモリ１８の先頭に記録される。そして、その直後に、カウンタ１５のカウント値＝Ｔ１（バースト１２ａとバースト１２ｂとの間の時間＝バースト停止時間）が記録される。なお、図９（ｂ）を参照して、バースト１２ａのデジタルデータと、カウンタ１５のカウント値とを区別するために、先頭にフラグビットを付加する。図９（ｂ）に示す例では、フラグビット＝０は、バースト１２ａ等のデジタルデータを示し、フラグビット＝１は、カウンタ１５のカウント値を示す。カウンタ１５のカウント値＝Ｔ１が記録された後に、バースト１２ｂのデジタルデータが記録される。その直後に、カウンタ１５のカウント値＝Ｔ２（バースト１２ｂとバースト１２ｃとの間の時間＝バースト停止時間）が記録される。カウンタ１５のカウント値＝Ｔ２が記録された後に、バースト１２ｃのデジタルデータが記録される。
【００７０】
次に、第三の実施形態の動作を説明する。
【００７１】
まず、Ａ／Ｄ変換器１２が、アナログ信号であるＩＦ信号を受ける。Ａ／Ｄ変換器１２は、ＩＦ信号をアナログ信号からデジタル信号に変換して出力する。
【００７２】
バースト検出回路１４は、バースト１２ａ、１２ｂ、１２ｃに応じて、バーストタイミング信号を出力する（図８（ａ）、（ｂ）参照）。
【００７３】
メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。よって、メモリ１８は、バースト１２ａのデジタルデータを記録する（図９参照）。
【００７４】
バースト１２ａが終了してからバースト１２ｂが開始するまでのバースト停止時間をカウンタ１５がカウントする（カウント値＝Ｔ１）（図８（ｃ）参照）。カウンタ１５のカウント値＝Ｔ１は、バースト１２ｂに対応するバーストタイミング信号の出力が開始された開始時点に、マルチプレクサ１７を介して、メモリ１８に書き込まれる（図９参照）。その後、メモリ１８は、バースト１２ｂのデジタルデータを記録する（図９参照）。
【００７５】
バースト１２ｂが終了してからバースト１２ｃが開始するまでのバースト停止時間をカウンタ１５がカウントする（カウント値＝Ｔ２）（図８（ｃ）参照）。カウンタ１５のカウント値＝Ｔ２は、バースト１２ｃに対応するバーストタイミング信号の出力が開始された開始時点に、マルチプレクサ１７を介して、メモリ１８に書き込まれる（図９参照）。その後、メモリ１８は、バースト１２ｃのデジタルデータを記録する（図９参照）。
【００７６】
第三の実施形態によれば、カウンタ１５のカウント値、すなわちバースト停止時間が、メモリ１８に記録されたフラグビット＝１のデータである。よって、信号解析部２によって、バースト停止時間を利用することができる。
【００７７】
第四の実施形態
第四の実施形態は、カウンタ１５およびテーブル（バースト情報記録手段）１９を設けて、メモリ１８にバースト１２ａ、１２ｂ、１２ｃが記録されている領域の先頭アドレス、終了アドレス、長さ、およびバースト停止時間のいずれか一つ以上をテーブル１９に記録する点が第一および第三の実施形態と異なる。ただし、第二の実施形態と同様に、遅延回路１３を、Ａ／Ｄ変換器１２とメモリ１８との間に設けてもよい。
【００７８】
図１０は、第四の実施形態にかかるバースト信号記録装置１の構成を示す図である。第四の実施形態にかかるバースト信号記録装置１は、Ａ／Ｄ変換器１２、バースト検出回路１４、カウンタ１５、メモリ書込制御回路１６、メモリ１８、テーブル（バースト情報記録手段）１９を備える。以下、第一および第三の実施形態と同様な部分は同じ番号を付して説明を省略する。
【００７９】
Ａ／Ｄ変換器１２、バースト検出回路１４およびメモリ１８は、第一の実施形態と同様であり説明を省略する。カウンタ１５は、第三の実施形態と同様であり説明を省略する。
【００８０】
メモリ書込制御回路１６は、バースト検出回路１４の出力するバーストタイミング信号を受ける。そして、バーストタイミング信号が出力されている間に、メモリ１８に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録させる。さらに、デジタルのＩＦ信号を記録させたメモリ１８の領域の先頭アドレス、終了アドレスおよび長さをテーブル１９に出力する。
【００８１】
テーブル１９は、メモリ書込制御回路１６からデジタルのＩＦ信号を記録させたメモリ１８の領域の先頭アドレス、終了アドレスおよび長さを受けて記録する。しかも、カウンタ１５からカウント値、すなわちバースト停止時間を受けて記録する。
【００８２】
図１１は、テーブル１９の記録態様を示す図である。バースト１２ａ、１２ｂ、１２ｃが記録されているメモリ１８の領域の先頭アドレス、長さおよび終了アドレス、カウンタ１５のカウント値が記録されている。なお、先頭アドレス、長さ、終了アドレスおよびカウント値のいずれか一つ以上が記録されていればよい。
【００８３】
信号解析部２はメモリ１８の記録内容のみならずテーブル１９の記録内容も利用してバースト信号の解析を行う。例えば、バースト１２ａ、１２ｂ、１２ｃのデジタルデータの先頭および末尾の検索を行うことができる。
【００８４】
次に、第四の実施形態の動作を説明する。
【００８５】
まず、Ａ／Ｄ変換器１２が、アナログ信号であるＩＦ信号を受ける。Ａ／Ｄ変換器１２は、ＩＦ信号をアナログ信号からデジタル信号に変換して出力する。
【００８６】
バースト検出回路１４は、バースト１２ａ、１２ｂ、１２ｃに応じて、バーストタイミング信号を出力する。
【００８７】
メモリ１８は、バーストタイミング信号が出力されている間に、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号を記録する。よって、メモリ１８は、バースト１２ａのデジタルデータを記録する。バースト１２ａのデジタルデータを記録させたメモリ１８の領域の先頭アドレス、終了アドレスおよび長さをテーブル１９に記録させる。
【００８８】
バースト１２ａが終了してからバースト１２ｂが開始するまでのバースト停止時間（＝カウント値Ｔ１）がテーブル１９に書き込まれる（図１１参照）。
【００８９】
以下、同様の動作をバースト１２ｂ、１２ｃについて繰り返す。
【００９０】
第四の実施形態によれば、バースト１２ａ、１２ｂ、１２ｃを記録させたメモリ１８の領域の先頭アドレス、終了アドレスおよび長さと、カウンタ１５のカウント値＝バースト停止時間を信号解析部２によって利用することができる。
【００９１】
第五の実施形態
第五の実施形態は、第一の実施形態におけるバースト検出回路１４をコンパレータ（基礎信号出力手段）１４ａおよび信号伸長部（基礎信号伸長手段）１４ｂにより実装したものである。ただし、ＩＦ信号をデジタル信号に変換せずに、アナログ信号のままコンパレータ１４ａに与える。なお、第二の実施形態と同様に、遅延回路１３を、Ａ／Ｄ変換器１２とメモリ１８との間に設けてもよい。
【００９２】
図１２は、第五の実施形態にかかるバースト信号記録装置１の構成を示す図である。第五の実施形態にかかるバースト信号記録装置１は、Ａ／Ｄ変換器１２、コンパレータ（基礎信号出力手段）１４ａ、信号伸長部（基礎信号伸長手段）１４ｂ、メモリ書込制御回路１６、メモリ（バーストタイミング信号記録手段）１８を備える。以下、第一の実施形態と同様な部分は同じ番号を付して説明を省略する。なお、コンパレータ１４ａおよび信号伸長部１４ｂによりバーストタイミング信号が出力される。
【００９３】
Ａ／Ｄ変換器１２、メモリ書込制御回路１６およびメモリ（バーストタイミング信号記録手段）１８は、第一の実施形態と同様であり説明を省略する。
【００９４】
図１３は、Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図１３（ａ）参照）、コンパレータ１４ａの出力する信号（図１３（ｂ）参照）および信号伸長部１４ｂの出力する信号（図１３（ｃ）、（ｄ）参照）を示す図である。
【００９５】
コンパレータ（基礎信号出力手段）１４ａは、アナログ信号であるＩＦ信号を受け、ＩＦ信号の（直流電圧）のレベルと、上限閾値とを比較する。そして、ＩＦ信号のレベルが上限閾値を超えた場合に（図１３（ａ）参照）、上限閾値を超えたレベルに応じて、コンパレータ１４ａが信号（「基礎信号」という）を出力する（図１３（ｂ）参照）。
【００９６】
なお、ＩＦ信号のレベルが下限閾値未満となった場合に、下限閾値から離れたレベルに応じて、コンパレータ１４ａが基礎信号を出力するようにしてもよい。
【００９７】
信号伸長部（基礎信号伸長手段）１４ｂは、基礎信号が出力されている時間を伸ばす。図１３（ｃ）を参照して説明すれば、基礎信号を横に広げることになる。図１３（ｃ）に示した信号は、基礎信号を横に広げている途中の状態を示している。基礎信号を横に広げ終えると、図１３（ｄ）に示すように、バーストタイミング信号となる。よって、信号伸長部１４ｂからバーストタイミング信号が出力される。
【００９８】
第五の実施形態の動作は、第一の実施形態の動作とほぼ同様である。ただし、コンパレータ１４ａおよび信号伸長部１４ｂの動作が異なるので、以下に説明する。
【００９９】
コンパレータ１４ａは、アナログのＩＦ信号を受け、アナログのＩＦ信号が上限閾値を超えている時に基礎信号を出力する（図１４（ｂ）参照）。基礎信号は、信号伸長部１４ｂにより横に広げられ（図１３（ｃ）参照）、最終的には図１３（ｄ）に示すように、バーストタイミング信号となる。よって、信号伸長部１４ｂからは、バーストタイミング信号が出力される。
【０１００】
第五の実施形態によれば、アナログのＩＦ信号に基づき、コンパレータ１４ａおよび信号伸長部１４ｂがバーストタイミング信号を生成し、第一の実施形態と同様な効果を得ることができる。
【０１０１】
なお、上記の実施形態における遅延回路１３、バースト検出回路１４、カウンタ１５、メモリ書込制御回路１６、マルチプレクサ１７およびテーブル１９はソフトウェアにより実装することも可能である。
【０１０２】
すなわち、ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータのメディア読み取り装置に、遅延回路１３、バースト検出回路１４、カウンタ１５、メモリ書込制御回路１６、マルチプレクサ１７およびテーブル１９の機能を実現するプログラムを記録したメディアを読み取らせて、ハードディスクにインストールする。このような方法でも、上記の実施形態を実現できる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第一の実施形態にかかるバースト信号記録装置１の構成を示す図である。
【図２】Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図２（ａ）参照）およびバースト検出回路１４の出力するバーストタイミング信号（図２（ｂ）参照）を示す図である。
【図３】メモリ１８に記録されるデジタルのＩＦ信号（バースト信号）を示す図である。
【図４】メモリ１８における、デジタルのＩＦ信号（バースト信号）の記録態様を示す図である。
【図５】本発明の第二の実施形態にかかるバースト信号記録装置１の構成を示す図である。
【図６】Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図６（ａ）参照）、バースト検出回路１４の出力するバーストタイミング信号（図６（ｂ）参照）および遅延回路１３の出力（図６（ｃ）参照）を示す図である。
【図７】第三の実施形態にかかるバースト信号記録装置１の構成を示す図である。
【図８】メモリ１８に記録されるデジタルのＩＦ信号（バースト信号）およびバースト停止時間を示す図である。
【図９】メモリ１８における、デジタルのＩＦ信号（バースト信号）の記録態様を示す図である。
【図１０】第四の実施形態にかかるバースト信号記録装置１の構成を示す図である。
【図１１】テーブル１９の記録態様を示す図である。
【図１２】第五の実施形態にかかるバースト信号記録装置１の構成を示す図である。
【図１３】Ａ／Ｄ変換器１２の出力するデジタルのＩＦ信号（図１３（ａ）参照）、コンパレータ１４ａの出力する信号（図１３（ｂ）参照）および信号伸長部１４ｂの出力する信号（図１３（ｃ）、（ｄ）参照）を示す図である。
【符号の説明】
【０１０４】
１  バースト信号記録装置
１２  Ａ／Ｄ変換器
１２ａ、１２ｂ、１２ｃ  バースト
１３  遅延回路（バースト信号遅延手段）
１４  バースト検出回路（バーストタイミング信号出力手段）
１４ａ  コンパレータ（基礎信号出力手段）
１４ｂ  信号伸長部（基礎信号伸長手段）
１５  カウンタ
１６  メモリ書込制御回路
１７  マルチプレクサ
１８  メモリ（バーストタイミング信号記録手段）
１９  テーブル（バースト情報記録手段）
２  信号解析部
Ｔ  所定の遅延時間
Ｔ１、Ｔ２  カウント値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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