(57)【要約】【課題】  スクリーン印刷によって抵抗体ペーストを印刷して抵抗層を形成する場合であっても所望の抵抗値の抵抗素子が得られる回路基板を提供する。【解決手段】  基板１０の上に接続部Ｃを備えた配線パターン１２が形成され、配線パターン１２の接続部Ｃ同士の間に抵抗体ペーストよりなる抵抗層１８が形成されており、配線パターン１２の接続部Ｃは、配線パターン１２の他の部分よりも膜厚が薄くなっている。【選択図】  図９
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成され、抵抗層が接続される接続部を備えた配線パターンと、
前記配線パターンの前記接続部同士の間に形成され、抵抗体ペーストよりなる前記抵抗層とを有し、
前記配線パターンの前記接続部は、該配線パターンの他の部分よりも膜厚が薄くなっていることを特徴とする回路基板。
【請求項２】
前記配線パターンの前記接続部の膜厚は、前記配線パターンの主要部の膜厚の１／２乃至１／３であることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記抵抗層は、前記抵抗体ペーストがスクリーン印刷により形成されたものであることを特徴とする請求項１に記載の回路基板。
【請求項４】
前記配線パターンは該配線パターンの主要部よりも幅が太い端子部を備え、前記接続部は前記端子部の先端側に設けられていることを特徴とする請求項１に記載の回路基板。
【請求項５】
前記配線パターンの前記接続部は、先端側になるにつれて膜厚が薄くなるテーパー形状であることを特徴とする請求項１に記載の回路基板。
【請求項６】
前記抵抗体ペーストは、カーボンを含むことを特徴とする請求項１に記載の回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路基板に係り、さらに詳しくは、抵抗体ペーストを用いて形成される抵抗素子を内蔵した回路基板に関する。
【背景技術】
【０００２】
従来、半導体素子を搭載する回路基板として、カーボンペーストなどの抵抗体ペーストを用いて形成される抵抗素子を内蔵したものがある。そのような回路基板では、図１に示すように、基板１００の上に端子部１０２ａを備えた配線パターン１０２が設けられており、配線パターン１０２の各端子部１０２ａの間の対向領域に抵抗体ペーストから形成された抵抗層１０４が各端子部１０２に接続されて形成されている。
【０００３】
抵抗層１０４は、抵抗体ペーストがスクリーン印刷などによって配線パターン１０２の対向する各端子部１０２ａの間の領域に印刷された後に、加熱されて硬化することによって得られる。
【０００４】
そのような抵抗素子を内蔵した回路基板は、例えば特許文献１に記載されている。
【特許文献１】特開２００５−５５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図２に示すように、スクリーン印刷によって抵抗体ペーストを印刷する場合、スクリーンマスク１０６の開口部１０６ａを配線パターン１０２の各端子部１０２ａの間の領域に当接させて配置し、その開口部１０６内に抵抗体ペーストを押し込んで形成する。しかしながら、配線パターン１０２はある程度の厚み（例えば３０μｍ）をもっていてその端子部１０２ａには段差が生じているので、配線パターン１０２の端子部１０２ａの先端縁部と交差するスクリーンマスク１０６ａの開口部１０６ａの下部（図２の矢印で示される部分）には配線パターン１０２の端子部１０２ａの段差によって隙間が生じることになる。
【０００６】
従って、図３に示すように、配線パターン１０２の端子部１０２ａの先端縁部とスクリーンマスク１０６の開口部１０６ａとが交差する部分では抵抗体ペーストが外側ににじむように広がって形成されてしまう。このため、抵抗層１０４の実質的な幅が変化するので、抵抗層１０４の抵抗値が設計値から許容以上にずれてしまう問題がある。
【０００７】
本発明は以上の課題を鑑みて創作されたものであり、スクリーン印刷によって抵抗体ペーストを印刷して抵抗層を形成する場合であっても所望の抵抗値の抵抗素子が得られる回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は回路基板に係り、基板と、前記基板の上に形成され、抵抗層が接続される接続部を備えた配線パターンと、前記配線パターンの前記接続部同士の間に形成され、抵抗体ペーストよりなる前記抵抗層とを有し、前記配線パターンの前記接続部は、該配線パターンの他の部分よりも膜厚が薄くなっていることを特徴とする。
【０００９】
本発明の回路基板では、配線パターンの接続部は配線主要部よりも薄膜化されて段差が小さくなっており、その接続部同士の間に抵抗層が形成されている。このため、スクリーン印刷によって抵抗体ペーストを形成して抵抗層とする場合、接続部の縁部に交差するスクリーンマスクの開口部の下部の隙間が小さくなる。
【００１０】
従って、抵抗層は、配線パターンの接続部と交差するスクリーンマスクの開口部の下部から外側に不必要に広がって形成されることはなく、スクリーンマスクの開口部に対応して所要の幅及び長さをもってパターン精度よく形成されるようになる。しかも、配線パターンの接続部以外の配線主要部は回路基板の電気設計に合わせて任意の膜厚とすることができるので、抵抗素子を内蔵する回路基板の高性能化を容易に図ることができる。
【００１１】
上記した発明において、配線パターンの接続部の膜厚は、配線パターンの主要部の膜厚の１／２乃至１／３であることを特徴とする。
【００１２】
また、上記した発明において、配線パターンは該配線パターンの主要部よりも幅が太い端子部を備え、接続部は端子部の先端側に設けられていることを特徴とする。
【００１３】
また、上記した発明において、配線パターンの接続部は、先端側になるにつれて膜厚が薄くなるテーパー形状であってもよい。
【発明の効果】
【００１４】
以上説明したように、本発明では、抵抗素子を内蔵する回路基板において、パターン精度の高い抵抗層をスクリーン印刷によって容易に形成できるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１６】
図４〜図９は本発明の実施形態の回路基板に内蔵される抵抗素子の形成方法を示す平面図及び断面図である。図４に示すように、まず、基板１０の上に端子部１２ａを備えた銅（Ｃｕ）などからなる配線パターン１２を形成する。配線パターン１２は各端子部１２ａが所定間隔を空けて対向するようにして配置され、また端子部１２ａは配線パターン１２の主要配線部よりも幅が太い電極として形成される。
【００１７】
続いて、図５に示すように、フォトリソグラフィにより、配線パターン１２の各端子部１２ａのうちの抵抗層が接続される先端側の各接続部Ｃを含む対向領域に開口部１４ａが設けられたレジスト膜１４を形成する。さらに、レジスト膜１４の開口部１４ａに露出する配線パターン１２の接続部Ｃをウェットエッチングでエッチングした後に、レジスト膜１４を除去する。これにより、図６に示すように、配線パターン１２の接続部Ｃの膜厚が他の主要配線部の膜厚よりも薄くなる。接続部Ｃの膜厚は、後に説明するようにスクリーン印刷によって抵抗体ペーストを印刷する際に不具合が発生しない程度の膜厚に設定される。好適には、配線パターン１２の主要配線部の膜厚に対して１／２〜１／３程度になるように設定され、配線パターン１２の膜厚が２０〜３０μｍの場合は、接続部Ｃの膜厚は１０〜１５μｍ程度に薄膜化される。このようにして、配線パターン１２の端子部１２ａのうちの先端側の接続部Ｃの段差を配線パターン１２の主要配線部の段差よりも小さくする。
【００１８】
なお、フォトリソグラフィ及びエッチングにより配線パターン１２の接続部Ｃの膜厚を薄くする方法を例示したが、金型を使用するプレス加工においてポンチで配線パターン１２の接続部Ｃを押圧して潰すことによって膜厚を薄くしてもよい。
【００１９】
次いで、スクリーン印刷装置によって配線パターン１２の対向する各接続部Ｃの間の領域に抵抗層を形成する。すなわち、図７に示すように、配線パターン１２の各接続部Ｃを含む対向領域にスクリーンマスク１６の開口部１６ａが配置されるようにスクリーンマスク１６を基板１０上に配置する。さらに、図８に示すように、スクリーンマスク１６上の一端側にカーボンを含む抵抗体ペースト１８ａを所定量供給し、スキージ１９を下側に押圧した状態でスクリーンマスク１６に接触させてスキージ１９を他端側に移動させる。これにより、スクリーンマスク１６の開口部１６ａ内に抵抗体ペースト１８ａが押し込まれる。
【００２０】
次いで、スクリーンマスク１６を基板１０から取り外した後に、１３０〜１５０℃の温度で抵抗体ペースト１８ａを加熱して硬化させる。これにより、図９に示すように、配線パターン１２の各接続部Ｃの間の対向領域に各接続部Ｃに接続された抵抗層１８が形成されて抵抗素子が得られる。
【００２１】
このとき、配線パターン１２の接続部Ｃは、主要配線部よりも薄膜化されて段差が小さくなっていることから、配線パターン１２の接続部Ｃの先端縁部と交差するスクリーンマスク１６の開口部１６ａの下側の隙間（図７の矢印で示される部分）が小さくなっている。このため、図９に示すように、抵抗層１８は、配線パターン１２の接続部Ｃと交差するスクリーンマスク１６の開口部１６ａの下部から外側に不必要に広がって形成されることはなく、スクリーンマスク１６の開口部１６ａに対応して所要の幅及び長さをもってパターン精度よく形成されるようになる。
【００２２】
図１０には、本実施形態の変形例の抵抗素子を内蔵した回路基板が示されている。変形例では、図１０（断面図）に示すように、配線パターン１２の端子部１２ａの各接続部Ｃは、対向方向において先端側になるにつれて膜厚が薄くなるテーパー形状となっている。このようにしても、前述した形態と同様に、抵抗体ペーストをスクリーン印刷で形成する際に、スクリーンマスクの下部に生じる隙間を小さくすることができるので、抵抗層１８が不必要に外側に広がって形成される不具合が解消され、従来技術よりもパターン精度の高い抵抗層１８を形成することができる。
【００２３】
変形例の配線パターン１２の接続部Ｃの形状を得るには、金型を使用するプレス加工において底面が傾斜した形状のポンチで配線パターン１２の接続部Ｃを押圧して潰すことによって容易に形成することができる。
【００２４】
次に、上述したような方法で形成される抵抗素子を内蔵する多層回路基板の一例について説明する。図１１に示すように、本実施形態の多層回路基板１では、樹脂などの絶縁性材料からなる基板１０にスルーホール１０ａが設けられており、スルーホール１０ａの内面にはスルーホールめっき層１２ｘが形成されている。また、基板１０の両面側には配線パターン１２がそれぞれ形成されており、両面側の配線パターン１２はスルーホールめっき層１２ｘを介して相互接続されている。さらに、スルーホール１０ａの孔には樹脂体１１が埋め込まれている。
【００２５】
基板１０の上面側の配線パターン１２は対向して配置される各端子部１２ａを備えており、各端子部１２ａの先端側の接続部Ｃは主要配線部よりも膜厚が薄くなって形成されている。そして、配線パターン１２の各接続部Ｃの間の対向領域に抵抗体ペーストからなる抵抗層１８が各接続部Ｃに接続されて形成され、これにより抵抗素子が構成されている。前述したように、配線パターン１２の接続部Ｃはその他の主要配線部よりも膜厚が薄く設定されて段差が小さくなるようにしている。このため、スクリーン印刷により抵抗体ペーストを印刷して形成する場合であっても、接続部Ｃの先端縁部と交差するスクリーンマスク１６の開口部１６ａの下部から抵抗体ペースト１８ａが不要に外側に広がって形成される不具合の発生が防止され、パターン精度の高い抵抗層１８が容易に形成される。
【００２６】
また、基板１０の両面側には配線パターン１２を被覆する層間絶縁層２０がそれぞれ形成されており、配線パターン１２上の層間絶縁層２０の部分にビアホール２０ｘがそれぞれ形成されている。
【００２７】
また、基板１０の両面側には、ビアホール２０ｘを介して配線パターン１２に接続される上側配線パターン２２が層間絶縁層２０上にそれぞれ形成されている。さらに、基板１０の両面側に、上側配線パターン２２の接続部に開口部が設けられたソルダレジスト膜（不図示）がそれぞれ形成される。そして、一方の面側の上側配線パターン２２の接続部に半導体素子が実装され、他方の面側の上側配線パターン２２の接続部がマザーボードなどに電気接続される外部接続部となる。
【００２８】
なお、２層のビルドアップ配線層が形成された形態を例示したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層が形成され、そのうちの任意の配線パターンの間に抵抗層が形成された形態であってもよい。
【００２９】
本実施形態の多層回路基板１では、配線パターン１２の接続部Ｃの膜厚を部分的に薄膜化することによってそれに接続される抵抗層１８がスクリーン印刷によって精度よく形成されるようにしているが、配線パターン１２の接続部Ｃ以外の主要配線部は回路基板の電気設計に合わせて任意の膜厚を採用することができる。従って、配線パターンの膜厚が制限されることなく、パターン精度の高い抵抗層を形成することができるので、抵抗素子を内蔵する回路基板の高性能化を容易に図ることができる。
【図面の簡単な説明】
【００３０】
【図１】図１は従来技術の抵抗素子を内蔵した回路基板を示す平面図及び断面図である。
【図２】図２は従来技術の抵抗素子の形成における不具合な点を示す平面図（その１）である。
【図３】図３は従来技術の抵抗素子の形成における不具合な点を示す平面図（その２）である。
【図４】図４は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す平面図及び断面図（その１）である。
【図５】図５は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す平面図及び断面図（その２）である。
【図６】図６は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す平面図及び断面図（その３）である。
【図７】図７は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す平面図（その４）である。
【図８】図８は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す断面図（その５）である。
【図９】図９は本発明の実施形態の抵抗素子を内蔵した回路基板の製造方法を示す平面図及び断面図（その６）である。
【図１０】図１０は本発明の実施形態の変形例の抵抗素子を内蔵した回路基板を示す平面図及び断面図である。
【図１１】図１１は本発明の実施形態の抵抗素子を内蔵した多層回路基板の一例を示す断面図である。
【符号の説明】
【００３１】
１…多層回路基板、１０…基板、１０ａ…スルーホール、１２…配線パターン、１２ａ…端子部、１２ｘ…スルーホールめっき層、１４…レジスト膜、１４ａ，１６ａ…開口部、１６…スクリーンマスク、１８ａ…抵抗体ペースト、１８…抵抗層、１９…スキージ、２０…層間絶縁層、２０ｘ…ビアホール、２２…上側配線パターン、Ｃ…接続部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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