(57)【要約】【課題】各トランジスタタイプの金属ゲート電極の仕事関数を、簡単で能率的に設計でき、トランジスタ又は使われたゲート絶縁体のジオメトリ及び／または大きさとは関係なくコントロール可能な二重の金属ゲートＣＭＯＳデバイスを製造する複雑でない製造方法を提供する。【解決手段】  二重の完全ケイ化ゲートデバイスを製造する方法は、異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップと、前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、熱処理を遂行するステップとを含み、前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも２つのＭＯＳＦＥＴは異なる仕事関数を有する。【選択図】図１
2006324627.tif 000002
【特許請求の範囲】
【請求項１】
異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップと、
前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、
熱処理を遂行するステップと
を含み、
前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも２つのＭＯＳＦＥＴは異なる仕事関数を有する、二重の完全ケイ化ゲートデバイスを製造する方法。
【請求項２】
前記二重の完全ケイ化ゲートデバイスは、ＣＭＯＳデバイスであって、厚い半導体ゲート電極を有するＭＯＳＦＥＴがｎＭＯＳＦＥＴであって、薄い半導体ゲート電極を有するＭＯＳＦＥＴがｐＭＯＳＦＥＴである、請求項１に記載の方法。
【請求項３】
前記熱ステップは、
前記厚い半導体ゲート電極を部分的にケイ化する第１の熱処理ステップと、
残存する未反応の金属層を取り除くステップと、
前記厚い半導体ゲート電極を完全にケイ化する第２の熱処理ステップと
を含む、請求項１又は２に記載の方法。
【請求項４】
前記第１の熱ステップの間に形成されケイ化物は、金属リッチなケイ化物である、請求項３に記載の方法。
【請求項５】
前記第２の熱ステップの後に形成された前記完全ケイ化ゲート電極の金属−半導体の原子パーセント比は、前記第１の熱ステップの後に形成された前記部分的にケイ化されたゲート電極の金属−半導体の原子パーセント比より低い、請求項４に記載の方法。
【請求項６】
前記半導体ゲート電極は、シリコンを含む、請求項５に記載の方法。
【請求項７】
前記金属層は、ニッケルを含む、請求項６に記載の方法。
【請求項８】
前記金属リッチなケイ化物は、ｘ／ｙ≧２のＮｉｘＳｉｙケイ化物である、請求項７に記載の方法。
【請求項９】
前記第２の熱ステップの後に形成された前記完全ケイ化ゲート電極の前記ケイ化物は、ｘ／ｙ＝１のＮｉｘＳｉｙケイ化物である、請求項８に記載の方法。
【請求項１０】
厚さｔＳｉ１を有する第１の半導体ゲート電極を備えた第１のＭＯＳＦＥＴを提供するステップと、
ｔＳｉ２＜ｔＳｉ１である、厚さｔＳｉ２を有する第２の半導体ゲート電極を備えた第２のＭＯＳＦＥＴを提供するステップと、
前記第１のＭＯＳＦＥＴの前記第１の半導体ゲート電極の上に厚さｔＭ１を有する第１の金属層を積層するステップと、
前記第２のＭＯＳＦＥＴの前記第２の半導体ゲート電極の上に厚さｔＭ２を有する第２の金属層を積層するステップと、
前記第１のＭＯＳＦＥＴの前記第１の半導体ゲートを部分的にケイ化して、ケイ化物Ｍｘ１Ｓｙ１を形成すると共に、前記第２のＭＯＳＦＥＴの前記第２の半導体ゲートを完全にケイ化して、ケイ化物Ｍｘ２Ｓｙ２を形成するように、第１の熱処理を実行するステップと、
積層した金属の未反応部分を選択的に除去するステップと、
前記部分的にケイ化された第１の半導体ゲート電極を完全にケイ化して、ケイ化物Ｍｘ３Ｓｙ３を形成するように、第２の熱処理を実行するステップと
を含む、二重の完全ケイ化ゲートデバイスを製造する方法。
【請求項１１】
ｘ２／ｙ２＞ｘ３／ｙ３である、請求項１０に記載の方法。
【請求項１２】
前記第１の熱処理ステップは、前記第１のＭＯＳＦＥＴの前記第１ゲート電極を部分的にケイ化すると共に、前記第２のＭＯＳＦＥＴの前記第２ゲート電極を完全にケイ化するための熱の使用量を選択するステップを含む、請求項１０又は１１に記載の方法。
【請求項１３】
前記第１及び第２の金属層は、実質的に同一の組成と厚さ（ｔＭ２≒ｔＭ１）を有し、前記第１の熱処理ステップの間、前記第１及び第２のＭＯＳＦＥＴについて、実質的に同じケイ化物（ｘ１／ｙ１≒ｘ２／ｙ２）が形成される、請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
前記第１及び第２のＭＯＳＦＥＴの前記第１及び第２の半導体は、シリコンを備える、請求項１０から１３のいずれか一項に記載の方法。
【請求項１５】
一体としての金属層／半導体ゲート電極の原子パーセント比が、前記第１のＭＯＳＦＥＴについては１より大きく、前記第２のＭＯＳＦＥＴについては２より大きいように、厚さ比ｔＭ１／ｔＳｉ１及びｔＭ２／ｔＳｉ２が選択される、請求項１４に記載の方法。
【請求項１６】
前記第１のＭＯＳＦＥＴの前記部分的にケイ化された第１のゲート電極の金属−半導体の原子パーセント比は、１より大きく２より小さい、請求項１５に記載の方法。
【請求項１７】
前記第１及び第２金属層がニッケルを備える、請求項１４から１６のいずれか一項に記載の方法。
【請求項１８】
ｘ１／ｙ１≒ｘ２／ｙ２＞１である、請求項１７に記載の方法。
【請求項１９】
ｘ２／ｙ２＞２及びｘ３／ｙ３≒１である、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセス技術及び半導体デバイスに関する。特に、本発明は、金属と半導体材料の間の反応によって形成された金属製のゲート電極を有する半導体デバイスに関する。
【背景技術】
【０００２】
ＣＭＯＳ（相補型の金属-酸化物-シリコン）デバイスは、ｎＭＯＳとｐＭＯＳの２つのタイプのトランジスタを含み、それぞれのタイプのトランジスタは、それ自身の特徴及びプロパティを有する。金属ゲート電極を用いることによって、シート抵抗を減少させ、半導体ゲートのデプリーション効果を除去でき、接合領域のドーピングとは関係なく仕事関数をコントロールできるという利点が得られるので、半導体ゲート電極を金属ゲート電極に置き換える傾向がある。
【０００３】
金属ゲート電極は、半導体ゲート電極について金属との完全ケイ化法（full silicidation：ＦＵＳＩ）によって形成される。半導体ゲート電極は、ポリシリコンゲート電極であってもよい。金属は、Ｗ等の超硬金属、Ｐｔ等の貴金属、Ｎｉ等の貴金属に隣接する金属、Ｔｉ等の遷移金属、あるいはこれらの全ての組み合わせであってもよい。このケイ化プロセスの間に、ゲート電極はケイ化物に変換される。
【０００４】
高性能ＣＭＯＳデバイスを得る場合、ゲート電極の仕事関数は、各トランジスタタイプについて異なっている。そのため、各トランジスタタイプについて異なるゲート電極金属が使用され、いわゆる二重の金属ゲート又は二重の仕事関数の金属ゲートＣＭＯＳデバイスを生みだすことができる。半導体ゲート電極の完全なケイ化を利用して、このような二重の金属ゲートＣＭＯＳデバイスを形成する様々な製造法が存在する。米国特許第6,905,922号によると、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＦＵＳＩゲート電極は、それぞれ別々のケイ化ステップで形成される。このアプローチによって、異なる金属を各々のトランジスタタイプについて使用できるが、工程の数が増えて、最初に形成されたケイ化物は、後段のケイ化物を形成する高温処理を受ける。
【０００５】
A. Veloso他の"Work function engineering by FUSI and its impact on the performance and reliability of oxynitride and Hf-silicate based MOSFET's" IEDM Proceedings 2004 p855-858には、単一のニッケル層を積層し、１回又は２回のアニールステップによるニッケルケイ化物を形成することによって、完全にケイ化したｎＭＯＳトランジスタとｐＭＯＳトランジスタの形成について開示している。ゲート電極の仕事関数は、ニッケル層の積層より前のポリシリコンゲートのドーピングによって設計できる。しかし、この方法は、酸窒化物ゲート絶縁体上に形成されたゲート電極についてのみ、仕事関数を調整できる。
【０００６】
米国特許出願公開第2005/0158996号には、接合領域（ソース／ドレイン）上に低抵抗パスを形成するために、基板上の熱安定なＮｉ１Ｓｉ１、すなわち、ソース／ドレイン接合部、又は、ポリシリコンゲートを形成する方法を開示している。
【０００７】
W. Maszara他の"Transistors with Dual Work Function Metal Gates by Single Full Silicidation (FUSI) of Polysilicon gates" IEDM Proceeding 2002 p367-370には、完全にケイ化されたゲート電極の仕事関数をコントロールする別の方法が開示されている。このアプローチによれば、両方のタイプのトランジスタについて、金属としてニッケルを使用して、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＦＵＳＩゲートを単一のケイ化ステップの間で形成される。ポリシリコンゲート電極におけるドーパントの存在のために、ｎＭＯＳトランジスタとｐＭＯＳトランジスタについて、それぞれ異なる仕事関数が得られる。このアプローチは、一つの金属しか使用しないが、ｎＭＯＳ及びｐＭＯＳトランジスタの間の仕事関数の相違は、ケイ化前の半導体ゲート電極に存在するドーパントによって決定される。一般に、接合領域にドーピングすると共に、ゲート電極をドーピングすることは、このように形成されたトランジスタの仕事関数が接合領域のドーピングに依存することを意味する。ゲート電極のドーピングを接合領域のドーピングとは独立して選択する場合には、追加のマスキングステップとインプランテーションステップが工程に含まれ、その結果、プロセスコストと複雑さが増す。
【０００８】
Takahashi等の"Dual Workfunction Ni-Silicidation/HfSiON Gate Stacks by Phase-Controlled Full-silicidation (PC-FUSI) technique for 45nm-node LSTP and LOP devices" IEDM Proceedings 2004 p91-94には、別の二重の金属ゲートが記載されている。このアプローチによると、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの上に薄いニッケル層と厚いニッケル層をそれぞれ積層することによって、異なる仕事関数を持つケイ化ニッケルの異なる相が得られる。それに続くアニールステップの間に、対応する相を有する完全ケイ化ニッケルゲート電極が形成される。しかし、発明者は、Takahashiの完全ケイ化技術を利用した場合には、Ｎｉリッチ完全ケイ化ゲート電極が、ｐＭＯＳトランジスタ上で得られるだけでなく、短いゲート長さを持つｎＭＯＳトランジスタを含めて、小さい寸法の全てのトランジスタ上でも得られることを見出した。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、各トランジスタタイプの金属ゲート電極の仕事関数を、簡単で能率的に設計でき、トランジスタ又は使われたゲート絶縁体のジオメトリ及び／または大きさとは関係なくコントロール可能な二重の金属ゲートＣＭＯＳデバイスを製造する複雑でない製造方法を提供する必要がある。
【課題を解決するための手段】
【００１０】
二重の完全ケイ化ゲートデバイスを製造する方法は、異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップと、前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、熱処理を遂行するステップとを含み、前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも２つのＭＯＳＦＥＴは異なる仕事関数を有する。この方法では、さらに、前記二重の完全ケイ化ゲートデバイスは、ＣＭＯＳデバイスであって、厚い半導体ゲート電極を有するＭＯＳＦＥＴがｎＭＯＳＦＥＴであって、薄い半導体ゲート電極を有するＭＯＳＦＥＴがｐＭＯＳＦＥＴであってもよい。さらに、前記熱ステップは、前記厚い半導体ゲート電極を部分的にケイ化する第１の熱処理ステップと、残存する未反応の金属層を取り除くステップと、前記厚い半導体ゲート電極を完全にケイ化する第２の熱処理ステップとを含んでもよい。またさらに、前記第１の熱ステップの間に形成されケイ化物は、金属リッチなケイ化物であってもよい。また、前記第２の熱ステップの後に形成された前記完全ケイ化ゲート電極の金属−半導体の原子パーセント比は、前記第１の熱ステップの後に形成された前記部分的にケイ化されたゲート電極の金属−半導体の原子パーセント比より低くてもよい。特に、前記金属リッチなケイ化物は、ｘ／ｙ≧２のＮｉｘＳｉｙケイ化物であってもよい。また特に、前記第２の熱ステップの後に形成された前記完全ケイ化ゲート電極の前記ケイ化物は、ｘ／ｙ＝１のＮｉｘＳｉｙケイ化物であってもよい。
【００１１】
二重の完全ケイ化ゲートデバイスを製造する方法は、厚さｔＳｉ１を有する第１の半導体ゲート電極を備えた第１のＭＯＳＦＥＴを提供するステップと、ｔＳｉ２＜ｔＳｉ１である、厚さｔＳｉ２を有する第２の半導体ゲート電極を備えた第２のＭＯＳＦＥＴを提供するステップと、前記第１のＭＯＳＦＥＴの前記第１の半導体ゲート電極の上に厚さｔＭ１を有する第１の金属層を積層するステップと、前記第２のＭＯＳＦＥＴの前記第２の半導体ゲート電極の上に厚さｔＭ２を有する第２の金属層を積層するステップと、前記第１のＭＯＳＦＥＴの前記第１の半導体ゲートを部分的にケイ化して、ケイ化物Ｍｘ１Ｓｙ１を形成すると共に、前記第２のＭＯＳＦＥＴの前記第２の半導体ゲートを完全にケイ化して、ケイ化物Ｍｘ２Ｓｙ２を形成するように、第１の熱処理を実行するステップと、積層した金属の未反応部分を選択的に除去するステップと、前記部分的にケイ化された第１の半導体ゲート電極を完全にケイ化して、ケイ化物Ｍｘ３Ｓｙ３を形成するように、第２の熱処理を実行するステップとを含む。また、ｘ２／ｙ２＞ｘ３／ｙ３であってもよい。さらに、前記第１の熱処理ステップは、前記第１のＭＯＳＦＥＴの前記第１ゲート電極を部分的にケイ化すると共に、前記第２のＭＯＳＦＥＴの前記第２ゲート電極を完全にケイ化するための熱の使用量を選択するステップを含んでもよい。またさらに、前記第１及び第２の金属層は、実質的に同一の組成と厚さ（ｔＭ２≒ｔＭ１）を有し、前記第１の熱処理ステップの間、前記第１及び第２のＭＯＳＦＥＴについて、実質的に同じケイ化物（ｘ１／ｙ１≒ｘ２／ｙ２）が形成されてもよい。また、一体としての金属層／半導体ゲート電極の原子パーセント比が、前記第１のＭＯＳＦＥＴについては１より大きく、前記第２のＭＯＳＦＥＴについては２より大きいように、厚さ比ｔＭ１／ｔＳｉ１及びｔＭ２／ｔＳｉ２が選択されてもよい。さらに、前記第１のＭＯＳＦＥＴの前記部分的にケイ化された第１のゲート電極の金属−半導体の原子パーセント比は、１より大きく２より小さくてもよい。
【００１２】
二重の完全ケイ化ゲートデバイスを製造する方法について説明する。この方法は、半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップを含む。半導体ゲート電極の厚さは、少なくとも２つのＭＯＳＦＥＴのそれぞれについて異なるので、少なくとも２つのＭＯＳＦＥＴの一方の半導体ゲート電極の厚さは、他方のものより厚い。また、この方法は、半導体ゲート電極の上に少なくとも金属層を積層するステップと、少なくとも２つのＭＯＳＦＥＴのうちの一方の厚い半導体ゲート電極を部分的にケイ化すると共に、上記２つのＭＯＳＦＥＴの他方の薄い半導体ゲート電極を完全にケイ化する第１の熱処理ステップと、上記積層した金属の未反応の金属の部分を選択的に除去するステップと、上記部分的にケイ化された半導体ゲート電極を完全にケイ化する第２の熱処理ステップとを含む。
【００１３】
この方法は、特に、ＣＭＯＳデバイスであって、厚い半導体ゲート電極を有するＭＯＳＦＥＴがｎＭＯＳＦＥＴであって、薄い半導体ゲート電極を有するＭＯＳＦＥＴがｐＭＯＳＦＥＴである二重の完全ケイ化ゲートデバイスを形成するために有用である。
【００１４】
第１の熱ステップの間で、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方について金属リッチなケイ化物が形成されるが、ｎＭＯＳＦＥＴの半導体ゲート電極の一部だけがケイ化される。
【００１５】
第２の熱ステップの間で、ｎＭＯＳＦＥＴの部分的にケイ化されたゲート電極が完全にケイ化される。この完全にケイ化したゲート電極の金属−半導体の原子パーセント比は、開始時の部分的にケイ化したゲート電極の金属−半導体の原子パーセント比より低い。
【００１６】
ある実施例では、半導体ゲート電極は、シリコンを含み、金属層は、ニッケルを含む。第１の熱ステップの間で形成された金属リッチなケイ化物は、ｘ／ｙ≧２であるＮｉｘＳｉｙケイ化物である。第２の熱ステップの間で形成された完全にケイ化されたゲートのケイ化物は、ｘ／ｙ＝１であるＮｉｘＳｉｙケイ化物である。
【００１７】
また、本発明に係る二重の完全ケイ化ゲートデバイスを製造する方法は、以下の通り述べられる。この方法は、厚さｔＳｉ１を有する第１の半導体ゲート電極を備えた第１のＭＯＳＦＥＴを提供するステップと、厚さｔＳｉ２を有する第２の半導体ゲート電極を備えた第２のＭＯＳＦＥＴを提供するステップとを含む。厚さについては、ｔＳｉ２＜ｔＳｉ１である関係を有する。また、この方法は、前記第１のＭＯＳＦＥＴの前記半導体ゲート電極の上に厚さｔＭ１を有する第１の金属層を積層するステップと、前記第２のＭＯＳＦＥＴの前記半導体ゲート電極の上に厚さｔＭ２を有する第２の金属層を積層するステップと、前記第１のＭＯＳＦＥＴの前記第１の半導体ゲートを部分的にケイ化して、ケイ化物Ｍｘ１Ｓｙ１を形成すると共に、前記第２のＭＯＳＦＥＴの前記第２の半導体ゲートを完全にケイ化して、ケイ化物Ｍｘ２Ｓｙ２を形成するように、第１の熱処理を実行するステップと、積層した金属の未反応部分を選択的に除去するステップと、前記部分的にケイ化された第１の半導体ゲート電極を完全にケイ化して、ケイ化物Ｍｘ３Ｓｙ３を形成するように、第２の熱処理を実行するステップとを含む。
【００１８】
第１のＭＯＳＦＥＴについて、第１の熱ステップの間で形成されたケイ化物の金属−半導体の原子パーセント比ｘ２／ｙ２は、第２の熱ステップの間に形成されたケイ化物の金属−半導体の原子パーセント比ｘ３／ｙ３より大きい。第１の熱ステップにおける熱の使用量は、第１のＭＯＳＦＥＴのゲート電極を部分的にケイ化し、第２のＭＯＳＦＥＴのゲート電極を完全にケイ化するように選択される。
【００１９】
ある実施の形態では、前記第１及び第２の金属層は、実質的に同一の組成と厚さ（ｔＭ２≒ｔＭ１）を有し、前記第１の熱処理ステップの間、前記第１及び第２のＭＯＳＦＥＴについて、実質的に同じケイ化物が形成され、形成されたケイ化物の金属−半導体の原子パーセント比は、実質的に同じになる（ｘ１／ｙ１≒ｘ２／ｙ２）。
【００２０】
第１の熱ステップの間で形成されたケイ化物の金属−半導体の原子パーセント比は、１より大きいことが好ましい（ｘ１／ｙ１≒ｘ２／ｙ２＞１）。第１の熱ステップの間で形成した第１のＭＯＳＦＥＴのケイ化物の金属−半導体の原子パーセント比は２より大きいことが好ましい（ｘ２／ｙ２＞２）。第２の熱ステップ目の間で形成した第１のＭＯＳＦＥＴのケイ化物の金属−半導体の原子パーセント比は、およそ１であることが好ましい（ｘ３／ｙ３≒１）。
【００２１】
未反応の金属層と、半導体ゲート電極についての厚さ比ｔＭ１／ｔＳｉ１及びｔＭ２／ｔＳｉ２は、一体として金属層／半導体ゲート電極の金属−半導体の原子パーセント比が第１のＭＯＳＦＥＴについては１より大きく、第２のＭＯＳＦＥＴについては２より大きいように、選択することが好ましい。ケイ化の後、第１のＭＯＳＦＥＴの部分的にケイ化されたゲート電極の金属−半導体の原子パーセント比は、１より大きく、２より小さい。
【００２２】
ある実施の形態では、第１及び第２のＭＯＳＦＥＴの半導体ゲート電極は、シリコンを含み、第１及び第２の金属層は、ニッケルを含む。
【００２３】
添付図面を参照しながら以下の詳細な説明を読むことによって、当業者にとっては、他の態様と同様、これらとその利点は共に明らかである。
【発明を実施するための最良の形態】
【００２４】
好ましい実施の形態について、添付図面を用いて説明する。ここに開示された実施の形態及び図面は、制限的であるよりもむしろ説明に便利であることを意図したものである。図面においては、同一の特徴を有するものには同一の符号を用いている。
【００２５】
選択した金属−半導体合金、すなわちケイ化物について、その仕事関数は、合金が形成される特定の相に依存する。そのため、一つのタイプのトランジスタについてのゲート電極として、そのような金属−半導体の組み合わせは、この組み合わせのうちのどの相がこのタイプのトランジスタについて形成されたかに依存する。
【００２６】
本発明による方法では、前記金属層は、下層の半導体材料の中に拡散し、金属ゲート電極について適当な金属であることが好ましい。特に、前記金属層は、タンタル又はタングステン等の超硬金属、Ｐｔ等の貴金属、Ｎｉ等の貴金属に隣接する金属、Ｔｉ等の遷移金属、あるいはこれらの金属の２つあるいはそれ以上の全ての組み合わせであってもよい。
【００２７】
前記半導体層は、金属ゲート電極について適当な材料である。特に、半導体層は、Ｓｉ、Ｇｅ、あるいはその混合物であってもよい。
【００２８】
例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ２、Ｎｉ３１Ｓｉ１２、あるいはＮｉ３Ｓｉ等の金属リッチ相が、ｐＭＯＳトランジスタについてのＦＵＳＩゲート電極材料としてよりふさわしいかもしれないが、一方、ＮｉＳｉ又はＮｉＳｉ２等の金属プアな相がｎＭＯＳについてのＦＵＳＩゲート電極材料としてよりふさわしいかもしれない。
【００２９】
本発明の枠組みでは、「ケイ化（ケイ化された、ケイ化物）（silicide, silicided, silicidation）」の用語は、金属とシリコンの間の反応を示すものであるが、シリコンに限定することを意図するものではない。例えば、Ｇｅか、他の適当な半導体材料と金属との反応もケイ化と呼ばれる。
【００３０】
本発明の枠組みでは、「金属リッチなケイ化物」という用語は、前記金属と前記半導体との間の反応から得られる金属−半導体の比が１より大きい材料を示すものである。
【００３１】
ケイ化物相（あるいは金属半導体相と呼ばれる）が以下の化学式ＭｘＳｙによって表される。ここで、Ｍは金属を表して、Ｓは半導体を表しており、ｘとｙは、０と異なる整数又は実数である。金属リッチなケイ化物では、ｘ／ｙが1より大きい。
【００３２】
反応を完結させるために十分な熱の使用量が提供される場合には、各タイプのトランジスタについて、ケイ化プロセスの前に存在する金属と半導体材料の厚さ比ｔＭ／ｔＳｉを選択することによって、特定のタイプのトランジスタについて、特定のケイ化物相を得ることができる。Takahashi等の"Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-silicidation (PC-FUSI) technique for 45nm-node LSTP and LOP devices" IEDM Proceedings 2004 p91-94で研究されているアプローチでは、金属膜の厚さが厚さ比ｔＭ／ｔＳｉを選択するために用いられており、そのため、ケイ化物が形成される。これには、所望の厚さ比を得るために、形成されるニッケル層の厚さの正確なコントロールが必要であるという欠点がある。たとえ、小さな大きさのトランジスタについて、よくコントロールされたニッケル層が形成されるとしても、隣接しているそのような小さいゲート電極に由来する余剰のニッケルが、熱処理ステップの間に、ポリシリコンゲート電極の方へ拡散して、ケイ化の間に利用可能な有効なニッケル量を増加させるので、有効なニッケル−シリコン比は、上記得られた厚さ比から決定される比より多い。
【００３３】
本発明の第１の実施の形態では、ｎＭＯＳ及びｐＭＯＳトランジスタの両方について、一つの金属層を用いて完全にケイ化したゲート電極を形成する方法を開示しているが、ここで、金属層の積層より前の半導体ゲート電極厚さは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタについて異なる。同じウエハ上の各タイプのトランジスタの半導体ゲート電極上に積層された同じ量の金属について、ゲート電極で利用可能な半導体材料の量に依存して、各トランジスタのタイプについて異なる相が形成される。すなわち、存在する半導体が少ないほど、より金属リッチなケイ化物が形成される。
【００３４】
従って、各タイプのトランジスタについてゲート電極の半導体材料の厚さを選択することによって、同じケイ化プロセスの間で金属−半導体の組み合わせの様々なケイ化物相を形成することができ、したがって、一つのケイ化プロセスにおいて、異なる仕事関数を有する２つのゲート電極を作成することができる。
【００３５】
また、任意的には、各タイプのトランジスタについて、金属−半導体の比がそれぞれの相を形成するためのものである限り、各タイプのトランジスタについて存在する金属の厚さ（ｔＭ）は、異なってもよい（ｔＭ１、ｔＭ２）。
【００３６】
あるタイプのトランジスタについて高い厚さ比ｔＭ／ｔＳｉを得るために、対応するゲート電極上で利用可能な半導体材料の量を減らすことによって、使用する金属の層を薄くできる。その結果、低い厚さ比ｔＭ／ｔＳｉが望まれる場合に、他のタイプのトランジスタの近くに存在する余剰の金属はわずかとなる。特に、より短い長さと幅を有するトランジスタについて、より厚い金属層が使用される場合には、ゲート電極上、すなわち半導体ゲート電極の上に存在する金属の体積に比較して、ゲート電極を囲む金属の体積は、無視できない。
【００３７】
発明を説明する目的のために、金属としてニッケル（Ｎｉ）を用い、半導体としてシリコン（Ｓｉ）を使用する。各タイプのトランジスタについて様々なＮｉケイ化物相を形成することによってＦＵＳＩゲート電極の仕事関数を調整する能力はＣＭＯＳインテグレーションについて非常に魅力的である。これを達成するために、ケイ化前のニッケル層／シリコン層の効果的な厚さ比ｔＮｉ／ｔＳｉは、ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとでは異なっていなければならない。
【００３８】
ＮｉＳｉゲート電極がｎＭＯＳトランジスタについて形成される場合には、この厚さ比ｔＮｉ／ｔＳｉは、１．１未満でなければならず、０．５５〜０．８の間であることが好ましい。
【００３９】
Ｎｉリッチなゲート電極がｐＭＯＳトランジスタについて形成される場合には、この厚さ比ｔＮｉ／ｔＳｉは、１．１より大きいことが好ましい。
【００４０】
Ｎｉ／Ｓｉの厚さ比０．６、０．９、１．２、１．４及び１．７について、それぞれＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉ相がゲート電極とゲート絶縁体との間の界面で得られる。
【００４１】
図1に示されるように、厚さ比を増やすことで、シリコン／ニッケルの組み合わせの仕事関数が増大する（ＮｉＳｉについて４．５ｅＶ、Ｎｉ２Ｓｉについて４．７４ｅＶ、及びＮｉ３Ｓｉについて４．８６ｅＶ）。
【００４２】
上記実施の形態による方法は、大きなデバイス用のゲート電極として形成された半導体−金属相をコントロールするために使用する特定用途のものではあるが、小さいデバイス用、すなわち、およそ１００ｎｍより小さいデバイスについては、有効な金属−半導体の比は、厚さ比ｔＭ／ｔＳｉから期待されるよりも大きいかもしれない。大きなデバイスでは、ケイ化プロセスに参加している金属の全ては、実質的にゲート電極の上の金属相から生じているのに対して、小さいデバイスでは、例えば、１０％以上又は２５％以上の適当な量の金属がゲート電極のエリア外の金属から生じている。この適当な量は、厚さ比に基づいて予想されるより金属リッチな次の相を形成するのに十分である。
【００４３】
好ましい実施の形態では、したがって、本発明は、２段階のケイ化プロセスを用いる第１の実施の形態での開示と結合される。
【００４４】
本発明の２段階ケイ化プロセスは、露出したシリコンゲート電極の上にニッケル層を積層するステップと、第１の熱処理ステップを遂行するステップと、未反応のニッケルを選択的に除去するステップと、第２の熱処理ステップを遂行するステップとを含む。厚さ比ｔＮｉ／ｔＳｉは、０．５４〜３の範囲が好ましい。積層したままの（as-deposited）ニッケル層の厚さｔＮｉは、１０ｎｍ〜２００ｎｍの範囲にあることが好ましく、積層したままのシリコンゲート電極の厚さｔＳｉは、２０ｎｍ〜３００ｎｍの範囲にあることが好ましい。
【００４５】
第１の熱処理ステップのパラメーターは、ｎＭＯＳ及びｐＭＯＳトランジスタの両方の上に金属リッチな相を形成するように選ばれる。シリコン厚さの相違のために、ｐＭＯＳゲート電極のシリコンは完全にケイ化されるが、その一方、シリコン層がゲート絶縁体とケイ化部分の間に残るように、ｎＭＯＳゲート電極のシリコンは部分的にのみケイ化される。さらに、十分なニッケルがゲート電極の近くで利用可能な場合には、小さいトランジスタについてさえ、第１の熱ステップの適切な調整によって、ｎＭＯＳゲート電極の完全なケイ化を避けることを支援できる。十分なニッケルがｎＭＯＳゲート電極に取り込まれるように、第１の熱処理ステップの熱の使用量は、ｎＭＯＳトランジスタのシリコンが部分的にのみ消費される一方、ｐＭＯＳトランジスタのシリコンを完全に消費するように選ばれる。すなわち、十分な金属リッチなケイ化物が形成され、第２の熱処理ステップの間に、このｎＭＯＳゲート電極が完全にケイ化される。
【００４６】
第１の熱処理ステップは、高速熱処理（ＲＴＰ）を用いて実施され、この第１の熱処理ステップの温度及び継続時間は、それぞれ２５０℃〜４５０℃の範囲と、１５秒〜６０秒の範囲である。また、他の熱エネルギー源として当業者で知られているものには、スパイクアニール、レーザーアニール、炉内アニール等がある。
【００４７】
選択的エッチングを行なって、当業者で知られているようにケイ化物に関して選択的に未反応のニッケルを取り除くために遂行される。また、特に、ｎＭＯＳトランジスタの近くに存在する余剰の金属もこの除去ステップの間で取り除かれる。その後、第２の熱処理ステップが遂行されて、ｎＭＯＳゲート電極の残存するシリコンを変換し、金属プアな完全ケイ化物ゲート電極を形成する。金属とさらに反応するシリコンが残っていないので、第２の熱処理ステップの間、ｐＭＯＳゲート電極のケイ化物は、影響を受けない。
【００４８】
第２の熱処理ステップは、高速熱処理（ＲＴＰ）を用いて実施され、この第２の熱処理ステップの温度及び継続時間は、およそ３５０℃〜７００℃の範囲と、１５秒〜６０秒の範囲である。また、他の熱エネルギー源として当業者で知られているものには、スパイクアニール、レーザーアニール、炉内アニール等がある。
【００４９】
図２ａ−ｄには、上述のプロセス手順を示している。図２ａで示すように、ゲートスタックは２つのトランジスタ（３、４）を備え、各ゲートは半導体ゲート電極（６）と、同じ基板（２）の上に形成されたゲート絶縁体（７）とを含む。半導体ゲート電極の厚さは左のトランジスタ（３）についてよりも大きい（ｔＳｉ１＞ｔＳｉ２）。異なる厚さを持つゲート電極（６）が同じ半導体層から形成されるように、半導体層のトポグラフを生成する様々な方法が当業者において知られている。例えば、米国特許第6,855,605号では、半導体層に、プロセス中でその後除去可能な部分を形成する方法を開示しており、それによって半導体層のトポグラフを生成できる。
【００５０】
各々のゲート電極の上部に、厚さｔＭを持つ金属（１１）が積層される。この例では、図２ｂで示されるように、両方のトランジスタ（３、４）について金属厚さは同じ(ｔＭ１=ｔＭ２)である。第１の熱処理ステップの間、薄い半導体層(ｔＳｉ２)の場合にこのゲート電極を置き換える金属リッチなケイ化物が形成され、その一方、厚い半導体層(ｔＳｉ１)については、元の半導体の底部（６ｃ）がゲート絶縁体の近くに残っている。図２ｃに示されるように、いくらかの余剰の金属（１１）が左のトランジスタについて残る。金属の未反応部分（１１）を選択的に取り除いた後、左のトランジスタ（３）のゲート電極は、完全にケイ化される。それによって、スタックの金属リッチなケイ化物の上層及び金属プアなケイ化物ゲート電極（１２）中の下層の半導体層を変換する。
【００５１】
仕事関数をさらに調整できるように、任意的に、ケイ化前に半導体ゲート電極にドープしてもよい。得られた１つのタイプのケイ化物相について、対応する仕事関数は、それを完全にケイ化する前に半導体ゲート電極に存在するドーパントのタイプ及び量によって修正できる。Kedzierski他の"Metal-gate FinFET and fully depleted SOI devices using total gate silicidation", proceedings IEDM 2002 p 247には、ＮｉＳｉ  ＦＵＳＩゲート電極の仕事関数における実質的なドーパントの効果を開示している。
【００５２】
図３ａ−ｅは、実施例にしたがって工程を概要的に示す図である。図３ａは、基板（２）の上に形成したＣＭＯＳデバイス（１）を示す図である。ＣＭＯＳデバイスは、少なくとも１つのｎＭＯＳトランジスタ（３）と少なくとも１つのｐＭＯＳトランジスタ（４）とを備える。各トランジスタは、ゲート電極（６）、ゲート電極（７）と基板（２）との間のゲート絶縁体（７）、スタックのゲート電極（６）及びゲート絶縁体（７）の周辺の誘電体に形成された側壁スペーサ（８）、ゲートスタック（６、７）にアラインされると共に側壁スペーサ（８）の下に延在するソース（９）及びドレイン（１０）の接合領域を備える。ｐＭＯＳトランジスタ（４）からｎＭＯＳトランジスタ（３）を孤立させるためにアイソレーション構造体（５）が設けられる。
【００５３】
図３ａに示されたトランジスタ（３、４）は、バルクトランジスタ又は多重ゲートトランジスタ（ＭｕＧＦＥＴ）等のどのようなタイプの金属−酸化物−半導体フィールド効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。ゲート絶縁体（７）は、当業者で知られているように、酸化シリコン、酸窒化シリコン、及び、酸化ハフニウム、ケイ酸ハフニウム（hafniumsilicates）、アルミナ酸化物等の高ｋ絶縁体であってもよい。ゲート電極（６）は、シリコンとシリコン−ゲルマニウム等の半導体で形成される。
【００５４】
図３ａに示されるように、ｎＭＯＳトランジスタ（３）のゲート電極（６）は、多結晶シリコン等の厚さがｔＳｉの単一の半導体で形成されることが好ましく、一方、ｐＭＯＳトランジスタ（４）のゲート電極（６）は、少なくとも２層（６ａ、６ｂ）のスタックを構成している。露出層（６ｂ）を選択的に除去できるように、これらの少なくとも２層（６ａ、６ｂ）は、選ばれた異なる材料で形成される。基板（２）は、バルク半導体基板（（例えば、シリコン又はゲルマニウムウエハ）、又は、絶縁体の上の半導体基板（例えば、シリコン−オン−絶縁体（ＳＯＩ）、ゲルマニウム−イン−絶縁体（ＧｅＯＩ））であってもよい）。図３に示されたＣＭＯＳデバイスは、当業者に知られ、理解されているように、標準的な半導体プロセスによって製造される。
【００５５】
図３ｂに示されている次の工程では、半導体層（６ａ）が露出するように、ｐＭＯＳ（４）ゲート電極の上層（６ｂ）が選択的に取り除かれる。この上層（６ｂ）は、ＳｉＧｅから形成され、一方、底層（６ａ）は、多結晶シリコンから形成される。また、この材料は、ｎＭＯＳトランジスタ（３）のゲート電極（６）を形成するために使用することが好ましい。厚さｔＳ１を有する半導体層（６ａ）が残存するように、ドライエッチングプロセスを用いてＳｉＧｅプラグ（６ｂ）を取り除く。
【００５６】
図３ｃに示された次の工程では、厚さｔＭを有する金属（１１）を基板上に均一に積層する。ｐＭＯＳトランジスタ（４）について、半導体層（６ａ）全体にわたって形成する所望のケイ化物相と対応する厚さ比ｔＭ／ｔＳｉ２が得られるように、厚さｔＭ及びｔＳｉ２が選ばれる。ｎＭＯＳデバイスについて、半導体層（６）の完全なケイ化が避けられるように、厚さｔＭ及びｔＳｉ２が選ばれる。
【００５７】
ＣＭＯＳデバイス（１１）は、第１の熱処理ステップ（例えば、高速熱処理（ＲＴＰ））で加熱され、ｐＭＯＳトランジスタ（４）について、金属リッチな完全ケイ化ゲート電極（１２）を形成し、ｎＭＯＳトランジスタ（３）について、金属リッチな部分的完全ケイ化ゲート電極（１２）を形成する。未反応の金属（１１）が除去されて、図３ｄで示されるＣＭＯＳデバイス（１）が生成される。本発明によるケイ化プロセスは、部分的にケイ化されたｎＭＯＳ（３）のゲート電極（１２）を完全にケイ化する第２の熱処理ステップ（例えば、高速熱処理（ＲＴＰ）)によって完了する。
【００５８】
この２段階のケイ化プロセスの第１の熱ステップの間に、薄い半導体ゲート電極を有するトランジスタについて、このゲート電極が完全にケイ化されるように、金属リッチなケイ化物が全てのトランジスタの上に形成され、一方、より厚い半導体ゲート電極を有するトランジスタのゲート電極は、部分的にのみケイ化される。そのため、このような部分的にケイ化されたゲート電極は、金属層周辺のケイ化された金属リッチ部分と、ゲート絶縁体周辺の未ケイ化の半導体部分との２つの部分を含む。
【００５９】
第１のケイ化ステップの熱の使用量は、部分的にケイ化されたゲート電極に形成されるケイ化物の量をコントロールできるように選択される。取り込まれた金属が十分な半導体ゲート電極の部分だけをケイ化するために十分な熱エネルギーが提供されます。
【００６０】
前記第１の熱ステップの温度及び時間のパラメーターは、図５に示されたＮｉ２Ｓｉのケイ化動力学グラフ等の、ケイ化動力学グラフを確立することによって、各々のケイ化物相について決定できる。
【００６１】
第２の熱ステップの間では、部分的にケイ化されたゲート電極が完全にケイ化され、それによって、ケイ化された金属リッチ部分からの金属が未ケイ化部分の半導体材料と反応し、完全ケイ化ゲート電極について選択されたケイ化物相を生成する。
【００６２】
本発明の第２の実施の形態による半導体プロセスでは、形成されるケイ化物の量が金属の量に依存しないが、第１の熱ステップの熱の使用量には依存するという利点を有する。そのため、積層された金属層の厚さはあまり重要でなく、そのためプロセスウィンドウが増加する。第２の熱ステップの間に、ゲート電極の金属リッチなケイ化部分に取り込まれた金属のみが反応するように、余分の金属は、第１の熱処理ステップの後に選択的湿式エッチングによって除去される。
【００６３】
トランジスタ（３）は、ＮｉＳｉゲート電極（１２）形成されるｎＭＯＳトランジスタであり、トランジスタ（４）は、金属リッチなニッケルケイ化物（例えば、Ｎｉ２Ｓｉ）ゲート電極（１２）が形成されるｐＭＯＳトランジスタである、上記実施の形態が図４ａ−ｄに示されている。図４ａに示したように、ｎＭＯＳトランジスタ（３）及びｐＭＯＳトランジスタ（４）が形成され、それによって、半導体ゲート電極（６）は、ｎＭＯＳトランジスタについて、ｐＭＯＳトランジスタについてより厚い（ｔＳｉ１＞ｔＳｉ２）。
【００６４】
図４ｂに示されるように、ニッケル層（１１）がゲート電極（６）の上に積層されて、この実施の形態では、このニッケル層（１１）には両方のタイプのトランジスタ（３、４）について同じ厚さを有する（ｔＭ１＝ｔＭ２）。完全ケイ化ゲートｎＭＯＳトランジスタについてＮｉＳｉ相が形成され、完全ケイ化ゲートｐＭＯＳトランジスタについてＮｉ２Ｓｉが形成されるように、未反応の金属層（１１）の厚さと未反応の半導体ゲート電極の厚さを以下のように選択する。
ｔＮｉ１／ｔＳｉ１＞０．５４、好ましくはおよそ０．６である（ｎＭＯＳ）。
ｔＮｉ２／ｔＳｉ２＞１．１、好ましくはおよそ１．２である（ｐＭＯＳ）。
【００６５】
また、第１の熱ステップの目的が、両方のタイプのトランジスタについてＮｉリッチなケイ化物が形成されるように、半導体ゲートに十分なニッケルを導入することであるので、これらの必要条件は、積層したままの層の原子パーセント比で表される。ｐＭＯＳトランジスタについて、この金属リッチなケイ化物がゲート電極の全体の上にわたり、一方、ｎＭＯＳトランジスタについて、均一なシリコン層（６ｃ）がゲート絶縁体（７）周辺のｎＭＯＳゲート電極に残存すると共に、ゲート電極の一部だけがケイ化される。
Ｎｉ／Ｓｉ（原子％）＞１（ｎＭＯＳ）
Ｎｉ／Ｓｉ（原子％）＞２（ｐＭＯＳ）。
【００６６】
これらの関係は、厚さ又は原子パーセント比で表されるが、存在するニッケルの量についての下限値を規定するのみである。ニッケルリッチなケイ化物を形成するためには、十分なニッケルが存在しなければならず、余分のニッケルは、その後の選択的エッチングの間に除去される。
【００６７】
図４ｃに示すように、第１の熱処理ステップが遂行される。この第１の熱ステップの熱の使用量は、ｐＭＯＳトランジスタ（４）のゲート電極を完全にケイ化するように選択される。ｐＭＯＳゲート電極の全ての半導体材料は、ニッケルと反応し、金属リッチなケイ化物（１２）が形成される。この第１の熱ステップのこの熱の使用量は、ｎＭＯＳトランジスタのゲート電極を部分的にのみケイ化するように選ばれ、それによってｎＭＯＳゲート電極の半導体材料の一部だけがニッケルと反応する。全体としてニッケルプアな完全ケイ化ゲート電極がｎＭＯＳトランジスタ上に形成されるように、この金属リッチな部分は、第２の熱処理ステップの間に、未ケイ化部分と反応するようにニッケルを供給する。その後の選択的エッチングの間に、余分のニッケル（１１）は除去される。ケイ化された部分、及び、この第１の熱ステップの後及び選択的エッチングの後にまだ存在する未ケイ化部分（６ｃ）における全てのニッケル（１２）及びシリコンのシリコン−ニッケル比が、以下の関係を満たすように、この第１の熱ステップの熱の使用量が選択される。
１＜Ｎｉ／Ｓｉ（原子％）＜２（ｎＭＯＳ）、好ましくは１＜Ｎｉ／Ｓｉ（原子％）＜１．５、より好ましくはＮｉ／Ｓｉ（原子％）がおよそ１．２である。
【００６８】
ポリシリコンの所定の厚さｔＳｉ１について、反応したニッケルとシリコンの比は、ケイ化動力学と第１の熱処理ステップの時間−温度依存性から決定できる。図５は、Ｎｉ２Ｓｉケイ化動力学を示す図である。様々な温度についての時間の関数としてのＮｉ２Ｓｉ厚さが未ドープ(白抜き記号)、Ａｓドープ（＋、−記号）又はＢドープ（塗りつぶし記号)について得られる。この物理的プロセスの活性化エネルギーＥａは、およそ１．５ｅＶである。
【００６９】
図６には、ＮｉＳｉとＮｉ２Ｓｉについてのケイ化物成長率の対数を、未ドープ（白抜き四角）、Ａｓドープ（塗りつぶし三角）、Ｂドープ（塗りつぶし円）のケイ化物について、温度Ｔの関数として示した。低温では、ポリシリコンゲート電極（６）内のニッケル層（１１）からのニッケルの拡散についてコントロールされたプロセスにおいて、Ｎｉ２Ｓｉが形成される。余剰のニッケルを除去し、ニッケルリッチなケイ化部分（１２）からのニッケルだけが利用可能である場合には、未ケイ化部分（６ｃ）の金属リッチな部分（１２）からのニッケルの拡散についてコントロールされたプロセスにおいて、ＮｉＳｉが高温で成長し、その結果、ｎＭＯＳトランジスタ（３）について完全にケイ化したＮｉＳｉゲート電極が得られる。所定厚さｔＳｉ１のポリシリコンについて、図５及び６の情報を用いて、第１の熱処理ステップについてのプロセスウィンドウが決定できる。
【００７０】
図７は、この第１の熱ステップ（点線の領域）のプロセスウィンドウを示す。このプロセスウィンドウ内の時間と温度の全ての組み合わせについて、Ｎｉ−Ｓｉ原子パーセント比は、第１の熱処理ステップの後のｎＭＯＳゲート電極の部分的にニッケルリッチなケイ化物と、第２の熱処理ステップの後のこのゲート電極の完全なケイ化物と対応する。第１の熱ステップの間に両方のタイプのトランジスタについて同じ金属リッチなケイ化物相が形成される場合には、部分的ケイ化ｎＭＯＳゲート電極の厚さは、およそ完全ケイ化ｐＭＯＳゲート電極の厚さである。
【００７１】
図４ｄで示されるように、部分的ケイ化ｎＭＯＳゲート電極が完全にケイ化され、それによって、ケイ化されたニッケルリッチ部分からのニッケルが未ケイ化部分からのシリコンと反応する。このニッケルの再配分によって、このＮｉＳｉのケースでは、選択されたニッケル−シリコン比がｎＭＯＳゲート電極（６）にわたって一様に得られる。余分のニッケルが存在しない、すなわち実際に反応するニッケルだけ存在するので、ｐＭＯＳゲート電極のニッケル−シリコン比は実質的に維持されて、部分的ケイ化ｎＭＯＳゲート電極のニッケルリッチな部分のさらなる成長が抑制される。ｎＭＯＳデバイスについてニッケルリッチ部分（１２）からの全てのニッケルがゲート電極（１２、６ｃ）からの全てのシリコンと反応するように、第２の熱ステップの熱の使用量が選択される。
【００７２】
形成されるそれぞれのケイ化金属（１１）とケイ化物相について、図５、６及び７と同様の曲線が形成される。そのような曲線から、金属リッチなケイ化物の成長率とプロセスウィンドウは、第１の熱処理ステップの熱の使用量について決定される。関係４−７が以下の通り一般化される。金属が少ないＭｘ３Ｓｉｙ３（３）ケイ化物と金属リッチなＭｘ２Ｓｉｙ２（４）ケイ化物とを有する完全ケイ化ゲート電極が形成される場合、以下の関係が有効である。
・積層したままの場合
金属／シリコン（％）＞ｘ３／ｙ３（ｎＭＯＳ）
金属／シリコン（％）＞ｘ２／ｙ２（ｐＭＯＳ）
・第１の熱ステップ及び余分の金属の選択的除去の後
ｘ３／ｙ３＜金属／シリコン（％）＜ｘ’３／ｙ’３（ｎＭＯＳ）
ここで、ｘ’３／ｙ’３は、形成される金属−シリコン化合物よりも金属リッチな次の金属−シリコン化合物の原子パーセント比であって、例えば、形成される化合物ＮｉＳｉでは、ｘ３／ｙ３＝１であり、その次の化合物Ｎｉ２Ｓｉでは、ｘ’３／ｙ’３＝２である。
【００７３】
図８ａ−ｅに示された実施例では、接合領域（９、１０）は、ゲート電極（６）と共にケイ化される。図８ａ−ｅは、ゲート電極（６）がソース／ドレイン接合領域（９、１０）から独自にケイ化される工程を概略的に示す。図８ａは、この実施例によるＣＭＯＳデバイス（１）を示す図である。図８ａに示されたデバイスに加えて、絶縁体（１４）を基板上に積層し、化学的−機械的研磨（ＣＭＰ）を用いて平坦化し、図３ａのＣＭＯＳデバイス（１）を生成する。２つのｎＭＯＳトランジスタ（３）は、ただゲート長さが異なる、すなわちソース（９）及びドレイン（１０）領域の間の間隔に関して異なっていることのみを示している。全てのトランジスタ（３、４）は、厚さｔＳｉ１＝１００ｎｍのゲート電極材料（６）としてのポリシリコンと、ゲート絶縁体（７）としてのＨｆＳｉＯＮとを備えるように形成される。
【００７４】
図８ｂに示されるように、ゲートのケイ化の直前のｐＭＯＳゲートのエッチバックによって、ｐＭＯＳデバイス（４）についてのポリシリコンゲート電極（６）の高さ（ｔＳｉ２）を減らすことができる。選択したｐＭＯＳトランジスタについてポリシリコンゲート電極の厚さを減らし、２段階のケイ化プロセスの間に金属リッチなケイ化物を形成し、一方、他のｐＭＯＳトランジスタについて元のポリシリコンの厚さが維持され、同じ２段階のケイ化プロセスの間に、金属プアなケイ化物が得られるように、選択したトランジスタのゲート電極を露出させるように追加のマスクステップをオプションとして用いてもよい。ｐＭＯＳトランジスタのゲート電極のポリシリコンの厚さは、当初のポリシリコン厚さ（ｔＳｉ）の３０％又は４５％（ｔＳ２）に減らされた。
【００７５】
図８ｃに示された厚さｔＭ＝６０ｎｍを有する単一のＮｉ膜（１１）を用いて、ｎＭＯＳトランジスタ（３）について、Ｎｉ／Ｓｉの厚さ比ｔＭ／ｔＳｉ１＝０．６が得られ、ｐＭＯＳトランジスタ（４）については、ｔＭ／ｔＳｉ２＝２（３０％の減少）あるいは１．３（４５％の縮小）が得られる。２ステップのＮｉ  ＦＵＳＩプロセスにおいて、ｎＭＯＳ及びｐＭＯＳトランジスタのケイ化が同時に起こる。
【００７６】
図８ｄは、ｐＭＯＳトランジスタ（４）についての金属リッチ（１２）なＦＵＳＩゲート電極（６）と、ゲート長とは関係なく両方のｎＭＯＳトランジスタについて部分的にケイ化された（１２／６ｃ）ゲート電極（６）とに対して、３４０℃で３０秒間行われた第１の熱ステップの後のＣＭＯＳデバイス（１）を示す図である。図８ｅは、全てのトランジスタについて、ＦＵＳＩゲート電極（６）に対して５２０℃で３０秒の間遂行された第２の熱ステップ後のＣＭＯＳデバイス（１）を示す図である。
【００７７】
ＸＲＤ分析から、ｐＭＯＳトランジスタ（４）のゲート電極に存在する相は、Ｎｉ２Ｓｉと同定され、一方、ｎＭＯＳトランジスタのゲート電極についてＮｉ２Ｓｉ／ＮｉＳｉスタックが同定された。ｐＭＯＳトランジスタのＦＵＳＩゲート電極において、例えばＮｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉ等のよりＮｉリッチな相が存在しないことは、第１の熱ステップの少ない熱の使用量に依るものと考えられ、このことは、第１の熱ステップのケイ化プロセスが所定の熱の使用量についてコントロールされたことを示す。ＦＵＳＩゲート電極のシート抵抗Ｒｓは、ｎＭＯＳトランジスタについて、ゲート長さとは関係なくおよそ２オーム／ｓｑであり、ｐＭＯＳトランジスタについて、１０オーム／ｓｑ（４５％の高さの縮小）又はおよそ１６オーム／ｓｑ（３０％の高さの縮小）である。シート抵抗値は、ｎＭＯＳトランジスタにおけるＮｉＳｉ相とｐＭＯＳトランジスタのＮｉ２Ｓｉ相との存在に主に整合している。
【００７８】
示された実施の形態は単に一例であって、本発明の範囲を制限するものとして捉えるべきではない。請求項は、その効果に言及されていない限り記載された順序又は要素に限定されるものとして読むべきではない。従って、本発明の範囲及びその精神に入る全ての実施の形態及びその均等物は、本発明に含まれる。
【図面の簡単な説明】
【００７９】
【図１】大きなデバイスについての酸窒化ハフニウム−シリコン絶縁体上に形成されたニッケルケイ化物層についてのニッケル層／シリコン層の厚さ比ｔＮｉ／ｔＳｉに関する仕事関数φｍ（ｅＶ）の変化を示すグラフである。
【図２ａ】実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図２ｂ】実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図２ｃ】実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図２ｄ】実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図３ａ】他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図３ｂ】他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図３ｃ】他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図３ｄ】他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図３ｅ】他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図４ａ】さらに他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図４ｂ】さらに他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図４ｃ】さらに他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図４ｄ】さらに他の実施例におけるプロセスフローのいくつかの工程を示す断面図である。
【図５】実施例における、Ｎｉ２Ｓｉケイ化動力学を示すグラフである。
【図６】実施例におけるＮｉＳｉとＮｉ２Ｓｉについてのケイ化物成長率を示すグラフである。
【図７】実施例における、第１の熱処理ステップについてのプロセスウィンドウを示すグラフである。
【図８ａ】実施例におけるプロセスフローの様々な工程を示す断面図である。
【図８ｂ】実施例におけるプロセスフローの様々な工程を示す断面図である。
【図８ｃ】実施例におけるプロセスフローの様々な工程を示す断面図である。
【図８ｄ】実施例におけるプロセスフローの様々な工程を示す断面図である。
【図８ｅ】実施例におけるプロセスフローの様々な工程を示す断面図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【外国語明細書】
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2006324627.tif 000047
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2006324627.tif 000049
2006324627.tif 000050
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2006324627.tif 000052
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2006324627.tif 000060
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2006324627.tif 000062
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2006324627.tif 000078
2006324627.tif 000079
2006324627.tif 000080