(57)【要約】【課題】  本発明の目的は、4個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。【解決手段】  負荷ＭＯＳトランジスタ（Ｔ０、Ｔ１）のソース（ＮＭ）の電圧を制御するスイッチ回路（ＳＷＣ０、ＳＷＣ１）を設け、スイッチ回路（ＳＷＣ０、ＳＷＣ１）を、それぞれワード線（ＷＬ０、ＷＬ１）の電圧で制御する。これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。【選択図】図２
2006018935.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のワード線と、
前記ワード線と交差する方向に設けられた複数のデータ線対と、
前記ワード線および前記データ線対の交点に配置された複数のメモリセルと、
前記複数のメモリセルを制御する複数のスイッチ回路とを有し、
前記複数のメモリセルのそれぞれは、
一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、
一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、
前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、
前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、
前記第１の電極に接続されたドレインと、前記ワード線に接続されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、
前記第３の電極に接続されたドレインと、前記ワード線に接続されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、
前記ワード線に接続される複数のメモリセルの前記第３および第４のＭＯＳＦＥＴの
ソースの電圧を前記複数のスイッチ回路のうちの対応する１つにより制御することを特徴とする半導体記憶装置。
【請求項２】
前記スイッチ回路が、前記ワード線と同電圧の電圧により制御されることを
特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板上に形成された前記複数のメモリセルを具備してなるメモリアレイと、前記半導体基板の周辺に形成された周辺回路領域とを有し、
前記スイッチ回路は、前記周辺回路領域に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第３および第４のＭＯＳＦＥＴは、半導体基板の主面に形成された前記第１および第２のＭＯＳＦＥＴの上方の位置に形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第３と第４のＭＯＳＦＥＴは、薄膜トランジスタで構成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第３と第４のＭＯＳＦＥＴは、
前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するトランジスタで構成されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記第３と第４のＭＯＳＦＥＴは、ソースと、ドレインと、前記ソースおよびドレインを接続するチャネル領域と、前記チャネル領域のコンダクタンスを制御するゲート電極とを有し、
前記チャネル領域の平均の厚さが５ｎｍ以下であるトランジスタで構成されることを
特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記第１および第２のトランジスタは、Ｎ型ＭＯＳＦＥＴであり、
前記第３および第４のトランジスタは、Ｐ型ＭＯＳＦＥＴであることを
特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
半導体基板と、
前記半導体基板上に設けられた複数のワード線と、
前記ワード線と交差する方向に設けられた複数のデータ線対と、
前記ワード線および前記データ線対の交点に配置された複数のメモリセルとを有し、
前記複数のメモリセルのそれぞれは、
一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、
一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、
前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、
前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、
前記第１の電極に接続されたドレインと、第１の電圧が印加されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、
前記第３の電極に接続されたドレインと、第１の電圧が印加されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、
前記データ線対に第２の電圧を印加する第１の状態と、
前記データ線対に第１の電圧と第２の電圧の間の電圧を印加する第２の状態とを少なくとも有することを特徴とする半導体記憶装置。
【請求項１０】
前記第３および第４のＭＯＳＦＥＴは、半導体基板の主面に形成された前記第１および第２のＭＯＳＦＥＴの上方の位置に形成されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第３と第４のＭＯＳＦＥＴは、薄膜トランジスタで構成されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第３と第４のＭＯＳＦＥＴは、
前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するトランジスタで構成されることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
前記第３と第４のＭＯＳＦＥＴは、ソースと、ドレインと、前記ソースおよびドレインを接続するチャネル領域と、前記チャネル領域のコンダクタンスを制御するゲート電極とを有し、
前記チャネル領域の平均の厚さが５ｎｍ以下であるトランジスタで構成されることを
特徴とする請求項１０に記載の半導体記憶装置。
【請求項１４】
前記第１および第２のトランジスタは、Ｎ型ＭＯＳＦＥＴであり、
前記第３および第４のトランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。特に、４個のＭＯＳトランジスタと、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置の読出し動作に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一種であるランダムアクセスメモリ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＡＭ）として、スタティックＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ：ＳＲＡＭ）が広く使われている。ＳＲＡＭは、ダイナミックＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ：ＤＲＡＭ）と比較すると、メモリセルを構成する素子の数が多いため、集積度においては劣っている。しかし、リフレッシュが不要であるため、使いやすさにおいては優れている。
そのため、ＳＲＡＭの欠点である集積度を向上するため、そのメモリセルを構成する素子数を削減する方法が取られている。ＳＲＡＭのメモリセルは、６個のＭＯＳトランジスタで構成されているものが一般的である。これを、４個のＭＯＳトランジスタで構成する従来技術が特許文献１から７に示されている。
特許文献８には、本発明の半導体記憶装置に適用することができる縦型ＭＯＳトランジスタの例が示されている。
特許文献９には、本発明の半導体記憶装置に適用することができる昇圧回路の例が、特許文献１０には、本発明の半導体記憶装置に適用することができる降圧回路の例が、それぞれ示されている。
【０００３】
【特許文献１】特開２０００−１２４３３３号公報
【特許文献２】特開２０００−２９８９８６号公報
【特許文献３】特開２００１−１５５４８６号公報
【特許文献４】特開２００１−６３７０号公報
【特許文献５】特開２００３−１３３４４１号公報
【特許文献６】特開２００２−１９８４４４号公報
【特許文献７】特開２００３−３０３４９１号公報
【特許文献８】特開２０００−２６９４５７号公報
【特許文献９】特開平５−１２０８８２号公報
【特許文献１０】特開平３−１７４６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリセルからデータを読出す方法として、記憶データを破壊せずに読出す方法（非破壊読出し）と、記憶データを破壊して読出した後、元のデータを再書込みする方法（破壊読出し）とが考えられる。
記憶ノードとデータ線を接続しかつ負荷として機能する２個の選択ＭＯＳトランジスタと、データ線を駆動する２個の駆動ＭＯＳトランジスタとで構成されるメモリセルの記憶データを非破壊読出しする従来技術は、特許文献１から６に記載されている。しかし、記憶ノードに寄生する容量が小さいため、ソフトエラーに弱いという問題がある。
【０００５】
一方、メモリセルの記憶データを破壊読出しする従来技術は、特許文献７に記載されている。図１５にメモリセル（ＭＣ）構成を示す。Ｔ０、Ｔ１はＰチャネル型の負荷ＭＯＳトランジスタ、ＭＮ０、ＭＮ１はＮチャネル型の選択ＭＯＳトランジスタ、Ｃｓ０、Ｃｓ１は容量素子、ＤＴ、ＤＢはデータ線、ＷＬはワード線、ＮＬ、ＮＲは記憶ノード、電圧ＶＤＤはメモリセル供給電圧である。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。負荷ＭＯＳトランジスタはＰ型薄膜トランジスタ、選択ＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成されている。データは、記憶ノードＮＬ、ＮＲの一方をＨレベルに、他方をＬレベルにすることにより記憶される。図１５に示すメモリセルは、容量素子を備えるため、ソフトエラーに強いという特長を持つ。また、図１５に示すメモリセルと、特許文献８に記載されるトランジスタ、特許文献９、１０に記載される電源回路とを組み合わせることにより、低待機電流なメモリセルを実現することができる。
ところが、発明者らの検討により、図１５に示したメモリセルにおいても、読出し時に十分な出力信号を得ることが困難であることがわかった。この理由を、図１６を用いて説明する。図１６は、図１５に示したメモリセルの読出し時における動作波形である。
【０００６】
課題を説明する前に、検討条件を説明する。検討に際し、メモリセル供給電圧ＶＤＤは１．２Ｖ、メモリセル選択時におけるワード線の電圧レベルは１．８Ｖに設定した。また、ＮＬはＨレベル、ＮＲはＬレベルを保持している状態で検討を行った。さらに、ＭＯＳトランジスタのばらつきを考慮し検討を行った。データ線ＤＴ、ＤＢのプリチャージ電圧は、特許文献７ではＶＤＤ／２に設定しているが、発明者らはＶＳＳ（例えば０Ｖ）に設定した。なぜなら、ＶＤＤ／２にすると記憶データの保持が困難になるからである。
【０００７】
次に、メモリセルＭＣの動作を説明しつつ課題の説明をする。ワード線ＷＬの電圧レベルが１．８ＶになるとメモリセルＭＣが選択され、記憶ノードに接続している容量Ｃｓ０、Ｃｓ１とデータ線ＤＴ、ＤＢとの間で電荷の再配分が起こり、Ｈレベルの電圧を保持している記憶ノードＮＬの電圧レベルが減少し、データ線ＤＴの電圧レベルが上昇する。このようにして、メモリセルＭＣの記憶データがデータ線ＤＴ、ＤＢに出力される。ところが、ＮＬの電圧レベルが減少したことにより、負荷ＭＯＳトランジスタＴ１の流す電流が増加しメモリセルの出力信号が減少してしまう。そのため、図示していないセンスアンプによりメモリセルの出力信号が検出できない、あるいは誤動作してしまうという問題が生じる。
本発明の目的は、４個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本発明の目的は、半導体基板と、前記半導体基板上に設けられた複数のワード線と、前記ワード線と交差する方向に設けられた複数のデータ線対と、前記ワード線および前記データ線対の交点に配置された複数のメモリセルと、前記複数のメモリセルを制御する複数のスイッチ回路とを有し、前記複数のメモリセルのそれぞれは、一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、前記第１の電極に接続されたドレインと、前記選択ワード線に接続されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、前記第３の電極に接続されたドレインと、前記選択ワード線に接続されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、前記ワード線に接続される複数のメモリセルの前記第３および第４のＭＯＳＦＥＴのソースの電圧を、前記複数のスイッチ回路のうちの対応する１つにより制御することにより達成できる。
【発明の効果】
【０００９】
本発明によれば、読出し時に問題となる負荷ＭＯＳトランジスタの電流を抑制することができ、メモリセルの出力信号を確保することができる。その結果、集積度の高いメモリセルを備える半導体記憶装置、わけてもＳＲＡＭを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の機能を有する回路には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１１】
図１は、本発明を適用した半導体記憶装置の全体構成を示す概略ブロック図である。半導体記憶装置ＣＨＩＰは、制御信号端子ＣＴＰと、クロック信号端子ＣＫＰと、アドレス信号端子ＡＤＰと、データ入出力信号端子ＩＯＰとを備える。また、半導体記憶装置ＣＨＩＰは、制御信号バッファＣＳＢと、クロック信号バッファＣＫＢと、アドレス信号バッファＡＤＢと、入出力信号バッファＩＯＢとを備える。さらに、半導体記憶装置ＣＨＩＰは、制御回路ＣＯＮＴと、ローデコーダＲＤＥＣと、カラムデコーダＣＤＥＣと、ワードドライバＷＤと、センスアンプＳＡと、入出力制御回路ＩＯＣと、メモリアレイＭＡとを備える。半導体記憶装置ＣＨＩＰは、特に制限されないが、公知の集積回路技術によって単結晶シリコンのような１個の半導体基板上に形成される。なお、図１においては、半導体記憶装置ＣＨＩＰについて、データ入出力に関する主要部分のみが代表的に示されている。また、ブロック間を結ぶ矢印はブロック間の信号のやりとりを示しており、一つ以上の信号を含む。
【００１２】
制御信号端子ＣＴＰは、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック信号端子ＣＫＰは、外部クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス信号端子ＡＤＰは、アドレス信号Ａ０〜Ａｉ（ｉは自然数）を受ける。
クロック信号バッファＣＫＢは、外部クロック信号ＣＬＫを受けて内部クロックを発生し、制御信号バッファＣＳＢ、アドレス信号バッファＡＤＢ、入出力信号バッファＩＯＢおよび制御回路ＣＯＮＴへ出力する。制御信号バッファＣＳＢは、クロック信号バッファＣＫＢから受ける内部クロックに応じて、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路ＣＯＮＴへ出力する。アドレス信号バッファＡＤＢは、クロック信号バッファＣＳＢから受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｉを取込んでラッチし、内部アドレス信号を発生してローデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣへ出力する。
【００１３】
データ入出力信号端子ＩＯＰは、半導体記憶装置ＣＨＩＰにおいて読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｊ（ｊは自然数）を受け、データ読出し時はデータＤＱ０〜ＤＱｊを外部へ出力する。
入出力信号バッファＩＯＢは、データ書込時は、クロック信号バッファＣＫＢから受ける内部クロックに応じて、データＤＱ０〜ＤＱｊを取込んでラッチし、内部データＩＤＱをセンスアンプＳＡ／入出力制御回路ＩＯＣへ出力する。一方、入出力信号バッファＩＯＢは、データ読出し時は、クロック信号バッファＣＫＢから受ける内部クロックに応じて、センスアンプＳＡ／入出力制御回路ＩＯＣから受ける内部データＩＤＱをデータ入出力信号端子ＩＯＰへ出力する。
【００１４】
制御回路ＣＯＮＴは、クロック信号バッファＣＫＢから受ける内部クロックに応じて、制御信号バッファＣＳＢからコマンド制御信号を取込み、取込んだコマンド制御信号に基づいてローデコーダＲＤＥＣ、カラムデコーダＣＤＥＣおよび入出力信号バッファＩＯＢを制御する。これによって、データＤＱ０〜ＤＱｊのメモリアレイＭＡへの読み書きが行なわれる。
ローデコーダＲＤＥＣは、制御回路ＣＯＮＴからの指示に基づいて、アドレス信号Ａ０〜Ａｉに対応するメモリアレイＭＡ上のワード線ＷＬを選択し、ワードドライバＷＤによって選択されたワード線を駆動する。また、カラムデコーダＣＤＥＣは、制御回路ＣＯＮＴからの指示に基づいて、アドレス信号Ａ０〜Ａｉに対応するメモリアレイＭＡ上のデータ線対（ＤＴ、ＤＢ）を選択する。
【００１５】
センスアンプＳＡ／入出力制御回路ＩＯＣは、データ書込み時は、入出力信号バッファＩＯＢから受ける内部データＩＤＱに応じて、カラムデコーダＣＤＥＣによって選択されたデータ線対（ＤＴ、ＤＢ）の一方を電圧ＶＤＤに、他方を接地電圧ＶＳＳにプリチャージする。これにより、ローデコーダＲＤＥＣによって選択されたワード線ＷＬと、カラムデコーダＣＤＥＣによって選択され、センスアンプＳＡ／入出力制御回路ＩＯＣによってプリチャージされたデータ線対（ＤＴ、ＤＢ）とに接続されるメモリセルＭＣに内部データＩＤＱの書込みが行なわれる。
【００１６】
一方、センスアンプＳＡ／入出力制御回路ＩＯＣは、データ読出し時は、ＲＤＥＣによって選択されたメモリセルＭＣがデータ線対（ＤＴ、ＤＢ）に出力する微小電圧差を検出・増幅し、カラムデコーダＣＤＥＣによって選択されたメモリセルＭＣのデータを入出力信号バッファＩＯＢへ出力する。
図２は、本実施例におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。
メモリアレイＭＡは、複数のデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）と、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）との交点に配置された複数のメモリセルＭＣとで構成される。メモリセルＭＣは、２個のＮチャネル型の選択ＭＯＳトランジスタＭＮ０、ＭＮ１と、２個のＰチャネル型の負荷ＭＯＳトランジスタＴ０、Ｔ１と、２個の容量素子Ｃｓ０、Ｃｓ１とで構成される。選択ＭＯＳトランジスタＭＮ０、ＭＮ１のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。また、選択ＭＯＳトランジスタＭＮ０は記憶ノードＮＬとデータ線ＤＴの間に、選択ＭＯＳトランジスタＭＮ１は記憶ノードＮＲとデータ線ＤＢの間に、それぞれソース・ドレイン経路を有する。負荷ＭＯＳトランジスタＴ０のゲートは記憶ノードＮＲに、ドレインは記憶ノードＮＬに接続される。また、負荷ＭＯＳトランジスタＴ１のゲートは記憶ノードＮＬに、ドレインは記憶ノードＮＲに接続される。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。データは、記憶ノードＮＬ、ＮＲの一方をＨレベル、他方をＬレベルとすることにより記憶される。
プレート電極ＰＬに印加する電圧は、特に限定しないが、メモリセル供給電圧ＶＤＤの半分に設定することが望ましい。このようにすることにより、容量素子Ｃｓ０、Ｃｓ１を構成する絶縁膜に加わるストレスが半減でき、絶縁膜厚を半減できる。この結果、容量値を倍増できる。
【００１７】
なお、本実施例では、選択ＭＯＳトランジスタＭＮ０、ＭＮ１を半導体基板上に形成されるＭＯＳトランジスタで、負荷ＭＯＳトランジスタＴ０、Ｔ１を薄膜トランジスタで構成している。そのため、負荷ＭＯＳトランジスタを選択ＭＯＳトランジスタの上層に形成できるので、メモリセルＭＣの面積を縮小することができる。
ワードドライバＷＤは、Ｎチャネル型ＭＯＳトランジスタＭＮＷとＰチャネル型ＭＯＳトランジスタＭＰＷとで構成される。ワードドライバＷＤは、ローデコーダＲＤＥＣの出力信号ＲＤ（ＲＤ０、ＲＤ１、…）に応じて、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）のうちの一本を駆動する。
【００１８】
プリチャージ・イコライズ回路ＰＥは、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）をプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２で構成される。プリチャージ・イコライズ回路ＰＥはプリチャージ・イコライズ回路制御信号ＰＥＣにより制御される。
センスアンプＳＡは、データ読出し時にデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）に発生する微小電圧差を検出・増幅するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１とＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１、ＭＰ２２とで構成される。センスアンプＳＡはセンスアンプ制御信号ＳＣＰにより制御される。
【００１９】
ＩＯゲート回路ＩＯＧは、センスアンプＳＡと共通ＩＯ線ＩＯｔ、ＩＯｂとを接続するためのスイッチであり、Ｎチャネル型ＭＯＳトランジスタＭＮ３０、ＭＮ３１で構成される。ＩＯゲート回路ＩＯＧはカラム選択信号ＹＳ（ＹＳ０、ＹＳ１、…）により制御される。
スイッチ回路ＳＷＣ（ＳＷＣ０、ＳＷＣ１、…）は、メモリセルＭＣを構成する負荷ＭＯＳトランジスタＴ０、Ｔ１のソース（ＮＭ）の電位を制御する回路であり、Ｐチャネル型ＭＯＳトランジスタＭＰ００で構成される。スイッチ回路ＳＷＣは、例えばワード線ＷＬの電圧により制御される。
【００２０】
次に、図３の動作波形を用いて実施例１におけるメモリアレイＭＡとメモリアレイＭＡに接続する周辺回路の動作を説明する。
待機時ＳＴＢＹ（読出し動作も書込み動作も行っていない場合）は、ワード線ＷＬの電圧レベルはＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルはＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルはＶＤＤ、カラム選択信号ＹＳの電圧レベルはＶＳＳ、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルはＶＳＳとなっている。そのため、スイッチ回路ＳＷＣによりノードＮＭの電圧レベルはＶＤＤに、プリチャージ・イコライズ回路ＰＥによりデータ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなっている。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノード（ＮＬ）の電圧レベルは、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノード（ＮＲ）の電圧レベルは、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、それぞれ保持される。特に限定しないが、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流は同ノードに接続する選択ＭＯＳトランジスタの流す電流の１０倍以上に、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流は同ノードに接続する負荷ＭＯＳトランジスタの流す電流の１０倍以上に設定することが望ましい。このようにすることにより、メモリセルＭＣの記憶データを安定に保持することができる。また、これらの条件を満足するのが困難な場合には、特許文献２、３に示されているように、ワード線ＷＬの電圧レベルを調整して条件を満足させてもよい。
【００２１】
読出し動作ＲＥＡＤは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢがフローティング状態となった後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。電圧ＶＰＰの電圧レベルは、特に限定されないが、電圧ＶＤＤに選択ＭＯＳトランジスタＭＮ０、ＭＮ１のしきい値を加えた電圧値以上に設定することが望ましい。このように設定することにより、負荷ＭＯＳトランジスタＴ０、Ｔ１の電流駆動能力によらず、データ線ＤＴ、ＤＢの電圧レベルを記憶ノードＮＬ、ＮＲに書込むことができるからである。ワード線ＷＬの電圧レベルがＶＰＰになると、スイッチ回路ＳＷＣが停止し、メモリセルＭＣ内のノードＮＭがフローティング状態になる。同時に、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇する。センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。カラムデコーダＣＤＥＣにより選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂはＩＯゲート回路ＩＯＧにより接続される。カラム選択信号ＹＳの電圧レベルがＶＤＤとなると、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、読み出されたデータが入出力信号バッファＩＯＢに送られる。データが送られた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、メモリセルＭＣ内のノードＮＭの電圧レベルはＶＤＤ、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの読出しが行われる。メモリセルＭＣの出力信号の電圧レベルは、メモリセル供給電圧ＶＤＤと、容量素子Ｃｓ０、Ｃｓ１の容量と、データ線ＤＴ、ＤＢの容量Ｃｄと、非選択となっているメモリセルＭＣのリーク電流により決定される。これらのパラメータを考慮し、センスアンプＳＡが誤動作しないように、メモリセルＭＣの出力信号の電圧レベルは３０ｍＶ以上とすることが好ましい。
【００２２】
書込み動作ＷＲＩＴＥは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢがフローティング状態になる。その後、選択されたワード線ＷＬは、ワードドライバＷＤにより、電圧ＶＰＰに駆動される。これにより、スイッチ回路ＳＷＣが停止し、メモリセルＭＣ内のノードＮＭがフローティング状態になる。同時に、記憶素子Ｃｓ０、ＣＳ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇する。センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。メモリセルＭＣにデータが書き戻された後に、カラム選択信号ＹＳの電圧レベルはＶＤＤとなり、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、共通ＩＯ線ＩＯｔ、ＩＯｂを通して新しいデータがメモリセルＭＣに書込まれる。メモリセルＭＣにデータが書き込まれた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、メモリセルＭＣ内のノードＮＭの電圧レベルはＶＤＤ、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの書込みが行われる。図３では、選択されたメモリセルＭＣにデータが書き戻してから、新しいデータを書込んでいるが、新しいデータを先に書込んでもよい。その場合、データの書込み時間を短くすることができる。
【００２３】
次に、本実施例により、読出し時におけるメモリセルＭＣの出力信号が確保できる理由を説明する。前述したように、読出し時にスイッチ回路ＳＷＣを停止させることにより、メモリセルＭＣ内のノードＮＭがフローティング状態となる。この結果、負荷ＭＯＳトランジスタＴ０、Ｔ１はノードＮＭに蓄積された電荷に応じた電流しか流せなくなり、問題としている負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑制することができる。したがって、読出し時におけるメモリセルの出力信号を確保することができる。
本実施例では、負荷ＭＯＳトランジスタを薄膜トランジスタで構成しているが、負荷ＭＯＳトランジスタとして、半導体基板上に形成されるＭＯＳトランジスタや縦型ＭＯＳトランジスタ、等を用いても同じ効果を得ることができる。
【００２４】
図４に、負荷ＭＯＳトランジスタＭＰＭに縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図の例を示す。ただし、容量素子は省略している。１０は半導体基板である。２０、２１、２２、２３、２４は選択ＭＯＳトランジスタＭＮＭの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。６０、６１、６２、６３、６４は縦型ＭＯＳトランジスタの構成要素である。６０は、ポリシリコン層であり、縦型ＭＯＳトランジスタのソースを構成する。６１は、ポリシリコン層であり、実質的に縦型ＭＯＳトランジスタの半導体基板を構成し、その側壁はチャネル領域を構成する。６２は、ポリシリコン層であり、縦型ＭＯＳトランジスタのドレインを構成する。６２、６１、６０はこの順に半導体基板１０の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（あるいは円柱状）の積層体Ｐを構成する。６３は、ゲート絶縁膜であり、積層体Ｐの側壁の表面に形成される。６４は、縦型ＭＯＳトランジスタのゲート電極であり、積層体Ｐの側壁を取り囲んで覆うように形成される。５０、５１はそれぞれプラグ、配線層であり、縦型ＭＯＳトランジスタのドレインと選択ＭＯＳトランジスタＭＮＭのドレインを接続する。配線層５０はなくてもよい。
【００２５】
図４に示した縦型ＭＯＳトランジスタのチャネル幅は、積層体Ｐの側壁一周の長さで規定される。そのため、チャネル幅を大きくすることができるので、電流駆動能力が高い。これにより、データ線ＤＴ、ＤＢの電圧レベルを直接、記憶ノードＮＬ、ＮＲに書込む必要がなくなる。この結果、電圧ＶＰＰの電圧レベルを下げることができ、電圧ＶＰＰを生成する電源回路の電力を低減することができる。また、薄膜トランジスタを用いた場合と同様に、メモリセル面積を小さくできる。
【００２６】
図５に、負荷ＭＯＳトランジスタＭＰＭに特許文献８に記載の縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図の例を示す。ただし、容量素子は省略している。１０は半導体基板である。２０、２１、２２、２３、２４は選択ＭＯＳトランジスタＭＮＭの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。７０、７１、７２、７３、７４、７５は、縦型ＭＯＳトランジスタの構成要素である。ポリシリコン層７２と、絶縁体７５と、ポリシリコン層７０はこの順に半導体基板上１０の主面に対して垂直方向に積層され、かつ平面パターンが円柱状の積層体Ｑの上に開けたポリシリコン層７２に達する孔の内部に、縦型ＭＯＳトランジスタは形成される。このとき、ポリシリコン層７０は縦型ＭＯＳトランジスタのソースを、ポリシリコン層７２は縦型ＭＯＳトランジスタのドレインを形成する。７１は、５ｎｍ程度以下の厚みをもつポリシリコン層であり、縦型ＭＯＳトランジスタのチャネル部を構成する。７４は、ゲート電極であり、円筒状に形成され、その周囲をゲート絶縁膜７３とチャネル部が取り囲んでいる。５０、５１はそれぞれプラグ、配線層であり、縦型ＭＯＳトランジスタのドレインと選択ＭＯＳトランジスタＭＮＭのドレインを接続する。図５に示した縦型ＭＯＳトランジスタのチャネルの厚さは５ｎｍ程度以下と非常に薄いため、オフ時の電流を通常のトランジスタに比べて極端に小さくすることができる。
【００２７】
これは、膜厚方向の量子力学的閉じ込め現象が発生するためである。この結果、前述したデータ保持条件を満足することが容易となり、動作マージンを拡大することができる。また、本発明を適用した半導体記憶装置の待機電流を非常に小さくすることができる。さらに、薄膜トランジスタを用いた場合と同様に、メモリセル面積を小さくできる。
以下では、メモリアレイＭＡをさらに小型化するための技術を説明する。
【００２８】
図６は、センスアンプＳＡの別の実施例である。図２に示した構成と異なり、図６（a）ではＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１のソースＮＡＰと、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１のソースＮＡＮを共有した場合の実施例、図６（ｂ）はさらに、Ｐチャネル型ＭＯＳトランジスタＭＰ２２を共有した場合の実施例である。このようにすることにより、メモリセルＭＣにデータを書き戻す前に新しいデータを書込むことはできなくなるが、センスアンプＳＡを小型化することができる。
【００２９】
図７は、スイッチ回路ＳＷＣとワードドライバＷＤの断面図である。１０は半導体基板である。２０、２１、２２、２３、２４は、ワードドライバを構成するＮチャネル型ＭＯＳトランジスタＭＮＷの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。３０、３１、３２、３３、３４は、ワードドライバを構成するＰチャネル型ＭＯＳトランジスタＭＰＷとスイッチ回路ＳＷＣを構成するＰチャネル型ＭＯＳトランジスタＭＰ００の構成要素であり、それぞれＮ型ウェル、ゲート電極、ゲート絶縁膜、Ｐ型拡散層（ソース、ドレイン）、サイドウォールである。４０は、素子分離溝である。図７に示すように、スイッチ回路ＳＷＣを構成するＭＰ００とワードドライバＷＤを構成するＰチャネル型ＭＯＳトランジスタＭＰＷとを、同一ウェル上に形成することにより、新たなウェル分離領域が不要となる。この結果、メモリアレイＭＡを小型化することができる。
【００３０】
図８は、二つのメモリアレイＭＡＵ、ＭＡＬでセンスアンプＳＡを共有した場合の回路図である。ただし、ワードドライバＷＤは省略している。ＤＴａ、ＤＢａはメモリアレイ内データ線、ＤＴｓ、ＤＢｓはセンスアンプ内データ線、ＳＷＣＵ、ＳＷＣＬはスイッチ回路、ＳＨＲはシェアドスイッチである。シェアドスイッチＳＨＲは、選択されたメモリセルＭＣを含むメモリアレイＭＡＵ、ＭＡＬのどちらかのデータ線ＤＴａ、ＤＢａとセンスアンプ内データ線ＤＴｓ、ＤＢｓを接続するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ５０、ＭＮ５１で構成される。シェアドスイッチＳＨＲはシェアドスイッチ制御信号ＳＨＲＬ、ＳＨＲＵで制御される。その電圧レベルは、どちらのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣも選択されていない場合は電圧ＶＳＳに、選択された場合は、特に限定はしないが、電圧ＶＰＰレベルに駆動される。電圧ＶＰＰレベルで駆動する理由は、シェアドスイッチＳＨＲで電圧がドロップしないようにするためである。以上説明したように、図８に示す回路構成とすることにより、半導体記憶装置ＣＨＩＰを小型化することができる。
【００３１】
シェアドスイッチＳＨＲを駆動するシェアドスイッチドライバＳＨＲＤには、レベル変換回路を用いることができる。また、シェアドスイッチドライバＳＨＲＤは、図９（ａ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ５２とＰチャネル型ＭＯＳトランジスタＭＰ５３で構成することもできる。このシェアドスイッチドライバＳＨＲＤは、シェアドスイッチドライバ制御信号ＮＧＣ、ＰＧＣで制御される。図９（ｂ）は、シェアドスイッチドライバＳＨＲＤの動作波形である。どちらのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣも選択されていない場合は、ＰＧＣ、ＮＧＣの電圧レベルはともに電圧ＶＤＤとなっており、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルは電圧ＶＳＳとなっている。そのため、図示されていないメモリアレイＭＡＵ、ＭＡＬ内データ線ＤＴａ、ＤＢａと図示されていないセンスアンプＳＡ内データ線ＤＴｓ、ＤＢｓは切り離されている。どちらかのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣが選択された場合、図示されていないワード線ＷＬの電圧レベルが電圧ＶＰＰとなる前に、ＰＧＣとＮＧＣの電圧レベルはともに電圧ＶＳＳとなり、シェアドスイッチ制御信号ＳＨＲＣは電圧ＶＤＤに駆動される。その後、ＰＧＣの電圧レベルを電圧ＶＤＤとなり、シェアドスイッチ制御信号ＳＨＲＣの配線がフローティング状態となる。そのため、メモリアレイ内データ線ＤＴａ、ＤＴａとセンスアンプ内データ線ＤＴｓ、ＤＢｓとシェアドスイッチ制御信号ＳＨＲＣの配線との間の容量カップリングにより、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルを電圧ＶＤＤよりも高いレベルに駆動することができる。図９（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ５２とＰチャネル型ＭＯＳトランジスタＭＰ５３の間にダイオード接続されたＰチャネル型ＭＯＳトランジスタＭＰ５４を挿入してもよい。このようにすれば、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルをさらに高めることができる。以上説明したように、図９（ａ）、（ｃ）に示すような簡単な回路でシェアドスイッチドライバＳＨＲＤを構成しても、シェアドスイッチＳＨＲで電圧がドロップしないようにできる。
【００３２】
以下では、メモリアレイＭＡへのデータアクセスを高速化するための技術を説明する。
図１０（a）は、センスアンプＳＡの別の実施例である。図２に示した構成と異なり、図１０（a）ではノードＮＡＰにドレインが、電圧ＶＤＤよりも高い電圧ＶＤＡにソースが、それぞれ接続されるＰチャネル型ＭＯＳトランジスタＭＰ２３が接続されている。図１０（a）に示すセンスアンプＳＡは、センスアンプ制御信号ＳＣＰ１とＳＣＰ２により制御される。図１０（ｂ）は、図１０（a）に示したセンスアンプＳＡの動作波形である。待機時ＳＴＢＹは、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＤＡ、センスアンプ制御信号ＳＣＰ２の電圧レベルは電圧ＶＤＤとなっている。読出し動作、書込み動作が行われる場合は、ワード線の電圧レベルが電圧ＶＰＰになり、データ線ＤＴ、ＤＢにメモリセルＭＣのデータが出力された後、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＳＳとされる。このとき、ノードＮＡＰの電圧レベルは電圧ＶＤＡとなるので、電圧レベルが高い方のデータ線は速やかに充電される。データ線ＤＴ、ＤＢの電圧レベルが、それぞれ電圧ＶＤＡ、ＶＳＳとなった後、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＤＡ、センスアンプ制御信号ＳＣＰ２の電圧レベルは電圧ＶＳＳとされ、データ線ＤＴ、ＤＢの電圧レベルは、それぞれ電圧ＶＤＤ、ＶＳＳとなる。以上説明してきたように、図１０（a）に示すセンスアンプＳＡを適用すれば、センスアンプＳＡがデータ線ＤＴ、ＤＢを高速に充放電できるようになる。この結果、メモリアレイＭＡへのデータアクセスを高速化することができる。また、図１０（ｃ）に示すように、ノードＮＡＰ、ＮＡＮやＰチャネル型ＭＯＳトランジスタＭＰ２２を共有することにより、センスアンプＳＡを小型化することができる。
【００３３】
図１１（a）、（ｂ）は、ＩＯゲート回路ＩＯＧの読出し時における動作波形を示したものである。図１１（a）において、カラム選択信号ＹＳの電圧レベルは、カラムが選択されない場合は電圧ＶＳＳに、選択された場合には電圧ＶＰＰに駆動される。このようにすることにより、ＩＯゲート回路ＩＯＧを構成するＮチャネル型ＭＯＳトランジスタＭＮ３０、ＭＮ３１の電流駆動能力を高めることができる。この結果、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することがでる。図１１（ｂ）では、カラムが選択されたときのカラム選択信号ＹＳの電圧レベルを電圧ＶＰＰに駆動する前に、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルをＶＤＤ／２に駆動している。このようにすることにより、図示していないセンスアンプＳＡを構成するＮチャネル型ＭＯＳトランジスタも共通ＩＯ線ＩＯｔ、ＩＯｂを駆動することができるようになる。この結果、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することがでる。なお、カラムが選択されたときのカラム選択信号ＹＳの電圧レベルは電圧ＶＰＰとしたが、電圧ＶＤＤ以上であればよい。以上説明してきたように、読出し時にＩＯゲート回路ＩＯＧを図１１（a）、（ｂ）のように駆動することにより、メモリアレイＭＡへのデータアクセスを高速化することができる。
【００３４】
図１２（a）は、ＩＯゲート回路ＩＯＧの別の実施例である。ＩＯゲート回路ＩＯＧは、Ｐチャネル型ＭＯＳトランジスタＭＰ３０、ＭＰ３１で構成される。図１２（ｂ）は、図１２（a）に示したＩＯゲート回路ＩＯＧの読出し時における動作波形である。カラム選択信号ＹＳの電圧レベルは、カラムが選択されない場合は電圧ＶＤＤに、選択された場合には電圧ＶＳＳに駆動される。図１２（a）に示したＩＯゲート回路ＩＯＧを構成するＰチャネル型ＭＯＳトランジスタＭＰ３０、ＭＰ３１の電流駆動能力は、ほぼ、データ線ＤＴ、ＤＢすなわちソースとゲート間の電圧により決定される。その結果、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルが上昇しても、ＩＯゲート回路ＩＯＧは、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することができる。以上説明してきたように、図１２に示すＩＯゲート回路ＩＯＧを適用すれば、メモリアレイＭＡへのデータアクセスを高速化することができる。
【００３５】
以上説明してきた回路は、複数の電圧、例えばＶＤＤ、ＶＤＤ／２、ＶＤＡ、ＶＰＰが供給されている。これらの電圧は、外部から供給される２個以上の電圧を昇圧回路により昇圧したり、あるいは降圧回路により降圧したりすることで生成することができる。昇圧回路としては、例えば特許文献９に記載されている回路等が、降圧回路としては、例えば特許文献１０に記載されている回路等が、それぞれ利用できる。
【００３６】
図１に示した半導体記憶装置ＣＨＩＰは、ローアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳの各信号に対応する端子を制御信号端子ＣＴＰに含むが、これらの信号の各々に対応する端子を備えず、ローアドレス信号およびカラムアドレス信号が同時に入力されるものであってもよい。また、半導体記憶装置ＣＨＩＰは、クロック信号端子ＣＫＰを備えるが、なくてもよい。その場合には、アドレス信号Ａ０〜Ａｉ（ｉは自然数）の変化に応じて、半導体記憶装置ＣＨＩＰの中でクロック信号ＣＬＫを生成すればよい。この場合、アドレス信号Ａ０〜Ａｉ（ｉは自然数）が決定するまでに、選択しようとしているワード線ＷＬ以外のワード線ＷＬが選択される場合がある。このことを考慮し、メモリセルＭＣの記憶データの再書込みが完了するまで別のワード線ＷＬが変化しないようにする制御回路を新たに設ける必要がある。
【００３７】
本実施例では、メモリセルＭＣを構成する選択ＭＯＳトランジスタをＮチャネル型で、負荷ＭＯＳトランジスタをＰチャネル型で構成したが、もちろん選択ＭＯＳトランジスタをＰチャネル型で、負荷ＭＯＳトランジスタをＮチャネル型で構成してもよい。その場合、待機時におけるワード線ＷＬとデータ線ＤＴ、ＤＢの電圧レベルは、ともに電圧ＶＤＤとされる。また、負荷ＭＯＳトランジスタのソースには、スイッチ回路ＳＷＣを通して電圧ＶＳＳが印加される。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノードの電圧レベルは、Ｈレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノードの電圧レベルは、Ｌレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、それぞれ保持される。特に限定しないが、Ｈレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流を同ノードに接続する負荷ＭＯＳトランジスタの流す電流の１０倍以上に、Ｌレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流を同ノードに接続する選択ＭＯＳトランジスタの流す電流の１０倍以上に設定することが望ましい。このようにすることにより、メモリセルＭＣの記憶データを安定に保持することができる。また、これらの条件を満足するのが困難な場合には、特許文献２、３に示されているように、ワード線ＷＬの電圧レベルを調整して条件を満足させてもよい。読出し動作・書込み動作を行う場合には、ローデコーダＲＤＥＣにより選択されたワード線ＷＬの電圧レベルは電圧ＶＳＳよりも低い電圧ＶＮＮに駆動されデータの読み書きが行われる。これらの変更に伴い、周辺回路の構成も、もちろん変更される。電圧ＶＮＮの電圧レベルは、とくに限定しないが、電圧ＶＳＳよりも選択ＭＯＳトランジスタのしきい値分低い電圧に設定することが望ましい。電圧ＶＮＮは、外部から供給される２個以上の電圧から、負電圧発生回路を用いて生成される。
【実施例２】
【００３８】
図１３は、本実施例におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。ただし、ワードドライバＷＤは省略している。実施例１と異なる部分のみ説明する。
メモリセルＭＣは、２個のＮチャネル型の選択ＭＯＳトランジスタＭＮ０、ＭＮ１と、２個のＰチャネル型の負荷ＭＯＳトランジスタＴ０、Ｔ１と、２個の容量素子Ｃｓ０、Ｃｓ１とで構成される。選択ＭＯＳトランジスタＭＮ０、ＭＮ１のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。また、選択ＭＯＳトランジスタＭＮ０は記憶ノードＮＬとデータ線ＤＴの間に、選択ＭＯＳトランジスタＭＮ１は記憶ノードＮＲとデータ線ＤＢの間に、それぞれソース・ドレイン経路を有する。負荷ＭＯＳトランジスタＴ０のゲートは記憶ノードＮＲに、ドレインは記憶ノードＮＬに接続され、ソースにはメモリセル供給電圧ＶＤＤが印加される。また、負荷ＭＯＳトランジスタＴ１のゲートは記憶ノードＮＬに、ドレインは記憶ノードＮＲに接続され、ソースにはメモリセル供給電圧ＶＤＤが印加される。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。データは、記憶ノードＮＬ、ＮＲの一方をＨレベル、他方をＬレベルとすることにより記憶される。
【００３９】
プリチャージ・イコライズ回路ＰＥ１は、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）を電圧ＶＳＳにプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５で構成される。プリチャージ・イコライズ回路ＰＥ１はプリチャージ・イコライズ回路制御信号ＰＥＣ１により制御される。
プリチャージ・イコライズ回路ＰＥ２は、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）を電圧ＶＳＳよりも電圧レベルの高い電圧ＶＤＬにプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１６、ＭＮ１７、ＭＮ１８で構成される。プリチャージ・イコライズ回路ＰＥ２はプリチャージ・イコライズ回路制御信号ＰＥＣ２により制御される。
センスアンプＳＡは、データ読出し時にデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）に発生する微小電圧差を検出・増幅するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１、ＭＮ２２とＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１、ＭＰ２２とで構成される。センスアンプＳＡはセンスアンプ制御信号ＳＣＰ、ＳＣＮにより制御される。
【００４０】
次に、図１４の動作波形を用いて実施例１におけるメモリアレイＭＡとメモリアレイＭＡに接続する周辺回路の動作を説明する。
待機時ＳＴＢＹ（読出し動作も書込み動作も行っていない場合）は、ワード線ＷＬの電圧レベルはＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルはＶＤＤ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルはＶＳＳ、センスアンプ制御信号ＳＣＰの電圧レベルはＶＤＤ、センスアンプ制御信号ＳＣＮの電圧レベルはＶＳＳ、カラム選択信号ＹＳの電圧レベルはＶＳＳ、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルはＶＳＳとなっている。そのため、プリチャージ・イコライズ回路ＰＥ１によりデータ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなっている。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノード（ＮＬ）の電圧レベルは、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノード（ＮＲ）の電圧レベルは、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、それぞれ保持される。
【００４１】
読出し動作ＲＥＡＤは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルがＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＤＤになった後、プリチャージ・イコライズ回路ＰＥ２により、データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動される。電圧ＶＤＬの電圧レベルは、特に限定しないが、ＶＤＤ／２とすることが望ましい。このようにすることにより、データ線ＤＴ、ＤＢの充電にかかる時間と電力を、効果的に削減することができる。電圧ＶＤＬは、外部から供給される１個以上の電圧を昇圧回路により昇圧したり、あるいは降圧回路により降圧したりすることで生成することができる。また、プリチャージ・イコライズ回路ＰＥ２を動作させるときのプリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルは、ここでは電圧ＶＤＤとしたが、これよりも高くすることが望ましい。このようにすることにより、プリチャージ・イコライズ回路ＰＥ２を構成するＭＮ１６、ＭＮ１８の電流駆動能力を高めることができ、データ線ＤＴ、ＤＢの充電にかかる時間を短くすることができるからである。データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動された後、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢはフローティング状態とされる。その後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。ワード線ＷＬの電圧レベルがＶＰＰになると、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇、他方（ＤＢ）の電圧レベルが減少する。センスアンプ制御信号ＳＣＮの電圧レベルをＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。カラムデコーダＣＤＥＣにより選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂはＩＯゲート回路ＩＯＧにより接続される。カラム選択信号ＹＳの電圧レベルがＶＤＤとなると、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、読み出されたデータが入出力信号バッファＩＯＢに送られる。データが送られた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの読出しが行われる。
【００４２】
書込み動作は次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルがＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＤＤになった後、プリチャージ・イコライズ回路ＰＥ２により、データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動される。データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動された後、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢはフローティング状態になる。その後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。ワード線ＷＬの電圧レベルがＶＰＰになると、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇、他方（ＤＢ）の電圧レベルが減少する。センスアンプ制御信号ＳＣＮの電圧レベルをＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。メモリセルＭＣにデータが書き戻された後に、カラム選択信号ＹＳの電圧レベルはＶＤＤとなり、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、共通ＩＯ線ＩＯｔ、ＩＯｂを通して新しいデータがメモリセルに書込まれる。データが書き込まれた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの書込みが行われる。
【００４３】
次に、本実施例により、読出し時におけるメモリセルＭＣの出力信号が確保できる理由を説明する。データを読み出す前にデータ線ＤＴ、ＤＢを電圧ＶＤＬでプリチャージしたことにより、記憶ノードＮＬ、ＮＲの電圧レベルは、どちらも電圧ＶＳＳと電圧ＶＤＤの間の電圧となる。その結果、負荷ＭＯＳトランジスタＴ０、Ｔ１のソース・ドレイン間に印加される電圧が小さくなり、問題としている負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑制することができる。したがって、読出し時におけるメモリセルの出力信号を確保することができる。
本実施例においても、実施例１で述べた各種変更を加えることができる。
【図面の簡単な説明】
【００４４】
【図１】図１は、実施例１における半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図２は、実施例１におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。
【図３】図３は、実施例１におけるメモリアレイＭＡの動作波形である。
【図４】図４は、負荷ＭＯＳトランジスタに縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図である。
【図５】図５は、負荷ＭＯＳトランジスタに縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図である。
【図６】図６（ａ）、（ｂ）は、センスアンプＳＡの回路図である。
【図７】図７は、スイッチ回路ＳＷＣとワードドライバＷＤの断面図である。
【図８】図８は、二つのメモリアレイＭＡＵ、ＭＡＬでセンスアンプＳＡを共有した場合の回路図である。
【図９】図９（ａ）はシェアドスイッチドライバＳＨＲＤの回路図の一例で、図９（ｂ）は図９（ａ）に示す回路の動作波形で、図９（ｃ）はシェアドスイッチドライバＳＨＲＤ回路図の別の例である。
【図１０】図１０（ａ）はセンスアンプＳＡの回路図の一例で、図１０（ｂ）は図１０（ａ）に示す回路の動作波形で、図１０（ｃ）はセンスアンプＳＡ回路図の別の例である。
【図１１】図１１（ａ）、（ｂ）はＩＯゲート回路ＩＯＧの動作波形である。
【図１２】図１２（ａ）はＩＯゲート回路の回路図で、図１２（ｂ）は図１２（ａ）に示す回路の動作波形である。
【図１３】図１３は、実施例２におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。
【図１４】図１４は、実施例２におけるメモリアレイＭＡの動作波形である。
【図１５】図１５は、従来のメモリセルの回路図である。
【図１６】図１６（ａ）、（ｂ）、（ｃ）は従来のメモリセルのデータ読出し時における動作波形である。
【符号の説明】
【００４５】
１０…半導体基板、２０…Ｐ型ウェル、２１,３１,６４,７４…ゲート電極、２２,３２,６３,７３…ゲート絶縁膜、２３…Ｎ型拡散層、２４,３４…サイドウォール、３０…Ｎ型ウェル、３３…Ｐ型拡散層、４０…素子分離溝、５０…プラグ、５１…配線層、６０,６１,６２,７０,７１、７２…ポリシリコン層、／ＣＡＳ…カラムアドレスストローブ信号、／ＣＳ…チップセレクト信号、／ＲＡＳ…ローアドレスストローブ信号、／ＷＥ…ライトイネーブル信号、Ａ０,Ａ１,…,Ａｉ…アドレス信号、ＡＤＢ…アドレス信号バッファ、ＡＤＰ…アドレス信号端子、Ｃｄ…データ線容量、ＣＤＥＣ…カラムデコーダ、ＣＨＩＰ…半導体記憶装置、ＣＫＥ…クロックイネーブル信号、ＣＫＰ…クロック信号端子、ＣＫＢ…クロック信号バッファ、ＣＬＫ…外部クロック信号、ＣＯＮＴ…制御回路、ＣＳＢ…制御信号バッファ、Ｃｓ０,Ｃｓ１…容量素子、ＣＴＰ…制御信号端子、ＤＢ,ＤＢ０,ＤＢ１,ＤＴ,ＤＴ０,ＤＴ１…データ線、ＤＢａ,ＤＴａ…メモリアレイ内データ線、ＤＢｓ,ＤＴｓ…センスアンプ内データ線、ＤＱ０,ＤＱ１,…,ＤＱｊ…ＩＯデータ、ＩＤＱ…内部データ、ＩＯＢ…入出力信号バッファ、ＩＯｂ,ＩＯｔ…共通ＩＯ線、ＩＯＣ…入出力制御回路、ＩＯＧ…ＩＯゲート回路、ＩＯＰ…データ入出力信号端子、ＭＡ、ＭＡＬ、ＭＡＵ…メモリアレイ、ＭＣ…メモリセル、ＭＮ０,ＭＮ１,ＭＮＭ…選択ＭＯＳトランジスタ、Ｔ０、Ｔ１、ＭＰＭ…負荷ＭＯＳトランジスタ、ＭＮ１０,ＭＮ１１,ＭＮ１２,ＭＮ１３,ＭＮ１４,ＭＮ１５,ＭＮ１６,ＭＮ１７,ＭＮ１８,ＭＮ２０,ＭＮ２１,ＭＮ２２,ＭＮ３０、ＭＮ３１,ＭＮ５０,ＭＮ５１,ＭＮ５２,ＭＮＷ…ＮＭＯＳトランジスタ、ＭＰ００,ＭＰ２０,ＭＰ２１,ＭＰ２２,ＭＰ２３,ＭＰ３０,ＭＰ３１,ＭＰ５３,ＭＰ５４,ＭＰＷ…ＰＭＯＳトランジスタ、ＮＧＣ,ＰＧＣ…シェアドスイッチドライバ制御信号、ＮＬ,ＮＲ…メモリセルの記憶ノード、ＮＭ,ＮＡＮ,ＮＡＰ…ノード、Ｐ,Ｑ…積層体、ＰＥＣ,ＰＥＣ１、ＰＥＣ２…プリチャージ・イコライズ回路制御信号、ＰＥ,ＰＥ１,ＰＥ２…プリチャージ・イコライズ回路、ＰＬ…プレート電極、ＲＤ０,ＲＤ１…ローデコーダ出力信号、ＲＤＥＣ…ローデコーダ、ＲＥＡＤ…読出しを行っている状態、ＳＡ…センスアンプ、ＳＣＮ,ＳＣＰ,ＳＣＰ１,ＳＣＰ２…センスアンプ制御信号、ＳＨＲ…シェアドスイッチ、ＳＨＲＣ,ＳＨＲＬ,ＳＨＲＵ…シェアドスイッチ制御信号、ＳＨＲＤ、ＳＨＲＤ１…シェアドスイッチドライバ、ＳＴＢＹ…待機している状態、ＳＷＣ,ＳＷＣ０,ＳＷＣ１,ＳＷＣＬ,ＳＷＣＵ…スイッチ回路、ＶＤＡ,ＶＰＰ…ＶＤＤよりも高い電圧、ＶＤＤ…メモリアレイ供給電圧、ＶＤＬ…プリチャージ電圧、ＶＮＮ…ＶＳＳよりも低い電圧、ＶＳＳ…接地電圧、ＷＤ…ワードドライバ、ＷＬ,ＷＬ０,ＷＬ１,ＷＬＬ,ＷＬＵ…ワード線、ＷＲＩＴＥ…書込みを行っている状態、ＹＳ,ＹＳ０,ＹＳ１…カラム選択信号。
【図１】
2006018935.tif 000003
【図２】
2006018935.tif 000004
【図３】
2006018935.tif 000005
【図４】
2006018935.tif 000006
【図５】
2006018935.tif 000007
【図６】
2006018935.tif 000008
【図７】
2006018935.tif 000009
【図８】
2006018935.tif 000010
【図９】
2006018935.tif 000011
【図１０】
2006018935.tif 000012
【図１１】
2006018935.tif 000013
【図１２】
2006018935.tif 000014
【図１３】
2006018935.tif 000015
【図１４】
2006018935.tif 000016
【図１５】
2006018935.tif 000017
【図１６】
2006018935.tif 000018