(57)【要約】  【課題】入力段のトランジスタのサイズが小さく、コストダウンを実現することができるレベルシフタ回路を提供する。  【解決手段】レベルシフタ回路は、低電圧の電源で動作する信号を、負側の高電圧の電源で動作する信号に変換する。第１の低耐圧型ＮＭＯＳ、第１の高耐圧型ＰＭＯＳ、第６および第３の高耐圧型ＮＭＯＳと、第２の低耐圧型ＮＭＯＳ、第２の高耐圧型ＰＭＯＳ、第５および第４の高耐圧型ＮＭＯＳとが、各々低電圧の電源の高電位と負側の高電圧の低電位との間に直列に接続されている。第１および第２の低耐圧型ＮＭＯＳのゲートは低電圧の電源で動作する信号とその反転信号に各々接続され、その基板は低電圧の電源の低電位に接続されている。第１および第２の高耐圧型ＰＭＯＳのゲートはバイアス信号に接続され、その基板は低電圧の電源の高電位に接続されている。負側の高電圧の電源で動作する信号とその反転信号は、第１および第２の高耐圧型ＰＭＯＳのドレインから各々出力される。【選択図】図１
2006180033.tif 000002
【特許請求の範囲】
【請求項１】
低電圧の電源で動作する信号を、負側の高電圧の電源で動作する信号に変換する負側のレベルシフタ回路であって、
そのゲートが前記低電圧の電源で動作する信号とその反転信号に各々接続され、そのドレインが前記低電圧の電源の高電位に接続され、その基板が前記低電圧の電源の低電位に接続された第１および第２の低耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記第１および第２の低耐圧型のＮ型ＭＯＳトランジスタのソースを前記低電圧の電源の低電位以上の電位にバイアスするためのバイアス信号に接続され、そのソースが前記第１および第２の低耐圧型のＮ型ＭＯＳトランジスタのソースに各々接続され、その基板が前記低電圧の電源の高電位に接続された第１および第２の高耐圧型のＰ型ＭＯＳトランジスタと、
そのゲートが前記第２および第１の高耐圧型のＰ型ＭＯＳトランジスタのドレインに各々接続され、そのソースが前記負側の高電圧の電源の低電位に接続された第３および第４の高耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記低電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記第４および第３の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続され、そのドレインが前記第２および第１の高耐圧型のＰ型ＭＯＳトランジスタのドレインに各々接続された第５および第６の高耐圧型のＮ型ＭＯＳトランジスタとを備え、
前記第１および第２の高耐圧型のＰ型ＭＯＳトランジスタのドレインから、前記負側の高電圧の電源で動作する信号とその反転信号が各々出力されることを特徴とするレベルシフタ回路。
【請求項２】
低電圧の電源で動作する信号を、正側および負側の高電圧の電源で動作する信号に変換するレベルシフタ回路であって、
請求項１に記載の負側のレベルシフタ回路と、該負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号を、正側および負側の高電圧の電源で動作する信号に変換する正側のレベルシフタ回路とを備え、
前記正側のレベルシフタ回路は、
そのゲートが前記負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記負側の高電圧の電源の低電位に接続された第７および第８の高耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記第７および第８の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続され、そのソースが前記正側の高電圧の電源の高電位に接続された第３および第４のＰ型ＭＯＳトランジスタと、
そのゲートが前記負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記第４および第３のＰ型ＭＯＳトランジスタのドレインに各々接続され、そのドレインが前記第７および第８の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続された高耐圧型の第５および第６のＰ型ＭＯＳトランジスタとを備え、
前記第８および第７の高耐圧型のＮ型ＭＯＳトランジスタのドレインから、前記正側および負側の高電圧の電源で動作する信号とその反転信号が各々出力されることを特徴とするレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧の信号を、正側および負側の高電圧の信号に変換するレベルシフタ回路に関するものである。
【背景技術】
【０００２】
例えば、液晶ドライバ等のように、ロジック回路用の低電圧の電源ＶＤＤ−ＶＳＳ以外の正側および負側の高電圧の電源で動作する回路では、ロジック回路用の低電圧の電源の電圧範囲で動作する信号を、正側および負側の高電圧の電源の電圧範囲で動作する信号にレベルシフトする回路が必要となる。その時、多くのレベルシフタ回路を必要とする構成の場合、そのサイズはコスト上、非常に重要な問題となる。
【０００３】
図４は、従来のレベルシフタ回路の構成を表す一例の回路図である。同図に示すレベルシフタ回路３０は、低電圧の電源ＶＤＤ（高電位）−ＶＳＳ（低電位）で動作する信号ＩＮ，ＸＩＮを、正側の高電圧の電源ＶＨ（高電位）−ＶＳＳ（低電位）で動作する信号ＯＵＴ，ＸＯＵＴに変換するもので、入力段の高耐圧型のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２２ａ、２２ｂと、高耐圧型のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２４ａ、２４ｂとを備えている。
【０００４】
ここで、ＮＭＯＳ２２ａ、２２ｂのゲートには、それぞれ信号ＩＮ，ＸＩＮが入力され、そのソースは電源ＶＳＳに接続されている。また、ＰＭＯＳ２４ａ、２４ｂのゲートは、各々内部ノードＢ，Ａに接続され、そのソースは電源ＶＨに接続され、そのドレインは各々ＮＭＯＳ２２ａ、２２ｂのドレインに接続されている。そして、内部ノードＡ，Ｂから、各々信号ＸＯＵＴ，ＯＵＴが出力されている。
【０００５】
以下の説明において、電源ＶＨ＞電源ＶＤＤ＞電源ＶＳＳであり、信号ＩＮ，ＸＩＮのハイレベルは電源ＶＤＤ、ローレベルは電源ＶＳＳの電位、信号ＯＵＴ，ＸＯＵＴのハイレベルは電源ＶＨ、ローレベルは電源ＶＳＳの電位である。
【０００６】
レベルシフタ回路３０において、信号ＩＮがハイレベル、その反転信号ＸＩＮがローレベルになると、ＮＭＯＳ２２ａはオン、ＮＭＯＳ２２ｂはオフとなる。従って、信号ＸＯＵＴは、ＮＭＯＳ２２ａを介して電源ＶＳＳに接続され、ローレベルとなる。信号ＸＯＵＴのローレベルによりＰＭＯＳ２４ｂがオンとなり、信号ＯＵＴは、ＰＭＯＳ２４ｂを介して電源ＶＨに接続され、ハイレベルとなる。そして、信号ＯＵＴのハイレベルによりＰＭＯＳ２４ａはオフとなる。
【０００７】
続いて、信号ＩＮがローレベル、信号ＸＩＮがハイレベルになると、ＮＭＯＳ２２ａはオフ、ＮＭＯＳ２２ｂはオンとなる。従って、信号ＯＵＴは、ＮＭＯＳ２２ｂを介して電源ＶＳＳに接続され、ローレベルとなる。信号ＯＵＴのローレベルによりＰＭＯＳ２４ａがオンとなり、信号ＸＯＵＴは、ＰＭＯＳ２４ａを介して電源ＶＨに接続され、ハイレベルとなる。そして、信号ＸＯＵＴのハイレベルによりＰＭＯＳ２４ｂがオフとなる。
【０００８】
ところで、レベルシフタ回路３０では、信号ＩＮ，ＸＩＮが変化する時に、ＰＭＯＳ２４ａおよびＮＭＯＳ２２ａ、もしくはＰＭＯＳ２４ｂおよびＮＭＯＳ２２ｂが一時的に同時にオン状態となり、電源ＶＨから電源ＶＳＳに向かって貫通電流が流れる。例えば、信号ＩＮがローレベルからハイレベル、信号ＸＩＮがハイレベルからローレベルになるとき、ＮＭＯＳ２２ａがオンとなり、ＮＭＯＳ２２ｂがオフとなるが、この時には、まだＰＭＯＳ２４ａはオン状態、ＰＭＯＳ２４ｂはオフ状態である。
【０００９】
従って、オン状態のＰＭＯＳ２４ａおよびＮＭＯＳ２２ａを介して、電源ＶＨから電源ＶＳＳに向かって貫通電流が流れる。この貫通電流が流れる状態において、ＮＭＯＳ２２ａのドライブ能力によりＰＭＯＳ２４ｂのゲートのチャージを引き抜くことによってＰＭＯＳ２４ｂがオンとなり、オン状態となったＰＭＯＳ２４ｂを介して信号ＯＵＴがハイレベルとなることによってＰＭＯＳ２４ａがオフとなり、ＮＭＯＳ２２ａを介して信号ＸＯＵＴがローレベルとなる。
【００１０】
このため、レベルシフタ回路３０では、レベルシフト量（ＶＤＤとＶＨとの間の電位差）が大きくなるに従って、入力段のＮＭＯＳ２２ａ、２２ｂのドライブ能力、すなわち、そのトランジスタサイズを大きくする必要があるという問題点があった。
【００１１】
この問題点を改善したものが、図５に示すレベルシフタ回路３２である。レベルシフタ回路３２は、レベルシフタ回路３０において、さらにＰＭＯＳ２４ａのドレインと内部ノードＡとの間に高耐圧型のＰＭＯＳ２６ａ、ＰＭＯＳ２４ｂのドレインと内部ノードＢとの間に高耐圧型のＰＭＯＳ２６ｂを各々設け、これらのＰＭＯＳ２６ａ、２６ｂのゲートに、各々信号ＩＮ，ＸＩＮを接続した構成のものである。
【００１２】
レベルシフタ回路３２では、ＰＭＯＳをカスコード接続し、ＰＭＯＳ２６ａ、２６ｂのゲートに各々信号ＩＮ，ＸＩＮを入力することによって、信号ＩＮがローレベルからハイレベルとなってＮＭＯＳ２２ａがオンとなるときには、ＰＭＯＳ２６ａがオフとなり、信号ＸＩＮがローレベルからハイレベルとなってＮＭＯＳ２２ｂがオンとなるときには、ＰＭＯＳ２６ｂがオフとなる。
【００１３】
例えば、信号ＩＮがローレベルからハイレベルになるとき、ＰＭＯＳ２６ａは、ソースがＰＭＯＳ２４ａを介して高電圧の電源ＶＨに接続されているので完全にオフ状態とはならないが、ＰＭＯＳ２４ａ、２６ａおよびＮＭＯＳ２２ａを介して流れる貫通電流を減少させることができる。このため、主となる入力段のＮＭＯＳ２２ａ、２２ｂのドライブ能力を下げ、そのトランジスタサイズの小さいものを使用することが可能となる。
【００１４】
上記レベルシフタ回路３０，３２は、正側のレベルシフタ回路として周知の回路である。この周知の回路形態に従って、低電圧の電源ＶＤＤ−ＶＳＳで動作する信号ＩＮ，ＸＩＮを、負側の高電圧の電源ＶＤＤ（高電位）−ＶＬ（低電位）で動作する信号ＯＵＴ，ＸＯＵＴに変換する回路は、ＰＭＯＳとＮＭＯＳとを入れ換え、電源ＶＨ−ＶＳＳと電源ＶＤＤ−ＶＬとを入れ換えた構成となる。電源ＶＨ＞電源ＶＤＤ＞電源ＶＳＳ＞電源ＶＬである。
【００１５】
例えば、図６に示すレベルシフタ回路３４は、正側の高電圧の電源ＶＨ−ＶＳＳで動作する信号にレベルシフトを行うレベルシフタ回路３２に対して、負側の高電圧の電源ＶＤＤ−ＶＬで動作する信号にレベルシフトを行うものである。レベルシフタ回路３４は、高耐圧型の入力段のＰＭＯＳ１３ａ、１３ｂと、高耐圧型のＮＭＯＳ１６ａ、１６ｂと、高耐圧型のＮＭＯＳ１８ａ、１８ｂとを備えている。
【００１６】
また、図７に示すレベルシフタ回路は、低電圧の電源ＶＤＤ−ＶＳＳで動作する信号から、正側および負側の高電圧の電源ＶＨ（高電位）−ＶＬ（低電位）で動作する信号にレベルシフトを行うものである。図７に示すレベルシフタ回路は、レベルシフタ回路３４から出力される信号ＯＵＴ，ＸＯＵＴを、レベルシフタ回路３２の信号ＩＮ，ＸＩＮとして入力し、レベルシフタ回路３２から、正側および負側の高電圧にレベルシフトされた信号ＯＵＴ，ＸＯＵＴを出力する。
【００１７】
なお、図７に示すレベルシフタ回路では、レベルシフタ回路３２の入力段のＮＭＯＳ２２ａ、２２ｂのソースは電源ＶＳＳではなく、最低電位であるＶＬに接続されている。
【００１８】
正側および負側にレベルシフトする回路では、図７に示すレベルシフタ回路のように、負側のレベルシフタ回路３４により、低電圧の電源ＶＤＤ−ＶＳＳで動作する信号ＩＮ，ＸＩＮを、負側の高電圧の電源ＶＤＤ−ＶＬで動作する信号に変換してから、正側のレベルシフタ回路３２により、負側の高電圧の電源ＶＤＤ−ＶＬで動作する信号を、正側および負側の高電圧の電源ＶＨ−ＶＬで動作する信号ＯＵＴ，ＸＯＵＴに変換する必要がある。
【００１９】
その理由は、以下の通りである。例えば、高耐圧型のＮＭＯＳ２２ａがＰ基板の上に製造されると、その基板電位は、ＰＮ接合が順方向とならないようにするために、最も低い負側の高電圧の電源ＶＬの電位とされる。従って、ＮＭＯＳ２２ａの基板電位をＶＬとし、そのソースの電位をＶＳＳとすると、ソースの電位よりも基板電位の方が低くなるため、バックゲートバイアスの影響によってＮＭＯＳ２２ａのしきい値電圧が高くなる。
【００２０】
このため、正側のレベルシフタ回路３２と負側のレベルシフタ回路３４の順序を入れ換えて、初めに、正側のレベルシフタ回路３２により、低電圧の電源ＶＤＤ−ＶＳＳで動作する信号ＩＮ，ＸＩＮを、正側の高電圧の電源ＶＨ−ＶＳＳで動作する信号に変換しようとすると、ＮＭＯＳ２２ａのしきい値電圧が、信号ＩＮ，ＸＩＮの電位よりも高い場合、動作できない。このため、負側へのレベルシフトを先に行う必要がある。
【００２１】
従って、負側の高電圧、もしくは正側および負側の高電圧にレベルシフトを行う回路の場合、主となる入力段のトランジスタが高耐圧型のＰＭＯＳとなる。通常、ＰＭＯＳは、ＮＭＯＳと比べて移動度が低いため、カスコード接続されたＮＭＯＳを追加したとしても、そのトランジスタサイズをかなり大きくする必要がある。従って、多数のレベルシフタ回路を必要とする回路の場合、チップサイズの増大を招き、コストアップにつながるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、前記従来技術に基づく問題点を解消し、入力段のトランジスタのサイズが小さく、コストダウンを実現することができるレベルシフタ回路を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、低電圧の電源で動作する信号を、負側の高電圧の電源で動作する信号に変換する負側のレベルシフタ回路であって、
そのゲートが前記低電圧の電源で動作する信号とその反転信号に各々接続され、そのドレインが前記低電圧の電源の高電位に接続され、その基板が前記低電圧の電源の低電位に接続された第１および第２の低耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記第１および第２の低耐圧型のＮ型ＭＯＳトランジスタのソースを前記低電圧の電源の低電位以上の電位にバイアスするためのバイアス信号に接続され、そのソースが前記第１および第２の低耐圧型のＮ型ＭＯＳトランジスタのソースに各々接続され、その基板が前記低電圧の電源の高電位に接続された第１および第２の高耐圧型のＰ型ＭＯＳトランジスタと、
そのゲートが前記第２および第１の高耐圧型のＰ型ＭＯＳトランジスタのドレインに各々接続され、そのソースが前記負側の高電圧の電源の低電位に接続された第３および第４の高耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記低電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記第４および第３の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続され、そのドレインが前記第２および第１の高耐圧型のＰ型ＭＯＳトランジスタのドレインに各々接続された第５および第６の高耐圧型のＮ型ＭＯＳトランジスタとを備え、
前記第１および第２の高耐圧型のＰ型ＭＯＳトランジスタのドレインから、前記負側の高電圧の電源で動作する信号とその反転信号が各々出力されることを特徴とするレベルシフタ回路を提供するものである。
【００２４】
また、本発明は、低電圧の電源で動作する信号を、正側および負側の高電圧の電源で動作する信号に変換するレベルシフタ回路であって、
請求項１に記載の負側のレベルシフタ回路と、該負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号を、正側および負側の高電圧の電源で動作する信号に変換する正側のレベルシフタ回路とを備え、
前記正側のレベルシフタ回路は、
そのゲートが前記負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記負側の高電圧の電源の低電位に接続された第７および第８の高耐圧型のＮ型ＭＯＳトランジスタと、
そのゲートが前記第７および第８の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続され、そのソースが前記正側の高電圧の電源の高電位に接続された第３および第４のＰ型ＭＯＳトランジスタと、
そのゲートが前記負側のレベルシフタ回路から出力される前記負側の高電圧の電源で動作する信号とその反転信号に各々接続され、そのソースが前記第４および第３のＰ型ＭＯＳトランジスタのドレインに各々接続され、そのドレインが前記第７および第８の高耐圧型のＮ型ＭＯＳトランジスタのドレインに各々接続された高耐圧型の第５および第６のＰ型ＭＯＳトランジスタとを備え、
前記第８および第７の高耐圧型のＮ型ＭＯＳトランジスタのドレインから、前記正側および負側の高電圧の電源で動作する信号とその反転信号が各々出力されることを特徴とするレベルシフタ回路を提供する。
【発明の効果】
【００２５】
低耐圧型のＮ型ＭＯＳトランジスタは、高耐圧型のＰ型ＭＯＳトランジスタと比べて、その移動度が高く、ドライブ能力も大きいため、そのトランジスタサイズを小さくできる。また、主となる入力段のトランジスタがドライブ能力の大きい低耐圧型のＮ型ＭＯＳトランジスタなので、これにカスコード接続されたバイアス用のＰ型ＭＯＳトランジスタのトランジスタサイズも小さくすることができる。
【００２６】
従って、本発明によれば、個々のレベルシフタ回路のレイアウトサイズを大幅に縮小することができる。また、多数のレベルシフタ回路を用いるチップにおいて、そのチップサイズを削減することができ、コストダウンを図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のレベルシフタ回路を詳細に説明する。
【００２８】
図１は、本発明のレベルシフタ回路の構成を表す一実施形態の回路図である。同図に示すレベルシフタ回路１０は、低電圧の電源ＶＤＤ（高電位）−ＶＳＳ（低電位）で動作する信号ＩＮ，ＸＩＮを、負側の高電圧の電源ＶＤＤ（高電位）−ＶＬ（低電位）で動作する信号ＯＵＴ，ＸＯＵＴに変換するもので、入力段の低耐圧型のＮＭＯＳ１２ａ、１２ｂと、高耐圧型のＰＭＯＳ１４ａ、１４ｂと、高耐圧型のＮＭＯＳ１６ａ、１６ｂと、高耐圧型のＮＭＯＳ１８ａ、１８ｂとを備えている。
【００２９】
図１に示すレベルシフタ回路１０は、図６に示す従来のレベルシフタ回路３４に対して本発明を適用したもので、両者の主な違いは、図６に示す入力段の高耐圧型のＰＭＯＳ１３ａ、１３ｂの代わりに、図１に示す低耐圧型のＮＭＯＳ１２ａ、１２ｂおよび高耐圧型のＰＭＯＳ１４ａ、１４ｂを使用している点である。これ以外の両者で同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３０】
レベルシフタ回路１０において、ＮＭＯＳ１２ａ、１２ｂのゲートは信号ＩＮ，ＸＩＮに各々接続され、そのドレインは電源ＶＤＤに接続され、その基板は電源ＶＳＳに接続されている。また、ＰＭＯＳ１４ａ、１４ｂは、各々ＮＭＯＳ１２ａ、１２ｂのソースとＮＭＯＳ１８ａ、１８ｂのドレインとの間に接続され、そのゲートはバイアス信号ＢＩＡＳに接続され、その基板は電源ＶＤＤに接続されている。
【００３１】
なお、レベルシフタ回路１０では、入力段のＮＭＯＳ１２ａ、１２ｂがソースホロワ構造となっている。このため、カスコード接続されたＮＭＯＳ１８ａ、１８ｂのゲートは、図６に示すレベルシフタ回路３４とは反転されて各々信号ＸＩＮ，ＩＮに接続され、信号ＯＵＴ，ＸＯＵＴも、図６に示すレベルシフタ回路３４とは反転されて内部ノードＣ，Ｄから各々出力されている。
【００３２】
レベルシフタ回路１０において、ＰＭＯＳ１４ａ、１４ｂは、低耐圧型のＮＭＯＳ１２ａ、１２ｂの耐圧範囲である低電圧の電源ＶＤＤ−ＶＳＳの電圧範囲を超えないように、ＮＭＯＳ１２ａ、１２ｂのソースが、常に電源ＶＳＳ以上の電位となるようにバイアスするものである。
【００３３】
バイアス信号ＢＩＡＳは、例えば図２の回路によって発生される。図２に示すバイアス発生回路２０は、高耐圧型のＰＭＯＳ２８と、定電流源２９とを備えている。ＰＭＯＳ２８のゲートはドレインに接続され、そのソースおよび基板は電源ＶＳＳに接続されている。定電流源２９は、ＰＭＯＳ２８のドレインと電源ＶＬとの間に接続されている。バイアス信号ＢＩＡＳは、ＰＭＯＳ２８のドレインから出力されている。
【００３４】
バイアス発生回路２０において、定電流源２９により、電源ＶＳＳから電源ＶＬに向かって所定の一定電流を流すと、バイアス信号ＢＩＡＳの電位が、電源ＶＳＳよりもＰＭＯＳ２８のしきい値電圧Ｖｔｈだけ低い電位ＶＳＳ−Ｖｔｈの電位に固定される。
【００３５】
レベルシフタ回路１０において、バイアス信号ＢＩＡＳとして電位ＶＳＳ−Ｖｔｈが入力されると、ＰＭＯＳ１４ａ、１４ｂは、各々ＮＭＯＳ１２ａ、１２ｂのソースを電源ＶＳＳにバイアスする。例えば、ＩＮがＶＤＤレベルのとき、ＮＭＯＳ１２ａは深くバイアスされ、ＰＭＯＳ１４ａのソース電位と自身のソース電位を持ち上げる。そのため、ＮＭＯＳ１２ａ、ＰＭＯＳ１４ａともに深くバイアスされ、電流を流し込むことによってＣ点電位を持ち上げる。逆に、ＮＭＯＳ１２ｂ側のＸＩＮはＶＳＳレベルなのでオフとなり、電流が流れずＮＭＯＳ１２ｂのソースはＶＳＳ電位付近を保持する。このため、ＮＭＯＳ１２ａ、１２ｂのソースは、常に電源ＶＳＳ以上の電位に保持される。
【００３６】
なお、図２に示すバイアス発生回路２０は、バイアス信号ＢＩＡＳを発生する回路の一例を示すもので、本発明のレベルシフタ回路で用いられるバイアス発生回路は、図２のものに限定されることなく、同様の機能を果たす各種構成のものが利用可能である。また、バイアス発生回路２０は、各々のレベルシフタ回路１０に対して１つずつ設けても良いし、複数のレベルシフタ回路１０に対して１つだけ設けても良い。
【００３７】
次に、レベルシフタ回路１０の動作を説明する。
【００３８】
以下の説明において、電源ＶＤＤ＞電源ＶＳＳ＞電源ＶＬであり、信号ＩＮ，ＸＩＮのハイレベルは電源ＶＤＤ、ローレベルは電源ＶＳＳの電位、信号ＯＵＴ，ＸＯＵＴのハイレベルは電源ＶＤＤ、ローレベルは電源ＶＬの電位である。
【００３９】
レベルシフタ回路１０において、信号ＩＮがハイレベル、その反転信号ＸＩＮがローレベルになると、ＮＭＯＳ１２ａ、１８ｂはオン、ＮＭＯＳ１２ｂ、１８ａはオフとなる。従って、信号ＯＵＴは、ＮＭＯＳ１２ａおよびＰＭＯＳ１４ａを介して電源ＶＤＤ付近に持ち上げられ、ハイレベルとなる。信号ＯＵＴのハイレベルによりＮＭＯＳ１６ｂがオンとなり、信号ＸＯＵＴは、ＮＭＯＳ１６ｂ、１８ｂを介して電源ＶＬに接続され、ローレベルとなる。そして、信号ＸＯＵＴのローレベルによりＮＭＯＳ１６ａはオフとなる。
【００４０】
続いて、信号ＩＮがローレベル、信号ＸＩＮがハイレベルになると、ＮＭＯＳ１２ａ、１８ｂはオフ、ＮＭＯＳ１２ｂ、１８ａはオンとなる。従って、信号ＸＯＵＴは、ＮＭＯＳ１２ｂおよびＰＭＯＳ１４ｂを介して電源ＶＤＤ付近に持ち上げられ、ハイレベルとなる。信号ＸＯＵＴのハイレベルによりＮＭＯＳ１６ａがオンとなり、信号ＯＵＴは、ＮＭＯＳ１６ａ、１８ａを介して電源ＶＬに接続され、ローレベルとなる。そして、信号ＯＵＴのローレベルによりＮＭＯＳ１６ｂはオフとなる。
【００４１】
次に、低電圧の電源ＶＤＤ−ＶＳＳで動作する信号から、正側および負側の高電圧の電源ＶＨ−ＶＬで動作する信号にレベルシフトを行うレベルシフタ回路について説明する。
【００４２】
図３に示すレベルシフタ回路は、低電圧の電源ＶＤＤ（高電位）−ＶＳＳ（低電位）で動作する信号ＩＮ，ＸＩＮを、正側および負側の高電圧の電源ＶＨ（高電位）−ＶＬ（低電位）で動作する信号ＯＵＴ，ＸＯＵＴに変換するもので、図１に示す負側のレベルシフタ回路１０から出力される信号ＯＵＴ，ＸＯＵＴを、図５に示す正側のレベルシフタ回路３２の信号ＸＩＮ，ＩＮとして入力し、レベルシフタ回路３２から、正負両側の高電圧にレベルシフトされた信号ＯＵＴ，ＸＯＵＴを出力する。
【００４３】
図３に示すレベルシフタ回路は、図７に示す従来のレベルシフタ回路に対して本発明を適用したもので、両者の主な違いは、レベルシフタ回路３４の代わりに、レベルシフタ回路１０を使用している点である。前述の通り、レベルシフタ回路１０は、ＮＭＯＳ１３ａ、１３ｂの代わりに、ＮＭＯＳ１２ａ、１２ｂおよびＰＭＯＳ１４ａ、１４ｂを使用する。以下、両者で同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００４４】
なお、図３に示すレベルシフタ回路においても、レベルシフタ回路３２の入力段のＮＭＯＳ２２ａ、２２ｂのソースは電源ＶＳＳではなく、最低電位である電源ＶＬに接続されている。
【００４５】
また、前述のように、レベルシフタ回路１０から出力される信号ＯＵＴ，ＸＯＵＴは、レベルシフタ回路３４から出力される信号ＯＵＴ，ＸＯＵＴとは逆となる。このため、図３に示すレベルシフタ回路では、図７に示すレベルシフタ回路の場合とは逆に、レベルシフタ回路１０から出力される信号ＯＵＴ，ＸＯＵＴが、レベルシフタ回路３２の信号ＸＩＮ，ＩＮとして入力され、図３に示すレベルシフタ回路３２から出力される信号ＯＵＴ，ＸＯＵＴは、図７に示すレベルシフタ回路３２から出力される信号ＯＵＴ，ＸＯＵＴとは逆になっている。
【００４６】
なお、レベルシフタ回路１０の動作は、図１の場合と同じである。また、レベルシフタ回路３２の動作は、信号ＩＮ，ＸＩＮとして逆の信号が入力され、信号ＯＵＴ，ＸＯＵＴとして逆の信号が出力される点を除いて図５に示すものと同様である。
【００４７】
ＰＭＯＳ１４ａ、１４ｂを設けることによって、主となる入力段のトランジスタを、その耐圧範囲である電源ＶＤＤ−ＶＳＳの電圧範囲で動作させることができるため、主となる入力段のトランジスタとして低耐圧型のＮＭＯＳ１２ａ、１２ｂを使用することができる。
【００４８】
低耐圧型のＮＭＯＳ１２ａ、１２ｂは、図６に示す高耐圧型のＰＭＯＳ１３ａ、１３ｂと比べて、その移動度が高く、ドライブ能力も大きい。このため、ＮＭＯＳ１２ａ、１２ｂのトランジスタサイズを小さくできる。また、主となる入力段のトランジスタがドライブ能力の大きい低耐圧型のＮＭＯＳ１２ａ、１２ｂなので、ＮＭＯＳ１２ａ、１２ｂにカスコード接続されたＰＭＯＳ１４ａ、１４ｂのトランジスタサイズも小さくすることができる。
【００４９】
より具体的には、図１に示すＮＭＯＳ１２ａ、１２ｂおよびＰＭＯＳ１４ａ、１４ｂの合計のトランジスタサイズは、図６に示すＰＭＯＳ１３ａ、１３ｂの合計のトランジスタサイズよりも小さい。例えば、０．３５μｍ、ＬＶ／ＨＶ＝３．３Ｖ／１８Ｖのプロセスでの比較で、本発明のレベルシフタ回路は、従来のレベルシフタ回路よりも約４０％のレイアウトシュリンクが可能である。
【００５０】
従って、本発明のレベルシフタ回路を用いることによって、個々のレベルシフタ回路のレイアウトサイズを大幅に縮小することができる。その結果、多数のレベルシフタ回路を用いるチップのチップサイズを削減することができ、コストダウンを図ることができる。
【００５１】
本発明は、基本的に以上のようなものである。
以上、本発明のレベルシフタ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５２】
【図１】本発明のレベルシフタ回路の構成を表す一実施形態の回路図である。
【図２】図１に示すレベルシフタ回路で用いられるバイアス発生回路の構成を表す回路図である。
【図３】本発明のレベルシフタ回路の構成を表す別の実施形態の回路図である。
【図４】従来のレベルシフタ回路の構成を表す一例の回路図である。
【図５】従来のレベルシフタ回路の構成を表す別の例の回路図である。
【図６】従来のレベルシフタ回路の構成を表す別の例の回路図である。
【図７】従来のレベルシフタ回路の構成を表す別の例の回路図である。
【符号の説明】
【００５３】
１０、３０、３２、３４  レベルシフタ回路
１２ａ、１２ｂ  低耐圧型のＮ型ＭＯＳトランジスタ
１３ａ、１３ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ、２６ａ、２６ｂ、２８  高耐圧型のＰ型ＭＯＳトランジスタ
１６ａ、１６ｂ、１８ａ、１８ｂ、２２ａ、２２ｂ  高耐圧型のＮ型ＭＯＳトランジスタ
２０  バイアス発生回路
２９  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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