(57)【要約】【課題】  動作速度を劣化させることなく電源電圧を低電圧化することができ、信頼性の高い半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、半導体基板１０と、半導体基板上の第1のゲート絶縁膜２０と、第1のゲート絶縁膜上のフローティングゲートＦＧと、フローティングゲート上の第２のゲート絶縁膜３０と、第２のゲート絶縁膜上のコントロールゲートＣＧと、フローティングゲートの下にあるチャネル領域を挟むように半導体基板に形成されたソース層５０およびドレイン層６０と、ソース層に電気的に接続されたソース電極Ｓと、ドレイン層上に設けられ緩衝膜８０と、緩衝膜を貫通してドレイン層に電気的に接続されたドレイン電極Ｄとを含むメモリセルＭＣを備え、半導体基板の表面の上方から見たときに、フローティングゲートとドレイン層との重複領域は、フローティングゲートとソース層との重複領域よりも狭い。【選択図】  図１
2006339207.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲート上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられたコントロールゲートと、
前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、
前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層上に設けられ緩衝膜と、
前記緩衝膜を貫通して前記ドレイン層に電気的に接続されたドレイン電極とを含むメモリセルを備え、
前記半導体基板の表面の上方から見たときに、前記フローティングゲートと前記ドレイン層との重複領域は、前記フローティングゲートと前記ソース層との重複領域よりも狭いことを特徴とする半導体記憶装置。
【請求項２】
前記緩衝膜は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、前記フローティングゲートおよび前記コントロールゲートのそれぞれの側壁を被覆する側壁絶縁膜をさらに備え、
前記緩衝膜は、エッチングレートについて前記側壁絶縁膜と異なる絶縁材料からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、ＮＯＲ型フラッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
半導体基板上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲート上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられたコントロールゲートと、
前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、
前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極と、を含むメモリセルを備え、
複数の前記メモリセルがチャネル長方向に隣接し、前記ドレイン電極側に隣接する前記メモリセル間の間隔は、前記ソース電極側に隣接する前記メモリセル間の間隔よりも狭いことを特徴とする半導体記憶装置。
【請求項６】
前記半導体基板の表面の上方から見たときに、前記フローティングゲートと前記ドレイン層との重複領域は、前記フローティングゲートと前記ソース層との重複領域よりも狭いことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルのチャネル長方向の断面において、前記ドレイン電極の幅は、前記ソース電極の幅よりも狭いことを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記ドレイン層上に設けられた緩衝膜をさらに備え、
前記ドレイン電極は、前記緩衝膜を貫通して前記ドレイン層に電気的に接続していることを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記緩衝膜は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、ＮＯＲ型フラッシュメモリであることを特徴とする請求項５に記載の半導体記憶装置。
【請求項１１】
コントロールゲート電極の制御を受けてソースとドレインとの間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソースまたは前記ドレインを挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第１のゲート絶縁膜、フローティングゲート材料、第２のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第１のゲート絶縁膜、前記フローティングゲート材料、前記第２のゲート絶縁膜および前記コントロールゲート材料をエッチングして前記フローティングゲート電極および前記コントロールゲート電極を形成し、
前記半導体基板上に絶縁材料からなる緩衝膜を堆積し、
前記ドレインの領域上に前記緩衝膜を残存させたまま、前記ソースの領域上の前記緩衝膜をエッチングし、
前記ソースおよび前記ドレインの各領域に不純物を導入することを具備する半導体記憶装置の製造方法。
【請求項１２】
前記緩衝膜は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記フローティングゲート電極および前記コントロールゲート電極の形成後、前記フローティングゲートおよび前記コントロールゲートのそれぞれの側壁を被覆する側壁絶縁膜を形成することを具備し、
前記緩衝膜は、エッチングレートについて前記側壁絶縁膜と異なる絶縁材料からなることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記半導体記憶装置は、ＮＯＲ型フラッシュメモリであることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
コントロールゲート電極の制御を受けてソース領域とドレイン領域との間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソース領域または前記ドレイン領域を挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第１のゲート絶縁膜、フローティングゲート材料、第２のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第１のゲート絶縁膜、前記フローティングゲート材料、前記第２のゲート絶縁膜および前記コントロールゲート材料をエッチングすることによって、前記第１のゲート絶縁膜、前記フローティングゲート電極、前記第２のゲート絶縁膜および前記コントロールゲート電極からなる積層体が、前記ソース領域を挟んで隣接する該積層体間の間隔よりも前記ドレイン領域を挟んで隣接する該積層体間の間隔のほうが狭くなるように形成され、
隣り合う前記積層体間に絶縁材料からなる緩衝膜を堆積し、
前記緩衝膜とエッチングレートが異なるマスク用絶縁膜を堆積することによって、前記積層体間のうち前記ソース領域の前記積層体間を該マスク用絶縁膜で充填することなく、前記ドレイン領域の前記積層体間を該マスク用絶縁膜で充填し、
前記マスク用絶縁膜を異方的にエッチングすることによって、前記ドレイン領域上の前記緩衝膜を前記マスク用絶縁膜で被覆したまま、前記ソース領域上の前記緩衝膜を露出させ、
前記マスク用絶縁膜をマスクとして用いて、前記ドレイン領域上に前記緩衝膜を残存させたまま、前記ソース領域上の前記緩衝膜を自己整合的にエッチングし、
前記ソース領域および前記ドレイン領域に不純物を導入することを具備する半導体記憶装置の製造方法。
【請求項１６】
前記半導体基板を熱処理後、前記半導体基板の表面の上方から見たときに、前記フローティングゲート電極と前記ドレインとの重複領域は、前記フローティングゲート電極と前記ソースとの重複領域よりも狭いことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記マスク用絶縁膜の膜厚をＴ２１とし、前記ソース領域を挟んで隣接する前記積層体間の間隔をＬＧＳとし、前記ドレイン領域を挟んで隣接する前記積層体間の間隔をＬＧＤとすると、
ＬＧＤ／２＜Ｔ２１＜ＬＧＳ／２  （式１）
式１を満たすことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項１８】
前記積層体の形成後、前記積層体の側壁を被覆する側壁絶縁膜を形成することを具備し、
前記マスク用絶縁膜の膜厚をＴ２１とし、前記ソース領域を挟んで隣接する前記積層体間の間隔をＬＧＳとし、前記ドレイン領域を挟んで隣接する前記積層体間の間隔をＬＧＤとし、前記側壁絶縁膜の膜厚をＴ４０とすると、
（（ＬＧＤ／２）−Ｔ４０）＜Ｔ２１＜（（ＬＧＳ／２）−Ｔ４０）      （式２）
式２を満たすことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項１９】
前記緩衝膜は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項２０】
前記半導体記憶装置は、ＮＯＲ型フラッシュメモリであることを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
デジタルカメラ、携帯電話、携帯オーディオ機器等の半導体記憶装置としてＮＯＲ型フラッシュメモリの需要が急速に拡大している。これら機器の小型化、軽量化、高機能化の要求はますます厳しくなっている。それに伴いＮＯＲ型フラッシュメモリの微細化、高集積化、低電源電圧化、信頼性の向上が求められている。
【非特許文献１】S. Saito et al., Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials, pp. 704-705, 2002
【非特許文献２】A. Kaneko et al., Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, pp. 56-57, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、電源電圧を低くすると、ＮＯＲ型フラッシュメモリの動作速度が低下してしまう。電源電圧を上昇させれば、その動作速度は向上する。しかし、低電源電圧化の要求を満たすことができない。
【０００４】
また、メモリセルを微細化すると、フローティングゲートと充分な電荷を蓄積することができず、メモリセルの閾値電圧が低下するという問題が生じる。これは信頼性の低下に繋がる。
【０００５】
そこで、本発明の目的は、動作速度を劣化させることなく電源電圧を低電圧化することができ、信頼性の高い半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられたフローティングゲートと、前記フローティングゲート上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられたコントロールゲートと、前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、前記ソース層に電気的に接続されたソース電極と、前記ドレイン層上に設けられ緩衝膜と、前記緩衝膜を貫通して前記ドレイン層に電気的に接続されたドレイン電極とを含むメモリセルを備え、
前記半導体基板の表面の上方から見たときに、前記フローティングゲートと前記ドレイン層との重複領域は、前記フローティングゲートと前記ソース層との重複領域よりも狭い。
【０００７】
本発明に係る他の実施形態に従った半導体記憶装置は、半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられたフローティングゲートと、前記フローティングゲート上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられたコントロールゲートと、前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、前記ソース層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を含むメモリセルを備え、
複数の前記メモリセルがチャネル長方向に隣接し、前記ドレイン電極側に隣接する前記メモリセル間の間隔は、前記ソース電極側に隣接する前記メモリセル間の間隔よりも狭い。
【０００８】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、コントロールゲート電極の制御を受けてソースとドレインとの間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソースまたは前記ドレインを挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第１のゲート絶縁膜、フローティングゲート材料、第２のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第１のゲート絶縁膜、前記フローティングゲート材料、前記第２のゲート絶縁膜および前記コントロールゲート材料をエッチングして前記フローティングゲート電極および前記コントロールゲート電極を形成し、
前記半導体基板上に絶縁材料からなる緩衝膜を堆積し、
前記ドレインの領域上に前記緩衝膜を残存させたまま、前記ソースの領域上の前記緩衝膜をエッチングし、
前記ソースおよび前記ドレインの各領域に不純物を導入することを具備する。
【０００９】
本発明に係る他の実施形態に従った半導体記憶装置の製造方法は、コントロールゲート電極の制御を受けてソース領域とドレイン領域との間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソース領域または前記ドレイン領域を挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第１のゲート絶縁膜、フローティングゲート材料、第２のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第１のゲート絶縁膜、前記フローティングゲート材料、前記第２のゲート絶縁膜および前記コントロールゲート材料をエッチングすることによって、前記第１のゲート絶縁膜、前記フローティングゲート電極、前記第２のゲート絶縁膜および前記コントロールゲート電極からなる積層体が、前記ソース領域を挟んで隣接する該積層体間の間隔よりも前記ドレイン領域を挟んで隣接する該積層体間の間隔のほうが狭くなるように形成され、
隣り合う前記積層体間に絶縁材料からなる緩衝膜を堆積し、
前記緩衝膜とエッチングレートが異なるマスク用絶縁膜を堆積することによって、前記積層体間のうち前記ソース領域の前記積層体間を該マスク用絶縁膜で充填することなく、前記ドレイン領域の前記積層体間を該マスク用絶縁膜で充填し、
前記マスク用絶縁膜を異方的にエッチングすることによって、前記ドレイン領域上の前記緩衝膜を前記マスク用絶縁膜で被覆したまま、前記ソース領域上の前記緩衝膜を露出させ、
前記マスク用絶縁膜をマスクとして用いて、前記ドレイン領域上に前記緩衝膜を残存させたまま、前記ソース領域上の前記緩衝膜を自己整合的にエッチングし、
前記ソース領域および前記ドレイン領域に不純物を導入することを具備する。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置は、動作速度を劣化させることなく電源電圧を低電圧化することができ、かつ信頼性が高い。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の断面図である。半導体記憶装置１００は、例えば、ＮＯＲ型フラッシュメモリ等のＮＯＲ型不揮発性半導体記憶装置である。
【００１３】
半導体記憶装置１００は、複数のメモリセルＭＣを備えている。これらのメモリセルＭＣは、半導体基板１０上にソース電極Ｓまたはドレイン電極Ｄを挟んで隣接するように配列されている。図１には３つのメモリセルＭＣが図示されているが、実際には多数のメモリセルＭＣが半導体基板１０上に設けられている。図１の断面図は、メモリセルＭＣのチャネル長方向に切断した断面図である。
【００１４】
メモリセルＭＣは、半導体基板１０上に設けられた第１のゲート絶縁膜２０と、第１のゲート絶縁膜２０上に設けられたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜３０上に設けられたコントロールゲートＣＧとを備えている。第１のゲート絶縁膜２０、フローティングゲートＦＧ、第２のゲート絶縁膜３０およびコントロールゲートＣＧは積層構造となっている。フローティングゲートＦＧおよびコントロールゲートＣＧは、図１に示す断面図に対して垂直方向へ延伸している。
【００１５】
半導体基板１０は、例えば、シリコンからなり、ＳＯＩ基板のＳＯＩ層であってもよい。フローティングゲートＦＧおよびコントロールゲートＣＧは、例えば、ポリシリコンからなる。第１のゲート絶縁膜２０および第２のゲート絶縁膜３０は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜（例えば、ＨｆＯ２等）からなる。第１のゲート絶縁膜２０は、フローティングゲートＦＧに電荷を蓄積またはフローティングゲートＦＧから電荷を放出する際にトンネルゲート絶縁膜として機能する。
【００１６】
フローティングゲートＦＧおよびコントロールゲートＣＧのそれぞれの側壁には、側壁絶縁膜４０が設けられている。さらに、第１のゲート絶縁膜２０、フローティングゲートＦＧ、第２のゲート絶縁膜３０およびコントロールゲートＣＧからなる積層構造を被覆するように層間絶縁膜７０〜７２が設けられている。側壁絶縁膜４０および層間絶縁膜７０〜７２は、例えば、シリコン酸化膜からなる。層間絶縁膜７０〜７２は、シリコン窒化膜またはＴＥＯＳ膜であってもよい。
【００１７】
メモリセルＭＣは、ソース層５０、ドレイン層６０、ソース電極Ｓ、ドレイン電極Ｄおよび緩衝膜８０をさらに備えている。ソース層５０およびドレイン層６０はフローティングゲートＦＧの下にあるチャネル領域を挟むように半導体基板１０に形成されている。ソース電極Ｓは、ソース層５０に電気的に接続されている。ドレイン電極Ｄは、ドレイン層６０に電気的に接続されている。
【００１８】
半導体基板１０がＰ型半導体基板である場合には、ソース層５０およびドレイン層６０はＮ型の不純物拡散層であり、半導体基板１０がＮ型半導体基板である場合には、ソース層５０およびドレイン層６０はＰ型の不純物拡散層である。ソース電極Ｓおよびドレイン電極Ｄは、例えば、銅またはアルミニウムを含む金属からなる。
【００１９】
このメモリセルＭＣのチャネル長方向の断面において、ドレイン層６０の幅ＬＤＬは、ソース層５０の幅ＬＳＬよりも狭い。また、隣り合うメモリセルＭＣの各フローティングゲートＦＧ間の距離ＬＧは、ソース領域およびドレイン領域において等しい。従って、半導体基板１０の表面の上方から見たときに、フローティングゲートＦＧとドレイン層６０との重複領域は、フローティングゲートＦＧとソース層５０との重複領域よりも狭くなる。これは、ドレイン層６０の幅ＬＤＬとフローティングゲートＦＧ間の距離ＬＧとの差（ＬＤＬ−ＬＧ）がソース層５０の幅ＬＳＬとフローティングゲートＦＧ間の距離ＬＧとの差（ＬＳＬ−ＬＧ）よりも小さいことから明らかである。
【００２０】
緩衝膜８０は、ドレイン層６０上に設けられているが、ソース層５０上には設けられていない。ドレイン電極Ｄは、緩衝膜８０を貫通してドレイン層６０に接続している。緩衝膜８０は、絶縁体であり、シリコン酸化膜であってよい。しかし、緩衝膜８０は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることがこのましい。それにより、ドレイン電圧を低下させることができ、その結果、半導体記憶装置１００全体の消費電力が低下するからである。高誘電体絶縁膜からなる緩衝膜８０に関しては、第３の実施形態において詳述する。
【００２１】
メモリセルＭＣは、コントロールゲートＣＧの制御を受けてソース層５０とドレイン層６０との間のチャネル領域から電荷をフローティングゲートＦＧに蓄積またはフローティングゲートＦＧから放出する。これにより、メモリセルＭＣは、データを格納することができる。
【００２２】
本実施形態では、ドレイン層６０の幅ＬＤＬがソース層５０の幅ＬＳＬよりも狭い。これによって、電荷（例えば、電子）の走行距離は、メモリセルＭＣのチャネル領域のうちドレイン層６０端部の近傍において長くなる。電荷の走行距離が長くなると、ドレイン層６０端部に集中する電界によって電荷が大きく加速される。それにより、電荷の平均エネルギーが上昇し、半導体基板１０と第１のゲート絶縁膜２０との界面のバリアハイトより大きなエネルギーを有する電荷（ホットエレクトロン）が多くなる。その結果、フローティングゲートＦＧへ流れ込む電荷量が増えるので、本実施形態による半導体記憶装置１００は効率的にデータを書き込むことができる。
【００２３】
図２から図９は、本発明に係る第１の実施形態に従った半導体記憶装置１００の製造方法の流れを示す断面図である。図２から図９を参照して、半導体記憶装置１００の製造方法を説明する。
【００２４】
まず、半導体基板１０上に第１のゲート絶縁膜２０としてシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い高誘電体膜（例えば、ＨｆＯ２等）を形成する。続いて、第１のゲート絶縁膜２０上にフローティングゲートＦＧの材料としてドープトポリシリコン、第２のゲート絶縁膜３０としてシリコン酸化膜、およびコントロールゲートＣＧの材料としてドープトポリシリコンを順に堆積する。次に、ソース領域およびドレイン領域上の第１のゲート絶縁膜２０、フローティングゲートＦＧの材料、第２のゲート絶縁膜３０およびコントロールゲートＣＧの材料をＲＩＥによりエッチングする。これにより、図２に示すようにフローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧが形成される。以下、積層された第１のゲート絶縁膜２０、フローティングゲート電極ＦＧ、第２のゲート絶縁膜３０およびコントロールゲート電極ＣＧを“積層体”と呼ぶ。
【００２５】
続いて、積層体を被覆するように側壁絶縁膜４０の材料を堆積する。側壁絶縁膜４０の材料は、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜である。この絶縁膜をＲＩＥで異方的にエッチングすることによって、第１のゲート絶縁膜２０、フローティングゲートＦＧ、第２のゲート絶縁膜３０およびコントロールゲートＣＧの側壁を被覆するように側壁絶縁膜４０が形成される。このとき、隣り合う積層体の間の絶縁膜が除去され、その部分の半導体基板１０の表面が露出する。また、コントロールゲートＣＧ上の絶縁膜も除去される。しかし、コントロールゲートＣＧ上の絶縁膜（４０）は、コントロールゲートＣＧを保護するために、図２の破線で示すようにコントロールゲートＣＧ上に残存させてもよい。
【００２６】
次に、絶縁膜を堆積した後、エッチングすることにより、緩衝膜８０および８１を形成する。緩衝膜８０は、後の工程でドレイン層が形成される領域に設けられ、緩衝膜８１は、後の工程でソース層が形成される領域に設けられている。緩衝膜８１は、後の工程で除去されるので、実際には緩衝膜としては用いられない。緩衝膜８０および８１の材料は、側壁絶縁膜４０の材料とエッチング選択比（エッチングレート）において異なる絶縁材料である。例えば、側壁絶縁膜４０の材料がシリコン酸化膜の場合、緩衝膜８０および８１の材料はシリコン窒化膜でよい。側壁絶縁膜４０の材料がシリコン窒化膜の場合、緩衝膜８０および８１の材料はシリコン酸化膜でよい。緩衝膜８０および８１の材料は、側壁絶縁膜４０の材料に対して選択的にエッチング可能な材質であればよく、特に限定しない。但し、上述のように、ドレイン電圧を低下させるためには、緩衝膜８０および８１の材料は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜であることが好ましい。
【００２７】
次に、図４に示すように絶縁膜１４を堆積する。絶縁膜１４の材料は、側壁絶縁膜４０および緩衝膜８０、８１の材料とはエッチング選択比において異なる材料である。例えば、絶縁膜１４の材料は、ＴＥＯＳ膜またはシリコン窒化膜である。続いて、リソグラフィを用いてフォトレジスト１５をパターニングした後、ＲＩＥで絶縁膜１４をエッチングする。これにより、絶縁膜１４は、ドレイン層を形成する領域に設けられた緩衝膜８０を被覆したまま、ソース層を形成する領域に設けられた緩衝膜８１を露出させる。
【００２８】
次に、絶縁膜１４をハードマスクとして用いて、緩衝膜８０を残存させたまま、緩衝膜８１をエッチングする。このとき、緩衝膜８１の材料は、側壁絶縁膜４０の材料とエッチング選択比において異なるため、緩衝膜８１のみを選択的にエッチングすることができる。さらに、絶縁膜１４を除去することによって、図５に示す構造が得られる。
【００２９】
次に、図６に示すように、絶縁膜７０および７１を堆積する。絶縁膜７０の材料は、側壁絶縁膜４０の材料と同じでよく、例えば、ＴＥＯＳ膜である。従って、図６では、絶縁膜７０と側壁絶縁膜４０との境界を示していない。絶縁膜７１の材料は、例えば、シリコン窒化膜である。絶縁膜７０、７１は、次のイオン注入工程において、半導体基板１０およびコントロールゲートＣＧを保護する。
【００３０】
次に、隣り合う積層体の間に不純物をイオン注入する。さらに、半導体基板１０を熱処理することによって、図７に示すように、ソース層５０およびドレイン層６０が形成される。イオン注入の際、ソース層５０およびドレイン層６０の領域に同時に不純物が導入される。しかし、緩衝膜８０は、ソース層５０の形成領域に無く、ドレイン層６０の形成領域上に存在する。緩衝膜８０は、ドレイン領域への不純物の導入を或る程度抑制する。よって、ドレイン層６０の形成領域に導入される不純物量は、ソース層５０のそれよりも少ない。これにより、図７および図１に示すように、ドレイン層の幅ＬＤＬは、ソース層の幅ＬＳＬよりも狭くなる。その結果、半導体基板１０の表面の上方から見たときに、フローティングゲートＦＧとドレイン層６０との重複領域は、フローティングゲートＦＧとソース層５０との重複領域よりも狭くなる。
【００３１】
次に、図８に示すように、層間絶縁膜９０を絶縁膜７１上に堆積する。層間絶縁膜９０の材料は、例えば、シリコン酸化膜である。続いて、リソグラフィを用いてフォトレジスト１６をパターニングした後、ＲＩＥで層間絶縁膜９０をエッチングする。さらに、図９に示すように、層間絶縁膜９０および絶縁膜７１の側壁をハードマスクとして用いて、絶縁膜７０、７１および緩衝膜８０をエッチングする。これにより、コンタクトホール９５がソース層５０およびドレイン層６０上に形成される。
【００３２】
フォトレジスト１６を除去した後に、ソース電極Ｓおよびドレイン電極Ｄの材料をコンタクトホール９５に充填する。これにより、図１に示す半導体記憶装置１００の構造を得ることができる。
【００３３】
図１０は、コントロールゲートＣＧ上に絶縁膜（４０）を残存させた半導体記憶装置１００の断面図である。図２の破線で示したように、コントロールゲートＣＧ上に絶縁膜（４０）を残存させた場合、図１０に示すように絶縁膜４０の分だけコントロールゲートＣＧ上の絶縁膜が厚く形成される。
【００３４】
（第２の実施形態）
図１１は、本発明に係る第２の実施形態に従った半導体記憶装置２００の断面図である。第２の実施形態では、チャネル長方向に隣接するメモリセルＭＣのうち、ドレイン電極Ｄ側に隣接するメモリセル間の間隔ＬＧＤが、ソース電極Ｓ側に隣接するメモリセル間の間隔ＬＧＳよりも狭い。即ち、ＬＧＤ＜ＬＧＳである。これに伴い、メモリセルＭＣのチャネル長方向の断面において、ドレイン電極Ｄの幅は、ソース電極Ｓの幅よりも狭い。ＬＧＤ＜ＬＧＳであることにより、半導体記憶装置２００の製造工程において、ドレイン層６０上に緩衝膜８０を残存させたまま、ソース層５０上の緩衝膜８１（図１５および図１６参照）を自己整合的に除去することができる。従って、半導体記憶装置２００は、比較的製造工程が短く、製造コストが低廉である。
【００３５】
第２の実施形態の他の構成は、第１の実施形態と同様でよい。従って、半導体基板１０の表面の上方から見たときに、フローティングゲートＦＧとドレイン層Ｄとの重複領域は、フローティングゲートＦＧとソース層５０との重複領域よりも狭い。また、緩衝膜８０がドレイン層６０上に設けられている。この緩衝膜８０は、シリコン酸化膜等の絶縁膜から成る。しかし、第1の実施形態と同様に、緩衝膜８０は、シリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなることが好ましい。これに関しては、第３の実施形態で詳述する。
【００３６】
図１２から図２１は、本発明に係る第２の実施形態に従った半導体記憶装置２００の製造方法の流れを示す断面図である。図１２から図２１を参照して、半導体記憶装置２００の製造方法を説明する。
【００３７】
まず、第１のゲート絶縁膜２０、フローティングゲート電極ＦＧ、第２のゲート絶縁膜３０およびコントロールゲート電極ＣＧからなる“積層体”を、第１の実施形態と同様に形成する。このとき、チャネル長方向に隣接する積層体のうち、ドレイン電極Ｄ側に隣接する積層体間の間隔ＬＧＤは、ソース電極Ｓ側に隣接する積層体間の間隔ＬＧＳよりも狭い。換言すると、メモリセルＭＣのチャネル長方向において、ドレイン層６０を形成する領域の幅ＬＧＤは、ソース層５０を形成する領域の幅ＬＧＳよりも狭い。このような構造は、積層体を形成するときのフォトマスクのパターンを変更することで簡単に形成することができる。
【００３８】
続いて、積層体を被覆するように側壁絶縁膜４０の材料を堆積する。この絶縁膜をＲＩＥで異方的にエッチングすることによって、第１のゲート絶縁膜２０、フローティングゲートＦＧ、第２のゲート絶縁膜３０およびコントロールゲートＣＧの側壁を被覆するように側壁絶縁膜４０が形成される。このとき、隣り合う積層体の間の絶縁膜が除去され、その部分の半導体基板１０の表面が露出する。また、コントロールゲートＣＧ上の絶縁膜も除去される。しかし、コントロールゲートＣＧ上の絶縁膜（４０）は、コントロールゲートＣＧを保護するために、図１２の破線で示すようにコントロールゲートＣＧ上に残存させてもよい。
【００３９】
次に、蘊絶縁膜を堆積した後、エッチングすることにより、図１３に示すように緩衝膜８０および８１を形成する。緩衝膜８０は、後の工程でドレイン層６０が形成される領域に設けられ、緩衝膜８１は、後の工程でソース層５０が形成される領域に設けられている。緩衝膜８１は、後の工程で除去されるので、実際には緩衝膜としては用いられない。緩衝膜８０および８１の材料は、第１の実施形態のそれらと同様でよい。
【００４０】
次に、図１４に示すように、緩衝膜８０、８１および積層体を被覆するようにマスク用絶縁膜２１を堆積する。絶縁膜２１の材料は、緩衝膜８０、８１の材料とはエッチング選択比において異なる材料である。例えば、絶縁膜２１の材料は、ＴＥＯＳまたはシリコン窒化膜である。このとき、絶縁膜２１は、ソース領域における積層体間を充填せずに、ドレイン領域における積層体間を充填するように堆積する。より詳細には、絶縁膜２１の膜厚をＴ２１とすると、膜厚Ｔ２１は、式１の関係を満たす膜厚とする。
ＬＧＤ／２＜Ｔ２１＜ＬＧＳ／２                            （式１）
さらに、側壁絶縁膜４０の膜厚Ｔ４０を考慮した場合、膜厚Ｔ２１は、式２の関係を満たす膜厚にする。
（（ＬＧＤ／２）−Ｔ４０）＜Ｔ２１＜（（ＬＧＳ／２）−Ｔ４０）      （式２）
これにより、絶縁膜２１は、ソース領域における積層体間を充填せずに、ドレイン領域における積層体間を充填することができる。絶縁膜２１の膜厚は、絶縁膜２１の堆積時間または堆積時のガス流量を変更することによって簡単に変更することができる。
【００４１】
次に、ＲＩＥを用いて絶縁膜２１を異方的にエッチングする。これにより、図１５に示すように、ソース形成領域の緩衝膜８１の一部が露出される。一方で、ドレイン形成領域の緩衝膜８０の全面は、絶縁膜２１に被覆されたままである。
【００４２】
次に、図１６に示すように絶縁膜２１をハードマスクとして用いて、緩衝膜８１をウェットエッチングで除去する。さらに、絶縁膜２１を除去することによって、図１７に示す構造が得られる。
【００４３】
このように、第２の実施形態では、リソグラフィ工程を用いることなく、緩衝膜８０を絶縁膜２１で被覆したまま緩衝膜８１を露出させることができる。これにより、絶縁膜２１をマスクとして用いて緩衝膜８０を残存させたまま、緩衝膜８１を自己整合的に除去することができる。
【００４４】
次に、図１８に示すように、絶縁膜７０および７１を堆積する。絶縁膜７０、７１の材料は、第１の実施形態のそれらと同様でよい。次に、隣り合う積層体の間に不純物をイオン注入する。さらに、半導体基板１０を熱処理することによって、図１９に示すように、ソース層５０およびドレイン層６０が形成される。イオン注入の際、ソース層５０およびドレイン層６０の領域に同時に不純物が導入される。しかし、緩衝膜８０は、ソース層５０の形成領域に無く、ドレイン層６０の形成領域上に存在する。緩衝膜８０は、ドレイン領域への不純物の導入を或る程度抑制する。よって、ドレイン層６０の形成領域に導入される不純物量は、ソース層５０のそれよりも少なく、かつ浅い。これにより、図１９および図１１に示すように、ドレイン層の幅ＬＤＬは、ソース層の幅ＬＳＬよりも狭くなる。その結果、半導体基板１０の表面の上方から見たときに、フローティングゲートＦＧとドレイン層６０との重複領域は、フローティングゲートＦＧとソース層５０との重複領域よりも狭くなる。
【００４５】
次に、図２０に示すように、層間絶縁膜９０を絶縁膜７１上に堆積する。層間絶縁膜９０の材料は、例えば、シリコン酸化膜である。続いて、フォトレジスト１６を塗布し、リソグラフィを用いてフォトレジスト１６をパターニングする。その後、ＲＩＥで層間絶縁膜９０をエッチングする。さらに、図２１に示すように層間絶縁膜９０をハードマスクとして用いて、絶縁膜７０、７１および緩衝膜８０をエッチングする。これにより、コンタクトホール９５がソース層５０およびドレイン層６０上に形成される。
【００４６】
フォトレジスト１６を除去した後に、ソース電極Ｓおよびドレイン電極Ｄの材料をコンタクトホール９５に充填する。これにより、図１１に示す半導体記憶装置２００の構造を得ることができる。
【００４７】
図２２は、コントロールゲートＣＧ上に絶縁膜（４０）を残存させた半導体記憶装置２００の断面図である。図１２の破線で示したように、コントロールゲートＣＧ上に絶縁膜（４０）を残存させた場合、図２２に示すように絶縁膜４０の分だけコントロールゲートＣＧ上の絶縁膜が厚く形成される。
【００４８】
第１および第２の実施形態において、ソース層５０およびドレイン層６０を形成するためのイオン注入工程は、絶縁膜７０および７１を堆積した後に行っていた。しかし、このイオン注入工程は、絶縁膜７０の堆積後、絶縁膜７１の堆積前に行ってもよい（図１８参照）。また、このイオン注入工程は、コンタクトホール９５の形成工程において、ソースおよびドレイン領域の絶縁膜７１の表面が露出したときに一旦エッチングを停止し、イオン注入を行った後に、絶縁膜７１、７０および緩衝膜８０をエッチングしてもよい（図２０参照）。
【００４９】
第２の実施形態は、フォトマスクおよびフォトリソグラフィ工程を追加することなく、自己整合的に第１の実施形態と同じ効果を有する半導体記憶装置を形成することができる。このため、第２の実施形態は、比較的製造工程が短く、製造コストが低廉である。
【００５０】
（第３の実施形態）
第３の実施形態は、緩衝膜８０がシリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなる。第３の実施形態の他の構成は、第１の実施形態または第２の実施形態のいずれかの構成と同様でよい。
【００５１】
図２３は、第３の実施形態のドレイン層６０とその周辺の構造を示した概略図である。緩衝膜８０が高誘電体絶縁膜からなる場合、半導体記憶装置の製造中に正の固定電荷が緩衝膜８０内に発生することが知られている。緩衝膜８０はドレイン層６０上に存在するので、緩衝膜８０に含まれる固定電荷の量に応じた正電圧が常にドレイン層６０に印加される。この正電圧の分だけ、ドレイン電圧の低電圧化が可能である。
【００５２】
例えば、緩衝膜８０が比誘電率１５のアルミナ（Ａｌ２Ｏ３）であり、この緩衝膜８０内において、半導体基板１０の表面からＴｆｉｘ=１ｎｍの高さに面密度２．２×１０１２ｃｍ‐３の正の固定電荷が存在すると仮定する。緩衝膜８０自体の電位（以下、自己電位ともいう）は約０．５Ｖと見積もられる。即ち、ドレイン層６０には、常に、約０．５Ｖの正電位が作用している。その結果、半導体記憶装置１００または２００の特性を劣化させることなく、ドレイン電圧を約０．５Ｖ低下させることが可能となる。あるいは、ドレイン電極Ｄに印加する電圧を維持しつつ、実際にドレイン層６０に印加する電圧を約０．５Ｖほど上昇させることが可能となる。
【００５３】
緩衝膜８０の材料としては、熱酸化膜の誘電率以上の誘電率を有する材料、例えば、Ａｌ２Ｏ３、ＴｉＯ２、ＴａＯ２、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＯＮ、ＳｉＮ、ＳｉＯＮなど考えられるあらゆる高誘電率膜のいずれでもよい。
【００５４】
図２４は、ＮＯＲ型不揮発性半導体記憶装置へのデータの書込み特性を示したグラフである。このグラフを参照して、ドレイン電圧を０．５Ｖ上昇させたことによって、データ書込み特性に与える影響を説明する。このグラフの横軸は、コントロールゲートＣＧに電圧を印加した時間(書込み時間)を示している。縦軸は、フローティングゲートＦＧに蓄積された電荷によって変化するしきい値電圧Ｖｔｈを示している。破線は、ドレイン電圧Ｖｄが４Ｖの場合のしきい値電圧Ｖｔｈを示している。実線は、ドレイン電圧Ｖｄが４．５Ｖの場合のしきい値電圧Ｖｔｈを示している。尚、しきい値電圧Ｖｔｈは、ドレイン電流Ｉｄが１μＡのときのゲート電圧とした。メモリセルＭＣのゲート長Ｌは０．２μｍとし、コントロールゲート電圧Ｖｃｇは９Ｖとした。
【００５５】
しきい値電圧Ｖｔｈを４Ｖまで書き込むためには、ドレイン電圧Ｖｄ＝４Ｖの場合、約０．７μｓかかるのに対し、ドレイン電圧Ｖｄ＝４．５Ｖの場合、約０．２μｓで足りる。即ち、ドレイン電圧を約０．５Ｖ上昇させることによって、メモリセルＭＣへのデータの書込み時間を短縮することができる。
【００５６】
また、通常、データの書込み時間が１μｓ〜数μｓであるので、書込み時間を１μｓとする。この場合、ドレイン電圧Ｖｄ＝４Ｖのときのしきい値電圧は、約４．３Ｖであるのに対し、Ｖｄ＝４．５Ｖのときのしきい値電圧は約５．３Ｖである。即ち、書込み時間が同じであっても、ドレイン電圧を約０．５Ｖ上昇させることによって、しきい値電圧を高くすることができる。これは、データの書込み効率が良いことを意味する。
【００５７】
このように、第３の実施形態は、データの書込み動作の速度を劣化させることなく、ドレイン層６０上の緩衝膜８０内に存在する正の固定電荷８５による自己電位の分だけ、電源電圧を低電圧化することができる。
【００５８】
図２５は、S. Saito et al., Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials, pp. 704-705, 2002に記載された構造を示す図である。アルミナ（Ａｌ２Ｏ３）膜 （ｔｈｉｇｈ‐ｋ＝２ｎｍ） ２７がシリコン酸化膜２８ （ｔｆｉｘ＝２ｎｍ) 上に設けられている。シリコン酸化膜２８とアルミナ膜２７との界面に面密度１×１０１３ｃｍ‐３の正の固定電荷８５が存在している。この公知文献に記載された構造では、固定電荷８５による自己電位は、約０．９Ｖであり、充分に大きい値である。
【００５９】
このように、面密度２．２×１０１２ｃｍ‐３の正の固定電荷を高誘電体に形成することは可能である。即ち、上記の公知文献は、第３の実施形態が実施可能であることを示している。
【００６０】
図２６は、A. Kaneko et al., Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, pp. 56-57, 2003に記載された構造を示す図である。ＨｆＳｉＯ膜２９がシリコン酸化膜２８上に堆積されている。この公知文献には、製造条件、例えば、アニール温度や時間を制御することによって、固定電荷量または固定電荷密度を制御可能であることが示されている。
【００６１】
従って、緩衝膜８０に含まれる正の固定電荷８５の量または密度は、製造条件を適切に設定することによって任意に制御可能である。
【００６２】
以上から、データ書込み特性を劣化させることなく、現実的な製造工程を用いて、任意の固定電荷量または固定電荷密度を含む緩衝膜８０を形成することができる。
【００６３】
さらに、第３の実施形態は、第１の実施形態と組合せることによって第１の実施形態と同様の効果を有する。あるいは、第３の実施形態は、第２の実施形態と組合せることによって第２の実施形態と同様の効果を有する。
【００６４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。  
【図面の簡単な説明】
【００６５】
【図１】本発明に係る第１の実施形態に従った半導体記憶装置１００の断面図。
【図２】本発明に係る第１の実施形態に従った半導体記憶装置１００の製造方法を示す断面図。
【図３】図２に続く半導体記憶装置１００の製造方法を示す断面図。
【図４】図３に続く半導体記憶装置１００の製造方法を示す断面図。
【図５】図４に続く半導体記憶装置１００の製造方法を示す断面図。
【図６】図５に続く半導体記憶装置１００の製造方法を示す断面図。
【図７】図６に続く半導体記憶装置１００の製造方法を示す断面図。
【図８】図７に続く半導体記憶装置１００の製造方法を示す断面図。
【図９】図８に続く半導体記憶装置１００の製造方法を示す断面図。
【図１０】コントロールゲートＣＧ上に絶縁膜（４０）を残存させた半導体記憶装置１００の断面図。
【図１１】本発明に係る第２の実施形態に従った半導体記憶装置２００の断面図。
【図１２】本発明に係る第２の実施形態に従った半導体記憶装置２００の製造方法を示す断面図。
【図１３】図１２に続く半導体記憶装置２００の製造方法を示す断面図。
【図１４】図１３に続く半導体記憶装置２００の製造方法を示す断面図。
【図１５】図１４に続く半導体記憶装置２００の製造方法を示す断面図。
【図１６】図１５に続く半導体記憶装置２００の製造方法を示す断面図。
【図１７】図１６に続く半導体記憶装置２００の製造方法を示す断面図。
【図１８】図１７に続く半導体記憶装置２００の製造方法を示す断面図。
【図１９】図１８に続く半導体記憶装置２００の製造方法を示す断面図。
【図２０】図１９に続く半導体記憶装置２００の製造方法を示す断面図。
【図２１】図２０に続く半導体記憶装置２００の製造方法を示す断面図。
【図２２】コントロールゲートＣＧ上に絶縁膜（４０）を残存させた半導体記憶装置２００の断面図。
【図２３】本発明に係る第３の実施形態におけるドレイン層６０とその周辺の構造を示した概略図。
【図２４】ＮＯＲ型不揮発性半導体記憶装置へのデータの書込み特性を示したグラフ。
【図２５】S. Saito et al., Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials, pp. 704-705, 2002に記載された構造を示す図。
【図２６】A. Kaneko et al., Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, pp. 56-57, 2003に記載された構造を示す図。
【符号の説明】
【００６６】
１００…半導体記憶装置
ＭＣ…メモリセル
Ｓ…ソース電極
Ｄ…ドレイン電極
ＦＧ…フローティングゲート
ＣＧ…コントロールゲート
１０…半導体基板
２０…第１のゲート絶縁膜
３０…第２のゲート絶縁膜
４０…側壁絶縁膜
５０…ソース層
６０…ドレイン層
７０〜７２…層間絶縁膜
８０…緩衝膜
【図１】
2006339207.tif 000003
【図２】
2006339207.tif 000004
【図３】
2006339207.tif 000005
【図４】
2006339207.tif 000006
【図５】
2006339207.tif 000007
【図６】
2006339207.tif 000008
【図７】
2006339207.tif 000009
【図８】
2006339207.tif 000010
【図９】
2006339207.tif 000011
【図１０】
2006339207.tif 000012
【図１１】
2006339207.tif 000013
【図１２】
2006339207.tif 000014
【図１３】
2006339207.tif 000015
【図１４】
2006339207.tif 000016
【図１５】
2006339207.tif 000017
【図１６】
2006339207.tif 000018
【図１７】
2006339207.tif 000019
【図１８】
2006339207.tif 000020
【図１９】
2006339207.tif 000021
【図２０】
2006339207.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2006339207.tif 000028