(57)【要約】【課題】高耐圧で高アバランシェ耐量を有する半導体素子を提供する。【解決手段】ｎ型ピラー層５とｐ型ピラー層２とを交互に配置したスーパージャンクション構造上に形mj成されたｐ型ベース層３にトレンチゲート型のゲート構造を有するＭＯＳＦＥＴが形成されている。スーパージャンクション構造は、素子領域だけでなくその周囲の終端領域にも形成されており、素子領域におけるｎ型ピラー層５の幅Ｗｎ１［ｕｍ］、ｐ型ピラー層２の幅Ｗｐ１［ｕｍ］、終端領域におけるｎ型ピラー層５の幅Ｗｎ２［ｕｍ］、ｐ型ピラー層２の幅Ｗｐ２［ｕｍ］が、Ｗｐ１／Ｗｎ１＜Ｗｐ２／Ｗｎ２を満たすようにされている。【選択図】図１
2006313892.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った方向に交互に形成してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記ピラー層の表面に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極と
を備え、
前記ピラー層は、素子領域だけでなくその周囲の終端領域にも形成されており、
前記素子領域と前記終端領域の同一深さ位置において、素子領域における前記第２半導体ピラー層の不純物濃度［ｃｍ−３］と、終端領域における前記第２半導体ピラー層の不純物濃度［ｃｍ−３］との間の差は±５％未満であり、
前記素子領域における第１半導体ピラー層の幅Ｗ１１［ｕｍ］及び第２半導体ピラー層の幅Ｗ２１［ｕｍ］、並びに前記終端領域における第１半導体ピラー層の幅Ｗ１２［ｕｍ］及び第２半導体ピラー層の幅Ｗ２２［ｕｍ］が
［数１］
Ｗ２１／Ｗ１１＜Ｗ２２／Ｗ１２
の関係を満たすように形成されていることを特徴とする半導体素子。
【請求項２】
前記終端領域における第２半導体ピラー層の幅Ｗ２２［ｕｍ］は、前記素子領域における第２半導体ピラー層の幅Ｗ２１［ｕｍ］よりも大きくされていることを特徴とする請求項２記載の半導体素子。
【請求項３】
前記素子領域における前記第１半導体ピラー層と前記第２半導体ピラー層の前記第１方向における合計の幅と、前記終端領域における前記第１半導体ピラー層と前記第２半導体ピラー層の前記第１方向における合計の幅との間の差が５％未満とされ、前記幅Ｗ１１とＷ２１は５％未満の差を有するように設定され、且つ前記幅Ｗ２２は前記幅Ｗ１２の１．０５倍以上に設定されていることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った方向に交互に形成してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記ピラー層の表面に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極と
を備え、
前記ピラー層は、素子領域だけでなくその周囲の終端領域にも形成されており、
前記素子領域と前記終端領域における同一深さ位置において、前記素子領域における前記第１半導体ピラー層の不純物ドーズ量Ｑ１１［ｃｍ―２］及び前記第２半導体ピラー層の不純物ドーズ量Ｑ２１［ｃｍ―２］、並びに前記終端領域における前記第１半導体ピラー層の不純物ドーズ量Ｑ１２［ｃｍ―２］及び前記第２半導体ピラー層の不純物ドーズ量Ｑ２２［ｃｍ―２］が
［数２］
Ｑ２１／Ｑ１１＜Ｑ２２／Ｑ１２
の関係を満たすようにされていることを特徴とする半導体素子。
【請求項５】
前記終端領域における前記第２半導体ピラー層の不純物ドーズ量Ｑ２２は、前記素子領域における前記第２半導体ピラー層の不純物ドーズ量Ｑ２１よりも大きくされている請求項４記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳しくは、スーパージャンクション構造と呼ばれる構造を含む半導体素子に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の電力用半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の電力用半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれる縦長短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に配置した構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれる不純物量を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このスーパージャンクション構造のＭＯＳＦＥＴにおいては、それぞれの半導体ピラー層の不純物濃度のバラツキがオン抵抗、及び耐圧特性に大きく影響する。また、ＭＯＳＦＥＴが形成される素子領域における耐圧よりも、これを囲う終端領域における耐圧を大きくする必要がある。そうでない場合、半導体素子全体での耐圧は、終端領域の耐圧で決まってしまい、高いアバランシェ耐量を得ることができない。
【特許文献１】特開２００１−１３５８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、スーパージャンクション構造を有する半導体素子において、高耐圧及び高アバランシェ耐量を有する半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った方向に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極とを備え、前記ピラー層は、素子領域だけでなくその周囲の終端領域にも形成されており、
前記素子領域と前記終端領域の同一深さ位置において、素子領域における前記第２半導体ピラー層の不純物濃度［ｃｍ−３］と、終端領域における前記第２半導体ピラー層の不純物濃度［ｃｍ−３］との間の差は±５％未満であり、前記素子領域における第１半導体ピラー層の幅Ｗ１１［ｕｍ］及び第２半導体ピラー層の幅Ｗ２１［ｕｍ］、並びに前記終端領域における第１半導体ピラー層の幅Ｗ１２［ｕｍ］及び第２半導体ピラー層の幅Ｗ２２［ｕｍ］が
［数３］
Ｗ２１／Ｗ１１＜Ｗ２２／Ｗ１２
の関係を満たすように形成されていることを特徴とする。
【０００７】
本発明の第２の態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った方向に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極とを備え、前記ピラー層は、素子領域だけでなくその周囲の終端領域にも形成されており、前記素子領域と前記終端領域における同一深さ位置において、前記素子領域における前記第１半導体ピラー層の不純物ドーズ量Ｑ１１［ｃｍ―２］及び前記第２半導体ピラー層の不純物ドーズ量Ｑ２１［ｃｍ―２］、並びに前記終端領域における前記第１半導体ピラー層の不純物ドーズ量Ｑ１２［ｃｍ―２］及び前記第２半導体ピラー層の不純物ドーズ量Ｑ２２［ｃｍ―２］が
［数４］
Ｑ２１／Ｑ１１＜Ｑ２２／Ｑ１２
の関係を満たすようにされていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、スーパージャンクション構造を有する半導体素子において、高耐圧及び高アバランシェ耐量を有する半導体素子を提供することができる。
【発明を実施するための最良の形態】
【０００９】
上述したように、上記のスーパージャンクション構造のＭＯＳＦＥＴにおいては、それぞれの半導体ピラー層の不純物濃度のバラツキがオン抵抗、および耐圧特性に大きく影響する。図３にｐ型半導体ピラー層への不純物ドーズ量（ｃｍ−２）Ｑｐと、オン抵抗Ｒｏｎ又は耐圧Ｖｄｓｓｅとの関係を示す。ｎ型ピラー層の不純物ドーズ量をＱｎ（ｃｍ−２）、ｐ型ピラー層の不純物ドーズ量をＱｐ（ｃｍ−２）とする。Ｑｎ＝Ｑｐでｐ型／ｎ型両半導体ピラー層のチャージバランスがとれている状態となり、耐圧Ｖｄｓｓｅは最大となる。Ｑｎ＞Ｑｐ、Ｑｎ＜Ｑｐいずれの場合にも耐圧ＶｄｓｓｅはＱｎ＝Ｑｐの場合に比して低下する。また、不純物ドーズ量ＱｐがＱｎに対し相対的に大きくなる程、オン抵抗Ｒｏｎは大きくなる。
【００１０】
以上の説明は素子領域における耐圧Ｖｄｓｓｅについてのものであり、素子領域外周の終端領域における耐圧Ｖｄｓｓｐの曲線は、素子領域における耐圧ｖｄｓｓｅの曲線と異なっている。終端領域における耐圧Ｖｄｓｓｐは、素子領域の耐圧Ｖｄｓｓｅよりも大きく設定される（Ｖｄｓｓｐ＞Ｖｄｓｓｅ）。そうでない場合、半導体素子全体での耐圧は、素子領域の耐圧Ｖｄｓｓｅではなく終端領域の耐圧Ｖｄｓｓｐで決まってしまい、また、アバランシェ電流が終端部のみに集中してしまい、高いアバランシェ耐量を得ることができず、素子破壊の原因にもなる。
【００１１】
ところで、耐圧Ｖｄｓｓｐの最大値が得られるのは、ｎチャネルＭＯＳＦＥＴの場合、Ｑｎ＝Ｑｐの場合ではなく、Ｑｐ＞Ｑｎの領域においてである（図３参照）。図３では、Ｑｐ＝Ｑｎ×１．１の領域において耐圧Ｖｄｓｓｐの最大値が得られている。すなわち、耐圧Ｖｄｓｓｐの変化曲線は、耐圧Ｖｄｓｓｅの変化曲線に対しピーク位置（最大値の位置）がシフトした関係となっている。しかしながら、それにも拘らず終端領域においてもＱｎ＝Ｑｐの場合となるように不純物ドーズ量を設定しているのが従来技術においては通常である。このシフトのため、終端領域における耐圧Ｖｄｓｓｐが、素子領域における耐圧Ｖｄｓｓｅよりも大きく且つＭＯＳＦＥＴの定格電圧が得られる領域（マージン）は狭くなってしまう。これを図３に沿って説明すると、Ｑｎ＝Ｑｐを設定値とした場合において、素子領域においては、Ｑｐ＝０．８×ＱｎからＱｐ＝１．２×Ｑｎの範囲まで、±２０％の範囲で不純物ドーズ量のズレが生じても、耐圧Ｖｄｓｓｅは定格電圧以上になる。しかし、マイナス方向（Ｑｎ＞Ｑｐ）では、Ｑｐ＝０．８×Ｑｎよりも手前の点（点Ａ）において、耐圧Ｖｄｓｓｅが耐圧Ｖｄｓｓｐを下回ってしまう。このように、ピラー層形成工程などにおいて不純物ドーズ量の設定値からのバラツキが生じると、終端領域における耐圧Ｖｄｓｓｐが、素子領域における耐圧Ｖｄｓｓｅを下回る事態が数多く生じ、要求特性を満たすＭＯＳＦＥＴを高歩留まりで得ることができない。
【００１２】
現在の半導体製造技術においては、不純物ドーズ量を正確に制御することは必ずしも容易ではないため、ある程度このマージンを大きくするのが望ましい。
【００１３】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。図１は本発明の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。このＭＯＳＦＥＴでは、ドレイン層として機能するｎ＋型基板１上に、断面が縦長短冊状のｎ型ピラー層５とｐ型ピラー層２とがｎ＋型基板１の表面に沿った横方向（第１方向）に交互に配置され、スーパージャンクション構造を形成している。スーパージャンクション構造は、ＭＯＳＦＥＴが形成される素子領域だけでなく、その外周の終端領域にも形成されている。
【００１４】
ｎ＋型基板１の下には、複数のＭＯＳＦＥＴセルに共通のドレイン電極６が形成されている。なお、図１の例では、ｐ型ピラー層２の底部はｎ＋型基板１と接しておらず、ｐ型ピラー層２の底部とｎ＋型基板１との間にはｎ型ピラー層５の一部が存在するようにされている。ｐ型ピラー層２の底部がｎ＋型基板１と接するように構成することも可能である。スーパージャンクション構造の表面には、ｐ型ベース層３が形成され、更にこのｐ型ベース層３の表面にはｎ型ソース拡散層４が選択的に且つストライプ形状に形成されている。ｐ型ベース層３は、耐圧特性の向上のため、素子領域だけでなく、終端領域にも部分的に延長されている。
【００１５】
また、ｎ型ソース拡散層４の側面位置から、ｐ型ベース層３を貫通してｎ型ピラー層５に達する縦方向（Ｙ方向）を長手方向として、ゲート絶縁膜８を介してゲート電極９が形成されている。このゲート電極９は、閾値電圧以上のゲート電圧を印加されることにより、縦方向に延びるチャネルをｐ型ベース層３に形成してＭＯＳＦＥＴを導通させるものである。
【００１６】
ｐ型ベース層３及びｎ型ソース拡散層４上には、各ＭＯＳＦＥＴに共通のソース電極７が接続されている。ソース電極７は、ゲート絶縁膜８等により、ゲート電極９と絶縁されている。なお、ソース電極７とｐ型ベース層３との間にはコンタクト抵抗低減のためのｐ型コンタクト層１０が形成されている。なお、終端領域のｎ型ピラー層５、ｐ型ピラー層２上には、絶縁膜１３を介してフィールドプレート電極１４が形成されている。フィールドプレート電極１４はソース電極７或いはゲート電極９と接続されており、ｐ型ベース層３より低い不純物濃度のｐ型リサーフ層１５と合わせてＭＯＳＦＥＴの非導通時にドレイン電圧が上昇した場合において空乏層を横方向に延ばしてｐ型ベース層３の端部に加わる電界を緩和し耐圧を高める作用をする。また、スーパージャンクション構造表面の終端領域の部分には、ｐ型のリサーフ層１５が形成され、ＭＯＳＦＥＴの非導通時に空乏層を横方向に延ばして耐圧を高める作用をする。
【００１７】
素子領域における１つのｎ型ピラー層５の深さＤにおける幅（ｐｎピラーが交互に現れる方向（ｘ方向）に関する幅）をＷｎ１、素子領域における１つのｐ型ピラー層２の深さＤにおける幅をＷｐ１、素子領域のスーパージャンクション構造の深さＤにおけるセルピッチをＷｃｅｌｌ１（＝Ｗｎ１＋Ｗｐ１）、終端領域における１つのｎ型ピラー層５の深さＤにおける幅をＷｎ２、終端領域における１つのｐ型ピラー層２の深さＤにおける幅をＷｐ２、終端領域のスーパージャンクション構造の深さＤにおけるセルピッチをＷｃｅｌｌ２（＝Ｗｎ２＋Ｗｐ２）とした場合、次のような関係式が成り立つよう、ｐ型ピラー層２及びｎ型ピラー層５が形成されている。
【００１８】
[数５]
Ｗｐ１／Ｗｎ１＜Ｗｐ２／Ｗｎ２
好ましくは、次の関係式が更に成り立つのが好適である。
【００１９】
[数６]
Ｗｐ２＞Ｗｐ１  かつ
Ｗｃｅｌｌ１＝Ｗｃｅｌｌ２
すなわち、同一の深さにおいてセルピッチＷｃｅｌｌを素子領域と終端領域とで略同一としつつ、同一の深さにおいて終端領域のｐ型ピラー層２の幅Ｗｐ２を素子領域のｐ型ピラー層２の幅Ｗｐ１より広くすることで、［数５］の関係を満たすことも可能である。ここで、セルピッチＷｃｅｌｌ１とＷｃｅｌｌ２との間の差が５％未満である場合には、両者は略同一であり、Ｗｃｅｌｌ１＝Ｗｃｅｌｌ２が成り立つものとみなす。
【００２０】
上記の［数５］、ひいては［数６］の関係が成り立つ場合、図２に示すように、終端領域の耐圧Ｖｄｓｓｐの変化曲線のピークと、素子領域の耐圧Ｖｄｓｓｐの変化曲線のピークとを、従来（図３）に比べ近づけることができる。なお、図２のグラフの下側の横軸が素子領域におけるｐ型ピラー層２及びｎ型ピラー層５の不純物ドーズ量の大小関係を示しており、上側の横軸が終端領域におけるｐ型ピラー層２及びｎ型ピラー層５の不純物ドーズ量の大小関係を示している。すなわち、Ｑｎ＝Ｑｐにおいて素子領域の耐圧Ｖｄｓｓｅの変化曲線がピークとなる場合、上記の［数５］、ひいては［数６］の関係を満たすことを条件とすることにより、終端領域の耐圧Ｖｄｓｓｐの変化曲線も、従来に比べこれに近い位置においてピークとなるよう不純物ドーズ量の設定値を設定することが出来るようになる。幅Ｗｐ、Ｗｎを適切に設定することにより、これをほぼ同位置にすることも可能である。このため、従来技術の場合に比べ、定格電圧以上が得られしかも終端領域の耐圧Ｖｄｓｓｐが素子領域の耐圧Ｖｄｓｓｅよりも高い領域（マージン）を広くすることができ、製造工程における不純物ドープ量のバラツキがある程度生じた場合でも要求特性を満たすＭＯＳＦＥＴを高歩留まりで得ることができる。図２の例では、終端領域の耐圧Ｖｄｓｓｐのピーク位置と、素子領域の耐圧Ｖｄｓｓｅのピーク位置が略一致しており、両者のグラフが交差していない。このため、マージンは耐圧Ｖｄｓｓｐの影響を受けないので、マージンを広くすることができる。
【００２１】
一般にスーパージャンクション構造のｎ型ピラー層５またはｐ型ピラー層２の形成時においては、素子領域と終端領域とで不純物濃度［ｃｍ−３］を変更することは、工程数が増加するために製造コストが増加してしまう。しかし、上記の方法により、素子領域と終端領域とでｐ型ピラー層２の不純物濃度［ｃｍ−３］は略均一としつつ、素子領域はＱｎ＝Ｑｐの状態であっても終端領域においてはＱｎ＜Ｑｐとする図２で示される理想的な状態が工程数を増加させることなく提供できる。ここで、素子領域のｐ型ピラー層２の不純物濃度と、終端領域のｐ型ピラー層２の不純物濃度との間の差が±５％以内である場合には、両者は略均一であるとする。
【００２２】
具体的には、Ｗｎ１＝Ｗｐ１＝６．０μｍ、Ｗｃｅｌｌ１＝Ｗｃｅｌｌ２＝１２．０μｍである場合、Ｗｐ２をＷｎ２の１．０５倍以上（例えばＷｐ２＝６．３μｍ、Ｗｎ２＝５．７μｍ）に設定すると、[数５]、[数６]の関係が得られ、図２に示すように、終端領域の耐圧Ｖｄｓｓｐの変化曲線のピークと、素子領域の耐圧Ｖｄｓｓｐの変化曲線のピークとを、従来（図３）に比べ近付けることができる。ピラー層２，５を形成するための工程として実行されるイオン注入工程は、６.０μｍの幅に対して±０．１μｍ程度の誤差、すなわち±２％程度の誤差で行うことができる。従って、Ｗｐ２＞Ｗｎ２×１．０５となるようにピラーの幅を設定すれば、[数５]、[数６]の関係が確実に得られる。
【００２３】
なお、各ピラー層２、５の幅は、たとえば次のようにして測定することができる。例えば、走査型容量顕微鏡（Scanning Capacitance Microscope）を用いて、プローブと試料との間の静電容量の分布を測定し、不純物分布を特定することにより測定することができる。或いはＳＩＭＳ装置（Secondary Ion Mass Stereoscopy）によりｐ型ドーパント量、ｎ型ドーパント量を測定し、両者のドーパント量が等しくなる位置をｐｎジャンクションの境界位置であると判断する方法により測定することができる。この測定方法の場合、各ピラー層２、５に含まれるドーパントの不純物濃度（ｃｍ−３）を測定することも可能であり、更には、これを積分することにより、各ピラー層２、５の不純物ドーズ量（ｃｍ−２）も測定することが可能である。
【００２４】
なお、ピラー層２、５の幅Ｗｐ１，Ｗｎ１，Ｗｐ２，Ｗｎ２が深さ方向（上下方向）において変化する場合には、その平均値が上記[数５]、[数６]を満たすようにすればよい。
【００２５】
次に、本発明の第２の実施の形態に係るパワーＭＯＳＦＥＴを説明する。この実施の形態のパワーＭＯＳＦＥＴは、スーパージャンクション構造の寸法等において第１の実施の形態と異なっており、その他の部分は同一であるので、図１を参照して説明する。
【００２６】
この実施の形態では、ｎ型ピラー層５、ｐ型ピラー層２の幅は、素子領域と終端領域で略同一としてよい。ただし、両者の差が±５％未満である場合には、略同一とみなすものとする。代わりに、素子領域におけるｎ型ピラー層５への不純物ドーズ量Ｑｎ１［ｃｍ―２］、ｐ型ピラー層２への不純物ドーズ量Ｑｐ１［ｃｍ―２］、終端領域におけるｎ型ピラー層５への不純物ドーズ量Ｑｎ２［ｃｍ―２］及びｐ型ピラー層２への不純物ドーズ量Ｑｐ２［ｃｍ―２］とした場合、
［数７］
Ｑｐ１／Ｑｎ１＜Ｑｐ２／Ｑｎ２
が成立するように、不純物ドーズ量を制御する。例えばＱｐ１＝Ｑｎ１としつつ、Ｑｐ２＞Ｑｎ２となるように不純物ドーズ量を制御することにより、上記［数７］の関係を得ることができる。この場合、Ｑｐ１＝Ｑｎ１としつつ、不純物注入プロセスの誤差を考慮して、Ｑｐ２＞＝１．１０×Ｑｎ２となるように不純物ドーズ量を制御することにより、上記[数７]の関係を確実に得ることができる。
【００２７】
なお、終端領域では、その不純物ドーズ量を素子領域に比べて全体的に小さくすることにより、より高い耐圧を得ることが可能であり、結果として終端領域の耐圧Ｖｄｓｓｐが素子領域の耐圧Ｖｄｓｓｅよりも高い領域（マージン）を広くすることができる。例えば、素子領域において不純物ドーズ量をＱｎ１＝Ｑｐ１＝Ｘと設定した場合、終端領域においては、不純物ドーズ量Ｑｐ２、Ｑｎ２を素子領域よりも小さい例えばＱｎ２＝Ｘ／２、Ｑｐ２＝１．１×Ｘ／２程度に設定することにより、上記［数７］の関係が満たされ、広いマージンを得ることができる。これにより、終端領域での耐圧Ｖｄｓｓｐの曲線のピークは、不純物ドーズ量が素子領域と終端領域とで等しい場合に比べ高くなり、また耐圧Ｖｄｓｓｐの曲線の広がりも大きくなる（傾きが小さくなる）。従って、マージンも広くなる。
【００２８】
なお、本発明では、図１に示されるドレイン層として機能するｎ＋型基板１上に、断面が縦長短冊状のｎ型ピラー層５とｐ型ピラー層２とがｎ＋型基板１の表面に沿った横方向（第１方向）に交互に配置されている場合について言及している。しかし例えば紙面垂直方向（第２方向）にはｎ型ピラー層５とｐ型ピラー層２とが平行して延在している終端領域が存在するが、この第２方向はｐ型ピラー層２がｐ型ベース層３と接続されているために、第１方向と比較して空乏層が広がりやすく、高い耐圧が得られる。このため本発明の効果は図１で示す第１方向についてより大きな効果が得られる。
【００２９】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、トレンチゲート構造を有するＭＯＳＦＥＴを例にとって説明したが、プレナーゲート構造を有するＭＯＳＦＥＴにも、本発明は適用可能である。また、上記の実施の形態において、フィールドプレート電極１４を設ける代わりに、ガードリング層を形成してもよい。または図１で示したｐ型リサーフ層１５を形成しない場合も同様の効果が得られる。
【００３０】
また、ｐ型ピラー層２、ｎ型ピラー層５において、深さ方向において不純物濃度が異なる場合であっても、そのそれぞれの深さ方向の位置において、上記数式が成立するように、不純物濃度を制御することが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図２】本実施の形態のパワーＭＯＳＦＥＴにおける終端領域の耐圧Ｖｄｓｓｐと、素子領域の耐圧Ｖｄｓｓｅの変化曲線の例を示す。
【図３】従来のパワーＭＯＳＦＥＴにおける終端領域の耐圧Ｖｄｓｓｐと、素子領域の耐圧Ｖｄｓｓｅの変化曲線の例を示す。
【符号の説明】
【００３２】
１・・・ｎ＋型基板、  ２・・・ｐ型ピラー層、  ３・・・ｐ型ベース層、  ４・・・ｎ型ソース拡散層、  ５・・・ｎ型ピラー層、  ６・・・ドレイン電極、  ７・・・ソース電極、  ８・・・ゲート絶縁膜、  ９・・・ゲート電極、  １０・・・コンタクト層、  １２・・・フィールドストップ層、  １３・・・絶縁膜、  １４・・・フィールドプレート電極、１５・・・ｐ型リサーフ層。
【図１】
2006313892.tif 000003
【図２】
2006313892.tif 000004
【図３】
2006313892.tif 000005