(57)【要約】 【課題】  ＬＣＤ駆動集積回路などに用いられる高電圧半導体装置の製造方法が開示される。【解決手段】  まず、半導体基板にマスク層を形成する。その後、前記マスク層の一部分をパターニングして段差部を形成する。その後、前記段差部をアラインメントマークとして用いて前記半導体基板に活性領域を形成するためのフォトレジストパターンを形成して行われる。高電圧半導体装置の活性領域を形成するためのフォトレジストパターンをアラインするためのアラインメントマークの製造工程の数を減少させ、後続に素子分離膜を形成するときに発生する不良を事前に除去して製造工程が容易である。【選択図】    図１０
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【特許請求の範囲】
【請求項１】
半導体基板にマスク層を形成する段階と、
前記マスク層の一部分をパターニングして段差部を形成する段階と、
前記段差部をアラインメントマークとして用いて前記半導体基板に活性領域を形成するためのフォトレジストパターンを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層は、シリコン窒化物からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記マスク層は、３００〜５０００Åの厚さとして形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記段差部の上位レベルと下位レベルとの間の高さは、少なくとも２００Åであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記段差部は、前記半導体基板のスクライブレーン領域上のマスク層に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記段差部は、前記半導体基板の素子領域上のマスク層に形成することを特徴とする請求項１記載の半導体装置の製造方法。  
【請求項７】
前記段差部を形成する前に、
前記半導体基板の素子領域にウェルを形成する段階を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記ウェルは、不純物を前記半導体基板の素子領域に全面的にイオン注入して形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記段差部を形成した後に、
前記半導体基板の素子領域にウェルを形成する段階を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記ウェルは、第２フォトレジストパターンをイオン注入マスクとして用いて不純物を前記半導体基板の素子領域にイオン注入して形成されることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記フォトレジストパターンを用いて前記マスク層及び前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチを完全に埋め立てる素子分離膜を形成する段階を更に含むものの、前記素子分離膜は前記活性領域を定義することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
素子領域及びスクライブレーン領域を有する第１タイプの半導体基板に、前記素子領域に前記第１タイプと異なる第２タイプの不純物を全面的にイオン注入して第１ウェルを形成する段階と、
前記第１ウェルが形成された半導体基板上にマスク層を形成する段階と、
前記マスク層上に前記素子領域の第１領域及び前記スクライブレーン領域上のマスク層の一部分を露出させる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして用いて前記マスク層の一部分をエッチングして前記素子領域の第１領域上のマスク層に第１段差部及び前記スクライブレーン領域上のマスク層に第２段差部を形成する段階と、  
前記第１フォトレジストパターンをイオン注入マスクとして用いて前記第１領域に第１タイプの不純物をイオン注入して第２ウェルを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
前記第２段差部をアラインメントマークとして用いて前記素子領域に活性領域を形成するための第２フォトレジストパターンを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記マスク層を形成する前に、パッド酸化膜を形成する段階を更に含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記マスク層は、シリコン窒化物からなることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記マスク層は、３００〜５０００Åの厚さとして形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記第２段差部の上位レベルと下位レベルとの高さは、少なくとも２００Åであることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
前記第１ウェルは、前記半導体基板の表面から１〜１２μｍの接合深さを有するよう形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１８】
前記第２フォトレジストパターンを形成する前に、
前記第２段差部をアラインメントマークとして用いて前記素子領域の第２領域上のマスク層を露出させる第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンをイオン注入マスクとして用いて前記第２領域に第１タイプの不純物を注入して第３ウェルを形成する段階と、  
前記第３フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１９】
前記第３ウェルは、前記第１ウェルより浅い接合高さを有し、前記半導体基板の表面から１〜１２μｍの接合高さを有するよう形成されることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第２フォトレジストパターンをエッチングマスクとして用いて前記エッチングされたマスク層及び前記素子領域の一部分をエッチングしてトレンチを形成する段階と、
前記トレンチを完全に埋め立てる素子分離膜を形成する段階を更に含むものの、前記素子分離膜は前記活性領域を定義することを特徴とする請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、より詳細には、ＬＣＤ駆動集積回路などに用いられる高電圧半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＣＤ駆動集積回路などのように高電圧が印加される半導体装置を具現することにおいて、１５〜１２０Ｖ級高耐圧素子を形成するために半導体基板に活性領域を形成する前に半導体基板にイオン注入を行った後、高温及び長時間のウェルドライブイン工程を適用して深いウェルを形成する工程を行う。
【０００３】
しかし、一般のウェルの形成工程では、半導体基板上に段差が形成されないため、前記深いウェルを形成した後、活性領域を限定するためのフォトリソグラフィ工程時、アラインするのに問題がある。
【０００４】
このような問題を解決するために、前記深いウェルを形成するとき、同時に前記活性領域を限定するために必要なアラインメントマークを形成する方法が特許文献１に開示している。これについて詳細に説明すると下記のようである。
【０００５】
従来の高電圧半導体装置の製造方法を説明すると下記のようである。
まず、素子領域及びスクライブレーン領域を有する半導体基板、即ち、Ｐ型のシリコン基板上にパッド酸化膜を形成する。その後、パッド酸化膜が形成された半導体基板にＮ型ドーパントとして燐（Ｐ＋）イオンを１．８ＭｅＶの加速電圧及び５．０×１０１２／ｃｍ３の注入量で全面的に注入してＮ型ウェルを形成する。
【０００６】
そして、前記燐（Ｐ＋）イオンが注入された半導体基板に対してＰ型ウェルを形成するためのイオン注入マスクを形成するために、まずパッド酸化膜上に第１シリコン窒化膜を形成する。
【０００７】
そして、第１シリコン窒化膜上に第１フォトレジストパターンを形成し、これを用いて第１シリコン窒化膜をエッチングして第１イオン注入マスクパターンを形成する。第１イオン注入マスクパターンは、前記スクライブレーン領域の一部と、前記素子領域のうち、Ｐ型ウェル領域が形成される第１領域で半導体基板をパッド酸化膜でカバーされている状態で露出させるようになる。
【０００８】
その後、第１イオン注入マスクパターンが形成された結果物上にＰ型ドーパントとしてホウ素（Ｂ＋）イオンを５００ｋｅＶの加速電圧及び８．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブレーン領域の一部と、前記素子領域のうち、Ｐ型ウェル領域が形成される第１領域にのみホウ素イオン（Ｂ＋）が注入される。
【０００９】
そして、第１フォトレジストパターンと、パッド酸化膜の露出された部分を除去する。その結果、第１イオン注入マスクパターンを通じて前記スクライブレーン領域の一部と、前記素子領域のうち、Ｐ型ウェル領域が形成される第１領域で半導体基板のシリコン表面が露出される。
【００１０】
その後、前記スクライブレーン領域の一部と、前記素子領域のうち、Ｐ型ウェル領域が形成される第１領域で露出される半導体基板の露出されたシリコン表面を酸素雰囲気下で酸化させ、前記スクライブレーン領域の一部及び前記第１領域にのみ第１酸化膜を形成する。望ましくは、第１酸化膜２０は、約１０００Åの厚さで形成される。
【００１１】
一般的に、酸化工程による酸化膜の形成工程において、半導体基板の酸化前のシリコン表面を境界として、酸化膜とシリコンとの界面が形成される下へは約４４％、シリコン酸化膜の表面が形成される上へは約５６％成長されることは一般的によく知られている。したがって、第１酸化膜を約１０００Åの厚さで形成するとき、第１酸化膜と半導体基板との界面は半導体基板の上面と約４４０Å程度の最大レベルの差が形成されることがわかる。
【００１２】
その後、前記素子領域の第１領域に注入されたＰ型ドーパントを、半導体基板内に拡散させるために約１１００℃の高温にて約１３時間の間ウェルドライブイン工程を行う。その結果、半導体基板には素子領域の第１領域にＰ型ウェルが形成される。Ｐ型ウェルは半導体基板の表面から約１〜１２μｍの接合深さを有するよう形成される。
【００１３】
そして、第１イオン注入マスクパターンを通じて露出されている第１酸化膜をＢＯＥ（Ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｃｔｃｈａｎｔ）を用いる湿式エッチング工程によって除去する。ここで、第１酸化膜を完全に除去せず、前記スクライブレーン領域の一部及び前記第１領域にて半導体基板の表面に所定厚さ、例えば、約１５０Å程度の第１酸化膜残留層が残るようにする。
【００１４】
第１酸化膜を一部除去した結果物にて、半導体基板のうち、スクライブレーン領域及び第１領域には、半導体基板の表面から△Ｓ１の深さの凹部によって形成される段差部が形成される。ここで、スクライブレーン領域及び第１領域に形成された段差部は互いにほぼ同一の深さを有する。
【００１５】
そして、前記段差部上に残っている第１酸化膜残留層及び第１イオン注入マスクパターンを完全にカバーするように第２シリコン窒化膜を形成する。
その後、第２シリコン窒化膜上に第２フォトレジストパターンを形成する。第２フォトレジストパターンはスクライブレーン領域の位置部と、素子領域のうち、ポケットＰ型ウェルが形成される第２領域で第２シリコン窒化膜を露出させるよう形成される。
【００１６】
そして、第２フォトレジストパターンを用いて第２シリコン窒化膜及び第１イオン注入マスクパターンを次第にエッチングして、エッチングされた第１イオン注入マスクパターン及びその上に積層されている第２イオン注入マスクパターンを形成する。
【００１７】
第２イオン注入マスクパターンは、前記スクライブレーン領域の一部にて第１酸化膜残留層でカバーされている半導体基板の段差部を露出させ、なお、素子領域のうち、ポケットＰ型ウェル領域が形成される第２領域でパッド酸化膜でカバーされている半導体基板を露出させるようになる。
【００１８】
その後、第２イオン注入マスクパターンが形成された結果物上にＰ型ドーパントとしてホウ素（Ｂ＋）イオンを３００ＫｅＶの加速電圧及び４．０×１０１２／ｃｍ３の注入量で注入する。その結果、前記スクライブレーン領域の一部と、前記第２領域にのみホウ素イオン（Ｂ＋）が注入される。
【００１９】
そして、第２フォトレジストパターンと、パッド酸化膜の露出された部分と、前記スクライブレーン領域の段差部に残っている第１酸化膜残留層を除去する。その結果、第２イオン注入マスクパターンを通じて前記スクライブレーン領域の段差部と前記素子領域のうち、ポケットＰ型ウェルが形成される第２領域で半導体基板のシリコン表面が露出される。
【００２０】
その後、前記スクライブレーン領域に形成された段差部と、前記素子領域内の第２領域で露出される半導体基板の露出されたシリコン表面を酸素雰囲気にて酸化させ、前記スクライブレーン領域の一部及び前記第２領域にのみ第２酸化膜を形成する。第２酸化膜は約５００〜５０００Åの厚さを有するよう形成することもできる。望ましくは、第２酸化膜は約１０００Åの厚さで形成される。
【００２１】
前述したように、酸化工程による酸化膜形成の工程では、半導体基板の酸化前シリコン表面を境界として酸化膜とシリコンとの界面が形成される下へは約４４％、シリコン酸化膜の表面が形成される上へは約５６％成長される。
【００２２】
したがって、第２酸化膜を約１０００Åの厚さで形成されるとき、前記スクライブレーン領域で第２酸化膜と半導体基板との界面は、半導体基板の上面と約８８０Å程度の最大レベルの差が形成され、前記第２領域で第２酸化膜と半導体基板との界面は、半導体基板１０の上面と約４４０Å程度の最大レベルの差が形成される。
【００２３】
その後、前記素子領域の第２領域に注入されたＰ型ドーパントを半導体基板内に拡散させるために、約１１００℃の高温にて約１３時間の間ウェルドライブイン（ｗｅｌｌ  ｄｒｉｖｅ  ｉｎ）工程を行う。その結果、半導体基板には素子領域の第２領域にポケットＰ型ウェルが形成される。ポケットＰ型ウェルは、Ｎウェルより薄い接合深さを有する範囲内で半導体基板の表面から約１〜１２μｍの接合深さを有するよう形成される。
【００２４】
そして、半導体基板上で、第２酸化膜、第２イオン注入マスクパターン、エッチングされた第１イオン注入マスクパターン、第１酸化膜残留層、及びパッド酸化膜を除去する。ここで、第２酸化膜、第１酸化膜残留層、及びパッド酸化膜を除去するために、ＢＯＥを用いる湿式エッチング工程を用いることができる。
【００２５】
その結果、前記スクライブレーン領域には、半導体基板の表面に第１深さ（△Ｓｋ）の凹部によって形成されたアラインメントマーク形成用段差部が露出される。そして、前記素子領域の第１領域で半導体基板の表面に前記第１深さ（△Ｓｋ）より薄い第２深さ（△Ｓｐｐ）の凹部によって形成された段差部が露出される。そして、前記第２領域で半導体基板の表面に前記第１深さ（△Ｓｋ）より薄い第３深さ（△Ｓｐ）の凹部によって形成された段差部が露出される。
【００２６】
そして、前記スクライブレーン領域に形成されたアラインメントマーク形成用段差部と、前記第１領域及び第２領域に形成された段差部が露出されている半導体基板上に約１１０Åの厚さのパッド酸化膜、約１５００Åの厚さのシリコン窒化膜、及び約２６０Åの厚さの反射防止膜を順に形成する。
【００２７】
その後、前記スクライブレーン領域に形成された前記アラインメントマーク形成用段差部によってシリコン窒化膜上に形成された段差をアラインメントマークとして用いて半導体基板の活性領域を限定するための第３フォトレジストパターンを反射防止膜上に形成する。これによって、前記スクライブレーン領域に形成された前記アラインメントマーク形成用段差部は、第３フォトレジストパターンを形成することにおいて、正確なアラインが可能であるように十分な段差を提供する。
その後、図示していないが、後続工程を行って前記素子領域に素子分離膜を形成することで活性領域を限定する。
【００２８】
しかし、前述した方法は、活性領域を限定するフォトレジストパターンを形成するためのアラインメントマークの製造工程が複雑で複数であるので製造費用が高い。また、素子領域に形成された段差部が後続に活性領域を限定する素子分離膜を形成するとき、段差部の周りに残存物質が存在して過度な化学的機械的研磨工程を行うか、或いは残存物質を除去するための追加工程を行わなければならないという問題点がある。
【特許文献１】大韓民国公開特許２００３−５９９４９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２９】
したがって、本発明の目的は、製造工程の数を減少させ、製造工程が容易な高電圧半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
前記の本発明の目的を発生するために、本発明の実施例による高電圧半導体装置の製造方法は、まず、半導体基板にマスク層を形成する。その後、前記マスク層の一部分をパターニングして段差部を形成する。その後、前記段差部をアラインメントマークとして用いて前記半導体基板に活性領域を形成するためのフォトレジストパターンを形成して構成される。
【００３１】
また、本発明のより具体的な実施例による高電圧半導体装置の製造方法は、まず、素子領域及びスクライブレーン領域を有する第１タイプの半導体基板に前記素子領域に前記第１タイプと異なる第２タイプの不純物を全面的にイオン注入して第１ウェルを形成する。その後、前記第１ウェルが形成された半導体基板上にマスク層を形成する。その後、前記マスク層上に前記素子領域の第１領域及び前記スクライブレーン領域上のマスク層の一部分を露出させる第１フォトレジストパターンを形成する。その後、前記第１フォトレジストパターンをエッチングマスクとして用いて前記マスク層の一部分をエッチングして前記素子領域の第１領域上のマスク層に第１段差部（Ａ）及び前記スクライブレーン領域上のマスク層に第２段差部（Ｂ）を形成する。その後、前記第１フォトレジストパターンをイオン注入マスクとして用いて前記第１領域に第１タイプの不純物をイオン注入して第２ウェルを形成する。その後、前記第１フォトレジストパターンを除去する。その後、前記第２段差部（Ｂ）をアラインメントマークとして用いて前記素子領域に活性領域を形成するための第２フォトレジストパターンを形成して行われる。
【００３２】
本発明の実施例によると、高電圧半導体装置の活性領域を形成するためのフォトレジストパターンをアラインするためのアラインメントマークの製造工程の数を減少させ、後続に素子分離膜を形成するときに発生する不良を事前に防止して製造工程が容易である。
【発明を実施するための最良の形態】
【００３３】
以下、添付した図面を参照して本発明の望ましい実施例をより詳細に説明する。
まず、半導体基板の特定部位に不純物のタイプによって選択的に注入することによって異なる種類の半導体装置が製造されることが公知された。本発明の実施例では、前記不純物の第１タイプとしては、例えばボロン（Ｂ）を注入し、前記不純物の第２タイプとしては、例えば燐（Ｐ）を注入する。
【００３４】
図１乃至図１３は、本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
まず、図１を参照すると、素子領域及びスクライブレーン領域を有する半導体基板１００、即ち、第１タイプのシリコン基板上にパッド酸化膜１１２を約１１０Åの厚さとして形成する。パッド酸化膜１１２は、急速熱酸化（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）、ファーネス熱酸化（ｆｕｒｎａｃｅ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）またはプラズマ酸化（ｐｌａｓｍａ  ｏｘｉｄａｔｉｏｎ）法によってシリコン基板の表面を酸化させて形成することができる。例えば、急速熱酸化法によると、数Ｔｏｒｒのガス圧力を維持してシリコン基板の温度を８００〜９５０℃まで上昇させ、１０〜３０秒間維持して前記シリコン基板の表面部位を酸化させ、シリコン酸化物を形成して行われる。
【００３５】
その後、パッド酸化膜１１２が形成された半導体基板１００に第２タイプの不純物である燐（Ｐ）を２．０ＭｅＶの加速電圧及び５．０×１０１２／ｃｍ３の注入量で全面的に注入してＮ型ウェルである第１ウェル１１６を形成する。
図２を参照すると、パッド酸化膜１１２上にマスク層１１４を３００〜５０００Åの厚さで形成する。望ましくは、１０００Åの厚さとして形成する。マスク層１１４は、望ましくはパッド酸化膜１１２上に低圧化学気相蒸着（ＬＰＣＶＤ）方法を用いてシリコン窒化物を蒸着させて形成する。
【００３６】
そして、マスク層１１４の厚さは、後続に活性領域を形成するためのフォトレジストパターンのアライン用段差部、及び素子分離膜のためのハードマスク層の用度として用いるので、適切に設定する。
図３を参照すると、マスク層１１４上に前記素子領域の第１領域及び前記スクライブレーン領域上のマスク層１１４の一部分を露出させる第１フォトレジストパターン１１８を形成する。
【００３７】
図４及び図５を参照すると、第１フォトレジストパターン１１８をエッチングマスクとして用いてマスク層１１４の一部分をエッチングして前記素子領域の第１領域上のマスク層に第１段差部（Ａ）及び前記スクライブレーン領域上のマスク層に第２段差部（Ｂ）を形成する。
【００３８】
具体的に、第１段差部（Ａ）及び第２段差部（Ｂ）を拡大した写真である図５を参照すると、第１段差部（Ａ）は、前記素子領域上のマスク層１１４に上位レベルであるマスク層１１４の表面（Ｈ）と下位レベルである底面（Ｌ）との間の高さ（Ｓｍ）を有するリセス形状である。また、第２段差部（Ｂ）は、前記スクライブレーン領域上のマスク層１１４に上位レベルであるマスク層１１４の表面（Ｈ）と下位レベルである底面（Ｌ）との間の高さ（Ｓｍ）を有するリセス形状である。
【００３９】
特に、第２段差部（Ｂ）の上位レベルであるマスク層１１４の表面（Ｈ）と下位レベルである底面（Ｌ）との間の高さ（Ｓｍ）は少なくとも２００Åである。そういうのは、後続に活性領域の形成のためのフォトレジストパターンを形成した後、基板のウェル地域とフォトレジストパターンとの間のアラインを観察することができる最小の段差が少なくとも２００Åであるためである。
【００４０】
図６を参照すると、第１フォトレジストパターン１１８をイオン注入マスクとして用いて前記素子領域の第１領域と前記スクライブレーン領域の一部に第１タイプの不純物であるボロン（Ｂ）を７００ＫｅＶの加速電圧及び８．０×１０１２／ｃｍ３の注入量で注入する。
【００４１】
図７を参照すると、第１フォトレジストパターン１１８を除去する。その結果、前記素子領域の第１領域上のマスク層１１４に形成された第１段差部（Ａ）と前記スクライブレーン領域上のマスク層１１４に形成された第２段差部（Ｂ）が示される。
図５及び図７に示したように、第１段差部（Ａ）と第２段差部（Ｂ）それぞれの上位レベルであるマスク層１１４の表面（Ｈ）と下位レベルである底面（Ｌ）との間の高さ（Ｓｍ）がほぼ同一である。
【００４２】
その後、前記素子領域の第１領域に注入された第１タイプの不純物を前記半導体基板１０内に拡散させるために熱処理工程を行う。具体的に、前記熱処理工程は、窒素雰囲気下で約１１００℃の高温及び約１３時間の間に行うウェルドライブイン工程である。
【００４３】
その結果、半導体基板１００には、前記素子領域の第１領域にはＰ型ウェルである第２ウェル１２０が形成される。第２ウェル１２０は半導体基板１００の表面から約１〜１２μｍの接合深さを有するよう形成される。
【００４４】
図８を参照すると、第１段差部（Ａ）及び第２段差部（Ｂ）を完全に埋め立てるフォトレジスト（図示せず）を塗布する。その後、前記スクライブレーン領域上のマスク層１１４ａに形成された第２段差部（Ｂ）をアラインメントマークとして用いて半導体基板１００の前記素子領域の第２領域上のマスク層１１４ａを露出させる第２フォトレジストパターン１２２を形成する。
【００４５】
図９を参照すると、第２フォトレジストパターン１２２をイオン注入マスクとして用いて前記第２領域に第１タイプの不純物であるボロン（Ｂ）を７５０ＫｅＶの加速電圧及び８．０×１０１２／ｃｍ３の注入量で注入する。
【００４６】
図１０を参照すると、第２フォトレジストパターン１２２を除去する。その後、前記素子領域の第２領域に注入された第１タイプの不純物を前記半導体基板１０内に拡散させるために熱処理工程を行う。具体的に、前記熱処理工程は、窒素雰囲気下で約１１００℃の高温及び約１３時間の間に行うウェルドライブイン工程である。
【００４７】
その結果、半導体基板１００には、前記素子領域の第２領域にＰ型ウェルである第３ウェル１２４が形成される。ここで、第３ウェルは一般的にポケットＰウェル（またはＰＰウェル）と称される。そして、第３ウェル１２４は、前記第１ウェル１１６より薄い接合深さを有する範囲内で前記半導体基板１００の表面から約１〜１２μｍの接合深さを有するよう形成される。
【００４８】
このように第１ウェル１１６の接合深さが第３ウェル１２４の接合深さより深くて互いに連結されなければ素子が具現される。もし、第１ウェル１１６と第３ウェル１２４の接合深さが同一であったり、第３ウェル１２４が第１ウェル１１６より深くて互いに連結されると、同一な電圧が印加され、素子具現に問題が発生する。
【００４９】
図１１を参照すると、第１段差部（Ａ）及び第２段差部（Ｂ）を有するマスク層１１４ａ上に反射防止膜１２６を形成する。その後、反射防止膜１２６上に第１段差部（Ａ）及び第２段差部（Ｂ）を完全に埋め立てるフォトレジスト（図示せず）を塗布する。
【００５０】
その後、前記スクライブレーン領域上のマスク層１１４ａに形成された第２段差部（Ｂ）をアラインメントマークとして用いて半導体基板１００の前記素子領域に素子分離膜（図１３参照）が形成される領域と前記スクライブレーン領域にアラインメントマークが形成される領域上の反射防止膜２１６の表面を露出させる第３フォトレジストパターン１２８を形成する。  
【００５１】
ここで、前記スクライブレーン領域に形成された第２段差部（Ｂ）は第３フォトレジストパターン１２８を形成することにおいて正確なアラインが可能であるように十分な段差を提供する。そして、マスク層１１４ａは前述したようにアリアンのための段差を提供するだけでなく、後続の素子分離膜を形成するためのハードマスク層として用いられる。
【００５２】
図１２を参照すると、第３フォトレジストパターン１２８をエッチングマスクとして用いて反射防止膜１２６、マスク層１１４ａ、パッド酸化膜１１２、及び半導体基板１００の一部分をエッチングしてトレンチ１３０を形成する。
【００５３】
図１３を参照すると、第３フォトレジストパターン１２４を除去する。その後、トレンチ１３０を完全に埋め立てるようマスク層１１４ａ層上に絶縁膜（図示せず）を形成する。その後、前記絶縁膜を化学的機械的研磨工程を用いてマスク層１１４ａの表面が露出されるまで平坦化して予備素子分離膜（図示せず）を形成する。
【００５４】
その後、マスク層１１４ａ及びパッド酸化膜１１２を除去して前記素子領域に活性領域を定義する素子分離膜１３２ａと前記スクライブレーン領域に後続工程のためのアラインメントマーク用素子分離膜１３２ｂを完成する。
【００５５】
前記素子分離膜のための化学的機械的研磨工程を行うとき、従来には素子領域に形成された段差部の周りに残存物質が存在していたが、本発明の実施例では素子領域に段差部が形成されないため、残存物質の発生余地が少なくて工程が容易である。
【００５６】
このように、窒化シリコン物質を蒸着して形成されたマスク層がフォトレジストパターンを形成するためのアラインメントマークだけでなく素子分離膜を形成するためのハードマスク膜用として用いられることを説明した。このような本実施例では、高電圧半導体装置の製造工程の数を減少させ、従来の素子領域に形成された段差部のため発生する残存物質を事前に除去して製造工程を容易にする。
【産業上の利用可能性】
【００５７】
本発明の実施例によると、高電圧半導体装置の活性領域を形成するためのフォトレジストパターンをアラインするためのアラインメントマークの製造工程の数を減少させ、後続に素子分離膜を形成するときに発生する不良を事前に除去して製造工程が容易である。
【００５８】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図２】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図３】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図４】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図５】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図６】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図７】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図８】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図９】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図１０】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図１１】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図１２】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【図１３】本発明の実施例による高電圧半導体装置の製造方法を説明するために示した断面図である。
【符号の説明】
【００６０】
１００    半導体基板
１１２    パッド酸化膜
１１４    マスク膜
１１６    Ｎ型ウェル
１１８    第１フォトレジストパターン
１２０    Ｐ型ウェル
１２２    第２フォトレジストパターン
１２４    ポケットＰ型ウェル
１２８    第３フォトレジストパターン
１１４ａ    エッチングされたマスク膜
１３０    トレンチ
１３２ａ    活性領域を限定する素子分離膜
１３２ｂ    アラインメントマーク用素子分離膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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