(57)【要約】【課題】  ホットキャリア発生を回避しつつ飽和電流を絞った、アナログ・スイッチに好適なＭＯＳＦＥＴを提供する。【解決手段】  本発明のＭＯＳＦＥＴでは、ドレイン部とチャネル部の間に、電流キャリアの空乏化現象により生じるＪＦＥＴ抵抗部分を設ける。このＪＦＥＴ抵抗部分でドレイン−ソース間電圧の大部分を分担するため、チャネル部への電圧分担が減少し電界集中も回避される。また飽和電流は、ＪＦＥＴ抵抗で調整するので、ゲート電極の幅を十分確保することが可能でありチャネル部への電流集中も回避される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体スイッチ素子において、
接合型電界効果トランジスタを電流の導通経路に内蔵し、
該半導体スイッチ素子の導通状態でドレイン電極とソース電極間の電圧を大きくしていくと、
前記接合型電界効果トランジスタが抵抗が増大するように内蔵されていることを特徴とする半導体装置。
【請求項２】
第１導電形の半導体基体と、
該半導体基体の一方の面から半導体基体の半導体領域内に環状に形成された第２の導電形の第１の半導体領域と、
前記半導体基体の一方の面から該第１の半導体領域の環状部内に形成された、環状の第１の導電形の第２の半導体領域と、
前記第１の半導体領域で囲まれる領域の外側に位置する第１の導電形の第３の半導体領域と、
前記第２の半導体領域で囲まれる領域の前記一方の面に形成されたゲート絶縁膜と、
該絶縁膜上に形成されたゲート電極と、
前記第１の半導体領域と第２の半導体領域に低抵抗接触したソース電極と、
前記第３の半導体領域に低抵抗接触したドレイン電極とを有することを特徴とする半導体装置。
【請求項３】
請求項２において、前記環状に形成された第２の半導体領域が一箇所または複数箇所が分断された不連続な形状であることを特徴とする半導体装置。
【請求項４】
請求項３において、前記環状に形成された第１の半導体領域が一箇所または複数箇所が分断された不連続な形状であることを特徴とする半導体装置。
【請求項５】
請求項２において、前記ゲート電極と、ソース電極とドレイン電極とが、前記半導体基体の一方の面に配置されていることを特徴とする半導体装置。
【請求項６】
請求項２において、前記半導体基体が誘電体で絶縁分離された半導体島を備えた誘電体分離基板であることを特徴とする半導体装置。
【請求項７】
第１導電形の半導体基体と、
該半導体基体の一方の面から半導体基体の半導体領域内に形成された第２の導電形の第１の半導体領域と、
該第１の半導体領域の内側と外側とを含む領域に前記一方の面から形成した第１の導電形の第２の半導体領域と、
前記第１の半導体領域の内側と外側とを含む別の領域に前記一方の面から形成し、前記第１の半導体領域内で前記第２の半導体領域に対向配置した、第１の導電形の第３の半導体領域と、
前記第１の半導体の領域内に位置する第２の導電形の第４の半導体領域と、
前記半導体基体の一方の面から半導体領域内に形成され、前記第２の半導体領域と第３の半導体領域とを介して前記第４の半導体領域と対向する第１の導電形の第５の半導体領域と、
前記第５の半導体領域内に形成された第２の導電形の第６の半導体領域と、
前記第６の半導体領域の外側で前記第５の半導体領域内に位置する半導体基体の一方の表面上に形成されたゲート絶縁膜と、
該絶縁膜上に形成されたゲート電極と、
前記第５の半導体領域と第６の半導体領域とに低抵抗接触したソース電極と、
前記第４の半導体領域に低抵抗接触したドレイン電極とを有することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第２の半導体領域および第３の半導体領域が、前記第１の半導体領域の内側と外側とを含む領域に位置する代わりに、前記第１の半導体領域の内側の領域に位置し、
前記第２の半導体領域内に、第１の導電形の第７の半導体領域が形成され、
前記第３の半導体領域内に、第１導電形の第８の半導体領域が形成され、
前記ソース電極が前記第５の半導体領域と前記第６の半導体領域に加えて前記第７の半導体領域と前記第８の半導体領域にも低抵抗接触することを特徴とする半導体装置。
【請求項９】
請求項７において、前記ゲート電極と、ソース電極とドレイン電極とが、前記半導体基体の一方の面に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項７において、前記半導体基体が誘電体で絶縁分離された半導体島を備えた誘電体分離基板であることを特徴とする半導体装置。
【請求項１１】
超音波送信部と、超音波受信部と、該超音波送信部と超音波受信部とを制御する制御部とを備えた装置本体と、該装置本体に接続し、超音波を送信あるいは受信する探触子とを備えた超音波診断装置において、
前記探触子が、複数個の振動子と、該複数個の振動子に接続する複数個のアナログ・スイッチを備えたアナログ・スイッチ集積回路とを備え、
該アナログ・スイッチ集積回路が前記振動子を装置本体に接続する出力段部と、該出力段部を前記制御部の信号によって駆動する駆動段部とを備え、
該駆動段部が、
第１導電形の半導体基体と、
該半導体基体の一方の面から半導体基体の半導体領域内に環状に形成された第２の導電形の第１の半導体領域と、
前記半導体基体の一方の面から該第１の半導体領域の環状部内に形成された、環状の第１の導電形の第２の半導体領域と、
前記第１の半導体領域で囲まれる領域の外側に位置する第１の導電形の第３の半導体領域と、
前記第２の半導体領域で囲まれる領域の前記一方の面に形成されたゲート絶縁膜と、
該絶縁膜上に形成されたゲート電極と、
前記第１の半導体領域と第２の半導体領域に低抵抗接触したソース電極と、
前記第３の半導体領域に低抵抗接触したドレイン電極とを有する半導体装置を備えていることを特徴とする超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高圧アナログ・スイッチＩＣに好適な半導体装置に関し、特に超音波診断装置の振動子の送受信切り替えに好適な半導体装置に関する。
【背景技術】
【０００２】
超音波診断装置やプリンタ等では複数のスイッチを備え、それぞれのスイッチを個別に駆動することで所望の画像入出力プロットを得る。このスイッチを多並列、高集積化するために半導体を用いたアナログ・スイッチ集積回路（以下アナログ・スイッチＩＣと略す。）が利用されている。このようなアナログ・スイッチＩＣを用いた超音波診断装置が特許文献１に記載されている。
【０００３】
このアナログ・スイッチＩＣが制御信号を受け導通状態と非導通状態を切り替える際、ＩＣ内の駆動回路からの漏れ電流によりノイズが出る場合がある。そこで、駆動回路に飽和電流を絞った素子を用いて駆動回路の漏れ電流を抑え、ノイズの少ない出力を得ることがなされている。
【０００４】
アナログ・スイッチＩＣは、絶縁物を介したゲート（以下ＭＯＳゲートと略す。）を電極にもつ電界効果型バイポーラトランジスタ（以下、ＭＯＳＦＥＴと略す。）を用いている。このＭＯＳＦＥＴはゲート電極に加える電圧でドレイン電極とソース電極の間に流す電流を制御するスイッチング素子である。ゲート電圧一定でドレイン−ソース間電圧を大きくしていくと、低電圧ではドレイン電流は単調増加し、ある電圧以上では飽和する特性を示す。前記のノイズ対策を低減するために、飽和電流を絞ったＭＯＳＦＥＴを構成するには、ゲート電極の幅を狭くすることが一般的に行われている。
【０００５】
図２に従来技術のｎ- シリコン基板上のｎチャネルＭＯＳＦＥＴを示す。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢＢ′での断面図を示す。図２で符号１はドレイン端子、２はソース端子、３はゲート端子、２０は半導体装置、１００はｎ-シリコン基板、１１０はｐチャネル層、１２０はソース電極コンタクト層、１３０は絶縁酸化膜、１３１はソース電極、１３２はドレイン電極、１３３はゲート電極である。ｐチャネル層１１０を通る電流経路は、ゲート電極１３３の直下にできる電荷反転層（チャネル部）のみとなるので、図２（ａ）のようにゲート電極１３３の幅を狭くすることで飽和電流を絞ることができる。
【０００６】
同様に、図３に従来技術のｎ-シリコン基板上のｐチャネルＭＯＳＦＥＴを示す。図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＣＣ′での断面図である。図３で、符号１はドレイン端子、２はソース端子、３はゲート端子、３０は半導体装置、２００はｎ- シリコン基板、２１０はｎチャネル層、２２０はソース電極コンタクト層、２３０は絶縁酸化膜、２３１はソース電極、２３２はドレイン電極、２３３はゲート電極である。図３（ａ）のようにゲート電極２３３の幅を狭くすることで飽和電流を絞ることができる。
【０００７】
【特許文献１】特開２００４−３６３９９７号公報（図１及び、（００１４）段落から（００１８）段落の記載）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＭＯＳＦＥＴのゲート電極の幅を狭くすると、ゲート電極下の電流経路となるチャネル部で電流集中・電界集中が発生する可能性がある。チャネル部での電流集中・電界集中は高エネルギーのホットキャリアを発生させ、これが注入されることでゲート酸化膜は劣化を引き起こし、ＭＯＳＦＥＴのしきい値電圧変動などの経時劣化の原因となる。その結果、アナログ・スイッチＩＣの特性が不安定になり、それを組み込んだ超音波診断装置などの性能安定性にまで影響を及ぼす。
【０００９】
本発明の目的は、ホットキャリア発生を回避しつつ飽和電流を絞った、小型の高耐圧ゲートのアナログスイッチに用いるＭＯＳＦＥＴを提供することである。
【課題を解決するための手段】
【００１０】
本発明のＭＯＳＦＥＴでは、ドレイン部とチャネル部の間に、電流キャリアの空乏化現象により生じる抵抗部分を設ける。この抵抗部分は、半導体のｐ型−ｎ型接合のｎ型側を高電位とすることで接合面から伸びるキャリア空乏層により形成されるＪＦＥＴ抵抗を用いる。
【００１１】
本発明のＪＦＥＴ抵抗内蔵のＭＯＳＦＥＴでは、ＪＦＥＴ抵抗がドレイン−ソース間電圧の大部分を分担するため、チャネル部への電圧分担が減少し電界集中も回避される。また飽和電流は、ＪＦＥＴ抵抗で調整するので、ゲート電極の幅を十分確保することが可能でありチャネル部への電流集中も回避される。
【発明の効果】
【００１２】
本発明によればＪＦＥＴ抵抗での電圧分担によりホットキャリアの発生を抑制するため、半導体装置の経時劣化を低減し、アナログ・スイッチＩＣおよびそれを使った超音波診断装置の高い信頼性を確保できる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の詳細を図面を用いて説明する。
【実施例１】
【００１４】
図１に、本実施例の半導体装置を示す。図１（ａ）は平面図を示し、図１（ｂ）は図１（ａ）のＡＡ′線での断面構造図を示す。図１の符号で、前記図２、図３と同じものは、同じ構成要素を示す。
【００１５】
図１に示す本実施例の半導体装置１０は、ｎ- シリコン基板１００上に形成されたｎチャネルＭＯＳＦＥＴのｐチャネル層１１０の平面形状をリング状とし、ゲート電極１３３がその中央側にのみ配置されていて、ＪＦＥＴ抵抗がリング状のｐチャネル層１１０で囲まれる領域に内蔵された構成となっている。
【００１６】
本実施例のｎチャネルＭＯＳＦＥＴでは、ゲート端子３とソース端子２間に十分な正の電圧を加えドレイン端子１とソース端子２間に正の電圧を加えると、ドレイン電流が、ドレイン電極１３２からｎ+層のドレイン電極コンタクト層１２１、ｎ-シリコン基板１００、リング状のｐチャネル層１１０に囲まれた中央部分、ゲート電極１３３直下でｐチャネル層１１０の表面に形成されるチャネル部、ｎ+ 層のソース電極コンタクト層１２０を経てソース電極１３１へ流れる。
【００１７】
本実施例のｎチャネルＭＯＳＦＥＴでは、ｐチャネル層１１０で囲まれる中央の狭い電流経路に、ｐチャネル層１１０からｎ- シリコン基板１００に伸びるキャリア空乏層に生じるＪＦＥＴ抵抗によって飽和電流を絞ることができる。また、ＪＦＥＴ抵抗がドレイン端子１−ソース端子２間に印加される電圧の大部分を分担するため、チャネル部の電圧分担が減少し、チャネル部での電界集中も回避される。同時に飽和電流がＪＦＥＴ抵抗によって調整されるため、ゲート電極の幅を十分確保でき、チャネル部への電流集中も回避される。その結果本実施例のｎチャネルＭＯＳＦＥＴでは、ＭＯＳＦＥＴにおけるホットキャリアの発生、経時劣化が抑制される。さらに、ＪＦＥＴ抵抗以外の抵抗、例えば長いｎ-ドリフト層やポリシリコンを用いた抵抗などを用いる場合に比べると、本実施例のＭＯＳＦＥＴは縦型のＪＦＥＴ抵抗を内蔵するので、半導体基板上の素子面積も小さくなり、小型化や高集積化の点で有利である。このように、本実施例のｎチャネルＭＯＳＦＥＴは小さな素子面積で形成できるので、半導体基板がＳｉＯ2などの絶縁物で絶縁分離された半導体島を備えた誘電体分離基板やＳＯＩ（Silicon on insulator）基板に高耐圧のアナログスイッチを形成することに特に適す。
【００１８】
なお、飽和電流量に合わせてリング状のｐチャネル層１１０で囲まれる領域の面積を調整し、囲まれている領域の平面形状を円形に限らず多角形、楕円形とすることが可能であり、あるいは、この平面形状を長方形のように一方に延在する形状や、十字状、星型のように複数方向に延在する形状としても良い。さらに、リング状のｐチャネル層１１０で囲まれる領域の平面形状が、ｐチャネル層１１０とｎ+ 層のソース電極コンタクト層１２０とに、一箇所あるいは複数箇所の分断部分がある不連続な平面形状であってもよい。ただし、不連続な平面形状の場合には、ｎ+ 層のソース電極コンタクト層１２０はｐチャネル層１１０内に配置されなくてはならない。ゲート電極１３３は、ｐチャネル層１１０の平面形状に合わせて任意の平面形状とすることができる。
【００１９】
以上はｎ-基板上のｎチャネルＭＯＳＦＥＴの実施例であるが、ｐ-基板上のｐチャネルＭＯＳＦＥＴも上記と同様に形成でき、同様の効果が得られる。
【実施例２】
【００２０】
図４は、本実施例の半導体装置４０の平面図と断面構造図とを示す。図４（ａ）は平面図を示し、図４（ｂ）は図４（ａ）のＤＤ′での断面構造図であり、図４（ｃ）は図４（ａ）のＥＥ′での断面構造図である。図４は、ｎ- シリコン基板２００上に形成されたｐチャネルＭＯＳＦＥＴであり、対向する二つのＪＦＥＴ抵抗形成用ｎ層２１１によりｐ- ドリフト層２２３内にＪＦＥＴ抵抗が加えられた点と、ゲート電極２３３が伸びゲート幅が広がった点が、図３の従来技術のＭＯＳＦＥＴと相違する。
【００２１】
本実施例では、ゲート端子３−ソース端子２間に十分な負の電圧を加えドレイン端子１−ソース端子２間に負の電圧を加えると、ドレイン電流が、ドレイン電極２３２からｐ+層のドレイン電極コンタクト層２２１、二つのＪＦＥＴ抵抗形成用ｎ層２１１に挟まれる領域を含むｐ-ドリフト層２２３、ゲート電極２３３直下でｎ-シリコン基板２００およびｎチャネル層２１０の表面に形成されるチャネル部、ｎ+ 層のソース電極コンタクト層２２０を経てソース電極２３１へと流れる。
【００２２】
本実施例では、二つのＪＦＥＴ抵抗形成用ｎ層２１１で挟まれる狭い電流経路で、チャネル層からｐ- ドリフト層２２３に伸びるキャリア空乏層で生じるＪＦＥＴ抵抗により飽和電流を絞ることができる。また、本実施例では、ＪＦＥＴ抵抗でドレイン端子１−ソース端子２間に加わる電圧の大部分を分担するため、チャネル部の電圧分担が減少しチャネル部での電界集中も回避され、同時に飽和電流がＪＦＥＴ抵抗により調整されるため、ゲート電極の幅を十分確保することができチャネル部への電流集中も回避され、その結果ＭＯＳＦＥＴにおけるホットキャリアの発生、経時劣化が抑制される。さらに、ＪＦＥＴ抵抗以外の抵抗、例えば長いｐ- ドリフト層やポリシリコンを用いた抵抗などを用いる場合に比べると、本実施例のＭＯＳＦＥＴに縦型のＪＦＥＴ抵抗を内蔵するので、半導体基板上の素子面積も小さくなり、小型化や高集積化の点で有利である。このように、本実施例のｐチャネルＭＯＳＦＥＴは小さな素子面積で形成できるので、半導体基板がＳｉＯ2 などの絶縁物で絶縁分離された半導体島を備えた誘電体分離基板やＳＯＩ(Silicon on insulator）基板に高耐圧のアナログスイッチを形成することに特に適す。
【００２３】
なお、二つのＪＦＥＴ抵抗形成用ｎ層２１１の平面形状は、図４（ａ）に示すような多角形の他に、角の丸い多角形など任意の形状とすることができ、必要な飽和電流量に合わせて二つのＪＦＥＴ抵抗形成用ｎ層２１１で挟まれる領域の幅や長さあるいは挟まれる領域の面積を調整し、この挟まれる領域の平面形状も直線に限らず蛇行など任意の曲線とすることが可能である。ただし、二つのＪＦＥＴ抵抗形成用ｎ層２１１で挟まれた電流経路のドレイン側の端部は電界集中が起こりやすく耐圧低下の原因となるため、図４に示すように角を９０度以上の鈍角としたり、円弧とすることが望ましい。
【００２４】
また、ＪＦＥＴ抵抗形成用ｎ層２１１は二つ以上の複数の領域に分割することもでき、ｐ-ドリフト層２２３内にＪＦＥＴ抵抗形成用ｎ層２１１で挟まれる複数の電流経路を形成してもよい。ただし、ＪＦＥＴ抵抗形成用ｎ層２１１はソース電極と同電位となる必要があり、図４の実施例ではｎ- シリコン基板２００、ｎチャネル層２１０を経由してソース電極２３１と接続されている。その他、ＪＦＥＴ抵抗形成用ｎ層２１１専用にソース電極とのコンタクトを形成してもよい。
【００２５】
以上はｎ-半導体基板上のｐチャネルＭＯＳＦＥＴの実施例であるが、ｐ-半導体基板上のｎチャネルＭＯＳＦＥＴも上記と同じ形状に形成でき、同様の効果が得られる。
【実施例３】
【００２６】
図５は、本実施例のアナログ・スイッチＩＣの構成図を示す。図５（ａ）は本実施例のアナログ・スイッチＩＣの構成の説明図で、図５（ｂ）は本実施例のアナログ・スイッチＩＣの等価模式図である。図５（ａ）で、符号８００アナログ・スイッチＩＣ、８０１は制御端子、８０２から８０７は入出力端子、８１０は駆動段回路部、８２０は出力段部、８３０、８３１は模式スイッチ、８４０はロジック部、９１２は微小振動子を示す。本実施例では、図５のアナログ・スイッチＩＣ８００の駆動段回路部８１０に実施例１と実施例２の飽和電流を絞ったＭＯＳＦＥＴを用いており、これにより駆動段回路部８１０からの漏れ電流に起因するノイズが、入出力端子８０２や８０３などから出力されることを防ぐ。さらに、本実施例では従来技術の飽和電流を絞ったＭＯＳＦＥＴ、つまり図２や図３のＭＯＳＦＥＴを用いたアナログ・スイッチＩＣで危惧されるホットキャリア発生による経時劣化を低減できるため、アナログ・スイッチＩＣとしての信頼性が一層向上する。
【００２７】
図６は、本実施例の超音波診断装置の構成を示す。図６で、符号９００は超音波診断装置、９１０は超音波探触子、９１１はアナログ・スイッチＩＣ、９２１は超音波受信器、９２２は超音波送信器、９２３は制御器を示す。実施例１や実施例２のアナログ・スイッチＩＣ９１１を用いた本実施例の超音波診断装置では、スイッチ切替時のノイズが低減でき、より鮮明な画像出力が得られるとともに、制御性能や画質の経時劣化を低減する。
【００２８】
なお、本発明のアナログ・スイッチＩＣ８００はプラズマ・ディスプレイ、インクジェットプリンタおよびレーザービームプリンタなどのプリンタ、プリント基板評価用テスターなどにも用いることができ、超音波診断装置と同様、出力ノイズの低減や誤動作防止と経時劣化抑制による信頼性向上する。
【図面の簡単な説明】
【００２９】
【図１】実施例１の半導体装置の平面図および断面構造図である。
【図２】従来技術の半導体装置の平面図および断面構造図である。
【図３】別の従来技術の半導体装置の平面図および断面構造図である。
【図４】実施例２の半導体装置の平面図および断面構造図である。
【図５】実施例３のアナログ・スイッチＩＣの構成図である。
【図６】実施例３の超音波診断装置の構成図である。
【符号の説明】
【００３０】
１…ドレイン端子、２…ソース端子、３…ゲート端子、１０、２０、３０、４０…半導体装置、１００…ｎ- シリコン基板、１１０…ｐチャネル層、１２０、２２０…ソース電極コンタクト層、１２１、２２１…ドレイン電極コンタクト層、１３０、２３０…絶縁酸化膜、１３１、２３１…ソース電極、１３２、２３２…ドレイン電極、１３３、２３３…ゲート電極、２００…ｎ- シリコン基板、２１０…ｎチャネル層、２１１…ＪＦＥＴ抵抗形成用ｎ層、２２３…ｐ- ドリフト層、８００…アナログ・スイッチＩＣ、８０１…制御端子、８０２〜８０７…入出力端子、８１０…駆動段回路部、８２０…出力段部、８３０、８３１…模式スイッチ、９００…超音波診断装置、９１０…超音波探触子、９１１…アナログ・スイッチＩＣ、９１２…微小振動子、９２０…超音波診断装置本体、９２１…超音波受信器、９２２…超音波送信器、９２３…制御器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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