(57)【要約】【課題】  基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。【解決手段】  本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。【選択図】  図３
2006086464.tif 000002
【特許請求の範囲】
【請求項１】
３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むことを特徴とする電界効果トランジスタ。
【請求項２】
前記仕事関数ＷＦｎは、温度Tempに関し、以下の不等式  
4.05-(300-Temp)×0.08/100＜ＷＦｎ＜4.05-(300-Temp)×0.05/100  
を満たすことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記温度条件での動作時に閾値電圧調整のための基板バイアス電圧印加が行われるｐチャネル電界効果トランジスタをさらに含むことを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含むことを特徴とする電界効果トランジスタ。
【請求項５】
前記仕事関数ＷＦｐは、温度Tempに関し、以下の不等式  
5.17+(300-Temp)×0.05/100＜ＷＦｐ＜5.17+(300-Temp)×0.08/100  
を満たすことを特徴とする請求項４に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに係り、特に、半導体集積回路の高性能化を図るべく低温動作に対応した構成を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
移動度の向上や寄生抵抗の低減を図ってＭＯＳＦＥＴ（電界効果トランジスタ）の性能を向上させるための方策として、素子を室温以下の低温条件で動作させることが挙げられる。
【０００３】
しかし、ＭＯＳＦＥＴは、動作温度の低下に伴って閾値電圧が上昇するという特性を有している。
【０００４】
図１は、ＭＯＳＦＥＴの動作温度に対する閾値電圧特性を示すグラフである。
【０００５】
図１のグラフでは、ドレイン電圧Ｖdsが５ｍＶ、１．２ＶのｎチャネルＭＯＳＦＥＴ、ドレイン電圧Ｖdsが−１．２Ｖ、−５ｍＶのｐチャネルＭＯＳＦＥＴの閾値電圧Ｖthn（Ｖds＝５ｍＶ）、Ｖthn（Ｖds＝１．２Ｖ）、Ｖthp（Ｖds＝−１．２Ｖ）、Ｖthp（Ｖds＝−５ｍＶ）（Ｖ）を種々の測定温度（Ｋ）で測定した結果を示している。尚、各ＭＯＳＦＥＴのゲート長Ｌｇは０．８８μｍである。
【０００６】
この測定結果によると、ドレイン電圧Ｖdsが５ｍＶ、１．２ＶのｎチャネルＭＯＳＦＥＴの閾値電圧Ｖthnの変化率は、それぞれ−０．５５ｍＶ／Ｋ、−０．５１ｍＶ／Ｋであり、ドレイン電圧Ｖdsが−１．２Ｖ、−５ｍＶのｐチャネルＭＯＳＦＥＴの閾値電圧Ｖthpの変化率は、それぞれ０．８０ｍＶ／Ｋ、０．７１ｍＶ／Ｋである。
【０００７】
即ち、折れ線グラフの形状からも明らかなように、いずれのｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴの閾値電圧も、動作温度の低下に伴って絶対値が上昇している。各閾値電圧は、動作温度が１００Ｋ低下すると、５０乃至８０ｍＶ程度、その絶対値が増加している。
【０００８】
従って、低温条件でＭＯＳＦＥＴを正確且つ確実に動作させるためには、動作温度に応じた閾値電圧の調整が必要となる。
【０００９】
ＭＯＳＦＥＴの閾値電圧の絶対値を低下させるために、チャネルへのイオン注入を低濃度化することが考えられるが、チャネルの不純物濃度は、通常のウェル条件だけで十分に高濃度となるため、チャネル条件による閾値電圧調整の余地はあまりない。
【００１０】
ＭＯＳＦＥＴの閾値電圧を調整する他の方法として、基板バイアス電圧Ｖsub、即ち、ソース・基板間順方向電圧の印加を行うことが考えられる。
【００１１】
しかし、ＭＯＳＦＥＴに基板バイアス電圧Ｖsubを印加すると、接合容量が上昇したり、ソース・基板間に順方向電流、即ち、ドレイン電流Ｉdsが流れる等の問題がある。
【００１２】
図２は、ＭＯＳＦＥＴの基板バイアス電圧Ｖsubの変化に対するゲート電圧Ｖgs−ドレイン電流Ｉds特性を示すグラフである。
【００１３】
図２のグラフの測定においては、ゲート長Ｌｇ＝０．４１μｍのｎチャネルＭＯＳＦＥＴを使用し、電源電圧Ｖddは１．２Ｖ、測定温度は２２３Ｋとしている。
【００１４】
そして、ＭＯＳＦＥＴに印加する基板バイアス電圧Ｖsubを−０．２Ｖから１．０Ｖまで、−０．２Ｖ，０Ｖ，０．２Ｖ，０．４Ｖ，０．６Ｖ，０．８Ｖ，１．０Ｖと、０．２Ｖずつ上昇させていったときのゲート電圧Ｖgs−ドレイン電流Ｉds特性についてそれぞれ測定を行っている。
【００１５】
図２のグラフに示されているように、基板バイアス電圧Ｖsubを徐々に上昇させていくと、特に０．８乃至１．０Ｖの基板バイアス電圧Ｖsubが印加されているときには、ゲート電圧Ｖgsを全く印加していない状態でも十分に大きいドレイン電流Ｉdsが流れていることが分かる。
【００１６】
このような電流特性は、ＭＯＳＦＥＴがオフの状態でも、ソース・基板間に順方向電流が流れ続けていることを示しており、消費電力の増大を招く等の問題を生じさせる。
【００１７】
また、ｐチャネルＭＯＳＦＥＴは、閾値電圧調整のための基板バイアス電圧Ｖsub印加によってホット・キャリア耐性が改善するものの、ｎチャネルＭＯＳＦＥＴは、同様の基板バイアス電圧Ｖsub印加によってホット・キャリア耐性が劣化する等の問題もある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１９】
本発明の実施の一形態に係る電界効果トランジスタの第１の観点によれば、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むことを特徴とする。
【００２０】
本発明の実施の一形態に係る電界効果トランジスタの第２の観点によれば、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００２１】
本発明の実施の一形態に係る電界効果トランジスタは、上記構成により、基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る電界効果トランジスタ（ＭＯＳＦＥＴ）の実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
本発明の各実施の形態に係る電界効果トランジスタにおいては、基板バイアス電圧Ｖsubを印加することなく、低温条件下におけるＭＯＳＦＥＴの閾値電圧を調整すべく、従来用いられることのなかった範囲の値の仕事関数（Work Function：以下、「ＷＦ」と記載することがある。）を有するゲート電極材によりＭＯＳＦＥＴのゲート電極を形成する。
【００２４】
ここで、「低温」とは、室温以下の温度をいい、例えば、３００Ｋ、２６０Ｋ、２４０Ｋ、２００Ｋ、１５０Ｋ、７７Ｋ、５０Ｋ等の温度を想定している。
【００２５】
そこで、本発明の各実施の形態に係る電界効果トランジスタにおいては、斯かる低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材を選択し、又は、調整して作製し、そのゲート電極材によりＭＯＳＦＥＴのゲート電極を形成する。
【００２６】
具体的には、ｎチャネルＭＯＳＦＥＴのゲート電極材として、４．０５未満の仕事関数を有する材料を使用することとし、温度１００Ｋの変化に対してＭＯＳＦＥＴの閾値電圧が５０乃至８０ｍＶ程度変化することを考慮すると、ｎチャネルＭＯＳＦＥＴのゲート電極材の仕事関数ＷＦｎは、温度Tempに関し、以下の不等式（１）を満たすものとするとよい。  
4.05-(300-Temp)×0.08/100＜ＷＦｎ＜4.05-(300-Temp)×0.05/100        （１）
また、ｐチャネルＭＯＳＦＥＴのゲート電極材として、５．１７を超える仕事関数を有する材料を使用することとし、温度１００Ｋの変化に対してＭＯＳＦＥＴの閾値電圧が５０乃至８０ｍＶ程度変化することを考慮すると、ｐチャネルＭＯＳＦＥＴのゲート電極材の仕事関数ＷＦｐは、温度Tempに関し、以下の不等式（２）を満たすものとするとよい。  
5.17+(300-Temp)×0.05/100＜ＷＦｐ＜5.17+(300-Temp)×0.08/100        （２）
図３は、本発明の各実施の形態に係る電界効果トランジスタにおけるｎチャネルＭＯＳＦＥＴ（ａ）及びｐチャネルＭＯＳＦＥＴ（ｂ）にそれぞれ使用するゲート電極材の仕事関数の範囲を示すグラフである。
【００２７】
ｎチャネルＭＯＳＦＥＴのゲート電極材として使用する材料の仕事関数の範囲は、上記不等式（１）によって画定される範囲であり、図３（ａ）に示されている。
【００２８】
ｐチャネルＭＯＳＦＥＴのゲート電極材として使用する材料の仕事関数の範囲は、上記不等式（２）によって画定される範囲であり、図３（ｂ）に示されている。
【００２９】
従来のＭＯＳＦＥＴのゲート電極材として使用する材料の仕事関数ＷＦは、エネルギーバンドにおける伝導帯の下端のエネルギーＥｃに相当する４．０５以上、価電子帯の上端のエネルギーＥｖ相当する５．１７以下、即ち、４．０５≦ＷＦ≦５．１７の範囲に例外なく含まれていた。
【００３０】
一方、本発明の各実施の形態に係る電界効果トランジスタにおいては、ＭＯＳＦＥＴのゲート電極を形成するためのゲート電極材として、前述の低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材を選択し、又は、調整して作製する。
【００３１】
ｎチャネルＭＯＳＦＥＴのゲート電極材としては、４．０５未満の仕事関数を有する材料を使用するが、例えば温度７７Ｋでの動作を想定すると、チタン（Ｔｉ：ＷＦ＝３．９）、アルゴンイオン（Ａｒ＋）が注入されたモリブデン（Ｍｏ：ＷＦ＝３．９）、窒素（Ｎ）濃度により仕事関数の制御を行った窒化タンタル（ＴａＮ：ＷＦ＝３．４乃至４．０）等を使用することができる。
【００３２】
ｐチャネルＭＯＳＦＥＴのゲート電極材としては、５．１７を超える仕事関数を有する材料を使用するが、同様に温度７７Ｋでの動作を想定すると、チタンニッケル（ＴｉＮｉ：ＷＦ＝５．３）、ニッケルゲルマニウム（ＮｉＧｅ：ＷＦ＝５．２）、プラチナ（Ｐｔ＝５．２）等を使用することができる。
【００３３】
ＭＯＳＦＥＴの閾値電圧の変化量は温度によって一意的に決まるため、想定する動作温度に従って、適当な仕事関数を有するゲート電極材を選択し、又は、調整して作製する。
【００３４】
尚、本発明の各実施の形態に係る電界効果トランジスタのように低温動作用に設計した素子を室温条件下で動作させる際には、ソース・基板間が逆バイアスとなる逆バイアス電圧の印加を行う。この場合には、ＭＯＳＦＥＴがオフの状態でもソース・基板間に順方向電流が流れる等の素子構造上の問題は発生しない。
【００３５】
ところで、前述のように、ｐチャネルＭＯＳＦＥＴは、基板バイアス電圧Ｖsub印加によってホット・キャリア耐性が改善する一方、ｎチャネルＭＯＳＦＥＴは、基板バイアス電圧Ｖsub印加によってホット・キャリア耐性が劣化する。
【００３６】
そこで、素子のホット・キャリア耐性を考慮すると、ｐチャネルＭＯＳＦＥＴにのみ閾値電圧調整のための基板バイアス電圧Ｖsub印加を行い、ｎチャネルＭＯＳＦＥＴには基板バイアス電圧Ｖsub印加を行わない設定が考えられる。
【００３７】
従って、この設定を行う場合は、ｎチャネルＭＯＳＦＥＴには、基板バイアス電圧Ｖsub印加を行わないので、上述の通りの仕事関数を有する材料をゲート電極材として使用する一方、ｐチャネルＭＯＳＦＥＴには、基板バイアス電圧Ｖsub印加を行って、従来のＭＯＳＦＥＴと同様のポリシリコン（poly−Ｓｉ）や、ポリシリコンにゲルマニウムを混合したポリシリコンゲルマニウム（poly−ＳｉＧｅ）等をゲート電極材として使用する。
【００３８】
以下、本発明の各実施の形態に係る電界効果トランジスタについて、それらの製造工程と共に、より詳細に説明する。
【００３９】
図４乃至図７は、本発明の第１の実施の形態に係る電界効果トランジスタの製造工程を示す断面図であり、各図（ａ）がｎチャネルＭＯＳＦＥＴ、各図（ｂ）がｐチャネルＭＯＳＦＥＴを示している。
【００４０】
本発明の第１の実施の形態に係る電界効果トランジスタにおいては、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ共に、閾値電圧調整のための基板バイアス電圧Ｖsub印加を行わないこととし、ゲート電極を形成するためのゲート電極材として、想定する低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧が低くなるような、図３を参照して説明した通りの仕事関数を有するゲート電極材を選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。
【００４１】
先ず、図４に示すように、ｎ型又はｐ型のシリコン基板１上に、埋め込み素子分離法により深さ２０００乃至３５００Åの素子分離絶縁膜２を形成する。
【００４２】
素子分離絶縁膜２の間の能動素子部では、シリコン基板１の表面に厚さ２００Å以下の酸化膜が形成され、その後、ウェル領域３及びチャネル領域４の形成のためのイオン注入、活性化ＲＴＡ（Rapid Thermal Annealing：短時間アニール）を行う。典型的なイオン注入条件は、ｎ型ウェルはリン（Ｐ）イオンを加速電圧５００ＫｅＶ、ドーズ量３．０×１０１３個／ｃｍ−２、そのチャネルは硼素（Ｂ）イオンを加速電圧１０ＫｅＶ、ドーズ量１．５×１０１３個／ｃｍ−２で行い、ｐ型ウェルは硼素（Ｂ）イオンを加速電圧２６０ＫｅＶ、ドーズ量２．０×１０１３個／ｃｍ−２、そのチャネルは砒素（Ａｓ）イオンを加速電圧８０ＫｅＶ、ドーズ量１．０×１０１３個／ｃｍ−２で行う。
【００４３】
その後、熱酸化法又はＬＰＣＶＤ（Low Pressure Chemical Vaper Deposition）法により厚さ５乃至６０Åのゲート絶縁膜５を形成し、さらに、厚さ５００乃至２０００Åのゲート電極材を堆積して、光リソグラフィ法、Ｘ線リソグラフィ法又は電子ビームリソグラフィ法によって、ゲート長１００乃至１５００Åとなるようにゲートパターニングを行い、ゲート電極６を形成する（以上、図４参照。）。
【００４４】
本発明の第１の実施の形態に係る電界効果トランジスタにおいては、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとに、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。本実施の形態では、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲート電極は、それぞれ適当な電極材で、従って、相互に異なる電極材で形成する必要がある。
【００４５】
ゲート電極の形成方法としては、上述のようなパターニングにより形成する方法の他、ダミーゲートを形成してダマシンゲートプロセスにより形成する方法等、数通りの形成方法が考えられるので、ゲート電極の形成については、より詳細に後述する。
【００４６】
図４乃至図７では、ｎチャネルＭＯＳＦＥＴ領域及びｐチャネルＭＯＳＦＥＴ領域に形成されたゲート電極６が示されているが、後述するゲート電極の形成工程により、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲート電極は、相互に異なる電極材で形成されることになる。
【００４７】
尚、ゲート絶縁膜５としては、酸化シリコン（ＳｉＯ２）の他、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、さらに、高誘電体の酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）等の膜を形成するとよい。
【００４８】
ゲート電極６の形成後、図５に示すように、浅い拡散層７の形成を行う。拡散層７を形成する際の条件の一例は、次の通りである。拡散層７がｎ型の場合は、例えば、砒素（Ａｓ）イオンを加速電圧１乃至５ＫｅＶ、ドーズ量５．０×１０１４乃至１．５×１０１５個／ｃｍ−２でイオン注入を行い、拡散層７がｐ型の場合は、例えば、弗化硼素（ＢＦ２）イオン又は硼素（Ｂ）イオンを加速電圧１乃至３ＫｅＶ、ドーズ量５．０×１０１４乃至１．５×１０１５個／ｃｍ−２でイオン注入を行い、その後、活性化ＲＴＡを行う（以上、図５参照）。
【００４９】
拡散層７の形成後、図６に示すように、ゲート側壁８の形成を行う。
【００５０】
ゲート側壁８の形成後、図７に示すように、高濃度拡散層９を形成して活性化ＲＴＡを行う。さらに、弗酸処理を行って自然酸化膜を除去し、高濃度拡散層９の表面部にシリサイド層１０の形成を行う。ニッケル（Ｎｉ）シリサイド層を形成する場合、ニッケル（Ｎｉ）層をスパッタにより堆積した後、シリサイド化のためのＲＴＡを行う。温度４００乃至５００℃のＲＴＡを行ってニッケルシリサイド層の形成を行った後、硫酸と過酸化水素水との混合溶液によりエッチングを行うと、ニッケルシリサイド層の形成によるサリサイドプロセスが完了し、図７（ａ）、図７（ｂ）にそれぞれ示すように、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴの主要部が完成する。
【００５１】
尚、ニッケル（Ｎｉ）層をスパッタにより堆積した後に、窒化チタン（ＴｉＮ）層を堆積してもよい。また、ニッケル（Ｎｉ）層をスパッタにより堆積した後に、温度２５０乃至４００℃の低温ＲＴＡを一度行ってから、硫酸と過酸化水素水との混合溶液によりエッチングを行い、さらに、低シート抵抗化のために温度４００乃至５００℃のＲＴＡを再度行う２ステップアニールのプロセスを採用してもよい。
【００５２】
また、高濃度拡散層９の形成前後に、シリコン層の選択的エピタキシャル成長プロセスやシリコンゲルマニウム層の選択的成長プロセスを行ってもよい。
【００５３】
ゲート電極６が金属により形成されている場合には、ゲート電極６上にシリサイド形成は行わない。
【００５４】
ＣＭＯＳデバイスの製造においては、図７に示す断面構造が完成した後に、コンタクトホール形成のためのＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によってシリサイド層１０が食刻されて接合リーク特性が劣化することを防止するため、層間膜材に対してＲＩＥにおける選択比の高い膜をシリサイド層１０上に形成する。
【００５５】
その後、層間膜としてＴＥＯＳ（TetraEthylOrthoSilicate又はTetraEthoxySilane：Ｓｉ（ＯＣＨ２ＣＨ３）４）、ＢＰＳＧ（Borophospho Silicate Glass）、窒化シリコン（ＳｉＮ）等を堆積し、平坦化のためのＣＭＰ（Chemical Mechanical Polishing：機械化学研磨）を行う。
【００５６】
ＣＭＰを行った後、リソグラフィ法によりレジストマスクを形成した状態でＲＩＥを行うことによりコンタクトホールを形成し、バリアメタルとして、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層等を堆積し、さらに、タングステン（Ｗ）層を選択的に成長させ又は全面に形成した後、ＣＭＰを行う。
【００５７】
最後に、配線となる金属層を堆積した後、リソグラフィ法により配線パターニングを行うと、ＣＭＯＳデバイスが完成する。
【００５８】
図８は、ゲート電極形成方法の第１の例を示す断面図であり、図９は、ゲート電極形成方法の第２の例を示す断面図であり、図１０及び図１１は、ゲート電極形成方法の第３の例を示す断面図である。
【００５９】
図８に示すゲート電極形成方法の第１の例においては、ゲート絶縁膜５の形成後、ゲート絶縁膜５上にチタン（Ｔｉ）層１１をスパッタにより堆積し、さらにニッケル（Ｎｉ）層１２をスパッタにより堆積した後に、ｐチャネルＭＯＳＦＥＴ領域にレジストマスクを形成してｎチャネルＭＯＳＦＥＴ領域のニッケル層１２を除去する。
【００６０】
レジストマスク除去後、窒化処理することによりニッケルチタン（ＮｉＴｉ）の合金膜をｐチャネルＭＯＳＦＥＴ領域に形成し、その後、ゲート加工を行うことによって、ｎチャネルＭＯＳＦＥＴ領域には仕事関数３．９のチタン（Ｔｉ）からなるゲート電極６を、ｐチャネルＭＯＳＦＥＴ領域には仕事関数５．３のニッケルチタン（ＮｉＴｉ）からなるゲート電極６を、それぞれ形成することができる。
【００６１】
図９に示すゲート電極形成方法の第２の例においては、ゲート絶縁膜５の形成後、ゲート絶縁膜５上にモリブデン（Ｍｏ）層１３を堆積した後、ｐチャネルＭＯＳＦＥＴ領域をレジストマスク１４により被覆してアルゴンイオン（Ａｒ＋）を照射することにより、アルゴンイオン（Ａｒ＋）が注入された仕事関数３．９のモリブデン（Ｍｏ）からなるゲート電極６を、ｎチャネルＭＯＳＦＥＴ領域に形成することができる。
【００６２】
一方、ｐチャネルＭＯＳＦＥＴ領域には、ポリシリコンゲルマニウム（poly−ＳｉＧｅ）によりゲート電極を形成し、さらに、そのゲート電極をニッケルシリサイドとして完全にシリサイド化して、仕事関数５．２のニッケルゲルマニウム（ＮｉＧｅ）からなるゲート電極６を形成することができる。
【００６３】
図１０及び図１１に示すゲート電極形成方法の第３の例においては、例えば、先ず、ｐチャネルＭＯＳＦＥＴに適当な仕事関数を有するゲート電極材によりゲート電極６を形成しておく。
【００６４】
そして、図１０に示すように、層間膜１７を形成した後、ゲート電極６の上面が露出するようにＣＭＰを行い、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等からなるキャップ層１８をｐチャネルＭＯＳＦＥＴ領域に形成されているゲート電極６上に形成してから、ｎチャネルＭＯＳＦＥＴ領域に形成されているゲート電極６をＲＩＥ等によってくり抜く。
【００６５】
その後、図１１に示すように、ｎチャネルＭＯＳＦＥＴに適当な仕事関数を有するゲート電極材を、例えば、ダマシンプロセスによって埋め込むことにより、ゲート電極１５を形成することができる。
【００６６】
以上のように、本発明の第１の実施の形態に係る電界効果トランジスタは、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ共に、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、それらのゲート電極材によりｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとにゲート電極をそれぞれ形成しているので、チャネルへのイオン注入による閾値電圧調整や、閾値電圧調整のための基板バイアス電圧Ｖsub印加を行うことなく、想定する低温条件下でｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴについて所望の閾値電圧を得ることができる。
【００６７】
また、本発明の第１の実施の形態に係る電界効果トランジスタでは、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのいずれについても基板バイアス電圧Ｖsub印加を行わないので、特にｎチャネルＭＯＳＦＥＴにおいてホット・キャリア耐性等の信頼性の低下がなく、煩雑な回路構成を排除することができる。
【００６８】
図１２乃至図１６は、本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図であり、各図（ａ）がｎチャネルＭＯＳＦＥＴ、各図（ｂ）がｐチャネルＭＯＳＦＥＴを示している。
【００６９】
本発明の第２の実施の形態に係る電界効果トランジスタにおいては、ｎチャネルＭＯＳＦＥＴには、閾値電圧調整のための基板バイアス電圧Ｖsub印加を行わないこととし、ゲート電極を形成するためのゲート電極材として、想定する低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧が低くなるような、図３（ａ）を参照して説明した通りの仕事関数を有するゲート電極材を選択し、又は、調整して作製する一方、ｐチャネルＭＯＳＦＥＴには、想定する低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧調整のための基板バイアス電圧Ｖsub印加を行うこととし、ゲート電極を形成するためのゲート電極材として、従来より使用されているゲート電極材を選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。
【００７０】
尚、ｐチャネルＭＯＳＦＥＴのゲート電極材としては、例えば、ポリシリコン（poly−Ｓｉ）、ポリシリコンゲルマニウム（poly−ＳｉＧｅ）等をゲート電極材として使用する。
【００７１】
図１２に示すように、ゲート電極６の形成までの製造工程は、図４に示した本発明の第１の実施の形態に係る電界効果トランジスタの製造工程とほぼ同様であるが、ここでは、先ず、ゲート電極材として、ｐチャネルＭＯＳＦＥＴのゲート電極６を形成するためのゲート電極材、例えばポリシリコンゲルマニウム（poly−ＳｉＧｅ）を用いて、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲート電極６を形成する。尚、本発明の第２の実施の形態に係る電界効果トランジスタの製造工程においては、ゲート電極６の上面部に、窒化シリコン（ＳｉＮ）からなるキャップ膜１６を形成しておく。本発明の第２の実施の形態に係る電界効果トランジスタの製造工程においても、ゲート電極の形成方法としては数通りの形成方法が考えられるが、ここでは、その一例を示す。
【００７２】
ゲート電極６の上面部に形成されているキャップ膜１６を、図１３に示すように、エッチングによりｐチャネルＭＯＳＦＥＴ領域のもののみ除去した後、図５及び図６に示した本発明の第１の実施の形態に係る電界効果トランジスタの製造工程と同様に浅い拡散層７を形成し、さらに、ゲート側壁８の形成を行う。尚、ｐチャネルＭＯＳＦＥＴ領域のキャップ膜１６を除去するのは、ゲート側壁８の形成後であってもよい。
【００７３】
ゲート側壁８の形成後、図７に示した本発明の第１の実施の形態に係る電界効果トランジスタの製造工程と同様に、高濃度拡散層９、シリサイド層１０の形成を行う。但し、本発明の第２の実施の形態に係る電界効果トランジスタの製造工程においては、ｐチャネルＭＯＳＦＥＴ領域のゲート電極６の上面が露出しているので、図１４に示すように、ｐチャネルＭＯＳＦＥＴ領域のみ、ゲート電極６の上面部にもシリサイド層１０が形成される。
【００７４】
シリサイド層１０の形成後、図１５に示すように、層間膜１９を形成し、ｎチャネルＭＯＳＦＥＴ領域のゲート電極６の上面部に形成されているキャップ膜１６をストッパ膜としてＣＭＰを行い、ｎチャネルＭＯＳＦＥＴ領域のみ、キャップ膜１６及びゲート電極６をＲＩＥ等によってくり抜く。
【００７５】
その後、図１６に示すように、ｎチャネルＭＯＳＦＥＴに適当な仕事関数を有するゲート電極材を、例えば、ダマシンプロセスによって埋め込むことにより、ゲート電極１５を形成することができる。
【００７６】
以上のように、本発明の第２の実施の形態に係る電界効果トランジスタは、ｎチャネルＭＯＳＦＥＴには、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、そのゲート電極材によりゲート電極１５を形成しているので、チャネルへのイオン注入による閾値電圧調整や、閾値電圧調整のための基板バイアス電圧Ｖsub印加を行うことなく、想定する低温条件下でｎチャネルＭＯＳＦＥＴについて所望の閾値電圧を得ることができる。
【００７７】
また、本発明の第２の実施の形態に係る電界効果トランジスタでは、ｎチャネルＭＯＳＦＥＴについては基板バイアス電圧Ｖsub印加を行わないので、ホット・キャリア耐性等の信頼性の低下を防止することができる。
【００７８】
一方、ｐチャネルＭＯＳＦＥＴには、ゲート電極を形成するためのゲート電極材として、従来より使用されているゲート電極材を選択し、又は、調整して作製し、そのゲート電極材によりゲート電極を形成すると共に、想定する低温条件下でのＭＯＳＦＥＴの動作時に閾値電圧調整のための基板バイアス電圧Ｖsub印加を行うので、ｐチャネルＭＯＳＦＥＴについてはホット・キャリア耐性等の信頼性の向上を図ることができる。
【図面の簡単な説明】
【００７９】
【図１】ＭＯＳＦＥＴの動作温度に対する閾値電圧特性を示すグラフである。
【図２】ＭＯＳＦＥＴの基板バイアス電圧Ｖsubの変化に対するゲート電圧Ｖgs−ドレイン電流Ｉds特性を示すグラフである。
【図３】本発明の各実施の形態に係る電界効果トランジスタにおけるｎチャネルＭＯＳＦＥＴ（ａ）及びｐチャネルＭＯＳＦＥＴ（ｂ）にそれぞれ使用するゲート電極材の仕事関数の範囲を示すグラフである。
【図４】本発明の第１の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図５】本発明の第１の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図６】本発明の第１の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図７】本発明の第１の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図８】ゲート電極形成方法の第１の例を示す断面図である。
【図９】ゲート電極形成方法の第２の例を示す断面図である。
【図１０】ゲート電極形成方法の第３の例を示す断面図である。
【図１１】ゲート電極形成方法の第３の例を示す断面図である。
【図１２】本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図１３】本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図１４】本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図１５】本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図１６】本発明の第２の実施の形態に係る電界効果トランジスタの製造工程を示す断面図である。
【符号の説明】
【００８０】
１  シリコン基板
２  素子分離絶縁膜
３  ウェル領域
４  チャネル領域
５  ゲート絶縁膜
６  ゲート電極
７  浅い拡散層
８  ゲート側壁
９  高濃度拡散層
１０  シリサイド層
１１  チタン（Ｔｉ）層
１２  ニッケル（Ｎｉ）層
１３  モリブデン（Ｍｏ）層
１４  レジスト
１５  ゲート電極
１６  キャップ膜
１７  層間膜
１８  キャップ層
１９  層間膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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