(57)【要約】【課題】駆動能力の向上と、光リークの防止とを両立することが容易であり、画像品質を向上する。【解決手段】表示部１２の画素をスイッチング制御する画素トランジスタ１６のチャネル領域を、多結晶の半導体により形成し、単結晶の半導体の場合よりも光感度を低くして、光リークを抑制する。そして、表示部１２を駆動する駆動部１３の駆動トランジスタ１８のチャネル領域を単結晶の半導体により形成し、多結晶の半導体の場合よりキャリア移動度を高くして、駆動能力を向上する。【選択図】図２
2006039272.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
複数の画素により前記基板に形成された表示部と、
前記基板に形成され、前記表示部を駆動する駆動部と
を有し、
前記表示部は、前記画素毎に設けられ、前記画素をスイッチング制御する第１トランジスタを含み、
前記駆動部は、前記表示部を駆動する第２トランジスタを含み、
前記第１トランジスタのチャネル領域が、多結晶の半導体により形成され、
前記第２トランジスタのチャネル領域が、単結晶の半導体により形成されている
表示装置。
【請求項２】
前記基板は、絶縁体により形成された絶縁体基板である
請求項１に記載の表示装置。
【請求項３】
前記基板は、単結晶の半導体により形成された単結晶半導体基板であり、
前記第２トランジスタのチャネル領域は、前記単結晶半導体基板を用いて形成される
請求項１に記載の表示装置。
【請求項４】
前記単結晶半導体基板には、前記第１トランジスタの形成領域に対応するように絶縁層が形成され、
前記第１トランジスタは、前記絶縁層を介して形成されている
請求項３に記載の表示装置。
【請求項５】
基板と、複数の画素により前記基板に形成された表示部と、前記基板に形成され、前記表示部を駆動する駆動部とを有する表示装置の製造方法であって、
前記表示部の前記画素をスイッチング制御する第１トランジスタを前記画素毎に形成する第１工程と、
前記表示部を駆動する第２トランジスタを前記駆動部に形成する第２工程と
を含み、
前記第１工程では、前記第１トランジスタのチャネル領域を多結晶の半導体により形成し、
前記第２工程では、前記第２トランジスタのチャネル領域を単結晶の半導体により形成する
表示装置の製造方法。
【請求項６】
前記第１トランジスタの形成領域と前記第２トランジスタの形成領域とを含むように、前記基板に単結晶半導体層を形成する工程
を有し、
前記第１工程においては、前記第１トランジスタのチャネル領域に対応する前記単結晶半導体層を非晶質化した後に多結晶化することにより、前記第１トランジスタのチャネル領域を形成し
前記第２工程においては、前記第２トランジスタのチャネル領域の形成領域に対応する前記単結晶半導体層を用いて、前記第２トランジスタのチャネル領域を形成する
請求項５に記載の表示装置の製造方法。
【請求項７】
前記第１工程においては、前記第１トランジスタのチャネル領域の形成領域を含むように非晶質半導体層を形成し、前記第１トランジスタのチャネル領域に対応する前記非晶質半導体層を多結晶化することにより前記第１トランジスタのチャネル領域を形成する
請求項５に記載の表示装置の製造方法。
【請求項８】
絶縁体により形成された絶縁体基板を前記基板として用いる
請求項５に記載の表示装置の製造方法。
【請求項９】
単結晶の半導体により形成された単結晶半導体基板を前記基板として用い、
前記第２工程においては、前記単結晶半導体基板が前記第２トランジスタのチャネル領域になるように前記第２トランジスタを形成する
請求項５に記載の表示装置の製造方法。
【請求項１０】
前記第１工程においては、前記第１トランジスタの形成領域に対応するように絶縁層を前記単結晶半導体基板に形成し、前記絶縁層を介して前記第１トランジスタを形成する
請求項９に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関し、特に、アクティブマトリクス方式の表示装置およびその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）よりも、薄型、軽量、低消費電力などの利点を有し、パーソナルコンピュータ、デジタルスチルカメラ、携帯電話などのさまざまな電子機器に利用されている。このような表示装置の表示方式として、アクティブマトリクス方式が知られている。
【０００３】
アクティブマトリクス方式の表示装置においては、画素のスイッチング素子として、たとえば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されている。ＴＦＴは、多結晶シリコン、単結晶シリコンなどの半導体をチャネル領域に用いて形成されている。
【０００４】
多結晶シリコンをＴＦＴに用いた場合は、表示部の画素のスイッチング素子としてのＴＦＴと、その表示部を駆動する駆動素子としてのＴＦＴとを、同一の基板上に一体的に形成することができる。よって、装置の小型化と製造効率の向上が容易になるため、多結晶シリコンを用いてＴＦＴを形成することが多い。
【０００５】
一方で、高画質化のために表示部の画素の数が増加し、ＴＦＴの駆動能力の向上が要求されるに伴い、単結晶シリコンを用いてＴＦＴを形成する技術が提案されている。ここでは、たとえば、石英の基板上に単結晶シリコンを貼り合せにより形成し、その貼りあわされた単結晶シリコンを用いてＴＦＴが形成されている（たとえば、特許文献１参照）。
【特許文献１】特表平１０−５０８１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
単結晶シリコンをＴＦＴに用いた場合には、多結晶シリコンを用いた場合よりもキャリア移動度が高いために駆動能力が向上する。しかし、表示部においては、単結晶シリコンが多結晶シリコンよりも光感度が高いために、画素のスイッチング素子としてのＴＦＴのチャネル領域に光が入射した場合には、光リークが増大してフリッカなどの不具合が発生し、画像品質が低下する場合がある。特に、液晶パネルを投写型表示装置に適用し、液晶パネルの画像を拡大して表示するような場合においては、大きな強度の光が液晶パネルの表示部のＴＦＴに入射することになるため、上記のような光リークによる不具合がより顕在化することになる。
【０００７】
このように、従来においては、駆動能力の向上と、光リークの防止とを両立することが難しく、画像品質を向上することが困難であった。
【０００８】
したがって、本発明の目的は、駆動能力の向上と、光リークの防止とを両立することが容易であり、画像品質を向上することが可能な表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的の達成のため、本発明の表示装置は、基板と、複数の画素により前記基板に形成された表示部と、前記基板に形成され、前記表示部を駆動する駆動部とを有し、前記表示部は、前記画素毎に設けられ、前記画素をスイッチング制御する第１トランジスタを含み、前記駆動部は、前記表示部を駆動する第２トランジスタを含み、前記第１トランジスタのチャネル領域が、多結晶の半導体により形成され、前記第２トランジスタのチャネル領域が、単結晶の半導体により形成されている。
【００１０】
本発明によれば、表示部の画素をスイッチング制御する第１トランジスタは、チャネル領域が多結晶の半導体により形成され、単結晶の半導体の場合よりも光感度が低く、光リークが抑制される。そして、表示部を駆動する駆動部の第２トランジスタは、チャネル領域が単結晶の半導体により形成され、多結晶の半導体の場合よりキャリア移動度が高く、駆動能力が向上する。
【００１１】
上記目的の達成のため、本発明の表示装置の製造方法は、基板と、複数の画素により前記基板に形成された表示部と、前記基板に形成され、前記表示部を駆動する駆動部とを有する表示装置の製造方法であって、前記表示部の前記画素をスイッチング制御する第１トランジスタを前記画素毎に形成する第１工程と、前記表示部を駆動する第２トランジスタを前記駆動部に形成する第２工程とを含み、前記第１工程では、前記第１トランジスタのチャネル領域を多結晶の半導体により形成し、前記第２工程では、前記第２トランジスタのチャネル領域を単結晶の半導体により形成する。
【００１２】
本発明によれば、表示部の画素をスイッチング制御する第１トランジスタを形成する第１工程では、多結晶の半導体により第１トランジスタのチャネル領域を形成する。そして、表示部を駆動する第２トランジスタを駆動部に形成する第２工程では、第２トランジスタのチャネル領域を単結晶の半導体により形成する。チャネル領域が多結晶半導体の第１トランジスタは、単結晶の半導体の場合よりも光感度が低く、光リークが抑制される。また、チャネル領域が単結晶の半導体の第２トランジスタは、多結晶の半導体の場合よりキャリア移動度が高く、駆動能力が向上する。
【発明の効果】
【００１３】
本発明によれば、駆動能力の向上と、光リークの防止とを両立することが容易であり、画像品質を向上することが可能な表示装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下より、本発明にかかる実施形態の一例について説明する。
【００１５】
＜実施形態１＞
図１と図２とは、実施形態１の表示装置の構成を示す図である。ここでは、図１が斜視図であり、図２は断面図である。
【００１６】
図１と図２とに示すように、本実施形態の表示装置は、第１基板１１と第２基板２１と液晶層３１とを有する。
【００１７】
第１基板１１は、光を透過する透明な絶縁体により形成された絶縁性基板であり、たとえば、石英を用いて構成されている。第１基板１１は、画像を表示する表示部１２と、その表示部１２の周辺に形成され、表示部１２を駆動して画像表示を制御する駆動部１３とを有する。
【００１８】
第１基板１１の表示部１２には、図１に示すように、行方向に延在するように複数が間隔を隔てて形成された走査配線２０１と、列方向に延在するように複数が間隔を隔てて形成された信号配線２０２とによって区分された領域のそれぞれに、画素１２ａがマトリクス状に形成されている。表示部１２の画素１２ａは、図１に示すように、画素電極１５と、画素トランジスタ１６とを備えると共に、その他に、図１では図示を省略したが図２に示すように、保持容量素子１７を備える。
【００１９】
画素電極１５は、第１基板１１の表示部１２の画素に対応するように、複数がマトリクス状に配列されて形成されている。画素電極１５は、たとえば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を用いて形成されている。図１に示すように、画素電極１５は、それぞれに画素トランジスタ１６に接続されている。また、図１では図示を省略しているが、画素電極１５は、それぞれが図２に示すような保持容量素子１７と接続している。画素電極１５は、スイッチング素子である画素トランジスタ１６を介して信号配線２０２からデータ信号が供給され、保持容量素子１７によってデータ信号による電荷を保持する。このようにして供給されるデータ信号に基づいて、画素電極１５は、液晶層３１に電圧を印加して、液晶層３１の光学特性を変え、画像の表示が実施される。
【００２０】
画素トランジスタ１６は、マトリクス状に複数が配列されている画素電極１５のそれぞれに対応するように、第１基板１１に形成され、画素１２ａをスイッチング制御する。なお、図２においては、図示を省略しているが、画素トランジスタ１６と第１基板１１との間には、第１基板１１の液晶層３１側に対して反対になる側から画素トランジスタ１６へ入射する光を遮光する機能を備える配線層（図示なし）が形成されている。この配線層は、たとえば、多結晶ＳｉとＷＳｉとの積層体によって形成される。そして、画素トランジスタ１６は、この配線層に対応する領域に層間絶縁膜（図示なし）を介して形成されている。
【００２１】
図３は、画素トランジスタ１６の構成を拡大して示す構成図である。
【００２２】
図３に示すように、画素トランジスタ１６は、トップゲート型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＴＦＴであり、第１半導体層１１０と第１ゲート絶縁膜１２１と第１ゲート電極１３１とを有する。
【００２３】
第１半導体層１１０は、多結晶の半導体により構成されており、たとえば、多結晶シリコンにより形成されている。第１半導体層１１０は、たとえば、ｐ型の多結晶シリコンの第１チャネル領域１１１を挟むように、ｎ型の一対の第１ソース・ドレイン領域１１２ａ，１１２ｂが設けられている。そして、さらに、第１半導体層１１０における第１チャネル領域１１１と一対の第１ソース・ドレイン領域１１２ａ，１１２ｂとのそれぞれの間には、第１ソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値の第１ＬＤＤ領域１１３ａ，１１３ｂが一対で設けられている。第１ＬＤＤ領域１１３ａ，１１３ｂは、ｎ型の導電型であり、第１ソース・ドレイン領域１１２ａ，１１２ｂよりも不純物濃度が低い。
【００２４】
第１ゲート絶縁膜１２１は、第１半導体層１１０の第１チャネル領域１１１と第１ゲート電極１３１との間に対応するように形成されている。第１ゲート絶縁膜１２１は、たとえば、シリコン酸化物を用いて形成されている。
【００２５】
第１ゲート電極１３１は、第１ゲート絶縁膜１２１を介して第１半導体層１１０の第１チャネル領域１１１に対応するように形成されている。第１ゲート電極１３１は、たとえば、多結晶シリコンを用いた導電層で形成されており、第１基板１１に設けられている走査配線２０１に接続されている。
【００２６】
そして、第１ソース・ドレイン領域１１２ａ，１１２ｂのそれぞれには、電極（図示なし）が接続されており、一方の電極は、第１基板１１に設けられている信号配線２０２に接続されており、他方の電極は、画素電極１５に接続されている。
【００２７】
また、保持容量素子１７は、図２に示すように、下部電極１７１と、誘電体層１７２と、上部電極１７３とを有する。保持容量素子１７は、下部電極１７１と上部電極１７３との間に誘電体層１７２が介在するように構成されている。保持容量素子１７において、下部電極１７１と上部電極１７３とは、たとえば、多結晶シリコンにより形成されている。また、誘電体層１７２は、たとえば、シリコン窒化膜により形成されている。保持容量素子１７は、上部電極１７３が第１配線層１０１を介してＣＳ線（図示なし）と接続し、下部電極１７１が第２配線層１０２と第３配線層１０３とを介して画素電極１５と接続し、画素電極１５への印加電圧を保持する。
【００２８】
また、第１基板１１の駆動部１３には、図１に示すように、水平駆動回路１３ａと垂直駆動回路１３ｂとが外部端子４１に接続して設けられており、表示部１２を駆動して画像を表示させる。水平駆動回路１３ａは、走査配線２０１に接続されており、垂直駆動回路１３ｂは、信号配線２０２に接続されている。水平駆動回路１３ａと垂直駆動回路１３ｂとは、図２に示すように、表示部１２を駆動するように駆動トランジスタ１８を含む。
【００２９】
図４は、駆動トランジスタ１８の構成を拡大して示す構成図である。
【００３０】
図４に示すように、駆動トランジスタ１８は、トップゲート型のＬＤＤ構造のＴＦＴであり、第２半導体層２１０と第２ゲート絶縁膜２２１と第２ゲート電極２３１とを有する。
【００３１】
第２半導体層２１０は、前述の第１半導体層１１０と異なり、単結晶の半導体により構成されており、たとえば、単結晶シリコンを用いて形成されている。第２半導体層２１０は、たとえば、ｐ型の単結晶シリコンの第２チャネル領域２１１を挟むように、ｎ型の一対の第２ソース・ドレイン領域２１２ａ，２１２ｂが設けられている。そして、さらに、第２半導体層２１０における第２チャネル領域２１１と一対の第２ソース・ドレイン領域２１２ａ，２１２ｂとのそれぞれの間には、第２ソース・ドレイン領域２１２ａ，２１２ｂよりも高い抵抗値の第２ＬＤＤ領域２１３ａ，２１３ｂが一対で設けられている。第２ＬＤＤ領域２１３ａ，２１３ｂは、ｎ型の導電型であり、第２ソース・ドレイン領域２１２ａ，２１２ｂよりも不純物濃度が低い。
【００３２】
第２ゲート絶縁膜２２１は、第２半導体層２１０の第２チャネル領域２１１と第２ゲート電極２３１との間に対応するように形成されている。第２ゲート絶縁膜２２１は、たとえば、シリコン酸化物を用いて形成されている。
【００３３】
第２ゲート電極２３１は、第２ゲート絶縁膜２２１を介して第２半導体層２１０の第２チャネル領域２１１に対応するように形成されている。第２ゲート電極２３１は、たとえば、多結晶シリコンを用いて形成されている。
【００３４】
また、第１基板１１には、画素トランジスタ１６と保持容量素子１７と駆動トランジスタとを覆うように、シリコン酸化膜の第１層間絶縁膜５１と第２層間絶縁膜５２と第３層間絶縁膜５３とが順次形成されている。ここで、第１層間絶縁膜５１には、保持容量素子１７の上部電極１７３と接続する第１配線層１０１と、下部電極１７１と接続する第２配線層１０２とが形成されている。また、第２層間絶縁膜５２は、第１基板１１の液晶層３１側の表面を平坦化しており、第２配線層１０２と接続する第３配線層１０３が形成されている。そして、第３層間絶縁膜５３の上には、画素電極１５が形成されている。また、画素電極１５を被覆するように、液晶層３１を配向する第１配向膜１９が形成されている。第１配向膜１９は、たとえば、ポリイミドからなり、ラビング処理される。
【００３５】
第２基板２１は、第１基板１１と同様に、光を透過する透明な絶縁体により形成された絶縁性基板であり、たとえば、石英を用いて構成されている。第２基板２１は、カラーフィルタ層２２と、対向電極２３とを有する。
【００３６】
カラーフィルタ層２２は、液晶層３１を透過した光を着色する。カラーフィルタ層２２は、赤、青、緑の３原色で画素毎に構成されており、表示部１２で画像をカラー表示させる。
【００３７】
対向電極２３は、画素電極１５に対向するようにＩＴＯによりベタ状に形成され、画素電極１５に共通する共通電極として機能する。そして、対向電極２３を覆うように、第２配向膜２４が形成されている。第２配向膜２４は、ポリイミドにより形成され、ラビング処理されて液晶層３１の配向方向を規定する。
【００３８】
液晶層３１は、たとえば、ツイストネマティック型であり、第１基板１１と第２基板２１との間に配置されている。液晶層３１は、画素電極１５と対向電極２２とに印加される電圧に基づいて液晶層３１の配向状態が変化し、画面の表示が行われる。
【００３９】
その他に、本実施形態の表示装置は、偏光板、バックライトなどの周辺機器が実装されている。
【００４０】
なお、上記の本実施形態において、第１基板１１は、本発明の基板に相当する。また、本実施形態の表示部１２は、本発明の表示部に相当する。また、本実施形態の画素１２ａは、本発明の画素に相当する。また、本実施形態の駆動部１３は、本発明の駆動部に相当する。また、本実施形態の画素トランジスタ１６は、本発明の第１トランジスタに相当する。また、本実施形態の駆動トランジスタ１８は、本発明の第２トランジスタに相当する。
【００４１】
以下より、本実施形態の表示装置の製造方法について説明する。
【００４２】
図５は、本実施形態の表示装置の製造方法における各工程での断面図である。図５においては、画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８とを第１基板１１に製造する工程における断面図を、（ａ），（ｂ），（ｃ），（ｄ）の順で示している。
【００４３】
まず、はじめに、図５（ａ）に示すように、石英によって形成された絶縁体の第１基板１１に単結晶半導体層３０３を形成する。ここでは、画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８とが形成される形成領域を含むように、単結晶半導体層３０３を第１基板１１に形成する。本実施形態においては、第１基板１１と異なる基板上に形成した単結晶シリコン層を第１基板１１に貼り合せることにより、第１基板１１に単結晶半導体層３０３を形成する。なお、図示を省略しているが、第１基板１１には、走査配線２０１や信号配線２０２などの配線層が形成され、第１基板１１の液晶層３１側に対して反対になる側から入射する光が画素トランジスタ１６と保持容量素子１７とに入射することを防止するために、これらの配線層（図示なし）の一部が画素トランジスタ１６と保持容量素子１７とが形成される領域に対応するように、予め形成されている。また、さらに、その配線層を被覆するように層間絶縁膜が形成されている。
【００４４】
図６は、貼り合せによって第１基板１１に単結晶半導体層３０３を形成する各工程を示す断面図である。図６においては、各工程における断面図を、（ａ），（ｂ），（ｃ），の順で順次、示している。
【００４５】
図６（ａ）に示すように、シリコンからなる半導体基板３０１の表面を陽極化成し、微細な孔を複数有する多孔質層３０２を形成する。
【００４６】
そして、図６（ｂ）に示すように、多孔質層３０２の上に単結晶半導体層３０３を形成する。ここでは、単結晶シリコンを多孔質層３０２の上にエピタキシャル成長させることにより、単結晶シリコンからなる単結晶半導体層３０３を形成する。
【００４７】
そして、図６（ｃ）に示すように、単結晶半導体層３０３が形成された半導体基板３０１の面を、第１基板１１に対面し接触させる。そして、たとえば、３００℃で２時間の熱処理を実施して、脱水縮合反応により互いを結合させて貼り合せる。その後、たとえば、ウォータージェットによる圧力作用を利用し、単結晶半導体層３０３と多孔質層３０２との間で半導体基板３０１を第１基板１１から剥離する。そして、表面に残存している多孔質層３０２や単結晶半導体層３０３とをエッチング処理などによって除去し、図５（ａ）に示すように、単結晶半導体層３０３を、たとえば、３０μｍの厚さで第１基板１１に形成する。
【００４８】
つぎに、図５（ｂ）に示すように、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１と、駆動トランジスタ１８の第２半導体層２１０とを形成する。
【００４９】
ここでは、駆動トランジスタ１８の第２半導体層２１０の形成領域を含むようにレジストマスク（図示なし）を形成する。この時、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１との形成領域にある単結晶半導体層３０３の表面については、露出させる。
【００５０】
そして、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１との形成領域にある単結晶半導体層３０３に、たとえば、Ｓｉイオンを注入して、単結晶半導体層３０３を非晶質化する。たとえば、１．０×１０１４〜５．０×１０１５／ｃｍ２のドーズ量のＳｉイオンを膜厚に応じて、１０〜２００ｅＶの複数の注入エネルギで実施する。そして、レジストマスクを除去後、たとえば、６００〜７００℃での熱処理を実施し、非晶質化された部分を結晶成長させて、所望のグレインサイズに多結晶化する。
【００５１】
そして、単結晶半導体層３０３と、その単結晶半導体層３０３が多結晶化された部分とをエッチング処理によってパターン加工し、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１と、駆動トランジスタ１８の第２半導体層２１０とを形成する。このようにして、単結晶半導体層３０３を非晶質化した後に多結晶化することにより、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１とを多結晶半導体で形成し、単結晶半導体層３０３を用いることにより、駆動トランジスタ１８の第２半導体層２１０を単結晶半導体で形成する。
【００５２】
つぎに、図５（ｃ）に示すように、画素トランジスタ１６の第１ゲート絶縁膜１２１と、保持容量素子１７の誘電体層１７２と、駆動トランジスタ１８の第２ゲート絶縁膜２２１とを形成する。
【００５３】
ここでは、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１と、駆動トランジスタ１８の第２半導体層２１０とを含むように、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、８０ｎｍ程度の厚さのシリコン酸化膜を第１基板１１の全面に成膜する。これにより、画素トランジスタ１６の第１ゲート絶縁膜１２１と、駆動トランジスタ１８の第２ゲート絶縁膜２２１とが形成される。その後、画素トランジスタ１６と駆動トランジスタ１８とのしきい値の調整のために、第１半導体層１１０と第２半導体層２１０とに、たとえば、ボロンをイオン注入する。
【００５４】
そして、画素トランジスタ１６の第１ゲート絶縁膜１２１と駆動トランジスタ１８の第２ゲート絶縁膜２２１との形成領域にあるシリコン酸化膜を覆うようにレジストマスク（図示なし）を形成する。その後、保持容量素子１７の誘電体層１７２の形成領域にあるシリコン酸化膜をエッチング処理により除去し、保持容量素子１７の下部電極１７１の表面を露出させる。そして、露出された下部電極１７１にリンをイオン注入し、レジストマスクを除去する。
【００５５】
そして、保持容量素子１７の誘電体層１７２を形成する。ここでは、保持容量素子１７の下部電極１７１を含むように、ＣＶＤ法により、第１基板１１の全面にシリコン窒化膜を成膜する。その後、そのシリコン窒化膜をエッチング処理によりパターン加工し、保持容量素子１７の誘電体層１７２を形成する。
【００５６】
つぎに、図５（ｄ）に示すように、画素トランジスタ１６の第１ゲート電極１３１と、保持容量素子１７の上部電極１７３と、駆動トランジスタ１８の第２ゲート電極２３１とを形成する。
【００５７】
ここでは、画素トランジスタ１６の第１ゲート電極１３１の形成領域と、保持容量素子１７の上部電極１７３の形成領域と、駆動トランジスタ１８の第２ゲート電極２３１の形成領域と含むように、４５０ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法により第１基板１１の全面に成膜する。そして、その多結晶シリコン膜にリンをイオン注入した後に、ウェットエッチングによりパターン加工し、画素トランジスタ１６の第１ゲート電極１３１と、保持容量素子１７の上部電極１７３と、駆動トランジスタ１８の第２ゲート電極２３１とを形成する。
【００５８】
つぎに、図３と図４とに示すように、画素トランジスタ１６における第１半導体層１１０の第１チャネル領域１１１を挟むように、一対の第１ソース・ドレイン領域１１２ａ，１１２ｂと、一対の第１ＬＤＤ領域１１３ａ，１１３ｂとを第１半導体層１１０に形成すると共に、駆動トランジスタ１８の第２半導体層２１０の第２チャネル領域２１１を挟むように、一対の第２ソース・ドレイン領域２１２ａ，２１２ｂと、一対の第２ＬＤＤ領域２１３ａ，２１３ｂとを第２半導体層２１０に形成する。
【００５９】
ここでは、画素トランジスタ１６の第１ゲート電極１３１と、駆動トランジスタ１８の第２ゲート電極２３１とを自己整合的なマスクとして用いて、第１半導体層１１０と第２半導体層２１０とのそれぞれにリンをイオン注入する。
【００６０】
そして、画素トランジスタ１６の第１ＬＤＤ領域１１３ａ，１１３ｂと駆動トランジスタ１８の第２ＬＤＤ領域２２３ａ，２２３ｂとの形成領域をレジストマスク（図示なし）で覆う。その後、第１ソース・ドレイン領域１１２ａ，１１２ｂの形成領域の第１半導体層１１０と、第２ソース・ドレイン領域２１２ａ，２１２ｂとの形成領域の第２半導体層２１０とに、たとえば、ヒ素をイオン注入する。このようにして、第１ソース・ドレイン領域１１２ａ，１１２ｂよりも第１ＬＤＤ領域１１３ａ，１１３ｂが低い不純物濃度になるように形成される。また、同様に、第２ソース・ドレイン領域２１２ａ、２１２ｂよりも第２ＬＤＤ領域２２３ａ，２２３ｂが低い不純物濃度となるように形成される。
【００６１】
つぎに、図２に示すように、画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８とを被覆するようにして、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）膜の第１層間絶縁膜５１を６００ｎｍ程度の厚さでＣＶＤ法により形成する。その後、アニールを行い、イオン注入された不純物を活性化させる。
【００６２】
そして、第２層間絶縁膜５２に、第１配線層１０１と第２配線層１０２とを形成する。たとえば、スパッタリング法によってアルミニウムを堆積した後に、パターン加工することによって、第１配線層１０１と第２配線層１０２とを形成する。ここでは、保持容量素子１７の上部電極１７３を接続するように第１配線層１０１を形成し、下部電極１７１と接続するように第２配線層１０２を形成する。
【００６３】
そして、各配線層を被覆するようにして、たとえば、ＣＶＤ法により、シリコン酸化膜の第２層間絶縁膜５２を５００ｎｍ程度の厚さで第１層間絶縁膜５１の上に形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって第２層間絶縁膜５２を平坦化する。その後、第２配線層１０２の表面が露出するように第２層間絶縁膜５２にコンタクトホールを形成し、たとえば、アルミニウムをそのコンタクトホールに埋め込むようにして堆積して、第３配線層１０３を形成する。ここで、第３配線層１０３は、液晶層３１側から画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８とに入射する光を遮光するように形成される。
【００６４】
そして、第３配線層１０３を覆うように、シリコン酸化物の第３層間絶縁膜５３を第２層間絶縁膜５２の上にＣＶＤ法により形成する。そして、第３配線層１０３の表面が露出するように第３層間絶縁膜５３にコンタクトホールを形成し、スパッタリング法により、そのコンタクトホールを埋め込むように、ＩＴＯ膜を第４層間絶縁膜５４に成膜した後、そのＩＴＯ膜をパターン加工することによって、画素電極１５を形成する。なお、ここでは、図示を省略しているが、画素トランジスタ１６と駆動トランジスタ１８とにおける各部には、配線層（図示なし）に接続されている。たとえば、画素トランジスタ１６においては、第１ゲート電極１３１と走査配線２０１とを接続し、第１ソース・ドレイン領域の一方を、第１基板１１に設けられている信号配線２０２に接続し、他方を、画素電極１５に接続する。
【００６５】
一方、第２基板２１においては、図２に示すように、カラーフィルタ層２２を形成後、第１基板１１に形成された画素電極１５に対向するように、ＩＴＯを用いて対向電極２３をベタ状に形成する。
【００６６】
そして、画素電極１５が形成された第１基板１１と、対向電極２３が形成された第２基板２１とを、画素電極１５と対向電極２３とが対向するように貼り合わせる。貼り合わせるに当たり、第１配向膜１９を第１基板１１の画素電極１５を覆うようにポリイミドを用いて形成すると共に、第２配向膜２４を第２基板２１にポリイミドを用いて形成する。そして、第１配向膜１９と第２配向膜２４とをラビング処理した後、第１基板１１と第２基板２１とが間隔を隔てるように対面させて貼り合わせる。その後、第１基板１１と第２基板２１との間の間隔に液晶層３１を注入し、液晶層３１を配向させて液晶パネルを形成する。
【００６７】
その後、液晶パネルを駆動させる駆動回路や、偏光板、バックライトなどの周辺機器を実装して表示装置を完成する。
【００６８】
本実施形態の表示装置を駆動させる際においては、駆動トランジスタ１８を含む駆動部の水平駆動回路１３ａが、時間分割で走査配線２０１を走査して、画素トランジスタ１６をオン状態にする走査信号を、順次、供給する。そして、走査配線２０１を介して画素トランジスタ１６の第１ゲート電極１３１に印加され、画素トランジスタ１６がオン状態になる。そして、駆動トランジスタ１８を含む垂直駆動回路１３ｂが、信号配線を介して画素トランジスタ１６に映像データ信号を供給する。ここで、画素トランジスタ１６がオン状態の場合には、画素電極１５が液晶層３１と保持容量素子１７とに映像データ信号による表示電圧を印加する。映像データ信号による画素電極１５への表示電圧の印加により、液晶層３１の配向方向が変化して光透過率が変わり、たとえば、ノーマリーブラックモードの場合では、画像の表示が実施される。その後、水平駆動回路１３ａによって画素トランジスタ１６はオフ状態となり、信号配線から画素電極１５への映像データ信号の供給が終了される。オフ状態になった後においては、液晶層３１と保持容量素子１７との電荷保持特性によって表示電圧が保持され、電荷が保持されている間に画像の表示が行われる。そして、このような動作をフレーム反転駆動方式により繰り返して、画像の表示が実施される。
【００６９】
以上のように、本実施形態によれば、表示部１２の画素１２ａをスイッチング制御する画素トランジスタ１６は、チャネル領域１１１が多結晶の半導体により形成され、単結晶の半導体の場合よりも光感度が低く、光リークが抑制される。そして、表示部１２を駆動する駆動部１３を構成する駆動トランジスタ１８は、チャネル領域２１１が単結晶の半導体により形成され、多結晶の半導体の場合よりキャリア移動度が高く、駆動能力が向上する。このため、本実施形態は、駆動部の駆動能力の向上と、表示部での光リークの防止とを両立することが容易であり、画像品質を向上することができる。
【００７０】
また、本実施形態においては、画素トランジスタ１６の形成領域と駆動トランジスタ１８の形成領域との両者を含むように、第１基板１１に単結晶半導体層３０３を形成する。その後、その単結晶半導体層３０３を非晶質化した後に多結晶化することにより、画素トランジスタ１６のチャネル領域１１１を形成すると共に、その単結晶半導体層３０３を用いて駆動トランジスタのチャネル領域２１１を形成する。このように、一体的に画素トランジスタ１６と駆動トランジスタ１８とを形成できるため、製造効率を向上することができる。
【００７１】
＜実施形態２＞
以下より、実施形態２について説明する。
【００７２】
本実施形態は、製造方法の一部が実施形態１と異なる。本実施形態は、この点を除き、実施形態１と同様である。つまり、本実施形態の構成は、実施形態１と同様である。したがって、重複する個所は、同一の符号を付し、説明を省略する。
【００７３】
以下より、本実施形態の表示装置の製造方法について説明する。
【００７４】
図７は、本実施形態の表示装置の製造方法における各工程での断面図である。図７においては、画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８とを第１基板１１に製造する工程における断面図を、（ａ），（ｂ），（ｃ），（ｄ）の順で示している。
【００７５】
まず、はじめに、図７（ａ）に示すように、石英によって形成された絶縁体の第１基板１１に単結晶半導体層３０３を形成する。たとえば、実施形態１の場合と同様にして、単結晶半導体層３０３を形成する。
【００７６】
つぎに、図７（ｂ）に示すように、駆動トランジスタ１８の第２半導体層２１０を形成する。ここでは、単結晶半導体層３０３をエッチング処理してパターン加工し、第２半導体層２１０を形成する。
【００７７】
つぎに、図７（ｃ）に示すように、第２半導体層２１０を保護する保護層４０１を形成する。たとえば、ＣＶＤ法によりシリコン酸化物の保護層４０１を形成する。
【００７８】
その後、保護層４０１が形成された第２半導体層２１０を被覆すると共に、画素トランジスタ１６の第１半導体層１１０の形成領域と、保持容量素子１７の下部電極１７１の形成領域とを被覆するように、多結晶半導体層５０１を形成する。たとえば、ＣＶＤ法により、非晶質の半導体層であるアモルファスシリコンを堆積後、アニールすることにより所定のグレインサイズの多結晶シリコンからなる多結晶半導体層５０１を形成する。
【００７９】
なお、多結晶半導体層５０１を形成する際には、上記のように非晶質半導体層から形成せずに、まず、多結晶半導体層を形成し、その後にイオン注入によって非晶質化し、アニールすることで所定のグレインサイズに多結晶化して形成してもよい。
【００８０】
つぎに、図７（ｄ）に示すように、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１とを形成する。ここでは、多結晶半導体層５０１をパターン加工することにより、第１半導体層１１０と下部電極１７１とを形成する。その後、保護層４０１をエッチング処理によって除去し、第２半導体層２１０を露出させる。
【００８１】
このようにして、非晶質半導体層を多結晶化することにより形成された多結晶半導体層５０１を用いて、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１とを形成し、単結晶半導体層３０３を用いることにより、駆動トランジスタ１８の第２半導体層２１０を形成する。
【００８２】
その後、実施形態１と同様な手順で、表示装置を完成する。
【００８３】
以上のように、本実施形態においては、単結晶半導体層３０３を用いて駆動トランジスタ１８の第２半導体層２１０を形成すると共に、画素トランジスタ１６の形成領域を含むように非晶質半導体層を形成し、その画素トランジスタ１６の形成領域に対応する非晶質半導体層を多結晶化することによって、画素トランジスタ１６の第１半導体層１１０を形成する。そして、画素トランジスタ１６と駆動トランジスタ１８との各ソース・ドレイン領域を同じ工程で形成し、多結晶の半導体のチャネル領域である画素トランジスタ１６と、単結晶の半導体のチャネル領域である駆動トランジスタ１８とを形成する。本実施形態は、実施形態１と同様に、駆動部の駆動能力の向上と、表示部での光リークの防止とを両立することが容易であって画像品質を向上することができ、さらに、上記のように、一体的に画素トランジスタ１６と駆動トランジスタ１８とを形成できるため、製造効率を向上することができる。
【００８４】
＜実施形態３＞
以下より、実施形態３について説明する。
【００８５】
図８は、本実施形態の表示装置の構成を示す断面図である。
【００８６】
本実施形態は、本実施形態の第１基板１１ａが単結晶の半導体により形成された単結晶半導体基板である点と、本実施形態の第１基板１１ａに絶縁層６０１が形成され、その絶縁層６０１を介して画素トランジスタ１６と保持容量素子１７とが形成されている点と、本実施形態の駆動トランジスタ１８ａのチャネル領域２１１ａが、その単結晶半導体基板の第１基板１１ａを用いて形成されている点とが、実施形態１に対して異なる。本実施形態は、これらの点を除き、実施形態１と同様である。したがって、重複する個所は、同一の符号を付し、説明を省略する。
【００８７】
第１基板１１ａは、単結晶の半導体により形成された単結晶半導体基板であって不透明であり、たとえば、シリコンを用いてｐ型の導電型として構成されている。
【００８８】
画素トランジスタ１６は、図８に示すように、絶縁層６０１を介して第１基板１１ａに形成されている。
【００８９】
保持容量素子１７も同様に、図８に示すように、絶縁層６０１を介して第１基板１１ａに形成されている。
【００９０】
駆動トランジスタ１８ａは、その単結晶半導体基板の第１基板１１ａを用いてチャネル領域２１１ａが形成されている
【００９１】
図９は、駆動トランジスタ１８ａの構成を拡大して示す構成図である。
【００９２】
図９に示すように、駆動トランジスタ１８は、第２チャネル領域２１１ａと、第２ソース・ドレイン領域２１２ｃ，２１２ｄと、第２ＬＤＤ領域２１３ｃ，２１３ｄと、第２ゲート絶縁膜２２１と、第２ゲート電極２３１とを有する。
【００９３】
第２チャネル領域２１１ａは、たとえば、ｐ型であり、第１基板１１ａを用いて形成されている。第２チャネル領域２１１ａは、一対の第２ソース・ドレイン領域２１２ｃ，２１２ｄと、一対の第２ＬＤＤ領域２１３ｃ，２１３ｄとのそれぞれに挟まれるように形成される。
【００９４】
第２ソース・ドレイン領域２１２ｃ，２１２ｄは、たとえば、ｎ型であり、第１基板１１ａを用いて一対で形成されている。第２ソース・ドレイン領域２１２ｃ，２１２ｄは、一対で第２チャネル領域２１１ａを挟むように形成される。そして、一対の第２ソース・ドレイン領域２１２ｃ，２１２ｄのそれぞれは、第２チャネル領域２１１ａとの間に第２ＬＤＤ領域２１３ｃ，２１３ｄが設けられている。
【００９５】
第２ＬＤＤ領域２１３ｃ，２１３ｄは、たとえば、ｎ型であり、第１基板１１ａを用いて一対で形成され、第２ソース・ドレイン領域２１２ｃ，２１２ｄよりも不純物濃度が低い。一対の第２ＬＤＤ領域２１３ｃ，２１３ｄのそれぞれは、第２ソース・ドレイン領域２１２ｃ，２１２ｄと、第２チャネル領域２１１ａとによって挟まれるように形成される。
【００９６】
第２ゲート絶縁膜２２１は、実施形態１と同様に、第２チャネル領域２１１ａと第２ゲート電極２３１との間に対応するように形成されている。
【００９７】
第２ゲート電極２３１もまた、実施形態１と同様に、第２ゲート絶縁膜２２１を介して第２チャネル領域２１１ａに対応するように形成されている。
【００９８】
そして、絶縁層６０１は、画素トランジスタ１６と保持容量素子１７との形成領域に対応するように、たとえば、シリコン酸化物を用いて第１基板１１ａに形成されている。
【００９９】
また、本実施形態の表示装置は、不透明な単結晶半導体基板を用いており、第２基板２１側からの光を反射して画像表示を実施可能なように構成されている。
【０１００】
なお、上記の本実施形態において、第１基板１１ａは、本発明の基板に相当する。また、本実施形態の駆動トランジスタ１８ａは、本発明の第２トランジスタに相当する。また、本実施形態の絶縁層６０１は、本発明の絶縁層に相当する。
【０１０１】
以下より、本実施形態の表示装置の製造方法について説明する。
【０１０２】
図１０は、本実施形態の表示装置の製造方法における各工程での断面図である。図１０においては、画素トランジスタ１６と保持容量素子１７と駆動トランジスタ１８ａとを第１基板１１ａに製造する工程における断面図を、（ａ），（ｂ），（ｃ），（ｄ）の順で示している。
【０１０３】
まず、はじめに、図１０（ａ）に示すように、画素トランジスタ１６と保持容量素子１７との形成領域に対応するように、絶縁層６０１を第１基板１１ａに形成する。ここでは、たとえば、シリコン酸化物をＣＶＤ法により第１基板１１ａの全面に堆積し、その後、パターン加工することによって第１基板１１ａに絶縁層６０１を形成する。
【０１０４】
つぎに、図１０（ｂ）に示すように、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１とを形成する。
【０１０５】
ここでは、画素トランジスタ１６の第１半導体層１１０の形成領域と、保持容量素子１７の下部電極１７１の形成領域とを被覆するように、多結晶半導体層（図示なし）を形成する。たとえば、ＣＶＤ法により、非晶質の半導体層であるアモルファスシリコンを堆積後、アニールすることにより所定のグレインサイズの多結晶シリコンからなる多結晶半導体層を形成する。その後、その多結晶半導体層をパターン加工して、第１半導体層１１０と下部電極１７１とを形成する。
【０１０６】
つぎに、図１０（ｃ）に示すように、画素トランジスタ１６の第１ゲート絶縁膜１２１と、保持容量素子１７の誘電体層１７２と、駆動トランジスタ１８の第２ゲート絶縁膜２２１とを形成する。
【０１０７】
ここでは、画素トランジスタ１６の第１半導体層１１０と、保持容量素子１７の下部電極１７１と、駆動トランジスタ１８ａのチャネル領域２１１ａの形成領域とを含むように、たとえば、ＣＶＤ法により、８０ｎｍ程度の厚さのシリコン酸化膜を第１基板１１の全面に成膜する。これにより、画素トランジスタ１６の第１ゲート絶縁膜１２１と、駆動トランジスタ１８ａの第２ゲート絶縁膜２２１とが形成される。
【０１０８】
そして、画素トランジスタ１６の第１ゲート絶縁膜１２１と駆動トランジスタ１８の第２ゲート絶縁膜２２１とが形成される領域にあるシリコン酸化膜を覆うように、レジストマスク（図示なし）を形成する。その後、保持容量素子１７の誘電体層１７２の形成領域にあるシリコン酸化膜をエッチング処理により除去し、保持容量素子１７の下部電極１７１の表面を露出させる。そして、露出された下部電極１７１にリンをイオン注入し、レジストマスクを除去する。そして、保持容量素子１７の誘電体層１７２を形成する。ここでは、保持容量素子１７の下部電極１７１を含む第１基板１１の全面に、ＣＶＤ法により、シリコン窒化膜を成膜する。その後、そのシリコン窒化膜をエッチング処理によりパターン加工し、保持容量素子１７の誘電体層１７２を形成する。
【０１０９】
つぎに、図１０（ｄ）に示すように、画素トランジスタ１６の第１ゲート電極１３１と、保持容量素子１７の上部電極１７３と、駆動トランジスタ１８ａの第２ゲート電極２３１とを形成する。ここでは、実施形態１と同様に、多結晶シリコンを用いて、画素トランジスタ１６の第１ゲート電極１３１と、保持容量素子１７の上部電極１７３と、駆動トランジスタ１８の第２ゲート電極２３１とを形成する。
【０１１０】
つぎに、図３と図９とに示すように、画素トランジスタ１６における第１半導体層１１０のチャネル領域１１１を挟むように、一対の第１ソース・ドレイン領域１１２ａ，１１２ｂと、一対の第１ＬＤＤ領域１１３ａ，１１３ｂとを第１半導体層１１０に形成すると共に、駆動トランジスタ１８ａのチャネル領域２１１を挟むように、一対の第２ソース・ドレイン領域２１２ｃ，２１２ｄと、一対の第２ＬＤＤ領域２１３ｃ，２１３ｄとを第１基板１１ａに形成する。
【０１１１】
ここでは、画素トランジスタ１６の第１ゲート電極１３１と、駆動トランジスタ１８ａの第２ゲート電極２３１とを自己整合的なマスクとして用いて、第１半導体層１１０と、第２ソース・ドレイン領域２１２ｃ，２１２ｄに相当する第１基板１１ａの領域とのそれぞれに、リンをイオン注入する。
【０１１２】
そして、画素トランジスタ１６の第１ＬＤＤ領域１１３ａ，１１３ｂと駆動トランジスタ１８の第２ＬＤＤ領域２１３ａ，２１３ｂとが形成される領域を、レジストマスク（図示なし）で覆う。その後、第１ソース・ドレイン領域１１２ａ，１１２ｂの形成領域の第１半導体層１１０と、第２ソース・ドレイン領域２１２ａ，２１２ｂとの形成領域の第１基板１１ａとに、たとえば、ヒ素をイオン注入する。このようにして、第１ソース・ドレイン領域１１２ａ，１１２ｂよりも第１ＬＤＤ領域１１３ａ，１１３ｂが低い不純物濃度になるように形成される。また、同様に、第２ソース・ドレイン領域２１２ａ、２１２ｂよりも第２ＬＤＤ領域２２３ａ，２２３ｂが低い不純物濃度となるように形成される。
【０１１３】
その後、実施形態１と同様な手順で、表示装置を完成する。
【０１１４】
以上のように、本実施形態においては、単結晶の半導体により形成された単結晶半導体基板を第１基板１１ａとして用い、画素トランジスタ１６の形成領域に対応するように絶縁層６０１を第１基板１１ａに形成し、その絶縁層６０１を介して画素トランジスタ１６を形成する。そして、その単結晶半導体基板からなる第１基板１１ａが駆動トランジスタ１８ａのチャネル領域になるように、駆動トランジスタ１８ａを形成する。そして、画素トランジスタ１６と駆動トランジスタ１８ａとの各ソース・ドレイン領域を同じ工程で形成し、多結晶の半導体のチャネル領域である画素トランジスタ１６と、単結晶の半導体のチャネル領域である駆動トランジスタ１８ａとを形成する。本実施形態は、実施形態１と同様に、駆動部の駆動能力の向上と、表示部での光リークの防止とを両立することが容易であって画像品質を向上することができ、さらに、上記のように、一体的に画素トランジスタ１６と駆動トランジスタ１８ａとを形成できるため、製造効率を向上することができる。
【０１１５】
なお、本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１１６】
たとえば、上記の実施形態においては、液晶層を用いて表示を実施する表示装置について説明したが、これに限定されず、たとえば、発光層を用いて表示を実施するＥＬＤ（ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ  ｄｅｖｉｃｅ）などの表示装置についても適用できる。
【図面の簡単な説明】
【０１１７】
【図１】図１は、本発明にかかる実施形態１の表示装置の構成を示す斜視図である。
【図２】図２は、本発明にかかる実施形態１の表示装置の構成を示す断面図である。
【図３】図３は、本発明にかかる実施形態１の表示装置において、画素トランジスタの構成を拡大して示す構成図である。
【図４】図４は、本発明にかかる実施形態１の表示装置において、駆動トランジスタの構成を拡大して示す構成図である。
【図５】図５は、本発明にかかる実施形態１の表示装置の製造方法における各工程での断面図である。
【図６】図６は、本発明にかかる実施形態１の表示装置の製造方法において、貼り合せによって第１基板に単結晶半導体層を形成する各工程を示す断面図である。
【図７】図７は、本発明にかかる実施形態２の表示装置の製造方法における各工程での断面図である。
【図８】図８は、本発明にかかる実施形態３の表示装置の構成を示す断面図である。
【図９】図９は、本発明にかかる実施形態３の表示装置において、駆動トランジスタの構成を拡大して示す構成図である。
【図１０】図１０は、本発明にかかる実施形態１の表示装置の製造方法における各工程での断面図である。
【符号の説明】
【０１１８】
１１，１１ａ：第１基板（基板）、
１２：表示部（表示部）、
１２ａ：画素（画素）、
１３：駆動部（駆動部）、
１３ａ：水平駆動回路、
１３ｂ：垂直駆動回路、
１５：画素電極、
１６：画素トランジスタ（第１トランジスタ）、
１７：保持容量素子、
１７１：下部電極、
１７２：誘電体層、
１７３：上部電極、
１８，１８ａ：駆動トランジスタ（第２トランジスタ）、
２１：第２基板、
２２：カラーフィルタ層、
２３：対向電極、
３１：液晶層、
４１：外部端子、
１１０：第１半導体層、
１１１：第１チャネル領域、
１１２ａ，１１２ｂ：第１ソース・ドレイン領域、
１１３ａ，１１３ｂ：第１ＬＤＤ領域、
１２１：第１ゲート絶縁膜、
１３１：第１ゲート電極、
２０１：走査配線、
２０２：信号配線、
２１０：第２半導体層、
２１１：第２チャネル領域、
２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ：第２ソース・ドレイン領域、
２１３ａ，２１３ｂ，２１３ｃ，２１３ｄ：第２ＬＤＤ領域、
２２１：第２ゲート絶縁膜、
２３１：第２ゲート電極、
６０１：絶縁層
【図１】
2006039272.tif 000003
【図２】
2006039272.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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