(57)【要約】【課題】  本発明は、微細な回路パターンを形成することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】  第２の領域２０に形成されたマスク材５０にエッチングを行ってこれを除去するステップと、第１の凸部１０Ｂのうち、対向する１組の両側面に第１のゲート絶縁膜１００Ｂ及び１００Ｃを形成すると共に、第２の凸部１０Ａの上面に第２のゲート絶縁膜１００Ａを形成するステップと、素子分離絶縁膜７０、マスク材５０及び第２のゲート絶縁膜１００Ａ上に第１のゲート電極材１１０を堆積するステップと、第１の領域３０に形成されたマスク材５０と、第２の領域２０に形成された素子分離絶縁膜７０とをストッパとして、第１のゲート電極材１１０を平坦化するステップとを備えることを特徴とする。【選択図】  図６
2006339514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマスク材を堆積するステップと、
前記マスク材にパターニングを行い、さらに前記半導体基板の表面部分にエッチングを行って溝を形成することにより、第１の領域には第１の凸部を形成すると共に、第２の領域には前記第１の凸部より広い幅を有する第２の凸部を形成するステップと、
前記溝を素子分離絶縁膜で埋め込むステップと、
前記第１の領域に形成された前記素子分離絶縁膜にエッチングを行うことにより、所定量除去するステップと、
前記第２の領域に形成された前記マスク材にエッチングを行ってこれを除去するステップと、
前記第１の凸部のうち、対向する１組の両側面に第１のゲート絶縁膜を形成すると共に、前記第２の凸部の上面に第２のゲート絶縁膜を形成するステップと、
前記素子分離絶縁膜、前記マスク材及び前記第２のゲート絶縁膜上に第１のゲート電極材を堆積するステップと、
前記第１の領域に形成された前記マスク材と、前記第２の領域に形成された前記素子分離絶縁膜とをストッパとして、前記第１のゲート電極材を平坦化するステップと、
前記マスク材、前記第１のゲート電極材及び前記素子分離絶縁膜上に第２のゲート電極材を堆積するステップと、
前記第１及び第２のゲート電極材にパターニングを行うことにより、前記第１の領域に第１のゲート電極を形成すると共に、前記第２の領域に第２のゲート電極を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にマスク材を堆積するステップと、
前記マスク材にパターニングを行い、さらに前記半導体基板の表面部分にエッチングを行って溝を形成することにより、第１の領域に第１の凸部を形成すると共に、第２の領域に前記第１の凸部より広い幅を有する第２の凸部を形成するステップと、
前記溝を素子分離絶縁膜で埋め込むステップと、
前記第１の領域に形成された前記素子分離絶縁膜にエッチングを行うことにより、所定量除去するステップと、
前記第１の凸部のうち、対向する１組の両側面に第１のゲート絶縁膜を形成するステップと、
前記マスク材及び前記素子分離絶縁膜上に第１のゲート電極材を堆積するステップと、
前記マスク材及び前記素子分離絶縁膜をストッパとして、前記第１のゲート電極材を平坦化するステップと、
前記第２の領域に形成された前記マスク材にエッチングを行ってこれを除去するステップと、
前記第１及び第２の領域に第２のゲート絶縁膜を形成するステップと、
前記第１の領域に形成された前記第２のゲート絶縁膜を除去するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１のゲート電極材を平坦化した後、前記第２の領域に形成された前記マスク材を除去する前に、前記第１の領域に形成された前記マスク材及び前記第１のゲート電極材上に、第２のゲート電極材を形成するステップと、
前記第２のゲート絶縁膜を形成した後、前記第１の領域に形成された前記第２のゲート絶縁膜を除去する前に、前記第２のゲート絶縁膜及び前記素子分離絶縁膜上に、第３のゲート電極材を堆積するステップとをさらに備え、
前記第２のゲート絶縁膜を除去するステップでは、前記第１の領域に形成された前記第２のゲート絶縁膜及び前記第３のゲート電極材を除去し、
前記第１乃至第３のゲート電極材にパターニングを行うことにより、前記第１の領域に第１のゲート電極を形成すると共に、前記第２の領域に第２のゲート電極を形成するステップ
をさらに備えることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
表面の面方位が（１１０）である半導体基板上に、＜１１２＞方向に沿って、前記＜１１２＞方向と直交する方向に凹凸が形成されたパターンを有するマスクを形成するステップと、
前記マスクを用いて、前記半導体基板に面方位依存性を有するエッチングを行って、所定の深さだけ除去すると共に、前記マスクの凸部の下側に位置する前記半導体基板をも除去することにより、側面の面方位が（１１１）である凸部を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
表面の面方位が（１１０）である半導体基板の表面部分であって、かつ第１の領域に形成された凸部と、
前記凸部の側面のうち、対向する一組の両側面であって、かつ面方位が（１１１）である側面に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記凸部内において、面方位が（１１１）である前記対向する一組の両側面の間に形成される第１のチャネル領域の両側であって、かつ前記第１のゲート電極が形成されていない側面側に、それぞれ形成された第１のソース領域及び第１のドレイン領域とを有するＮチャネル型トランジスタと
前記半導体基板の表面上であって、かつ第２の領域に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板のうち前記第２の領域の表面部分において、前記第２のゲート電極の下方に形成される第２のチャネル領域の両側に、それぞれ形成された第２のソース領域及び第２のドレイン領域とを有するＰチャネル型トランジスタと
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、いわゆる縦型ダブルゲート構造のＭＯＳＦＥＴが開発されており、なかでも半導体層がＦｉｎ状に形成されたＭＯＳＦＥＴは、ＦｉｎＦＥＴと呼ばれている。かかるＦｉｎＦＥＴは、製造コストが低く、カットオフ特性が良好なデバイスであるため、次世代のトランジスタ構造として有望視されている。
【０００３】
しかし、ゲート閾値電圧が高いデバイスの実現や、アナログデバイスの対応には、ＦｉｎＦＥＴよりプレーナ型（平面型）ＭＯＳＦＥＴの方が優れている。このため、実際のＬＳＩでは、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載することが必要とされ、これらプレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載するための簡易な製造プロセスが求められている。
【０００４】
しかし、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載しようとすると、ゲート電極材を堆積した際に、当該ゲート電極材の表面に凹凸が形成され、これにより微細なゲートパターンを形成することができないという問題があった。
【０００５】
以下、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載する半導体装置の製造方法に関する文献名を記載する。
【特許文献１】特開２００５−１９９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、微細な回路パターンを形成することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、
半導体基板上にマスク材を堆積するステップと、
前記マスク材にパターニングを行い、さらに前記半導体基板の表面部分にエッチングを行って溝を形成することにより、第１の領域には第１の凸部を形成すると共に、第２の領域には前記第１の凸部より広い幅を有する第２の凸部を形成するステップと、
前記溝を素子分離絶縁膜で埋め込むステップと、
前記第１の領域に形成された前記素子分離絶縁膜にエッチングを行うことにより、所定量除去するステップと、
前記第２の領域に形成された前記マスク材にエッチングを行ってこれを除去するステップと、
前記第１の凸部のうち、対向する１組の両側面に第１のゲート絶縁膜を形成すると共に、前記第２の凸部の上面に第２のゲート絶縁膜を形成するステップと、
前記素子分離絶縁膜、前記マスク材及び前記第２のゲート絶縁膜上に第１のゲート電極材を堆積するステップと、
前記第１の領域に形成された前記マスク材と、前記第２の領域に形成された前記素子分離絶縁膜とをストッパとして、前記第１のゲート電極材を平坦化するステップと、
前記マスク材、前記第１のゲート電極材及び前記素子分離絶縁膜上に第２のゲート電極材を堆積するステップと、
前記第１及び第２のゲート電極材にパターニングを行うことにより、前記第１の領域に第１のゲート電極を形成すると共に、前記第２の領域に第２のゲート電極を形成するステップと
を備えることを特徴とする。
【０００８】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にマスク材を堆積するステップと、
前記マスク材にパターニングを行い、さらに前記半導体基板の表面部分にエッチングを行って溝を形成することにより、第１の領域には第１の凸部を形成すると共に、第２の領域には前記第１の凸部より広い幅を有する第２の凸部を形成するステップと、
前記溝を素子分離絶縁膜で埋め込むステップと、
前記第１の領域に形成された前記素子分離絶縁膜にエッチングを行うことにより、所定量除去するステップと、
前記第１の凸部のうち、対向する１組の両側面に第１のゲート絶縁膜を形成するステップと、
前記マスク材及び前記素子分離絶縁膜上に第１のゲート電極材を堆積するステップと、
前記マスク材及び前記素子分離絶縁膜をストッパとして、前記第１のゲート電極材を平坦化するステップと、
前記第２の領域に形成された前記マスク材にエッチングを行ってこれを除去するステップと、
前記第１及び第２の領域に第２のゲート絶縁膜を形成するステップと、
前記第２のゲート絶縁膜を形成する際に前記第１の領域に形成された前記第２のゲート絶縁膜を除去するステップと
を備えることを特徴とする。
【０００９】
また本発明の一態様による半導体装置の製造方法は、
表面の面方位が（１１０）である半導体基板上に、＜１１２＞方向に沿って、前記＜１１２＞方向と直交する方向に凹凸が形成されたパターンを有するマスクを形成するステップと、
前記マスクを用いて、前記半導体基板に面方位依存性を有するエッチングを行って、所定の深さだけ除去すると共に、前記マスクの凸部の下側に位置する前記半導体基板をも除去することにより、側面の面方位が（１１１）である凸部を形成するステップと
を備えることを特徴とする。
【００１０】
また本発明の一態様による半導体装置は、
表面の面方位が（１１０）である半導体基板の表面部分であって、かつ第１の領域に形成された凸部と、
前記凸部の側面のうち、対向する一組の両側面であって、かつ面方位が（１１１）である側面に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記凸部内において、前記第１のゲート電極が形成されていない側面側であって、面方位が（１１１）である前記対向する一組の両側面の間に形成される第１のチャネル領域の両側に、それぞれ形成された第１のソース領域及び第１のドレイン領域とを有するＮチャネル型トランジスタと
前記半導体基板の表面上であって、かつ第２の領域に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板のうち前記第２の領域の表面部分において、前記第２のゲート電極の下方に形成される第２のチャネル領域の両側に、それぞれ形成された第２のソース領域及び第２のドレイン領域とを有するＰチャネル型トランジスタと
を備えることを特徴とする。
【発明の効果】
【００１１】
本発明は、微細な回路パターンを形成することができる半導体装置及びその製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（１）第１の実施の形態
図１〜図９に、本発明の第１の実施の形態による半導体装置の製造方法を示す。なお、図１（ａ）〜図９（ａ）は、半導体基板１０上のプレーナ型ＭＯＳＦＥＴ領域（すなわち第２の領域）２０にプレーナ型ＭＯＳＦＥＴを形成する場合を示し、図１（ｂ）〜図９（ｂ）は、半導体基板１０上のＦｉｎＦＥＴ領域（すなわち第１の領域）３０にＦｉｎＦＥＴを形成する場合を示す。
【００１４】
図１（ａ）及び（ｂ）に示すように、半導体基板１０上にシリコン酸化（ＳｉＯ２）膜４０を２ｎｍ程度形成した後、例えばシリコン窒化（ＳｉＮ）膜からなるマスク材５０を１００ｎｍ程度堆積する。なお、マスク材５０としては、シリコン窒化（ＳｉＮ）膜に限らず、例えばシリコン酸化膜などの他の絶縁膜を用いることも可能である。
【００１５】
リソグラフィ及びＲＩＥによって、マスク材５０及びシリコン酸化膜４０に順次パターニングを行う。さらにマスク材５０をマスクとして、半導体基板１０にエッチングを行うことにより、半導体基板１０の表面からの深さが２００ｎｍ程度の素子分離溝６０を形成すると共に、プレーナ型ＭＯＳＦＥＴ領域２０には凸部１０Ａを形成し、ＦｉｎＦＥＴ領域３０にはフィン１０Ｂを形成する。
【００１６】
高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法を用いて、素子分離溝６０を埋め込むように、半導体基板１０及びマスク材５０の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜７０を堆積する。マスク材５０をストッパとして、ＣＭＰ法によって素子分離絶縁膜７０を平坦化することにより、マスク材５０の上面を露出させる。
【００１７】
図２（ａ）及び（ｂ）に示すように、マスク材５０及び素子分離絶縁膜７０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク８０を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク８０で覆う。
【００１８】
マスク材５０及びレジストマスク８０をマスクとして、ＲＩＥによって、ＦｉｎＦＥＴ領域３０に形成された素子分離絶縁膜７０にエッチングを行うことにより、素子分離絶縁膜７０の膜厚を１００ｎｍ程度にする。なお、ＲＩＥではなく、フッ酸（ＨＦ）を用いたウエットエッチングを行っても良い。
【００１９】
図３（ａ）及び（ｂ）に示すように、レジストマスク８０を除去した後、さらにマスク材５０及び素子分離絶縁膜７０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちプレーナ型ＭＯＳＦＥＴ領域２０が開口するパターンを有するレジストマスク９０を形成し、ＦｉｎＦＥＴ領域３０をレジストマスク９０で覆う。
【００２０】
レジストマスク９０をマスクとして、ＲＩＥによって、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去した後、さらにフッ酸（ＨＦ）を用いたウエットエッチングによって、プレーナ型ＭＯＳＦＥＴ２０に形成されたシリコン酸化膜４０を除去する。
【００２１】
その際、素子分離絶縁膜７０の高さが、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面を基準として７０ｎｍ程度になるように、プロセス条件を調整した上でエッチングを行う。これにより、素子分離絶縁膜７０の表面部分にエッチングが行われることを抑制し、素子分離絶縁膜７０及びマスク材５０それぞれの上面の高さを略同一にすることができる。
【００２２】
図４（ａ）及び（ｂ）に示すように、レジストマスク９０を除去した後、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面上に、例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜１００Ａを１ｎｍ程度形成する。
【００２３】
これと共に、ＦｉｎＦＥＴ領域３０のフィン１０Ｂの対向する一組の両側面に、それぞれ例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜１００Ｂ及び１００Ｃを１ｎｍ程度形成する。
【００２４】
図５（ａ）及び（ｂ）に示すように、ＣＶＤ法などによって、１層目として、例えばポリシリコンからなるゲート電極材１１０を３００ｎｍ程度堆積する。図６（ａ）及び（ｂ）に示すように、プレーナ型ＭＯＳＦＥＴ領域２０の素子分離絶縁膜７０と、ＦｉｎＦＥＴ領域３０のマスク材５０とをストッパとして、ＣＭＰ法によって、ゲート電極材１１０を平坦化する。この場合、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材１１０を平坦化することができる。
【００２５】
図７（ａ）及び（ｂ）に示すように、ＣＶＤ法などによって、２層目として、例えばポリシリコンからなるゲート電極材１２０を堆積する。図８（ａ）及び（ｂ）に示すように、リソグラフィ及びＲＩＥによって、ゲート電極材１１０及び１２０にパターニングを行うことにより、ゲートパターンを形成する。
【００２６】
なお、この場合、いわゆるサイドウォール・パターン・トランスファー・プロセスを用いてゲートパターンを形成しても良い。このサイドウォール・パターン・トランスファー・プロセスとは、まずゲート電極材１２０上にダミーパターンを形成し、当該ダミーパターンの側面に側壁絶縁膜（サイドウォール）を形成する。そして、ダミーパターンを除去した後、側壁絶縁膜をマスクとして、ゲート電極材１１０及び１２０にパターニングを行うことにより、ゲートパターンを形成する方法である。
【００２７】
その後、ゲート電極材１１０及び１２０からなるゲート電極の側面に側壁絶縁膜（図示せず）を形成する。図９（ａ）及び（ｂ）に示すように、イオン注入によって、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面部分に、ソース領域１３０及びドレイン領域（図示せず）を形成し、ＦｉｎＦＥＴ領域３０のフィン１０Ｂに、ソース領域１４０及びドレイン領域（図示せず）を形成する。なお、ＦｉｎＦＥＴ領域３０のフィン１０Ｂへのイオン注入には、斜めイオン注入法やプラズマドーピング法を使用すれば良い。
【００２８】
そして、シリサイド膜（図示せず）を形成した後、図示しない層間絶縁膜及びコンタクトプラグを順次形成して配線を行うことにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を形成する。
【００２９】
このように本実施の形態によれば、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材１２０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００３０】
すなわち、ゲート電極材１２０の表面を平坦化することができれば、リソグラフィのＤＯＰ（Depth of Focus：焦点深度）に対する要求を緩和することができ、よって解像度（形成することが可能な最小線幅）を向上させて、微細なゲートパターンを形成することができる。
【００３１】
また、ゲート電極材１２０の表面を平坦化することができれば、サイドウォール・パターン・トランスファー・プロセスを用いることができる。このサイドウォール・パターン・トランスファー・プロセスによれば、リソグラフィによっては形成することができない程度の狭い幅すなわち微細で、かつＬＥＲ（Line Edge Roughness）すなわち凹凸が小さい（幅のばらつきが小さい均一な）ゲートパターンを形成することができる。
【００３２】
なお、ＣＭＰ法によって素子分離絶縁膜７０を平坦化し、素子分離絶縁膜７０及びマスク材５０それぞれの上面の高さを略同一にしたこと（図１）、ＣＭＰ法によってゲート電極材１１０を平坦化したこと（図６）、及びゲート電極を２層構造にしたことにより、プレーナ型ＭＯＳＦＥＴ領域２０のゲート電極材１１０及び１２０の基板深さ方向における厚さと、ＦｉｎＦＥＴ領域３０（特にフィン１０Ｂの両側面の近傍付近）のゲート電極材１１０及び１２０の基板深さ方向における厚さとの差は、素子分離絶縁膜７０の上面がマスク材５０の上面の高さより低く、かつゲート電極を平坦化しない場合と比較して小さい。
【００３３】
これにより、ＦｉｎＦＥＴ領域３０のゲート電極材１１０及び１２０にパターニングを行う際、プレーナ型ＭＯＳＦＥＴ領域２０のゲート絶縁膜１００Ａにオーバーエッチングを行う時間を短縮することができる。従って、ゲート絶縁膜１００Ａに対するオーバーエッチング量を低減することができ、当該ゲート絶縁膜１００Ａの信頼性を向上させることができる。
【００３４】
（２）第２の実施の形態
図１０〜図１２に、本発明の第２の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１〜図９における工程は、第２の実施の形態と同一であるため、説明を省略する。
【００３５】
但し、本実施の形態の場合、ゲート電極材１１０及び１２０からなるゲート電極は、後に除去されるダミーゲート電極であり、また同様に、ゲート絶縁膜１００Ａ〜１００Ｃも、後に除去されるダミーゲート絶縁膜であり、これらの点について、第１の実施の形態と相違する。
【００３６】
図１０（ａ）及び（ｂ）に示すように、高密度プラズマＣＶＤ法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１５０を堆積した後、ＣＭＰ法によってこの層間絶縁膜１５０を平坦化することにより、ゲート電極材１２０の上面を露出させる。
【００３７】
図１１（ａ）及び（ｂ）に示すように、ＲＩＥによって、ゲート電極材１１０及び１２０からなるダミーゲート電極を除去する。なお、この場合、ＲＩＥではなく、ウエットエッチングやＣＤＥ（Chemical Dry Etching）を用いても良い。
【００３８】
図１２（ａ）及び（ｂ）に示すように、ダミーゲート絶縁膜であるゲート絶縁膜１００Ａ〜１００Ｃを除去した後、例えば高誘電率膜からなるゲート絶縁膜１６０Ａ〜１６０Ｃを形成する。続いて、ＣＶＤ法などによって、金属からなるメタルゲート電極材１７０を全面に堆積した後、層間絶縁膜１５０をストッパとして、ＣＭＰ法によって、メタルゲート電極材１７０を平坦化することにより、メタルゲート電極を形成する。
【００３９】
これ以降、第１の実施の形態と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００４０】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材１２０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００４１】
また、第１の実施の形態と同様に、ダミーゲート絶縁膜であるゲート絶縁膜１００Ａに対するオーバーエッチング量を低減することができ、これにより半導体基板１０の凸部１０Ａにオーバーエッチングを行うことを防止することができる。
【００４２】
さらに、上述したように、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ダミーゲート電極であるゲート電極材１２０の表面を平坦化することができるため、本実施の形態のように、いわゆるダマシンプロセスを行うことが可能になる。
【００４３】
さらに、本実施の形態によれば、高い温度の熱処理工程を行って、ソース領域１３０及び１４０並びにドレイン領域（図示せず）を形成した後に、メタルゲート電極材１７０からなるメタルゲート電極を形成することができ、これによりゲート絶縁膜１６０Ａ〜１６０Ｃの耐圧や信頼性を向上させることができる。
【００４４】
さらに、メタルゲート電極材１７０の仕事関数（電子を外側に取り出すのに必要な最小エネルギー）を変化させれば、ゲート閾値電圧を調整することができる。
【００４５】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えばダミーゲート電極であるゲート電極材１１０及び１２０の全てをメタルゲート電極材１７０に置き換えるのではなく、ゲート電極材１１０及び１２０の一部のみをメタルゲート電極材１７０に置き換えても良い。具体的には、ＦｉｎＦＥＴ領域３０のゲート電極材１１０及び１２０のみをメタルゲート電極材１７０に置き換え、プレーナ型ＭＯＳＦＥＴ２０のゲート電極材１１０及び１２０は置き換えなくても良い。
【００４６】
（３）第３の実施の形態
図１３に、本発明の第３の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１〜図９における工程と、第２の実施の形態の図１０における工程は、第３の実施の形態と同一であるため、説明を省略する。
【００４７】
図１３（ａ）及び（ｂ）に示すように、例えばポリシリコンからなるゲート電極材１２０及び層間絶縁膜１５０の全面に、例えばニッケルなどのシリサイド材料を堆積する。そして、熱処理工程を行って、ゲート電極材１１０及び１２０とシリサイド材料とを完全に反応させてシリサイド化した後、未反応のシリサイド材料をウエットエッチングによって除去することにより、フルシリサイドゲート電極１８０を形成する。
【００４８】
これ以降、第１の実施の形態と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００４９】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材１２０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００５０】
また、第１の実施の形態と同様に、ゲート絶縁膜１００Ａに対するオーバーエッチング量を低減することができ、当該ゲート絶縁膜１００Ａの信頼性を向上させることができる。
【００５１】
さらに、上述したように、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ダミーゲート電極であるゲート電極材１２０の表面を平坦化することができるため、本実施の形態のように、いわゆるＦＵＳＩ（フルシリサイデーション）プロセスを行うことが可能になる。
【００５２】
さらに、本実施の形態によれば、第２の実施の形態と同様に、高い温度の熱処理工程を行って、ソース領域１３０及び１４０並びにドレイン領域（図示せず）を形成した後に、メタルゲート電極材１７０からなるフルシリサイドゲート電極１８０を形成することができ、これによりゲート絶縁膜１００Ａ〜１００Ｃの耐圧や信頼性を向上させることができる。
【００５３】
さらに、第２の実施の形態と同様に、ゲート電極材１１０及び１２０をシリサイド化する前に、予め当該ゲート電極材１１０及び１２０にイオン注入を行うと、フルシリサイドゲート電極１８０の仕事関数を変化させることができ、これによりゲート閾値電圧を調整することができる。
【００５４】
なお上述の第３の実施の形態は一例であって、本発明を限定するものではない。例えばゲート電極材１１０及び１２０の全てをシリサイド化するのではなく、ゲート電極材１１０及び１２０の一部のみをシリサイド化しても良い。具体的には、プレーナ型ＭＯＳＦＥＴ領域２０のゲート電極材１２０上に堆積されたシリサイド材料を除去した上で、シリサイド化することにより、ＦｉｎＦＥＴ領域３０のゲート電極材１１０及び１２０のみをシリサイド化し、プレーナ型ＭＯＳＦＥＴ２０のゲート電極材１１０及び１２０はシリサイド化しなくても良い。
【００５５】
（４）第４の実施の形態
図１４〜図１５に、本発明の第４の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１〜図４における工程は、第４の実施の形態と同一であるため、説明を省略する。
【００５６】
但し、本実施の形態の場合、図１４（ａ）及び（ｂ）に示すように、ＦｉｎＦＥＴ領域３０の周辺に位置する素子分離領域１９０に、実際にはＦｉｎＦＥＴとして使用しないダミーフィン２００Ａ〜２００Ｃが複数形成されており、この点について、第１の実施の形態と相違する。なお、ダミーフィン２００Ａ〜２００Ｃの形状や寸法は、高さを除き、ＦｉｎＦＥＴ領域３０に形成されるフィン１０Ｂと同一である必要はない。
【００５７】
この場合、ＣＶＤ法などによって、例えばポリシリコンからなるゲート電極材１１０を３００ｎｍ程度堆積する。図１５（ａ）及び（ｂ）に示すように、プレーナ型ＭＯＳＦＥＴ領域２０の素子分離絶縁膜７０と、ＦｉｎＦＥＴ領域３０のマスク材５０と、素子分離領域１９０のマスク材２１０Ａ〜２１０Ｃとをストッパとして、ＣＭＰ法によって、ゲート電極材１１０を平坦化する。
【００５８】
このように、複数のダミーフィン２００Ａ〜２００Ｃをストッパとして別途設けることにより、ＣＭＰ法による平坦化処理を容易に行うことができる。
【００５９】
これ以降、第１の実施の形態の図７〜図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００６０】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材１２０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００６１】
また、第１の実施の形態と同様に、ゲート絶縁膜１００Ａに対するオーバーエッチング量を低減することができ、当該ゲート絶縁膜１００Ａの信頼性を向上させることができる。
【００６２】
（５）第５の実施の形態
図１６〜図２４に、本発明の第５の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程は、第５の実施の形態と同一であるため、説明を省略する。
【００６３】
なお、第１〜第４の実施の形態は、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜と、ＦｉｎＦＥＴのゲート絶縁膜とを同時に（すなわち同一工程で）形成するのに対して、第５〜第８の実施の形態は、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜と、ＦｉｎＦＥＴのゲート絶縁膜とを別々に（すなわち別工程で）形成する。
【００６４】
図１６（ａ）及び（ｂ）に示すように、レジスト８０を除去した後、ＦｉｎＦＥＴ領域３０のフィン１０Ｂの４つの側面における対向する一組の両側面に、それぞれ例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜２２０Ａ及び２２０Ｂを１.２ｎｍ程度形成する。
【００６５】
図１７（ａ）及び（ｂ）に示すように、ＣＶＤ法などによって、１層目として、例えばポリシリコンからなるゲート電極材２３０を３００ｎｍ程度堆積する。図１８（ａ）及び（ｂ）に示すように、プレーナ型ＭＯＳＦＥＴ領域２０のマスク材５０及び素子分離絶縁膜７０と、ＦｉｎＦＥＴ領域３０のマスク材５０とをストッパとして、ＣＭＰ法によって、ゲート電極材２３０を平坦化する。
【００６６】
図１９（ａ）及び（ｂ）に示すように、マスク材５０、素子分離絶縁膜７０及びゲート電極材２３０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちプレーナ型ＭＯＳＦＥＴ領域２０が開口するパターンを有するレジストマスク２４０を形成し、ＦｉｎＦＥＴ領域３０をレジストマスク２４０で覆う。
【００６７】
レジストマスク２４０をマスクとして、ＲＩＥによって、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去した後、さらにフッ酸（ＨＦ）を用いたウエットエッチングによって、プレーナ型ＭＯＳＦＥＴ２０に形成されたシリコン酸化膜４０を除去する。
【００６８】
図２０（ａ）及び（ｂ）に示すように、レジストマスク２４０を除去した後、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面上に、例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜２５０を１ｎｍ程度形成する。なお、その際、ＦｉｎＦＥＴ領域３０のゲート電極材２３０及びマスク材５０上にも、ゲート絶縁膜２５０が形成される。
【００６９】
図２１（ａ）及び（ｂ）に示すように、素子分離絶縁膜７０及びゲート絶縁膜２５０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク２６０を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク２６０で覆う。レジストマスク２６０をマスクとして、ＲＩＥ又はフッ酸（ＨＦ）を用いたウエットエッチングによって、ＦｉｎＦＥＴ領域３０に形成されたゲート絶縁膜２５０を除去する。
【００７０】
図２２（ａ）及び（ｂ）に示すように、レジストマスク２６０を除去した後、ＣＶＤ法などによって、２層目として、例えばポリシリコンからなるゲート電極材２７０を堆積する。図２３（ａ）及び（ｂ）に示すように、ＣＭＰ法によって、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材２７０を平坦化する。
【００７１】
図２４（ａ）及び（ｂ）に示すように、ゲート電極材２７０上にマスク材２８０を７０ｎｍ程度堆積した後、リソグラフィ及びＲＩＥによって、マスク材２８０並びにゲート電極材２３０及び２７０に順次パターニングを行うことにより、ゲートパターンを形成する。なお、この場合、いわゆるサイドウォール・パターン・トランスファー・プロセスを用いてゲートパターンを形成しても良い。
【００７２】
これ以降、第１の実施の形態の図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００７３】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材２７０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００７４】
また、本実施の形態によれば、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜２５０と、ＦｉｎＦＥＴのゲート絶縁膜２２０Ａ及び２２０Ｂとを別々に（すなわち別工程で）形成することができる。これにより、それぞれのゲート絶縁膜に最適な材料やプロセス条件を適用することができ、従ってプレーナ型ＭＯＳＦＥＴ及びＦｉｎＦＥＴを高性能化することが可能となる。
【００７５】
（６）第６の実施の形態
図２５〜図２８に、本発明の第６の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程と、第５の実施の形態の図１６〜図２０における工程は、第６の実施の形態と同一であるため、説明を省略する。
【００７６】
図２５（ａ）及び（ｂ）に示すように、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０のゲート絶縁膜２５０及び素子分離絶縁膜７０上に、２層目として、例えばポリシリコンからなるゲート電極材２９０を堆積する。
【００７７】
なお、その際、ＦｉｎＦＥＴ領域３０のゲート絶縁膜２５０上にも、ゲート電極材２９０が堆積される。すなわち、本実施の形態の場合、ＦｉｎＦＥＴ領域３０のゲート電極材２３０及びマスク材５０上に、プレーナ型ＭＯＳＦＥＴ形成用のゲート絶縁膜２５０及びゲート電極材２９０が形成される。
【００７８】
図２６（ａ）及び（ｂ）に示すように、ゲート電極材２９０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク３００を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク３００で覆う。レジストマスク３００をマスクとして、ＲＩＥによって、ＦｉｎＦＥＴ領域３０に形成されたゲート絶縁膜２５０及びゲート電極材２９０を除去する。なお、ゲート絶縁膜２５０の除去は、ＲＩＥではなく、フッ酸（ＨＦ）を用いたウエットエッチングによって行っても良い。
【００７９】
図２７（ａ）及び（ｂ）に示すように、過酸化水素水と硫酸の混合液（ＳＨ）を用いた処理によって、レジストマスク３００を除去するが、その際、プレーナ型ＭＯＳＦＥＴ領域２０のゲート電極材２９０と、ＦｉｎＦＥＴ領域３０のゲート電極材２３０との上面に、図示しない薄い酸化膜からなる絶縁膜が形成される。フッ酸（ＨＦ）を用いて、プレーナ型ＭＯＳＦＥＴ領域２０のゲート電極材２９０と、ＦｉｎＦＥＴ領域３０のゲート電極材２３０との上面を処理することにより、かかる絶縁膜を除去する。
【００８０】
そして、ＣＶＤ法などによって、３層目として、例えばポリシリコンからなるゲート電極材３１０を全面に７０ｎｍ程度堆積し、必要に応じて、ＣＭＰ法によって当該ゲート電極材３１０を平坦化する。
【００８１】
図２８（ａ）及び（ｂ）に示すように、ゲート電極材３１０上にマスク材３２０を７０ｎｍ程度堆積した後、リソグラフィ及びＲＩＥによって、マスク材３２０、ゲート電極材２３０、２９０及び３１０に順次パターニングを行うことにより、ゲートパターンを形成する。なお、この場合、いわゆるサイドウォール・パターン・トランスファー・プロセスを用いてゲートパターンを形成しても良い。
【００８２】
これ以降、第１の実施の形態の図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００８３】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材３１０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【００８４】
また、第５の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜２５０と、ＦｉｎＦＥＴのゲート絶縁膜２２０Ａ及び２２０Ｂとを別々に（すなわち別工程で）形成することができる。これにより、それぞれのゲート絶縁膜に最適な材料やプロセス条件を適用することができ、従ってプレーナ型ＭＯＳＦＥＴ及びＦｉｎＦＥＴを高性能化することが可能となる。
【００８５】
さらに、本実施の形態によれば、レジストマスク３００を除去する際に、プレーナ型ＭＯＳＦＥＴ領域２０のゲート電極材２９０と、ＦｉｎＦＥＴ領域３０のゲート電極材２３０との上面に形成された絶縁膜を、ゲート電極材３１０を堆積する前に除去する。
【００８６】
これにより、プレーナ型ＭＯＳＦＥＴ領域２０におけるゲート電極材２９０及び３１０の間と、ＦｉｎＦＥＴ領域３０におけるゲート電極材２３０及び３１０の間とに、界面絶縁膜は形成されない。
【００８７】
従って、ゲート電極材３１０にドーピングされた不純物を、下層のゲート電極材２３０及び２９０に十分拡散させることができ、またゲート電極材２３０、２９０及び３１０にエッチングを行う際、界面絶縁膜によってエッチングが停止することを防止することができ、さらに例えばＦＵＳＩプロセスにおいて、ゲート電極材２３０、２９０及び３１０の全てをシリサイド化する際、界面絶縁膜によってシリサイド反応が停止することを防止することができる。
【００８８】
（７）第７の実施の形態
図２９〜図３４に、本発明の第７の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程と、第５の実施の形態の図１６〜図１８における工程は、第７の実施の形態と同一であるため、説明を省略する。
【００８９】
図２９（ａ）及び（ｂ）に示すように、ＣＭＰ法によってゲート電極材２３０を平坦化する際、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面に、図示しない薄い酸化膜からなる絶縁膜が形成される。フッ酸（ＨＦ）を用いて、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面を処理することにより、かかる絶縁膜を除去する。
【００９０】
半導体基板１０のうち、ＦｉｎＦＥＴ領域３０のゲート電極材２３０及びマスク材５０上に、２層目として、例えばポリシリコンからなるゲート電極材３３０を７０ｎｍ程度堆積する。なお、その際、プレーナ型ＭＯＳＦＥＴ領域２０のマスク材５０及び素子分離絶縁膜７０上にも、ゲート電極材３３０が堆積される。
【００９１】
図３０（ａ）及び（ｂ）に示すように、ゲート電極材３３０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちプレーナ型ＭＯＳＦＥＴ領域２０が開口するパターンを有するレジストマスク３４０を形成し、ＦｉｎＦＥＴ領域３０をレジストマスク３４０で覆う。レジストマスク３４０をマスクとして、ＲＩＥによって、プレーナ型ＭＯＳＦＥＴ領域２０に堆積されたゲート電極材３３０を除去する。
【００９２】
図３１（ａ）及び（ｂ）に示すように、レジストマスク３４０を除去した後、リン酸を加熱したホットリン酸を用いて、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去した後、さらにフッ酸（ＨＦ）を用いたウエットエッチングによって、プレーナ型ＭＯＳＦＥＴ２０に形成されたシリコン酸化膜４０を除去する。
【００９３】
続いて、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０の凸部１０Ａの表面上に、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜３５０を１ｎｍ程度形成する。なお、その際、ＦｉｎＦＥＴ領域３０のゲート電極材３３０上にも、ゲート絶縁膜３５０が形成される。
【００９４】
図３２（ａ）及び（ｂ）に示すように、半導体基板１０のうち、プレーナ型ＭＯＳＦＥＴ領域２０のゲート絶縁膜３５０及び素子分離絶縁膜７０上に、３層目として、例えばポリシリコンからなるゲート電極材３６０を堆積する。
【００９５】
なお、その際、ＦｉｎＦＥＴ領域３０のゲート絶縁膜３５０上にも、ゲート電極材３６０が堆積される。すなわち、本実施の形態の場合、ＦｉｎＦＥＴ領域３０のゲート電極材３３０上に、プレーナ型ＭＯＳＦＥＴ形成用のゲート絶縁膜３５０及びゲート電極材３６０が形成される。
【００９６】
図３３（ａ）及び（ｂ）に示すように、ゲート電極材３６０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク３７０を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク３７０で覆う。レジストマスク３７０をマスクとして、ＲＩＥによって、ＦｉｎＦＥＴ領域３０に形成されたゲート絶縁膜３５０及びゲート電極材３６０を除去する。なお、ゲート絶縁膜３５０の除去は、ＲＩＥではなく、フッ酸（ＨＦ）を用いたウエットエッチングによって行っても良い。
【００９７】
図３４（ａ）及び（ｂ）に示すように、レジストマスク３７０を除去した後、必要に応じて、ＣＭＰ法によってゲート電極材３６０を平坦化する（図示せず）。ゲート電極材３６０上にマスク材３８０を７０ｎｍ程度堆積した後、リソグラフィ及びＲＩＥによって、マスク材３８０、ゲート電極材２３０、３３０及び３６０に順次パターニングを行うことにより、ゲートパターンを形成する。なお、この場合、いわゆるサイドウォール・パターン・トランスファー・プロセスを用いてゲートパターンを形成しても良い。
【００９８】
これ以降、第１の実施の形態の図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【００９９】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材３３０及び３６０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【０１００】
また、第５の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜３５０と、ＦｉｎＦＥＴのゲート絶縁膜２２０Ａ及び２２０Ｂとを別々に（すなわち別工程で）形成することができる。これにより、それぞれのゲート絶縁膜に最適な材料やプロセス条件を適用することができ、従ってプレーナ型ＭＯＳＦＥＴ及びＦｉｎＦＥＴを高性能化することが可能となる。
【０１０１】
さらに、本実施の形態によれば、ＣＭＰ法によってゲート電極材２３０を平坦化する際に、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面に形成された絶縁膜を、ゲート電極材３３０を堆積する前に除去する。これにより、ＦｉｎＦＥＴ領域３０におけるゲート電極材２３０及び３３０の間に、界面絶縁膜は形成されない。
【０１０２】
従って、第６の実施の形態と同様に、ゲート電極材３３０にドーピングされた不純物を、下層のゲート電極材２３０に十分拡散させることができ、またゲート電極材２３０及び３３０にエッチングを行う際、界面絶縁膜によってエッチングが停止することを防止することができ、さらに例えばＦＵＳＩプロセスにおいて、ゲート電極材２３０及び３３０の全てをシリサイド化する際、界面絶縁膜によってシリサイド反応が停止することを防止することができる。
【０１０３】
さらに、本実施の形態によれば、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去する際（図３１（ａ）及び（ｂ））、ＦｉｎＦＥＴ領域３０にレジスト３４０が形成されていないため、ホットリン酸を使用することができ、これにより下層のシリコン酸化膜４０を除去することなく、容易にマスク材５０のみを除去することができる。
【０１０４】
（８）第８の実施の形態
図３５〜図３６に、本発明の第８の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程と、第５の実施の形態の図１６〜図１８における工程は、第８の実施の形態と同一であるため、説明を省略する。
【０１０５】
図３５（ａ）及び（ｂ）に示すように、ＣＭＰ法によってゲート電極材２３０を平坦化する際、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面に、図示しない薄い酸化膜からなる絶縁膜が形成される。フッ酸（ＨＦ）を用いて、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面を処理することにより、かかる絶縁膜を除去する。
【０１０６】
選択堆積技術又は選択エピタキシャル成長技術によって、半導体基板１０のうち、ＦｉｎＦＥＴ領域３０のゲート電極材２３０及びマスク材５０上のみに、２層目として、例えばポリシリコンからなるゲート電極材３９０を７０ｎｍ程度堆積する。その際、プレーナ型ＭＯＳＦＥＴ領域２０のマスク材５０及び素子分離絶縁膜７０上には、ゲート電極材３９０は堆積されない。なお、フィン１０Ｂの幅は細く、また選択エピタキシャル成長技術によって形成される膜は、横方向にも成長することにより、ゲート電極材３９０は、左右方向から成長してマスク材５０上付近でつながる。
【０１０７】
図３６（ａ）及び（ｂ）に示すように、リン酸を加熱したホットリン酸を用いて、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去する。
【０１０８】
これ以降、第７の実施の形態の図３１〜図３４における工程、及び第１の実施の形態の図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【０１０９】
このように本実施の形態によれば、第１の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造することができる。特に、プレーナ型ＭＯＳＦＥＴ領域２０及びＦｉｎＦＥＴ領域３０の全面にわたって、ゲート電極材３６０及び３９０の表面を平坦化することができ、これにより微細なゲートパターンを形成することができる。
【０１１０】
また、第５の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴのゲート絶縁膜３５０と、ＦｉｎＦＥＴのゲート絶縁膜２２０Ａ及び２２０Ｂとを別々に（すなわち別工程で）形成することができる。これにより、それぞれのゲート絶縁膜に最適な材料やプロセス条件を適用することができ、従ってプレーナ型ＭＯＳＦＥＴ及びＦｉｎＦＥＴを高性能化することが可能となる。
【０１１１】
さらに、本実施の形態によれば、ＣＭＰ法によってゲート電極材２３０を平坦化する際に、ＦｉｎＦＥＴ領域３０のゲート電極材２３０の上面に形成された絶縁膜を、ゲート電極材３９０を堆積する前に除去する。これにより、ＦｉｎＦＥＴ領域３０におけるゲート電極材２３０及び３９０の間に、界面絶縁膜は形成されない。
【０１１２】
従って、第６の実施の形態と同様に、ゲート電極材３９０にドーピングされた不純物を、下層のゲート電極材２３０に十分拡散させることができ、またゲート電極材２３０及び３９０にエッチングを行う際、界面絶縁膜によってエッチングが停止することを防止することができ、さらに例えばＦＵＳＩプロセスにおいて、ゲート電極材２３０及び３９０の全てをシリサイド化する際、界面絶縁膜によってシリサイド反応が停止することを防止することができる。
【０１１３】
さらに、第７の実施の形態と同様に、プレーナ型ＭＯＳＦＥＴ領域２０に形成されたマスク材５０を除去する際（図３６（ａ）及び（ｂ））、ＦｉｎＦＥＴ領域３０にレジストが形成されていないため、ホットリン酸を使用することができ、これにより下層のシリコン酸化膜４０を除去することなく、容易にマスク材５０のみを除去することができる。
【０１１４】
なお上述の第５〜第８の実施の形態は一例であって、本発明を限定するものではない。例えば第２の実施の形態のようにダマシンプロセスを行うことにより、ゲートパターンに形成されたゲート電極材をメタルゲート電極材に置き換えても良く、また第３の実施の形態のようにＦＵＳＩプロセスを行うことにより、ゲートパターンに形成されたゲート電極材をシリサイド化しても良い。
【０１１５】
（９）第９の実施の形態
図３７〜図４７に、本発明の第９の実施の形態による半導体装置の製造方法を示す。本実施の形態の場合、半導体基板上に埋め込み絶縁膜及び半導体層が積層されたＳＯＩ（Silicon on Insulator）基板を用意し、当該ＳＯＩ基板上にプレーナ型ＭＯＳＦＥＴ及びＦｉｎＦＥＴを形成する。ここでは、第８の実施の形態と同様の工程をＳＯＩ基板上で実行する。
【０１１６】
図３７（ａ）及び（ｂ）に示すように、半導体基板４００上に埋め込み絶縁膜４１０及び半導体層４２０が積層されたＳＯＩ基板を用意する。半導体層４２０上にシリコン酸化（ＳｉＯ２）膜４０を２ｎｍ程度形成した後、例えばシリコン窒化（ＳｉＮ）膜からなるマスク材５０を１００ｎｍ程度堆積する。
【０１１７】
リソグラフィ及びＲＩＥによって、マスク材５０及びシリコン酸化膜４０に順次パターニングを行う。さらにマスク材５０をマスクとして、半導体層４２０にエッチングを行うことにより、埋め込み絶縁膜４１０の上面を露出させる。
【０１１８】
高密度プラズマＣＶＤ法を用いて、埋め込み絶縁膜４１０及びマスク材５０の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜７０を堆積する。マスク材５０をストッパとして、ＣＭＰ法によって素子分離絶縁膜７０を平坦化することにより、マスク材５０の上面を露出させる。
【０１１９】
図３８（ａ）及び（ｂ）に示すように、マスク材５０及び素子分離絶縁膜７０上にフォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうちＦｉｎＦＥＴ領域３０が開口するパターンを有するレジストマスク８０を形成し、プレーナ型ＭＯＳＦＥＴ領域２０をレジストマスク８０で覆う。
【０１２０】
マスク材５０及びレジストマスク８０をマスクとして、ＲＩＥによって、ＦｉｎＦＥＴ領域３０に形成された素子分離絶縁膜７０にエッチングを行うことにより、ＦｉｎＦＥＴ３０の埋め込み絶縁膜４１０の上面を露出させる。
【０１２１】
これ以降、第５の実施の形態の図１６〜図１８における工程と、第８の実施の形態における図３５及び図３６の工程と、第７の実施の形態の図３１〜図３４における工程と同一の工程である、図３９〜図４７における工程、及び第１の実施の形態の図９における工程と同一の工程を実行することにより、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を製造する。
【０１２２】
このように本実施の形態によれば、上述した第８の実施の形態と同様の効果を得ることができる。
【０１２３】
なお上述の第９の実施の形態は一例であって、本発明を限定するものではない。例えば第８の実施の形態と同様の工程をＳＯＩ基板上で実行するのではなく、第１〜第７の実施の形態のいずれかの実施の形態と同様の工程をＳＯＩ基板上で実行しても良い。
【０１２４】
（１０）第１０の実施の形態
第１〜第９の実施の形態では、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載する半導体装置を製造する際における、微細なゲートパターンの形成方法について説明したが、第１０の実施の形態では、ＦｉｎＦＥＴにおける微細なフィンの形成方法について説明する。
【０１２５】
図４８〜図５０に、本発明の第１０の実施の形態によるＦｉｎＦＥＴのフィン形成方法を示す。なお、図４８〜図５０は、各工程別素子を上方から視認した場合の平面図を示す。
【０１２６】
図４８に示すように、表面の面方位（すなわち結晶方向）が（１１０）である半導体基板４３０上にレジストを塗布し、電子ビーム描画技術によって、電子ビームの照射及び現像を行うことにより、レジスト４４０Ａ及び４４０Ｂからなるレジストマスク４４０を形成する。なお、（１１０）は、表面の面方位を３次元ベクトルによって表したものである。
【０１２７】
このレジストマスク４４０は、フィン形成領域４５０の幅Ｒ１０より広い幅を有するレジスト４４０Ａ及び４４０Ｂが、フィン形成領域４５０を覆うように、図中矢印ａ１０に示す＜１１２＞の方向（後に形成されるフィンの長さ方向）に沿って形成され、かつ＜１１２＞の方向と直交する方向にずれたように形成されたパターンを有する。なお、＜１１２＞は３次元ベクトルを示す。
【０１２８】
図４９に示すように、レジストマスク４４０をマスクとして、例えばＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を用いたウエットエッチングによって、半導体基板４３０にエッチングを行う。
【０１２９】
このＴＭＡＨを用いたウエットエッチングは、面方位によってエッチング速度が異なる面方位依存性を有する。例えば面方位が（１１１）である（１１１）面Ｐ１０に対するエッチング速度は遅い。
【０１３０】
従って、この場合、半導体基板４３０の深さ方向にエッチングが進行し、半導体基板１０上に凸部４６０が形成されると共に、レジストマスク４４０の下側に位置する凸部４６０のうち、フィン形成領域４５０を除く領域に対して、図中矢印ａ２０及びａ３０に示す方向にエッチングが進行する。これにより、図５０に示すように、面方位が（１１１）である側面Ｐ１０を有する微細なフィン４７０が半導体基板１０上に形成される。
【０１３１】
このように本実施の形態によれば、リソグラフィによっては形成することができない程度の狭い幅すなわち微細で、かつＬＥＲすなわち凹凸が小さい（幅のばらつきが小さい均一な）フィン４７０を形成することができ、またフィン４７０の形状をテーパ形状でなく矩形にすることができる。
【０１３２】
（１１）第１１の実施の形態
図５１〜図５６に、本発明の第１１の実施の形態によるＦｉｎＦＥＴの製造方法を示す。本実施の形態では、第１０の実施の形態によるフィンの形成方法を用いて、複数のフィンを有するＦｉｎＦＥＴを製造する方法について説明する。
【０１３３】
なお、図５１（ａ）〜図５６（ａ）は、各工程別素子を上方から視認した場合の平面図を示し、図５１（ｂ）〜図５６（ｂ）は、各工程別素子を、図５１（ａ）に示すＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【０１３４】
図５１（ａ）及び（ｂ）に示すように、半導体基板（図示せず）上に埋め込み絶縁膜４８０及び半導体層４９０が積層され、表面の面方位が（１１０）であるＳＯＩ基板５００を用意し、ＣＶＤ法などによって、半導体層４９０上に例えばシリコン窒化（ＳｉＮ）膜からなるマスク材５１０を７０ｎｍ程度堆積する。
【０１３５】
このマスク材５１０上にレジストを塗布し、電子ビーム描画技術によって、電子ビームの照射及び現像を行うことにより、レジストマスク５２０を形成する。このレジストマスク５２０は、フィン形成領域には、第１０の実施の形態と同様に、フィン幅より広い幅を有するレジスト５２０Ｂ及び５２０Ｃがずれたように形成され、さらにソース／ドレイン形成領域にはレジスト５２０Ａ及び５２０Ｄが形成されたパターンを有する。
【０１３６】
図５２（ａ）及び（ｂ）に示すように、レジストマスク５２０をマスクとして、ＲＩＥによって、マスク材５１０にエッチングを行った後、図５３（ａ）及び（ｂ）に示すように、レジストマスク５２０を除去することにより、マスク材５１０からなるハードマスクを形成する。
【０１３７】
図５４（ａ）及び（ｂ）に示すように、第１０の実施の形態と同様に、マスク材５１０をマスクとして、例えばＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を用いた、面方位依存性を有するウエットエッチングによって、半導体層４９０にエッチングを行うことにより、側面の面方位が（１１１）であるフィン４９０Ｂを形成する。
【０１３８】
すなわち、図５４（ｃ）に示すように、マスク材５１０Ｂ及び５１０Ｃの下側に位置する半導体層４９０のうち、フィン形成領域を除く領域に対してエッチングを行うことにより、側面の凹凸が小さいフィン４９０Ｂを形成する。なお、この場合、マスク材５１０Ｂ及び５１０Ｃが重なる部分の幅Ｒ２０が、フィン４９０Ｂの幅と等しくなるように、プロセス条件を調整する。その後、図５５（ａ）及び（ｂ）に示すように、マスク材５１０を除去する。
【０１３９】
図５６（ａ）及び（ｂ）に示すように、フィン４９０Ｂの側面及び上面に、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜（図示せず）を形成した後、ゲート電極５３０を形成する。
【０１４０】
イオン注入によって、半導体層４９０Ａ及び４９０Ｃにソース領域５６０及びドレイン領域５７０を形成した後、ゲート電極５３０の側面に側壁絶縁膜（図示せず）を形成する。ゲート電極５３０、ソース領域５６０及びドレイン領域５７０の表面部分にシリサイド膜（図示せず）を形成する。なお、イオン注入には、斜めイオン注入法やプラズマドーピング法を使用すれば良い。またゲート電極５３０の全てをシリサイド化しても良い。
【０１４１】
その後、層間絶縁膜５８０及びコンタクトプラグ５９０を順次形成して配線を行うことにより、ＦｉｎＦＥＴを製造する。
【０１４２】
このように本実施の形態によれば、リソグラフィによっては形成することができない程度の狭い幅すなわち微細で、かつＬＥＲすなわち凹凸が小さい（幅のばらつきが小さい均一な）フィン４９０Ｂを形成することができ、またフィン４９０Ｂの形状をテーパ形状でなく矩形にすることができる。さらに本実施の形態によれば、ゲート閾値電圧のばらつきを低減することができる。
【０１４３】
（１２）第１２の実施の形態
図５７〜図６５に、本発明の第１２の実施の形態によるＦｉｎＦＥＴの製造方法を示す。本実施の形態では、第１１の実施の形態のように、電子ビーム描画技術を用いてマスクパターンを形成するのではなく、上述したサイドウォール・パターン・トランスファー・プロセスを用いてマスクパターンを形成し、その後は、第１１の実施の形態と同様に、面方位依存性を有するウエットエッチングを用いてフィンを形成することにより、複数のフィンを有するＦｉｎＦＥＴを製造する。
【０１４４】
なお、図５７（ａ）〜図６５（ａ）は、各工程別素子を上方から視認した場合の平面図を示し、図５７（ｂ）〜図６５（ｂ）は、各工程別素子を、図５８（ａ）に示すＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【０１４５】
図５７（ａ）及び（ｂ）に示すように、半導体基板（図示せず）上に埋め込み絶縁膜６００及び半導体層６１０が積層され、表面の面方位が（１１０）であるＳＯＩ基板６２０を用意し、ＣＶＤ法などによって、半導体層６１０上に例えばシリコン窒化（ＳｉＮ）膜からなるマスク材６３０を７０ｎｍ程度堆積する。
【０１４６】
図５８（ａ）及び（ｂ）に示すように、マスク材６３０上にアモルファス（非結晶）シリコン膜を１００ｎｍ程度堆積し、リソグラフィ及びＲＩＥによって、アモルファスシリコン膜にパターニングを行うことにより、後に除去するダミーのアモルファスシリコン膜６４０を形成する。
【０１４７】
ＣＶＤ法によって、例えばＴＥＯＳ（Tetraethoxysilane）膜からなる絶縁膜を２０ｎｍ程度堆積した後、ＲＩＥによって、アモルファスシリコン膜６４０の側面に側壁絶縁膜６５０を形成する。
【０１４８】
この場合、図５８（ｃ）に示すように、アモルファスシリコン膜６４０の側面には、２〜４ｎｍ程度のＬＥＲすなわち凹凸が形成され、これにより側壁絶縁膜６５０の側面にも、アモルファスシリコン膜６４０の側面に形成された凹凸に応じた凹凸が形成される。
【０１４９】
図５９（ａ）及び（ｂ）に示すように、ウエットエッチング又はＲＩＥによって、アモルファスシリコン膜６４０を除去する。なお、この場合、図５９（ｃ）に示すように、側壁絶縁膜６５０の側面には、アモルファスシリコン膜６４０の側面に形成された凹凸に応じた凹凸が形成される。
【０１５０】
図６０（ａ）及び（ｂ）に示すように、マスク材６３０上にフォトレジストを塗布し、露光及び現像を行うことにより、ソース／ドレイン形成領域にレジスト６６０Ａ及び６６０Ｂからなるレジストマスク６６０を形成する。
【０１５１】
図６１（ａ）及び（ｂ）に示すように、側壁絶縁膜６５０及びレジストマスク６６０をマスクとして、ＲＩＥによって、マスク材６３０にエッチングを行った後、図６２（ａ）及び（ｂ）に示すように、アッシャー及びウエットエッチングによって、側壁絶縁膜６５０及びレジストマスク６６０を除去することにより、マスク材６３０Ａ〜６３０Ｃからなるハードマスクを形成する。なお、この場合、図６２（ｃ）に示すように、マスク材６３０の側面には、側壁絶縁膜６５０の側面に形成された凹凸に応じた凹凸が形成される。
【０１５２】
図６３（ａ）及び（ｂ）に示すように、第１０の実施の形態と同様に、マスク材６３０をマスクとして、例えばＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を用いた、面方位依存性を有するウエットエッチングによって、半導体層６１０にエッチングを行うことにより、マスク材６３０Ｂの下側には、側面の面方位が（１１１）であるフィン６１０Ｂを形成する。
【０１５３】
すなわち、図６３（ｃ）及び（ｄ）に示すように、マスク材６３０Ｂの下側に位置する半導体層６１０のうち、フィン形成領域を除く領域に対してエッチングを行うことにより、側面の凹凸が小さいフィン６１０Ｂを形成する。なお、この場合、マスク材６３０Ｂの幅（すなわち側壁絶縁膜６５０の堆積厚さ）が、フィン６１０の幅Ｒ３０と凹凸の幅Ｒ４０とを加算した長さと等しくなるように、プロセス条件を調整する。また、アモルファスシリコン膜６４０の凹凸の幅を測定し、その測定結果に基づいて側壁絶縁膜６５０の堆積厚さを決定しても良い。
【０１５４】
図６４（ａ）及び（ｂ）に示すように、フィン６１０Ｂの側面に、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜（図示せず）を形成した後、ゲート電極６４０を形成する。その後、第１１の実施の形態と同様に、図示しないソース領域及びドレイン領域、側壁絶縁膜、シリサイド膜を順次形成する。図６５（ａ）及び（ｂ）に示すように、層間絶縁膜６５０及びコンタクトプラグ６６０を順次形成して配線を行うことにより、ＦｉｎＦＥＴを製造する。
【０１５５】
このように本実施の形態によれば、第１１の実施の形態と同様に、リソグラフィによっては形成することができない程度の狭い幅すなわち微細で、かつＬＥＲすなわち凹凸が小さい（幅のばらつきが小さい均一な）フィン６１０Ｂを形成することができ、またフィン６１０Ｂの形状をテーパ形状でなく矩形にすることができ、さらにゲート閾値電圧のばらつきを低減することができる。
【０１５６】
また本実施の形態によれば、電子ビーム描画技術ではなく、サイドウォール・パターン・トランスファー・プロセスを用いてマスクパターンを形成することにより、短時間にフィン６１０Ｂを形成することができ、またフィン６１０Ｂの幅を正確に制御することができる。
【０１５７】
（１３）第１３の実施の形態
図６６に、キャリアの移動度の面方位依存性を示す。チャネル領域で伝導に寄与するキャリアの移動度（粒子の運動のしやすさの指標）は、チャネル領域が形成される表面の面方位によって異なる面方位依存性を有する。
【０１５８】
図６６（ａ）及び（ｂ）のうち、図６６（ａ）に、電子（エレクトロン）の移動度の面方位依存性を示し、図６６（ｂ）に、正孔（ホール）の移動度の面方位依存性を示す。これ以降、チャネル領域が形成される表面の面方位が例えば（１００）である面を（１００）面とする。なお、横軸は電界の強さを示す。
【０１５９】
図６６（ａ）に示すように、電子の移動度は、チャネル領域が形成される表面が（１００）面である場合に最も高く、次に（１１１）面、（１１０）面の順に続く。一方、図６６（ｂ）に示すように、正孔の移動度は、チャネル領域が形成される表面が（１１０）面である場合に最も高く、次に（１１１）面、（１００）面の順に高い。
【０１６０】
従って、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとからなるＣＭＯＳインバータを製造する際、上面が（１１０）面であるＳＯＩ基板を用意し、ＰＭＯＳＦＥＴを、（１１０）面にチャネル領域が形成されるプレーナ型ＭＯＳＦＥＴによって形成し、ＮＭＯＳＦＥＴを、（１１１）面にチャネル領域が形成されるＦｉｎＦＥＴによって形成すれば、ＰＭＯＳＦＥＴにおける正孔の移動度を向上させることができる。
【０１６１】
ここで図６７に、第９の実施の形態と同様の工程を実行することによって形成されたＣＭＯＳインバータ７００の構成を示し、当該ＣＭＯＳインバータ７００は、ＰＭＯＳＦＥＴであるプレーナ型ＭＯＳＦＥＴ７１０と、ＮＭＯＳＦＥＴであるＦｉｎＦＥＴ７２０とからなる。
【０１６２】
なお、図６７（ａ）は、ＣＯＭＳインバータ７００を上方から視認した場合の平面図を示し、図６７（ｂ）は、プレーナ型ＭＯＳＦＥＴ７１０をＡ−Ａ線に沿って切断した場合の縦断面図を示し、図６７（ｃ）は、ＦｉｎＦＥＴ７２０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【０１６３】
プレーナ型ＭＯＳＦＥＴ７１０は、半導体基板７３０の表面上に埋め込み絶縁膜７４０が形成され、当該埋め込み絶縁膜７４０上には半導体層７５０が形成されている。半導体層７５０の中央部付近には、ゲート絶縁膜７６０を介してゲート電極７７０が形成されている。
【０１６４】
ゲート電極７７０の下方に位置し、かつ半導体層７５０の表面付近にはチャネル領域７５０Ａが形成され、当該チャネル領域７５０Ａの両側にはソース領域７８０及びドレイン領域７９０が形成されている。
【０１６５】
ＦｉｎＦＥＴ７２０は、半導体基板７３０の表面上に埋め込み絶縁膜７４０が形成され、当該埋め込み絶縁膜７４０上には、複数のフィン８１０を有する半導体層８００が形成されている。
【０１６６】
なお、ＦｉｎＦＥＴ７２０のフィン８１０については、第１１及び第１２の実施の形態のいずれかの実施の形態と同様の工程を実行して形成すれば良い。
【０１６７】
すなわち、第１１の実施の形態のように、電子ビーム描画技術を用いてマスクパターンを形成した後、面方位依存性を有するウエットエッチングを行ってフィン８１０を形成しても良く、また第１２の実施の形態のように、サイドウォール・パターン・トランスファー・プロセスを用いてマスクパターンを形成した後、面方位依存性を有するウエットエッチングを行ってフィン８１０を形成しても良い。
【０１６８】
半導体層８００が有するフィン８１０の中央部付近における、対向する一組の両側面付近には、チャネル領域８１０Ａ及び８１０Ｂが形成され、半導体層８００及びフィン８１０内において、チャネル領域８１０Ａ及び８１０Ｂの両側にはソース領域８４０及びドレイン領域８５０が形成されている。
【０１６９】
フィン８１０のうち、チャネル領域８１０Ａ及び８１０Ｂ付近の両側面には、ゲート絶縁膜８６０Ａ及び８６０Ｂが形成されると共に、当該フィン８１０の上面には、マスク材８７０が形成されている。
【０１７０】
フィン８１０の両側面及び上面には、ゲート絶縁膜８６０Ａ及び８６０Ｂ並びにマスク材８７０を介してコ字状のゲート電極７７０が当該フィン８１０をまたぐように形成されている。なお、このゲート電極７７０は、プレーナ型ＭＯＳＦＥＴ７１０とＦｉｎＦＥＴ７２０との間で共有されている。
【０１７１】
ところで、ＦｉｎＦＥＴ７２０は、縦型ダブルゲート構造を有し、プレーナ型ＭＯＳＦＥＴ７１０と比較して駆動能力が高いという性質を有する。従って、本実施の形態では、ＣＭＯＳインバータ７００を製造する際、正孔の移動度が最も高い（１１０）面にチャネル領域７５０Ａが形成されるプレーナ型ＭＯＳＦＥＴ７１０によって、ＰＭＯＳＦＥＴを形成すると共に、電子の移動度が比較的高い（１１１）面にチャネル領域８１０Ａ及び８１０Ｂが形成されるＦｉｎＦＥＴ７２０によって、ＮＭＯＳＦＥＴを形成する。
【０１７２】
これにより、表面が（１００）面である半導体基板上にプレーナ型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを形成する場合と比較して、ＰＭＯＳＦＥＴの移動度を向上させることができる。
【０１７３】
また本実施の形態によれば、第１１の実施の形態と同様に、リソグラフィによっては形成することができない程度の狭い幅すなわち微細で、かつＬＥＲすなわち凹凸が小さい（幅のばらつきが小さい均一な）フィン８１０を形成することができ、またフィン８１０の形状をテーパ形状でなく矩形にすることができ、さらにゲート閾値電圧のばらつきを低減することができる。
【０１７４】
なお上述の第１３の実施の形態は一例であって、本発明を限定するものではない。例えば第９の実施の形態と同様の工程を実行するのではなく、第１〜第８の実施の形態のいずれかの実施の形態と同様の工程を実行してＣＭＯＳインバータを製造しても良い。
【図面の簡単な説明】
【０１７５】
【図１】本発明の第１の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同半導体装置の製造方法における工程別素子の斜視図である。
【図１０】本発明の第２の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】本発明の第３の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】本発明の第４の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】本発明の第５の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２５】本発明の第６の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２９】本発明の第７の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３５】本発明の第８の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３７】本発明の第９の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４８】本発明の第１０の実施の形態による半導体装置の製造方法における工程別素子の平面図である。
【図４９】同半導体装置の製造方法における工程別素子の平面図である。
【図５０】同半導体装置の製造方法における工程別素子の平面図である。
【図５１】本発明の第１１の実施の形態による半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５２】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５３】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５４】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５５】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５６】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５７】本発明の第１２の実施の形態による半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５８】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５９】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６０】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６１】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６２】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６３】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６４】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６５】同半導体装置の製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６６】キャリアの移動度の面方位依存性を示すグラフである。
【図６７】本発明の第１３の実施の形態による半導体装置の平面図及び断面構造を示す縦断面図である。
【符号の説明】
【０１７６】
１０、４００、４３０  半導体基板
１０Ａ  凸部
１０Ｂ、４７０、４９０Ｂ、８１０  フィン
２０  プレーナ型ＭＯＳＦＥＴ領域
３０  ＦｉｎＦＥＴ領域
５０、２１０、５１０、６３０、８７０  マスク材
７０  素子分離絶縁膜
１００、２２０、２５０、３５０、８６０  ゲート絶縁膜
１１０、１２０、２３０、２７０、２９０、３１０、３３０、３６０、３９０  ゲート電極材
１５０  層間絶縁膜
１７０  メタルゲート電極材
１８０  フルシリサイドゲート電極
２００  ダミーフィン
４１０、４８０、６００  埋め込み絶縁膜
４２０、４９０、６１０、７５０、８００  半導体層
４４０、５２０、６６０  レジストマスク
５３０、６４０、７７０  ゲート電極
６４０  アモルファスシリコン膜
６５０  側壁絶縁膜
７００  ＣＭＯＳインバータ
７１０  プレーナ型ＭＯＳＦＥＴ
７２０  ＦｉｎＦＥＴ
７８０、８４０  ソース領域
７９０、８５０  ドレイン領域
【図１】
2006339514.tif 000003
【図２】
2006339514.tif 000004
【図３】
2006339514.tif 000005
【図４】
2006339514.tif 000006
【図５】
2006339514.tif 000007
【図６】
2006339514.tif 000008
【図７】
2006339514.tif 000009
【図８】
2006339514.tif 000010
【図９】
2006339514.tif 000011
【図１０】
2006339514.tif 000012
【図１１】
2006339514.tif 000013
【図１２】
2006339514.tif 000014
【図１３】
2006339514.tif 000015
【図１４】
2006339514.tif 000016
【図１５】
2006339514.tif 000017
【図１６】
2006339514.tif 000018
【図１７】
2006339514.tif 000019
【図１８】
2006339514.tif 000020
【図１９】
2006339514.tif 000021
【図２０】
2006339514.tif 000022
【図２１】
2006339514.tif 000023
【図２２】
2006339514.tif 000024
【図２３】
2006339514.tif 000025
【図２４】
2006339514.tif 000026
【図２５】
2006339514.tif 000027
【図２６】
2006339514.tif 000028
【図２７】
2006339514.tif 000029
【図２８】
2006339514.tif 000030
【図２９】
2006339514.tif 000031
【図３０】
2006339514.tif 000032
【図３１】
2006339514.tif 000033
【図３２】
2006339514.tif 000034
【図３３】
2006339514.tif 000035
【図３４】
2006339514.tif 000036
【図３５】
2006339514.tif 000037
【図３６】
2006339514.tif 000038
【図３７】
2006339514.tif 000039
【図３８】
2006339514.tif 000040
【図３９】
2006339514.tif 000041
【図４０】
2006339514.tif 000042
【図４１】
2006339514.tif 000043
【図４２】
2006339514.tif 000044
【図４３】
2006339514.tif 000045
【図４４】
2006339514.tif 000046
【図４５】
2006339514.tif 000047
【図４６】
2006339514.tif 000048
【図４７】
2006339514.tif 000049
【図４８】
2006339514.tif 000050
【図４９】
2006339514.tif 000051
【図５０】
2006339514.tif 000052
【図５１】
2006339514.tif 000053
【図５２】
2006339514.tif 000054
【図５３】
2006339514.tif 000055
【図５４】
2006339514.tif 000056
【図５５】
2006339514.tif 000057
【図５６】
2006339514.tif 000058
【図５７】
2006339514.tif 000059
【図５８】
2006339514.tif 000060
【図５９】
2006339514.tif 000061
【図６０】
2006339514.tif 000062
【図６１】
2006339514.tif 000063
【図６２】
2006339514.tif 000064
【図６３】
2006339514.tif 000065
【図６４】
2006339514.tif 000066
【図６５】
2006339514.tif 000067
【図６６】
2006339514.tif 000068
【図６７】
2006339514.tif 000069