(57)【要約】【課題】高耐圧でオン抵抗の低い電界効果トランジスタおよびその製造方法を提供する。【解決手段】ＳｉＣ基板１０と、このＳｉＣ基板１０の表面の所定部位に形成されるドレイン領域、及びソース領域と、ドレイン領域とソース領域との間に形成されるチャネル領域９０と、ドレイン領域に形成されるドレイン電極１４０と、ソース領域に形成されるソース電極１５０と、チャネル領域９０に対し、ゲート絶縁膜１２０を介して形成されるゲート電極１３０とを備える。そして、チャネル領域９０は、Ｐ型の表面チャネル領域部６０と、第２導電型の埋込チャネル領域部７０からなり、ドレイン領域は、Ｐ型のドレイン領域部３０と、Ｎ型のドレイン領域部４０からなり、ソース領域は、Ｐ型のソース領域部１００と、Ｎ型のソース領域部１１０から構成される。【選択図】図２
2006086549.tif 000002
【特許請求の範囲】
【請求項１】
珪素よりもバンドギャップの広いワイドバンドギャップ半導体を有する半導体基板と、
前記半導体基板の表面の所定部位に形成されるドレイン領域、及びソース領域と、
前記ドレイン領域とソース領域との間に形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、
前記ソース領域に形成されるソース電極と、
前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、
を具備し、
前記チャネル領域は、第１導電型の表面チャネル領域部と、第２導電型の埋込チャネル領域部からなり、前記ドレイン領域は、第１導電型のドレイン領域部と、第２導電型のドレイン領域部からなり、前記ソース領域は、第１導電型のソース領域部と、第２導電型のソース領域部からなることを特徴とする電界効果トランジスタ。
【請求項２】
前記半導体基板は、ワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域が積層されて構成されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体基板は、珪素基板上に二酸化珪素膜を形成し、更に、該二酸化珪素膜上に前記ワイドバンドギャップ半導体の単結晶層を形成して構成されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、
前記半導体基板の一方の表面の所定部位に形成される溝部と、
前記溝部の周囲に、ゲート絶縁膜を介して形成されるゲート電極と、
前記溝部に沿って、前記半導体基板の一方の表面から内部に注入して形成されるソース領域と、
該ソース領域の下部に形成されるチャネル領域と、
前記ソース領域、及びチャネル領域の周辺部に形成される二酸化珪素膜と、
前記ソース領域に形成されるソース電極と、
前記半導体基板の他方の表面に形成されるドレイン電極と、
を具備し、
前記チャネル領域は、第１導電型の表面チャネル領域部と、第２導電型の埋込チャネル領域部とからなり、前記ソース領域は、第１導電型のソース領域部と、第２導電型のソース領域部とからなることを特徴とする電界効果トランジスタ。
【請求項５】
前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする請求項１〜請求項５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
珪素よりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板を用いた電界効果トランジスタを製造する方法であって、
前記半導体基板の表面に、少なくとも２箇所の開口部を有するマスク材を配置し、該マスク材の上から、第２導電型の不純物及び第１導電型の不純物を注入することにより、第１導電型のソース領域部と第２導電型のソース領域部からなるソース領域、及び第１導電型のドレイン領域部と第２導電型のドレイン領域部からなるドレイン領域を形成する第１ａのステップと、
前記半導体基板の表面に、前記ドレイン領域とソース領域とに挟まれる部位が開口部とされたマスク材を配置し、この開口部から第２導電型の不純物及び第１導電型の不純物を注入することにより、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部からなるチャネル領域を形成する第２ａのステップと、
前記チャネル領域の表面にゲート絶縁膜、及びゲート電極を形成する第３ａのステップと、
前記ソース領域の表面にソース電極を形成し、前記ドレイン領域の表面にドレイン電極を形成する第４ａのステップと、
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記第２ａのステップの後に、前記ドレイン領域の側部が開口部とされたマスク材を配置し、該開口部から第２導電型の不純物を注入することにより、前記ドレイン領域から前記半導体基板側へ流れ込む電流を阻止する領域を形成する第５ａのステップを具備し、その後、前記第３ａのステップ以降の処理を行うことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
珪素よりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体を含む半導体基板を用いた電界効果トランジスタを製造する方法であって、
表面に二酸化珪素膜が形成された珪素基板の、前記二酸化珪素膜上に、前記ワイドバンドギャップ半導体基板を張り合わせる第１ｂのステップと、
前記ワイドバンドギャップ半導体基板の表面を熱酸化させて、ワイドバンドギャップ半導体層、及び二酸化珪素膜を形成し、その後、該二酸化珪素膜を除去する第２ｂのステップと、
前記二酸化珪素膜が除去された後のワイドバンドギャップ半導体層の表面に、少なくとも２箇所の所望部位が開口部とされたマスク材を設置し、この開口部から不純物を注入し、第１導電型のドレイン領域部と第２導電型のドレイン領域部からなるドレイン領域、及び第１導電型のソース領域部と第２導電型のソース領域部からなるソース領域を形成する第３ｂのステップと、
前記ドレイン領域、及びソース領域の表面を覆設するマスク材を設置し、該マスク材にて覆設されない部分から不純物を注入して、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部からなるチャネル領域を形成する第４ｂのステップと、
前記チャネル領域の表面にゲート絶縁膜、及びゲート電極を形成する第５ｂのステップと、
前記ドレイン領域の表面にドレイン電極を形成し、前記ソース領域の表面にソース電極を形成する第６ｂのステップと、
を具備したことを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする請求項７〜請求項９のいずれか１項に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする請求項７〜請求項１０のいずれか１項に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに係り、特にオン抵抗を低く抑えることのできる電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来における電界効果トランジスタとして、例えば、特開平９−７４１９３号公報（特許文献１）に記載されたものが知られている。図１１は、特許文献１に記載された電界効果トランジスタの構成を示す断面図である。
【０００３】
同図に示すように、この電界効果トランジスタは、高濃度Ｎ+ 型ＳｉＣ（炭化珪素）からなるワイドバンドギャップ半導体基板２０１上に、Ｎ- 型ＳｉＣからなるエピタキシャル領域２０２が形成され、該エピタキシャル領域２０２上にＰ- 型ＳｉＣからなるエピタキシャル領域２０３が形成されている。
【０００４】
そして、エピタキシャル領域２０３の表層部における所定領域には、Ｎ+ 型ソース領域２０５、及びＰ+ 型ボディコンタクト領域２０４が形成される。また、エピタキシャル領域２０３内には溝２０８が、エピタキシャル領域２０３を貫通しエピタキシャル領域２０２に達するように形成されている。
【０００５】
更に、溝２０８の側壁にはＮ- 型ＳｉＣからなるチャネル領域２０６が形成されている。また、層間絶縁膜２１２によりゲート電極２０９と絶縁されて、ソース領域２０５、及びボディコンタクト領域２０４に接続されたソース電極２１１が形成され、ワイドバンドギャップ半導体基板２０１の裏面にドレイン電極２１０が形成されている。
【０００６】
この電界効果トランジスタにおいては、ドレイン電極２１０とソース電極２１１との間に電圧が印加された状態で、ゲート電極２０９に電圧が印加されると、ゲート電極２０９に対向したチャネル領域２０６の表層に、Ｎ型蓄積層型のチャネルが形成され、ドレイン電極２１０からソース電極２１１に電流が流れる。
【特許文献１】特開平９−７４１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した特許文献１に記載されたＳｉＣ蓄積型電界効果トランジスタでは、ゲート絶縁膜２０７と、Ｎ- 型蓄積チャネル形成領域２０６との界面に不完全な結晶構造が存在する。このため、ゲート電極２０９に電圧を印加して形成したチャネル領域２０６表層の蓄積チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくすることができずオン抵抗が高いという問題がある。
【０００８】
また、耐圧に関しては、ドレイン電極２１０に高電圧が印加されたとき、溝２０８の底部のゲート絶縁膜２０７に高電圧が加えられる。そして、この絶縁膜２０７が破壊されると、大量の漏れ電流が発生するため、ワイドキャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を活かした高耐圧を実現することができないという問題があった。
【０００９】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、高耐圧でオン抵抗の低い電界効果トランジスタ及びその製造方法を提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する低オン抵抗の電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本願請求項１に記載の電界効果トランジスタの発明は、珪素よりもバンドギャップの広いワイドバンドギャップ半導体を有する半導体基板と、前記半導体基板の表面の所定部位に形成されるドレイン領域、及びソース領域と、前記ドレイン領域とソース領域との間に形成されるチャネル領域と、前記ドレイン領域に形成されるドレイン電極と、前記ソース領域に形成されるソース電極と、前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、前記チャネル領域は、第１導電型の表面チャネル領域部と、第２導電型の埋込チャネル領域部からなり、前記ドレイン領域は、第１導電型のドレイン領域部と、第２導電型のドレイン領域部からなり、前記ソース領域は、第１導電型のソース領域部と、第２導電型のソース領域部からなることを特徴とする。
【００１１】
請求項２に記載の発明は、前記半導体基板は、ワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域が積層されて構成されることを特徴とする。
【００１２】
請求項３に記載の発明は、前記半導体基板は、珪素基板上に二酸化珪素膜を形成し、更に、該二酸化珪素膜上に前記ワイドバンドギャップ半導体の単結晶層を形成して構成されることを特徴とする。
【００１３】
請求項４に記載の発明は、珪素よりもバンドギャップの広いワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板と、前記半導体基板の一方の表面の所定部位に形成される溝部と、前記溝部の周囲に、ゲート絶縁膜を介して形成されるゲート電極と、前記溝部に沿って、前記半導体基板の一方の表面から内部に注入して形成されるソース領域と、該ソース領域の下部に形成されるチャネル領域と、前記ソース領域、及びチャネル領域の周辺部に形成される二酸化珪素膜と、前記ソース領域に形成されるソース電極と、前記半導体基板の他方の表面に形成されるドレイン電極と、を具備し、前記チャネル領域は、第１導電型の表面チャネル領域部と、第２導電型の埋込チャネル領域部とからなり、前記ソース領域は、第１導電型のソース領域部と、第２導電型のソース領域部とからなることを特徴とする。
【００１４】
請求項５に記載の発明は、前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする。
【００１５】
請求項６に記載の発明は、前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする。
【００１６】
請求項７に記載の電界効果トランジスタの製造方法の発明は、珪素よりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域を積層して構成される半導体基板を用いた電界効果トランジスタを製造する方法であって、前記半導体基板の表面に、少なくとも２箇所の開口部を有するマスク材を配置し、該マスク材の上から、第２導電型の不純物及び第１導電型の不純物を注入することにより、第１導電型のソース領域部と第２導電型のソース領域部からなるソース領域、及び第１導電型のドレイン領域部と第２導電型のドレイン領域部からなるドレイン領域を形成する第１ａのステップと、前記半導体基板の表面に、前記ドレイン領域とソース領域とに挟まれる部位が開口部とされたマスク材を配置し、この開口部から第２導電型の不純物及び第１導電型の不純物を注入することにより、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部からなるチャネル領域を形成する第２ａのステップと、前記チャネル領域の表面にゲート絶縁膜、及びゲート電極を形成する第３ａのステップと、前記ソース領域の表面にソース電極を形成し、前記ドレイン領域の表面にドレイン電極を形成する第４ａのステップと、を有することを特徴とする。
【００１７】
請求項８に記載の発明は、前記第２ａのステップの後に、前記ドレイン領域の側部が開口部とされたマスク材を配置し、該開口部から第２導電型の不純物を注入することにより、前記ドレイン領域から前記半導体基板側へ流れ込む電流を阻止する領域を形成する第５ａのステップを具備し、その後、前記第３ａのステップ以降の処理を行うことを特徴とする。
【００１８】
請求項９に記載の発明は、珪素よりもバンドギャップの広い第１導電型のワイドバンドギャップ半導体を含む半導体基板を用いた電界効果トランジスタを製造する方法であって、表面に二酸化珪素膜が形成された珪素基板の、前記二酸化珪素膜上に、前記ワイドバンドギャップ半導体基板を張り合わせる第１ｂのステップと、前記ワイドバンドギャップ半導体基板の表面を熱酸化させて、ワイドバンドギャップ半導体層、及び二酸化珪素膜を形成し、その後、該二酸化珪素膜を除去する第２ｂのステップと、前記二酸化珪素膜が除去された後のワイドバンドギャップ半導体層の表面に、少なくとも２箇所の所望部位が開口部とされたマスク材を設置し、この開口部から不純物を注入し、第１導電型のドレイン領域部と第２導電型のドレイン領域部からなるドレイン領域、及び第１導電型のソース領域部と第２導電型のソース領域部からなるソース領域を形成する第３ｂのステップと、前記ドレイン領域、及びソース領域の表面を覆設するマスク材を設置し、該マスク材にて覆設されない部分から不純物を注入して、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部からなるチャネル領域を形成する第４ｂのステップと、前記チャネル領域の表面にゲート絶縁膜、及びゲート電極を形成する第５ｂのステップと、前記ドレイン領域の表面にドレイン電極を形成し、前記ソース領域の表面にソース電極を形成する第６ｂのステップと、を具備したことを特徴とする。
【００１９】
請求項１０に記載の発明は、前記ワイドバンドギャップ半導体は、炭化珪素半導体であることを特徴とする。
【００２０】
請求項１１に記載の発明は、前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする。
【発明の効果】
【００２１】
本発明に係る請求項１、７、８の発明では、ゲート電極に電圧を印加しないときは、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部との接合部に生じる空乏層により、表面チャネル領域部、及び埋込チャネル領域部を完全に空乏化させることができる。一方、ゲート電極に電圧を印加すると、表面チャネル領域部に第１導電型の蓄積チャネルを形成することができ、また、埋込チャネル領域部内に第２導電型の蓄積チャネルを形成することができる。その結果、オン抵抗を低減することができる。
【００２２】
請求項２の発明では、ワイドバンドギャップ半導体の基板上に、該ワイドバンドギャップ半導体のエピタキシャル領域が積層されているので、オン抵抗を低減させることができる。
【００２３】
請求項３、９の発明では、二酸化珪素膜上にワイドバンドギャップ半導体の単結晶層を形成しているので、オン抵抗を低減することができる。
【００２４】
請求項４の発明では、高ドレイン耐圧を有する電界効果トランジスタにおいても、ゲート電極に電圧を印加しないときは、第１導電型の表面チャネル領域部と第２導電型の埋込チャネル領域部の接合部分に生じる空乏層により、表面チャネル領域部、及び埋込チャネル領域部を完全に空乏化させることができる。一方、ゲート電極に電圧を印加すると、表面チャネル領域部に第１導電型の蓄積チャネルを形成することができ、また、埋込チャネル領域部に第２導電型の蓄積チャネルを形成することができる。
【００２５】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタを得ることができる。特に、本発明により表面チャネル領域部には第１導電型の蓄積チャネルが形成され、埋込チャネル領域部には第２導電型の蓄積チャネルが形成されるＷチャネル構造とすることが可能となる。また、第２導電型の蓄積チャネルは、ゲート絶縁膜と表面チャネル領域部の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。このため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００２６】
請求項５、１０の発明では、ワイドバンドギャップ半導体として、炭化珪素半導体（ＳｉＣ）を用いることにより、ＰＮ接合のビルトイン電圧が大きく、ゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００２７】
請求項６、１１の発明では、第１導電型及び第２導電型を、Ｐ型及びＮ型とすることにより、融通性に富む。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を、図面に基づいて説明する。なお、本発明の電界効果トランジスタの実施形態においては、第１導電型をＰ型とし、第２導電型をＮ型とするが、第１導電型をＮ型、第２導電型をＰ型としてもよい。また、本実施形態ではゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型としてもよい。
【００２９】
また、本実施形態では取り上げないが、本発明はＩＧＢＴ、ＭＩＳサイリスタ等の電圧駆動型電界効果トランジスタ素子にも適用できる。更に、本発明の趣旨を逸脱しない範囲での変形も含むことは言うまでもない。
【００３０】
［第１実施例］
図１は、本発明の第１実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１３上に、Ｎ- 型ＳｉＣエピタキシャル領域２２３が積層されたウエハにおいて、エピタキシャル領域２２３の表層部における所定領域には、所定深さを有するＰ- 型ボディ半導体領域２５７が形成されている。
【００３１】
更に、エピタキシャル領域２２３の表層部における所定領域には、Ｎ+ 型ソース電極２４４及びＰ+ ボディコンタクト電極３５１が形成されている。ここで、Ｎ+ ソース領域２４４とエピタキシャル領域２２３の間の、ボディ半導体領域２５７の部分には、Ｐ- 型ゲート半導体領域２５６及びＮ- 型埋込チャネル領域２６４がそれぞれ形成されている。
【００３２】
そして、これらゲート半導体領域２５６、埋込チャネル領域２６４及びボディ半導体領域２５７から構成される領域を、チャネル領域３８４とする。なお、ゲート半導体領域２５６、埋込チャネル領域２６４及びボディ半導体領域２５７の厚さ及びキャリア濃度は、Ｎ- 型埋込チャネル領域２６４に存在する伝導キャリアがゲート半導体領域２５６及びボディ半導体領域２５７との静電ポテンシャルにより空乏化されるように設計されている。
【００３３】
さらに詳しくは、ゲート半導体領域２５６と埋込チャネル領域２６４の接合に生じる第１の空乏層が、ボディ半導体領域２５７と埋込チャネル領域２６４の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６４が完全に空乏化されるように設計されている。
【００３４】
また、Ｐ- 型ゲート半導体領域２５６の表面には、ゲート絶縁膜２７４を介してゲート電極２８４が形成される。更に、ソース領域２４４の上面にはソース電極３０４が形成される。ボディコンタクト領域３５１の上面にはボディコンタクト電極３１２が形成される。そしてＮ+ 基板２１３の裏面にはドレイン電極２９４が形成されている。
【００３５】
次に、この電界効果トランジスタの動作について説明する。ゲート電極２８４に電圧が印加されていない状態では、ゲート半導体領域２５６と埋込チャネル領域２６４の接合部からビルトイン電圧に対応して広がる第１の空乏層が、ボディ半導体領域２５７と埋込チャネル領域２６４の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域２６４をピンチオフ状態とすることができる。
【００３６】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギャップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００３７】
次に、ゲート電極２８４に対して負のバイアスを供給すると、埋込チャネル領域２６４内に蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４４から埋込チャネル領域２６４内の蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２３に流れる。そして、Ｎ- 型エピタキシャル領域２２３に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１３へ垂直に流れる。
【００３８】
このように、ゲート電極２８４に負の電圧を印加することにより、埋込チャネル領域２６４内に蓄積チャネルを誘起させ、ソース電極３０４とドレイン電極２９４との間にキャリアが流れる。
【００３９】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６４内に形成される蓄積チャネルは、ゲート絶縁膜２７４とゲート半導体領域２５６の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００４０】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、Ｐ- 型ゲート半導体領域２５６とエピタキシャル領域２２３の接合に広がる空乏層、及びＰ- 型ボディ半導体領域２５７とエピタキシャル領域２２３の接合に広がる空乏層によって、ゲート絶縁膜２７４にかかる電界がシールドされるから、ゲート絶縁膜２７４の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【００４１】
［第２実施例］
図２は、本発明の第２実施例に係るＳｉＣ（炭化珪素；ワイドバンドギャップ半導体）電界効果トランジスタの単位セルの断面図である。同図に示すように、この電界効果トランジスタは、基板コンタクトをとるためのＰ+ 型ＳｉＣ基板１０上に、Ｐ- 型エピタキシャル領域２０が積層されたウエハ（半導体基板）において、該Ｐ- 型エピタキシャル領域２０の所定の領域（図中右側）に、Ｐ+ 型ドレイン領域（第１導電型のドレイン領域部）３０とＮ+ 型ドレイン領域（第２導電型のドレイン領域部）４０が形成されている。
【００４２】
また、同様に、Ｐ- 型エピタキシャル領域２０の所定の領域（図中左側）に、Ｐ+ 型ソース領域（第１導電型のソース領域部）１００とＮ+ 型ソース領域（第２導電型のソース領域部）１１０が形成されている。そして、Ｐ+ 型ドレイン領域３０とＰ+ 型ソース領域１００の間に挟まれるＰ- 型エピタキシャル領域２０の部分には、Ｐ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６０が配置される。
【００４３】
更に、Ｎ+ 型ドレイン領域４０とＮ+ 型ソース領域１１０の間の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７０が形成される。チャネル領域９０は、これら表面チャネル領域６０と埋込チャネル領域７０から構成される。また、Ｎ- 型埋込チャネル領域７０の下面の所定深さを有するエピタキシャル領域２０の部分を、Ｐ- 型ボディ半導体領域８０とする。
【００４４】
ここで、表面チャネル領域６０、及び埋込チャネル領域７０の厚さ及びキャリア濃度は、表面チャネル領域６０と埋込チャネル領域７０の接合に生じる第１の空乏層により表面チャネル領域６０が完全に空乏化され、且つこの第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域７０も完全に空乏化されるように設計されている。
【００４５】
なお、Ｎ- 型領域５０は、Ｐ+ 型ドレイン領域３０からＰ- 型エピタキシャル領域２０へと電流が流れるのを防ぐために形成したものである。
【００４６】
また、Ｐ- 型表面エピタキシャル領域６０の表面には、ゲート絶縁膜１２０を介してゲート電極１３０が形成される。Ｐ+ 型ドレイン領域３０上には、ドレイン電極１４０が形成される。Ｐ+ 型ソース領域１００上にはソース電極１５０が形成される。また、Ｎ+ 型ソース領域１１０は、図示されない部分から、ソース電極１５０に接地されるようコンタクトを取っている。そして、Ｐ+ 基板１０の裏面には基板コンタクト電極１６０が形成され、ソース電極１５０に接続されている。
【００４７】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図３（ａ）〜（ｃ）、及び図４（ｄ）〜（ｆ）の断面図を用いて説明する。
【００４８】
まず、図３（ａ）の工程では、Ｐ+ 型ＳｉＣ基板１０の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜５０μｍのＰ- 型ＳｉＣエピタキシャル領域２０を形成する。
【００４９】
図３（ｂ）の工程（第１ａのステップ）では、マスク材１７０を用いて、Ｐ- 型ＳｉＣエピタキシャル領域２０の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成する。
【００５０】
総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材１７０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ドレイン領域３０及びＰ+ 型ソース領域１００を形成する。総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【００５１】
なお、本実施例ではＮ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成するための燐イオン注入を先に行ったが、Ｐ+ 型ドレイン領域３０及びＰ+ 型ソース領域１００を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成するための燐イオン注入を行ってもよい。
【００５２】
図３（ｃ）の工程（第２ａのステップ）では、マスク材１７１を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域７０を形成する。加速電圧は、例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。この時、注入された窒素原子は、Ｐ- 型表面チャネル領域６０よりも深いところに分布する条件とする。
【００５３】
また、Ｎ- 型の埋込チャネル領域７０の下面の所定深さを有するエピタキシャル領域２０の部分は、Ｐ- 型ボディ半導体領域８０とする。そして、表面チャネル領域６０、及び埋込チャネル領域７０の厚さ及びキャリア濃度は、表面チャネル領域６０と埋込チャネル領域７０の接合に生じる第１の空乏層により、表面チャネル領域６０が完全に空乏化され、かつこの第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域７０も完全に空乏化されるように設計される。
【００５４】
チャネル領域９０は、これらＰ- 型表面チャネル領域６０とＮ- 型埋込チャネル領域７０とから構成される。なお、Ｎ- 型埋込チャネル領域７０はイオン注入により形成したが、ＣＶＤ法によりエピタキシャル成長させて形成してもよい。
【００５５】
図４（ｄ）の工程（第５ａのステップ）では、マスク材１７２を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型領域５０を形成する。加速電圧は例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。イオン注入を行った後は、例えば１００〜１８００℃で熱処理を行い、注入した不純物を活性化する。
【００５６】
図４（ｅ）の工程（第３ａのステップ）では、Ｐ- 型表面チャネル領域６０の上面を含むエピタキシャル領域２０の表面にゲート絶縁膜１２０を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極１３０を形成する。
【００５７】
図４（ｆ）の工程（第４ａのステップ）では、基板裏面に基板コンタクト電極１６０として金属膜を蒸着する。また、Ｐ+ 型ドレイン領域３０上にドレイン電極１４０を、Ｐ+ 型ソース領域１００上にソース電極１５０を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。また、Ｎ+ 型ソース領域１１０は、図示されない部分から、ソース電極１５０に接地されるようコンタクト電極を形成する。このようにして図２に示した電界効果トランジスタが完成する。
【００５８】
なお、本実施例においては、Ｐ+ 型のＳｉＣ基板１０を用いて基板コンタクトを裏面からとる構造としているが、Ｎ+ 型のＳｉＣ基板の上にＰ- 型のエピタキシャル層を成長させ、基板コンタクトをこのＰ- 型エピタキシャル層の表面側に形成してもよい。また、Ｐ- 型のＳｉＣ基板を用いてもよい。
【００５９】
次に、第２実施例に係る電界効果トランジスタの動作について説明する。ゲート電極１３０に電圧が印加されていない状態では、表面チャネル領域６０と埋込チャネル領域７０の接合部からビルトイン電圧に対応して広がる第１の空乏層により、Ｐ- 型表面チャネル領域６０をピンチオフ状態とすることができる。
【００６０】
また、この第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域７０をピンチオフ状態にできる。
【００６１】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギャップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非道通状態となるような設計を容易に行うことができる。
【００６２】
更に、第１の空乏層と第２の空乏層により挟み込むかたちで埋込チャネル領域７０をピンチオフ状態にできるため、このような設計を容易に行うことができる。
【００６３】
次に、ゲート電極１３０に対して、負のバイアスを与えると、表面チャネル領域６０の表層にはＰ+ 型ドレイン領域３０からＰ+ 型ソース領域１００へと延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７０内にはＮ+ 型ソース領域４０からＮ+ 型ソース領域１１０へと延びるＮ型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【００６４】
このように、ゲート電極１３０に負の電圧を印加することにより、表面チャネル領域６０の表層にはＰ型蓄積チャネルを、埋込チャネル領域７０内にはＮ型の蓄積チャネルを誘起させ、ソース電極１５０とドレイン電極１４０との間にキャリアが流れる。
【００６５】
これらの結果から、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６０表層にはＰ型の蓄積チャネルが、Ｎ- 型埋込チャネル領域７０内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【００６６】
また、埋込チャネル領域７０内に形成される蓄積チャネルは、ゲート絶縁膜１２０と表面チャネル領域６０の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。その結果、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００６７】
［第３実施例］
図５は、本発明の第３実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、シリコン基板１８０の上には二酸化シリコン膜１９０が形成されている。この二酸化シリコン膜１９０の上には、ソース、ドレイン、チャネルを形成するためのＳｉＣ（ワイドバンドギャップ半導体）単結晶層が形成されている。このＳｉＣ単結晶層内の所定の領域にはＰ+ 型ドレイン領域３１が形成されている。
【００６８】
そして、このＰ+ 型ドレイン領域（第１導電型のドレイン領域部）３１の下にはＮ+ 型ドレイン領域（第２導電型のドレイン領域部）４１が二酸化シリコン膜１９０に達するまで形成されている。同様に、ＳｉＣ単結晶層内の所定の領域にＰ+ 型ソース領域（第１導電型のソース領域部）１０１が形成されており、このソース領域１０１の下にはＮ+ 型ソース領域（第２導電型のソース領域部）１１１が、二酸化シリコン膜１９０に達するまで形成されている。
【００６９】
そして、Ｐ+ 型ドレイン領域３１とＰ+ 型ソース領域１０１との間のＳｉＣ単結晶層の部分には、Ｐ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６１が配置される。また、Ｎ+ 型ドレイン領域４１とＮ+ 型ソース領域１１１との間のＳｉＣ単結晶層の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７１が形成される。チャネル領域９１は、これら表面チャネル領域６１、及び埋込チャネル領域７１から構成される。
【００７０】
ここで、表面チャネル領域６１、及び埋込チャネル領域７１の厚さ及びキャリア濃度は、表面チャネル領域６１と埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１、及び埋込チャネル領域７１が完全に空乏化されるように設計されている。
【００７１】
また、Ｐ- 型表面チャネル領域６１の表面には、ゲート絶縁膜１２１を介してゲート電極１３１が形成される。Ｐ+ 型ドレイン領域３１上にはドレイン電極１４１が形成される。そして、Ｐ+ 型ソース領域１０１上にはソース電極１５１が形成される。また、Ｎ+ 型ソース領域１１１は、図示されない部分から、ソース電極１５１に接地されるようコンタクトを取っている。
【００７２】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す各断面図を用いて説明する。
【００７３】
まず、図６の（ａ）の工程（第１ｂのステップ）では、表面に厚みが例えば０．０１〜３μｍの二酸化シリコン膜１９０が形成されたシリコン基板１８０を準備する。次いで、二酸化シリコン膜１９０に、厚みが例えば０．１〜５μｍ、Ｐ型不純物を均一に例えば１Ｅ１４〜１Ｅ１８／ｃｍ3 含有したＰ- 型ＳｉＣ半導体基板１を張り合わせる。
【００７４】
図６（ｂ）の工程（第２ｂのステップ）では、Ｐ- 型ＳｉＣ半導体基板１を、例えば酸化温度９００〜１３００℃で熱酸化し、ＳｉＣ半導体基板１の露出した表面から例えば厚さ０．０１〜４μｍ程度の厚さの二酸化シリコン膜２を形成する。これにより、二酸化シリコン膜２と二酸化シリコン膜１９０との間に、厚みが例えば０．１〜２μｍ程度のＰ- 型ＳｉＣ半導体層３が得られる。その後、二酸化シリコン膜２をフッ化アンモニウム溶液により除去する。
【００７５】
図６（ｃ）の工程（第３ｂのステップ）では、マスク材１７３を用いて、Ｐ- 型ＳｉＣ半導体層３の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、二酸化シリコン膜１９０に達するまで、Ｎ+ 型ドレイン領域４１、及びＮ+ 型ソース領域１１１を形成する。
【００７６】
総ドーズ量は、例えば、１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材１７３を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ドレイン領域３１及びＰ+ 型ソース領域１０１を形成する。総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【００７７】
なお、本実施例ではＮ+ 型ドレイン領域４１及びＮ+ 型ソース領域１１１を形成するための燐イオン注入を先に行ったが、Ｐ+ 型ソース領域３１及びＰ+ 型ソース領域１０１を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+ 型ドレイン領域４１及びＮ+ 型ソース領域１１１を形成するための燐イオン注入を行ってもよい。
【００７８】
図７（ｄ）の工程（第４ｂのステップ）では、マスク材１７４を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域７１を形成する。加速電圧は、例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は、例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。この時、注入された窒素原子は、Ｐ- 型表面チャネル領域６１よりも深いところに分布する条件とする。
【００７９】
そして、表面チャネル領域６１及び埋込チャネル領域７１の厚さ及びキャリア濃度は、表面チャネル領域６１と埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１及び埋込チャネル領域７１が完全に空乏化されるように設計される。
【００８０】
イオン注入を行った後、例えば１００〜１８００℃での熱処理を行い、注入した不純物を活性化する。こうして、表面チャネル領域６１及び埋込チャネル領域７１からなる、チャネル領域９１が完成する。
【００８１】
図７（ｅ）の工程（第５ｂのステップ）では、Ｐ- 型表面チャネル領域６１の上面を含む半導体層表面にゲート絶縁膜１２１を例えば９００〜１３００℃での熱酸化により形成する。その後例えばポリシリコンによりゲート電極１３１を形成する。
【００８２】
図７（ｆ）の工程（第６ｂのステップ）では、Ｐ+ 型ドレイン領域３１上にドレイン電極１４１を形成し、更に、Ｐ+ 型ソース領域１０１上にソース電極１５１を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。また、Ｎ+ 型ソース領域１１１は、図示されない部分から、ソース電極１５１に接地されるようコンタクト電極を形成する。このようにして、図５に示す電界効果トランジスタが完成する。
【００８３】
次に、第３実施例に係る電界効果トランジスタの動作を説明する。ゲート電極１３１に電圧が印加されていない状態では、Ｐ- 型表面にチャネル領域６１とＮ- 型埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１及び埋込チャネル領域７１をピンチオフ状態にできる。
【００８４】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００８５】
次に、ゲート電極１３１に対して負のバイアスを与えると、表面チャネル領域６１の表層にはＰ+ 型ドレイン領域３１からＰ+ 型ソース領域１０１へと延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７１内にはＮ+ 型ソース領域４１からＮ+ 型ソース領域１１１へと延びるＮ型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【００８６】
このように、ゲート電極１３１に負の電圧を印加することにより、表面チャネル領域６１の表層にはＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領域７１内にはＮ型蓄積チャネルを誘起させ、ソース電極１５１とドレイン電極１４１との間にキャリアが流れる。
【００８７】
その結果、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６１の表層にはＰ型の蓄積チャネルが形成され、Ｎ- 型埋込チャネル領域７１内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【００８８】
また、埋込チャネル領域７１内に形成される蓄積チャネルは、ゲート絶縁膜１２１と表面チャネル領域６１の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００８９】
［第４実施例］
図８は、本発明の第４実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるＰ+ 型ＳｉＣ基板１１上に、Ｐ- 型ＳｉＣエピタキシャル領域２１が積層されたウエハ（半導体基板）において、エピタキシャル領域２１の表層部における所定領域には、Ｐ+ 型ソース領域（第１導電型のソース領域部）１０２、及びＮ+ 型ソース領域（第２導電型のソース領域部）１１２が形成されている。
【００９０】
更に、Ｐ- 型エピタキシャル層２１の一主面の所定の領域には溝（溝部；第１の溝部）５が形成されており、この溝５に沿ってＰ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６２が形成される。また、エピタキシャル領域２１の一主面の所定の領域には溝（第２の溝部）６が形成されており、この溝６内には絶縁膜１９１が埋め込まれている。
【００９１】
ここで、表面チャネル領域６２と絶縁膜１９１の間のエピタキシャル領域２１の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７２が形成される。これら表面チャネル領域６２および埋込チャネル領域７２から構成される領域を、チャネル領域９２とする。
【００９２】
なお、表面チャネル領域６２、及び埋込チャネル領域７２の厚さおよびキャリア濃度は、表面チャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２が完全に空乏化されるように設計されている。
【００９３】
また、溝５には、ゲート絶縁膜１２２を介してゲート電極１３２が埋め込まれる。Ｐ+ 型ソース領域１０２及びＮ+ 型ソース領域１１２上には、ソース電極１５２が形成される。そして、Ｐ+ 基板１１の裏面にはドレイン電極１４２が形成されている。
【００９４】
次に、第４実施例の電界効果トランジスタの製造方法の一例を、図９（ａ）〜（ｃ）、図１０（ｄ）〜（ｆ）の断面図を用いて説明する。
【００９５】
まず、図９の（ａ）の工程では、Ｐ+ 型ＳｉＣ基板１１の上に、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＰ- 型ＳｉＣエピタキシャル領域２１を形成する。
【００９６】
図９（ｂ）の工程では、マスク材１７５を用いて、Ｐ- 型エピタキシャル領域２１の表層部の所定領域に、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ソース領域１０２を形成する。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【００９７】
図９（ｃ）の工程では、マスク材１７６を用いて、Ｐ- 型エピタキシャル領域２１の所定の領域に、例えば１００〜１０００℃の高温で窒素イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ- 型埋込チャネル領域７２を形成する。総ドーズ量は、例えば、１Ｅ１１〜１Ｅ１５／ｃｍ2 である。その後、窒素イオン注入に引き続きマスク材１７６を用いて、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１１２を形成する。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。
【００９８】
なお、本実施例では、Ｎ- 型埋込チャネル領域７２を形成するための窒素イオン注入を先に行ったが、Ｎ+ 型ソース領域１１２を形成するための燐イオン注入を先に行った後に、Ｎ- 型埋込チャネル領域７２を形成するための窒素イオン注入を行ってもよい。なお、イオン注入を行った後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００９９】
図１０（ｄ）の工程では、マスク材１７７を用いて、Ｐ+ 型ソース領域１０２の一主面の所定の領域に、深さ方向にＰ+ 型ソース領域１０２を貫通して、例えば０．１〜５μｍの深さの溝５を形成する。ここで、溝５とＮ- 型埋込チャネル領域７２との間のＰ- 型エピタキシャル領域２１の部分を、Ｐ- 型表面チャネル領域６２とする。
【０１００】
なお、表面チャネル領域６２及び埋込チャネル領域７２の厚さ及びキャリア濃度は、表面チャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２が完全に空乏化されるように設計される。
【０１０１】
チャネル領域９２は、こらＰ- 型表面チャネル領域６２とＮ- 型埋込チャネル領域７２とから構成される。
【０１０２】
図１０（ｅ）の工程では、マスク材１７８を用いて、Ｐ- 型エピタキシャル領域２１の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝６を形成する。
【０１０３】
図１０（ｆ）の工程では、例えばＬＰＣＶＤ法を用いて厚みが０．１〜５μｍの二酸化シリコン膜を堆積し、溝６を埋め込む。その後、例えばＣＭＰ法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜１９１を溝６内部に残す。
【０１０４】
次に、溝５の表面にゲート絶縁膜１２２を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極１３２を形成する。Ｐ+ 型ソース領域１０２及びＮ+ 型ソース領域１１２上には、ソース電極１５２を形成する。また、Ｐ+ 基板１１の裏面にはドレイン電極１４２を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
【０１０５】
このようにして、図８に示す電界効果トランジスタが完成する。なお、溝５の底面は曲面でもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。溝６についても同様である。
【０１０６】
次に、第４実施例に係る電界効果トランジスタの動作について説明する。ゲート電極１３２に電圧が印加されていない状態では、表面にチャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２をピンチオフ状態にできる。
【０１０７】
その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０１０８】
次に、ゲート電極１３２に対して負のバイアスを与えると、表面チャネル領域６２の表層にはＰ+ 型ソース領域１０２からＰ- 型ドリフト領域（エピタキシャル領域）２１方向へ延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７２内にはＮ+ 型ソース領域１１２からＰ- 型ドリフト領域（エピタキシャル領域）２１方向へ延びるＮ型の蓄積チャネルが形成され、トランジスタはオン状態にスイッチングされる。
【０１０９】
このように、ゲート電極１３２に負の電圧を印加することにより、表面チャネル領域６２の表層にはＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領域７２内にはＮ型蓄積チャネルを誘起させ、ソース電極１５２とドレイン電極１４２との間にキャリアが流れる。
【０１１０】
これらの結果、高ドレイン耐圧を有する電界効果トランジスタにおいても、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６２の表層にはＰ型の蓄積チャネルが、Ｎ- 型埋込チャネル領域７２内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【０１１１】
また、埋込チャネル領域７２内に形成される蓄積チャネルは、ゲート絶縁膜１２２と表面チャネル領域６２の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【産業上の利用可能性】
【０１１２】
高耐圧でオン抵抗の低い電界効果トランジスタを提供する上で極めて有用である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の、第１実施例に係る電界効果トランジスタの単位セルの断面図である。
【図２】本発明の、第２実施例に係る電界効果トランジスタの単位セルの断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図４】（ｄ）〜（ｆ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図５】本発明の、第３実施例に係る電界効果トランジスタの単位セルの断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第３実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図７】（ｄ）〜（ｆ）は、本発明の第３実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図８】本発明の、第４実施例に係る電界効果トランジスタの単位セルの断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第４実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１０】（ｄ）〜（ｆ）は、本発明の第４実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１１】従来におけるＳｉＣ電界効果トランジスタの断面図である。
【符号の説明】
【０１１４】
１  Ｐ- 型ＳｉＣ半導体基板
２，１９０，１９１  ＳｉＯ2 膜
３  Ｐ- 型ＳｉＣ半導体層
５，６  溝
１０，１１  Ｐ+ 型ＳｉＣ基板
２０，２１  Ｐ- 型ＳｉＣエピタキシャル領域
３０，３１  Ｐ+ 型ドレイン領域
４０，４１  Ｎ+ 型ドレイン領域
５０  Ｎ- 型領域
６０，６１，６２  Ｐ- 型表面チャネル領域
７０，７１，７２  Ｎ- 型埋込チャネル領域
８０  Ｐ- 型ボディ半導体領域
９０，９１，９２  チャネル領域
１００，１０１，１０２  Ｐ+ 型ソース領域
１１０，１１１，１１２  Ｎ+ 型ソース領域
１２０，１２１，１２２  ゲート絶縁膜
１３０，１３１，１３２  ゲート電極
１４０，１４１，１４２  ドレイン電極
１５０，１５１，１５２  ソース電極
１６０  基板コンタクト電極
１７０，１７１，１７２，１７３，１７４  マスク材
１７５，１７６，１７７，１７８  マスク材
１８０  Ｓｉ基板
２１０  Ｐ+ 型ＳｉＣ基板
２１３  Ｎ+ 型ＳｉＣ基板
２２３  Ｎ- 型ＳｉＣエピタキシャル領域
２４４  Ｎ+ 型ソース領域
２５６  Ｐ- 型ゲート半導体領域
２５７  Ｐ- 型ボディ半導体領域
２６４  Ｎ- 型埋込チャネル領域
２７４  ゲート絶縁膜
２８４  ゲート電極
２９４  ドレイン電極
３０４  ソース電極
３１２  ボディコンタクト電極
３５１  ボディコンタクト領域
３８４  チャネル領域
【図１】
2006086549.tif 000003
【図２】
2006086549.tif 000004
【図３】
2006086549.tif 000005
【図４】
2006086549.tif 000006
【図５】
2006086549.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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