(57)【要約】【課題】微細化および歩留まりの向上を実現する、半導体集積回路の一部であるゲートアレイ集積回路およびそのレイアウト方法を提供。【解決手段】ゲートアレイ集積回路は、PMOSトランジスタ12およびNMOSトランジスタ14をポリシリコン16および18を介して接続するユニットセル10の下地層が構成され、ポリシリコン16および18に含まれる複数のゲート端子領域34を、横方向に引き出して、各ゲート端子領域34においてコンタクトまたはスルーホールを２個以上配置することができ、これにより配線効率を向上して、ゲートアレイ集積回路の微細化および歩留まりを向上することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ポリシリコン層を積層した１つ以上のユニットセルを有するゲートアレイ集積回路において、
前記ポリシリコン層は、入力端子や出力端子などの配線のための端子を設置可能な複数のゲート端子領域を含み、
該複数のゲート端子領域は、横方向に長く形成されて、コンタクトやスルーホールなどの接続部を横方向に複数個配置可能とすることを特徴とするゲートアレイ集積回路。
【請求項２】
請求項１に記載のゲートアレイ集積回路において、前記複数のゲート端子領域は、くし型に配置されることを特徴とするゲートアレイ集積回路。
【請求項３】
請求項１または２に記載のゲートアレイ集積回路において、前記１つ以上のユニットセルは、それぞれ、PMOSトランジスタおよびNMOSトランジスタを含み、
該回路は、前記PMOSトランジスタと前記NMOSトランジスタとを結ぶ方向を縦方向として、１つ以上の前記ポリシリコン層が、横方向に並列してPMOSトランジスタとNMOSトランジスタとに架けられるように形成され、前記複数のゲート端子領域が、横方向に長く形成されることを特徴とするゲートアレイ集積回路。
【請求項４】
請求項３に記載のゲートアレイ集積回路において、２つの前記ポリシリコン層が横方向に並列して形成され、前記複数のゲート端子領域は、前記２つのポリシリコン層間で交互にくし型に配置されることを特徴とするゲートアレイ集積回路。
【請求項５】
請求項１ないし４のいずれかに記載のゲートアレイ集積回路において、該複数のゲート端子領域は、横方向だけでなく縦方向にも長く形成されて、前記接続部を縦方向に複数個配置可能とすることを特徴とするゲートアレイ集積回路。
【請求項６】
請求項５に記載のゲートアレイ集積回路において、該回路は、前記複数のゲート端子領域の範囲内で、前記１つ以上のユニットセルに共通して不要な箇所にノッチ部を設けることを特徴とするゲートアレイ集積回路。
【請求項７】
ポリシリコン層を積層した１つ以上のユニットセルを有するゲートアレイ集積回路のレイアウト方法において、該レイアウト方法は、前記ポリシリコン層において、入力端子や出力端子などの配線のための端子を設置可能な複数のゲート端子領域を形成し、該複数のゲート端子領域を横方向に長く形成して、各ゲート端子領域上にコンタクトやスルーホールなどの接続部を横方向に複数個配置可能とすることを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項８】
請求項７に記載のゲートアレイ集積回路のレイアウト方法において、該方法は、前記複数のゲート端子領域をくし型に配置することを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項９】
請求項７または８に記載のゲートアレイ集積回路のレイアウト方法において、前記１つ以上のユニットセルは、それぞれ、PMOSトランジスタおよびNMOSトランジスタを含み、
該方法は、前記PMOSトランジスタと前記NMOSトランジスタとを結ぶ方向を縦方向として、１つ以上の前記ポリシリコン層を横方向に並列してPMOSトランジスタとNMOSトランジスタとに架けるように形成し、前記複数のゲート端子領域を横方向に長く形成することを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項１０】
請求項９に記載のゲートアレイ集積回路のレイアウト方法において、該方法は、２つの前記ポリシリコン層を横方向に並列するように形成し、前記複数のゲート端子領域を前記２つのポリシリコン層間で交互にくし型に配置することを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項１１】
請求項７ないし１０のいずれかに記載のゲートアレイ集積回路のレイアウト方法において、該方法は、該複数のゲート端子領域を横方向だけでなく縦方向にも長く形成して、各ゲート端子領域上に前記接続部を縦方向に複数個配置可能とすることを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項１２】
請求項１１に記載のゲートアレイ集積回路のレイアウト方法において、該方法は、前記複数のゲート端子領域の範囲内で、前記１つ以上のユニットセルに共通して不要な箇所にノッチ部を設けることを特徴とするゲートアレイ集積回路のレイアウト方法。
【請求項１３】
ゲートアレイのセル構造において、コンタクトが２個以上取れる大きさのゲート端子を持つゲートアレイ下地を特徴とするゲートアレイのセル構造。
【請求項１４】
請求項１３に記載のゲートアレイのセル構造において、ゲートアレイ下地のＰＯＬＹ図形からゲート端子を引き出すとき、櫛形にし、複数箇所ゲート端子が取れることを特徴とするゲートアレイのセル構造。
【請求項１５】
請求項１３または１４に記載のゲートアレイのセル構造において、ゲートアレイ下地の２本のＰＯＬＹ図形のゲート端子を櫛形に交互に配置することで、端子配置効率を向上することを特徴とするゲートアレイのセル構造。
【請求項１６】
請求項１３ないし１５のいずれかに記載のゲートアレイのセル構造において、ゲートアレイ下地のＰＯＬＹ図形からゲート端子を引き出すとき、コンタクトが縦に２個以上置ける太さとすることを特徴とするゲートアレイのセル構造。
【請求項１７】
請求項１３ないし１６のいずれかに記載のゲートアレイのセル構造において、ゲートアレイ下地のＰＯＬＹ図形から引き出された太いゲート端子に、ノッチを設けることを特徴とするゲートアレイのセル構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の一部であるゲートアレイ集積回路およびそのレイアウト方法に関するものである。
【背景技術】
【０００２】
従来から、ゲートアレイは、インバータやフリップフロップなどの基本機能セルを含み、この基本セルは、ユニットセルの配線層のみを変更することによって構成される。このユニットセル400のレイアウトは、たとえば図11に示すように、PMOSトランジスタ402およびNMOSトランジスタ404をポリシリコン406および408を介して接続するような下地層で構成される。ここで、PMOSトランジスタ402は、Ｎ型ウェル410、Ｐ型インプランテーション層412、アクティブ領域414およびＰ型基板416などで構成されてよく、NMOSトランジスタ404は、Ｐ型インプランテーション層418、アクティブ領域420およびＮ型基板422などで構成されてよい。
【０００３】
このようなユニットセル400の下地層には、コンタクト434や第１メタル436などの上位配線レイヤが被さるように置かれて配線層が構成され、たとえば図12に示すように、基本セルである２入力NANDゲート430がレイアウト構成される。
【０００４】
基本セルは、通常、基本セル間の接続の岐点である端末情報を有し、２入力NANDゲート430では、複数のゲート端子432を有する。複数のゲート端子432は、セルサイズを最適化するために、それぞれ、トランジスタ間や基本セル間を接続するコンタクト434またはスルーホールを１個だけ配置できる大きさになっている。また、複数のゲート端子432のうち、所望の位置に入力端子ａおよびｂが備えられ、第１メタル436の所望の位置に出力端子ｙｎが備えられる。
【０００５】
ところで、特許文献１に記載のポリサイドゲート電極構造は、SRAMの単位セルにおいて、鉤型に形成され、メタル配線とのコンタクト用ポリサイド配線パッドとポリサイドゲートとの分岐点までのポリサイド配線をｎ型とすることで、デュアルポリサイドゲート電極のＢの横方向拡散によるｎチャンネルトランジスタのＶｔｈの変動を抑制することができる。
【０００６】
また、特許文献２に記載のデュアルゲート型電界効果トランジスタでは、第１のゲート電極が複数の給電点を有し、かつ第２のゲート電極が単一の給電店を有することから、第１のゲート電極をくし型ゲート電極とし、第２のゲート電極を非くし型ゲート電極とすることにより、トランジスタの動作時にそれらの間に最も高い電圧が印加される第２のゲートとドレイン電極とが互いに交差しないようにすることができる。
【０００７】
また、特許文献３に記載の半導体装置では、ゲートセルの基本セルに関する技術として、ゲート電極を屈折させたものや、ゲート電極を直角に複数回曲げたものが開示されている。
【特許文献１】特開平８−321559号公報
【特許文献２】特開平８−8441号公報
【特許文献３】特開平７−307447号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ゲートアレイは、より微細化されることが求められ、歩留まりの向上が要求されるが、上述の従来のゲートアレイや、特許文献１、２および３に記載の技術では、各ゲート端子に対してコンタクトやスルーホールが１個しか設置できないため、要求されるような微細化および歩留まりの向上を図ることは難しい。
【０００９】
本発明はこのような従来技術の欠点を解消し、配線効率を向上して、微細化および歩留まりの向上を実現する、半導体集積回路の一部であるゲートアレイ集積回路およびそのレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は上述の課題を解決するために、ポリシリコン層を積層した１つ以上のユニットセルを有するゲートアレイ集積回路において、このポリシリコン層は、入力端子や出力端子などの配線のための端子を設置可能な複数のゲート端子領域を含み、この複数のゲート端子領域は、横方向に長く形成されて、コンタクトやスルーホールなどの接続部を横方向に複数個配置可能とすることを特徴とする。
【００１１】
また、ポリシリコン層を積層した１つ以上のユニットセルを有するゲートアレイ集積回路のレイアウト方法は、このポリシリコン層において、入力端子や出力端子などの配線のための端子を設置可能な複数のゲート端子領域を形成し、この複数のゲート端子領域を横方向に長く形成して、各ゲート端子領域上にコンタクトやスルーホールなどの接続部を横方向に複数個配置可能とすることを特徴とする。
【発明の効果】
【００１２】
本発明のゲートアレイ集積回路によれば、ユニットセルの下地層において、関層されるポリシリコンに含まれるゲート端子領域を横方向に引き出して、複数の横長のゲート端子領域を有することにより、各ゲート端子領域でコンタクトおよびスルーホールを横方向に複数個配置可能とする。また、このユニットセルの下地層は、２本のポリシリコンを並列に配置し、複数のゲート端子領域を、２本のポリシリコン間で交互にくし型に配置することにより、入力端子や出力端子などの端子の配置位置の自由度を向上することができる。これによって、基本セルを作成する際の配線効率を向上することができ、さらに、基本セル作成工数を削減することができ、基本セル自体のサイズの縮小化を可能とする。
【００１３】
また、本発明のゲートアレイ集積回路によれば、ユニットセルの下地層において、各ゲート端子領域を横方向だけでなく縦方向にも引き出すことにより、端子の配置位置の縦方向の自由度も向上することができる。これにより、第１メタルオーバーラップ余裕基準などの設計基準の違反を回避することができ、また、基本セルを作成する際の配線効率をより向上することができる。
【００１４】
また、本発明のゲートアレイ集積回路によれば、ユニットセルの下地層において、横方向および縦方向に引き出された複数のゲート端子領域の範囲内で、ゲートアレイ集積回路に含まれる複数のユニットセルに共通して不要な箇所に、ノッチ部を設けることにより、ゲート端子のポリ配線面積を縮小して容量を減少し、処理速度の向上および消費電力の減少を図ることができる。
【発明を実施するための最良の形態】
【００１５】
次に添付図面を参照して、本発明によるゲートアレイの実施例を詳細に説明する。たとえば、本発明のゲートアレイは、図１に示すように、PMOSトランジスタ12およびNMOSトランジスタ14をポリシリコン16および18を介して接続するユニットセル10の下地層が構成され、この下地層に対して、図２に示すように、コンタクトを用いて第１のメタルを配置したものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００１６】
本実施例において、ユニットセル10の下地層は、Ｐ型基板（図示せず）上に形成されるものでよく、PMOSトランジスタ12は、このＰ型基板上にＮ型ウェル20を設けて、ここにアクティブ領域24を形成するようにＰ型インプランテーション層22を積層し、他方、NMOSトランジスタ14は、このＰ型基板上にアクティブ領域26を設ける。また、PMOSトランジスタ12は、Ｎ型ウェル20上にＰ型基板28をアクティブ領域として備え、NMOSトランジスタ14は、Ｐ型基板上にＮ型基板32をアクティブ領域としてＰ型インプランテーション層30を積層する。
【００１７】
また、ポリシリコン16および18は、PMOSトランジスタ12のアクティブ領域24と、NMOSトランジスタ14のアクティブ領域26とに架けられるように配置される。ポリシリコン16および18は、本実施例では特に、横方向に引き出され、たとえば、コンタクトまたはスルーホールを２個以上配置できる長さに拡張された複数のゲート端子領域34を含む。本実施例では、ポリシリコン16が３箇所のゲート端子領域34を含み、ポリシリコン18が４箇所のゲート端子領域34を含んで、交互にくし型に配置されて形成されるが、ポリシリコン16および18は、所望する数のゲート端子領域34を含んでよく、その配置は交互でなくてもよい。
【００１８】
本実施例のゲートアレイでは、図２に示すように、ユニットセル10の下地層上にコンタクトを用いて第１のメタルなどの上位レイヤを配線して、２入力１出力NAND回路50を構成する。このNAND回路50は、図３に示すような回路図で示されるものでよい。
【００１９】
このNAND回路50では、第１のメタル52が、PMOSトランジスタ12のアクティブ領域24と、NMOSトランジスタ14のアクティブ領域26とに架けられるように配置される。第１のメタル52は、アクティブ領域24と複数のコンタクト62を用いて接続され、アクティブ領域26と複数のコンタクト64を用いて接続されてよい。
【００２０】
また、NAND回路50では、第１のメタル54および56が、複数のゲート端子領域のうち入力端子ａおよびｂの配置を所望する領域上に配置される。本実施例の第１のメタル54および56は、各ゲート端子領域が横方向に拡張されているため、横長に形成することができ、それぞれ、ポリシリコン16および18と接続するように複数のコンタクト66および68を用いて配置されてよい。
【００２１】
本実施例において、入力端子ａは、横長の第１のメタル54上に配置され、入力端子ｂは、横長の第１のメタル56上に配置される。また、出力端子ｙｎは、PMOSトランジスタ12およびNMOSトランジスタ14に架けられる第１のメタル52上に配置される。
【００２２】
本実施例では、第１のメタル54および56が横長に拡張されているため、入力端子ａおよびｂは、第１のメタル54および56上で配置可能な位置が多く、また、複数のゲート端子領域が交互にくし型に配置されているため、第一のメタル54および56が設置可能なゲート端子領域が多い。また、出力端子ｙｎは、PMOSトランジスタ12およびNMOSトランジスタ14間の第１のメタル52上であれば設置可能である。このように、入力端子および出力端子の配置位置の自由度が向上し、基本セルを作成する際の配線効率が向上する。これにより、基本セル作成工数を削減することができ、基本セル自体のサイズの縮小化を可能とする。
【００２３】
また、NAND回路50では、図１に示すＰ型基板28およびＮ型基板32に対応する位置に、図２に示すように第１のメタル58および60を配置する。本実施例において、第１のメタル58は、VDD電位と接続するもので、Ｐ型基板28とコンタクト70を用いて接続し、アクティブ領域24とコンタクト72を用いて接続するものでよい。また、第１のメタル60は、GND電位と接続するもので、Ｎ型基板32とコンタクト74を用いて接続し、アクティブ領域26とコンタクト76を用いて接続するものでよい。
【００２４】
また、他の実施例として、図４に示すように、本発明のゲートアレイは、ユニットセル200の下地層において、ポリシリコン202および204のゲート端子領域206を横方向に長くするだけでなく、縦方向にも引き出して、たとえば、コンタクトまたはスルーホールが２個以上配置できる太さに拡張して形成してもよい。この実施例では、ポリシリコン202が１箇所のゲート端子領域206を有し、ポリシリコン204が２箇所のゲート端子領域206を有して、交互にくし型に配置されるが、ポリシリコン202および204は、所望する数のゲート端子領域を有してよく、交互に限らないくし型に配置してもよい。
【００２５】
本実施例のゲートアレイは、このユニットセル200の下地層に対して、図５に示すように、第１のメタル212、第２のメタル214、コンタクト216やスルーホール218などの上位レイヤが配線されて、２入力１出力マルチプレクサ210が構成される。このマルチプレクサ210は、図６に示すような回路図で示されるものでよい。
【００２６】
このマルチプレクサ210では、第１のメタル212がコンタクト216を用いて配置され、第２のメタル214がスルーホール218を用いて配置される。ここで、第２のメタル214は、ゲート端子領域206に配置したスルーホール218を用いて、ユニットセル200間に架けられるように配置されるが、このゲート端子領域206が横方向にも拡張されているため、一つのゲート端子領域206に対して複数のコンタクト216を配置することができる。
【００２７】
ところで、ユニットセル間を第２のメタルで接続するようなゲートアレイ、たとえばマルチプレクサを生成する場合に、図１に示すような横方向だけに拡張されたユニットセル10を用いると、図７に示すようなマルチプレクサ250が生成される。
【００２８】
しかし、このユニットセル10では、ポリシリコン16および18における横長のゲート端子領域34が、縦方向に１グリッドごとに交互に配置されるため、マルチプレクサ250では、第２メタル214が上下に隣接して配置される。このように、第１メタル212から第２メタル214への載せかえを実施している位置の上下で隣接して、他の第１メタル212から第２メタル214への載せかえを実施すると、スルーホール218に対する第１メタルオーバーラップ余裕基準のために、設計基準違反になる場合がある。
【００２９】
たとえば、図８に示すように、第１メタル212において、縦Ｓ１が0.30mmで横Ｓ２が0.30mmのスルーホール218を配置する際に、スルーホール間218の間隔ｄ１を0.35mmとして配置し、コンタクト216との間隔ｄ２は自由にして配置する。このとき、第１メタルオーバーラップ余裕基準として、スルーホール218は、第１のメタル212の上下端からの距離を少なくとも0.15mm空けて、左右端からの距離ｍ２を少なくとも0.20mm空けることを基準とすることができる。
【００３０】
たとえば、マルチプレクサ250では、２箇所の領域250および254で設計基準違反を残している。また、ユニットセル10を用いてマルチプレクサ250を生成する場合、設計基準に違反せずに第２のメタルを配置するためには、ゲート端子領域を増加してユニットセルを大きくすることになる。
【００３１】
しかしながら、本実施例のゲートアレイでは、ユニットセル200におけるポリシリコン202および204のゲート端子領域206が縦方向にも太く形成されるため、図５に示すように、マルチプレクサ210を形成する場合に、第２メタル214を１グリッドの間隔を空けて配置することができ、設計基準違反を回避することができる。
【００３２】
このように、本実施例のゲートアレイでは、ゲート端子領域206を横方向および縦方向に拡張したユニットセル200を適用することによって、入力端子ａおよびｂ、制御信号端子ｓ、出力端子ｙｎ、コンタクト216ならびにスルーホール218の配置位置の横方向の自由度を向上するだけでなく、コンタクト216およびスルーホール218の配置位置の縦方向の自由度をも向上して、第１のメタル212および第２のメタル214を最適な位置に配置することができ、さらには、入力端子ａおよびｂ、制御信号端子ｓならびに出力端子ｙｎの配置位置の縦方向の自由度を向上することができる。
【００３３】
また、本実施例のゲートアレイでは、横方向および縦方向に拡張したゲート端子領域206が、各部の配置位置の自由度を向上して設計基準違反を回避するため、設計基準に合わせるだけのためにセルサイズを拡大化することはない。
【００３４】
また、他の実施例として、図９に示すように、本発明のゲートアレイは、ユニットセル300の下地層において、ポリシリコン302および304は、横方向および縦方向に拡張したゲート端子領域306においてノッチ部308を設けてもよい。
【００３５】
たとえば、図10に示すような２入力１出力マルチプレクサ310では、複数のユニットセル300に共通して、ゲート端子領域306にコンタクト316やスルーホール318を配置しない箇所がある。本実施例のユニットセル300では、このような不要箇所にノッチ部308を形成し、ゲート端子領域306の面積を減少することができる。また、ゲート端子領域306のノッチ部308は、基本セルを構成するユニットセルの数が少ないほど増やすことができる。
【００３６】
本発明のゲートアレイでは、このようなゲート端子領域306のノッチ部308が多いほど、ポリシリコン302および304の面積を小さくすることができる。また、ポリシリコン302および304の面積が小さくなると容量が小さくなるため、処理速度を向上し、消費電力を減少することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るゲートアレイにおけるユニットセルの下地層の一実施例を示す平面図である。
【図２】図１に示すユニットセルの下地層をNAND回路に適用した平面図である。
【図３】図２に示すNAND回路を示す回路図である。
【図４】本発明に係るゲートアレイにおけるユニットセルの下地層の他の実施例を示す平面図である。
【図５】図４に示すユニットセルの下地層をマルチプレクサに適用した平面図である。
【図６】図５に示すマルチプレクサを示す回路図である。
【図７】図１に示すユニットセルの下地層をマルチプレクサに適用した平面図である。
【図８】第１メタルオーバーラップ余裕基準の例を示す図である。
【図９】本発明に係るゲートアレイにおけるユニットセルの下地層の他の実施例を示す平面図である。
【図１０】図９に示すユニットセルの下地層をマルチプレクサに適用した平面図である。
【図１１】従来のゲートアレイにおけるユニットセルの下地層を示す平面図である。
【図１２】図１１に示すユニットセルの下地層をNAND回路に適用した平面図である。
【符号の説明】
【００３８】
10  ユニットセル
12  PMOSトランジスタ
14  NMOSトランジスタ
16、18  ポリシリコン
20  Ｎ型ウェル
22、30  Ｐ型インプランテーション層
24、26  アクティブ領域
28  Ｐ型基板
32  Ｎ型基板
34  ゲート端子領域
【図１】
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【図２】
2006086444.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006086444.tif 000012
【図１１】
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【図１２】
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